(57)【要約】  小型化と低損失とを両立できる集中定数型の非可逆回路素子を得る。  永久磁石により直流磁界が印加されるフェライト２０に第１中心導体２１、第２中心導体２２及び第３中心導体２３をそれぞれ絶縁状態で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１、第２中心導体２２の一端を第２ポートＰ２、第３中心導体２３の一端を第３ポートＰ１とした非可逆回路素子。第１ポートＰ１は第１端子４１に接続され、第２ポートＰ２は第２端子４２に接続され、第３ポートＰ３は第３端子４３に接続されている。各中心導体２１，２２，２３のそれぞれの他端は互いに接続されるとともにグランドに接続されている。各中心導体２１，２２，２３に対して並列に容量素子Ｃ１，Ｃ２，Ｃ３がそれぞれ接続されている。そして、以下の式を満足している。【数１】2013168771.tif 000009  ここで、γ：磁気回転比、μｏ：真空透磁率、Ｈｉｎ：内部磁界、Ｍｓ：飽和磁化、ω：角周波数
2013168771.tif 000002
【特許請求の範囲】
【請求項１】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともにグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数１】
2013168771.tif 000006
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項２】
前記容量素子の少なくとも一つが容量値可変であること、を特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１ポートと第１端子との間、第２ポートと第２端子との間及び第３ポートと第３端子との間にそれぞれ容量素子が接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数２】
2013168771.tif 000007
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項４】
前記容量素子及び前記インダクタンス素子の少なくとも一つが容量値可変又はインダクタンス値可変であること、を特徴とする請求項３に記載の非可逆回路素子。
【請求項５】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、第３ポートを直列に接続された容量素子と抵抗素子とを介してグランドに接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１中心導体と第１端子との間、第２ポートと第２端子との間に、それぞれ容量素子が接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数３】
2013168771.tif 000008
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項６】
前記容量素子及び前記インダクタンス素子の少なくとも一つが容量値可変又はインダクタンス値可変であること、を特徴とする請求項５に記載の非可逆回路素子。
【請求項７】
第１端子と第２端子との間に容量素子が接続されていること、を特徴とする請求項１ないし請求項６のいずれかに記載の非可逆回路素子。
【請求項８】
第１端子と第２端子との間に接続された容量素子が容量値可変であること、を特徴とする請求項７に記載の非可逆回路素子。
【請求項９】
第１中心導体、第２中心導体及び第３中心導体は、それぞれ、前記フェライトに対して複数回巻回されていること、を特徴とする請求項１ないし請求項８のいずれかに記載の非可逆回路素子。
【請求項１０】
第１中心導体、第２中心導体及び第３中心導体は、それぞれ、前記フェライト及び絶縁体層上にライン状に配置され、かつ、前記フェライト及び絶縁体層に形成されたビアホール導体によってコイル状に接続されていること、を特徴とする請求項９に記載の非可逆回路素子。
【請求項１１】
前記フェライト及び前記永久磁石は回路基板に対して積み重ねて配置されていること、を特徴とする請求項９又は請求項１０に記載の非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、携帯電話などの移動体通信機器の送信回路部に使用されている。【０００３】
この種の非可逆回路素子であって、磁気共鳴点よりも低磁界で動作するものとしては特許文献１に記載のものが知られている。特許文献１に記載の非可逆回路素子は、透磁率μ＋’は負の領域を使用する中磁界動作であり、磁気共鳴点に近いために磁気損失が大きく、挿入損失が大きくなる。非特許文献１に記載の非可逆回路素子は、透磁率μ＋’は正の領域を使用する低磁界動作であり、導波管型（分布定数型）である。導波管型のアイソレータはフェライトが周波数λの１／２サイズで構成されるため、８００ＭＨｚ帯や数ＧＨｚ帯では大型化する。また、低磁界動作では小さな透磁率で正負の円偏波の位相差を生じさせるため、周波数λの１／２程度の線路長が必要となり、大型化するので携帯電話などには搭載することは困難である。【０００４】
なお、本明細書において、磁界領域（高磁界、中磁界、低磁界）を、磁気共鳴点よりも磁界が高い領域を高磁界、磁気共鳴点よりも磁界が低く、かつ、透磁率μ＋’は負の領域を中磁界、磁気共鳴点よりも磁界が低く、かつ、透磁率μ＋’は正の領域を低磁界と定義して使用している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２８４９０９号公報
【非特許文献】
【０００６】
【非特許文献１】ＴＤＫ  Tech-Mag with ferrite （http://www.tdk.co.jp/techmag/ferrite/grain#54/flame54.htm）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、小型化と低損失とを両立できる集中定数型の非可逆回路素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともにグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続されている。【０００９】
本発明の第２の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１ポートと第１端子との間、第２ポートと第２端子との間及び第３ポートと第３端子との間にそれぞれ容量素子が接続されている。【００１０】
本発明の第３の形態である非可逆回路素子は、
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、第３ポートを直列に接続された容量素子と抵抗素子とを介してグランドに接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１ポートと第１端子との間、第２ポートと第２端子との間に、それぞれ容量素子が接続されている。【００１１】
そして、前記第１、第２及び第３の形態である非可逆回路素子は、それぞれ、以下の式を満足するように内部磁界及び飽和磁化が設定されていることを特徴としている。【００１２】
【数１】
2013168771.tif 000003
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数【００１３】
前記非可逆回路素子は、永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置した集中定数型である。第１及び第２の形態である非可逆回路素子においては、第２ポートから入力された高周波信号は第１ポートから出力され、第１ポートから入力された高周波信号は第３ポートから出力され、第３ポートから入力された高周波信号は第２ポートから出力される。第３形態である非可逆回路素子においては、第２ポートから入力された高周波信号は第１ポートから出力される。一方、第１ポートから入力された高周波信号は第３ポートが抵抗素子で終端しているため、第２ポートに対して出力されない。【００１４】
なお、高周波信号の入出力関係は、永久磁石から印加される直流磁界を反転させることにより、逆転する。また、前記容量素子及び前記インダクタンス素子の少なくとも一つが容量値可変又はインダクタンス値可変であってもよい。【００１５】
前記非可逆回路素子は、フェライトの内部磁界Ｈｉｎや飽和磁化Ｍｓが前記式を満足することにより、集中定数型で低磁界かつ透磁率μ＋’は正の領域で動作することになり、磁気回路の小型化とフェライトの小型化が両立する。また、磁気共鳴点よりも離れた位置で動作するため、磁気的な損失が低減する。
【発明の効果】
【００１６】
本発明によれば、集中定数型の非可逆回路素子において小型化と低損失とを両立させることができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。
【図２】フェライトにおける磁界に対する円偏波透磁率を示すグラフである。
【図３】第１実施例である非可逆回路素子を示す分解斜視図である。
【図４】第１実施例である非可逆回路素子をさらに詳しく示す分解斜視図である。
【図５】第１実施例である非可逆回路素子の挿入損失特性を示すグラフである。
【図６】第１実施例である非可逆回路素子のアイソレーション特性を示すグラフである。
【図７】第２実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。
【図８】第２実施例である非可逆回路素子の挿入損失特性を示すグラフである。
【図９】第２実施例である非可逆回路素子のアイソレーション特性を示すグラフである。
【図１０】第３実施例である非可逆回路素子（アイソレータ）を示す等価回路図である。
【図１１】第３実施例である非可逆回路素子の挿入損失特性を示すグラフである。
【図１２】第３実施例である非可逆回路素子のアイソレーション特性を示すグラフである。
【図１３】第４実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路である。
【図１４】第４実施例である非可逆回路素子の挿入損失特性を示すグラフである。
【図１５】第４実施例である非可逆回路素子のアイソレーション特性を示すグラフである。
【図１６】第５実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路である。
【図１７】第６実施例である非可逆回路素子（アイソレータ）を示す等価回路である。
【図１８】第７実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。
【図１９】第７実施例である非可逆回路素子の第１の仕様における挿入損失特性を示すグラフである。
【図２０】第７実施例である非可逆回路素子の第１の仕様におけるアイソレーション特性を示すグラフである。
【図２１】第７実施例である非可逆回路素子の第２の仕様における挿入損失特性を示すグラフである。
【図２２】第７実施例である非可逆回路素子の第２の仕様におけるアイソレーション特性を示すグラフである。
【図２３】第８実施例である非可逆回路素子（３ポート型サーキュレータ）を示す等価回路図である。
【図２４】第８実施例である非可逆回路素子の第１の仕様における挿入損失特性を示すグラフである。
【図２５】第８実施例である非可逆回路素子の第１の仕様におけるアイソレーション特性を示すグラフである。
【図２６】第８実施例である非可逆回路素子の第２の仕様における挿入損失特性を示すグラフである。
【図２７】第８実施例である非可逆回路素子の第２の仕様におけるアイソレーション特性を示すグラフである。
【発明を実施するための形態】
【００１８】
以下に、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材には共通する符号を付し、重複する説明は省略する。
【００１９】
（第１実施例、図１〜図６参照）
第１実施例である非可逆回路素子は、図１に示す等価回路を有する集中定数型の３ポート型サーキュレータである。即ち、永久磁石により矢印Ａ方向に直流磁界が印加されるフェライト２０に第１中心導体２１（Ｌ１）、第２中心導体２２（Ｌ２）及び第３中心導体２３（Ｌ３）をそれぞれ絶縁状態で所定の角度で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１、第２中心導体の一端を第２ポートＰ２、第３中心導体２３の一端を第３ポートＰ３としている。
【００２０】
さらに、各中心導体２１，２２，２３のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子Ｌｇと容量素子Ｃｇとを介してグランドに接続されている。各中心導体２１，２２，２３に対して並列に容量素子Ｃ１，Ｃ２，Ｃ３がそれぞれ接続されている。第１ポートＰ１と第１端子４１との間には容量素子Ｃｓ１が接続され、第２ポートＰ２と第２端子４２との間には容量素子Ｃｓ２が接続され、第３ポートＰ３と第３端子４３との間には容量素子Ｃｓ３が接続されている。
【００２１】
以上の等価回路からなる３ポート型サーキュレータは、具体的には、図３及び図４に示すように、回路基板３０と、中心導体組立体１０と、永久磁石２５と、で構成されている。
【００２２】
中心導体組立体１０は、矩形状のマイクロ波フェライト２０の上下面に絶縁体層１１，１２，１３，１４を積層したもので、第１中心導体２１を形成する導体２１ａは絶縁体層１１の上面に形成され、導体２１ｂは絶縁体層１３の下面に形成され、それぞれがビアホール導体１５ａにてコイル状に接続されている。第２中心導体２２を形成する導体２２ａは絶縁体層１２の上面に形成され、導体２２ｂはフェライト２０の下面に形成され、それぞれがビアホール導体１５ｂにてコイル状に接続されている。第３中心導体２３を形成する導体２３ａはフェライト２０の上面に形成され、導体２３ｂは絶縁体層１４の下面に形成され、それぞれがビアホール導体１５ｃにてコイル状に接続されている。
【００２３】
中心導体２１，２２，２３はフェライト２０上に薄膜導体、厚膜導体、又は、導体箔として形成することができ、本実施例ではフェライト２０に２回巻回されており、巻回数は任意である。また、各種容量素子やインダクタンス素子はチップ部品を使用している。例えば、フェライト２０のサイズは２．０ｍｍ角で厚さ０．１５ｍｍ、中心導体２１，２２，２３の各導体幅は０．０６〜０．２ｍｍである。絶縁体層１１〜１４は感光性ガラスを使用し、中心導体２１，２２，２３は感光性の金属ペーストを使用している。
【００２４】
回路基板３０は、その上面に、各中心導体２１，２２，２３の端部やチップタイプの各種容量素子及びインダクタンス素子を実装するための電極３１ａ〜３１ｌが形成され、図３に示すように、中心導体組立体１０及び永久磁石２５を積み重ねて回路基板３０上に実装することにより、図１に示す等価回路の３ポート型サーキュレータが形成される。また、回路基板３０の下面には、図示されていないが、第１、第２及び第３端子４１，４２，４３が形成されている。
【００２５】
第１実施例である３ポート型サーキュレータにおいて、第２端子４２（第２ポートＰ２）から入力された高周波信号は、第１端子４１（第１ポートＰ１）から出力され、第１端子４１（第１ポートＰ１）から入力された高周波信号は第３端子４３（第３ポートＰ３）から出力され、第３端子４３（第３ポートＰ３）から入力された高周波信号は第２端子４２（第２ポートＰ２）から出力される。
【００２６】
以下に、本第１実施例における動作特性について図２を参照して説明する。図２は、磁界（Ａ／ｍ）に対する透磁率μ±を示している。本実施例では、図２で点線で囲った低磁界領域Ｘ１で動作させる。つまり、μ−＞μ＋＞０となる領域で動作させるようにフェライト２０に弱い直流磁界を与える。一方、高磁界領域Ｘ２はμ＋＞μ−となる領域で動作させるようにフェライト２０に強い直流磁界を与える。低磁界領域Ｘ１と高磁界領域Ｘ２では、μ＋とμ−との関係が逆転するため、磁界の印加方向が同じである場合、高周波信号の流れは逆方向となる。但し、磁界の印加方向を逆にすると、高周波信号の伝達経路が入れ替わる。換言すれば、挿入損失特性とアイソレーション特性が入れ替わる。
【００２７】
ところで、円偏波透磁率は次式（１）で表わされる。
【００２８】
【数２】
2013168771.tif 000004
【００２９】
いま、損失項を無視すると、図２において磁界の強さが磁気共鳴点以下でμ＋’＞０となるのは前式（１）より導出された次式（２）となる。
【００３０】
【数３】
2013168771.tif 000005
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
【００３１】
従って、前式（２）を満たすように内部磁界Ｈｉｎや飽和磁化Ｍｓなどを設定することにより、低磁界で動作する集中定数型のアイソレータが実現できる。低磁界で動作することで、永久磁石２５による印加磁界が小さくて済み、磁石２５がサイズ的に小型化し、磁気回路も小型化する。即ち、この集中定数型アイソレータは、磁気回路の小型化とフェライト２０の小型化が両立する。また、磁気共鳴点よりも離れた位置で動作するため、磁気的な損失が低減する。
【００３２】
フェライトのサイズは、従来の導波管型がλ／２サイズ必要であったのに対して、集中定数型の場合は必要なインダクタンスを形成すればよいので、λ／２よりも十分に小さくなり、λ／４以下でよい。
【００３３】
第１実施例である３ポート型サーキュレータにおいて、第１端子４１から第３端子４３への挿入損失特性は図５に示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図６に示すとおりである。動作帯域幅は約３０％（６９８〜９６０ＭＨｚ）であり、集中定数型としては広帯域な特性が得られている。特に、広帯域な特性が得られるのは、各ポートＰ１，Ｐ２，Ｐ３に容量素子Ｃｓ１，Ｃｓ２，Ｃｓ３を接続するとともに、各中心導体２１，２２，２３の他端をインダクタンス素子Ｌｇと容量素子Ｃｇとからなる直列共振回路を介してグランドに接続したことによる。
【００３４】
ちなみに、前記特性を得た場合の各素子の仕様は以下のとおりである。
容量素子Ｃ１：１．０ｐＦ
容量素子Ｃ２：１．０ｐＦ
容量素子Ｃ３：０．２ｐＦ
容量素子Ｃｓ１:４．７ｐＦ
容量素子Ｃｓ２：５．０ｐＦ
容量素子Ｃｓ３：５．６ｐＦ
容量素子Ｃｇ：９．０ｐＦ
インダクタンス素子Ｌｇ：１．５ｎＨ
【００３５】
特に、フェライト２０を回路基板３０の上面に対して水平方向に配置し、かつ、低磁界で動作させているため、必要となる印加磁界が小さくて済み、その結果、永久磁石２５を薄くすることができる。また、低磁界なのでヨークを省略してもよく、サーキュレータを全体的に低背化できる。
【００３６】
一方、低磁界動作である（円偏波透磁率が１より小さい）ため、必要なインダクタンス値を確保するのに、各中心導体２１，２２，２３を、それぞれ、フェライト２０に対して複数ターン（具体的には、２ターン）ずつ巻回した構成を採用している。そして、各層に形成したライン状の導体２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂをビアホール導体を介してコイル状に形成しているので、ビアホール導体の位置を変更することにより各中心導体２１，２２，２３の長さ（インダクタンス値）を変えることができる。しかも、導体２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂをそれぞれの層に分割することで各中心導体２１，２２，２３をフェライト２０に対して等距離に配置でき、磁界の付与が均等になる。なお、導体２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂの積層配置を変えることで挿入損失特性やアイソレーション特性を調整可能である。
【００３７】
（第２実施例、図７〜図９参照）
第２実施例である非可逆回路素子は、図７に示す等価回路を有する集中定数型の３ポート型サーキュレータである。即ち、永久磁石により矢印Ａ方向に直流磁界が印加されるフェライト２０に第１中心導体２１（Ｌ１）、第２中心導体２２（Ｌ２）及び第３中心導体２３（Ｌ３）をそれぞれ絶縁状態で所定の角度で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１として直接に第１端子４１に接続し、第２中心導体２２の一端を第２ポートＰ２として直接に第２端子４２に接続し、第３中心導体２３の一端を第３ポートＰ３として直接に第３端子４３に接続している。さらに、各中心導体２１，２２，２３のそれぞれの他端は互いに接続されるとともにグランドに接続されている。各中心導体２１，２２，２３に対して並列に容量素子Ｃ１，Ｃ２，Ｃ３がそれぞれ接続されている。
【００３８】
換言すれば、本第２実施例は前記第１実施例のサーキュレータから容量素子Ｃｓ１，Ｃｓ２，Ｃｓ３及びインダクタンス素子Ｌｇと容量素子Ｃｇを省略したものである。中心導体２１，２２，２３は第１実施例と同じ構成とされており、図４に示した構成から前記素子が取り外された状態で構成される。また、前式（２）を満たすように内部磁界Ｈｉｎや飽和磁化Ｍｓが設定されている。
【００３９】
本第２実施例での動作形態は前記第１実施例と基本的に同様であり、同様の作用効果を奏する。第１端子４１から第３端子４３への挿入損失特性は図８に示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図９に示すとおりである。
【００４０】
ちなみに、前記特性を得た場合の各素子の仕様は以下のとおりである。
容量素子Ｃ１：１１．０ｐＦ
容量素子Ｃ２：１１．０ｐＦ
容量素子Ｃ３：１２．０ｐＦ  
【００４１】
（第３実施例、図１０〜図１２参照）
第３実施例である非可逆回路素子は、図１０に示す等価回路を有する集中定数型のアイソレータである。即ち、永久磁石により矢印Ａ方向に直流磁界が印加されるフェライト２０に第１中心導体２１（Ｌ１）、第２中心導体２２（Ｌ２）及び第３中心導体２３（Ｌ３）をそれぞれ絶縁状態で所定の角度で交差させて配置し、第１中心導体２１の一端を第１ポートＰ１、第２中心導体の一端を第２ポートＰ２、第３中心導体２３の一端を第３ポートＰ３としている。
【００４２】
さらに、各中心導体２１，２２，２３のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子Ｌｇと容量素子Ｃｇとを介してグランドに接続されている。各中心導体２１，２２，２３に対して並列に容量素子Ｃ１，Ｃ２，Ｃ３がそれぞれ接続されている。第１ポートＰ１と第１端子４１との間には容量素子Ｃｓ１が接続され、第２ポートＰ２と第２端子４２との間には容量素子Ｃｓ２が接続され、第３ポートＰ３と第３端子４３との間には容量素子Ｃｓ３が接続されている。また、容量素子Ｃｓ３には第３端子４３を介して抵抗素子Ｒが直列に接続され、該抵抗素子Ｒはグランドに接続されている。即ち、第３ポートＰ３は抵抗素子Ｒによって終端している。
【００４３】
本第３実施例において、中心導体２１，２２，２３は第１実施例と同じ構成とされており、図４に示した構成と基本的に同様であり、チップ部品の配列が異なっている。また、前式（２）を満たすように内部磁界Ｈｉｎや飽和磁化Ｍｓが設定されている。
【００４４】
第３実施例である非可逆回路素子においては、第２端子４２（第２ポート）Ｐ２から入力された高周波信号は第１端子４１（第１ポートＰ１）から出力される。一方、第１端子４１（第１ポートＰ１）から入力された高周波信号は第３ポートＰ３を抵抗素子Ｒで終端させているため、第２端子（第２ポートＰ２）に出力されない。
【００４５】
本第３実施例における第２端子４２から第１端子４１への挿入損失特性は図１１に示すとおりであり、第１端子４１から第２端子４２へのアイソレーション特性は図１２に示すとおりである。
【００４６】
ちなみに、前記特性を得た場合の各素子の仕様は以下のとおりである。
容量素子Ｃ１：１．０ｐＦ
容量素子Ｃ２：１．０ｐＦ
容量素子Ｃ３：０．２ｐＦ
容量素子Ｃｓ１: ４．７ｐＦ
容量素子Ｃｓ２：５．０ｐＦ
容量素子Ｃｓ３：５．６ｐＦ
容量素子Ｃｇ：９．０ｐＦ
インダクタンス素子Ｌｇ：１．５ｎＨ
抵抗素子Ｒ：５０Ω    
【００４７】
（第４実施例、図１３〜図１５参照）
第４実施例である非可逆回路素子は、図１３に示す等価回路を有する集中定数型の３ポート型サーキュレータである。このサーキュレータは、前記第１実施例として示したサーキュレータにおいて、第１端子４１と第２端子４２との間に容量素子Ｃｊを接続したものであり、基本的な動作は第１実施例と同様である。
【００４８】
容量素子Ｃｊを挿入することにより、第１端子４１から第３端子４３への挿入損失特性が、図１４に示すように、図５に示した特性よりも改善される。但し、第１端子４１から第２端子４２へのアイソレーション特性が、図１５に示すように、図６に示した特性よりも若干低下する。容量素子Ｃｊを挿入することによる挿入損失特性とアイソレーション特性は、このようにトレードオフの関係にあるが、挿入損失特性の改善が重要であり、アイソレーション特性に余裕がある場合には有効なサーキュレータである。
【００４９】
ちなみに、前記特性を得た場合の各素子の仕様は以下のとおりである。
容量素子Ｃ１：０．８ｐＦ
容量素子Ｃ２：０．７ｐＦ
容量素子Ｃ３：０．２ｐＦ
容量素子Ｃｓ１:５．８ｐＦ
容量素子Ｃｓ２：６．０ｐＦ
容量素子Ｃｓ３：７．０ｐＦ
容量素子Ｃｇ：９．０ｐＦ
インダクタンス素子Ｌｇ：１．５ｎＨ
容量素子Ｃｊ：０．５ｐＦ      
【００５０】
（第５実施例、図１６参照）
第５実施例である非可逆回路素子は、図１６に示す等価回路を有する集中定数型の３ポート型サーキュレータである。このサーキュレータは、前記第２実施例として示したサーキュレータにおいて、第１端子４１と第２端子４２との間に容量素子Ｃｊを接続したものであり、基本的な動作は第２実施例と同様である。容量素子Ｃｊを挿入した効果は、前記第４実施例と同様に、挿入損失特性が改善される。
【００５１】
（第６実施例、図１７参照）
第６実施例である非可逆回路素子は、図１７に示す等価回路を有する集中定数型の３アイソレータである。このアイソレータは、前記第３実施例として示したアイソレータにおいて、第１端子４１と第２端子４２との間に容量素子Ｃｊを接続したものであり、基本的な動作は第３実施例と同様である。容量素子Ｃｊを挿入した効果は、前記第４実施例と同様に、挿入損失特性が改善される。
【００５２】
（第７実施例、図１８〜図２２参照）
第７実施例である非可逆回路素子は、図１８に示すように、前記第１実施例として示したアイソレータにおいて、容量素子Ｃｇを容量値可変とするとともにインダクタンス素子Ｌｇをインダクタンス値可変としたものである。従って、本第７実施例での基本的な動作は第１実施例と同様であり、同様の作用効果を奏する。加えて、本第７実施例にあっては、容量素子Ｃｇの容量値を可変とすること、及び、インダクタンス素子Ｌｇのインダクタンス値を可変とすることで、特性を所望の周波数帯域に合わせるようにしている。
【００５３】
ここで、本第７実施例において、各素子を以下の第１の仕様に変更した場合の挿入損失特性を図１９の曲線Ａ１に示し、アイソレーション特性を図２０の曲線Ｂ１に示す。なお、図１９及び図２０における曲線Ａ’及び曲線Ｂ’は第１実施例におけるそれぞれの特性を参考のために示している。この第１の仕様は、動作帯域周波数を６９８〜７９８ＭＨｚに合わせている。
【００５４】
第１の仕様は以下のとおりである。
容量素子Ｃ１：１．０ｐＦ
容量素子Ｃ２：１．０ｐＦ
容量素子Ｃ３：０．２ｐＦ
容量素子Ｃｓ１:４．７ｐＦ
容量素子Ｃｓ２：５．０ｐＦ
容量素子Ｃｓ３：５．６ｐＦ
容量素子Ｃｇ：７．０ｐＦ
インダクタンス素子Ｌｇ：１．０ｎＨ
【００５５】
次に、本第７実施例において、各素子を以下の第２の仕様に変更した場合の挿入損失特性を図２１の曲線Ａ２に示し、アイソレーション特性を図２２の曲線Ｂ２に示す。なお、図２１及び図２２における曲線Ａ’及び曲線Ｂ’は第１実施例におけるそれぞれの特性を参考のために示している。この第２の仕様は、動作帯域周波数を８１５〜９６０ＭＨｚに合わせている。
【００５６】
第２の仕様は以下のとおりである。
容量素子Ｃ１：１．０ｐＦ
容量素子Ｃ２：１．０ｐＦ
容量素子Ｃ３：０．２ｐＦ
容量素子Ｃｓ１:４．７ｐＦ
容量素子Ｃｓ２：５．０ｐＦ
容量素子Ｃｓ３：５．６ｐＦ
容量素子Ｃｇ：９．０ｐＦ
インダクタンス素子Ｌｇ：１．０ｎＨ
【００５７】
（第８実施例、図２３〜図２７参照）
第８実施例である非可逆回路素子は、図２３に示すように、前記第４実施例として示したアイソレータにおいて、全ての容量素子及びインダクタンス素子を容量値可変及びインダクタンス値可変としたものである。従って、本第８実施例での基本的な動作は第４実施例と同様であり、同様の作用効果を奏する。また、本第８実施例にあっては、中心導体２１，２２，２３はフェライト２０に３回巻回している。加えて、各容量素子の容量値を可変とすること、及び、インダクタンス素子Ｌｇのインダクタンス値を可変とすることで、特性を所望の周波数帯域に合わせるようにしている。
【００５８】
ここで、本第８実施例において、各素子を以下の第１の仕様に変更した場合の挿入損失特性を図２４の曲線Ａ３に示し、アイソレーション特性を図２５の曲線Ｂ３に示す。なお、図２４及び図２５における曲線Ａ４及び曲線Ｂ４は第８実施例での以下に示す第２の仕様におけるそれぞれの特性を参考のために示している。この第１の仕様は、動作帯域周波数を６９８〜９１５ＭＨｚに合わせている。
【００５９】
第１の仕様は以下のとおりである。
容量素子Ｃ１：５．８ｐＦ
容量素子Ｃ２：５．８ｐＦ
容量素子Ｃ３：１．５ｐＦ
容量素子Ｃｓ１:９．２ｐＦ
容量素子Ｃｓ２：５．８ｐＦ
容量素子Ｃｓ３：１０．０ｐＦ
容量素子Ｃｇ：４．８ｐＦ
インダクタンス素子Ｌｇ：０．６ｎＨ
容量素子Ｃｊ：０．０ｐＦ
【００６０】
次に、本第８実施例において、各素子を以下の第２の仕様に変更した場合の挿入損失特性を図２６の曲線Ａ４に示し、アイソレーション特性を図２７の曲線Ｂ４に示す。なお、図２６及び図２７における曲線Ａ３及び曲線Ｂ３は図２４及び図２５に示したものをそれぞれの特性を参考のために示している。この第２の仕様は、動作帯域周波数を１７１０〜１９８０ＭＨｚに合わせている。
【００６１】
第２の仕様は以下のとおりである。
容量素子Ｃ１：０．８ｐＦ
容量素子Ｃ２：０．６ｐＦ
容量素子Ｃ３：０．０ｐＦ
容量素子Ｃｓ１:０．８ｐＦ
容量素子Ｃｓ２：０．８ｐＦ
容量素子Ｃｓ３：１．４ｐＦ
容量素子Ｃｇ：４．８ｐＦ
インダクタンス素子Ｌｇ：０．６ｎＨ
容量素子Ｃｊ：０．３ｐＦ
【００６２】
（容量値及びインダクタンス値の変更）
前記各種容量素子の容量値やインダクタンス素子のインダクタンス値の切換えは、例えば、複数の容量素子やインダクタンス素子と接点を有するスイッチング素子によって切り換えたり、半導体スイッチ（ＳＰＳＴスイッチ、ＳＰＤＴスイッチ、ＭＥＭＳスイッチなど）を用いることができる。
【００６３】
（他の実施例）
なお、本発明に係る非可逆回路素子は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。
【００６４】
例えば、中心導体の構成や形状などは任意である。また、インダクタンス素子や容量素子は、チップタイプとして回路基板上に実装する以外に、回路基板に内蔵した導体で構成してもよい。
【符号の説明】
【００６５】
１０…中心導体組立体
２０…フェライト
２１…第１中心導体
２２…第２中心導体
２３…第３中心導体
２５…永久磁石
４１，４２，４３…端子
Ｐ１，Ｐ２，Ｐ３…ポート
Ｒ…抵抗素子
Ｃ１，Ｃ２，Ｃ３…容量素子
Ｌｇ…インダクタンス素子
Ｃｇ，Ｃｓ１，Ｃｓ２，Ｃｓ３…容量素子
Ｃｊ…容量素子
【図１】
2013168771.tif 000010
【図２】
2013168771.tif 000011
【図３】
2013168771.tif 000012
【図４】
2013168771.tif 000013
【図５】
2013168771.tif 000014
【図６】
2013168771.tif 000015
【図７】
2013168771.tif 000016
【図８】
2013168771.tif 000017
【図９】
2013168771.tif 000018
【図１０】
2013168771.tif 000019
【図１１】
2013168771.tif 000020
【図１２】
2013168771.tif 000021
【図１３】
2013168771.tif 000022
【図１４】
2013168771.tif 000023
【図１５】
2013168771.tif 000024
【図１６】
2013168771.tif 000025
【図１７】
2013168771.tif 000026
【図１８】
2013168771.tif 000027
【図１９】
2013168771.tif 000028
【図２０】
2013168771.tif 000029
【図２１】
2013168771.tif 000030
【図２２】
2013168771.tif 000031
【図２３】
2013168771.tif 000032
【図２４】
2013168771.tif 000033
【図２５】
2013168771.tif 000034
【図２６】
2013168771.tif 000035
【図２７】
2013168771.tif 000036
【手続補正書】
【提出日】平成26年10月1日(2014.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１ポートは第１端子に接続され、第２ポートは第２端子に接続され、第３ポートは第３端子に接続され、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともにグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数１】
2013168771.tif 000037
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項２】
前記容量素子の少なくとも一つが容量値可変であること、を特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１ポートと第１端子との間、第２ポートと第２端子との間及び第３ポートと第３端子との間にそれぞれ容量素子が接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数２】
2013168771.tif 000038
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項４】
前記容量素子及び前記インダクタンス素子の少なくとも一つが容量値可変又はインダクタンス値可変であること、を特徴とする請求項３に記載の非可逆回路素子。
【請求項５】
永久磁石により直流磁界が印加されるフェライトに第１中心導体、第２中心導体及び第３中心導体をそれぞれ絶縁状態で交差させて配置し、
第１中心導体の一端を第１ポート、第２中心導体の一端を第２ポート、第３中心導体の一端を第３ポートとし、第３ポートを直列に接続された容量素子と抵抗素子とを介してグランドに接続し、
第１中心導体、第２中心導体及び第３中心導体のそれぞれの他端は互いに接続されるとともに直列に接続されたインダクタンス素子と容量素子とを介してグランドに接続され、
第１中心導体、第２中心導体及び第３中心導体に対して並列に容量素子がそれぞれ接続され、
第１中心導体と第１端子との間、第２ポートと第２端子との間に、それぞれ容量素子が接続され、
以下の式を満足するように内部磁界及び飽和磁化が設定されていること、
【数３】
2013168771.tif 000039
γ：磁気回転比
μｏ：真空透磁率
Ｈｉｎ：内部磁界
Ｍｓ：飽和磁化
ω：角周波数
を特徴とする非可逆回路素子。
【請求項６】
前記容量素子及び前記インダクタンス素子の少なくとも一つが容量値可変又はインダクタンス値可変であること、を特徴とする請求項５に記載の非可逆回路素子。
【請求項７】
第１端子と第２端子との間に容量素子が接続されていること、を特徴とする請求項１ないし請求項６のいずれかに記載の非可逆回路素子。
【請求項８】
第１端子と第２端子との間に接続された容量素子が容量値可変であること、を特徴とする請求項７に記載の非可逆回路素子。
【請求項９】
第１中心導体、第２中心導体及び第３中心導体は、それぞれ、前記フェライトに対して複数回巻回されていること、を特徴とする請求項１ないし請求項８のいずれかに記載の非可逆回路素子。
【請求項１０】
第１中心導体、第２中心導体及び第３中心導体は、それぞれ、前記フェライト及び絶縁体層上にライン状に配置され、かつ、前記フェライト及び絶縁体層に形成されたビアホール導体によってコイル状に接続されていること、を特徴とする請求項９に記載の非可逆回路素子。
【請求項１１】
第１中心導体、第２中心導体及び第３中心導体は、前記フェライト及び絶縁体層上に分割して形成され、それぞれが前記フェライトに対して等距離に配置されていること、を特徴とする請求項９又は請求項１０に記載の非可逆回路素子。
【請求項１２】
前記フェライト及び前記永久磁石は回路基板に対して積み重ねて配置されていること、を特徴とする請求項９ないし請求項１１のいずれかに記載の非可逆回路素子。
【国際調査報告】
2013168771.tif 000040
2013168771.tif 000041
2013168771.tif 000042
2013168771.tif 000043