(57)【要約】  半導体装置（１００）は、基板（１０）の上に形成されたゲート電極（１２）と、ゲート電極の上に形成されたゲート絶縁層（２０）と、ゲート絶縁層の上に形成された酸化物半導体層（１８）と、酸化物半導体層に接続されたソース電極（１４）およびドレイン電極（１６）と、ソース電極および前記ドレイン電極の上に形成された絶縁層（２２）とを備え、絶縁層は、ソース電極およびドレイン電極の上面の少なくとも一部と接し０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層（２２ａ）と、窒化シリコン層の上に形成された３０ｎｍ超の厚さを有する酸化シリコン層（２２ｂ）とを有する。
2014017406.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたゲート電極と、
前記ゲート電極の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成された酸化物半導体層と、
前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された絶縁層と
を備える半導体装置であって、
前記絶縁層は、
前記ソース電極およびドレイン電極の上面の少なくとも一部と接し、０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層と、
前記窒化シリコン層の上に形成された、３０ｎｍを超える厚さを有する酸化シリコン層とを含む、半導体装置。
【請求項２】
前記酸化シリコン層の厚さは５０ｎｍ以上４００ｎｍ以下である請求項１に記載の半導体装置。
【請求項３】
前記ソース電極およびドレイン電極の上面であって前記窒化シリコン層と接する面は、Ｍｏ、Ｔｉ、ＣｕおよびＡｌからなる群から選択される少なくとも１種の元素を含む導電性材料から形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記ソース電極およびドレイン電極の前記接する面は、窒化モリブデンから形成されている請求項３に記載の半導体装置。
【請求項５】
前記酸化物半導体層のチャネル領域上に形成されたエッチングストッパ層をさらに有する請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板を用意する工程（ａ）と、
前記基板上に、ゲート電極を形成する工程（ｂ）と、
前記基板上に、前記ゲート電極と絶縁された状態で前記ゲート電極と対向する酸化物半導体層を形成する工程（ｃ）と、
前記基板上に、前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程（ｄ）と、
前記基板上に、前記ソース電極およびドレイン電極の上面の少なくとも一部と接する絶縁層を形成する工程（ｅ）と、
前記工程（ｅ）の後に、２３０℃以上４８０℃以下の温度で熱処理を行う工程（ｆ）と、
を包含する半導体装置の製造方法であって、
前記工程（ｅ）は、
前記ソース電極および前記ドレイン電極と接するように、窒素を含む第１絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、
前記第１絶縁領域の上に、酸素を含む第２絶縁領域を３０ｎｍ超の厚さで形成する工程と
を包含する、半導体装置の製造方法。
【請求項８】
前記第１絶縁領域は、窒化シリコン層によって形成され、前記第２絶縁領域は、酸化シリコン層によって形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）は、前記ソース電極およびドレイン電極の表面を、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌからなる群から選択される少なくとも一種の元素を含む導電性材料から形成する工程を包む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）における窒素シリコン層を形成する工程は、ＳｉＨ4ガスとＮＨ3ガスとを含む原料ガスを用いるプラズマＣＶＤ法によって行われる請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている、請求項７から１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いて作製される半導体装置（例えば、アクティブマトリクス基板）およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜を用いてＴＦＴの活性層を形成する液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。【０００４】
酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製可能な、より高性能なスイッチング動作を行うアクティブ素子として、表示装置などへの利用が進められている。【０００５】
また、酸化物半導体の電子移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても、同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いれば、表示装置などの画素領域中におけるＴＦＴの占有面積を減少させることができ、その結果、画素開口率を向上させることができる。したがって、より高輝度の表示を行う、または、バックライトの光量を抑えて低消費電力化を実現することができる。【０００６】
特に、スマートフォンなどに用いられる小型・高精細の液晶表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素の開口率を高くすることが容易ではない。そこで、酸化物半導体ＴＦＴを用いて画素開口率を向上させれば、消費電力を抑えながら高精細の表示を実現できるので有利である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００９／０７５２８１号
【特許文献２】特開２００９−１１７８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
酸化物半導体ＴＦＴの製造プロセスにおいて、素子特性を向上させるために比較的高温（例えば、約３００℃以上）での熱処理が施される。この熱処理は、酸化物半導体層やソース・ドレイン電極を覆うように設けられたパッシベーション層（保護層）を形成した後に行われることが多い。ソース・ドレイン電極がパッシベーション層によって覆われていれば、熱処理時にソース・ドレイン電極の表面が酸化されにくいので高抵抗化が防止される。【０００９】
酸化物半導体ＴＦＴに用いられるパッシベーション層としては、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）膜、または、窒化シリコン（ＳｉＮｘ）膜などが知られている。また、特許文献２には、酸化窒化シリコンなどの窒素を含む絶縁体と、窒素およびフッ素を含む絶縁体とを交互に堆積させることによって、多層構造のパッシベーション層を形成する技術が開示されている。【００１０】
ＴＦＴを覆うように設けられたパッシベーション層は、水素を比較的多く含んでいることがある。例えば、ＳｉＨ4（モノシラン）ガスやＮＨ3ガスを原料ガスとして用いてＣＶＤ法によって窒化シリコン（ＳｉＮｘ）膜を形成すると、形成される窒化シリコン膜に含まれる水素の量が比較的多くなる。このような水素含有量が比較的多い絶縁膜を設けた上で上記の熱処理を行うと、水素が酸化物半導体層に拡散することによって、ＴＦＴ特性が劣化することがあった。【００１１】
本発明は、上記課題を解決するためになされたものであり、特性の良好な半導体装置を安定して歩留まり良く提供することをその目的とする。
【課題を解決するための手段】
【００１２】
本発明の実施形態による半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された絶縁層とを備える半導体装置であって、前記絶縁層は、前記ソース電極およびドレイン電極の上面の少なくとも一部と接し、０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層と、前記窒化シリコン層の上に形成された、３０ｎｍを超える厚さを有する酸化シリコン層とを含む。【００１３】
ある実施形態において、前記酸化シリコン層の厚さは５０ｎｍ以上４００ｎｍ以下である。【００１４】
ある実施形態において、前記ソース電極およびドレイン電極の上面であって前記窒化シリコン層と接する面は、Ｍｏ、Ｔｉ、ＣｕおよびＡｌからなる群から選択される少なくとも１種の元素を含む導電性材料から形成されている。【００１５】
ある実施形態において、前記ソース電極およびドレイン電極の前記接する面は、窒化モリブデンから形成されている。【００１６】
ある実施形態において、上記の半導体装置は、前記酸化物半導体層のチャネル領域上に形成されたエッチングストッパ層をさらに有する。【００１７】
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層である。【００１８】
本発明の実施形態による半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板上に、ゲート電極を形成する工程（ｂ）と、前記基板上に、前記ゲート電極と絶縁された状態で前記ゲート電極と対向する酸化物半導体層を形成する工程（ｃ）と、前記基板上に、前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程（ｄ）と、前記基板上に、前記ソース電極およびドレイン電極の上面の少なくとも一部と接する絶縁層を形成する工程（ｅ）と、前記工程（ｅ）の後に、２３０℃以上４８０℃以下の温度で熱処理を行う工程（ｆ）とを包含し、前記工程（ｅ）は、前記ソース電極および前記ドレイン電極と接するように、窒素を含む第１絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、前記第１絶縁領域の上に、酸素を含む第２絶縁領域を３０ｎｍ超の厚さで形成する工程とを包含する。【００１９】
ある実施形態において、前記第１絶縁領域は、窒化シリコン層によって形成され、前記第２絶縁領域は、酸化シリコン層によって形成される。【００２０】
ある実施形態において、前記工程（ｄ）は、前記ソース電極およびドレイン電極の表面を、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌからなる群から選択される少なくとも一種の元素を含む導電性材料から形成する工程を包む。【００２１】
ある実施形態において、前記工程（ｅ）における窒化シリコン層を形成する工程は、ＳｉＨ4ガスとＮＨ3ガスとを含む原料ガスを用いるプラズマＣＶＤ法によって行われる。
【発明の効果】
【００２２】
本発明の実施形態の半導体装置によれば、良好な素子特性を有する酸化物半導体ＴＦＴを備えるＴＦＴ基板を歩留まり高く作製することができる。
【図面の簡単な説明】
【００２３】
【図１】（ａ）および（ｂ）は、比較例のＴＦＴ基板を示す断面図である。
【図２】実施形態１のＴＦＴ基板を示す平面図である。
【図３】（ａ）は、図２のＡ−Ａ’線に沿った断面図であり、（ｂ）は、図２のＤ−Ｄ’線に沿った断面図である。
【図４】実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ａ）〜（ｅ）はそれぞれ別の工程を示す。
【図５】実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ｆ）〜（ｉ）はそれぞれ別の工程を示す。
【図６】実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ｊ）〜（ｌ）はそれぞれ別の工程を示す。
【図７】実施形態２のＴＦＴ基板を示す平面図である。
【図８】（ａ）は、図７のＡ−Ａ’線に沿った断面図であり、（ｂ）は、図７のＤ−Ｄ’線に沿った断面図である。
【図９】実施形態２のＴＦＴ基板の製造工程を示す断面図であり、（ａ）〜（ｅ）はそれぞれ別の工程を示す。
【図１０】実施形態２のＴＦＴ基板の製造工程を示す断面図であり、（ｆ）〜（ｊ）はそれぞれ別の工程を示す。
【発明を実施するための形態】
【００２４】
まず、比較例の半導体装置（図１（ａ）および（ｂ））を参考にしながら、本発明の実施形態による半導体装置の概要を説明する。
【００２５】
図１（ａ）は、比較例１の半導体装置（ここでは、液晶表示装置に用いられるＴＦＴ基板）９００を示す。ＴＦＴ基板９００は基板１０を備え、この基板１０上には、ゲート電極１２およびゲート絶縁膜２０を介してゲート電極１２と重なるように配置された酸化物半導体層１８が設けられている。また、酸化物半導体層１８には、ソース電極１４およびドレイン電極１６が接続されており、これらによってＴＦＴ（酸化物半導体ＴＦＴ）９５が形成されている。また、ＴＦＴ９５は、保護層として設けられたパッシベーション層９２によって覆われている。なお、ＴＦＴ基板９００には、ＴＦＴ９５のドレイン電極１６に接続された上層透明電極３０や、その下側に誘電体層２６を介して配置された下層透明電極３２などが設けられているが、ここでは説明を省略する。
【００２６】
ＴＦＴ基板９００において、パッシベーション層９２は、ＳｉＮｘ膜（窒化シリコン膜）から形成されており、典型的には、１００〜４００ｎｍの厚さを有する。ＳｉＮｘ膜は、緻密な膜であるので、ＴＦＴ９５を保護するために好適である。
【００２７】
しかし、パッシベーション層９２が窒化シリコン膜から形成されている場合、熱処理時などにおいて、窒化シリコン膜に含まれる水素が酸化物半導体層１８へと拡散することがある。特に、ＳｉＨ4ガス（モノシランガス）やＮＨ3を原料ガスとして用いて形成された窒化シリコン膜を用いる場合、これが水素を比較的多く含むので、酸化物半導体層１８に水素が混入しやすい。
【００２８】
水素は、酸化物半導体層１８のチャネル領域（バックチャネル側）に影響を及ぼす。その結果、モジュール作製後に行われるエージング工程を経ると、しきい値のシフト（ＴＦＴ特性の変化）が発生する。このため、ＴＦＴ基板９００を用いて表示パネルを構成すると、オフリークの発生またはオン電流の不足によって、パネル表示品位が低下する。したがって、酸化物半導体層１８には、なるべく水素が拡散されないことが好ましい。
【００２９】
これに対して、図１（ａ）に示すように、ソースおよびドレイン電極１４、１６の下層に、酸化物半導体層１８のチャネル領域を覆う絶縁層（エッチングストッパ層）２１を設ける構成が知られている。エッチングストッパ層２１は、導電膜をエッチングすることによりソースおよびドレイン電極１４、１６を形成する工程において、酸化物半導体層１８にまでエッチングが進行することを防止するように機能する。また、エッチングストッパ層２１を酸化物（例えば、ＳｉＯ2）から形成すれば、パッシベーション層９２から酸化物半導体層１８への水素の拡散を抑制することができる。これにより、酸化物半導体層１８のバックチャネルでの還元反応が抑制されるので、ＴＦＴ特性の劣化を防止することができる。このようにエッチングストッパ層２１を設ける構成は、「チャネル保護型（またはエッチストッパ型）」と呼ばれる（後述）。
【００３０】
ただし、チャネル保護型のＴＦＴ９５を形成する場合であっても、パッシベーション層９２が水素を多く含んでいることは、やはり、素子特性の劣化につながり得るため好ましくない。また、エッチングストッパ層２１を設ける場合には、製造工程が余分に必要となるという問題もある。
【００３１】
そこで、比較例２として図１（ｂ）に示すように、パッシベーション層９４を、酸化物半導体層１８への影響がより小さい材料を用いて形成することが考えられ、例えば、ＳｉＯ2膜などの酸化膜から形成することが考えられる。なお、酸化物半導体ＴＦＴの保護層を酸化物から形成することについては、例えば、特許文献１に記載されている。
【００３２】
図１（ｂ）に示すように、比較例２のＴＦＴ基板９０２では、パッシベーション層９４がＳｉＯ2膜から形成されているので、酸化物半導体層１８のチャネル領域を覆うエッチングストッパ層が設けられていない。すなわち、ＴＦＴ基板９０２には、上記のチャネル保護型のＴＦＴではなく、「チャネルエッチ型」（後述）のＴＦＴ９６が形成されている。
【００３３】
しかし、本発明者によって次のことが確認された。すなわち、パッシベーション層９４をＳｉＯ2などの酸化膜から形成した場合において、その後に行う熱処理時などに、ソース・ドレイン電極１４、１６の表面が酸化しやすくなる。これは、ソース・ドレイン電極１４、１６とパッシベーション層９４との界面において、金属と酸化膜との酸化還元反応が生じるからである。このようにして、ソース・ドレイン電極１４、１６の表面に酸化膜が形成されると、パッシベーション層９４の密着性が低下することがある。その結果、後工程などにおいて、パッシベーション層９４が剥離してしまうおそれが生じ、歩留まり低下の要因となる。
【００３４】
特に、ソース・ドレイン電極１４、１６の表面が、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌなどを含む金属材料（例えば、ＭｏＮ）から形成されている場合において、その表面に金属酸化膜が形成されると、ソース・ドレイン電極１４、１６上のＳｉＯ2膜が剥がれやすい。
【００３５】
そこで、本発明者が鋭意研究を行った結果、図３（ａ）に示すように、ソース・ドレイン電極１４、１６の表面と接するように３０ｎｍ以下の薄い窒化シリコン層（例えばＳｉＮ膜）２２ａを設け、その上に酸化シリコン層（例えばＳｉＯ2膜）２２ｂを設けることが好ましいことがわかった。
【００３６】
このような構成において、パッシベーション層２２が含む水素量は全体としては少ないので、酸化物半導体層１８への影響を抑え、ＴＦＴ特性の劣化を抑制することができる。また、ソース・ドレイン電極１４、１６上に直接的に酸化膜が配置されていないので、熱処理時に、ソース・ドレイン電極１４、１６の表面が酸化され、密着性が低下することが防止される。本発明者は、パッシベーション層２２の密着性の低下は、３０ｎｍ以下という薄い窒化シリコン層を介在させるだけで十分に防ぐことができることを見出し、これによって、酸化物半導体ＴＦＴの素子特性を高く保ったまま、パッシベーション膜２２の密着性の低下による膜剥がれの発生を防止することができた。
【００３７】
以下、本発明の実施形態による半導体装置およびその製造方法を説明する。本発明の実施形態による半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
【００３８】
また、以下には、酸化物半導体層の下層にゲート電極が存在する、ボトムゲート構造を有する酸化物ＴＦＴを説明する。ボトムゲート構造を有する酸化物半導体ＴＦＴでは、通常、酸化物半導体層上に形成された導電層をエッチングすることにより、ソースおよびドレイン電極を形成する（ソース・ドレイン分離工程）。このとき、エッチングによる酸化物半導体層へのダメージを抑制するために、酸化物半導体層のチャネル領域を保護膜（上述のエッチングストッパ層２１）で覆った状態で、導電層のエッチングを行うこともできる。このようにして得られるＴＦＴを「チャネル保護型（またはエッチストッパ型）」と称する。これに対し、チャネル部分を保護膜で覆わずに導電層のエッチングを行うことによって得られるＴＦＴを「チャネルエッチ型」と称する。
【００３９】
下記の実施形態１では、チャネル保護型のＴＦＴを備える半導体装置を説明し、実施形態２ではチャネルエッチ型のＴＦＴを備える半導体装置を説明する。
【００４０】
（実施形態１）
図２および図３（ａ）、（ｂ）は、実施形態１の半導体装置１００を示す。ここでは、半導体装置１００は、液晶表示装置に用いられるＴＦＴ基板（アクティブマトリクス基板）１００である。図２は、ＴＦＴ基板１００の平面構造の一例を模式的に示し、図３（ａ）および（ｂ）は、図２のＡ−Ａ’線に沿った断面およびＤ−Ｄ’線に沿った断面をそれぞれ示す。
【００４１】
図２に示すように、ＴＦＴ基板１００は、表示に寄与する表示領域（アクティブ領域）１２０と、表示領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
【００４２】
表示領域１２０には、複数のゲート配線２と複数のソース配線４とが設けられており、これらの配線で包囲されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されており、各画素において、複数のゲート配線２と複数のソース配線４との各交点の付近に能動素子である薄膜トランジスタ（ＴＦＴ）５が配置されている。また、ＴＦＴ５には画素ごとに設けられた画素電極３０が接続されており、画素電極３０に印加する電圧を制御することによって表示を行うことができる。
【００４３】
周辺領域１１０には、ゲート配線２またはソース配線４と外部配線とを電気的に接続するための端子部２Ｔ、４Ｔが形成されている。ゲート配線端子部２Ｔおよびソース配線端子部４Ｔは、外部配線やＦＰＣなどを介して、ＴＦＴ基板１００の外部に設けられたゲートドライバおよびソースドライバ（ともに図示せず）にそれぞれ接続されている。
【００４４】
以下、図３（ａ）を参照しながら、ＴＦＴ５の近傍の領域におけるＴＦＴ基板１００の構成を説明する。
【００４５】
図３（ａ）に示すように、ＴＦＴ基板１００は、基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２と重なるように配置された酸化物半導体層（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）１８とを有する。また、酸化物半導体層１８上にはエッチングストッパ層２１が形成されており、このエッチングストッパ層２１に設けられた開口部２１ｈを通じて、ソース電極１４とドレイン電極１６とが、互いに離間された状態で、酸化物半導体層１８に接続されている。ＴＦＴ５は、これらの部材によって構成されている。ゲート電極１２にオン電圧が印加されたときにＴＦＴ５はオン状態となり、酸化物半導体層１８のチャネル領域を介してソース電極１４とドレイン電極１６とが導通する。
【００４６】
本実施形態において、ソース電極およびドレイン電極１４、１６は、ＭｏＮ／Ａｌ／ＭｏＮの３層構造を有する。最下層のＭｏＮ層１４ａ、１６ａは、酸化物半導体層１８と接する層である。また、中間層としてＡｌ層１４ｂ、１６ｂが設けられており、その上に設けられた最上層のＭｏＮ層１４ｃ、１６ｃは、ソース電極およびドレイン電極１４、１６の表面を構成する層である。最上層のＭｏＮ層１４ｃ、１６ｃは、後述のパッシベーション層２２と接する。
【００４７】
ＴＦＴ５を覆う保護絶縁層として、パッシベーション層２２が形成されている。パッシベーション層２２は、ソース電極およびドレイン電極１４、１６（より具体的には最上層のＭｏＮ層１４ｃ、１６ｃ）と接するように設けられた下層絶縁層２２ａと、下層絶縁層２２ａの上に設けられた上層絶縁層２２ｂとから構成されている。本実施形態において、下層絶縁層２２ａは、厚さ０ｎｍ超３０ｎｍ以下の窒化シリコン（ＳｉＮｘ）層から形成されており、上層絶縁層２２ｂは、厚さ３０ｎｍを超える酸化シリコン層（ＳｉＯｘ）から形成されている。
【００４８】
下層絶縁層２２ａは窒化シリコン層から形成されているので、典型的には、水素を含有している。しかし、下層絶縁層２２ａの厚さは、上述のように０〜３０ｎｍであり、一般的に形成されるパッシベーション層２２の厚さ（例えば、１００〜４００ｎｍ）に比べて非常に薄い。このため、下層絶縁層２２ａに含まれる水素の量は、従来のようにパッシベーション層をＳｉＮｘ層の単層で構成した場合に比べると、十分に少ない。また、下層絶縁層２２ａの上に形成される上層絶縁層２２ｂは、下層絶縁層２２ｂに比べてより水素含有度が少ないＳｉＯｘ層から形成されている。したがって、全体としてパッシベーション層２２の水素含有量は多くない。
【００４９】
このように、パッシベーション層２２は、下層絶縁層２２ａと上層絶縁層２２ｂとが積層された構成を有し、その水素含有率が厚さ方向において均一ではない。パッシベーション層２２における、ソース電極およびドレイン電極１４、１６に近い領域には水素含有率が比較的多い領域が形成され、ソース電極およびドレイン電極１４、１６から離れた領域には水素含有率が比較的少ない領域が形成される。
【００５０】
また、上記構成のパッシベーション層２２において、ソース・ドレイン電極１４、１６と接する下層絶縁層２２ａは、窒素濃度が高い（あるいは窒素を含み、酸素を含まない）シリコン系絶縁層から形成されており、上層絶縁層２２ｂは、酸素濃度が高い（あるいは酸素を含み、窒素を含まない）シリコン系絶縁層から形成されている。
【００５１】
さらに、パッシベーション層２２は、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）層や、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）層を含んでいても良い。この場合に、パッシベーション層２２は、ソース・ドレイン電極１４、１６に近いほど、窒素濃度が高くなるように構成されることが好ましい。パッシベーション層２２は、上記のように２層で構成されている必要はなく、３層以上で構成されていてもよい。
【００５２】
パッシベーション層２２の上には、典型的には有機樹脂材料から形成される、層間絶縁層２４が形成されている。層間絶縁層２４は、層間の絶縁性を確保するとともに、基板表面を平坦化する層として機能する。
【００５３】
また、層間絶縁層２４の上には、ＩＴＯやＩＺＯなどからなる下層透明電極３２が設けられている。下層透明電極３２は、開口部３２Ｈを有し、ＴＦＴ５（またはドレイン電極１６）と電気的に絶縁されるように形成されている。また、下層透明電極３２の上には、誘電体層（絶縁層）２６を介して、ＩＴＯやＩＺＯなどからなる上層透明電極３０が形成されている。
【００５４】
下層透明電極３２は、例えば共通電極として機能する。また、上層透明電極３０は、例えば画素電極として機能する。下層透明電極３２と、上層透明電極３０と、これらに挟まれる誘電体層２６とによって、補助容量が形成されている。このように、下層透明電極３２を用いて補助容量を形成する場合、ゲート配線２と同層に、補助容量配線を設ける必要がないので開口率を向上させ得る。
【００５５】
層間絶縁層２４および誘電体層２６には、ＴＦＴ５のドレイン電極１６（あるいはドレイン電極１６の延長部としてのドレインコンタクト部１６’）の表面に達するコンタクトホールＣＨが形成されている。また、下層透明電極３２の開口部３２Ｈの内側において下層透明電極３２とは独立するようにして、コンタクトホールＣＨ内に配置される透明接続部３２Ｃが設けられている。ドレイン電極１６と上層透明電極（画素電極）３０とは、コンタクトホールＣＨ内において、透明接続部３２Ｃを介して電気的に接続されている。
【００５６】
また、図３（ｂ）に示すように、ＴＦＴ基板１００の周辺領域１１０には、ゲート電極１２やゲート配線２と同工程で形成されたゲート配線端子部２Ｔが設けられている。ゲート配線端子部２Ｔは、ゲート絶縁膜２０、エッチングストッパ層２１、パッシベーション層２２、層間絶縁層２４、および、誘電体層２６を貫通するコンタクトホール内で、下層透明電極３２と同層の透明接続部３２Ｔを介して、上層透明電極３０と同層の透明接続端子部３０Ｔに接続されている。
【００５７】
このように構成されたＴＦＴ基板１００は、液晶表示装置において用いられ、ＴＦＴ基板１００と対向基板（図示せず）との間に液晶層を封止・保持させることによって液晶表示装置を得ることができる。
【００５８】
以下、図４〜図６を参照しながら、図２および図３（ａ）および（ｂ）に示した実施形態１のＴＦＴ基板１００の製造方法を説明する。
【００５９】
図４（ａ）〜（ｅ）、図５（ｆ）〜（ｉ）、および、図６（ｊ）〜（ｌ）は、ＴＦＴ基板１００の製造工程を示す。なお、図の左側には、図３（ａ）に示すＴＦＴ近傍の領域を示し、図の右側には、図３（ｂ）に示す端子部近傍の領域を示している。
【００６０】
まず、図４（ａ）に示すように、基板１０を用意する。基板１０としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板または樹脂基板などを用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等からなる基板が挙げられる。
【００６１】
次に、基板１０上に、ゲート配線１２などを形成するための導電膜を５０ｎｍ〜３００ｎｍの厚さで形成する。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
【００６２】
本実施形態では、スパッタ法により、アルミニウム（Ａｌ）を下層とし、モリブデンニオブ合金（ＭｏＮｂ）を上層とする積層導電膜（厚さ：約１００ｎｍ（ＭｏＮｂ）／２００ｎｍ（Ａｌ））を形成し、レジストマスクを用いてフォトリソグラフィ法によりこの導電膜を所望の形状にパターニングすることによってゲート電極１２を得ている。なお、この工程においてゲート配線２やゲート配線端子部２Ｔ（図２参照）も形成される。
【００６３】
その後、図４（ｂ）に示すように、ゲート電極１２上にゲート絶縁層２０を形成する。ゲート絶縁層２０は、酸化シリコン（ＳｉＯx）層、窒化シリコン（ＳｉＮx）層、酸化窒化シリコン（ＳｉＯxＮy（ｘ＞ｙ））層、窒化酸化シリコン（ＳｉＮxＯy（ｘ＞ｙ））層等を適宜用いてプラズマＣＶＤ法等によって形成することができる。
【００６４】
ゲート絶縁層２０は、多層構造を有していても良い。基板１０からの不純物等の拡散防止のため、下側ゲート絶縁層として、窒化シリコン層や窒化酸化シリコン層を設け、この上に、上側ゲート絶縁層として、酸化シリコン層や酸化窒化シリコン層を設けても良い。より低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁層を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、ゲート絶縁層に希ガス元素を混入させればよい。本実施形態では、ＳｉＨ4、ＮＨ3を反応ガスとして用いて、プラズマＣＶＤ法によって、厚さが１００ｎｍ〜４００ｎｍの窒化シリコン層を形成している。
【００６５】
その後、図４（ｃ）に示すように、ゲート絶縁層２０上に酸化物半導体膜をスパッタリング法により３０〜１００ｎｍの厚さで形成し、これをフォトリソグラフィ工程においてレジストマスクを用いてエッチングを行って所望の形状（典型的には島状）に加工することによって酸化物半導体層１８を形成する。また、酸化物半導体層１８を形成した後、酸化物半導体層１８の表面に対して酸素プラズマ処理などを施しても良い。酸化物半導体層１８の厚さは、約３０ｎｍ以上約１００ｎｍ以下が好ましく、例えば、５０ｎｍである。
【００６６】
酸化物半導体層１８は、ここでは、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体膜をパターニングすることによって形成されている。ただし、Ｉｎ、ＧおよびＺｎの割合は上記に限定されず適宜選択され得る。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層１８を形成することもできる。
【００６７】
より具体的には、酸化物半導体膜として、例えば、ＩｎＧａＯ3（ＺｎＯ）5膜、酸化マグネシウム亜鉛（ＭｇxＺn1-xＯ）膜、又は、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）膜、酸化カドミウム（ＣｄＯ）膜を用いることができる。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯ膜を用いてもよい。ＺｎＯ膜には不純物元素が添加されていなくてもよい。また、ＺｎＯ膜は、非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
【００６８】
酸化物半導体層１８を形成する材料として、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いれば、低温で製造でき、また、高い移動度を実現することができる。ただし、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜に代えて、所定の結晶軸（Ｃ軸）に関して結晶性を示すＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いても良い。
【００６９】
なお、ゲート絶縁層２０の最上層（すなわち酸化物半導体層１８に接する層）は、酸化物層（例えばＳｉＯ2層）であることが好ましい。これにより、酸化物半導体層１８に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１８の酸素欠損を効果的に低減できる。
【００７０】
その後、図４（ｄ）に示すように、酸化物半導体層１８を覆うように、例えばＳｉＯｘ膜からなる絶縁膜２１’を形成し、その後、図４（ｅ）に示すように、パターニングすることによって、酸化物半導体層１８のチャネル領域を覆う部分を含むエッチングストッパ層２１を形成する。上記のように、エッチングストッパ層２１を酸化物層から形成すれば、酸化物半導体層１８の酸素欠損を効果的に低減できるので好ましい。なお、図示する形態において、エッチングストッパ層２１は、島状の酸化物半導体層１８における対向する２辺に対応して配置された一対の開口部２１ｈを有しており（図２参照）、この開口部２１ｈにおいて酸化物半導体層１８が露出している。ただし、この形態は例示であり、その他の形態を有していてもよい。例えば、エッチングストッパ層２１は、酸化物半導体層１８のチャネル領域のみを覆うように島状に設けられていてもよい。
【００７１】
また、周辺領域では、このエッチングストッパ層２１を形成する工程において、ゲート配線端子部２Ｔの上のゲート絶縁膜２０および絶縁膜２１’がエッチングによって除去され、ゲート配線端子部２Ｔの表面が露出する。
【００７２】
その後、図５（ｆ）に示すように、スパッタリング法などによって形成した導電膜を、フォトリソグラフィ法によって所望の形状に加工することによって、ソース電極１４およびドレイン電極１６を形成する。なお、この工程においてソース配線４やソース配線端子部４Ｔ（図２参照）も同時に形成される。
【００７３】
本実施形態では、ソース電極１４およびドレイン電極１６は、ＭｏＮ／Ａｌ／ＭｏＮの３層（すなわち、最下層のＭｏＮ層１４ａ、１６ａ：中間層のＡｌ層１４ｂ、１６ｂ：最上層のＭｏＮ層１４ｃ、１６ｃの３層）構造を有するように形成されている。最下層のＭｏＮ層１４ａ、１６ａの厚さは、例えば３０ｎｍ〜７０ｎｍであり、中間層のＡｌ層１４ｂ、１６ｂの厚さは、例えば１００ｎｍ〜２５０ｎｍであり、最上層のＭｏＮ層１４ｃ、１６ｃの厚さは、例えば５０ｎｍ〜１５０ｎｍである。また、下層のＭｏＮ層１４ａ、１６ａは、上層のＭｏＮ層１４ｃ、１６ｃよりも窒素含有量が多いことが好ましい。ソース電極１６およびドレイン電極１８をこのように構成することによって、ソース電極１４およびドレイン電極１６の断面形状を順テーパ状に形成することができる。
【００７４】
なお、ソース電極１４およびドレイン電極１６を形成する導電性材料としては、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等の金属又はその合金、若しくはその金属窒化物などを適宜用いることができる。また、ソース電極１４およびドレイン電極１６は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ2Ｏ3）、酸化錫（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料からなる層を含んでいても良い。ただし、ソース電極１４およびドレイン電極１６の表面は、典型的には、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌを含む材料（例えば、ＭｏＮ）から形成される。
【００７５】
なお、ソース電極１４およびドレイン電極１６を形成する際のフォトリソグラフィ工程におけるエッチングプロセスは、ドライエッチング又はウエットエッチングのどちらであってもよい。ただし、大面積基板を処理するには、線幅寸法シフトの少ないドライエッチングが適している。このエッチング工程において、酸化物半導体層１８上にはエッチングストッパ層２１がすでに設けられているので、酸化物半導体層１８にまでエッチングが進行することは防止される。
【００７６】
次に、図５（ｇ）に示すように、ＴＦＴ５を覆うようにして、保護層としての絶縁層であるパッシベーション層２２を形成する。パッシベーション層２２を形成する工程は、ソース電極およびドレイン電極１４、１６と接するように窒素を含む絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、その後、酸素を含む絶縁領域を３０ｎｍ超の厚さで形成する工程とを含んでいる。より具体的には、パッシベーション層２２を形成する工程は、３０ｎｍ以下の厚さの窒化シリコン層（下層絶縁層）２２ａを形成する工程と、その上に、３０ｎｍ超の厚さの酸化シリコン層（上層絶縁層）２２ｂを形成する工程とを含んでいる。
【００７７】
窒化シリコン層２２ａは、例えば、ＳｉＨ4とＮＨ3とＮ2との混合ガスを反応ガスとして用いて、プラズマＣＶＤ法などによって形成することができる。また、酸化シリコン層２２ｂは、例えば、ＳｉＨ4とＮ2Ｏとの混合ガスを反応ガスとして用いて、プラズマＣＶＤ法などによって形成することができる。なお、窒化シリコン層２２ａおよび酸化シリコン層２２ｂの少なくとも一方は、スパッタ法で形成されていてもよい。
【００７８】
ここで、窒化シリコン層２２ａは、０ｎｍ超３０ｎｍ以下の厚さとなるように形成される。窒化シリコン層２２ａの厚さは、成膜時間を調節することによって容易に制御することができる。窒化シリコン層２２ａの厚さは、２ｎｍ以上１０ｎｍ以下であることがより好ましい。また、酸化シリコン層２２ｂは、窒化シリコン層２２ａよりも厚く形成されており、その厚さは、５０ｎｍ以上４００ｎｍ以下であることが好ましく、１００ｎｍ以上３００ｎｍ以下であることがさらに好ましい。
【００７９】
パッシベーション層２２は、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）層や、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）層を含んでいても良い。この場合に、パッシベーション層２２は、ソース・ドレイン電極１４、１６に近いほど、窒素濃度が高くなるように構成されることが好ましい。パッシベーション層２２は、上記のように２層で構成されている必要はなく、３層以上で構成されていてもよい。
【００８０】
このようにして厚さ方向において膜質が異なる領域が設けられたパッシベーション層２２を形成した後、後述する層間絶縁層２４を形成する工程の前に、基板全面に対して約３５０℃程度での熱処理（アニール処理）を行うことによって、ＴＦＴ５の素子特性や信頼性を向上させることができる。熱処理をこのタイミングで行えば、パッシベーション層２２で覆われているソース・ドレイン電極１４、１６の表面が酸化されて配線抵抗が高くなることは防止される。また、層間絶縁層２４を形成する前に行うことで、酸化物半導体層１８のチャネル領域に酸素欠陥が生じている場合に、これを酸化させることによって酸素欠陥を低減させやすいので、所望のＴＦＴ特性を実現しやすい。
【００８１】
この熱処理時において、ソース・ドレイン電極の上層１４ｃ、１６ｃには窒化シリコン層２２ａが接しているので、ソース・ドレイン電極の表面（上層１４ｃ、１６ｃ）に金属酸化膜が形成されることが防止される。これにより、パッシベーション層２２の密着性の低下が抑制される。また、窒化シリコン層２２ａが薄層であり、大部分が酸化シリコン層２２ｂから形成されているので、パッシベーション層２２の含有水素量は少なく、したがって、酸化物半導体層１８のバックチャネルに水素が及ぼす影響は小さくて済む。これにより、エージングを行ったあとにも、ＴＦＴにおけるしきい値のシフトは生じにくく、オフリークやオン電流不足などが生じることによってパネル表示品位が悪化されることは防止される。
【００８２】
なお、熱処理の温度は特に限定しないが、典型的には２３０℃以上４８０℃以下の温度であり、好ましくは２５０℃以上３５０℃以下である。熱処理時間も特に限定しないが、例えば３０分以上１２０分以下である。熱処理は、層間絶縁層２４の材料によっては、層間絶縁層２４を形成した後に行われてもよい。
【００８３】
その後、図５（ｈ）に示すように、パッシベーション層２２上には、感光性樹脂膜などから形成される層間絶縁層（平坦化層）２４が形成される。層間絶縁層２４は、有機材料からなる層であることが好ましい。層間絶縁層２４には、開口部が形成されている。開口部は、ドレイン電極１６の延長部としてのドレインコンタクト部１６’の上方に設けられる。また、周辺領域においては、ゲート配線端子部２Ｔやソース配線端子部４Ｔ（図示せず）の上方に開口部が形成される。
【００８４】
その後、図５（ｉ）に示すように、開口部が設けられた層間絶縁層２４をマスクとして用いて、パッシベーション層２２のエッチングを行うことによって、ドレイン電極１６の延長部（ドレインコンタクト部１６’）に達するコンタクトホールＣＨ１が形成される。また、ゲート配線端子部２Ｔ（およびソース配線端子部２Ｔ）に達するコンタクトホールＣＨ１’も形成される。
【００８５】
その後、図６（ｊ）に示すように、ＩＴＯやＩＺＯなどからなる透明導電膜をパターニングすることによって、下層透明電極３２を層間絶縁層２４上に形成する。同時に、下層透明電極３２と分離された状態の透明接続部３２Ｃを、コンタクトホールＣＨ１の内部において露出したドレインコンタクト部１６’と接するように形成する。透明接続部３２Ｃは、コンタクトホールＣＨ１の側壁などを覆っていても良い。さらに、周辺領域においては、コンタクトホールＣＨ１’内でゲート配線端子部２Ｔ（およびソース配線端子部４Ｔ）と接する透明接続部３２Ｔを形成する。
【００８６】
その後、図６（ｋ）に示すように、下層透明電極３２などを覆う誘電体層２６を、基板全体面に対して設けた後、すでに設けたコンタクトホールＣＨ１と重なるように、コンタクトホールＣＨ２を誘電体層２６に設ける。これにより、ＴＦＴ５のドレインコンタクト部１６’との接続を可能にするコンタクトホールＣＨが得られる。
【００８７】
誘電体層２６は、スパッタ法や、ＣＶＤ法を用いて、１００ｎｍ〜３００ｎｍの厚さの窒化シリコン膜または酸化シリコン膜を形成することによって得られる。窒化酸化シリコン膜や、酸化窒化シリコン膜を用いて形成してもよい。コンタクトホールＣＨ２を形成するためのエッチングは、フォトリソグラフィ法によって行えばよい。
【００８８】
その後、図６（ｌ）に示すように、ＩＴＯやＩＺＯなどからなる透明導電膜をパターニングすることによって、上層透明電極（画素電極）３０を誘電体層２６上に形成する。また、周辺領域においては、コンタクトホールＣＨ’内でゲート配線端子部２Ｔ（およびソース配線端子部４Ｔ）と接続される透明接続部３０Ｔを形成する。
【００８９】
上層透明電極３０は、コンタクトホールＣＨ内で、透明接続部３２Ｃを介してドレインコンタクト部１６’に電気的に接続される。上層透明電極３０は、典型的には、ゲート配線２とソース配線４とによって囲まれる領域の全体を覆うように、画素ごとに形成されている。
【００９０】
このようにして得られたＴＦＴ基板１００は、液晶表示装置のアクティブマトリクス基板として好適に用いられる。なお、表示モードに応じて、画素電極３０の形状は適宜選択されてよい。例えば、画素電極３０を互いに平行に延びる複数の細長電極を含むように形成し、下層透明電極３２との間に斜め電界を発生させることによって、ＦＦＳモードで動作する液晶表示装置に用いることもできる。また、表示モードに応じて、画素電極３０上に、垂直または水平配向膜が設けられていても良いことは言うまでもない。
【００９１】
以上、実施形態１の半導体装置として、酸化物半導体ＴＦＴを有するＴＦＴ基板１００を説明したが、このＴＦＴ基板１００を用いれば、表示品位に優れた表示装置を歩留まり高く作製することが可能である。
【００９２】
（実施形態２）
図７および図８（ａ）および（ｂ）は、実施形態２のＴＦＴ基板２００を示す。本実施形態のＴＦＴ基板２００が、実施形態１のＴＦＴ基板１００と異なる点は、酸化物半導体層１８の上に、エッチングストッパ層２４が形成されていない点である。すなわち、本実施形態のＴＦＴ基板２００は、チャネルエッチ型のＴＦＴ６を備える。なお、実施形態１と同様の構成要素については同じ参照符号を付すとともに説明を省略する。
【００９３】
図８（ａ）および（ｂ）に示すように、ＴＦＴ基板２００において、ＴＦＴ６を覆うように設けられたパッシベーション層２３は、ソースおよびドレイン電極１４、１６と接するとともに、酸化物半導体層１８のチャネル領域とも接するように設けられている。
【００９４】
本実施形態において、パッシベーション層２３は、実施形態１のパッシベーション層２２と同様に、下層絶縁層２３ａと、下層絶縁層２３ａの上に設けられた上層絶縁層２３ｂとから構成されている。下層絶縁層２３ａは、厚さ０ｎｍ超３０ｎｍ以下の窒化シリコン（ＳｉＮｘ）層から形成されており、上層絶縁層２３ｂは、厚さ３０ｎｍを超える酸化シリコン層（ＳｉＯｘ）から形成されている。
【００９５】
下層絶縁層２３ａは、窒化シリコン層から形成されているので、典型的には、水素を含有している。しかし、下層絶縁層２３ａの厚さは、上述のように３０ｎｍ以下であり、一般的に形成されるパッシベーション層２３の厚さ（例えば、１００〜４００ｎｍ）に比べて非常に薄い。このため、下層絶縁層２３ａに含まれる水素の量は、従来のようにパッシベーション層２３をＳｉＮｘ層の単層で構成した場合に比べると、十分に少ない。また、下層絶縁層２３ａの上に形成される上層絶縁層２３ｂは、下層絶縁層２３ａに比べてより水素含有度が少ないＳｉＯｘ層から形成されている。したがって、全体としてパッシベーション層２３の水素含有量は多くない。
【００９６】
このように、パッシベーション層２３が酸化物半導体層１８のチャネル領域と接している場合であっても、下層絶縁層２３ａは薄い層であるので、酸化物半導体層１８への水素の拡散は、ＴＦＴ特性にそれほど大きい影響を及ぼさない。したがって、実施形態１と同様に、良好な素子特性を有する酸化物半導体ＴＦT６を得ることができる。
【００９７】
また、ソース電極およびドレイン電極１４、１６には、下層絶縁層２３ａとしての窒化シリコン層が接しているので、熱処理時にも密着性の低下が生じず、膜剥がれの発生を防止して、歩留まり高くＴＦＴ基板２００を作製することができる。
【００９８】
図９（ａ）〜（ｅ）および図１０（ｆ）〜（ｊ）は、ＴＦＴ基板２００の製造工程を示す。なお、図９（ａ）〜（ｃ）に示す工程は、図４（ａ）〜（ｃ）に示した実施形態１の製造工程と同じであるので、ここでは説明を省略する。
【００９９】
図９（ｄ）に示すように、本実施形態では、酸化物半導体層１８を形成した後に、エッチングストッパ層２１を設けることなく、ソース電極およびドレイン電極１４、１６を、酸化物半導体層１８と接続されるように互いに離間して形成する。このように、エッチングストッパ層２１を設ける工程が必要ないので、製造プロセスを、実施形態１の場合に比べてより簡略化できる。
【０１００】
ただし、図９（ｄ）に示す工程において、ソースおよびドレイン電極の分離のためにエッチングを行うと、酸化物半導体層１８のチャネル領域にまでオーバーエッチされる可能性がある。また、ソースおよびドレイン電極１４、１６を形成するための導電膜が、酸化物半導体層１８のチャネル領域と直接接することによって、この導電膜の底面を形成する金属膜に含まれる金属元素が、酸化物半導体層１８に拡散するおそれがある。
【０１０１】
なお、ソースおよびドレイン電極１４、１６の構成や材料は、実施形態１と同様であって良い。ソースおよびドレイン電極１４、１６の表面は、典型的には、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌを含む材料（例えば、ＭｏＮ）から形成される。
【０１０２】
その後、図９（ｅ）に示すように、パッシベーション層２３が形成される。本実施形態では、エッチングストッパ層が設けられていないので、パッシベーション層２３は、ソース電極１４、ドレイン電極１６および酸化物半導体層１８に接するように形成される。
【０１０３】
その後、実施形態１と同様にして、熱処理が行われ、ＴＦＴ６の素子特性を向上させることができる。この工程において、ソース・ドレイン電極の上層１４ｃ、１６ｃには窒化シリコン層２３ａが接しているので、ソース・ドレイン電極の表面に金属酸化膜が形成されることが防止される。これにより、パッシベーション層２３の密着性の低下が抑制される。また、窒化シリコン層２３ａが薄層であるので、酸化物半導体層１８のバックチャネルに水素が及ぼす影響は小さい。
【０１０４】
その後に行われる、図１０（ｆ）〜（ｊ）に示す工程は、図５（ｈ）、（ｇ）および図６（ｊ）〜（ｌ）に示した工程と、それぞれ略同様であるので、ここでは説明を省略する。なお、エッチングストッパ層が設けられていないことによって、周辺領域においてコンタクトホールＣＨ１’を形成する際に、エッチングストッパ層のエッチングが不要である点において、実施形態１の場合と異なっている。
【０１０５】
このように形成されたＴＦＴ基板２００を用いれば、表示品位に優れた表示装置を歩留まり高く作製することが可能である。
【０１０６】
以上、本発明の実施形態を説明したが、種々の改変が可能であることは言うまでもない。例えば、上記にはゲート電極が半導体層の下方に配置されるボトムゲート型のＴＦＴを説明したが、トップゲート構造を有するＴＦＴにも適用できる。トップゲート構造のＴＦＴにおいても、金属配線や電極を覆うように保護層としての絶縁層（パッシベーション層）が設けられる。そこで、パッシベーション層の内の金属配線と接する領域に３０ｎｍ以下の厚さの窒化シリコン層を設け、その上に酸化シリコン層を設けることによって、膜剥がれを防止しながら、良好な素子特性を実現し得る。また、上記には半導体層の上面がソース電極およびドレイン電極と接する形態を説明したが、ソース電極およびドレイン電極を先に形成し、これに跨るように島状の半導体層を形成することで得られるボトムコンタクト構造のＴＦＴに適用してもよい。
【０１０７】
また、上記には液晶表示装置に用いるアクティブマトリクス基板を説明したが、有機ＥＬ表示装置のためのアクティブマトリクス基板を作製することも可能である。有機ＥＬ表示装置では、画素毎に設けられた発光素子が、有機ＥＬ層、スイッチング用ＴＦＴおよび駆動用ＴＦＴを備えており、このＴＦＴに本発明の実施形態による半導体装置を利用できる。さらに、ＴＦＴをアレイ状に並べて選択トランジスタとして用いることで、記憶素子（酸化物半導体薄膜メモリ）を構成することもできる。また、イメージセンサにも適用できる。
【産業上の利用可能性】
【０１０８】
本発明の実施形態による半導体装置およびその製造方法は、表示装置用のＴＦＴ基板およびその製造方法などとして好適に利用される。
【符号の説明】
【０１０９】
２  ゲート配線
４  ソース配線
５、６  ＴＦＴ（酸化物半導体ＴＦＴ）
１０  基板
１２  ゲート電極
１４  ソース電極
１６  ドレイン電極
１８  酸化物半導体層
２０  ゲート絶縁層
２１  エッチングストッパ層
２２  パッシベーション層
２２ａ  下層絶縁層（窒化シリコン層）
２２ｂ  上層絶縁層（酸化シリコン層）
２４  層間絶縁層（平坦化層）
２６  誘電体層
３０  上層透明電極（画素電極）
３２  下層透明電極（共通電極）
１００、２００  ＴＦＴ基板
１１０  周辺領域
１２０  表示領域
【図１】
2014017406.tif 000003
【図２】
2014017406.tif 000004
【図３】
2014017406.tif 000005
【図４】
2014017406.tif 000006
【図５】
2014017406.tif 000007
【図６】
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【図７】
2014017406.tif 000009
【図８】
2014017406.tif 000010
【図９】
2014017406.tif 000011
【図１０】
2014017406.tif 000012
【国際調査報告】
2014017406.tif 000013
2014017406.tif 000014
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