(57)【要約】  本開示の表示装置は、ゲート絶縁膜（１３０）、ゲート絶縁膜に積層された半導体層（１４０）およびゲート絶縁膜の半導体層の反対側に積層されたゲート電極層（１２０）を有するトランジスタ部（１００）と、半導体層と電気的に接続され、トランジスタ部上に配置された配線層（１６１、１６２）と同一階層に配置された第１金属膜（２１０）および第１金属膜上の第１層間絶縁膜（１５２）を介して配置された第２金属膜（２２０）を有する第１容量素子部（２００）と、トランジスタ部によって制御される表示素子とを備える。
2013187173.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜、前記ゲート絶縁膜に積層された半導体層および前記ゲート絶縁膜の前記半導体層の反対側に積層されたゲート電極層を有するトランジスタ部と、  前記半導体層と電気的に接続され、前記トランジスタ部上に配置された配線層と同一階層に配置された第１金属膜および前記第１金属膜上の第１層間絶縁膜を介して配置された第２金属膜を有する第１容量素子部と、  前記トランジスタ部によって制御される表示素子と  を備えた表示装置。
【請求項２】
前記第１容量素子部は下方に第２容量素子部を有し、前記第２容量素子部は前記ゲート絶縁膜の同一階層に配置された絶縁膜と、前記半導体層の同一階層に配置された別の半導体層と、前記ゲート電極層と同一階層に配置された金属膜とを備える、請求項１に記載の表示装置。
【請求項３】
前記半導体層と電気的に接続する前記配線層と、前記第１金属膜とが一体的に形成されている請求項１に記載の表示装置。
【請求項４】
前記第１容量素子部はその面内に少なくとも１つの凹部を有する、請求項１に記載の表示装置。
【請求項５】
前記凹部の底面は前記トランジスタ部の前記ゲート絶縁膜に接している、請求項４に記載の表示装置。
【請求項６】
前記凹部の底面は前記トランジスタ部が設けられた基板に接している、請求項４に記載の表示装置。
【請求項７】
前記凹部は前記第２容量素子部上に形成され、前記第１容量素子を構成する前記第１金属膜は前記第２容量素子部の一方の電極膜と電気的に接続されている、請求項４に記載の表示装置。
【請求項８】
前記第１容量素子部は前記トランジスタ部上に設けられた第２層間絶縁膜上に設けられ、前記凹部は前記第２層間絶縁膜に設けられた少なくとも１つの貫通孔に形成されている、請求項４に記載の表示装置。
【請求項９】
前記貫通孔を有する前記第２層間絶縁膜は２つ以上の貫通孔を有し、前記第２層間絶縁膜の膜厚は、他の貫通孔との隣接部と非隣接部とで互いに異なる、請求項４に記載の表示装置。
【請求項１０】
前記第１層間絶縁膜は、前記配線層上に形成されている請求項１に記載の表示装置。
【請求項１１】
前記第１層間絶縁膜は、酸化シリコン、窒化シリコン、ポリイミドおよびアクリル系樹脂のうちのいずれか１種または２種以上により構成される請求項１に記載の表示装置。
【請求項１２】
前記第１層間絶縁膜は積層構造を有し、少なくとも１層は高誘電率材料により構成されている、請求項１に記載の表示装置。
【請求項１３】
前記高誘電率材料は、１０以上の比誘電率を有する材料である、請求項１２に記載の表示装置。
【請求項１４】
ゲート絶縁膜、前記ゲート絶縁膜に積層された半導体層および前記ゲート絶縁膜の前記半導体層の反対側に積層されたゲート電極層を有するトランジスタ部と、  前記半導体層と電気的に接続され、前記トランジスタ部上に配置された配線層と同一階層に配置された第１金属膜および前記第１金属膜上に設けられた第１層間絶縁膜を介して配置された第２金属膜を有する第１容量素子部と  を備えた半導体装置。
【請求項１５】
前記第１容量素子部は下方に第２容量素子部を有し、前記第２容量素子部は前記ゲート絶縁膜の同一階層に配置された絶縁膜と、前記半導体層の同一階層に配置された別の半導体層と、前記ゲート電極層と同一階層に配置された金属膜とを備える、請求項１４に記載の半導体装置。
【請求項１６】
前記半導体層と電気的に接続する前記配線層と、前記第１金属膜とが一体的に形成されている、請求項１４に記載の半導体装置。
【請求項１７】
前記第１層間絶縁膜は、前記配線層上に形成されている、請求項１４記載の半導体装置。
【請求項１８】
前記第１層間絶縁膜は、酸化シリコン、窒化シリコン、ポリイミド、アクリル系樹脂のうちのいずれか１種または２種以上により構成される、請求項１４に記載の半導体装置。
【請求項１９】
ゲート電極、ゲート絶縁膜および半導体層を積層してトランジスタ部を形成することと、  前記トランジスタ部上に前記半導体層と電気的に接続される配線層および前記配線層と同一階層に第１金属膜をそれぞれ成膜したのち、前記第１金属膜上に第１層間絶縁膜を介して第２金属膜を成膜して第１容量素子部を形成することと、  前記トランジスタ部によって制御される表示素子を形成することと  を有する表示装置の製造方法。
【請求項２０】
前記トランジスタ部を形成したのち第２層間絶縁膜を成膜し、前記第２層間絶縁膜に貫通孔を形成する、請求項１９に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示は、表示装置、半導体装置および表示装置の製造方法に関する。
【背景技術】
【０００２】  液晶ディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイといったフラットパネルディスプレイでは、パネルを駆動するための駆動トランジスタにアクティブマトリクス方式の薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））が広く用いられている。このようなＴＦＴは画素ごとに設けられており、画素の明暗をそれぞれ制御することができるため、パッシブマトリクス方式よりも高画質、高コントラストを達成することができる。【０００３】  また、このようなフラットパネルディスプレイは更なる性能向上が図られている。例えば、ＴＦＴのゲート絶縁膜と、容量素子の誘電体膜とを異なる層で作成することで、ＴＦＴを構成する材質による制約を受けずに、最適な誘電体膜を選択するような技術が提案されている（例えば、特許文献１参照）。このような誘電体膜は、例えば、ゲート絶縁膜よりも誘電率が高い材質を選択することができ、または、ゲート絶縁膜と同じ材質でも膜厚を薄くすることができるために、単位面積当たりの容量を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０２２６２号公報
【発明の概要】
【０００５】  しかしながら、特許文献１では、ゲート電極と同層の金属膜を容量素子の一方の電極として使用しており、容量素子の配置・材質等による制約を受けてしまい、薄膜トランジスタの性能の向上が阻害されてしまうという問題があった。
【０００６】  従って、性能が向上した表示装置、半導体装置および表示装置の製造方法を提供することが望ましい。
【０００７】  本技術の一実施形態の表示装置は、ゲート絶縁膜、ゲート絶縁膜に積層された半導体層およびゲート絶縁膜の半導体層の反対側に積層されたゲート電極層を有するトランジスタ部と、半導体層と電気的に接続され、トランジスタ部上に配置された配線層と同一階層に配置された第１金属膜および第１金属膜上に設けられた第１層間絶縁膜を介して配置された第２金属膜を有する第１容量素子部と、トランジスタ部によって制御される表示素子とを備えたものである。
【０００８】  本技術の一実施形態の半導体装置は、トランジスタ部と容量素子部とを備えており、トランジスタ部および容量素子部は上記表示装置のトランジスタ部および第１容量素子部と同様の構成を有する。
【０００９】  本技術の一実施形態の表示装置の製造方法は、以下の（Ａ）〜（Ｃ）を含むものである。（Ａ）ゲート電極、ゲート絶縁膜および半導体層を積層してトランジスタ部を形成すること（Ｂ）トランジスタ部上に半導体層と電気的に接続される配線層および配線層と同一階層に第１金属膜をそれぞれ成膜したのち、第１金属膜上に第１層間絶縁膜を介して第２金属膜を成膜して第１容量素子部を形成すること（Ｃ）トランジスタ部によって制御される表示素子を形成すること
【００１０】  本技術の一実施形態の表示装置、半導体装置および表示装置の製造方法では、容量素子（第１容量素子部）を構成する金属膜をトランジスタ部とは異なる層に設けることにより、容量素子を構成する材料の選択性が向上する。
【００１１】  上記一実施形態の表示装置、半導体装置および表示装置の製造方法によれば、容量素子（第１容量素子部）を構成する金属膜をトランジスタ部とは異なる層に設けるようにしたので、容量素子を構成する材料の選択性が向上し、配線全体の抵抗が低減される。よって、高性能な表示装置を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】有機ＥＬディスプレイの構成の一例を表す図である。
【図２】有機ＥＬディスプレイの回路構成の一例を表す図である。
【図３Ａ】第１の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図３Ｂ】図３Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図４Ａ】図３Ｂに示したＴＦＴおよび容量素子の製造工程を表す断面図である。
【図４Ｂ】図４Ａに続く工程を表す断面図である。
【図５Ａ】図４Ｂに続く工程を表す断面図である。
【図５Ｂ】図５Ａに続く工程を表す断面図である。
【図６Ａ】第２の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図６Ｂ】図６Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図７Ａ】第３の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図７Ｂ】図７Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図８Ａ】第３の実施の形態のＴＦＴおよび容量素子の他の構成を表す平面図である。
【図８Ｂ】図８Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図９Ａ】第４の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図９Ｂ】図９Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１０Ａ】図９Ｂに示したＴＦＴおよび容量素子の製造工程を表す断面図である。
【図１０Ｂ】図１０Ａに続く工程を表す断面図である。
【図１１】第５の実施の形態のＴＦＴおよび容量素子の構成を表す断面図である。
【図１２】第５の実施の形態のＴＦＴおよび容量素子の他の構成を表す断面図である。
【図１３Ａ】第６の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図１３Ｂ】図１３Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１４Ａ】図１３Ｂに示したＴＦＴおよび容量素子の製造工程を表す断面図である。
【図１４Ｂ】図１４Ａに続く工程を表す断面図である。
【図１５Ａ】変形例１のＴＦＴおよび容量素子の構成を表す平面図である。
【図１５Ｂ】図１５Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１６Ａ】第７の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図１６Ｂ】図１６Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１７Ａ】第８の実施の形態のＴＦＴおよび容量素子の構成を表す平面図である。
【図１７Ｂ】図１７Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１８Ａ】変形例２のＴＦＴおよび容量素子の構成を表す平面図である。
【図１８Ｂ】図１８Ａに示したＴＦＴおよび容量素子の構成を表す断面図である。
【図１９Ａ】図１８Ｂに示したＴＦＴおよび容量素子の製造工程を表す断面図である。
【図１９Ｂ】図１９Ａに続く工程を表す断面図である。
【図２０】上記実施の形態等の表示装置の適用例を示す図である。
【図２１Ａ】適用例１の表側から見た外観を表す斜視図である。
【図２１Ｂ】適用例１の裏側から見た外観を表す斜視図である。
【図２２】適用例２の外観を表す斜視図である。
【図２３Ａ】適用例３の表側から見た外観を表す斜視図である。
【図２３Ｂ】適用例３の裏側から見た外観を表す斜視図である。
【図２４】適用例４の外観を表す斜視図である。
【図２５】適用例５の外観を表す斜視図である。
【図２６Ａ】適用例６の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図２６Ｂ】適用例６の開いた状態の正面図および側面図である。
【発明を実施するための形態】
【００１３】  以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。  １．第１の実施の形態（トランジスタ部とは異なる層に第１容量素子を設けた例）  ２．第２の実施の形態（第１容量素子の下方に第２容量素子を配置した例）  ３．第３の実施の形態（第１容量素子の一方の金属膜とトランジスタ部の配線層を共有する例）  ４．第４の実施の形態（積層構造を有する層間絶縁膜を用いた例）  ５．第５の実施の形態（トップゲート型のトランジスタ部を設けた例）  ６．第６の実施の形態（第１容量素子に凹部を設けた第１の例）  ７．変形例１（第１容量素子に凹部を設けた第２の例）  ８．第７の実施の形態（凹部を有する第１容量素子の下方に第２容量素子を配置した例）  ９．第８の実施の形態（第１容量素子に複数の凹部を設けた第１の例）  １０．変形例２（第１容量素子に複数の凹部を設けた第２の例）  １１．適用例
【００１４】＜１．第１の実施の形態＞  フラットパネルディスプレイ（表示装置）の一例として有機ＥＬディスプレイの場合を例に挙げる。図１はこの有機ＥＬディスプレイの構成を表したものである。
【００１５】  有機ＥＬディスプレイである表示装置１０は、画素アレイ部１２と、画素アレイ部１２を駆動させる駆動部（図示を省略）とを有する。画素アレイ部１２は、行状の走査線１４ａと、列状の信号線１３ａ、両者が交差する部分に配された行列状の画素１１、各画素１１の各行に対応して配された電源線１５ａを備えている。駆動部は、水平セレクタ１３と、ライトスキャナ１４、電源スキャナ１５を備える。水平セレクタ１３は、各信号線１３ａに映像信号となる信号電位と基準電位を供給して画素１１を列単位で順次走査する。ライトスキャナ１４は、水平セレクタ１３の走査に合わせて行状の各走査線１４ａに順次制御信号を供給して画素１１を行単位で順次走査する。電源スキャナ１５は、ライトスキャナ１４の走査に合わせて各電源線１５ａに第１電位と第２電位で切り換える電源電圧を供給する。
【００１６】  次に、このような表示装置１０の画素１１が備える回路構成の一例について図２を用いて説明する。
【００１７】  この画素１１は、有機ＥＬデバイス等で代表される表示素子１６と、サンプリング用のＴＦＴ１７、駆動用のＴＦＴ１００、容量素子２００を有する。サンプリング用のＴＦＴ１７は、そのゲートが対応する走査線１４ａに接続し、そのソースおよびドレインの一方が対応する信号線１３ａに接続し、他方が駆動用のＴＦＴ１００のゲートに接続する。駆動用のＴＦＴ１００は、そのソースが表示素子１６のアノードに接続し、そのドレインが対応する電源線１５ａに接続している。表示素子１６のカソードは接地配線１８に接続している。なおこの接地配線１８は全ての画素１１に対して共通に配線されている。容量素子２００は、駆動用のＴＦＴ１００のソースとゲートの間に接続している。
【００１８】  このような構成を有する画素１１では、サンプリング用のＴＦＴ１７は、走査線１４ａから供給された制御信号に応じて導通し、信号線１３ａから供給された信号電位をサンプングして容量素子２００に保持する。
【００１９】  駆動用のＴＦＴ１００は、第１電位にある電源線１５ａから電流の供給を受け、容量素子２００に保持された信号電位に応じて駆動電流を表示素子１６に流す。電源スキャナ１５は、サンプリング用のＴＦＴ１７が導通した後で水平セレクタ１３が信号線１３ａに基準電位を供給している間に、電源線１５ａを第１電位と第２電位との間で切り換えて、駆動用のＴＦＴ１００の閾電圧に相当する電圧を容量素子２００に保持しておく。かかる閾電圧補正機能により、表示装置１０は画素１１ごとにばらつく駆動用のＴＦＴ１００の閾電圧の影響を抑えることができる。
【００２０】  次に、画素１１を構成するＴＦＴ１００（トランジスタ部）および容量素子２００（第１容量素子部）について図３Ａ，図３Ｂを用いて説明する。
【００２１】  図３Ａは、画素１１のＴＦＴ１００および容量素子２００の平面構成を表したものである。図３Ｂは、図３Ａの画素１１の一点鎖線Ｘ−Ｘにおける断面構成を表したものである。
【００２２】  ＴＦＴ１００は、図３Ｂに示したように、ガラス基板１１０上に、ゲート絶縁膜１３０と、ゲート絶縁膜１３０に積層した半導体層１４０と、ゲート絶縁膜１３０の半導体層１４０の反対側に積層したゲート電極膜１２０とを有する。なお、第１の実施の形態では、ガラス基板１１０上に、ゲート電極膜１２０、ゲート絶縁膜１３０、半導体層１４０を順に積層したボトムゲート型のＴＦＴ１００を示している。ゲート絶縁膜１３０は、例えば、酸化シリコン、窒化シリコン、またはこれらを積層させたものにより構成されている。半導体層１４０は、例えば、ポリシリコン、アモルファスシコンまたは微結晶シリコンにより構成されている。また、半導体層１４０には、ペンタセン、ナフタセン、ヘキサセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、ルブレン、ポリチオフェン、ポリアセン、ポリフェニレンビニレン、ポリピロール、ポルフィリン、カーボンナノチューブ、フラーレン、金属フタロシアニンやそれらの誘導体といった有機半導体材料を適用することができる。または、インジウム、ガリウム、亜鉛、スズ等の元素と、酸素とを含む化合物で構成された酸化物半導体を適用することができる。より具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛、酸化インジウム亜鉛、酸化インジウムガリウム、酸化インジウムスズ、酸化インジウム等が挙げられる。
【００２３】  このようなＴＦＴ１００に対して、半導体層１４０およびゲート絶縁膜１３０上には層間絶縁膜１５１（第２層間絶縁膜）が設けられており、層間絶縁膜１５１の所定の位置には、コンタクトホール１５１ａ，１５１ｂが形成されている。層間絶縁膜１５１上には、コンタクトホール１５１ａ，１５１ｂを通じて半導体層１４０のソースドレイン領域と電気的に接続された配線層１６１，１６２が形成されている。
【００２４】  層間絶縁膜１５１，配線層１６１，１６２および金属膜２１０上には層間絶縁膜１５２（第１層間絶縁膜）と共に、容量素子２００が設けられている。容量素子２００は一対の電極（金属膜）２１０，２２０を有し、これら金属膜２１０，２２０間の誘電体膜は層間絶縁膜１５２の一部により構成されている。本実施の形態では、容量素子２００の一方の金属膜２１０は配線層１６１，１６２と同一階層に配置されている。金属膜２２０は層間絶縁膜１５２に設けられた凹部１５２ｂに形成されている。
【００２５】  層間絶縁膜１５２には、凹部１５２ｂの他に配線層１７１およびコンタクトホール１５２ａが所定の位置に形成され、コンタクトホール１５２ａには配線層１７２が形成されている。なお、図３Ａに示したように、凹部１５２ｂは金属膜２１０，２２０に内包されるように形成されている。
【００２６】  層間絶縁膜１５２上には、配線層１７１，１７２および金属膜２２０を覆うように層間絶縁膜１５３がさらに形成されている。また、層間絶縁膜１５３上に、コンタクトホール１５３ａを介して配線層１７１と電気的に接続する画素電極層１８０が形成されている。
【００２７】  配線層１６１，１６２，１７１，１７２、金属膜２１０，２２０は、例えば、アルミニウム、タングステン、銅、チタン、モリブデン、またはこれらを主成分とする合金により構成されている。層間絶縁膜１５１，１５２，１５３は、例えば、酸化シリコン、窒化シリコン、ポリイミド、アクリル系樹脂または、これらを積層させたものにより構成されている。
【００２８】  次に、画素１１を構成するＴＦＴ１００および容量素子２００の製造方法について、図３および図４Ａ〜図５Ｂを用いて説明する。なお、ここでは半導体層としてポリシリコンを使用する場合に関して記述するが、上述した有機半導体、酸化物半導体等を同様に使用することができる。
【００２９】  まず、図４Ａに示したようにＴＦＴ１００および層間絶縁膜１５１を形成する。具体的には、ガラス基板１１０上に、金属薄膜をスパッタ法等により成膜し、パターニングを行って、ゲート電極膜１２０を形成する。続いて、ゲート電極膜１２０が形成されたガラス基板１１０上に、例えば酸化シリコン、窒化シリコン、または、これらを積層させた膜をＣＶＤ（Chemical Vapor Deposition）法により成膜して、ゲート絶縁膜１３０を形成する。次に、ゲート絶縁膜１３０上に、例えば、アモルファスシリコン層をＣＶＤ法により成膜し、ＥＬＡ（Excimer Laser Annealing）等を用いて、当該アモルファスシリコン層を結晶化する。この時、ポリシリコン層をＣＶＤ法等で直接成膜することも可能である。結晶化したアモルファスシリコン層の所定箇所に不純物の注入および活性化したのち、パターニングを行って半導体層１４０（チャネル領域１４０Ｓ）を形成する。このようにして形成された半導体層１４０を覆うようにゲート絶縁膜１３０上に、例えば酸化シリコンをＣＶＤ法により成膜して、層間絶縁膜１５１を形成する。
【００３０】  続いて、図４Ｂに示したように配線層１６１，１６２および金属膜２１０を形成する。具体的には、層間絶縁膜１５１上に金属膜を成膜する。この際、コンタクトホール１５１ａ，１５１ｂにも金属膜を堆積させて、パターニングを行い、配線層１６１，１６２および金属膜２１０を形成する。なお、金属膜２１０の膜厚は、例えば、１００〜１５００ｎｍ程度である。
【００３１】  次に、図５Ａに示したように層間絶縁膜１５２を形成する。具体的には、層間絶縁膜１５１上に、配線層１６１，１６２および金属膜２１０を覆うように、例えば酸化シリコンをＣＶＤ法により成膜し、所定箇所にリソグラフィおよびエッチングにより配線層１６２に通じるコンタクトホール１５２ａおよび凹部１５２ｂを有する層間絶縁膜１５２を形成する。なお、層間絶縁膜１５２に対して形成する凹部１５２ｂの底部と、金属膜２１０の上面までの膜厚ｄ１は任意に設定して形成することができる。また、層間絶縁膜１５２の膜厚ｈ１は、例えば、１５０〜３０００ｎｍ程度である。
【００３２】  続いて、図５Ｂに示したように配線層１７１，１７２および金属膜２２０を形成する。具体的には、コンタクトホール１５２ａおよび凹部１５２ｂに金属膜を堆積させて、層間絶縁膜１５２上に金属膜を成膜すると共に、当該金属膜上にレジストパターン１５３ｂを形成する。当該レジストパターン１５３ｂを用いて金属膜を所定の形状にパターニングして、配線層１７１，１７２および金属膜２２０を形成する。なお、金属膜２２０の膜厚は、例えば、１００〜１５００ｎｍ程度である。また、配線層１７１は単に配線として利用すると共に、配線間の寄生容量を低減するためにも、例えば、配線層１６１，１７１の間の膜厚ｄ２は、ｄ２＞（３＊ｄ１）の関係が成り立つように設定することが望ましい。
【００３３】  次に、レジストパターン１５３ｂを除去したのち、配線層１７１，１７２および金属膜２２０を覆うように、層間絶縁膜１５２上に層間絶縁膜１５３を例えば酸化シリコンをＣＶＤ法より成膜する。続いて、配線層１７１に通じるコンタクトホール１５３ａを形成したのち、層間絶縁膜１５３上およびコンタクトホール１５３ａ内に金属膜を成膜し、パターニングを行って画素電極層１８０を形成する。これにより、図３Ｂに示したＴＦＴ１００および容量素子２００が完成する。
【００３４】  なお、この後の工程は、画素電極層１８０上に、有機材料による発光層、電極層、保護膜等を順に形成することで、ＴＦＴ１００の上部に表示素子１６が形成されて画素１１が完成する。
【００３５】  このように本実施の形態における表示装置１０の画素１１では、ＴＦＴ１００を構成する半導体層１４０と電気的に接続された配線層１６１，１６２と同一階層に、容量素子２００の一方の電極となる金属膜２１０が配置されている。金属膜２１０上には層間絶縁膜１５２を介して容量素子２００の他方の電極となる金属膜２２０が配置されている。このような金属膜２１０，２２０はゲート電極膜１２０および画素電極層１８０からの制約を受けることなく、独自にかつ容易に形成することができることから、画素１１の配線全体の抵抗を低減することができる。このため、表示装置１０の画素１１は、配線遅延が防止され、画素１１の多画素化が容易になると共に、画素１１が高速駆動化されて性能が向上する。
【００３６】  また、本実施の形態における表示装置の製造方法では、容量素子２００を構成する一対の金属膜２１０，２２０間の層間絶縁膜１５２は、容量素子２００を構成する領域とそれ以外の領域において膜質、膜厚ｄ１、あるいは積層構成を作り分けることができる。このため、容量素子２００としての要求特性を維持させると共に、配線間の寄生容量を低減することが可能となる。よって、表示装置１０の画素１１は、ノイズの発生等が抑制されて、画素１１が高画質化されて性能が向上する。
【００３７】  以下、第２〜第８の実施の形態および変形例１，２について説明する。なお、第１の実施の形態と同一の構成要素については同一符号を付してその説明は省略する。
【００３８】＜２．第２の実施の形態＞  第２の実施の形態では、表示装置１０の画素１１ａを構成する容量素子２００ａを、別の容量素子（容量素子３００；第２容量素子）の上部に形成する場合について図６Ａ，図６Ｂを用いて説明する。
【００３９】  図６Ａは、画素１１のＴＦＴ１００および容量素子２００ａ，３００の平面構成を表したものである。図６Ｂは、図６Ａの画素１１の一点鎖線Ｘ−Ｘにおける断面構成を表したものである。
【００４０】  画素１１ａでは、容量素子２００ａが、図６Ａ，６Ｂに示したように、ＴＦＴ１００の図中左側に配置した容量素子３００の上方に位置するように形成されている。なお、その他の構成は第１の実施の形態の画素１１と同様に構成されている。
【００４１】  また、このような画素１１ａは、例えば、図４Ａで説明したように、ガラス基板１１０上に、金属薄膜をスパッタ法等により成膜し、パターニングを行って、ゲート電極膜１２０と共に、容量素子３００の一方の電極となる電極膜３２０を形成する。ゲート電極膜１２０，３２０が形成されたガラス基板１１０上に、ゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０上に、例えば、アモルファスシリコン層を成膜、当該アモルファスシリコン層を結晶化したポリシリコン層の所定箇所に不純物の注入および活性化、そして、パターニングを行って、半導体層１４０と共に、新たに容量素子３００の他方の電極となる半導体層３４０を形成する。
【００４２】  その後の工程は、第１の実施の形態と同様の製造工程を行うことにより、表示装置１０の画素１１ａを形成することができる。
【００４３】  このように本実施の形態における表示装置１０の画素１１ａでも、ＴＦＴ１００を構成する半導体層１４０と電気的に接続された配線層１６１，１６２と同一階層に、容量素子２００ａの一方の電極となる金属膜２１０が配置されている。金属膜２１０上には層間絶縁膜１５２を介して容量素子２００ａの他方の電極となる金属膜２２０が配置されている。このような金属膜２１０，２２０はゲート電極膜１２０，電極膜３２０および画素電極層１８０からの制約を受けることなく、独自にかつ容易に形成することができることから、画素１１ａの配線全体の抵抗を低減することができる。このため、表示装置１０の画素１１は、配線遅延が防止され、画素１１ａの多画素化が容易になると共に、画素１１ａが高速駆動化されて性能が向上する。
【００４４】  また、本実施の形態における表示装置の製造方法では、上記第１の実施の形態と同様に、層間絶縁膜１５２の、容量素子２００ａを構成する領域とそれ以外の領域において膜質、膜厚ｄ１、あるいは積層構成を作り分けることができる。このため、容量素子２００ａとしての要求特性を維持させると共に、配線間の寄生容量を低減することが可能となる。よって、表示装置１０の画素１１は、ノイズの発生等が抑制されて、画素１１ａが高画質化されて性能が向上する。
【００４５】  さらに、画素１１ａが備える容量素子２００ａおよび容量素子３００は互いに異なる層に電極を形成するため、容量素子２００ａと容量素子３００とを平面視で重ねて配置できる。よって、表示装置１０の画素１１ａは、単位面積当たりの蓄積容量が向上して、画素１１ａを高精細化する上で画質を向上させることが可能となる。即ち、高い性能を有する表示装置１０を提供することができる。
【００４６】＜３．第３の実施の形態＞  第３の実施の形態では、上記第１の実施の形態における容量素子２００の金属膜２１０と配線層１６２とを連続する共通層として一体的に形成する場合について図７Ａ，図７Ｂを用いて説明する。
【００４７】  図７Ａは、画素１１ｂのＴＦＴ１００および容量素子２００ｂの平面構成を表したものである。図７Ｂは、図７Ａの画素１１ｂの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。
【００４８】  画素１１ｂは、図７Ａ，７Ｂに示したように、層間絶縁膜１５１上に、半導体層１４０と電気的に接続された配線層１６３が図中左側に延伸して形成されている。更に、層間絶縁膜１５２に形成された凹部１５２ｃに、配線層１６３と対向するように金属膜１７３が形成されている。本実施の形態では、配線層１６３および金属膜１７３が容量素子２００ｂの一対の電極を兼ねている。なお、その他の構成は第１の実施の形態の画素１１ｂと同様に構成されている。
【００４９】  また、このような画素１１ｂは、例えば、図４Ｂで説明したように、コンタクトホール１５１ａ，１５１ｂが形成された層間絶縁膜１５１上に成膜した金属膜をパターニングして、配線層１６１と共に、配線層１６３を形成する。また、図５Ａで説明したように、層間絶縁膜１５１上に、配線層１６１，１６３を覆うように、層間絶縁膜１５２を形成し、層間絶縁膜１５２の所定箇所にエッチングにより配線層１６３に対向するように凹部１５２ｃを形成する。
【００５０】  その後の工程は、第１の実施の形態と同様の製造工程を行うことにより、表示装置１０の画素１１ｂを形成することができる。
【００５１】  本実施の形態における表示装置１０の画素１１ｂでは、ＴＦＴ１００の半導体層１４０と電気的に接続された配線層１６３を配線層１６１とは反対側（図７中左側）に引き延ばして配置するようにした。更に、この配線層１６３上に層間絶縁膜１５２を介して金属膜１７３を設け、容量素子２００ｂの一方の電極をＴＦＴ１００の配線層１６３と共通層として構成するようにした。このような配線層１６３および金属膜１７３はゲート電極膜１２０および画素電極層１８０からの制約を受けることなく、独自にかつ容易に形成することができることから、画素１１ｂの配線全体の抵抗を低減することができる。このため、表示装置１０の画素１１ｂは、配線遅延が防止され、画素１１ｂの多画素化が容易になると共に、画素１１ｂが高速駆動化されて性能が向上する。
【００５２】  また、本実施の形態における表示装置の製造方法では、上記第１の実施の形態と同様に、層間絶縁膜１５２は、容量素子２００ｂを構成する領域とそれ以外の領域において膜質、膜厚ｄ１、あるいは積層構成を作り分けることができる。このため、容量素子２００ｂとしての要求特性を維持させると共に、配線間の寄生容量を低減することが可能となる。よって、表示装置１０の画素１１ｂは、ノイズの発生等が抑制されることにより高画質化され、性能が向上する。
【００５３】  また、容量素子２００ｂの面積は、平面視で、例えば、第１の実施の形態の容量素子２００の面積よりも広くとることができることから、単位面積当たりの蓄積容量の総和を増加させることができる。
【００５４】  なお、このような画素１１ｂの配線層１６３をさらに配線層１６１側に延伸させることも可能である。この場合について図８を用いて説明する。
【００５５】  図８Ａは、画素１１ｃのＴＦＴ１００および容量素子２００ｃの平面構成を表したものである。図８Ｂは、図８Ａの画素１１ｃの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。
【００５６】  画素１１ｃは、図８Ａに示したように、平面視でＴＦＴ１００のチャネル領域１４０Ｓとほぼ重なるように、配線層１６１側（図中右側）にも配線層１６４を延伸させて配置させている。さらに、当該配線層１６４に対応して金属膜１７４を配置させている。
【００５７】  この場合でも、上記画素１１ｂと同様の効果が得られると共に、配線層１６４および金属膜１７４がＴＦＴ１００のチャネル領域１４０Ｓと重なるために、ＴＦＴ１００に対する遮蔽膜として機能し、光リーク電流の発生を抑制することができる。
【００５８】  なお、第３の実施の形態の画素１１ｂ，１１ｃに対して、第２の実施の形態で説明したような容量素子３００を容量素子２００ｂ，２００ｃの下方に配置させることも可能である。この場合は、単位面積当たりの蓄積容量を向上させることができ、表示装置１０を高精細化する上で画素１１ｂ，１１ｃの性能がさらに向上させることが可能となる。
【００５９】＜４．第４の実施の形態＞  第４の実施の形態では、層間絶縁膜１５２を積層構造（ここでは２層構造；層間絶縁膜１５２Ａ，高誘電率層間膜１５２Ｂ）とし、金属膜２１０，２２０の間に高誘電率層間膜１５２Ｂを形成する場合について図９Ａ，図９Ｂを用いて説明する。
【００６０】  図９Ａは、画素１１ｄのＴＦＴ１００および容量素子２００ｄの平面構成を表したものである。図９Ｂは、図９Ａの画素１１ｄの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。
【００６１】  本実施の形態における表示装置１０の画素１１ｄは、上記のように層間絶縁膜１５２が積層構造、即ち層間絶縁膜１５１側から高誘電率層間膜１５２Ｂ，層間絶縁膜１５２Ａの順に積層された構成を有する。本実施の形態では、容量素子２００ｄを構成する金属膜２１０と金属膜２２０との間には高誘電率層間膜１５２Ｂが配設されている。
【００６２】  高誘電率層間膜１５２Ｂを構成する材料としては、高い誘電率を有する材料を用いることが好ましい。このような材料としては、例えば窒化シリコンの他、例えば比誘電率が１０以上の材料、例えば酸化ハフニウム、ハフニウムシリケート、酸化アルミニウム、五酸化タンタル、酸化チタン、酸化ランタンおよび酸化ジルコニウム等が挙げられる。高誘電率層間膜１５２Ｂとしては、これらを単層膜あるいは積層膜として用いる。上記材料の中でも、特に窒化シリコン、酸化ハフニウム、酸化アルミニウム、五酸化タンタルを用いることが好ましい。また、ここでは高誘電率層間膜１５２Ｂは、層間絶縁膜１５１および配線層１６１上にベタ膜として設けているが、これに限らず、容量素子２００ｄに対応する位置に選択的に設けてもよい。あるいは、高誘電率層間膜１５２Ｂを別途形成することなく、画素１１ｄ以外の領域、例えば画素１１ｄが設けられている表示領域以外の周辺領域（いずれも図示せず）に設けられている層を延在させて用いてもよい。また、層間絶縁膜１５２Ａは上記実施の形態における層間絶縁膜１５２と同様の材料によって構成されている。また、層間絶縁膜１５２以外の構成は第１の実施の形態の画素１１ａと同様である。
【００６３】  次に、画素１１ｄを構成するＴＦＴ１００および容量素子２００ｄの製造方法について、図１０Ａ，１０Ｂを用いて説明する。
【００６４】  まず、第1の実施の形態と同様に、ガラス基板１１０上にＴＦＴ１００および層間絶縁膜１５１を形成したのち、配線層１６１，１６２および金属膜２１０を形成する。
【００６５】  続いて、図１０Ａに示したように、高誘電率層間膜１５２Ｂを形成する。具体的には、層間絶縁膜１５１上に、配線層１６１，１６２および金属膜２１０を覆うように、ＣＶＤ法またはスパッタ法により、例えばハフニウムシリケート膜を成膜して、当該膜上にレジストパターン２５２を形成する。当該レジストパターン２５２を用いて膜を所定の形状にパターニングして開口し、コンタクトホール１９１が形成された高誘電率層間膜１５２Ｂを形成する。
【００６６】  次に、図１０Ｂに示したように、層間絶縁膜１５２Ａを形成する。具体的には、まず、レジストパターン２５２を除去したのち、高誘電率層間膜１５２Ｂ上に、例えば酸化シリコンをＣＶＤ法を用いて成膜する。続いて、酸化シリコン膜の所定箇所にリソグラフィおよびエッチングにより配線層１６２および高誘電率層間膜１５２Ｂにそれぞれ通じるコンタクトホール１５２ａおよび凹部１５２ｂをそれぞれ形成し、層間絶縁膜１５２を形成する。なお、第４の実施の形態でも、配線層１７１は単に配線として利用したいために、寄生容量を低減させるためにも、例えば、図１０Ｂ中の膜厚ｄ２は、ｄ２＞（３＊ｄ１）の関係が成り立つように設定することが望ましく、例えば、ｄ１を５０〜５００ｎｍ、ｄ２を１５０〜３０００ｎｍとなるようにする。また、コンタクトホール１９１，１５２ａの位置関係は平面視で両者が重なりを有するように配置し、コンタクトホール１９１，１５２ａの大きさは、一方が片方を内包するように形成されていればよい。また、コンタクトホール１９１，１５２ａの形成順序はいずれから先に形成しても構わない。
【００６７】  その後の工程は、第１の実施の形態の図５Ｂ以降と同様の製造工程を行うことにより、表示装置１０の画素１１ｄを形成することができる。
【００６８】  このように本実施の形態における表示装置１０の画素１１ｄでも、ＴＦＴ１００を構成する半導体層１４０と電気的に接続された配線層１６１，１６２と同一階層に、容量素子２００ｄの一方の電極となる金属膜２１０が配置されている。金属膜２１０上には層間絶縁膜１５２を介して容量素子２００ｄの他方の電極となる金属膜２２０が配置されている。このような金属膜２１０，２２０はゲート電極膜１２０および画素電極層１８０からの制約を受けることなく、独自にかつ容易に形成することができることから、画素１１ｄの配線全体の抵抗を低減することができる。このため、表示装置１０の画素１１ｄは、配線遅延が防止され、画素１１ｄの多画素化が容易になると共に、画素１１ｄが高速駆動化されて性能が向上する。
【００６９】  また、本実施の形態における表示装置の製造方法では、上記第１の実施の形態と同様に、層間絶縁膜１５２の、容量素子２００ｄを構成する領域とそれ以外の領域において膜質、膜厚ｄ１、あるいは積層構成を作り分けることができる。このため、容量素子２００ｄとしての要求特性を維持させると共に、配線間の寄生容量を低減することが可能となる。よって、表示装置１０の画素１１ｄは、ノイズの発生等が抑制されて、画素１１ｄが高速駆動化並びに高画質化されて性能が向上する。
【００７０】  更に、本実施の形態では層間絶縁膜１５２を積層構造とし、そのうちの1層を、高誘電率を有する材料により配線層１６１，１６２および金属膜２１０上に形成した（高誘電率層間膜１５２Ｂ）。これにより、配線層１６１，１６２および金属膜２１０の形成から、配線層１７１，１７２および金属膜２２０の形成までの間にリペア工程を行う場合に、配線層１６１，１６２および金属膜２１０の表面を保護することができる。このため、配線層１６１，１６２および金属膜２１０に対する損傷を防止し、画素１１ｄの劣化等を抑制することができる。
【００７１】  なお、第４の実施の形態の画素１１ｄの高誘電率層間膜１５２Ｂは、第１〜第３の実施の形態の画素１１，１１ａ，１１ｂ，１１ｃにも同様に適用することが可能である。
【００７２】＜５．第５の実施の形態＞  第５の実施の形態では、画素１１ｅを構成するＴＦＴ１００としてトップゲート型のＴＦＴを用いる場合について図１１を用いて説明する。
【００７３】  図１１は、第５の実施の形態のＴＦＴ１００および容量素子２００ｅの断面構成を表したものである。なお、図１１に示した画素１１ｅの平面構成は、図３Ａと同様に表される。
【００７４】  画素１１ｅは、図１１に示したように、ガラス基板１１０上に、アンダーコート絶縁膜（図示せず）と、半導体層４４０、ゲート絶縁膜４３０、ゲート電極膜４２０を順に積層したトップゲート型のＴＦＴ１００を示している。
【００７５】  なお、半導体層４４０と、ゲート絶縁膜４３０、ゲート電極膜４２０は、第１の実施の形態で説明したそれぞれ対応する半導体層１４０、ゲート絶縁膜１３０、ゲート電極膜１２０と同じ材質を適用することができる。また、アンダーコート絶縁膜と、半導体層４４０、ゲート絶縁膜４３０、ゲート電極膜４２０以外の構成も、第１の実施の形態で説明した画素１１ｅと同様である。
【００７６】  このような画素１１ｅは、まず、ガラス基板１１０上に、プラズマＣＶＤ法により、酸化シリコンまたは窒化シリコン等を堆積し、不純物の拡散を防ぐ構造のアンダーコート絶縁膜を形成する。また、当該アンダーコート絶縁膜上に、例えば、アモルファスシリコン層をＣＶＤ法により成膜し、ＥＬＡ等を用いて、当該アモルファスシリコン層を結晶化する。この時、ポリシリコン層をＣＶＤ法等で直接成膜することも可能である。結晶化したポリシリコン層の所定箇所に不純物の注入および活性化、そして、パターニングを行って、半導体層４４０（チャネル領域４４０Ｓ）を形成する。半導体層４４０が形成されたガラス基板１１０上に、例えば酸化シリコン、窒化シリコン、または、これらを積層させた膜をＣＶＤ法により成膜して、ゲート絶縁膜４３０を形成する。そして、ゲート絶縁膜４３０上に、金属薄膜をスパッタ法等により成膜し、パターニングを行って、ゲート電極膜４２０を形成する。
【００７７】  その後の工程は、第１の実施の形態と同様の図４Ｂ〜図５Ｂで説明した製造工程を行うことにより、表示装置１０の画素１１ｅを形成することができる。
【００７８】  また、このような画素１１ｅは図１２に示したように、第２の実施の形態と同様に、容量素子２００ｆを別の容量素子の上部に形成してもよい。
【００７９】  図１２は、第５の実施の形態のＴＦＴ１００および容量素子２００ｆの他の断面構成（画素１１ｆ）を表したものである。なお、図１２に示す画素１１ｆの平面構成は、図６Ａと同様に表される。
【００８０】  画素１１ｆでは、容量素子２００ｆが、図１２に示したように、ＴＦＴ１００の図中左側に配置した容量素子５００の上方に位置するように形成されている。なお、その他の構成は第１の実施の形態の画素１１と同様に構成されている。
【００８１】  このような画素１１ｆは、まず、ガラス基板１１０上のアンダーコート絶縁膜４３０ａ上に、例えば、アモルファスシリコン層をＣＶＤ法により成膜し、ＥＬＡ等を用いて、当該アモルファスシリコン層を結晶化する。この時、ポリシリコン層をＣＶＤ法等で直接成膜することも可能である。結晶化したポリシリコン層の所定箇所に不純物の注入および活性化、そしてパターニングを行って、半導体層４４０（チャネル領域４４０Ｓ）と共に、半導体層５４０を形成する。半導体層４４０，５４０が形成されたガラス基板１１０上に、酸化シリコン、窒化シリコン、または、これらを積層させた膜をＣＶＤ法により成膜して、ゲート絶縁膜４３０を形成する。そして、ゲート絶縁膜４３０上に、金属薄膜をスパッタ法等により成膜し、パターニングを行って、ゲート電極膜４２０と共に、ゲート電極膜５２０を形成する。
【００８２】  その後の工程は、第１の実施の形態と同様の図４Ｂ〜図５で説明した製造工程を行うことにより、表示装置１０の画素１１ｆを形成することができる。
【００８３】  このように表示装置１０の画素１１ｅ，１１ｆでは、ゲート絶縁膜４３０と、アンダーコード絶縁膜４３０ａ上に積層した半導体層４４０と、ゲート絶縁膜４３０の半導体層４４０の反対側に積層したゲート電極膜４２０とを有するＴＦＴ１００上に配置された、半導体層４４０と電気的に接続する配線層１６１，１６２と同一階層に金属膜２１０が配置されている。さらに、当該金属膜２１０上に層間絶縁膜１５２を介して金属膜２２０が配置されて、金属膜２１０，２２０を有する容量素子２００ｅ，２００ｆがそれぞれ形成されている。このような金属膜２１０，２２０はゲート電極膜４２０および画素電極層１８０からの制約を受けることなく、独自にかつ容易に形成することができることから、画素１１ｅ，１１ｆの配線全体の抵抗を低減することができる。このため、表示装置１０の画素１１ｅ，１１ｆは、配線遅延が防止され、画素１１ｅ，１１ｆの多画素化が容易になるとともに高速駆動化されて性能が向上する。
【００８４】  また、金属膜２１０，２２０を有する容量素子２００ｅ，２００ｆは、当該容量素子２００ｅ，２００ｆ以外の領域に関して、金属膜２１０，２２０の間の層間絶縁膜１５２の膜質、膜厚、あるいは積層構成を作り分けることが可能となり、容量素子２００ｅ，２００ｆとしての要求特性を維持させると共に、配線間の寄生容量を低減することができる。このため、表示装置１０の画素１１ｅ，１１ｆは、ノイズの発生等が抑制されて、画素１１ｅ，１１ｆが高画質化されて性能が向上する。
【００８５】  さらに、画素１１ｆの場合には、容量素子２００ｆは、容量素子５００とは電極が異なる層に形成されて、容量素子５００と平面視で重ねて配置できる。したがって、表示装置１０の画素１１ｆは、単位面積当たりの蓄積容量が向上して、画素１１ｆの性能が向上する。
【００８６】  なお、第５の実施の形態の画素１１ｅ，１１ｆは、第３，第４の実施の形態の配線層１６３，１６４並びに高誘電率層間膜１５２Ｂをそれぞれ適用することができ、蓄積容量の総和をより増加させることができる。また、高誘電率層間膜１５２Ｂを形成する場合には、配線層１６１，１６２および金属膜２１０に対する損傷を防止し、画素１１ｅ，１１ｆの劣化等を抑制することが可能となる。
【００８７】＜６．第６の実施の形態＞  図１３Ａは第６の実施の形態における表示装置１０を構成する画素１１ｇのＴＦＴ１００および容量素子２００ｇの平面構成を表したものである。図１３Ｂは図１３Ａに示した画素１１ｇの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。この画素１１ｇは、第４の実施の形態と同様に層間絶縁膜１５２（第１層間絶縁膜）が積層構造を有し、容量素子２００ｇを構成する金属膜２１０と金属膜２２０との間に高誘電率層間膜１５２Ｂが設けられている。但し、容量素子２００ｇ（第１容量素子）の面内方向に凹部２００Ａが形成されている点が上記第４の実施の形態と異なる。
【００８８】  容量素子２００ｇは、層間絶縁膜１５１（第２層間絶縁膜）を貫通するコンタクトホール１５１ｃ（貫通孔）に沿って形成され、これによりＴＦＴ１００を構成するゲート絶縁膜１３０に接して凹部２００Ａが形成されている。なお、図１３Ａでは容量素子２００ｇとコンタクトホール１５１ｃとが完全に重なった状態を示したが、必ずしも完全な包含関係である必要はない。
【００８９】  このような画素１１ｇは以下のように製造する。まず、図４Ａに示したように、第４の実施の形態と同様に、ガラス基板１１０上にゲート電極膜１２０、ゲート絶縁膜１３０、半導体層１４０を順に形成したのち、層間絶縁膜１５１を形成する。続いて、図１４Ａに示したように、例えばフッ素系のガスを用いて層間絶縁膜１５１の所定の位置にコンタクトホール１５１ａ，１５１ｂ，１５１ｃを形成する。次に、図１４Ｂに示したように、配線層１６１，１６２，金属膜２１０および高誘電率層間膜１５２Ｂを形成する。以降、上記第１の実施の形態および第４の実施の形態と同様の製造工程を行うことにより、画素１１ｇが完成する。
【００９０】  このように表示装置１０の画素１１ｇでは、面内方向に凹部２００Ａを有する容量素子２００ｇを形成するようにした。この凹部２００Ａは、駆動用ＴＦＴ１００と電気的に接続された配線層１６１，１６２のコンタクトホール１５１ａ，１５１ｂを形成する工程と同一工程において形成されたコンタクトホール１５１ｃによって構成される。これにより、高誘電率層間膜１５２Ｂを間に金属膜２１０，２２０が対向配置された構造（容量素子構造）を平面方向だけでなく、層間絶縁膜１５１の膜厚方向に立体的に形成することが可能となる。
【００９１】  以上のように、本実施の形態における表示装置１０の画素１１ｇでは、層間絶縁膜１５１の所定の位置にコンタクトホール１５１ｃを設けることにより凹部２００Ａを有する容量素子２００ｇを形成するようにした。これにより、平面方向だけでなく、層間絶縁膜１５１の縦方向（膜厚方向）にも容量素子構造を設けることができる。よって、第４の実施の形態の効果に加えて、単位面積当たりの容量が向上するという効果を有する。即ち、より高精細且つ高画質な表示装置を提供することが可能となる。
【００９２】  なお、本実施の形態では、凹部２００Ａの底面の全面がゲート絶縁膜１３０に接して設けられているが、これに限らない。例えば、半導体層１４０が容量素子２００ｇまで延在することによって凹部２００Ａがゲート絶縁膜１３０および半導体層１４０を跨ぐ構造としてもよい。
【００９３】＜７．変形例１＞  図１５Ａは、第６の実施の形態の変形例における表示装置１０の画素１１ｈを構成するＴＦＴ１０および容量素子２００ｈの平面構成を表したものである。図１５Ｂは図１５Ａに示した画素１１ｈの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。画素１１ｈでは、容量素子２００ｈの凹部２００Ａを形成するコンタクトホール１５１ｃが層間絶縁膜１５１に加えてゲート絶縁膜１３０を貫通している点が第６の実施の形態と異なる。
【００９４】  本変形例における容量素子２００ｈの凹部２００Ａは、上述したように層間絶縁膜１５１およびゲート絶縁膜１３０を貫通するコンタクトホール１５１ｃによって形成されており、凹部２００Ａの底面はガラス基板１１０に接している。コンタクトホール１５１ｃは、第６の実施の形態と同様にコンタクトホール１５１ａ，１５１ｂと同一工程において、例えばフッ酸系の薬液や、フッ素系のガスを用いて形成される。
【００９５】  以上のように本変形例における表示装置１０の画素１１ｈでは、容量素子２００ｈの凹部２００Ａを形成するコンタクトホール１５１ｃを層間絶縁膜１５１およびゲート絶縁膜１３０を貫通するように形成した。これにより凹部２００Ａの段差がゲート絶縁膜１３０の膜厚分高くなり、容量素子２００ｈの単位面積当たりの容量をさらに増加させることが可能となる。
【００９６】＜８．第７の実施の形態＞  図１６Ａは、本技術の第７の実施の形態における表示装置１０を構成する画素１１ｉのＴＦＴ１００および容量素子２００ｉの平面構成を表したものである。図１６Ｂは図１６Ａに示した画素１１ｉの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。この画素１１ｉは、容量素子２００ｉ（第１容量素子）の面内方向に凹部２００Ａを有し、その下方に別の容量素子３００（第２容量素子）が配設されている点が第６の実施の形態と異なる。
【００９７】  容量素子２００ｉの下方には上記第２の実施の形態と同様にＴＦＴ１００と同層に形成された容量素子３００が配設されている。換言すると、容量素子２００ｉと容量素子３００とは平面図上において少なくとも一部が互いに重なるように配置されている。
【００９８】  容量素子３００は、第２の実施の形態と同様の構成を有し、電極膜３２０および半導体層３４０がそれぞれ容量素子３００の一対の電極を構成している。本実施の形態では、半導体層３４０は容量素子２００ｉを構成する電極膜２１０とコンタクトホール１５１ｃによって電気的に接続されている。
【００９９】  本実施の形態のＴＦＴ１００および容量素子２００ｉは、第６の実施の形態と同様の工程を行うことにより形成することができる。なお、層間絶縁膜１５１におけるコンタクトホール１５１ａ，１５１ｂ，１５１ｃの形成工程では、コンタクトホール１５１ｃの下層に半導体層３４０があるため、例えばフッ酸系の薬液や、フッ素系のガスを用いてエッチングを行うことが好ましい。
【０１００】  以上のように画素１１ｉでは、ガラス基板１１０上にＴＦＴ１００と同様の層構造を有する容量素子３００を形成し、この容量素子３００の上方に凹部２００Ａを有する容量素子２００ｉを配設した。換言すると、容量素子３００と容量素子２００ｉとが重なりを有するように配置した。これにより、上記実施の形態および変形例の効果に加えて、より単位面積当たりの容量を増加させることが可能となる。
【０１０１】  また、本実施の形態では、容量素子２００ｉの金属膜２１０と容量素子３００の半導体層３４０とをコンタクトホール１５１ｃによって電気的に接続するようにした。これにより、容量素子２００ｉと容量素子３００とを接続する場合に必要な面積が削減される。よって、より高精細な表示装置を提供することが可能となる。
【０１０２】＜９．第８の実施の形態＞  図１７Ａは、本技術の第８の実施の形態における表示装置１０を構成する画素１１ｊのＴＦＴ１００および容量素子２００ｊの平面構成を表したものである。図１７Ｂは図１７Ａに示した画素１１ｊの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。この画素１１ｊは、容量素子２００ｊの面内方向に２つの凹部２００Ａ，２００Ｂが形成されている点が第６の実施の形態と異なる。
【０１０３】  本実施の形態では、所定の位置に層間絶縁膜１５１を貫通するコンタクトホールが複数（ここでは２個；コンタクトホール１５１ｃ，１５１ｄ）が形成され、これにより容量素子２００ｊには上述したように２つの凹部２００Ａ，２００Ｂが形成されている。なお、図１７Ａでは容量素子２００ｊとコンタクトホール１５１ｃ，１５１ｄとが完全に重なった状態を示したが、必ずしも完全な包含関係である必要はない。
【０１０４】  本実施の形態のような複数の凹部（凹部２００Ａ，２００Ｂ）、即ちコンタクトホール（コンタクトホール１５１ｃ，１５１ｄ）は、所定の位置にレジストパターンを形成することによって上記第６の実施の形態と同様の工程を用いて形成することができる。
【０１０５】  以上のように、本実施の形態における画素１１ｊでは、層間絶縁膜１５１の所定の位置に複数のコンタクトホール１５１ｃ，１５１ｄを形成し、容量素子２００ｊが面内方向に複数の凹部２００Ａ，２００Ｂを有するようにした。これにより、層間絶縁膜１５１の膜厚方向の容量素子構造をより多く形成することが可能となる。よって、上記実施の形態および変形例の効果に加えて、単位面積当たりの容量がさらに向上するという効果を有する。
【０１０６】  なお、本実施の形態における容量素子２００ｊの凹部２００Ａ，２００Ｂは、図１７Ｂに示したようにその底面がそれぞれゲート絶縁膜１３０に接して設けられているが、これに限らない。例えば、変形例１と同様に凹部２００Ａ，２００Ｂを構成するコンタクトホール１５１ｃ，１５１ｄを層間絶縁膜１５１に加えてゲート絶縁膜１３０を貫通するように形成し、凹部２００Ａ，２００Ｂの底面がガラス基板１１０に接するように設けてもよい。これにより、容量素子２００ｊの単位面積当たりの容量をより増加させることが可能となる。
【０１０７】＜１０．変形例２＞  図１８Ａは、第８の実施の形態の変形例である容量素子２００ｋを備えた画素１１ｋの平面構成を表したものである。図１８Ｂは図１８Ａに示した画素１１ｋの一点鎖線Ｘ−Ｘにおける断面構成を表したものである。この容量素子２００ｋは複数の凹部（ここでは２個；凹部２００Ａ，２００Ｂ）を有し、層間絶縁膜１５１のうち、隣り合う凹部２００Ａと凹部２００Ｂとの間の隣接部１５１Ａにおける膜厚が他の層間絶縁膜１５１よりも薄くなっている点が上記第８の実施の形態と異なる。
【０１０８】  本変形例における容量素子２００ｋは、上述したように２つの凹部２００Ａ，２００Ｂを有し、この凹部２００Ａ，２００Ｂを仕切る層間絶縁膜１５１、具体的には隣接部１５１Ａの膜厚が非隣接部１５１Ｂよりも薄く（例えば半分程度）形成されている。これにより、隣接部１５１Ａにおける層間絶縁膜１５１のアスペクト比が下がる。
【０１０９】  このような画素１１ｋは以下のようにして製造することができる。まず、図４Ａに示したように、第１の実施の形態と同様に、ガラス基板１１０上にゲート電極膜１２０、ゲート絶縁膜１３０、半導体層１４０を順に形成したのち、層間絶縁膜１５１を形成する。続いて、図１９Ａに示したように、例えばフッ素系のガスを用いて層間絶縁膜１５１の所定の位置に層間絶縁膜１５１の膜厚が半分程度になるようにコンタクトホール１５１ａ’，１５１ｂ’，１５１ｃ’を形成する。次に、図１９Ｂに示したように、コンタクトホール１５１ｃ’内にレジストパターンを形成したのち、再度エッチングを行ってコンタクトホール１５１ａ，１５１ｂ，１５１ｃ，１５１ｄを形成する。以後、上記第６の実施の形態と同様の製造工程を行うことにより、画素１１ｋを形成する。
【０１１０】  なお、ここではコンタクトホール１５１ａ，１５１ｂ，１５１ｃ，１５１ｄを２段階のエッチングによって形成したが、例えばハーフ露光を用いて一括で形成しても構わない。具体的には、コンタクトホール１５１ａ，１５１ｂ，１５１ｃ，１５１ｄに対応する位置にレジストパターンを形成する際に、コンタクトホール１５１ｃ，１５１ｄ間の隣接部１５１Ａ上のレジストパターンを薄く形成することで隣接部１５１Ａにおける層間絶縁膜１５１の膜厚を制御することができる。
【０１１１】  以上のように本変形例における画素１１ｋでは、容量素子２００ｋの凹部２００Ａ，２００Ｂ間の隣接部１５１Ａにおける層間絶縁膜１５１の膜厚を薄くするようにした。これにより、隣接部１５１Ａにおける層間絶縁膜１５１のアスペクト比が下がり、層間絶縁膜１５１上に形成される金属膜２１０，高誘電率層間膜１５２Ｂおよび金属膜２２０の成膜時におけるカバレッジ性が改善される。よって、ボイド発生のリスクが低減され、容量素子２００ｋの容量を増加させつつ、製造工程の難易度を低減することが可能となる。
【０１１２】＜１１．適用例＞（モジュールおよび適用例）  以下、上記第１〜第８の実施の形態および変形例１，２で説明した表示装置１０の適用例について説明する。図２０〜２６Ｂは、表示装置の適用例を示す図である。上記実施の形態の表示装置１０は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話機等の携帯端末装置あるいはビデオカメラ等、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１１３】（モジュール）  上記実施の形態等の表示装置１０は、例えば、図２０に示したようなモジュール６００として、後述する適用例１〜５等の種々の電子機器に組み込まれる。このモジュール６００は、例えば、図３に示したガラス基板１１０の一辺に、画素電極層１８０上に順に形成される保護層６１０および封止用基板６２０から露出した領域６３０を設け、この露出した領域６３０に、画素アレイ部１２に設けられた水平セレクタ１３およびライトスキャナ１４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）６４０，６５０が設けられていてもよい。
【０１１４】（適用例１）  図２１は、スマートフォンの外観を表している。このスマートフォンは、例えば、表示部１２１０（表示装置１）および非表示部（筐体）１２２０と、操作部１２３０とを備えている。操作部１２３０は、（Ａ）に示したように非表示部１２２０の前面に設けられていてもよいし、（Ｂ）に示したように上面に設けられていてもよい。
【０１１５】（適用例２）  図２２はテレビジョン装置の外観構成を表している。このテレビジョン装置７００は、例えば、フロントパネル７２０およびフィルターガラス７３０を含む映像表示画面部７１０（表示装置１）を備えている。
【０１１６】（適用例３）  図２３Ａ、２３Ｂは、デジタルスチルカメラ８００の外観構成を表しており、それぞれ前面および後面を示している。このデジタルスチルカメラは、例えば、フラッシュ用の発光部８１０と、表示部８２０（表示装置１）と、メニュースイッチ８３０と、シャッターボタン８４０とを備えている。
【０１１７】（適用例４）  図２４は、ノート型のパーソナルコンピュータ９００外観構成を表している。このパーソナルコンピュータ９００、例えば、本体９１０と、文字等の入力操作用のキーボード９２０と、画像を表示する表示部９３０（表示装置１）とを備えている。
【０１１８】（適用例５）  図２５は、ビデオカメラ１０００の外観構成を表している。このビデオカメラ１０００は、例えば、本体部１０１０と、その本体部１０１０の前方側面に設けられた被写体撮影用のレンズ１０２０と、撮影時のスタート／ストップスイッチ１０３０と、表示部１０４０（表示装置１）とを備えている。
【０１１９】（適用例６）  図２６Ａ，２６Ｂは、携帯電話機１１００の外観構成を表している。図２６Ａは、それぞれ携帯電話機を閉じた状態の正面、左側面、右側面、上面および下面を示している。図２６Ｂは、それぞれ携帯電話機を開いた状態の正面および側面を示している。この携帯電話機は、例えば、上側筐体１１１０と下側筐体１１２０とが連結部（ヒンジ部）１１２０により連結されたものであり、ディスプレイ１１４０（表示装置１）と、サブディスプレイ１１５０と、ピクチャーライト１１６０と、カメラ１１７０とを備えている。
【０１２０】  以上、第１〜第８実施の形態および変形例１，２を挙げて本技術を説明したが、上記実施の形態等に限定されるものではなく、種々変形が可能である。
【０１２１】  例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【０１２２】  また、上記実施の形態等では、画素１１，１１ａ〜１１ｋの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【０１２３】  なお、本技術は以下のような構成を採ることもできる。（１）ゲート絶縁膜、前記ゲート絶縁膜に積層された半導体層および前記ゲート絶縁膜の前記半導体層の反対側に積層されたゲート電極層を有するトランジスタ部と、前記半導体層と電気的に接続され、前記トランジスタ部上に配置された配線層と同一階層に配置された第１金属膜および前記第１金属膜上の第１層間絶縁膜を介して配置された第２金属膜を有する第１容量素子部と、前記トランジスタ部によって制御される表示素子とを備えた表示装置。（２）前記第１容量素子部は下方に第２容量素子部を有し、前記第２容量素子部は前記ゲート絶縁膜の同一階層に配置された絶縁膜と、前記半導体層の同一階層に配置された別の半導体層と、前記ゲート電極層と同一階層に配置された金属膜とを備える、前記（１）に記載の表示装置。（３）前記半導体層と電気的に接続する前記配線層と、前記第１金属膜とが一体的に形成されている前記（１）または（２）に記載の表示装置。（４）前記第１容量素子部はその面内に少なくとも１つの凹部を有する、前記（１）乃至（３）のいずれかに記載の表示装置。（５）前記凹部の底面は前記トランジスタ部の前記ゲート絶縁膜に接している、前記（４）に記載の表示装置。（６）前記凹部の底面は前記トランジスタ部が設けられた基板に接している、前記（４）に記載の表示装置。（７）前記凹部は前記第２容量素子部上に形成され、前記第１容量素子を構成する前記第１金属膜は前記第２容量素子部の一方の電極膜と電気的に接続されている、前記（４）乃至（６）のいずれかに記載の表示装置。（８）前記第１容量素子部は前記トランジスタ部上に設けられた第２層間絶縁膜上に設けられ、前記凹部は前記第２層間絶縁膜に設けられた少なくとも１つの貫通孔に形成されている、前記（４）乃至（７）のいずれかに記載の表示装置。（９）前記貫通孔を有する前記第２層間絶縁膜は２つ以上の貫通孔を有し、前記第２層間絶縁膜の膜厚は、他の貫通孔との隣接部と非隣接部とで互いに異なる、前記（４）乃至（８）のいずれかに記載の表示装置。（１０）前記第１層間絶縁膜は、前記配線層上に形成されている前記（１）乃至（９）のいずれかに記載の表示装置。（１１）前記第１層間絶縁膜は、酸化シリコン、窒化シリコン、ポリイミド、アクリル系樹脂のうちのいずれか１種または２種以上により構成される前記（１）乃至（１０）のいずれかに記載の表示装置。（１２）前記第１層間絶縁膜は積層構造を有し、少なくとも１層は高誘電率材料により構成されている、前記（１）乃至（１１）のいずれかに記載の表示装置。（１３）前記高誘電率材料は、１０以上の比誘電率を有する材料である、前記（１２）に記載の表示装置。（１４）ゲート絶縁膜、前記ゲート絶縁膜に積層された半導体層および前記ゲート絶縁膜の前記半導体層の反対側に積層されたゲート電極層を有するトランジスタ部と、前記半導体層と電気的に接続され、前記トランジスタ部上に配置された配線層と同一階層に配置された第１金属膜および前記第１金属膜上に設けられた第１層間絶縁膜を介して配置された第２金属膜を有する第１容量素子部とを備えた半導体装置。（１５）前記第１容量素子部は下方に第２容量素子部を有し���前記第２容量素子部は前記ゲート絶縁膜の同一階層に配置された絶縁膜と、前記半導体層の同一階層に配置された別の半導体層と、前記ゲート電極層と同一階層に配置された金属膜とを備える、前記（１４）に記載の半導体装置。（１６）前記半導体層と電気的に接続する前記配線層と、前記第１金属膜とが一体的に形成されている前記（１４）または（１５）に記載の半導体装置。（１７）前記第１層間絶縁膜は、前記配線層上に形成されている、前記（１４）乃至（１６）のいずれかに記載の半導体装置。（１８）前記第１層間絶縁膜は、酸化シリコン、窒化シリコン、ポリイミド、アクリル系樹脂のうちのいずれか１種または２種以上により構成される、前記（１４）乃至（１７）のいずれかに記載の半導体装置。（１９）ゲート電極、ゲート絶縁膜および半導体層をこの順に積層してトランジスタ部を形成することと、前記トランジスタ部上に前記半導体層と電気的に接続される配線層および前記配線層と同一階層に第１金属膜をそれぞれ成膜したのち、前記第１金属膜上に第１層間絶縁膜を介して第２金属膜を成膜して第１容量素子部を形成することと、前記トランジスタ部によって制御される表示素子を形成することとを有する表示装置の製造方法。（２０）前記トランジスタ部を形成したのち第２層間絶縁膜を成膜し、前記第２層間絶縁膜に貫通孔を形成する、前記（１９）に記載の表示装置の製造方法。
【０１２４】  本出願は、日本国特許庁において２０１２年６月１５日に出願された日本特許出願番号２０１２−１３５４５８号および２０１３年３月８に出願された日本特許出願番号２０１３−０４６８９５号日を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【０１２５】  当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2013187173.tif 000003
【図２】
2013187173.tif 000004
【図３Ａ】
2013187173.tif 000005
【図３Ｂ】
2013187173.tif 000006
【図４Ａ】
2013187173.tif 000007
【図４Ｂ】
2013187173.tif 000008
【図５Ａ】
2013187173.tif 000009
【図５Ｂ】
2013187173.tif 000010
【図６Ａ】
2013187173.tif 000011
【図６Ｂ】
2013187173.tif 000012
【図７Ａ】
2013187173.tif 000013
【図７Ｂ】
2013187173.tif 000014
【図８Ａ】
2013187173.tif 000015
【図８Ｂ】
2013187173.tif 000016
【図９Ａ】
2013187173.tif 000017
【図９Ｂ】
2013187173.tif 000018
【図１０Ａ】
2013187173.tif 000019
【図１０Ｂ】
2013187173.tif 000020
【図１１】
2013187173.tif 000021
【図１２】
2013187173.tif 000022
【図１３Ａ】
2013187173.tif 000023
【図１３Ｂ】
2013187173.tif 000024
【図１４Ａ】
2013187173.tif 000025
【図１４Ｂ】
2013187173.tif 000026
【図１５Ａ】
2013187173.tif 000027
【図１５Ｂ】
2013187173.tif 000028
【図１６Ａ】
2013187173.tif 000029
【図１６Ｂ】
2013187173.tif 000030
【図１７Ａ】
2013187173.tif 000031
【図１７Ｂ】
2013187173.tif 000032
【図１８Ａ】
2013187173.tif 000033
【図１８Ｂ】
2013187173.tif 000034
【図１９Ａ】
2013187173.tif 000035
【図１９Ｂ】
2013187173.tif 000036
【図２０】
2013187173.tif 000037
【図２１Ａ】
2013187173.tif 000038
【図２１Ｂ】
2013187173.tif 000039
【図２２】
2013187173.tif 000040
【図２３Ａ】
2013187173.tif 000041
【図２３Ｂ】
2013187173.tif 000042
【図２４】
2013187173.tif 000043
【図２５】
2013187173.tif 000044
【図２６Ａ】
2013187173.tif 000045
【図２６Ｂ】
2013187173.tif 000046
【国際調査報告】
2013187173.tif 000047
2013187173.tif 000048
2013187173.tif 000049
2013187173.tif 000050