【事件の表示】
　特願２０１５−１４３９３０「グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置」拒絶査定不服審判事件〔平成２８年　２月　８日出願公開、特開２０１６−　２５３５６、請求項の数（３５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２７年７月２１日（パリ条約による優先権主張２０１４年７月１８日、韓国）の出願であって、平成３１年３月５日付けで拒絶理由通知がされ、令和１年６月１１日付けで手続補正がされるとともに意見書が提出され、同年７月１０日付けで拒絶査定（原査定）がされ、これに対し、同年１１月１２日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年１２月６日に前置報告がされ、令和元年１２月２６日及び令和２年３月３１日に審判請求人から前置報告に対する上申がされたものである。
第２　原査定の概要
　原査定（令和１年７月１０日付け拒絶査定）の概要は次のとおりである。
１．（新規性）本願請求項３３、３５に係る発明は、以下の引用文献１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．（進歩性）本願請求項３３、３５、３６に係る発明は、以下の引用文献１〜３に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
　１．国際公開第２０１４／０８５４１０号
　２．特開平０３−２２２３７３号公報
　３．特開平０９−２３２５２６号公報
第３　審判請求時の補正について
　審判請求時の補正は、（１）旧請求項７を削除し、旧請求項８〜１６、１８〜２３、２５〜２８、３０〜３２、３４〜３６の引用請求項を補正するとともに、旧請求項８〜３６の請求項番号の繰り上げを行うこと、（２）旧請求項３３の「、ｎ型半導体層及びｐ型半導体層」との記載を削除することである。
　審判請求時の補正は、特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。
　審判請求時の補正のうち、上記（２）の補正は、特許請求の範囲の減縮を目的とするものである。
　また、本願の出願当初明細書には、「【００５２】機能性層Ｆ１０は、所定の機能を有する物質層であり、半導体あるいは誘電体（絶縁体）を含むことができる。機能性層Ｆ１０は、不揮発性メモリ特性（nonvolatile memory characteristic）、圧電特性（piezoelectric property）及び光電変換特性（optoelectronic conversion characteristic）のうち少なくとも１つの特性（機能）を有することができる。」と記載されているから、補正後の請求項３２（旧請求項３３）に記載された「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項は、当初明細書等に記載された事項であり、新規事項を追加するものではないといえる。
　そして、「第４　本願発明」から「第６　対比・判断」までに示すように、補正後の請求項３２〜３５に係る発明は、独立特許要件を満たすものである。
第４　本願発明
　本願請求項１〜３５に係る発明（以下、それぞれ「本願発明１」〜「本願発明３５」という。）は、令和１年１１月１２日付けの手続補正で補正された特許請求の範囲の請求項１〜３５に記載された事項により特定される発明であり、そのうちの、本願発明３２は、以下のとおりの発明である。
「【請求項３２】
少なくとも１層のグラフェン層と、
　前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、
　前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、
　前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲートと、
　前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、
　前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含み、
　前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり、
　前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
　前記ゲート及び前記ゲート絶縁層は、前記少なくとも１層のグラフェン層全域に亘って延在し、
　前記第１電極及び前記少なくとも１層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。」
第５　引用文献、引用発明等
１　引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている（なお、翻訳文は、引用文献１のパテントファミリー特表２０１６−５０６０６８号公報の記載を参考にして当合議体が作成したものである。）。
「[0022] The perpetual leakage current may be avoided through the user of a carbon nanotube based vertical field effect transistor (CN-VFET). In one embodiment, a CN-VFET transistor includes of the following structural elements, which are listed sequentially from the bottom layer up: an electrically conducting gate electrode; an electrically insulating gate dielectric layer; a layer of nanotubes lying on their sides on the gate dielectric surface with a number density across the gate dielectric surface that forms an electrically interconnected random network of crossing, interconnected nanotubes but wherein, viewed from above, the nanotube network layer is sufficiently dilute to expose the underlying dielectric surface (e.g., at least as much of the underlying dielectric surface as is covered by nanotubes); a semiconducting channel layer that coats both the nanotubes and the regions of the exposed dielectric layer between near-lying nanotubes; and finally an electrically conducting top electrode layer. The nanotube network layer is termed the nanotube source electrode or just the source electrode and the top electrode layer is termed the drain electrode. Electrical contact to the nanotube layer may be made via a metallic source contact pad that can lie along one edge of the nanotube network layer (e.g., over or under a small portion of the nanotube network layer). The gate electrode is electrically isolated by the gate dielectric layer from the nanotube source electrode and the source contact pad except through a voltage source that provides the gate voltage (VG) between the gate and the source electrodes. The drain electrode and the nanotube source electrode, which are electrically separated by the channel layer, are connected to a separate power source that applies a voltage between the source and the drain electrodes (VSD).
[0023] In a CN-VFET transistor, carriers are injected from the underlying carbon nanotube (CNT) source electrode, passing vertically through the thin film channel and collected by the top drain electrode. The gate controls the source-drain current by modulating the injection barrier between the carbon nanotubes in the source random network and the organic semiconductor. In a p-channel CN-VFET, holes are injected from the Fermi level of the CNTs into the HOMO of the organic semiconductor, while in an n-channel CN-VFET, electrons are injected from the Fermi level of the CNTs into the LUMO level of the organic semiconductor. The gate field modulates the Fermi level  position of the CNTs in the source random network to control the injection barrier between the CNTs and the organic semiconductor. In order to ensure that the gate field can turn the source-drain current ON and OFF, the HOMO level of the organic semiconductor for p-channel applications and LUMO level of the organic semiconductor for n-channel applications should lie near the Fermi level of the CNTs, for example, within 0.8eV.」
（「［００２２］　絶え間ないリーク電流は、カーボンナノチューブベースの垂直電界効果トランジスタ（ＣＮ−ＶＦＥＴ）を使用することで回避することができる。一実施形態では、ＣＮ−ＶＦＥＴトランジスタは、底層から上方へと連続的に列挙された以下の構造要素、すなわち、導電性のゲート電極と；電気絶縁性のゲート誘電層と；ゲート誘電面にわたって交差して互いに接続されたナノチューブの電気的に相互接続されたランダムネットワークを形成するような数密度を有し、ゲート誘電面上にその側部が位置するナノチューブの層であって、上から見ると、ナノチューブネットワークの層は下層の誘電面を露出させるほど十分に薄い（例えば、下層の誘電面の大部分は少なくともナノチューブによって覆われている）、ナノチューブの層と；ナノチューブと、近接して位置しているナノチューブ間の露出した誘電層との領域の双方を被覆する半導体チャネル層と；最後に、電導性の頂部電極層とを含む。ナノチューブネットワークの層はナノチューブソース電極、または単にソース電極と称され、頂部電極層はドレイン電極と称される。ナノチューブネットワークの層の片端（例えば、ナノチューブネットワークの層の小部分の上側又は下側）に沿って配置することができる金属ソース接触パッドを介して、ナノチューブ層に電気的接触させることができる。ゲート電極は、ゲート電極とソース電極間にゲート電圧（ＶＧ）をもたらす電圧源を通る場合を除いて、ナノチューブソース電極とソース接触パッドからゲート誘電層によって電気的に絶縁されている。チャネル層によって電気的に分離したドレイン電極とナノチューブソース電極は、ソース電極とドレイン電極の間に電圧（ＶＳＤ）を印加する別電源に接続される。
［００２３］　 ＣＮ−ＶＦＥＴのトランジスタでは、下層のカーボンナノチューブ（ＣＮＴ）ソース電極からキャリアが注入され、薄膜チャネルを通って垂直に通過し、頂部ドレイン電極によって収集される。ソースランダムネットワークにおけるカーボンナノチューブと有機半導体との間の注入障壁を調整することによって、ゲートはソース−ドレイン電流を制御する。ｐチャネルのＣＮ−ＶＦＥＴでは、ＣＮＴのフェルミ準位から有機半導体のＨＯＭＯへと正孔が注入され、ｎチャネルのＣＮ−ＶＦＥＴでは、ＣＮＴのフェルミ準位から有機半導体のＬＵＭＯ準位へと電子が注入される。ゲート領域は、ソースランダムネットワークにおけるＣＮＴのフェルミ準位位置を調整し、ＣＮＴと有機半導体の間の注入障壁を制御する。ゲート領域がソース−ドレイン電流を確実にオン及びオフできるようにするために、ｐチャネルに利用する有機半導体のＨＯＭＯ準位とｎチャネルに利用する有機半導体のＬＵＭＯ準位は、ＣＮＴのフェルミ準位近傍、例えば０．８ｅＶ内とすべきである。」）
「[0027] Turning now to FIGS.5A and 5B, illustrated is a cross-sectional, two-dimensional diagram (thickness not to scale) of an ambipolar CN-VFET 500 in accordance with various embodiments of the present disclosure. The ambipolar CN-VFET 500 comprises a gate electrode 502 deposited on an insulating substrate 501, a dielectric layer 504 in contact with the gate electrode 502, and a source electrode 508 formed on at least a portion of the dielectric layer 504. In the example of FIGS. 5A and 5B, the source electrode 508 includes a dilute nanotube network. An electrical contact to the source electrode 508 may be made via a pre-deposited or post deposited metallic contact pad 511. FIG.5 depicts a pre-deposited contact pad 511. Additionally, a semiconducting channel layer 510 is deposited on top of the source electrode 508 with a drain electrode 512 deposited on top of the semiconducting channel layer 510. In some embodiments, a dielectric surface treatment layer may be formed between the dielectric layer 504 and the source electrode 508. FIG.5B illustrates an example of the ambipolar CN-VFET 500 including a dielectric surface treatment layer 506.」
（「［００２７］　ここで図５Ａ及び５Ｂを見てみると、本開示の様々な実施形態によるアンバイポーラＣＮ−ＶＦＥＴ５００の二次元断面図（厚みの縮尺率は一定ではない）が図示されている。アンバイポーラＣＮ−ＶＦＥＴ５００は、絶縁基板５０１上に堆積されたゲート電極５０２と、ゲート電極５０２と接触している誘電層５０４と、誘電層５０４の少なくとも一部分の上に形成されたソース電極５０８とを具えている。図５Ａ及び５Ｂの例では、
ソース電極５０８は薄い（dilute）ナノチューブネットワークを有している
「[0033] As discussed above, a source electrode 508 is formed on the dielectric layer 504 or on the dielectric surface treatment layer 506. In some embodiments, the source electrode 508 is a dilute, but electrically percolating, layer of individualized and/or bundled nanotubes, being primarily SWNTs, and in some embodiments, preferably consisting essentially of SWNTs. As used herein, dilute refers to a nanotube film having substantial regions of the dielectric layer 504 not covered by nanotubes and there exist appreciable lengths of nanotubes and thin nanotube bundles that do not have other nanotubes that are associated with this layer crossing either above or below them. 
[0034] Further, percolating refers to a nanotube layer having a density of nanotubes (i.e., nanotubes per unit area) that is sufficient to provide electrical continuity from one end to the other end of the source electrode 508. A percolating nanotube film or network can be grown directly onto the dielectric layer 504 (or dielectric surface treatment layer 506) or deposited by one or more of a variety of suitable methods. In some embodiments, the nanotube source electrode 508 is electrically contacted by a metallic contact pad 511 that provides electrical contact to one or more edges of the nanotube layer. The metallization forms an ohmic contact with the nanotubes making  up the source electrode 508. For example, gold may be employed for form the metallic contact pad 511.
[0035] In alternative embodiments, rather than carbon nanotubes, a dilute network of conducting or doped semiconducting nanowires can be used as the dilute percolating film for the source electrode 508 directly contacting the dielectric layer 504 or the dielectric surface treatment layer 506. Examples of such nanowires include, e.g., silver nanowires and silicon nanowires. In other implementations, a layer of graphene may be used. The graphene layer may be etched with a group of regularly or irregularly distributed holes that extend down to the surface of the dielectric 504 (or dielectric surface treatment layer 506). The holes throughout the graphene layer allow the semiconducting channel layer 510 to contact both the graphene and the dielectric surface layer 504 (or dielectric surface treatment layer 506).」
（「［００３３］　上述したように、ソース電極５０８は、誘電層５０４上または誘電表面処理層５０６上に形成される。幾つかの実施形態では、ソース電極５０８は薄い（dilute）が、個別化された、および／または束になったナノチューブの電気的にパーコレーティングした
層であり
主にＳＷＮＴ
［００３４］　さらに、「パーコレーティング（percolating）」とは、ソース電極５０８の一端から他端まで電気的な連続性を提供するのに十分なナノチューブの密度（すなわち、単位面積当たりのナノチューブ）を有するナノチューブ層を意味する。
パーコレーティングナノチューブ膜またはネットワーク
［００３５］　代替的な実施形態では、カーボンナノチューブというよりも、伝導性のまたはドープされた半導体ナノワイヤの薄いネットワークを、誘電層５０４または誘電表面処理層５０６と直接接触するソース電極５０８用の薄い（dilute）パーコレーティング膜として利用することができる。このようなナノワイヤの例は、例えば、銀ナノワイヤ及びシリコンナノワイヤを含む。他の実施例では、
グラフェンの層を使用してもよい
「[0038] The material or materials of the semiconducting channel layer 510 are appropriately chosen to make sure that the ambipolar CN-VFET 500 has ambipolar characteristics. In some embodiments, one or more types of p-channel semiconductor material and one or more types of n-channel semiconductor material together form the semiconducting channel layer 510. Assuming that the work function of the nanotube source electrode layer 508 is about -5.0eV, possible p-channel materials include semiconducting materials with a HOMO level or valence band edge energy in the range of about -5.0eV to about -7.0eV or within about 2eV below the Fermi level. Possible n-channel materials include semiconducting materials with a LUMO level or conduction band edge energy in the range of about -3.0eV to about -5.0eV or within about 2eV above the Fermi level. In other embodiments, other materials such as, e.g., graphene, silicon or metallic nanowire, etc. may be used in the source electrode layer. Depending on the work function of the material used in the source electrode layer, the energy ranges may be shifted to match the corresponding work function of the material. In these embodiments, p-channel transport is enabled by continuous pathways extending within the semiconducting channel layer 510 between the source electrode 508 and the drain electrode 512 formed by the p-channel semiconductors and n-channel transport is enabled by continuous pathways extending within the semiconducting channel layer 510  between the source electrode 508 and the drain electrode 512 formed by n-channel semiconductors. 」
（「［００３８］　
半導体チャネル層５１０の１又は複数の材料は、アンバイポーラＣＮ−ＶＦＥＴ５００が必ずアンバイポーラ特性を有するように適宜選択される
他の実施形態では、例えば、グラフェン
等の他の物質をソース電極層に使用してもよい
「[0052] Digital inverters can be fabricated by coupling two ambipolar CN-VFETs. In some embodiments, two ambipolar CN-VFETs are coupled in a back-to-back fashion. FIG.10 shows a cross-sectional diagram (thickness not to scale) of an example of a CN-VFET based digital inverter in accordance with various embodiments of the present disclosure. The digital inverter 1000 comprises a gate electrode 1002 deposited on an insulating substrate 1001, a dielectric layer 1004 in contact with the gate electrode 1002, a dielectric surface treatment layer 1006 in contact with the dielectric layer 1004, and two separate source electrodes 1008a and 1008b formed on at least a portion of the dielectric surface treatment layer 1006 coated dielectric layer 1004. Both of the source electrodes 1008a and 1008b include a dilute nanotube network. Electrical contacts to the source electrodes 1008a and 1008b are made via pre or post deposited metallic contact pads 1011 a and 1011 b, respectively. FIG.10 depicts pre-deposited contact pads 1011. Additionally, a semiconducting channel layer 1010 is deposited on  top of both of the source electrodes 1008a and 1008b with a drain electrode 1012 deposited on top of the semiconducting channel layer 1010.
[0053] The overlapping area between the first source electrode 1008a and the top drain electrode 1012 forms the active area of the first ambipolar CN-VFET, while the overlapping area between the second source electrode 1008b and the top drain electrode 1012 forms the active area of the second ambipolar CN-VFET. Both of these ambipolar CN-VFETs share the same gate electrode 1002. The two source electrodes 1008a and 1008b should be physically separated by a distance 1015 so that no significant current (compared with the OFF-state current of the ambipolar CN-VFETs) passes from one of the two source electrodes 1008, laterally through the  semiconducting channel layer 1010 conveyed by the semiconductor bulk or any accumulation or inversion layer inside of the semiconducting channel layer 1010 created by gate field or any other electric field, to the other electrode 1008, under any Vin and Vdd in the working voltage range of the CN-VFET based inverter 1000, since any such current will be considered leakage current which is detrimental to the device performance.
[0054] In some embodiments, the overlapping area 1018 between the first source electrode 1008a and the top drain electrode 1012 (i.e., the active area of the first ambipolar CN-VFET) can be made different from the overlapping area 1021 between the second source electrode 1008b and the top drain electrode 1012 (i.e., the active area of the second ambipolar CN-VFET) to compensate for the mobility difference of the different carriers (i.e., electrons and holes) in the semiconducting channel layer 1010.
[0055] In some embodiments, when the mobility of holes and/or electrons are high enough in the semiconducting channel layer 1010 so that a reasonable distance separating the two source electrodes 1008a and 1008b is still not enough to yield low leakage current between the two source electrodes 1008, or an effort is needed to reduce the footprint of the CN-VFET based inverter by reducing the distance separating the two source electrodes 1008a and 1008b, the semiconducting channel layer 1010 can be separated by depositing two separated semiconducting channel layer 1010a and 1010b or by methods that can separate the semiconducting channel layer 1010 into independent layers 1010a and 1010b after the semiconducting channel layer 1010 deposition. FIGS.11A and 11B illustrate examples of CN-VFET based digital inverters with separate semiconducting channel layers 1010a and 1010b. As in the example of FIG.11A, the top drain layer 1012 can be shared by the two CN-VFETs. In the example of FIG.11B, separate drain layers 1012a and 1012b are deposited on each  semiconducting channel layer 1010a and 1010b, respectively, and connected together electrically through peripheral connections. 」
（「［００５２］　
デジタルインバータは、２つのアンバイポーラＣＮ−ＶＦＥＴを接続することで製造する
本開示の様々な実施形態によるＣＮ−ＶＦＥＴベースのデジタルインバータ
絶縁基板１００１上に堆積されたゲート電極１００２と、ゲート電極１００２と接触している誘電層１００４と、誘電層１００４と接触している誘電表面処理層１００６と、誘電層１００４を被覆している誘電表面処理層１００６の少なくとも一部分の上に形成された２つの別個のソース電極１００８ａ及び１００８ｂを具えている
ソース電極１００８ａ及び１００８ｂの双方とも、薄いナノチューブネットワークを含んでいる
予め堆積された、あるいは後に堆積された金属接触パッド１０１１ａ及び１０１１ｂそれぞれを介して、ソース電極１００８ａ及び１００８ｂを電気接触させることができる
さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されている
［００５３］　
第１のソース電極１００８ａと頂部ドレイン電極１０１２の重複領域が第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域が第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成する。これらのアンバイポーラＣＮ−ＶＦＥＴの双方は、同一のゲート電極１００２を共有している
［００５４］　幾つかの実施形態では、第１のソース電極１００８ａと頂部ドレイン電極１０１２の間の重複領域１０１８（すなわち、第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域）が第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域１０２１（すなわち、第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域）と異なっており、半導体チャネル層１０１０において異なるキャリア（すなわち、電子及び正孔）の移動度の差異を補償するようにすることができる。
［００５５］　幾つかの実施形態では、半導体チャネル層１０１０における正孔および／または電子の移動度が十分に高く、２つのソース電極１００８ａ及び１００８ｂを分離する適当な距離が２つのソース電極１００８の間のリーク電流を低くするのに十分ではない場合、あるいは２つのソース電極１００８ａ及び１００８ｂの分離距離を低減させることによりＣＮ−ＶＦＥＴベースのインバータの接地面積を縮小させる努力が必要な場合、２つの別々の半導体チャネル層１０１０ａ及び１０１０ｂを堆積することによって、あるいは半導体チャネル層１０１０を堆積した後に半導体チャネル層１０１０を独立した層１０１０ａ及び１０１０に分離することができる方法によって、半導体チャネル層１０１０を分離してもよい。図１１Ａ及び１１Ｂは、別個の半導体チャネル層１０１０ａ及び１０１０ｂを有するＣＮ−ＶＦＥＴベースのデジタルインバータの例を図示している。図１１Ａの例のように、２つのＣＮ−ＶＦＥＴで頂部ドレイン層１０１２を共有してもよい。図１１Ｂの例では、別個のドレイン層１０１２ａ及び１０１２ｂが半導体チャネル層１０１０ａ及び１０１０ｂそれぞれの上に堆積され、周辺連結具を介して電気的に接続されている。」）
　引用文献１の図１０から、ゲート電極１００２及び誘電層１００４は、ソース電極１００８ａ、１００８ｂ全域に亘って延在し、金属接触パッド１０１１ａ、１０１１ｂ及び半導体チャネル層１０１０は、誘電層１００４に垂直な方向に沿ってゲート電極１００２に重畳することが見てとれる。
（２）引用文献１に記載された発明
　したがって、上記引用文献１には、図５Ａに示された実施形態についての記載を勘案すると、図１０に示された実施形態に基づき、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「２つのアンバイポーラ（二極性）ＣＮ−ＶＦＥＴを接続することで製造することができるデジタルインバータであって、
　絶縁基板１００１上に堆積されたゲート電極１００２と、ゲート電極１００２と接触している誘電層１００４と、誘電層１００４と接触している誘電表面処理層１００６と、誘電層１００４を被覆している誘電表面処理層１００６の少なくとも一部分の上に形成された２つの別個のソース電極１００８ａ及び１００８ｂを具え、
　ソース電極１００８ａ及び１００８ｂの双方とも、薄い（dilute）ナノチューブネットワークを含み、
　予め堆積された、あるいは後に堆積された金属接触パッド１０１１ａ及び１０１１ｂそれぞれを介して、ソース電極１００８ａ及び１００８ｂを電気接触させ、
　さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されており、
　 第１のソース電極１００８ａと頂部ドレイン電極１０１２の重複領域が第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域が第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、
　これらのアンバイポーラＣＮ−ＶＦＥＴの双方は、同一のゲート電極１００２を共有しており、
　ソース電極用の薄い（dilute）パーコレーティング膜として、グラフェン層を使用し、
　ゲート電極１００２及び誘電層１００４は、ソース電極１００８ａ、１００８ｂ全域に亘って延在し、
　金属接触パッド１０１１ａ、１０１１ｂ及び半導体チャネル層１０１０は、誘電層１００４に垂直な方向に沿ってゲート電極１００２に重畳し、
　「薄い（dilute）」とは、ナノチューブによって実質的に被覆されない誘電層５０４の領域を有するナノチューブ膜であって、その上側又は下側の何れを横断する層と関連付けられた他のナノチューブを有さない、認識できる長さのナノチューブ及び薄いナノチューブの束が存在していることを意味する、デジタルインバータ。」
第６　対比・判断
１．本願発明３２について
（１）対比
　本願発明３２と引用発明とを対比すると、次のことがいえる。
ア　引用発明は、「ソース電極１００８ａを含み」、「ソース電極用の薄い（dilute）パーコレーティング膜として、グラフェン層を使用」するから、引用発明における、グラフェン層」を使用する「ソース電極１００８ａ及び１００８ｂ」は、本願発明３２における「少なくとも１層のグラフェン層」に相当する。
イ　本願発明３２の「前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲートと、前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含み」、「前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され」と、引用発明の「絶縁基板１００１上に堆積されたゲート電極１００２と、ゲート電極１００２と接触している誘電層１００４と、誘電層１００４と接触している誘電表面処理層１００６と、誘電層１００４を被覆している誘電表面処理層１００６の少なくとも一部分の上に形成された２つの別個のソース電極１００８ａ及び１００８ｂを具え」、「予め堆積された、あるいは後に堆積された金属接触パッド１０１１ａ及び１０１１ｂそれぞれを介して、ソース電極１００８ａ及び１００８ｂを電気接触させ、さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されており、第１のソース電極１００８ａと頂部ドレイン電極１０１２の重複領域が第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域が第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し」とを対比する。
（ア）引用発明における「ゲート電極１００２」、「誘電層１００４」は、それぞれ本願発明３２の「ゲート」、「ゲート絶縁層」に相当する。
（イ）引用発明は、「金属接触パッド１０１１ａ及び１０１１ｂそれぞれを介して、ソース電極１００８ａ及び１００８ｂを電気接触させ、さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されて」いるものであるところ、金属接触パッド１０１１ａ（又は１０１１ｂ）及びドレイン電極１０１２は、ソース電極１００８ａ（又は１００８ｂ）と電気的に連結されたものであるといえる。
　したがって、引用発明の「金属接触パッド１０１１ａ（又は１０１１ｂ）」、「ドレイン電極１０１２」は、それぞれ本願発明３２における「第１電極」、「第２電極」に相当し、また、「金属接触パッド１０１１ａ（又は１０１１ｂ）」と「ドレイン電極１０１２」を併せたものは、「前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素」に相当し、本願発明３２と引用発明とは、「前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含み」、「前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され」るものである点で一致する。
（ウ）引用発明は、「さらに、半導体チャネル層１０１０がソース電極１００８ａ及び１００８ｂの双方の上部に堆積され、ドレイン電極１０１２が半導体チャネル層１０１０の上部に堆積されており、第１のソース電極１００８ａと頂部ドレイン電極１０１２の重複領域が第１のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成し、第２のソース電極１００８ｂと頂部ドレイン電極１０１２の間の重複領域が第２のアンバイポーラＣＮ−ＶＦＥＴの活性領域を形成」するものであるところ、「半導体チャネル層１０１０」は、ドレイン電極１０１２と、第１のソース電極１００８ａ（又は第２のソース電極１００８ｂ）との間に配置されたものであるといえるから、本願発明３２と引用発明とは、「前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層」を含む点で一致する。
（エ）また、引用発明において、「ゲート電極１００２」は、ソース電極１００８ａ（又は１００ｂ）を挟み、半導体チャネル層１０１０と対向するものであり、「誘電層１００４」は、ソース電極１００８ａ（又は１００ｂ）とゲート電極１００２との間に配置されたものであるといえるから、本願発明３２と引用発明とは、「前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲート」と、「前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層」を含む点で一致する。
（オ）以上をまとめると、本願発明３２と引用発明とは、「前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲートと、前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含」む点で一致する。
ウ　引用発明は、「ゲート電極１００２及び誘電層１００４は、ソース電極１００８ａ、１００８ｂ全域に亘って延在し、金属接触パッド１０１１ａ、１０１１ｂ及び半導体チャネル層１０１０は、誘電層１００４に垂直な方向に沿ってゲート電極１００２に重畳」するから、本願発明３２と引用発明とは、「前記ゲート及び前記ゲート絶縁層は、前記少なくとも１層のグラフェン層全域に亘って延在し、前記第１電極及び前記少なくとも１層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳する」ものである点で一致する。
エ　引用発明における「デジタルインバータ１０００」は、本願発明３２における「グラフェン素子」に対応する。
オ　したがって、本願発明３２と引用発明との間には、次の一致点、相違点があるといえる。
＜一致点＞
「少なくとも１層のグラフェン層と、
　前記少なくとも１層のグラフェン層と電気的に連結された少なくとも１つの電極要素と、
　前記少なくとも１つの電極要素と、前記少なくとも１層のグラフェン層との間に配置された少なくとも１層の機能性層と、
　前記少なくとも１層のグラフェン層を挟み、前記少なくとも１層の機能性層と対向するゲートと、
　前記少なくとも１層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、
　前記少なくとも一つの電極要素は、前記少なくとも１層のグラフェン層の第１領域及び第２領域とそれぞれ連結される第１電極及び第２電極を含み、
　前記第１領域と前記第２領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
　前記ゲート及び前記ゲート絶縁層は、前記少なくとも１層のグラフェン層全域に亘って延在し、
　前記第１電極及び前記少なくとも１層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳するグラフェン素子。」
＜相違点＞
＜相違点１＞
　本願発明３２は、「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。
（２）相違点についての判断
　上記相違点１について検討する。
　引用発明において、ドレイン電極１０１２と、グラフェン層を使用するソース電極１００８ａとの間に配置された「半導体チャネル層１０１０」は、デジタルインバータにおけるアンバイポーラ（二極性）ＣＮ−ＶＦＥＴ、すなわち、ＣＮ−垂直ＦＥＴの半導体チャネル層であり、光電変換層、すなわち、光電変換をする層ではなく、また、不揮発性メモリ層でも、圧電層でもない。
　また、引用文献２、３を参酌しても、デジタルインバータを構成するＦＥＴのチャネル層を、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つとする技術的事項が、本願優先日前において公知技術であったということはいえない。
　したがって、当業者といえども、引用発明及び引用文献２、３に記載された技術的事項から、相違点１に係る本願発明３２の「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という構成を採用することは、当業者が容易に想到することはできない。
　よって、本願発明３２は、当業者であっても、引用発明及び引用文献２、３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２．本願発明３４、３５について
　本願発明３４、３５も、本願発明３２の「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」と同一の構成を備えるものであるから、本願発明３２と同じ理由により、当業者であっても、引用発明及び引用文献２、３に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　原査定について
１．理由１（特許法第２９条第１項第３号）について
　審判請求時の補正により、本願発明３２、３４は、「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項を有するものとなっており、本願発明３２、３４と、上記引用文献１に記載された発明との間に差異が認められないとはいえない。
　したがって、原査定の理由１を維持することはできない。
２．理由２（特許法第２９条第２項）について
　審判請求時の補正により、本願発明３２、３４、３５は、「前記少なくとも１層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項を有するものとなっており、当業者であっても、拒絶査定において引用された上記引用文献１〜３に基づいて、容易に発明できたものとはいえない。
　したがって、原査定の理由２を維持することはできない。
第８　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。