(57)【要約】  ＭＯＳＦＥＴのソース領域１２は、ソースパッド４１に接続するソースコンタクト領域１２ａと、ウェル領域２０のチャネル領域に隣接するソースエクステンション領域１２ｂと、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａとの間に配設され、ソースエクステンション領域１２ｂおよびソースコンタクト領域１２ａとは不純物濃度が異なるソース抵抗制御領域１５ａとを含む。これら３つの領域は、ソースパッド４１とウェル領域２０のチャネル領域との間に直列接続している。
2013172079.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板(1a)と、
前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、
前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、
前記ウェル領域(20)内の表層部に形成された第１導電型のソース領域(12)と、
前記ウェル領域(20)に隣接する前記ドリフト層(2)の部分であるＪＦＥＴ領域(11)と、
前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域と、
前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)、前記チャネル領域および前記ＪＦＥＴ領域(11)に跨って延在するゲート電極(35)と、
前記ソース領域(12)に接続するソース電極(41)と、
前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、
前記ソース領域(12)は、
前記ソース電極(41)に接続するソースコンタクト領域(12a)と、
前記チャネル領域に隣接するソースエクステンション領域(12b)と、
前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)とは第１導電型の不純物濃度が異なるソース抵抗制御領域(15a)とを含み、
前記ソースコンタクト領域(12a)と前記ソースエクステンション領域(12b)は同じ不純物濃度分布を有しており、
前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしている
ことを特徴とする半導体装置。
【請求項２】
半導体基板(1a)と、
前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、
前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、
前記ウェル領域(20)を貫通するように形成されたトレンチ(110)と、
前記ウェル領域(20)内の表層部および前記トレンチ(110)の側壁に形成された第１導電型のソース領域(12)と、
前記ソース領域(12)と前記ドリフト層(2)とに挟まれた前記ウェル領域(20)の部分であって、前記トレンチ(110)の側壁の部分であるチャネル領域と、
前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)および前記チャネル領域に跨って延在するゲート電極(35)と、
前記ソース領域(12)に接続するソース電極(41)と、
前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、
前記ソース領域(12)は、
前記ソース電極(41)に接続するソースコンタクト領域(12a)と、
前記チャネル領域に隣接するソースエクステンション領域(12b)と、
前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)とは第１導電型の不純物濃度が異なるソース抵抗制御領域(15a)とを含み、
前記ソースコンタクト領域(12a)と前記ソースエクステンション領域(12b)は同じ不純物濃度分布を有しており、
前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしている
ことを特徴とする半導体装置。
【請求項３】
前記ソース抵抗制御領域(15a)において、第１導電型の不純物濃度分布は、前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)へ向けて連続的に変化している
請求項１または請求項２記載の半導体装置。
【請求項４】
前記ソース抵抗制御領域(15a)の第１導電型の不純物濃度は、前記ソースエクステンション領域(12b)およびソースコンタクト領域(12a)の第１導電型の不純物濃度よりも１桁以上小さい
請求項１または請求項２記載の半導体装置。
【請求項５】
前記ソース抵抗制御領域(15a)のシート抵抗は、前記ソースエクステンション領域(12b)およびソースコンタクト領域(12a)のシート抵抗よりも高い
請求項１または請求項２記載の半導体装置。
【請求項６】
前記ソース抵抗制御領域(15a)における前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)へ向かう方向の長さは均一である
請求項１または請求項２記載の半導体装置。
【請求項７】
前記ソース抵抗制御領域(15a)における前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)までの長さは、前記チャネル領域の長さの２倍以下である
請求項１または請求項２記載の半導体装置。
【請求項８】
前記ソースエクステンション領域(12b)、前記ソース抵抗制御領域(15a)および前記ソースコンタクト領域(12a)は、前記トレンチ(110)の側壁に存在する
請求項２記載の半導体装置。
【請求項９】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型の不純物をイオン注入することによりウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に第１導電型の不純物をイオン注入することよりソース領域(12)を形成する工程と、
（ｃ）前記ウェル領域(20)に隣接する前記半導体層(2)の部分であるＪＦＥＴ領域(11)、前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域および前記ソース領域(12)に跨がるように、前記半導体層(2)上にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｄ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成するイオン注入工程と、
（ｂ−２）前記チャネル領域に隣接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成するイオン注入工程と、
（ｂ−３）前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)とに挟まれた前記ソース領域(12)の部分であるソース抵抗制御領域(15a)を形成するイオン注入工程と、を含み、
前記工程（ｂ−１）及び（ｂ−２）は同時に行われる
ことを特徴とする半導体装置の製造方法。
【請求項１０】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型の不純物をイオン注入することによりウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に第１導電型の不純物をイオン注入することよりソース領域(12)を形成する工程と、
（ｃ）前記ソース領域(12)および前記ウェル領域(20)を貫通して前記ウェル領域(20)の下の前記半導体層(2)に達するトレンチ(110)を形成する工程と、
（ｄ）前記トレンチ(110)の側壁に露出した、前記ソース領域(12)、前記半導体層(2)、および当該ソース領域(12)と当該半導体層(2)との間の前記ウェル領域(20)の部分であるチャネル領域に跨がるように、前記トレンチ(110)の側壁にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｅ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成するイオン注入工程と、
（ｂ−２）前記チャネル領域の上に接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成するイオン注入工程と、
（ｂ−３）前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)とに挟まれた前記ソース領域(12)の部分であるソース抵抗制御領域(15a)を形成するイオン注入工程と、を含み、
前記工程（ｂ−１）及び（ｂ−２）は同時に行われる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、
（ｂ−４）前記ソース抵抗制御領域(15a)の形成領域上に、前記工程（ｂ−２）のイオン注入で不純物の一部が貫通する薄いマスク(101b)を形成する工程を含み、
前記工程（ｂ−１）、（ｂ−２）及び（ｂ−３）は、前記工程（ｂ−４）の後に同時に行われる
請求項９または請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ−４）で形成される前記マスク(101c)はテーパー形状である
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）は、
（ｂ−４）前記ソース抵抗制御領域(15a)の形成領域上に、前記（ｂ−１）及び（ｂ−２）のイオン注入における前記半導体層(2)内での不純物の横方向の広がりの和よりも狭いマスク(100cN)を形成する工程を含み、
前記工程（ｂ−３）は、前記マスク(100cN)を挟んで前記工程（ｂ−１）及び（ｂ−２）のイオン注入を行うことにより実施される
請求項９または請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、
（ｂ−４）前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)の形成領域が開口され、前記ソース抵抗制御領域(15a)の形成領域を覆う第１のマスク(100d,100dN)を形成する工程を含み、
前記工程（ｂ−１）及び（ｂ−２）のイオン注入は前記第１のマスク(100d,100dN)を用いて行われ、
前記工程（ａ）は、
（ａ−１）前記第１のマスク(100d,100dN)の側面を後退させることにより第２のマスク(100d)を形成する工程と、
（ａ−２）前記第２のマスク(100d)を用いたイオン注入により前記ウェル領域(20)を形成する工程とを含み、
前記工程（ａ−１）において、前記第１のマスク(100d,100dN)における前記ソース抵抗制御領域(15a)の形成領域を覆う部分(100dN)は除去される
請求項９または請求項１０記載の半導体装置の製造方法。
【請求項１５】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型のウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に、第１導電型のソース領域(12)を形成する工程と、
（ｃ）前記ソース領域(12)および前記ウェル領域(20)を貫通して前記ウェル領域(20)の下の前記半導体層(2)に達するトレンチ(110)を形成する工程と、
（ｄ）前記トレンチ(110)の側壁に露出した、前記ソース領域(12)、前記半導体層(2)、および当該ソース領域(12)と当該半導体層(2)との間の前記ウェル領域(20)の部分であるチャネル領域に跨がるように、前記トレンチ(110)の側壁にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｅ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記チャネル領域の上に接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成する工程と、
（ｂ−２）前記ソースエクステンション領域(12b)の上に接し、前記ソースエクステンション領域(12b)とは第１導電型の不純物濃度が異なるソース抵抗制御領域(15a)を形成する工程と、
（ｂ−３）前記ソース抵抗制御領域(15a)の上に接し、前記ソース抵抗制御領域(15a)とは第１導電型の不純物濃度が異なり、前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
【請求項１６】
前記工程（ｂ−１）、（ｂ−２）および（ｂ−３）は、第１導電型の半導体をエピタキシャル成長させることにより行われる
請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ−１）および（ｂ−２）は、第１導電型の半導体をエピタキシャル成長させることにより行われ、
前記工程（ｂ−３）は、前記工程（ｂ−２）で形成された前記ソース抵抗制御領域(15a)の上層部に、第１導電型の不純物をイオン注入することにより行われる
請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ−１）、（ｂ−２）および（ｂ−３）は、前記工程（ａ）で形成された前記ウェル領域(20)の上層部に、第１導電型の不純物をイオン注入することにより行われる
請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）は、第２導電型の半導体をエピタキシャル成長させることにより行われる
請求項１５から請求項１８のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を母材とした半導体素子は、高耐圧・低損失を実現できるデバイスとして注目されている。特に、金属／絶縁体／半導体接合の電界効果型トランジスタ（Metal-Oxide Semiconductor Field Effect Transistor；ＭＯＳＦＥＴ）は、パワーエレクトロニクスへの応用の観点から高信頼性化が求められている。【０００３】
例えば、そのような半導体素子を、インバータ回路などに適用し、誘導性負荷や抵抗性負荷を動作させているときに、アーム短絡などの負荷短絡が生じて、オン状態の素子のドレインに電源電圧である高電圧が印加されると、当該素子に大電流が流れる状態になる。この状態では、素子には定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければ素子破壊に至る。【０００４】
これを未然に防ぐためには、素子破壊が発生する前に、過剰なドレイン電流（過電流）を検知し、それに応じてゲート電極へのオフ信号を入力してドレイン電流を遮断する必要がある。そのため、素子には、負荷短絡等の発生から過電流を検知してゲート電極へのオフ信号入力までの時間以上に渡って、素子破壊が発生しないロバスト性が求められる。すなわち、短絡耐量が高いことが強く望まれる。なお、短絡耐量は、負荷短絡等が生じてから素子破壊に至るまでに要する時間として定義される。【０００５】
特許文献１には、典型的なパワーデバイスであるＩＧＢＴ（Insulated Gate Bipolar Transistor）の短絡耐量を向上させる技術が開示されている。特許文献１のＩＧＢＴでは、オン電流の経路となるエミッタ層が、高抵抗なエミッタ層（高抵抗領域）と低抵抗なエミッタ層（低抵抗領域）とがエミッタ電極とチャネル領域との間に互いに並列接続するように交互に配設された構造となっている。この構成によれば、負荷短絡が生じたときにエミッタ層を流れる電子電流による電圧降下が大きくなり、飽和電流値が下がるため、短絡耐量を向上する。さらに、低抵抗領域が、エミッタ電極とエミッタ層との間のコンタクト抵抗を低くするため、低いオン電圧も実現される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３３２５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のようにエミッタ層を並列接続した高抵抗領域及び低抵抗領域で構成すると、エミッタ層全体の抵抗値はおよそ低抵抗領域の抵抗値によって支配される。そのため、チャネル領域からエミッタ電極までの電圧降下があまり大きくならず、飽和電流を下げる効果が充分に得られない場合も考えられる。さらに、エミッタ電極は低抵抗領域だけでなく高抵抗領域にも接続されるため、実効的なコンタクト抵抗は、低抵抗領域だけの場合に比べると高くなる。【０００８】
本発明は以上のような問題を解決するためになされたものであり、チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ることができ、且つ、ソース電極とソース領域とのコンタクト抵抗を低く維持できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板(1a)と、前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、前記ウェル領域(20)内の表層部に形成された第１導電型のソース領域(12)と、前記ウェル領域(20)に隣接する前記ドリフト層(2)の部分であるＪＦＥＴ領域(11)と、前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域と、前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)、前記チャネル領域および前記ＪＦＥＴ領域(11)に跨って延在するゲート電極(35)と、前記ソース領域(12)に接続するソース電極(41)と、前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、前記ソース領域(12)は、前記ソース電極(41)に接続するソースコンタクト領域(12a)と、前記チャネル領域に隣接するソースエクステンション領域(12b)と、前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)とは第１導電型の不純物濃度が異なるソース抵抗制御領域(15a)とを含み、前記ソースコンタクト領域(12a)と前記ソースエクステンション領域(12b)は同じ不純物濃度分布を有しており、前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしているものである。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、チャネル領域とソース電極との間に、ソース抵抗制御領域が直列に挿入された構造を有するため、半導体装置の負荷短絡時にソース領域の電圧降下を調整できる。その電圧降下を大きくすると、半導体装置の飽和電流値が下がり、短絡耐量が向上する。またソース領域におけるソース電極との接続部分には、ソース抵抗制御領域は形成されず、低抵抗なソースコンタクト層が形成されているので、ソース電極とソース領域とのコンタクト抵抗を低く維持できる。またソース抵抗制御領域を、低抵抗なソースコンタクト領域及びソースエクステンション領域の間に配設することで、ソース抵抗制御領域の長さを精度よく規定できる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の上面図である。
【図２】実施の形態１に係る半導体装置のドリフト層の表面構造を示す上面図である。
【図３】実施の形態１に係る半導体装置の周辺部における縦断面図である。
【図４】実施の形態１に係る半導体装置のユニットセルのドリフト層の表面構造を示す上面図である。
【図５】実施の形態１に係る半導体装置のユニットセルの変形例を示す上面図である。
【図６】実施の形態１に係る半導体装置のユニットセルのレイアウトを示す上面図である。
【図７】実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。
【図８】実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１５】実施の形態１に係る半導体装置の製造工程における、ソースコンタクト領域およびソースエクステンション領域を形成するための注入マスクの電子顕微鏡写真を示す図である。
【図１６】実施の形態１に係る半導体装置の製造方法の変形例を示す縦断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法の変形例を示す縦断面図である。
【図１８】実施の形態１に係る半導体装置の変形例を示す縦断面図である。
【図１９】実施の形態１に係る半導体装置の電流−電圧特性を示す図である。
【図２０】実施の形態１に係る半導体装置の電気的特性の一覧を示す図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２２】実施の形態２に係る半導体装置のソース領域における第１導電型の不純物濃度分布の数値計算結果を示す図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２５】実施の形態２に係る半導体装置のソース領域における第１導電型の不純物濃度分布の数値計算結果を示す図である。
【図２６】実施の形態２に係る半導体装置のソース領域における第１導電型の不純物濃度分布の数値計算結果を示す図である。
【図２７】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２８】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２９】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図３０】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図３１】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３２】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３３】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３４】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３５】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３６】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３７】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３８】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図３９】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図４０】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４１】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４２】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４３】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４４】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４５】実施の形態５に係る半導体装置の製造方法を示す縦断面図である。
【図４６】実施の形態５に係る半導体装置のソース領域及びウェル領域における不純物濃度分布の数値計算結果を示すグラフである。
【発明を実施するための形態】
【００１２】
以下の実施の形態では、不純物の導電型の定義として、「第１導電型」をｎ型、「第２導電型」をｐ型とするが、この定義は逆でもよい。つまり「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
【００１３】
また、本明細書では、個々の半導体素子を狭義の意味で「半導体装置」と称しているが、例えば、リードフレーム上に、半導体素子のチップ、当該半導体素子に逆並列に接続するフリーホイールダイオード及び当該半導体素子のゲート電極に電圧を印加する制御回路と搭載して、一体的に封止して成る半導体モジュール（例えば、インバータモジュールなどのパワーモジュール）も、広義の意味で「半導体装置」に含まれる。
【００１４】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置である炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す図である。また図２は、当該半導体装置の半導体層の最表面の構成を示す図である。つまり、当該半導体装置は、図２に示す半導体層の上に、図１に示す各要素が形成されて構成されている。
【００１５】
図１のように、半導体装置のチップ５の上面には、ソースパッド（ソース電極）４１、ゲート配線４４及びゲートパッド４５が形成されている。ゲートパッド４５は、チップ５の１辺の中央近傍に配設される。ゲート配線４４はゲートパッド４５に接続しており、ソースパッド４１の周囲を囲むように形成される。
【００１６】
図２の点線で囲まれた領域７は、ＭＯＳＦＥＴの複数のユニットセル１０が並列配置される能動領域７であり、ソースパッド４１は、その能動領域７の上方を覆うように形成されている。
【００１７】
ゲートパッド４５には、ゲート配線４４を介してユニットセル１０のゲート電極が接続しており、外部の制御回路（不図示）からゲートパッド４５に印加されたゲート電圧は、各ユニットセル１０のゲート電極に伝達される。同様に、ソースパッド４１には、各ユニットセル１０のソース領域が接続している。
【００１８】
図２に示すように、能動領域７の外側の領域（終端領域）には、後述する終端ウェル領域２１、終端低抵抗領域２８、ＦＬＲ（Field Limiting Ring）領域５０が、能動領域７を取り囲むように形成されている。終端低抵抗領域２８は終端ウェル領域２１の内部に形成されており、ＦＬＲ領域５０は終端ウェル領域２１の外端に形成されている。さらに、ＦＬＲ領域５０から離間して、ＦＬＲ領域５０の外側を囲むように、フィールドストップ領域１３が形成されている。フィールドストップ領域１３の外周は、チップ５の端部にまで及んでいる。
【００１９】
なお、半導体装置の実際の製品では、チップ５に、外部の保護回路を動作させるための温度センサや電流センサ用の各電極が配設されることが多いが、それらの電極は本発明との関連が薄いため、本実施の形態では省略している。また、ゲートパッド４５、ゲート配線４４及びソースパッド４１のレイアウトは図１に示したものに限られない。それらの形状、個数等は、製品によって多種多様である。温度センサ及び電流センサ用の電極の有無や、各電極のレイアウトは本発明の効果にあまり影響しないため任意でよい。
【００２０】
図３は、実施の形態１に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の周辺部の構成を模式的に示す縦断面図であり、図１に示すＡ１−Ａ２断面に対応している。同図には、最外周のユニットセル１０と、その外側の終端領域が示されている。
【００２１】
図３に示すように、当該ＭＯＳＦＥＴは、第１導電型（ｎ型）の炭化珪素で形成された半導体基板１ａと、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（炭化珪素半導体層）とから成るエピタキシャル基板を用いて形成されている。半導体基板１ａの裏面側には、半導体基板１ａとオーミック接続するオーミック電極４２を介して、ドレイン電極４３が形成されている。
【００２２】
ドリフト層２において、能動領域７の表層部には、第２導電型（ｐ型）の複数のウェル領域２０が選択的に形成されている。ドリフト層２の表層部におけるウェル領域２０に隣接する部分１１は「ＪＦＥＴ領域」と呼ばれる。
【００２３】
ウェル領域２０の表層部には、第１導電型のソース領域１２が選択的に形成されている。ウェル領域２０におけるソース領域１２とＪＦＥＴ領域１１との間の部分はＭＯＳＦＥＴがオンするときにチャネルが形成される領域であり、「チャネル領域」と呼ばれる。
【００２４】
図３に示すように、ソース領域１２は、いずれも第１導電型のソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５ａから成っている。ソースコンタクト領域１２ａは、それとオーミック接続するオーミック電極４０を介してソースパッド４１に接続される。ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａの外側を囲むように形成される。ソースエクステンション領域１２ｂは、ソース抵抗制御領域１５ａの外側を囲むように形成される。ソースエクステンション領域１２ｂはソース領域１２の最外周部であり、チャネル領域に隣接する。
【００２５】
ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも不純物濃度が低く設定されている。ソースコンタクト領域１２ａの不純物濃度とソースエクステンション領域１２ｂの不純物濃度は同程度でよい。後述するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。
【００２６】
ソースコンタクト領域１２ａの内側には、オーミック電極４０を介してソースパッド４１に接続する第２導電型のウェルコンタクト領域２５が形成されている。ウェルコンタクト領域２５は、ソースコンタクト領域１２ａを貫通して、ウェル領域２０に達しており、ソースパッド４１とウェル領域２０とを電気的に接続している。
【００２７】
ゲート電極３５は、ドリフト層２上にゲート絶縁膜３０を介して形成され、ソースエクステンション領域１２ｂ、ウェル領域２０（チャネル領域）及びＪＦＥＴ領域１１に跨って延在する。ソース領域１２を構成する３つの領域のうち、ソースエクステンション領域１２ｂが、ゲート絶縁膜３０及びゲート電極３５と共にＭＯＳ構造を形成する。
【００２８】
一方、能動領域７の外側の領域（終端領域）には、ドリフト層２の表層部に、第２導電型の終端ウェル領域２１が形成されている。終端ウェル領域２１の表層部には、オーミック電極４０を介してソースパッド４１に接続する、第２導電型の終端低抵抗領域２８が形成される。よって、ソースパッド４１は、ソースコンタクト領域１２ａと接続されると共に、ウェルコンタクト領域２５及び終端低抵抗領域２８を介してウェル領域２０及び終端ウェル領域２１にも電気的に接続される。なお、終端ウェル領域２１とウェル領域２０とは同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。
【００２９】
終端ウェル領域２１の外周部には、第２導電型のＦＬＲ領域５０が、ドリフト層２の表層部に形成される。さらに、ＦＬＲ領域５０の外側を囲むように、第１導電型のフィールドストップ領域１３が、終端ウェル領域２１から離間した位置に形成される。
【００３０】
ドリフト層２における終端領域の表面には、ゲート絶縁膜３０が形成されない部分にフィールド酸化膜３１が形成されている。ゲート電極３５の一部は、フィールド酸化膜３１上にまで延在しており、その部分でゲート電極３５とゲート配線４４との接続がなされる。
【００３１】
ゲート電極３５上は層間絶縁膜３２で覆われており、ソースパッド４１、ゲート配線４４及びゲートパッド４５はその上に形成される。そのため、層間絶縁膜３２には、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるコンタクトホール（ソースコンタクトホール）、並びに、ゲート配線４４をゲート電極３５に接続させるコンタクトホール（ゲートコンタクトホール）が形成される。
【００３２】
図４は、ユニットセル１０の最表面部の平面構造を模式的に示す図である。先に述べたように、ユニットセル１０は、ソース領域１２が、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びその間のソース抵抗制御領域１５ａという３つの領域から構成されている。
【００３３】
図４のソースコンタクト領域１２ａ内に示されている点線は、ソースパッド４１をユニットセル１０に接続させるオーミック電極４０の形成領域（コンタクトホール）を示している。オーミック電極４０は、上記３つの領域のうち、ソースコンタクト領域１２ａのみに接触している。よって、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ及びソースエクステンション領域１２ｂは、オーミック電極４０とウェル領域２０のチャネル領域との間に直列接続されることになる。なお、ソースコンタクト領域１２ａは、不純物濃度が高いため、オーミック電極４０との間でコンタクト抵抗の低いオーミック接触を実現している。
【００３４】
ＭＯＳＦＥＴのオン動作時もしくは負荷短絡時において、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１及びウェル領域２０の表面部（チャネル領域）に形成されたチャネル領域を通り、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５ａ及びソースコンタクト領域１２ａを通ってオーミック電極４０からソース電極４１へと抜けるという経路を流れる。
【００３５】
各ユニットセル１０において、ソース抵抗制御領域１５ａは、オン電流が流れる方向、すなわちソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の長さ（電流の経路長）が均一になるように形成される。特に、ソースコンタクト領域１２ａの外周（ソース抵抗制御領域１５ａの内周）及びソースエクステンション領域１２ｂの内周（ソース抵抗制御領域１５ａの外周）の各コーナー部がラウンド形状になっており、ソースコンタクト領域１２ａの外周曲率半径中心と、ソースエクステンション領域１２ｂの内周曲率半径中心とが同じになっている。このようにユニットセル１０内でソース抵抗制御領域１５ａの長さを均一にすると、ソース抵抗のバラツキが抑えられる。それにより、短絡電流などの過剰の電流が瞬時に印加されたときに特定の部分に電流が集中することが防止でき、半導体装置の信頼性を高めることができる。この効果を示す実験結果については後述する。
【００３６】
また、ソースエクステンション領域１２ｂの外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにしてもよい。この場合は、ソースエクステンション領域１２ｂの寄生抵抗がユニットセル１０内で均一化される。
【００３７】
さらに、ウェル領域２０の外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにして、チャネル長を均一化してもよい。この場合、チャネル抵抗が均一化され、素子特性及び電流分布のバラツキが抑制され、一層信頼性の高いユニットセル１０構造となる。
【００３８】
なお、図４では、四角形の平面構造を有するユニットセル１０を示したが、ユニットセル１０の形状は任意でよく、例えば六角形や八角形、円形などでもよい。またＭＯＳＦＥＴは複数のユニットセル１０から成るセル構造でなくてもよく、例えば図５に示すような櫛形の構造であってもよい。一般的に、櫛形構造は形成が容易であるが、セル構造に比べてチャネル幅密度が低いため、素子のオン抵抗が比較的高くなる。
【００３９】
また、本実施の形態では、複数のユニットセル１０が、図６のようにマトリクス状に配置されるものと仮定するが、例えば、図７のようにユニットセル１０を互い違いに（千鳥状に）配置してもよい。
【００４０】
また図６の配置では、ＭＯＳＦＥＴのドレイン電極に逆バイアスが印加されたとき、各ウェル領域２０のコーナー部上のゲート絶縁膜に高電界が発生しやすく、半導体装置の信頼性に影響を与える場合がある。そこで、図８のように、ウェル領域２０のコーナー部同士間を橋渡しするように、第２導電型のウェルブリッジ領域２３を形成してもよい。ウェルブリッジ領域２３はウェル領域２０とは別の工程で形成してもよいが、ウェル領域２０を形成するイオン注入で同時に形成すればマスクパターン形成工程及びイオン注入工程の増加が抑えられ、半導体装置の製造コストを削減できる。
【００４１】
次に、実施の形態１に係る半導体装置（炭化珪素ＭＯＳＦＥＴ）の製造方法を説明する。図９〜図１４は当該製造方法を説明するための工程図である。図９〜図１４は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図９〜図１４は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面（図１のＢ１−Ｂ２線に沿った断面）を示している。
【００４２】
まず、第１導電型の炭化珪素からなる半導体基板１ａを用意する。半導体基板１ａには炭化珪素の他、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いても良い。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。半導体基板１ａの面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜していなくてもよい。半導体基板１ａの厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。
【００４３】
続いて、半導体基板１ａ上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３程度とし、その厚みは３μｍ〜２００μｍとした。
【００４４】
ドリフト層２の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、意図的に、例えば表面近傍で不純物濃度を高くしてもよいし、逆に低くしてもよい。ドリフト層２の表面近傍の不純物濃度を高くした場合、後に形成するＪＦＥＴ領域１１の抵抗を低減する効果や、チャネル移動度が向上する効果が得られる他、素子のしきい値電圧を低く設定することができる。また、それを低くした場合、素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。
【００４５】
その後、図９のように、写真製版処理により加工した注入マスク１００ａ（例えばレジストやシリコン酸化膜）を形成し、それを用いた選択的なイオン注入により、第２導電型のウェル領域２０を形成する。またこれと同時に、終端領域（不図示）に終端ウェル領域２１を形成する。イオン注入時には、半導体基板１ａは１００℃〜８００℃で加熱されることが好ましいが、過熱されていなくてもよい。また、イオン注入する不純物（ドーパント）は、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。
【００４６】
ウェル領域２０の底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、ウェル領域２０の最大不純物濃度はドリフト層２の表面近傍の不純物濃度を超え、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。但し、ドリフト層２の最表面近傍に限っては、チャネル領域の導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回るようにしてもよい。
【００４７】
さらに、終端領域（不図示）に第２導電型のＦＬＲ領域５０を形成する。ＦＬＲ領域５０も、写真製版処理により加工したマスク（レジストまたはシリコン酸化膜など）を用いた選択的なイオン注入によって形成される。
【００４８】
次に、図１０のように、写真製版処理により加工した注入マスク１００ｂ，１００ｂＮ（レジストまたはシリコン酸化膜）を用いた選択的なイオン注入により、第１導電型のソースコンタクト領域１２ａと、第１導電型のソースエクステンション領域１２ｂを形成する。またこれと同時に、終端領域（不図示）に第１導電型のフィールドストップ領域１３を形成する。
【００４９】
ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの底の深さは、ウェル領域２０の底を超えないように設定される。またそれらの不純物濃度は、各領域内でウェル領域２０の不純物濃度を超えており、例えばその最大不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
【００５０】
ここで、ソースコンタクト領域１２ａの形成領域とソースエクステンション領域１２ｂの形成領域との間の注入マスク１００ｂＮは、この後形成されるソース抵抗制御領域１５ａの長さＬＮ０を規定する。ＬＮ０は、例えば０．１μｍ〜１０μｍであるが、ユニットセル１０のセルピッチを過剰に大きくせずに、チャネル幅密度の低下を抑える上で、０．１μｍ〜１μｍの範囲が有効である。
【００５１】
図１５に、本工程に用いられる注入マスク１００ｂ，１００ｂＮの電子顕微鏡写真を示す。注入マスク１００ｂ，１００ｂＮを用いた選択的なイオン注入により、注入マスク１００ｂ，１００ｂＮの間にソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂが形成される。図１５では、注入マスク１００ｂＮの外周のコーナー部及び内周のコーナー部がラウンド状になっており、注入マスク１００ｂＮの外周曲率半径中心と内周曲率半径中心とが同じになっていることが観察される。注入マスク１００ｂＮをそのような形状にすることによって、ソースコンタクト領域１２ａの外周（ソース抵抗制御領域１５ａの内周）及びソースエクステンション領域１２ｂの内周（ソース抵抗制御領域１５ａの外周）の各コーナー部はラウンド形状になり、さらにソースコンタクト領域１２ａの外周曲率半径中心とソースエクステンション領域１２ｂの内周曲率半径中心とが同じになる。その結果、ユニットセル１０内でＬＮ０を均一にすることができる。なお、図１５に示した例では、ＬＮ０の長さは０．７μｍとなっている。
【００５２】
ところで、当該ＭＯＳＦＥＴが微細化され、ソースエクステンション領域１２ｂやソースコンタクト領域１２ａの各長さ、及びＬＮ０が１μｍ以下程度に縮小されると、注入マスクを図１０に示した注入マスク１００ｂ，１００ｂＮのような形状に加工するのが困難になることが考えられる。注入マスクとしての機能を確保するにはマスク厚さを十分に確保する必要があるため、マスクパターンのアスペクト比がより一層高くなるためである。特に、ソース抵抗制御領域１５ａの形成領域上に形成する注入マスク１００ｂＮはアスペクト比が高くなるため、形成困難になる。
【００５３】
その場合は、図１１に示すように、ソース抵抗制御領域１５ａの形成領域上に、シリコン酸化膜や多結晶シリコンなどからなる注入マスク１０１ａを専用の微細パターン形成用レジスト等を用いて形成し、その後に、マスクパターンのアスペクト比が比較的低くてよい注入マスク１００ｂのパターニングを行うとよい。この注入マスク１００ｂ，１０１ａから成る複合マスクを用いれば、ソースエクステンション領域１２ｂ、ソースコンタクト領域１２ａ、及びソース抵抗制御領域１５ａの各長さの縮小化を容易に実現できる。
【００５４】
次に、図１２のように、写真製版処理により加工された注入マスク１００ｃ（例えばレジスト）を用いた選択的なイオン注入を行い、第１導電型のソース抵抗制御領域１５ａを形成する。ソース抵抗制御領域１５ａの第１導電型の不純物濃度は、ウェル領域２０の最表面の第２導電型不純物濃度を超えており、例えば１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の範囲内、より好ましくは１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲内に設定される。
【００５５】
ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも第１導電型の不純物濃度が低く設定される。例えば、ソース抵抗制御領域１５ａとソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂとの第１導電型の不純物濃度が、１０〜１０００倍程度異なるようにする。この場合、シート抵抗も１０〜１０００倍程度異なるようになる。
【００５６】
本願発明では、ソース領域１２内に第１導電型の不純物濃度が低いソース抵抗制御領域１５ａを挿入することにより、意図的にソース領域１２の抵抗を制御された形で増加させ、特にＭＯＳＦＥＴのオン抵抗程度からそれ以上の変調効果を得ている。一方、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂは、ＭＯＳＦＥＴの寄生抵抗の低減、さらにはオーミック電極４０とのコンタクト抵抗の低減を図るために、第１導電型の不純物濃度を高めてシート抵抗を下げている。
【００５７】
シート抵抗の大きいソース抵抗制御領域１５ａを得るために、ソース抵抗制御領域１５ａにおける第１導電型の不純物濃度は、上記のようにソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂのそれの１／１０〜１／１０００程度でよい。また、ソース抵抗制御領域１５ａの基板深さ方向の厚みは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの基板深さ方向の厚みよりも薄くてよい。
【００５８】
このようにソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂに対して不純物濃度が充分小さく、厚さも薄い。よって、図１２のようにソース抵抗制御領域１５ａをソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂにオーバーラップさせて形成しても、ソースエクステンション領域１２ｂ及びソースコンタクト領域１２ａにおける第１導電型の不純物濃度に大きな影響を与えない。そのため、図１３以降の工程図では、ソース抵抗制御領域１５ａはソースエクステンション領域１２ｂとソースコンタクト領域１２ａの間のみに図示する。ただし、ソース抵抗制御領域１５ａを形成した後のソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂは、厳密にはその一部に第１導電型の不純物濃度が増加した領域（ソース抵抗制御領域１５ａとオーバーラップした領域）を含有することになる。
【００５９】
また図１２のように、ソース抵抗制御領域１５ａの形成領域は、ソースコンタクト領域１２ａとはその全体とオーバーラップし、ソースエクステンション領域１２ｂとはその一部でオーバーラップするように形成するとよい。その場合、ソース抵抗制御領域１５ａを形成する際の注入マスク１００ｃを微細加工する必要がある部分を少なくできる。もちろん、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂの間のみが開口した注入マスクを用いて、ソース抵抗制御領域１５ａを形成してもよい。
【００６０】
次に、ウェル領域２０とソースパッド４１との間の良好な接続を得るために、ウェル領域２０よりも第２導電型の不純物濃度が高いウェルコンタクト領域２５を選択的なイオン注入により形成する。このイオン注入は、１５０℃以上の基板温度で実行されることが望ましい。そうすることで、シート抵抗の低いウェルコンタクト領域２５を形成できる。ウェルコンタクト領域２５は、その底が第２導電型のウェル領域２０に達するように形成する。
【００６１】
また、ウェルコンタクト領域２５の形成と同時に、終端領域（不図示）のウェルコンタクト領域２５に第２導電型の終端低抵抗領域２８を形成する。終端低抵抗領域２８は、ウェルコンタクト領域２５の寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ耐量の優れた終端領域の構造とすることができる。もちろん、終端低抵抗領域２８は、ウェルコンタクト領域２５とは別の工程で形成してもよい。
【００６２】
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。この熱処理時では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１の裏面、並びに半導体基板１ａ及びドリフト層２の各端面を炭素からなる膜で覆った状態で行っても良い。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
【００６３】
続いて、熱酸化によりドリフト層２の表面にシリコン酸化膜（犠牲酸化膜）を形成し、フッ酸により当該酸化膜の除去することにより、表面の変質層を除去して清浄な面を得る。そして、ＣＶＤ（Chemical Vapor Deposition）法などによりドリフト層２上にシリコン酸化膜を形成し、当該シリコン酸化膜に対して能動領域７上を開口するパターニングを行うことにより、能動領域７の外側の領域にフィールド酸化膜３１を形成する。フィールド酸化膜３１の厚さは、０．５μｍ〜２μｍあればよい。
【００６４】
次に、ドリフト層２の表面上にシリコン酸化膜のゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。
【００６５】
そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理及びエッチングによるパターニングを行うことにより、ゲート電極３５を形成する。その結果、図１３に示す構造が得られる。
【００６６】
ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、ｎ形もしくはｐ形の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。
【００６７】
次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるためのコンタクトホール（ソースコンタクトホール）を、層間絶縁膜３２に形成する。また、ゲート配線４４をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）をこれと同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。
【００６８】
続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にオーミック電極４０を形成する。オーミック電極４０は、ソースコンタクト領域１２ａ、ウェルコンタクト領域２５および終端低抵抗領域２８とのオーミック接触を実現する。オーミック電極４０の形成方法としては、ソースコンタクト内を含むドリフト層２の全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させてオーミック電極４０となるシリサイド膜を形成し、その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。
【００６９】
なお、先の工程でゲートコンタクトホールが形成されていれば、ゲートコンタクトホール底にもシリサイドからなるオーミック電極が形成される。先の工程でゲートコンタクトホールが形成されていなければ、引き続いて写真製版処理とエッチングによって、ゲート配線４４によりその後に充填されるべきゲートコンタクトホールを形成する。
【００７０】
オーミック電極４０は、その全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。オーミック電極４０が第１導電型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することがＭＯＳＦＥＴのオン抵抗低減に重要である。一方、オーミック電極４０が第２導電型のウェルコンタクト領域２５に対して充分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のアース電位への固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善の観点から好ましい。オーミック電極４０においてｐ型領域に接続する部分とｎ型領域に接続する部分を作り分けることにより、この両方を実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。
【００７１】
また、ドリフト層２上にオーミック電極４０を形成する過程で、半導体基板１の裏面にも同様の手法で、オーミック電極４２となるシリサイド膜を形成する。オーミック電極４２は半導体基板１ａにオーミック接触し、この後形成するドレイン電極４３と半導体基板１ａとの間で良好な接続を実現する。
【００７２】
続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソースパッド４１、ゲート配線４４およびゲートパッド４５を形成する。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１ａの裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成することにより、図１４に示される構成のＭＯＳＦＥＴが完成する。
【００７３】
図示は省略するが、形成されたＭＯＳＦＥＴ上は、シリコン窒化膜やポリイミドなどの保護膜で覆っていてもよい。この保護膜には、ゲートパッド４５及びソースパッド４１上に開口が設けられ、ゲートパッド４５及びソースパッド４１と外部の制御回路とが接続可能なようにされる。
【００７４】
さらに、保護膜を形成した後に、半導体基板１ａを裏面側から研削して１００μｍ程度の厚みまで薄板化してもよい。この場合は、薄板化後に研削面の清浄化を行い、裏面全面にＮｉを主とした金属膜を成膜した後に、レーザーアニールなどの局所加熱法によって半導体基板１ａの裏面にシリサイド膜を形成することで、オーミック電極４２を形成する。そして上記の工程と同様に、オーミック電極４２上に、ＴｉやＮｉやＡｇやＡｕなどの金属膜から成るドレイン電極４３を形成する。
【００７５】
また、上で説明したソース抵抗制御領域１５ａを形成するイオン注入工程（図１２）の後に、そのときの注入マスク１００ｃを用いて第２導電型の不純物をイオン注入することで、図１６に示すように、ウェル領域２０よりも幅が狭い高不純物濃度ウェル領域２２を形成してもよい。図１７は、高不純物濃度ウェル領域２２を設けた場合のＭＯＳＦＥＴの構造を示している。
【００７６】
高不純物濃度ウェル領域２２は、ウェル領域２０の第２導電型の不純物濃度を高めてそのシート抵抗を低減させることができ、それにより、ＭＯＳＦＥＴのスイッチング動作時における電荷輸送の遅延によるスイッチング損失の低減や、信頼性の向上を図ることができる。高不純物濃度ウェル領域２２の第２導電型の不純物濃度分布は、ドリフト層２の浅い位置で低濃度、深い位置で高濃度であることが望ましい。そうすることにより、第１導電型の不純物濃度が低いソース抵抗制御領域１５ａにおける実効不純物濃度に与える影響を抑えつつ、ウェル領域２０の第２導電型の不純物濃度を高めることができる。高不純物濃度ウェル領域２２の深さは、ウェル領域２０よりも深くても、同じ深さでも、浅くてもよい。
【００７７】
本実施の形態では、本発明が適用される半導体装置の例として、ＭＯＳＦＥＴを示したが、図１８に示すように、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂが用いられるＩＧＢＴに対しても適用可能である。ＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１ｂは「コレクタ領域」となる。エミッタ領域（ソース領域１２）内に、高抵抗な抵抗制御領域（ソース抵抗制御領域１５ａ）を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）およびドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果が得られる。
【００７８】
実施の形態１によれば、ウェル領域２０のチャネル領域から、オーミック電極４０及びソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとは異なる工程で形成されるソース抵抗制御領域１５ａが直列に挿入されるので、ソース抵抗制御領域１５ａの不純物濃度を変化させることにより実効的なソース抵抗を変化させることができる。
【００７９】
短絡耐量の大きさに影響を及ぼすドレイン飽和電流は、チャネルに印加されるゲート／ソース間電圧の２乗に比例するが、本発明のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流の積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、飽和電流は小さくなり、短絡耐量を高くできる。
【００８０】
しかし、ソース抵抗を過大に大きくすると、定格のオン動作時における導通損失を増大させることになり好ましくない。さらに、従来のＭＯＳＦＥＴのように、ソース領域における第１導電型の不純物濃度が横方向に略一様である場合、ソース抵抗を高くすると、ソース領域とソースパッド（オーミック電極）とのコンタクト抵抗が増大することになり、素子の損失がさらに増大する。本発明では、ソースパッド４１に接続するオーミック電極４０は、低抵抗なソースコンタクト領域１２ａにのみ接触し、高抵抗なソース抵抗制御領域１５とは接触しない。よって、オーミック電極４０とソース領域１２とのコンタクト抵抗を低く維持される。従って、オン抵抗の過大な増大を抑えつつ、飽和電流が小さくなるようにソース抵抗を設計することができる。
【００８１】
また、ソース抵抗制御領域１５ａにおける伝導キャリア（電子または正孔）の移動度は、格子散乱の影響を強く受けて高温ほど低くなることが知られている。すなわち、高温ほど電気抵抗は大きくなる。ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも第１導電型の不純物濃度が低いので、高温での電気抵抗の増加率はそれらよりも大きい。素子短絡時には、高ドレイン電流による発熱（ジュール熱）によって破壊直前には１０００Ｋにも及ぶことを本発明者らは確認しているが、本発明では高温になるにつれてソース抵抗制御領域１５ａの抵抗が大きくなり、チャネル領域に印加される実効的なゲート電圧が減少してドレイン電流を低減させる、いわば負帰還が機能する。従って、１０００Ｋ程度まで温度上昇するまでの時間を伸ばすことができ、短絡耐量を大幅に向上できる。
【００８２】
ところで、実施の形態１では、ソースエクステンション領域１２ｂはソースコンタクト領域１２ａと同じ第１導電型の不純物濃度分布を有し、低シート抵抗である。一般に、チャネル領域のソース側の端部は、その直上にゲート絶縁膜３０及びゲート電極３５を有し、さらに該端部はゲート電極３５の端部よりも内側に設置されて、ゲート電極３５とオーバーラップしていることが、チャネル領域とのつなぎ抵抗を低減させるために必要である。
【００８３】
また、ＭＯＳ構造を有する炭化珪素半導体装置の作製においては、従来の珪素を用いた半導体装置の作製で広く適用されているような、ゲート電極を形成後にソース領域の形成の注入と活性化アニールを行う自己整合的なプロセスが適用できないため、ソース領域とゲート電極の各パターニング時の写真製版処理における合わせずれに対する十分なマージンを持って設置される。従って、ソース領域において、ゲート電極とオーバーラップする領域はオン動作時にはキャリアがＭＯＳ界面に蓄積されて低抵抗となるが、ゲート電極とオーバーラップしていない領域は、シート抵抗そのものがソース抵抗に影響を及ぼす。よって、飽和電流低減を目的としてソース領域の全体を高シート抵抗化すると、ゲート電極とオーバーラップしていない領域長が飽和電流の大きさに寄与することになるが、その経路長は、ゲート電極との位置合わせ精度に依存するので、ユニットセル１０内においてソース抵抗のバラツキを生じる場合がある（オーバーラップ量が多いと経路長は短くなりソース抵抗は減少し、オーバーラップ量が少ないと経路長は長くなりソース抵抗は増加する）。これは、飽和電流値のユニットセル１０内におけるアンバランスを招き、好ましくない。
【００８４】
本実施の形態では、ゲート電極３５とオーバーラップするソースエクステンション領域１２ｂは、実効的なゲート電圧低減への影響が少ない程度にシート抵抗が低く設定されている。また、ソース抵抗制御領域１５ａはゲート電極３５とオーバーラップさせていない。ソース抵抗制御領域１５ａの経路長すなわちソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間隔は、一度の写真製版処理（図１０及び図１５）で決定され、位置合わせ精度に依存しない。従って、飽和電流のユニットセル１０内におけるアンバランスが生じることを防止できる。
【００８５】
また、特に炭化珪素を用いたＭＯＳ構造を有する素子においては、注入不純物量が大きい領域に例えば熱酸化を施すと、注入していない領域に比べて酸化速度が増加する増速酸化が起こることが知られている。実施の形態１では、シート抵抗が小さい、すなわち注入不純物量が多いソースエクステンション領域１２ｂがゲート電極３５端部でＭＯＳ構造を形成するため、ゲート絶縁膜３０を熱酸化で形成した場合に、その部分の酸化膜厚を大きくできる。その結果、ゲート電極３５端部でのゲート電界を弱め、より高い信頼性の素子が形成される。このことも、ソース抵抗制御領域１５ａをゲート電極３５とオーバーラップさせていない理由の一つである。
【００８６】
本発明者等は、本実施の形態に係る半導体素子を試作し、その電気的特性を評価する実験を行った。以下、その実験結果を示す。
【００８７】
図１９は、炭化珪素ＭＯＳＦＥＴのドレイン電流密度とドレイン電圧との関係を示すグラフである。同図において、「素子Ａ」は試作した本実施の形態に係る炭化珪素ＭＯＳＦＥＴであり、「素子Ｂ」および「素子Ｃ」は比較対象として作製した従来の炭化珪素ＭＯＳＦＥＴである。また、図２０には、素子Ａ，Ｂ，Ｃそれぞれのチャネル長、しきい値電圧およびオン抵抗を示している（オン抵抗は、ドレイン電流密度が１００Ａ／ｃｍ２のときの値である）。
【００８８】
素子Ａは、ソース抵抗制御領域１５ａを有しており、チャネル長が０．４μｍ、しきい値電圧が２．５Ｖ、オン抵抗が１６ｍΩｃｍ２である。素子Ｂは、ソース抵抗制御領域１５ａを有していないが、チャネル長を素子Ａと同じ０．４μｍとしたものである。素子Ｂは素子Ａとチャネル構造が同じため、しきい値電圧も素子Ａと同等の２．３Ｖである。素子Ｃは、ソース抵抗制御領域１５ａを有していないが、オン抵抗が素子Ａと同等になるようにチャネル長を長くしたものである。具体的には、素子Ｃのチャネル長は０．８μｍであり、オン抵抗は１５ｍΩｃｍ２である。
【００８９】
図２０に示すように、素子Ａは、ソース抵抗制御領域１５ａを有する分だけ、素子Ｂよりもオン抵抗が大きい。また、図１９の実験結果から、素子Ａの方がドレイン電流の飽和特性が優れていることが分かる。これは、素子Ｂでは短チャネル効果により飽和特性の劣化しているのに対し、素子Ａでは、ソース抵抗制御領域１５ａにおける電圧降下により実効的なゲート電圧が減少することによって、短チャネル効果による飽和特性の劣化が抑えられているためと考えられる。
【００９０】
一方、素子Ｃは、素子Ａとオン抵抗は同等であるが、図１９の実験結果から、素子Ａの方が素子Ｃよりもドレイン電流の飽和特性に優れていることが分かる。ＭＯＳＦＥＴでは、高バイアス時に発熱によってＭＯＳチャネル特性が向上（チャネル移動度が増加）する効果が生じる。素子Ｃではその効果によって高バイアス時のドレイン電流が増加するが、素子Ａでは、ソース抵抗制御領域１５ａでの電圧降下によって実効的なゲート電圧が減少することによりその効果が相殺され、ドレイン電流の増加が抑制されるので、素子Ｃよりも優れた飽和特性が得られるものと考えられる。
【００９１】
このように、ソース抵抗制御領域１５ａを有する半導体素子は優れた飽和特性を有していることが確認された。これは短絡耐量の向上を意味しており、本発明の一つの効果が現れたものである。
【００９２】
以上のように、実施の形態１に係る半導体装置によれば、ソース領域１２が、ソースパッド４１に接続するオーミック電極４０に接触するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５ａとが直列に接続した構造を有するため、ソース抵抗制御領域１５ａのシート抵抗に応じたソース抵抗によって、飽和電流を制御することができる。
【００９３】
また、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａは同時に形成され、両者の第１導電型の実効的な不純物濃度分布が等しいので、プロセス工数の削減による製造コストの低減や、微細パターニング形成が不要となることによる製造上の容易さの向上や、両者の間に挟まれたソース抵抗制御領域１５ａの長さの制御が容易にできる。
【００９４】
さらに、ソース抵抗制御領域１５ａにおける第１導電型の不純物濃度分布は、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向に均一であるので、ソース抵抗制御領域１５ａで実現されるソース抵抗の設計値に対する制御性が増し、製造上のロバスト性が向上する。
【００９５】
また、ソース抵抗制御領域１５ａは、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の距離がユニットセル１０内で均一であるので、ユニットセル１０内における電流分布及び負荷短絡時における発熱分布が一様となり、負荷短絡時などの発熱を伴う素子破壊に対する信頼性が向上する。
【００９６】
また、ソース抵抗制御領域１５ａ内の第１導電型の不純物濃度を、ソースエクステンション領域１２ｂまたはソースコンタクト領域１２ａの第１導電型の不純物濃度よりも１桁以上小さくして（１／１０以下にして）、ソース抵抗制御領域１５ａのシート抵抗を高くすることにより、半導体装置のオン抵抗に対して有意なソース抵抗を与えることができ、飽和電流低減と短絡耐量増加の効果を奏する。ソース抵抗制御領域１５ａ内の第１導電型の不純物濃度の深さを、ソースエクステンション領域１２ｂまたはソースコンタクト領域１２ａの第１導電型の不純物濃度よりも浅くしても、ソース抵抗制御領域１５ａのシート抵抗が高くなり、半導体装置のオン抵抗に対して有意なソース抵抗を与えることができ、同様の効果が得られる。
【００９７】
＜実施の形態２＞
実施の形態１では、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するためのイオン注入と、ソース抵抗制御領域１５ａを形成するためのイオン注入とを別の工程で行っていたが、実施の形態２では、それらを１回のイオン注入工程で行う技術を提案する。
【００９８】
図２１は、実施の形態２に係る半導体装置である炭化珪素ＭＯＳＦＥＴの製造方法を説明するための図である。本実施の形態では、実施の形態１で図１１を用いて説明した示した工程において、ソース抵抗制御領域１５ａの形成領域上に形成した注入マスク１０１ａを、図２１のように、その厚みが薄い注入マスク１０１ｂに置き換える。この注入マスク１０１ｂの厚さは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するための第１導電型の不純物のイオン注入時に、その不純物の一部が貫通する程度の厚さとする。
【００９９】
この場合、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するイオン注入の際に、注入マスク１０１ｂを通り抜けた不純物によって、不純物濃度が低く且つ厚さの薄いソース抵抗制御領域１５ａを形成することができる。つまり、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５ａを同時に形成することができる。
【０１００】
図２２は、上記の方法で炭化珪素半導体に形成したソース領域１２における第１導電型の不純物濃度分布を数値計算した結果を示す図である。この数値計算は、注入マスク１０１ｂとしてシリコン酸化膜を用い、その厚さを４５０ｎｍとし、窒素を１１０ｋｅＶで注入したと仮定したものである。注入マスク１０１ｂで覆われていない領域には、約０．３０μｍの深さで最大窒素濃度１×１０１９ｃｍ−３以上の値を有するソースエクステンション領域１２ｂ及びソースコンタクト領域１２ａに相当する領域がそれぞれ得られている。一方、注入マスク１０１ｂの下の領域には、約０．０５μｍの深さで窒素濃度１×１０１６から１×１０１８ｃｍ−３程度の、ソース抵抗制御領域１５ａに相当する領域が得られているのが分かる。
【０１０１】
本実施の形態によれば、ソース抵抗制御領域１５ａを個別に形成する工程を省略できるため、製造工程が簡略化される。
【０１０２】
また、図２３のように、図２１で示した矩形性の高い注入マスク１０１ｂに代えて、側壁が傾斜したテーパー形状の注入マスク１０１ｃを用いてもよい。この場合、ソースコンタクト領域１２ａやソースエクステンション領域１２ｂを形成するイオン注入の際に、注入マスク１０１ｃの傾斜面を通り抜けた不純物によって、ソース抵抗制御領域１５ａが形成される。そのため、形成されるソース抵抗制御領域１５ａの不純物濃度は、横方向に一定にはならず、中央部に向けて連続的に減少する分布となる。注入マスク１０１ｃの厚みと不純物の注入条件は、形成されるソース抵抗制御領域１５ａの中央部が実効的に第１導電型を示すように設定する。なお、このようなソース抵抗制御領域１５ａの不純物濃度分布は、図２１のように矩形性の高い注入マスク１０１ｂを用いて、ドリフト層２の表面に対して斜め方向からのイオン注入を回転させながら行うことによっても形成可能である。
【０１０３】
また、図２４のように、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するための注入マスク１００ｃ，１００ｃＮのうち、ソース抵抗制御領域１５ａの形成領域上に形成する注入マスク１００ｃＮの幅を狭くしてもよい。注入マスク１０１ｃＮの幅は、ソースコンタクト領域１２ａを形成するイオン注入における不純物の横方向の広がりと、ソースエクステンション領域１２ｂを形成するイオン注入における不純物の横方向の広がりとの和よりも小さくし、例えば０．２μｍ程度とする。幅が充分に狭い注入マスク１００ｃＮを形成困難な場合は、やや幅の広い注入マスク１００ｃ，１００ｃＮを形成した後に、トリミングなどの処理によってその幅を縮めてもよい。
【０１０４】
注入マスク１００ｃ，１００ｃＮを用いてソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂを形成するイオン注入を行うと、注入された不純物の横方向散乱により、ドリフト層２の深い位置でソースコンタクト領域１２ａとソースエクステンション領域１２ｂとが接触し、その部分が第１導電型の不純物濃度が低いソース抵抗制御領域１５ａとなる。つまり、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５ａを同時に形成することができる。
【０１０５】
図２５は、上記の方法で炭化珪素半導体に形成したソース領域１２における第１導電型の不純物濃度分布を数値計算した結果を示す図である。この数値計算は、０．２μｍの幅の注入マスクを用いて、窒素を１１０ｋｅＶで注入したと仮定したものである。また図２６は、そのときの深さ０．１９μｍにおける横方向の窒素濃度分布を示している。ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂに相当する領域の窒素濃度がおよそ２×１０１９ｃｍ−３であるのに対し、その間のソース抵抗制御領域１５ａに相当する領域の窒素濃度はそれよりも低く、極小値で１×１０１７ｃｍ−３程度となっている。
【０１０６】
この手法においても、ソース抵抗制御領域１５ａを個別に形成する工程を省略できるため、製造工程が簡略化される効果が得られる。特に、炭化珪素における不純物の熱拡散係数はパワーデバイス用として従来より用いられている珪素における不純物の熱拡散係数に比べて非常に小さく、活性化アニールなどの高温熱処理によっても熱拡散による注入不純物の再分布はほとんど発生せず、注入時の分布をほとんど維持する。従って、図２５や図２６に示すような急峻な不純物分布を素子の最終形状として容易に得ることができる。
【０１０７】
次に、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５ａから成るソース領域１２を、１回のイオン注入工程で形成する他の手法を説明する。
【０１０８】
実施の形態１で図１０を用いて説明した示した工程において、ソース抵抗制御領域１５ａの形成領域上に注入マスク１００ｂＮを形成せずに、図２７のように注入マスク１００ｂのみを形成し、第１導電型の不純物をイオン注入することでソース領域１２を形成する。その後、レジストマスクなどを用いる選択的なエッチングにより、図２８のように、ソース抵抗制御領域１５ａの形成領域の上部にリセス２６を形成し、その部分のソース領域１２を薄くする。つまり、リセス２６はソース領域１２の深さよりも浅くし、リセス２６の底部に第１導電形の領域を残存させる。
【０１０９】
エッチングにより薄くなったソース領域１２の部分（リセス２６底部の第１導電形の領域）は、高抵抗になるため、ソース抵抗制御領域１５ａとして機能することになる。また、両側のエッチングされなかったソース領域１２の部分は、低抵抗に維持されるので、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとして機能することになる。
【０１１０】
このように、当該手法では、イオン注入工程を１回行うだけで、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５ａから成るソース領域１２が形成される。またこの手法によれば、ソース抵抗制御領域１５ａの抵抗値を、リセス２６の幅や深さで制御することができる。
【０１１１】
＜実施の形態３＞
実施の形態３においては、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂを形成するための注入マスクと、ウェル領域２０を形成するための注入マスクとを、１回の写真製版のみを用いて形成する技術を提案する。
【０１１２】
実施の形態３では、ソースエクステンション領域１２ｂ及びソースコンタクト領域１２ａを形成した後に、そのとき用いた注入マスクに対してトリミング処理を行うことにより、ウェル領域２０を形成するためのマスクに加工する。よって本実施の形態では、ウェル領域２０の形成は、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの形成の後に行われる。
【０１１３】
図２９及び図３０は、本実施の形態におけるウェル領域２０、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの形成工程を示す図である。ウェル領域２０の形成に先立って、図２９のように、ソースコンタクト領域１２ａの形成領域及びソースエクステンション領域１２ｂの形成領域上が開口された注入マスク１００ｄ，１００ｄＮを形成し、第１導電型の不純物を注入することで、ソースエクステンション領域１２ｂ及びソースコンタクト領域１２ａを形成する。このとき、ソース抵抗制御領域１５ａの形成領域上に形成される注入マスク１００ｄＮの幅ＬＮ０は、後に形成されるウェル領域２０のチャネル領域の長さ（チャネル長）Ｌｃｈの２倍以下とする。
【０１１４】
そして、図３０のように、エッチングにより注入マスク１００ｄ，１００ｄＮのトリミングを行う。このトリミングは、注入マスク１００ｄＮがレジストである場合には酸素プラズマ処理により、また、注入マスク１００ｄＮがシリコン酸化膜である場合には、ＣＨＦ３ガスなどを用いたドライエッチングや、フッ酸やバッファードフッ酸によるウェットエッチングにより行う。トリミングにおけるエッチング量は、後に作成されるウェル領域２０のチャネル領域の長さＬｃｈ程度とする。注入マスク１００ｄＮは、その幅ＬＮ０がチャネル領域の長さＬｃｈの２倍以下であるので、トリミングにより完全に除去される。
【０１１５】
そして図３０に示すように、トリミングされた注入マスク１００ｄを用いて第２導電型の不純物をイオン注入することで、ウェル領域２０を形成する。ウェル領域２０のチャネル領域の長さＬｃｈは、トリミング量と同程度の長さに自己整合的に形成される。またソース抵抗制御領域１５ａの形成領域上の注入マスク１００ｄＮは除去されているので、当該領域の下方にも一様なウェル領域２０を形成される。その後は実施の形態１で説明した図１２以降の工程を行うことにより、図１４に示したＭＯＳＦＥＴ構造が得られる。
【０１１６】
本実施の形態によれば、ソース抵抗制御領域１５ａの下方にも一様なウェル領域２０を形成できると共に、自己整合的に均一な長さのチャネル領域を形成できるため、オン電流分布やしきい値電圧がユニットセル１０内で一様となり、信頼性の高い半導体装置を得ることができる。
【０１１７】
＜実施の形態４＞
実施の形態４では、本発明をトレンチ形のＭＯＳＦＥＴに適用する。図３１〜図３９は、本実施の形態に係る半導体装置であるトレンチ形の炭化珪素ＭＯＳＦＥＴの製造方法を示す工程図である。これらの図は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図３１〜図３９は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面を示している。
【０１１８】
以下、実施の形態４に係る炭化珪素ＭＯＳＦＥＴの製造方法を説明する。
【０１１９】
まず、実施の形態１と同様に、半導体基板１ａ上にドリフト層２を形成する。そして図９〜図１２を用いて説明した工程と同様の手順で、ドリフト層２へのイオン注入を行い、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５ａから成るソース領域１２を形成する。さらに、選択的なイオン注入により、ウェルコンタクト領域２５を形成する。
【０１２０】
ここで、ウェル領域２０およびソースエクステンション領域１２ｂは、隣接するユニットセル１０間で繋がっていてもよい（つまりＪＦＥＴ領域１１が形成されなくてもよい）。また、ソース抵抗制御領域１５ａは、ソースエクステンション領域１２ｂに対して不純物濃度が充分小さく、ソースエクステンション領域１２ｂの不純物濃度に殆ど影響しないため、ソース抵抗制御領域１５ａもユニットセル１０間で繋げて形成してもよい。すなわち、図９の注入マスク１００ａ、図１０（または図１１）の右側の注入マスク１００ｂ、図１２の注入マスク１００ｃは省略してもよい。その場合、図３１に示す構造が得られる。
【０１２１】
また、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂは、図３１のようにドリフト層２の表面に接していてもよいし、図３２のようにドリフト層２の表面から離間していてもよい。図３２の例では、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂがドリフト層２の内部に埋め込まれるように形成されており、その上層部（ドリフト層２の表面部）に、ソース抵抗制御領域１５ａが、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂに接するように形成されている。
【０１２２】
次に、選択的なエッチングにより、ユニットセル１０の間の領域に、図３３に示すようなトレンチ１１０を形成する。このトレンチ１１０は、ウェル領域２０およびソースエクステンション領域１２ｂに接し、且つ、ウェル領域２０の底よりも深く形成する。トレンチ１１０の側壁には、ソースエクステンション領域１２ｂおよびウェル領域２０が、縦方向（ドリフト層２の表面に垂直な方向、すなわちトレンチ１１０の深さ方向）に並んで露出される。
【０１２３】
トレンチ１１０のコーナー部の形状は、ＭＯＳＦＥＴの動作時における電界集中を低減するために、テーパー形状もしくはラウンド形状となっていることが望ましい。また、トレンチ１１０の側壁は、ドリフト層２の表面に対して垂直に近いことが望ましい。
【０１２４】
続いて、犠牲酸化法やＣＤＥ（Chemical Dry Etching）などによって、トレンチ１１０の側壁面を清浄化した後、実施の形態１と同様の手法により、フィールド酸化膜３１、ゲート酸化膜３０およびゲート電極３５を形成する。
【０１２５】
図３４に示すように、ゲート絶縁膜３０は、トレンチ１１０の内部を含むドリフト層２の表面に形成される。ゲート電極３５は、少なくとも一部がトレンチ１１０内に埋め込まれており、トレンチ１１０の側壁に露出したソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に、ゲート絶縁膜３０を介して隣接するように配設される。つまり、ゲート電極３５は、トレンチ１１０の側壁に露出したソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に跨がって延在する。この場合、ウェル領域２０の下のドリフト層２とソースエクステンション領域１２ｂとに挟まれ、且つ、トレンチ１１０に隣接するウェル領域２０の部分が、当該ＭＯＳＦＥＴのチャネル領域となる。
【０１２６】
ゲート電極３５のパターニングの際に、ゲート電極３５の横方向の端部をトレンチ１１０の外側に位置させると、図３４のようにゲート電極３５の一部がトレンチ１１０に埋め込まれる構成となる。一方、図３５のように、ゲート電極３５をトレンチ１１０の内部（側壁部）のみに残存させ、ゲート電極３５の全体がトレンチ１１０内に埋め込まれるようにしてもよい。
【０１２７】
ゲート電極３５を形成した後は、実施の形態１と同様の手順により、層間絶縁膜３２、オーミック電極４０およびソースパッド４１を形成する。それにより、図３６に示す構成のトレンチ形の炭化珪素ＭＯＳＦＥＴが得られる。
【０１２８】
なお、ソース領域１２を図３２に示した構成とした場合、炭化珪素ＭＯＳＦＥＴの構成は図３７のようになる。また、ゲート電極３５を図３５に示した形状とした場合、炭化珪素ＭＯＳＦＥＴの構成は図３８のようになる。さらに、ソース領域１２を図３２に示した構成とし、且つ、ゲート電極３５を図３５に示した形状とした場合、炭化珪素ＭＯＳＦＥＴの構成は図３９のようになる。
【０１２９】
図３６や図３７のようにゲート電極３５の幅を広くすれば、ゲート電極３５の抵抗値を十分に低くできる利点があるが、トレンチ１１０のエッジ部や、トレンチ１１０底のＭＯＳ構造の部分に高電界が生じやすくなる。
【０１３０】
一方、図３８や図３９のようにゲート電極３５がトレンチ１１０の側壁のみに形成されていれば、上記の高電界の問題を回避できると共に、ゲート電極３５をセルフアラインプロセスで形成できるため、マスク枚数の削減によるコスト低減にも寄与できる。なお、図３８および図３９において、ゲート電極３５はゲート絶縁膜３０を挟んでソースエクステンション領域１２ｂに隣接する（横方向にオーバーラップする）ように形成しているが、このことはＭＯＳＦＥＴのチャネル抵抗の増大を防ぐ観点から重要である。
【０１３１】
このように、本発明はトレンチ型のＭＯＳＦＥＴに対しても適用可能である。この場合も、ウェル領域２０のチャネル領域から、オーミック電極４０及びソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとは異なる工程で形成されるソース抵抗制御領域１５ａが直列に挿入されるので、ソース抵抗制御領域１５ａの不純物濃度を変化させることにより実効的なソース抵抗を変化させることができ、実施の形態１と同様の効果を得ることができる。特に、トレンチ型のＭＯＳＦＥＴは、ＪＦＥＴ領域１１を有しない構造であるため、ＪＦＥＴ効果による飽和電流制御ができないが、本発明を適用することにより、ソース抵抗の制御による飽和電流制御が可能になる。
【０１３２】
＜実施の形態５＞
実施の形態５では、実施の形態４と同様に、本発明をトレンチ形のＭＯＳＦＥＴに適用するが、ソース領域１２の構成を、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ、ソースエクステンション領域１２ｂが縦方向（ドリフト層２の表面に対して垂直な方向、以下「深さ方向」ともいう）に並ぶ積層構造とする。
【０１３３】
図４０〜図４５は、本実施の形態に係る半導体装置であるトレンチ形の炭化珪素ＭＯＳＦＥＴの製造方法を示す工程図である。これらの図は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図４０〜図４５は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面を示している。
【０１３４】
以下、実施の形態５に係る炭化珪素ＭＯＳＦＥＴの製造方法を説明する。
【０１３５】
半導体基板１ａ上にドリフト層２を形成した後、ドリフト層２に、ウェル領域２０、ソース領域１２およびウェルコンタクト領域２５を形成する。本実施の形態では、ソース領域１２は、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａおよびソースエクステンション領域１２ｂが図４０のように深さ方向に並ぶ三層構造となるようにする。
【０１３６】
三層構造のソース領域１２は、エピタキシャル成長法、イオン注入法、あるいは両者の組み合わせによって形成可能である。例えば、ソース領域１２を全てエピタキシャル成長により形成する場合、まず、ウェル領域２０の上にソースエクステンション領域１２ｂとなる第１導電型の半導体を成長させ、その上にソース抵抗制御領域１５ａとなる第１導電型の半導体を成長させ、さらにその上にソースコンタクト領域１２ａとなる第１導電型の半導体を成長させる。これらのエピタキシャル成長工程では、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ、ソースエクステンション領域１２ｂのそれぞれが、所望の不純物濃度および膜厚となるように、形成条件を適宜設定する。
【０１３７】
また例えば、ソースエクステンション領域１２ｂとソース抵抗制御領域１５ａをエピタキシャル成長で形成し、ソースコンタクト領域１２ａをイオン注入で形成してもよい。すなわち、ウェル領域２０の上にソースエクステンション領域１２ｂとなる第１導電型の半導体を成長させ、その上にソース抵抗制御領域１５ａとなる第１導電型の半導体を成長させ、その後、ソース抵抗制御領域１５ａの上層部に第１導電型の不純物をイオン注入してソースコンタクト領域１２ａを形成してもよい。
【０１３８】
なお、ウェル領域２０は、ドリフト層２の上層部に第２導電型の不純物をイオン注入して形成してもよいし、ドリフト層２の上に第２導電型の半導体をエピタキシャル成長させて形成してもよい。また、ウェルコンタクト領域２５は、ソース領域１２を形成した後、イオン注入により形成する。
【０１３９】
ソース抵抗制御領域１５ａをエピタキシャル成長法で形成する場合、ウェル領域２０における第２導電型の不純物量に影響されずに、且つ、イオン注入により生じる欠陥（注入欠陥）のない高品質で低ドープ量のソース抵抗制御領域１５ａを形成することができる。そのため、ソース抵抗制御領域１５ａは、移動度の温度依存性が大きい（高温ほど高抵抗を示す）ものとなる。ソース抵抗制御領域１５ａの移動度の温度依存性が大きいと、素子短絡時などの発熱時に飽和電流を押し下げる効果が大きくなり、ＭＯＳＦＥＴの短絡耐量を向上させる効果が得られる。
【０１４０】
また、エピタキシャル成長法で三層構造のソース領域１２を形成した後、第２導電型の不純物の選択的なイオン注入を追加して行い、図４１のように、ソース抵抗制御領域１５ａおよびソースエクステンション領域１２ｂの一部に重複する第２導電型の追加注入ウェル領域２４を形成してもよい。追加注入ウェル領域２４が形成されることにより、ソース抵抗制御領域１５ａおよびソースエクステンション領域１２ｂの幅（オン電流経路の幅）が狭くなり、ソース抵抗制御領域１５ａの抵抗が増大するため、ＭＯＳＦＥＴの短絡耐量の更なる向上を図ることができる。なお、追加注入ウェル領域２４は、この後形成するトレンチ１１０とは離間する位置に形成する。
【０１４１】
また、三層構造のソース領域１２を、全て第１導電型の不純物のイオン注入で形成してもよい。この場合、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａ、ソースエクステンション領域１２ｂが、それぞれ所望の形成深さおよび不純物濃度となるように、各イオン注入における注入エネルギーおよびドーズ量を適宜設定する。
【０１４２】
この場合、注入マスクを用いることにより、ソース抵抗制御領域１５ａおよびソースエクステンション領域１２ｂの幅を設定できるため、追加注入ウェル領域２４を形成することなく、図４２のようにソース抵抗制御領域１５ａの幅を狭くして、ＭＯＳＦＥＴの短絡耐量の更なる向上を図ることができる。
【０１４３】
図４６は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのウェル領域２０、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５ａをいずれもイオン注入法で形成した場合における、ウェル領域２０およびソース領域１２における不純物濃度分布の数値計算結果を示すグラフである。図４６のグラフの横軸は、図４０のＧ１−Ｇ２線に沿った、ドリフト層２の表面からの深さである。ここでは、第１導電型不純物として窒素（Ｎ）を用い、第２導電型不純物としてアルミニューム（Ａｌ）を用いた例を示している。
【０１４４】
第１導電型の不純物（Ｎ）の濃度が第２導電型の不純物（Ａｌ）の濃度よりも高くなっている、ドリフト層２の表面からの深さが０．３５μｍ程度までの領域が、ソース領域１２に相当する。そのうち、深さ０〜０．１μｍ程度の領域がソースコンタクト領域１２ａであり、深さ０．１〜０．１５μｍ程度の領域がソース抵抗制御領域１５ａであり、深さ０．１５〜０．３５μｍ程度の領域がソースエクステンション領域１２ｂである。また、深さが０．３５〜１．０μｍ程度の領域がウェル領域２０である。
【０１４５】
炭化珪素は不純物の熱拡散係数が非常に小さく、不純物を活性化させる高温熱処理を経ても注入時の分布がほぼ保たれるため、完成したＭＯＳＦＥＴにおいても図４６で示すような不純物分布を容易に得ることができる。なお、ソース抵抗制御領域１５ａにおける実効的な第１導電型の不純物濃度を下げるために、第１導電型の不純物濃度が極小となる深さに（図４６における深さ０．１μｍ程度の位置）、第２導電型の不純物を追加注入してもよい。
【０１４６】
ウェル領域２０、ソース領域１２およびウェルコンタクト領域２５を形成した後は、実施の形態４と同様の手法により、トレンチ１１０、ゲート絶縁膜３０およびゲート電極３５を形成する。このとき、トレンチ１１０は、ソース領域１２およびウェル領域２０を貫通して、ウェル領域２０の下のドリフト層２に達するように形成される。ソース領域１２は、深さ方向にソースコンタクト領域１２ａ、ソース抵抗制御領域１５ａおよびソースエクステンション領域１２ｂが積層した構造であるので、それらのいずれもがトレンチ１１０の側壁に達する構造となる。実施の形態４と同様に、当該ＭＯＳＦＥＴのチャネル領域は、ウェル領域２０の下のドリフト層２とソースエクステンション領域１２ｂとに挟まれ、且つ、トレンチ１１０に隣接するウェル領域２０の部分となる。
【０１４７】
本実施の形態では、ゲート電極３５の全体がトレンチ１１０内に埋め込まれるようにする。このとき、ゲート電極３５は、ソースエクステンション領域１２ｂの一部とオーバーラップさせるが、ソース抵抗制御領域１５ａとはオーバーラップさせない（図４３参照）。つまり、ゲート電極３５は、ソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に跨がるように延在することになる。ゲート電極３５がソースエクステンション領域１２ｂとオーバーラップすることで、ＭＯＳＦＥＴのチャネル抵抗の増大を防止できる。また、ゲート電極３５がソース抵抗制御領域１５ａにオーバーラップしないことで、ソース抵抗制御領域１５ａによる本発明の効果がゲートバイアスに依存しないようにできる。
【０１４８】
その後は、実施の形態１と同様の手順により、層間絶縁膜３２、オーミック電極４０およびソースパッド４１を形成することにより、図４３に示す構成のトレンチ形の炭化珪素ＭＯＳＦＥＴが得られる。
【０１４９】
なお、ソース領域１２を図４１に示した構成とした場合、炭化珪素ＭＯＳＦＥＴの構成は図４４のようになる。また、ゲート電極３５を図４２に示した形状とした場合、炭化珪素ＭＯＳＦＥＴの構成は図４５のようになる。
【０１５０】
実施の形態５に係る半導体装置によれば、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５ａおよびソースコンタクト領域１２ａが深さ方向に並ぶため、ユニットセル１０の横方向のセルピッチを縮小することができ、高チャネル密度化による素子のオン抵抗の低減を図ることができる。また、ソース抵抗制御領域１５ａをエピタキシャル成長法で形成することにより、注入欠陥のなく低不純物濃度で温度特性に優れた領域とすることができ、素子の短絡耐量をさらに向上させることができる。
【０１５１】
なお、実施の形態４，５で示したトレンチ型の炭化珪素ＭＯＳＦＥＴにおいても、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂ（図１８）を用いることでＩＧＢＴの構成となり、本発明はＩＧＢＴに対しても適用可能である。
【０１５２】
なお、上記の実施の形態１〜３に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１５３】
１ａ  半導体基板、１ｂ  半導体基板、２  ドリフト層、５  チップ、７  能動領域、１０  ユニットセル、１１  ＪＦＥＴ領域、１２  ソース領域、１２ａ  ソースコンタクト領域、１２ｂ  ソースエクステンション領域、１３  フィールドストップ領域、１５ａ  ソース抵抗制御領域、２０  ウェル領域、２１  終端ウェル領域、２２  高不純物濃度ウェル領域、２３  ウェルブリッジ領域、２４  追加注入ウェル領域、２５  ウェルコンタクト領域、２６  リセス、２８  終端低抵抗領域、３０  ゲート絶縁膜、３１  フィールド酸化膜、３２  層間絶縁膜、３５  ゲート電極、４０  オーミック電極、４２  オーミック電極、４１  ソースパッド、４３  ドレイン電極、４４  ゲート配線、４５  ゲートパッド、５０  ＦＬＲ領域、１００ａ，１００ｂ，１００ｂＮ，１００ｃ，１０１ｂ，１０１ｃ，１００ｃＮ，１００ｄ，１００ｄＮ  注入マスク、１０１  注入マスクのコーナー部、１１０  トレンチ。
【図１】
2013172079.tif 000003
【図２】
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【図３】
2013172079.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013172079.tif 000009
【図８】
2013172079.tif 000010
【図９】
2013172079.tif 000011
【図１０】
2013172079.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2013172079.tif 000034
【図３６】
2013172079.tif 000035
【図３７】
2013172079.tif 000036
【図３８】
2013172079.tif 000037
【図３９】
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【図４０】
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【図４１】
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【図４２】
2013172079.tif 000041
【図４３】
2013172079.tif 000042
【図４４】
2013172079.tif 000043
【図４５】
2013172079.tif 000044
【図４６】
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【図１５】
2013172079.tif 000046
【図２２】
2013172079.tif 000047
【図２５】
2013172079.tif 000048
【手続補正書】
【提出日】平成26年8月6日(2014.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板(1a)と、
前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、
前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、
前記ウェル領域(20)内の表層部に形成された第１導電型のソース領域(12)と、
前記ウェル領域(20)に隣接する前記ドリフト層(2)の部分であるＪＦＥＴ領域(11)と、
前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域と、
前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)、前記チャネル領域および前記ＪＦＥＴ領域(11)に跨って延在するゲート電極(35)と、
前記ソース領域(12)に接続するソース電極(41)と、
前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、
前記ソース領域(12)は、
前記ソース電極(41)に接続するソースコンタクト領域(12a)と、
前記チャネル領域に隣接するソースエクステンション領域(12b)と、
前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)よりも第１導電型の不純物濃度が低く設定されたソース抵抗制御領域(15a)とを含み、
前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしている
ことを特徴とする半導体装置。
【請求項２】
半導体基板(1a)と、
前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、
前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、
前記ウェル領域(20)を貫通するように形成されたトレンチ(110)と、
前記ウェル領域(20)内の表層部および前記トレンチ(110)の側壁に形成された第１導電型のソース領域(12)と、
前記ソース領域(12)と前記ドリフト層(2)とに挟まれた前記ウェル領域(20)の部分であって、前記トレンチ(110)の側壁の部分であるチャネル領域と、
前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)および前記チャネル領域に跨って延在するゲート電極(35)と、
前記ソース領域(12)に接続するソース電極(41)と、
前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、
前記ソース領域(12)は、
前記ソース電極(41)に接続するソースコンタクト領域(12a)と、
前記チャネル領域に隣接するソースエクステンション領域(12b)と、
前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)よりも第１導電型の不純物濃度が低く設定されたソース抵抗制御領域(15a)とを含み、
前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしている
ことを特徴とする半導体装置。
【請求項３】
前記ソースコンタクト領域(12a)と前記ソースエクステンション領域(12b)は同じ不純物濃度分布を有している
請求項１または請求項２記載の半導体装置。
【請求項４】
前記ソース抵抗制御領域(15a)において、第１導電型の不純物濃度分布は、前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)へ向けて連続的に変化している
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項５】
前記ソース抵抗制御領域(15a)の第１導電型の不純物濃度は、前記ソースエクステンション領域(12b)およびソースコンタクト領域(12a)の第１導電型の不純物濃度よりも１桁以上小さい
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項６】
前記ソース抵抗制御領域(15a)のシート抵抗は、前記ソースエクステンション領域(12b)およびソースコンタクト領域(12a)のシート抵抗よりも高い
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項７】
前記ソース抵抗制御領域(15a)における前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)へ向かう方向の長さは均一である
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項８】
前記ソース抵抗制御領域(15a)における前記ソースエクステンション領域(12b)から前記ソースコンタクト領域(12a)までの長さは、前記チャネル領域の長さの２倍以下である
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項９】
前記ソースエクステンション領域(12b)、前記ソース抵抗制御領域(15a)および前記ソースコンタクト領域(12a)は、前記トレンチ(110)の側壁に存在する
請求項２記載の半導体装置。
【請求項１０】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型の不純物をイオン注入することによりウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に第１導電型の不純物をイオン注入することよりソース領域(12)を形成する工程と、
（ｃ）前記ウェル領域(20)に隣接する前記半導体層(2)の部分であるＪＦＥＴ領域(11)、前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域および前記ソース領域(12)に跨がるように、前記半導体層(2)上にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｄ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成するイオン注入工程と、
（ｂ−２）前記チャネル領域に隣接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成するイオン注入工程と、
（ｂ−３）前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)とに挟まれた前記ソース領域(12)の部分であるソース抵抗制御領域(15a)を形成するイオン注入工程と、を含み、
前記工程（ｂ−１）及び（ｂ−２）は同時に行われる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型の不純物をイオン注入することによりウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に第１導電型の不純物をイオン注入することよりソース領域(12)を形成する工程と、
（ｃ）前記ソース領域(12)および前記ウェル領域(20)を貫通して前記ウェル領域(20)の下の前記半導体層(2)に達するトレンチ(110)を形成する工程と、
（ｄ）前記トレンチ(110)の側壁に露出した、前記ソース領域(12)、前記半導体層(2)、および当該ソース領域(12)と当該半導体層(2)との間の前記ウェル領域(20)の部分であるチャネル領域に跨がるように、前記トレンチ(110)の側壁にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｅ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成するイオン注入工程と、
（ｂ−２）前記チャネル領域の上に接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成するイオン注入工程と、
（ｂ−３）前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)とに挟まれた前記ソース領域(12)の部分であるソース抵抗制御領域(15a)を形成するイオン注入工程と、を含み、
前記工程（ｂ−１）及び（ｂ−２）は同時に行われる
ことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）は、
（ｂ−４）前記ソース抵抗制御領域(15a)の形成領域上に、前記工程（ｂ−２）のイオン注入で不純物の一部が貫通する薄いマスク(101b)を形成する工程を含み、
前記工程（ｂ−１）、（ｂ−２）及び（ｂ−３）は、前記工程（ｂ−４）の後に同時に行われる
請求項１０または請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ−４）で形成される前記マスク(101c)はテーパー形状である
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、
（ｂ−４）前記ソース抵抗制御領域(15a)の形成領域上に、前記（ｂ−１）及び（ｂ−２）のイオン注入における前記半導体層(2)内での不純物の横方向の広がりの和よりも狭いマスク(100cN)を形成する工程を含み、
前記工程（ｂ−３）は、前記マスク(100cN)を挟んで前記工程（ｂ−１）及び（ｂ−２）のイオン注入を行うことにより実施される
請求項１０または請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）は、
（ｂ−４）前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)の形成領域が開口され、前記ソース抵抗制御領域(15a)の形成領域を覆う第１のマスク(100d,100dN)を形成する工程を含み、
前記工程（ｂ−１）及び（ｂ−２）のイオン注入は前記第１のマスク(100d,100dN)を用いて行われ、
前記工程（ａ）は、
（ａ−１）前記第１のマスク(100d,100dN)の側面を後退させることにより第２のマスク(100d)を形成する工程と、
（ａ−２）前記第２のマスク(100d)を用いたイオン注入により前記ウェル領域(20)を形成する工程とを含み、
前記工程（ａ−１）において、前記第１のマスク(100d,100dN)における前記ソース抵抗制御領域(15a)の形成領域を覆う部分(100dN)は除去される
請求項１０または請求項１１記載の半導体装置の製造方法。
【請求項１６】
（ａ）第１導電型の半導体層(2)の表層部に、第２導電型のウェル領域(20)を形成する工程と、
（ｂ）前記ウェル領域(20)内の表層部に、第１導電型のソース領域(12)を形成する工程と、
（ｃ）前記ソース領域(12)および前記ウェル領域(20)を貫通して前記ウェル領域(20)の下の前記半導体層(2)に達するトレンチ(110)を形成する工程と、
（ｄ）前記トレンチ(110)の側壁に露出した、前記ソース領域(12)、前記半導体層(2)、および当該ソース領域(12)と当該半導体層(2)との間の前記ウェル領域(20)の部分であるチャネル領域に跨がるように、前記トレンチ(110)の側壁にゲート絶縁膜(30)を介してゲート電極(35)を形成する工程と、
（ｅ）前記ソース領域(12)に接続するソース電極(41)を形成する工程とを備え、
前記工程（ｂ）は、
（ｂ−１）前記チャネル領域の上に接する前記ソース領域(12)の部分であるソースエクステンション領域(12b)を形成する工程と、
（ｂ−２）前記ソースエクステンション領域(12b)の上に接し、前記ソースエクステンション領域(12b)とは第１導電型の不純物濃度が異なるソース抵抗制御領域(15a)を形成する工程と、
（ｂ−３）前記ソース抵抗制御領域(15a)の上に接し、前記ソース抵抗制御領域(15a)とは第１導電型の不純物濃度が異なり、前記ソース電極(41)に接続する前記ソース領域(12)の部分であるソースコンタクト領域(12a)を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
【請求項１７】
前記工程（ｂ−１）、（ｂ−２）および（ｂ−３）は、第１導電型の半導体をエピタキシャル成長させることにより行われる
請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ−１）および（ｂ−２）は、第１導電型の半導体をエピタキシャル成長させることにより行われ、
前記工程（ｂ−３）は、前記工程（ｂ−２）で形成された前記ソース抵抗制御領域(15a)の上層部に、第１導電型の不純物をイオン注入することにより行われる
請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ−１）、（ｂ−２）および（ｂ−３）は、前記工程（ａ）で形成された前記ウェル領域(20)の上層部に、第１導電型の不純物をイオン注入することにより行われる
請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記工程（ａ）は、第２導電型の半導体をエピタキシャル成長させることにより行われる
請求項１６から請求項１９のいずれか一項記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体装置は、半導体基板(1a)と、前記半導体基板(1a)上に形成された第１導電型のドリフト層(2)と、前記ドリフト層(2)の表層部に選択的に形成された第２導電型のウェル領域(20)と、前記ウェル領域(20)内の表層部に形成された第１導電型のソース領域(12)と、前記ウェル領域(20)に隣接する前記ドリフト層(2)の部分であるＪＦＥＴ領域(11)と、前記ソース領域(12)と前記ＪＦＥＴ領域(11)とに挟まれた前記ウェル領域(20)の部分であるチャネル領域と、前記ドリフト層(2)上にゲート絶縁膜(30)を介して配設され、前記ソース領域(12)、前記チャネル領域および前記ＪＦＥＴ領域(11)に跨って延在するゲート電極(35)と、前記ソース領域(12)に接続するソース電極(41)と、前記半導体基板(1a)の裏面に形成されたドレイン電極(43)とを備え、前記ソース領域(12)は、前記ソース電極(41)に接続するソースコンタクト領域(12a)と、前記チャネル領域に隣接するソースエクステンション領域(12b)と、前記ソースエクステンション領域(12b)と前記ソースコンタクト領域(12a)との間に配設され、前記ソースエクステンション領域(12b)および前記ソースコンタクト領域(12a)よりも第１導電型の不純物濃度が低く設定されたソース抵抗制御領域(15a)とを含み、前記ゲート電極(35)は、前記ソース領域(12)のうちの前記ソースエクステンション領域(12b)のみにオーバーラップしているものである。
【国際調査報告】
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