(57)【要約】  複数の画素回路（１０）が配置される表示部（６）を有する表示装置（１）であって、前記画素回路の各々は、第１のスイッチング素子（１１）と、第２のスイッチング素子（１２）と、前記第１のスイッチング素子のゲート電極に接続され、前記第１のスイッチング素子のオン及びオフを制御する第１の制御信号を伝達する制御線（１７）と、を備え、表示装置（１）は、前記制御線の一部である第１の容量電極（２４１）と、前記第１の容量電極（２４１）と対向して配置され、前記第２のスイッチング素子（１２）のゲート電極に接続された第２の容量電極（２４２）と、を備え、前記第１の容量電極と、前記第２の容量電極との間で第１の容量（２４）が形成されている。
2013171936.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素回路が配置される表示部を有する表示装置であって、
前記画素回路の各々は、
第１のスイッチング素子と、
第２のスイッチング素子と、
前記第１のスイッチング素子のゲート電極に接続され、前記第１のスイッチング素子のオン及びオフを制御する第１の制御信号を伝達する制御線と、を備え、
前記表示装置は、
前記制御線の一部である第１の容量電極と、
前記第１の容量電極と対向して配置され、前記第２のスイッチング素子のゲート電極に接続された第２の容量電極と、を備え、
前記第１の容量電極と、前記第２の容量電極との間で第１の容量が形成されている、
表示装置。
【請求項２】
前記第２のスイッチング素子は、前記制御線から前記第１の容量を介して与えられる第２の制御信号によりオン及びオフが制御される、
請求項１に記載の表示装置。
【請求項３】
前記第１の容量電極と、前記第２の容量電極とは、前記画素回路の各々に設けられている、
請求項１に記載の表示装置。
【請求項４】
前記第１のスイッチング素子と前記第２のスイッチング素子とは、同一極性のトランジスタである、
請求項２または３に記載の表示装置。
【請求項５】
前記第１のスイッチング素子と前記第２のスイッチング素子とは、異なる極性のトランジスタである、
請求項２または３に記載の表示装置。
【請求項６】
さらに、前記第２の制御信号を伝達するカップリング線を備え、
前記第２の容量電極は、前記カップリング線の一部であり、
さらに、前記カップリング線の他の一部である第３の容量電極と、
前記第３の容量電極と対向して配置され、固定電圧を伝達する固定電圧線に接続された第４の容量電極と、を備え、
前記第３の容量電極と、前記第４の容量電極との間で第２の容量が形成されている、
請求項１から請求項５の何れか１項に記載の表示装置。
【請求項７】
前記第１のスイッチング素子のゲート電極の電圧振幅は、前記第２のスイッチング素子のゲート電極の電圧振幅と同じもしくはより大きい、
請求項６に記載の表示装置。
【請求項８】
さらに、前記第２の容量電極と、初期化電圧を伝達する初期化電圧線との導通及び非導通を切り換える第３のスイッチング素子を備え、
前記初期化電圧が前記第２のスイッチング素子のオン電圧もしくはオフ電圧に設定されている期間において、前記第３のスイッチング素子をオンすることにより、前記第２のスイッチング素子のオン電圧もしくはオフ電圧が前記第２の容量電極に設定される、
請求項１から請求項７の何れか１項に記載の表示装置。
【請求項９】
前記複数の画素回路の各々は、
ソースもしくはドレインの一方の電極が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
一方の電極が前記駆動トランジスタのゲート電極に接続された容量素子と、
一方の電極が前記駆動トランジスタのソースもしくはドレインの他方の電極に接続され、他方の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
前記容量素子の他方の電極と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチングトランジスタと、
前記容量素子の一方の電極と、参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第２のスイッチングトランジスタと、
前記駆動トランジスタのソース電極と、前記容量素子の他方の電極との導通及び非導通を切り換える第３のスイッチングトランジスタとを備えており、
前記第１のスイッチング素子は、前記第１のスイッチングトランジスタであり、
前記第２のスイッチング素子は、前記第２のスイッチングトランジスタである、
請求項１から請求項８の何れか１項に記載の表示装置。
【請求項１０】
前記表示装置は、複数の導電体層が積層された構造を有しており、
前記第１の容量電極及び前記第２の容量電極は、それぞれ、前記複数の導電体層のうち互いに隣接する第１の導電体層及び第２の導電体層の一部である、
請求項１から請求項９の何れか１項に記載の表示装置。
【請求項１１】
前記表示装置は、複数の導電体層が積層された構成を有しており、
前記第１の容量電極及び前記第２の容量電極は、それぞれ、前記複数の導電体層のうち互いに隣接する第１の導電体層及び第２の導電体層の一部であり、
前記第３の容量電極は、前記第２の導電体層の一部であり、
前記第４の容量電極は、前記第１の導電体層の一部である、
請求項６から請求項９の何れか１項に記載の表示装置。
【請求項１２】
前記第１の導電体層は第２配線層であり、前記第２の導電体層は第１配線層である、
請求項１０または請求項１１に記載の表示装置。
【請求項１３】
前記第１の導電体層は第２配線層であり、前記第２の導電体層は第３配線層である、
請求項１０または請求項１１に記載の表示装置。
【請求項１４】
前記制御線は前記第１の導電体層の一部であり、
前記カップリング線は前記第２の導電体層の一部であり、
前記制御線の幅は、前記カップリング線の幅よりも広い、
請求項１０から請求項１３の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に表示部に配置された複数の画素回路を複数の制御信号に基づいて制御する画像表示装置に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。【０００３】
特許文献１には、アクティブマトリクス型の有機ＥＬ表示装置における画素回路の回路構成が開示されている。【０００４】
図９は、特許文献１に記載された従来の有機ＥＬ表示装置における画素回路５１０の回路構成図である。【０００５】
画素回路５１０は、有機ＥＬ素子である発光素子５１５と、コンデンサ５１３と、ゲートがコンデンサ５１３の第１電極５１３１に接続されソースが発光素子５１５に接続されたｎ型の薄膜トランジスタ（ＴＦＴ）である駆動素子５１４と、駆動素子５１４のソースとコンデンサ５１３の第２電極５１３２との導通及び非導通を切り換える第３スイッチング素子５１９と、参照電源線５２０とコンデンサ５１３の第１電極５１３１との導通及び非導通を切り換える第１スイッチング素子５１２と、信号線５１６とコンデンサ５１３の第２電極５１３２との導通及び非導通を切り換える第２スイッチング素子５１１とを備える。【０００６】
画素回路５１０は、駆動素子５１４に流れる電流が常に発光素子５１５経由のみとなるように駆動できるので、参照電源線５２０及び信号線５１６に定常的に電流は流れない。【０００７】
よって、駆動素子５１４のゲート−ソース間の電圧を保持する機能を有する容量素子５１３の両端電極に、電圧降下の変動および発光素子５１５の駆動電圧変動の影響を受けない正確な電位を保持することができ、映像信号を反映した高精度な画像表示をすることが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１０／０４１４２６号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載された従来の有機ＥＬ表示装置は、１本の制御線５１７を用いて第２スイッチング素子５１１と第１スイッチング素子５１２とを制御している。この構造は、第２スイッチング素子５１１と第１スイッチング素子５１２のそれぞれのＯＮ及びＯＦＦが同一の制御信号で制御できる場合に適用される。【００１０】
第２スイッチング素子５１１と第１スイッチング素子５１２のそれぞれのＯＮ及びＯＦＦが互いに異なる電圧で制御される場合には、各々の制御信号に要求されるタイミング及び極性が同一であったとしても、電圧が異なる別々の制御信号が必要となる。その場合に、図示されていない走査線駆動回路から当該別々の制御信号を供給したのでは、当該走査線駆動回路の出力ピン数が増大し、当該走査線駆動回路と画素回路とを接続するための回路規模が増大してしまう。【００１１】
本発明は、上記の事情に鑑みてなされたものであり、タイミング及び極性が同一で、かつ電圧が互いに異なる制御信号によって制御されるべき複数のトランジスタがある場合に、駆動回路及び駆動回路と画素回路との接続を簡素化することができる表示装置を提供する。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る表示装置の一態様は、複数の画素回路が配置される表示部を有する表示装置であって、前記画素回路の各々は、第１のスイッチング素子と、第２のスイッチング素子と、前記第１のスイッチング素子のゲート電極に接続され、前記第１のスイッチング素子のオン及びオフを制御する第１の制御信号を伝達する制御線と、を備え、前記表示装置は、前記制御線の一部である第１の容量電極と、前記第１の容量電極と対向して配置され、前記第２のスイッチング素子のゲート電極に接続された第２の容量電極と、を備え、前記第１の容量電極と、前記第２の容量電極との間で第１の容量が形成されている。
【発明の効果】
【００１３】
本発明の表示装置によれば、前記第１の制御信号から、前記第１の容量を介して、前記第２の制御信号が生成されるので、１つのドライバ出力から、前記第１及び第２のスイッチング素子のオン及びオフの制御に適した電圧を設定できる。その結果、制御信号を供給するためのドライバを簡素化した表示装置が得られる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態に係る画像表示装置の機能的な構成の一例を示すブロック図である。
【図２】図２は、実施の形態に係る画素回路、及び画素回路と走査線駆動回路及び信号線駆動回路との接続の一例を示す回路図である。
【図３】図３は、実施の形態に係る振幅調整回路の一例を示す回路図である。
【図４】図４は、実施の形態に係る基準電圧調整回路の一例を示す回路図である。
【図５】図５は、実施の形態に係る画素回路のレイアウトパターンの一例を示す図である。
【図６】図６は、実施の形態に係る画像表示装置を駆動するための制御信号の一例を示すタイミングチャートである。
【図７】図７は、実施の形態に係る画像表示装置の効果を説明する図である。
【図８】図８は、実施の形態に係る画像表示装置を内蔵した薄型フラットＴＶの外観図である。
【図９】図９は、従来の有機ＥＬ表示装置における画素回路の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
本開示に係る表示装置の一態様は、複数の画素回路が配置される表示部を有する表示装置であって、前記画素回路の各々は、第１のスイッチング素子と、第２のスイッチング素子と、前記第１のスイッチング素子のゲート電極に接続され、前記第１のスイッチング素子のオン及びオフを制御する第１の制御信号を伝達する制御線と、を備え、前記表示装置は、前記制御線の一部である第１の容量電極と、前記第１の容量電極と対向して配置され、前記第２のスイッチング素子のゲート電極に接続された第２の容量電極と、を備え、前記第１の容量電極と、前記第２の容量電極との間で第１の容量が形成されている。
【００１６】
また、本開示に係る表示装置の一態様において、前記第１の容量電極と、前記第２の容量電極とは、前記画素回路の各々に設けられていてもよい。
【００１７】
本態様によると、前記第１の制御信号から、前記第１の容量によるカップリングによって、前記第１の制御信号が生成されるので、１つのドライバ出力から、前記第１及び第２のスイッチング素子のオン及びオフの制御に適した電圧を設定できる。その結果、制御信号を供給するためのドライバを簡素化した表示装置が得られる。
【００１８】
また、本開示に係る表示装置の一態様において、前記第２のスイッチング素子は、前記制御線から前記第１の容量を介して与えられる第２の制御信号によりオン及びオフが制御されてもよい。
【００１９】
本態様によると、前記第２のスイッチング素子のオン及びオフを、前記制御線から前記第１の容量を介して与えられる第２の制御信号により制御できる。
【００２０】
また、本開示に係る表示装置の一態様において、前記第１のスイッチング素子と前記第２のスイッチング素子とは、同一極性のトランジスタであってもよい。
【００２１】
本態様は、前記第１のスイッチング素子と前記第２のスイッチング素子とが、同一極性のトランジスタである場合に適する。
【００２２】
また、本開示に係る表示装置の一態様において、前記第１のスイッチング素子と前記第２のスイッチング素子とは、異なる極性のトランジスタであってもよい。
【００２３】
本態様は、前記第１のスイッチング素子と前記第２のスイッチング素子とが、異なる極性のトランジスタである場合に適する。
【００２４】
また、本開示に係る表示装置の一態様において、さらに、前記第２の制御信号を伝達するカップリング線を備え、前記第２の容量電極は、前記カップリング線の一部であり、さらに、前記カップリング線の他の一部である第３の容量電極と、前記第３の容量電極と対向して配置され、固定電圧を伝達する固定電圧線に接続された第４の容量電極と、を備え、前記第３の容量電極と、前記第４の容量電極との間で第２の容量が形成されていてもよい。
【００２５】
本態様によると、前記第２制御信号の振幅を、前記第１制御信号の振幅に基づき、前記第１及び第２の容量の容量比に応じて調整できる。
【００２６】
また、本開示に係る表示装置の一態様において、前記第１のスイッチング素子のゲート電極の電圧振幅は、前記第２のスイッチング素子のゲート電極の電圧振幅と同じもしくはより大きくてもよい。
【００２７】
本態様によると、前記第２のスイッチング素子のゲート電圧の振幅と比べて、同じもしくはより大きい振幅のゲート電圧で、前記第１のスイッチング素子を制御できる。
【００２８】
また、本開示に係る表示装置の一態様において、さらに、前記第２の容量電極と、初期化電圧を伝達する初期化電圧線との導通及び非導通を切り換える第３のスイッチング素子を備え、前記初期化電圧が前記第２のスイッチング素子のオン電圧もしくはオフ電圧に設定されている期間において、前記第３のスイッチング素子をオンすることにより、前記第２のスイッチング素子のオン電圧もしくはオフ電圧が前記第２の容量電極に設定されてもよい。
【００２９】
本態様によると、前記第１制御信号の電圧を、前記第３のスイッチング素子を介して設定される前記初期化電圧を基準として、前記第１の制御信号の振幅に応じて、スイングさせることができる。
【００３０】
また、本開示に係る表示装置の一態様において、前記複数の画素回路の各々は、ソースもしくはドレインの一方の電極が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された容量素子と、一方の電極が前記駆動トランジスタのソースもしくはドレインの他方の電極に接続され、他方の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、前記容量素子の他方の電極と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第１のスイッチングトランジスタと、前記容量素子の一方の電極と、参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第２のスイッチングトランジスタと、前記駆動トランジスタのソース電極と、前記容量素子の他方の電極との導通及び非導通を切り換える第３のスイッチングトランジスタとを備えており、前記第１のスイッチング素子は、前記第１のスイッチングトランジスタであり、前記第２のスイッチング素子は、前記第２のスイッチングトランジスタであってもよい。
【００３１】
本態様によると、前記駆動トランジスタにて前記発光素子を駆動する画素回路が複数配置された表示部を有する表示装置において、制御信号を供給するためのドライバを簡素化できる。
【００３２】
また、本開示に係る表示装置の一態様において、前記表示装置は、複数の導電体層が積層された構造を有しており、前記第１の容量電極及び前記第２の容量電極は、それぞれ、前記複数の導電体層のうち互いに隣接する第１の導電体層及び第２の導電体層の一部であってもよい。また、前記第３の容量電極は、前記第２の導電体層の一部であり、前記第４の容量電極は、前記第１の導電体層の一部であってもよい。
【００３３】
また、本開示に係る表示装置の一態様において、前記第１の導電体層は第２配線層であり、前記第２の導電体層は第１配線層であってもよく、また、前記第１の導電体層は第２配線層であり、前記第２の導電体層は第３配線層であってもよい。
【００３４】
本態様によると、前記第１の容量及び前記第２の容量を、前記基板上に隣接して積層される導電体層の、対向して配置される一部を容量電極として用いて形成できる。
【００３５】
また、本開示に係る表示装置の一態様において、前記制御線は前記第１の導電体層の一部であり、前記カップリング線は前記第２の導電体層の一部であり、前記制御線の幅は、前記カップリング線の幅よりも広くてもよい。
【００３６】
本態様によると、前記制御線の幅を、前記カップリング線の幅よりも広く構成することができる。
【００３７】
（実施の形態）
以下、本発明の一態様に係る表示装置について、図面を参照しながら具体的に説明する。
【００３８】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、動作ステップ、動作ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３９】
図１は、本発明の実施の形態に係る表示装置の一例である画像表示装置１の機能的な構成の一例を示すブロック図である。画像表示装置１は、制御回路２と、メモリ３と、走査線駆動回路４と、信号線駆動回路５と、表示部６とを備える。表示部６には、複数の画素回路１０が配置される。
【００４０】
図２は、本発明の実施の形態に係る画素回路１０、及び画素回路１０と走査線駆動回路４及び信号線駆動回路５との接続の一例を示す回路図である。
【００４１】
画素回路１０は、スイッチングトランジスタ１１及び１２と、スイッチングトランジスタ１１のゲート電極に接続され、スイッチングトランジスタ１１のオン及びオフを制御する制御信号ＳＣＡＮを伝達する制御線１７と、制御線１７の一部である容量電極２４１と、容量電極２４１と対向して配置され、スイッチングトランジスタ１２のゲート電極に接続された容量電極２４２と、を備え、容量電極２４１と２４２との間で容量２４が形成されており、スイッチングトランジスタ１２のオン及びオフは、制御線１７から容量２４を介して与えられる制御信号ＲＥＳＥＴにより制御される。
【００４２】
ここで、スイッチングトランジスタ１１及び１２は、第１及び第２のスイッチング素子の一例であり、容量２４は、第１の容量の一例であり、容量電極２４１及び２４２は、それぞれ第１及び第２の容量電極の一例である。
【００４３】
また、スイッチングトランジスタ１１のオン及びオフが容量２４を介して与えられる制御信号ＲＥＳＥＴにより制御され、スイッチングトランジスタ１２のオン及びオフが制御線１７によって与えられる制御信号ＳＣＡＮによって制御されてもよい。
【００４４】
画素回路１０は、さらに、静電保持容量１３と、駆動トランジスタ１４と、発光素子の一例である有機ＥＬ素子１５と、信号線１６と、制御線１８と、スイッチングトランジスタ１９と、参照電源線２０と、第１電源線２１と、第２電源線２２とを備えている。
【００４５】
ここで、静電保持容量１３は、保持容量の一例であり、有機ＥＬ素子１５は、発光素子の一例であり、第１電源線２１および第２電源線２２は、第１及び第２の電源線の一例である。
【００４６】
なお、図２の例では、容量２４（第１の容量）が１つの画素回路１０の中に示さているが、第１の容量は、画素と一対一に対応して設けられる構成に限定されず、複数の画素に共通して、表示部６の周辺の領域などに設けられてもよい。
【００４７】
図１及び図２に記載された構成要素について、以下、その接続関係および機能を説明する。
【００４８】
制御回路２は、走査線駆動回路４、信号線駆動回路５、及びメモリ３の制御を行う機能を有する。メモリ３には、各画素回路の補正データなどが記憶されており、制御回路２は、メモリ３に書き込まれた補正データを読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、信号線駆動回路５へと出力する。
【００４９】
走査線駆動回路４は、制御線１７及び１８に接続されており、制御線１７及び１８に制御信号ＳＣＡＮ及びＭＥＲＧＥをそれぞれ出力することにより、画素回路１０の有するスイッチングトランジスタ１１、１２、及び１９の導通・非導通を制御する機能を有する駆動回路である。
【００５０】
信号線駆動回路５は、信号線１６に接続されており、映像信号に基づいた信号電圧を画素回路１０へ出力する機能を有する駆動回路である。
【００５１】
表示部６は、複数の画素回路１０を備え、外部から画像表示装置１へ入力された映像信号に基づいて画像を表示する。
【００５２】
スイッチングトランジスタ１１は、ゲートが制御線１７に接続され、ソース及びドレインの一方が信号線１６に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続される。スイッチングトランジスタ１１は、信号線１６の信号電圧を静電保持容量１３の電極１３２に印加するタイミングを決定する機能を有する。
【００５３】
スイッチングトランジスタ１２は、ゲートが容量電極２４２に接続され、ソース及びドレインの一方が参照電源線２０に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３１に接続される。スイッチングトランジスタ１２は、参照電源線２０の参照電圧ＶＲＥＦを静電保持容量１３の電極１３１に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１１及び１２は、例えば、ｎ型ＴＦＴで構成される。一般には、スイッチングトランジスタの極性については、オン及びオフの状態を同じタイミングで同じ状態にする画素回路の場合には、スイッチングトランジスタの極性を同じにしておくべきである。また、オン及びオフの状態を同じタイミングで互いに逆の状態にする画素回路の場合には、スイッチングトランジスタの極性を異なるものにしておくべきである。
【００５４】
静電保持容量１３は、電極１３１が駆動トランジスタ１４のゲートに接続され、電極１３２がスイッチングトランジスタ１９を介して駆動トランジスタ１４のソースに接続される。静電保持容量１３は、信号線１６から供給された信号電圧に対応した電圧を保持し、例えば、スイッチングトランジスタ１１及び１２がオフ状態となった後に、駆動トランジスタ１４のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１４から有機ＥＬ素子１５へ供給する電流を安定化する機能を有する。
【００５５】
駆動トランジスタ１４は、ドレインが第１電源線２１に接続され、ソースが有機ＥＬ素子１５のアノードに接続される。駆動トランジスタ１４は、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として有機ＥＬ素子１５に供給する。駆動トランジスタ１４は、例えば、ｎ型ＴＦＴで構成される。
【００５６】
有機ＥＬ素子１５は、カソードが第２電源線２２に接続された発光素子であり、駆動トランジスタ１４により上記信号電流が流れることにより発光する。
【００５７】
スイッチングトランジスタ１９は、ゲートが制御線１８に接続され、ソース及びドレインの一方が駆動トランジスタ１４のソースに接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続される。スイッチングトランジスタ１９は、静電保持容量１３に保持された電位を駆動トランジスタ１４のゲート・ソース電極間に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１９は、例えば、ｎ型ＴＦＴで構成される。
【００５８】
信号線１６は、信号線駆動回路５に接続され、画素回路１０を含む画素列に属する各画素回路へ接続され、発光強度を決定する信号電圧ＤＡＴＡを供給する機能を有する。
【００５９】
また、画像表示装置１は、少なくとも画素列数分の信号線１６を備える。
【００６０】
制御線１７は、走査線駆動回路４に接続され、画素回路１０を含む画素行に属する各画素回路に接続されている。これにより、制御線１７は、画素回路１０を含む画素行に属する各画素回路へ信号電圧ＤＡＴＡを書き込むタイミングを供給する機能、及び当該画素回路の有する駆動トランジスタ１４のゲートに参照電圧ＶＲＥＦを印加するタイミングを供給する機能を有する。
【００６１】
制御線１８は、走査線駆動回路４に接続されている。これにより、制御線１８は、静電保持容量１３の電極１３２の電位を駆動トランジスタ１４のソースに印加するタイミングを供給する機能を有する。
【００６２】
また、画像表示装置１は、画素行数分の制御線１７及び１８を備える。
【００６３】
なお、図１、図２には記載されていないが、参照電圧ＶＲＥＦを供給する参照電源線２０、高電圧側電圧ＶＤＤを供給する第１電源線２１及び低電圧側電圧ＶＥＥを供給する第２電源線２２は、それぞれ、他の画素回路にも接続されており電圧源に接続されている。
【００６４】
画素回路１０によれば、制御信号ＳＣＡＮから、容量２４を介したカップリング動作によって、制御信号ＲＥＳＥＴが生成されるので、走査線駆動回路４は制御信号ＳＣＡＮを出力するだけで、制御信号ＳＣＡＮとタイミング及び極性が同一の制御信号ＲＥＳＥＴを得ることができる。
【００６５】
以下では、制御信号ＲＥＳＥＴの振幅及び基準電圧を調整するための回路について説明する。
【００６６】
図３は、制御信号ＲＥＳＥＴの振幅を調整するための回路の一例を示す回路図である。図３では、図２の構成に対して、容量電極２４２を一部に含み、かつ制御信号ＲＥＳＥＴを伝達するカップリング線２３と、カップリング線２３の他の一部である容量電極２８１と、容量電極２８１と対向して配置され、固定電圧を伝達する固定電圧線２９に接続された容量電極２８２とが追加され、容量電極２８１と容量電極２８２との間で容量２８が形成されている。固定電圧線２９は安定した固定電圧であればよく、参照電圧ＶＲＥＦもしくは高電圧側電圧ＶＤＤもしくは低電圧側電圧ＶＥＥでもよいし、別途電圧を用意して接続してもよい。
【００６７】
このような構成によれば、制御信号ＲＥＳＥＴの振幅を、制御信号ＳＣＡＮの振幅に基づき、容量２４及び２８の容量比に応じて調整できる。具体的には、制御信号ＳＣＡＮの電圧振幅をΔＶｓｃｎ、容量２４の容量値をＣ１、容量２８の容量値をＣ２とすると、制御線２３の電圧振幅は、ΔＶｓｃｎ×Ｃ１／（Ｃ１＋Ｃ２）となる。
【００６８】
図４は、制御信号ＲＥＳＥＴの基準電圧を調整するための回路の一例を示す回路図である。図４では、図２の構成に対して、容量電極２４２と、初期化電圧ＶＲＥＦ２を伝達する初期化電圧線２６との導通及び非導通を切り換えるスイッチングトランジスタ２５が追加され、初期化電圧ＶＲＥＦ２がスイッチングトランジスタ１２のオン電圧もしくはオフ電圧に設定されている期間において、スイッチングトランジスタ２５をオンすることにより、スイッチングトランジスタ１２のオン電圧もしくはオフ電圧が容量電極２４２に設定される。スイッチングトランジスタ２５のオン及びオフは、制御回路２から制御線２７を介して供給される制御信号ＲＳＴによって制御される。
【００６９】
このような構成によれば、制御信号ＲＥＳＥＴの電圧を、スイッチングトランジスタ２５を介して設定される初期化電圧ＶＲＥＦ２を基準として、制御信号ＳＣＡＮの振幅に応じて、スイングさせることができる。
【００７０】
図５は、実施の形態に係る画素回路１０のレイアウトパターンの一例を示す図である。
【００７１】
画像表示装置１の画素回路１０は複数の導電体層が積層された構造を有している。画像表示装置１は、一例として、基板上に、第１配線層ＧＭ、第２配線層ＳＤ、及び第３配線層ＴＭの各導電体層が、ゲート絶縁層又は層間絶縁層などの誘電体層を介在して、この順に積層された構造を有しており、第１配線層ＧＭ、第２配線層ＳＤ、及び第３配線層ＴＭは、それぞれ所望の形状にパターニングされている。
【００７２】
容量２４を形成している容量電極２４１は第２配線層ＳＤの一部であり、容量電極２４２は第１配線層ＧＭの一部であることが望ましい。
【００７３】
信号線１６は第３配線層ＴＭの一部である。制御線１７は第２配線層ＳＤの一部であることが望ましい。制御線１８及び参照電源線２０は第１配線層ＧＭの一部であることが望ましい。電源線２１は第３配線層ＴＭの一部である。カップリング線２３は第１配線層ＧＭの一部であることが望ましい。
【００７４】
制御線１７の幅は、カップリング線２３の幅よりも広くしておくことが望ましい。
【００７５】
また、図示はされていないが、カップリング線２３の延長部分において、容量電極２８１は第１配線層ＧＭ又は第３配線層ＴＭもしくは第１配線層ＧＭと第３配線層ＴＭの両方の一部であってもよく、容量電極２８２は第２配線層ＳＤの一部であってもよい。
【００７６】
次に、本実施の形態に係る画像表示装置１の制御方法について図６を用いて説明する。
【００７７】
図６は、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートである。図６において、横軸は時間を表している。また縦方向には、上から順に、制御信号ＭＥＲＧＥ、ＳＣＡＮ、ＲＥＳＥＴ及びＲＳＴのそれぞれの信号波形が示されている。
【００７８】
制御回路２は、制御信号ＲＳＴの電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ２５をオン状態とする。このとき、初期化電圧ＶＲＥＦ２がスイッチングトランジスタ１２のオフ電圧に設定されており、スイッチングトランジスタ１２のオフ電圧が、スイッチングトランジスタ２５を介して、容量電極２４２に設定される。制御信号ＲＳＴの電圧レベルは１フレームに一度ＨＩＧＨに設定されればよいが、複数回設定してもよいし、数フレームに一度設定してもよい。そのタイミングは、例えば、発光期間やブランキング期間でも良く、制御単位も、１行毎でもよいし、複数の画素行をまとめたブロック毎や、パネル一括でもよい。
【００７９】
また、先行するフレームの発光期間が終わると、走査線駆動回路４は、制御信号ＭＥＲＧＥの電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１９をオフ状態とする。これにより、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とは非導通となる。
【００８０】
書込み期間が始まると、走査線駆動回路４は、制御信号ＳＣＡＮの電圧レベルをＬＯＷからＨＩＧＨに変化させる。すると、制御信号ＲＥＳＥＴの電圧レベルも、容量２４を介して、ＬＯＷからＨＩＧＨに変化して、スイッチングトランジスタ１１及び１２がオン状態となる。これにより、静電保持容量１３の電極１３１には参照電源線２０の参照電圧ＶＲＥＦが印加され、電極１３２には信号線１６より信号電圧Ｖｄａｔａが印加される。
【００８１】
また、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とは、スイッチングトランジスタ１９がオフ状態になることにより非導通となっている。さらに、参照電源線２０の参照電圧ＶＲＥＦは、駆動トランジスタ１４のゲートに印加されるが、駆動トランジスタ１４がオフ状態となる電位に設定されている。よって、このとき、駆動トランジスタ１４のソース−ドレイン電流は流れないので、有機ＥＬ素子１５は発光しない。
【００８２】
書込み期間において、制御線１７の電圧レベルがＨＩＧＨであるので、画素回路１０の電極１３２には信号線１６から信号電圧Ｖｄａｔａが印加され、同様に、画素回路１０を含む画素行に属する各画素回路に対し信号電圧が供給される。
【００８３】
書込み期間において、参照電源線２０には容量性負荷となる静電保持容量１３のみが接続されているので、定常電流による電圧降下は発生しない。またスイッチングトランジスタ１２のドレイン−ソース間に発生する電位差は、静電保持容量１３の充電が完了した際は充電電流はもはや流れないので０Ｖとなる。信号線１６とスイッチングトランジスタ１１についても同様である。よって、静電保持容量１３の電極１３１及び電極１３２には、それぞれ、信号電圧に対応した正確な電位ＶＲＥＦ及びＶｄａｔａが書き込まれる。
【００８４】
書込み期間が終わると、走査線駆動回路４は、制御信号ＳＣＡＮの電圧レベルをＨＩＧＨからＬＯＷ（例えばＶｇＬ）に変化させる。すると、制御信号ＲＥＳＥＴの電圧レベルも、容量２４を介して、ＨＩＧＨからにＬＯＷ（図４のＶＲＥＦ２）に変化して、スイッチングトランジスタ１１及び１２がオフ状態となる。これにより、静電保持容量１３の電極１３１と参照電源線２０とは非導通となり、かつ、静電保持容量１３の電極１３２と信号線１６とは非導通となる。すなわち制御信号ＳＣＡＮのＬＯＷレベルと、制御信号ＲＥＳＥＴのＬＯＷレベルとで異なる電圧を設定することが可能となる。
【００８５】
図７にスイッチングトランジスタ１１及び１２の発光時の、それぞれのドレイン−ソース動作電圧（Ｖｄｓ）におけるドレイン−ソース間電流（Ｉｄｓ）とゲート−ソース間電圧（Ｖｇｓ）の関係を示す。
【００８６】
スイッチングトランジスタ１１に許容されるドレイン−ソース間のリーク電流をＩｄｓ＝Ｉｏｆｆ１とすると、スイッチングトランジスタ１１に設定されるべきＶｇｓは−５．５〜０．５Ｖである。ここでドレイン−ソース間のリーク電流の条件としてＶｓ＝０Ｖと５Ｖ（ここではデータ線電圧の最小値を０Ｖ、最大値を５Ｖとする）とおくと、設定されるべきスイッチングトランジスタ１１のＶｇの範囲はＶｓ＝０Ｖのときで−５．５〜−０．５Ｖ、Ｖｓ＝５Ｖのときで−０．５〜４．５Ｖとなり、両立できるＶｇとして−０．５Ｖとなる。すなわち−０．５Ｖが制御信号ＳＣＡＮのＬＯＷの電圧レベルとして設定すべき電圧値となる。
【００８７】
同様にスイッチングトランジスタ１２に許容されるドレイン−ソース間のリーク電流をＩｄｓ＝Ｉｏｆｆ２とすると、スイッチングトランジスタ１２に設定されるべきＶｇｓは−３．０〜−１．０Ｖである。ここでドレイン−ソース間のリーク電流の条件としてＶｓ＝４Ｖ（ここでは参照電圧ＶＲＥＦを４Ｖとする）とおくと、設定されるべきスイッチングトランジスタ１２のＶｇの範囲は１〜３Ｖとなる。すなわち１〜３Ｖの範囲内の電圧が制御信号ＲＥＳＥＴのＬＯＷの電圧レベルとして設定すべき電圧値となるが、この範囲内に制御信号ＳＣＡＮのＬＯＷの電圧レベルとして設定すべき電圧値は存在しない。
【００８８】
つまり画素回路やトランジスタの電気的特性により、制御信号ＳＣＡＮのＬＯＷの電圧レベルとして設定すべき電圧値と、制御信号ＲＥＳＥＴのＬＯＷの電圧レベルとして設定すべき電圧値とを、両立させることができない場合が存在する。このような場合において、本発明を適用することにより、走査線駆動回路４からの出力ピン数を増やすことなく、各制御線に必要な電圧を独立に設定することを可能にする。
【００８９】
発光期間が開始すると、走査線駆動回路４は、制御信号ＭＥＲＧＥの電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１９をオン状態とする。これにより、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とは導通する。また、静電保持容量１３の電極１３１は、参照電源線２０と遮断され、電極１３２は信号線１６と遮断されている。よって、駆動トランジスタ１４のゲート電位はソース電位の変動と共に変化し、かつ、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ−Ｖｄａｔａ）が印加されるので、この（ＶＲＥＦ−Ｖｄａｔａ）に対応した信号電流が有機ＥＬ素子１５に流れる。
【００９０】
発光期間において、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ−Ｖｄａｔａ）が印加され続け、上記信号電流が流れることにより有機ＥＬ素子１５は発光を持続する。
【００９１】
上記の動作を説明した期間は、画像表示装置１の有する全画素回路の発光強度が更新される１フレーム期間に相当し、フレームごとに上述の動作が繰り返される。
【００９２】
なお、上記では、制御信号ＲＳＴは、初期化電圧ＶＲＥＦ２がスイッチングトランジスタ１２のオフ電圧に設定されているときに、ＨＩＧＨに設定されると説明したが、制御信号ＲＳＴは、初期化電圧ＶＲＥＦ２がスイッチングトランジスタ１２のオン電圧に設定されているときに、ＨＩＧＨに設定されてもよい。
【００９３】
以上のように、画像表示装置１およびその制御方法によれば、駆動トランジスタに流れる電流は、常に発光素子経由のみとなるので、電源線及び信号線には定常電流は流れない。よって、駆動トランジスタのゲート−ソース間に印加すべき電圧を保持する機能を有する静電保持容量の両端電極に、正確な電位を記録することができ、映像信号を反映した高精度な画像表示をすることが可能となる。
【００９４】
しかも、スイッチングトランジスタ１１及び１２のそれぞれのオン及びオフを制御するための好適な電圧が互いに異なっていても、走査線駆動回路４が制御信号ＳＣＡＮ及びＲＥＳＥＴのうちの制御信号ＳＣＡＮを供給するだけで、上述の動作が実現される。
【００９５】
そのため、走査線駆動回路４の出力ピン数を増やす必要がなく、走査線駆動回路４と画素回路１０との接続が簡素化される。
【００９６】
本発明に係る画像表示装置１は、図８に記載されたような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。
【００９７】
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【００９８】
本発明は、画像表示装置として広く用いることができる。
【符号の説明】
【００９９】
１    画像表示装置
２    制御回路
３    メモリ
４    走査線駆動回路
５    信号線駆動回路
６    表示部
１０    画素回路
１１、１２、１９、２５    スイッチングトランジスタ
１３    静電保持容量
１４    駆動トランジスタ
１５    有機ＥＬ素子
１６、５１６    信号線
１７、１８、２７、５１７    制御線
２０、５２０    参照電源線
２１    第１電源線
２２    第２電源線
２３    カップリング線
２４、２８    容量
２６    初期化電圧線
２９    固定電圧線
１３１、１３２    電極
２４１、２４２、２８１、２８２    容量電極
５１０    画素回路
５１１、５１２、５１９    スイッチング素子
５１３    コンデンサ
５１３    容量素子
５１４    駆動素子
５１５    発光素子
５１３１、５１３２    電極
【図１】
2013171936.tif 000003
【図２】
2013171936.tif 000004
【図３】
2013171936.tif 000005
【図４】
2013171936.tif 000006
【図５】
2013171936.tif 000007
【図６】
2013171936.tif 000008
【図７】
2013171936.tif 000009
【図８】
2013171936.tif 000010
【図９】
2013171936.tif 000011
【国際調査報告】
2013171936.tif 000012
2013171936.tif 000013
2013171936.tif 000014
2013171936.tif 000015