(57)【要約】  センサチップ（５２）が備える画素部（４３）は、第１の列信号線（９）から入力され第１のリセットドレイン線（１６）へ出力する第１のフィードバックアンプ（４４）に接続された画素（４２）と、第２の列信号線（６０）から入力され第２のリセットドレイン線（６１）へ出力する第２のフィードバックアンプ（６４）に接続された画素（７０）とを含み、画素（４２）のリセットトランジスタ（３）のドレインは第１のリセットドレイン線（１６）と接続され、画素（７０）のリセットトランジスタ（３）のドレインは第２のリセットドレイン線（６１）と接続され、画素（４２）の増幅トランジスタ（４）のソースは第１の列信号線（９）と接続され、画素（７０）の増幅トランジスタ（４）のソースは第２の列信号線（６０）と接続される。
2014002333.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置された画素部と、
前記画素部の列毎に設けられた第１および第２の列信号線と、
前記画素部の列毎に設けられた第１および第２のリセットドレイン線と、
前記画素部の列毎に設けられ、前記第１の列信号線を入力線とし、前記第１のリセットドレイン線を出力線とする第１のフィードバックアンプと、
前記画素部の列毎に設けられ、前記第２の列信号線を入力線とし、前記第２のリセットドレイン線を出力線とする第２のフィードバックアンプとを備え、
前記画素部は、
前記第１のフィードバックアンプに接続された第１接続型の画素と、
前記第２のフィードバックアンプに接続された第２接続型の画素とを含み、
前記第１接続型の画素内に形成されたリセットトランジスタのソースおよびドレインの一方は、前記第１のリセットドレイン線と接続され、
前記第２接続型の画素内に形成されたリセットトランジスタのソースおよびドレインの一方は、前記第２のリセットドレイン線と接続され、
前記第１接続型の画素内に形成された増幅トランジスタのソースおよびドレインの一方は、前記第１の列信号線と接続され、
前記第２接続型の画素内に形成された増幅トランジスタのソースおよびドレインの一方は、前記第２の列信号線と接続される
固体撮像装置。
【請求項２】
前記第１のフィードバックアンプと前記第２のフィードバックアンプとは、並列動作する
請求項１記載の固体撮像装置。
【請求項３】
前記画素部はｎ行（ｎは２以上の整数）で構成され、
平面視において、前記第１のフィードバックアンプは前記画素部の第１行の上部に配置されており、前記第２のフィードバックアンプは前記画素部の第ｎ行の下部に配置されている
請求項１記載の固体撮像装置。
【請求項４】
前記第１および前記第２のフィードバックアンプは、一入力型である
請求項１記載の固体撮像装置。
【請求項５】
前記固体撮像装置は、さらに、
前記画素部の列毎にアナログデジタル変換器を備え、
前記アナログデジタル変換器は、前記第１の列信号線および前記第２の列信号線と接続されている
請求項１記載の固体撮像装置。
【請求項６】
前記固体撮像装置は、さらに、
光を信号電荷に変換する光電変換部と、
前記信号電荷を蓄積する蓄積部とを備え、
前記第１接続型および前記第２接続型の画素内に形成された前記増幅トランジスタのゲートは、前記蓄積部と接続され、
前記第１接続型および前記第２接続型の画素内に形成された前記リセットトランジスタのソースおよびドレインの他方は、前記蓄積部と接続されている
請求項１記載の固体撮像装置。
【請求項７】
前記第１接続型の画素内に形成された前記リセットトランジスタと、
前記第２接続型の画素内に形成された前記リセットトランジスタとは、同時にオン状態にされる
請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に積層膜などの光電変換部から直接電位を検出するイメージセンサのノイズ低減による画質向上とフレームレート高速化とを両立させる技術に関する。
【背景技術】
【０００２】
光電変換部を半導体基板に設けない固体撮像装置として、特許文献１のような積層型の固体撮像装置が知られている。積層型の固体撮像装置は、微細化された画素においても光電変換部の受光面積および容量を大きくとることが出来るため、大きな飽和信号量を実現することが出来る。【０００３】
また、固体撮像装置では、フレーム毎に画素の信号電荷をリセットする必要がある。その際にリセットパルスのオフ時のパルス形状が急峻である場合、チャネル上の電荷がリセットトランジスタのソースおよびドレインのいずれに移動するかはランダムに決まり、それが大きなランダムノイズとなって現れる。すなわち画素内のリセットトランジスタの熱ノイズに起因するｋＴＣノイズが発生し、画質が劣化するという問題を有している。【０００４】
そこで、非特許文献１に記載されたリセットトランジスタを緩やかにオフするソフトリセット技術や、特許文献２および非特許文献２に記載された列毎にフィードバックアンプを１つ接続する技術によって、ｋＴＣノイズが除去可能であることが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５５−１２０１８２号公報
【特許文献２】特開平１０―２８１８７０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００５，１９．７
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ    Ｍｅｅｔｉｎｇ  ２００２，３２．５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記画素内のリセットトランジスタを緩やかにオフするソフトリセット（非特許文献１）や列毎にフィードバックアンプを１つ接続する（特許文献２および非特許文献２）技術においては、そのリセット時間に比例してｋＴＣノイズが低減していくため、画素の読み出し時間を長く取る必要がある。また、フィードバックアンプが１つの場合、画素信号読み出し行と電子シャッター行とを並列してリセットを行うことが出来ない。そのため、高画素の連続撮影や動画撮影に必要な高速フレームレートの実現が困難である。【０００８】
このような課題に鑑み、本発明は、高画素の連続撮影や動画撮影に必要な高速フレームレートを実現する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一形態に係る固体撮像装置は、複数の画素が行列状に配置された画素部と、前記画素部の列毎に設けられた第１および第２の列信号線と、前記画素部の列毎に設けられた第１および第２のリセットドレイン線と、前記画素部の列毎に設けられ、前記第１の列信号線を入力線とし、前記第１のリセットドレイン線を出力線とする第１のフィードバックアンプと、前記画素部の列毎に設けられ、前記第２の列信号線を入力線とし、前記第２のリセットドレイン線を出力線とする第２のフィードバックアンプとを備え、前記画素部は、前記第１のフィードバックアンプに接続された第１接続型の画素と、前記第２のフィードバックアンプに接続された第２接続型の画素とを含み、前記第１接続型の画素内に形成されたリセットトランジスタのソースおよびドレインの一方は、前記第１のリセットドレイン線と接続され、前記第２接続型の画素内に形成されたリセットトランジスタのソースおよびドレインの一方は、前記第２のリセットドレイン線と接続され、前記第１接続型の画素内に形成された増幅トランジスタのソースおよびドレインの一方は、前記第１の列信号線と接続され、前記第２接続型の画素内に形成された増幅トランジスタのソースおよびドレインの一方は、前記第２の列信号線と接続されることを特徴とする。
【発明の効果】
【００１０】
本発明に係る固体撮像装置によれば、画素におけるノイズを低減し、高速フレームレートにより高画素の連続撮影や動画撮影が可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態１に係る積層型の固体撮像装置の回路構成を示す図である。
【図２】図２は、実施の形態１に係る固体撮像装置の画素部およびその周辺回路構成の詳細を示す図である。
【図３】図３は、実施の形態１に係る固体撮像装置の画素断面図である。
【図４】図４は、実施の形態１に係る固体撮像装置の周辺回路構成の詳細の一例を示す図である。
【図５】図５は、画素ソフトリセット信号のテーパー時間とノイズとの関係を表すグラフである。
【図６】図６は、実施の形態１に係る固体撮像装置の動作を説明する概略駆動タイミングチャートである。
【図７】図７は、実施の形態１に係る固体撮像装置の動作を説明する詳細駆動タイミングチャートである。
【図８】図８は、実施の形態１に係る固体撮像装置の動作を説明する３行分の駆動タイミングチャートである。
【図９】図９は、実施の形態１に係る固体撮像装置の画素部およびアナログデジタル変換器の回路構成を示す図である。
【図１０】図１０は、実施の形態１に係る固体撮像装置のアナログデジタル変換器搭載時の動作を説明する概要駆動タイミングチャートである。
【図１１】図１１は、実施の形態１に係る固体撮像装置のアナログデジタル変換器搭載時の詳細駆動タイミングチャートである。
【図１２】図１２は、実施の形態２に係る積層型の固体撮像装置の回路構成を示す図である。
【図１３Ａ】図１３Ａは、本開示の固体撮像装置の２入力型フィードバックアンプ回路の構成を示す図である。
【図１３Ｂ】図１３Ｂは、本開示の固体撮像装置の１入力型フィードバックアンプ回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本実施の形態における固体撮像装置およびカメラシステムについて、図面を参照しながら説明する。
【００１３】
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す場合がある。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。さらにまた、ＦＥＴのソースおよびドレインは同一の構造および機能である場合が殆どであり、明確に区別されないことも多いが、以下の説明では便宜上、信号が入力される側をドレイン、出力される側をソースと表記する。
【００１４】
（実施の形態１）
以下、実施の形態１を、図面を参照しながら説明する。
【００１５】
図１は、実施の形態１に係る積層型の固体撮像装置の回路構成を示す図である。同図に示すように、固体撮像装置、つまりセンサチップ５２は、画素リセット信号線７と、画素選択信号線８と、第１の列信号線９と、第２の列信号線６０と、第１のリセットドレイン線１６と、第２のリセットドレイン線６１と、第１のフィードバックアンプ４４と、第２のフィードバックアンプ６４と、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路４５と、列選択トランジスタ２７と、列走査回路（水平走査部）２９と、水平信号線３０と、出力アンプ３１と、行走査回路（垂直走査部）３３と、マルチプレクサ回路（ＭＵＸ）４１と、ＶＯＵＴ端子３２と、画素部４３と、タイミング制御回路５０と、基準信号発生器５１と、蓄積ダイオード初期化電圧発生器５３とを備える。
【００１６】
センサチップ５２内において、画素部４３は行走査回路３３およびマルチプレクサ回路４１によって選択される。
【００１７】
行走査回路３３は、画素リセット信号線７および画素選択信号線８等を介して画素部４３に種々のタイミング信号を供給する。画素リセット信号線７は、リセット信号を伝達する信号線であり、対応する行の画素の信号をリセットトランジスタ３によりリセットするため行ごとに設けられている。蓄積ダイオード初期化電圧発生器５３は、各リセットドレイン線にリセット電位を供給する。
【００１８】
マルチプレクサ回路４１は、タイミング制御回路５０から出力される行選択信号３５および画素リセット制御信号３６の画素部４３への出力を制御する。マルチプレクサ回路４１は、タイミング制御回路５０と画素部４３との間に設けられ、画素リセット制御信号３６を所定行に対応する画素リセット信号線７に選択的に供給し、行選択信号３５を所定行に対応する画素選択信号線８に選択的に供給する。
【００１９】
タイミング制御回路５０は、行走査回路３３に垂直走査信号４０を供給し、マルチプレクサ回路４１に行選択信号３５および画素リセット制御信号３６を供給し、列走査回路２９に水平走査信号３９を供給する。
【００２０】
列走査回路２９は、列選択トランジスタ２７に列選択信号２８を供給することにより、画素部４３の信号を順次水平信号線３０へ読み出させる。出力アンプ３１は、水平信号線３０を介して伝達された信号を増幅してＶＯＵＴ端子３２に出力する。
【００２１】
第１のフィードバックアンプ４４は、入力端子が第１の列信号線９および基準信号線１３に接続され、出力端子が第１のリセットドレイン線１６に接続され、入力信号に対して反転増幅した信号を出力する。第２のフィードバックアンプ６４は、入力端子が第２の列信号線６０および基準信号線１３に接続され、出力端子が第２のリセットドレイン線６１に接続され、入力信号に対して反転増幅した信号を出力する。
【００２２】
基準信号発生器５１は、フィードバックアンプ４４および６４において、それぞれ第１の列信号線９および第２の列信号線６０からの入力信号と比較するための基準信号を生成し、基準信号線１３を介してフィードバックアンプ４４および６４に入力する回路である。
【００２３】
図２は、実施の形態１に係る固体撮像装置の画素部およびその周辺回路構成の詳細を示す図である。同図には、図１の画素部４３の回路を詳しく示すため、画素部４３から「２行２列」分だけが記載されているが、画素部４３の行数および列数は任意に設定されてよい。画素部４３では、複数の画素が半導体基板上に行列状に配置され、列毎に第１の列信号線９および第２の列信号線６０が設けられている。
【００２４】
画素部４３は、第１のフィードバックアンプ４４に接続する第１接続型の画素４２と、第２のフィードバックアンプ６４に接続する第２接続型の画素７０とを含む。画素４２は読み出し行であるｋ行に、画素７０は電子シャッター行であるｍ行に配置されている。
【００２５】
画素４２および画素７０は、それぞれ、光を信号電荷に変換する光電変換部１と、信号電荷を蓄積する蓄積部２と、ゲートが蓄積部２に接続され、蓄積部２に蓄積された電荷に応じた電圧信号を出力する増幅トランジスタ４と、選択トランジスタ５とを有している。
【００２６】
各画素において、リセットトランジスタ３のドレインは、リセットドレイン線に接続されている。リセットトランジスタ３のソースは、蓄積部２に接続されている。選択トランジスタ５のソースは、列信号線に接続されている。選択トランジスタ５のドレインは、増幅トランジスタ４のソースと接続されている。図２では、選択トランジスタ５は、増幅トランジスタ４のソースと列信号線との間に挿入されているが、増幅トランジスタ４のドレインと電源線６との間に挿入されていてもよい。
【００２７】
図３は、実施の形態１に係る固体撮像装置の画素断面図である。シリコンからなる半導体基板７１に増幅トランジスタ４、選択トランジスタ５およびリセットトランジスタ３が形成されている。増幅トランジスタ４は、ゲート電極７２と、ソースおよびドレインの一方である拡散層７３と、ソースおよびドレインの他方である拡散層７４とを有している。選択トランジスタ５はゲート電極７５と、ソースおよびドレインの一方である拡散層７４と、ソースおよびドレインの他方である拡散層７６とを有している。増幅トランジスタ４と選択トランジスタ５とは、拡散層７４を共有している。リセットトランジスタ３は、ゲート電極７７と、ソースおよびドレインの一方である拡散層７８と、ソースおよびドレインの他方である拡散層７９とを有している。拡散層７３と拡散層７８とは素子分離領域８０により分離されている。
【００２８】
半導体基板７１の上には、各トランジスタを覆うように絶縁膜８４が形成されている。絶縁膜８４の上には光電変換部１が形成されている。光電変換部１は、半導体基板７１の上方に形成された有機材料またはアモルファスシリコン等からなる光電変換膜８１と、光電変換膜８１の半導体基板７１側の面に形成された画素電極８２と、光電変換膜８１の画素電極８２と反対側の面に形成された透明電極８３とを有する。
【００２９】
画素電極８２は、コンタクト８５を介して増幅トランジスタ４のゲート電極７２およびリセットトランジスタ３の拡散層７８と接続されている。画素電極８２と接続された拡散層７８は、蓄積部２として機能する。
【００３０】
次に、実施の形態１に係る周辺回路の詳細な構成を説明する。
【００３１】
図４は、実施の形態１に係る固体撮像装置の周辺回路構成の詳細の一例を示す図である。同図に示すように、実施の形態１に係るＣＤＳ回路４５は、第１の列信号線９および第２の列信号線６０のいずれかと、列信号線切替制御信号６５で選択された列信号線と接続する。対応する列信号線における任意の異なる二つのタイミングにおける電位差、つまりリセット動作時の電位（リセットトランジスタ３がオンしている時の列信号線の電位）と信号出力動作時の電位（リセットトランジスタ３がオフしている時の列信号線の電位）との差に応じた信号をＣＤＳ出力ノード２６から出力する。
【００３２】
また、ＣＤＳ回路４５は、コンデンサ１９および２５と、サンプルトランジスタ制御信号２１でオンオフが制御されるサンプルトランジスタ２０と、クランプトランジスタ制御信号２３でオンオフが制御され、クランプ信号線２４と接続されたクランプトランジスタ２２とを有する。
【００３３】
負荷トランジスタ１０ａおよび１０ｂは、画素負荷トランジスタ制御線１１でオンオフが制御される。第１の列信号線９は負荷トランジスタ１０ａに、第２の列信号線６０は、負荷トランジスタ１０ｂに接続される。
【００３４】
基準信号発生器５１は、画素負荷トランジスタ制御線１１に画素負荷トランジスタ制御信号ＬＧを、クランプ信号線２４にクランプ信号ＮＣＤＣをそれぞれ供給する機能も備える。
【００３５】
上記回路構成において、ｋＴＣノイズが発生する原因と抑圧する原理について概要を述べる。
【００３６】
光電変換部１により光が電気信号Ｓに変換されて、蓄積部２で蓄えられる。ここで選択トランジスタ５をオンにすると、この電気信号Ｓは、増幅トランジスタ４および負荷トランジスタ１０ａまたは１０ｂにより形成されるソースフォロア回路でインピーダンス変換され、第１の列信号線９を介して、ＣＤＳ回路４５に入力される。そして電気信号Ｓは一旦サンプルホールドされる。
【００３７】
次に、画素内の画素リセット信号線７に画素リセット制御信号３６を入力して、蓄積部２で蓄えられた電気信号Ｓをリセットする。この際に、画素リセット制御信号３６を急峻な矩形波で印加した場合には、蓄積部２に熱ノイズに起因するｋＴＣノイズが重畳する。
【００３８】
すなわち蓄積部２は、画素リセット制御信号３６によってリセットドレイン線の信号レベルで一定値にリセットされるべきところが、さらにｋＴＣノイズが重畳した信号になり、これがランダムノイズとして画像で認識される。
【００３９】
このときの蓄積部２の電気信号をＮとすると、電気信号Ｎにはランダムノイズが載ったまま、先の電気信号Ｓと同じ経路でＣＤＳ回路４５に接続され、ここで電気信号Ｎはサンプルホールドされる。この時、ＣＤＳ回路４５では、電気信号Ｓと電気信号Ｎとを差分する動作を行い、ＣＤＳ出力ノード２６に出力して画素信号Ｐとして扱われる。
【００４０】
先にも述べたが、この画素信号Ｐにはランダムノイズ成分が残っている。そして列走査回路２９からの列選択信号２８が列選択トランジスタ２７をオンすることで、画素信号Ｐは水平信号線３０に読み出されて、出力アンプ３１で増幅後にＶＯＵＴ端子３２から外部出力される。
【００４１】
このままでは画質が悪いため、リセットドレイン線に一定電圧ではなく、ｋＴＣノイズを含んだ画素信号Ｎをフィードバックアンプに入力し、反転増幅した信号を出力し、再び蓄積部２に戻すことでｋＴＣノイズを打ち消す動作を行う。さらに画素リセット信号線７の画素リセット制御信号３６を急峻な矩形波ではなく、緩やかな傾きをもった波形でソフトリセット動作を行うことで、ｋＴＣノイズの発生量そのものを抑圧する。
【００４２】
図５は、画素ソフトリセット信号のテーパー時間とノイズとの関係を表すグラフである。上記ソフトリセットと呼んだ画素リセット制御信号３６の波形は、図５に示すように期間の長いテーパー波形にするほどノイズ低減効果が大きくなる。
【００４３】
図６は、本発明の実施の形態１に係る固体撮像装置の動作を説明する概略駆動タイミングチャートである。同図において、読み出し行をｋ行、電子シャッター行をｍ行とした時、ｋ行の画素は第１の列信号線９と第１のリセットドレイン線１６と第１のフィードバックアンプ４４とに、また、ｍ行の画素は第２の列信号線６０と第２のリセットドレイン線６１と第２のフィードバックアンプ６４とに接続している。よって、第１のフィードバックアンプ４４と第２のフィードバックアンプ６４とが並列動作することが可能となり、ｋ行およびｍ行のリセットが同時にできる。この構成により、画素読み出し期間を短くすることができる。
【００４４】
これに対し、列毎にフィードバックアンプを１つだけ備える固体撮像装置では、ｋＴＣノイズの除去は出来るが、ｋ行とｍ行のリセットを同時に行うことが出来ないため並列動作が出来ず、読み出し期間の短縮が難しい。
【００４５】
図７は、実施の形態１に係る固体撮像装置の動作を説明する詳細駆動タイミングチャートである。同図において、積層膜である光電変換部１により光が電気信号Ｓに変換されて、電気信号Ｓは蓄積部２で蓄えられるが、光が正の電気信号Ｓに変換される場合を想定しているので、蓄積部２の電位は時間経過とともに上昇している。
【００４６】
まず、時刻Ｔ１において、画素信号読み出し行であるｋ行と電子シャッター行であるｍ行の画素選択信号線８の電位をローレベルからハイレベルとし、選択トランジスタ５をオンにする。
【００４７】
同じく時刻Ｔ１において、画素負荷トランジスタ制御線１１の電位をローレベルから上昇させることにより、この電気信号Ｓは、増幅トランジスタ４と負荷トランジスタ１０ａまたは１０ｂとにより形成されるソースフォロア回路でインピーダンス変換され、第１の列信号線９を介して、ＣＤＳ回路４５に入力される。
【００４８】
同じく時刻Ｔ１において、サンプルトランジスタ制御信号２１およびクランプトランジスタ制御信号２３をローレベルからハイレベルとし、ＣＤＳ回路４５で電気信号Ｓは一旦サンプルホールドされる。
【００４９】
次に、時刻Ｔ２において、リセットドレイン線リセットトランジスタ制御信号１８をローレベルからハイレベルとし、第１のリセットドレイン線１６と第２のリセットドレイン線６１を一旦、蓄積部初期化電圧ＩＮＩＴに設定する。
【００５０】
次に、時刻Ｔ３にて、リセットドレイン線リセットトランジスタ制御信号１８およびクランプトランジスタ制御信号２３をハイレベルからローレベルとする。
【００５１】
次に、時刻Ｔ４において、ｋ行およびｍ行の画素リセット信号線７の電位をローレベルからハイレベルとする。つまり、第１接続型の画素４２内に形成されたリセットトランジスタ３と、第２接続型の画素７０内に形成されたリセットトランジスタ３とを同時にオンする。
【００５２】
その後、ｋＴＣノイズ抑圧のため、ｋ行およびｍ行の画素リセット信号線７の電位をテーパー状に徐々にローレベルに下げていく。リセットトランジスタ３がオンすると、先ほど蓄積部２で蓄えられた電気信号Ｓが蓄積部初期化電圧ＩＮＩＴに設定され、蓄積部２の電位が降下する。
【００５３】
この時、第１のフィードバックアンプ４４で反転増幅された信号がｋ行の画素４２の蓄積部２に戻ってきて、ノイズを打ち消す働きをしている。同じく第２のフィードバックアンプ６４で反転増幅された信号がｍ行の画素７０の蓄積部２に戻ってきて、ノイズを打ち消す働きをしている。
【００５４】
次に、時刻Ｔ５において、リセットトランジスタ３は、しだいにＯＦＦとなり、ソフトリセットが成立する。
【００５５】
次に、時刻Ｔ６において、ｋ行とｍ行の画素リセット信号線の電位はローレベルとなる。
【００５６】
時刻Ｔ４から時刻Ｔ７において、リセット後のｋ行の蓄積部２の電気信号Ｎは、第１の列信号線９を介して、ＣＤＳ回路４５に入力される。ＣＤＳ回路４５では、ｋ行の電気信号Ｓと電気信号Ｎとが差分されて、差分がＣＤＳ出力ノード２６に出力され、画素信号Ｐとして扱われる。
【００５７】
次に、時刻Ｔ７において、ｋ行およびｍ行の画素選択信号線８ならびに画素負荷トランジスタ制御線１１の電位をローレベルとする。更に、サンプルトランジスタ制御信号２１をローレベルとする。これにより、画素信号Ｐはコンデンサ２５に蓄積される。
【００５８】
以上で、画素読み出し期間が終了する。
【００５９】
時刻Ｔ８以降、列走査回路２９からの列選択信号２８により列選択トランジスタ２７がオンすることで、先のｋ行の画素信号Ｐは水平信号線３０に読み出されて、出力アンプ３１で増幅後にＶＯＵＴ端子３２から外部出力される。
【００６０】
図８は、実施の形態１に係る固体撮像装置の動作を説明する３行分の駆動タイミングチャートである。同図のタイミングチャートは、図７のタイミングチャートを３行分表現したもので、ｋ行から（ｋ＋２）行の信号読み出しと、ｍ行から（ｍ＋２）行の電子シャッターとを表したものである。列毎にフィードバックアンプを１つだけ備える固体撮像装置では、例えばｋ行の信号読み出しとｍ行の電子シャッターのリセットを順番に行う必要があるが、本実施の形態に係る固体撮像装置では、ｋ行の信号読み出しとｍ行の電子シャッターのリセットを並列に行えるため、画素読み出し期間は半減している。よって、高画素の連続撮影や動画撮影に必要な高速フレームレートが実現しやすくなる。
【００６１】
図９は、実施の形態１に係る固体撮像装置の画素部およびアナログデジタル変換器の回路構成を示す図である。また、図１０は、実施の形態１に係る積層型の固体撮像装置のアナログデジタル変換器搭載時の動作を説明する概要駆動タイミングチャートである。図９には、列毎に第１の列信号線９および第２の列信号線６０に接続されたアナログデジタル変換器９０を備えた固体撮像装置が示されている。本回路構成にすることで、図１０に示すように、列毎にｋ行のリセットとＡＤ変換、およびｍ行のリセットを並行して行うシーケンスが実現できる。
【００６２】
図１１は、実施の形態１に係る固体撮像装置のアナログデジタル変換器搭載時の詳細駆動タイミングチャートである。同図のタイミングチャートは、図１０のタイミングチャートを４行分表現したもので、ｋ行から（ｋ＋３）行の信号読み出しと、ｍ行から（ｍ＋３）行の電子シャッターとを表したものである。同図に示されるように、画素読み出し期間が連続した駆動でも、デジタル信号出力が途切れることがない。よって、高画素の連続撮影や動画撮影に必要な高速フレームレートを実現することが可能となる。これに対し、列毎にフィードバックアンプを１つだけ備える固体撮像装置では、例えばｋ行のリセットの際には、ｍ行のリセットおよびＡＤ変換が出来ないため、デジタル信号出力が途切れてしまう。
【００６３】
（実施の形態２）
以下、実施の形態２に係る固体撮像装置について説明する。
【００６４】
図１２は、実施の形態２に係る積層型の固体撮像装置の回路構成を示す図である。同図に記載された固体撮像装置は、図１に記載された実施の形態１に係るおける固体撮像装置に対して、フィードバックアンプの配置位置を画素部４３の上下に分散配置した点が異なる。つまり、画素部４３がｎ行（ｎは２以上の整数）で構成されている場合、平面視において、第２のフィードバックアンプ６４は複数の画素が構成する行列の第１行の上部に配置されており、第１のフィードバックアンプ４４は上記行列の第ｎ行の下部に配置されている。なお、本願明細書において「平面視」とは、光電変換部１の受光面の法線方向から見ること、つまり固体撮像装置を上から見ることを指す。
【００６５】
上記配置によれば、画素４２および画素７０と第１のフィードバックアンプ４４および第２のフィードバックアンプ６４とを接続する配線が上下に分かれるため、第１の列信号線９と第２の列信号線６０とを画素部上下に分けてレイアウトでき、かつ、第１のリセットドレイン線１６と第２のリセットドレイン線６１とを画素部上下に分けてレイアウトできる。よって、列回路レイアウトの配線制約が緩和され微細化時に有利になる。さらに、画素部をセンサチップ５２の中心に配置できるので、カメラシステム、特にカメラモジュールなどの小型部品へイメージセンサを搭載する場合に、レンズの位置も合わせやすいというメリットがある。
【００６６】
なお、実施の形態１および実施形態２に係る第１のフィードバックアンプ４４および第２のフィードバックアンプ６４は、２入力型であっても、また、１入力型であっても構わない。
【００６７】
図１３Ａは、本開示の固体撮像装置の２入力型フィードバックアンプ回路の構成を示す図である。また、図１３Ｂは、本開示の固体撮像装置の１入力型フィードバックアンプ回路の構成を示す図である。図１３Ａに示されるように、２入力型のフィードバックアンプでは、一般に差動増幅器と出力バッファが必要であり、回路のトランジスタ素子数が、少なくとも９素子必要となる。これに対して、１入力型のフィードバックアンプでは、トランジスタ素子が最低３素子で実現できるため、特に微細化レイアウト時に有利になる。
【００６８】
以上、本発明の実施の形態１および２に係る固体撮像装置を用いれば、高画質かつ高速フレームレートを実現するカメラシステムを提供することが可能となる。
【００６９】
以上、本発明の固体撮像装置について、実施の形態１および２に基づいて説明したが、本発明は実施の形態１および２に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の主旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【００７０】
また、上記実施の形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【００７１】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【００７２】
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みを帯びたものも本発明に含まれる。
【００７３】
また、上記実施の形態に係る固体撮像装置の機能のうち少なくとも一部を組み合わせてもよい。
【００７４】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。
【００７５】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
【００７６】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【００７７】
本発明に係る固体撮像装置は、小型、薄型、高感度の画像ピックアップ装置等への適用に有効である。
【符号の説明】
【００７８】
１    光電変換部
２    蓄積部
３    リセットトランジスタ
４    増幅トランジスタ
５    選択トランジスタ
６    電源線
７    画素リセット信号線
８    画素選択信号線
９    第１の列信号線
１０ａ、１０ｂ    負荷トランジスタ
１１    画素負荷トランジスタ制御線
１３    基準信号線
１５    リセットドレイン線初期化電圧
１６    第１のリセットドレイン線
１７ａ、１７ｂ    リセットドレイン線初期化トランジスタ
１８    リセットドレイン線リセットトランジスタ制御信号
１９、２５    コンデンサ
２０    サンプルトランジスタ
２１    サンプルトランジスタ制御信号
２２    クランプトランジスタ
２３    クランプトランジスタ制御信号
２４    クランプ信号線
２６    ＣＤＳ出力ノード
２７    列選択トランジスタ
２８    列選択信号
２９    列走査回路
３０    水平信号線
３１    出力アンプ
３２    ＶＯＵＴ端子
３３    行走査回路
３５    行選択信号
３６    画素リセット制御信号
３９    水平走査信号
４０    垂直走査信号
４１    マルチプレクサ回路
４２、７０    画素
４３    画素部
４４    第１のフィードバックアンプ
４５    ＣＤＳ回路
５０    タイミング制御回路
５１    基準信号発生器
５２    センサチップ
５３    蓄積ダイオード初期化電圧発生器
６０    第２の列信号線
６１    第２のリセットドレイン線
６４    第２のフィードバックアンプ
６５    列信号線切替制御信号
６６、６７    列信号線選択トランジスタ
７１    半導体基板
７２、７５、７７    ゲート電極
７３、７４、７６、７８、７９    拡散層
８０    素子分離領域
８１    光電変換膜
８２    画素電極
８３    透明電極
８４    絶縁膜
８５    コンタクト
９０    アナログデジタル変換器
９１    ＡＤＣ変換器サンプルトランジスタ
９２    ＡＤＣ変換器サンプルトランジスタ制御信号
９３    比較器
９４    ＲＡＭＰ信号
９５    カウンター
９６    デジタル信号出力線
【図１】
2014002333.tif 000003
【図２】
2014002333.tif 000004
【図３】
2014002333.tif 000005
【図４】
2014002333.tif 000006
【図５】
2014002333.tif 000007
【図６】
2014002333.tif 000008
【図７】
2014002333.tif 000009
【図８】
2014002333.tif 000010
【図９】
2014002333.tif 000011
【図１０】
2014002333.tif 000012
【図１１】
2014002333.tif 000013
【図１２】
2014002333.tif 000014
【図１３Ａ】
2014002333.tif 000015
【図１３Ｂ】
2014002333.tif 000016
【手続補正書】
【提出日】平成26年12月12日(2014.12.12)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2014002333.tif 000017
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2014002333.tif 000018
【国際調査報告】
2014002333.tif 000019
2014002333.tif 000020
2014002333.tif 000021
2014002333.tif 000022