【手続補正書】
【提出日】平成27年10月6日(2015.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ記憶システムであって、
順序型データセットを要求するように動作可能なホストであって、該順序型データセットは第１の出力と第２の出力とを含み、該第１の出力は、該順序型データセットにおいて該第２の出力に先行する、ホストと、
前記順序型データセットを保持する記憶媒体と、
前記記憶媒体から前記順序型データセットにアクセスし、及び、前記第１の出力に対応する第１の処理入力と前記第２の出力に対応する第２の処理入力とを処理して、前記第１の出力及び前記第２の出力を生成するように動作可能なデータ処理回路であって、前記第１の処理入力の処理は、前記第２の処理入力を処理する前に開始し、前記第２の出力は前記第１の出力の前に利用可能である、データ処理回路
を備え、
前記ホストは更に、前記第１の出力の前に前記第２の出力を受信するように動作可能であり、
前記データ処理回路は更に、再試行条件が満たされることに少なくとも部分的に基づいて、前記ホストに前記第１の出力を報告する前に、前記ホストに前記第２の出力を報告するように動作可能である、データ記憶システム。
【請求項２】
前記ホストは、前記第２の出力に対応する有効ステータスを示し、及び、前記第１の出力の無効ステータスを示すように動作可能である、請求項１に記載のデータ記憶システム。
【請求項３】
前記ホストは、前記第２の出力を受信すると、前記第２の出力に対応する有効ステータスを示し、及び、前記第１の出力の無効ステータスを示すように動作可能である、請求項１に記載のデータ記憶システム。
【請求項４】
前記ホストは、前記第１の出力を受信すると、前記第１の出力の前記示された無効ステータスを変更して前記第１の出力の有効ステータスを示すように動作可能である、請求項３に記載のデータ記憶システム。
【請求項５】
前記データ処理回路は、
データ検出アルゴリズムを前記第１の処理入力に適用して第１の検出出力を生成し、及び、前記データ検出アルゴリズムを前記第２の処理入力に適用して第２の検出出力を生成するように動作可能なデータ検出器回路と、
データ復号化アルゴリズムを前記第１の検出出力から得られた第１の復号化器入力に適用して第１の復号化された出力を生成し、及び、前記データ復号化アルゴリズムを前記第２の検出出力から得られた第２の復号化器入力に適用して第２の復号化された出力を生成するように動作可能なデータ復号化回路
を備え、
前記第１の出力は前記第１の復号化された出力から得られ、前記第２の出力は前記第２の復号化された出力から得られる、請求項１に記載のデータ記憶システム。
【請求項６】
前記データ復号化アルゴリズムは、低密度パリティチェックアルゴリズムである、請求項５に記載のデータ記憶システム。
【請求項７】
前記データ検出アルゴリズムは、最大事後データ検出アルゴリズムとビタビデータ検出アルゴリズムとからなるグループから選択される、請求項５に記載のデータ記憶システム。
【請求項８】
前記データ処理回路は集積回路として実装される、請求項１に記載のデータ記憶システム。
【請求項９】
前記再試行条件は、タイムアウト条件が発生すると満たされる、請求項１に記載のデータ記憶システム。
【請求項１０】
ホスト回路を備える記憶制御システムであって、
前記ホスト回路は、
順序型データセットを記憶デバイスに要求するステップであって、前記順序型データセットは第１の出力と第２の出力とを含み、前記第１の出力は、前記順序型データセットにおいて前記第２の出力に先行し、前記第１の出力に対応する前記順序型データセットの第１の部分の処理は、前記第２の出力に対応する前記順序型データセットの第２の部分を処理する前に開始し、前記第１の出力に対応する前記順序型データセットの前記第１の部分の処理は、前記第２の出力に対応する前記順序型データセットの前記第２の部分の処理が完了した後に終了することからなる、ステップと、
前記記憶デバイスから、前記第１の出力を受信する前に前記第２の出力を受信するステップと、
前記第２の出力を受信すると、前記第２の出力の有効ステータス及び前記第１の出力の無効ステータスを示すステップと、
前記第１の出力を受信すると、前記第１の出力の前記無効ステータスを変更して前記第１の出力の有効ステータスを示すステップ
を実行するように動作可能であることからなる、記憶制御システム。
【請求項１１】
前記システムは、データ記憶デバイスの一部として実装される、請求項１０に記載の記憶制御システム。
【請求項１２】
前記システムは、集積回路として実装される、請求項１０に記載の記憶制御システム。
【請求項１３】
前記記憶デバイスは、
前記順序型データセットを保持する記憶媒体と、
前記記憶媒体から前記順序型データセットにアクセスし、及び、前記第１の出力に対応する第１の処理入力と前記第２の出力に対応する第２の処理入力とを処理して、前記第１の出力及び前記第２の出力を生成するように動作可能なデータ処理回路であって、前記第２の出力は前記第１の出力の前に利用可能である、データ処理回路
を備える、請求項１０に記載の記憶制御システム。
【請求項１４】
前記データ処理回路は、
データ検出アルゴリズムを前記第１の処理入力に適用して第１の検出出力を生成し、及び、前記データ検出アルゴリズムを前記第２の処理入力に適用して第２の検出出力を生成するように動作可能なデータ検出器回路と、
データ復号化アルゴリズムを前記第１の検出出力から得られた第１の復号化器入力に適用して第１の復号化された出力を生成し、及び、前記データ復号化アルゴリズムを前記第２の検出出力から得られた第２の復号化器入力に適用して第２の復号化された出力を生成するように動作可能なデータ復号化回路
を備え、
前記第１の出力は前記第１の復号化された出力から得られ、前記第２の出力は前記第２の復号化された出力から得られる、請求項１３に記載の記憶制御システム。
【請求項１５】
前記データ復号化アルゴリズムは、低密度パリティチェックアルゴリズムである、請求項１４に記載の記憶制御システム。
【請求項１６】
前記データ検出アルゴリズムは、最大事後データ検出アルゴリズムとビタビデータ検出アルゴリズムとからなるグループから選択される、請求項１４に記載の記憶制御システム。
【請求項１７】
記憶デバイスにおけるデータ処理のための方法であって、
順序型データセットの要求を提供するステップであって、前記順序型データセットは、データ復号化器回路の第１の入力に対応する第１の出力と、前記データ復号化器回路の第２の入力に対応する第２の出力を含み、前記データ復号化器回路は、前記第２の入力の処理を開始する前に前記第１の入力の処理を開始し、前記データ復号化器回路は、前記第２の入力の処理を完了した後に前記第１の入力の処理を完了することからなる、ステップと、
前記記憶デバイスから、前記第１の出力を受信する前に前記第２の出力を受信するステップと、
前記第２の出力を受信すると、前記第２の出力の有効ステータス及び前記第１の出力の無効ステータスを示すステップと、
前記第１の出力を受信すると、前記第１の出力の無効ステータスを変更して前記第１の出力の有効ステータスを示すステップ
を含む方法。
【請求項１８】
記憶媒体から符号化されたデータセットにアクセスするステップであって、前記符号化されたデータセットは前記順序型データセットに対応することからなる、ステップと、
前記符号化されたデータセットを処理して前記第１の出力及び前記第２の出力を生成するステップ
を更に含む、請求項１７に記載の方法。
【請求項１９】
符号化されたデータセットを処理する前記ステップは、
前記符号化されたデータセットにデータ検出アルゴリズムを適用して、第１の検出出力及び第２の検出出力を生成するステップと、
前記第１の検出出力から得られた第１の復号化器入力にデータ復号化アルゴリズムを適用して、第１の復号化された出力を生成するステップと、
前記第２の検出出力から得られた第２の復号化器入力に前記データ復号化アルゴリズムを適用して、第２の復号化された出力を生成するステップ
を含み、
前記第１の出力は前記第１の復号化された出力から得られ、前記第２の出力は前記第２の復号化された出力から得られる、請求項１８に記載の方法。