【手続補正書】
【提出日】平成27年4月2日(2015.4.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路上のメモリであって、
行及び列を含むメモリセルのアレイであって、該アレイは該行に沿ってセグメント化されたワード線を含む、メモリセルのアレイと、
前記セグメント化されたワード線のセグメントにバイアス電圧を接続する回路部であって、熱アニールのための電流の流れを誘導する、回路部と、
対応する列に沿ったビット線と、
を備える、集積回路上のメモリ。
【請求項２】
請求項１に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第１のスイッチ及び第２のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線と、を含む複数のグローバルワード線対と、
を含む、
ことを特徴とする、メモリ。
【請求項３】
請求項２に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記メモリは、前記アレイに結合されるとともにローカルワード線デコーダーを含むアドレスデコーダーをさらに備え、
前記ローカルワード線デコーダーは前記ローカルワード線内の前記第１のスイッチ及び前記第２のスイッチに結合されて、前記対応するグローバルワード線対に対して選択されたローカルワード線と結合する、
ことを特徴とする、メモリ。
【請求項４】
請求項２に記載のメモリであって、
対応するグローバルワード線対に結合されている複数の対となっているワード線ドライバー及びワード線終端回路をさらに備え、
前記ワード線ドライバー及び前記ワード線終端回路は異なるバイアス状態を印加するように構成される、
ことを特徴とする、メモリ。
【請求項５】
請求項４に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、ブロック消去後に該ブロック消去と連動して選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部を、
さらに備える、メモリ。
【請求項６】
請求項４に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、読出し動作、プログラム動作及び消去動作の間で又はそれらの動作中に、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部ロジックを、
さらに備える、メモリ。
【請求項７】
請求項４に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、消去動作中に、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部をさらに備え、
前記消去動作において、前記バイアス電圧は負の電圧を含む、
ことを特徴とする、メモリ。
【請求項８】
請求項４に記載のメモリであって、
プログラムと消去とのサイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントのいずれかを維持し、該カウントがしきい値に達したとき、前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部を
さらに備える、メモリ。
【請求項９】
請求項１に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第１のスイッチ及び第２のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線と、
を含み、
前記複数のグローバルワード線対において、前記第１のグローバルワード線及び前記第２のグローバルワード線は、前記メモリセルのアレイの同じ側にある、
ことを特徴とする、メモリ。
【請求項１０】
請求項１に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第１のスイッチ及び第２のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線と、を含む複数のグローバルワード線対と、
を含み、
前記複数のグローバルワード線対において、前記第１のグローバルワード線は前記メモリセルのアレイの上方にあり、前記第２のグローバルワード線は前記メモリセルのアレイの下方にある、
ことを特徴とする、メモリ。
【請求項１１】
請求項１に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第１のスイッチ及び第２のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線と、を含む複数のグローバルワード線対と、
を含み、
前記第１のグローバルワード線及び前記第２のグローバルワード線は金属を含む、
ことを特徴とする、メモリ。
【請求項１２】
ワード線及びビット線を含むメモリセルのアレイを動作させる方法であって、
ワード線のセグメントの第１の端部及び第２の端部に異なるバイアス状態を印加するステップ、を備え、
該ステップにより、前記セグメントに結合された前記メモリセルを熱アニールする電流を誘導する、ことを特徴とする、メモリセルのアレイを動作させる方法。
【請求項１３】
請求項１２に記載のメモリセルのアレイを動作させる方法であって、
前記ワード線のセグメントはローカルワード線であり、
前記メモリセルのアレイを動作させる方法は、
ローカルワード線の第１の端部及び第２の端部に、該第１の端部及び該第２の端部に結合されたスイッチを介して異なるバイアス状態を印加するステップを、さらに備え、該ステップは、対応する行に沿った複数のグローバルワード線対内の選択されたグローバルワード線対を駆動するステップを、さらに備え、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の第１のスイッチ及び第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線とを含む、
ことを特徴とする、メモリセルのアレイを動作させる方法。
【請求項１４】
請求項１３に記載のメモリセルのアレイを動作させる方法であって、
前記選択されたグローバルワード線対に結合されたワード線ドライバー及びワード線終端回路を用いるステップ、をさらに備え、
該ステップにより、前記選択されたグローバルワード線対に異なるバイアス状態を印加する、
ことを特徴とする、メモリセルのアレイを動作させる方法。
【請求項１５】
請求項１３に記載のメモリセルのアレイを動作させる方法であって、
前記アレイに結合されたアドレスデコーダーを用いてローカルワード線を選択するステップ、をさらに備え、
前記アドレスデコーダーは、前記ローカルワード線内の前記第１のスイッチ及び前記第２のスイッチに結合されたローカルワード線デコーダーを含む、
ことを特徴とする、メモリセルのアレイを動作させる方法。
【請求項１６】
請求項１２に記載のメモリセルのアレイを動作させる方法であって、
プログラムと消去とのサイクルのカウントを維持し、前記カウントがしきい値に達するときに、前記バイアス状態を印加するステップを、
さらに備える、メモリセルのアレイを動作させる方法。
【請求項１７】
請求項１２に記載のメモリセルのアレイを動作させる方法であって、
動作中に熱アニールするために前記バイアス状態を印加するステップ、をさらに備え、
該動作において、選択されたセグメントに負の電圧が印加される、
ことを特徴とする、メモリセルのアレイを動作させる方法。
【請求項１８】
集積回路上のメモリを製造する方法であって、
行及び列を含むメモリセルのアレイであって、該行に沿ってセグメント化されたワード線を含むアレイを、を形成する工程と、
前記ワード線に結合されるとともに、前記セグメント化されたワード線のセグメントにバイアス電圧を接続し、熱アニールのための電流の流れを誘導する、回路部を設ける工程と、
対応する列に沿ってビット線を形成する工程と、
を備える、メモリを製造する方法。
【請求項１９】
請求項１８に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第１のスイッチ及び第２のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線とを含む、
ことを特徴とする、メモリを製造する方法。
【請求項２０】
請求項１９に記載のメモリを製造する方法であって、
前記ワード線の前記セグメントはローカルワード線を含み、
前記メモリを製造する方法は、前記アレイに結合されるアドレスデコーダーを設ける工程を、さらに備え、
前記アドレスデコーダーは、前記ローカルワード線内の前記第１のスイッチ及び前記第２のスイッチに結合されて、選択されたローカルワード線を前記対応するグローバルワード線対に結合するローカルワード線デコーダーを含む、
ことを特徴とする、メモリを製造する方法。
【請求項２１】
請求項１９に記載のメモリを製造する方法であって、
対応するグローバルワード線対に結合され、異なるバイアス状態を印加するように構成される、複数の対となっているワード線ドライバー及びワード線終端回路を設ける工程を、
さらに備える、メモリを製造する方法。
【請求項２２】
請求項１８に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第１のスイッチ及び第２のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第１のグローバルワード線及び前記第２のグローバルワード線は前記メモリセルのアレイの同じ側にある、
ことを特徴とする、メモリを製造する方法。
【請求項２３】
請求項１８に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第１のスイッチ及び第２のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿って前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第１のグローバルワード線は前記メモリセルのアレイの上方にあり、前記第２のグローバルワード線は前記メモリセルのアレイの下方にある、
ことを特徴とする、メモリを製造する方法。
【請求項２４】
請求項１８に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第１のスイッチ及び第２のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの一方に結合される第１のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第１のスイッチ及び前記第２のスイッチのうちの他方に結合される第２のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第１のグローバルワード線及び前記第２のグローバルワード線は金属を含む、
ことを特徴とする、メモリを製造する方法。