(57)【要約】  半導体装置は、第一端子及び第二端子を有しており、印加電圧が基準値を超えることによって抵抗値が変化する抵抗変化型の第一スイッチ（１０３）と、第三端子及び第四端子を有しており、第三端子が第二端子に接続して中間ノード（１０５）を形成し、印加電圧が基準値を超えることによって抵抗状態が変化する抵抗変化型の第二スイッチ１０４と、第一端子に接続している第一配線（１０１）と、第四端子に接続しており、平面視で第一配線（１０１）と交わる方向に延伸している第二配線（１０２）と、第一配線（１０１）に接続されている第一選択スイッチ素子（１０６）と、第二配線（１０２）に接続されている第二選択スイッチ素子（１０７）と、を備える。
2013190741.tif 000002
【特許請求の範囲】
【請求項１】
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択スイッチ素子と、
前記第二配線に接続されている第二選択スイッチ素子と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第一選択スイッチ素子を介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択スイッチ素子を介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
前記第一プログラミングドライバが複数の前記第一選択スイッチ素子に接続される構成、もしくは前記第二プログラミングドライバが複数の前記第二選択スイッチ素子に接続される構成のうち、少なくともいずれか１つの構成を取る半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記中間ノードの電圧または電流を制御する信号を伝達する中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択回路を、前記中間ノード毎にさらに備え、
前記中間ノード選択回路は、
前記第一選択スイッチ素子に接続される第一デコード信号線からの信号と、前記第二選択スイッチ素子に接続される第二デコード信号線からの信号とに基づき、前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記中間ノード選択回路を介して前記中間ノードに接続される中間ノードプログラミングドライバをさらに備え、
前記中間ノードプログラミングドライバが複数の前記中間ノード選択回路に接続される構成を取る半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記中間ノード選択回路は、
前記第一デコード信号線と前記第二デコード信号線からの信号を入力信号に持つＡＮＤ回路・ＯＲ回路・ＮＡＮＤ回路、ＮＯＲ回路のいずれか１つのデコード回路と、
前記デコード回路の出力信号により前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択スイッチ素子と、
を有する半導体装置。
【請求項７】
請求項４又は５に記載の半導体装置において、
前記第一選択スイッチ素子および前記第二選択スイッチ素子はトランジスタであり、
前記中間ノード選択回路は、前記第一選択スイッチ素子および前記第二選択スイッチ素子と同じチャネル型のトランジスタである第一中間ノード選択トランジスタおよび第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御信号線に接続され、
前記第六端子と前記第七端子は、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子のうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続される半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている半導体装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置において、
前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、
前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している半導体装置。
【請求項１０】
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、を有する半導体装置を準備し、
前記半導体装置は、
前記第一スイッチと前記第二スイッチとが前記条件を満たすように、前記第一端子と前記第四端子の間に電圧または電流を印加し、前記第一スイッチおよび前記第二スイッチの抵抗状態を変化させることにより、前記第一スイッチおよび前記第二スイッチで構成されるユニット素子のプログラムを行うプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に抵抗変化型不揮発素子（以下、スイッチ素子）を搭載した半導体装置およびそのプログラミング方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化によって、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）は３年で４倍のペースで高集積化がなされてきた。このような状況から、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできるＦＰＧＡ（Field Programmable Gate Array）などのプログラム可能な半導体装置が使用される機会が増している。【０００３】
しかしながらＦＰＧＡは、カスタム設計の半導体装置と比べて、同じ機能を実現するために１桁以上多くのトランジスタを必要とすることが知られている。このため、現状のＦＰＧＡでは面積効率が悪く、消費電力も増大するという問題点があった。近年、多層配線層内部に抵抗変化素子を搭載してプログラマブル配線を実現することで、ＦＰＧＡのオーバーヘッドを低減し、省電力化・低電力化を目指した研究がおこなわれている。【０００４】
抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance Random Access Memory）や、イオン伝導体を用いたＮａｎｏ  Ｂｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。特許文献１及び非特許文献１には、電界などの印加によってイオンが自由に動くことのできる固体（イオン伝導体）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。特許文献１及び非特許文献１に開示された抵抗変化素子は、イオン伝導層、該イオン伝導層に接して対向面に設けられた第１電極及び第２電極から構成されている。特許文献１及び非特許文献１に開示された抵抗変化素子では、第１電極からイオン伝導層に金属イオンが供給され、第２電極からは金属イオンは供給されない。特許文献１及び非特許文献１に開示された抵抗変化素子では、印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、２つの電極間の導通状態を制御する。また、特許文献１及び非特許文献１には、該抵抗変化素子をＵＬＳＩ（Ultra-Large Scale Integration）に用いるクロスバースイッチが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０１５３５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｓｈｕｎｉｃｈｉ  Ｋａｅｒｉｙａｍａ  ｅｔ  ａｌ．，"Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ"，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ．１６８−１７６，Ｊａｎｕａｒｙ  ２００５．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び非特許文献１に記載の抵抗変化素子には、以下のような問題点が存在する。特許文献１及び非特許文献１に記載の２端子型抵抗変化素子をＵＬＳＩの信号線に用いるクロスバースイッチを考えた場合、高抵抗状態の抵抗変化素子が、信号の論理振幅によって誤って書き込みされてしまう問題（ＯＦＦディスターブ）が発生する。特に、ロジックＬＳＩの動作電圧に近づけるために抵抗変化素子のプログラミング電圧を低電圧化した場合には、前述のディスターブ問題はより顕著となるという問題点があった。【０００８】
本発明の目的は、ＯＦＦディスターブの発生を防止し、高信頼化が可能な半導体装置、特にクロスバースイッチを提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択スイッチ素子と、
前記第二配線に接続されている第二選択スイッチ素子と、
を備える半導体装置が提供される。【００１０】
本発明によれば、
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、を有する半導体装置を準備し、
前記半導体装置は、
前記第一スイッチと前記第二スイッチとが前記条件を満たすように、前記第一端子と前記第四端子の間に電圧または電流を印加し、前記第一スイッチおよび前記第二スイッチの抵抗状態を変化させることにより、前記第一スイッチおよび前記第二スイッチで構成されるユニット素子のプログラムを行うプログラミング方法が提供される。
【発明の効果】
【００１１】
本発明によれば、ＯＦＦディスターブの発生を防止し、高信頼化が可能な半導体装置を提供できる。
【図面の簡単な説明】
【００１２】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。【００１３】
【図１】ユニポーラ型スイッチの動作特性を示す図である。
【図２】バイポーラ型スイッチの動作特性を示す図である。
【図３】第１の実施形態にかかる半導体装置の構成例を示す図である。
【図４】プログラミングドライバの構成例を示す図である。
【図５】第２の実施形態にかかる半導体装置の構成例を示す図である。
【図６】３×３のアレイ構成におけるプログラミング時の各ノードの電圧を説明する図である。
【図７】第３の実施形態にかかる半導体装置の構成例を示す図である。
【図８】ユニット素子を構成するスイッチ素子の組み合わせの一例を示す図である。
【図９】第４の実施形態にかかる半導体装置の構成例を示す図である。
【図１０】第５の実施形態にかかる半導体装置の構成例を示す図である。
【図１１】従来の２端子型のスイッチ素子を用いた半導体装置の動作特性と実施例にかかる半導体装置の動作特性とを比較した図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
本発明を詳細に説明する前に、本発明に関連する用語の意味を説明する。
【００１６】
（バイポーラ型スイッチとユニポーラ型スイッチの説明）
（ユニポーラ型スイッチ）
ユニポーラ型スイッチは、印加電圧値によりＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）とが切り替えられるスイッチング素子である。
【００１７】
図１を用いて、ユニポーラ型スイッチの動作特性を説明する。図１は、ユニポーラ型スイッチの動作特性を示す図である。
【００１８】
ユニポーラ型スイッチとして、抵抗変化層が第１電極と第２電極とにより挟まれた構成を考える。第１電極に正電圧を印加し、その電圧値が所定のセット電圧を越えると、ユニポーラ型スイッチは、ＯＦＦ状態からＯＮ状態に遷移する（図１Ａ）。
【００１９】
なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のＯＦＦ状態から低抵抗のＯＮ状態に遷移する電圧がセット電圧であり、逆にＯＮ状態からＯＦＦ状態に遷移する電圧がリセット電圧である。
【００２０】
このようなＯＮ状態にあるユニポーラ型スイッチに、リセット電圧より大きな電圧が印可されると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。さらに、印加している正電圧を大きくして、その電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｂ）。
【００２１】
一方、第１電極に負電圧を印加し、その電圧値がセット電圧を超えると、ユニポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図１Ｃ）。
【００２２】
このようなＯＮ状態にあるユニポーラ型スイッチにおいて、第１電極に印加している負電圧値がリセット電圧を越えると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。さらに、印加している負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｄ）。
【００２３】
このようにユニポーラ型スイッチは、印加する電圧の極性には依存せず、印加電圧値にのみ依存して、図１（Ａ）、及び図１（Ｂ）の抵抗変化特性と、図１（Ｃ）、及び図１（Ｄ）の抵抗変化特性とを示す特徴がある。
【００２４】
（バイポーラ型スイッチ）
上述したようなユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加される電圧の極性に応じて、ＯＦＦ状態とＯＮ状態とが切替えられるスイッチング素子である。ここで、第１電極に印加される電圧が第２電極に印加される電圧よりも高い場合、その極性を正極と定義する。逆に、第２電極に印加される電圧が第１電極に印加される電圧よりも高い場合、その極性を負極と定義する。
【００２５】
図２を用いて、バイポーラ型スイッチの動作特性を説明する。図２は、バイポーラ型スイッチの動作特性を示す図である。
【００２６】
バイポーラ型スイッチとして、抵抗変化層として機能するイオン伝導体が第１電極と第２電極とで挟まれた構造を考える。第１電極に正電圧を印加し、その印加電圧値がセット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ａ）。以下、このような電圧印加条件を順バイアスと記載する。
【００２７】
続いて、印加電圧値を大きくすると、バイポーラ型スイッチは、オーミックな電流−電圧特性を示すようになる（図２Ｂ）。
【００２８】
一方、第１電極に負電圧を印加し、その印加電圧値がリセット電圧を越えると、バイポーラ型スイッチは、ＯＮ状態からＯＦＦ状態に遷移する（図２Ｃ）。以下、このような電圧印加条件を逆バイアスと記載する。
【００２９】
さらに、ＯＦＦ状態のバイポーラ型スイッチの第１電極に、再び正電圧を印加する。そして、正電圧値が、セット電圧より大きくなると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ｄ）。このように、バイポーラ型スイッチは、印加電圧の極性に応じてＯＦＦ状態とＯＮ状態とが切り替えられる。
【００３０】
（バイポーラ型スイッチにおける電極の定義）
ここで、バイポーラ型スイッチに用いられる電極を定義する。図２Ａに示すように、正電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を正電極と定義する。また、負電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を負電極と定義する。
【００３１】
なお、説明の便宜上、抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態が切り替わる条件を印加電圧値としたが、当該条件はこれに限定されない。抵抗変化スイッチ素子のＯＦＦ状態とＯＮ状態が切り替わる条件は、例えば、印加電流や電圧印加継続時間、または、電流印加継続時間などであってもよい。以下に記載する本発明は、上述したいずれの条件をもつ抵抗変化スイッチ素子によっても実現することができる。
【００３２】
（第１の実施形態）
本発明の第１の実施形態を説明する。図３は、第１の実施形態にかかる半導体装置の構成例を示す図である。半導体装置は、第一配線１０１、第二配線１０２、第一スイッチ素子１０３、第二スイッチ素子１０４、第一選択スイッチ素子１０６、第二選択スイッチ素子１０７、第一プログラミングドライバ１０８、および第二プログラミングドライバ１０９を有する。第一配線１０１と第二配線１０２は、例えば平面視で直角に交わる方向など、平面視で交わる方向に配置される。第一スイッチ素子１０３と第二スイッチ素子１０４は、第一配線１０１および第二配線１０２の交点に直列に接続して配置される。ここで、第一スイッチ素子１０３の一方の端子は第一配線１０１に接続される。また、第二スイッチ素子１０４の一方の端子は第二配線１０２に接続される。さらに、第一スイッチ素子１０３他方の端子と、第二スイッチ素子１０４の他方の端子とが互いに接続され、中間ノード１０５を形成している。第一スイッチ素子１０３および第二スイッチ素子１０４の対は１つのユニット素子１１０を構成する。また、第一プログラミングドライバ１０８は第一選択スイッチ素子１０６を介して第一配線１０１に接続されている。また、第二プログラミングドライバ１０９は第二選択スイッチ素子１０７を介して第二配線１０２に接続されている。
【００３３】
図４にプログラミングドライバの構成例を示す。プログラミングドライバは、スイッチの抵抗状態を変化させるために、ユニット素子のセット電圧（Ｖｓｅｔ）供給状態、リセット電圧（Ｖｒｓｔ）供給状態、中間電圧（Ｖｍｉｄ）供給状態、グランド電圧（Ｇｎｄ）供給状態、ハイインピーダンス状態の各状態を提供しうるように構成される。Ｖｓｅｔ、Ｖｒｓｔ、Ｖｍｉｄ、Ｇｎｄの各電源線は、定電流トランジスタ１１１、出力電圧選択トランジスタ１１２、および出力トランジスタ１１３を経て、外部（すなわち選択スイッチ素子）に接続される。ここで、定電流トランジスタ１１１は、飽和領域においてゲート電圧を制御することで、定電流源として動作するものである。定電流トランジスタ１１１は、電流制御端子１１４からの入力信号に従って、電流値を一定に制御する。また、各出力電圧選択トランジスタ１１２は、Ｖｓｅｔ、Ｖｒｓｔ、Ｖｍｉｄ、Ｇｎｄのいずれか１つの電圧を選び出すためのトランジスタである。各出力電圧選択トランジスタ１１２は、いずれか１つのトランジスタがＯＮ状態となり、残りのトランジスタはＯＦＦ状態となるように、出力電圧選択端子１１５からの入力信号により制御される。さらに、出力トランジスタ１１３は、プログラミングドライバ１０８、１０９を電圧出力状態もしくはハイインピーダンス状態に設定する。出力トランジスタ１１３は、イネーブル端子１１６からの入力信号により制御される。
【００３４】
ここで、第一スイッチ素子１０３および第二スイッチ素子１０４がともにＯＦＦ状態であるときに、第一プログラミングドライバ１０８および第二プログラミングドライバ１０９を使用して、ユニット素子１１０をＯＮ状態に遷移させる手順を説明する。まず、第一プログラミングドライバ１０８および第二プログラミングドライバ１０９の一方をＶｓｅｔ、他方をＧｎｄとなるよう設定する。そして、第一選択スイッチ素子１０６および第二選択スイッチ素子１０７を導通状態に設定し、ユニット素子１１０をＯＮ状態に遷移させる。
【００３５】
ユニット素子１１０がユニポーラ型スイッチもしくは極性をそろえたバイポーラ型スイッチを直列に接続した素子である場合を例に考えると、第一スイッチ素子１０３および第二スイッチ素子１０４の素子セット電圧（Ｖｓｅｔ＿ｄｅｖｉｃｅ）に対して、ユニット素子１１０のセット電圧（Ｖｓｅｔ＿ｕｎｉｔ）は以下の関係となる。
【００３６】
【数１】
2013190741.tif 000003
【００３７】
第一スイッチ素子１０３と第二スイッチ素子１０４の間に特性のばらつきが全くない場合は、セット電圧を１：１で分圧するために、Ｖｓｅｔ＿ｕｎｉｔは２×Ｖｓｅｔ＿ｄｅｖｉｃｅと等しくなる。しかし、素子の特性のばらつきにより、分圧が１：１でなくなった場合には、Ｖｓｅｔ＿ｕｎｉｔは上記式の範囲となる。いずれにせよ、本実施例では、第一プログラミングドライバ１０８、及び第二プログラミングドライバ１０９が供給する電位差（Ｖｓｅｔ）は、Ｖｓｅｔ＿ｄｅｖｉｃｅより高い電圧が必要となる。
【００３８】
次に、ＯＦＦ信頼性について考察する。第一スイッチ素子１０３および第二スイッチ素子１０４を１つのユニット素子１１０とみなすと、第一配線１０１と第二配線１０２との間に２つのスイッチが直列に接続されている構成となっている。この構成により、本実施形態の半導体装置は、高いＯＦＦ信頼性を実現することができる。すなわち、２つの素子がともにＯＦＦ状態である場合、第一配線１０１と第二配線１０２との間に生じる電位差に対して、２つの素子が電圧を分圧する。そのため、スイッチ素子が単体で配置された場合に比べて、高いＯＦＦ信頼性を実現することができる。
【００３９】
以上、本実施形態によれば、スイッチ素子が単体で配置された場合に比べて高いＯＦＦ信頼性を実現し、高信頼化が可能な半導体装置を提供できる。
【００４０】
（第２の実施形態）
本実施形態は、図５に示すように、第１の実施形態で開示したユニット素子１１０がアレイ状に複数並べられている構成を開示する。第１の実施形態では明示しなかったが、本形態においては、第一デコード信号線１２１および第二デコード信号線１２２が設けられている。第一デコード信号線１２１および第二デコード信号線１２２は、任意のユニット素子１１０をプログラムするために、第一選択スイッチ素子１０６および第二選択スイッチ素子１０７の導通・非導通状態を制御する。第一デコード信号線１２１は第一配線１０１に対して平行に設置され、第二デコード信号線１２２は第二配線１０２に対して平行に設置される。また、第一プログラミングドライバ１０８は複数の第一選択スイッチ素子１０６に対して共通に接続される。また、第二プログラミングドライバ１０９は複数の第二選択スイッチ素子１０７に対して共通に接続される。
【００４１】
ここで、アレイ状のユニット素子１１０がすべてＯＦＦ状態であるときに、所望のユニット素子１１０をＯＮ状態に遷移させる手順を説明する。まず第一プログラミングドライバ１０８および第二プログラミングドライバ１０９がともに中間電圧（Ｖｍｉｄ）を出力するように設定する。このとき、ＶｍｉｄはＧｎｄとＶｓｅｔの中間の電圧であることが好適である。その理由は、次のとおりである。プログラム対象外の各ユニット素子１１０は、プログラム対象のユニット素子１１０のプログラム中に切り離されてフローティング状態となる。フローティング状態での各ユニット素子１１０の両端の電位は、切り離される直前の第一配線１０１および第二配線１０２の電位に依存する。ここで、上述したように電位を調整しない場合、１つ前の段階でプログラム対象であったユニット素子１１０に接続されている第一配線１０１および第二配線１０２には、フローティング状態となる直前にかけられていたＶｓｅｔとＧｎｄの電位が残る可能性がある。仮に１つ前の段階でプログラム対象であったユニット素子１１０に接続されている第二配線１０２の電位がＧｎｄに近い状態で残っている場合、この第二配線１０２と今回プログラム対象とするユニット素子１１０に接続されている第一配線１０１との交点に接続されている、プログラム対象外のユニット素子１１０が誤書き込みされる恐れがある。そのため、各ユニット素子１１０の両端の電位を調整することが好ましい。そして、この電位がＶｓｅｔ／２であるときに、最も誤書き込みを防止できる。
【００４２】
次に、すべての第一デコード信号線１２１を用いて、すべての第一選択スイッチ素子１０６を導通状態とすることにより、すべての第一配線１０１をＶｍｉｄに充電する。また、すべての第二デコード信号線１２２を用いて、すべての第二選択スイッチ素子１０７を導通状態とすることにより、すべての第二配線１０２をＶｍｉｄに充電する。次に、すべての第一デコード信号線１２１を用いて、すべての第一選択スイッチ素子１０６を非導通状態とすることにより、すべての第一配線１０１を第一プログラミングドライバ１０８から切り離す。また、すべての第二デコード信号線１２２を用いて、すべての第二選択スイッチ素子１０７を非導通状態とすることにより、すべての第二配線１０２を第二プログラミングドライバ１０９から切り離す。次に、第一プログラミングドライバ１０８および第二プログラミングドライバ１０９の一方がＶｓｅｔ、他方がＧｎｄとなるよう設定する。次に、プログラム対象のユニット素子１１０が選択されるように、各デコード信号線を用いて対応する選択スイッチ素子のみ導通状態とし、それ以外の選択スイッチ素子を非導通状態とする。以上の手順により選択されたユニット素子１１０のみがＯＮ状態となる。例えば、図５において、左上のユニット素子１１０のみをＯＮ状態とする場合、一番左の第一デコード信号線１２１に接続される第一選択スイッチ素子１０６と、一番上の第二デコード信号線１２２に接続される第二選択スイッチ素子１０７とを導通状態とすればよい。
【００４３】
図６を用いて、３×３のアレイ構成におけるプログラミング時の各ノードの電圧について説明する。まず、対象のユニット素子１１０につながる第一配線１０１にはＶｓｅｔが与えられ、第二配線１０２にはＧｎｄが与えられる。それ以外の非選択のノードにはＶｍｉｄが与えられる。このとき図６に図示した通り、選択されているユニット素子１１０にはＶｓｅｔが印加されるが、非選択のユニット素子１１０にはＶｍｉｄもしくは０Ｖが印加される。ここで、非選択のユニット素子１１０が誤ってプログラムされないように、Ｖｍｉｄは１／２Ｖｓｅｔと等しくなるように設定されることが好適である。ユニット素子１１０を構成する第一スイッチ素子１０３および第二スイッチ素子１０４の特性のばらつきが無視できる場合、「Ｖｓｅｔ＝Ｖｓｅｔ＿ｕｎｉｔ＝２×Ｖｓｅｔ＿ｄｅｖｉｃｅ」と設定される。このとき「Ｖｍｉｄ＝１／２Ｖｓｅｔ＿ｕｎｉｔ＝Ｖｓｅｔ＿ｄｅｖｉｃｅ」である。素子の特性のばらつきを考慮すると、式１により「Ｖｍｉｄ＝Ｖｓｅｔ＿ｄｅｖｉｃｅ」であるときにも誤書き込みの可能性があるため、できるだけ第一スイッチ素子１０３および第二スイッチ素子１０４の特性は均一であることが望ましい。
【００４４】
以上、本実施形態よっても、第１の実施形態と同様の効果を得ることができる。なお、本実施形態では、プログミングを実行する前に、各ユニット素子１１０の両端の電位を調整する構成を取る。本構成により、プログラム対象外のユニット素子１１０に対する誤書き込みを防止することができる。
【００４５】
（第３の実施形態）
本実施形態では、ユニット素子１１０の中間ノード１０５をユニット素子１１０のプログラミングに活用することで、Ｖｓｅｔ電圧の低減および誤書き込みの可能性の低減のさらなる効果を得ることができる。
【００４６】
図７に、第３の実施形態にかかる半導体装置の構成例を示す。本実施形態においてはユニット素子１１０の中間ノード１０５に中間ノード選択回路１４０を介して中間ノードプログラミングドライバ１４１を接続する形態を開示する。なお、実施形態１および２と共通の要素の説明は省略する。
【００４７】
図７において、中間ノード選択回路１４０は、中間ノード選択スイッチ素子１４２と、デコード回路１４３とからなる。中間ノード選択スイッチ素子１４２は、デコード回路１４３からの出力信号に基づき、中間ノード１０５と中間ノードプログラミングドライバ１４１との接続状態を切り替える。デコード回路１４３の入力信号は第一デコード信号線１２１と第二デコード信号線１２２である。このため、第一デコード信号線１２１および第二デコード信号線１２２は、第一選択スイッチ素子１０６および第二選択スイッチ素子１０７にそれぞれ結線された上で、アレイ部１４４の内部に延在して備えられる。デコード回路１４３の出力回路は中間ノード選択スイッチ素子１４２のゲート端子に接続される。中間ノードプログラミングドライバ１４１は複数の中間ノード選択スイッチ素子１４２に対して共通に接続される。本例では、第一選択スイッチ素子１０６および第二選択スイッチ素子１０７および中間ノード選択スイッチ素子１４２はｎ型のＦＥＴ（Field Effect Transistor:電界効果トランジスタ）であり、デコード回路１４３は２入力のＡＮＤ回路である。このような構成とすれば、第一デコード信号線１２１および第二デコード信号線１２２がともにＨｉｇｈレベルであるアレイの交差部が選択され、そのアドレスのユニット素子１１０が一意にプログラミングドライバに接続される。なお選択の論理を反転するためには、選択トランジスタをｐ型のＦＥＴで構成しデコード回路１４３を２入力のＯＲ回路とすればよい。また、デコード回路１４３は、ＮＡＮＤ回路やＮＯＲ回路とすることもできる。
【００４８】
本実施形態において、アレイ状のユニット素子１１０がすべてＯＦＦ状態であるときに、所望のユニット素子１１０をＯＮ状態に遷移させる手順を説明する。
【００４９】
まず、第一プログラミングドライバ１０８および第二プログラミングドライバ１０９および中間ノードプログラミングドライバ１４１がＶｍｉｄを出力するように設定する。次に、すべての第一デコード信号線１２１を用いて、すべての第一選択スイッチ素子１０６を導通状態とすることにより、すべての第一配線１０１をＶｍｉｄに充電する。また、すべての第二デコード信号線１２２を用いて、すべての第二選択スイッチ素子１０７を導通状態とすることにより、すべての第二配線１０２をＶｍｉｄに充電する。また、すべての第一デコード信号線１２１およびすべての第二デコード信号線１２２を用いて、すべての中間ノード選択スイッチ素子１４２を導通状態とすることにより、すべての中間ノード１０５をＶｍｉｄに充電する。その上で、すべての第一選択スイッチ素子１０６と、すべての第二選択スイッチ素子１０７と、すべての中間ノード選択スイッチ素子１４２とを非導通状態とする。そして、第一プログラミングドライバ１０８をＶｓｅｔ出力とし、中間ノードプログラミングドライバ１４１をＧｎｄ出力とし、第二プログラミングドライバ１０９をハイインピーダンス状態に設定する。その後、プログラム対象のユニット素子１１０に係る第一デコード信号線１２１および第二デコード信号線１２２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子１１０に接続された中間ノード選択トランジスタ（中間ノード選択スイッチ素子）１４２が導通状態となるようにする。これにより、電圧Ｖｓｅｔが第一スイッチ素子１０３に印加される。以上の手順により、プログラム対象のユニット素子１１０の第一スイッチ素子１０３をＯＮ状態に遷移させることができる。
【００５０】
ここで、非選択のユニット素子１１０は、デコード回路１４３が選択状態とならない（本例ではＡＮＤ回路はＨｉｇｈレベルを出力しない）ため、中間ノード選択スイッチ素子１４２が非導通状態のままであり、電圧が印加されてプログラムされることはない。また、第二プログラミングドライバ１０９はハイインピーダンス状態であるため、対象ユニット素子１１０の第二スイッチ素子１０４もプログラムされることはない。
【００５１】
続いて、第二スイッチ素子１０４のプログラムを同様の手順で行う。すなわち、すべての第一選択スイッチ素子１０６と、すべての第二選択スイッチ素子１０７と、すべての中間ノード選択スイッチ素子１４２とを非導通状態に戻す。また、第一プログラミングドライバ１０８と、第二プログラミングドライバ１０９と、中間ノードプログラミングドライバ１４１の設定をすべてＶｍｉｄ出力に戻す。その上で、すべての第一選択スイッチ素子１０６と、すべての第二選択スイッチ素子１０７と、すべての中間ノード選択スイッチ素子１４２とを導通状態に設定し、すべての第一配線１０１と、すべての第二配線１０２と、すべての中間ノード１０５とをＶｍｉｄに充電する。その上で、第一プログラミングドライバ１０８をハイインピーダンス状態とし、中間ノード選択トランジスタ１４２をＧｎｄ出力とし、第二プログラミングドライバ１０９をＶｓｅｔ出力に設定する。その後、プログラム対象のユニット素子１１０に係る第一デコード信号線１２１および第二デコード信号線１２２に選択レベル（本例ではＨｉｇｈレベル）を与え、プログラム対象のユニット素子１１０に接続された選択トランジスタが導通状態となるようにする。これにより、電圧Ｖｓｅｔが第二スイッチ素子１０４に印加される。以上の手順により、プログラム対象のユニット素子１１０の第二スイッチ素子１０４をＯＮ状態に遷移させることができる。
【００５２】
以上の手順において、対象ユニット素子１１０における第一スイッチ素子１０３および第二スイッチ素子１０４が共にＯＮ状態となるため、対象のユニット素子１１０がＯＮ状態となる。これにより、対象のユニット素子１１０のプログラムを実施することができる。
【００５３】
以上、本実施形態では、ユニット素子１１０を構成するスイッチ素子を別々にプログラムするために、Ｖｓｅｔはスイッチ素子のセット電圧であるＶｓｅｔ＿ｄｅｖｉｃｅを与えれば良く、実施形態１および２ではＶｓｅｔは最大２×Ｖｓｅｔ＿ｄｅｖｉｃｅ必要であったのに比べるとセット電圧を低減することができる。従って、本実施形態によれば、高信頼化と低電圧化の両立が可能な半導体装置を提供することができる。
【００５４】
さらに、スイッチ素子を個々にプログラムできるため、第一スイッチ素子１０３および第二スイッチ素子１０４はユニポーラ型スイッチでもバイポーラ型スイッチでもその組み合わせであってもよい。また、第一スイッチ素子１０３および第二スイッチ素子１０４は、バイポーラ型スイッチの極性をそろえて接続された構成であっても、逆極性同士が接続された構成であってもよい。これにより、スイッチ素子の特性に柔軟に対応できる利点を提供しうる。
【００５５】
ここで、図８にユニット素子１１０を構成するスイッチ素子の組み合わせの例を示す。ユニット素子１１０のＯＦＦ信頼性を向上させるためには、逆極性のバイポーラ型スイッチを組み合わせた例（図８（ｄ）、（ｅ））がさらに望ましい。なぜなら、図８（ｄ）、（ｅ）に示されるユニット素子１１０では、片方のスイッチ素子をＯＮにする方向に電圧が印加された場合、他方のスイッチ素子には、そのスイッチ素子をＯＦＦにする方向に電圧が印加されることになり、ユニット素子１１０に対する誤書き込みの発生を低減させる効果が高いためである。
【００５６】
(第４の実施形態)
本実施形態は第３の実施形態の中間ノード選択回路１４０のトランジスタ数を低減せしめることが可能な形態を開示する。図９は、第４の実施形態にかかる半導体装置の構成例を示す図である。
【００５７】
本実施形態では図９のように、中間ノード選択回路１４０はトランジスタ２つからなる。このトランジスタは第３の実施形態におけるデコード回路１４３と中間ノード選択トランジスタ１４２の両方を兼ねる働きをする。本例では、第一選択スイッチ素子１０６および第二選択スイッチ素子１０７はｎ型のＦＥＴであり、中間ノード選択スイッチ素子１４２は直列に接続された２つのｎ型のＦＥＴから構成される。
【００５８】
中間ノード選択スイッチ素子１４２を構成する一方のＦＥＴのゲート端子は第一デコード信号線１２１を介して第一プログラミングドライバ１０８に接続され、他方のＦＥＴのゲート端子は第二デコード信号線１２２を介して第二プログラミングドライバ１０９に接続される。このような構成とすれば、第一デコード信号線１２１および第二デコード信号線１２２がともにＨｉｇｈレベルであるアレイの交差部が選択され、そのアドレスのユニット素子１１０が一意にプログラミングドライバに接続される。なお選択の論理を反転するためには、選択スイッチ素子をすべてｐ型のＦＥＴで構成すればよい。
【００５９】
第３の実施形態において、中間ノード選択回路１４０を構成するトランジスタ数は、例えば中間ノード選択スイッチ素子１４２をｎ型ＦＥＴとして、デコード回路１４３を２入力のＮＡＮＤ回路としたときに最少の５つとなる。一方、本実施形態において、中間ノード選択回路１４０を構成するトランジスタ数は２つで良く、より簡便な回路で構成することができる。
【００６０】
（第５の実施形態）
本実施形態は第４の実施形態の中間ノード選択回路１４０のトランジスタ数をさらに低減可能な形態を開示する。中間ノード選択回路１４０を構成する２つのトランジスタのうち、中間ノードプログラミングドライバ１４１側に接続されるトランジスタは、デコード信号線を共有する範囲で集約して配置することが可能である。図１０は、第５の実施形態にかかる半導体装置の構成例を示す図である。図１０によれば、各中間ノード選択回路１４０を構成するトランジスタのうち、第一デコード信号線１２１を共有するトランジスタは集約され共有型中間ノード選択スイッチ素子１６０として配置される。このように、回路を縮退してもデコード信号による選択論理に影響を与えることはなく、中間ノード選択回路１４０のトランジスタ数を１に漸近させることができる。
【００６１】
なお、上述した実施形態ではアレイ部の構成は最大３×３で説明したが、容易にｍ×ｎアレイに拡張できることは言うまでもない。さらにｍ＜ｎとした時に、第５の実施形態に関しては配列が大きいｎの側のトランジスタを縮退させるように回路を構成することが、面積効率の観点からは一層好ましい。
【００６２】
（実施例）
図１１は、従来の２端子型のスイッチ素子（本実施形態において第１スイッチ又は第２スイッチのみにより形成されたユニット素子に対応）を用いた半導体装置の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。
【００６３】
図１１において、２端子型の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、本実施例にかかる半導体装置によれば、印加電圧を１Ｖとしたときの寿命予測が、１０年から１００万年以上に増加していることがわかる。
【００６４】
従って、本発明によれば、高信頼性化且つ低電圧駆動化が可能な半導体装置とすることができる。以上のように幾つかの好適な実施形態及び実施例により本発明を説明したが、これら実施形態および実施例は、本発明を限定する物ではなく、また限定されない。
【００６５】
また、上記説明では、第一配線１０１と第二配線１０２とのスイッチ機能をなすユニット素子１１０を備える半導体装置について述べたが、本発明はこのような半導体装置に限定されるものではない。例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro Electric Random Access Memory：登録商標）、ＭＲＡＭ（Magnetic Random Access Memory）、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に掲載したボードやパッケージ等の配線に対しても適用することができる。
【００６６】
また、本発明にかかるユニット素子１１０は、半導体装置に対して用いられる電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などのスイッチングにも適用することができる。さらに、本発明ではスイッチ機能で実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
【００６７】
本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。
【００６８】
なお、上述した実施形態によれば以下の発明が開示されている。
（付記１）
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、
前記第一端子に接続している第一配線と、
前記第四端子に接続しており、平面視で前記第一配線と交わる方向に延伸している第二配線と、
前記第一配線に接続されている第一選択スイッチ素子と、
前記第二配線に接続されている第二選択スイッチ素子と、
を備える半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有する半導体装置。
（付記３）
付記２に記載の半導体装置において、
前記第一選択スイッチ素子を介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択スイッチ素子を介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
前記第一プログラミングドライバが複数の前記第一選択スイッチ素子に接続される構成、もしくは前記第二プログラミングドライバが複数の前記第二選択スイッチ素子に接続される構成のうち、少なくともいずれか１つの構成を取る半導体装置。
（付記４）
付記１乃至３のいずれか１つに記載の半導体装置において、
前記中間ノードの電圧または電流を制御する信号を伝達する中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択回路を、前記中間ノード毎にさらに備え、
前記中間ノード選択回路は、
前記第一選択スイッチ素子に接続される第一デコード信号線からの信号と、前記第二選択スイッチ素子に接続される第二デコード信号線からの信号とに基づき、前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替える半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記中間ノード選択回路を介して前記中間ノードに接続される中間ノードプログラミングドライバをさらに備え、
前記中間ノードプログラミングドライバが複数の前記中間ノード選択回路に接続される構成を取る半導体装置。
（付記６）
付記４又は５に記載の半導体装置において、
前記中間ノード選択回路は、
前記第一デコード信号線と前記第二デコード信号線からの信号を入力信号に持つＡＮＤ回路・ＯＲ回路・ＮＡＮＤ回路、ＮＯＲ回路のいずれか１つのデコード回路と、
前記デコード回路の出力信号により前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択スイッチ素子と、
を有する半導体装置。
（付記７）
付記４又は５に記載の半導体装置において、
前記第一選択スイッチ素子および前記第二選択スイッチ素子はトランジスタであり、
前記中間ノード選択回路は、前記第一選択スイッチ素子および前記第二選択スイッチ素子と同じチャネル型のトランジスタである第一中間ノード選択トランジスタおよび第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御信号線に接続され、
前記第六端子と前記第七端子は、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子のうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続される半導体装置。
（付記８）
付記７に記載の半導体装置において、
前記第一配線と、前記第一選択スイッチ素子と、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されている半導体装置。
（付記９）
付記１乃至８のいずれか１つに記載の半導体装置において、
前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、
前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成している半導体装置。
（付記１０）
第一端子及び第二端子を有しており、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第一スイッチと、
第三端子及び第四端子を有しており、前記第三端子が前記第二端子に接続して中間ノードを形成し、通電後に所定の条件を満たすことによって抵抗状態が変化する抵抗変化型の第二スイッチと、を有する半導体装置を準備し、
前記半導体装置は、
前記第一スイッチと前記第二スイッチとが前記条件を満たすように、前記第一端子と前記第四端子の間に電圧または電流を印加し、前記第一スイッチおよび前記第二スイッチの抵抗状態を変化させることにより、前記第一スイッチおよび前記第二スイッチで構成されるユニット素子のプログラムを行うプログラミング方法。
（付記１１）
付記１０に記載のプログラミング方法において、
前記半導体装置は、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第一デコード信号線からの信号と、前記第二デコード信号線からの信号を切り替えて、プログラム対象の前記ユニット素子を一意に選択するプログラミング方法。
（付記１２）
付記１１に記載のプログラミング方法において、
前記半導体装置は、
前記第一選択スイッチ素子を介して前記第一配線に接続される第一プログラミングドライバと、前記第二選択スイッチ素子を介して前記第二配線に接続される第二プログラミングドライバと、をさらに備え、
前記第一プログラミングドライバが複数の前記第一選択スイッチ素子に接続される構成、もしくは前記第二プログラミングドライバが複数の前記第二選択スイッチ素子に接続される構成のうち、少なくともいずれか１つの構成を取り、
前記第一プログラミングドライバからの信号と前記第二プログラミングドライバからの信号とに基づき、前記ユニット素子の印加電圧または印加電流を制御するプログラミング方法。
（付記１３）
付記１０乃至１２のいずれか１つに記載のプログラミング方法において、
前記半導体装置は、
前記中間ノードの電圧または電流を制御する信号を伝達する中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択回路を、前記中間ノード毎にさらに備え、
前記中間ノード選択回路は、
前記第一選択スイッチ素子に接続される第一デコード信号線からの信号と、前記第二選択スイッチ素子に接続される第二デコード信号線からの信号とに基づき、前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替え、
前記第一スイッチおよび前記第二スイッチの抵抗状態を個別に変化させるプログラミング方法。
（付記１４）
付記１３に記載のプログラミング方法において、
前記半導体装置は、
前記第一配線と、前記第一選択スイッチ素子と、前記第一選択スイッチ素子に接続される第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二選択スイッチ素子に接続される第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記中間ノード選択回路を介して前記中間ノードに接続される中間ノードプログラミングドライバをさらに備え、
前記中間ノードプログラミングドライバが複数の前記中間ノード選択回路に接続される構成を取り、
前記中間ノード選択回路は、
前記第一プログラミングドライバからの信号と前記中間ノードプログラミングドライバからの信号とに基づき、前記第一スイッチの印加電圧または印加電流を制御し、
前記第二プログラミングドライバからの信号と前記中間ノードプログラミングドライバからの信号とに基づき、前記第二スイッチの印加電圧または印加電流を制御するプログラミング方法。
（付記１５）
付記１３又は１４に記載のプログラミング方法において、
前記中間ノード選択回路は、
前記第一デコード信号線と前記第二デコード信号線からの信号を入力信号に持つＡＮＤ回路・ＯＲ回路・ＮＡＮＤ回路、ＮＯＲ回路のいずれか１つのデコード回路と、
前記デコード回路の出力信号により前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替える中間ノード選択スイッチ素子と、
を有するプログラミング方法。
（付記１６）
付記１３又は１４に記載のプログラミング方法において、
前記第一選択スイッチ素子および前記第二選択スイッチ素子はトランジスタであり、
前記中間ノード選択回路は、前記第一選択スイッチ素子および前記第二選択スイッチ素子と同じチャネル型のトランジスタである第一中間ノード選択トランジスタおよび第二中間ノード選択トランジスタを備え、
前記第一中間ノード選択トランジスタは、第五端子と、第六端子と、第一ゲート端子とを備え、
前記第二中間ノード選択トランジスタは、第七端子と、第八端子と、第二ゲート端子とを備え、
前記第五端子は、前記中間ノード制御信号線に接続され、
前記第六端子と前記第七端子は、互いに接続され、
前記第八端子は、前記中間ノードに接続され、
前記第一ゲート端子と前記第二ゲート端子のうち、一方は前記第一デコード信号線に接続され、他方は前記第二デコード信号線に接続され、
前記第一中間ノード選択トランジスタおよび前記第二中間ノード選択トランジスタは、
前記第一デコード信号線からの信号と前記第二デコード信号線からの信号とに基づき、前記中間ノード制御信号線と前記中間ノードとの接続状態を切り替えるプログラミング方法。
（付記１７）
付記１６に記載のプログラミング方法において、
前記半導体装置は、
前記第一配線と、前記第一選択スイッチ素子と、前記第一デコード信号線との組、又は、前記第二配線と、前記第二選択スイッチ素子と、前記第二デコード信号線との組のうち、少なくともいずれか一方の組が複数設けられ、
前記第一配線と前記第二配線の各交点に前記第一スイッチと前記第二スイッチとで構成されるユニット素子が行列状に配置されているアレイ部を有し、
前記第二中間ノード選択トランジスタは、複数の前記中間ノード選択回路それぞれに設けられており、
一の前記中間ノード選択回路の前記第一中間ノード選択トランジスタは、少なくとも１つの他の前記中間ノード選択回路の前記第一中間ノード選択トランジスタを兼ねており、かつ、当該他の前記中間ノード選択回路の前記第二中間ノード選択トランジスタにも接続されているプログラミング方法。
（付記１８）
付記１０乃至１７のいずれか１つに記載のプログラミング方法において、
前記第一スイッチと前記第二スイッチはバイポーラ型抵抗変化素子であって、
前記第一スイッチと前記第二スイッチとで構成されるユニット素子は同じ極性を持つ端子同士が接続されて前記中間ノードを形成しているプログラミング方法。
【００６９】
この出願は、２０１２年６月２０日に出願された日本出願特願２０１２−１３９０６２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2013190741.tif 000004
【図２】
2013190741.tif 000005
【図３】
2013190741.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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