(57)【要約】  放電表面処理装置は、放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることにより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置であって、電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、前記スイッチング素子と前記極間との間に、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、前記極間に発生した放電の電流変化により前記インダクタンス素子に発生した誘導起電力を次の放電を誘発させる電圧として使用できるように周期的にオン／オフを行う機能を有する制御部とを備える。
2014002188.tif 000002
【特許請求の範囲】
【請求項１】
放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることにより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置であって、
電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、
前記スイッチング素子と前記極間との間において、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、
前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、
前記極間に発生した放電の電流変化により前記インダクタンス素子に発生した誘導起電力を次の放電を誘発させる電圧として使用できるように周期的にオン／オフを行う機能を有する制御部と、
を備えたことを特徴とする放電表面処理装置。
【請求項２】
前記制御部は、前記インダクタンス素子の誘導起電力で前記スイッチング素子のオフ中に放電を発生させる
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項３】
前記インダクタンス素子のインダクタンス値は、５０μＨ以上２ｍＨ以下である
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項４】
前記スイッチング素子は、ワイドバンドギャップ半導体を主成分とする材料で形成されている
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項５】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である
ことを特徴とする請求項４に記載の放電表面処理装置。
【請求項６】
放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置における放電表面処理方法であり、
前記放電表面処理装置は、
電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、
前記スイッチング素子と前記極間との間において、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、
前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、
を有し、
前記放電表面処理方法は、
前記極間に発生した放電の電流変化により前記インダクタンス素子に発生する誘導起電力で次の放電を誘発させるように、前記スイッチング素子を周期的にオン／オフさせる工程を含む
ことを特徴とする放電表面処理方法。
【請求項７】
前記スイッチング素子を周期的にオン／オフさせる工程は、前記インダクタンス素子の誘導起電力で前記スイッチング素子のオフ中に放電を発生させる工程を含む
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項８】
前記インダクタンス素子のインダクタンス値は、５０μＨ以上２ｍＨ以下である
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項９】
前記スイッチング素子は、ワイドバンドギャップ半導体を主成分とする材料で形成されている
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である
ことを特徴とする請求項６に記載の放電表面処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放電表面処理装置および放電表面処理方法に関する。
【背景技術】
【０００２】
放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることにより電極材料を被処理材の表面に供給し被処理材の表面に電極材料の皮膜を形成する放電表面処理において、小さいエネルギの放電を発生させる回路としては、直流電源から供給される電荷を直流電源と極間との間に設けたコンデンサに充電させるコンデンサ回路がある。このコンデンサ回路では、コンデンサの充電電圧が高くなると、極間の絶縁が破れて放電が発生し、コンデンサから極間へ放電電流が流れてコンデンサの充電電圧が下がる。このコンデンサの充電、放電の繰返しで被処理材の放電表面処理を行う。コンデンサ回路を用いた処理では、コンデンサの静電容量の調整により、ピーク電流値が小さくパルス幅が狭い、放電エネルギの小さな放電を発生させることができ、これにより表面粗さの小さい処理面を得ることができる。【０００３】
一方、特許文献１には、直流電源とコンデンサとの間に設けられたスイッチング素子を所定のパルス列でＯＮ／ＯＦＦさせる放電加工用電源装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００６／０４６６３０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のコンデンサ回路を用いた処理では、放電エネルギの小さな放電を発生させることができるが、コンデンサ（キャパシタンス素子）の充電に比較的時間を要するために十分な放電発生頻度が得られず、処理に膨大な時間を要するので、放電表面処理の処理速度を向上させることが困難である。【０００６】
一方、特許文献１に記載のように、連続的にパルス電圧を印加する方式の電源回路の場合においては、コンデンサ回路に比べれば放電の発生頻度が向上するものの、放電が発生して極間電圧が低下した後に再び放電が発生する電圧レベルまで極間電圧が上昇するのに、パルス発生回路によるパルスを数回要するため、連続して放電を発生させることが困難で、処理速度の向上の効果は限定的である。また、発生する放電のほとんどは、キャパシタンスに充電された電荷に、電源からの電荷が加わったピーク電流値の高いものであるために、放電エネルギの大きい放電の発生割合が高く、表面粗さの小さい放電表面処理面を得にくい。【０００７】
本発明は、上記に鑑みてなされたものであって、表面粗さを小さく、かつ放電表面処理の処理速度を向上できる放電表面処理装置および放電表面処理方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかる放電表面処理装置は、放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることにより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置であって、電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、前記スイッチング素子と前記極間との間に、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、前記極間に発生した放電の電流変化により前記インダクタンス素子に発生した誘導起電力を次の放電を誘発させる電圧として使用できるように周期的にオン／オフを行う機能を有する制御部とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、極間に発生した放電の電流変化により前記インダクタンス素子に発生した誘導起電力を次の放電を誘発させる電圧として使用できるので、高頻度で放電を発生させることができる。また、発生する放電についてスイッチング素子のオフ中である場合が多くなるようにできるため、放電エネルギの小さい放電の発生割合を向上させることができる。したがって、放電表面処理の処理速度を向上でき、また、表面粗さの小さい放電表面処理面を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態にかかる放電表面処理装置の構成を示す図である。
【図２】図２は、実施の形態にかかる放電表面処理装置の動作（実測波形）を示す図である。
【図３】図３は、実施の形態にかかる放電表面処理装置の動作（模式図）を示す図である。
【図４】図４は、実施の形態における評価条件を示す図である。
【図５】図５は、実施の形態における被処理材の表面の電子顕微鏡写真である。
【図６】図６は、実施の形態における、高インダクタンス領域における、インダクタンスとスイッチング素子のオフ中に放電が発生する確率および単位時間あたりの放電回数との関係を示した図である。
【図７】図７は、実施の形態における、低インダクタンス領域における、インダクタンスとスイッチング素子のオフ中に放電が発生する確率および単位時間あたりの放電回数との関係を示した図である。
【図８】図８は、実施の形態における、インダクタンスとＺｎ系皮膜の放電痕径との関係を示した図である。
【図９】図９は、実施の形態における、加工面積を５００ｍｍ２としたときの加工時間を示す図である。
【図１０】図１０は、放電表面処理装置の構成を示す図である。
【図１１】図１１は、放電表面処理装置の構成を示す図である。
【図１２】図１２は、放電表面処理装置の動作（極間オープン時）を示す図である。
【図１３】図１３は、放電表面処理装置の動作（放電発生時）を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明にかかる放電表面処理装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１２】
実施の形態．
実施の形態にかかる放電表面処理装置１００ｋについて説明する前に、放電表面処理装置１００について図１０を用いて説明する。図１０は、放電表面処理装置１００の構成を示す図である。
【００１３】
放電表面処理装置１００は、加工液中における放電表面処理用電極２と被処理材３との間隙（例えば、微小間隙）である極間２３に、パルス状の放電を発生させる。放電表面処理用電極２は、放電表面処理に適した材料で形成されており、例えば、Ｚｎを主成分とする材料（Ｚｎ系材料）で形成されている。これにより、放電表面処理装置１００は、放電表面処理用電極２の電極材料を被処理材３の表面に供給して被処理材３の表面に電極材料（例えば、Ｚｎ系材料）の皮膜を形成する放電表面処理を行う。このとき、放電表面処理装置１００は、極間２３に小さいエネルギの放電を発生させる必要がある。
【００１４】
放電表面処理装置１００は、図１０に示すような、小さいエネルギの放電を発生させるための回路を有する。具体的には、放電表面処理装置１００は、直流電源１、電流制限用抵抗器５、及びキャパシタンス素子４を備える。
【００１５】
直流電源１は、Ｎ側（−側）端子１ａが電流制限用抵抗器５及びノードＮ１を介して極間２３の一端２３ａ（例えば、放電表面処理用電極２）に接続されており、Ｐ側（＋側）端子１ｂがノードＮ２を介して極間２３の他端２３ｂ（例えば、被処理材３）に接続されている。
【００１６】
電流制限用抵抗器５は、直流電源１のＮ側端子１ａと極間２３の一端２３ａとを結ぶＮラインＮＬ上に直列に挿入されている。例えば、電流制限用抵抗器５は、一端５ａが直流電源１のＮ側端子１ａに接続され、他端５ｂがノードＮ１を介して極間２３の一端２３ａに接続されている。
【００１７】
キャパシタンス素子４は、電流制限用抵抗器５に対して極間２３と並列に接続されている。例えば、キャパシタンス素子４は、一端４ａがノードＮ１でＮラインＮＬに接続され、他端４ｂがノードＮ２でＰラインＰＬに接続されている。ＰラインＰＬは、直流電源１のＰ側端子１ｂと極間２３の他端２３ｂとを結ぶラインである。
【００１８】
放電表面処理装置１００において、直流電源１は、極間２３に加工電力を供給するものであり、直流電源１により電流制限用抵抗器５を介してキャパシタンス素子４が充電される。キャパシタンス素子４の充電電圧が低いときには極間２３における放電表面処理用電極２と被処理材３との間が絶縁状態であるが、キャパシタンス素子４の充電電圧が高くなると、放電表面処理用電極２と被処理材３との間の絶縁が破れて極間２３に放電が発生し、キャパシタンス素子４から極間２３に放電電流が流れてキャパシタンス素子４の充電電圧が下がる（キャパシタンス素子４から電荷が放電される）。このキャパシタンス素子４の充電、放電の繰返しで、被処理材３の放電表面処理を行う。
【００１９】
放電表面処理装置１００では、キャパシタンス素子４の静電容量の調整により、ピーク電流値が小さくパルス幅が短い、放電エネルギの小さな放電を発生させることができ、これにより被処理材３の表面に対して、表面粗さの小さい処理面を得ることができる。
【００２０】
しかし、放電表面処理装置１００では、キャパシタンス素子４の充電に比較的時間を要するために十分な放電発生頻度が得られず、処理に膨大な時間を要する。このとき、処理速度を向上させるためには、電流制限用抵抗器５の抵抗値を小さくすれば良いようにも考えられる。しかしながら、電流制限用抵抗器５の抵抗値を小さくすると、電流が途切れない現象が発生する場合があり、表面粗さの小さい処理面を健全に得ることができなくなる。そのため、処理速度を向上させることが困難である。
【００２１】
本発明者は、図１０に示す放電表面処理装置１００に対して、さらに高頻度でパルス電圧を印加するように改良した図１１に示す放電表面処理装置１００ｉについても検討を行った。具体的には、放電表面処理装置１００ｉは、スイッチング素子９ｉ、ダイオード１０ｉ、電荷消費用抵抗器８ｉ、及び制御部１３ｉをさらに備える。
【００２２】
スイッチング素子９ｉは、ＮラインＮＬ上に直列に挿入されている。スイッチング素子９ｉは、直流電源１から極間２３への電圧の印加をオン／オフする。スイッチング素子９ｉは、例えば、電界効果トランジスタ（ＦＥＴ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。例えば、スイッチング素子９ｉは、その制御端子（例えば、ゲート又はベース）にアクティブレベルのパルス信号（パルス列）ＳＳが供給された際にオンすることで、直流電源１のＮ側端子１ａと極間２３の一端２３ａとを電気的に導通させ、その制御端子にノンアクティブレベルのパルス信号（パルス列）ＳＳが供給された際にオフすることで、直流電源１のＮ側端子１ａと極間２３の一端２３ａとを電気的に遮断させる。
【００２３】
なお、キャパシタンス素子４は、スイッチング素子９ｉと極間２３との間において、スイッチング素子９ｉに対して極間２３と並列に接続されている。例えば、キャパシタンス素子４は、一端４ａがスイッチング素子９ｉと極間２３の一端２３ａとの間のノードＮ１に接続され、他端４ｂが直流電源１と極間２３の他端２３ｂとの間のノードＮ２に接続されている。
【００２４】
ダイオード１０ｉは、ＮラインＮＬ上におけるスイッチング素子９ｉとノードＮ１との間に挿入されている。例えば、ダイオード１０ｉは、カソードがスイッチング素子９ｉに電気的に接続され、アノードがノードＮ１に電気的に接続されている。
【００２５】
電荷消費用抵抗器８ｉは、電流制限用抵抗器５に対して極間２３及びキャパシタンス素子４と並列に接続されている。例えば、電荷消費用抵抗器８ｉは、一端８ｉａがノードＮ３でＮラインＮＬに接続され、他端８ｉｂがノードＮ４でＰラインＰＬに接続されている。
【００２６】
制御部１３ｉは、スイッチング素子９ｉの制御端子にスイッチング素子駆動用のパルス信号ＳＳを供給することで、スイッチング素子９ｉのオン／オフ動作を制御する。例えば、制御部１３ｉは、パルス発生条件設定部７ｉ及びパルス発生回路６ｉを有する。パルス発生条件設定部７ｉは、例えば、ＮＣ装置などからなり、パルスのオン／オフ時間やパルス列のパルス数、パルス列とパルス列との間の休止時間などのパルス発生条件を設定する。パルス発生回路６ｉは、パルス発生条件をパルス発生条件設定部７ｉから取得し、パルス発生条件に従ってスイッチング素子駆動用のパルス信号ＳＳを発生させ、スイッチング素子９ｉの制御端子に供給する。
【００２７】
放電表面処理装置１００ｉにおいて、直流電源１は、極間２３にパルス状の放電を供給するものであり、制御部１３ｉからのスイッチング素子駆動用のパルス信号ＳＳに応じて、パルス信号ＳＳがアクティブレベル（例えば、Ｈレベル）のとき、スイッチング素子９ｉがオンされて放電表面処理用電極２と被処理材３との間に電圧が印加され、パルス信号ＳＳがノンアクティブレベル（例えば、Ｌレベル）のときスイッチング素子９ｉがオフされて放電表面処理用電極２と被処理材３との間の電圧印加が停止される。
【００２８】
図１２、図１３は、放電表面処理装置１００ｉにおけるパルス発生回路６ｉからのパルス列と、放電表面処理用電極２と被処理材３との間の極間２３に印加される極間電圧、極間２３を流れる極間電流との関係を簡略的に示したものである。
【００２９】
図１２は、放電表面処理用電極２と被処理材３との間隙（極間）が広く、放電が発生していない状態（極間オープン時）を示し、スイッチング素子９ｉがオンしている間はキャパシタンス素子４が充電され、スイッチング素子９ｉがオフしている間はキャパシタンス素子４の電荷が電荷消費用抵抗器８ｉを通して放出される。電荷消費用抵抗器８ｉは放電で消費されずに回路中に残った電荷を消費することを主な目的として挿入したものであるが、電荷消費用抵抗器８ｉの抵抗値は充電用の電流制限用抵抗器５の抵抗値よりも十分に大きく設定されているため、スイッチング素子９ｉがオフしてもキャパシタンス素子４の電荷はすぐには無くならず、極間電圧はパルス列の１パルス目、２パルス目と徐々に上昇していき、直流電源１の電圧Ｖ１近くまで上昇していく。パルス列を発生しない休止期間では極間電圧は降下し、やがて０Ｖとなる。
【００３０】
図１３は、放電が発生した状態（放電発生時）を示している。図１３のＡは、パルス列の３パルス目の電圧上昇中に極間２３の絶縁破壊が起こって放電が発生した状態であり、このときの極間電流は、キャパシタンス素子４に充電された電荷による放電電流に、直流電源１からスイッチング素子９ｉ及びダイオード１０ｉを通して流れる電流を加えたものである。Ｂは、Ａに続いて極間の絶縁破壊が起こりやすい状態が継続したために放電が発生した状態を示す。このときのピーク電流値はキャパシタンス素子４の充電電圧がやや低い状態で放電したためにＡのピーク電流値よりも低くなっている。Ｃは、Ｂで放電した後に徐々に極間電圧が上昇してから絶縁破壊が起こり、放電電流が流れた状態を示している。
【００３１】
このように、図１１に示す放電表面処理装置１００ｉを用いて放電表面処理を行った場合、図１０に示す放電表面処理装置１００に比べれば放電の発生頻度が向上するものの、放電が発生して極間電圧が低下した後に再び放電が発生する電圧レベルまで極間電圧が上昇するのに、図１３で示したようにパルス発生回路によるパルスを数回要するため、連続して放電を発生させることが困難で、処理速度の向上の効果は限定的である。
【００３２】
さらに、発生する放電のほとんどは、上述のとおりキャパシタンス素子４に充電された電荷に、直流電源１からスイッチング素子９ｉ及びダイオード１０ｉを通して流れる電流が加わったピーク値の高い電流であるために、放電エネルギの大きい放電の発生割合が高く、表面粗さの小さい処理面を得るのが困難である。
【００３３】
そこで、放電表面処理装置１００ｉに対して、本実施の形態では、放電エネルギの小さい放電を高頻度に発生させるように、図１に示す改良を行う。図１は、実施の形態における放電表面処理装置１００ｋの構成を示す図である。以下では、放電表面処理装置１００ｉ（図１１参照）と異なる部分を中心に説明する。
【００３４】
放電表面処理装置１００ｋは、スイッチング素子９ｋ、ダイオード１０ｋ、インダクタンス素子１１ｋ、及び制御部１３ｋを備える。なお、図１では図示していないが、図１１に示す電荷消費用抵抗器８ｉと同機能の素子は本実施の形態でも使われている。
【００３５】
基本の形態の変形例では、スイッチング素子９ｋとしては、珪素（Ｓｉ）を素材とするスイッチング素子、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や金属酸化膜半導体を用いたＦＥＴ（ＭＯＳＦＥＴ）などを想定している。
【００３６】
一方、実施の形態では、スイッチング素子９ｋとしては、Ｓｉを素材として形成されたスイッチング素子に限定されるものではない。スイッチング素子９ｋとしては、このＳｉに代え、炭化珪素（ＳｉＣ）を素材とするスイッチング素子を用いることも無論可能である。
【００３７】
また、ダイオード１０ｋとしては、Ｓｉを素材として形成されたダイオードに限定されるものではない。ダイオード１０ｋとしては、このＳｉに代え、炭化珪素（ＳｉＣ）を素材とするダイオードを用いることも無論可能である。
【００３８】
ここで、ＳｉＣを素材とする半導体素子は２００℃を超えるような高温度域での使用が可能であるという特長を有しているので、放電加工および放電表面処理用電源装置に具備されるスイッチング素子９ｋとしてＳｉＣを素材とするものを用いれば、スイッチング素子９ｋの許容動作温度を高くすることができるので、素子の発熱に対する問題を緩和することが可能となる。このことにより、回路規模の増大を回避もしくは抑制しつつ、加工能力の増強を図ることが可能となる。
【００３９】
また、ＳｉＣを素材とするスイッチング素子は耐熱性が高いため、スイッチング素子９ｋに付加されるヒートシンクといった放熱器の小型化が可能となり、装置の更なる小型化が可能となる。
【００４０】
さらに、ＳｉＣを素材とするスイッチング素子は電力損失が低いため、スイッチング素子９ｋの高効率化が可能であり、延いては放電表面処理装置１００ｋの高効率化が可能になる。
【００４１】
なお、ＳｉＣは、Ｓｉよりもバンドギャップが大きいという特性を捉えて、ワイドバンドギャップ半導体と称される半導体の一つである。このＳｉＣ以外にも、例えば窒化ガリウム系材料または、ダイヤモンドを用いて形成される半導体もワイドバンドギャップ半導体に属しており、それらの特性もＳｉＣに類似した点が多い。したがって、ＳｉＣ以外の他のワイドバンドギャップ半導体を用いる構成も、本実施の形態の要旨を成すものである。
【００４２】
インダクタンス素子１１ｋは、スイッチング素子９ｋ及びキャパシタンス素子４と極間２３との間に直列に接続されている。例えば、インダクタンス素子１１ｋは、一端１１ｋａがノードＮ１を介してスイッチング素子９ｋに電気的に接続されるとともにノードＮ１を介してキャパシタンス素子４の一端４ａに電気的に接続され、他端１１ｋｂが極間２３の一端２３ａに電気的に接続されている。
【００４３】
制御部１３ｋは、極間２３に発生した放電の電流変化によりインダクタンス素子１１ｋに発生する誘導起電力で次の放電を誘発させるように、スイッチング素子９ｋを周期的にオン／オフさせる。例えば、制御部１３ｋは、スイッチング素子９ｋのオン期間において、直流電源１からスイッチング素子９ｋを介して極間２３へ印加される電圧で、極間２３に放電を発生させるように制御を行う。また、制御部１３ｋは、スイッチング素子９ｋのオフ期間において、スイッチング素子９ｋにより直流電源１と極間２３とが電気的に遮断された状態におけるインダクタンス素子１１ｋの誘導起電力で、極間２３に放電を発生させるように制御を行う。制御部１３ｋのパルス発生条件設定部７ｋは、極間２３に発生した放電の電流変化によりインダクタンス素子１１ｋに発生する誘導起電力で次の放電を誘発させることに適したパルス周期を含むパルス発生条件を設定し、制御部１３ｋのパルス発生回路６ｋは、そのようなパルス発生条件に従ってパルス信号ＳＳ’を発生させる。
【００４４】
具体的には、制御部１３ｋは、放電表面処理装置１００ｋが図２及び図３に示す動作を行うような制御を行う。
【００４５】
本発明者は、図１に示す回路を試作し、試作した回路で実際に処理を行った際の極間２３の電圧波形、電流波形をオシロスコープで取得した。その結果の一例を図２に示す。なお、図２では、放電表面処理用電極側を負極としたため、得られた電圧波形は反転している（ＧＮＤより下側が、電圧が高い）。図２から、スイッチング素子９ｋのオフ中（パルスのオフ時間中）に放電が発生している場合が多く、また、スイッチング素子９ｋのオフ（パルスのオフ時間）中に極間電圧が上昇しているのがわかる。
【００４６】
ここで、図１の構成とすることで、図２のような状態となる理由について説明する。
【００４７】
図３は、図１に示した構成において放電が発生し始めたときからの放電表面処理用電極２と被処理材３との極間２３の電圧と電流波形、パルスのオン／オフの状態を簡略的に示したものである。なお、図３では、説明しやすいように極間電圧の正を上向きとしている。
【００４８】
図１のパルス発生条件設定部７ｋからのパルスのオン／オフ時間などの指令に基づき、パルス発生回路６ｋは所定のパルス信号（パルス列）ＳＳ’を発生する。スイッチング素子９ｋがオンすると、直流電源１は、電流制限用抵抗器５を通してインダクタンス１１ｋ、および放電表面処理用電極２と被処理材３との極間２３などに接続される。具体的には、パルス発生回路６ｋが１パルス目のパルスを発生すると、スイッチング素子９ｋをパルスオン時間だけオンし、極間２３に所定時間電圧を印加する。
【００４９】
図３のＡ’は、極間２３の電圧が上昇し、パルスオン中のあるタイミングで放電が発生したときの状態を示している。この図３のＡ’のように放電が発生した後は、インダクタンス素子１１ｋのインダクタンス値と電流の変化量とに応じてインダクタンス素子１１ｋに誘導起電力が発生し、極間２３の電圧は上昇するようになる。このため、図３のＢ’に示すように、スイッチング素子９ｋのオフ中に放電が発生するパターンや、図３のＣ’に示すように、インダクタンス素子１１ｋに発生した誘導起電力により極間２３の電圧が上昇している最中にスイッチング素子９ｋがオンになり極間２３の電圧がさらに上昇して、スイッチング素子９ｋがオフになってから放電が発生するパターン、図３のＤ’に示すように、インダクタンス素子１１ｋに発生した誘導起電力により極間２３の電圧が上昇して、その後にスイッチング素子９ｋがオンになっている最中に放電が発生するパターン、図３のＥ’に示すように、スイッチング素子９ｋのオン中に極間２３の電圧が急峻に上昇して、スイッチング素子９ｋのオフ中に放電が発生するパターンなど、いくつかのパターンの放電が連続的に発生する。
【００５０】
各パターンにおける放電電流の様子は以下のとおりである。図３のＤ’のタイミングでは、スイッチング素子９ｋがオン中であるので、キャパシタンス素子４の電荷に加え、直流電源１からの電流が極間２３に流れ、ピーク電流値の大きい放電が発生する。一方、図３のＢ’、Ｃ’、Ｅ’のタイミングでは、スイッチング素子９ｋがオフ中であるので、直流電源１からの電流が流れず、ピーク電流値の比較的小さい放電が発生する。なお、図３のＥ’では、絶縁破壊が起こりやすい状態が継続したために電圧が低い状態で放電が発生しており、図３のＢ’、Ｃ’でのピーク電流値よりも低くなっている。
【００５１】
図３のＢ’、Ｃ’、Ｅ’のようにスイッチング素子９ｋのオフ中に放電が発生する確率やスイッチング素子９ｋのオフ中に上昇する電圧の傾きは、パルスのオン／オフ時間やインダクタンス素子１１ｋのインダクタンス値の大きさによって変わるが、これらの値を後述のように適切に設定することで、ピーク電流の比較的小さい図３のＢ’、Ｃ’、Ｅ’のパターンの放電を高頻度に発生させることができ、表面粗さの小さい処理面を高い処理速度で被処理材３の表面に形成することができる。なお、インダクタンス素子１１ｋに発生する誘導起電力Ｖは、例えば、下記の数式１で示される。
Ｖ＝Ｌ・ｄｉ／ｄｔ    ・・・・・数式１
【００５２】
数式１に示されるように、電流の変化のある時間にインダクタンス素子１１ｋに誘導起電力が発生することになるが、本実施の形態の回路（図１参照）では、電流が途切れた後にも電圧の上昇が見られている。この原因は、厳密ではないが、電圧上昇が、放電パルスの電流の変化に伴いインダクタンス素子１１ｋに発生する誘導起電力に加えて、インダクタンス素子１１ｋとキャパシタンス素子４とにより構成される回路で発振現象が生じているためであろうと推測している。
【００５３】
図２、図３や後述の実施例ではスイッチング素子９ｋのオン／オフの周期が一定の場合について図示または説明しているが、必ずしも一定周期である必要はなく、周期的であればその周期が一定の決まりあるいはランダムに変化してもよいことは言うまでない。放電の電流の変化に伴う電圧上昇とスイッチング素子９ｋのオンによる電圧印加との組み合わせにより、放電の発生の確率が上昇するパターンを形成するために、周期的な電圧印加を行うという点が重要である。
【００５４】
また、図３では、周期的なスイッチング素子９ｋのオン／オフが、連続的に行われているように図示されているが、図１２と同じように、一定の時間毎にオン／オフを停止する長い休止時間を設けてもよい。例えば、処理面積が小さい場合には、放電の発生頻度が高いと電極材料が極間２３に多く停滞し、放電が不安定になる場合がある。このような場合には、休止時間を設けて放電頻度を下げることにより放電状態を安定にすることができる。
【００５５】
次に、本発明者は、スイッチング素子９ｋのオフ中に放電が発生しているパターンの起こる確率とインダクタンス素子１１ｋのインダクタンス値との関係について調査を行った。図４は、スイッチング素子９ｋのオフ中に放電が発生しているパターンの起こる確率とインダクタンス素子１１ｋのインダクタンス値との関係についての調査や、後述の評価や調査時の電源の主要な各部の値などを示したものである。放電表面処理用電極にはＺｎ系電極を用いた。
【００５６】
ここで、図４のＺｎ系電極としては、Ｚｎ系粉末を適当なプレス圧力で成型したものを用いた。また、被処理材３には約９００Ｈｖの硬さの鋼材を用いた。硬さ測定には島津製作所製ビッカース硬度計ＨＭＶ−２０００を用い、負荷荷重を１０ｇｆ、保持時間を５ｓｅｃとして５点測定した平均値をその測定物の硬さとした。放電表面処理は、パラフィン系炭化水素を基油とする合成系放電加工油中で行った。
【００５７】
次に、Ｚｎ系皮膜の形成の一例について説明する。Ｚｎ系皮膜の形成にはＺｎ系電極を用いた。処理はＺｎ系電極を走査して行ったが、Ｚｎ系電極は放電の発生にともない消耗するので、消耗に合わせて斜めに送った。ここで、消耗方向への送り量について説明する。消耗方向への送り量は、Ｚｎ系電極作製時のプレス成型圧力などによって変わるが、消耗方向への送り量が少なすぎると被処理材全面に放電痕が形成されず、消耗方向への送り量が多すぎると処理時間が長くなってしまうため、消耗方向への送り量は、放電痕が被処理材の処理面全面を覆うことのできる最小の量に調整した。
【００５８】
本実施の形態で用いたＺｎ系電極では、インダクタンス配置時の処理中のピーク電流値は平均して約１０Ａでパルス幅（オシロスコープでの実測では電流波形は振動していたため、この振動する電流波形の１つ目の幅をパルス幅とした）は約２５×１０−９ｓｅｃであった。また、処理中のオープン電圧は１８０〜２００Ｖ程度であった。
【００５９】
なお、本実施の形態において、オープン電圧とは、極間２３を十分開いた状態でスイッチング素子９ｋをオン／オフして電圧の変動が安定した範囲での電圧の最大値とする。
【００６０】
図５は、１ＭＨｚにおいて約０．９ｍＨのインダクタンス素子１１ｋを用いて形成したＺｎ系皮膜の表面を電子顕微鏡（ＳＥＭ）で観察したときの写真である。図５に示すとおり、Ｚｎ系皮膜は放電によって形成された放電痕の周囲にＺｎ系物質が溶着した形態となっている。Ｚｎ系皮膜のＺｎ量は、Ｚｎ系電極のプレス成型圧力などによって変わるが、本実施の形態で用いたＺｎ系電極では、日本電子製ＪＸＡ−８５３０Ｆの電子プローブマイクロアナライザ（ＥＰＭＡ）を用いた調査により、約８ｗｔ％であった。Ｚｎ量の分析は波長分散型Ｘ線分光分析法（ＷＤＳ）により行い、加速電圧を１５ｋＶ、照射電流を１００ｎＡ、プローブ径を３００μｍ、分光結晶をＬＩＦＨ、分析箇所１点につきピーク位置、バックグラウンド位置の分析時間をそれぞれ１０ｓｅｃ、５ｓｅｃとした条件で３点分析し、Ｚｎ標準試料とのピーク強度比から算出されたＺｎの重量％の３点平均をＺｎ量とした。なお、言うまでもないが、バックグラウンドは他の検出元素のピーク領域と重ならない波長領域を選択した。
【００６１】
図６、図７は、電源各部を図４に示す値として、図１のインダクタンス素子１１ｋのインダクタンス値の大きさを変えた場合の、スイッチング素子９ｋのオフ中に放電が発生する確率と単位時間あたりの放電回数について調査を行った結果を示している。図７は、図６でインダクタンス値が小さい領域について詳細に示したものである。なお、図６中のインダクタンス値０ｍＨや図７中のインダクタンス値０μＨとは、図１で示す位置にインダクタンス素子１１ｋを配置していないことを意味する。また、放電発生期間中においてインダクタンス素子１１ｋに作用する有効的な周波数を正確に把握しにくいので、本実施の形態では（測定器で測定した）１ＭＨｚにおけるインダクタンス値を、パラメータとした。
【００６２】
まず、スイッチング素子９ｋのオフ中に放電が発生する確率について説明する。図６、図７より、インダクタンス素子１１ｋのインダクタンス値が大きくなるにつれて、スイッチング素子９ｋのオフ中に放電が発生する確率は高くなり、１ＭＨｚにおけるインダクタンス素子１１ｋのインダクタンス値が約５０μＨ以上でスイッチング素子９ｋのオフ中に放電が発生する確率が高くなり始め、約０．３ｍＨ以上においてはスイッチング素子９ｋのオフ中に放電が発生する確率はほぼ一定となっているのがわかる。インダクタンス値が０ｍＨのとき、スイッチング素子９ｋのオフ中に放電が発生する確率が０％とならないのは、極間２３に印加されている電圧がある程度高い領域では絶縁が破壊しやすい状態となっているので、必ずしもスイッチング素子９ｋがオン中でなくとも放電が発生するためである。
【００６３】
なお、スイッチング素子９ｋのオフ中に放電が発生する確率については、１ＭＨｚにおけるインダクタンス値が約２．２ｍＨまで確認している。インダクタンス素子１１ｋのインダクタンス値が大きくなるにしたがってスイッチング素子９ｋのオフ中に放電が発生する確率が高くなるのは、上記の数式１に示される通り、ｄｉ／ｄｔが同じとすると、Ｌ（インダクタンス値）が大きいほど発生する誘導起電力が高くなり、スイッチング素子９ｋのオフ中に放電が発生する電圧まで上昇しやすくなっているためと考えられる。
【００６４】
一方、単位時間あたりの放電回数について見ると、インダクタンス値が大きくなるにつれて単位時間あたりの放電回数は増大し、１ＭＨｚにおけるインダクタンス値が５０μＨ以上２ｍＨ以下の範囲で単位時間あたりの放電回数は、図１で示す位置にインダクタンス素子１１ｋを配置していない場合よりも向上し、その中で最も良好であったのは０．３ｍＨ〜１．２ｍＨの範囲である。なお、インダクタンス値が２ｍＨを超えると、単位時間あたりの放電回数が図１で示す位置にインダクタンス素子１１ｋを配置していない場合より低くなる傾向にある。
【００６５】
単位時間あたりの放電回数が増大傾向となっているインダクタンス値が比較的小さい領域では、上述のとおりインダクタンス値が大きいほど発生する誘導起電力が高くなり、スイッチング素子９ｋのオフ中に放電が発生する電圧まで上昇しやすくなっているためと考えられる。単位時間あたりの放電回数が減少傾向となっているインダクタンス値の比較的大きい領域（すなわち、インダクタンス値が２ｍＨを超える領域）については、インダクタンス値が大きくなることで電流が流れにくくなっているということもありえるし、また、実験に使用したコイルの導線の長さが長くなるために電気抵抗が実際には大きくなっており電流の流れやすさに影響を与えているなど、インダクタンス値のみではない影響がある可能性もあるが、ここでは深くは議論しない。
【００６６】
以上のことから、図４のパルスのオン／オフ周期においては、１ＭＨｚにおけるインダクタンスが５０μＨ〜２ｍＨの範囲で放電発生頻度が向上し、０．３ｍＨ〜１．２ｍＨの範囲がより良いことがわかる。図６、図７では、パルスのオン／オフ周期が０．１／０．３μｓｅｃの場合についての結果を示しているが、パルスのオン時間が０．０５μｓｅｃ〜０．２μｓｅｃでオフ時間が０．１５μｓｅｃ〜０．６μｓｅｃの範囲とした場合でも図６、図７と同様の結果が得られ、効果を得られるインダクタンス値の範囲は±２０％程度の範囲となっていた。
【００６７】
次に、スイッチング素子９ｋのオフ中に放電が発生する確率とＺｎ系皮膜の放電痕径について調査した。
【００６８】
図８は、電源各部を図４に示す値として、図１で示す位置に設けたインダクタンス素子１１ｋのインダクタンス値の大きさを変えた場合の、形成したＺｎ系皮膜の放電痕径の関係を示したものである。なお、表面粗さの評価としては表面粗度計を用いるのが一般的であるが、Ｚｎ系皮膜においては、図５で示したとおり、放電表面処理用電極材料が処理面に溶着した形態となっており、その溶着した放電表面処理用電極材料の付き方により表面粗さが変わってしまうため、放電痕径を表面粗さの評価指標とした。Ｚｎ系皮膜の放電痕径の大きさは、電子顕微鏡による観察写真とスケールをもとに、丸形状に見える箇所を任意に５点抽出して計測し、その平均値をそのＺｎ系皮膜の放電痕径とした。図８中で、インダクタンスが０ｍＨとは、図６での説明と同様、図１で示す位置にインダクタンス素子１１ｋを配置していないことを意味する。
【００６９】
図８から、インダクタンス値が大きくなるにつれて、Ｚｎ系皮膜の放電痕径は小さくなり、１ＭＨｚにおけるインダクタンスが約０．３ｍＨ以上においてＺｎ系皮膜の放電痕径はほぼ一定となっている。インダクタンス値が大きくなるにしたがって放電痕径が小さくなるのは、図６で示したとおり、スイッチング素子９ｋのオフ中に放電が発生する確率が高くなり、上述のとおり図１の直流電源１からの電荷の流れない比較的ピーク電流値の小さい放電が発生した割合が高くなったためと考えられる。インダクタンス値の小さい領域についても調査を行ったところ、５０μＨ以上で放電痕径が小さくなる傾向が顕著になり始めていることがわかった。以上のことから、１ＭＨｚにおけるインダクタンスが５０μＨ以上であれば放電痕径が小さいＺｎ系皮膜を得られており、すなわち、表面粗さの小さい処理面を得ることができ、０．３ｍＨ以上の範囲がより良いことがわかる。
【００７０】
続いて、図９に、図１に示す構成に回路を用いて、放電表面処理の処理面積を５００ｍｍ２としたときの処理時間を実施例として示す。処理条件は図４に示す条件とし、図１で示す位置に１ＭＨｚにおけるインダクタンス値が約０．９ｍＨのインダクタンス素子１１ｋを用い、上述のようにＺｎ系電極をスキャンする処理をしてＺｎ系皮膜を形成した。この時のＺｎ量は約８ｗｔ％であった。比較例として、実施例と同程度のＺｎ量と放電痕径を形成できるように回路中の各素子を調整した図１０に示す構成の回路によって形成したＺｎ系皮膜の処理時間を掲載した。
【００７１】
図９に示すように、Ｚｎ量や放電痕径など同様の形態のＺｎ系皮膜を得るのに、実施例では、比較例に対して処理時間が圧倒的に短くなっている。これは、本実施の形態における放電表面処理装置によって上述のとおり放電発生頻度が向上したためと言える。
【００７２】
以上のように、本実施の形態では、インダクタンス素子１１ｋがスイッチング素子９ｋ及びキャパシタンス素子４と極間２３との間に直列に接続された放電表面処理装置１００ｋにおいて、制御部１３ｋが、極間２３に発生した放電の電流変化によりインダクタンス素子１１ｋに発生する誘導起電力で次の放電を誘発させるように、スイッチング素子９ｋを周期的にオン／オフさせる。これにより、高頻度で放電を発生させることができる。また、発生する放電についてスイッチング素子のオフ中である場合が多くなるようにできるため、放電エネルギの小さい放電の発生割合を向上させることができる。したがって、放電表面処理の処理速度を向上でき、また、表面粗さの小さい放電表面処理面を得ることができる。
【００７３】
また、本実施の形態では、制御部１３ｋは、スイッチング素子９ｋのオフ期間において、インダクタンス素子１１ｋの誘導起電力で放電を発生させるように制御を行う。これにより、放電エネルギの小さい放電を効率的に発生できる。
【００７４】
また、本実施の形態では、インダクタンス素子１１ｋのインダクタンス値が、例えば、５０μＨ以上２ｍＨ以下である。これにより、放電の発生頻度を効率的に向上できる。例えば、図６及び図７に示すように、インダクタンス素子１１ｋのインダクタンス値を５０μＨ以上２ｍＨ以下とすることで、インダクタンス素子１１ｋを配置しない場合より、放電の発生頻度を向上できる。
【００７５】
また、本実施の形態では、インダクタンス素子１１ｋのインダクタンス値が、例えば、０．３ｍＨ以上１．２ｍＨ以下である。これにより、放電の発生頻度をより効率的に向上できる。例えば、図６に示すように、インダクタンス素子１１ｋのインダクタンス値を０．３ｍＨ以上２ｍＨ以下とすることで、スイッチング素子９ｋのオフ中に放電が発生する確率を約６０％以上に向上でき、１μｓｅｃあたりの放電回数を約２．５回以上に向上できる。
【００７６】
また、本実施の形態では、インダクタンス素子１１ｋのインダクタンス値が、例えば、５０μＨ以上である。これにより、被処理材の表面における皮膜の放電痕径を小さく抑制できる。例えば、図８に示すように、インダクタンス素子１１ｋのインダクタンス値を５０μＨ以上とすることで、インダクタンス素子１１ｋを配置しない場合より、被処理材の表面における皮膜の放電痕径を小さく抑制できる。
【００７７】
また、本実施の形態では、インダクタンス素子１１ｋのインダクタンス値が、例えば、０．３ｍＨ以上である。これにより、被処理材の表面における皮膜の放電痕径をより小さく抑制できる。例えば、図８に示すように、インダクタンス素子１１ｋのインダクタンス値を０．３ｍＨ以上とすることで、被処理材の表面における皮膜の放電痕径を約５μｍ以下に抑制できる。
【００７８】
また、本実施の形態では、スイッチング素子９ｋが、ワイドバンドギャップ半導体を主成分とする材料で形成されている。例えば、ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である。これにより、スイッチング素子９ｋの許容動作温度を高くすることができるので、例えばスイッチング素子９ｋを駆動させるパルス信号のパルス周波数を向上でき、この観点からも、放電の発生頻度を向上させることができる。
【００７９】
なお、本実施の形態では、パルス発生条件設定部の条件としてオン時間０．１μｓｅｃ、オフ時間０．３μｓｅｃ、図１の１１で示す位置に配置するインダクタンスとしては１ＭＨｚにおいて約０．９ｍＨのものを用いた例を主に説明してきたが、スイッチング素子のオフ中に放電が発生するパターンが持続的である構成となっていればよく、図１の１１で示す位置に配置するものはコイルなどの素子以外にも浮遊のインダクタンスであっても良い。
【００８０】
また、本実施の形態では、放電表面処理用電極にＺｎ系電極、被処理材に鋼材を用いたものを例示しているが、放電表面処理用電極はＺｎ系電極に限定されるものではなく、また、被処理材は鋼材に限定されるものではない。放電表面処理用電極には、例えばＡｌ系、Ｍｇ系、Ｓｉ系など電気的に導通し且つ放電表面処理に適したものであればどのようなものでも用いることができる。被処理材についても同様に、金属材料など電気的に導通するものであれば良い。さらに、本実施の形態は、主に放電表面処理用電源として説明してきたが、パルス発生条件を調整することなどにより、細穴放電加工やワイヤ放電加工などの放電加工用電源としても使うことができる。
【産業上の利用可能性】
【００８１】
以上のように、本発明にかかる放電表面処理装置は、放電表面処理に適している。
【符号の説明】
【００８２】
１  直流電源
２  放電表面処理用電極
３  被処理材
４  キャパシタンス素子
５  電流制限用抵抗器
６ｉ、６ｋ  パルス発生回路
７ｉ、７ｋ  パルス発生条件設定部
８ｉ  電荷消費用抵抗器
９ｉ、９ｋ  スイッチング素子
１０ｉ、１０ｋ  ダイオード
１１ｋ  インダクタンス素子
１３ｉ、１３ｋ  制御部
２３  極間
１００、１００ｉ、１００ｋ  放電表面処理装置
【図１】
2014002188.tif 000003
【図２】
2014002188.tif 000004
【図３】
2014002188.tif 000005
【図４】
2014002188.tif 000006
【図６】
2014002188.tif 000007
【図７】
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【図８】
2014002188.tif 000009
【図９】
2014002188.tif 000010
【図１０】
2014002188.tif 000011
【図１１】
2014002188.tif 000012
【図１２】
2014002188.tif 000013
【図１３】
2014002188.tif 000014
【図５】
2014002188.tif 000015
【手続補正書】
【提出日】平成25年1月25日(2013.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることにより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置であって、
電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、
前記スイッチング素子と前記極間との間において、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、
前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、
前記極間に発生した放電の電流変化により前記インダクタンス素子に発生した誘導起電力を次の放電を誘発させる電圧として使用できるように周期的にオン／オフを行う機能を有する制御部と、
を備えたことを特徴とする放電表面処理装置。
【請求項２】
前記制御部は、前記インダクタンス素子の誘導起電力で前記スイッチング素子のオフ中に放電を発生させる
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項３】
前記インダクタンス素子のインダクタンス値は、５０μＨ以上２ｍＨ以下である
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項４】
前記スイッチング素子は、ワイドバンドギャップ半導体を主成分とする材料で形成されている
ことを特徴とする請求項１に記載の放電表面処理装置。
【請求項５】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である
ことを特徴とする請求項４に記載の放電表面処理装置。
【請求項６】
放電表面処理用電極と被処理材との間隙である極間にパルス状の放電を発生させることより電極材料を前記被処理材の表面に供給し前記電極材料の皮膜を形成する放電表面処理装置における放電表面処理方法であり、
前記放電表面処理装置は、
電源から前記極間への電圧の印加をオン／オフするスイッチング素子と、
前記スイッチング素子と前記極間との間において、前記スイッチング素子に対して前記極間と並列に接続されたキャパシタンス素子と、
前記スイッチング素子及び前記キャパシタンス素子と前記極間との間に直列に接続されたインダクタンス素子と、
を有し、
前記放電表面処理方法は、
前記極間に発生した放電の電流変化により前記インダクタンス素子に発生する誘導起電力で次の放電を誘発させるように、前記スイッチング素子を周期的にオン／オフさせる工程を含む
ことを特徴とする放電表面処理方法。
【請求項７】
前記スイッチング素子を周期的にオン／オフさせる工程は、前記インダクタンス素子の誘導起電力で前記スイッチング素子のオフ中に放電を発生させる工程を含む
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項８】
前記インダクタンス素子のインダクタンス値は、５０μＨ以上２ｍＨ以下である
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項９】
前記スイッチング素子は、ワイドバンドギャップ半導体を主成分とする材料で形成されている
ことを特徴とする請求項６に記載の放電表面処理方法。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料または、ダイヤモンドを用いた半導体である
ことを特徴とする請求項９に記載の放電表面処理方法。
【国際調査報告】
2014002188.tif 000016
2014002188.tif 000017
2014002188.tif 000018