(57)【要約】  主電流を出力するメインセルを半導体基板（１）の第１の領域に形成し、主電流に比例するセンス電流を出力するセンスセルを半導体基板（１）の第２の領域に形成する。第１及び第２の領域においてｎ−型ドリフト層（２）上にｐ型ベース層（３）を形成する。開口（９ａ，９ｂ）をそれぞれ第１及び第２の領域に有するマスク（１０）を用いてｐ型ベース層（３）にｎ型の不純物を注入してｎ＋型エミッタ領域（４ａ，４ｂ）を形成する。ｐ＋型コンタクト領域（５ａ，５ｂ）をそれぞれ第１及び第２の領域のｐ型ベース層（３）上に形成する。ｐ型ベース層（３）とｎ＋型エミッタ領域（４ａ，４ｂ）をそれぞれ貫通するトレンチゲート（６ａ，６ｂ）を形成する。第１及び第２の領域においてｎ−型ドリフト層（２）の下面にｐ型コレクタ層（８）を形成する。開口（９ｂ）の面積は開口（９ａ）の面積よりも小さい。センスセルの閾値電圧はメインセルの閾値電圧より高い。
2014013618.tif 000002
【特許請求の範囲】
【請求項１】
主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、
前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、
第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、
前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、
前記第２の開口の面積は前記第１の開口の面積よりも小さく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高いことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の開口は平面視でストライプ形状であり、
前記第２の開口のストライプ幅は前記第１の開口のストライプ幅よりも狭いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の開口は複数のドット状であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、
前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、
第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、
前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、
前記第２のコンタクト領域の面積は前記第１のコンタクト領域の面積よりも大きく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高いことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のエミッタ領域と前記第１のコンタクト領域の面積比率は、前記第２のエミッタ領域と前記第２のコンタクト領域の面積比率と同じであることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板に設けられ、主電流を出力するメインセルと、
前記半導体基板に設けられ、前記主電流に比例するセンス電流を出力するセンスセルとを備え、
前記メインセルと前記センスセルの各々は、
第１導電型のドリフト層と、
前記ドリフト層上に設けられた第２導電型のベース層と、
前記ベース層上に設けられた第１導電型のエミッタ領域と、
前記ベース層上に設けられ、前記ベース層よりも高い不純物濃度を持つ第２導電型のコンタクト領域と、
前記ベース層と前記エミッタ領域を貫通するトレンチゲートと、
前記ドリフト層の下面に設けられた第２導電型のコレクタ層とを有し、
前記センスセルの前記エミッタ領域の面積は前記メインセルの前記エミッタ領域の面積よりも小さく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高いことを特徴とする半導体装置。
【請求項７】
前記エミッタ領域は平面視でストライプ形状であり、
前記センスセルの前記エミッタ領域のストライプ幅は前記メインセルの前記エミッタ領域のストライプ幅よりも狭いことを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板に設けられ、主電流を出力するメインセルと、
前記半導体基板に設けられ、前記主電流に比例するセンス電流を出力するセンスセルとを備え、
前記メインセルと前記センスセルの各々は、
第１導電型のドリフト層と、
前記ドリフト層上に設けられた第２導電型のベース層と、
前記ベース層上に設けられた第１導電型のエミッタ領域と、
前記ベース層上に設けられ、前記ベース層よりも高い不純物濃度を持つ第２導電型のコンタクト領域と、
前記ベース層と前記エミッタ領域を貫通するトレンチゲートと、
前記ドリフト層の下面に設けられた第２導電型のコレクタ層とを有し、
前記センスセルの前記コンタクト領域の面積は前記メインセルの前記コンタクト領域の面積よりも大きく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高いことを特徴とする半導体装置。
【請求項９】
前記メインセルと前記センスセルにおいて前記エミッタ領域と前記コンタクト領域の面積比率は同じであることを特徴とする請求項６〜８の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主電流を出力するメインセルと、主電流に比例するセンス電流を出力するセンスセルとを同じ半導体基板に設けた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メインセルとセンスセルを同じ半導体基板に設けた半導体装置において、メインセルとセンスセルのゲート内部抵抗の差によってメイン電流とセンス電流の比率のアンバランスが生じていた。このアンバランスを抑制ために、センスセルの閾値電圧をメインセルの閾値電圧より高くする手法が用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０６６１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来は、センスセルの閾値電圧をメインセルの閾値電圧より高くするために、センスセルだけ不純物を２度注入していた。このため、工程数が増え、かつマスクが追加されることから、製造コストが大きくなっていた。【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は製造コストを増やすことなく、メイン電流とセンス電流の比率のアンバランスを抑制することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、前記第２の開口の面積は前記第１の開口の面積よりも小さく、前記センスセルの閾値電圧は前記メインセルの閾値電圧より高いことを特徴とする。
【発明の効果】
【０００７】
本発明により、製造コストを増やすことなく、メイン電流とセンス電流の比率のアンバランスを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置を示す回路図である。
【図２】本発明の実施の形態１に係る半導体装置を示す斜視断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す斜視断面図である。
【図４】本発明の実施の形態２に係る半導体装置の製造工程を示す斜視断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造工程を示す斜視断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造工程を示す斜視断面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す斜視断面図である。
【図８】本発明の実施の形態３に係る半導体装置の製造工程を示す斜視断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。ゲート電圧に対応して、メインセルは主電流を出力し、センスセルは主電流に比例するセンス電流を出力する。センス電流の絶対値は主電流の絶対値に比べて小さく、例えば１／１０００程度であり、かつセンス電流の波形は主電流の波形におおよそ対応している。従って、センス電流を検出することにより、主電流の値が過大になっていないかをモニタすることができる。
【００１１】
図２は、本発明の実施の形態１に係る半導体装置を示す斜視断面図である。メインセルとセンスセルはそれぞれ同一の半導体基板１の第１及び第２の領域に設けられたＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００１２】
ｎ−型ドリフト層２上の全域にｐ型ベース層３が設けられている。メインセルにおいてｐ型ベース層３上にｎ＋型エミッタ領域４ａとｐ＋型コンタクト領域５ａが設けられ、センスセルにおいてｐ型ベース層３上にｎ＋型エミッタ領域４ｂとｐ＋型コンタクト領域５ｂが設けられている。ｐ＋型コンタクト領域５ａ，５ｂはｐ型ベース層３よりも高い不純物濃度を持つ。トレンチゲート６ａがｐ型ベース層３とｎ＋型エミッタ領域４ａを貫通し、トレンチゲート６ｂがｐ型ベース層３とｎ＋型エミッタ領域４ｂを貫通する。ｎ−型ドリフト層２の下面全域にｎ型バッファ層７とｐ型コレクタ層８が順に設けられている。
【００１３】
ｎ＋型エミッタ領域４ａ，４ｂは平面視でストライプ形状であり、センスセルのｎ＋型エミッタ領域４ｂのストライプ幅はメインセルのｎ＋型エミッタ領域４ａのストライプ幅よりも狭い。従って、センスセルのｎ＋型エミッタ領域４ｂの面積はメインセルのｎ＋型エミッタ領域４ａの面積よりも小さい。また、センスセルのｎ＋型エミッタ領域４ｂの深さはメインセルのｎ＋型エミッタ領域４ａの深さよりも深い。このため、センスセルの閾値電圧はメインセルの閾値電圧より高い。
【００１４】
続いて、実施の形態１に係る半導体装置の製造方法を説明する。図３は、本発明の実施の形態１に係る半導体装置の製造工程を示す斜視断面図である。
【００１５】
まず、第１及び第２の領域においてｎ−型ドリフト層２の上面側にｐ型不純物をイオン注入して、ｎ−型ドリフト層２上にｐ型ベース層３を形成する。次に、図３に示すように、開口９ａ，９ｂをそれぞれ第１及び第２の領域に有するマスク９を形成する。ここで開口９ａ，９ｂは平面視でストライプ形状であり、開口９ｂのストライプ幅は開口９ａのストライプ幅よりも狭いため、開口９ｂの面積は開口９ａの面積よりも小さい。このマスク９を用いてｐ型ベース層３にｎ型不純物をイオン注入して、ｎ＋型エミッタ領域４ａ，４ｂをそれぞれ第１及び第２の領域のｐ型ベース層３上に形成する。
【００１６】
次に、ｐ型ベース層３にｐ型不純物を選択的にイオン注入して、ｐ＋型コンタクト領域５ａ，５ｂをそれぞれ第１及び第２の領域のｐ型ベース層３上に形成する。次に、ｐ型ベース層３とｎ＋型エミッタ領域４ａ，４ｂをそれぞれ貫通するトレンチをエッチングにより形成し、それらのトレンチ内に絶縁膜と導電膜を順に埋め込むことで、トレンチゲート６ａ，６ｂを形成する。第１及び第２の領域においてｎ−型ドリフト層２の下面にｎ型バッファ層７とｐ型コレクタ層８をイオン注入により形成する。
【００１７】
続いて本実施の形態の効果を説明する。本実施の形態では、マスク９の開口９ｂのストライプ幅を開口９ａのストライプ幅よりも狭くして、開口９ｂの面積を開口９ａの面積よりも小さくしている。このようなマスク９を用いて形成したセンスセルのｎ＋型エミッタ領域４ｂの深さはメインセルのｎ＋型エミッタ領域４ａの深さよりも深くなる。このため、センスセルの閾値電圧をメインセルの閾値電圧より高くして、メイン電流とセンス電流の比率のアンバランスを抑制することができる。
【００１８】
また、メインセルとセンスセルのｎ＋型エミッタ領域４ａ，４ｂを同じマスクで同時に形成することができるため、工程の増加やマスクの追加は不要である。従って、製造コストを増やすことはない。
【００１９】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法を説明する。図４から図６は、本発明の実施の形態２に係る半導体装置の製造工程を示す斜視断面図である。
【００２０】
まず、実施の形態１と同様にｎ−型ドリフト層２上にｐ型ベース層３を形成する。次に、図４に示すように、開口１０ａ，１０ｂをそれぞれ第１及び第２の領域に有するマスク１０を形成する。ここで開口１０ａは実施の形態１と同様にストライプ形状であるが、開口１０ｂは複数のドット状である。このため開口１０ｂの面積は開口１０ａの面積よりも小さい。
【００２１】
次に、図５に示すように、マスク１０を用いてｐ型ベース層３にｎ型不純物をイオン注入して、ｎ＋型エミッタ領域４ａ，４ｂをそれぞれ第１及び第２の領域のｐ型ベース層３上に形成する。この時点ではｎ＋型エミッタ領域４ｂは複数のドット状である。その後、マスク１０を除去する。
【００２２】
次に、実施の形態１と同様にｐ＋型コンタクト領域５ａ，５ｂ、トレンチゲート６ａ，６ｂ、ｎ型バッファ層７、及びｐ型コレクタ層８を形成する。その後、熱処理を行なって不純物を拡散させると、図６に示すようにｎ＋型エミッタ領域４ａ，４ｂは不純物が連続的に分布した状態になる。
【００２３】
上記のように複数のドット状の開口１０ｂを設けたマスク１０を用いてセンスセルのｎ＋型エミッタ領域４ｂを形成することにより、センスセルのｎ＋型エミッタ領域４ｂの幅をメインセルのｎ＋型エミッタ領域４ａの幅と同じにしつつ、センスセルのｎ＋型エミッタ領域４ｂの深さをメインセルのｎ＋型エミッタ領域４ａの深さよりも浅くすることができる。その他、実施の形態１と同様の効果を得ることができる。
【００２４】
実施の形態３．
図７は、本発明の実施の形態３に係る半導体装置を示す斜視断面図である。実施の形態１とは異なり、メインセルのｎ＋型エミッタ領域４ａとセンスセルのｎ＋型エミッタ領域４ｂは深さ等が同じである。しかし、センスセルのｐ＋型コンタクト領域５ｂの面積はメインセルのｐ＋型コンタクト領域５ａの面積よりも大きく、センスセルのｐ＋型コンタクト領域５ｂの深さはメインセルのｐ＋型コンタクト領域５ａの深さよりも深い。このため、センスセルの閾値電圧はメインセルの閾値電圧より高い。
【００２５】
本発明の実施の形態３に係る半導体装置の製造方法を説明する。図８は、本発明の実施の形態３に係る半導体装置の製造工程を示す斜視断面図である。
【００２６】
まず、実施の形態１と同様にｎ−型ドリフト層２上にｐ型ベース層３を形成し、深さ等が同じｎ＋型エミッタ領域４ａ，４ｂをｐ型ベース層３上に形成する。次に、図８に示すように、開口１１ａ，１１ｂをそれぞれ第１及び第２の領域に有するマスク１１を形成する。ここで開口１１ｂの面積は開口１１ａの面積よりも大きい。このマスク１１を用いてｐ型ベース層３にｐ型不純物をイオン注入して、ｐ＋型コンタクト領域５ａ，５ｂをそれぞれ第１及び第２の領域のｐ型ベース層３上に形成する。その後、実施の形態１と同様にトレンチゲート６ａ，６ｂ、ｎ型バッファ層７、及びｐ型コレクタ層８を形成する。
【００２７】
続いて本実施の形態の効果を説明する。本実施の形態では、開口１１ｂの面積を開口１１ａの面積よりも大きしている。これにより、センスセルのｐ＋型コンタクト領域５ｂの面積がメインセルのｐ＋型コンタクト領域５ａの面積よりも大きくなる。従って、トレンチゲート６ｂ近傍のｐ型不純物濃度がトレンチゲート６ａ近傍のｐ型不純物濃度よりも高くなる。これにより、センスセルの閾値電圧をメインセルの閾値電圧より高くして、メイン電流とセンス電流の比率のアンバランスを抑制することができる。
【００２８】
また、メインセルとセンスセルのｐ＋型コンタクト領域５ａ，５ｂを同じマスクで同時に形成することも可能であるため、工程の増加やマスクの追加を防ぐこともできる。従って、この場合には製造コストを増やすことはない。
【００２９】
上記の実施の形態１〜３において、メインセルのｎ＋型エミッタ領域４ａとｐ＋型コンタクト領域５ａの面積比率が、センスセルのｎ＋型エミッタ領域４ｂとｐ＋型コンタクト領域５ｂの面積比率と同じであることが好ましい。これにより、閾値電圧以外の主要特性を変えずに、センスセルの閾値電圧をメインセルよりも高くすることができる。
【００３０】
なお、上記の実施の形態に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００３１】
２  ｎ−型ドリフト層
３  ｐ型ベース層
４ａ  ｎ＋型エミッタ領域（第１のエミッタ領域）
４ｂ  ｎ＋型エミッタ領域（第２のエミッタ領域）
５ａ  ｐ＋型コンタクト領域（第１のコンタクト領域）
５ｂ  ｐ＋型コンタクト領域（第２のコンタクト領域）
６ａ  トレンチゲート（第１のトレンチゲート）
６ｂ  トレンチゲート（第２のトレンチゲート）
８  ｐ型コレクタ層
９，１０，１１  マスク
９ａ，１０ａ，１１ａ  開口（第１の開口）
９ｂ，１０ｂ，１１ｂ  開口（第２の開口）
【図１】
2014013618.tif 000003
【図２】
2014013618.tif 000004
【図３】
2014013618.tif 000005
【図４】
2014013618.tif 000006
【図５】
2014013618.tif 000007
【図６】
2014013618.tif 000008
【図７】
2014013618.tif 000009
【図８】
2014013618.tif 000010
【手続補正書】
【提出日】平成27年3月13日(2015.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、
前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、
第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、
前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、
前記第２の開口の面積は前記第１の開口の面積よりも小さく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高く、
前記半導体基板の表面に前記第１及び第２のエミッタ領域及び前記第１及び第２のコンタクト領域だけでなく前記ベース層の一部も存在し、
前記半導体基板の表面での前記第１のエミッタ領域と前記第１のコンタクト領域の面積比率は、前記第２のエミッタ領域と前記第２のコンタクト領域の面積比率と同じであることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の開口は平面視でストライプ形状であり、
前記第２の開口のストライプ幅は前記第１の開口のストライプ幅よりも狭いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の開口は複数のドット状であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、
前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、
第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、
前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、
前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、
前記第２のコンタクト領域の面積は前記第１のコンタクト領域の面積よりも大きく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高く、
前記半導体基板の表面に前記第１及び第２のエミッタ領域及び前記第１及び第２のコンタクト領域だけでなく前記ベース層の一部も存在し、
前記半導体基板の表面での前記第１のエミッタ領域と前記第１のコンタクト領域の面積比率は、前記第２のエミッタ領域と前記第２のコンタクト領域の面積比率と同じであることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板に設けられ、主電流を出力するメインセルと、
前記半導体基板に設けられ、前記主電流に比例するセンス電流を出力するセンスセルとを備え、
前記メインセルと前記センスセルの各々は、
第１導電型のドリフト層と、
前記ドリフト層上に設けられた第２導電型のベース層と、
前記ベース層上に設けられた第１導電型のエミッタ領域と、
前記ベース層上に設けられ、前記ベース層よりも高い不純物濃度を持つ第２導電型のコンタクト領域と、
前記ベース層と前記エミッタ領域を貫通するトレンチゲートと、
前記ドリフト層の下面に設けられた第２導電型のコレクタ層とを有し、
前記センスセルの前記エミッタ領域の面積は前記メインセルの前記エミッタ領域の面積よりも小さく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高く、
前記半導体基板の表面に前記エミッタ領域及び前記コンタクト領域だけでなく前記ベース層の一部も存在し、
前記メインセルと前記センスセルにおいて前記半導体基板の表面での前記エミッタ領域と前記コンタクト領域の面積比率は同じであることを特徴とする半導体装置。
【請求項６】
前記エミッタ領域は平面視でストライプ形状であり、
前記センスセルの前記エミッタ領域のストライプ幅は前記メインセルの前記エミッタ領域のストライプ幅よりも狭いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板に設けられ、主電流を出力するメインセルと、
前記半導体基板に設けられ、前記主電流に比例するセンス電流を出力するセンスセルとを備え、
前記メインセルと前記センスセルの各々は、
第１導電型のドリフト層と、
前記ドリフト層上に設けられた第２導電型のベース層と、
前記ベース層上に設けられた第１導電型のエミッタ領域と、
前記ベース層上に設けられ、前記ベース層よりも高い不純物濃度を持つ第２導電型のコンタクト領域と、
前記ベース層と前記エミッタ領域を貫通するトレンチゲートと、
前記ドリフト層の下面に設けられた第２導電型のコレクタ層とを有し、
前記センスセルの前記コンタクト領域の面積は前記メインセルの前記コンタクト領域の面積よりも大きく、
前記センスセルの閾値電圧は前記メインセルの閾値電圧より高く、
前記半導体基板の表面に前記エミッタ領域及び前記コンタクト領域だけでなく前記ベース層の一部も存在し、
前記メインセルと前記センスセルにおいて前記半導体基板の表面での前記エミッタ領域と前記コンタクト領域の面積比率は同じであることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明に係る半導体装置の製造方法は、主電流を出力するメインセルを半導体基板の第１の領域に形成し、前記主電流に比例するセンス電流を出力するセンスセルを前記半導体基板の第２の領域に形成する半導体装置の製造方法であって、前記第１及び第２の領域において第１導電型のドリフト層上に第２導電型のベース層を形成する工程と、第１及び第２の開口をそれぞれ前記第１及び第２の領域に有するマスクを用いて前記ベース層に第１導電型の不純物を注入して、第１及び第２のエミッタ領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、前記ベース層よりも高い不純物濃度を持つ第２導電型の第１及び第２のコンタクト領域をそれぞれ前記第１及び第２の領域の前記ベース層上に形成する工程と、前記ベース層と前記第１及び第２のエミッタ領域をそれぞれ貫通する第１及び第２のトレンチゲートを形成する工程と、前記第１及び第２の領域において前記ドリフト層の下面に第２導電型のコレクタ層を形成する工程とを備え、前記第２の開口の面積は前記第１の開口の面積よりも小さく、前記センスセルの閾値電圧は前記メインセルの閾値電圧より高く、前記半導体基板の表面に前記第１及び第２のエミッタ領域及び前記第１及び第２のコンタクト領域だけでなく前記ベース層の一部も存在し、前記半導体基板の表面での前記第１のエミッタ領域と前記第１のコンタクト領域の面積比率は、前記第２のエミッタ領域と前記第２のコンタクト領域の面積比率と同じであることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
ｎ＋型エミッタ領域４ａ，４ｂは平面視でストライプ形状であり、センスセルのｎ＋型エミッタ領域４ｂのストライプ幅はメインセルのｎ＋型エミッタ領域４ａのストライプ幅よりも狭い。従って、センスセルのｎ＋型エミッタ領域４ｂの面積はメインセルのｎ＋型エミッタ領域４ａの面積よりも小さい。また、センスセルのｎ＋型エミッタ領域４ｂの深さはメインセルのｎ＋型エミッタ領域４ａの深さよりも浅い。このため、センスセルの閾値電圧はメインセルの閾値電圧より高い。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
続いて本実施の形態の効果を説明する。本実施の形態では、マスク９の開口９ｂのストライプ幅を開口９ａのストライプ幅よりも狭くして、開口９ｂの面積を開口９ａの面積よりも小さくしている。このようなマスク９を用いて形成したセンスセルのｎ＋型エミッタ領域４ｂの深さはメインセルのｎ＋型エミッタ領域４ａの深さよりも浅くなる。このため、センスセルの閾値電圧をメインセルの閾値電圧より高くして、メイン電流とセンス電流の比率のアンバランスを抑制することができる。
【国際調査報告】
2014013618.tif 000011
2014013618.tif 000012
2014013618.tif 000013
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