(57)【要約】  抵抗変化型不揮発性素子にデータを書き込むためのプログラミング回路を提供する。プログラミング回路は、抵抗変化型不揮発性素子の接地側端子と接地電位間に負荷容量を備え、抵抗変化型不揮発性素子の電気抵抗を変化させる場合は、上記負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を抵抗変化型不揮発性素子へ供給する。
2014002656.tif 000002
【特許請求の範囲】
【請求項１】
所定の電圧が印加され電流が流れることで、状態が変化して電気抵抗が変化する抵抗変化素子と、
前記抵抗変化素子の接地側端子と接地電位間に接続される第１負荷容量と、
を有するプログラミング回路。
【請求項２】
前記抵抗変化素子と、前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する電圧源との間に直列に接続されたアクセストランジスタをさらに有する請求項１記載のプログラミング回路。
【請求項３】
前記抵抗変化素子の接地側端子と接地電位間に接続される、直列に接続された切り替えトランジスタ及び第２負荷容量をさらに有する請求項１または２記載のプログラミング回路。
【請求項４】
前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第２負荷容量を前記抵抗変化素子の接地側端子と接続し、前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第２負荷容量を前記抵抗変化素子の接地側端子から切り離す制御部をさらに有する請求項３記載のプログラミング回路。
【請求項５】
前記第１負荷容量は、
前記抵抗変化素子の接地側端子が接続されるラインの寄生容量である請求項１から４のいずれか１項記載のプログラミング回路。
【請求項６】
前記第１負荷容量は、３ｆＦ以上である請求項１から５のいずれか１項記載のプログラミング回路。
【請求項７】
請求項１から６のいずれか１項記載のプログラミング回路と、
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する半導体装置。
【請求項８】
外部から供給される、所定の電流が流れることで電気抵抗が変化する抵抗変化素子のプログラミング方法であって、
前記抵抗変化素子の接地側端子と接地電位間に第１負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第１負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給する抵抗変化素子のプログラミング方法。
【請求項９】
前記抵抗変化素子の接地側端子と接地電位間に、さらに直列に接続された切り替えトランジスタ及び第２負荷容量を接続しておき、
前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第２負荷容量を前記抵抗変化素子の接地側端子と接続し、
前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第２負荷容量を前記抵抗変化素子の接地側端子から切り離す請求項８記載の抵抗変化素子のプログラミング方法。
【請求項１０】
前記第１負荷容量は、
前記抵抗変化素子が接続されるラインの寄生容量である請求項８または９記載の抵抗変化素子のプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性素子（以下、「抵抗変化素子」と称す）にデータを書き込むためのプログラミング回路、該プログラミング回路を備える半導体装置及び抵抗変化素子のプログラミング方法に関する。
【背景技術】
【０００２】
近年、低消費電力で、大容量のデータを高速に書き換えることが可能な不揮発性メモリとして、メモリセルに抵抗変化素子を備えるＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）、ＰＲＡＭ（フェイズチェンジ・ランダム・アクセス・メモリ）、ＲｅＲＡＭ（レジスティブ・ランダム・アクセス・メモリ）等が注目されている。【０００３】
例えば、ＭＲＡＭは、外部の磁場によって設定された強磁性体の磁化方向が、該磁場を除いた後でも強磁性体内で残留する特性を利用してデータを記憶する記憶装置である。【０００４】
ＭＲＡＭの各メモリセルで用いる抵抗変化素子は、例えば２つの強磁性体層と該２つの強磁性体層に挟まれた絶縁層とを有する構成である。これら２つの強磁性体層のうち、一方の強磁性体層（固定層）の磁化方向を参照磁化方向とし、他方の強磁性体層（自由層）の磁化方向を記憶するデータに応じて変更する。この抵抗変化素子は、２つの強磁性体層の磁化方向の一致／不一致によって絶縁層に流れるトンネル電流が異なり、異なる２つのトンネル電流、すなわち異なる２つの電気抵抗に対して論理「１」または「０」が割り当てられる。【０００５】
データの書き込み時においては、記憶させるデータにしたがって電流方向を決定し、この電流によって誘起される磁場によりデータ記憶用の強磁性体層（自由層）の磁化方向を設定する。【０００６】
ＭＲＡＭに対するデータ書き込み方法としては、自由層の近傍に設けた書き込み配線に電流を流し、該電流で発生する磁場により自由層の磁化方向を反転させる電流磁場書き込み方式がある。また、抵抗変化素子に直接電流を流すことで自由層の磁化方向を反転させるスピン注入磁化反転方式もある。【０００７】
ＰＲＡＭは、外部から供給される電流によって相変化物質が結晶状態または非結晶状態へ変化する特性を利用してデータを記憶する記憶装置である。ＰＲＡＭの各メモリセルで用いる抵抗変化素子は、２つの電極と該２つの電極に挟まれた相変化物質から成る相変化層とを有する構成である。この抵抗変化素子は、相変化層の結晶構造の違いによって電気抵抗が異なり、これら異なる２つの電気抵抗に対して論理「１」または「０」が割り当てられる。【０００８】
ＰＲＡＭに対するデータの書き込み方法としては、記憶させるデータに対応するパルス状の電流を抵抗変化素子に流すことで相変化層の結晶構造を変化させる方法がある。ＰＲＡＭのメモリセルで用いる代表的な相変化物質としては、カルコゲナイド合金が知られており、例えばゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）から成るＧｅ２Ｓｂ２Ｔｅ５がある。この相変化物質は、一般に「ＧＳＴ」と呼ばれる。【０００９】
相変化物質（ＧＳＴ）は、パルス状の電流（プログラミング電流）が流れることで発生するジュール熱により結晶状態または非結晶状態へ可逆的に変化する。一般に、相変化物質が結晶化した状態はセット状態と呼ばれ、セット状態における相変化物質は電気抵抗が小さくなる。一方、相変化物質が非結晶化した状態はリセット状態と呼ばれ、リセット状態における相変化物質はセット状態よりも電気抵抗が大きくなる。相変化物質（ＧＳＴ）をリセット状態に変化させる場合は、比較的大きい電流を短いパルス幅で流す。一方、相変化物質（ＧＳＴ）をセット状態に変化させる場合は、リセットプログラミング電流パルスよりも小さい電流を長いパルス幅で流す。【００１０】
ＲｅＲＡＭは、外部から電圧や電流が供給されることで内部に導電性パスが形成される、または該形成された導電性パスが消失する特性を備えた抵抗変化素子、すなわちスイッチング素子を用いてデータを記憶する記憶装置である。【００１１】
ＲｅＲＡＭの各メモリセルで用いる抵抗変化素子は、２つの電極と該２つの電極に挟まれた抵抗変化素子膜とを有する構成である。この抵抗変化素子は、抵抗変化素子膜内に形成される導電性パス（フィラメント）の有無や形状によって電気抵抗が異なり、これら異なる電気抵抗に対して、例えば論理「１」または「０」が割り当てられる。【００１２】
ＲｅＲＡＭにデータを書き込む場合、記憶させるデータに対応する電圧値、電流値及びパルス幅を決定し、抵抗変化素子膜の内部に形成するフィラメント構造を設定する。【００１３】
例えば、非特許文献１には、ＲｅＲＡＭに適用可能なスイッチング素子（抵抗変化素子）として、電界等の印加により内部でイオンが自由に動くことができる固体であるイオン伝導体を備え、該イオン伝導体中における金属イオンの移動及び電気化学反応を利用して導電性パス（フィラメント）の形成／消失を制御できる固体電解質スイッチが記載されている。【００１４】
非特許文献１に開示されたスイッチング素子は、イオン伝導体から成るイオン伝導層と、イオン伝導層を挟んで対向して設けられた第１電極（活性電極）及び第２電極（不活性電極）とを有する構成である。第１電極はイオン伝導層に金属イオンを供給する役割を有する。第２電極からはイオン伝導層に金属イオンが供給されない。【００１５】
この非特許文献１に開示されたスイッチング素子の動作について簡単に説明する。【００１６】
例えば、上記スイッチング素子の不活性電極を接地し、活性電極に正電圧を印加すると、イオン伝導層中の金属イオンが金属となって析出する。このとき、活性電極中の金属が金属イオンとなってイオン伝導層に溶け込むことで、イオン伝導層内の正負イオンのバランスが維持される。イオン伝導層中で析出した金属は、活性電極と不活性電極とを接続する金属架橋（フィラメント）を形成し、この金属架橋により活性電極と不活性電極とが接続されることでスイッチング素子がオン状態になる。【００１７】
一方、上記オン状態において、活性電極を接地して不活性電極に正電圧を印加すると、上記と逆の電気化学反応により金属架橋の一部が溶解して消失する。これにより、活性電極と不活性電極との接続が切れてスイッチング素子がオフ状態になる。【００１８】
ところで、上記ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等で用いる抵抗変化素子では、回路面積の増大を招くことなく、該抵抗変化素子を含む各メモリセルに対して所望のデータを書き込む（プログラミング）ために、適切な書込み電流を流すことが重要である。【００１９】
図１は、背景技術の抵抗素子を備えたメモリセルの等価回路を示す回路図である。【００２０】
図１に示すように、背景技術のメモリセルは、記憶しているデータによって電気抵抗が異なる、一端がプレートライン（ＰＬ）１０２に接続された抵抗変化素子１０１と、抵抗変化素子１０１の他端とビットラインライン（ＢＬ）１０３間に挿入され、ワードライン（ＷＬ）１０５に印加される信号電圧（ワード電圧）によってオンまたはオフし、オン時に抵抗変化素子１０１の他端をビットラインライン（ＢＬ）１０３と接続するアクセストランジスタ（ＡＴ）１０６とを有する。ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等では、図１に示したメモリセルがマトリクス状に配置されることで、データを保持するメモリセルアレイが形成される。【００２１】
図１に示した抵抗変化素子１０１にデータを書込む場合、例えばビットラインライン（ＢＬ）１０３を接地し、プレートライン（ＰＬ）１０２に所定のプログラミング電圧を印加する。また、プレートライン（ＰＬ）１０２にプログラミング電圧が印加されている状態で、ワードライン（ＷＬ）１０５にパルス状の信号電圧を印加することでアクセストランジスタ（ＡＴ）１０６をオンさせ、抵抗変化素子１０１に所要のパルス電流を流す。【００２２】
このような構成のメモリセルでは、データの書き込み（プログラミング）時に抵抗変化素子１０１へ流れる電流の大きさがアクセストランジスタ（ＡＴ）１０６の電流駆動能力に依存する。そのため、大きいプログラミング電流が必要な場合は、電流駆動能力が大きいアクセストランジスタ（ＡＴ）１０６、すなわち大面積のアクセストランジスタ（ＡＴ）１０６が必要になる。抵抗変化素子１０１には、例えばプログラミング電流が大きいほど、プログラミング後の電気抵抗が小さくなる特性を有するものがあり、そのような抵抗変化素子１０１を用いる場合は比較的大きいプログラミング電流が必要になる。【００２３】
しかしながら、大面積のアクセストランジスタ（ＡＴ）１０６は、抵抗変化素子１０１を用いてデータを記憶する半導体装置の高集積化や記憶容量の大容量化を阻害する要因となってしまう。【００２４】
なお、抵抗変化素子のプログラミング電流自体を低減する手法は、例えば特許文献１に記載されている。また、プログラミング時における半導体装置のピーク電源電流を抑制する手法は、例えば特許文献２に記載されている。【００２５】
特許文献１には、上記ＭＲＡＭ用の抵抗変化素子に対して、２つの電流源回路を用いて生成した、立ち上がり時にオーバーシュートする波形の電流を供給することで、プログラミング電流の実効値を低減すると共に、プログラミング時間（パルス幅）を短縮することが記載されている。【００２６】
また、特許文献２には、上記ＰＲＡＭにキャパシタあるいはチャージポンプ回路を設け、該キャパシタやチャージポンプ回路が備えるキャパシタに蓄積させておいた電荷を、プログラミング時に抵抗変化素子へ供給することで、プログラミング時におけるＰＲＡＭのピーク電源電流を抑制することが記載されている。【００２７】
上述した特許文献１に記載された技術は、抵抗変化素子にデータを書き込むための回路に加えてオーバーシュートを有する電流波形を生成するための回路（電流源）が必要になる。そのため、メモリセル毎の回路面積の増大を招いてしまう。【００２８】
また、特許文献２に記載された技術は、抵抗変化素子へ所要のプログラミング電流を供給するために、比較的大きい容量のキャパシタあるいは大きい容量のキャパシタを含むチャージポンプ回路が必要になる。そのため、特許文献２に記載された技術でも、回路面積の増大を招いてしまう。【００２９】
すなわち、特許文献１や２に記載された技術は、プログラミング電流やプログラミング時における半導体装置のピーク電源電流を抑制できても、半導体装置の高集積化や記憶容量の大容量化に寄与するものではない。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特許４８３７０１３号明細書
【特許文献２】特開２００８−１６５９６４号公報
【非特許文献】
【００３１】
【非特許文献１】M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", vol. 58, no. 12, pp.4398-4405, (2011).
【発明の概要】
【００３２】
そこで、本発明は、高集積化や記憶容量の大容量化が可能な、抵抗変化素子にデータを書き込むためのプログラミング回路、該プログラミング回路を備えた半導体装置及び該抵抗変化素子のプログラミング方法を提供することを目的とする。
【００３３】
上記目的を達成するため本発明のプログラミング回路は、所定の電圧が印加され電流が流れることで、状態が変化して電気抵抗が変化する抵抗変化素子と、
前記抵抗変化素子の接地側端子と接地電位間に接続される第１負荷容量と、
を有する。
【００３４】
一方、本発明の半導体装置は、上記プログラミング回路と、
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する。
【００３５】
また、本発明の抵抗変化素子のプログラミング方法は、外部から供給される、所定の電流が流れることで電気抵抗が変化する抵抗変化素子のプログラミング方法であって、
前記抵抗変化素子の接地側端子と接地電位間に第１負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第１負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給する方法である。
【図面の簡単な説明】
【００３６】
【図１】背景技術の抵抗素子を備えたメモリセルの等価回路を示す回路図である。
【図２】第１の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。
【図３】図２に示した抵抗変化素子の一構成例を示す模式図である。
【図４】図２に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。
【図５】第２の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。
【図６】図５に示したプログラミング回路を備える半導体装置の一構成例を示す回路図である。
【図７】図６に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。
【図８】第３の実施の形態のプログラミング回路を備える半導体装置の一構成例を示す回路図である。
【図９】図８に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。
【図１０】ビットライン駆動回路及びプレートライン駆動回路の一構成例を示す回路図である。
【図１１】プログラミング条件を変えたときの抵抗変化素子の抵抗値の分布を示すグラフである。
【図１２】本発明の半導体装置の要部の構成例を示すブロック図である。
【発明を実施するための形態】
【００３７】
次に本発明について図面を参照して説明する。
（第１の実施の形態）
まず本発明の第１の実施の形態について図面を用いて説明する。
【００３８】
以下では、抵抗変化素子として、上記非特許文献１に記載された固体電解質スイッチ（スイッチング素子）を用いる例で説明する。後述する第２の実施の形態〜第５の実施の形態についても同様である。
【００３９】
図２は、第１の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。
【００４０】
図２に示すように、第１の実施の形態のプログラミング回路は、抵抗変化素子２０１及び負荷容量２０４を備える。
【００４１】
抵抗変化素子２０１は、一端がプレートライン（ＰＬ）２０２に接続され、他端がビットライン（ＢＬ）２０３に接続されている。負荷容量２０４は、ビットライン（ＢＬ）２０３と接地電位間に接続されている。負荷容量２０４は、例えばビットライン（ＢＬ）２０３の寄生容量で実現すればよい。負荷容量２０４をビットライン（ＢＬ）２０３の寄生容量で実現する場合、例えば所望の容量に応じてビットライン（ＢＬ）２０３の配線幅を設定すればよい。なお、負荷容量２０４は、固定容量素子で実現してもよい。
【００４２】
図３は、図２に示した抵抗変化素子の一構成例を示す模式図である。
【００４３】
図３に示す抵抗変化素子は、内部で金属イオンの移動が可能なイオン伝導体３０１と、イオン伝導体３０１を挟んで配置された不活性電極３０３及び活性電極３０２とを備える。イオン伝導体３０１には、酸化物、有機ポリマー、カルコゲナイド等から成る薄膜が用いられる。不活性電極３０３には、ＰｔやＲｕ等の金属電極が用いられる。活性電極３０２には、ＣｕやＡｇ、あるいはそれらの金属を含む電極が用いられる。
【００４４】
次に、第１の実施の形態の抵抗変化素子２０１のプログラミング方法について図面を用いて説明する。
【００４５】
ここでは、図３に示した抵抗変化素子２０１の活性電極３０２が図２に示したプレートライン（ＰＬ）２０２に接続され、図３に示した不活性電極３０３が図２に示したビットライン（ＢＬ）２０３に接続されているものとする。また、ここでは、ビットライン（ＢＬ）２０３を接地し、プレートライン（ＰＬ）２０２に正電圧を印加して抵抗変化素子２０１に電流を流すことで、該抵抗変化素子２０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。
【００４６】
図４は、図２に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。
【００４７】
第１の実施の形態では、時刻ｔ１において、図２に示したプレートライン（ＰＬ）２０２にパルス幅Ｗｐ（ｔ２−ｔ１）のプログラミング電圧を印加する。プログラミング電圧は、抵抗変化素子２０１の電気抵抗を変化させる（状態を変化させる）のに必要な電圧値に設定される。
【００４８】
プレートライン（ＰＬ）２０２にパルス状のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時、抵抗変化素子２０１には、負荷容量２０４を充電するための、矢印で示す突入電流が流れる。すなわち、抵抗変化素子２０１に流れる電流ＩWは、図４に示すように突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後プログラミング電圧と抵抗変化素子２０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。
【００４９】
なお、プログラミング時、図４に示す突入電流を発生させるためには、抵抗変化素子２０１の接地側端子（電流の下流側）に負荷容量２０４が接続されている必要がある。一方、抵抗変化素子２０１は、低抵抗状態から高抵抗状態へ変化させるために、図２に示したプレートライン（ＰＬ）２０２を接地し、ビットライン（ＢＬ）２０３にプログラミング電圧を印加することで、上記とは逆方向へプログラミング電流を流すこともある。
【００５０】
一般に、抵抗変化素子２０１は、高抵抗状態から低抵抗状態へ変化させるために流すプログラミング電流の値と、低抵抗状態から高抵抗状態へ変化させるために流すプログラミング電流の値とが異なり、その材料や素子構造によっていずれか一方のプログラミング電流が他方のプログラミング電流よりも大きく設定される。したがって、負荷容量２０４は、例えば抵抗変化素子２０１に対してより大きいプログラミング電流を流すときに、抵抗変化素子２０１の接地側端子、すなわち電流の下流側に位置するように配置すればよい。このことは後述する第２の実施の形態〜第５の実施の形態でも同様である。
【００５１】
本実施形態によれば、抵抗変化素子２０１の接地電位側に負荷容量２０４を備えることで、上記特許文献１のように、電流源回路等を追加することなく抵抗変化素子２０１にオーバーシュートを有するプログラミング電流を流すことができる。そのため、プログラミング電流の実効値を低減することが可能であり、プログラミング時間（パルス幅）を短縮できる。また、負荷容量２０４は、例えばビットラインＢＬの寄生容量で実現できるため、回路面積の増大を招くことが無い。したがって、抵抗変化素子を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。
【００５２】
（第２の実施の形態）
次に本発明の第２の実施の形態について図面を用いて説明する。
【００５３】
図５は、第２の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。
【００５４】
図５に示すように、第２の実施の形態のプログラミング回路は、抵抗変化素子５０１、負荷容量５０４及びアクセストランジスタ（ＡＴ）５０６を備える。
【００５５】
抵抗変化素子５０１は、その一端がアクセストランジスタ（ＡＴ）５０６を介してプレートライン（ＰＬ）５０２に接続され、他端がビットライン（ＢＬ）５０３に接続されている。負荷容量５０４は、ビットライン（ＢＬ）５０３と接地電位間に接続されている。負荷容量５０４は、第１の実施の形態と同様に、例えばビットライン（ＢＬ）５０３の寄生容量で実現すればよい。負荷容量５０４は、固定容量素子で実現してもよい。
【００５６】
アクセストランジスタ（ＡＴ）５０６には、例えばＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタが用いられる。アクセストランジスタ（ＡＴ）５０６のゲート電極はワードライン（ＷＬ）５０５と接続され、アクセストランジスタ（ＡＴ）５０６のドレイン電極は抵抗変化素子５０１の一端と接続され、アクセストランジスタ（ＡＴ）５０６のソース電極はプレートライン（ＰＬ）５０２と接続されている。すなわち、アクセストランジスタ（ＡＴ）５０６は、抵抗変化素子５０１と、抵抗変化素子５０１に所定のプログラミング電圧を印加すると共に、電気抵抗の変化に必要な電流を抵抗変化素子５０１に供給する電圧源（不図示）との間に直列に接続される。
【００５７】
図６は、図５に示したプログラミング回路を備える半導体装置の一構成例を示す回路図である。
【００５８】
図６に示すように、図５に示したプログラミング回路は、データを記憶するメモリセルＭＣとして用いることができる。プレートライン（ＰＬ）５０２には、図５に示した抵抗変化素子５０１に格納されたデータを読み出すための回路であるリードアンプ５０７が接続される。ビットライン（ＢＬ）５０３には該ビットライン（ＢＬ）５０３の電位を制御するための制御トランジスタ５０９が接続されている。
【００５９】
図６に示す抵抗変化素子５０１に格納されたデータを読み出す場合、例えばビットライン（ＢＬ）５０３を接地し、プレートライン（ＰＬ）５０２に一定の読み出し用の電流を供給する。この状態でアクセストランジスタ（ＡＴ）５０６に所定のワード電圧を印加してオンさせると、プレートライン（ＰＬ）５０２に抵抗変化素子５０１の抵抗値に対応する電圧が発生する。リードアンプ５０７は、予め生成された所定の参照電圧とプレートライン（ＰＬ）５０２の電圧とを比較することで、抵抗変化素子５０１の抵抗値、すなわち抵抗変化素子５０１で記憶している論理「１」または「０」を検出できる。
【００６０】
次に第２の実施の形態のプログラミング方法について図面を用いて説明する。
【００６１】
ここでは、第１の実施の形態と同様に、抵抗変化素子５０１の活性電極（図３参照）がアクセストランジスタ（ＡＴ）５０６を介してプレートライン（ＰＬ）５０２に接続され、抵抗変化素子５０１の不活性電極がビットライン（ＢＬ）５０３に接続されるものとする。また、ここでは、制御トランジスタ５０９を用いてビットライン（ＢＬ）５０３を接地し、プレートライン（ＰＬ）５０２に正電圧（プログラミング電圧）を印加した状態でアクセストランジスタ（ＡＴ）５０６をオンすることで抵抗変化素子５０１に電流を流し、該抵抗変化素子５０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。
【００６２】
図７は、図６に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。
【００６３】
図７に示すように、第２の実施の形態では、まず時刻ｔ１において、図６に示したプレートライン（ＰＬ）５０２にプログラミング電圧ＶＰＬを印加する。プログラミング電圧ＶＰＬは抵抗変化素子５０１の電気抵抗を変化させるのに必要な電圧値に設定すればよい。
【００６４】
次に、時刻ｔ２において、図６に示したワードライン（ＷＬ）５０５に所定のワード電圧ＶＷＬを印加してアクセストランジスタ（ＡＴ）５０６をオンさせ、抵抗変化素子５０１にプログラミング電圧ＶＰＬを印加する。
【００６５】
抵抗変化素子５０１にプログラミング電圧ＶＰＬが印加されると、該プログラミング電圧ＶＰＬの立ち上がり時、抵抗変化素子５０１には、負荷容量５０４を充電するための突入電流が流れる。すなわち、抵抗変化素子５０１の電流Ｉｓｎは、突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後、プログラミング電圧ＶＰＬと抵抗変化素子５０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。
【００６６】
抵抗変化素子５０１に対するプログラミングが終了すると、時刻ｔ４において、ワードライン（ＷＬ）５０５に対するワード電圧ＶＷＬの印加を停止してアクセストランジスタ（ＡＴ）５０６をオフさせ、抵抗変化素子５０１に対するプログラミング電圧の印加を停止する。最後に、時刻ｔ５において、図６に示したプレートライン（ＰＬ）５０２に対するプログラミング電圧ＶＰＬの印加を停止する。
【００６７】
本実施形態によれば、アクセストランジスタ（ＡＴ）５０６及び抵抗変化素子５０１を含むメモリセルＭＣに負荷容量５０４を備えることで、第１の実施の形態と同様に、電流源回路等を追加することなく抵抗変化素子５０１にオーバーシュートを有するプログラミング電流を流すことが可能になる。そのため、プログラミング電流の実効値を低減することが可能であり、プログラミング時間（パルス幅）を短縮できる。また、負荷容量５０４は、例えばビットライン（ＢＬ）５０３の寄生容量で実現できるため、回路面積の増大を招くことが無い。したがって、抵抗変化素子５０１を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。
（第３の実施の形態）
次に本発明の第３の実施の形態について図面を用いて説明する。
【００６８】
図８は、第３の実施の形態のプログラミング回路を備える半導体装置の一構成例を示す回路図である。
【００６９】
図８に示すように、第３の実施の形態のプログラミング回路は、抵抗変化素子９０１、切り替えトランジスタ９０８、第１負荷容量９０４、第２負荷容量９１０及びアクセストランジスタ（ＡＴ）９０６を備える。
【００７０】
抵抗変化素子９０１は、その一端がアクセストランジスタ（ＡＴ）９０６を介してプレートライン（ＰＬ）９０２に接続され、他端がビットライン（ＢＬ）９０３に接続されている。
【００７１】
第１負荷容量９０４は、ビットライン（ＢＬ）９０３と接地電位間に接続されている。第１負荷容量９０４は、第１及び第２の実施の形態と同様にビットライン（ＢＬ）９０３の寄生容量で実現すればよい。第１負荷容量９０４は、固定容量素子で実現してもよい。
【００７２】
第２負荷容量９１０は、その一端が接地電位と接続され、他端が切り替えトランジスタ９０８を介してビットライン（ＢＬ）９０３と接続されている。すなわち、切り替えトランジスタ９０８及び第２負荷容量９１０は、直列に接続されて、抵抗変化素子９０１の接地側端子と接地電位間に挿入されている。第２負荷容量９１０は、例えば固定容量素子で実現すればよい。
【００７３】
アクセストランジスタ（ＡＴ）９０６には、例えばＮＭＯＳトランジスタが用いられる。アクセストランジスタ（ＡＴ）９０６のゲート電極はワードライン（ＷＬ）９０５と接続され、アクセストランジスタ（ＡＴ）９０６のドレイン電極は抵抗変化素子９０１の一端と接続され、アクセストランジスタ（ＡＴ）９０６のソース電極はプレートライン（ＰＬ）９０２と接続されている。すなわち、アクセストランジスタ（ＡＴ）９０６は、抵抗変化素子９０１に所定のプログラミング電圧を印加すると共に、電気抵抗の変化に必要な電流を抵抗変化素子９０１に供給する電圧源（不図示）と、抵抗変化素子９０１との間に直列に接続される。
【００７４】
プレートライン（ＰＬ）９０２には、抵抗変化素子９０１に格納されたデータを読み出すための回路であるリードアンプ９０７が接続されている。ビットライン（ＢＬ）９０３には該ビットライン（ＢＬ）９０３の電位を制御するための制御トランジスタ９０９が接続されている。
【００７５】
次に第３の実施の形態のプログラミング方法について図面を用いて説明する。
【００７６】
ここでは、第１及び第２の実施の形態と同様に、抵抗変化素子９０１の活性電極（図３参照）がアクセストランジスタ（ＡＴ）９０６を介してプレートライン（ＰＬ）９０２に接続され、抵抗変化素子９０１の不活性電極がビットライン（ＢＬ）９０３に接続されるものとする。また、ここでは、制御トランジスタ９０９を用いてビットライン（ＢＬ）９０３を接地し、プレートライン（ＰＬ）９０２に正電圧（プログラミング電圧）を印加した状態でアクセストランジスタ（ＡＴ）９０６をオンすることで抵抗変化素子９０１に電流を流し、該抵抗変化素子９０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。
【００７７】
図９は、図８に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。なお、図９は、プログラミング時に図８に示した抵抗変化素子９０１に流れる電流波形のみを示している。プレートライン（ＰＬ）９０２、ビットライン（ＢＬ）９０３及びワードライン（ＷＬ）９０５に印加する電圧波形は、図７に示した第２の実施の形態と同様である。図９に示すｔ１は図７に示したｔ２に相当し、図９に示すｔ２は図７に示したｔ４に相当する。
【００７８】
図９に示すように、第３の実施の形態においても、アクセストランジスタ（ＡＴ）９０６がオンして抵抗変化素子９０１に所定のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時、抵抗変化素子９０１には、第１負荷容量９０４を充電するための突入電流が流れる。すなわち、抵抗変化素子９０１に流れる電流ＩWは、図９に示すように突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後プログラミング電圧と抵抗変化素子９０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。
【００７９】
本実施形態では、抵抗変化素子９０１のプログラミング（状態変化）時、切り替えトランジスタ９０８をオンさせることで、ビットライン（ＢＬ）９０３と接地電位間に第１負荷容量９０４と共に第２負荷容量９１０も接続可能な構成である。切り替えトランジスタ９０８は、不図示の制御部から供給される制御信号にしたがってオン／オフされる。ビットライン（ＢＬ）９０３に第１負荷容量９０４及び第２負荷容量９１０が接続されている場合、プログラミング電圧の立ち上がり時、抵抗変化素子９０１には、第１負荷容量９０４及び第２負荷容量９１０をそれぞれ充電するための突入電流が流れる。そのため、抵抗変化素子９０１には突入電流の発生期間Ｗ２においてオーバーシュート（最大電流Ｉｍａｘ）を有する電流が流れる。但し、Ｗ１＜Ｗ２である。
【００８０】
第３の実施の形態によれば、第１及び第２の実施の形態と同様の効果が得られると共に、切り替えトランジスタ９０８をオンまたはオフさせることでプログラミング電流のオーバーシュート期間を変化させることができる。そのため、抵抗変化素子９０１がプログラミング電流の大きさによって状態変化後の抵抗値が異なる素子である場合、切り替えトランジスタ９０８をオンさせることで、抵抗変化素子９０１の状態変化後の抵抗値をより小さく設定できる。
【００８１】
なお、本実施形態の構成では、ビットライン（ＢＬ）９０３と接地電位間に接続する負荷容量を大きくすると、抵抗変化素子９０１に格納されたデータを読み出す場合に、プレートライン（ＰＬ）９０２の電圧が安定するまでに時間を要し、データの読み出し速度が遅くなる可能性がある。そのため、データを読み出す場合（抵抗変化素子９０１の抵抗値の読み出し時）は、切り替えトランジスタ９０８をオフさせてビットライン（ＢＬ）９０３から第２負荷容量９１０を切り離しておくことが望ましい。
（第４の実施の形態）
次に本発明の第４の実施の形態について図面を用いて説明する。
【００８２】
第４の実施の形態では、上述した第１の実施の形態〜第３の実施の形態で示した抵抗変化素子のプログラミング時に用いる、ビットラインを駆動するためのビットライン駆動回路、並びにプレートラインを駆動するためのプレートライン駆動回路について説明する。
【００８３】
図１０は、ビットライン駆動回路及びプレートライン駆動回路の一構成例を示す回路図である。図１０に示すビットライン駆動回路（ＢＤ）１２Ａは、半導体装置が備えるビットライン（ＢＬ）毎にそれぞれ設けられ、図１０に示すプレートライン駆動回路（ＰＤ）１２Ｂは、半導体装置が備えるプレートライン（ＰＬ）毎にそれぞれ設けられる。
【００８４】
図１０に示すように、ビットライン駆動回路（ＢＤ）１２Ａ及びプレートライン駆動回路（ＰＤ）１２Ｂは、抵抗変化素子１００１、負荷容量１００４及びアクセストランジスタ（ＡＴ）１００６を含むメモリセル（ＭＣ）の両端に接続される。
【００８５】
ビットライン駆動回路（ＢＤ）１２Ａは、電圧源とビットライン（ＢＬ）間に接続されるＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタＰＴ１と、ビットライン（ＢＬ）と接地ノード間に接続されるＮＭＯＳトランジスタＮＴ１と、カラムデコーダ（不図示）から送信される列選択信号ＣＳＬにしたがってメモリセルにデータを書き込む（プログラミング）タイミングを示すタイミング制御信号ＣＳＬＰ及び／ＣＳＬＮを生成するタイミング制御回路１１１０と、メモリセル（ＭＣ）に書き込むデータである書込データＷＤＡＴＡとタイミング制御信号ＣＳＬＰとの論理積を出力し、ＰＭＯＳトランジスタＰＴ１を駆動するＮＡＮＤゲートＮＡＮＤ１と、書込データＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとの論理和を出力し、ＮチャネルＭＯＳトランジスタＮＴ１を駆動するＮＯＲゲートＮＯＲ１とを有する。
【００８６】
プレートライン駆動回路（ＰＤ）１２Ｂは、電圧源とプレートライン（ＰＬ）間に接続されるＰＭＯＳトランジスタＰＴ２と、プレートライン（ＰＬ）と接地ノード間に接続されるＮＭＯＳトランジスタＮＴ２と、カラムデコーダ（不図示）から送信される列選択信号ＣＳＬにしたがってメモリセル（ＭＣ）にデータを書き込む（プログラミング）タイミングを示すタイミング制御信号ＣＳＬＰ及び／ＣＳＬＮを生成するタイミング制御回路１１２０と、書込データ／ＷＤＡＴＡとタイミング制御信号ＣＳＬＰとの論理積を出力し、ＰＭＯＳトランジスタＰＴ２を駆動するＮＡＮＤゲートＮＡＮＤ２と、書込データ／ＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとの論理和を出力し、ＮＭＯＳトランジスタＮＴ２を駆動するＮＯＲゲートＮＯＲ２とを有する。
【００８７】
このような構成において、例えば図１０に示す抵抗変化素子１００１を高抵抗状態から低抵抗状態にプログラミングする場合、まず列選択信号ＣＳＬにしたがって、ビットライン駆動回路（ＢＤ）が備えるＮチャネルＭＯＳトランジスタＮＴ１およびプレートライン駆動回路（ＰＤ）が備えるＰチャネルＭＯＳトランジスタＰＴ２をそれぞれオンさせる。このとき、抵抗変化素子１００１では非活性電極（図３参照）が接地される。
【００８８】
次に、アクセストランジスタ（ＡＴ）１００６のゲート電極にパルス状のワード電圧を印加することでオンさせる。このとき、抵抗変化素子１００１の活性電極（図３参照）には所定のプログラミング電圧（電源電圧ＶＰＬ）が印加される。
【００８９】
抵抗変化素子１００１に所定のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時に、抵抗変化素子１００１には負荷容量１００４を充電するための突入電流が流れる。そのため、抵抗変化素子１００１には、第１の実施の形態〜第３の実施の形態で示したようにオーバーシュートを有する電流が流れ、その後、プログラミング電圧と抵抗変化素子１００１の抵抗値で決まるほぼ一定の電流が流れる。そのため、電流源回路等を追加することなく抵抗変化素子１００１にオーバーシュートを有するプログラミング電流を流すことが可能になる。
【００９０】
図１１は、プログラミング条件を変えたときの抵抗変化素子の抵抗値の分布を示すグラフである。図１１は、抵抗変化素子を高抵抗状態から低抵抗状態にプログラミングしたときの、アクセストランジスタ（ＡＴ）の面積（ゲート幅）に対する抵抗変化素子の抵抗値の変化の様子を示している。なお、抵抗変化素子には、上述した固体電解質スイッチを用いるものとする。また、抵抗変化素子のプログラミングには、図１０に示した回路を用いて行うものとする。図１１（ａ）、(ｂ)では、グラフの縦軸を「パーセント」とすることで、総測定数に対する測定値（抵抗値）の分布を示している。
【００９１】
図１１（ａ）は、負荷容量が２ｆＦ以下であり、アクセストランジスタ（ＡＴ）のゲート幅Ｗを０．２μｍ、０．３μｍ、０．５μｍ、１μｍに変化させた場合の抵抗変化素子の低抵抗状態における抵抗値の分布を示している。なお、ビットライン駆動回路（ＢＤ）１２Ａ及びプレートライン駆動回路（ＰＤ）１２Ｂは、接地電位側（ＮＴ１側）の寄生容量が電源電圧側（ＰＴ２側）よりも大きくなるように設計されているものとする。
【００９２】
アクセストランジスタ（ＡＴ）の面積はゲート幅Ｗに比例し、ゲート幅Ｗが大きいほど電流駆動能力が大きくなる。図１１（ａ）に示すように、ゲート幅Ｗが大きいアクセストランジスタ（ＡＴ）ほど、プログラミング後の抵抗変化素子の抵抗値が小さくなることが分かる。これは、高抵抗状態から低抵抗状態へ遷移する際に大きな電流が流れることで、イオン伝導体中で析出する銅金属が増加し、太いフィラメント（架橋）が形成されることで抵抗値が低くなるためである。すなわち、負荷容量が小さい場合は、突入電流が流れないためアクセストランジスタ（ＡＴ）の電流駆動能力に応じて抵抗変化素子に流れる電流が制限されていることが分かる。
【００９３】
図１１（ｂ）は、ビットラインに４ｆＦの負荷容量を接続し、アクセストランジスタ（ＡＴ）のゲート幅Ｗを０．２μｍ、０．３μｍ、０．５μｍ、１μｍに変化させた場合の抵抗変化素子の低抵抗状態における抵抗値の分布を示している。
【００９４】
図１１（ｂ）に示すように、ビットラインにある程度大きい負荷容量が接続されている場合、プログラミング後の抵抗変化素子の抵抗値は、アクセストランジスタ（ＡＴ）のゲート幅Ｗに依存することなく、小さい値になることが分かる。これは、オーバーシュートを有するプログラミング電流を流すことで、アクセストランジスタＡＴの電流駆動能力に依存することなく、プログラミング後の抵抗変化素子で低い抵抗値が得られることを示している。
【００９５】
なお、突入電流の幅（オーバーシュートの幅）を周知の電子回路シミュレータ（ＳＰＩＣＥ等）を用いて計算すると、負荷容量が３ｆＦの場合、突入電流の幅は０．２ｎｓｅｃであり、負荷容量が４ｆＦの場合、突入電流の幅は０．３ｎｓｅｃであった。一般に、抵抗変化素子は、状態の変化（電気抵抗の変化）に１００ｐｓｅｃ以上の時間が必要であることが知られている。本実施形態で示すように負荷容量を備えた構成では、負荷容量を３ｆＦ以上に設定すれば、この電気抵抗の変化に要する時間よりも長い時間幅の突入電流が得られるため、抵抗変化素子を安定してプログラミングできるようになる。
（第５の実施の形態）
次に本発明の第５の実施の形態について図面を用いて説明する。
【００９６】
図１２は、本発明の半導体装置の要部の構成例を示すブロック図である。図１２は、第１の実施の形態〜第３の実施の形態で示したプログラミング回路、並びに第４の実施の形態で示したビットライン駆動回路及びプレートライン駆動回路を備えた半導体装置の一構成例を示している。図１２では、抵抗変化素子にデータを書き込むために必要な構成のみ示し、その他の構成は省略している。半導体装置は、データを読み出すための回路、データを入出力するための入出力回路、外部から受信した複数のコマンドから半導体装置を所定のモードで動作させるための制御信号を生成する制御部、半導体装置内部で用いる内部電源電圧を生成する内部電源電圧生成回路等、該半導体装置の仕様に応じた各種の回路を備えている。なお、図８に示した切り替えトランジスタ９０８をオン／オフさせるための制御信号は、例えば上記制御部から供給される。
【００９７】
図１２に示すように、半導体装置は、多数のメモリセル（ＭＣ）がマトリクス状に配列されたメモリセルアレイ１１００を有する構成である。メモリセル（ＭＣ）は、第２の実施の形態や第３の実施の形態で示した抵抗変化素子、アクセストランジスタ及び負荷容量を備えた構成である。
【００９８】
メモリセルＭＣの各列にはビットライン（ＢＬ）及びプレートライン（ＰＬ）が配置され、メモリセルＭＣの各行にはワードラインＷＬが配置されている。
【００９９】
ビットラインＢＬには、図１０に示したビットライン駆動回路１２Ａがそれぞれ接続され、プレートラインＰＬには、図１０に示したプレートライン駆動回路１２Ｂがそれぞれ接続されている。
【０１００】
ビットライン駆動回路１２Ａ及びプレートライン駆動回路１２Ｂには、書き込みまたは読み出し対象となるメモリセルアレイ１１００の列を指定する列選択信号を生成するカラムデコーダ１２００が接続されている。カラムデコーダ１２００は、外部から不図示のバッファ回路を介して受信したカラムアドレス信号ＹＡをデコードして列選択信号を生成する。
【０１０１】
ビットライン駆動回路１２Ａは、メモリセルアレイ１１００に対するデータの書き込み時にカラムデコーダ１２００から供給される列選択信号にしたがって選択された列に対応するビットラインＢＬを駆動する。プレートライン駆動回路１２Ｂは、メモリセルアレイ１１００に対するデータの書き込み時にカラムデコーダ１２００から供給される列選択信号にしたがって選択された列に対応するプレートラインＰＬを駆動する。なお、ビットラインＢＬ及びプレートラインＰＬを駆動するとは、ビットラインＢＬまたはプレートラインＰＬを接地電位に設定する、または所定のプログラミング電圧を印加することである。
【０１０２】
ワードラインＷＬには、メモリセルアレイ１１００に対するデータの書き込み時及びメモリセルアレイ１１００からのデータの読み出し時、書き込みまたは読み出し対象となるメモリセルアレイ１１００の行を指定する行選択信号にしたがって選択された行に対応するワードラインＷＬにワード電圧を供給するワード線ドライブ回路１３００が接続されている。
【０１０３】
ワード線ドライブ回路１３００には、行選択信号を生成するロウデコーダ１４００が接続されている。ロウデコーダ１４００は、外部から不図示のバッファ回路を介して受信したロウアドレス信号ＸＡをデコードして行選択信号を生成する。
【０１０４】
本実施形態によれば、抵抗変化素子、アクセストランジスタ及び負荷容量を備えるメモリセルＭＣを有することで、負荷容量を充電するための突入電流により、抵抗変化素子にオーバーシュートを有するプログラミング電流を流すことができる。そのため、アクセストランジスタの電流駆動能力に依存することなく、プログラミング後の抵抗変化素子で低い抵抗値が得られる。したがって、各メモリセルに大きい面積のアクセストランジスタを設けなくて済むため、抵抗変化素子を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。
【０１０５】
なお、上述した各実施の形態では、抵抗変化素子として固体電解質スイッチを用いる例で説明したが、本発明は電流を流すことで電気抵抗が変化するその他の抵抗変化素子をプログラミングする場合にも適用可能である。
【０１０６】
また、上述した各実施の形態では、抵抗変化素子を、データを記憶するメモリセルとして用いる例で説明したが、抵抗変化素子は、クロスバースイッチ等、その他の用途のスイッチング素子として用いることも可能である。
【０１０７】
また、本発明のスイッチング回路は、製造後の半導体装置の構造から確認することが可能である。具体的には、観察対象の半導体チップ断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）等を用いて観察することで、多層配線に接続される抵抗変化素子の位置を特定する。そして、観察対象の半導体チップを上面から研磨し、光学顕微鏡やＳＥＭ（走査型電子顕微鏡）を用いて抵抗変化素子に接続される配線レイアウトを検出する。さらに、該配線の幅を測定することで、抵抗変化素子に接続される負荷容量を見積もることができる。
【０１０８】
半導体装置のテクノロジーノードにも関係するが、配線の寄生容量は０．２ｆＦ／μｍ程度であるため、幅が１５μｍ以上の配線を用いている場合、本発明のプログラミング方法を利用している可能性が高いと判断できる。
【０１０９】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細は本願発明のスコープ内で当業者が理解し得る様々な変更が可能である。
【０１１０】
この出願は、２０１２年６月２６日に出願された特願２０１２−１４３０３７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2014002656.tif 000003
【図２】
2014002656.tif 000004
【図３】
2014002656.tif 000005
【図４】
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【図５】
2014002656.tif 000007
【図６】
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【図７】
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【図８】
2014002656.tif 000010
【図９】
2014002656.tif 000011
【図１０】
2014002656.tif 000012
【図１１】
2014002656.tif 000013
【図１２】
2014002656.tif 000014
【国際調査報告】
2014002656.tif 000015
2014002656.tif 000016
2014002656.tif 000017
2014002656.tif 000018