(57)【要約】  本願の発明にかかる半導体装置は、ドリフト層を有する基板と、該基板の上面に形成されたメタル配線と、該基板の裏面に形成された電極と、を備え、該ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする。2014054121.tif 000006
2014054121.tif 000002
【特許請求の範囲】
【請求項１】
ドリフト層を有する基板と、
前記基板の上面に形成されたメタル配線と、
前記基板の裏面に形成された電極と、を備え、
前記ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする半導体装置。
【数１】
2014054121.tif 000005
【請求項２】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ドリフト層を有する基板の上面側に、第１拡散層を形成し、成膜し、エッチング処理を施す製造工程と、
前記基板の下面に露出した前記ドリフト層の下面側にゲッタリング層を形成するゲッタリング層形成工程と、
前記基板を加熱し前記製造工程で前記ドリフト層に導入された金属不純物、汚染原子、及びダメージを前記ゲッタリング層で捕獲するアニール工程と、
前記アニール工程の後に、前記ゲッタリング層を除去する除去工程と、
前記除去工程の後に、前記ドリフト層の下面側に第２拡散層を形成する工程と、
前記第２拡散層と接するように電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲッタリング層形成工程は、
不純物をドープしたドープドポリシリコンを、前記基板の下面に露出した前記ドリフト層と接するように形成する工程と、
前記基板を加熱して前記不純物を前記ドリフト層の下面側へ拡散させ、前記ドリフト層の下面側に結晶欠陥と前記不純物を有するゲッタリング層を形成する前処理アニール工程とを備え、
前記除去工程では、前記ドープドポリシリコンも除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記前処理アニール工程における前記基板の温度は９００〜１０００[℃]のいずれかであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ドープドポリシリコンの不純物密度は１×１０−１９[ｃｍ−３]以上であることを特徴とする請求項５又６に記載の半導体装置の製造方法。
【請求項８】
前記ドープドポリシリコンの層厚は５００ｎｍ以上であることを特徴とする請求項５乃至７のいずれか1項に記載の半導体装置の製造方法。
【請求項９】
前記アニール工程の後に、前記基板の上面側において、前記第１拡散層の一部を外部に露出させるコンタクトホールを形成し、前記第１拡散層と電気的に接続されたメタル配線を形成する工程を備えたことを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲッタリング層形成工程では、前記基板の下面に露出した前記ドリフト層を加熱して前記ドリフト層の下面側に結晶欠陥を有するゲッタリング層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１１】
前記ゲッタリング層は、前記ドリフト層の下面をレーザー光で加熱して形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記レーザー光のパワーは４．０[Ｊ／ｃｍ２]以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記製造工程では、ＩＧＢＴの表面構造を構成するエミッタ、ベース、及びゲートトレンチを形成することを特徴とする請求項４乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記製造工程では、ダイオードの表面構造を構成するアノード層、及び絶縁膜を形成することを特徴とする請求項４乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記アニール工程では、４時間以上前記基板の温度を６００〜７００[℃]のいずれかに維持することを特徴とする請求項４乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記除去工程では、前記ドリフト層のうち前記ゲッタリング層に接する部分を所望の厚さだけ除去することを特徴とする請求項４乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記基板はＦＺ法で形成されたウエハであることを特徴とする請求項４乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項４乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高電圧、大電流のスイッチングなどに用いられる半導体装置（例えばＩＧＢＴ又はダイオード）とその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ゲッタリング技術を採用する半導体装置の製造方法が開示されている。このゲッタリング技術によれば、まず半導体ウエハ（基板）の下面にゲッタリングサイトを形成する。その後、基板に熱処理を施して基板中の金属不純物をゲッタリングサイトで捕獲する。その後、金属不純物を捕獲したゲッタリングサイトであるコンタミネイテッドレイヤを除去する。特許文献１に開示の半導体装置の製造方法では、これらの処理を複数回行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開平４−２１８９２１号公報
【特許文献２】日本特開平７−２６３６９２号公報
【特許文献３】国際公開ＷＯ２００９−１２２４８６号公報
【特許文献４】国際公開ＷＯ２００２−０５８１６０号公報
【特許文献５】国際公開ＷＯ２００２−０６１８４５号公報
【特許文献６】日本特開２００１−０８５６８６号公報
【特許文献７】日本特開２０１０−２８３１３１号公報
【特許文献８】日本特開２０１２−９８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示の半導体装置の製造方法では、ゲッタリングサイトの形成、基板の加熱、及びコンタミネイテッドレイヤの除去を複数回実施する。従って半導体装置の製造工程が複雑化する問題があった。【０００５】
また、特許文献１に開示の半導体装置の製造方法では、ゲッタリング技術の利用が半導体装置の電気的特性にどのように影響するのか十分検討されていないので、ゲッタリング技術をどのような条件で用いるべきかが明らかでない問題があった。【０００６】
本発明は上述の問題を解決するためになされたものであり、容易な方法で基板の金属不純物等を除去し半導体装置の持つ本来の性能を示しながら電気的特性を安定化させることができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願の発明にかかる半導体装置は、ドリフト層を有する基板と、該基板の上面に形成されたメタル配線と、該基板の裏面に形成された電極と、を備え、該ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする。【０００８】
【数１】
2014054121.tif 000003
【０００９】
本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
この発明によれば、容易な方法で基板の金属不純物等を除去し半導体装置の持つ本来の性能を示しながら電気的特性を安定化させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】ＩＧＢＴのＮ−ドリフト層が形成された基板にＮ層とベース層を形成したことを示す断面図である。
【図４】ＩＧＢＴにおけるエミッタを形成したことを示す断面図である。
【図５】ＩＧＢＴにおけるトレンチを形成したことを示す断面図である。
【図６】ＩＧＢＴにおけるトレンチをポリシリコンで埋め込んだことを示す断面図である。
【図７】シリケートガラス又はＴＥＯＳ膜からなる層間膜を形成したことを示す断面図である。
【図８】基板下面のＮ−ドリフト層を露出させたことを示す断面図である。
【図９】リンをドーピングしたポリシリコンを形成したことを示す断面図である。
【図１０】ＩＧＢＴにおけるゲッタリング層を形成したことを示す断面図である。
【図１１】ＩＧＢＴにおける前処理アニール工程後の基板の不純物密度を示すグラフである。
【図１２】ＩＧＢＴにおける基板上面のドープドポリシリコンを除去したことを示す断面図である。
【図１３】ＩＧＢＴにおけるコンタクトホールを形成したことを示す断面図である。
【図１４】ＩＧＢＴにおけるシリサイド膜等を形成したことを示す断面図である。
【図１５】ＩＧＢＴにおけるゲッタリング層とドープドポリシリコンを除去したことを示す断面図である。
【図１６】ＩＧＢＴにおけるバッファ層、コレクタ層、及び電極を形成したことを示す断面図である。
【図１７】オン電圧（ＶＣＥ（ｓａｔ））及び耐圧（ＢＶＣＥＳ）と、Ｎ−ドリフト層のキャリアライフタイムの関係を示すグラフである。
【図１８】主接合リーク電流（ＪＣＥＳ）と、Ｎ−ドリフト層のキャリアライフタイムの関係を示すグラフである。
【図１９】Ｎ−ドリフト層の厚みに対するＶＣＥ（ｓａｔ）のキャリアライフタイム依存性がなくなるキャリアライフタイム領域を示すグラフである。
【図２０】ゲッタリング層形成工程の有無によるキャリアライフタイムの相違を示す表である。
【図２１】オン電圧（ＶＣＥ（ｓａｔ））、主接合リーク電流（ＪＣＥＳ）、及びターンオフ時のロス（ＥＯＦＦ）のリンをドープしたポリシリコン層厚依存性を示すグラフである。
【図２２】ＩＧＢＴの短絡状態で遮断するために必要な最大のゲート電圧からしきい値電圧（Ｖｔｈ）を引いた値（ΔＶｇ（ｂｒｅａｋ））と短絡時の最大遮断エネルギー（Ｅｓｃ）のリンをドーピングしたポリシリコン層厚依存性を示すグラフである。
【図２３】オン電圧（ＶＣＥ（ｓａｔ））と主接合リーク電流（ＪＣＥＳ）へのリンをドープしたポリシリコンの不純物密度依存性を示すグラフである。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法で製造された半導体装置と比較例の半導体装置の出力特性を比較するグラフである。
【図２５】オン電圧（ＶＣＥ（ｓａｔ)）とターンオフ時のロス（ＥＯＦＦ）とのトレードオフ特性を示すグラフである。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法により製造された複数の半導体装置のＪＣ−ＶＣＥ特性である。
【図２７】比較例の半導体装置の製造方法により製造した複数の半導体装置のＪＣ−ＶＣＥ特性である。
【図２８】本発明の実施の形態１に係る半導体装置の製造方法により製造された複数の半導体装置のＪＣＥＳ−ＶＣＥＳ特性グラフである。
【図２９】比較例の半導体装置の製造方法により製造した複数の半導体装置のＪＣＥＳ−ＶＣＥＳ特性である。
【図３０】６５００ＶクラスＩＧＢＴでの電気特性と製造方法との対応を示す表である。
【図３１】ＶＣＥ（ｓａｔ）及びＪＣＥＳの、リンをドーピングしたポリシリコン形成後のアニール工程におけるアニール時間依存性を示すグラフである。
【図３２】ダイオードにおける基板に拡散層を形成したことを示す断面図である。
【図３３】ダイオードにおける活性領域にＰアノード層を形成したことを示す断面図である。
【図３４】ダイオードにおけるＮ＋層、ＴＥＯＳ膜、及びドープドポリシリコンを形成したことを示す断面図である。
【図３５】ダイオードにおけるゲッタリング層を形成したことを示す断面図である。
【図３６】ダイオードにおけるメタル配線を形成したことを示す断面図である。
【図３７】ダイオードにおけるパッシベーション膜を形成し、ゲッタリング層とドープドポリシリコンを除去したことを示す断面図である。
【図３８】ダイオードにおけるＮ−ドリフト層の下面に拡散層と電極を形成したことを示す断面図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法で製造したダイオードと比較例のダイオードの出力特性を比較するグラフである。
【図４０】実施の形態２に係る製造方法で製造されたダイオードと比較例のダイオードのオン電圧（ＶＦ）とターンオフ時のロス（ＥＲＥＣ）のトレードオフ特性を比較したグラフである。
【図４１】ＩＧＢＴを例として本発明の実施の形態３に係る半導体装置の製造方法におけるゲッタリング層形成工程を示す断面図である。
【図４２】図４１に示すゲッタリング層形成工程の有無によるキャリアライフタイムの相違を示す表である。
【図４３】ゲッタリング層形成時のレーザー光のパワー密度とＮ−ドリフト層２０のキャリアライフタイム（τ）との関係を示すグラフである。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置とその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の平面図である。半導体装置１０は、活性領域１２と、活性領域１２を囲むように形成されたエッジターミネーション領域１４を有している。図２は、図１のＩＩ−ＩＩ線における断面図である。半導体装置としてトレンチ構造のＩＧＢＴが形成されている。半導体装置はＮ−ドリフト層２０を有している。Ｎ−ドリフト層２０の不純物密度は例えば１．０×１０１２〜１．０×１０１５[ｃｍ−３]のいずれかである。
【００１４】
Ｎ−ドリフト層２０の下面には、Ｎ型のバッファ層２２が形成されている。バッファ層２２の下面にはＰ型のコレクタ層２４が形成されている。コレクタ層２４の下面には電極２６が形成されている。
【００１５】
Ｎ−ドリフト層２０の上面にはＮ層２８が形成されている。Ｎ層２８は、例えばピーク不純物密度が１．０×１０１５〜１．０×１０１７[ｃｍ−３]のいずれかで、深さは０．５〜５．０[μｍ]のいずれかである。Ｎ層２８の上面にはＰ型のベース層３０が形成されている。Ｐベース層３０は、例えばピーク不純物密度が１．０×１０１６〜１．０×１０１８[ｃｍ−３]のいずれかで、深さはＮ＋エミッタ層３６より深くＮ層２８より浅くなるように形成する。ベース層３０とＮ層２８を縦方向に貫くようにポリシリコン３２を埋め込んでいるトレンチ３７が形成されている。ポリシリコン３２はゲート酸化膜３４を介してＮ−ドリフト層２０、Ｎ層２８、ベース層３０、及びＮ＋エミッタ層３６と接している。
【００１６】
ベース層３０の表面側にはゲート酸化膜３４と接するようにＮ型のＮ＋エミッタ層が形成されている。Ｎ＋エミッタ層３６のピーク不純物密度は例えば１．０×１０１８〜１．０×１０２１[ｃｍ−３]のいずれかであり、深さは概ね０．２〜１．０[μｍ]のいずれかである。Ｐベース層３０の上面側にはＰ＋層３８が形成されている。Ｐ＋層３８の表面の不純物密度は例えば１．０×１０１８〜１．０×１０２１[ｃｍ−３]のいずれかである。Ｎ＋エミッタ層３６とＰ＋層３８（以後、Ｎ＋エミッタ層３６とＰ＋３８を第１拡散層ということがある）の上面にはシリサイド膜３９が形成されている。また、ポリシリコン３２には酸化膜３２ａと酸化膜４０を介してバリアメタル４２が形成されている。そして、シリサイド膜３９と接するようにメタル配線４４が形成されている。
【００１７】
次いで、本発明の実施の形態１に係る半導体装置の製造方法を説明する。まず、ＦＺ法で形成されたシリコンウエハ（以後、このシリコンウエハ又は処理が施されたシリコンウエハを基板という）を用意する。図３は、Ｎ−ドリフト層２０が形成された基板にＮ層２８とＰベース層３０を形成したことを示す断面図である。Ｎ−ドリフト層２０にイオン注入及びアニーリング処理を施してＮ層２８とＰベース層３０を形成する。次の処理に進む。図４は、Ｎ＋エミッタを形成したことを示す断面図である。基板にイオン注入及びアニーリング処理を施し、Ｐベース層３０の表面側に複数のＮ＋エミッタ層３６を形成する。
【００１８】
次の処理に進む。図５は、トレンチを形成したことを示す断面図である。基板の上面に酸化膜３１を形成し、写真製版技術を用いてパターニングする。そして、酸化膜３１の開口に露出した部分に対しプラズマを用いた反応性イオンエッチングを施し、トレンチ３７を形成する。その後、トレンチ３７の周辺部の結晶欠陥及びプラズマダメージ層の除去、トレンチ３７のボトム部のラウンディング、並びにトレンチ３７の内壁の平化を目的にケミカルドライエッチングと犠牲酸化処理を行う。ケミカルドライエッチと犠牲酸化処理に関しては例えば特開平７−２６３６９２号公報に開示されている。また適切なトレンチ３７の深さについては例えばＷＯ２００９−１２２４８６号公報に開示されている。
【００１９】
次の処理に進む。図６は、トレンチ３７をリンをドープしたポリシリコン３２で埋め込んだことを示す断面図である。熱酸化法又はＣＶＤ法（例えば、特開２００１−０８５６８６号公報参照）でトレンチ内壁にゲート酸化膜３４を形成する。そして、ゲート酸化膜３４に接するように、リンをドープしたポリシリコン３２を形成してトレンチを埋める。なお、基板の下面には、ゲート酸化膜３４の形成と同時に酸化膜５０が形成され、ポリシリコン３２の形成と同時にポリシリコン５２が形成される。
【００２０】
次の処理に進む。図７は、酸化膜４０とＴＥＯＳ膜４１を形成したことを示す断面図である。まず、ポリシリコン３２のうちトレンチ３７の外に出た部分をエッチングする。エッチング後に基板上面及びトレンチ３７の埋め込み表面に露出するポリシリコン３２を熱酸化法又はＣＶＤ法で酸化もしくは堆積し酸化膜３２ａを形成する。その後、基板の上面にＰ＋層３８を形成する。その後、ボロン又はリンがドープされた酸化膜４０、及びＴＥＯＳ膜４１をＣＶＤ法で形成する。酸化膜４０としてＴＥＯＳ膜又はシリケートガラスを形成してもよい。なお、基板の下面には、酸化膜４０、及びＴＥＯＳ膜４１の形成と同時にＴＥＯＳ膜５４が形成される。
【００２１】
次の処理に進む。図８は、基板下面のＮ−ドリフト層２０を露出させたことを示す断面図である。フッ酸又は混酸(例えば、フッ酸、硝酸、及び酢酸の混合液)を含有する液体を用いて基板の下面のＴＥＯＳ膜５４、ポリシリコン５２、及び酸化膜５０をエッチングしてＮ−ドリフト層２０を露出させる。なお、ここまでの各工程をまとめて製造工程と称する。
【００２２】
次の処理に進む。図９は、不純物をドープしたポリシリコン６０、６２を形成したことを示す断面図である。不純物をドープしたポリシリコン６０（以下、不純物をドープしたポリシリコンをドープドポリシリコンと称する）を、基板の下面に露出したＮ−ドリフト層２０と接するように形成する。このとき基板上面に不所望のドープドポリシリコン６２も形成される。ドープドポリシリコン６０、６２はＬＰＣＶＤ法で形成する。ドープドポリシリコン６０、６２にドープする不純物としては、ドープドポリシリコン６０、６２がＮ＋層となるようにリン、ヒ素、又はアンチモン等を用いる。ドープドポリシリコン６０、６２の不純物密度は１×１０−１９[ｃｍ−３]以上である。また、ドープドポリシリコン６０、６２の層厚は５００[ｎｍ]以上である。
【００２３】
次の処理に進む。図１０は、ゲッタリング層６４を形成したことを示す断面図である。窒素雰囲気中において、基板の温度を９００〜１０００[℃]のいずれかまで加熱してドープドポリシリコン６０の不純物をＮ−ドリフト層２０の下面側へ拡散させる。この拡散により、Ｎ−ドリフト層２０の下面側に結晶欠陥と高濃度不純物を有するゲッタリング層６４が形成される。この工程を前処理アニール工程と称する。また、ドープドポリシリコン６０を形成する工程と前処理アニール工程をまとめて、ゲッタリング層形成工程と称する。すなわち、ゲッタリング層形成工程とは、基板の下面に露出したＮ−ドリフト層２０の下面側にゲッタリング層６４を形成する工程である。ゲッタリング層６４の表面不純物密度は、例えば１．０×１０１９〜１．０×１０２２[ｃｍ−３]のいずれかである。
【００２４】
ゲッタリング層形成工程の後に、任意の降温スピードにて基板の温度を６００〜７００[℃]のいずれかまで下げて、その温度を４時間以上維持する。この工程をアニール工程と称する。アニール工程では、基板を加熱し製造工程にてＮ−ドリフト層２０に導入された金属不純物、汚染原子、及びダメージを拡散させゲッタリング層６４で捕獲する。
【００２５】
図１１は、前処理アニール工程及びアニール工程後の基板の不純物密度を示すグラフである。ドープドポリシリコン６０からＮ−ドリフト層２０へ不純物が拡散し、Ｎ−ドリフト層２０よりも不純物密度の高いゲッタリング層６４が形成されている。ゲッタリング層６４の不純物密度の最高値は１×１０２０[ｃｍ−３]程度である。
【００２６】
次の処理に進む。図１２は、基板上面のドープドポリシリコン６２を除去したことを示す断面図である。基板上面のドープドポリシリコン（図１０のドープドポリシリコン６２）はフッ酸又は混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。次の処理に進む。図１３は、コンタクトホールを形成したことを示す断面図である。基板の上面側において、酸化膜４０及びＴＥＯＳ膜４１を一部エッチングし、第１拡散層の一部を外部に露出させてコンタクトホールを有するトレンチ露出部７０を形成する。トレンチ露出部７０以外の部分はＭＯＳＴｒ部７２である。
【００２７】
なお、図１３に示すように、ポリシリコン３２で埋められたトレンチ３７が形成された領域に部分的にコンタクトホールを形成する目的は、ポリシリコン３２の一部をエミッタ電位とすることで実効的なゲート幅を小さくすること及び容量を調整することである。これにより、飽和電流密度抑制、容量制御による短絡時の発振抑制、短絡耐量向上(詳細はＷＯ２００２−０５８１６０号公報及びＷＯ２００２−０６１８４５号公報参照)、及びオン状態のエミッタ側キャリア濃度向上による低オン電圧化が可能となる。
【００２８】
次の処理に進む。図１４は、シリサイド膜等を形成したことを示す断面図である。スパッタリングおよびアニーリングにより、基板上面にシリサイド膜３９とバリアメタル４２を形成する。スパッタ時のメタルとしてＴｉ、Ｐｔ、Ｃｏ又はＷなどの高融点メタル材料を用いる。次に基板上面に、Ｓｉを１〜３％程度添加したメタル配線４４をスパッタリング法で形成する。メタル配線４４の材料は、例えば、ＡｌＳｉ、ＡｌＳｉＣｕ、又はＡｌＣｕである。メタル配線４４は、コンタクトホールを介して第１拡散層と電気的に接続されている。次に、エッジターミネーション領域にパッシベーション膜を形成する。
【００２９】
次の処理に進む。図１５は、ゲッタリング層とドープドポリシリコンを除去したことを示す断面図である。基板の下面側に形成されていたゲッタリング層６４とドープドポリシリコン６０を、研磨又はエッチングにより除去する。このようにゲッタリング層などを除去する工程を除去工程と称する。除去工程では、Ｎ−ドリフト層２０のうちゲッタリング層に接する部分を所望の厚さだけ除去してもよい。これにより基板（Ｎ−ドリフト層２０）の厚みを、半導体装置の耐圧クラスに対応したものとすることができる。
【００３０】
次の処理に進む。図１６は、ＩＧＢＴのバッファ層２２、コレクタ層２４、及び電極２６を形成したことを示す断面図である。基板の下面にバッファ層２２を形成する。バッファ層２２の下面にＰ型のコレクタ層２４を形成する。コレクタ層２４の下面に電極２６を形成する。Ｎ−ドリフト層２０の下面側に形成された拡散層であるバッファ層２２とコレクタ層２４は第２拡散層と称する。最後に、第２拡散層の一部であるコレクタ層２４と接するように電極２６を形成する。電極２６は、半導体装置をモジュールへ搭載する際に、モジュール中の基板等とはんだ接合する部分である。そのため、電極２６を複数のメタルを積層させて形成することで低コンタクト抵抗とすることが好ましい。
【００３１】
本発明の実施の形態１に係る半導体装置の製造方法によれば、ゲッタリング層６４を形成した後にアニール工程を実施する。基板の上面側に第１拡散層を形成し、成膜し、エッチング処理を施す製造工程においてＮ−ドリフト層２０に導入された金属不純物、汚染原子、及びダメージは、アニール工程にてゲッタリング層６４に捕獲される。ここでいうダメージとは、熱アニール時の熱ストレスによるＳｉ結晶のみだれ、及びプラズマエッチング工程のプラズマによるＳｉ結晶へのダメージのことである。このように、ゲッタリング層６４の不純物と結晶欠陥がゲッターサイトとなる。
【００３２】
ゲッタリング層６４の結晶欠陥には高密度転位及び格子欠陥が含まれ、これらが重金属などの金属不純物と汚染原子を捕獲する。また、ゲッタリング層６４を形成するために用いたドープドポリシリコン６０とＮ−ドリフト層２０の熱膨張係数の差により、ドープドポリシリコン６０とＮ−ドリフト層２０とが接する面に歪みが生じる。この歪みもまたゲッターサイトとして機能する。これらの効果により、製造工程中の外的要因、アニール工程、およびプラズマエッチング工程が原因で低下したＮ−ドリフト層２０のキャリアライフタイムを回復させることができる。
【００３３】
次に、半導体装置の電気的特性（以後、単に特性という）を安定化させるために、どの程度までキャリアライフタイムを長くすることが好ましいのかについて議論する。図１７は、ＩＧＢＴのオン電圧（ＶＣＥ（ｓａｔ））及び耐圧（ＢＶＣＥＳ）と、Ｎ−ドリフト層２０のキャリアライフタイムの関係を示すグラフである。図１８は、主接合リーク電流（ＪＣＥＳ）と、Ｎ−ドリフト層のキャリアライフタイムの関係を示すグラフである。図１７、１８は、Ｎ−ドリフト層２０の層厚を６５０[μｍ]とした耐圧クラス６５００ＶクラスのＩＧＢＴに関するシミュレーション結果を表している。
【００３４】
図１７から分かるように、５．０Ｅ−０４[s]以上のキャリアライフタイムがあれば、キャリアライフタイムの多少の変動に対してＶＣＥ（ｓａｔ）を安定化させることができる。また、ＢＶＣＥＳの値はほとんどキャリアライフタイムに依存しない。図１８から分かるように、ＪＣＥＳはキャリアライフタイムが長いほど低減できる。ＪＣＥＳの低減は例えば３９８Ｋ以上の高温での熱暴走抑制に効果的である。以上より、Ｎ−ドリフト層２０のキャリアライフタイムを概ね５．０Ｅ−０４[s]以上とすると、ＶＣＥ（ｓａｔ）のキャリアライフタイム依存性を抑制でき、しかもＪＣＥＳを抑制できる。
【００３５】
上述のシミュレーションを、耐圧クラス６００〜６５００Ｖクラスの範囲内で様々な耐圧クラスを有する複数のＩＧＢＴに対して実施した。つまり、例えば耐圧クラス６００[Ｖ]の場合はＮ−ドリフト層の層厚が６０[μｍ]であり耐圧クラス６５００[Ｖ]の場合はＮ−ドリフト層の層厚は６５００[μｍ]であるので、Ｎ−ドリフト層の層厚を６０〜６５００[μｍ]の範囲内で変えてシミュレーションを実施した。そして、Ｎ−ドリフト層の層厚ごとに、ＶＣＥ（ｓａｔ）のキャリアライフタイム依存性を抑制できるキャリアライフタイムを算出した。図１９は、ＶＣＥ（ｓａｔ）のキャリアライフタイム依存性を抑制できるキャリアライフタイムをプロットしたグラフである。例えば、Ｎ−ドリフト層の層厚が４００[μｍ]の場合は、１．１×１０−４[ｓｅｃ]以上のキャリアライフタイムとすることでＶＣＥ（ｓａｔ）を安定化させることができる。図１９における「デバイス特性安定化領域」におけるキャリアのライフタイムは以下の数式２を満たす。
【００３６】
【数２】
2014054121.tif 000004
【００３７】
図１９には、数式２が直線で表されている。この直線で規定されるキャリアライフタイムよりも高いキャリアライフタイムを確保することで、ＶＣＥ（ｓａｔ）のキャリアライフタイム依存性を抑制しデバイス特性を安定化させることができる。他方、この直線で規定されるキャリアライフタイムよりも低いキャリアライフタイムではＶＣＥ（ｓａｔ）のキャリアライフタイム依存性を抑制することができない。この領域をデバイス特性不安定化領域と称する。本発明の実施の形態１に係るＮ−ドリフト層２０におけるキャリアライフタイムは、数式２を満たしデバイス特性安定化領域に属するようにする。従って本発明の実施の形態１に係る半導体装置の製造方法によれば、半導体装置の特性のキャリアライフタイム起因によるばらつきを抑制できる。
【００３８】
図２０は、ゲッタリング層形成工程の有無によるキャリアライフタイムの相違を示す表である。図２０の比較例とは、ゲッタリング層形成工程である図８〜１０の工程でのドープドポリシリコン６０、６２の形成を省略した点においてのみ本発明の実施の形態１に係る半導体装置と異なる(以下同じ)。比較例と本発明の実施の形態１では図８に示す工程に相当する「ウエハ下面のエッチング」まで処理内容に差がないので、「ウエハ下面のエッチング後」におけるキャリアライフタイムは同等となっている。しかし、アニール工程後におけるキャリアライフタイムは、本発明の実施の形態１では大幅に改善しているのに対し比較例では改善効果が見られない。従って、ゲッタリング層のゲッタリングによってキャリアライフタイムを改善できることが分かる。
【００３９】
図２１は、ＶＣＥ（ｓａｔ）、ＪＣＥＳ、及びターンオフ時のロス（ＥＯＦＦ（ｓａｔ））のドープドポリシリコン層厚依存性を示すグラフである。図２２は、ＩＧＢＴの短絡状態を遮断するために必要な最大のゲート電圧からしきい値電圧を引いた値ΔＶｇ（ｂｒｅａｋ）と短絡時の最大遮断エネルギーＥｓｃのドープドポリシリコン層厚依存性を示すグラフである。なお、ΔＶｇ（ｂｒｅａｋ）は、「Ｖｇ（ｂｒｅａｋ）−ＶＧＥ（ｔｈ）」で算出される。ここで、Ｖｇ（ｂｒｅａｋ）は短絡状態を遮断するために必要な最大のゲート電圧(Ｖｇ)値であり、ＶＧＥ（ｔｈ）はＩＧＢＴのＭＯＳチャネル部にチャネルを形成するために必要なゲート電圧(しきい値電圧)である。図２１、２１に示すグラフのデータは、ドープドポリシリコンの不純物密度が１×１０１９[ｃｍ−３]以上、かつ耐圧クラスが４５００ＶのＩＧＢＴについて得られたものである。
【００４０】
図２１、２２からドープドポリシリコンは厚いほど良好な特性が得られることが分かる。図２１から、ドープドポリシリコンが厚いほどＶＣＥ（ｓａｔ）、ＪＣＥＳ、及びＥＯＦＦを低くできることが分かる。また、図２２から、ドープドポリシリコンが厚いほどＩＧＢＴの短絡時の特性も向上することが分かる。この結果は、厚いドープドポリシリコンほど、ゲッタリング効果を高めてキャリアライフタイムを長くできることを意味している。ドープドポリシリコンの層厚が５００[ｎｍ]以上であれば良好な特性が得られ、かつ成膜の膜厚制御面での安定性も高い。
【００４１】
図２３は、ＶＣＥ（ｓａｔ）とＪＣＥＳのドープドポリシリコンの不純物密度依存性を示すグラフである。このグラフは、５００[ｎｍ]のドープドポリシリコンを形成して作成した、４５００Ｖの耐圧クラスを有する半導体装置に関するものである。図２３から、ドープドポリシリコンの不純物密度は１×１０−１９[ｃｍ−３]以上とするとＶＣＥ（ｓａｔ）とＪＣＥＳを低くすることができる。
【００４２】
図２４は、本発明の実施の形態１に係る半導体装置の製造方法で製造されたＩＧＢＴと比較例のＩＧＢＴの出力特性を比較するグラフである。ここでは、耐圧クラスが４５００Ｖの半導体装置を評価した。比較例のＮ−ドリフト層におけるキャリアライフタイムは本発明のＮ−ドリフト層におけるキャリアライフタイムよりも短いので、比較例の出力特性は波形がねて、かつ電流密度（Ｊｃ）が飽和する値が低い。つまり、ＩＧＢＴのＭＯＳトランジスタ特性が低下している。図２４から、Ｎ−ドリフト層のキャリアライフタイムが出力特性に大きな影響を及ぼすことと、本発明の実施の形態１の半導体装置の製造方法では出力特性を改善できることが分かる。
【００４３】
図２５は、ＩＧＢＴの基本性能の指標となるＶＣＥ（ｓａｔ)とＥＯＦＦ（ｓａｔ）とのトレードオフ特性を示すグラフである。ＶＣＥ（ｓａｔ）は、図２４中の定格電流密度（図中の“ｒａｔｅｄＪｃ”）でのＶＣＥ値である。評価したＩＧＢＴの耐圧クラスは４５００Ｖである。図２５から、キャリアライフタイムを長くした本発明のＩＧＢＴでは、キャリアライフタイムの短い比較例のＩＧＢＴと比較して当該トレードオフ特性を大幅に改善できることが分かる。
【００４４】
図２６は、本発明の実施の形態１に係る半導体装置の製造方法により製造された複数のＩＧＢＴの出力特性（ＪＣ  ｖｓ．ＶＣＥ特性）のグラフである。複数のＩＧＢＴは１枚のウエハ面内に作成した。図２７は、比較例のＩＧＢＴの製造方法により製造した複数のＩＧＢＴの出力特性のグラフである。明らかに、本発明の実施の形態１に係る半導体装置の製造方法で製造したＩＧＢＴの方が出力特性のばらつきを改善できており、かつ特性が安定している。
【００４５】
図２８は、本発明の実施の形態１に係る半導体装置の製造方法により製造された複数のＩＧＢＴのＪＣＥＳ−ＶＣＥＳ特性のグラフである。複数のＩＧＢＴは１枚のウエハ面内に作成した。図２９は、比較例の半導体装置の製造方法により製造した複数のＩＧＢＴのＪＣＥＳ−ＶＣＥＳ特性のグラフである。図２８と図２９を比較すると、本発明の実施の形態１に係る半導体装置の製造方法を用いることにより比較例と比較してＪＣＥＳを一桁小さくでき、かつ面内ばらつきも小さくできることが分かる。つまりＩＧＢＴの特性が本発明の効果により安定化している。
【００４６】
図３０は、耐圧クラスが６５００ＶのＩＧＢＴでの電気特性と製造方法との対応を示す表である。図３０における追加比較例とは、図３の構造を形成した後に基板の下面にドープドポリシリコンを形成しアニール工程を実施した構造を示す。つまり、追加比較例とは、「製造工程」を完了する前にゲッタリング層形成工程とアニール工程を実施して製造された半導体装置を示す。図３０により、本発明の実施の形態１の半導体製造装置のように製造工程実施後にゲッタリング層形成工程及びアニール工程を実施すると特性を改善する効果が高いことが分かる。換言すれば、コンタクトホール形成前にゲッタリング層形成工程及びアニール工程実施をすることが好ましい。
【００４７】
図３１は、ＶＣＥ（ｓａｔ）及びＪＣＥＳの、アニール工程におけるアニール時間依存性を示すグラフである。アニール工程は、窒素雰囲気で基板温度を６００〜７００[℃]のいずれかに維持して実施した。図３１から、４時間以上のアニール時間でＶＣＥ（ｓａｔ）及びＪＣＥＳが十分低下しかつ安定化する。つまり、アニール工程では窒素雰囲気で６００〜７００[℃]のいずれかの基板温度を４時間以上保つことが好ましい。
【００４８】
ところで、ＣＺ法で形成したウエハを用いる場合、Ｎ−ドリフト層をエピタキシャル成長法で形成することが一般的であるため高コストとなる問題があった。例えば、６００Ｖクラスなら５０〜６０[ｎｍ]のＮ−ドリフト層を形成し、６５００Ｖクラスなら５００〜６００[ｎｍ]程度のＮ−ドリフト層を形成するので、Ｎ−ドリフト層を厚く形成する必要のある高耐圧の半導体装置のコストが高くなる。
【００４９】
そこで、ＦＺ法により形成した基板を用いることが好ましい。ＦＺ法により形成した基板はＮ−ドリフト層を薄くして所望の厚さとするので、耐圧クラスによって基板のコストが変動しない。ところが、ＦＺ法で形成した基板は自己ゲッタリング能力（ＩＧ：Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）が低く、周知のＥＧ（Ｅｘｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）の効果も低い。そのため、ＦＺ法で形成した基板をＩＧＢＴ又はダイオードなどのバイポーラ系半導体装置に用いる場合、Ｎ−ドリフト層のキャリアライフタイムが低下する。これを避けるために本発明の実施の形態１に係る半導体装置の製造方法で示したように、ゲッタリング層でＮ−ドリフト層の金属不純物等を捕獲する。そうすると、低コストでＦＺ法により形成した基板に半導体装置を製造でき、しかもＮ−ドリフト層のキャリアライフタイムを長く制御できオン状態の損失を低減することができる。なお、このような効果はＦＺ法で形成した基板に限らず例えばエピウエハを用いた場合においても得ることができる。
【００５０】
本発明の実施の形態１に係る半導体装置の製造方法は、ＩＧＢＴの表面構造を構成するエミッタ、ベース、及びトレンチを形成する製造工程を実施した後、かつコンタクトホール形成前にゲッタリング層形成工程とアニール工程を実施することでＮ−ドリフト層２０のキャリアライフタイムを長くするものである。この特徴を逸脱しない範囲においてさまざまな変形が可能である。例えば、ゲッタリング層形成工程と、アニール工程を実施した直後に、ドープドポリシリコン６０とゲッタリング層６４を除去する除去工程を実施してもよい。
【００５１】
本発明の実施の形態１に係る基板はシリコンで形成するとしたが、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。また、半導体素子の各部分の導電型は適宜反転させてもよい。
【００５２】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方法をダイオードに応用したものである。以後、本発明の実施の形態２に係る半導体装置の製造方法を説明する。図３２は、基板に拡散層を形成したことを示す断面図である。図３２には、活性領域Ｒａと、活性領域Ｒａを囲むように形成されたエッジターミネーション領域Ｒｅが示されている。まずＮ−ドリフト層１００のみが形成された基板を用意する。基板の不純物密度は耐圧クラスに応じて設定される。例えば耐圧クラスが６００〜６５００[Ｖ]のいずれかであれば基板の不純物密度は１．０×１０１２〜１．０×１０１５[ｃｍ−３]のいずれかである。
【００５３】
エッジターミネーション領域ＲｅにＰ層１０２を複数形成する。Ｐ層１０２は、あらかじめ形成した絶縁膜１０４、１０６をマスクにしてイオン注入し、その後に基板にアニール処理を施すことで形成する。Ｐ層１０２の表面濃度は例えば１．０×１０１６〜１．０×１０１８[ｃｍ−３]のいずれかである。なお、基板の下面にも不所望の酸化膜１０８が形成されている。
【００５４】
次の処理に進む。図３３は、活性領域にＰアノード層１１０を形成したことを示す断面図である。活性領域Ｒａにイオン注入及びアニール処理を施してＰアノード層１１０を形成する。Ｐアノード層１１０の表面濃度は、例えば１．０×１０１６〜１．０×１０１８[ｃｍ−３]のいずれかである。なお、本発明の実施の形態２において、基板の上面側に形成される「第１拡散層」はＰ層１０２とＰアノード層１１０である。
【００５５】
次の処理に進む。図３４は、Ｎ＋層、ＴＥＯＳ膜、及びドープドポリシリコンを形成したことを示す断面図である。基板の上面側のエッジターミネーション領域Ｒｅの端部にＮ＋層１２０を形成する。Ｎ＋層１２０の表面濃度は例えば１．０×１０１８〜１．０×１０２１[ｃｍ−３]のいずれかである。深さは例えば０．２〜１０．０[μｍ]のいずれかである。次に基板の上面にＴＥＯＳ膜１２２を形成する。ＴＥＯＳ膜１２２は、図７の酸化膜４０とＴＥＯＳ膜４１のような構成としてもよい。その後、基板の下面の酸化膜１０８を除去する。そして不純物をドープしたドープドポリシリコン１３０を、基板の下面に露出したＮ−ドリフト層１００と接するように形成する。このとき基板の上面にもドープドポリシリコン１３２が形成される。
【００５６】
次の処理に進む。図３５は、ゲッタリング層を形成したことを示す断面図である。基板を加熱してドープドポリシリコン１３０の不純物をＮ−ドリフト層１００の下面側へ拡散させ、Ｎ−ドリフト層１００の下面側に結晶欠陥と不純物を有するゲッタリング層１５０を形成する。この工程は実施の形態１の前処理アニール工程と同じである。その後、アニール工程を実施してＮ−ドリフト層１００の金属不純物、汚染原子、及びダメージをゲッタリング層１５０で捕獲する。
【００５７】
次の処理に進む。図３６は、メタル配線を形成したことを示す断面図である。まず基板上面にＰ層１０２とＰアノード層１１０を露出させるコンタクトホールを形成する。つまり、ＴＥＯＳ膜１２２を図３６に示されるように加工する。その後、Ｓｉを１〜３％程度添加したアルミ配線１５２をスパッタリング法で形成する。
【００５８】
次の処理に進む。図３７は、パッシベーション膜を形成し、ゲッタリング層とドープドポリシリコンを除去したことを示す断面図である。基板の上面にパッシベーション膜１５４を形成する。その後、基板の下面側に形成されていたゲッタリング層１５０とドープドポリシリコン１３０を、研磨又はエッチングにより除去する。この工程の処理内容は実施の形態１の除去工程と同様である。除去工程により、基板（Ｎ−ドリフト層）の厚みを、半導体装置の耐圧クラスに対応したものとする。
【００５９】
次の処理に進む。図３８は、Ｎ−ドリフト層の下面に拡散層と電極を形成したことを示す断面図である。Ｎ−ドリフト層１００の下面側にＮ層１６０を形成する。Ｎ層１６０の表面濃度（Ｎ層１６０の下面部分の濃度）は例えば１．０×１０１５〜１．０×１０１８[ｃｍ−３]のいずれかである。Ｎ層１６０の下面にＰ層１６２を形成する。Ｐ層１６２の表面濃度（Ｐ層１６２の下面部分の濃度）は例えば１．０×１０１６〜１．０×１０２０[ｃｍ−３]のいずれかである。
【００６０】
Ｐ層１６２の一部にＮ＋層１６４を形成する。Ｎ＋層１６４の表面濃度は例えば１．０×１０１９〜１．０×１０２１[ｃｍ−３]のいずれかである。Ｎ層１６０、Ｐ層１６２、及びＮ＋層１６４は、イオン注入とアニール処理により形成する拡散層である。最後に基板下面に電極１６６を形成する。なお、本発明の実施の形態２において、基板の下面側に形成される「第２拡散層」はＮ層１６０、Ｐ層１６２、及びＮ＋層１６４である。これらの層を形成する意義は特開２０１０−２８３１３１号公報及び特開２０１２−９８１１号公報に開示されている。
【００６１】
本発明の実施の形態２に係る半導体装置の製造方法によれば、Ｎ−ドリフト層のキャリアライフタイムを長くできるので、ダイオードの特性を改善できる。図３９は、本発明の実施の形態２に係る半導体装置の製造方法で製造したダイオードと比較例のダイオードの出力特性を比較するグラフである。評価したダイオードの耐圧クラスは３３００Ｖである。２９８[Ｋ]における測定でも３９８[Ｋ]における測定でも、本発明の実施の形態２の半導体装置の製造方法を用いたダイオードの方が良好な結果を示している。
【００６２】
図４０は、本発明の実施の形態２に係る半導体装置の製造方法で製造されたダイオードと比較例のダイオードのオン電圧（ＶＦ）とターンオフ時のロス（ＥＲＥＣ）のトレードオフ特性を比較したグラフである。オン電圧（ＶＦ）は図３９においてＪＡがｒａｔｅｄＪＡとなるときのＶＡＫのことである。Ｎ−ドリフト層のキャリアライフタイムが長いと低ＶＦかつ高ＥＲＥＣとなり、Ｎ−ドリフト層のキャリアライフタイムが短いと高ＶＦかつ低ＥＲＥＣとなる。図４０から分かるように、本発明の実施の形態２に係るダイオードによれば比較例よりも低ＶＦかつ高ＥＲＥＣとなる。よって、本発明の実施の形態２に係るダイオードは比較例のダイオードよりもＮ−ドリフト層のキャリアライフタイムを長くでき、ダイオードの特性を向上させることができる。
【００６３】
ところで、実施の形態１と同様に、本発明の実施の形態２に係る半導体装置の製造方法でもゲッタリング層形成工程とアニール工程は製造工程の後に行い、Ｎ−ドリフト層の金属不純物、汚染原子、及びダメージをゲッタリング層で捕獲することが好ましい。ダイオードを製造する場合における製造工程とは、ダイオードの表面構造を構成するＰアノード層１１０、及び絶縁膜１０４、１０６を形成する工程などである。なお、本発明の実施の形態２に係る半導体装置とその製造方法は、少なくとも実施の形態１と同程度の変形が可能である。
【００６４】
実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方法におけるゲッタリング層形成工程の処理内容を変更したものである。図４１は、本発明の実施の形態３に係る半導体装置の製造方法におけるゲッタリング層形成工程を示す断面図である。このゲッタリング層形成工程では、基板の下面に露出したＮ−ドリフト層２０を加熱してＮ−ドリフト層２０の下面側に結晶欠陥を有するゲッタリング層２００を形成する。Ｎ−ドリフト層２０の加熱には、レーザー光源２０２から放射されるレーザー光を用いるレーザーアニーリング技術を利用することが好ましい。レーザー光のパワーは４．０[Ｊ／ｃｍ２]以上であることが好ましい。レーザー光の波長は例えば５００〜１０００[ｎｍ]のいずれかである。
【００６５】
本発明の実施の形態３に係る半導体装置の製造方法によれば、Ｎ−ドリフト層２０の下面を加熱するだけで容易にゲッタリング層２００を形成できる。図４２は、ゲッタリング層形成工程の有無によるキャリアライフタイムの相違を示す表である。実施の形態３と比較例では、「ウエハ下面のエッチング」直後は同程度のキャリアライフタイムである。しかし、アニール工程後では、実施の形態３の方が比較例よりキャリアライフタイムが長くなる。キャリアライフタイムを長くできるのは、ゲッタリング層２００がゲッターサイトとして機能するからである。
【００６６】
図４３は、ゲッタリング層形成時のレーザー光のパワー密度とＮ−ドリフト層２０のキャリアライフタイム（τ）との関係を示すグラフである。図中のΔτは、レーザーアニール処理とアニール工程の実施前後のτの変化量を示す。図４３から、レーザーアニールのパワー密度を４［Ｊ／ｃｍ２］以上とすることでレーザーアニールによるキャリアライフタイム向上の効果が安定的に得られることが分かる。
【００６７】
本発明の実施の形態３に係る半導体装置とその製造方法は、少なくとも実施の形態１と同程度の変形が可能である。また、各実施の形態に係る半導体装置の特徴を適宜組み合わせてもよい。
【符号の説明】
【００６８】
１０  半導体装置、  １２  活性領域、  １４  エッジターミネーション領域、  ２０  Ｎ−ドリフト層、  ２２  バッファ層、  ２４  コレクタ層、  ２６  電極、  ２８  Ｎ層、  ３０  ベース層、  ３１  酸化膜、  ３２  ポリシリコン、  ３２ａ  酸化膜、  ３４  ゲート酸化膜、  ３６  Ｎ＋エミッタ層、  ３７  トレンチ、  ３８  Ｐ＋層、  ３９  シリサイド膜、  ４０  酸化膜、  ４１  ＴＥＯＳ膜、  ４２  バリアメタル、  ４４  メタル配線、  ６０，６２  ドープドポリシリコン、  ６４  ゲッタリング層、  １００  Ｎ−ドリフト層、  １０２  Ｐ層、  １０４，１０６，１０８  酸化膜、  １１０  アノード層、  １２０  Ｎ＋層、  １２２  ＴＥＯＳ膜、  １３０，１３２  ドープドポリシリコン、  １５０  ゲッタリング層、  １５２  アルミ配線、  １５４  パッシベーション膜、  １６６  電極、  ２００  ゲッタリング層、  ２０２  レーザー光源
【図１】
2014054121.tif 000007
【図２】
2014054121.tif 000008
【図３】
2014054121.tif 000009
【図４】
2014054121.tif 000010
【図５】
2014054121.tif 000011
【図６】
2014054121.tif 000012
【図７】
2014054121.tif 000013
【図８】
2014054121.tif 000014
【図９】
2014054121.tif 000015
【図１０】
2014054121.tif 000016
【図１１】
2014054121.tif 000017
【図１２】
2014054121.tif 000018
【図１３】
2014054121.tif 000019
【図１４】
2014054121.tif 000020
【図１５】
2014054121.tif 000021
【図１６】
2014054121.tif 000022
【図１７】
2014054121.tif 000023
【図１８】
2014054121.tif 000024
【図１９】
2014054121.tif 000025
【図２０】
2014054121.tif 000026
【図２１】
2014054121.tif 000027
【図２２】
2014054121.tif 000028
【図２３】
2014054121.tif 000029
【図２４】
2014054121.tif 000030
【図２５】
2014054121.tif 000031
【図２６】
2014054121.tif 000032
【図２７】
2014054121.tif 000033
【図２８】
2014054121.tif 000034
【図２９】
2014054121.tif 000035
【図３０】
2014054121.tif 000036
【図３１】
2014054121.tif 000037
【図３２】
2014054121.tif 000038
【図３３】
2014054121.tif 000039
【図３４】
2014054121.tif 000040
【図３５】
2014054121.tif 000041
【図３６】
2014054121.tif 000042
【図３７】
2014054121.tif 000043
【図３８】
2014054121.tif 000044
【図３９】
2014054121.tif 000045
【図４０】
2014054121.tif 000046
【図４１】
2014054121.tif 000047
【図４２】
2014054121.tif 000048
【図４３】
2014054121.tif 000049
【手続補正書】
【提出日】平成25年1月28日(2013.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドリフト層を有する基板と、
前記基板の上面に形成されたメタル配線と、
前記基板の裏面に形成された電極と、を備え、
前記ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする半導体装置。
【数１】
2014054121.tif 000050
【請求項２】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ドリフト層を有する基板の上面側に、第１拡散層を形成し、成膜し、エッチング処理を施す製造工程と、
前記基板の下面に露出した前記ドリフト層の下面側にゲッタリング層を形成するゲッタリング層形成工程と、
前記基板を加熱し前記製造工程で前記ドリフト層に導入された金属不純物、汚染原子、及びダメージを前記ゲッタリング層で捕獲するアニール工程と、
前記アニール工程の後に、前記ゲッタリング層を除去する除去工程と、
前記除去工程の後に、前記ドリフト層の下面側に第２拡散層を形成する工程と、
前記第２拡散層と接するように電極を形成する工程とを備え、
前記ゲッタリング層形成工程は、
不純物をドープしたドープドポリシリコンを、前記基板の下面に露出した前記ドリフト層と接するように形成する工程と、
前記基板を加熱して前記不純物を前記ドリフト層の下面側へ拡散させ、前記ドリフト層の下面側に結晶欠陥と前記不純物を有するゲッタリング層を形成する前処理アニール工程とを備え、
前記除去工程では、前記ドープドポリシリコンも除去することを特徴とする半導体装置の製造方法。
【請求項５】
（削除）
【請求項６】
前記前処理アニール工程における前記基板の温度は９００〜１０００［℃］のいずれかであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記ドープドポリシリコンの不純物密度は１×１０１９［ｃｍ−３］以上であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ドープドポリシリコンの層厚は５００ｎｍ以上であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記アニール工程の後に、前記基板の上面側において、前記第１拡散層の一部を外部に露出させるコンタクトホールを形成し、前記第１拡散層と電気的に接続されたメタル配線を形成する工程を備えたことを特徴とする請求項４、６、７、８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
ドリフト層を有する基板の上面側に、第１拡散層を形成し、成膜し、エッチング処理を施す製造工程と、
前記基板の下面に露出した前記ドリフト層の下面側にゲッタリング層を形成するゲッタリング層形成工程と、
前記基板を加熱し前記製造工程で前記ドリフト層に導入された金属不純物、汚染原子、及びダメージを前記ゲッタリング層で捕獲するアニール工程と、
前記アニール工程の後に、前記ゲッタリング層を除去する除去工程と、
前記除去工程の後に、前記ドリフト層の下面側に第２拡散層を形成する工程と、
前記第２拡散層と接するように電極を形成する工程とを備え、
前記ゲッタリング層形成工程では、前記基板の下面に露出した前記ドリフト層を加熱して前記ドリフト層の下面側に結晶欠陥を有するゲッタリング層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲッタリング層は、前記ドリフト層の下面をレーザー光で加熱して形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記レーザー光のパワーは４．０［Ｊ／ｃｍ２］以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記製造工程では、ＩＧＢＴの表面構造を構成するエミッタ、ベース、及びゲートトレンチを形成することを特徴とする請求項４、６、７、８、９、１０、１１、１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記製造工程では、ダイオードの表面構造を構成するアノード層、及び絶縁膜を形成することを特徴とする請求項４、６、７、８、９、１０、１１、１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記アニール工程では、４時間以上前記基板の温度を６００〜７００［℃］のいずれかに維持することを特徴とする請求項４、６、７、８、９、１０、１１、１２、１３、１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記除去工程では、前記ドリフト層のうち前記ゲッタリング層に接する部分を所望の厚さだけ除去することを特徴とする請求項４、６、７、８、９、１０、１１、１２、１３、１４、１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記基板はＦＺ法で形成されたウエハであることを特徴とする請求項４、６、７、８、９、１０、１１、１２、１３、１４、１５、１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項４、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項１８に記載の半導体装置の製造方法。
【手続補正書】
【提出日】平成27年1月15日(2015.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドリフト層を有する基板と、
前記基板の上面に形成されたメタル配線と、
前記基板の裏面に形成された電極と、を備え、
前記ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする半導体装置。
【数１】
2014054121.tif 000051
【請求項２】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ドリフト層を有する基板の上面側に、第１拡散層を形成し、成膜し、エッチング処理を施す製造工程と、
前記基板の下面に露出した前記ドリフト層の下面側にゲッタリング層を形成するゲッタリング層形成工程と、
前記基板を加熱し前記製造工程で前記ドリフト層に導入された金属不純物、汚染原子、及びダメージを前記ゲッタリング層で捕獲するアニール工程と、
前記アニール工程の後に、前記ゲッタリング層を除去する除去工程と、
前記除去工程の後に、前記ドリフト層の下面側に第２拡散層を形成する工程と、
前記第２拡散層と接するように電極を形成する工程とを備え、
前記ゲッタリング層形成工程は、
不純物をドープしたドープドポリシリコンを、前記基板の下面に露出した前記ドリフト層と接するように形成する工程と、
前記基板を加熱して前記不純物を前記ドリフト層の下面側へ拡散させ、前記ドリフト層の下面側に結晶欠陥と前記不純物を有するゲッタリング層を形成する前処理アニール工程とを備え、
前記除去工程では、前記ドープドポリシリコンも除去することを特徴とする半導体装置の製造方法。
【請求項５】
前記前処理アニール工程における前記基板の温度は９００〜１０００[℃]のいずれかであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ドープドポリシリコンの不純物密度は１×１０１９[ｃｍ−３]以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ドープドポリシリコンの層厚は５００ｎｍ以上であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記アニール工程の後に、前記基板の上面側において、前記第１拡散層の一部を外部に露出させるコンタクトホールを形成し、前記第１拡散層と電気的に接続されたメタル配線を形成する工程を備えたことを特徴とする請求項４〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
ドリフト層を有する基板の上面側に、第１拡散層を形成し、成膜し、エッチング処理を施す製造工程と、
前記基板の下面に露出した前記ドリフト層の下面側にゲッタリング層を形成するゲッタリング層形成工程と、
前記基板を加熱し前記製造工程で前記ドリフト層に導入された金属不純物、汚染原子、及びダメージを前記ゲッタリング層で捕獲するアニール工程と、
前記アニール工程の後に、前記ゲッタリング層を除去する除去工程と、
前記除去工程の後に、前記ドリフト層の下面側に第２拡散層を形成する工程と、
前記第２拡散層と接するように電極を形成する工程とを備え、
前記ゲッタリング層形成工程では、前記基板の下面に露出した前記ドリフト層を加熱して前記ドリフト層の下面側に結晶欠陥を有するゲッタリング層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲッタリング層は、前記ドリフト層の下面をレーザー光で加熱して形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記レーザー光のパワーは４．０[Ｊ／ｃｍ２]以上であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記製造工程では、ＩＧＢＴの表面構造を構成するエミッタ、ベース、及びゲートトレンチを形成することを特徴とする請求項４〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記製造工程では、ダイオードの表面構造を構成するアノード層、及び絶縁膜を形成することを特徴とする請求項４〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記アニール工程では、４時間以上前記基板の温度を６００〜７００[℃]のいずれかに維持することを特徴とする請求項４〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記除去工程では、前記ドリフト層のうち前記ゲッタリング層に接する部分を所望の厚さだけ除去することを特徴とする請求項４〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記基板はＦＺ法で形成されたウエハであることを特徴とする請求項４〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項４〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【数１】
2014054121.tif 000052
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
次の処理に進む。図９は、不純物をドープしたポリシリコン６０、６２を形成したことを示す断面図である。不純物をドープしたポリシリコン６０（以下、不純物をドープしたポリシリコンをドープドポリシリコンと称する）を、基板の下面に露出したＮ−ドリフト層２０と接するように形成する。このとき基板上面に不所望のドープドポリシリコン６２も形成される。ドープドポリシリコン６０、６２はＬＰＣＶＤ法で形成する。ドープドポリシリコン６０、６２にドープする不純物としては、ドープドポリシリコン６０、６２がＮ＋層となるようにリン、ヒ素、又はアンチモン等を用いる。ドープドポリシリコン６０、６２の不純物密度は１×１０１９[ｃｍ−３]以上である。また、ドープドポリシリコン６０、６２の層厚は５００[ｎｍ]以上である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
【数２】
2014054121.tif 000053
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図２３は、ＶＣＥ（ｓａｔ）とＪＣＥＳのドープドポリシリコンの不純物密度依存性を示すグラフである。このグラフは、５００[ｎｍ]のドープドポリシリコンを形成して作成した、４５００Ｖの耐圧クラスを有する半導体装置に関するものである。図２３から、ドープドポリシリコンの不純物密度は１×１０１９[ｃｍ−３]以上とするとＶＣＥ（ｓａｔ）とＪＣＥＳを低くすることができる。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2014054121.tif 000054
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2014054121.tif 000055
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2014054121.tif 000056
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2014054121.tif 000057
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2014054121.tif 000058
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2014054121.tif 000059
【手続補正書】
【提出日】平成27年7月15日(2015.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドリフト層を有する基板と、
前記基板の上面に形成されたメタル配線と、
前記基板の裏面に形成された電極と、を備え、
前記ドリフト層中のキャリアのライフタイムは、以下の数式１を満たすことを特徴とする半導体装置。
【数１】
2014054121.tif 000060
【請求項２】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項２に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【数１】
2014054121.tif 000061
【国際調査報告】
2014054121.tif 000062
2014054121.tif 000063
2014054121.tif 000064
2014054121.tif 000065
2014054121.tif 000066
2014054121.tif 000067