【手続補正書】
【提出日】平成27年8月6日(2015.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する、第１選択ゲート電極および前記第１選択ゲート電極上の第１キャップ絶縁膜からなる第１積層膜と、
前記第１選択ゲート電極の、前記第１方向に延在する第１側壁の反対側の第２側壁に、第１電荷蓄積層を含む第２ゲート絶縁膜を介して隣接し、前記第１方向に延在する第１メモリゲート電極と、
前記第１方向における前記第１選択ゲート電極の端部であって、平面視において前記第１キャップ絶縁膜から露出する第１給電部と、
前記第１給電部の上面に接続された第１プラグと、
を有し、
前記第１メモリゲート電極は、平面視における前記第１給電部および前記第１キャップ絶縁膜間の境界よりも前記第１キャップ絶縁膜側で終端している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成され、前記第１方向に延在する、第２選択ゲート電極および前記第２選択ゲート電極上の第２キャップ絶縁膜からなる第２積層膜と、
前記第２選択ゲート電極の、前記第１方向に延在する第３側壁の反対側の第４側壁に、第２電荷蓄積層を含む第４ゲート絶縁膜を介して隣接し、前記第１方向に延在する第２メモリゲート電極と、
前記第２選択ゲート電極の一部であって、前記第２選択ゲート電極の前記第３側壁から、前記第１方向と直交する第２方向に突出し、平面視において前記第２キャップ絶縁膜から露出する第２給電部と、
前記第２給電部の上面に接続された第２プラグと、
を有し、
前記第１選択ゲート電極および前記第２選択ゲート電極は前記第２方向に交互に並んで複数配置されており、
前記第１側壁および前記第３側壁は対向して配置されており、
前記第１選択ゲート電極は前記第１方向に複数並んで配置され、前記第１方向において隣り合う前記第１選択ゲート電極同士の間の領域に対して、前記第２方向に前記第２給電部および前記第２メモリゲート電極の第３給電部が配置されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１選択ゲート電極の直上では、前記第１給電部および前記第１キャップ絶縁膜が前記第１方向と直交する第２方向において並んで配置されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
平面視において、前記第１キャップ絶縁膜の端部は、前記第１方向における前記第１選択ゲート電極の最端部に達している、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記境界は、平面視における前記第１側壁から前記第２側壁に亘って、前記第１方向に直交する第２方向に沿っている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１プラグは、平面視において前記第１方向に直交する第２方向に延在する形状を有している、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
前記第１プラグの一部は前記素子分離領域の上面に接している、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第２ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜上に形成された前記第１電荷蓄積層および前記第１電荷蓄積層上に形成された第２絶縁膜からなる第３積層膜を含む、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
前記第１積層膜の一部は、前記素子分離領域上において前記第２側壁から、前記第１方向に直交する第２方向に突出している、半導体装置。
【請求項１１】
半導体基板上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する、第１選択ゲート電極および前記第１選択ゲート電極上の第１キャップ絶縁膜からなる第１積層膜と、
前記第１選択ゲート電極の、前記第１方向に延在する第１側壁の反対側の第２側壁に、第１電荷蓄積層を含む第２ゲート絶縁膜を介して隣接し、前記第１方向に延在する第１メモリゲート電極と、
前記第１選択ゲート電極の一部であって、前記第１側壁から、前記第１方向に直交する第２方向に突出し、平面視において前記第１キャップ絶縁膜から露出する第１給電部と、
前記第１給電部の上面に接続された第１プラグと、
を有し、
平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１プラグは、平面視において前記第２方向に延在する形状を有している、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記半導体基板上に第３ゲート絶縁膜を介して形成され、前記第１方向に延在する、第２選択ゲート電極および前記第２選択ゲート電極上の第２キャップ絶縁膜からなる第２積層膜と、
前記第２選択ゲート電極の、前記第１方向に延在する第３側壁の反対側の第４側壁に、第２電荷蓄積層を含む第４ゲート絶縁膜を介して隣接し、前記第１方向に延在する第２メモリゲート電極と、
前記第２選択ゲート電極の一部であって、前記第２選択ゲート電極の前記第３側壁から前記第２方向に突出し、平面視において前記第２キャップ絶縁膜から露出する第２給電部と、
前記第２給電部の上面に接続された第２プラグと、
前記第２選択ゲート電極の前記第４側壁に隣接して形成された、前記第２メモリゲート電極の第３給電部と、
を有し、
前記第１選択ゲート電極および前記第２選択ゲート電極は前記第２方向に交互に並んで複数配置されており、
前記第２側壁および前記第４側壁は対向して配置されており、
前記第３給電部の近傍では、前記第１方向において前記第１メモリゲート電極が分断され、前記第２側壁が前記第１メモリゲート電極から露出している、半導体装置。
【請求項１４】
（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程、
（ｃ）前記第１導電膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の第１領域および第２領域に亘って、前記半導体基板の主面に沿う第１方向に延在する第１選択ゲート電極と、前記第１選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第１キャップ絶縁膜とを含む第１積層膜を形成する工程、
（ｅ）前記第２領域の前記第１選択ゲート電極上の前記第１キャップ絶縁膜を残し、前記第１領域の、前記第１方向における前記第１選択ゲート電極の端部の上の前記第１キャップ絶縁膜を除去することで、前記第１キャップ絶縁膜から露出する前記第１選択ゲート電極からなる第１給電部を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記半導体基板上に電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程、
（ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記第１選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残す工程、
（ｉ）前記（ｈ）工程の後に、前記第１選択ゲート電極の前記第１方向に延在する第１側壁に隣接する前記第２導電膜を除去することにより、前記第１選択ゲート電極の前記第１側壁の反対側の第２側壁に隣接する前記第２導電膜からなる第１メモリゲート電極を形成する工程、
（ｊ）前記（ｉ）工程の後に、前記第２領域の前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程、
（ｋ）前記（ｊ）工程の後に、前記第１メモリゲート電極の上面、前記第１給電部の上面、前記第１ソース領域および前記第１ドレイン領域の上面のそれぞれにシリサイド層を形成する工程、
（ｌ）前記（ｋ）工程の後に、前記第１給電部の上面に第１プラグを接続する工程、
を含み、
前記第１メモリゲート電極は、平面視における前記第１給電部および前記第１キャップ絶縁膜間の境界よりも前記第１キャップ絶縁膜側で終端している、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１選択ゲート電極は前記第１方向に複数並べて形成し、
前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の前記第１領域および前記第２領域に亘って、前記第１方向に延在する第２選択ゲート電極、および、前記第２選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第２キャップ絶縁膜からなる第２積層膜を形成し、
前記第１方向と直交する第２方向において、前記第１選択ゲート電極および前記第２選択ゲート電極を交互に複数並べて配置し、前記第２選択ゲート電極の前記第１方向に延在する第３側壁と前記第１側壁とを対向させ、
前記（ｅ）工程では、前記第１領域および前記第２領域において前記第１方向に延在する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を残し、前記第２選択ゲート電極の前記第３側壁から突出する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を除去することで、前記第２キャップ絶縁膜から露出する前記第２選択ゲート電極からなる第２給電部を形成し、
前記（ｈ）工程では、前記第２導電膜に対して異方性エッチングを施すことによって、前記第２選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残し、
前記（ｉ）工程では、前記第２選択ゲート電極の前記第３側壁に隣接する前記第２導電膜を除去することにより、前記第２選択ゲート電極の前記第３側壁の反対側の第４側壁に隣接する前記第２導電膜からなる第２メモリゲート電極を形成し、
前記（ｊ）工程では、前記第２領域の前記半導体基板に第２ソース領域および第２ドレイン領域を形成し、
前記（ｋ）工程では、前記第２メモリゲート電極の上面、前記第２給電部の上面、前記第２ソース領域および前記第２ドレイン領域の上面のそれぞれにシリサイド層を形成し、
前記（ｌ）工程では、前記第２給電部の上面に第２プラグを接続し、
前記第１方向において隣り合う前記第１選択ゲート電極同士の間の領域に対して、前記第２方向に前記第２給電部および前記第２メモリゲート電極の第３給電部を配置する、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記第１選択ゲート電極の直上では、前記第１給電部および前記第１キャップ絶縁膜が、前記第１方向と直交する第２方向において並んで配置されている、半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ）工程では、等方性エッチングにより前記第２導電膜の一部を除去することで、前記第２導電膜の側壁を後退させて前記第１メモリゲート電極を形成する、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
前記第１積層膜の一部は、前記素子分離領域上において前記第２側壁から、前記第１方向に直交する第２方向に突出している半導体装置の製造方法。
【請求項２０】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ）工程では、異方性エッチングにより前記第２導電膜の一部を除去することで、前記第２導電膜からなる前記第１メモリゲート電極と、前記第２導電膜からなり、前記第１メモリゲート電極と絶縁された第３メモリゲート電極を前記第１給電部の近傍に形成する、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
このとき、シャント領域において上面が露出する選択ゲート電極の側壁に隣接してメモリゲート電極が形成されている場合、選択ゲート電極およびメモリゲート電極の上面に形成されたシリサイド層などを通じ、選択ゲート電極およびメモリゲート電極間で短絡が起き、半導体装置の信頼性が低下する虞がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
つまり、シャント部ＣＳ１、ＣＳ２は素子分離領域上に形成されている。したがって、シャント部ＣＳ１、ＣＳ２の上面に接続されたプラグＰＣの一部がシャント部ＣＳ１、ＣＳ２からはみ出して形成されたとしても、当該プラグＰＣの一部は素子分離領域の上面に接続されるため、プラグＰＣおよび選択ゲート電極ＣＧ１、ＣＧ２が半導体基板に導通することを防ぐことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
シャント部ＣＳ１は、選択ゲート電極ＣＧ１の第１側壁側から第２方向に突出するように形成されている。つまり、選択ゲート電極ＣＧ１のシャント部ＣＳ１は、第１方向における選択ゲート電極ＣＧ１の端部の第１側壁から、対向する選択ゲート電極ＣＧ２の第３側壁に向かって突出している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
ここでは、絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴからなる積層膜をＯＮＯ（Oxide Nitride Oxide）膜ＣＳと呼ぶ。選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１間、並びに選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２間は、それぞれ絶縁膜であるＯＮＯ膜ＣＳが介在することで電気的に絶縁されている。図１および図２には、半導体基板側、および選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの側壁側から順に形成された絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴの符号を、ＸＢ／ＣＳＬ／ＸＴと示している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
なお、図１では半導体基板および半導体基板の上面に形成された半導体層および素子分離領域などの絶縁層の図示を省略しているが、プラグＰＭが接続される領域であるシャント部ＭＳ２およびその他のシャント部は、半導体基板の上面に素子分離領域が形成された給電領域Ａ１に形成されている。つまり、シャント部ＭＳ２は素子分離領域上に形成されている。したがって、シャント部ＭＳ２の上面に接続されたプラグＰＭの一部がシャント部ＭＳ２からはみ出して形成されても、当該プラグＰＭの一部は素子分離領域の上面に接続されるため、プラグＰＭおよびメモリゲート電極ＭＧ２が半導体基板に導通することはない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
次に、本実施の形態の半導体装置の効果について、図６２および図６３に示す比較例を用いて説明する。図６２は比較例である半導体装置の要部平面図である。図６３は比較例である半導体装置の俯瞰図である。図６３は図６２に示すパターンを俯瞰視した図である。図６２および図６３に示す選択ゲート電極およびメモリゲート電極は、図１に示した、互いに隣り合う選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の第１方向における端部、すなわちシャント部ＣＳ１の近傍に対応するパターンである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
メモリゲート電極の上面はシリサイド層Ｓ１により覆われている。メモリゲート電極ＭＧＥは選択ゲート電極ＣＧＥおよびキャップ絶縁膜ＣＡＥの側壁に自己整合的に形成されたパターンである。このため、メモリゲート電極ＭＧＥは、シャント部ＣＳＥの選択ゲート電極ＣＧＥのパターンの側壁よりも、選択ゲート電極ＣＧＥおよびキャップ絶縁膜ＣＡＥを含む積層パターンの側壁の方が高さが高い。また、メモリゲート電極ＭＧＥは半導体装置の製造工程において、選択ゲート電極ＣＧＥがキャップ絶縁膜ＣＡＥに覆われた領域と、キャップ絶縁膜ＣＡＥから選択ゲート電極ＣＧＥの上面が露出している領域との境界の、キャップ絶縁膜ＣＡＥの側壁にもサイドウォール状に形成される。つまり、半導体装置の製造工程中には、選択ゲート電極ＣＧＥの直上にもメモリゲート電極ＭＧＥは形成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
ここで、本実施の形態では、キャップ絶縁膜ＣＡ１の第１方向における端部を上記比較例よりも延ばし、第２方向においてシャント部ＣＳ１とキャップ絶縁膜ＣＡ１とを並べて配置している。また、キャップ絶縁膜ＣＡ１の第１方向における端部を延伸させることにより、選択ゲート電極ＣＧ１の第１方向の最端部の直上にまで到達させている。つまり、第１方向において、キャップ絶縁膜ＣＡ１は、選択ゲート電極ＣＧ１の端部の辺であって、第２方向に沿う辺の直上に達する箇所まで延在している。このようにキャップ絶縁膜ＣＡ１を延ばすことで、選択ゲート電極ＣＧ１の第２側壁に隣接するメモリゲート電極ＭＧ１を、より確実にシャント部ＣＳ１に対して絶縁させることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
したがって、キャップ絶縁膜ＣＡ１を延ばすことにより第２方向におけるシャント部ＣＳ１の幅が狭くなったとしても、シャント部ＣＳ１とプラグＰＣ間の所望の接触面積を確保することができ、確実にプラグＰＣを選択ゲート電極ＣＧ１の上面に接続することができる。このように、パターンおよびプラグの形成工程における合わせずれに対するマージンを拡げることができるため、半導体装置の製造が容易になり、また、半導体装置の信頼性を向上させることができる。また、プラグＰＣの第２方向の長さを延ばすことで、シャント部ＣＳ１における選択ゲート電極ＣＧ１の第２方向におけるパターンの幅を延ばさずに済むため、第２方向において選択ゲート電極ＣＧ１のレイアウトが大きくなることを防ぐことができる。これにより、半導体装置の微細化を容易にすることができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
次に、図１２に示すように、メモリ領域Ｃ１（図１１参照）の活性領域Ｂ１を覆い、またメモリ領域の給電領域Ａ１の一部を覆うレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、給電領域Ａ１において選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上の絶縁膜ＣＡＰの一部をエッチングにより除去するために設けるマスクパターンである。図では、レジストパターンＲＰ１に覆われた領域のパターンの輪郭を破線で示している。レジストパターンＲＰ１は、第１方向における選択ゲート電極ＣＧ１の端部の上の絶縁膜ＣＡＰと、選択ゲート電極ＣＧ２の第３側壁側に突出したパターンの上の絶縁膜ＣＡＰとを露出している。このとき、レジストパターンＲＰ１は、選択ゲート電極ＣＧ１の端部において、第２側壁側に隣接する領域を覆い、反対側の第１側壁側の領域を露出している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
また、図１４に示す容量素子領域Ｅ１では、絶縁膜ＣＡＰを残しておくと、下部電極ＰＳ３と後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。したがって、この工程で容量素子領域Ｅ１の絶縁膜ＣＡＰを除去しておく必要がある。一方、給電領域Ｄ１では、絶縁膜ＣＡＰを残す。これは、絶縁膜ＣＡＰを除去してしまうと、後の工程で選択ゲート電極ＦＣ上にシリサイド層が形成されるためである。給電領域Ｄ１は、後の工程で形成するメモリゲート電極ＭＧ２への給電部を形成する領域であるため、選択ゲート電極ＦＣ上のシリサイド層は不要となる。よって、不要なシリサイド層の形成を防ぐために、絶縁膜ＣＡＰを残した方が好ましい。また、この工程により、選択ゲート電極ＣＧ１上および選択ゲート電極ＣＧ２上にキャップ絶縁膜ＣＡ１およびＣＧ２が形成される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
また、図示はしていないが、選択ゲート電極ＣＧ１のシャント部ＣＳ１の直上の領域であってキャップ絶縁膜ＣＡ１の側壁に隣接する領域、および、選択ゲート電極ＣＧ２のシャント部ＣＳ２の直上の領域であってキャップ絶縁膜ＣＡ２の側壁に隣接する領域にも、ＯＮＯ膜ＣＳおよびサイドウォールＳ２が形成されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
これにより、第１側壁および第３側壁に沿うサイドウォールＳ２はレジストパターンＲＰ３から露出し、第２側壁、第４側壁および選択ゲート電極ＦＣの側壁に沿うサイドウォールＳ２はレジストパターンＲＰ３に覆われる。レジストパターンＲＰ３は、この後の工程で、サイドウォールＳ２の一部を等方性エッチングにより除去するために設けるマスクパターンである。図では、レジストパターンＲＰ３に覆われた領域のパターンの輪郭を破線で示している。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＥ１の上面およびｎ＋型の半導体領域Ｙ１の上面、低圧系ｐＭＩＳのゲート電極ＧＥ２の上面およびｐ＋型の半導体領域Ｙ２の上面、高圧系ｎＭＩＳのゲート電極ＧＥ３の上面およびｎ＋型の半導体領域Ｙ１の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＥ４の上面およびｐ＋型の半導体領域Ｙ２の上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、サリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層Ｓ１の材料としては、例えばニッケルシリサイドまたはコバルトシリサイドなどが使用される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２８７
【補正方法】変更
【補正の内容】
【０２８７】
なお、本実施の形態では、選択ゲート電極ＣＧ１の第２側壁に隣接して形成されたメモリゲート電極ＭＧ１と、選択ゲート電極ＦＣの側壁に隣接して形成されたメモリゲート電極ＭＧ２とが接触するなどして選択ゲート電極ＣＧ１と隣り合うメモリゲート電極ＭＧ２とが短絡することを防ぐため、給電領域Ａ１において一部の第２側壁の近傍にメモリゲート電極ＭＧ１を形成していない。メモリゲート電極ＭＧ２のシャント部は、選択ゲート電極ＣＧ２の第４側壁側に形成された選択ゲート電極ＦＣに隣接する位置に形成されるため、メモリゲート電極ＭＧ２のシャント部は、上記第４側壁に対向する選択ゲート電極ＣＧ１の第２側壁に近接する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０３００
【補正方法】変更
【補正の内容】
【０３００】
つまり、図５５および図５６を用いて説明したサイドウォールＳ２のエッチング工程では、等方性エッチングを用いることで、レジストパターンＲＰ１３に覆われている領域のサイドウォールＳ２の一部をサイドエッチにより後退させて除去した。ここで説明する変形例では異方性エッチングを用いるため、レジストパターンＲＰ１４に覆われているサイドウォールＳ２は除去されない。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０３０２
【補正方法】変更
【補正の内容】
【０３０２】
なお、上述したように、選択ゲート電極ＦＣと選択ゲート電極ＣＧ１との間が十分に離間しており、選択ゲート電極ＦＣと選択ゲート電極ＣＧ１のそれぞれの側壁に隣接するサイドウォールＳ２が接触していなければ、互いに対向する選択ゲート電極ＣＧ１の第２側壁および選択ゲート電極ＣＧ２の第４側壁間でサイドウォールＳ２を除去する必要はない。