(57)【要約】  可変容量回路の回路面積を縮小する。  可変容量部（１２−１）は、信号線路（１１）に接続し駆動電圧に応じて第１容量値または第１容量値よりも大きい第２容量値をもつ複数の可変容量素子（Ｃ１ａ，Ｃ１ｂ）と、複数の可変容量素子（Ｃ１ａ，Ｃ１ｂ）に直列に接続した固定容量素子（ＦＣ１）と、を備え、可変容量部（１２−２）は、信号線路１１に接続し駆動電圧に応じて第１容量値または第２容量値をもつ可変容量素子（Ｃ２ａ）と、可変容量素子（Ｃ２ａ）に直列に接続した固定容量素子（ＦＣ２）と、を備える。
2014038086.tif 000002
【特許請求の範囲】
【請求項１】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、
を有することを特徴とする可変容量回路。
【請求項２】
前記可変容量回路は、所定の範囲の容量値をｎビットの分解能で得るものであり、各ビットの容量値を規定するｎ個の可変容量部を有し、
少なくとも、最上位ビットの容量値を規定する可変容量部が、前記複数の第１可変容量素子及び前記第１固定容量素子を備えた前記第１の可変容量部であり、
他のビットの容量値を規定する可変容量部のうち、少なくとも１つが、前記第２可変容量素子及び前記第２固定容量素子を備えた前記第２の可変容量部である、ことを特徴とする請求の範囲第１項に記載の可変容量回路。
【請求項３】
前記複数の第１可変容量素子の複数の可動電極部は、前記第１固定容量素子の固定電極部に弾性支持されている、ことを特徴とする請求の範囲第１項または第２項に記載の可変容量回路。
【請求項４】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子は、同じ駆動電圧により同時に駆動される、ことを特徴とする請求の範囲第１項乃至第３項の何れか一項に記載の可変容量回路。
【請求項５】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、同じバネ定数を有することを特徴とする請求の範囲第１項乃至第４項の何れか一項に記載の可変容量回路。
【請求項６】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、誘電体を介した固定電極との距離が同じであることを特徴とする請求の範囲第１項乃至第５項の何れか一項に記載の可変容量回路。
【請求項７】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、誘電体を介した固定電極との対向面積が同じであることを特徴とする請求の範囲第１項乃至第６項の何れか一項に記載の可変容量回路。
【請求項８】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、を有する可変容量回路と、
前記信号線路及び前記可変容量回路に接続された可変インダクタンスと、
を有することを特徴とするインピーダンス整合回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量回路及びインピーダンス整合回路に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical System）技術を用いた電子部品として、静電アクチュエータを用いた可変容量素子がある。
静電アクチュエータを用いた可変容量素子は、たとえば、基板上に積層された固定電極と誘電体層とを有し、さらに、固定電極の対向面に空気層を介して配置された可動電極を有する。可動電極は、アンカーにより基板上に弾性支持されており、外部電源により固定電極と可動電極との間に電位差が与えられることによって、静電引力により電極間の距離が変化し、その結果、静電容量が変化する。【０００３】
デジタル型（駆動電圧に応じた２つの大きさの容量値をもつ）可変容量素子では、固定電極と可動電極とが離れた状態で形成される容量は最小（オフ状態）となる。また、固定電極と可動電極とが誘電体を介して接触した状態で形成される容量は、最大（オン状態）となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０６１３号公報
【特許文献２】特開２０１０−１３５６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
各ビットが上記のようなデジタル型の可変容量素子と固定容量素子とを有する複数ビットの可変容量回路では、各ビットの固定容量素子の値を調整することで、所定の範囲の容量値がビット数に応じた分解能で得られる。しかし、複数ビットの可変容量回路では、大きな容量変化を得ようとするほど、上位ビットの固定容量素子の容量値が下位ビットの固定容量素子の容量値に対して大きくなる。各ビットの固定容量素子の誘電体を同じ厚さとすると、上位ビットの固定容量素子の電極面積が大きくなり、回路面積が増大してしまう。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、を有する可変容量回路が提供される。【０００７】
また、発明の一観点によれば、信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、を有する可変容量回路と、前記信号線路及び前記可変容量回路に接続された可変インダクタンスと、を有するインピーダンス整合回路が提供される。
【発明の効果】
【０００８】
開示の可変容量回路及びインピーダンス整合回路によれば、回路面積を縮小できる。
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の可変容量回路の一例を示す回路図である。
【図２】本実施の形態の可変容量回路の一例の平面図である。
【図３】図２におけるＡ−Ａ線の断面図である。
【図４】ＭＳＢの容量値を規定する可変容量部の斜視図である。
【図５】駆動電圧印加時の可動電極部の様子を示す図である。
【図６】全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ可変容量回路を示す回路図である。
【図７】可変容量回路の各ビットの状態と容量値の例を示す図である。
【図８】全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ可変容量回路の一例の平面図である。
【図９】ＲＦ信号を入力する可変容量回路の例を示す図である。
【図１０】本実施の形態の可変容量回路を用いたインピーダンス整合回路の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
本実施の形態の可変容量回路は、所定の範囲の容量値をｎ（ｎ≧２）ビットの分解能で得るものであり、各ビットの容量値を規定するｎ個の可変容量部を有している。以下の例では、ｎ＝４の場合について説明するが、これに限定されるものではない。
【００１１】
図１は、本実施の形態の可変容量回路の一例を示す回路図である。
図１に示されている可変容量回路１０の例は、所定の範囲の容量値を４ビットの分解能で得るものである。すなわち、所定の範囲の容量値が“００００”〜“１１１１”の１６段階の値で表される。
【００１２】
可変容量回路１０は、信号線路１１に接続された４つの可変容量部１２−１，１２−２，１２−３，１２−４を有している。可変容量部１２−１で最上位ビット（以下ＭＳＢ（Most Significant Bit）と表記する）の容量値が規定され、可変容量部１２−４で最下位ビット（以下ＬＳＢ（Least Significant Bit）と表記する）の容量値が規定される。
【００１３】
ＭＳＢの容量値を規定する可変容量部１２−１は、信号線路１１に接続する可変容量素子Ｃ１ａ，Ｃ１ｂと、可変容量素子Ｃ１ａ，Ｃ１ｂに直列に接続した固定容量素子ＦＣ１と、を有する。
【００１４】
ＭＳＢの１ビット下のビットの容量値を規定する可変容量部１２−２は、信号線路１１に接続する可変容量素子Ｃ２ａと、可変容量素子Ｃ２ａに直列に接続した固定容量素子ＦＣ２と、を有する。
【００１５】
ＬＳＢの１ビット上のビットの容量値を規定する可変容量部１２−３、ＬＳＢの容量値を規定する可変容量部１２−４も、可変容量部１２−２と同様の回路であり、可変容量素子Ｃ３ａ，Ｃ４ａ、固定容量素子ＦＣ３，ＦＣ４を有している。
【００１６】
可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａは、駆動電圧に応じた２つの大きさの容量値をもつ可変容量素子である。たとえば、駆動電圧が印加されていないときには、第１の容量値をもち、駆動電圧が印加されたときには、第１の容量値よりも大きい第２の容量値をもつ。
【００１７】
なお、図１に示されている可変容量回路１０の例では、可変容量部１２−１において、固定容量素子ＦＣ１は並列に接続された２つの固定容量素子Ｃ１ｃ，Ｃ１ｄを有している。固定容量素子Ｃ１ｃ，Ｃ１ｄの一方の端子は、可変容量素子Ｃ１ａ，Ｃ１ｂに接続されており、他方の端子は接地されている。可変容量部１２−２において、固定容量素子ＦＣ２は並列に接続された２つの固定容量素子Ｃ２ｂ，Ｃ２ｃを有している。固定容量素子Ｃ２ｂ，Ｃ２ｃの一方の端子は、可変容量素子Ｃ２ａに接続されており、他方の端子は接地されている。可変容量部１２−３，１２−４における固定容量素子ＦＣ３，ＦＣ４も固定容量素子ＦＣ２と同様の回路となっており、固定容量素子Ｃ３ｂ，Ｃ３ｃ，Ｃ４ｂ，Ｃ４ｃを有している。
【００１８】
図２は、本実施の形態の可変容量回路の一例の平面図である。
また、図３は、図２におけるＡ−Ａ線の断面図である。
また、図４は、ＭＳＢの容量値を規定する可変容量部の斜視図である。
【００１９】
可変容量回路１０において、基板２０上には、グランド層２１ａ，２１ｂと信号線路２２が形成されている。そして、信号線路２２を跨ぐように電極２３，２４，２５，２６が形成されている。
【００２０】
電極２３は、図１に示した可変容量部１２−１に属するものであり、電極２４は可変容量部１２−２、電極２５は可変容量部１２−３、電極２６は可変容量部１２−４にそれぞれ属するものである。
【００２１】
電極２３は、図３、図４に示されているようにブリッジ状に形成されており、可動電極部２３ａ，２３ｂと、固定電極部２３ｃ，２３ｄを有する。可動電極部２３ａ，２３ｂは、図１に示した可変容量部１２−１の可変容量素子Ｃ１ａ，Ｃ１ｂの可動電極となる部分であり、固定電極部２３ｃ，２３ｄは、可変容量部１２−１の固定容量素子Ｃ１ｃ，Ｃ１ｄの固定電極となる部分である。複数の可動電極部２３ａ，２３ｂは、固定電極部２３ｃ，２３ｄによって弾性支持されている。このような構造によって、複数の可変容量素子Ｃ１ａ，Ｃ１ｂと固定容量素子Ｃ１ｃ，Ｃ１ｄを効率よく配置でき、省スペース化が可能となっている。
【００２２】
固定電極部２３ｃ，２３ｄは、誘電体２７ａ，２７ｂを介してグランド層２１ａ，２１ｂに固定されている。また、信号線路２２上において、可動電極部２３ａ，２３ｂの下部には誘電体２８が形成されている。なお、図２の例では、可動電極部２３ａ，２３ｂの下部に形成されている誘電体２８は１つであるとしたが、各可動電極部２３ａ，２３ｂに対応して複数形成されるようにしてもよい。ただしその場合、各誘電体は同じ材質、厚みであることが望ましい。
【００２３】
固定電極部２３ｃ，２３ｄと、誘電体２７ａ，２７ｂ、グランド層２１ａ，２１ｂにより、図１に示した可変容量部１２−１の固定容量素子Ｃ１ｃ，Ｃ１ｄが実現されている。また、可動電極部２３ａ，２３ｂと、可動電極部２３ａ，２３ｂの下部に形成された誘電体２８と、信号線路２２（固定電極として機能する）により、図１に示した可変容量部１２−１の２つの可変容量素子Ｃ１ａ，Ｃ１ｂが実現されている。
【００２４】
図示を省略するが、電極２４〜２６についてもブリッジ状に形成されており、両端部が固定電極部となり、誘電体を介してグランド層２１ａ，２１ｂに固定されており、固定電極部に弾性支持される可動電極部の下部には、誘電体が信号線路２２上に形成されている。
【００２５】
なお、基板２０としては、たとえば、厚さ３００μｍ〜５００μｍ程度のガラス基板、または、たとえば、厚さ３００μｍ〜５００μｍ程度のＳｉ（シリコン）基板の上に、厚さ１μｍ〜３μｍ程度のＳｉＯ２（石英）を形成したものなどを用いることができる。グランド層２１ａ，２１ｂ及び信号線路２２としては、たとえば、厚さ１μｍ〜３μｍ程度のＡｌ（アルミニウム）またはＡｕ（金）などを用いることができる。電極２３〜２６としては、たとえば、厚さ０．５μｍ〜３μｍ程度のＡｌなどを用いることができる。誘電体２７ａ，２７ｂとしては、たとえば、厚さ０．２μｍ〜１μｍ程度のＳｉＯ２などを用いることができる。誘電体２８としては、たとえば、厚さ０．１μｍ〜０．５μｍ程度のＡｌ２Ｏ３（アルミナ）などを用いることができる。
【００２６】
電極２３〜２６は、それぞれ独立に所定の駆動電圧が印加可能である。
図５は、駆動電圧印加時の可動電極部の様子を示す図である。なお、図５では、図３に示した断面図における可動電極部２３ａの動きが示されている。
【００２７】
電源ＶＤによる駆動電圧は電極２３と信号線路２２間に印加される。電源ＶＤの負側は信号線路２２に接続されている。図５に示されるように、駆動電圧の印加時、静電引力により、固定電極である信号線路２２と可動電極部２３ａとが誘電体２８を介して接触した状態となる。なお、図示していないが、可動電極部２３ｂも同じ駆動電圧で同時に駆動され、誘電体２８に接触するようになる。このとき各可変容量素子Ｃ１ａ，Ｃ１ｂの容量値は最大となる。このときの容量値を以下ではオン容量値と呼ぶ。
【００２８】
一方、駆動電圧が印加されず信号線路２２と可動電極部２３ａ，２３ｂとが離れた状態となると、各可変容量素子Ｃ１ａ，Ｃ１ｂの容量値が最小となる。このときの容量値を以下ではオフ容量値と呼ぶ。
【００２９】
各可変容量素子Ｃ１ａ，Ｃ１ｂが、同じ駆動電圧により駆動されるようにすることで、電源を別々に設けなくてもよくなり、電源を１つとすることができる。
なお、静電引力Ｆと駆動電圧Ｖとの関係は、以下の式で表せる。
【００３０】
Ｆ＝（Ｓ／２ｄ2）εＶ2        （１）
ここで、Ｓは可動電極部２３ａ，２３ｂと固定電極の対向面積、ｄは電極間距離、εは誘電体２８の誘電率を示している。
【００３１】
対向面積は、たとえば、５０００μｍ2（ｅｘ．５０μｍ×１００μｍ）〜３００００μｍ2（ｅｘ．１５０μｍ×２００μｍ）程度である。電極間距離ｄは、たとえば、０．５μｍ〜２μｍ程度である。
【００３２】
可動電極部２３ａ，２３ｂは、同じ駆動電圧で同じように変形するように、同じバネ定数を有する。また、可変容量素子Ｃ１ａ，Ｃ１ｂは、同じ駆動電圧で、同じ容量値をもつように、各可動電極部２３ａ，２３ｂと固定電極（信号線路２２）との電極間距離は同じである。同様に、可変容量素子Ｃ１ａ，Ｃ１ｂは、同じ駆動電圧で、同じ容量値をもつように、各可動電極部２３ａ，２３ｂと固定電極（信号線路２２）との対向面積は同じである。
【００３３】
これにより、１つの電源で、２つの可変容量素子Ｃ１ａ，Ｃ１ｂを同時に誘電体２８に接触させたり、離したりすることが可能になる。
なお、対向面積Ｓは、主にオン容量値から設定される。また、電極間距離ｄは、主にオフ容量値と駆動電圧から設定される。
【００３４】
電極２４〜２６についても、駆動電圧に応じて同様に動作する。
本実施の形態の可変容量回路１０では、ＭＳＢの容量値を規定する可変容量部１２−１が、複数の可変容量素子Ｃ１ａ，Ｃ１ｂを有している。これにより、全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ場合よりも、回路面積を大幅に縮小できる。
【００３５】
以下その理由を説明する。
図６は、全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ可変容量回路を示す回路図である。
【００３６】
図６に示されている可変容量回路５０は、信号線路５１に接続された４つの可変容量部５２−１，５２−２，５２−３，５２−４を有している。可変容量部５２−１でＭＳＢの容量値が規定され、可変容量部５２−４でＬＳＢの容量値が規定される。
【００３７】
各可変容量部５２−１〜５２−４は、信号線路５１に接続する１つの可変容量素子Ｃ５ａ，Ｃ６ａ，Ｃ７ａ，Ｃ８ａと、可変容量素子Ｃ５ａ，Ｃ６ａ，Ｃ７ａ，Ｃ８ａに直列に接続した固定容量素子ＦＣ５，ＦＣ６，ＦＣ７，ＦＣ８と、を有する。
【００３８】
なお、固定容量素子ＦＣ５は、並列に接続された固定容量素子Ｃ５ｂ，Ｃ５ｃを有しており、固定容量素子ＦＣ６〜ＦＣ８も同様の回路構成となっており、固定容量素子Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃを有している。
【００３９】
可変容量回路５０では、図１に示した本実施の形態の可変容量回路１０と異なり、ＭＳＢの容量値を規定する可変容量部５２−１が、１つの可変容量素子Ｃ５ａをもつ。
このような、可変容量回路５０において、０．１ｐＦ〜５．０ｐＦ程度の範囲の容量値を４ビットの分解能で得る場合の、各ビットの状態における容量値の設計例を以下に示す。ただし、可変容量素子Ｃ５ａ，Ｃ６ａ，Ｃ７ａ，Ｃ８ａのオン容量値が３．０ｐＦ、オフ容量値が０．０３ｐＦであるとする。
【００４０】
図７は、可変容量回路の各ビットの状態と容量値の例を示す図である。横軸が各ビットの状態、縦軸が可変容量回路５０の容量値Ｃ［ｐＦ］を示している。
たとえば、状態“００００”のときの容量値Ｃは、可変容量素子Ｃ５ａ，Ｃ６ａ，Ｃ７ａ，Ｃ８ａが全てオフ容量値を示す場合の可変容量回路５０の容量値である。状態“０００１”のときの容量値Ｃは、可変容量素子Ｃ５ａ，Ｃ６ａ，Ｃ７ａがオフ容量値を示し、可変容量素子Ｃ８ａがオン容量値を示す場合の可変容量回路５０の容量値である。
【００４１】
図６に示した可変容量回路５０では、固定容量素子Ｃ５ｂ，Ｃ５ｃ，Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃの容量値を以下のようにすることで、図７に示すように、各状態間の容量値の差分ΔＣが一定になるような特性が得られる。
【００４２】
図７に示すような特性を得るための、固定容量素子Ｃ５ｂ，Ｃ５ｃの容量値は、それぞれ１２．０［ｐＦ］、固定容量素子Ｃ６ｂ，Ｃ６ｃの容量値は、それぞれ１．２［ｐＦ］である。また、固定容量素子Ｃ７ｂ，Ｃ７ｃの容量値は、それぞれ０．４［ｐＦ］であり、固定容量素子Ｃ８ｂ，Ｃ８ｃの容量値は、それぞれ０．２［ｐＦ］である。
【００４３】
このように、ＭＳＢの容量値を規定する可変容量部５２−１の固定容量素子Ｃ５ｂ，Ｃ５ｃの容量値が１２．０［ｐＦ］と、他の可変容量部５２−２〜５２−４の固定容量素子Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃよりも大きくなっている。そのため、固定容量素子Ｃ５ｂ，Ｃ５ｃの電極面積が大きくなる。
【００４４】
なお、このような容量値が設定されている場合、可変容量素子Ｃ５ａがオン容量値（３［ｐＦ］）を示す場合の可変容量部５２−１の容量値をＣMSBon［ｐＦ］とすると、
１／ＣMSBon＝（１／３）＋（１／（２×１２．０））      （２）
と表せる。そのため、ＣMSBon＝８／３［ｐＦ］となる。
【００４５】
図８は、全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ可変容量回路の一例の平面図である。
可変容量回路５０において、基板６０上には、グランド層６１ａ，６１ｂと信号線路６２が形成されている。そして、信号線路６２を跨ぐように電極６３，６４，６５，６６が形成されている。
【００４６】
電極６３は、図６の可変容量部５２−１に属するものであり、電極６４は可変容量部５２−２、電極６５は可変容量部５２−３、電極６６は可変容量部５２−４にそれぞれ属するものである。
【００４７】
電極６３〜６６は、図３に示した電極２３と同様にブリッジ状に形成されており、電極６３〜６６の両端部は、誘電体（図示せず）を介してグランド層６１ａ，６１ｂに固定されている。電極６３〜６６の両端部と、誘電体、グランド層６１ａ，６１ｂにより、図６に示した可変容量部５２−１〜５２−４の固定容量素子Ｃ５ｂ，Ｃ５ｃ，Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃが実現されている。
【００４８】
図８に示されているように、ＭＳＢの容量値を規定する可変容量部５２−１に属する電極６３において、可動電極部６３ａを弾性支持する固定電極部６３ｂ，６３ｃの電極面積が大きい。
【００４９】
一方、図１に示したように、可変容量回路１０では、ＭＳＢの容量値を規定する可変容量部１２−１は、２つの可変容量素子Ｃ１ａ，Ｃ１ｂを有している。可変容量部１２−２〜１２−４に含まれる固定容量素子Ｃ２ｂ，Ｃ２ｃ，Ｃ３ｂ，Ｃ３ｃ，Ｃ４ｂ，Ｃ４ｃの容量値は、可変容量部５２−１〜５２−４に含まれる固定容量素子Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃの容量値と等しいとする。また、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａのオン容量値が３ｐＦ、オフ容量値が０．０３ｐＦとする。このとき、図７に示したような特性を得るための固定容量素子Ｃ１ｃ，Ｃ１ｄの容量値Ｃｘは以下の式（３）から求まる。
【００５０】
１／ＣMSBon＝（１／（２×３））＋（１／２Ｃｘ）      （３）
ここで、ＣMSBonは、可変容量素子Ｃ５ａがオン容量値（３［ｐＦ］）を示す場合の可変容量部５２−１の容量値（単位はｐＦ）である。
【００５１】
可変容量回路１０においても図７に示した特性を得るべく、可変容量部１２−１が、可変容量部５２−１の容量値と同じ容量値ＣMSBonを得るようにする。そのため、式（３）において、式（２）で求められたＣMSBon＝８／３［ｐＦ］を適用すると、Ｃｘ＝２．４［ｐＦ］となる。
【００５２】
このように、可変容量回路１０では、固定容量素子Ｃ１ｃ，Ｃ１ｄの容量値を、可変容量回路５０の固定容量素子Ｃ５ｂ，Ｃ５ｃの容量値の１／５（＝２．４／１２）にすることができる。
【００５３】
これにより、図２に示したように、全てのビットの容量値を規定する可変容量部がそれぞれ１つの可変容量素子をもつ場合（図６、図８）よりも電極面積を小さくでき、回路面積を縮小できる。可変容量素子１つ分の増加による電極面積の増加分よりも、固定容量素子の電極面積の縮小分のほうが大きいからである。
【００５４】
また、固定容量素子Ｃ１ｃ，Ｃ１ｄの低容量化が可能になることから、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を小さくできるため、固定容量素子Ｃ１ｃ，Ｃ１ｄのＱ値の向上が可能となる。固定容量素子Ｃ１ｃ，Ｃ１ｄのＱ値が向上することで、結果として可変容量回路１０全体のＱ値も向上する。
【００５５】
また、図８に示したような形状の電極６３から、図２に示したような形状の電極２３に変更することは、マスクの変更だけで可能であるので、新たな工程を追加しなくてもよい。このため、作製コストの増大を抑えられる。
【００５６】
また、ＭＳＢの容量値を規定する可変容量部１２−１の固定容量素子ＦＣ１と、ＬＳＢの容量値を規定する可変容量部１２−４の固定容量素子ＦＣ４の容量差が小さいため、プロセスマージンの確保が容易で、安定した特性が得られる。
【００５７】
なお、上記では、４ビットの可変容量回路１０を例に挙げて説明を行ったが、９ビットや１０ビットのような、より多ビットの可変容量回路にも同様に適用可能である。より多ビットになると、たとえば、ＭＳＢの容量値を規定する可変容量部が３つの可変容量素子を有し、その１つ下位のビットを２つの可変容量素子を有する、といった形で対応してもよい。
【００５８】
（適用例）
図９は、ＲＦ（Radio Frequency）信号を入力する可変容量回路の例を示す図である。図１と同じ要素については同一符号を付している。
【００５９】
可変容量回路７０は、信号線路１１の一端に接続された入力端子ＩＮからＲＦ信号を入力し、信号線路１１の他端に接続された出力端子ＯＵＴからＲＦ信号を出力する。
入力端子ＩＮと出力端子ＯＵＴ間の信号線路１１には、前述したように、可変容量部１２−１〜１２−４に属する可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａの一端が接続されている。
【００６０】
入力端子ＩＮと、可変容量部１２−１との間のノードは、ＲＦブロック７１を介して電源ＶＤの負側に接続されている。電源ＶＤの正側は、スイッチ８０とＲＦブロック７２を介して可変容量素子Ｃ１ａ，Ｃ１ｂの他端に接続されている。また電源ＶＤの正側は、スイッチ８１とＲＦブロック７３を介して可変容量素子Ｃ２ａの他端、スイッチ８２とＲＦブロック７４を介して可変容量素子Ｃ３ａの他端、スイッチ８３とＲＦブロック７５を介して可変容量素子Ｃ４ａの他端に接続されている。なお、ＲＦブロック７１〜７５は、たとえば、抵抗またはインダクタを有し、ＲＦ信号が電源ＶＤ側に流れることを抑制するためのものである。
【００６１】
スイッチ８０〜８３がオンのとき、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａに電源ＶＤによる駆動電圧が印加され、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａは、オン容量値をもつようになる。一方、スイッチ８０〜８３がオフのとき、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａへの駆動電圧の供給が遮断され、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａは、オフ容量値をもつようになる。
【００６２】
スイッチ８０〜８３は、たとえば、可変容量回路７０の外部から制御される。また、スイッチ８０〜８３、ＲＦブロック７１〜７５、電源ＶＤ自体が、可変容量回路７０の外部にあってもよい。
【００６３】
得たい容量値に応じて、図７に示したようなビットの状態が選択され、スイッチ８０〜８３がオンまたはオフされる。
たとえば、容量値を２．０［ｐＦ］程度としたい場合には、図７に示されるように状態“０１１０”を選択すればよいので、スイッチ８０，８３がオフ、スイッチ８１，８２がオンされる。容量値を５．０［ｐＦ］程度としたい場合には、図７に示されるように状態“１１１１”を選択すればよいので、スイッチ８０〜８３が全てオンされる。
【００６４】
上記のように、このような可変容量回路７０は、可変容量部１２−１〜１２−４のうち１つの可変容量部１２−１が、複数の可変容量素子Ｃ１ａ，Ｃ１ｂを有しているので、固定容量素子Ｃ１ｃ，Ｃ１ｄの容量値を小さくでき、回路面積を縮小できる。
【００６５】
（インピーダンス整合回路）
図１０は、本実施の形態の可変容量回路を用いたインピーダンス整合回路の一例を示す図である。
【００６６】
インピーダンス整合回路９０は、回路部９１，９２間に接続され、回路部９１，９２間で信号が効率よく伝達されるようにインピーダンス整合を行うものである。インピーダンス整合回路９０は、可変インダクタンス９０ａと、図１に示したような可変容量回路１０（または、図９に示したような可変容量回路７０）を有している。このようなインピーダンス整合回路９０により、容量及びインダクタンスを変化させることで、インピーダンスを変化させて、インピーダンス整合を行うことが可能となる。
【００６７】
インピーダンス整合回路９０に、本実施の形態の可変容量回路１０を適用することで、回路面積を縮小することができる。
また、このようなインピーダンス整合回路９０が搭載されるＲＦフロントエンド回路、可変アンテナ、可変フィルタなども回路面積を縮小できる。
【００６８】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
【符号の説明】
【００６９】
１０  可変容量回路
１１  信号線路
１２−１〜１２−４  可変容量部
Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａ  可変容量素子
ＦＣ１〜ＦＣ４，Ｃ１ｃ，Ｃ１ｄ，Ｃ２ｂ，Ｃ２ｃ，Ｃ３ｂ，Ｃ３ｃ，Ｃ４ｂ，Ｃ４ｃ  固定容量素子
【図１】
2014038086.tif 000003
【図２】
2014038086.tif 000004
【図３】
2014038086.tif 000005
【図４】
2014038086.tif 000006
【図５】
2014038086.tif 000007
【図６】
2014038086.tif 000008
【図７】
2014038086.tif 000009
【図８】
2014038086.tif 000010
【図９】
2014038086.tif 000011
【図１０】
2014038086.tif 000012
【手続補正書】
【提出日】平成27年2月18日(2015.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
一方、図１に示したように、可変容量回路１０では、ＭＳＢの容量値を規定する可変容量部１２−１は、２つの可変容量素子Ｃ１ａ，Ｃ１ｂを有している。可変容量部１２−２〜１２−４に含まれる固定容量素子Ｃ２ｂ，Ｃ２ｃ，Ｃ３ｂ，Ｃ３ｃ，Ｃ４ｂ，Ｃ４ｃの容量値は、可変容量部５２−２〜５２−４に含まれる固定容量素子Ｃ６ｂ，Ｃ６ｃ，Ｃ７ｂ，Ｃ７ｃ，Ｃ８ｂ，Ｃ８ｃの容量値と等しいとする。また、可変容量素子Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ３ａ，Ｃ４ａのオン容量値が３ｐＦ、オフ容量値が０．０３ｐＦとする。このとき、図７に示したような特性を得るための固定容量素子Ｃ１ｃ，Ｃ１ｄの容量値Ｃｘは以下の式（３）から求まる。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、
を有することを特徴とする可変容量回路。
【請求項２】
前記可変容量回路は、所定の範囲の容量値をｎビットの分解能で得るものであり、各ビットの容量値を規定するｎ個の可変容量部を有し、
少なくとも、最上位ビットの容量値を規定する可変容量部が、前記複数の第１可変容量素子及び前記第１固定容量素子を備えた前記第１の可変容量部であり、
他のビットの容量値を規定する可変容量部のうち、少なくとも１つが、前記第２可変容量素子及び前記第２固定容量素子を備えた前記第２の可変容量部である、ことを特徴とする請求項１に記載の可変容量回路。
【請求項３】
前記複数の第１可変容量素子の複数の可動電極部は、前記第１固定容量素子の固定電極部に弾性支持されている、ことを特徴とする請求項１または２に記載の可変容量回路。
【請求項４】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子は、同じ駆動電圧により同時に駆動される、ことを特徴とする請求項１乃至３の何れか一項に記載の可変容量回路。
【請求項５】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、同じバネ定数を有することを特徴とする請求項１乃至４の何れか一項に記載の可変容量回路。
【請求項６】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、誘電体を介した固定電極との距離が同じであることを特徴とする請求項１乃至５の何れか一項に記載の可変容量回路。
【請求項７】
前記第１の可変容量部に含まれる前記複数の第１可変容量素子の複数の可動電極部は、誘電体を介した固定電極との対向面積が同じであることを特徴とする請求項１乃至６の何れか一項に記載の可変容量回路。
【請求項８】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもつ第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、を有する可変容量回路と、
前記信号線路及び前記可変容量回路に接続された可変インダクタンスと、
を有することを特徴とするインピーダンス整合回路。
【手続補正書】
【提出日】平成28年5月30日(2016.5.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもち、前記複数の第１可変容量素子の数よりも少ない第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、
を有することを特徴とする可変容量回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
信号線路に接続し駆動電圧に応じて第１容量値または前記第１容量値よりも大きい第２容量値をもつ複数の第１可変容量素子と、前記複数の第１可変容量素子に直列に接続した第１固定容量素子と、を備えた第１の可変容量部と、
前記信号線路に接続し前記駆動電圧に応じて前記第１容量値または前記第２容量値をもち、前記複数の第１可変容量素子の数よりも少ない第２可変容量素子と、前記第２可変容量素子に直列に接続した第２固定容量素子と、を備えた第２の可変容量部と、を有する可変容量回路と、
前記信号線路及び前記可変容量回路に接続された可変インダクタンスと、
を有することを特徴とするインピーダンス整合回路。
【国際調査報告】
2014038086.tif 000013
2014038086.tif 000014
2014038086.tif 000015
2014038086.tif 000016