【事件の表示】
　特願２０１４−　　４１７２「二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法」拒絶査定不服審判事件〔平成２６年　７月２４日出願公開、特開２０１４−１３５４９４、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年１月１４日（パリ条約による優先権主張２０１３年１月１４日（以下「本願優先日」という。）、韓国）の出願であって、平成３０年１月２４日付けで拒絶理由通知がされ、同年５月１日付けで手続補正がされ、同年７月３日付けで最後の拒絶理由通知がされ、同年１０月３日付けで手続補正がされ、平成３１年３月１２日付けで平成３０年１０月３日付けの手続補正が却下されるとともに拒絶査定（原査定）がされた。
これに対し、令和１年７月１２日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年９月１９日に前置報告がされ、同年１２月１０日に請求人から前置報告に対する上申がされ、令和２年５月２７日付けで拒絶理由通知がされ、同年７月１７日付けで手続補正がされたものである。
第２　本願発明
　本願請求項１−１５に係る発明（以下、それぞれ「本願発明１」−「本願発明１５」という。）は、令和２年７月１７付けの手続補正で補正された特許請求の範囲の請求項１−１５に記載された事項により特定される発明であり、本願発明１及び本願発明９は以下のとおりの発明である。
「【請求項１】
　第１導電型にドーピングされたドリフト領域を持つ基板と、
　前記基板の上面を垂直にエッチングして形成された長方形のトレンチと、
　前記トレンチ内部の側壁に沿って配された長方形リング状のゲートと、
　前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、
　前記基板の上面に形成された第１導電型の第１ソース領域と、
　前記トレンチの底面に形成された第１導電型の第２ソース領域と、
　前記第１ソース領域と前記ドリフト領域との間に形成され、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域と、
　前記第２ソース領域と前記ドリフト領域との間に形成された第２導電型の第２ウェル領域と、を備え、
　前記ソース電極と前記第１ソース領域との間にオーミックコンタクトを提供するために、前記第１ウェル領域と前記ソース電極との間に、前記第１ソース領域と水平方向に並列して配された第１オーミックコンタクト層と、
　前記ソース電極と前記第２ソース領域との間にオーミックコンタクトを提供するために、前記第２ソース領域の中心部で前記第２ソース領域と隣接して、且つ前記第２ソース領域と水平方向に並列して配された第２オーミックコンタクト層と、をさらに含み、
　前記第１ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり、
　前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する半導体素子。」
「【請求項９】
　第１導電型にドーピングされた下部領域と、前記下部領域上の第１導電型にドーピングされたドリフト領域と、を含む基板の上面を垂直にエッチングして長方形のトレンチを形成する段階と、
　前記基板の上面及び前記トレンチの底面を第２導電型にドーピングし、第１ウェル領域と第２ウェル領域とをそれぞれ形成する段階と、
　前記第１ウェル領域及び前記第２ウェル領域上に、第１導電型にドーピングされた第１ソース領域と第２ソース領域とをそれぞれ形成する段階と、
　前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿ってゲート酸化膜を形成する段階と、
　前記トレンチの底面のエッジ及び前記トレンチの内部側壁に沿って前記ゲート酸化膜上に長方形リング状のゲートを形成する段階と、を含み、
　前記第１ウェル領域と前記第２ウェル領域とをそれぞれ形成する段階が、
　前記トレンチの底面の中心部のみ露出され、底面のエッジが遮られるように前記トレンチの内部側壁を取り囲むマスクを形成する段階と、
　前記基板の上面を第２導電型にドーピングして前記第１ウェル領域を形成し、前記トレンチの露出された底面を第２導電型にドーピングして前記第２ウェル領域を形成する段階と、を含み、
　前記第１ソース領域と前記第２ソース領域とをそれぞれ形成する段階が、
　前記マスクの厚さを増大させて前記第２ウェル領域のエッジ部分を前記マスクで覆って遮る段階と、
　前記基板の上面にある前記第１ウェル領域を第１導電型にドーピングして前記第１ソース領域を形成し、前記第２ウェル領域が前記第２ソース領域の下部面及び側面を全体的に取り囲むように、前記第２ウェル領域の露出された中心部を第１導電型にドーピングして前記第２ソース領域を形成する段階と、を含み、
　前記第１ソース領域の端領域と前記第２ソース領域の中心部とをそれぞれ第１導電型にドーピングして、前記第１ソース領域と水平方向に並列する第１オーミックコンタクト層と前記第２ソース領域と水平方向に並列する第２オーミックコンタクト層とをそれぞれ形成する段階をさらに含み、
　前記第１ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり、
　前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する半導体素子の製造方法。」
　なお、本願発明２−８、１０−１５の概要は以下のとおりである。
　本願発明２−８は、本願発明１を減縮した発明である。
　本願発明１０−１５は、本願発明９を減縮した発明である。
第３　引用文献、引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された引用文献１（特開２００２−１４１５０５号公報）には、図面とともに次の事項が記載されている。
（１）「【特許請求の範囲】
【請求項１】第１導電型の高抵抗層表面に配置された第２導電型のベース領域と、前記ベース領域中に配置された第１導電型のソース領域とを備えた複数のセルを有する電界効果トランジスタであって、
前記高抵抗層には段差が形成され、前記セルの一部は前記段差の上側表面に配置され、残りのセルは段差の下側表面に配置され、
前記段差の上側表面に配置された上側セルの数は、前記段差の下側表面に配置された下側セルの数に比して多くなるように構成された電界効果トランジスタ。
・・・（略）・・・
【請求項３】前記上側セルは前記高抵抗層表面に点在して配置され、
前記段差は、点在する前記上側セルのそれぞれの周囲を取り囲むように配置され、前記ゲート絶縁膜及び前記ゲート電極膜は、前記上側セルの周囲を取り囲むように配置されたことを特徴とする請求項１又は請求項２のいずれか１項記載の電界効果トランジスタ。
【請求項４】前記下側セルのベース領域は、その平面形状が円形であることを特徴とする請求項１乃至請求項３のいずれか１項記載の電界効果トランジスタ。」
（２）「【００１０】
【課題を解決するための手段】・・・（略）・・・
【００１１】」本発明の電界効果トランジスタによれば、高抵抗層に形成された段差にゲート絶縁膜及びゲート電極を配置すると、上側セルにおいては、段差側面のゲート絶縁膜及びゲート電極に面した部分のベース領域がチャネル領域となるので、ベース領域の表面上にチャネル領域分の面積を確保する必要がない。
【００１２】このため、ベース領域表面の外周部分にチャネル領域が形成されるため、互いに隣接するセルの間隔を、チャネル領域分だけ大きくする必要があるセル構造に比して、互いに隣接するセルの間隔を狭めることができ、従来に比して多数のセルを高抵抗層表面に配置することができる。
【００１３】その結果、本発明の
上側セルは、従来に比して多数配置することができ、下側セルよりもその数が多くなっており
【００１４】なお、上述した構成の電界効果トランジスタにおいては、下側セルの平面形状を矩形にすることも考えられるが、この場合には、矩形の下側セルの角部に電界が集中するため、耐圧が低くなってしまうという問題がある。
【００１５】そこで、本発明の電界効果トランジスタでは、
少なくとも下側セルの平面形状を円形にしている
（３）「【００１８】
【発明の実施の形態】以下で図面を参照し、本発明の電界効果トランジスタを説明する。図１(ｂ)は本発明の電界効果トランジスタの平面図であり、図１(ａ)は、図１(ｂ)のＡ−Ａ線断面図に対応している。図１(ａ)、(ｂ)の符号１は本発明の一例の電界効果トランジスタを示している。
【００１９】この電界効果トランジスタ１は、
ｎ+型のシリコン基板１１を有している
シリコン基板１１表面には
ｎ型
高抵抗層１２が形成されている
【００２０】
高抵抗層１２の表面には、円形の孔が千鳥格子状に配置されている。各円形孔からは、６本の直線状の溝が放射状に突出している
【００２１】
高抵抗層１２の表面は、４個の直線状の溝と、２個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られるが、複数に仕切られた領域の高抵抗層１２の表面と、円形孔の底面とには、それぞれ上側セル５１、下側セル５２が配置されている
【００２２】
上側セル５１は、高抵抗層１２の表面にｐ型
上側ベース領域２９を有している
上側ベース領域２９表面の中央領域には
ｐ+型
その平面形状が略六角形の上側ソースコンタクト領域３８が配置されている
上側ベース領域２９表面の外縁部には、ｎ型
上側ソース領域４３が配置されている
【００２３】他方、
下側セル５２は、円形孔の底部に位置する高抵抗層１２の表面に配置され、ｐ型
下側ベース領域２８を有している。下側ベース領域２８は、平面形状が円形に形成され
下側ベース領域２８表面の中央領域には
ｐ+型
平面形状が円形の下側ソースコンタクト領域３９が配置されている
【００２４】
下側ソースコンタクト領域３９の外縁部には、ｎ型
下側ソース領域４４が配置されており
【００２５】
円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域４４の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置されている
【００２６】上側ゲート絶縁膜３１1、下側ゲート絶縁膜３１2及び下地酸化膜３３の表面には、ポリシリコンからなるゲート電極膜２２が配置されている。この
ゲート電極膜２２は
円形孔と、直線状の溝の全てにわたって網目状に配置されている
【００２７】このゲート電極膜２２上には、ゲート電極膜２２を被覆するように層間絶縁膜４５が配置されている。ソース領域４３、４４と、ソースコンタクト領域３８、３９と、層間絶縁膜４５の表面には、Ａｌからなるソース電極膜４６が配置されている。このソース電極膜４６は、ソース領域４３、４４及びソースコンタクト領域３８、３９と接触し、電気的に接続されるとともに、層間絶縁膜４５により、ゲート電極膜２２と絶縁された状態にある。
【００２８】シリコン基板１１の裏面全面には、シリコン基板１１とオーミック接合をとる金属膜からなるドレイン電極膜４７が配置されている。このドレイン電極膜４７は、シリコン基板１１を介して高抵抗層１２と電気的に接続されている。」
（４）「【００２９】
上述した構成の電界効果トランジスタ１の製造工程
・・・（略）・・・
【００３３】次いで、レジスト膜７１を除去した後、ＰＳＧ膜１８及び下地酸化膜１７をマスクにして、開口部８２から露出する
高抵抗層１２をエッチングし、高抵抗層１２に溝８３を形成する
この溝８３は
千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている
【００３４】次に、図示しない基板の周縁部分のＰＳＧ膜１８と、下地酸化膜１７とを除去した後に、熱酸化法により、シリコン酸化膜１９を０．０５μｍの厚みに堆積させる。この
シリコン酸化膜１９は、溝８３の内部底面及び側面を覆っていてゲート酸化膜として機能する
シリコン酸化膜１９の表面に
ポリシリコン層２０を
堆積させる
図７
【００３５】
次に
ポリシリコン層２０の表面にＰＳＧ膜２１を
堆積させる
図８
次いで、ＰＳＧ膜２１を所定時間エッチングする
溝内部に形成されたポリシリコン層２０の側面に位置するＰＳＧ膜２１が残存する
図９
【００３６】
次に、ポリシリコン層２０を所定時間エッチングすると
ポリシリコン層は円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存し、溝の内部底面の中央には開口８４が形成される
残存したポリシリコン層をゲート電極膜と称し
このゲート電極膜２２は
円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されている
【００３７】次いで、基板表面にｐ型不純物を照射する。すると、図１１に示すように、ｐ型不純物は開口８４と、その直下のシリコン酸化膜１９を介して溝の底部中央で露出する高抵抗層１２の表面に注入され、ｐ型注入層２６が形成される。
【００３８】
次に、シリコン酸化膜１９、ＰＳＧ膜１８及びＰＳＧ膜２１を所定時間エッチングすると、ＰＳＧ膜１８及びＰＳＧ膜２１は完全に除去されるとともに、シリコン酸化膜１９も大部分が除去される
残存したシリコン酸化膜
上側ゲート絶縁膜
下側ゲート絶縁膜
【００３９】次いで、表面に所定量のｐ型不純物を照射する。すると、そのｐ型不純物は高抵抗層１２の表面に注入され、ｐ型注入層２５が形成される。このｐ型不純物は溝の底部に形成されたｐ型注入層２６にも注入され、このｐ型注入層２６には、二度目のｐ型不純物注入がなされるので、その不純物濃度は、高抵抗層１２表面のｐ型注入層２５の表面濃度よりも高濃度になる(図１３)。
【００４０】次に、熱処理をすると、ｐ型注入層２５、２６でｐ型不純物が拡散し、高抵抗層１２の表面には上側ベース領域２９が形成されるとともに、円形孔の底部の高抵抗層１２表面には、表面形状が円形になる下側ベース領域２８が形成される。このとき上側ベース領域２９の外縁部分は溝の側面に達し、下側ベース領域２８の外縁部分は、溝の外周よりも内側に位置している。この状態における平面図を図２６に示す。また、図１４に、図２６のＥ−Ｅ線断面図を示す。
【００４１】次いで、セル領域の上側ベース領域２９の表面に熱酸化法で下地酸化膜３３を成膜する(図１５)。その後、上側のベース領域２９及び下側のベース領域２８の中央部分にそれぞれ開口８７、８６を有するレジスト膜７３を形成する。
【００４２】この状態でｐ型不純物をレジスト膜７３表面に照射すると、ｐ型不純物は上述の開口８７、８６を介して上側のベース領域２９及び下側のベース領域２８の中央部分にそれぞれ注入され、それぞれの表面にｐ型注入層３６、３５が形成される(図１６)。
【００４３】次に、レジスト膜７３を除去し、熱処理すると、ｐ型不純物が拡散し、セル領域ではｐ型注入層３６、３５の形成領域に、それぞれｐ型高濃度不純物からなる上側ソースコンタクト領域３８と、下側ソースコンタクト領域３９とが形成される(図１７)。これらのソースコンタクト領域３８、３９は、その平面図を図２７に示すように、平面形状が円形になっている。なお図１７は、図２７のＦ−Ｆ線断面図に対応している。
【００４４】次いで、ソースコンタクト領域３８、３９の中央領域を被覆するレジスト膜７４を形成し、このレジスト膜７４をマスクにしてｎ型不純物を注入する。するとｎ型不純物は、図１８に示すように、上側ベース領域２９の表面に注入されてｎ型注入層４１が形成されるとともに、下側ソースコンタクト領域３９の外縁部の表面に注入されてｎ型注入層４２が形成される。
【００４５】次に、レジスト膜７４を除去し、加熱処理をすると、ｎ型注入層４１、４２のｎ型不純物が拡散し、ｎ型注入層４１、４２の形成領域に、第１、第２のソース領域４３、４４が形成される(図１９)。次いで、全面にＣＶＤ法でＰＳＧからなる層間絶縁膜４５を１μｍの厚みに成膜する(図２０)。
【００４６】次に、層間絶縁膜４５表面にレジスト膜７５を形成する。このレジスト膜７５は、セル領域においては上側ソース領域４３及び上側ソースコンタクト領域３８の形成領域と、下側ソース領域４４及び下側ソースコンタクト領域３９の形成された領域とにそれぞれ開口を有している。
【００４７】このレジスト膜７５をマスクにして、層間絶縁膜４５を所定時間エッチングすると、図２１に示すように、上側ゲート絶縁膜３１1と下地酸化膜３３がエッチングされて開口部８９、８６がそれぞれ形成され、開口部８９、８６からそれぞれ上側ソース領域４３及び上側ソースコンタクト領域３８と、下側ソース領域４４及び下側ソースコンタクト領域３９とが露出する。
【００４８】次いで、蒸着法により、表面全面にＡｌからなる金属膜７７を成膜し(図２２)、その後金属膜７７をパターニングして、ソース領域４３、４４と電気的に接続するソース電極膜４６を形成するとともに、図示しないゲート電極金属膜を形成する。このゲート電極金属膜はゲート電極膜２２と電気的に接続される膜である。その後シリコン基板１１の裏面に、シリコン基板１１とオーミック接合を形成する金属膜を蒸着し、シリコン基板１１の裏面全面にドレイン電極膜４７を成膜する(図２３)。
以上説明した工程を経て、図１に示す電界効果トランジスタ１が完成する
（５）図６に示された断面図には、垂直な溝８３が高抵抗層１２に形成されていることが見てとれる。
（６）図１、図８−１２は、以下のとおりのものである。
（７）したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「ｎ型高抵抗層表面に配置されたｐ型ベース領域と、前記ベース領域中に配置されたｎ型ソース領域とを備えた複数のセルを有する電界効果トランジスタであって、
　前記高抵抗層には段差が形成され、前記セルの一部は前記段差の上側表面に配置され、残りのセルは段差の下側表面に配置され、
　前記段差の上側表面に配置された上側セルの数は、前記段差の下側表面に配置された下側セルの数に比して多くなるように構成され、
　前記上側セルは前記高抵抗層表面に点在して配置され、
　前記段差は、点在する前記上側セルのそれぞれの周囲を取り囲むように配置され、前記ゲート絶縁膜及び前記ゲート電極膜は、前記上側セルの周囲を取り囲むように配置され、
　前記下側セルのベース領域は、その平面形状が円形であり、
　一実施の形態の電界効果トランジスタ１は、
　ｎ+型のシリコン基板１１を有し、シリコン基板１１表面には、ｎ型高抵抗層１２が形成され、
　高抵抗層１２の表面は、４個の直線状の溝と、２個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られるが、複数に仕切られた領域の高抵抗層１２の表面と、円形孔の底面とには、それぞれ上側セル５１、下側セル５２が配置され、
　高抵抗層１２の表面は、４個の直線状の溝と、２個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られ、複数に仕切られた領域の高抵抗層１２の表面と、円形孔の底面とには、それぞれ上側セル５１、下側セル５２が配置され、
　上側セル５１は、高抵抗層１２の表面にｐ型上側ベース領域２９を有し、上側ベース領域２９表面の中央領域には、ｐ+型で、その平面形状が略六角形の上側ソースコンタクト領域３８が配置され、上側ベース領域２９表面の外縁部には、ｎ型上側ソース領域４３が配置され、
　下側セル５２は、円形孔の底部に位置する高抵抗層１２の表面に、平面形状が円形のｐ型下側ベース領域２８が配置され、下側ベース領域２８表面の中央領域には、平面形状が円形のｐ+型下側ソースコンタクト領域３９が配置され、
　下側ソースコンタクト領域３９の外縁部には、ｎ型下側ソース領域４４が配置されており、
　円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域４４の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置され、
　ゲート電極膜２２は、円形孔と、直線状の溝の全てにわたって網目状に配置されており、
　ゲート電極膜２２上には、ゲート電極膜２２を被覆するように層間絶縁膜４５が配置され、ソース領域４３、４４と、ソースコンタクト領域３８、３９と、層間絶縁膜４５の表面には、ソース電極膜４６が配置され、このソース電極膜４６は、ソース領域４３、４４及びソースコンタクト領域３８、３９と接触し、電気的に接続されるとともに、層間絶縁膜４５により、ゲート電極膜２２と絶縁された状態にあり、
　高抵抗層１２の上面に形成される前記直線状の溝と前記円形孔は、千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝８３を、垂直にエッチングすることにより形成される、電界効果トランジスタ１。」
（８）また、引用文献１には、次の技術的事項が記載されていると認められる。
「上述した電界効果トランジスタ１の製造工程であって、シリコン酸化膜１９の表面にポリシリコン層２０を堆積させ（図７）、次に、ポリシリコン層２０の表面にＰＳＧ膜２１を堆積させ（図８）、次いで、ＰＳＧ膜２１を所定時間エッチングし、溝内部に形成されたポリシリコン層２０の側面に位置するＰＳＧ膜２１を残存させ（図９）、次に、ポリシリコン層２０を所定時間エッチングして、ポリシリコン層を円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存させ、溝の内部底面の中央には開口８４が形成され、残存したポリシリコン層をゲート電極膜と称し、このゲート電極膜２２は、円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されており（図１０）、その後、ＰＳＧ膜１８及びＰＳＧ膜２１を完全に除去するとともに、シリコン酸化膜１９も大部分を除去し、残存したシリコン酸化膜をゲート絶縁膜とする（図１２）、電界効果トランジスタ１の製造工程。」
２．引用文献２について
　また、原査定の拒絶の理由に引用された引用文献２（特開昭６２−３７９６５号公報）には、図面とともに次の事項が記載されている。
（１）「DSA　MOS　は二重拡散によりチャンネルを形成するもので、ゲート酸化膜5aを介して形成された格子状のゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介してチャンネル領域を形成するだめの不純物拡散（ｐ型半導体層４）と、ソース領域を形成するだめの不純物拡散（ｎ＋　型型半導体層８）とを行っているのが特徴である。・・・（略）・・・ゲート電極形状は格子状のものとストライプ状のものとが一般的であるが、ここでは格子状のものを示す。」（第２頁右上欄第７行〜左下欄第２行）
（２）「第４図は本発明による縦形半導体装置のさらに他の実施例の構成を示す断面図であるが、第２絶縁膜および金属電極膜は省略してある。ｎオンｎ＋構造の半導体基体をｎ＋型半導体基板１とｎ型半導体層２をもって構成し、ｎ型半層２の主面には凹所を形成する。このｎ型半導体層２の主面および凹所の表面にはゲート絶縁酸化膜５ａを形成するとともに主面上に第１多結晶シリコン膜6aを形成し、凹所の側面には第２多結晶シリコン膜6bを形成する。さらに、これら多結晶シリコン膜6aおよび6bをインプラマスクとして不純物の注入を行ない、チャンネル領域を構成するｎ型半導体層４およびソース領域を構成するｎ＋型半導体層８を形成するとともに凹所の底部にもｎ型半導体層12とｎ＋型半導体層13形成する。
　本例においては、ｎ型半導体層２の主面と凹所の側面にまたがってチャンネル領域が形成されるとともに凹所の底部にもチャンネル領域が形成されているためチャンネル幅はきわめて長くなり、電流容量は著しく大きくなる。
　本発明は上述した実施例に限定されるものではなく、幾多の変更や変形を加えることができる。例えば上述した実施例ではゲート電極材料を多結晶シリコンとしたがこれに限られるものではなく、Mo、Ni、Ti、Cr等の高融点金属や、モリブデンシリサイド、ニッケルシリサイド、白金シリサイド等の高融点金属でもよい。また、ｎ型半導体層とｎ型半導体層の導電型は反対としてもよい。また、上述した実施例では断面形状が矩形またはＵ字状の凹所を形成したがＶ字状の凹所とすることもできる。」（第５頁左下欄第９行〜右下欄第１９行）
３．引用文献３について
　また、原査定の拒絶の理由に引用された引用文献３（特表２００８−５３２３２７号公報）には、図面とともに次の事項が記載されている。
「【００２８】
　図５は、誘電体スペーサ５９を形成する付加的な処理ステップ後のデバイス１０の高拡大部分断面図を示す。一実施例において、台座スタック構造５６と第１誘電体層４１の上に窒化ケイ素被膜を蒸着する。一例として、化学的蒸着技術を使用して、厚み約０．１ミクロンの窒化ケイ素被膜が蒸着される。次に、従来の異方性エッチバックステップを使用して、窒化ケイ素層の側壁または垂直表面６８上の部分を残しながら窒化ケイ素層の台座スタック構造５６および第１誘電体層４１上の部分を除去して、誘電体スペーサ５９を形成する。他の実施例において、ドープ領域４７は、上記で説明したような角度をつけた注入条件を使用して、製作のこの段階で形成される。一実施例において、注入されたドーパントは同段階で続いて活性化・拡散もされ、台座スタック５６の下に横方向の拡散を提供する。
【００２９】
　続いてさらなるステップにおいて、酸化ケイ素ウェットエッチングを使用して誘電体層４１の開口部７０内の部分を除去する。一例として、誘電体層４１をエッチングするために、希釈フッ化水素酸（例えば、５０：１）が使用される。典型的な実施例において、誘電体スペーサ５９の下から誘電体層４１の材料の下を切り落とす、または材料を除去して陥凹部分７４を形成するために、エッチング時間が延長される（例えば、８から１５分）。この方式で誘電体層４１を陥凹させることにより、本体領域３１に形成されたチャネル４５（図１に示す）が確実に半導体層１４内に延在し、チャネル電流をより効率的に流すことができるようになる。典型的な実施例において、部分７４は、約０．１ミクロン未満の距離だけ誘電体スペーサ５９の下に陥凹する。続いて開口部７０内の主要面１８において、熱酸化ケイ素が約０．０１２５ミクロンの厚みまで成長され、ゲート誘電体層４３を形成する。
【００３０】
　図６は、付加的な処理後のデバイス１０の高拡大部分断面図を示す。半導体製品５７１の共形層は、デバイス１０の上に約０．１ミクロンから約０．１５ミクロンの厚みまで蒸着される。続いて、開口部７０および半導体製品５７１の共形層を介して主要面１８にホウ素ドーパントが導入され、本体領域３１にｐ型ドーパントを提供する。一例として、半導体製品５７１の共形層は非ドープポリシリコンを含み、ホウ素はその非ドープポリシリコンを介して半導体層１４に注入される。領域３１は、それぞれ約１．０×１０１３原子／ｃｍ２のドーズ量を有する最低でも２つのイオン注入物によってドープされ、５０ボルトデバイスにはそれぞれ約４５ＫｅＶおよび１００ＫｅＶのエネルギーを有する２つの注入物が適している。
【００３１】
　図７は、さらなる処理後のデバイス１０の高拡大部分断面図を示す。続いて、半導体製品５７１の共形層の上に半導体製品の第２共形層が蒸着され、両方の層をエッチングしてスペーサゲート５７を提供する。一例として、半導体製品の第２共形層は、約０．２ミクロンのｎ型ポリシリコンを含み、イオン注入またはその他のドーピング技術を使用して、蒸着工程中または後にこれをドープしてよい。スペーサゲート５７が形成された後、スペーサゲート５７の表面およびゲート酸化物４３の露出された部分に、追加で０．０１５ミクロンのゲート誘電体（例えば、酸化ケイ素）を加える。
【００３２】
　一実施例において、スペーサ５７を形成するエッチングステップは、保護層５４（図６）および誘電体スペーサ５９の上部の露出も行う。続いて、保護層５４が除去され、誘電体スペーサ５９の上部がスペーサゲート５７と導電層５３との間から除去されるように、保護層５４および誘電体スペーサ５９の上部をエッチングし、これにより、導電層５３とスペーサゲート５７との間には間隙が残る。
【００３３】
　さらなるステップにおいて、ポリシリコン等の導電性材料が蒸着され、導電接続部分７７を提供する。導電接続部分７７は、保護層５４および誘電体スペーサ５９の部分を除去する際に形成された間隙を埋め、スペーサゲート５７を導電層５３に連結、または電気的に接続する。続いて、導電接続部分７７をドープするため、および、ソース領域３３にドーパントを提供するために、ｎ型ドーピングステップが行われる。典型的な実施例において、このドーピングステップには、８０ＫｅＶの注入エネルギーで、３．０×１０１５原子／ｃｍ２ドーズ量のヒ素注入が使用される。」
４．引用文献４について
　また、原審の補正の却下の決定において引用された引用文献４（特開２００２−１８４９８０号公報）には、図面とともに次の事項が記載されている。
（１）「【００４７】ストライプ状のトレンチ121 の端に近い部分はドレイン部であり、その部分のトレンチ121 内には、トレンチ底部のｎ+ ドレイン領域に接続された多結晶シリコンのドレイン接続導体（119 後出）があり、その上にドレイン電極112 が接触している。点線で囲んだトレンチ121 の中央部分はゲート電極部であり、トレンチ内の多結晶シリコンのゲート電極（110 後出）をつなぐランナー部分110aがシリコン基板上に絶縁膜を介して走り、その端の部分でゲート金属電極113 が接触している。
【００４８】二本のトレンチ121 間には高濃度のｎ+ ソース領域（103 後出）が形成されており、その上にソース電極111 が接触している。図１（ａ）、（ｂ）はそれぞれ図２のＡ−Ａ線に沿ったドレイン部、Ｂ−Ｂ線に沿ったゲート電極部の断面図である。図１（ａ）のドレイン部では、ｐ型シリコン基板101 の表面層にｐベース領域102 が形成され、そのｐベース領域102 の表面層にｎ+ ソース領域103 とｐ+ コンタクト領域108 とが形成されている。ｎ+ ソース領域103 の表面から掘り下げられたトレンチ121 があり、そのトレンチ121 の深い部分の側壁部分から底部にかけてｐボディ領域106 、ｎ- 拡張ドレイン領域105 が形成されている。トレンチ121 の底部には、ｎ+ ドレイン領域104 が形成されている。
【００４９】ｐベース領域102 に対向する部分のトレンチ121 内にはゲート酸化膜109 を挟んで多結晶シリコンのゲート電極110 が設けられており、ｎ+ ドレイン領域104の表面に接触して設けられたドレイン接続導体119 とは層間絶縁膜118 で隔てられている。ｎ+ ソース領域103 とｐ+ コンタクト領域108 との表面には共通に接触するソース電極111 が、またドレイン接続導体119 上にはドレイン電極112 が設けられている。114 はトレンチ121 の下部に形成された厚い酸化膜である。
【００５０】図１（ｂ）のゲート電極部では、ゲート電極110 が、ｐ型基板101 の表面上からトレンチ121 の側壁、底面を伝って再び基板表面に達し、更に厚い酸化膜124を介して延び、そのランナー部110aに接触して設けられたゲート金属電極113 が見られる。各部の寸法、不純物濃度等は、一例として次のような値とする。
【００５１】トレンチ121 の深さ６μm 、幅５μm。ｐボディ領域106 の側壁からの拡散深さ２μm、側壁表面濃度１×１０16cm-3。ｎ- 拡張ドレイン領域105 の側壁からの拡散深さ１μm、側壁表面濃度１×１０17cm-3。厚い酸化膜114 の厚さ０．６μm 。トレンチ底面のｎ+ ドレイン領域104の拡散深さ０．２μm、表面濃度１×１０20cm-3。ゲート酸化膜109 の厚さ０．０５μm 。ｐベース領域102 の拡散深さ１μm 、表面濃度１×１０18cm-3。ｎ+ ソース領域103 の拡散深さ０．２μm、表面濃度１×１０20cm-3。ｐ+ コンタクト領域108 の拡散深さ０．５μm 、表面濃度１×１０20cm-3。」
（２）「【００７５】半導体基板401 表面を掘り下げたトレンチ421 、422 の底面近くにゲート酸化膜409 を介してゲート電極410 を設け、ｎ+ ドレイン領域404 は基板上部に、ｎ+ ソース領域403 は第二トレンチ422 の底部のｐベース領域402 内に設けている。第一トレンチ421 の側壁部分をｎ- 拡張ドレイン領域405 とし、パワーＭＯＳＦＥＴの耐圧構造として利用している。420 はｎ+ ソース領域403 とソース電極411 とをつなぐ多結晶シリコンのソース接続導体である。412 はドレイン電極である。
【００７６】実施例２のＴＬＰＭ／Ｓの図４（ａ）と違っている点は、第二トレンチ422 底部のｐベース領域402 内にｐ+ コンタクト領域408 が設けられ、そのｐ+ コンタクト領域408 とソース電極411 とが多結晶シリコンのｐ+ 接続導体425 で接続されている点である。このＴＬＰＭ／Ｓにおいてもトレンチ421 、422 を設け、電流経路を縦方向とすることにより、単位面積あたりのオン抵抗が小さくなり、また耐圧設計が容易になる等のメリットは同じように得られる。
【００７７】図９（ａ）、（ｂ）および１０（ａ）、（ｂ）は、図８に示した実施例１のトレンチ型ラテラルＭＯＳＦＥＴの変形例の断面図である。図９（ａ）、（ｂ）は、ｎ+ ソース領域403 が第二トレンチ422 の側壁まで形成されているものであり、チャネルは第二トレンチ422 の側壁のみに形成されるものである。図９（ａ）は、ｎ+ ソース領域403 とｐ+ コンタクト領域408 とが、半導体基板401 内に直接形成されているものであり、図９（ｂ）は、ｎ+ ソース領域403 とｐ+ コンタクト領域408 とが、ｐベース領域402 内に形成されている。このようにｎ+ ソース領域403 とｐ+ コンタクト領域408 とが、ｐベース領域402 内に形成されていると、耐圧が向上する点と単位ＭＯＳＦＥＴ間の電気的特性のバラツキを小さくできる点で好ましい。」
５．その他の文献について
　また、前置報告書において引用された引用文献５（特開２００５−７２３５６号公報）には、図面とともに次の事項が記載されている。
（１）「【００２９】
　図１は、本発明のＭＯＳＦＥＴを示す断面図である。本発明のＭＯＳＦＥＴは、ドレイン領域２と、チャネル層３と、トレンチ４と、ゲート酸化膜５と、ゲート電極７と、一導電型不純物領域８と、ソース領域９と、ボディコンタクト領域１０と、層間絶縁膜１１と、ソース電極１２と、ドレイン電極１３とから構成される。
【００３０】
　ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層からなるドレイン領域２を設け、その表面にｐ型の不純物を拡散してチャネル層３を設ける。
【００３１】
　
トレンチ４は、チャネル層３のドレイン領域２まで達しない深さに設けられ
平面形状においては
複数のストライプ状に設けられる
【００３２】
　
トレンチ４側壁にはポリシリコンでサイドウォールを形成し、これをゲート電極７とする
サイドウォール形状である
【００３３】
　ｎ型不純物領域８は、開口部ＯＰ直下の、トレンチ４とドレイン領域２間に設けられ、一部はドレイン領域２に達している。ドレイン領域２よりも不純物濃度が高く且つソース領域９と同等かそれ以下の、例えば、２×１０１４ｃｍ−３程度の不純物濃度を有する。また、ｎ型不純物領域８は、開口部ＯＰよりも広く設けられる。さらに、図示は省略するがトレンチ４底部からトレンチ４側壁まで覆って設けられてもよい。
【００３４】
　ソース領域９は、トレンチ４に隣接したチャネル層３表面に設けられたｎ＋型領域であり、ボディコンタクト領域１０は、隣り合うソース領域９間のチャネル層３表面に設けられたｐ＋型領域である。
【００３５】
　層間絶縁膜１１は、開口部ＯＰおよびトレンチ４内部に埋設された絶縁膜であり、ゲート電極７上を覆って設けられる。基板表面にはソース領域９およびボディコンタクト領域１０にコンタクトするソース電極１２が設けられ、基板裏面には金属蒸着によりドレイン電極１３が設けられる。
【００３６】
　図１（Ｂ）には、トレンチ４付近の拡大図を示す。図の如く、本実施形態ではチャネル層３よりも浅いトレンチ４底部にｎ型不純物領域８が設けられ、ｎ型不純物領域８がドレイン領域２に達している。また、ｎ型不純物領域８の端部は、ゲート絶縁膜５を介してゲート電極７の一部と重畳して形成される。これにより、ゲート電極７にゲート電圧が印加されると、
ソース領域９からｎ型不純物領域８のチャネル層３に、トレンチ４に沿って破線のごとくチャネルＣＨが形成される
【００３７】
　チャネル層３の深さおよびトレンチ４の幅を従来構造（図８）と同じと仮定すると、本実施形態ではトレンチ４が浅い分、チャネルＣＨの長さを低減できる。すなわち、ＭＯＳＦＥＴのオン抵抗のチャネル抵抗成分を低減できる。
【００３８】
　また、トレンチ４を浅くすることで、ゲート−ソース間容量Ｃｇｓも低減できる。図１（Ａ）の如くソース電極１２はボディコンタクト領域１０を介してチャネル層３ともコンタクトしているので、ゲート−ソース間容量Ｃｇｓは、チャネルＣＨとゲート電極７間の容量として考えられる。つまり、チャネルＣＨの長さが短くなることで、ゲート−ソース間容量Ｃｇｓを低減できる。更に、トレンチ４の底部で発生するゲート−ドレイン間容量Ｃｇｄも、ゲート電極７の開口部ＯＰ部分の容量が無くなるため、低減することができる。」
（２）「【００５２】
　
第３工程
トレンチ側壁にサイドウォール形状にゲート電極を形成する工程
【００５３】
　まず、図４（Ａ）の如く、
全面にノンドープのポリシリコン６を堆積し
【００５４】
　次に図４（Ｂ）の如く、その後全面に堆積したポリシリコン層６を
マスクなしでドライエッチして、トレンチ４側壁にサイドウォールを形成する
これをゲート電極７とする
（３）図１、図４は、以下のとおりのものである。
（４）引用文献５の上記記載及び図１、４からみて、当該引用文献５には、「トレンチ４が、チャネル層３のドレイン領域２まで達しない深さに設けられ、平面形状においては複数のストライプ状に設けられ、トレンチ４の側壁にサイドウォール形状のゲート電極７が形成され、トレンチ４の開口部に形成されたソース領域９からｎ型不純物領域８のチャネル層３に、トレンチ４に沿って側壁から底部を介してチャネルＣＨが形成されている構成のトレンチ構造ＭＯＳＦＥＴの発明が記載されており、当該ゲート電極７の形状は、トレンチ４の側壁に対向する面は平らであり、トレンチ４の中心部に向かう面は、ゲート電極７の幅が上部方向に沿って徐々に細くなる曲面状を有する」という技術的事項、及び「トレンチ４の側壁にサイドウォール形状にゲート電極７を形成する第３工程において、全面にポリシリコン６を堆積し、マスクなしでドライエッチングすることでトレンチ４の側壁にサイドウォールを形成し、これをゲート電極７とする」という技術的事項が記載されていると認められる。
第４　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ア　引用発明における「電界効果トランジスタ」、「ｎ型」、「ｐ型」、「ｎ型高抵抗層１２」、「シリコン基板１１」、「ゲート電極膜２２」、「シリコン酸化膜からなるゲート絶縁膜」、「上側ソース領域４３」、「下側ソース領域４４」、「上側ベース領域２９」、「下側ベース領域２８」、「上側ソースコンタクト領域３８」、「下側ソースコンタクト領域３９」、「ソース電極膜４６」は、それぞれ、本願発明１における「半導体素子」、「第１導電型」、「第２導電型」、「ドリフト領域」、「基板」、「ゲート」、「ゲート酸化膜」、「第１ソース領域」、「第２ソース領域」、「第１ウェル領域」、「第２ウェル領域」、「第１オーミックコンタクト層」、「第２オーミックコンタクト層」、「ソース電極」に相当する。
　引用発明における、「『直線状の溝』と『円形孔』とで構成されている『溝８３』」は、本願発明１における「トレンチ」に相当する。
イ　引用発明では、「ゲート電極膜２２は、円形孔と、直線状の溝の全てにわたって網目状に配置されて」いるから、本願発明１と引用発明とは、「前記トレンチ内部の側壁に沿って配された」「ゲート」を備える点で共通する。
ウ　引用発明では、「円形孔及び直線状の溝の内部側面から、それぞれの内部底面に位置する下側ソース領域４４の一部までは、シリコン酸化膜からなるゲート絶縁膜が配置され」るから、本願発明１と引用発明とは、「前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜」を備える点で一致する。
エ　引用発明では、「上側セル５１は、高抵抗層１２の表面にｐ型上側ベース領域２９を有し」、「上側ベース領域２９表面の外縁部には、ｎ型上側ソース領域４３が配置され」るから、本願発明１と引用発明とは、「前記第１ソース領域と前記ドリフト領域との間に形成され、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域」を備える点で一致する。
オ　引用発明では、「『上側ベース領域２９表面の中央領域』には、『上側ソースコンタクト領域３８が配置され』」、「ソース領域４３、４４と、ソースコンタクト領域３８、３９と、層間絶縁膜４５の表面には、ソース電極膜４６が配置され、このソース電極膜４６は、ソース領域４３、４４及びソースコンタクト領域３８、３９と接触し、電気的に接続される」から、本願発明１と引用発明とは、「ソース電極と前記第１ソース領域との間にオーミックコンタクトを提供するために、前記第１ウェル領域と前記ソース電極との間に、第１オーミックコンタクト層」をさらに含む点で共通する。
カ　引用発明では、「『下側ベース領域２８表面の中央領域』には、『ｐ+型下側ソースコンタクト領域３９が配置され』」、「ソース領域４３、４４と、ソースコンタクト領域３８、３９と、層間絶縁膜４５の表面には、ソース電極膜４６が配置され、このソース電極膜４６は、ソース領域４３、４４及びソースコンタクト領域３８、３９と接触し、電気的に接続される」から、本願発明１と引用発明とは、「前記ソース電極と前記第２ソース領域との間にオーミックコンタクトを提供するために、前記第２ソース領域の中心部で前記第２ソース領域と隣接する第２オーミックコンタクト層」をさらに含む点で共通する。
キ　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
＜一致点＞
「第１導電型にドーピングされたドリフト領域を持つ基板と、
　前記基板の上面を垂直にエッチングして形成されたトレンチと、
　前記トレンチ内部の側壁に沿って配されたゲートと、
　前記トレンチの側壁と前記ゲートとの間、及び前記トレンチの底面と前記ゲートとの間にそれぞれ配されたゲート酸化膜と、
　前記基板の上面に形成された第１導電型の第１ソース領域と、
　前記トレンチの底面に形成された第１導電型の第２ソース領域と、
　前記第１ソース領域と前記ドリフト領域との間に形成され、第１導電型と電気的に逆の第２導電型にドーピングされた第１ウェル領域と、
　前記第２ソース領域と前記ドリフト領域との間に形成された第２導電型の第２ウェル領域と、を備え、
　前記ソース電極と前記第１ソース領域との間にオーミックコンタクトを提供するために、前記第１ウェル領域と前記ソース電極との間に、第１オーミックコンタクト層と、
　前記ソース電極と前記第２ソース領域との間にオーミックコンタクトを提供するために、前記第２ソース領域の中心部で前記第２ソース領域と隣接する第２オーミックコンタクト層と、をさらに含む、
　半導体素子。」
＜相違点＞
＜相違点１＞
　本願発明１は、「長方形のトレンチ」、「長方形リング状のゲート」という構成を備えるのに対し、引用発明は、それぞれ「千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝８３」、「ゲート電極膜２２は、円形孔と、直線状の溝の全てにわたって網目状に配置されており」、という構成を備え、本願発明１の上記のような構成を備えていない点。
　また、本願発明１は、「前記第１ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」という構成を備えるのに対し、引用発明は、「上側セル５１は、高抵抗層１２の表面にｐ型上側ベース領域２９を有し」、「上側ベース領域２９表面の外縁部には、ｎ型上側ソース領域４３が配置され」という構成を備え、「『４個の直線状の溝と、２個の円形孔とで囲まれ、平面形状が略六角形の複数の領域に仕切られ』た『上側ベース領域２０』」の周辺を切れ目なく取り囲むものであり、「千鳥格子状に配置された複数の円形孔と、各円形孔から放射状に伸びる直線状の溝とで構成されている溝８３」の周辺を切れ目なく取り囲むものではなく、本願発明１の上記のような構成を備えていない点。
＜相違点２＞
　本願発明１は、「前記第１ソース領域と水平方向に並列して配された第１オーミックコンタクト層」、「前記第２ソース領域と水平方向に並列して配された第２オーミックコンタクト層」という構成を備えるのに対し、引用発明は、「上側ソースコンタクト領域３８」、「下側ソースコンタクト領域３９」は、そのような構成を備えていない点。
相違点３＞
　本願発明１は、「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。
（２）相違点についての判断
　事案に鑑みて、上記相違点３について先に検討すると、相違点３に係る本願発明１の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成について、上記「第３」５．の引用文献５に記載されているとおり、「当該ゲート電極７の形状は、トレンチ４の側壁に対向する面は平らであり、トレンチ４の中心部に向かう面は、ゲート電極７の幅が上部方向に沿って徐々に細くなる曲面状を有する」という技術的事項は、本願優先日前において、公知であったといえる。
　一方、引用文献１の上記「第３」１．のとおり、引用文献１に記載の技術的事項は、「上述した電界効果トランジスタ１の製造工程であって、シリコン酸化膜１９の表面にポリシリコン層２０を堆積させ（図７）、次に、ポリシリコン層２０の表面にＰＳＧ膜２１を堆積させ（図８）、次いで、ＰＳＧ膜２１を所定時間エッチングし、溝内部に形成されたポリシリコン層２０の側面に位置するＰＳＧ膜２１を残存させ（図９）、次に、ポリシリコン層２０を所定時間エッチングして、ポリシリコン層を円形孔及び直線状の溝の内部底面の周辺部から内部側面の下方位置にかけて残存させ、溝の内部底面の中央には開口８４が形成され、残存したポリシリコン層をゲート電極膜と称し、このゲート電極膜２２は、円形孔の外周部分と、直線状の溝の全てとにわたって網目状に配置されており（図１０）、その後、ＰＳＧ膜１８及びＰＳＧ膜２１を完全に除去するとともに、シリコン酸化膜１９も大部分を除去し、残存したシリコン酸化膜をゲート絶縁膜とする（図１２）、電界効果トランジスタ１の製造工程」であり、ポリシリコン層２０を堆積させ、次にその表面にＰＳＧ膜２１を堆積させ、所定時間エッチングし、溝内部に形成されたポリシリコン層２０の側面にＰＳＧ膜２１を残存させ、次に、ポリシリコン層２０をエッチングするものであるから、ここで、引用文献５に記載の技術的事項において、「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成が公知であるとしても、引用発明において、引用文献５に記載の技術的事項を適用することは、(a)ポリシリコン層２０を堆積し、次に、マスクなしでポリシリコン層２０をエッチングすることとなり、その次のＰＳＧ膜２１の堆積ないしポリシリコン層２０のエッチングができなくなり阻害要因があり、あるいは、(b)ポリシリコン層２０を堆積し、次のＰＳＧ膜２１の堆積から、ＰＳＧ膜１８及びＰＳＧ膜２１の完全な除去とシリコン酸化膜１９の大部分の除去によりポリシリコン層２０の「第２の側面」を露出させ（図１２）、次に、マスクなしでポリシリコン層２０をエッチングすることとなり、工程が増えるので、動機付けがない。
　そうすると、電界効果トランジスタ１の製造工程についての引用文献１に記載の技術的事項を勘案すると、引用発明に、引用文献５に記載の技術的事項を適用することは、阻害要因があるか、あるいは動機付けがない。
　また、相違点３に係る本願発明１の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成は、上記引用文献１−４には記載されていない。
　したがって、上記相違点１、２について判断するまでもなく、本願発明１は、当業者であっても引用発明、引用文献１−５に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明２−８について
　本願発明２−８も、本願発明１の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献１−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３．本願発明９−１５について
　本願発明９は、本願発明１に対応する方法の発明であり、本願発明１の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明１と同様の理由により、当業者であっても、引用発明、引用文献１−４に記載された技術的事項に基づいて容易に発明できたものとはいえない。
　本願発明１０−１５も、本願発明１、９の「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」と同一の構成を備えるものであるから、本願発明１と同様の理由により、当業者であっても、引用発明、引用文献１−５に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は、請求項１−１６について上記引用文献１−３に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら、令和２年７月１７日付け手続補正により補正された請求項１、９は、いずれも「前記ゲートは、平らな下面、前記トレンチの側壁に対向する第１側面、前記トレンチの中心に向かう第２側面を含み、前記ゲートの第１側面は、平らで、前記ゲートの第２側面は、前記ゲートの幅が前記ゲートの上部方向に沿って徐々に細くなるように曲面状を有する」という構成を有するものとなっており、上記のとおり、本願発明１−１５は、上記引用文献１に記載された発明及び上記引用文献１−５に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。
第６　当審拒絶理由について
特許法第３６条第６項第２号について
（１）当審では、請求項１には、「前記基板の上面を垂直にエッチングして形成されたトレンチ」、「前記トレンチ内部の側壁に沿って配されたゲート」、「前記第１ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」と記載されているが、請求項１では、トレンチの形状、ゲートの形状について特定されていないので、「前記トレンチの周辺を切れ目なく取り囲む長方形リング状」とは、どのよう形状を意味するのか不明りょうであるとの拒絶の理由、及び請求項１０には、「前記第１ソース領域は、前記トレンチの周辺を切れ目なく取り囲む長方形リング状であり」と記載されているが、請求項１０では、トレンチの形状、ゲートの形状について特定されていないので、「前記トレンチの周辺を切れ目なく取り囲む長方形リング状」とは、どのような形状を意味するのか不明りょうであるとの拒絶の理由を通知している。
　しかしながら、令和２年７月１７日付けの手続補正により、請求項１の「前記基板の上面を垂直にエッチングして形成されたトレンチ」は、「前記基板の上面を垂直にエッチングして形成された長方形のトレンチ」と、「前記トレンチ内部の側壁に沿って配されたゲート」は、「前記トレンチ内部の側壁に沿って配された長方形リング状のゲート」と補正され、補正前の請求項１０も補正後の請求項９のように同様に補正された結果、この拒絶の理由は解消した。
（２）当審では、請求項１を引用する請求項５における、「前記ゲート」が、「前記トレンチ内部の側壁に沿って」「円形」、「または直線状に形成されている」との記載は、請求項１の記載と矛盾するので、明確でないとの拒絶の理由を通知しているが、令和２年７月１７日付け手続補正により、請求項５は削除された結果、この拒絶の理由は解消した。
第７　むすび
　以上のとおり、本願発明１−１５は、当業者が引用発明及び引用文献１−５に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって、原査定の理由及び当審で通知した拒絶の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。