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【手続補正書】
【提出日】平成27年4月20日(2015.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶回路がカスケード接続された半導体記憶装置において、
（２ｍ−１）段（ｍは１以上の自然数）の記憶回路は、
第１端子よりデータが供給される第（２ｍ−１）のトランジスタと、
前記第（２ｍ−１）のトランジスタの第２端子と、２ｍ段の記憶回路が有する第２ｍのトランジスタの第１端子と、第（２ｍ−１）の容量素子の第１の電極と、に電気的に接続され、前記データを保持する第（２ｍ−１）のデータ保持部と、
前記第（２ｍ−１）のデータ保持部における電位を保持した状態で前記データの出力を行う第（２ｍ−１）のデータ電位保持出力回路と、
前記第（２ｍ−１）のデータ電位保持出力回路の出力信号と第１の容量素子制御信号とが入力され、前記第（２ｍ−１）の容量素子の第２の電極の電位を制御する第（２ｍ−１）のデータ電位制御回路と、を有し、
２ｍ段の記憶回路は、
前記第２ｍのトランジスタと、
前記第２ｍのトランジスタの第２端子と、（２ｍ＋１）段の記憶回路が有する第（２ｍ＋１）のトランジスタの第１端子と、第２ｍの容量素子の第１の電極と、に電気的に接続され、前記第２ｍのトランジスタを介して供給される前記データを保持する第２ｍのデータ保持部と、
前記第２ｍのデータ保持部における電位を保持した状態で前記データの出力を行う第２ｍのデータ電位保持出力回路と、
前記第２ｍのデータ電位保持出力回路の出力信号と第２の容量素子制御信号とが入力され、前記第２ｍの容量素子の第２の電極の電位を制御する第２ｍのデータ電位制御回路と、を有し、
前記第（２ｍ―１）のトランジスタは、第１のゲート制御信号及び第（２ｍ―１）のイネーブル信号が入力される第（２ｍ―１）のゲート選択信号生成回路がゲートに接続され、当該第（２ｍ―１）のゲート選択信号生成回路により導通状態または非導通状態が制御され、
前記第２ｍのトランジスタは、第２のゲート制御信号及び第２ｍのイネーブル信号が入力される第２ｍのゲート選択信号生成回路がゲートに接続され、当該第２ｍのゲート選択信号生成回路により導通状態または非導通状態が制御され、
前記第（２ｍ―１）のデータ保持部は、前記第（２ｍ―１）のトランジスタ及び前記第２ｍのトランジスタを非導通状態とすることで前記データを保持し、
前記第２ｍのデータ保持部は、前記第２ｍのトランジスタ及び前記第（２ｍ＋１）のトランジスタを非導通状態とすることで前記データを保持し、
前記第（２ｍ―１）のデータ電位制御回路は、前記第（２ｍ―１）のデータ電位制御回路の出力端子の電位を変化させ、前記第（２ｍ―１）の容量素子を介した容量結合により前記第（２ｍ―１）のデータ保持部の電位を制御し、
前記第２ｍのデータ電位制御回路は、前記第２ｍのデータ電位制御回路の出力端子の電位を変化させ、前記第２ｍの容量素子を介した容量結合により前記第２ｍのデータ保持部の電位を制御する、半導体記憶装置。
【請求項２】
記憶回路がカスケード接続された半導体記憶装置において、
（２ｍ−１）段の記憶回路は、
第１端子よりデータが供給される第（２ｍ−１）のトランジスタと、
前記第（２ｍ−１）のトランジスタの第２端子と、２ｍ段の記憶回路が有する第２ｍのトランジスタの第１端子と、第（２ｍ−１）の容量素子の第１の電極と、第（２ｍ−１）のインバータ回路の入力端子と、に電気的に接続され、前記データを保持する第（２ｍ−１）のデータ保持部と、
前記第（２ｍ−１）のインバータ回路の出力端子の信号と第１の容量素子制御信号とが入力され、出力端子が前記第（２ｍ−１）の容量素子の第２の電極に電気的に接続された第（２ｍ−１）の否定論理和回路と、を有し、
２ｍ段の記憶回路は、
前記第２ｍのトランジスタと、
前記第２ｍのトランジスタの第２端子と、（２ｍ＋１）段の記憶回路が有する第（２ｍ＋１）のトランジスタの第１端子と、第２ｍの容量素子の第１の電極と、第２ｍのインバータ回路の入力端子と、に電気的に接続され、前記第２ｍのトランジスタを介して供給される前記データを保持する第２ｍのデータ保持部と、
前記第２ｍのインバータ回路の出力端子の信号と第２の容量素子制御信号とが入力され、出力端子が前記第２ｍの容量素子の第２の電極に電気的に接続された第２ｍの否定論理和回路と、を有し、
前記（２ｍ−１）段目の記憶回路における前記第（２ｍ−１）のトランジスタは、第１のゲート制御信号及び第（２ｍ−１）のイネーブル信号が入力される第（２ｍ−１）のゲート選択信号生成回路がゲートに接続され、当該第（２ｍ−１）のゲート選択信号生成回路により導通状態または非導通状態が制御され、
前記２ｍ段目の記憶回路における前記第２ｍのトランジスタは、第２のゲート制御信号及び第２ｍのイネーブル信号が入力される第２ｍのゲート選択信号生成回路がゲートに接続され、当該第２ｍのゲート選択信号生成回路により導通状態または非導通状態が制御され、
前記第（２ｍ―１）のデータ保持部は、前記第（２ｍ―１）のトランジスタ及び前記第２ｍのトランジスタを非導通状態とすることで前記データを保持し、
前記第２ｍのデータ保持部は、前記第２ｍのトランジスタ及び前記第（２ｍ＋１）のトランジスタを非導通状態とすることで前記データを保持し、
前記第（２ｍ―１）の否定論理和回路は、前記第（２ｍ―１）のインバータ回路の出力端子の信号及び前記第１の容量素子制御信号により前記第（２ｍ―１）の否定論理和回路の出力端子の電位を変化させ、前記第（２ｍ―１）の容量素子を介した容量結合により前記第（２ｍ―１）のデータ保持部の電位を制御し、
前記第２ｍの否定論理和回路は、前記第２ｍのインバータ回路の出力端子の信号及び前記第２の容量素子制御信号により前記第２ｍの否定論理和回路の出力端子の電位を変化させ、前記第２ｍの容量素子を介した容量結合により前記第２ｍのデータ保持部の電位を制御する、半導体記憶装置。
【請求項３】
請求項２において、前記第（２ｍ―１）のインバータ回路、前記第２ｍのインバータ回路、前記第（２ｍ―１）の否定論理和回路、前記第２ｍの否定論理和回路、前記第（２ｍ−１）のゲート選択信号生成回路、前記第２ｍのゲート選択信号生成回路を構成するトランジスタはシリコンを半導体層に有するトランジスタである半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記シリコンをチャネル形成領域に有するトランジスタと前記第（２ｍ―１）のトランジスタ及び第２ｍのトランジスタとが積層して設けられている半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第（２ｍ―１）のトランジスタ及び前記第２ｍのトランジスタは、酸化物半導体をチャネル形成領域に有するトランジスタである半導体記憶装置。
【手続補正書】
【提出日】平成27年3月23日(2015.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタと電気的に接続される第１のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタと電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
前記参照セルは、前記コンパレータに電気的に接続される半導体記憶装置。
【請求項２】
マトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタと電気的に接続される第１のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルと、コンパレータと、抵抗とを有し、
前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタと電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
前記参照セルは、前記コンパレータの入力端子及び前記抵抗に電気的に接続される半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記第２のキャパシタの保持容量は、前記第１のキャパシタの保持容量よりも小さいことを特徴とする半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
ゲート電極２１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
一対の電極２１４は、ゲート電極２１０と同様の方法および同様の材料によって形成すればよい。
【手続補正書】
【提出日】平成26年11月17日(2014.11.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】信号処理回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の回路と第２の回路とを有し、
前記第１の回路は、第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は、第３のトランジスタと第４のトランジスタとを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を保持し、
前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を保持し、
前記第２のトランジスタの状態と前記第４のトランジスタの状態の両方を用いて、前記第１の信号または前記第２の信号を読み出し、
前記第１のトランジスタのチャネル形成領域、及び、前記第３のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第２のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記酸化物半導体層は、非単結晶であって、前記酸化物半導体層の表面に垂直な方向に沿うようにｃ軸が配向した複数の結晶を有し、
前記複数の結晶間において、ａ軸及びｂ軸の向きが異なることを特徴とする信号処理回路。
【請求項２】
請求項１において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第１の信号または前記第２の信号とすることを特徴とする信号処理回路。
【請求項３】
第１の回路と、第２の回路と、センスアンプと、プリチャージ回路とを有し、
前記第１の回路は、第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は、第３のトランジスタと第４のトランジスタとを有し、
前記プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線とを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を保持し、
前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を保持し、
前記第２のトランジスタのソース及びドレインの一方、並びに前記第４のトランジスタのソース及びドレインの一方は、互いに電気的に接続されて、前記第１のスイッチを介して前記センスアンプの入力端子に電気的に接続され、
前記センスアンプの前記入力端子は、前記第２のスイッチを介して前記配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記入力端子に入力された電位を増幅して出力し、
前記第１のトランジスタのチャネル形成領域、及び、前記第３のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第２のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記酸化物半導体層は、非単結晶であって、前記酸化物半導体層の表面に垂直な方向に沿うようにｃ軸が配向した複数の結晶を有し、
前記複数の結晶間において、ａ軸及びｂ軸の向きが異なることを特徴とする信号処理回路。
【請求項４】
請求項３において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第１の信号または前記第２の信号とし、
前記センスアンプの出力またはその反転信号が、前記揮発性の記憶回路に入力されることを特徴とする信号処理回路。
【手続補正書】
【提出日】平成26年12月23日(2014.12.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
演算部と、メモリと、前記演算部及び前記メモリを制御する制御部と、を有し、
前記制御部は、第１の揮発性の記憶回路と、前記第１の揮発性の記憶回路に保持されたデータを記憶する第１の記憶回路と、の組を有し、
前記メモリは、第２の記憶回路を複数有し、
前記第１の記憶回路及び前記第２の記憶回路それぞれは、チャネルが酸化物半導体層に形成されるトランジスタと、前記トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子と、を有し、
前記第１の記憶回路が有する前記容量素子の一対の電極のうちの他方と、前記第２の記憶回路が有する前記容量素子の一対の電極のうちの他方と、は、互いに分離されることなく共通に設けられ、且つ、前記演算部、前記メモリ、及び前記制御部を構成するトランジスタを覆うように設けられていることを特徴とする信号処理回路。
【手続補正書】
【提出日】平成27年4月2日(2015.4.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶データの入力制御を行う機能を有する第１のトランジスタ、及び前記記憶データを保持する機能を有する容量素子を備えた保持回路と、
前記記憶データと参照データが一致するか否かを比較する機能を有し、第１の演算回路及び第２の演算回路を備えた比較回路と、
前記第１の演算回路及び前記第２の演算回路の動作状態を制御する機能を有するスイッチング素子と、
前記記憶データを前記保持回路に入力する機能を有する第１の入力信号線と、
前記参照データを前記第１の演算回路及び前記第２の演算回路に入力する機能を有する第２の入力信号線と、
前記第１のトランジスタの動作制御信号を入力する機能を有する第１の制御信号線と、
前記スイッチング素子の動作制御信号を入力する機能を有する第２の制御信号線と、
前記スイッチング素子を介して前記第１の演算回路及び前記第２の演算回路と電気的に接続された出力信号線と、を有し、
前記第１のトランジスタは、酸化物半導体を含む半導体層を有し、
前記第１の演算回路または前記第２の演算回路の少なくとも一方で演算結果が一致せず、かつ、前記スイッチング素子が導通状態のとき、前記出力信号線の電位が変動する機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記スイッチング素子はトランジスタであって、酸化物半導体を含む半導体層を有することを特徴とする半導体装置。
【手続補正書】
【提出日】平成27年3月18日(2015.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルを有し、
前記メモリセルは、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
を有し、
前記第１のトランジスタのゲートは、ワード線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、データ線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、出力信号線と電気的に接続され、
前記第３のトランジスタのゲートは、前記データ線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第１の配線と電気的に接続されていることを特徴とする記憶装置。
【請求項２】
メモリセルを有し、
前記メモリセルは、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
第５のトランジスタと、
を有し、
前記第１のトランジスタのゲートは、ワード線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、データ線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、出力信号線と電気的に接続され、
前記第３のトランジスタのゲートは、前記データ線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、前記データ線と電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第１の配線と電気的に接続されていることを特徴とする記憶装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタは、酸化物半導体を有することを特徴とする記憶装置。
【請求項４】
データを記憶するメモリセルと、
出力信号線と、
第１の配線と、を具備し、
前記メモリセルは、
前記データと検索データの比較演算を行い、演算結果に応じて前記出力信号線と前記第１の配線との電気的接続を制御する比較回路と、
前記データの書き込み及び保持を制御する電界効果トランジスタと、を備えることを特徴とする記憶装置。
【請求項５】
請求項４において、
前記比較回路は、前記データの値が前記検索データの値よりも小さいときに導通状態になり、前記データの値が前記検索データと一致するとき、又は前記データの値が前記検索データの値よりも大きいときに非導通状態になることを特徴とする記憶装置。
【請求項６】
請求項４において、
前記比較回路は、前記データの値が前記検索データの値よりも大きいときに導通状態になり、前記データの値が前記検索データと一致するとき、又は前記データの値が前記検索データの値よりも小さいときに非導通状態になることを特徴とする記憶装置。
【請求項７】
請求項４乃至６のいずれか一項において、
前記電界効果トランジスタは、酸化物半導体を有することを特徴とする記憶装置。
【手続補正書】
【提出日】平成27年1月12日(2015.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】記憶装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介してデータの値に従った量の電荷が供給される記憶素子と、を複数のメモリセルにそれぞれ有し、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルの前記データの保持時間は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの前記データの保持時間よりも、短いことを特徴とする記憶装置。
【請求項２】
チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介してデータの値に従った量の電荷が供給される記憶素子と、を複数のメモリセルにそれぞれ有し、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルの容量値は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの容量値よりも小さいことを特徴とする記憶装置。
【請求項３】
チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介してデータ線からデータの値に従った量の電荷が供給される記憶素子と、を複数のメモリセルにそれぞれ有し、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルの前記トランジスタがオフの期間における前記データ線の電位は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの前記トランジスタがオフの期間における前記データ線の電位よりも、低いことを特徴とする記憶装置。
【請求項４】
チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介してデータ線からデータの値に従った量の電荷が供給される記憶素子と、を複数のメモリセルにそれぞれ有し、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルの前記データを読み出す前に前記データ線に与えられるプリチャージ電位は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルの前記データを読み出す前に前記データ線に与えられるプリチャージ電位よりも、高く、
前記データのデジタル値の判別は、前記プリチャージ電位と、前記データの読み出し時における前記データ線の電位との比較により行うことを特徴とする記憶装置。
【請求項５】
チャネル形成領域に酸化物半導体を含むトランジスタと、前記トランジスタを介してデータ線からデータの値に従った量の電荷が供給される記憶素子と、を有する複数のメモリセルと、
複数の前記データ線を介して前記複数のメモリセルとそれぞれ電気的に接続された複数の論理回路と、
を有し、
前記複数のメモリセルのうちバリッドビットに対応するメモリセルにおいて前記データ線を介して電気的に接続された前記論理回路の閾値電位は、前記複数のメモリセルのうちデータフィールドに対応するメモリセルにおいて前記データ線を介して電気的に接続された前記論理回路の閾値電位よりも、高いことを特徴とする記憶装置。
【手続補正書】
【提出日】平成27年6月3日(2015.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
設計及び解析を統合するシステムであって、
処理デバイス、
前記処理デバイスと通信可能に結合されたメモリ、
前記処理デバイスと通信可能に結合されたユーザーインターフェース、並びに
前記処理デバイスと通信可能に結合された少なくとも１つの通信インターフェースを備え、
前記処理デバイスが、
固有の識別子を有する部品特徴オブジェクトであって、幅、高さ、及び厚さのうちの１つ以上を含む幾何学モデルからの属性は、当該部品特徴オブジェクトに関連している、部品特徴オブジェクトを特定し、
部品特徴を対象とした解析データオブジェクトであって、当該解析データオブジェクトは、前記部品特徴に関連する属性を含む、解析データオブジェクトを定義し、
前記解析データオブジェクトと関連する部品特徴の構造解析を定義し、
前記定義された構造解析によって決定されたデータ入力及びデータ出力を確立し、
前記少なくとも１つの通信インターフェース及び前記ユーザーインターフェースを介して、ユーザー入力と、複数の異なるアプリケーション及びソースの１つ以上からのデータ入力と、のうちの少なくとも１つを取得し、
すべてのデータ入力が利用可能であることを検証した後、前記定義された構造解析の実行であって、前記定義された構造解析の実行は、前記解析データオブジェクトに、前記検証済みデータ入力、及び前記定義された構造解析により生成される結果であるデータ出力を投入する、前記定義された解析の実行を行い、
前記異なるソースからのデータが、当該データを生成する異なるアプリケーション以外のアプリケーション独立フォーマットで保存される単一の解析データオブジェクト内に含むように、前記異なるソースからのデータ入力及び前記定義された構造解析により生成されるデータ出力を含む前記解析データオブジェクトを保存するようにプログラムされている、システム。
【請求項２】
データ入力及びデータ出力を確立するため、前記処理デバイスが、部品に関連する工学モデルデータ及び解析モデルデータのうちの少なくとも１つに関連するデータの入力を受け取るようにプログラムされている、請求項１に記載のシステム。
【請求項３】
前記処理デバイスが、部品に関連するすべての定義されたデータオブジェクトを、前記メモリ内に定義された解析コンテクストアグリゲータに集約するようにプログラムされている、請求項１に記載のシステム。
【請求項４】
前記処理デバイスが、
確立されたデータ入力、データ出力、及び解析仕様を伴う解析データオブジェクトの原型を作成し、
前記解析データオブジェクトの原型に基づく解析データオブジェクトインスタンスを生成するようにプログラムされている、請求項１に記載のシステム。
【請求項５】
設計及び解析の特徴とコンテクストメタデータとを永続性のあるデータに統合する方法であって、
固有の識別子を有する部品特徴オブジェクトを特定するステップであって、幅、高さ、及び厚さのうちの１つ以上を含む幾何学モデルからの属性は、当該部品特徴オブジェクトに関連している、ステップと、
部品特徴を対象とした解析データオブジェクトを定義するステップであって、当該解析データオブジェクトは、前記部品特徴に関連する属性を含む、ステップと、
前記解析データオブジェクトと関連する部品特徴の構造解析を定義するステップと、
前記定義された構造解析によって決定されたデータ入力及びデータ出力を確立するステップと、
前記確立されたデータ入力に基づき、複数の異なるアプリケーション及びソースの１つ以上からのデータ入力とユーザー入力とのうちの少なくとも１つを、プロセッサーにより取得するステップと、
前記確立されたデータ入力がすべて取得されたことを、前記プロセッサーにより検証するステップと、
前記定義された構造解析に必要なすべてのデータを受け取ると、前記部品の前記定義された構造解析を、前記プロセッサーにより実行するステップであって、前記定義された構造解析を実行するステップは、前記解析データオブジェクトに、前記検証されたデータ入力、前記定義された構造解析から生成されたデータ出力、及び前記定義された構造解析により生成された結果を投入する、ステップと、
前記異なるソースからのデータが、当該データを生成する異なるアプリケーション以外のアプリケーション独立フォーマットで保存される単一の解析データオブジェクト内に含むように、前記異なるソースからのデータ入力及び前記定義された構造解析により生成されるデータ出力を含む前記解析データオブジェクトを保存するステップと、を含む方法。
【請求項６】
前記確立されたデータ入力、データ出力、及び解析仕様を伴う解析データオブジェクトの原型を作成するステップと、
前記解析データオブジェクトの原型に基づいて解析データオブジェクトインスタンスを作成するステップ、を更に含む、請求項５に記載の方法。
【請求項７】
前記定義された構造解析を実行するステップが、
処理デバイスで、一又は複数の通信インターフェースを介して、少なくとも１つのコンピュータ支援設計アプリケーションから抽出された工学モデルデータを受け取るステップであって、前記工学モデルデータは、部品の一又は複数の特性に関連する、ステップと、
前記処理デバイスで、前記一又は複数の通信インターフェースを介して、少なくとも１つのコンピュータ支援工学ツールから抽出された解析モデルデータを受け取るステップであって、前記解析モデルデータは、前記部品の一又は複数の特性に関連する、ステップと、を含む、請求項５に記載の方法。
【請求項８】
前記解析を定義するステップと、データ入力及びデータ出力を確立するステップとが、
前記解析データオブジェクトから予測されるデータ出力に関連する特性を特定するステップと、
前記データ入力から生成された前記データオブジェクトを変換することにより前記データ出力を生成するステップと、を含む、請求項５に記載の方法。
【請求項９】
前記解析データオブジェクトのクエリーに基づき、解析コンテクストアグリゲータに部品解析に関連する複数の解析データオブジェクトを集約するステップと、
ユーザーインターフェース内に、閲覧するために、前記クエリーの結果をパックするステップと、をさらに含む、請求項５に記載の方法。
【請求項１０】
解析データオブジェクトインスタンスを作成するステップが、
部品の特徴に関連する特性を選択するステップであって、前記特性は、部品解析の独自の特徴を示す、ステップと、
前記解析データオブジェクトによって実行される前記解析に関連する特性を特定するステップと、のうちの少なくとも１つを含む、請求項６に記載の方法。
【手続補正書】
【提出日】平成27年2月12日(2015.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コイルと、第１及び第２の容量素子と、第１乃至第３のトランジスタと、受動素子と、負荷と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記容量素子の第２の端子と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
コイルと、第１及び第２の容量素子と、第１乃至第４のトランジスタと、受動素子と、負荷と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記容量素子の第２の端子と電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
コイルと、第１及び第２の容量素子と、第１乃至第３のトランジスタと、受動素子と、負荷と、整流回路と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記整流回路を介して前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記容量素子の第２の端子と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【手続補正書】
【提出日】平成27年2月4日(2015.2.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタと、キャパシタとが積層されたメモリ装置であって、
前記トランジスタは、ビット線と、半導体層と、ゲート絶縁層と、ワード線と、を有し、
前記半導体層は、前記ビット線上に設けられ、
前記ゲート絶縁層は、前記半導体層の側面と前記ワード線との間に設けられ、
前記キャパシタは、容量電極と、容量配線と、前記容量電極と前記容量配線との間の絶縁層と、を有し、
前記容量電極は、前記半導体層上に設けられ、
前記容量電極は、前記半導体層と電気的に接続され、
前記半導体層の上面と前記ゲート絶縁層の上面と前記ワード線の上面とは、同じ平面内に設けられ、
前記半導体層は、シリコンよりもバンドギャップの広い半導体材料を有するメモリ装置。
【請求項２】
前記半導体層は、バンドギャップが２．５電子ボルト以上４電子ボルト以下の材料を有する請求項１に記載のメモリ装置。
【請求項３】
前記半導体層は、酸化物半導体を有する請求項１又は請求項２に記載のメモリ装置。
【請求項４】
前記ビット線の下に、前記トランジスタを駆動する駆動回路を有する請求項１乃至請求項３のいずれか一に記載のメモリ装置。
【請求項５】
絶縁表面上にビット線を形成する工程と、
前記ビット線上に、シリコンよりもバンドギャップの広い半導体材料を有する半導体層を形成する工程と、
前記ビット線及び前記半導体層を覆うゲート絶縁層を形成する工程と、
前記ゲート絶縁層を介して前記半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、
前記半導体層の上面を露出させるように前記ゲート絶縁層の一部を除去する工程と、
前記半導体層の上面に接する容量電極を形成する工程と、
前記容量電極上に、絶縁層と容量配線とを積層して形成する工程と、
を有するメモリ装置の作製方法。
【手続補正書】
【提出日】平成27年2月10日(2015.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
導電部を有する基体と、
下面側に電極が配置され、該電極が前記基体の導電部の上に配置される発光素子と、
前記発光素子の表面と、前記発光素子が配置される領域の周囲の前記導電部の表面とを覆う蛍光体層と、
前記発光素子の周囲の前記導電部の上に形成された前記蛍光体層を覆う反射層と、
を有することを特徴とする発光装置。
【請求項２】
前記反射層は、前記発光素子の上面よりも下に配置されていることを特徴とする請求項１に記載の発光装置。
【請求項３】
前記反射層は、前記導電部の上に形成された前記蛍光体層の外縁を覆うことを特徴とする請求項１又は２に記載の発光装置。
【請求項４】
前記導電部は、前記発光素子が配置される領域の周囲に開口部を有し、該開口部に前記基体が露出しており、
前記発光素子の周囲の前記導電部の上に形成された前記蛍光体層と、前記発光素子の表面に形成された前記蛍光体層は、前記開口部の上において分離されており、
前記開口部に露出した基体上が前記反射膜で覆われていることを特徴とする請求項１又は２に記載の発光装置。
【請求項５】
前記反射層の上面が、前記発光素子の半導体層の下面よりも上に配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の発光装置。
【請求項６】
前記反射層の上面が、前記発光素子の発光層よりも下に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の発光装置。
【請求項７】
前記反射層の上面が、前記発光素子の半導体層の上面よりも上に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の発光装置。
【請求項８】
前記反射層は、前記導電部上に形成された前記蛍光体層の全てを覆うことを特徴とする請求項１乃至７のいずれか１項に記載の発光装置。
【請求項９】
前記発光素子は絶縁性の基板を含み、当該基板は絶縁性の被膜層で覆われていることを特徴とする請求項１乃至８のいずれか１項に記載の発光装置。
【請求項１０】
前記発光素子は導電性の基板を含み、
前記発光素子の上に形成された前記蛍光体層の上に、絶縁性の被膜層が形成されることを特徴とする請求項１乃至８のいずれか１項に記載の発光装置。
【請求項１１】
前記被膜層が、酸化物であることを特徴とする請求項９又は１０に記載の発光装置。
【請求項１２】
導電部を有する基体に発光素子の電極を接続する工程と、
前記発光素子を覆う蛍光体層を形成する工程と、
前記発光素子の周囲に反射層を形成する工程と、
を具備することを特徴とする発光装置の製造方法。
【請求項１３】
前記蛍光体層を形成する工程において、前記発光素子の表面及び該発光素子の周囲の導電部の表面に、前記蛍光体層を形成し、
前記反射層を形成する工程において、前記発光素子の周囲の導電部の上に形成された前記蛍光体層の上に、前記反射層を形成することを特徴とする請求項１２に記載の発光装置の製造方法。
【請求項１４】
前記蛍光体層は、電着法又は静電塗装により形成されることを特徴とする請求項１２又は１３に記載の発光装置の製造方法。
【請求項１５】
前記反射層は、電着法又は静電塗装により形成されることを特徴とする請求項１２乃至１４のいずれか１項に記載の発光装置の製造方法。
【請求項１６】
前記蛍光体層を形成する工程の前に、前記発光素子の表面に、導電性を有する被覆層を形成する工程を有し、
前記蛍光体層を、前記被覆層の表面及び前記発光素子の周囲の前記導電部の表面に形成し、
前記蛍光体層を形成する工程の後に、前記被覆層を絶縁性に改質する改質工程を有し、
前記反射層を、前記発光素子の周囲の前記導電部の上に形成された前記蛍光体層の上に形成することを特徴とする請求項１５に記載の発光装置の製造方法。
【請求項１７】
前記反射層は、前記発光素子の上面よりも下に配置されることを特徴とする請求項１２乃至１６のいずれか１項に記載の発光装置の製造方法。
【請求項１８】
前記反射層は、前記導電部の上に形成された前記蛍光体層の外縁を覆うように形成することを特徴とする請求項１２乃至１７のいずれか１項に記載の発光装置の製造方法。
【請求項１９】
前記導電部は、前記発光素子が配置される領域の周囲に開口部を有し、該開口部に前記基体が露出しており、
前記発光素子の周囲の前記導電部の上に形成された前記蛍光体層と、前記発光素子の表面に形成された前記蛍光体層は、前記開口部の上において分離され、
前記開口部に露出した基体上を覆うように前記反射膜を形成することを特徴とする請求項１２乃至１７のいずれか１項に記載の発光装置の製造方法。
【請求項２０】
前記反射層の上面が、前記発光素子の半導体層の下面よりも上に配置されることを特徴とする請求項１２乃至１９のいずれか１項に記載の発光装置の製造方法。
【請求項２１】
前記反射層の上面が、前記発光素子の発光層よりも下に配置されることを特徴とする請求項１２乃至２０のいずれか１項に記載の発光装置の製造方法。
【請求項２２】
前記反射層の上面が、前記発光素子の半導体層の上面よりも上に配置されることを特徴とする請求項１２乃至２０のいずれか１項に記載の発光装置の製造方法。
【請求項２３】
前記反射層は、前記導電部上に形成された前記蛍光体層の全てを覆うように形成することを特徴とする請求項１２乃至２２のいずれか１項に記載の発光装置の製造方法。
【手続補正書】
【提出日】平成26年12月4日(2014.12.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する第１の半導体層と、ソース及びドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、ゲートとしての機能を有する第３の導電層と、ゲート絶縁層としての機能を有する前記絶縁層と、チャネル形成層としての機能を有する第２の半導体層と、ソース又はドレインの一方としての機能を有する前記第２の導電層とを有し、
前記第２の導電層は、互いに対向する第１の側面及び第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第１の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第３の導電層と重畳する領域を有することを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、容量素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する半導体層と、ソース及びドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、第１の電極としての機能を有する第３の導電層と、誘電体層としての機能を有する前記絶縁層と、第２の電極としての機能を有する前記第２の導電層とを有し、
前記第２の導電層は、互いに対向する第１の側面及び第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第１の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第３の導電層と重畳する領域を有することを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する第１の酸化物半導体層と、ソース及びドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、ゲートとしての機能を有する第３の導電層と、ゲート絶縁層としての機能を有する前記絶縁層と、チャネル形成層としての機能を有する第２の酸化物半導体層と、ソース又はドレインの一方としての機能を有する前記第２の導電層とを有し、
前記第２の導電層は、互いに対向する第１の側面及び第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第１の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第３の導電層と重畳する領域を有することを特徴とする半導体装置。
【請求項４】
第１のトランジスタと、容量素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する酸化物半導体層と、ソース及びドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、第１の電極としての機能を有する第３の導電層と、誘電体層としての機能を有する前記絶縁層と、第２の電極としての機能を有する前記第２の導電層とを有し、
前記第２の導電層は、互いに対向する第１の側面及び第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第１の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第３の導電層と重畳する領域を有することを特徴とする半導体装置。
【手続補正書】
【提出日】平成27年4月24日(2015.4.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の作製方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いた第１のドライエッチングにより、前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項２】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いた第１のドライエッチングにより、前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層上に導電層を形成し、
フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより、前記導電層を加工してソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成し、
前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記第１のドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記第１のドライエッチングにおいて、前記塩素を含むガスに加えて、酸素を含むガス、フッ素を含むガス、希ガス、または炭化水素ガスを用いることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記第１のドライエッチングの前記塩素を含むガスは、Ｃｌ２、ＳｉＣｌ４、または、ＢＣｌ３であることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、前記第１のドライエッチングの前に、前記酸化物半導体層を不活性雰囲気で加熱処理を行った後、加熱温度を保持しつつ酸化性雰囲気に切り替えて、さらに加熱処理を行うこと特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、前記酸化物半導体層を形成する際に、基板温度を１００℃以上６００℃以下とすること特徴とする半導体装置の作製方法。
【手続補正書】
【提出日】平成27年2月18日(2015.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタ及び前記第２のトランジスタは、ｎチャネル型トランジスタであり、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第１のトランジスタのゲート電極のチャネル長方向の端面は、前記第１のトランジスタのソース電極と重なる領域と、前記第１のトランジスタのドレイン電極と重なる領域と、を有し、
前記第２のトランジスタのゲート電極のチャネル長方向の端面は、前記第２のトランジスタのソース電極とドレイン電極の間隙と重なる領域と、前記第２のトランジスタのソース電極またはドレイン電極の一方と重なる領域と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタのソース電極またはドレイン電極の一方と、前記第１のトランジスタのゲート電極とが重なる領域は、前記第１のトランジスタのチャネル長方向において、第１の幅を有し、
前記第１のトランジスタのソース電極またはドレイン電極の他方と、前記第１のトランジスタのゲート電極とが重なる領域は、前記第１のトランジスタのチャネル長方向において、第２の幅を有し、
前記第２のトランジスタのソース電極またはドレイン電極の一方と、前記第２のトランジスタのゲート電極とが重なる領域は、前記第２のトランジスタのチャネル長方向において、第３の幅を有し、
前記第３の幅は、前記第１の幅及び前記第２の幅よりも広いことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタの半導体層及び前記第２のトランジスタの半導体層は、酸化物半導体層であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成27年2月18日(2015.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の作製方法、及び半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一平面上に、第１の導電膜と、前記第１の導電膜と離間した第２の導電膜と、を形成し、
前記第１の導電膜の側面、及び前記第２の導電膜の側面と接する、第１の絶縁膜を形成し、
前記第１の導電膜と、前記第２の導電膜との間に、前記第１の絶縁膜を介して、第３の導電膜を形成し、
前記第３の導電膜をエッチングして、前記第３の導電膜の上面の位置を、前記第１の導電膜の上面の位置、及び前記第２の導電膜の上面の位置より低くし、
前記第３の導電膜上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上に、酸化物半導体膜を形成し、
前記酸化物半導体膜上に、第３の絶縁膜を形成し、
前記第３の絶縁膜上に、第４の導電膜を形成する半導体装置の作製方法であって、
前記第１の導電膜は、ソース電極又はドレイン電極の一方として機能し、
前記第２の導電膜は、前記ソース電極又は前記ドレイン電極の他方として機能し、
前記第２の絶縁膜は、第１のゲート絶縁膜として機能し、
前記第３の導電膜は、第１のゲート電極として機能し、
前記第３の絶縁膜は、第２のゲート絶縁膜として機能し、
前記第４の導電膜は、第２のゲート電極として機能する、ことを特徴とする半導体装置の作製方法。
【請求項２】
ソース電極と、
ドレイン電極と、
第１のゲート絶縁膜と、
第１のゲート電極と、
酸化物半導体膜と、
第２のゲート絶縁膜と、
第２のゲート電極と、を有し、
前記第１のゲート電極の上面の位置は、前記ソース電極の上面の位置より低く、
前記第１のゲート電極の上面の位置は、前記ドレイン電極の上面の位置より低く、
前記第１のゲート電極の側面は、絶縁膜を介して、前記ソース電極の側面と重なる領域を有し、
前記第１のゲート電極の側面は、前記絶縁膜を介して、前記ドレイン電極の側面と重なる領域を有し、
前記酸化物半導体膜は、平坦な上面を有し、
前記平坦な上面上に、前記第２のゲート絶縁膜を介して、前記第２のゲート電極が重なることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１のゲート電極は、トランジスタのしきい値電圧を制御する機能を有することを特徴とする半導体装置。
【請求項４】
請求項２又は請求項３において、
前記第１のゲート電極と、同一層にある導電膜を有し、
前記導電膜は、ガードリングの機能を有することを特徴とする半導体装置。
【手続補正書】
【提出日】平成27年4月24日(2015.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁膜を形成し、
前記絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜に酸素を導入し、
酸素を導入後に、前記酸化物半導体膜上に酸化アルミニウム膜を形成し、
前記酸化アルミニウム膜を形成後、前記酸化物半導体膜に加熱処理を行い結晶化させて、結晶を含む酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁膜を形成し、
前記絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に酸化アルミニウム膜を形成し、
前記酸化アルミニウム膜を介して前記酸化物半導体膜に酸素を導入し、
前記酸素を導入後に、前記酸化物半導体膜に加熱処理を行い結晶化させて、結晶を含む酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、イオン注入法を用いて酸素を導入することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記酸化物半導体膜を形成後、前記酸化アルミニウム膜を形成する前に、前記酸化物半導体膜上に酸化物絶縁膜を形成することを特徴とする半導体装置の作製方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
図１０（Ａ）に示すように、結晶性酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ上に絶縁膜４０７ｂを形成し、絶縁膜４０７ｂ上に絶縁膜４０７ａを形成する。絶縁膜４０７ｂは酸素の含有量が過剰な領域が含まれている酸化物絶縁膜を用いると、結晶性酸化物半導体膜４０３への酸素の供給源となるために好ましい。例えば、本実施の形態では、絶縁膜４０７ｂとして、酸化シリコンが結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている酸化シリコン膜を用い、絶縁膜４０７ａとして酸化アルミニウム膜を用いる。