(57)【要約】  第１の半導体チップ（１００）と第２の半導体チップ（２００）とが接合された積層チップを有する半導体装置である。第１の半導体チップの主面上には、第１の電極パッド（１１０）と、第１の電極パッドの上に形成された第１のバンプ（１２０）とが形成されている。第２の半導体チップ（２００）の主面上には、第１のバンプと接合するように第２のバンプ（２２０）が形成されている。第１の電極パッド（１１０）は、中央に段差状となる開口部を有している。第１のバンプ（１２０）は、第１の電極パッド（１１０）における開口部とその周辺部との段差状に跨るように形成された中央が窪んだ凹状を有する。
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【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップとが接合された積層チップを有する半導体装置であって、
前記第１の半導体チップの主面上には、第１の電極パッドと、前記第１の電極パッド上に形成された第１のバンプとが形成されており、
前記第２の半導体チップの主面上には、前記第１のバンプと接合するように第２のバンプが形成されており、
前記第１の電極パッドは、中央に段差状となる開口部を有しており、
前記第１のバンプは、前記第１の電極パッドにおける前記開口部とその周辺部との段差状に跨るように形成された、中央が窪んだ凹状を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、平面視で中空円筒状に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のバンプの直径は、前記第１の電極パッドの中空円筒状の内径と同等かそれ以下である半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１の半導体チップ上を覆うとともに、前記第１のバンプと前記第１の電極パッドとの間に挟まれ、前記第１の電極パッド上に開口部の端部を有するように、前記第１の電極パッドを開口する第１のパッシベーション層をさらに備え、
前記第１のパッシベーション層の開口径は、前記第１のバンプの直径よりも小さく、かつ、前記第１のパッド電極の中空円筒状の内径よりも大きい半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドは、前記周辺部に切れ込み部を有する半導体装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の半導体チップおよび前記第２の半導体チップの少なくとも一方には、表面側から裏面側に至る貫通電極が形成されており、
前記貫通電極は、前記第１のバンプおよび前記第２のバンプと電気的に接続している半導体装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなる半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなる半導体装置。
【請求項９】
請求項２〜４のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプの直径は、４μｍ〜３０μｍである半導体装置。
【請求項１０】
請求項２〜４、９のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプの直径は、２μｍ〜２５μｍである半導体装置。
【請求項１１】
請求項２〜４、９、１０のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドの内径は、２μｍ〜２５μｍである半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドの厚さは、０．３μｍ〜５μｍである半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプの高さは、４μｍ〜６０μｍである半導体装置。
【請求項１４】
請求項１〜１３のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプの高さは、２μｍ〜５０μｍである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、複数の半導体チップがバンプによって直接に接合された構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術は、データ伝送の高速化、大容量化に向かって開発が着実に進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。【０００３】
高密度実装に対応するパッケージ形態の一つとして、複数のＬＳＩデバイスを単一のパッケージに形成して、システム化を実現するＳＩＰ（Ｓｙｓｔｅｍｉｎ Ｐａｃｋａｇｅ）が知られている。ＳＩＰの中には、複数の半導体チップを共通の実装基板（インターポーザ）に実装したパッケージを採用したものがある。また、実装基板として、インターポーザではなく、別の半導体チップを用いることにより、複数の半導体チップ同士を重ね合わせて接合したチップ積層タイプのＣｏＣ（チップオンチップ）構造がある。【０００４】
こうしたＳＩＰのパッケージ形態の実装方式として、多ピン化に対応するため、近年ではフリップチップ方式が実用化されている。フリップチップ方式では、微細なバンプ（金属突起）を半導体チップ表面と、実装基板（または半導体チップ）表面のそれぞれの電極パッド上とに形成し、それらを重ね合わせて電気的に接合する（フェイスツーフェイス接合）。【０００５】
加えて、更なる高密度実装を実現する実装方式として、ＴＳＶ（シリコンスルービア）を用いる方法がある。ＴＳＶを用いることにより、ウェハの裏面にも電極を形成することが可能となる。そこで、微細なバンプを、ＴＳＶを形成した一の半導体チップの裏面と他の半導体チップの表面とのそれぞれに電極パッド状に形成し、それらを電気的に接合する方式（フェイスツーバック接合）も提案されている。【０００６】
こうした接合方式では、複数のバンプを形成した半導体チップを、同じく複数のバンプを形成した実装基板にボンダーで実装する。【０００７】
この場合、ボンダーを用いて、半導体チップと実装基板または半導体チップとを画像認識などによって高精度に位置決めした後、半導体チップ側に形成したバンプと実装基板側に形成したバンプとを互いに付き合わせて加圧することになる。【０００８】
このため、半導体チップと実装基板などとの位置決めが高精度に行われないと、実際にバンプ同士を付き合わせて加圧したときに、バンプ相互の位置ずれによって横滑りが発生し、これに伴う半導体チップの横ずれによって接合不良（バンプ接合部の抵抗値の上昇、オープン不良およびショート不良）を招く。こうした不良は、バンプの狭ピッチ化が進むにつれ、バンプ相互の位置ずれに対するマージンが縮小するため、より顕著となる。【０００９】
そこで、従来においては、接合に際して、半導体チップにアライメント用の凸型のスタッドバンプを形成するとともに、そのチップを実装する実装基板に凹型のアライメント用ガイド穴を形成し、スタッドバンプの先端突出部をガイド穴に挿入して位置合わせをする技術が開示されている（例えば、特許文献１を参照。）。【００１０】
また、同様に、接合に際して、第１の半導体チップに第１の凸型のアライメントフィーチャを形成するとともに、第２の半導体チップに凹型の第２のアライメントフィーチャを形成し、第１の凸型アライメントフィーチャ先端突出部を第２のアライメントフィーチャに挿入して位置合わせをする技術が開示されている（例えば、特許文献２を参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平７−５０３１６号公報
【特許文献２】特表２０１１−５１７１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の特許文献１および特許文献２に開示された方法では、チップおよび実装基板上にバンプを形成する工程とは別に、チップおよび実装基板のそれぞれにアライメント用構造を形成する必要がある。このため、製造工程が複雑化してしまうという課題があった。【００１３】
そこで、本開示は、上記課題に鑑み、接合時に第１のチップと第２のチップとに重ね合わせずれが発生しても、電気的に接続すべきバンプ同士の横滑りやこれに伴う半導体チップの横ずれが抑制され、結果的に、半導体チップ同士の位置合わせが正確になされる半導体装置を、製造工程を増加することなく実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本開示の半導体装置は、第１の半導体チップと第２の半導体チップとが接合された積層チップを有する半導体装置であって、第１の半導体チップの主面上には、第１の電極パッドと、第１の電極パッド上に形成された第１のバンプとが形成されており、第２の半導体チップの主面上には、第１のバンプと接合するように第２のバンプが形成されており、第１の電極パッドは、中央に段差状となる開口部を有しており、第１のバンプは、第１の電極パッドにおける開口部とその周辺部との段差状に跨るように形成された、中央が窪んだ凹状を有する。【００１５】
また、本開示の半導体装置において、第１の電極パッドは、平面視で中空円筒状に形成されていてもよい。【００１６】
また、本開示の半導体装置において、第２のバンプの直径は、第１の電極パッドの中空円筒状の内径と同等かそれ以下であってもよい。【００１７】
また、本開示の半導体装置において、第１の半導体チップ上を覆うとともに、第１のバンプと第１の電極パッドとの間に挟まれ、第１の電極パッド上に開口部の端部を有するように、第１の電極パッドを開口する第１のパッシベーション層をさらに備え、第１のパッシベーション層の開口径は、第１のバンプの直径よりも小さく、かつ、第１のパッド電極の中空円筒状の内径よりも大きくてもよい。【００１８】
また、本開示の半導体装置において、第１の電極パッドは、周辺部に切れ込み部を有していてもよい。【００１９】
また、本開示の半導体装置において、第１の半導体チップおよび第２の半導体チップの少なくとも一方には、表面側から裏面側に至る貫通電極が形成されており、貫通電極は、第１のバンプおよび第２のバンプと電気的に接続していてもよい。【００２０】
また、本開示の半導体装置において、第１のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなっていてもよい。【００２１】
また、本開示の半導体装置において、第２のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなっていてもよい。【００２２】
また、本開示の半導体装置において、第１のバンプの直径は、４μｍ〜３０μｍであってもよい。【００２３】
また、本開示の半導体装置において、第２のバンプの直径は、２μｍ〜２５μｍであってもよい。【００２４】
また、本開示の半導体装置において、第１の電極パッドの内径は、２μｍ〜２５μｍであってもよい。【００２５】
また、本開示の半導体装置において、第１の電極パッドの厚さは、０．３μｍ〜５μｍであってもよい。【００２６】
また、本開示の半導体装置において、第１のバンプの高さは、４μｍ〜６０μｍであってもよい。【００２７】
また、本開示の半導体装置において、第２のバンプの高さは、２μｍ〜５０μｍであってもよい。
【発明の効果】
【００２８】
本開示の半導体装置によれば、接合時に第１のチップと第２のチップに重ね合わせずれが発生しても、加圧の際に、第１のバンプの窪みに沿って、第２のバンプがセルフアライン方式で噛み合わされるため、電気的に接続すべきバンプ同士の横滑りや、これに伴う半導体チップの横ずれが抑制される。また、電極パッドを中空円筒状にパターニングする工程は、電極パッド形成時のパターニング工程と共通化できるため、新たなマスクを追加する必要がなく、製造工程が増加することがない。その結果、製造工程を増加することなく、半導体チップ同士の位置合わせが正確になされる。
【図面の簡単な説明】
【００２９】
【図１】図１（ａ）は本開示の一実施形態に係る半導体装置において、半導体チップを接合する際の配置状態を示す断面図であり、図１（ｂ）はバンプの位置関係を示す仮想平面図である。
【図２】図２（ａ）〜図２（ｅ）は本開示の一実施形態に係る半導体装置の製造方法における第１の半導体チップの製造方法を示す工程断面図である。
【図３】図３（ａ）〜図３（ｃ）は本開示の一実施形態に係る半導体装置の製造方法における第２の半導体チップの製造方法を示す工程断面図である。
【図４】図４は本開示の一実施形態に係る半導体装置の製造方法であって、第１の半導体チップと第２の半導体チップとの接合時に位置合わせずれが発生しないことを示す断面図である。
【図５】図５は本開示の一実施形態に係る半導体装置の製造方法であって、第１の半導体チップと第２の半導体チップの接合後の状態を示す断面図である。
【図６】図６は本開示の一実施形態に係る半導体装置の製造方法であって、第１の半導体チップと第２の半導体チップとの接合後にアンダーフィル樹脂を充填する場合の、アンダーフィル樹脂形成後の状態を示す断面図である。
【図７】図７は本開示の一実施形態に係る半導体装置の製造方法であって、第１の半導体チップと第２の半導体チップとの接合前にアンダーフィル樹脂を充填する場合の、アンダーフィル樹脂形成後の状態を示す断面図である。
【図８】図８は本開示の一実施形態に係る半導体装置における第２の半導体チップにＴＳＶを設ける場合の、第２の半導体チップの断面図である。
【図９】図９は本開示の一実施形態に係る半導体装置であって、第１のパッドに切れ込みを有する場合の、パッドの平面図である。
【発明を実施するための形態】
【００３０】
以下、本開示の一実施形態について、図面を参照しながら説明する。
【００３１】
本実施形態に係る半導体装置について、図１を参照しながら説明する。
【００３２】
本実施形態の半導体装置は、２つの半導体チップ１００、２００が積層された積層チップ構造に関し、両チップの配線層上に形成されたバンプ同士の接合によって電気的に接続するフリップチップ方式を採用する。ここではバンプピッチが４０μｍのものを例にとって説明する。
【００３３】
図１（ａ）に示すように、本実施形態は、第１の半導体チップ１００に、第１の電極パッド１１０と第１のバンプ１２０が形成されている。一方、第２の半導体チップ２００に、第２のバンプ２２０が形成されている。第１の半導体チップ１００および第２の半導体チップ２００は、例えばＬＳＩチップからなる。
【００３４】
（第１の半導体チップ）
図１（ａ）に示すように、第１の半導体チップ１００においては、ベースとなる、シリコンからなる第１の半導体基板１０１の上に第１の配線層１０２が積層され、さらに、第１の配線層１０２を覆うように第１のパッシベーション層１１１が積層されている。また、第１の配線層１０２の所定の位置には、第１の電極パッド１１０が形成されている。第１の電極パッド１１０の上には、第１のバンプ１２０が形成されている。
【００３５】
パッシベーション層１１１は、膜厚が１μｍ程度の窒化シリコンで形成されており、第１の電極パッド１１０が形成される位置は開口されている。
【００３６】
第１の電極パッド１１０は、例えば、膜厚が２μｍのアルミニウム（Ａｌ）で形成されており、中央部が直径２０μｍの円形状にくり抜かれている。また、図示しないが、第１の電極パッド１１０の下部の第１の配線層１０２との界面には膜厚が２００ｎｍ程度の窒化タンタルなどによって形成された密着層を有していてもよい。なお、第１の電極パッド１１０の厚さはこの一例に限るものではなく、例えば０．３μｍ〜５μｍの範囲で適用が可能である。また、第１の電極パッド１１０の内径はこの一例に限るものではなく、例えば２μｍ〜２５μｍの範囲で適用が可能である。
【００３７】
第１のバンプ１２０は電極パッドの段差に跨って形成されており、第１の電極パッド１１０の形状を反映して中央部が窪んだ凹型の断面形状を有している。第１のバンプ１２０は、例えば、下層の膜厚が２００ｎｍ程度のチタンで形成された第１のバンプ密着層１２０ａと、上層の直径が２５μｍ、高さが５μｍの銅（Ｃｕ）からなる第１のバンプ導電層１２０ｂによって形成されている。なお、第１のバンプ１２０の厚さ（高さ）は、この一例に限るものではなく、例えば４μｍ〜６０μｍの範囲で適用が可能である。また、第１のバンプ１２０の直径は、この一例に限るものではなく、例えば４μｍ〜３０μｍの範囲で適用が可能である。
【００３８】
但し、第１のバンプ導電層１２０ｂを構成する材料はこれに限らず、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、コバルト（Ｃｏ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）およびタングステン（Ｗ）のうちいずれかを含む金属または導電性金属化合物で形成されていてもよい。また、第１のバンプ密着層１２０ａは、第１のバンプ導電層１２０ｂの下地との密着性が十分であれば形成しなくても構わない。
【００３９】
また、図１（ｂ）に示すように、第１のバンプ１２０の直径は、第１の電極パッド１１０のくり抜き形状の内円の直径よりも大きくすることにより、下地の第１の電極パッド１１０の形状を反映して中央が窪んだ凹状となる。
【００４０】
さらに、第１のパッシベーション層１１１の段差に跨って、第１のバンプ１２０を形成してもよい。詳述すると、パッシベーション層１１１の開口径を、第１の電極パッド１１０のくりぬき形状の内円の直径よりも大きく、かつ、第１のバンプ１２０の直径よりも小さくする。その結果、第１のバンプ１２０の凹状を形成するのに、第１の電極パッド１１０の段差に加えて、パッシベーション層１１１の段差をも活用することができる。例えば、上述した本実施形態においては、パッシベーション１１１の開口径の直径を２２．５μｍとすればよい。
【００４１】
パッシベーション層１１１の段差をも活用することにより、平面視において第１のバンプ１２０の中央の窪み部分を広範囲に形成することができる。その結果、後に続く第１のバンプ１２０を第２のバンプ２２０に加圧して接合する工程において、第１の半導体チップ１００と第２の半導体チップ２００との重ね合わせずれに対するプロセスマージンを更に拡大することができる。
【００４２】
（第２の半導体チップ）
図１（ａ）に示すように、第２の半導体チップ２００においては、ベースとなる、シリコンからなる第２の半導体基板２０１の上に第２の配線層２０２が積層され、さらに、第２の配線層２０２を覆うように第２のパッシベーション層２１１が積層されている。また、第２の配線層２０２の所定の位置には、第２の電極パッド２１０が形成されている。第２の電極パッド２１０の上には、第２のバンプ２２０が形成されている。第２のバンプ２２０は、第１のバンプ１２０と電気的に接続する位置に配置される。
【００４３】
第２の電極パッド２１０は、例えば、膜厚が２μｍのアルミニウム（Ａｌ）からなる。また、図示しないが、第２の電極パッド２１０の下部の第２の配線層２０２との界面には、膜厚が２００ｎｍ程度の窒化タンタルなどによって形成された密着層を有していてもよい。
【００４４】
第２のバンプ２２０は、平坦な第２の電極パッド２１０上に形成されており、第２の半導体チップ２００の表面から突き出した凸型の断面形状を有している。第２のバンプ２２０は、例えば直径が１５μｍで、膜厚３がμｍの第２のバンプはんだ層２２０ｄと膜厚が２μｍの第２のバンプバリアメタル層２２０ｃと膜厚が５μｍの第２のバンプ高さ調整金属層２２０ｂとの積層構造によって形成されている。第２のバンプはんだ層２２０ｄに用いられるはんだ材は、例えばスズ（Ｓｎ）によって形成されている。第２のバンプバリアメタル層２２０ｃは、はんだ材と下地金属との金属化合物形成を防ぎ、例えばニッケル（Ｎｉ）によって形成されている。第２のバンプ高さ調整金属層２２０ｂは、バンプの高さを調整し、例えば銅（Ｃｕ）によって形成されている。第２のバンプ高さ調整金属層２２０ｂの下地となる第２の電極パッド２１０との界面には、密着性を高めるために、例えば膜厚２００ｎｍ程度のチタン（Ｔｉ）などによって形成された第２のバンプ密着層２２０ａを形成してもよい。
【００４５】
なお、第２のバンプ２２０の厚さ（高さ）は、この一例に限られず、例えば２μｍ〜５０μｍの範囲で適用が可能である。また、第２のバンプ２２０の直径は、この一例に限られず、例えば２μｍ〜２５μｍの範囲で適用が可能である。
【００４６】
ただし、第２のバンプ２２０を構成する材料は、これに限られず、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、コバルト（Ｃｏ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）およびタングステン（Ｗ）のうちいずれかを含む金属または導電性金属化合物で形成されていてもよい。
【００４７】
ここで、図１（ｂ）に示すように、第２のバンプ２２０の直径を、第１の電極パッド１１０のくりぬき形状の内円の直径よりも小さく形成することにより、図４および図５に示すように、第２のバンプは第１のバンプ１２０の凹状の内部に噛みこむように接合される。
【００４８】
（製造方法）
本実施形態に係る半導体装置の製造方法について、図２（ａ）〜図２（ｅ）、図３（ａ）〜図３（ｃ）および図４を参照しながら説明する。
【００４９】
まず、第１の半導体チップ１００の製造方法について、図２（ａ）〜図２（ｅ）を参照しながら説明する。
【００５０】
図２（ａ）に示すように、ベースとなる第１の半導体基板１０１の上に第１の配線層１０２を形成する。ここで、第１の配線層１０２を単層として示しているが、実際には、複数の配線層とそれらの間に形成した絶縁膜層とが多層に積層された多層配線層を含める。
【００５１】
次に、図２（ｂ）に示すように、第１の配線層１０２の上に、スパッタ法などにより、密着層となる窒化タンタルと電極パッド本体となるアルミニウム（Ａｌ）とを順に全面に堆積した後、リソグラフィとドライエッチングとによってパターニングし、第１の電極パッド１１０を形成する。このとき、第１の電極パッド１１０を内部がくり抜かれた形状にパターニングする。
【００５２】
次に、図２（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、第１の半導体基板１０１の全面に窒化シリコン（ＳｉＮ）を堆積した後、リソグラフィとドライエッチングとによって、第１の電極パッド１１０の上に開口部端面が位置するように開口された第１のパッシベーション層１１１を形成する。
【００５３】
次に、図２（ｄ）に示すように、第１の半導体基板１０１の上の全面に第１のバンプ密着層１２０ａとなるチタン（Ｔｉ）とシード層である銅（Ｃｕ）との積層膜である第１の密着金属層１２０ｅをスパッタ法などにより、第１の半導体基板１０１の全面に堆積する。その後、リソグラフィによって、第１の電極パッド１１０の上に開口端面が位置するように開口された第１のレジスト層１２１を形成する。続いて、電界めっき法などを用いて、銅（Ｃｕ）からなる第１のバンプ導電層１２０ｂを第１のレジスト層１２１の開口部内にのみ成長させる。
【００５４】
次に、図２（ｅ）に示すように、第１のレジスト層１２１を除去し、露出した不要なシード層である銅（Ｃｕ）と密着層であるチタン（Ｔｉ）の積層膜である第１の密着金属層１２０ｅとを、ウェットエッチなどにより除去することにより、第１のバンプ１２０を形成して第１の半導体チップ１００を完成する。
【００５５】
以上の製造方法により、第１のバンプ１２０は、第１の電極パッド１１０の段差に跨って形成されることになり、電極パッドの形状を反映して、中央が窪んだ凹状に形成される。
【００５６】
次に、第２の半導体チップ２００の製造方法について、図３（ａ）〜図３（ｃ）を参照しながら説明する。
【００５７】
まず、図３（ａ）に示すように、ベースとなる第２の半導体基板２０１の上に第２の配線層２０２を形成する。ここで、第１の配線層１０２を単層として示しているが、実際には、複数の配線層とそれらの間に形成した絶縁膜層とが多層に積層された多層配線層を含める。続いて、第２の配線層２０２の上の所定の領域に、アルミニウム（Ａｌ）からなる第２の電極パッド２１０を形成する。次に、第２の配線層２０２を覆い、第２の電極パッド２１０の上に開口部を有する第２のパッシベーション層２１１を形成する。
【００５８】
次に、図３（ｂ）に示すように、第２の半導体基板２０１の上の全面に、第２のバンプ密着層２２０ａとなるチタン（Ｔｉ）とシード層である銅（Ｃｕ）との積層膜である第２の密着金属層２２０ｅをスパッタ法などにより、第２の半導体基板２０１の全面に堆積する。その後、リソグラフィによって、第２の電極パッド２１０の上に開口部端面が位置するように開口された第２のレジスト層２２１を形成する。続いて、電界めっき法などを用いて、銅（Ｃｕ）からなる第２のバンプ高さ調整金属層２２０ｂ、ニッケル（Ｎｉ）からなる第２のバンプバリアメタル層２２０ｃ、およびスズ（Ｓｎ）からなる第２のバンプはんだ層２２０ｄを第２のレジスト層２２１の開口部内にのみ成長させる。
【００５９】
次に、図３（ｃ）に示すように、第２のレジスト層２２１を除去し、露出した不要なシード層である銅（Ｃｕ）と密着層であるチタン（Ｔｉ）との積層膜である第２の密着金属層２２０ｅを、ウェットエッチなどによって除去することにより、第２のバンプ２２０を形成して第２の半導体チップ２００を完成する。
【００６０】
なお、第１のバンプ１２０と第２のバンプ２２０とは互いに電気的な接続（導通）をとるために、同じレイアウトで形成する。
【００６１】
次に、完成した第１の半導体チップ１００と第２の半導体チップ２００との接合方法について、図４を用いて説明する。
【００６２】
図示しないボンダーを用いて、第１の半導体チップ１００に第２の半導体チップ２００をフリップチップ方式で接合する。このとき、ボンダーにおいて、第１の半導体チップ１００をステージ上に固定するとともに、第２の半導体チップ２００をチャックで保持する。
【００６３】
次に、画像認識などの手法を用いて、第１の半導体チップ１００と第２の半導体チップ２００の位置決めを行う。ここで、第１の半導体チップ１００と第２の半導体チップ２００とは、互いにバンプ形成面を対向させた状態で配置する。
【００６４】
次に、ボンダーのチャックを下降させることにより、第２の半導体チップ２００を下降させて第１の半導体チップ１００に接触させる。このとき、例えばボンダーによる位置決め精度が不足しており、第１のバンプ１２０と第２のバンプ２２０との間に位置ずれが生じたとしても、第１のバンプ１２０が凹状を有することにより、第２のバンプ２２０が第１のバンプ１２０の凹型の内側斜面に接して加圧されるため、位置ずれが自己修正（セルフアライメント）される方向に移動し、図５に示すように、第１のバンプ１２０と第２のバンプ２２０とは確実に接続する。
【００６５】
その後、第１のバンプ１２０と第２のバンプ２２０との間にエポキシ樹脂などを主成分とするアンダーフィル材を充填して硬化させることにより、図６に示すように、アンダーフィル樹脂１３０を形成する（後塗布）。なお、アンダーフィル樹脂１３０は、第１のバンプ１２０と第２のバンプ２２０との接合工程の前に、図７に示すように予め第１の半導体チップ１００上に塗布しておいてもよい（先塗布）。その場合、バンプ接合時の熱処理により硬化させることもできる。なお、先塗布の場合、第１のバンプ１２０の凹部内に残存するアンダーフィル樹脂１３０は、第１のバンプ１２０と第２のバンプ２２０との圧着時に、第２のバンプ２２０によって周囲に押し出され、第１のバンプ１２０と第２のバンプ２２０との接合が行われる。
【００６６】
以上に説明したように、本実施形態によれば、第１のバンプ１２０を中央が窪んだ凹状に形成するため、以降の第２の半導体チップ２００と接合する工程において、第１の半導体チップ１００と第２の半導体チップ２００との間に重ね合わせずれが発生しても、加圧接着の際に、第１のバンプ１２０の窪みに沿って、第２のバンプがセルフアラインメントで噛み合わすことができる。そのため、電気的に接続すべき第１のバンプ１２０と第２のバンプ２２０との間で横滑りやこれに伴う半導体チップの横ずれが発生することを抑制できる。
【００６７】
また、第１の電極パッド１１０を中空円筒状にパターニングする工程は、第１の電極パッド１１０形成時のパターニング工程と共通化できるため、新たなマスクを追加する必要がなく、製造工程が増加しない。その結果、製造工程が増加することなく、半導体チップ同士の位置合わせを正確に行うことができる。
【００６８】
なお、本実施形態では、２つの半導体チップを接合するフリップチップ方式を例に採って説明したが、これに限られず、いずれか一つ以上の半導体チップがシリコンスルービア（ＴＳＶ）を含んだフェイスツーバック方式の接合方式であっても本開示は効果を発揮する。
【００６９】
ここで、第２の半導体チップがＴＳＶを有する場合の構造について、図８を参照しながら説明する。
【００７０】
図８に示すように、第２の半導体チップ２００において、ベースとなる第２の半導体基板２０１の表面上に、第２の配線層２０２が積層され、さらに、該第２の配線層２０２を覆うように第２のパッシベーション層２１１が積層されている。また、第２の半導体基板２０１の裏面には、裏面パッシベーション層２４１が形成されている。また、第２の半導体基板２０１の内部には、表面側から裏面側に至るＴＳＶ２４０が形成されている。また、第２の半導体基板２０１の裏面の所定の位置には、裏面配線２４２が形成されている。さらに、裏面配線２４２の上には、第２のバンプ２２０が形成されている。第２のバンプ２２０は、第１のバンプ１２０と電気的に接続する位置に配置される。
【００７１】
ここでは、図１（ａ）との差異である、ＴＳＶ２４０、裏面パッシベーション層２４１および裏面配線２４２について詳細に説明する。他の構造には、図１（ａ）を参照しながら説明した構造と同様の構造を用いることができる。
【００７２】
ＴＳＶ２４０は、例えば、直径が５μｍおよび深さが５０μｍの円柱状で、膜厚が２００ｎｍの酸化シリコンからなる円筒状の絶縁膜の内部に、銅（Ｃｕ）が充填されている。また、図示しないが、絶縁膜と銅との界面には膜厚が１５０ｎｍ程度のタンタル（Ｔａ）からなるバリアメタル層を設けてもよい。
【００７３】
裏面パッシベーション層２４１は、例えば、膜厚が１μｍのシリコン窒化膜からなる。
【００７４】
裏面配線２４２は、ＴＳＶ２４０と第２のバンプ２２０とを接続するために用いられる。裏面配線２４２は、線幅が例えば１０μｍ程度で、膜厚が５０ｎｍ程度のチタン（Ｔｉ）からなる密着層２４２ａと、膜厚が５μｍ程度の銅（Ｃｕ）からなる導電層２４２ｂとの積層構造からなる。
【００７５】
なお、ＴＳＶ２４０の直径は５μｍとしたが、これに限られず、例えば、３μｍ〜２０μｍの範囲であればよい。また、ＴＳＶ２４０の深さは、直径に対するアスペクト比（深さ÷直径）が５〜２０の範囲であればよい。
【００７６】
なお、裏面パッシベーション層２４１の膜厚は１μｍとしたが、これに限られず、２００ｎｍ〜５μｍの範囲であればよい。また、裏面パッシベーション層２４１の材料は、シリコン窒化膜に限られず、シリコン酸化膜（ＳｉＯ２）、またはエポキシ樹脂を含む樹脂材料であってもよい。
【００７７】
なお、裏面配線２４２は、膜厚を５μｍとしたが、これに限られず、５００ｎｍ〜１０μｍの範囲であればよい。
【００７８】
なお、ＴＳＶ２４０と第２のバンプ２２０とが、裏面配線２４２を介さずに、直接に接続されていてもよい。
【００７９】
また、積層する半導体チップの数は２つに限定されない。また、バンプピッチも４０μｍに限られず、１０μｍ〜１５０μｍピッチの範囲において有効である。
【００８０】
なお、本実施形態では、各半導体チップ１００、２００はＬＳＩチップであるとしたが、これに限られず、例えば、いずれか一方がインターポーザであってもよい。
【００８１】
また、本実施形態では、第１の電極パッド１１０の内円のくり抜き形状は円形としたが、これに限られず、多角形状であってもよい。ただし、多角形に内接する円の直径が第１のバンプ１２０の直径よりも小さくなるように形成する必要がある。
【００８２】
なお、本実施形態では、第１の電極パッド１１０の内円のくり抜き形状は円形としたが、図９に示すように、パッド内部の内円のくり抜き側から外円に向かって切れ込みを有する形状であってもよい。切れ込みを加えることにより、第１のバンプ１２０の外周方向に凹状が形成され、第２のバンプ２２０の第２のバンプはんだ層２２０ｄと第１のバンプ１２０との接触面積が増加して、第１のバンプ同士の密着性が向上する。
【００８３】
また、アンダーフィル材を接合前に塗布する先塗布法の場合には、窪みにたまったアンダーフィル材が溝に沿ってバンプの窪みの外部に放出され、バンプ間にアンダーフィル材の噛み込みを抑制するという効果も得られる。
【００８４】
なお、以上の実施形態で説明したパッシベーション層、バンプおよびパッド形状の各寸法については、本開示の趣旨を逸脱しない範囲で適宜変更可能である。
【産業上の利用可能性】
【００８５】
本開示の半導体装置は、半導体チップ同士の位置合わせが正確になされ、特に、複数の半導体チップがバンプによって直接に接合された構造を有する半導体装置として有用である。
【符号の説明】
【００８６】
１００  第１の半導体チップ
１０１  第１の半導体基板
１０２  第１の配線層
１１０  第１の電極パッド
１１１  第１のパッシベーション層
１２０  第１のバンプ
１２０ａ  第１のバンプ密着層
１２０ｂ  第１のバンプ導電層
１２０ｅ  第１の密着金属層
１２１  第１のレジスト層
１３０  アンダーフィル樹脂
２００  第２の半導体チップ
２０１  第２の半導体基板
２０２  第２の配線層
２１０  第２の電極パッド
２１１  第２のパッシベーション層
２２０  第２のバンプ
２２０ａ  第２のバンプ密着層
２２０ｂ  第２のバンプ高さ調整金属層
２２０ｃ  第２のバンプバリアメタル層
２２０ｄ  第２のバンプはんだ層
２２０ｅ  第２の密着金属層
２２１  第２のレジスト層
２４０  ＴＳＶ
２４１  裏面パッシベーション層
２４２  裏面配線
２４２ａ  密着層
２４２ｂ  導電層
【図１】
2014033977.tif 000003
【図２】
2014033977.tif 000004
【図３】
2014033977.tif 000005
【図４】
2014033977.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成26年10月16日(2014.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップとが接合された積層チップを有する半導体装置であって、
前記第１の半導体チップの主面上には、第１の電極パッドと、前記第１の電極パッド上に形成された第１のバンプとが形成されており、
前記第２の半導体チップの主面上には、前記第１のバンプと接合するように第２のバンプが形成されており、
前記第１の電極パッドは、中央に、その周囲全体が段差状となる開口部を有しており、
前記第１のバンプは、前記第１の電極パッドにおける前記開口部とその周辺部との段差状に跨るように形成された、中央が窪んだ凹状を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の電極パッドは、平面視で中空円筒状に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のバンプの直径は、前記第１の電極パッドの中空円筒状の内径と同等かそれ以下である半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１の半導体チップ上を覆うとともに、前記第１のバンプと前記第１の電極パッドとの間に挟まれ、前記第１の電極パッド上に開口部の端部を有するように、前記第１の電極パッドを開口する第１のパッシベーション層をさらに備え、
前記第１のパッシベーション層の開口径は、前記第１のバンプの直径よりも小さく、かつ、前記第１の電極パッドの中空円筒状の内径よりも大きい半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドは、前記周辺部に切れ込み部を有する半導体装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の半導体チップおよび前記第２の半導体チップの少なくとも一方には、表面側から裏面側に至る貫通電極が形成されており、
前記貫通電極は、前記第１のバンプおよび前記第２のバンプと電気的に接続している半導体装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなる半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプは、銅、スズ、ニッケル、銀、金、コバルト、ビスマス、亜鉛、インジウム、ゲルマニウムおよびタングステンのうちいずれかを含む金属または導電性金属化合物からなる半導体装置。
【請求項９】
請求項２〜４のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプの直径は、４μｍ〜３０μｍである半導体装置。
【請求項１０】
請求項２〜４、９のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプの直径は、２μｍ〜２５μｍである半導体装置。
【請求項１１】
請求項２〜４、９、１０のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドの内径は、２μｍ〜２５μｍである半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１の電極パッドの厚さは、０．３μｍ〜５μｍである半導体装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体装置において、
前記第１のバンプの高さは、４μｍ〜６０μｍである半導体装置。
【請求項１４】
請求項１〜１３のうちのいずれか１項に記載の半導体装置において、
前記第２のバンプの高さは、２μｍ〜５０μｍである半導体装置。
【国際調査報告】
2014033977.tif 000012
2014033977.tif 000013
2014033977.tif 000014
2014033977.tif 000015