【手続補正書】
【提出日】平成26年11月20日(2014.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
センサスタックを形成する方法であって、
第１の面及び第２の面を有する基板を設けるステップと、
第１の面及び第２の面を有する集積回路を、前記基板の前記第１の面に配置するステップであって、前記集積回路は、前記集積回路の前記第１の面に配置された第１の複数の接点パッドを備える、ステップと、
複数のセンサ素子を有するセンサアレイを設けるステップであって、前記センサ素子のそれぞれは、第１の面及び第２の面を有し、前記センサアレイは、前記センサアレイの第２の面に配置された第２の複数の接点パッドを備える、ステップと、
１つ以上のインターポーザ素子と、前記インターポーザ素子を貫通して配置された１つ以上のスルービアとを有するインターポーザを、前記センサアレイの前記１つ以上のセンサ素子と前記集積回路との間に配置して、前記センサアレイを前記集積回路の前記第１の面から持ち上げ、前記１つ以上のセンサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるようにするステップであって、前記インターポーザは、前記センサアレイの前記各センサ素子の前記第２の面を前記集積回路の前記第１の面と結合するように構成されている、ステップと、
前記集積回路の前記第１の面の前記第１の複数の接点パッドを、前記センサアレイの前記第２の面の前記第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能なセンサスタックを形成するステップと、
を含む方法。
【請求項２】
前記インターポーザの前記１つ以上のインターポーザ素子は、角度がついた外形を有し、前記インターポーザの前記１つ以上のインターポーザ素子は、長方形、楔形、正方形、円形、又はこれらの組み合わせの形状を有する、請求項１に記載の方法。
【請求項３】
前記センサアレイの前記１つ以上のセンサ素子を、前記集積回路の領域の一部分の上に配置するステップと、
前記集積回路の前記第２の面と前記基板との間にスペーサ素子を配置するステップと、
を更に含む、請求項１または２に記載の方法。
【請求項４】
タイル状配列が可能な検出器アレイを形成する方法であって、
タイル状配列が可能なセンサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に楔形インターポーザ素子を配置するステップであって、前記楔形インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第１の面から持ち上げるように構成され、前記楔形インターポーザ素子は、前記楔形インターポーザ素子を貫通して配置されたスルービアを備え、前記インターポーザは、前記センサ素子の前記第２の面を前記集積回路の前記第１の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、タイル状配列が可能な前記センサスタックを形成するステップと、
を含むステップと、
基板の第１の面に、複数のタイル状配列が可能なセンサスタックをタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。
【請求項５】
前記集積回路の前記第２の面と前記基板の前記第１の面との間にスペーサ素子を配置するステップであって、前記スペーサ素子は、前記インターポーザ素子の前記楔形を補償するように構成されている、ステップと、
ワイヤボンド又はフレキシブル相互接続を用いて、前記集積回路を他の電子回路と動作可能に結合するステップであって、前記センサ素子と前記集積回路との間に設けられた隙間空間に前記ワイヤボンド又はフレキシブル相互接続部を配置することを含むステップと、
を更に含む、請求項４に記載の方法。
【請求項６】
タイル状配列が可能な検出器アレイを形成する方法であって、
第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子と前記集積回路との間に階段状インターポーザ素子を配置するステップであって、前記階段状インターポーザ素子は、前記センサ素子から成る平面がセンサスタック法線に対して局所的に垂直であるように、前記センサ素子を前記集積回路の前記第１の面から持ち上げるように構成され、前記階段状インターポーザ素子は、前記階段状インターポーザ素子を貫通して配置されたスルービアを備え、前記階段状インターポーザ素子は、前記センサ素子の前記第２の面を前記集積回路の前記第１の面と動作可能に結合するように構成されている、ステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、前記第１の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
第２の複数のセンサスタックを形成するステップであって、
第１の面及び第２の面を有するセンサ素子を設けるステップであって、前記センサ素子は、前記センサ素子の前記第２の面に配置された第１の複数の接点パッドを備える、ステップと、
第１の面及び第２の面を有する集積回路の領域の一部分に前記センサ素子を配置するステップと、
前記センサ素子の前記第２の面の前記第１の複数の接点パッドを前記集積回路の前記第１の面の第２の複数の接点パッドと動作可能に結合して、前記第２の複数の、タイル状配列が可能な階段状センサスタックを形成するステップと、
を含むステップと、
前記第１の複数の、タイル状配列が可能な階段状センサスタック及び前記第２の複数の、タイル状配列が可能な階段状センサスタックを、基板の第１の面にタイル状に配列して、タイル状配列が可能な前記検出器アレイを形成するステップと、
を含む方法。
【請求項７】
検出器アレイ（３０、４０、７０、１１０）であって、
第１の面及び第２の面を有する基板（７２）と、
平面型検出器アレイを形成するために前記基板（７２）の前記第１の面に配列された、複数のタイル状配列が可能なセンサスタック（３２、４２、５０）と、を備え、前記複数のタイル状配列が可能なセンサスタック（３２、４２、５０）のそれぞれは、
第１の面及び第２の面を有するセンサ素子（５２）であって、前記センサ素子（５２）の前記第２の面に配置された第１の複数の接点パッド（８２）を備える、センサ素子（５２）と、
第１の面及び第２の面を有する集積回路（５４）と、
自身を貫通して配置された１つ以上のスルービア（９０）を有する、インターポーザ素子（５６）であって、前記インターポーザ素子（５６）は、前記センサ素子（５２）と前記集積回路（５４）との間に配置され、前記センサ素子（５２）を前記集積回路（５４）の前記第１の面から持ち上げ、前記センサ素子（５２）から成る平面が検出器アレイ法線に対して局所的に垂直であるようにするように構成され、前記インターポーザ素子（５６）は、前記センサ素子（５２）の前記第２の面を前記集積回路（５４）の前記第１の面と動作可能に結合するように構成されている、インターポーザ素子（５６）と、を備え、
前記センサ素子（５２）の前記第２の面の前記第１の複数の接点パッド（８２）を、前記集積回路（５４）の前記第１の面の第２の複数の接点パッド（８６）と動作可能に結合することにより、タイル状配列が可能な前記センサスタック（５０）が形成される、
検出器アレイ（３０、４０、７０、１１０）。
【請求項８】
前記インターポーザ素子（５６）は、階段状インターポーザ素子又は楔形インターポーザ素子である、請求項７に記載の検出器アレイ（３０、４０、７０、１１０）。
【請求項９】
前記インターポーザ素子（５６）は、
１つ以上のルーティング層（９２）、１つ以上のルーティングパターン、又は前記１つ以上のルーティング層及び前記１つ以上のルーティングパターンの両方と、
前記インターポーザ素子の第１の面に配置された上面接点パッド、及び前記インターポーザ素子の第２の面に配置された底面接点パッドと、
を更に備える、請求項７または８に記載の検出器アレイ（３０、４０、７０、１１０）。
【請求項１０】
前記集積回路の前記第２の面と前記基板の前記第１の面との間に配置されたスペーサ素子を更に備える、請求項７乃至９のいずれかに記載の検出器アレイ（３０、４０、７０、１１０）。