(57)【要約】  アクティブマトリクス基板上のゲート線等の配線に入力される電位のなまりを低減し、配線を高速に駆動するとともに、狭額縁化を図り得る技術を提供すること。アクティブマトリクス基板（２０ａ）には、ゲート線群（１３Ｇ）とソース線群が形成されている。また、アクティブマトリクス基板（２０ａ）には、複数のスイッチング素子を有し、少なくとも一部のスイッチング素子が画素領域に形成され、ゲート線（１３Ｇ）に走査信号を出力するゲートドライバ（１１）と、ゲートドライバ（１１）に制御信号を供給する配線（１５Ｌ１）が形成されている。表示領域外の表示制御回路（４）から配線（１５Ｌ１）を介して各ゲートドライバ（１１）に制御信号が供給される。各ゲートドライバ（１１）は、入力される制御信号に応じて接続されている１本のゲート線（１３Ｇ）を駆動する。
2014069529.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と、
前記複数のデータ線と交差し、少なくともゲート線を含む複数の配線と、
前記複数の配線の少なくとも一部に接続され、前記データ線と前記ゲート線とで規定される画素領域を含む表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路を備え、
前記駆動回路は、複数のスイッチング素子を含み、
前記複数のスイッチング素子の少なくとも一部が前記画素領域に形成されている、アクティブマトリクス基板。
【請求項２】
前記駆動回路は、前記ゲート線の各々に接続され、前記制御信号に応じて、前記ゲート線に選択電圧と非選択電圧との一方を印加することにより前記ゲート線の電位を制御する、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、
前記表示領域の外側に設けられ、前記駆動回路に前記制御信号を供給する第２端子部と、を備え、
前記第１端子部及び前記第２端子部は、前記表示領域において前記ゲート線と平行な一辺の外側に設けられている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子と、前記画素電極との間に透明性を有する導電膜からなるシールド層が形成されている、請求項２又は３に記載のアクティブマトリクス基板。
【請求項５】
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子は、前記画素電極と重ならない位置に形成されている、請求項２又は３に記載のアクティブマトリクス基板。
【請求項６】
前記駆動回路のスイッチング素子が形成されていない画素領域に、前記駆動回路のスイッチング素子が形成されている前記画素領域の開口率と略同等となるように調整用配線がさらに設けられている、請求項２から５のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
前記ゲート線が形成されているゲート配線層と前記データ線が形成されているデータ配線層との間に形成された第１の絶縁層と、
前記画素領域において、前記データ線と略平行となるように前記データ配線層に形成され、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線と、
前記第１の絶縁層より大きい厚みを有して前記データ配線層の上層に形成され、前記データ配線層まで貫通するコンタクトホールを有する第２の絶縁層と、
前記コンタクトホールに形成された導電層と、を備え、
前記制御信号配線は、前記ゲート線と重なる部分において不連続であり、不連続部分において、前記第２の絶縁層の前記コンタクトホールにおける前記導電層を介して接続されている、請求項３から６のいずれか一項に記載のアクティブマトリクス基板。
【請求項８】
前記画素領域において、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線をさらに備え、
前記制御信号配線は、前記制御信号配線の少なくとも一部が、前記画素領域における２つの前記データ線からの距離が略同じとなる位置において、前記データ線と略平行となるように配置されている、請求項３から６のいずれか一項に記載のアクティブマトリクス基板。
【請求項９】
前記画素領域に、前記データ線と前記ゲート線とに接続された画素スイッチング素子をさらに備え、
前記画素スイッチング素子のゲート端子が接続されている前記ゲート線の位置から前記データ線と前記ゲート線との交差位置までの前記ゲート線の部分と、前記ゲート端子が接続されていない側の前記データ線と前記ゲート線との交差近傍とにおける前記ゲート線の部分とにおいて、前記ゲート線の最大幅より狭い幅の部分を有する、請求項２から８のいずれか一項に記載のアクティブマトリクス基板。
【請求項１０】
前記画素領域は、複数の色のうちのいずれかの色に対応し、
前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、請求項２から９のいずれか一項に記載のアクティブマトリクス基板。
【請求項１１】
前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線の延伸方向における幅は、他の画素領域における前記幅より大きい、請求項２から１０のいずれか一項に記載のアクティブマトリクス基板。
【請求項１２】
前記画素領域において、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極に接続された補助容量電極とを有し、
前記表示領域の外側において前記補助容量電極と接続され、前記補助容量電極に所定の電位を供給する補助容量配線と、
前記画素領域において前記補助容量電極と接続されるとともに、前記補助容量配線と接続された低インピーダンス配線と、を備える、請求項８から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１３】
前記ゲート線の各々に対して、複数の前記駆動回路が設けられている、請求項２から１２のいずれか一項に記載のアクティブマトリクス基板。
【請求項１４】
前記表示領域は、前記ゲート線の配列方向に沿って複数の分割領域に分割され、
前記複数の分割領域の各々に配置されている前記ゲート線に対して設けられた前記駆動回路は、前記分割領域ごとに定められた周波数で、前記ゲート線に選択電圧と非選択電圧との一方を印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１５】
前記複数のゲート線は、Ｎ本（Ｎは自然数）であり、
前記ゲート線ごとに、第１〜第Ｍ（Ｍは自然数、Ｍ≧２）のＭ個の前記駆動回路が設けられ、
ｎ行目（１≦ｎ≦Ｎ）の前記ゲート線に対して設けられた前記Ｍ個の駆動回路は、前記第１の駆動回路から前記第Ｍの駆動回路の順に前記ｎ行目のゲート線に選択電圧を印加し、前記Ｍ個の駆動回路のうち、第２の前記駆動回路から前記第Ｍの駆動回路は、直前の前記駆動回路がｎ＋１行目の前記ゲート線に前記選択電圧を印加するタイミングで、前記ｎ行目のゲート線に前記選択電圧を印加し、
前記第１端子部は、前記第Ｍの駆動回路によって前記ｎ行目のゲート線に選択電圧が印加されるタイミングで、前記ｎ行目のゲート線と前記データ線とで規定される前記画素領域に書き込むべき画像のデータ信号を前記データ線に供給する、請求項３から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１６】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線とを含み、
一の前記副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を備え、
他の副画素領域に、前記サブゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記一の副画素領域における前記画素電極との間に接続されたキャパシタとを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記制御信号に応じて、前記サブゲート線に選択電圧と非選択電圧との一方を印加するサブゲート線駆動部を含み、
一水平期間において、前記ゲート線に選択電圧が印加された後、前記サブゲート線駆動部が前記サブゲート線に選択電圧を印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１７】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線と、補助容量配線とを含み、
前記複数の副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を各々備え、
一の前記副画素領域に、前記補助容量配線と接続された補助容量と、前記サブゲート線に接続されたゲート端子と、前記一の副画素領域における前記画素電極に接続されたソース端子と、前記補助容量に接続されたドレイン端子とを有するスイッチング素子とを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記サブゲート線に選択電圧と非選択電圧の一方を印加するサブゲート線駆動部を含み、
前記サブゲート線駆動部は、前記ゲート線に選択電圧が印加された後、前記制御信号に応じて、前記サブゲート線に選択電圧を印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１８】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、第１補助容量配線及び第２補助容量配線とを含み、
前記複数の副画素領域は、前記ゲート線と前記データ線とに接続された画素電極を各々備え、
一の前記副画素領域に、前記一の副画素領域における前記画素電極と前記第１補助容量配線とに接続された第１補助容量を備え、
他の副画素領域に、前記他の副画素領域における前記画素電極と前記第２補助容量配線とに接続された第２補助容量を備え、
前記駆動回路は、前記表示領域に形成され、前記第１補助容量配線と前記第２補助容量配線の電位を制御する補助容量線制御素子を含み、
前記補助容量線制御素子は、前記ゲート線に選択電圧が印加された後、前記第１補助容量配線と前記第２補助容量配線の電位が逆位相となるように、前記第１補助容量配線と前記第２補助容量配線に電圧を印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１９】
前記配線は、前記ゲート線と、補助容量配線とを含み、
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記補助容量配線とに接続された補助容量とを備え、
前記駆動回路は、前記補助容量配線ごとに設けられた補助容量配線駆動部を含み、
前記補助容量配線駆動部は、前記制御信号に応じて、前記データ線の電圧と同じ極性の電圧を前記補助容量配線に印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項２０】
前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている、請求項２から９のいずれか一項に記載のアクティブマトリクス基板。
【請求項２１】
前記画素領域は、複数の色のうちのいずれかの色に対応し、
前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、請求項２０に記載のアクティブマトリクス基板。
【請求項２２】
前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線及び前記データ線の少なくとも一方の延伸方向における幅は、他の画素領域における前記幅より大きい、請求項２１に記載のアクティブマトリクス基板。
【請求項２３】
前記配線は、前記ゲート線と、共通電極線とを含み、
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記共通電極線とに接続された補助容量とを有し、
前記駆動回路は、前記スイッチング素子が形成されていない画素領域において前記共通電極線ごとに設けられた共通電極駆動部を含み、
前記共通電極駆動部は、前記制御信号に応じて、前記データ線の電位と逆極性となるように前記共通電極線に電圧を印加する、請求項２から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項２４】
前記配線は、前記ゲート線と、発光制御線とを含み、
前記画素領域に、発光素子と、前記データ線と前記ゲート線とに接続された電気回路と、前記発光制御線と接続されたゲート端子と、前記電気回路と接続されたソース端子と、前記発光素子と接続されたドレイン端子とを有する発光制御スイッチング素子とを有し、
前記駆動回路は、前記発光制御線ごとに設けられ、前記制御信号に応じて、前記発光制御線の電位を制御する発光制御線駆動部を含む、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
【請求項２５】
請求項１から２２のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタと対向電極とを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２６】
請求項２３に記載のアクティブマトリクス基板と、
カラーフィルタを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２７】
前記アクティブマトリクス基板において、前記駆動回路の少なくとも一部の素子は、前記画素領域における前記液晶層の配向状態に応じて発生する暗線領域に配置される、請求項２５又は２６に記載の表示パネル。
【請求項２８】
請求項２５から２７のいずれか一項に記載の表示パネルと、
前記表示パネルを収納する筐体と、を備え、
前記筐体は、前記表示パネルの額縁領域の一部と表示領域の一部とに重なる位置に設けられ観察者側の表面が曲面形状を有するレンズ部を含む第１カバー部と、前記表示パネルの側面を少なくとも覆う第２カバー部とを有する、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、表示パネル及びそれを備えた表示装置に関し、特に、ゲートドライバの配置に関する。
【背景技術】
【０００２】
従来より、アクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示パネルが知られている。特表２００４−５３８５１１号公報には、データ信号が供給される列アドレス導体を駆動する行駆動回路と、行選択信号が供給される行アドレス導体を駆動する列駆動回路とを、画素エレメントアレイの１辺に設ける技術が開示されている。特表２００４−５３８５１１号公報では、このように構成することで、画素エレメントアレイ等を保持する支持体における、画素エレメントアレイの周辺領域が、これら駆動回路によって制限されないようにしている。
【発明の開示】
【０００３】
ところで、ゲート線を選択又は非選択の状態に応じた電位が、アクティブマトリクス基板においてソース線と平行な１辺の側からゲート線に与えられる場合、ゲート線の終端の側にいくほど電位のなまりが大きくなる。そのため、ゲート線上の電位のなまりが発生する位置を想定した設計が必要となる。また、上記した特表２００４−５３８５１１号公報のように、ゲートドライバとソースドライバとをアクティブマトリクス基板の１辺の側に設けることで、他の３辺について狭額縁化することが可能となる。しかしながら、上記した特表２００４−５３８５１１号公報ではゲート線を引き回す距離が従来と比べて長くなり、ゲート線の負荷が大きくなる。その結果、ゲート線に与えられる電位がなまり、ゲート線を高速に駆動することが困難となる。
【０００４】
本発明は、アクティブマトリクス基板上のゲート線等の配線に与えられる電位のなまりを低減し、配線を高速に駆動するとともに、狭額縁化を図り得る技術を提供することを目的とする。
【０００５】
第１の発明に係るアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくともゲート線を含む複数の配線と、前記複数の配線の少なくとも一部に接続され、前記データ線と前記ゲート線とで規定される画素領域を含む表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路を備え、前記駆動回路は、複数のスイッチング素子を含み、前記複数のスイッチング素子の少なくとも一部が前記画素領域に形成されている。
【０００６】
第２の発明は、第１の発明において、前記駆動回路は、前記ゲート線の各々に接続され、前記制御信号に応じて、前記ゲート線に選択電圧と非選択電圧との一方を印加することにより前記ゲート線の電位を制御する。
【０００７】
第３の発明は、第１又は第２の発明において、前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、前記表示領域の外側に設けられ、前記駆動回路に前記制御信号を供給する第２端子部と、を備え、前記第１端子部及び前記第２端子部は、前記表示領域において前記ゲート線と平行な一辺の外側に設けられている。
【０００８】
第４の発明は、第２又は第３の発明の前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子と、前記画素電極との間に透明性を有する導電膜からなるシールド層が形成されている。
【０００９】
第５の発明は、第２又は第３の発明の前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子は、前記画素電極と重ならない位置に形成されている。
【００１０】
第６の発明は、第２から第５のいずれかの発明において、前記駆動回路のスイッチング素子が形成されていない画素領域に、前記駆動回路のスイッチング素子が形成されている前記画素領域の開口率と略同等となるように調整用配線がさらに設けられている。
【００１１】
第７の発明は、第３から第６のいずれかの発明において、前記ゲート線が形成されているゲート配線層と前記データ線が形成されているデータ配線層との間に形成された第１の絶縁層と、前記画素領域において、前記データ線と略平行となるように前記データ配線層に形成され、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線と、前記第１の絶縁層より大きい厚みを有して前記データ配線層の上層に形成され、前記データ配線層まで貫通するコンタクトホールを有する第２の絶縁層と、前記コンタクトホールに形成された導電層と、を備え、前記制御信号配線は、前記ゲート線と重なる部分において不連続であり、不連続部分において、前記第２の絶縁層の前記コンタクトホールにおける前記導電層を介して接続されている。
【００１２】
第８の発明は、第３から第６のいずれかの発明において、前記画素領域において、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線をさらに備え、前記制御信号配線は、前記制御信号配線の少なくとも一部が、前記画素領域における２つの前記データ線からの距離が略同じとなる位置において、前記データ線と略平行となるように配置されている。
【００１３】
第９の発明は、第２から第８のいずれかの発明において、前記画素領域に、前記データ線と前記ゲート線とに接続された画素スイッチング素子をさらに備え、前記画素スイッチング素子のゲート端子が接続されている前記ゲート線の位置から前記データ線と前記ゲート線との交差位置までの前記ゲート線の部分と、前記ゲート端子が接続されていない側の前記データ線と前記ゲート線との交差近傍とにおける前記ゲート線の部分とにおいて、前記ゲート線の最大幅より狭い幅の部分を有する。
【００１４】
第１０の発明は、第２から第９のいずれかの発明において、前記画素領域は、複数の色のうちのいずれかの色に対応し、前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている。
【００１５】
第１１の発明は、第２から第１０のいずれかの発明において、前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線の延伸方向における幅は、他の画素領域における前記幅より大きい。
【００１６】
第１２の発明は、第８から第１１のいずれかの発明において、前記画素領域において、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極に接続された補助容量電極とを有し、前記表示領域の外側において前記補助容量電極と接続され、前記補助容量電極に所定の電位を供給する補助容量配線と、前記画素領域において前記補助容量電極と接続されるとともに、前記補助容量配線と接続された低インピーダンス配線と、を備える。
【００１７】
第１３の発明は、第２から第１２のいずれかの発明において、前記ゲート線の各々に対して、複数の前記駆動回路が設けられている。
【００１８】
第１４の発明は、第２から第１３のいずれかの発明において、前記表示領域は、前記ゲート線の配列方向に沿って複数の分割領域に分割され、前記複数の分割領域の各々に配置されている前記ゲート線に対して設けられた前記駆動回路は、前記分割領域ごとに定められた周波数で、前記ゲート線に選択電圧と非選択電圧との一方を印加する。
【００１９】
第１５の発明は、第３から第１３のいずれかの発明において、前記複数のゲート線は、Ｎ本（Ｎは自然数）であり、前記ゲート線ごとに、第１〜第Ｍ（Ｍは自然数、Ｍ≧２）のＭ個の前記駆動回路が設けられ、ｎ行目（１≦ｎ≦Ｎ）の前記ゲート線に対して設けられた前記Ｍ個の駆動回路は、前記第１の駆動回路から前記第Ｍの駆動回路の順に前記ｎ行目のゲート線に選択電圧を印加し、前記Ｍ個の駆動回路のうち、第２の前記駆動回路から前記第Ｍの駆動回路は、直前の前記駆動回路がｎ＋１行目の前記ゲート線に前記選択電圧を印加するタイミングで、前記ｎ行目のゲート線に前記選択電圧を印加し、前記第１端子部は、前記第Ｍの駆動回路によって前記ｎ行目のゲート線に選択電圧が印加されるタイミングで、前記ｎ行目のゲート線と前記データ線とで規定される前記画素領域に書き込むべき画像のデータ信号を前記データ線に供給する。
【００２０】
第１６の発明は、第２から第１３のいずれかの発明において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、サブゲート線とを含み、一の前記副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を備え、他の副画素領域に、前記サブゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記一の副画素領域における前記画素電極との間に接続されたキャパシタとを備え、前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記制御信号に応じて、前記サブゲート線に選択電圧と非選択電圧との一方を印加するサブゲート線駆動部を含み、一水平期間において、前記ゲート線に選択電圧が印加された後、前記サブゲート線駆動部が前記サブゲート線に選択電圧を印加する。
【００２１】
第１７の発明は、第２から第１３のいずれかの発明において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、サブゲート線と、補助容量配線とを含み、前記複数の副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を各々備え、一の前記副画素領域に、前記補助容量配線と接続された補助容量と、前記サブゲート線に接続されたゲート端子と、前記一の副画素領域における前記画素電極に接続されたソース端子と、前記補助容量に接続されたドレイン端子とを有するスイッチング素子とを備え、前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記サブゲート線に選択電圧と非選択電圧の一方を印加するサブゲート線駆動部を含み、前記サブゲート線駆動部は、前記ゲート線に選択電圧が印加された後、前記制御信号に応じて、前記サブゲート線に選択電圧を印加する。
【００２２】
第１８の発明は、第２から第１３のいずれかの発明において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、第１補助容量配線及び第２補助容量配線とを含み、前記複数の副画素領域は、前記ゲート線と前記データ線とに接続された画素電極を各々備え、一の前記副画素領域に、前記一の副画素領域における前記画素電極と前記第１補助容量配線とに接続された第１補助容量を備え、他の副画素領域に、前記他の副画素領域における前記画素電極と前記第２補助容量配線とに接続された第２補助容量を備え、前記駆動回路は、前記表示領域に形成され、前記第１補助容量配線と前記第２補助容量配線の電位を制御する補助容量線制御素子を含み、前記補助容量線制御素子は、前記ゲート線に選択電圧が印加された後、前記第１補助容量配線と前記第２補助容量配線の電位が逆位相となるように、前記第１補助容量配線と前記第２補助容量配線に電圧を印加する。
【００２３】
第１９の発明は、第２から第１３のいずれかの発明において、前記配線は、前記ゲート線と、補助容量配線とを含み、前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記補助容量配線とに接続された補助容量とを備え、前記駆動回路は、前記補助容量配線ごとに設けられた補助容量配線駆動部を含み、前記補助容量配線駆動部は、前記制御信号に応じて、前記データ線の電圧と同じ極性の電圧を前記補助容量配線に印加する。
【００２４】
第２０の発明は、第２から第９のいずれかの発明において、前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている。
【００２５】
第２１の発明は、第２０の発明において、前記画素領域は、複数の色のうちのいずれかの色に対応し、前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている。
【００２６】
第２２の発明は、第２１の発明において、前記駆動回路のスイッチング素子が形成されている前記画素領域における、前記ゲート線及び前記データ線の少なくとも一方の延伸方向における幅は、他の画素領域における前記幅より大きい。
【００２７】
第２３の発明は、第２から第１３のいずれかの発明において、前記配線は、前記ゲート線と、共通電極線とを含み、前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記共通電極線とに接続された補助容量とを有し、前記駆動回路は、前記スイッチング素子が形成されていない画素領域において前記共通電極線ごとに設けられた共通電極駆動部を含み、前記共通電極駆動部は、前記制御信号に応じて、前記データ線の電位と逆極性となるように前記共通電極線に電圧を印加する。
【００２８】
第２４の発明は、第１から第４のいずれかの発明において、前記配線は、前記ゲート線と、発光制御線とを含み、前記画素領域に、発光素子と、前記データ線と前記ゲート線とに接続された電気回路と、前記発光制御線と接続されたゲート端子と、前記電気回路と接続されたソース端子と、前記発光素子と接続されたドレイン端子とを有する発光制御スイッチング素子とを有し、前記駆動回路は、前記発光制御線ごとに設けられ、前記制御信号に応じて、前記発光制御線の電位を制御する発光制御線駆動部を含む。
【００２９】
第２５の発明に係る表示パネルは、第１から第２２のいずれかの発明のアクティブマトリクス基板と、カラーフィルタと対向電極とを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層とを備える。
【００３０】
第２６の発明は、第２３の発明のアクティブマトリクス基板と、カラーフィルタを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、を備える。
を備える。
【００３１】
第２７の発明は、第２５又は第２６の発明の前記アクティブマトリクス基板において、前記駆動回路の少なくとも一部の素子は、前記画素領域における前記液晶層の配向状態に応じて発生する暗線領域に配置される。
【００３２】
第２８の発明に係る表示装置は、第２５から第２７のいずれかの発明の表示パネルと、前記表示パネルを収納する筐体と、を備え、前記筐体は、前記表示パネルの額縁領域の一部と表示領域の一部とに重なる位置に設けられ観察者側の表面が曲面形状を有するレンズ部を含む第１カバー部と、前記表示パネルの側面を少なくとも覆う第２カバー部とを有する。
【００３３】
本発明の構成によれば、アクティブマトリクス基板上の配線に与えられる電位のなまりを低減し、配線を高速に駆動することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。
【図２】図２は、第1実施形態に係るアクティブマトリクス基板の概略構成を示す模式図である。
【図３】図３は、第1実施形態に係るアクティブマトリクス基板の概略構成を示す模式図である。
【図４】図４は、第１実施形態におけるゲートドライバの等価回路の一例を示す図である。
【図５Ａ】図５Ａは、第１実施形態におけるゲートドライバの配置例を示す模式図である。
【図５Ｂ】図５Ｂは、第１実施形態におけるゲートドライバの配置例を示す模式図である。
【図５Ｃ】図５Ｃは、第１実施形態におけるゲートドライバの配置例を示す模式図である。
【図６】図６は、図５Ｂに示したＴＦＴ−Ａが形成されている画素領域を拡大した平面図である。
【図７Ａ】図７Ａは、図６におけるＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面の模式図である。
【図７Ｂ】図７Ｂは、図６におけるコンタクト部ＣＨ１をＩＩ−ＩＩ線で切断した断面の模式図である。
【図７Ｃ】図７Ｃは、図６におけるＴＦＴ−Ａの部分をＩＩＩ−ＩＩＩ線で切断した断面の模式図である。
【図７Ｄ】図７Ｄは、図６におけるコンタクト部ＣＨ２をＩＶ−ＩＶ線で切断した断面の模式図である。
【図８Ａ】図８Ａは、図５Ｂに示した画素領域２０４Ｒを拡大した平面図である。
【図８Ｂ】図８Ｂは、図５Ｂに示した画素領域２０５Ｒを拡大した平面図である。
【図８Ｃ】図８Ｃは、図５Ａに示した画素領域２０３Ｒを拡大した平面図である。
【図８Ｄ】図８Ｄは、図５Ｃに示した画素領域２０５Ｂを拡大した平面図である。
【図８Ｅ】図８Ｅは、図５Ｂに示した画素領域２０３Ｂを拡大した平面図である。
【図８Ｆ】図８Ｆは、図５Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。
【図９】図９は、ゲートドライバがゲート線を走査する際のタイミングチャートである。
【図１０Ａ】図１０Ａは、第２実施形態に係るゲートドライバの配置例を示す概略構成を示す模式図である。
【図１０Ｂ】図１０Ｂは、表示領域内に配置されるゲートドライバの画素領域を拡大した平面図である。
【図１１】図１１は、第３実施形態に係る液晶表示装置の断面の模式図である。
【図１２】図１２は、第３実施形態における表示面から出射した光線の進む方向を説明する図である。
【図１３】図１３は、第４実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。
【図１４】図１４は、第４実施形態における各分割領域のゲート線の駆動タイミングを説明する図である。
【図１５】図１５は、第４実施形態における各分割領域のデータの書き込みを表すタイミングチャートである。
【図１６】図１５は、第４実施形態における各分割領域のデータの書き込みを表すタイミングチャートである。
【図１７】図１７は、第５実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。
【図１８】図１８は、第５実施形態におけるスタートパルスの入力タイミングを示す図である。
【図１９】図１９は、第５実施形態における各ゲート線の駆動タイミングを示す図である。
【図２０】図２０は、図１７に示した画素を拡大した模式図である。
【図２１】図２１は、第５実施形態におけるデータの書き込みを表すタイミングチャートである。
【図２２】図２２は、第６実施形態におけるスイッチング素子（ＴＦＴ−Ｆ）が形成されている画素領域を模式的に表した平面図である。
【図２３】図２３は、図２２におけるコンタクト部ＣＨ６をＶ−Ｖ線で切断した断面の模式図である。
【図２４Ａ】図２４Ａは、第７実施形態におけるゲート線とソース線の交差部分を拡大した模式図である。
【図２４Ｂ】図２４Ｂは、第７実施形態におけるゲート線の変形例を示す図である。
【図２４Ｃ】図２４Ｃは、第７実施形態におけるゲート線の変形例を示す図である。
【図２５Ａ】図２５Ａは、第８実施形態におけるゲートドライバ非形成領域を模式的に表した平面図である。
【図２５Ｂ】図２５Ｂは、第８実施形態の応用例の液晶表示装置の構成を示す模式図である。
【図２５Ｃ】図２５Ｃは、第８実施形態の応用例における画素電位の変化を表す図である。
【図２６】図２６は、第９実施形態における画素の等価回路を示す図である。
【図２７Ａ】図２７Ａは、第９実施形態におけるゲートドライバと補助容量信号配線が形成されている画素領域を模式的に表した図である。
【図２７Ｂ】図２７Ｂは、第９実施形態におけるゲートドライバと補助容量信号配線が形成されている画素領域を模式的に表した図である。
【図２８】図２８は、図２６に示す画素の駆動を示すタイミングチャートである。
【図２９】図２９は、第１０実施形態における画素の等価回路を示す図である。
【図３０】図３０は、第１０実施形態におけるＣＳドライバの等価回路を示す図である。
【図３１Ａ】図３１Ａは、第１０実施形態におけるＣＳドライバとゲートドライバが形成されている画素領域を模式的に表した図である。
【図３１Ｂ】図３１Ｂは、第１０実施形態におけるＣＳドライバとゲートドライバが形成されている画素領域を模式的に表した図である。
【図３２】図３２は、図３０に示すＣＳドライバの動作を示すタイミングチャートである。
【図３３Ａ】図３３Ａは、第１０実施形態におけるゲートドライバとＣＳドライバの動作を示すタイミングチャートである。
【図３３Ｂ】図３３Ｂは、図２９に示す画素の駆動を示すタイミングチャートである。
【図３４】図３４は、第１１実施形態における画素の等価回路を示す図である。
【図３５Ａ】図３５Ａは、第１１実施形態におけるゲートドライバ１１＿Ａが形成されている画素領域を模式的に表した図である。
【図３５Ｂ】図３５Ｂは、第１１実施形態におけるゲートドライバ１１＿Ａが形成されている画素領域を模式的に表した図である。
【図３６Ａ】図３６Ａは、第１１実施形態におけるゲートドライバ１１＿Ｂが形成されている画素領域を模式的に表した図である。
【図３６Ｂ】図３６Ｂは、第１１実施形態におけるゲートドライバ１１＿Ｂが形成されている画素領域を模式的に表した図である。
【図３７】図３７は、第１１実施形態における各副画素の駆動を示すタイミングチャートである。
【図３８】図３８は、第１２実施形態における画素の等価回路を示す図である。
【図３９Ａ】図３９Ａは、第１２実施形態におけるゲートドライバ１１＿１が形成されている画素領域を模式的に表した図である。
【図３９Ｂ】図３９Ｂは、第１２実施形態におけるゲートドライバ１１＿１が形成されている画素領域を模式的に表した図である。
【図３９Ｃ】図３９Ｃは、第１２実施形態におけるゲートドライバ１１＿２が形成されている画素領域を模式的に表した図である。
【図３９Ｄ】図３９Ｄは、第１２実施形態におけるゲートドライバ１１＿２が形成されている画素領域を模式的に表した図である。
【図４０】図４０は、第１２実施形態における画素の駆動を示すタイミングチャートである。
【図４１】図４１は、第１３実施形態における画素の等価回路を示す図である。
【図４２】図４２は、図４１に示す画素の概略構成を模式的に表した断面図である。
【図４３】図４３は、第１３実施形態におけるゲートドライバとＣＳドライバの等価回路を示す図である。
【図４４Ａ】図４４Ａは、第１３実施形態におけるゲートドライバとＣＳドライバとが形成されている画素領域を示す模式図である。
【図４４Ｂ】図４４Ｂは、第１３実施形態におけるゲートドライバとＣＳドライバとが形成されている画素領域を示す模式図である。
【図４５】図４５は、第１３実施形態におけるゲート線と補助容量配線の駆動を示すタイミングチャートである。
【図４６】図４６は、第１３実施形態における画素のフレーム毎の駆動を示すタイミングチャートである。
【図４７】図４７は、第１４実施形態における画素の等価回路を示す図である。
【図４８】図４８は、図４７に示す画素の概略構成を模式的に表した断面図である。
【図４９】図４９は、第１４実施形態におけるゲートドライバとＣＯＭドライバの等価回路を示す図である。
【図５０Ａ】図５０Ａは、第１４実施形態におけるゲートドライバとＣＯＭドライバとが形成されている画素領域を示す模式図である。
【図５０Ｂ】図５０Ｂは、第１４実施形態におけるゲートドライバとＣＯＭドライバとが形成されている画素領域を示す模式図である。
【図５１】図５１は、第１４実施形態におけるゲート線と共通電極線の駆動を示すタイミングチャートである。
【図５２】図５２は、第１４実施形態における画素のフレーム毎の駆動を示すタイミングチャートである。
【図５３】図５３は、第１５実施形態における画素の等価回路を示す図である。
【図５４】図５４は、図５３に示す画素の概略構成を模式的に表した断面図である。
【図５５Ａ】図５５Ａは、図５３に示す画素の横電界が発生していない状態を示す模式図である。
【図５５Ｂ】図５５Ｂは、図５３に示す画素の横電界が発生している状態を示す模式図である。
【図５６】図５６は、変形例１におけるゲートドライバの接続例を示す平面図である。
【図５７】図５７は、変形例２におけるゲートドライバの接続例を示す平面図である。
【図５８】図５８は、変形例３における画素領域の構成を示す平面図である。
【図５９】図５９は、変形例４におけるゲートドライバの接続例を示す平面図である。
【図６０Ａ】図６０Ａは、ＶＡモードの場合の配線例を示す平面図である。
【図６０Ｂ】図６０Ｂは、ＦＦＳモードの場合の配線例を示す平面図である。
【図６０Ｃ】図６０Ｃは、ＩＰＳモードの場合の配線例を示す平面図である。
【図６１Ａ】図６１Ａは、変形例６に係る表示パネルの模式図である。
【図６１Ｂ】図６１Ｂは、変形例６に係るタイル状パネルの模式図である。
【図６２】図６２は、変形例７におけるゲートドライバの等価回路の一例を示す図である。
【図６３Ａ】図６３Ａは、ＴＦＴ−Ａが形成される画素領域を示す平面図である。
【図６３Ｂ】図６３Ｂは、ｎｅｔＡとソース線との寄生容量によってゲート線に生じるノイズを説明する図である。
【図６４Ａ】図６４Ａは、ｎｅｔＡとソース線との寄生容量によってノイズが生じる極性パターンの例を示す図である。
【図６４Ｂ】図６４Ｂは、ｎｅｔＡとソース線との寄生容量によってノイズが生じる極性パターンの例を示す図である。
【図６４Ｃ】図６４Ｃは、ｎｅｔＡとソース線との寄生容量によってノイズが生じる極性パターンの例を示す図である。
【図６５】図６５は、変形例７におけるゲートドライバを用いた場合の波形図である。
【図６６】図６６は、変形例７におけるキャパシタＣａｂの接続例を示す平面図である。
【図６７】図６７は、変形例１０における画素の等価回路を示す図である。
【図６８Ａ】図６８Ａは、変形例１０における発光制御線の電位を制御するＥＬドライバの等価回路を示す図である。
【図６８Ｂ】図６８Ｂは、変形例１０におけるゲート線と発光制御線の駆動を示すタイミングチャートである。
【図６９Ａ】図６９Ａは、変形例１０におけるゲートドライバとＥＬドライバが配置された画素の模式図である。
【図６９Ｂ】図６９Ｂは、変形例１０におけるゲートドライバとＥＬドライバが配置された画素の模式図である。
【図６９Ｃ】図６９Ｃは、変形例１０におけるゲートドライバとＥＬドライバが配置された画素の模式図である。
【図６９Ｄ】図６９Ｄは、変形例１０におけるゲートドライバとＥＬドライバが配置された画素の模式図である。
【図６９Ｅ】図６９Ｅは、変形例１０におけるゲートドライバとＥＬドライバが配置された画素の模式図である。
【図７０】図７０は、図６７に示した画素の駆動を示すタイミングチャートである。
【図７１】図７１は、変形例１１におけるアクティブマトリクス基板の構成例を示す図である。
【図７２】図７２は、変形例１２に係るアクティブマトリクス基板の概略構成を示す模式図である。
【図７３Ａ】図７３Ａは、図７２に示すゲートドライバ１１ｘの等価回路を示す図である。
【図７３Ｂ】図７３Ｂは、図７２に示すゲートドライバ１１ｙの等価回路を示す図である。
【図７４】図７４は、図７３Ｂに示すゲートドライバ１１ｙが配置されている画素領域の一部を簡略化した模式図である。
【図７５Ａ】図７５Ａは、ゲートドライバ１１ｙを配置する画素領域の模式図である。
【図７５Ｂ】図７５Ｂは、図７５Ａに示す破線枠の部分を拡大した模式図である。
【図７６Ａ】図７６Ａは、図７５Ａに示すゲートドライバ１１ｙが配置する画素領域の模式図である。
【図７６Ｂ】図７６Ｂは、図７６Ａに示す破線枠の部分を拡大した模式図である。
【図７７】図７７は、ゲートドライバ１１ｘ（ｎ）の配置例を示す模式図である。
【図７８Ａ】図７８Ａは、変形例１４における画素の一例を示す図である。
【図７８Ｂ】図７８Ｂは、変形例１４における配線１５Ｌ１の配置例を示す模式図である。
【図７８Ｃ】図７８Ｃは、変形例１４における配線１５Ｌ１の配置例を示す模式図である。
【図７９Ａ】図７９Ａは、変形例１４における配線１５Ｌ１の配置例を示す模式図である。
【図７９Ｂ】図７９Ｂは、変形例１４における配線１５Ｌ１の配置例を示す模式図である。
【図８０】図８０は、変形例１５における補助容量電極と補助容量配線を示す模式図である。
【図８１Ａ】図８１Ａは、変形例１５の構成例１における画素の概略構成を例示した模式図である。
【図８１Ｂ】図８１Ｂは、図８１Ａに示す画素ＰＩＸをＡ−Ａ線で切断した断面図である。
【図８２Ａ】図８２Ａは、変形例１５の構成例２における画素の概略構成を例示した模式図である。
【図８２Ｂ】図８２Ｂは、図８２Ａに示す画素ＰＩＸをＢ−Ｂ線で切断した断面図である。
【図８３Ａ】図８３Ａは、変形例１５の構成例３における画素の概略構成を例示した模式図である。
【図８３Ｂ】図８３Ｂは、図８３Ａに示す画素ＰＩＸをＣ−Ｃ線で切断した断面図である。
【図８３Ｃ】図８３Ｃは、図８３Ａに示す画素ＰＩＸをＣ−Ｃ線で切断した断面図である。
【発明を実施するための形態】
【００３５】
本発明の一実施形態に係るアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくともゲート線を含む複数の配線と、前記複数の配線の少なくとも一部に接続され、前記データ線と前記ゲート線とで規定される画素領域を含む表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路を備え、前記駆動回路は、複数のスイッチング素子を含み、前記複数のスイッチング素子の少なくとも一部が前記画素領域に形成されている（第１の構成）。
【００３６】
第１の構成において、駆動回路が接続される配線はゲート線であってもよいし、他の配線であってもよい。データ線と交差する配線のうちの少なくとも一部の配線の電位は、表示領域の外側から供給される制御信号に応じて駆動回路により制御される。駆動回路を構成するスイッチング素子の少なくとも一部は画素領域内に配置される。そのため、配線の一端側から配線の電位を制御する場合と比べ、配線の他端側における電位のなまりを低減することができ、配線を高速に駆動させることができる。また、駆動回路の少なくとも一部のスイッチング素子が画素領域内に配置されるため、駆動回路の全てのスイッチング素子を画素領域の外側に配置する場合と比べ、狭額縁化を図ることができる。
【００３７】
第２の構成は、第１の構成において、前記駆動回路は、前記ゲート線の各々に接続され、前記制御信号に応じて、前記ゲート線に選択電圧と非選択電圧との一方を印加することにより前記ゲート線の電位を制御する、こととしてもよい。
【００３８】
第２の構成によれば、画素領域に少なくとも一部のスイッチング素子が設けられた駆動回路によって、ゲート線に選択電圧と非選択電圧との一方が印加される。そのため、ゲート線の端部付近での電位のなまりが低減されるので、ゲート線を選択又は非選択の状態に高速に切り替えることができる。また、ゲート線の電位を制御する駆動回路の少なくとも一部のスイッチング素子が画素領域内に配置されるため、画素領域の外側に、この駆動回路が配置される場合と比べ、狭額縁化を図ることができる。
【００３９】
第３の構成は、第１又は第２の構成において、前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、前記表示領域の外側に設けられ、前記駆動回路に前記制御信号を供給する第２端子部と、を備え、前記第１端子部及び前記第２端子部は、前記表示領域において前記ゲート線と平行な一辺の外側に設けられている、としてもよい。
【００４０】
第３の構成によれば、ゲート線と平行な表示領域の一辺の外側に第１端子部と第２端子部とが設けられる。そのため、表示領域内のデータ線と駆動回路とに対し、表示領域におけるゲート線と平行な一辺の外側からデータ信号と制御信号を各々供給することができるので、表示領域の他の辺の外側について狭額縁化を図ることができる。
【００４１】
第４の構成は、第２又は第３の構成の前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子と、前記画素電極との間に透明性を有する導電膜からなるシールド層が形成されている、こととしてもよい。第４の構成によれば、画素領域に設けられる画素電極と駆動回路のスイッチング素子との干渉を低減させることができる。
【００４２】
第５の構成は、第２又は第３の構成の前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子は、前記画素電極と重ならない位置に形成されている、としてもよい。第５の構成によれば、画素領域に設けられる画素電極と駆動回路のスイッチング素子との干渉を低減させることができる。
【００４３】
第６の構成は、第２から第５のいずれかの構成において、前記駆動回路のスイッチング素子が形成されていない画素領域に、前記駆動回路のスイッチング素子が形成されている前記画素領域の開口率と略同等となるように調整用配線がさらに設けられている、こととしてもよい。第６の構成によれば、駆動回路のスイッチング素子が配置されている画素領域と配置されていない画素領域との開口率の差が軽減される。そのため、駆動回路のスイッチング素子が配置されている画素領域と配置されていない画素領域とにおける開口率の差による輝度ムラを軽減することができる。
【００４４】
第７の構成は、第３から第６のいずれかの構成において、前記ゲート線が形成されているゲート配線層と前記データ線が形成されているデータ配線層との間に形成された第１の絶縁層と、前記画素領域において、前記データ線と略平行となるように前記データ配線層に形成され、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線と、前記第１の絶縁層より大きい厚みを有して前記データ配線層の上層に形成され、前記データ配線層まで貫通するコンタクトホールを有する第２の絶縁層と、前記コンタクトホールに形成された導電層と、を備え、前記制御信号配線は、前記ゲート線と重なる部分において不連続であり、不連続部分において、前記第２の絶縁層の前記コンタクトホールにおける前記導電層を介して接続されている、こととしてもよい。
【００４５】
第７の構成によれば、制御信号配線が形成されるデータ配線層の上層には、第１の絶縁層より厚みが大きい第２の絶縁層が形成されている。第１の絶縁層を介してゲート線と重なる部分において、制御信号配線は不連続であり、不連続部分は、第２の絶縁層に設けられたコンタクトホールにおける導電層によって接続される。第１の絶縁層を介してゲート線上に制御信号配線が設けられている場合、ゲート線と制御信号配線との間の寄生容量によって制御信号の遅延や乱れが生じることがある。本構成では、制御信号配線はゲート線と重なる部分に形成されず、制御信号配線の不連続部分は第２の絶縁層に設けられたコンタクトホールを介して接続されている。そのため、ゲート線と重なる位置に制御信号配線が形成されている場合と比べ、制御信号配線をゲート線から離すことができ、ゲート線と制御信号配線との寄生容量による制御信号の遅延や乱れを生じにくくすることができる。
【００４６】
第８の構成は、第３から第６のいずれかの前記画素領域において、前記第２端子部からの前記制御信号を前記駆動回路に供給する制御信号配線をさらに備え、前記制御信号配線は、前記制御信号配線の少なくとも一部が、前記画素領域における２つの前記データ線からの距離が略同じとなる位置において、前記データ線と略平行となるように配置されている、こととしてもよい。第８の構成によれば、画素領域に配置される制御信号配線の少なくとも一部が、当該画素領域における２つのデータ線からの距離が略同じとなる位置において、データ線と略平行に配置される。そのため、制御信号配線がデータ線の近傍に配置される場合と比べ、データ線に対する制御信号配線によるノイズが低減される。
【００４７】
第９の構成は、第２から第８のいずれかの構成において、前記画素領域に、前記データ線と前記ゲート線とに接続された画素スイッチング素子をさらに備え、前記画素スイッチング素子のゲート端子が接続されている前記ゲート線の位置から前記データ線と前記ゲート線との交差位置までの前記ゲート線の部分と、前記ゲート端子が接続されていない側の前記データ線と前記ゲート線との交差近傍における前記ゲート線の部分とにおいて、前記ゲート線の最大幅より狭い幅の部分を有する、こととしてもよい。
【００４８】
第９の構成によれば、画素スイッチング素子のゲート端子の接続位置からデータ線との交差位置までのゲート線の部分と、ゲート端子が接続されていない側のゲート線とデータ線との交差近傍におけるゲート線の部分とに、ゲート線の最大幅より狭い幅の部分を有する。そのため、ゲート線の最大幅より狭くなっている部分は他の部分よりも切断しやすい。ゲート線とデータ線との交差近傍において短絡した場合、ゲート線の最大幅より小さい幅の部分を切断して短絡部分を切り離すことで、データ線と画素スイッチング素子とを継続して機能させることができる。
【００４９】
第１０の構成は、第２から第９のいずれかの構成において、前記画素領域は、複数の色のうちのいずれかの色に対応し、前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、としてもよい。第１０の構成によれば、画素領域は、複数の色のうちのいずれかの色に対応している。複数の色のうちの一の色に対応する画素領域に駆動回路のスイッチング素子が設けられる。対向基板にカラーフィルタが設けられる場合に、画素領域は、カラーフィルタにおける１色に対応する位置に配置される。例えば、輝度の影響を受けにくい色に対応する画素領域に駆動回路のスイッチング素子を設けることにより、スイッチング素子が形成された画素領域と他の画素領域との開口率の差による色むら等を低減させることができる。
【００５０】
第１１の構成は、第２から第１０のいずれかの構成における前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線の延伸方向における幅は、他の画素領域の前記幅より大きい、としてもよい。第１１の構成によれば、駆動回路のスイッチング素子が設けられる画素領域と他の画素領域の開口率が略均一化されるので、表示画面全体の輝度を均一化することができる。
【００５１】
第１２の構成は、第８から第１１のいずれの構成の前記画素領域において、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極に接続された補助容量電極とを有し、前記表示領域の外側において前記補助容量電極と接続され、前記補助容量電極に所定の電位を供給する補助容量配線と、前記画素領域において前記補助容量電極と接続されるとともに、前記補助容量配線と接続された低インピーダンス配線と、を備える、こととしてもよい。第１２の構成によれば、画素電極と接続された補助容量電極と表示領域の外側において接続された補助容量配線に接続されるとともに、画素領域において補助容量電極と接続された低インピーダンス配線を備える。そのため、画素領域に配置される制御信号配線によって、当該画素領域における補助容量電極がノイズの影響を受け、補助容量配線の電位が補助容量配線から供給される所定の電位から外れたとしても、低インピーダンス配線を介して所定の電位に回復させることができる。
【００５２】
第１３の構成は、第２又は第３のいずれかの構成において、前記ゲート線の各々に対して、複数の前記駆動回路が設けられている、としてもよい。第１３の構成によれば、各ゲート線に対し複数の駆動回路が設けられる。そのため、各ゲート線に単一の駆動回路が設けられる場合と比べ、ゲート線を選択状態に高速に切り替えることができる。
【００５３】
第１４の構成は、第２から第１３のいずれかの構成において、前記表示領域は、前記ゲート線の配列方向に沿って複数の分割領域に分割され、前記複数の分割領域の各々に配置されている前記ゲート線に対して設けられた前記駆動回路は、前記分割領域ごとに定められた周波数で前記ゲート線に選択電圧を印加する、こととしてもよい。
【００５４】
第１４の構成によれば、駆動回路は、分割領域ごとに異なる周波数でゲート線に選択電圧を印加する。そのため、各分割領域に表示される画像に応じて、各分割領域におけるゲート線に選択電圧を印加することができる。
【００５５】
第１５の構成は、第３から第１３のいずれかの構成において、前記複数のゲート線は、Ｎ本（Ｎは自然数）であり、前記ゲート線ごとに、第１〜第Ｍ（Ｍは自然数、Ｍ≧２）のＭ個の前記駆動回路が設けられ、ｎ行目（１≦ｎ≦Ｎ）の前記ゲート線に対して設けられた前記Ｍ個の駆動回路は、前記第１の駆動回路から前記第Ｍの駆動回路の順に前記ｎ行目のゲート線に選択電圧を印加し、前記Ｍ個の駆動回路のうち、第２の前記駆動回路から前記第Ｍの駆動回路は、直前の前記駆動回路がｎ＋１行目の前記ゲート線に前記選択電圧を印加するタイミングで、前記ｎ行目のゲート線に前記選択電圧を印加し、前記第１端子部は、前記第Ｍの駆動回路によって前記ｎ行目のゲート線に選択電圧が印加されるタイミングで、前記ｎ行目のゲート線と前記データ線とで規定される前記画素領域に書き込むべき画像のデータ信号を前記データ線に供給する、こととしてもよい。
【００５６】
第１５の構成によれば、ゲート線ごとにＭ個の駆動回路が設けられ、第１の駆動回路から第Ｍの駆動回路の順にゲート線に選択電圧を印加する。第２の駆動回路から第Ｍの駆動回路は、直前の駆動回路がｎ＋１行目のゲート線に選択電圧を印加するタイミングで、ｎ行目のゲート線に選択電圧を印加する。ｎ行目のゲート線と交差するデータ線は、ｎ行目のゲート線に選択電圧が印加されるタイミングでデータ信号が供給される。つまり、ｎ行目のゲート線は、Ｍ個の駆動回路によって選択状態にＭ回切り替えられることになる。そのため、ｎ行目のゲート線と交差するデータ線にデータ信号が入力される前に、ｎ行目のゲート線をプリチャージすることができ、データの書き込み速度を高速化することができる。
【００５７】
第１６の構成は、第２から第１３のいずれかの構成において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、サブゲート線とを含み、一の前記副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を備え、他の副画素領域に、前記サブゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記一の副画素領域における前記画素電極との間に接続されたキャパシタとを備え、前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記制御信号に応じて、前記サブゲート線に選択電圧と非選択電圧との一方を印加するサブゲート線駆動部を含み、一水平期間において、前記ゲート線に選択電圧が印加された後、前記サブゲート線駆動部が前記サブゲート線に選択電圧を印加する、こととしてもよい。
【００５８】
第１６の構成によれば、一水平期間においてゲート線に選択電圧が印加されているとき、一の副画素領域における画素電極には、ソース線に対して入力されるデータ信号に応じた電圧が印加される。ゲート線に非選択電圧が印加されると、一の副画素領域の電位はフローティング状態となる。そして、サブゲート線駆動部によりサブゲート線に選択電圧が印加され、データ信号に応じた電圧が他の副画素領域における画素電極に印加される。これにより、キャパシタを介して一方の副画素領域の電位が増幅する。その結果、一の副画素領域は他の副画素領域よりも高輝度の表示となる。また、サブゲート線駆動部は、画素領域内に設けられているため、表示領域の外側に設けられている場合と比べて狭額縁化を図ることができる。
【００５９】
第１７の構成は、第２から第１３のいずれかの構成において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、サブゲート線と、補助容量配線とを含み、前記複数の副画素領域に、前記ゲート線と前記データ線とに接続された画素電極をそれぞれ備え、一の前記副画素領域に、前記補助容量配線と接続された補助容量と、前記サブゲート線に接続されたゲート端子と、前記一の副画素領域における前記画素電極に接続されたソース端子と、前記補助容量に接続されたドレイン端子とを有するスイッチング素子とを備え、前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記サブゲート線に選択電圧と非選択電圧の一方を印加するサブゲート線駆動部を含み、前記サブゲート線駆動部は、前記ゲート線に選択電圧が印加された後、前記制御信号に応じて、前記サブゲート線に選択電圧を印加する、こととしてもよい。
【００６０】
第１７の構成によれば、ゲート線に選択電圧が印加されているときに、データ線に入力されたデータ信号に応じた電圧は、各副画素領域における画素電極に印加される。ゲート線に選択電圧が印加された後、サブゲート線駆動部によってサブゲート線に選択電圧が印加されると、一の副画素領域では、スイッチング素子を介して補助容量の電荷が画素電極との間で再分配される。これにより、他の副画素領域は、データ信号の電圧に応じた画素電位となり、一の副画素領域は、データ信号の電圧に応じた画素電位となった後、補助容量配線の電位に応じて増減する。従って、一の副画素領域と他の副画素領域とで画素電位が異なり、１つの画素領域において異なる輝度で画像を表示させることが可能となる。また、サブゲート線駆動部は、画素領域内に設けられているため、表示領域の外側に設けられている場合と比べて狭額縁化を図ることができる。
【００６１】
第１８の構成は、第２から第１３のいずれかの構成において、前記画素領域は、複数の副画素領域で構成され、前記配線は、前記ゲート線と、第１補助容量配線及び第２補助容量配線とを含み、前記複数の副画素領域は、前記ゲート線と前記データ線とに接続された画素電極を各々備え、一の前記副画素領域に、前記一の副画素領域における前記画素電極と前記第１補助容量配線とに接続された第１補助容量を備え、他の副画素領域に、前記他の副画素領域における前記画素電極と前記第２補助容量配線とに接続された第２補助容量を備え、前記駆動回路は、前記表示領域内に形成され、前記第１補助容量配線と前記第２補助容量配線の電位を制御する補助容量線制御素子を含み、前記補助容量線制御素子は、前記ゲート線に選択電圧が印加された後、前記第１補助容量配線と前記第２補助容量配線の電位が逆位相となるように、前記第１補助容量配線と前記第２補助容量配線に電圧を印加する、こととしてもよい。
【００６２】
第１８の構成によれば、第１補助容量配線と第２補助容量配線は、ゲート線の一水平期間の経過後、補助容量制御素子によって第１補助容量配線と第２補助容量配線の電位が逆位相となるように電圧が印加される。ゲート線の一水平期間において、一の副画素領域の画素電極と、他の副画素領域の画素電極にはデータ線の電位が印加される。ゲート線に選択電圧が印加された後、第１補助容量と第２補助容量とに保持されている電荷は、第１補助容量配線と第２補助容量配線の電位に応じて増減する。これにより、一の副画素領域は他の副画素領域よりも画素電位が高くなり、他の副画素領域よりも高輝度で表示を表示させることができる。また、補助容量制御素子は画素領域内に設けられているため、表示領域の外側に設けられている場合と比べて狭額縁化を図ることができる。
【００６３】
第１９の構成は、第２から第１３のいずれかの構成において、前記配線は、前記ゲート線と、補助容量配線とを含み、前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記補助容量配線とに接続された補助容量とを備え、前記駆動回路は、前記補助容量配線ごとに設けられた補助容量配線駆動部を含み、前記補助容量配線駆動部は、前記制御信号に応じて、前記データ線の電圧と同じ極性の電圧を前記補助容量配線に印加する、こととしてもよい。
【００６４】
第１９の構成によれば、補助容量配線駆動部によって、補助容量配線にデータ線と同じ極性の電圧が印加される。補助容量配線の電位に応じて、画素電極の電位は補助容量を介して変化する。従って、データ線が正極性の電位の場合、補助容量配線に正極性の電圧が印加される。画素電極はデータ線に応じた電位となり、補助容量を介して電位が増加する。そのため、本構成を備えていない場合と比べ、画素電極に印加するデータ信号の振幅を低減させることができ、消費電力を軽減することができる。また、補助容量配線駆動部が画素領域内に設けられているので、表示領域外に設けられている場合と比べて狭額縁化を図ることができる。
【００６５】
第２０の構成は、第２から第９のいずれかの構成において、前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている、こととしてもよい。第２０の構成によれば、表示領域において、ゲート線の延伸方向におけるＫ個の領域においてＫ行ごとのゲート線に対して駆動回路が設けられる。また、領域間において駆動回路が設けられるゲート線は互いに異なっている。このように構成することにより、１つの領域において、全てのゲート線ごとに駆動回路を設ける場合と比べ、駆動回路が配置されない画素領域が多くなるため、開口率を向上させることができる。
【００６６】
第２１の構成は、第２０の構成において、前記画素領域は、複数の色のうちのいずれかの色に対応し、前記駆動回路は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、こととしてもよい。第２１の構成によれば、特定の一色の画素領域に駆動回路のスイッチング素子が設けられる。そのため、例えば、輝度の影響を受けにくい色に対応する画素領域に駆動回路のスイッチング素子を設けることで、スイッチング素子が形成された画素領域と他の画素領域との開口率の差による色むら等を低減させることができる。
【００６７】
第２２の構成は、第２１の構成において、前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線及び前記データ線の少なくとも一方の延伸方向における幅は、他の画素領域における前記幅より大きい、こととしてもよい。第２２の構成によれば、駆動回路のスイッチング素子が形成される画素領域のゲート線及びデータ線の少なくとも一方の延伸方向における幅は、他の画素領域におけるその幅より大きい。そのため、駆動回路のスイッチング素子が配置される画素領域の開口率の低下を抑制し、表示領域における開口率を均一化することができる。
【００６８】
第２３の構成は、第２から第１３のいずれかの構成において、前記配線は、前記ゲート線と、共通電極線とを含み、前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記共通電極線とに接続された補助容量とを有し、前記駆動回路は、前記スイッチング素子が形成されていない画素領域において前記共通電極線ごとに設けられた共通電極駆動部を含み、前記共通電極駆動部は、前記制御信号に応じて、前記データ線の電位と逆極性となるように前記共通電極線に電圧を印加する、こととしてもよい。
【００６９】
第２３の構成によれば、共通電極駆動部によって共通電極線にデータ線の電位と逆極性の電圧が印加される。共通電極線の電位に応じて、補助容量を介して画素電極の電位は変化する。データ線と共通電極線の電位が逆極性となるため、データ線に入力されるデータ信号の振幅を低減することができ、消費電力を軽減することができる。また、共通電極駆動部は画素領域内に配置されているため、表示領域の外側に配置する場合と比べて狭額縁化を図ることができる。
【００７０】
第２４の構成は、第１から第４のいずれかの構成において、前記配線は、前記ゲート線と、発光制御線とを含み、前記画素領域に、発光素子と、前記データ線と前記ゲート線とに接続された電気回路と、前記発光制御線と接続されたゲート端子と、前記電気回路と接続されたソース端子と、前記発光素子と接続されたドレイン端子とを有する発光制御スイッチング素子とを有し、前記駆動回路は、前記発光制御線ごとに設けられ、前記制御信号に応じて、前記発光制御線の電位を制御する発光制御線駆動部を含む、こととしてもよい。
【００７１】
第２４の構成によれば、発光制御線駆動部によって発光制御線の電位が制御される。発光制御スイッチング素子は、発光制御線とゲート端子が接続され、発光素子と電気回路の間に接続されている。これにより、発光制御線の電位に応じて発光素子と電気回路との接続状態を切り替え、発光を制御することができる。
【００７２】
本発明の一実施形態に係る表示パネルは、第１から第２２のいずれかの構成のアクティブマトリクス基板と、カラーフィルタと対向電極とを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、備える（第２５の構成）。
【００７３】
本発明の一実施形態に係る表示パネルは、第２３の構成のアクティブマトリクス基板と、カラーフィルタを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、を備える（第２６の構成）。
【００７４】
第２５及び第２６の構成によれば、駆動回路の少なくとも一部が画素領域内に形成されているため、信号線の一端側から信号が入力される場合と比べて、信号線における信号のなまりが低減し、適切に画像を表示させることができる。
【００７５】
第２７の構成は、第２５又は第２６の構成の表示パネルにおける前記アクティブマトリクス基板において、前記駆動回路の少なくとも一部の素子は、前記画素領域における前記液晶層の配向状態に応じて発生する暗線領域に配置される、としてもよい。各画素領域の液晶層の配向状態に応じて発生する暗線領域では光の透過率が低下する。第２７の構成によれば、駆動回路が暗線領域に設けられるため、駆動回路を画素領域に設けることによる光の透過率の低下を抑制することができる。
【００７６】
本発明の一実施形態に係る表示装置は、第２５から２７のいずれかの構成の表示パネルと、前記表示パネルを収納する筐体とを備え、前記筐体は、前記表示パネルの額縁領域の一部と表示領域の一部とに重なる位置に設けられ観察者側の表面が曲面形状を有するレンズ部を含む第１カバー部と、前記表示パネルの側面を少なくとも覆う第２カバー部とを有する（第２８の構成）。第２８の構成によれば、表示パネルの額縁領域と重なる位置に設けられるレンズ部によって、表示面から出射した光が屈折されて観察者側へと進むため、額縁領域を観察者側において視認されにくくすることができる。
【００７７】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００７８】
＜第１実施形態＞
（液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
【００７９】
図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
【００８０】
（アクティブマトリクス基板の構成）
図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端まで複数のゲート線１３Ｇが一定の間隔で略平行に形成されている。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように複数のソース線１５Ｓ（データ線）が形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成している。各画素は、カラーフィルタのいずれかの色に対応している。
【００８１】
図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図３の例に示すように、ゲートドライバ１１（駆動回路）は、表示領域におけるゲート線１３Ｇとゲート線１３Ｇの間に形成されている。この例では、ゲート線１３Ｇの各々は、４つのゲートドライバ１１が接続されている。アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ（第２端子部）が形成されている。端子部１２ｇは、制御回路４及び電源５と接続されている。端子部１２ｇは、制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の信号は、配線１５Ｌ１を介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対し、選択状態と非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート線１３Ｇにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。また、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
【００８２】
また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、ソースドライバ３とソース線１５Ｓとを接続する端子部１２ｓ（第１端子部）が、形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓにデータ信号を出力する。
【００８３】
図３に示すように、本実施形態では、表示領域内において、ＧＬ（１）〜ＧＬ（ｎ）のゲート線１３Ｇに対し、複数のゲートドライバ１１が接続されている。同一のゲート線１３Ｇに接続されているゲートドライバ１１は同期しており、これらゲートドライバ１１から出力される走査信号によって１本のゲート線１３Ｇが同時に駆動される。本実施形態では、１つのゲートドライバ１１がゲート線１３Ｇを駆動する負荷が略均等となるように、１本のゲート線１３Ｇに対して複数のゲートドライバ１１が略等間隔に接続されている。
【００８４】
（ゲートドライバの構成）
ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬ（ｎ−１）とＧＬ（ｎ−２）のゲート線１３Ｇ間に配置され、ＧＬ（ｎ−１）のゲート線１３Ｇを駆動するゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ−Ａ〜ＴＦＴ-Ｊと、キャパシタＣｂｓｔと、端子１１１〜１２０と、ローレベルの電源電圧信号が入力される端子群とを有する。
【００８５】
端子１１１、１１２は、前段のＧＬ（ｎ−２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。なお、ＧＬ（１）のゲート線１３Ｇに接続されているゲートドライバ１１の端子１１１、１１２は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３〜１１５は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１６、１１７は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１８、１１９は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１２０は、セット信号（ＯＵＴ）を後段のゲート線１３Ｇに出力する。
【００８６】
クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図９参照）。図４は、ＧＬ（ｎ−１）のゲート線１３Ｇを駆動するゲートドライバ１１を例示しているが、ＧＬ（ｎ）を駆動する後段のゲートドライバ１１の場合、端子１１６、１１７は、クロック信号（ＣＫＢ）を受け取り、そのゲートドライバ１１の端子１１８、１１９は、クロック信号（ＣＫＡ）を受け取る。つまり、各ゲートドライバ１１の端子１１６及び１１７と端子１１８及び１１９は、隣接する行のゲートドライバ１１が受け取るクロック信号と逆位相のクロック信号を受け取る。
【００８７】
図４において、ＴＦＴ−Ｂのソース端子と、ＴＦＴ-Ａのドレイン端子と、ＴＦＴ−Ｃのソース端子と、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ−Ｆのゲート端子とが接続されている配線をｎｅｔＡと称する。また、ＴＦＴ−Ｃのゲート端子と、ＴＦＴ−Ｇのソース端子と、ＴＦＴ−Ｈのドレイン端子と、ＴＦＴ−Ｉのソース端子と、ＴＦＴ−Ｊのソース端子とが接続されている配線をｎｅｔＢと称する。
【００８８】
ＴＦＴ−Ａは、２つのＴＦＴ（Ａ１，Ａ２）を直列に接続して構成されている。ＴＦＴ−Ａの各ゲート端子は端子１１３と接続され、Ａ１のドレイン端子はｎｅｔＡと接続され、Ａ２のソース端子は電源電圧端子ＶＳＳに接続されている。
【００８９】
ＴＦＴ−Ｂは、２つのＴＦＴ（Ｂ１，Ｂ２）を直列に接続して構成されている。ＴＦＴ−Ｂの各ゲート端子とＢ１のドレイン端子は端子１１１と接続され（ダイオード接続）、Ｂ２のソース端子はｎｅｔＡに接続されている。
【００９０】
ＴＦＴ−Ｃは、２つのＴＦＴ（Ｃ１，Ｃ２）を直列に接続して構成されている。ＴＦＴ−Ｃの各ゲート端子はｎｅｔＢと接続され、Ｃ１のドレイン端子はｎｅｔＡと接続され、Ｃ２のソース端子は電源電圧端子ＶＳＳに接続されている。
【００９１】
キャパシタＣｂｓｔは、一方の電極がｎｅｔＡと接続され、他方の電極が端子１２０と接続されている。
【００９２】
ＴＦＴ−Ｄは、ゲート端子が端子１１８と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００９３】
ＴＦＴ−Ｅは、ゲート端子が端子１１４と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００９４】
ＴＦＴ−Ｆは、ゲート端子がｎｅｔＡと接続され、ドレイン端子は端子１１６と接続され、ソース端子が出力端子１２０と接続されている。
【００９５】
ＴＦＴ−Ｇは、２つのＴＦＴ（Ｇ１，Ｇ２）を直列に接続して構成されている。ＴＦＴ−Ｇの各ゲート端子とＧ１のドレイン端子は端子１１９と接続され（ダイオード接続）、Ｇ２のソース端子はｎｅｔＢに接続されている。
【００９６】
ＴＦＴ−Ｈは、ゲート端子が端子１１７と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００９７】
ＴＦＴ−Ｉは、ゲート端子が端子１１５と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００９８】
ＴＦＴ−Ｊは、ゲート端子が端子１１２と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００９９】
なお、図４では、ＴＦＴ−Ａ、Ｂ、Ｃ、Ｇは、２つのＴＦＴを直列に接続して構成されている例を示したが、これらは、１つのＴＦＴで構成されていてもよい。
【０１００】
（ゲートドライバの全体レイアウト）
次に、表示領域におけるゲートドライバ１１の各素子の配置について説明する。図５Ａ〜図５Ｃは、ＧＬ（ｎ）とＧＬ（ｎ−１）の間と、ＧＬ（ｎ−１）とＧＬ（ｎ−２）の間に配置されている１つのゲートドライバ１１の配置例を示す図である。図５Ａ〜図５Ｃでは、便宜上、ＧＬ（ｎ）とＧＬ（ｎ−１）の間の画素領域２１１Ｒ〜２１７Ｂと、ＧＬ（ｎ−１）とＧＬ（ｎ−２）の間の画素領域２０１Ｒ〜２０７Ｂとが分離されて記載されているが、実際はＧＬ（ｎ−１）のゲート線１３Ｇにおいて重ね合わされ、上下の画素領域は連続している。なお、画素領域を示す符号に含まれるＲ、Ｇ、Ｂは、対向基板２０ｂに形成されているカラーフィルタ（図示略）の色を示している。
【０１０１】
図５Ａ〜図５Ｃに示すように、画素領域２１１Ｒ〜２１７Ｂ（以下、上段画素領域と称する）と画素領域２０１Ｒ〜２０７Ｂ（以下、下段画素領域と称する）には、ソース線１５Ｓとゲート線１３Ｇとが交差する近傍において、画像を表示するためのＴＦＴ（以下、ＴＦＴ−ＰＩＸと称する）（画素スイッチング素子）が形成されている。
【０１０２】
また、上段画素領域と下段画素領域において、１つのゲートドライバ１１を構成する素子（ＴＦＴ−Ａ〜ＴＦＴ−Ｊ、キャパシタＣｂｓｔ）が分散して配置されている。これら画素領域のうち、クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、電源電圧信号のいずれかの信号を受け取るスイッチング素子（ＴＦＴ−Ａ，Ｃ〜Ｆ，Ｈ〜Ｊ）が配置される画素領域には、これら信号を供給するための配線１５Ｌ１が形成されている。配線１５Ｌ１は、ソース線１５Ｓと略平行となるように上段画素領域及び下段画素領域にわたって形成されている。また、上段画素領域と下段画素領域において、ｎｅｔＡ及びｎｅｔＢの配線１３Ｎが形成されている。配線１３Ｎは、上段画素領域及び下段画素領域において、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ及びｎｅｔＢに接続される素子（ＴＦＴ−Ａ〜Ｃ，Ｆ，Ｇ〜Ｊ，Ｃｂｓｔ）が配置される画素領域にわたって形成されている。
【０１０３】
なお、本実施形態では、ゲートドライバ１１のうち、ＴＦＴ−Ｄ、ＴＦＴ−Ｆ、ＴＦＴ−Ｈ、及びＴＦＴ−Ｇのそれぞれに供給されるクロック信号が、隣接する行のゲートドライバ１１のこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。つまり、ＴＦＴ−Ｄ、ＴＦＴ−Ｆ、ＴＦＴ−Ｈ、及びＴＦＴ−Ｇは、隣接する行のこれらＴＦＴが形成される画素領域と水平方向にずれた画素領域に配置される。
【０１０４】
具体的には、図５Ａに示すように、上段画素領域のＴＦＴ−Ｄは、画素領域２１１Ｒと２１１Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｄは、画素領域２０１Ｂと２０２Ｒとに形成されている。上段画素領域のＴＦＴ−Ｆは、画素領域２１３Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｆは、画素領域２０３Ｒに形成されている。また、図５Ｃに示すように、上段画素領域のＴＦＴ−Ｈは、画素領域２１５Ｇ及び２１５Ｂに形成されているのに対し、下段画素領域のＴＦＴ−Ｈは、画素領域２０６Ｒ及び２０６Ｇに形成されている。上段画素領域のＴＦＴ−Ｇは、画素領域２１６Ｇに形成されているのに対し、下段画素領域のＴＦＴ−Ｇは、画素領域２０５Ｂに形成されている。このように構成することで、上段画素領域のＴＦＴ−Ｄにはクロック信号（ＣＫＡ）が供給され、下段画素領域のＴＦＴ−Ｄには、クロック信号（ＣＫＡ）とは逆位相となるクロック信号（ＣＫＢ）が供給される。ＴＦＴ−Ｇ、ＴＦＴ−Ｈについても、図５Ａ及び図５Ｃに示すように上段画素領域と下段画素領域とで逆位相のクロック信号（ＣＫＡ又はＣＫＢ）が供給される。
【０１０５】
また、上段画素領域のＴＦＴ−Ｂ及びＴＦＴ−Ｊは、ＧＬ（ｎ−１）のゲート線１３Ｇと接続され、下段画素領域のＴＦＴ−Ｂ及びＴＦＴ−Ｊは、ＧＬ（ｎ−２）のゲート線１３Ｇと接続されている。また、上段画素領域のＴＦＴ−Ｄ及びＴＦＴ−Ｆは、ＧＬ（ｎ）のゲート線１３Ｇと接続され、下段画素領域のＴＦＴ−Ｄ及びＴＦＴ−Ｆは、ＧＬ（ｎ−１）のゲート線１３Ｇと接続されている。下段画素領域に配置されたゲートドライバ１１は、ＧＬ（ｎ−２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取り、ＧＬ（ｎ）のゲート線１３Ｇにセット信号（Ｓ）を出力してＧＬ（ｎ−１）のゲート線１３Ｇを駆動する。上段画素領域に配置されたゲートドライバ１１は、ＧＬ（ｎ−１）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取り、ＧＬ（ｎ＋１）のゲート線１３Ｇにセット信号（Ｓ）を出力してＧＬ（ｎ）のゲート線１３Ｇを駆動する。
【０１０６】
次に、ゲートドライバ１１を構成する各素子の具体的な接続方法について説明する。図６は、図５Ｂに示したＴＦＴ−Ａが形成されている画素領域２０４Ｇ及び２０４Ｂの部分を拡大した平面図である。ＴＦＴ−ＡとＴＦＴ−Ｈ、Ｉ、Ｊは、２つの画素領域を用いて構成され、接続方法が共通しているため、ＴＦＴ−Ａを用いて説明を行う。なお、図６において、二点鎖線で示す領域ＢＭは、対向基板２０ｂに形成されているブラックマトリクス（図示略）によって遮光される領域（以下、遮光領域ＢＭ）である。遮光領域ＢＭは、ゲート線１３Ｇ、ゲートドライバ１１を構成する各素子、及びソース線１５Ｓが形成されている領域を含む。
【０１０７】
図６に示すように、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ−ＰＩＸが形成されている。ＴＦＴ−ＰＩＸと画素電極１７とはコンタクト部ＣＨ１において接続されている。また、各画素領域には、ソース線１５Ｓと略平行であり、ゲート線１３Ｇと交差するように配線１５Ｌ１が形成されている。画素領域２０４Ｇにおける配線１５Ｌ１には電源電圧信号（ＶＳＳ）が供給され、画素領域２０４Ｂにおける配線１５Ｌ１にはリセット信号（ＣＬＲ）が供給される。
【０１０８】
図６に示すように、ＴＦＴ−Ａのゲート端子１３ｇは、画素領域２０４Ｂから画素領域２０４Ｇにわたって形成されている。画素領域２０４Ｇ及び２０４Ｂには、ソース線１５Ｓ及び配線１５Ｌ１と交差し、ゲート線１３Ｇと略平行に配線１３Ｎが形成されている。配線１３Ｎは、上述したｎｅｔＡ及びｎｅｔＢの配線である。ＴＦＴ−Ａは、画素領域２０４Ｂのコンタクト部ＣＨ２において配線１５Ｌ１と接続され、画素領域２０４Ｇのコンタクト部ＣＨ２において配線１３Ｎと接続されている。また、本実施形態では、画素電極１７と、ＴＦＴ−Ａと配線１３Ｎ及び１５Ｌ１との間にはシールド層１６が形成されている。
【０１０９】
ここで、図６におけるＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面図を図７Ａに示し、コンタクト部ＣＨ１をＩＩ−ＩＩ線で切断した断面図を図７Ｂに示す。また、図６におけるＴＦＴ−Ａの部分をＩＩＩ−ＩＩＩ線で切断した断面図を図７Ｃに示し、コンタクト部ＣＨ２をＩＶ‐ＩＶ線で切断した断面図を図７Ｄに示す。
【０１１０】
図７Ａ、７Ｃ、及び７Ｄに示すように、基板２０上にゲート配線層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ−Ａのゲート端子１３ｇと、配線１３Ｎとが形成される。図７Ａ及び図７Ｃに示すように、ゲート配線層１３の上層において、ＴＦＴ−ＰＩＸが形成される部分とＴＦＴ−Ａが形成される部分には、ゲート絶縁膜２１を介して酸化物半導体からなる半導体層１４が形成されている。また、半導体層１４が形成された基板２０上には、半導体層１４の上部で離間するようにソース配線層１５が形成されている。これにより、図７Ａ〜図７Ｃに示すように、ソース線１５ＳとＴＦＴ−ＰＩＸのソース−ドレイン端子１５ＳＤと、ＴＦＴ−Ａのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と、配線１５Ｌ１とが形成される。
【０１１１】
図７Ｄに示すように、画素領域２０４Ｂのコンタクト部ＣＨ２においては、ゲート層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース配線層１５（１５Ｌ１）は、コンタクトホールＨ２においてゲート配線層１３（１３ｇ）と接するようにゲート絶縁膜２１上に形成されている。これにより、画素領域２０４Ｂのコンタクト部ＣＨ２において、ＴＦＴ−Ａのゲート端子１３ｇと配線１５Ｌ１とが接続される。また、画素領域２０４Ｇのコンタクト部ＣＨ２においても同様に、ソース配線層１５で構成されたＴＦＴ−ＡのＡ１側のドレイン端子１５ｓｄ１と、ゲート配線層１３で構成された配線１３Ｎとが接続される。これにより、ＴＦＴ−Ａは、ｎｅｔＡと接続され、配線１５Ｌ１を介してリセット信号（ＣＬＲ）が供給される。
【０１１２】
また、図７Ａ〜図７Ｄに示すように、ソース配線層１５の上層には、ソース配線層１５を覆うように保護膜２２と保護膜２３とが積層されている。保護膜２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護膜２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図７Ａ〜図７Ｄに示すように、保護膜２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２などの無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図７Ｃ及び図７Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。
【０１１３】
図７Ｂに示すように、コンタクト部ＣＨ１においては、ＴＦＴ−ＰＩＸのドレイン端子１５Ｄの上部において、層間絶縁層２４とシールド層１６と保護膜２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５Ｄと接するように層間絶縁層２４の上層に形成されている。シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量Ｃｓが形成され、容量Ｃｓによって画素電極１７の電位が安定化される。
【０１１４】
このように、ＴＦＴ−Ａと、ＴＦＴ−Ａと接続される配線１３Ｎ及び配線１５Ｌ１とが２つの画素領域にわたって形成されることで、１つの画素領域に形成する場合と比べて開口率の低下が抑制される。また、画素電極１７とＴＦＴ−Ａと配線１３Ｎ及び配線１５Ｌ１との間にシールド層１６が形成されているため、ＴＦＴ−Ａ等と画素電極１７との間の干渉が低減される。
【０１１５】
（ＴＦＴ−Ｂ）
次に、ＴＦＴ−Ｂの接続方法について説明する。図８Ａは、図５Ｂに示した画素領域２０４Ｒを拡大した平面図である。図８Ａにおいて遮光領域ＢＭの図示は省略されている。図８Ａに示すように、画素領域２０４Ｒには、上述した画素領域２０４Ｇと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ソース配線層１５によって、ＴＦＴ−Ｂのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）が形成されている。ゲート配線層１３によって、ＴＦＴ−Ｂのゲート端子１３ｇと、ＧＬ（ｎ−２）のゲート線１３Ｇ及び配線１３Ｎが形成されている。
【０１１６】
Ｂ１側のドレイン端子１５ｓｄ１は、ＧＬ（ｎ−２）のゲート線１３Ｇ及び配線１３Ｎと交差するように形成されている。コンタクト部ＣＨ３及びＣＨ４には、上述のコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するためのコンタクトホールＨ２がゲート絶縁膜２１に形成されている。
【０１１７】
ドレイン端子１５ｓｄ１は、コンタクト部ＣＨ３において、ＧＬ（ｎ−２）のゲート線１３Ｇと接続され、コンタクト部ＣＨ４において、ゲート端子１３ｇと接続されている。また、Ｂ２側のソース端子１５ｓｄ２は、コンタクト部ＣＨ２において配線１３Ｎと接続されている。これにより、ＴＦＴ−Ｂは、ｎｅｔＡに接続され、ＧＬ（ｎ−２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。
【０１１８】
（ＴＦＴ−Ｃ）
次に、ＴＦＴ−Ｃの接続方法について説明する。図８Ｂは、図５Ｂに示した画素領域２０５Ｒを拡大した平面図である。図８Ｂにおいて遮光領域ＢＭの図示は省略されている。図８Ｂに示すように、画素領域２０５Ｒには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ−Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎ（１３Ｎａ，１３Ｎｂ）とが形成されている。ソース配線層１５により、ＴＦＴ−Ｃのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成されている。コンタクト部ＣＨ２において、Ｃ１側のドレイン端子１５ｓｄ１と配線１３Ｎａは接続されている。ＴＦＴ−Ｃは、配線１３ＮａによりｎｅｔＡと接続され、配線１３ＮｂによりｎｅｔＢと接続される。また、ＴＦＴ−Ｃは、配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）が供給される。
【０１１９】
（ＴＦＴ−Ｆ）
次に、ＴＦＴ−Ｆの接続方法について説明する。図８Ｃは、図５Ａに示した画素領域２０３Ｒを拡大した平面図である。図８Ｃにおいて遮光領域ＢＭの図示は省略されている。図８Ｃに示すように、画素領域２０３Ｒには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ−Ｆのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎとが形成されている。ソース配線層１５により、ＴＦＴ−Ｆのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。
【０１２０】
コンタクト部ＣＨ５には、上述したコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するコンタクトホールＨ２が形成されている。コンタクト部ＣＨ５において、ＴＦＴ−Ｆのソース端子１５ｓとＧＬ（ｎ−１）のゲート線１３Ｇとが接続され、ＴＦＴ−Ｆのゲート端子はｎｅｔＡと接続される。ＴＦＴ−Ｆのドレイン端子１５ｄは、配線１５Ｌ１を介してクロック信号（ＣＫＡ）が供給される。また、ＴＦＴ−Ｆは、コンタクト部ＣＨ５を介してＧＬ（ｎ−１）のゲート線１３Ｇに走査信号を出力する。
【０１２１】
（ＴＦＴ−Ｇ）
次に、ＴＦＴ−Ｇの接続方法について説明する。図８Ｄは、図５Ｃに示した画素領域２０５Ｂを拡大した平面図である。図８Ｄにおいて遮光領域ＢＭの図示は省略されている。図８Ｄに示すように、画素領域２０５Ｂには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ−Ｇのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎが形成されている。ソース配線層１５により、ＴＦＴ−Ｇのソース−ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成されている。コンタクト部ＣＨ２において、ＴＦＴ−ＧのＧ２側のソース端子１５ｓｄ２は配線１３Ｎと接続されている。また、ＴＦＴ−Ｇのゲート端子１３ｇは、コンタクト部ＣＨ４において、Ｇ１側のドレイン端子１５ｓｄ１及び配線１５Ｌ１と接続されている。これにより、ＴＦＴ−Ｇは、ｎｅｔＢと接続され、配線１５Ｌ１を介してクロック信号（ＣＫＢ）が供給される。
【０１２２】
（Ｃｂｓｔ）
次に、キャパシタＣｂｓｔの接続方法について説明する。図８Ｅは、図５Ｂに示した画素領域２０３Ｂを拡大した平面図である。図８Ｅにおいて遮光領域ＢＭの図示は省略されている。画素領域２０３Ｂには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、キャパシタＣｂｓｔを構成する一方の電極１３ｃと、ゲート線１３Ｇ及び配線１３Ｎとが形成されている。ソース配線層１５により、キャパシタＣｂｓｔの他方の電極１５ｃと、接続部１５Ｌｃと、配線１５Ｌ２とが形成されている。図８Ｅに示すように、接続部１５Ｌｃは、配線１３Ｎと略同じ幅を有し、電極１５ｃからコンタクト部ＣＨ２まで延伸されて形成され、コンタクト部ＣＨ２において配線１３Ｎと接続されている。また、配線１５Ｌ２は、接続部１５Ｌｃのコンタクト部ＣＨ２側の端部からコンタクト部ＣＨ１の近傍まで延伸されて形成されている。本実施形態では、配線１５Ｌ２を形成することにより、キャパシタＣｂｓｔが形成される画素領域の開口率と他の画素領域との開口率を合わせるようにしている。コンタクト部ＣＨ２において、電極１５ｃは接続部１５Ｌｃによって配線１３Ｎと接続されている。これにより、キャパシタＣｂｓｔは、ｎｅｔＡと接続される。
【０１２３】
（ＴＦＴ−Ｄ，Ｅ）
次に、ＴＦＴ−Ｄ及びＴＦＴ−Ｅの接続方法について説明する。ＴＦＴ−ＤとＴＦＴ−Ｅは、上述したＴＦＴ−Ａと同様、隣接する２つの画素領域にわたってゲート端子１３ｇが形成され、一方の画素領域に形成された配線１５Ｌ１とゲート端子１３ｇが接続されている。ＴＦＴ−Ｄ及びＴＦＴ−Ｅは、ゲート端子に供給される信号がリセット信号（ＣＬＲ）であるかクロック信号（ＣＫＡ）であるかの違いであるため、以下、ＴＦＴ−Ｄの接続方法について説明する。
【０１２４】
図８Ｆは、図５Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。図８Ｆにおいて遮光領域ＢＭの図示は省略されている。画素領域２０１Ｂ及び２０２Ｒは、上述した画素領域２０４Ｇ及び２０４Ｂと同様、ソース配線層１５の形成により、ＴＦＴ−Ｄのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。ドレイン端子１５ｄは、画素領域２０１Ｒにおけるコンタクト部ＣＨ５において、ＧＬ（ｎ−１）のゲート線１３Ｇと接続されている。ＴＦＴ−Ｄは、画素領域２０１Ｂ及び２０２Ｒにおける配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）、クロック信号（ＣＫＡ）が供給され、コンタクト部ＣＨ５を介してＧＬ（ｎ−１）のゲート線１３Ｇを駆動し、ＧＬ（ｎ）のゲート線１３Ｇにセット信号を出力する。
【０１２５】
以上が、ゲートドライバ１１の構成及び各素子の接続例である。なお、ＴＦＴ−Ｂ〜ＴＦＴ−Ｅ、ＴＦＴ−Ｆ、ＴＦＴ−Ｇ、キャパシタＣｂｓｔ、ＴＦＴ−Ｄが形成される画素領域において説明を省略したが、ＴＦＴ−Ａが形成される画素領域と同様、これら画素領域についてもソース配線層１５の上層に、保護膜２２及び２３、シールド層１６、層間絶縁膜２４、画素電極１７が積層されている。
【０１２６】
（ゲートドライバ１１の動作）
次に、図４及び図９を参照しつつ、１つのゲートドライバ１１の動作について説明する。図９は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図９において、ｔ３からｔ４の期間がＧＬ（ｎ）のゲート線１３Ｇが選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１６〜１１９を介してゲートドライバ１１に入力される。また、図９では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３〜１１５を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ゲート線１３ＧはＬ（Low）レベルに遷移する。
【０１２７】
図９の時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１６、１１７に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１８、１１９に入力される。これにより、ＴＦＴ−Ｇがオン状態となり、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。また、ＴＦＴ−ＣとＴＦＴ−Ｄがオン状態となり、ＴＦＴ−Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、端子１２０からＬレベルの電位が出力される。
【０１２８】
次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ−Ｇがオフ状態となり、ＴＦＴ−Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ−ＣとＴＦＴ−Ｄがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、端子１２０からＬレベルの電位が出力される。
【０１２９】
時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ＧＬ（ｎ−１）のゲート線１３Ｇを介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ−Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ−Ｊがオン状態となり、ＴＦＴ−Ｇがオン状態、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢがＬレベルに維持された状態となる。ＴＦＴ−ＣとＴＦＴ−Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ−Ｄはオン状態となっているため、端子１２０からＬレベルの電位が出力される。
【０１３０】
時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ−Ｆがオン状態となり、ＴＦＴ−Ｄがオフ状態となる。ｎｅｔＡと端子１２０の間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ−Ｆの端子１１６の電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ−ＧとＴＦＴ−Ｊがオフ状態、ＴＦＴ−Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ−Ｃはオフ状態であるためｎｅｔＡの電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位（選択電圧）が端子１２０から出力される。これにより、端子１２０と接続されているＧＬ（ｎ）のゲート線１３ＧはＨレベルに充電され、選択された状態となる。
【０１３１】
時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ−Ｇがオン状態となり、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ−Ｃはオン状態となりｎｅｔＡはＬレベルに充電される。この間、ＴＦＴ−Ｄがオン状態、ＴＦＴ−Ｆがオフ状態となるため、端子１２０からＬレベルの電位（非選択電圧）が出力され、ＧＬ（ｎ）のゲート線１３ＧはＬレベルに充電される。
【０１３２】
このように、ゲートドライバ１１の端子１２０からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３が選択された状態となる。液晶表示装置１は、各ゲート線１３Ｇに接続されている複数のゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。
【０１３３】
上述した第１実施形態では、ゲート線１３Ｇの各々に対して複数のゲートドライバ１１が表示領域内に形成されている。ゲート線１３Ｇの各々は、そのゲート線１３Ｇに接続された複数のゲートドライバ１１から出力される走査信号によって順次駆動される。そのため、従来のようにゲートドライバを表示領域の外側に設け、ゲート線の一端から走査信号を入力する場合と比べ、一本のゲート線における走査信号のなまりが低減され、ゲート線を高速に駆動させることができる。また、１本のゲート線１３Ｇに対して複数のゲートドライバ１１が接続されているため、そのゲート線１３Ｇにおいて一部の箇所が断線した場合であっても、他の箇所から走査信号が供給され、適切な画像表示を維持することができる。
【０１３４】
また、上述した第１実施形態では、図１及び図３等に示すように、表示領域内に設けられたゲートドライバ１１に対して供給されるクロック信号や電源電圧信号等の制御信号は、表示パネル２において、ソースドライバ３が設けられている１辺の額縁領域から入力される。そのため、ソースドライバ３が設けられていない他の３辺の周辺領域について狭額縁化を図ることが可能になる。
【０１３５】
また、上述した第１実施形態では、表示領域内に設けられたゲートドライバ１１のスイッチング素子及び配線部と、画素電極１７との間にシールド層１６が形成されているため、ゲートドライバ１１と画素電極１７とが相互に干渉せず、適切に画像を表示することができる。
【０１３６】
また、上述した第１実施形態では、図５Ｂ及び図８Ｅに示すように、ゲートドライバ１１を構成するキャパシタＣｂｓｔが形成される画素領域には、他の画素領域の開口率と合わせるように、コンタクト部ＣＨ２からコンタクト部ＣＨ１近傍まで配線１５Ｌ２が形成されている。これにより、画素領域の開口率が略均一になり、色むら等を低減することができる。
【０１３７】
＜第２実施形態＞
上述した第１実施形態では、ゲートドライバ１１を構成する全ての素子を表示領域内に設ける例を説明した。本実施形態では、ゲートドライバ１１を構成する素子の一部を表示領域内に設ける例について説明する。図１０Ａは、表示領域内に設けられる各ゲートドライバ１１の一部と、表示領域外に設けられる各ゲートドライバ１１の残部とを示す概略構成図である。図１０Ａに示すように、本実施形態では、アクティブマトリクス基板２０ａの表示領域２０Ａには、ゲート線１３Ｇ及びソース線１５Ｓのほか、ＴＦＴ−Ｆ及びキャパシタＣｂｓｔと、ＴＦＴ−Ｆにクロック信号（ＣＫＡ、ＣＫＢ）を供給する配線１５Ｌ１と、ＴＦＴ−ＦとキャパシタＣｂｓｔとをｎｅｔＡに接続する配線１３Ｎとが形成されている。
【０１３８】
アクティブマトリクス基板２０ａにおける表示領域２０Ａの外側領域２Ａ（表示領域外）において、各ゲート線１３Ｇの一端側に、ＴＦＴ−Ｆ及びキャパシタＣｂｓｔを除いたゲートドライバ１１の残部が設けられている。ゲートドライバ１１の残部と、ＴＦＴ−Ｆ及びキャパシタＣｂｓｔとは配線１３Ｎによって電気的に接続されている。
【０１３９】
ここで、表示領域２０Ａに形成されるＴＦＴ−ＦとキャパシタＣｂｓｔの接続方法について説明する。図１０Ｂは、ＧＬ（ｎ−１）とＧＬ（ｎ）とを各々駆動するゲートドライバ１１のＴＦＴ−Ｆ及びキャパシタＣｂｓｔが形成されている画素領域を拡大した平面図である。図１０Ｂに示すように、Ｐ１１〜１３、Ｐ２１〜２３の各画素領域には、ゲート線１３Ｇと略平行であり、表示領域外に設けられたゲートドライバ１１のｎｅｔＡにつながる配線１３Ｎが形成されている。
【０１４０】
Ｐ１１及びＰ２１の画素領域には、第１実施形態と同様にキャパシタＣｂｓｔと配線１５Ｌ２が形成され、コンタクト部ＣＨ２においてキャパシタＣｂｓｔの電極１５ｃと配線１３Ｎとが接続されている。また、Ｐ１２とＰ２２の画素領域には、クロック信号（ＣＫＡ）が供給される配線１５Ｌ１が形成されている。Ｐ１３とＰ２３の画素領域には、クロック信号（ＣＫＢ）が供給される配線１５Ｌ１が形成されている。第１実施形態と同様にコンタクト部ＣＨ５において、ゲート線１３Ｇとドレイン端子は接続されている。
【０１４１】
上記第２実施形態では、ＴＦＴ−ＦとキャパシタＣｂｓｔとを表示領域２０Ａに形成したが、例えば、ＴＦＴ−Ｄが表示領域２０Ａに形成されていてもよい。ＴＦＴ−Ｆは、ゲート線１３Ｇの駆動のオン／オフ状態を切り替える機能を有し、ＴＦＴ−Ｄは、入力されるクロック信号に応じてゲート線１３Ｇの駆動をオフ状態に維持する機能を有している。他のＴＦＴと比べて出力が大きいこれらのＴＦＴを表示領域２０Ａに形成することにより、ＴＦＴにおける発熱を分散させることができ、誤動作に対するマージンを拡大することができる。
【０１４２】
＜第３実施形態＞
本実施形態では、第１実施形態に係る表示パネル２がレンズ一体型筐体に収納された液晶表示装置について説明する。図１１は、本実施形態における液晶表示装置の断面を模式的に表した断面図である。図１１に示すように、液晶表示装置１Ａは、レンズ一体型筐体６０（筐体の一例）、表示パネル２、及びバックライト７０を有する。
【０１４３】
レンズ一体型筐体６０は、筐体部６０Ａ（第２カバー部の一例）と、カバー部６０Ｂ（第１カバー部の一例）とを有する。筐体部６０Ａは、横筐体部６１と底筐体部６２とを有する。横筐体部６１は、透光性を有し、図２に示す表示パネル２のＹ軸と平行な側面２ｓを覆うように、表示パネル２の側面２ｓに配置されている。底筐体部６２は、バックライト７０の底面を覆うようにバックライト７０の下方に配置されている。
【０１４４】
カバー部６０Ｂは、レンズ部６３及び平板部６４とを有する。レンズ部６３は、観察者側（Ｚ軸方向）の表面が曲面形状を有する。レンズ部６３は、表示パネル２の額縁領域１０Ｆ、表示領域１０Ｄ、及びパネル−筐体領域６０Ｇを含む領域と重なるように配置されている。表示領域１０Ｄは、レンズ部６３における表示領域１０Ａの側の内側端部６３ｂから額縁領域１０Ｆの内側端部１０Ｆｂまでの表示領域である。パネル−筐体領域６０Ｇは、表示パネル２の側面２ｓと横筐体部６１の側面６０ｓの間の領域である。レンズ部６３の外側端部６３ａは横筐体部６１の側面６１ｓの上端で接続されている。平板部６４は、透光性を有し、表示領域１０Ｂと重なる位置に配置されている。平板部６４の光の出射面は表示パネル２の表示面２ｐと略平行となるように構成されている。
【０１４５】
第１実施形態で述べたように、表示パネル２は、表示領域１０Ａにゲートドライバ１１が形成されている。図２及び図３に示したように、制御信号や電源電圧信号が入力される側の額縁領域、つまり、Ｘ軸に平行な１辺の額縁領域からクロック信号等の制御信号が供給される。そのため、表示パネル２は、Ｘ軸に平行な他の辺とＹ軸に平行な２辺の各額縁領域について狭額縁化を図ることができる。本実施形態では、Ｙ軸方向に平行な２辺の額縁領域１０Ｆがレンズ部６３と重なるようにレンズ一体型筐体６０に表示パネル２を収納する。図１２に示すように、表示パネル２の表示面２ｐから出射した光線（破線）がレンズ部６３の曲面によって屈折し、表示面２ｐに対して垂直方向（Ｙ軸正方向）に直進する。その結果、観察者の側において表示領域１０Ａの画像が表示され、額縁領域１０Ｆは視認されにくくなる。
【０１４６】
このように、対向する２辺が狭額縁化された表示パネル２を適用することで、レンズ部６３を従来と比べて小さくすることができ、レンズ一体型筐体６０の軽量化、製造コストの低減を図ることが可能となる。つまり、従来のように表示領域１０Ａの外側にゲートドライバ１１が形成されている表示パネル２の場合には、データ信号と走査信号とを供給するための端子等が、隣接する２辺の額縁領域に形成されていた。従来の表示パネルの場合、これら額縁領域とレンズ部６３とが重なるように配置されることになる。額縁領域１０Ｆの幅が大きくなるほどレンズ部６３の厚みが大きくなる。そのため、従来の表示パネルを適用する場合には、本実施形態の表示パネル２を適用する場合と比べてレンズ部６３が大きくなり、レンズ一体型筐体６０の軽量化、製造コストの低減化を図ることが困難である。
【０１４７】
＜第４実施形態＞
上述した第１実施形態において、表示領域をゲート線１３Ｇの配列方向に沿って分割し、分割した分割領域毎にデータの書き込みを行うようにしてもよい。図１３は、ソース線１５Ｓと端子部１２ｓの記載を省略した本実施形態におけるアクティブマトリクス基板１２０ａの概略構成を示す模式図である。図１３において、上述した第１実施形態と同様の構成には同様の符号を付している。以下、第１実施形態と異なる部分について説明する。
【０１４８】
図１３における表示領域２０Ａは、ゲート線１３Ｇが配列する方向、つまり、Ｙ軸方向に沿って３つに分割した分割領域Ｓ１、Ｓ２、Ｓ３を有する。この例では、分割領域Ｓ３に配置されている各ゲート線１３Ｇは、ゲートドライバ群１１＿Ｓ３１、１１＿Ｓ３２によって駆動される。ゲートドライバ群１１＿Ｓ３１、１１＿Ｓ３２の各ゲートドライバ１１は、分割領域Ｓ３におけるゲート線１３Ｇの間に設けられ、ゲートドライバ群１１＿Ｓ３１、１１＿Ｓ３２が配置されている列の他の領域（Ｓ１、Ｓ２）にはゲートドライバ１１は配置されていない。各ゲートドライバ１１は、配線１５Ｌ１を介して端子部１２ｇと接続され、端子部１２ｇから供給される制御信号（クロック信号等）に応じて、対応する一のゲート線１３Ｇを駆動する。
【０１４９】
分割領域Ｓ２に配置されている各ゲート線１３Ｇは、ゲートドライバ群１１＿Ｓ２１、１１＿Ｓ２２によって駆動される。また、分割領域Ｓ１に配置されている各ゲート線１３Ｇは、ゲートドライバ群１１＿Ｓ１１、１１＿Ｓ１２によって駆動される。これらゲートドライバ群のゲートドライバ１１は、配置されている分割領域（Ｓ２又はＳ１）におけるゲート線１３Ｇの間に設けられている。また、これらゲートドライバ群が配置されている列の他の領域にはゲートドライバ１１は設けられていない。
【０１５０】
なお、図１３では、１つのゲート線１３Ｇを駆動するゲートドライバ１１が２つの例を記載しているが、ゲート線１３Ｇを駆動するゲートドライバ１１は１つでもよいし、３つ以上であってもよい。
【０１５１】
図１３の例における表示領域２０Ａにソースドライバ４からのデータを書き込む場合について説明する。表示領域２０Ａにおける各ソース線１５Ｓ（図示略）に、分割領域Ｓ１、Ｓ２、Ｓ３に表示すべきデータ信号がソースドライバ４からフレーム毎に出力される。データ信号を分割領域Ｓ１、Ｓ２、Ｓ３に書き込むタイミングで各分割領域におけるゲート線１３Ｇの駆動を開始するように、表示制御回路４から各ゲートドライバ群にスタートパルス信号を入力する。
【０１５２】
図１４に示すように、フレーム毎に、全分割領域に対するデータ信号が出力される。ゲートドライバ群１１＿Ｓ１１、１１＿Ｓ１２は、スタートパルス信号が入力される時刻ｔ１から分割領域Ｓ１における各ゲート線１３Ｇを順次駆動する。これにより、分割領域Ｓ１におけるゲート線１３Ｇが駆動されるタイミングで分割領域Ｓ１にデータ信号が書き込まれる。
【０１５３】
ゲートドライバ群１１＿Ｓ１１、１１＿Ｓ１２によって分割領域Ｓ２のゲート線１３Ｇに対してセット信号が出力される時刻ｔ２において、ゲートドライバ群１１＿Ｓ２１、１１＿Ｓ２２にスタートパルス信号が入力される。ゲートドライバ群１１＿Ｓ２１、１１＿Ｓ２２は、スタートパルス信号が入力されてから分割領域Ｓ２における各ゲート線１３Ｇを順次駆動する。これにより、分割領域Ｓ２におけるゲート線１３Ｇが駆動されるタイミングで分割領域Ｓ２にデータ信号が書き込まれる。
【０１５４】
ゲートドライバ群１１＿Ｓ２１、１１＿Ｓ２２によって分割領域Ｓ３のゲート線１３Ｇに対してセット信号が出力される時刻ｔ３において、ゲートドライバ群１１＿Ｓ３１、１１＿Ｓ３２にスタートパルス信号が入力される。ゲートドライバ群１１＿Ｓ３１、１１＿Ｓ３２は、スタートパルス信号が入力されてから分割領域Ｓ３における各ゲート線１３Ｇを順次駆動する。これにより、分割領域Ｓ３におけるゲート線１３Ｇが駆動されるタイミングで分割領域Ｓ３にデータ信号が書き込まれる。
【０１５５】
このように、全表示領域２０Ａにデータを書き込む場合には、全ての分割領域に対するデータ信号をソース線１５Ｓ（図示略）に入力し、各分割領域のデータの書き込み期間に、その分割領域におけるゲート線１３Ｇの駆動を開始するようにスタートパルス信号を入力するようにする。これにより、分割領域Ｓ１、Ｓ２、Ｓ３の順にデータが順次書き込まれる。
【０１５６】
次に、分割領域ごとに異なる周波数でデータ信号を書き込む場合について説明する。例えば、分割領域Ｓ１、Ｓ３は周波数６０Ｈｚでデータ信号を書き込み、分割領域Ｓ２は周波数１Ｈｚでデータ信号を書き込む場合、１フレーム目は、上記したように分割領域Ｓ１からＳ３の順にゲート線１３Ｇを順次駆動させることにより、図１５に示すように各分割領域にデータ信号を書き込む。
【０１５７】
２フレーム目から６０フレーム目までは、分割領域Ｓ１、Ｓ３のデータの書き込み期間（Ｓ１，Ｓ３のゲート線１３の選択期間）において、分割領域Ｓ１、Ｓ３に表示すべき画像に応じたデータ信号がソースドライバ４から各ソース線１５Ｓ（図示略）に出力される。また、分割領域Ｓ２のデータの書き込み期間においては、信号の振幅が最小となるデータ信号をソースドライバ４から出力するようにする。信号の振幅が最小となるデータ信号は、例えば、アクティブマトリクス基板１２０ａがノーマリブラックの表示モードであれば、黒を示すデータ信号を出力するようにしてもよい。また、表示制御回路４は、分割領域Ｓ２のデータの書き込み期間（Ｓ２のゲート線１３の選択期間）は、制御信号（クロック信号等）の供給を停止し、ゲートドライバ群１１＿Ｓ２１、１１＿Ｓ２２の駆動を停止させる。
【０１５８】
これにより、図１６に示すように、分割領域Ｓ１のデータの書き込み期間（ｔ１〜ｔ２）において、分割領域Ｓ１のゲート線１３Ｇが順次駆動され、分割領域Ｓ１にデータが書き込まれる。そして、分割領域Ｓ２のデータ書き込み期間（ｔ２〜ｔ３）においては、分割領域Ｓ２のゲート線１３Ｇは駆動せず、黒を示すデータ信号が出力されるため、分割領域Ｓ２にデータは書き込まれない。分割領域Ｓ２のデータの書き込み期間の経過後、分割領域Ｓ３のゲート線１３Ｇが順次駆動され、分割領域Ｓ３にデータが書き込まれる。このように、１フレーム目だけ、分割領域Ｓ２におけるゲート線１３Ｇを駆動させることで、分割領域Ｓ２は１Ｈｚでデータの書き込みを行い、他の分割領域Ｓ１、Ｓ３については６０Ｈｚでデータの書き込みを行うことができる。
【０１５９】
なお、本実施形態では、各分割領域を、６０Ｈｚ又は１Ｈｚでデータの書き込みを行う例を説明したが、各分割領域のデータの書き込みを行う周波数は、例えば１０Ｈｚや０．１Ｈｚ等の周波数でもよい。要は、少なくとも２つの異なる周波数によって各分割領域のデータの書き込みを行うようにすればよい。他の分割領域より低周波数でデータの書き込みを行う分割領域を設けることにより消費電力を低減させることができる。
【０１６０】
＜第５実施形態＞
上述した第１実施形態において、表示させる画像に応じてゲート線１３Ｇの駆動を１行毎又は複数行毎に行うようにしてもよい。以下、このような構成について説明する。
【０１６１】
動画をより美しく表示する目的で、データを書き込む周波数を１２０Ｈｚや２４０Ｈｚとする場合がある。周波数を高くするほど液晶層への充電を早くする必要があるため、複数のゲート線を同時に駆動させることが行われている。この場合、例えば、Ｎ＋１行目とＮ行目のゲート線が同時に駆動されるため、Ｎ行目の画素に書き込まれるデータ信号がＮ＋１行目の画素にも書き込まれる。動画の場合、Ｎ行目とＮ＋１行目における同じ列の画素は略同様の色を示すデータ信号であるため、隣接する行の画素のデータ信号が含まれても表示において問題となることは少ない。他方、静止画や輪郭がくっきりとした映像の場合、隣接する行の画素のデータ信号が書き込まれると、画像がぼやけて表示される等の問題が生じることがある。本実施形態では、静止画等の画像を表示する場合には、ゲート線１３Ｇを１行ごとに駆動させ、動画を表示する場合には、ゲート線１３Ｇを複数行毎に駆動させるようにする。
【０１６２】
図１７は、本実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。図１７では、便宜上、ソース線１５Ｓと端子部１２ｓの記載を省略し、ゲートドライバ１１及び配線１５Ｌ１を簡略化して記載している。また、この例において、アクティブマトリクス基板２２０ａには、便宜上、ＧＬ（１）〜ＧＬ（７）のゲート線１３Ｇが形成されている。
【０１６３】
マトリクス基板２２０ａには、ゲートドライバ群１１＿ａとゲートドライバ群１１＿ｂが形成されている。ゲートドライバ群１１＿ａとゲートドライバ群１１＿ｂは、ＧＬ（１）〜ＧＬ（７）のゲート線１３Ｇの各々に接続された複数のゲートドライバ１１を含む。ゲートドライバ群１１＿ａは、ゲートドライバ１１（ａ１）〜（ａ７）を含む。ゲートドライバ１１＿ｂは、ゲートドライバ１１（ｂ１）〜（ｂ７）を含む。例えば、ＧＬ（１）のゲート線１３Ｇは、ゲートドライバ１１（ａ１）とゲートドライバ１１（ｂ１）によって駆動される。ＧＬ（２）のゲート線１３Ｇは、ゲートドライバ１１（ａ２）とゲートドライバ１１（ｂ２）によって駆動される。以下、ＧＬ（３）からＧＬ（７）のゲート線１３Ｇも同様に、各々のゲート線１３Ｇと接続されているゲートドライバ群１１＿ａとゲートドライバ群１１＿ｂにおける２つのゲートドライバ１１によって駆動される。
【０１６４】
静止画等の画像を表示する場合には、第１実施形態と同様、各ゲート線１３Ｇに対して設けられた、ゲートドライバ群１１＿ａのゲートドライバ１１と、ゲートドライバ群１１＿ｂのゲートドライバ１１とが同期してそのゲート線１３Ｇを駆動する。
【０１６５】
動画を表示する場合には、ゲートドライバ群１１＿ａとゲートドライバ群１１＿ｂに対するスタートパルス信号の入力タイミングを異ならせるようにする。図１８は、表示制御回路４からのゲートドライバ群１１＿ａとゲートドライバ群１１＿ｂに対するスタートパルス信号の入力タイミングを示す図である。図１８の例では、ゲートドライバ群１１＿ａにスタートパルス信号Ｓａを入力した後、ゲートドライバ群１１＿ｂにスタートパルス信号Ｓｂを入力する。つまり、ゲートドライバ群１１＿ｂに対するスタートパルス信号は、ゲートドライバ群１１＿ａのゲートドライバ１１によって最初の行（ＧＬ（１））のゲート線１３Ｇの駆動時間が経過するタイミングで入力される。
【０１６６】
図１９は、ゲートドライバ群１１＿ａと１１＿ｂにスタートパルス信号が各々入力された場合のＧＬ（１）〜ＧＬ（７）のゲート線１３Ｇの駆動タイミングを示す図である。ＧＬ（１）〜ＧＬ（７）のゲート線１３Ｇは、ゲートドライバ群１１＿ａのゲートドライバ１１による駆動後、ゲートドライバ群１１＿ｂのゲートドライバ１１によって駆動される。そのため、図１９に例示するように、各ゲート線１３Ｇは２回続けて駆動される。そして、Ｎ行目のゲート線１３Ｇがゲートドライバ群１１＿ｂによって駆動されるタイミングで、Ｎ＋１行目のゲート線１３Ｇがゲートドライバ群１１＿ａによって駆動され、Ｎ行目とＮ＋１行目のゲート線１３Ｇが同時に駆動される。
【０１６７】
ソースドライバ３は、各行のゲート線１３Ｇが２回目に駆動されるタイミング、すなわち、ゲートドライバ群１１＿ｂのゲートドライバ１１がゲート線１３Ｇを駆動するタイミングで、各行における画素のデータ信号をソース線１５Ｓ（図示略）に出力する。
【０１６８】
図２０は、図１７に示したＧＬ（１）からＧＬ（３）のゲート線１３Ｇと、Ｘ列目のソース線１５Ｓ＿ｘとで構成される画素１７＿１、１７＿２、１７＿３の部分を拡大した模式図である。ＧＬ（１）行目の画素１７＿１から順に、その行のゲート線１３Ｇの２回目の駆動タイミングで各画素のデータ信号がソース線１５Ｓ＿ｘに対して出力される。
【０１６９】
図２１に示すように、ＧＬ（１）行目の画素１７＿１には、ＧＬ（１）のゲート線１３Ｇの２回目の駆動タイミングで画素１７＿１のデータＤ１が書き込まれる。そして、ＧＬ（２）行目の画素１７＿２は、１回目の駆動タイミングで前段の画素１７＿１のデータＤ１が書き込まれるが、２回目の駆動タイミングで画素１７＿２のデータＤ２が書き込まれる。ＧＬ（３）行目の画素１７＿３は、１回目の駆動タイミングで前段の画素１７＿２のデータＤ２が書き込まれるが、２回目の駆動タイミングで画素１７＿３のデータＤ３が書き込まれる。同様にして、ＧＬ（７）行目の画素１７＿７（図示略）は、１回目の駆動タイミングで前段の画素のデータＤｎ−１が書き込まれるが、２回目の駆動タイミングで画素１７＿ｎのデータＤｎが書き込まれる。このように、各行における画素は、その行のゲート線１３Ｇが最後に駆動されるタイミングで、本来書き込むべきデータが書き込まれる。
【０１７０】
なお、本実施形態では、１つのゲート線１３Ｇを２つのゲートドライバ１１によって異なるタイミングで駆動させることにより、２本のゲート線１３Ｇを同時に駆動させる例であったが、１つのゲート線１３Ｇを駆動させるゲートドライバ１１の数は３つ以上であってもよい。要は、少なくとも、同時に駆動させるゲート線１３Ｇの数と同数のゲートドライバ１１によって１つのゲート線１３Ｇを駆動するように構成すればよい。つまり、Ｎ本（Ｎ＞２）のゲート線１３Ｇを同時に駆動させる場合には、１つの画素にＮ種類のデータ信号電圧が印加されることになる。この場合には、その画素の最終的な書き込み信号として、その画素に本来書き込まれるべきデータ信号が入力されることは言うまでもない。
【０１７１】
＜第６実施形態＞
上述した第１実施形態において、ソース配線層１５からなる配線１５Ｌ１は、ゲート絶縁膜２１を介してゲート配線層１３の上層に形成され、ゲート絶縁膜２１を介してゲート線１３Ｇと配線１５Ｌ１とが交差するように構成されている（図７Ｃ参照）。ゲート配線層１３とソース配線層１５とが交差する部分の寄生容量は比較的大きいため、配線１５Ｌ１によって供給されるクロック信号等に信号の乱れや信号遅延等が生じる場合がある。本実施形態では、ゲート絶縁膜２１を介してゲート線１３Ｇと配線１５Ｌ１とが交差しないように配線１５Ｌ１を形成する例について説明する。
【０１７２】
図２２は、上述したゲートドライバ１１を構成するスイッチング素子（ＴＦＴ−Ｆ）が形成されている画素領域２０３Ｒを模式的に表した平面図である。図２２において、ソース配線層１５からなる配線１５Ｌ１及びＴＦＴ−Ｆのドレイン電極１５ｄは、ゲート線１３Ｇと交差するコンタクト部ＣＨ６において接続配線１７Ｃと接続されている。接続配線１７Ｃは、画素電極１７と同層に形成されている。
【０１７３】
図２３は、図２２におけるコンタクト部ＣＨ６をＶ−Ｖ線で切断した断面を模式的に表した図である。図２３に示すように、ゲート線１３Ｇの上層にはゲート絶縁膜２１と保護膜２２が形成されている。ソース配線層１５からなる配線１５Ｌ１は、ゲート絶縁膜２１を介したゲート線１３Ｇの上部において離間するように、保護膜２２の上層に形成されている。配線１５Ｌ１の上層には、絶縁膜で構成され、ゲート絶縁膜２１より厚みが大きい保護膜２３が形成されている。保護膜２３の上層には、透明導電膜で構成されたシールド層１６が形成され、シールド層１６の上層には、層間絶縁膜２４が形成されている。配線１５Ｌ１が離間する端部近傍において、保護膜２３、シールド層１６、及び層間絶縁膜２４を貫通するコンタクトホールＨ３１、３２が形成されている。コンタクトホールＨ３１、Ｈ３２には、画素電極１７と同様のＩＴＯからなる接続配線１７Ｃが形成され、コンタクトホールＨ３１、Ｈ３２において、配線１５Ｌ１と接続配線１７Ｃとが接続されている。
【０１７４】
これにより、ゲート線１３Ｇの上部において離間して形成された配線１５Ｌ１は接続配線１７Ｃを介して接続され、端子部１２Ｇからのクロック信号等の制御信号をゲートドライバ１１に供給することができる。また、ゲート絶縁膜２１を介してゲート線１３Ｇと交差する部分に配線１５Ｌ１が形成されないため、ゲート線１３Ｇの電気容量によって生じる信号の乱れや信号遅延が軽減される。
【０１７５】
＜第７実施形態＞
本実施形態では、ソース線１５Ｓと交差する近傍におけるゲート線１３Ｇの一部をゲート線１３Ｇの最大幅より小さくしてゲート線１３Ｇを切断しやすい形状に構成する例について説明する。
【０１７６】
図２４Ａは、ゲート線１３Ｇとソース線１５Ｓとが交差する部分を拡大して模式的に表した図である。図２４Ａに示すように、ゲート線１３Ｇ及びソース線１５Ｓと接続された画像表示用ＴＦＴ（ＴＦＴ−ＰＩＸ）には画素電極１７が接続されている。ゲート線１３Ｇは、ＴＦＴ−ＰＩＸのゲート端子の接続位置からソース線１５Ｓとの交差近傍部分（ｘＲ）における一部の幅ｈと、ソース線１５Ｓに対してＴＦＴ−ＰＩＸが接続されていない側の交差近傍部分（ｘＬ）における一部の幅ｈが、ゲート線１３Ｇの最大幅Ｈより狭くなるように構成されている。ゲート線１３Ｇにおいて幅ｈの部分は狭くなっているため、他の部分と比べて容易に切断することができる。本実施形態において、ゲート線１３Ｇの最大幅Ｈは、例えば１０μｍ程度であり、幅ｈは、例えば５μｍ程度である。
【０１７７】
第１実施形態と同様、ゲート線１３Ｇに対応して複数のゲートドライバ１１が設けられている。そのため、同じ行に設けられているゲートドライバ１１（図示略）の間において、ゲート線１３Ｇとソース線１５Ｓとが交差する部分が短絡した場合、ゲート線１３Ｇにおける幅ｈの部分においてゲート線１３Ｇを切断し、短絡したゲート線１３Ｇの部分を切り離す。ゲート線１３Ｇを切断しても、ソース線１５Ｓに対しＴＦＴ−ＰＩＸが接続されている側（以下、ＴＦＴ−ＰＩＸ接続側と称する）のゲート線１３Ｇは、ＴＦＴ−ＰＩＸ接続側に配置されているゲートドライバ１１（図示略）によって駆動される。また、ソース線１５Ｓに対しＴＦＴ−ＰＩＸが接続されていない側（以下、ＴＦＴ−ＰＩＸ非接続側と称する）のゲート線１３Ｇは、ＴＦＴ−ＰＩＸ非接続側に配置されているゲートドライバ１１（図示略）によって駆動される。つまり、ゲート線１３Ｇを切断しても、切断されたゲート線１３Ｇに接続されているＴＦＴ−ＰＩＸを機能させることができるので、ソース線１５Ｓへのデータ信号の供給により、短絡箇所における画素に画像を表示させることができる。
【０１７８】
なお、図２４Ａに示したゲート線１３Ｇは、ソース線１５Ｓとの交差近傍の一部がゲート線１３Ｇの最大幅より狭く構成されている例であったが、例えば図２４Ｂや図２４Ｃのように構成してもよい。図２４Ｂ及び２４Ｃは、ソース線１５Ｓとの交差近傍部分のゲート線１３Ｇを拡大した模式図である。
【０１７９】
図２４Ｂに示すように、ゲート線１３Ｇの交差近傍部分（ｘＲ、ｘＬ）には、２つの部分ゲート線１３Ｇ＿ａ，１３Ｇ＿ｂに分岐する部分を有する。また、図２４Ｃの例では、ゲート線１３Ｇの交差近傍部分（ｘＲ、ｘＬ）において２つの部分ゲート線１３Ｇ＿ｃ，１３Ｇ＿ｄに分岐し、交差部分（ｘｃ）において部分ゲート線１３Ｇ＿ｃ，１３Ｇ＿ｄがつながっている。部分ゲート線１３Ｇ＿ａ，１３Ｇ＿ｂと、部分ゲート線１３Ｇ＿ｃ，１３Ｇ＿ｄは、最大幅Ｈより狭い幅ｈを各々有する。
【０１８０】
図２４Ａのように、ゲート線１３Ｇに狭い幅ｈの部分を設ける場合、その部分において抵抗が大きくなり信号が遅延する原因となる。図２４Ｂ及び図２４Ｃの場合、部分ゲート線（１３Ｇ＿ａ、１３＿ｂ、１３＿ｃ、１３＿ｄ）の幅ｈは図２４Ａと同等であるが、図２４Ｂ及び図２４Ｃの場合には、狭い幅ｈの部分が並列に設けられているため、図２４Ａの場合と比べて抵抗を小さくすることができる。なお、幅ｈの和が幅Ｈと同等以上となるように構成してもよい。即ち、２つに分岐した場合には、ｈ×２≧Ｈとなるように構成する。これにより、分岐が形成されている部分全体での抵抗を、他の部分（分岐のない部分）の抵抗と同等以上にすることができる。
【０１８１】
＜第８実施形態＞
上述した第１実施形態において、ゲートドライバ１１を構成する素子が形成されている画素領域（以下、ゲートドライバ形成領域と称する）と、ゲートドライバ１１を構成する素子が形成されていない画素領域（以下、ゲートドライバ非形成領域と称する）との開口率の差によって輝度ムラ等が生じる場合がある。そのため、本実施形態では、ゲートドライバ形成領域とゲートドライバ非形成領域との開口率の差を軽減するようにゲートドライバ非形成領域を構成する。
【０１８２】
図２５Ａは、本実施形態におけるゲートドライバ非形成領域を模式的に表した平面図である。図２５Ａにおいて、第１実施形態と同様の構成については、第１実施形態と同様の符号を付している。上述した第１実施形態の図８Ａ〜８Ｄに示すように、ゲートドライバ形成領域には、ソース配線層１５からなる配線１５Ｌ１がソース線１５Ｓと略平行となるように形成されている。そのため、図２５Ａに示すように、ゲートドライバ非形成領域においても、ソース線１５Ｓと略平行となるように、ソース配線層１５からなるダミー配線１５Ｌ４（調整用配線）を形成する。ダミー配線１５Ｌ４は、配線１５Ｌ１と略同等の長さと幅を有する。なお、図２５Ａではブラックマトリクスによって遮光される領域の図示を省略しているが、ゲートドライバ形成領域と開口率が略同等となるように、上述した第１実施形態の図６と同様、ゲート線１３Ｇ、ダミー配線１５Ｌ４、及びソース線１５Ｓが形成されている部分はブラックマトリクスによって遮光される。このように構成することにより、ゲートドライバ非形成領域とゲートドライバ形成領域との開口率の差を小さくすることができ、輝度ムラ等を軽減することができる。
【０１８３】
また、上述した第１実施形態の図８Ａ、８Ｄ、８Ｅに示すように、ゲートドライバ形成領域には、ゲート配線層１３からなる配線１３Ｎがゲート線１３Ｇと略平行となるように形成されている。そのため、図２５Ａに示すように、ゲートドライバ非形成領域において、ゲート線１３Ｇと略平行となるように、ゲート配線層１３からなるダミー配線１３Ｎ’（調整用配線）を形成する。この例においては、ダミー配線１３Ｎ’とダミー配線１５Ｌ４は、コンタクト部ＣＨ２を介して接続されている。なお、画素に補助容量を形成する場合には、ダミー配線１３Ｎ’を補助容量配線として利用し、ダミー配線１５Ｌ４を、補助容量配線に電圧信号を供給する配線として利用してもよい。また、ダミー配線１３Ｎ’を共通電極配線として利用し、ダミー配線１５Ｌ４を、共通電極配線に電圧信号を供給する配線として利用してもよい。ダミー配線１３Ｎ’を形成することにより、ゲートドライバ非形成領域とゲートドライバ形成領域におけるソース配線層１５とゲート配線層１３の間に生じる寄生容量の差を小さくすることができ、表示ムラを軽減することができる。なお、図２５Ａでは、ダミー配線１３Ｎ’とダミー配線１５Ｌ４とが画素内において接続されている例を示しているが、これらダミー配線に共通電極や補助容量の電圧信号を別個に供給する場合には、これらダミー配線が画素内で接続されていなくてもよい。
【０１８４】
（第８実施形態の応用例）
なお、上述の第８実施形態において、ゲートドライバ非形成領域に配置されるダミー配線１５Ｌ４とソース線１５Ｓとの間に寄生容量が発生する。上述したように、ダミー配線１５Ｌ４には、共通電極や補助容量の電位を制御する一定の電圧信号が入力される。一方、ゲートドライバ形成領域において、ゲート配線層１３からなるｎｅｔＡやｎｅｔＢ等のゲートドライバ１１内のノードと、ソース線１５Ｓとの間に寄生容量が発生する。ｎｅｔＡやｎｅｔＢは、ゲートドライバ１１のＴＦＴ−Ｃがオン状態である期間は、電源電圧ＶＳＳに固定されるが、ＴＦＴ−Ｃがオフ状態である期間はフローティング状態となる。
【０１８５】
ゲートドライバ非形成領域は、略一定の電位が固定されるダミー配線１５Ｌ４とソース線１５Ｓとの間の寄生容量を有し、ゲートドライバ形成領域は、フローティング状態となるノードとソース線１５Ｓとの間に寄生容量を有するため、ゲートドライバ非形成領域とゲートドライバ形成領域とでソース線１５Ｓの容量に差異が生じる。その結果、ゲートドライバ形成領域とゲートドライバ非形成領域とでデータを書き込む際のソース線１５Ｓの充電率が異なり、ゲートドライバ形成領域とゲートドライバ非形成領域との間で輝度ムラが発生する。特に、中間調の画像を表示する場合に輝度ムラが認識されやすい。そのため、ゲートドライバ形成領域に中間調の画像データを書き込む場合には、その画像データに補正を行うようにする。以下、その具体的な構成について説明する。
【０１８６】
図２５Ｂは、本応用例における液晶表示装置１の構成例を示す模式図である。図２５Ｂに示すように、第１実施形態の構成に加え、画像補正回路６が追加されている。画像補正回路６は、表示制御回路４、ソースドライバ３、及び電源５と電気的に接続されている。画像補正回路６は、ゲートドライバ非形成領域に書き込むべきデータ信号の電圧を所定量だけ大きくしたデータ信号をソースドライバ３に入力するようにする。
【０１８７】
図２５Ｃは、画像補正回路６による補正前のデータ信号と補正後のデータ信号をゲートドライバ非形成領域のソース線１５Ｓに対して入力した場合の画素の駆動波形を示す図である。図２５Ｃの（ａ）に示すように、ゲートドライバ非形成領域のゲート線１３Ｇが駆動されるタイミングｔ１で、ソース線１５Ｓに補正前のデータ信号Ｄ１が入力される場合は、ゲートドライバ形成領域のソース線１５Ｓの電位は波形Ｐ１のように推移する。また、ゲートドライバ非形成領域のソース線１５Ｓの電位は波形Ｐ２のように推移する。つまり、ゲートドライバ非形成領域の画素の電位は、ゲートドライバ形成領域の画素の電位よりも小さくなっており、ゲートドライバ非形成領域とゲートドライバ形成領域との間で輝度ムラが発生する。
【０１８８】
そのため、ゲートドライバ非形成領域の画素に対するデータ信号については、画像補正回路６により、データ信号Ｄ１より電圧を所定量だけ上げたデータ信号Ｄ２（破線）を入力するようにする。図２５Ｃにおける（ｂ）において、ゲートドライバ非形成領域の画素に対してデータ信号Ｄ２を入力すると、ゲートドライバ非形成領域のソース線１５Ｓの電位はゲートドライバ形成領域のソース線１５Ｓの電位と略同等になる。その結果、ゲートドライバ形成領域とゲートドライバ非形成領域との間の輝度ムラが軽減される。なお、上述の応用例では、ゲートドライバ非形成領域に書き込むべきデータ信号の電圧を上げる場合について説明したが、ゲートドライバ形成領域に書き込むべきデータ信号の電圧を所定量だけ下げるように構成してもよい。
【０１８９】
＜第９実施形態＞
本実施形態では、液晶表示装置１の表示モードがＶＡモード（Vertical Alignment）である場合に、視野角特性を向上させるべく、各画素が輝度が異なる２つの副画素で構成されている例について説明する。
【０１９０】
図２６は、本実施形態における一画素の等価回路を示す図である。図２６に示すように、画素ＰＩＸは、副画素ＰＩＸ１と副画素ＰＩＸ２とで構成されている。また、ＧＬ（ｎ）のゲート線１３Ｇを挟んで、ゲート線１３Ｇと略平行に配置された補助容量配線ＣＳ１、ＣＳ２が形成されている。ＧＬ（ｎ）のゲート線１３Ｇとソース線１５Ｓには、薄膜トランジスタからなる２つのスイッチング素子Ｔ１、Ｔ２が接続されている。
【０１９１】
スイッチング素子Ｔ１のドレイン端子には画素電極１７ａとキャパシタ（補助容量電極）Ｃｃｓ１の一方の電極とが接続され、キャパシタＣｃｓ１の他方の電極は補助容量配線ＣＳ１（ｎ）と接続されている。副画素ＰＩＸ１は、画素電極１７ａ（第１の画素電極）と液晶層と共通電極（図示略）とによって形成される液晶容量ＬＣ１と、キャパシタＣｃｓ１の補助容量Ｃ１とを有する。
【０１９２】
スイッチング素子Ｔ２のドレイン端子には画素電極１７ｂ（第２の画素電極）とキャパシタ（補助容量電極）Ｃｃｓ２の一方の電極とが接続され、キャパシタＣｃｓ２の他方の電極は補助容量配線ＣＳ２（ｎ）と接続されている。これにより、副画素ＰＩＸ２は、画素電極１７ｂと液晶層と共通電極（図示略）とによって形成される液晶容量ＬＣ２と、キャパシタＣｃｓ２の補助容量Ｃ２とを有する。
【０１９３】
補助容量配線ＣＳ１（ｎ）、ＣＳ２（ｎ）は、表示領域内に設けられた補助容量信号配線ＣＳＬ１、ＣＳＬ２と各々接続されている。補助容量信号配線ＣＳＬ１、ＣＳＬ２は、ソースドライバ３(図示略)側に設けられた制御回路（図示略）からの電圧信号ＶＣＳ１、ＶＣＳ２を補助容量配線ＣＳ１（ｎ）、ＣＳ２（ｎ）に各々供給する。補助容量配線ＣＳ１（ｎ）、ＣＳ２（ｎ）には、補助容量配線ＣＳ１（ｎ）、ＣＳ２（ｎ）の電位が逆位相となるように電圧信号ＶＣＳ１、ＶＣＳ２が供給される。電圧信号ＶＣＳ１、ＶＣＳ２は、共通電極（図示略）の電位を基準として振幅を増減させた正極性又は負極性の電圧信号であり、その極性は、制御回路（図示略）によってフレーム毎に反転される。
【０１９４】
ＧＬ（ｎ）のゲート線１３Ｇは、第１実施形態と同様、表示領域内に設けられたゲートドライバ１１によって駆動される。ソース線１５Ｓには、共通電極（図示略）の電位を基準とする正極性又は負極性のデータ信号が入力される。データ信号は、フレーム毎にその極性が反転されてソース線１５Ｓに入力される。
【０１９５】
ここで、ゲートドライバ１１、補助容量信号配線ＣＳＬ１、ＣＳＬ２が形成されている画素領域を模式的に表した図を図２７Ａ、２７Ｂに示す。なお、表示領域は、図２７Ａ、２７Ｂにおける列２００ｘにおいて連続しているものとする。
【０１９６】
図２７Ａ及び図２７Ｂに示すように、ＧＬ（ｎ−２）〜ＧＬ（ｎ＋１）のゲート線１３Ｇを各々挟むように補助容量配線ＣＳ１，ＣＳ２が形成されている。この例では、補助容量配線ＣＳ１，ＣＳ２は、ゲート線１３Ｇごとに、補助容量配線ＣＳ１とＣＳ２の位置が入れ替わるように配置される。また、図２７Ａ及び図２７Ｂにおいて、”ＴＦＴ−”の表記を省略しているが、図２７Ａ及び図２７Ｂにおける”Ａ〜Ｊ”は、ゲートドライバ１１を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊを示している。第１実施形態と同様、ゲートドライバを構成する各素子（ＴＦＴ−Ａ〜Ｊ、Ｃｂｓｔ）は各画素領域に分散して配置されている。また、素子間を接続する配線１３Ｎと、制御信号を素子に供給する配線１５Ｌ１とが画素領域に形成されている。
【０１９７】
図２７Ｂにおける列２１１ｘ〜２１４ｘの画素領域には、ゲートドライバ１１を構成する素子が形成されていない。この例においては、列２１１ｘ〜２１４ｘの画素領域に、補助容量配線ＣＳ１、ＣＳ２に電圧信号ＶＣＳ１、ＶＣＳ２を供給する補助容量信号配線ＣＳＬ１、ＣＳＬ２が形成されている。列２１１ｘ及び２１２ｘには、補助容量信号配線ＣＳＬ１が形成されている。列２１１ｘにおいて、補助容量信号配線ＣＳＬ１は、補助容量配線ＣＳ１と接続されず、補助容量信号配線ＣＳＬ１から列２１２ｘにおいて分岐させた補助容量信号配線ＣＳＬ１’によって、列２１２ｘにおいて補助容量配線ＣＳ１と接続されている。また、列２１３ｘ及び２１４ｘには補助容量配線ＣＳＬ２が形成されている。列２１３ｘにおいて、補助容量信号配線ＣＳＬ２は、補助容量配線ＣＳ２と接続されず、補助容量信号配線ＣＳＬ２から列２１４ｘにおいて分岐させた補助容量信号配線ＣＳＬ２’によって補助容量配線ＣＳ２と接続されている。
【０１９８】
上述したように、補助容量配線ＣＳ１、ＣＳ２には、補助容量配線ＣＳ１、ＣＳ２の電位が逆位相となるように電圧信号ＶＣＳ１、ＶＣＳ２が供給される。補助容量配線ＣＳ１、ＣＳ２の電位が逆位相となることで、副画素ＰＩＸ１、ＰＩＸ２に印加される実効電圧に差が生じ、副画素ＰＩＸ１とＰＩＸ２の明るさを異ならせることができる。図２８は、画素ＰＩＸの駆動波形を示すタイミングチャートである。図２８の例は、ソース線１５Ｓに正極性のデータ信号が供給される場合を示している。
【０１９９】
図２８における時刻ｔ０から、電圧信号ＶＣＳ１、ＶＣＳ２が補助容量配線ＣＳ１、ＣＳ２にそれぞれ入力される。時刻ｔ１−ｔ２の期間において、ゲートドライバ１１によってＧＬ（ｎ）のゲート線１３Ｇが駆動されると、スイッチング素子Ｔ１，Ｔ２がオンにされ、ソース線１５Ｓに正極性のデータ信号が供給される。これに伴って、副画素ＰＩＸ１と副画素ＰＩＸ２の電位は上がる。そして、スイッチング素子Ｔ１がオフにされる時刻ｔ２において、補助容量配線ＣＳ１にＨレベルの電圧信号ＶＣＳ１が入力されることにより、副画素ＰＩＸ１の電位は、キャパシタＣｃｓ１による電圧の突き上げによって増大する。一方、スイッチング素子Ｔ２がオフにされるｔ２のタイミングで、補助容量配線ＣＳ２にＬレベルの電圧信号ＶＣＳ２が入力されることにより、副画素ＰＩＸ２の電位は、キャパシタＣｃｓ２による電圧の突き下げによって減少する。ｔ２以降は、ゲート線１３Ｇはフロート状態になるため、副画素ＰＩＸ１、ＰＩＸ２の電位は、電圧信号ＶＣＳ１、ＶＣＳ２に応じて増減する。
【０２００】
これにより、副画素ＰＩＸ１では、データ信号よりも高輝度で画像を表示し、副画素ＰＩＸ２では、データ信号よりも低輝度で画像を表示する。１つの画素において異なる２つの輝度の画像を表示することにより、γ特性の視野角依存性が軽減される。また、表示領域内にゲートドライバ１１を設けるとともに、補助容量配線ＣＳ１、ＣＳ２に電圧信号を供給する補助容量信号配線ＣＳＬ１、ＣＳＬ２を表示領域内に設けることにより狭額縁化を図ることができる。
【０２０１】
＜第１０実施形態＞
上述の第９実施形態では、補助容量制御素子として補助容量信号配線ＣＳＬ１、ＣＳＬ２を画素領域内に形成し、補助容量信号配線ＣＳＬ１、ＣＳＬ２に供給される電圧信号に応じて補助容量配線ＣＳ１、ＣＳ２の電位を制御する例について説明した。本実施形態では、補助容量制御素子として、補助容量配線ＣＳ１、ＣＳ２の電位を制御するＣＳドライバが画素領域に設けられている例について説明する。
【０２０２】
図２９は、本実施形態における一画素の等価回路を示す図である。図２９において、第９実施形態と同様の構成には、第９実施形態と同様の符号を付している。以下、第９実施形態と異なる部分について説明する。図２９に示すように、補助容量配線ＣＳ１、ＣＳ２には、上述した補助容量信号配線ＣＳＬ１、ＣＳＬ２は接続されていない。
【０２０３】
次に、ＣＳドライバの構成について説明する。図３０は、本実施形態におけるＣＳドライバの等価回路を示す図である。この例では、補助容量配線ＣＳ１（ｎ）の電位を制御するＣＳドライバ８０について示している。図３０に示すように、ＣＳドライバ８０は、薄膜トランジスタからなるＴＦＴ−ａ〜ｊ、ＴＦＴ−ｋ１、及びＴＦＴ−ｋ２と、キャパシタｃｂｓｔとを有する。ＴＦＴ−ａ〜ｊ及びｃｂｓｔからなる構成は、入力されるクロック信号（ＣＫＣ、ＣＫＤ）が異なる点以外は、ＴＦＴ−Ａ〜Ｊ及びＣｂｓｔからなるゲートドライバ１１の構成と同様である。
【０２０４】
この例において、ＴＦＴ−ｂのゲート端子及びドレイン端子と、ＴＦＴ−ｊのゲート端子には、ＧＬ（ｎ＋１）のゲート線１３Ｇの電位が入力される。ＴＦＴ−ｈのゲート端子とＴＦＴ−ｆのドレイン端子にはクロック信号（ＣＫＣ）が入力される。ＴＦＴ−ｄ、ｇの各ゲート端子にはクロック信号（ＣＫＤ）が入力される。クロック信号（ＣＫＣ）とクロック信号（ＣＫＤ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図３１参照）。なお、クロック信号（ＣＫＣ）は、クロック信号（ＣＫＢ）と同位相であり、クロック信号（ＣＫＤ）は、クロック信号（ＣＫＡ）と同位相である。
【０２０５】
図３０に示すクロック信号（ＣＫＣ、ＣＫＤ）、電源電圧信号（ＶＳＳ）、リセット信号（ＣＬＲ）が入力されるＣＳドライバ８０のＴＦＴ素子は、ソース配線層１５からなる配線１５Ｌ１を介して、ソースドライバ３（図示略）側に設けられた制御回路（図示略）と接続されている。
【０２０６】
図３０において、ＴＦＴ−ｂのソース端子と、ＴＦＴ−ａのドレイン端子と、ＴＦＴ−ｃのソース端子と、キャパシタｃｂｓｔの一方の電極と、ＴＦＴ−ｆのゲート端子とが接続されている配線をｎｅｔＣと称する。また、ＴＦＴ−ｃのゲート端子と、ＴＦＴ−ｇのソース端子と、ＴＦＴ−ｈのドレイン端子と、ＴＦＴ−ｉのソース端子と、ＴＦＴ−ｊのソース端子とが接続されている配線をｎｅｔＤと称する。また、キャパシタｃｂｓｔの他方の電極と、ＴＦＴ−ｆのソース端子と、ＴＦＴ−ｅ及びＴＦＴ−ｄのドレイン端子とが接続されている配線を配線ＣＬ（ｎ）と称する。
【０２０７】
さらに、ＣＳドライバ８０は、配線ＣＬ（ｎ）にゲート端子が各々接続されたＴＦＴ−ｋ１及びＴＦＴ−ｋ２を有する。ＴＦＴ−ｋ１のソース端子は補助容量配線ＣＳ１と接続されている。ＴＦＴ−ｋ１のドレイン端子には、ソースドライバ３（図示略）と同じ辺に設けられた制御回路（図示略）から電圧信号ＶＣＳ１又はＶＣＳ２が入力される。ＴＦＴ−ｋ２のソース端子は補助容量配線ＣＳ２と接続されている。ＴＦＴ−ｋ２のドレイン端子には、制御回路（図示略）から電圧信号ＶＣＳ１又はＶＣＳ２が入力される。電圧信号ＶＣＳ１と電圧信号ＶＣＳ２は、上述した第９実施形態と同様、電位が逆位相となる信号であり、制御回路（図示略）によってフレーム毎にその極性が反転される。
【０２０８】
配線ＣＬ（ｎ）がＨレベルになると、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２はオン状態になる。そして、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２に入力された電圧信号ＶＣＳ１の電位は、補助容量配線ＣＳ１（ｎ）及びＣＳ１（ｎ＋１）に入力される。また、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２に入力された電圧信号ＶＣＳ２の電位は、補助容量配線ＣＳ２（ｎ）及びＣＳ２（ｎ＋１）に入力される。
【０２０９】
上記したＣＳドライバ８０を構成する各素子は、ゲートドライバ１１が形成されていない画素領域に配置されている。ここで、図３１Ａ及び図３１Ｂに、ＣＳドライバ８０の配置例を示す。なお、図３１Ａ及び図３１Ｂは、列２００ｘにおいて連続しているものとする。
【０２１０】
図３１Ａ及び図３１Ｂにおいて、”ＴＦＴ−”の表記は省略されているが、図３１Ａ及び図３１Ｂにおける”ａ〜ｋ２”は、ＣＳドライバ８０を構成するＴＦＴ−ａ〜ｋ２を示している。この例に示すように、ＣＳドライバ８０の各素子は同じ行の画素領域に分散して配置されている。クロック信号（ＣＫＣ、ＣＫＤ）、電源電圧信号（ＶＳＳ）、リセット信号（ＣＬＲ）が入力されるＣＳドライバ８０のＴＦＴ素子（ＴＦＴ−ａ、ｃ〜ｊ）が形成されている列の画素領域には配線１５Ｌ１が形成されている。また、電圧信号ＶＣＳ１、ＶＣＳ２が入力されるＴＦＴ素子（ＴＦＴ−ｋ１，ｋ２）が形成されている列の画素領域には、補助容量信号配線ＣＳＬ１，ＣＳＬ２が形成されている。各行におけるＣＳドライバ８０は、隣接する行のＣＳドライバ８０に入力されるクロック信号と電圧信号が各々逆位相となるように配置される。
【０２１１】
次に、ＣＳドライバ８０の動作について説明する。図３２は、ＣＳドライバ８０の動作を示すタイミングチャートである。図３２では、補助容量配線ＣＳ１を駆動する場合について示しているが、補助容量配線ＣＳ２の場合も同様である。図３２において、ｔ２からｔ３の期間がＧＬ（ｎ＋１）のゲート線１３Ｇが選択されている期間である。制御回路（図示略）からクロック信号（ＣＫＣ）とクロック信号（ＣＫＤ）とがＣＳドライバ８０に入力される。クロック信号（ＣＫＣ）とクロック信号（ＣＫＤ）は、一水平走査期間毎に位相が反転する。また、図３２では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号（ＣＬＲ）が制御回路（図示略）からＣＳドライバ８０に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＣ、ｎｅｔＤ、ゲート線１３ＧはＬ（Low）レベルに遷移する。
【０２１２】
時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＣ）が入力され、Ｈレベルのクロック信号（ＣＫＤ）が入力されると、ＴＦＴ−ｇがオン状態となり、ＴＦＴ−ｈがオフ状態となるためｎｅｔＤはＨレベルに充電される。また、ＴＦＴ−ｃとＴＦＴ−ｄがオン状態となり、ＴＦＴ−ｆがオフ状態となるためｎｅｔＣはＬレベルの電源電圧（ＶＳＳ）に充電され、配線ＣＬ（ｎ）にはＬレベルの電位が出力される。
【０２１３】
次に、時刻ｔ１において、クロック信号（ＣＫＣ）がＨレベルとなり、クロック信号（ＣＫＤ）がＬレベルになると、ＴＦＴ−ｇがオフ状態となり、ＴＦＴ−ｈがオン状態となるため、ｎｅｔＣはＬレベルに充電される。そして、ＴＦＴ−ｃとＴＦＴ−ｄがオフ状態となるためｎｅｔＣの電位はＬレベルに維持され、配線ＣＬ（ｎ）にはＬレベルの電位が出力される。
【０２１４】
時刻ｔ２において、クロック信号（ＣＫＣ）がＬレベル、クロック信号（ＣＫＤ）がＨレベルとなり、ＧＬ（ｎ＋１）のゲート線１３Ｇを介してセット信号（Ｓ）がＣＳドライバ８０に入力されると、ＴＦＴ−ｂがオン状態となり、ｎｅｔＣがＨレベルに充電される。さらに、ＴＦＴ−ｊがオン状態となり、ＴＦＴ−ｇがオン状態、ＴＦＴ−ｈがオフ状態となるためｎｅｔＤはＬレベルに維持される。ＴＦＴ−ｃとＴＦＴ−ｆはオフ状態となるため、ｎｅｔＣの電位は下がらずに維持される。この間、ＴＦＴ−ｄはオン状態となっているため、配線ＣＬ（ｎ）にはＬレベルの電位が出力される。
【０２１５】
時刻ｔ３において、クロック信号（ＣＫＣ）がＨレベルとなり、クロック信号（ＣＫＤ）がＬレベルとなると、ＴＦＴ−ｆがオン状態となり、ＴＦＴ−ｄがオフ状態となる。ｎｅｔＣに接続されたキャパシタＣｂｓｔにより、ＴＦＴ−ｆのドレイン端子の電位の上昇に伴って、ｎｅｔＣはクロック信号（ＣＫＣ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ−ｇとＴＦＴ−ｊがオフ状態、ＴＦＴ−ｈがオン状態となるため、ｎｅｔＤの電位はＬレベルで維持される。ＴＦＴ−ｃはオフ状態であるためｎｅｔＣの電位は下がらず、クロック信号（ＣＫＣ）のＨレベルの電位が配線ＣＬ（ｎ）に出力され、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２がオン状態となる。ＴＦＴ−ｋ１及びＴＦＴ−ｋ２がオン状態になると、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２に入力されている電圧信号ＶＣＳ１の電位が補助容量配線ＣＳ１に出力される。
【０２１６】
時刻ｔ４において、クロック信号（ＣＫＣ）がＬレベルとなり、クロック信号（ＣＫＤ）がＨレベルになると、ＴＦＴ−ｇがオン状態となり、ＴＦＴ−ｈがオフ状態となるためｎｅｔＤはＨレベルに充電される。これによりＴＦＴ−ｃはオン状態となりｎｅｔＣはＬレベルに充電される。この間、ＴＦＴ−ｄがオン状態、ＴＦＴ−ｆがオフ状態となるため、配線ＣＬ（ｎ）にはＬレベルの電位が出力され、ＴＦＴ−ｋ１及びＴＦＴ−ｋ２がオフ状態となる。補助容量配線ＣＳ１に接続されているキャパシタＣｃｓ１により、補助容量配線ＣＳ１の電位はＨレベルに維持される。
【０２１７】
次に、ゲートドライバ１１とＣＳドライバ８０の動作を示すタイミングチャートを図３３Ａに示す。この例において、ｍフレーム目は、Ｌレベルの電圧信号ＶＣＳ２とＨレベルの電圧信号ＶＣＳ１が供給される。図３３Ａに示すように、ｍフレーム目において、ＧＬ（ｎ−１）〜ＧＬ（ｎ＋１）のゲート線１３Ｇは、ゲートドライバ１１によりクロック信号（ＣＫＡ、ＣＫＢ）に応じて順次駆動される。ＣＳドライバ８０における配線ＣＬ（ｎ−１）〜ＣＬ（ｎ）の電位は、クロック信号（ＣＫＣ、ＣＫＤ）に応じて、各々、次段のゲート線１３Ｇの駆動後にＨレベルに遷移する。配線ＣＬ（ｎ−１）に接続されているＴＦＴ−ｋ１、ｋ２には、電圧信号ＶＣＳ２が入力される。そのため、ｍフレーム目において、配線ＣＬ（ｎ−１）がＨレベルとなると、補助容量配線ＣＳ１（ｎ−１）には電圧信号ＶＣＳ２のＬレベルの電位が入力される。
【０２１８】
また、図３１ｂに示すように、配線ＣＬ（ｎ）に接続されているＴＦＴ−ｋ１、ｋ２には、電圧信号ＶＣＳ１が入力される。そのため、配線ＣＬ（ｎ）がＨレベルとなると、補助容量配線ＣＳ（ｎ）には電圧信号ＶＣＳ１のＨレベルの電位が入力される。また、配線ＣＬ（ｎ＋１）に接続されているＴＦＴ−ｋ１、ｋ２についても同様に、Ｌレベルの電圧信号ＶＣＳ２が入力されると、補助容量配線ＣＳ１（ｎ＋１）にはＬレベルの電位が入力される。
【０２１９】
（ｍ＋１）フレーム目では、電圧信号ＶＣＳ１、ＶＣＳ２の極性が反転され、Ｈレベルの電圧信号ＶＣＳ２とＬレベルの電圧信号ＶＣＳ１が供給される。そのため、補助容量配線ＣＳ１（ｎ−１）〜ＣＳ１（ｎ＋１）に入力される電位はｍフレーム目と逆になる。
【０２２０】
従って、図３３Ｂに示すように、時刻ｔ１において、ＧＬ（ｎ）のゲート線１３Ｇが駆動されると、副画素ＰＩＸ１（ｎ）、ＰＩＸ２（ｎ）のスイッチング素子Ｔ１，Ｔ２がオンにされ、ソース線１５Ｓに正極性のデータ信号が供給される。これに伴って、副画素ＰＩＸ１（ｎ）と副画素ＰＩＸ２（ｎ）の電位は上がる。
【０２２１】
そして、時刻ｔ２においてＧＬ（ｎ）のゲート線１３Ｇの電位がＨレベルからＬレベルに遷移すると、ＣＳドライバ８０の配線ＣＬ（ｎ−１）がＬレベルからＨレベルに遷移する。そして、時刻ｔ２のタイミングで補助容量配線ＣＳ２（ｎ）にＬレベルの電圧信号ＶＣＳ２が入力されると、副画素ＰＩＸ２（ｎ）の電位はキャパシタＣｃｓ２を介して下がる。一方、時刻ｔ２においてＧＬ（ｎ＋１）のゲート線１３Ｇが駆動され、時刻ｔ３においてＧＬ（ｎ＋１）のゲート線１３Ｇの電位がＨレベルからＬレベルに遷移すると、ＣＳドライバ８０の配線ＣＬ（ｎ）がＨレベルに遷移する。そして、時刻ｔ３のタイミングで補助容量配線ＣＳ１（ｎ）にＨレベルの電圧信号ＶＣＳ１が入力されると、副画素ＰＩＸ１（ｎ）の電位はキャパシタＣｃｓ１を介して上がる。これにより、副画素ＰＩＸ１（ｎ）は、データ信号よりも高輝度で画像を表示し、副画素ＰＩＸ２（ｎ）は、データ信号よりも低輝度で画像を表示する。
【０２２２】
＜第１１実施形態＞
本実施形態では、液晶表示装置１の表示モードがＶＡモードである場合に、第９及び第１０実施形態とは異なる方法によって視野角特性を改善する例を説明する。
【０２２３】
図３４は、本実施形態における画素ＰＩＸの等価回路を示す図である。図３４において、第１０実施形態と同様の構成には第１０実施形態と同じ符号を付している。以下、上述した実施形態と異なる部分について説明する。
【０２２４】
図３４に示すように、画素ＰＩＸにおける副画素ＰＩＸ１（ｎ）と副画素ＰＩＸ２（ｎ）のスイッチング素子Ｔ１、Ｔ２のゲート端子は、ＧＬａ（ｎ）のゲート線１３Ｇに接続されている。本実施形態では、副画素ＰＩＸ１（ｎ）は、キャパシタＣが設けられておらず、画素電極１７ａと共通電極（図示略）との間に形成される液晶容量ＬＣ１を有する。
【０２２５】
副画素ＰＩＸ２にはキャパシタＣｃｓが設けられている。キャパシタＣｃｓの一方の電極はゲート線１３Ｇと略平行に形成された補助容量配線ＣＳと接続されている。また、キャパシタＣｃｓの他方の電極は、薄膜トランジスタからなるスイッチング素子Ｔ３と接続されている。スイッチング素子Ｔ３のゲート端子は、ＧＬａ（ｎ）のゲート線１３Ｇと略平行に形成されたＧＬｂ（ｎ）のゲート線１３Ｇ（以下、サブゲート線と称する）と接続されている。また、スイッチング素子Ｔ３のソース端子は、画素電極１７ｂと接続され、ドレイン端子はキャパシタＣｃｓの他方の電極と接続されている。副画素ＰＩＸ２（ｎ）は、画素電極１７ｂと共通電極（図示略）によって形成される液晶容量ＬＣ２と、キャパシタＣｃｓによる補助容量とを有する。
【０２２６】
このように、本実施形態では、副画素ＰＩＸ１（ｎ）と副画素ＰＩＸ２（ｎ）の間のＧＬａ（ｎ）のゲート線１３Ｇに対して副画素ＰＩＸ２（ｎ）の側に、ＧＬｂ（ｎ）のサブゲート線１３Ｇが形成されている。ＧＬａ（ｎ）のゲート線１３ＧとＧＬｂ（ｎ）のサブゲート線１３Ｇは、表示領域内に設けられた各々に対応するゲートドライバ１１によって各々駆動される。また、補助容量配線ＣＳには、ソース線１５Ｓに入力されるデータ信号と逆極性の電位が補助容量制御回路（図示略）によって印加される。
【０２２７】
ここで、ＧＬａ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１（以下、ゲートドライバ１１＿Ａと称する）の表示領域における配置例を図３５Ａ、３５Ｂに示す。ＧＬｂ（ｎ）のサブゲート線１３Ｇを駆動するゲートドライバ１１（以下、ゲートドライバ１１＿Ｂと称する）（サブゲート線駆動部）の表示領域における配置例を図３６Ａ、３６Ｂに示す。
【０２２８】
図３５Ａ、３５Ｂは、それぞれの図に示した列２００ｘの画素領域において連続している。また、図３６Ａ、３６Ｂは、それぞれの図に示した列２０１ｘの画素領域において連続している。図３５Ａ及び図３５Ｂ、図３６Ａ及び図３６Ｂにおいて、”ＴＦＴ”の表記は省略されているが、各図に記載の”Ａ〜Ｊ”は、”ＴＦＴ−Ａ〜ＴＦＴ−Ｊ”を示している。
【０２２９】
ゲートドライバ１１＿Ａを構成する各素子（ＴＦＴ−Ａ〜Ｊ，Ｃｂｓｔ）は、図３５Ａ及び図３５ＢにおけるＧＬａの各ゲート線１３Ｇの間に分散して配置されている。ゲートドライバ１１＿ＡのＴＦＴ−Ｂ、Ｄ〜Ｆ、Ｊは、ＧＬａの各ゲート線１３Ｇと接続されている。ＧＬａの各ゲート線１３Ｇは、配線１５Ｌ１を介して供給される制御信号（ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ）に応じて、ゲートドライバ１１＿Ａにより順次駆動される。
【０２３０】
図３６Ａ及び図３６Ｂにおいて、ゲートドライバ１１＿Ｂを構成する各素子（ＴＦＴ−Ａ〜Ｊ，Ｃｂｓｔ）は、ゲートドライバ１１＿Ａが形成されていない列において、ＧＬａの各ゲート線１３Ｇの間に分散して配置されている。ゲートドライバ１１＿ＢのＴＦＴ−Ｂ、Ｄ〜Ｆ、Ｊは、ＧＬｂの各ゲート線１３Ｇと接続されている。ＧＬｂの各ゲート線１３Ｇは、配線１５Ｌ１を介して供給される制御信号（ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ）に応じて、ゲートドライバ１１＿Ｂにより順次駆動される。
【０２３１】
図３７は、副画素ＰＩＸ１（ｎ）、ＰＩＸ２（ｎ）が駆動されるタイミングチャートを示している。図３７に示すように、時刻ｔ１においてゲートドライバ１１＿Ａにより、ＧＬａ（ｎ）のゲート線１３Ｇの電位がＨレベルに遷移すると、スイッチング素子Ｔ１、Ｔ２がオンになる。そして、ソース線１５Ｓに正極性のデータ信号が入力されると、これに伴って、副画素ＰＩＸ１（ｎ）及び副画素ＰＩＸ２（ｎ）の電位は、データ信号の電圧に応じて上がり、副画素ＰＩＸ１（ｎ）及び副画素ＰＩＸ２（ｎ）にデータが書き込まれる。
【０２３２】
時刻ｔ２においてＧＬａ（ｎ）のゲート線１３Ｇの電位がＬレベルに遷移した後、時刻ｔ３においてゲートドライバ１１＿ＢによりＧＬｂ（ｎ）のサブゲート線１３Ｇの電位がＨレベルに遷移する。スイッチング素子Ｔ１はオフのため、副画素ＰＩＸ１（ｎ）の電位は維持され、副画素ＰＩＸ１（ｎ）ではデータ信号と同等の輝度で画像が表示される。一方、スイッチング素子Ｔ３はオンになるため、キャパシタＣｃｓの一方の端子側（Ｖａ）と画素電極１７ｂとが同電位になるまで電荷が再分配される。これにより、副画素ＰＩＸ２（ｎ）の電位は下がり、データ信号よりも低輝度で画像が表示される。
【０２３３】
＜第１２実施形態＞
本実施形態では、液晶表示装置１の表示モードがＶＡモードである場合に、第１０及び第１１実施形態とは異なる方法によって視野角特性を改善する例を説明する。図３８は、本実施形態における画素ＰＩＸの等価回路を示す図である。図３８に示すように、本実施形態では、画素ＰＩＸにおいて、ＧＬ１（ｎ）のゲート線１３ＧとＧＬ２（ｎ）のゲート線１３Ｇ（サブゲート線）とが形成されている。ＧＬ１（ｎ）のゲート線１３Ｇには、画素電極１７ａに接続されたスイッチング素子Ｔ１のゲート端子が接続されている。ＧＬ２（ｎ）のゲート線１３Ｇには、画素電極１７ｂに接続されたスイッチング素子Ｔ２のゲート端子が接続されている。また、画素電極１７ａと画素電極１７ｂの間にはキャパシタＣが接続されている。ＧＬ１（ｎ）のゲート線１３ＧとＧＬ２（ｎ）のゲート線１３Ｇは、表示領域内に設けられた各々に対応するゲートドライバ１１（図４参照）によって駆動される。以下、ＧＬ１（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１を、ゲートドライバ１１＿１（駆動回路）と称する。また、ＧＬ２（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１を、ゲートドライバ１１＿２（サブゲート線駆動部）と称する。
【０２３４】
ゲートドライバ１１＿１、ゲートドライバ１１＿２ともに、第１実施形態のゲートドライバ１１の構成と同様であるが、端子１１１、１１２に入力されるセット信号（Ｓ）と、端子１２０からの走査信号（ＯＵＴ）の出力先が異なる。ゲートドライバ１１＿１は、図４に示す端子１１１、１１２に、前段のＧＬ２（ｎ−１）のゲート線１３Ｇに出力された走査信号がセット信号（Ｓ）として入力される。そして、図４に示す端子１２０からＧＬ１（ｎ）のゲート線１３Ｇに走査信号が出力される。ゲートドライバ１１＿２は、図４に示す端子１１１、１１２に、ＧＬ１（ｎ）のゲート線１３Ｇに出力された走査信号がセット信号（Ｓ）として入力される。そして、図４に示す端子１２０からＧＬ２（ｎ）のゲート線１３Ｇに走査信号が出力される。
【０２３５】
ここで、ゲートドライバ１１＿１とゲートドライバ１１＿２の表示領域における配置例を図３９Ａ〜３９Ｄに示す。図３９Ａ〜３９Ｄの画素領域は連続している。図３９Ａ、３９Ｂは、それぞれの図に示した列２００ｘの画素領域において連続している。また、図３９Ｃ、３９Ｄは、各図に示した列２０２ｘの画素領域において連続している。
【０２３６】
図３９Ａ〜図３９Ｄにおいて、”ＴＦＴ”の表記は省略されているが、各図における”Ａ〜Ｊ”は、ゲートドライバ１１を構成するＴＦＴ−Ａ〜Ｊを示している。図３９Ａ及び図３９Ｂに示すように、ゲートドライバ１１＿１を構成する各素子（ＴＦＴ−Ａ〜Ｊ，Ｃｂｓｔ）は、ＧＬ１の各ゲート線１３Ｇの間に分散して配置されている。ゲートドライバ１１＿１のＴＦＴ−Ｂ、Ｊは、前段のＧＬ２の各ゲート線１３Ｇと接続されている。また、ゲートドライバ１１＿１のＴＦＴ−Ｄ〜Ｆ、Ｃｂｓｔは、ＧＬ１の各ゲート線１３Ｇと接続されている。ＧＬ１の各ゲート線１３Ｇは、配線１５Ｌ１を介して供給される制御信号（ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ）に応じて、ゲートドライバ１１＿１により順次駆動される。
【０２３７】
図３９Ｃ及び図３９Ｄに示すように、ゲートドライバ１１＿２を構成する各素子（ＴＦＴ−Ａ〜Ｊ，Ｃｂｓｔ）は、ゲートドライバ１１＿１が形成されていない列において、ＧＬ１の各ゲート線１３Ｇの間に分散して配置されている。ゲートドライバ１１＿２のＴＦＴ−Ｂ、Ｊは、ＧＬ１の各ゲート線１３Ｇと接続されている。また、ゲートドライバ１１＿２のＴＦＴ−Ｄ〜Ｆ、Ｃｂｓｔは、後段のＧＬ２の各ゲート線１３Ｇと接続されている。ＧＬ２の各ゲート線１３Ｇは、配線１５Ｌ１を介して供給される制御信号（ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ）に応じて、ゲートドライバ１１＿２により順次駆動される。つまり、本実施形態では、ＧＬ２（ｎ−１）のゲート線１３Ｇの駆動後、ゲートドライバ１１＿１によりＧＬ１（ｎ）のゲート線１３Ｇが駆動される。そして、ＧＬ１（ｎ）のゲート線１３Ｇの駆動後、ゲートドライバ１１＿２によりＧＬ２（ｎ）のゲート線１３Ｇが駆動される。
【０２３８】
図４０は、ＧＬ１（ｎ）とＧＬ２（ｎ）のゲート線１３Ｇの駆動と画素電位の変化を示すタイミングチャートである。図４０に示すように、本実施形態では、一水平期間をＴ１期間とＴ２期間とに分け、Ｔ１期間においてＧＬ１（ｎ）のゲート線１３Ｇを駆動させ、Ｔ２期間においてＧＬ（２）のゲート線１３Ｇを駆動させる。
【０２３９】
時刻ｔ１においてＧＬ１（ｎ）のゲート線１３Ｇがゲートドライバ１１＿１によって駆動され、ソース線１５Ｓに正極性のデータ信号が入力されると、スイッチング素子Ｔ１がオンになる。これにより、副画素ＰＩＸ１の電位はデータ信号に応じて増加する。時刻ｔ２の経過後、ＧＬ１（ｎ）のゲート線１３Ｇの電位がＬレベルとなり、ＧＬ２（ｎ）のゲート線１３Ｇがゲートドライバ１１＿２によって駆動されると、スイッチング素子Ｔ１がオフになり、スイッチング素子Ｔ２がオンになる。これにより、副画素ＰＩＸ２の電位はデータ信号に応じて増加する。このとき、副画素ＰＩＸ１の電位はフローティング状態のため、副画素ＰＩＸ１の電位はキャパシタＣを介して増幅される。その結果、副画素ＰＩＸ２は、データ信号に応じた輝度で画像を表示し、副画素ＰＩＸ１は、データ信号よりも高輝度で画像を表示する。
【０２４０】
＜第１３実施形態＞
本実施形態では、液晶表示装置１の表示モードがＶＡモードである場合に、画素に形成された補助容量の電位を制御してデータ信号の電圧振幅を下げ、消費電力を低減する例について説明する。
【０２４１】
図４１は、本実施形態における画素ＰＩＸの等価回路を示す図である。図４１に示すように、本実施形態では、画素ＰＩＸには、ＧＬ（ｎ）のゲート線１３Ｇに接続されたスイッチング素子ＴＦＴ−ＰＩＸと、画素電極１７と、キャパシタＣｃｓと、ゲート線１３Ｇと略平行に形成された補助容量配線ＣＳ（ｎ）とが形成されている。キャパシタＣｃｓの一方の電極は画素電極１７と接続され、他方の電極は補助容量配線ＣＳ（ｎ）と接続されている。画素ＰＩＸは、画素電極１７と共通電極１８（図４２参照）の間に形成される液晶容量ＬＣと、キャパシタＣｃｓによる補助容量とを有する。
【０２４２】
図４２は、本実施形態における表示パネル２の断面を表す模式図である。図４２に示すように、アクティブマトリクス基板２０ａと対向基板２０ｂの間に液晶層３０が形成されている。対向基板２０ｂには、ガラス基板２ｂに共通電極１８が形成されている。また、アクティブマトリクス基板２０ａにおいて、画素電極１７の下層には層間絶縁膜２４を介してキャパシタＣｃｓが形成されている。共通電極１８と画素電極１７との間の液晶容量ＬＣに電圧が印加されていない状態で液晶分子は垂直配向し、印加される電圧に応じて液晶分子の配向が変化する。本実施形態では、第１実施形態と同様、表示領域内に設けられたゲートドライバ１１によってゲート線１３Ｇを駆動させる。また、表示領域内に設けられたＣＳドライバ（補助容量配線駆動部）によって補助容量配線ＣＳ（ｎ）の電位が制御される。
【０２４３】
本実施形態において、ゲートドライバ１１とＣＳドライバとを構成する素子が一体となって構成されている。図４３は、ＣＳドライバとゲートドライバ１１の素子からなる等価回路を示す図である。図４３におけるＴＦＴ−Ａ〜Ｊ、Ｃｂｓｔは、第１実施形態のゲートドライバ１１と同様の構成である。図４３において、ｎｅｔＡと接続されていないキャパシタＣｂｓｔの電極と、ＴＦＴ−Ｆのソース端子と、ＴＦＴ−Ｅ及びＴＦＴ−Ｄのドレイン端子とが接続されている配線を配線ＣＬ（ｎ）と称する。配線ＣＬ（ｎ）は、ＧＬ（ｎ＋１）のゲート線１３Ｇと接続されている。
【０２４４】
ゲートドライバ１１の配線ＣＬ（ｎ）は、ＴＦＴ−Ｋのゲート端子と接続されている。ＴＦＴ−Ｋは、ＣＳドライバを構成するスイッチング素子である。ＴＦＴ−Ｋのソース端子には電圧信号ＶＣＳ１又はＶＣＳ２が入力され、ドレイン端子は補助容量配線ＣＳ（ｎ）と接続されている。
【０２４５】
第１実施形態と同様、ＧＬ（ｎ＋１）のゲート線１３Ｇを駆動するゲートドライバ１１のＴＦＴ−Ｂ、Ｊは、前段（ＧＬ（ｎ））のゲート線１３Ｇからセット信号（Ｓ）が入力される。制御信号（ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ）に応じて、配線ＣＬ（ｎ）の電位がＧＬ（ｎ＋１）のゲート線１３Ｇに出力される。ＴＦＴ−Ｋは、配線ＣＬ（ｎ）の電位がＨレベルに遷移するとオン状態になり、電圧信号ＶＣＳ１又はＶＣＳ２の電位が補助容量配線ＣＳ（ｎ）に入力される。電圧信号ＶＣＳ１、ＶＣＳ２は、電位が逆位相となる電圧信号であり、制御回路（図示略）によって、フレーム毎にその極性が反転されて入力される。
【０２４６】
ここで、図４３に示す各素子の表示領域における配置例を図４４Ａ、４４Ｂに示す。図４４Ａ、４４Ｂは、各図における列２００ｘにおいて連続している。図４４Ａ、４４Ｂに示すように、ゲート線１３Ｇと略平行となるように補助容量配線ＣＳが形成されている。図４４Ａ、４４Ｂにおいて、”ＴＦＴ−”の表記は省略されているが、各図における”Ａ〜Ｋ”は、ＴＦＴ−Ａ〜Ｊを示している。各図に示すように、ＴＦＴ−Ａ〜Ｊ、Ｃｂｓｔ、ＴＦＴ−Ｋは、各ゲート線１３Ｇの間における画素領域に分散して配置されている。また、例えば、ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１のＴＦＴ−Ｂ、Ｊのゲート端子は、ＧＬ（ｎ−１）のゲート線１３Ｇと接続されている。ＴＦＴ−Ｄ〜Ｆのソース端子とＣｂｓｔの一方の電極は、ＧＬ（ｎ）のゲート線１３Ｇと接続されている。
【０２４７】
図４４ＢにおいてＴＦＴ−Ｋが形成されている列の画素領域には、電圧信号ＶＣＳ１又はＶＣＳ２を供給する補助容量信号配線ＶＣＳＬ１、ＶＣＳＬ２がソース線１５Ｓと略平行となるように形成されている。ＴＦＴ−Ｋのゲート端子とＴＦＴ−Ｆのソース端子は、配線ＣＬ（ｎ）によって接続されている。ＴＦＴ−Ｋのドレイン端子は補助容量配線ＣＳと接続されている。各ＴＦＴ−Ｋは、隣接する行に配置されているＴＦＴ−Ｋに入力される電圧信号と電位が逆位相となるように配置される。
【０２４８】
次に、図４３に示す等価回路で構成されるゲートドライバ１１及びＣＳドライバの動作について説明する。図４５は、図４３に示す等価回路の動作を示すタイミングチャートである。図４５では、ＧＬ（ｎ＋１）のゲート線１３Ｇがゲートドライバ１１によって駆動される例を示している。ゲートドライバ１１によってゲート線１３Ｇを駆動させる動作は、図９で説明した動作（ＧＬ（ｎ）のゲート線１３Ｇを駆動する例）と同様であるため、説明を省略する。
【０２４９】
図４５の時刻ｔ３において、ｎｅｔＡの電位がさらに増幅され、配線ＣＬ（ｎ）、つまり、ＧＬ（ｎ＋１）のゲート線１３ＧにＨレベルの電位が入力されると、ＴＦＴ−Ｋがオン状態となる。これにより、ＴＦＴ−Ｋに入力される電圧信号ＶＣＳ１の電位が補助容量配線ＣＳ（ｎ）に出力される。この例では、Ｈレベルの電圧信号ＶＣＳ１が入力されている。補助容量配線ＣＳ（ｎ）の電位は、電圧信号ＶＣＳ１に応じてＬレベルからＨレベルに遷移する。
【０２５０】
つまり、図４６に示すように、ＧＬ（ｎ−１）からＧＬ（ｎ）の各ゲート線１３Ｇが順次駆動され、次段のゲート線１３Ｇが駆動されるタイミングで配線ＣＬの電位がＬレベルからＨレベルに遷移する。図４６において、ｍフレーム目に、Ｈレベルの電圧信号ＶＣＳ１とＬレベルの電圧信号ＶＣＳ２が制御回路（図示略）によって出力される場合、ｍ＋１フレーム目は、Ｌレベルの電圧信号ＶＣＳ１とＨレベルの電圧信号ＶＣＳ２が制御回路（図示略）によって出力される。
【０２５１】
図４４Ａ、４４Ｂに示すように、補助容量配線ＣＳ（ｎ−１）と、補助容量配線ＣＳ（ｎ＋１）とに接続されているＴＦＴ−Ｋには電圧信号ＶＣＳ２が入力される。また、補助容量配線ＣＳ（ｎ）に接続されているＴＦＴ−Ｋには電圧信号ＶＣＳ１が入力される。そのため、補助容量配線ＣＳ（ｎ−１）の電位は、ＧＬ（ｎ）のゲート線１３Ｇが駆動されるまでは、ｍ−１フレーム目に入力された電圧信号ＶＣＳ２によりＨレベルが維持される。そして、ＧＬ（ｎ）のゲート線１３Ｇが駆動されるタイミング、つまり、配線ＣＬ（ｎ−１）の電位がＨレベルになると、ｍフレーム目の電圧信号ＶＣＳ２によってＬレベルに遷移する。
【０２５２】
また、補助容量配線ＣＳ（ｎ）の電位は、ＧＬ（ｎ＋１）のゲート線１３Ｇが駆動されるまでは、ｍ−１フレーム目に入力された電圧信号ＶＣＳ１によりＬレベルが維持される。そして、ＧＬ（ｎ＋１）のゲート線１３Ｇが駆動されるタイミング、つまり、配線ＣＬ（ｎ）の電位がＨレベルになると、ｍフレーム目の電圧信号ＶＣＳ１によってＨレベルに遷移する。同様に、補助容量配線ＣＳ（ｎ＋１）の電位は、配線ＣＬ（ｎ＋１）の電位がＨレベルになると、ｍフレーム目の電圧信号ＶＣＳ２によってＬレベルに遷移する。
【０２５３】
ｍ＋１フレーム目では、ｍフレーム目の電圧信号ＶＣＳ１、ＶＣＳ２の極性が各々反転され、補助容量配線ＣＳ（ｎ−１）〜ＣＳ（ｎ＋１）は、ｍフレーム目における各電位の極性が反転された電位が入力される。
【０２５４】
従って、ＧＬ（ｎ）のゲート線１３Ｇに接続されている画素電極１７を有する画素ＰＩＸ（ｎ）の電位は、ｍフレーム目において、ＧＬ（ｎ）のゲート線１３Ｇが駆動されると、データ信号に応じて増加する。そして、ＧＬ（ｎ＋１）のゲート線１３Ｇが駆動され、補助容量配線ＣＳ（ｎ）がＨレベルになると、画素ＰＩＸ（ｎ）の電位はキャパシタＣｃｓを介して増幅される。なお、ｍ＋１フレーム目では、負極性のデータ信号がソース線１５Ｓに入力され、Ｌレベルの電圧信号ＶＣＳ１が補助容量信号配線ＶＣＳＬ１を介して補助容量配線ＣＳ（ｎ）に入力される。その結果、ＧＬ（ｎ）のゲート線１３Ｇが駆動されると、データ信号に応じて画素ＰＩＸ（ｎ）の電位は負極性側に増加し、ＧＬ（ｎ＋１）のゲート線１３Ｇが駆動されて補助容量配線ＣＳ（ｎ）がＨレベルになると、キャパシタＣｃｓを介して負極性側に増幅される。
【０２５５】
これにより、画素ＰＩＸ（ｎ）は、ｍフレーム目において入力されるデータ信号よりも高輝度の画像を表示することができる。その結果、データ信号の振幅を下げることができ、低消費電力化を図ることができる。また、本実施形態では、補助容量配線ＣＳの電位を制御するＣＳドライバを構成する素子（ＴＦＴ−Ｋ）をゲートドライバ１１とともに表示領域内に形成し、補助容量信号配線ＶＣＳＬ１、ＶＣＳＬ２を介してソースドライバ３側から電圧信号ＶＣＳ１、ＶＣＳ２をＣＳドライバに供給する。そのため、ＣＳドライバを表示領域外に設ける場合と比べ、ソースドライバ３が設けられていない辺について狭額縁化を図ることができる。
【０２５６】
＜第１４実施形態＞
本実施形態では、液晶表示装置１の表示モードがＦＦＳ（Fringe Field Switching）モードである場合に、共通電極の電位を制御してデータ信号の電圧振幅を下げ、消費電力を低減する例について説明する。
【０２５７】
図４７は、本実施形態における画素ＰＩＸの等価回路を示す図である。図４７に示すように、画素ＰＩＸには、ＧＬ（ｎ）のゲート線１３Ｇに接続されたＴＦＴ−ＰＩＸと、画素電極１７と、キャパシタＣと、ゲート線１３Ｇと略平行に形成された共通電極線１８Ｌ（ＣＯＭ（ｎ））とが形成されている。キャパシタＣの一方の電極は画素電極１７と接続され、他方の電極はＣＯＭ（ｎ）の共通電極線１８Ｌと接続されている。画素ＰＩＸは、画素電極１７と共通電極線１８Ｌとによって形成される液晶容量ＬＣと、キャパシタＣの補助容量とを有する。
【０２５８】
図４８は、本実施形態における表示パネル２の断面を表す模式図である。図４８に示すように、アクティブマトリクス基板２０ａと対向基板２０ｂの間に液晶層３０が形成されている。また、アクティブマトリクス基板２０ａには、櫛歯状に画素電極１７が形成されている。画素電極１７の下層には層間絶縁膜２４を介して共通電極線１８Ｌが形成されている。共通電極線１８Ｌと画素電極１７との間に電圧が印加されていない状態で液晶分子が水平配向し、印加される電圧に応じて液晶分子の配向が変化する。
【０２５９】
本実施形態では、第１実施形態と同様、表示領域内に設けられたゲートドライバ１１によってゲート線１３Ｇを駆動させるとともに、表示領域内に設けられたＣＯＭドライバ（共通電極駆動部）によって共通電極線１８Ｌの電位を制御する。共通電極線１８Ｌの電位は、フレーム毎にその極性が反転される。ソース線１５Ｓには、フレーム毎に共通電極線１８Ｌに対してその極性が反転されたデータ信号が入力される。
【０２６０】
本実施形態において、ゲートドライバ１１とＣＯＭドライバを構成する素子とが一体となって構成されている。図４９は、ＣＯＭドライバとゲートドライバ１１の素子とからなる等価回路を示す図である。図４９に示す等価回路では、ＧＬ（ｎ−１）のゲート線１３Ｇを駆動し、ＴＦＴ−Ｋのソース端子がＣＯＭ（ｎ）の共通電極線１８Ｌと接続されている点以外は、第１３実施形態の図４３に示した等価回路と同等の構成である。本実施形態において、ＴＦＴ−Ｋは、ＣＯＭドライバを構成するスイッチング素子である。ＴＦＴ−Ｋのドレイン端子に入力される電圧信号Ｖ１、Ｖ２は、電位が逆位相となる電圧信号である。電圧信号Ｖ１、Ｖ２は、制御回路（図示略）によってフレーム毎にその極性が反転される。
【０２６１】
ここで、図４９に示す等価回路を構成する各素子の表示領域における配置例を図５０Ａ、５０Ｂに示す。図５０Ａ、５０Ｂは、各図における列２００ｘにおいて連続している。図５０Ａ、５０Ｂに示すように、ゲート線１３Ｇと略平行となるように共通電極線１８Ｌが形成されている。図５０Ａ、５０Ｂにおいて、”ＴＦＴ−Ｆ”の表記は省略されているが、各図におけるＡ〜Ｋは、上記したＴＦＴ−Ａ〜Ｋを示している。ＴＦＴ−Ａ〜Ｊ、Ｃｂｓｔ、ＴＦＴ−Ｋは、各ゲート線１３Ｇの間における画素領域に分散して配置されている。ＧＬ（ｎ−１）のゲート線１３Ｇを駆動するゲートドライバ１１のＴＦＴ−Ｂ、Ｊのゲート端子は、前段ＧＬ（ｎ−２）のゲート線１３Ｇと接続され、ＴＦＴ−Ｄ〜Ｆのソース端子とＣｂｓｔの一方の電極は、ＧＬ（ｎ−１）のゲート線１３Ｇと接続されている。
【０２６２】
図５０ＢにおいてＴＦＴ−Ｋが形成されている列の画素領域には、電圧信号Ｖ１又はＶ２を供給する共通電極信号配線ＶＬ１、ＶＬ２がソース線１５Ｓと略平行となるように形成されている。ＧＬ（ｎ−１）のゲート線１３Ｇを駆動するゲートドライバ１１のＴＦＴ−Ｆのソース端子は、配線ＣＬ（ｎ）によってＴＦＴ−Ｋのゲート端子と接続されている。ＴＦＴ−Ｋのソース端子は、ＣＯＭ（ｎ）の共通電極線１８Ｌと接続されている。各ＴＦＴ−Ｋは、隣接する行に配置されているＴＦＴ−Ｋに入力される電圧信号と電位が逆位相となるように配置される。
【０２６３】
次に、ゲートドライバ１１及びＣＯＭドライバの動作について説明する。図５１は、図４９に示す等価回路の動作を示すタイミングチャートである。図５１では、ＧＬ（ｎ＋１）のゲート線１３Ｇをゲートドライバ１１によって駆動する例を示している。ゲートドライバ１１によってゲート線１３Ｇを駆動させる動作は、図９で説明した動作（ＧＬ（ｎ）のゲート線１３Ｇを駆動する例）と同様であるため、説明を省略する。
【０２６４】
図５１の時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルに遷移することによりｎｅｔＡの電位がさらに増幅され、配線ＣＬ（ｎ）、つまり、ＧＬ（ｎ−１）のゲート線１３ＧにＨレベルの電位が出力されると、ＴＦＴ−Ｋがオン状態となる。これにより、ＴＦＴ−Ｋに入力される電圧信号Ｖ１の電位がＣＯＭ（ｎ）の共通電極線１８Ｌに出力される。この例において、Ｈレベルの電圧信号Ｖ１が入力される。ＣＯＭ（ｎ）の共通電極線１８Ｌの電位は、ＬレベルからＨレベルに遷移する。ＣＯＭ（ｎ）の共通電極線１８ＬがＨレベルに遷移した後、ＧＬ（ｎ−１）のゲート線１３Ｇの駆動と同様にしてＧＬ（ｎ）のゲー ト線１３Ｇが駆動される。
【０２６５】
つまり、図５２に示すように、ＧＬ（ｎ−１）からＧＬ（ｎ＋１）の各ゲート線１３Ｇが順次駆動され、前段のゲート線１３Ｇが駆動されるタイミングで配線ＣＬ（ｎ−１）〜ＣＬ（ｎ＋１）の電位がＬレベルからＨレベルに順次遷移する。図５２において、ｍフレーム目に、Ｈレベルの電圧信号Ｖ１とＬレベルの電圧信号Ｖ２が制御回路（図示略）によって出力される。ｍ＋１フレーム目には、Ｌレベルの電圧信号Ｖ１とＨレベルの電圧信号Ｖ２が制御回路（図示略）によって出力される。
【０２６６】
ＣＯＭ（ｎ）の共通電極線１８Ｌに接続されているＴＦＴ−Ｋには電圧信号Ｖ１が入力され、ＣＯＭ（ｎ＋１）の共通電極線１８Ｌに接続されているＴＦＴ−Ｋには電圧信号Ｖ２が入力される（図５０Ａ、５０Ｂ参照）。そのため、ＣＯＭ（ｎ）の共通電極線１８Ｌの電位は、ＧＬ（ｎ−１）のゲート線１３Ｇが駆動されるまでは、ｍ−１フレーム目に入力された電圧信号Ｖ１によりＬレベルが維持される。そして、ＧＬ（ｎ−１）のゲート線１３Ｇが駆動されるタイミング、つまり、配線ＣＬ（ｎ）の電位がＨレベルになると、ｍフレーム目の電圧信号Ｖ１によってＨレベルに遷移する。なお、ＣＯＭ（ｎ−１）の共通電極線１８Ｌの電位は、上記と同様、ＧＬ（ｎ−２）のゲート線１３Ｇが駆動されるタイミング、つまり、配線ＣＬ（ｎ−１）の電位がＨレベルになると、ｍフレーム目の電圧信号Ｖ２によってＬレベルに遷移する。
【０２６７】
ｍ＋１フレーム目では、ｍフレーム目の電圧信号Ｖ１、Ｖ２の極性が各々反転されるため、ＣＯＭ（ｎ−１）〜ＣＯＭ（ｎ＋１）の共通電極線１８Ｌの各電位は、ｍフレーム目の極性を反転した電位が入力される。各画素ＰＩＸにおける共通電極線１８Ｌの電位は、その画素ＰＩＸのデータの書き込み前に極性が反転され、共通電極線１８Ｌに対して逆極性となるデータ信号がソースドライバ３からソース線１５Ｓに対して出力される。そのため、ｍフレーム目において、画素ＰＩＸ（ｎ）に負極性のデータ信号が書き込まれる場合には、図５２に示すように、配線ＣＬ（ｎ）の電位がＨレベルとなり、ＣＯＭ（ｎ）の共通電極線１８Ｌの電位がＨレベルに遷移すると、画素ＰＩＸ（ｎ）の電位は正極性側に一旦増加する。そして、ＧＬ（ｎ）のゲート線１３Ｇが駆動され、ソース線１５Ｓに負極性のデータ信号が入力される。これにより、画素ＰＩＸ（ｎ）の電位は、データ信号とＣＯＭ（ｎ）の共通電極線１８Ｌの電位に応じて負極性側に増加し、ｍ＋１フレーム目まで保持される。
【０２６８】
ｍ＋１フレーム目において、ＣＯＭ（ｎ）の共通電極線１８Ｌの電位がＨレベルからＬレベルに遷移すると、画素ＰＩＸ（ｎ）の電位は負極性側に増加する。そして、ＧＬ（ｎ）のゲート線１３Ｇが駆動され、ソース線１５Ｓに正極性のデータ信号が入力される。これにより、画素ＰＩＸ（ｎ）の電位は、データ信号とＣＯＭ（ｎ）の共通電極線１８Ｌの電位に応じて正極性側に増加し、ｍ＋２フレーム目まで保持される。
【０２６９】
このように、フレーム毎に極性が反転される共通電極線１８Ｌに対してデータ信号の極性を反転させることにより、共通電極線１８Ｌの電位が一定である場合と比べてデータ信号の振幅を下げることができ、消費電力を低減させることができる。また、ゲートドライバ１１とともに、共通電極線１８Ｌの電位を制御するＣＯＭドライバを構成する素子を表示領域内に設けることにより、ソースドライバ３が設けられた一辺を除く３辺について狭額縁化を図ることができる。
【０２７０】
＜第１５実施形態＞
第１４実施形態では、画素電極と共通電極とにより生じる横電界によって液晶分子の配向を制御する例について説明した。本実施形態では、液晶分子の応答速度を向上させるべく、縦電界と横電界とを用いて液晶分子の配向を制御する例について説明する。
【０２７１】
図５３は、本実施形態における画素の等価回路を示す図である。また、図５４は、図５３に示した画素の断面を表す模式図である。以下、図５３及び図５４を用いて本実施形態における表示パネル２と画素の構成について説明する。
【０２７２】
本実施形態における画素ＰＩＸには、図５３に示すように、ゲート線１３Ｇ及びソース線１５Ｓに接続されたＴＦＴ−ＰＩＸと、画素電極１７と、共通電極１８と、キャパシタＣとが設けられている。また、画素ＰＩＸには、ゲート線１３Ｇと略平行に形成された共通電極線１８Ｌが設けられている。ＴＦＴ−ＰＩＸのドレイン端子には、画素電極１７とキャパシタＣの一方の電極とが接続されている。キャパシタＣの他方の電極は共通電極線１８Ｌと接続されている。
【０２７３】
図５４に示すように、対向基板２０ｂには、ガラス基板２ｂの上に対向電極１８１とブラックマトリクス及びカラーフィルタ（いずれも図示略）とが形成されている。対向電極１８１の上層には、オーバーコート層１９が形成されている。アクティブマトリクス基板２０ａには、画素電極１７と共通電極１８とが並列して設けられ、画素電極１７と共通電極１８の下層には層間絶縁膜２４が形成されている。層間絶縁膜２４の下層には共通電極線１８Ｌが形成され、層間絶縁膜２４に設けられたコンタクトホールを介して共通電極線１８Ｌと共通電極１８は接続されている。
【０２７４】
画素ＰＩＸは、液晶容量ＣＬＣ１、ＣＬＣ２ａ、ＣＬＣ２ｂを有する。液晶容量ＣＬＣ１は、画素電極１７と共通電極１８との間に形成される。液晶容量ＣＬＣ２ａは、対向電極１８１と画素電極１７との間に形成される。液晶容量ＣＬＣ２ｂは、共通電極１８及び共通電極線１８Ｌと対向電極１８１との間に形成される。液晶容量ＣＬＣ１によって横電界が生じ、液晶容量ＣＬＣ２ａと液晶容量ＣＬＣ２ｂによって縦電界が生じる。
【０２７５】
共通電極１８及び共通電極線１８Ｌの電位は、フレーム毎にその極性が反転するように、後述するＣＯＭドライバ（共通電極駆動部）によって制御される。また、共通電極１８及び共通電極線１８Ｌに対して極性が反転されたデータ信号がソースドライバ３からソース線１５Ｓに入力される。
【０２７６】
正極性のデータ信号を画素に書き込む場合において、例えば、対向電極１８１に直流電圧７．５ｖ、画素電極１７と共通電極１８及び共通電極線１８Ｌに１５ｖがそれぞれ印加されると、画素電極１７と共通電極１８との間に横電界が発生しない。その結果、図５５Ａに示すように液晶分子３０１が垂直配向となる。このような配向となる画素は黒表示となる。一方、上記において、画素電極１７を０Ｖにすると、画素電極１７と共通電極１８との間に横電界が発生する。この場合には、図５５Ｂに示すように、横電界の強さに応じて液晶分子３０１の配向が変化する。このような配向となる画素は白表示となる。横電界がなくなると、縦電界の作用によって、液晶分子３０１が垂直配向に戻る。これにより、液晶分子３０１の応答速度が向上する。
【０２７７】
なお、負極性のデータ信号を書き込む場合において、例えば、画素電極１７に１５ｖ、共通電極１８及び共通電極線１８Ｌに０ｖを印加すると、液晶分子３０１は図５５Ｂに示した配向状態となり、白表示となる。この場合において、画素電極１７を０ｖにすると、液晶分子３０１は図５５Ａに示した配向状態（垂直配向）となり、黒表示となる。
【０２７８】
本実施形態において、ゲート線１３Ｇは、第１実施形態と同様、表示領域内に設けられたゲートドライバ１１によって駆動される。また、共通電極１８及び共通電極線１８Ｌの電位を制御するＣＯＭドライバも表示領域内に設けられている。
【０２７９】
本実施形態におけるゲートドライバ１１とＣＯＭドライバは、上述した第１４実施形態と同様、ゲートドライバ１１にＣＯＭドライバを構成する素子が一体となって構成されている。本実施形態におけるゲートドライバ１１とＣＯＭドライバ等価回路は、図４９に示した等価回路と同様である。また、本実施形態におけるゲートドライバ１１及びＣＯＭドライバを構成する各素子は、上述した図５０Ａ、５０Ｂと同様に表示領域内に配置されており、画素の駆動を表すタイミングチャートは上述した図５２と同様である。
【０２８０】
従って、図５２に示すように、ｍフレーム目において、配線ＣＬ（ｎ）の電位がＨレベルとなり、ＣＯＭ（ｎ）の共通電極線１８Ｌと共通電極１８の電位がＨレベルに遷移すると、画素ＰＩＸ（ｎ）の電位は正極性側に一旦増加する。そして、ＧＬ（ｎ）のゲート線１３Ｇが駆動され、ソース線１５Ｓに負極性のデータ信号が入力される。これにより、画素ＰＩＸ（ｎ）の電位は、データ信号とＣＯＭ（ｎ）の共通電極線１８Ｌ及び共通電極１８の電位に応じて負極性側に増加し、ｍ＋１フレーム目まで保持される。
【０２８１】
ｍ＋１フレーム目では、ＣＯＭ（ｎ）の共通電極線１８Ｌ及び共通電極１８の電位がＨレベルからＬレベルに遷移し、画素ＰＩＸ（ｎ）の電位は負極性側に増加する。そして、ＧＬ（ｎ）のゲート線１３Ｇが駆動され、ソース線１５Ｓに正極性のデータ信号が入力される。これにより、画素ＰＩＸ（ｎ）の電位は、データ信号とＣＯＭ（ｎ）の共通電極線１８Ｌ及び共通電極１８の電位に応じて正極性側に増加し、ｍ＋２フレーム目まで保持される。
【０２８２】
このように、縦電界と横電界とを併用することにより各画素における液晶層３０の応答速度を高速化させることができる。また、共通電極線１８Ｌ及び共通電極１８の電位を制御するＣＯＭドライバとゲート線１３Ｇを駆動するゲートドライバ１１とを表示領域内に形成することにより、ソースドライバ３が設けられた１辺を除く辺について狭額縁化を図ることができる。
【０２８３】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
【０２８４】
＜変形例＞
（１）上述した第１〜第１５実施形態において、１つの画素領域にＴＦＴ−Ｆ（図８Ｃ及び図１０Ｂ参照）が形成されている例について説明したが、複数の画素領域にわたってＴＦＴ−Ｆが形成されていてもよい。図５６は、本変形例におけるＴＦＴ−Ｆの接続例を示す平面図である。図５６に示すように、ＴＦＴ−Ｆは、Ｐ３１とＰ３２の２つの画素領域に形成されたＴＦＴ−Ｆ１とＴＦＴ−Ｆ２とを並列に接続して構成されている。Ｐ３１とＰ３２の各画素領域には、ソース配線層１５により、配線１５Ｌ１と、ＴＦＴ−Ｆ１とＴＦＴ−Ｆ２のドレイン端子１５ｄとが形成されている。また、ゲート配線層１３により、Ｐ３１とＰ３２の画素領域にわたって配線１３Ｎが形成されるとともに、配線１３Ｎと接続されたＴＦＴ−Ｆ１とＴＦＴ−Ｆ２のゲート端子１３ｇが形成されている。ＴＦＴ−Ｆ１とＴＦＴ−Ｆ２のソース端子１５ｓは、コンクタクト部ＣＨ５においてＧＬ（ｎ）のゲート線１３Ｇと接続されている。
【０２８５】
ＴＦＴ−Ｆ１とＴＦＴ−Ｆ２には、配線１５Ｌ１を介してクロック信号（ＣＫＡ）が入力され、ＴＦＴ−Ｆ１とＴＦＴ−Ｆ２からコンタクト部ＣＨ５を介してゲート線１３ＧにｎｅｔＡの電位が出力される。このように、他のＴＦＴと比べて出力が大きいＴＦＴ−ＦやＴＦＴ−Ｄを複数の画素領域にわたって構成することにより画素領域の開口率の低下を抑制しつつ、ＴＦＴ自体を大きく構成することができる。
【０２８６】
（２）上述した第１実施形態では、全ての色の画素領域にゲートドライバ１１のスイッチング素子や配線１５Ｌ１が形成されている例について説明したが、第１〜第１５実施形態において、特定の色の画素領域にのみ、ゲートドライバ１１やＣＳドライバ８０等の駆動回路を構成する素子を形成するようにしてもよい。図５７は、本変形例における、ゲートドライバ１１を構成するスイッチング素子（例えば、ＴＦＴ−Ａ）の接続例を示す平面図である。図５７に示すように、電源電圧信号（ＶＳＳ）及びリセット信号（ＣＬＲ）をＴＦＴ−Ａに供給するための配線１５Ｌ１は青（Ｂ）の画素領域Ｐ４１Ｂ、Ｐ４２Ｂに形成されている。また、ＴＦＴ−Ａは、画素領域Ｐ４１Ｂに形成されている。ＴＦＴ−Ａのゲート端子１３ｇは、画素領域Ｐ４２Ｂのコンタクト部ＣＨ２において配線１５Ｌ１と接続されるようにＰ４１ＢからＰ４２Ｂの画素領域にわたって形成されている。このように、特定の色の画素領域にＴＦＴと配線１５Ｌ１とを形成することにより、ゲートドライバ１１を構成する素子を更に分散させることができ、開口率の低下を抑制することができる。また、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のうち、赤（Ｒ）画素と緑（Ｇ）画素に比べて輝度の影響が小さい青（Ｂ）画素にスイッチング素子や配線を配置することにより、画素領域にゲートドライバ１１を配置することによる輝度低下の影響を低減することができる。
【０２８７】
（３）また、上述した変形例（２）において、駆動回路を構成する素子が形成される画素領域を他の色の画素領域より大きく構成してもよい。図５８は、ゲートドライバ１１を構成する素子（例えばＴＦＴ−Ａと配線１５Ｌ１）が形成されている画素領域の構成を示す平面図である。図５８に示すように、ＴＦＴ−Ａと配線１５Ｌ１とが形成されている画素領域Ｐ４１Ｂ、Ｐ４２Ｂは、横方向（ソース線１５Ｓの配列方向）の長さが、他の色の画素領域の横方向の長さと比べて大きく形成されている。このように構成することにより、変形例（２）の場合と比べて、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各画素領域の開口率が略均一化され、開口率の差によって生じる色バランスの変化が抑制される。
【０２８８】
（４）上述した第１実施形態では、画素領域に形成されるゲートドライバ１１と画素電極１７との干渉を避けるために、画素電極１７とゲートドライバ１１との間にシールド層１６が形成されている例について説明した。第２から第１５実施形態においても、駆動回路を構成する素子と画素電極との間にシールド層１６が形成されていてもよい。また、第１から第１５実施形態において、シールド層１６を形成することなく、画素領域において、画素電極と重ならないように駆動回路の素子を配置するようにしてもよい。図５９は、ゲートドライバ１１を構成する素子としてＴＦＴ−Ａが配置されている画素領域を示す平面図である。図５９に示すように、ＴＦＴ−Ａと、配線１３Ｎ及び配線１５Ｌ１は、画素電極１７と重ならない位置に形成されている。このように構成することにより、ゲートドライバ１１を構成するスイッチング素子及び配線と画素電極１７との間に発生する寄生容量が低減され、適切に画像表示を行うことができる。
【０２８９】
（５）上述した第１〜第１５実施形態において、ゲートドライバ１１を構成する配線１３Ｎ及び配線１５Ｌ１（配線部）を液晶の表示モードに応じた画素領域内の位置に形成するようにしてもよい。以下、ＶＡモード、ＦＦＳモード、ＩＰＳ（In-Plane Switching）モードの各表示モードの場合の配線例について説明する。
【０２９０】
図６０Ａは、ＶＡモードの場合の配線例を示す平面図である。この図では、ＴＦＴ−Ａを構成する素子が形成される領域を例示している。アクティブマトリクス基板２０ａと対向基板２０ｂに設けられた配向膜に複数の方向から光を照射することにより、図６０Ａに示すように、１つの画素領域における液晶分子の配向方向が矢印５０ａ、５０ｂ、５０ｃ、５０ｄで示す４方向となるように配向分割されている。配向方向が切り替わる境界部分では液晶分子がぶつかり合い、直線偏光板の偏光軸に沿った方向に液晶分子が配向する領域が存在する。そのため、その領域では光の透過率が低下して暗線が発生する。
【０２９１】
図６０Ａにおいて、破線５１は暗線が発生する領域（以下、暗線領域と称する）を示している。図６０Ａのように暗線領域５１が存在する場合、暗線領域５１に重なるように配線１５Ｌ１と配線１３Ｎとを形成してもよい。このように構成することにより、ゲートドライバ１１が形成される画素領域において透過率の低下が抑制される。
【０２９２】
また、ＴＦＴ−ＡやＴＦＴ−Ｄ等、複数の画素領域にわたってＴＦＴが形成される場合、例えば、図６０Ａにおいて左側の画素領域に形成されているＴＦＴ−ＡのＡ１側のドレイン端子１５ｓｄ１と略同じ大きさの配線１５Ｌ３を、右側の画素領域の配線１３Ｎにコンタクト部ＣＨ２を介して接続するように構成してもよい。このように構成することにより、各画素領域の開口率を略均一化することができる。
【０２９３】
次に、ＦＦＳモードの場合について説明する。図６０Ｂは、ＦＦＳモードの場合の配線例を示す平面図である。図６０Ｂにおいて、各画素領域に形成されている画素電極１７には複数のスリット部１７１（１７１ａ、１７１ｂ）が設けられている。図６０Ｂにおいて各画素電極１７の上方側にスリット部１７１ａが形成され、下方側にスリット部１７１ｂが形成されている。各画素領域におけるスリット部１７１ａとスリット部１７１ｂの境界において略線対称となるように、スリット部１７１ａとスリット部１７１ｂは一定の角度をなして形成されている。これにより、液晶分子の配向方向が２方向となるように配向分割される。図６０Ｂの例では、配向方向が切り替わる破線５２の部分が暗線領域となる。この場合には、暗線領域５２に重なるように配線１３Ｎを形成してもよい。また、図６０Ａと同様、ＴＦＴ−ＡのＡ１側のドレイン端子１５ｓｄ１と略同じ大きさの配線１５Ｌ３を、右側の画素領域において配線１３Ｎと接続するように構成してもよい。
【０２９４】
次に、ＩＰＳモードの場合について説明する。図６０Ｃは、ＩＰＳモードの場合の配線例を示す平面図である。図６０Ｃに示すように、各画素領域には、櫛歯状の画素電極１７が形成されている。また、アクティブマトリクス基板２０ａには、遮光領域ＢＭの一部、ソース線１５Ｓ、及び配線１５Ｌ１に重なる位置に共通電極１８が形成されている。遮光領域ＢＭを除いた領域において、ソース線１５Ｓ、配線１５Ｌ１、画素電極１７、共通電極１８は、延在方向の略中央において２方向に屈曲した形状を有する。櫛歯状の画素電極１７と共通電極１８とにより横方向の電界が生じ、各画素領域における液晶分子は２方向に配向制御される。図６０Ｃに示すように、この場合には、共通電極１８の下方にゲートドライバ１１を構成するスイッチング素子や配線１３Ｎ及び配線１５Ｌ１を配置するようにしてもよい。このように構成することにより、画素電極１７とゲートドライバ１１の間に生じる寄生容量が低減される。
【０２９５】
（６）上述した第１から第１５実施形態に係る表示パネル２を複数並べて配置して大型ディスプレイを構成してもよい。図６１Ａに示すように、第１実施形態と同様に、額縁領域２Ｒａには端子部１２ｇ（図示略）が形成されている。他の額縁領域２Ｒｂ、２Ｒｃ、２Ｒｄは額縁領域２Ｒａよりも狭くなっている。図６１Ｂに示すように、複数の表示パネル２を額縁領域２Ｒａが外側となるように並べて配置することで、タイル状の大型パネル２Ｂが形成される。この場合、表示パネル２の３辺の額縁領域２Ｒｂ、２Ｒｃ、２Ｒｄは狭額縁化されているため、表示パネル２の境界が視認されにくくなる。
【０２９６】
（７）上述した第１から第１５実施形態において、ゲートドライバ１１を以下のように構成してもよい。図６２は、本変形例に係るゲートドライバの等価回路の一例を示す図である。図６２に示すように、ゲートドライバ１１ａは、図４に示した構成に加え、ｎｅｔＡとｎｅｔＢとの間にキャパシタＣａｂを接続して構成されている。
【０２９７】
上述したように、ゲートドライバ１１を構成する各素子は画素領域に形成されている。そのため、ゲート配線層１３で構成されているｎｅｔＡ及びｎｅｔＢの配線１３Ｎとソース線１５Ｓとの間に寄生容量が生じる場合があり、その場合にはゲート線１３Ｇにノイズが発生する可能性がある。例えば、図６３Ａに示すＴＦＴ−Ａが形成されている画素領域において、ソース線ＳＬａ（１５Ｓ）及びＳＬｂ（１５Ｓ）とｎｅｔＡの配線１３Ｎとの間に寄生容量が生じる場合の波形図を図６３Ｂに示す。
【０２９８】
図６３Ｂに示すように、クロック信号（ＣＫＢ）がＬレベル、クロック信号（ＣＫＡ）がＨレベルとなる時刻ｔ１からｔ２において、ソース線ＳＬａとＳＬｂが相対的に高い電位に変化する表示を行った場合に、ｎｅｔＡの配線１３Ｎとソース線ＳＬａ及びＳＬｂとの間の寄生容量によってＴＦＴ−Ｆがオフ状態を維持できず、ＧＬ（ｎ）のゲート線１３Ｇにノイズが発生する。つまり、時刻ｔ１からｔ２の期間は、ｎｅｔＡをＬレベルに保持するためのＴＦＴ−Ｃがオフ状態のため、ＧＬ（ｎ）のゲート線１３Ｇは、この期間にソース線ＳＬａとＳＬｂの影響を受けやすくなる。一方、クロック信号（ＣＫＢ）がＨレベルとなる時刻ｔ４からｔ５の期間では、ＴＦＴ−ＣやＴＦＴ−Ｄがオン状態となる。そのため、ｎｅｔＡの配線１３ＮとＧＬ（ｎ）のゲート線１３Ｇの電位は、Ｌレベルに維持され、ソース線ＳＬａ及びＳＬｂの電位の変動を受けない。
【０２９９】
ゲート線１３Ｇの電位がＬレベルとなる期間にノイズが発生すると、ＴＦＴ−ＰＩＸのオフマージンが低下して誤動作を生じる可能性がある。特に、以下に示すパターンのときにノイズが発生しやすい。図６４Ａ〜図６４Ｃは、ノイズが発生しやすいパターンの画素領域の極性を表す図である。図６４Ａ〜図６４Ｃの矩形で示す領域Ｐは画素領域を示している。領域Ｐにおける「＋」「−」の記号は画素領域の極性を示している。図６４Ａは、ノーマリブラックモードにおいてライン反転駆動で白表示を行う場合の極性を表している。図６４Ｂは、ノーマリブラックモードにおいてドット反転駆動で白と黒のライン表示を行う場合の極性を表している。また、図６４Ｃは、ノーマリブラックモードにおいてソース反転駆動で白と黒の千鳥表示を行う場合の極性を表している。
【０３００】
本変形例では、図６２に示したように、ｎｅｔＡとｎｅｔＢの間にキャパシタＣａｂを設けることにより、図６３Ｂに示したｎｅｔＡの波形に生じるノイズを低減してＴＦＴ−Ｆをオフ状態に維持する。図６５は、図６４Ａ又は図６４Ｃに示した極性パターンの場合においてキャパシタＣａｂを設けたときの波形例を示している。キャパシタＣａｂが設けられていない場合には、図６３Ｂに示したように、時刻ｔ１からｔ２の期間において、ｎｅｔＡとソース線ＳＬａ，ＳＬｂとの間の寄生容量によってｎｅｔＡの電位はＬレベルを維持できない。しかし、キャパシタＣａｂを設けることにより、時刻ｔ１においてｎｅｔＡの電位が突き上がると同時にｎｅｔＢの電位変動によってｎｅｔＡの電位がＬレベルの側に引き込まれる。その結果、図６５に示すように、時刻ｔ１からｔ２においてｎｅｔＡの電位はＬレベルに維持され、ＴＦＴ−Ｆをオフ状態に維持することができ、ＧＬ（ｎ）のゲート線１３Ｇのノイズの発生を抑制することができる。
【０３０１】
キャパシタＣａｂは、以下のように接続してもよい。図６６は、キャパシタＣａｂとＴＦＴ−Ｃとが形成されている画素領域を例示した模式図である。図６６に示すように、画素領域Ｐ５１には、コンタクト部ＣＨ１においてＴＦＴ−ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、キャパシタＣａｂを構成する一方の電極１３ｃ１と、ゲート線１３Ｇ及び配線１３Ｎａとが形成されている。ソース配線層１５により、キャパシタＣａｂの他方の電極１５ｃ１、ソース線１５Ｓ、及び配線１５Ｌ１が形成されている。電極１５ｃ１は、コンタクト部ＣＨ２において、ｎｅｔＡの配線１３Ｎａと接続されている。また、キャパシタＣａｂの電極１３ｃ１は、画素領域Ｐ５１から画素領域Ｐ５２に跨って形成され、ｎｅｔＢの配線１３Ｎｂと接続されている。
【０３０２】
（８）上述した第１〜第１５実施形態では、ゲートドライバ１１を構成するスイッチング素子の半導体層１４は、酸化物半導体で構成されている例について説明したが、半導体層１４としては、ポリシリコンやアモルファスシリコン等で構成してもよい。
【０３０３】
（９）上述した第１〜第１５実施形態では、アクティブマトリクス基板２０ａの基板２０上にはゲート線１３Ｇ、ソース線１５Ｓ、ゲートドライバ１１、ゲートドライバ１１に対する制御信号等が入力される端子部１２ｇ、ソース線１５Ｓに対するデータ信号等が入力される端子部１２ｓが形成される例について説明したが、これら以外にソースドライバ３及び表示制御回路４が形成されていてもよい。
【０３０４】
（１０）上述した第１〜第１５実施形態では、表示パネル２が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）等を用いたパネルであってもよい。以下、有機ＥＬパネルの場合について説明する。
【０３０５】
図６７は、本変形例に係る表示パネル２’の画素の等価回路を示す図である。図６７に示すように、画素ＰＩＸ’（ｎ）には、薄膜トランジスタからなるスイッチング素子Ｔ１〜Ｔ５、キャパシタＣ１，Ｃ２、及び有機発光素子（ＯＬＥＤ）９０が設けられている。また、画素ＰＩＸ’（ｎ）には、ゲート線１３Ｇと略平行に形成された発光制御線９１と、データ線１５Ｓと略平行に形成された電源供給線９２（ＥＬ（ｎ−１））とが設けられている。
【０３０６】
Ｔ３とＴ４のゲート端子は、前段（ＧＬ（ｎ−１））のゲート線１３Ｇと接続されている。Ｔ３のソース端子は、電源供給線９２と接続され、ドレイン端子はキャパシタＣ１、Ｃ２の一方の電極（以下、第１電極）及びＴ１のドレイン端子と各々接続されている。
【０３０７】
ＧＬ（ｎ−１）のゲート線１３Ｇの駆動により、Ｔ３がオン状態になると、電源供給線９２に入力される電圧信号ＥＶＤＤがキャパシタＣ１、Ｃ２に入力される。
【０３０８】
Ｔ４のドレイン端子は、キャパシタＣ１の他方の電極（以下、第２電極）及びＴＦＴ−Ｔ２のゲート端子と接続され、ソース端子は、Ｔ２のドレイン端子と接続されている。ＧＬ（ｎ−１）のゲート線１３Ｇの駆動により、Ｔ４がオン状態になると、Ｔ２とダイオード接続される。
【０３０９】
Ｔ１は、ＧＬ（ｎ）のゲート線１３Ｇ及びデータ線１５Ｓと接続されている。Ｔ１は、ＧＬ（ｎ）のゲート線１３Ｇが選択されるとオン状態になり、データ線１５Ｓに入力されるデータ信号ＶｄａｔａがキャパシタＣ１の第１電極に入力される。
【０３１０】
Ｔ２のソース端子は、キャパシタＣ２の第２電極及び電源供給線９２と接続され、ドレイン端子は、Ｔ５を介してＯＬＥＤ９０と接続されている。
【０３１１】
Ｔ５（発光制御用スイッチング素子）は、Ｔ２のドレイン端子とＯＬＥＤ９０のアノードとの間に接続される。Ｔ５のゲート端子は、前段（ＥＬ（ｎ−１））の発光制御線９１と接続されている。Ｔ５は、ＥＬ（ｎ−１）の発光制御線９１の電位に応じて、ＯＬＥＤ９０をＴ２と切り離す。ＯＬＥＤ９０は、Ｔ５を介してＴ２からの電流に応じた光を発する。
【０３１２】
本変形例において、発光制御線９１の電位は、表示領域内に設けられたＥＬドライバ（発光制御線駆動部）によって制御される。図６８Ａは、ＥＬ（ｎ−１）の発光制御線９１の電位を制御するＥＬドライバの等価回路を示している。図６８Ａに示すように、ＥＬドライバ９３は、薄膜トランジスタからなるスイッチング素子Ｌ及びＭを備える。
【０３１３】
スイッチング素子Ｌは、直列に接続されたスイッチング素子Ｌ１及びＬ２を有する。スイッチング素子Ｌ１及びＬ２のゲート端子は、スイッチング素子Ｌ１のドレイン端子と接続されている。Ｌ１のドレイン端子には、電源電圧信号ＶＤＤが入力される。これにより、ＥＬ（ｎ−１）の発光制御線９１には、スイッチング素子Ｌを介して電源電圧信号ＶＤＤが常に入力される。なお、スイッチング素子Ｌは、スイッチング素子Ｍよりも駆動能力を小さくするため、例えば、デュアルゲート構造のスイッチング素子や、スイッチング素子Ｍよりもチャネル長が大きいスイッチング素子を用いるようにする。
【０３１４】
スイッチング素子Ｍは、ゲート端子がＧＬ（ｎ−１）のゲート線１３Ｇと接続され、ドレイン端子がＥＬ（ｎ−１）の発光制御線９１と接続されている。スイッチング素子Ｍのソース端子には電源電圧信号ＶＳＳが入力される。スイッチング素子Ｍは、ＧＬ（ｎ−１）のゲート線１３Ｇが駆動されるときにオン状態となり、電源電圧信号ＶＳＳが入力される。
【０３１５】
上述したように、スイッチング素子Ｌを介してＥＬ（ｎ−１）の発光制御線９１には常に電源電圧信号ＶＤＤが入力されるが、スイッチング素子Ｍの駆動能力が高くなるようにスイッチング素子Ｌは構成されている。そのため、図６８Ｂに示すように、ＧＬ（ｎ−１）のゲート線１３Ｇの電位がＨレベルとなる時刻ｔ０からｔ１の間に、ＥＬ（ｎ−１）の発光制御線９１は、電源電圧信号ＶＳＳに充電される。一方、ＧＬ（ｎ−１）のゲート線１３Ｇの電位がＬレベルとなり、ＧＬ（ｎ）のゲート線１３Ｇの電位がＨレベルになる時刻ｔ１以降は、ＥＬ（ｎ−１）の発光制御線９１は、電源電圧信号ＶＤＤに充電される。
【０３１６】
次に、本変形例におけるゲートドライバ１１とＥＬドライバ９３を構成する素子の表示領域内の配置例について説明する。図６９Ａ〜６９Ｅは、ゲートドライバ１１とＥＬドライバ９３の素子が設けられている画素領域を模式的に表した平面図である。図６９Ａ〜６９Ｅの画素領域は連続している。
【０３１７】
図６９Ａ〜６９Ｅに示すように、本変形例では、各画素には、その画素に対応するゲート線１３Ｇと、その前段の画素に対応するゲート線１３Ｇの出力を得るためのゲート線１３Ｇ（以下、前段ゲート線）とが略平行となるように配列されている。
【０３１８】
例えば、図６９Ａに示す画素ＰＩＸ’（ｎ）には、ＧＬ（ｎ−１）の前段ゲート線１３ＧとＧＬ（ｎ）のゲート線１３Ｇとが形成されている。ＧＬ（ｎ−１）の前段ゲート線１３Ｇの出力に応じてＧＬ（ｎ）のゲート線１３Ｇが駆動され、画素ＰＩＸ’（ｎ）にデータが書き込まれる。また、画素ＰＩＸ’（ｎ）の前段に設けられている画素ＰＩＸ’（ｎ−１）には、ＧＬ（ｎ−１）のゲート線１３Ｇと、ＧＬ（ｎ−２）の前段ゲート線１３Ｇが形成されている。ＧＬ（ｎ−２）の前段ゲート線１３Ｇの出力に応じてＧＬ（ｎ−１）のゲート線１３Ｇが駆動され、画素ＰＩＸ’（ｎ−１）にデータが書き込まれる。前段ゲート線１３Ｇは、図６９Ｅにおいて形成された配線９５によって、対応するゲート線１３Ｇと接続されている。例えばＧＬ（ｎ）のゲート線１３Ｇがゲートドライバ１１によって駆動されると、ＧＬ（ｎ＋１）行の画素におけるＧＬ（ｎ）の前段ゲート線１３Ｇを介して、その出力がＧＬ（ｎ＋１）の画素に入力される。
【０３１９】
図６９Ａ、６９Ｂにおいて、”ＴＦＴ”の表記を省略しているが、Ａ〜Ｊ、Ｌ、Ｍは、ＴＦＴ−Ａ〜Ｊ、ＴＦＴ−Ｌ、ＴＦＴ−Ｍを示している。上述した第１実施形態と同様、ゲート線１３Ｇを駆動するゲートドライバ１１を構成する各素子（ＴＦＴ−Ａ〜Ｊ、Ｃｂｓｔ）は、画素領域に分散して配置されている。また、制御信号（ＣＫＡ、ＣＫＢ、ＶＳＳ、ＣＬＲ）が入力されるゲートドライバ１１の素子が形成されている列の画素領域には、制御信号を供給する配線１５Ｌ１が形成されている。
【０３２０】
発光制御線ＥＬ（９１）ごとに、ＥＬドライバ９３のスイッチング素子Ｌ及びＭが配置されている。スイッチング素子Ｍは、列３０１ｘ〜３０２ｘの画素領域にわたって形成されている。スイッチング素子Ｌは、列３０３ｘ〜３０４ｘの画素領域にわたって形成されている。また、スイッチング素子Ｍ及びＬが形成されている列３０２ｘ、３０４ｘには、電源電圧信号ＶＳＳ，ＶＤＤをそれぞれ供給する配線１５Ｌ１が形成されている。このように、ＥＬドライバ９３を構成する素子は、ゲートドライバ１１の各素子が形成されていない画素領域に形成される。
【０３２１】
次に、図６７に示す画素ＰＩＸ’の駆動タイミングを示すタイミングチャートを図７０に示す。図７０において、Ｔ１期間は、ＥＬ（ｎ−１）の発光制御線９１の電位がＬレベルであり、ＧＬ（ｎ−１）のゲート線１３Ｇの電位がＨレベルとなっている。この状態において、Ｔ５はオフ状態となり、ＯＬＥＤ９０はＴ２と切り離される。また、Ｔ３がオン状態となるため、図６７におけるＶ１は、電源供給線９２から入力される電圧信号ＥＶＤＤに充電される。また、Ｔ４がオン状態となるため、図６７におけるＶ２、Ｖ３は短絡され、電圧信号ＥＶＤＤ＋Ｔ２の閾値電圧Ｖｔｈに充電される。
【０３２２】
ｔ１期間の経過後、ｔ２期間では、ＥＬ（ｎ−１）の発光制御線９１の電位がＨレベルになり、ＧＬ（ｎ−１）のゲート線１３Ｇの電位がＬレベル、ＧＬ（ｎ）のゲート線１３Ｇの電位がＨレベルになっている。ＧＬ（ｎ）のゲート線１３ＧがＨレベルとなるタイミングでソース線１５Ｓにデータ信号Ｖｄａｔａが入力される。この状態において、Ｔ５はオン状態となるため、ＯＬＥＤ９０はＴ２と接続される。また、Ｔ３がオフ状態、Ｔ１がオン状態となるため、図６７におけるＶ１は、データ信号Ｖｄａｔａに充電される。
【０３２３】
また、Ｔ４がオフ状態となるため、図６７におけるＶ２は、キャパシタＣ１を介してＶ１の電位変動を受ける。これにより、Ｖ２の電位は、電圧信号ＥＶＤＤ＋閾値電圧Ｖｔｈ＋Ａ×（データ信号Ｖｄａｔａ−電圧信号ＥＶＤＤ）に変化する。ここで、Ａ＝Ｃ１／（Ｃ１＋Ｃｐ）である（Ｃ１；キャパシタＣ１の容量、Ｃｐ；スイッチング素子の寄生容量等）。このとき、図６７におけるＶ３の電位は、Ｔ２の閾値電圧Ｖｔｈだけ低い値となる。つまり、Ｖ３＝電圧信号ＥＶＤＤ＋Ａ×（データ信号Ｖｄａｔａ−電圧信号ＥＶＤＤ）となる。従って、Ｖ３には、閾値電圧Ｖｔｈに依存しない電流が流れることになり、閾値電圧Ｖｔｈのばらつきをなくすことができる。
【０３２４】
（１１）また、上述した第５実施形態では、１組のゲートドライバ群（１１＿ａ，１１＿ｂ）によって２本のゲート線１３Ｇを同時に駆動させる例であったが、２組以上のゲートドライバ群を用いて駆動させてもよい。例えば、図７１に示すように、上述した１組のゲートドライバ群（１１＿ａ，１１＿ｂ）に加え、ゲートドライバ群（１１＿ａ，１１＿ｂ）と同様のゲートドライバ群１１＿ｃ（ゲートドライバ１１（ｃ１）〜１１（ｃ７））と、ゲートドライバ群１１＿ｄ（ゲートドライバ１１（ｄ１）〜１１（ｄ７））が設けられていてもよい。ゲートドライバ群１１＿ｃとゲートドライバ群１１＿ｄは、ゲートドライバ群１１＿ａ，１１＿ｂとは異なる列に設けられる。この場合、ゲートドライバ群１１＿ｃには、ゲートドライバ群１１＿ａと同じタイミングでスタートパルス信号Ｓａを入力し、ゲートドライバ群１１＿ｄには、ゲートドライバ群１１＿ｂと同じタイミングでスタートパルス信号Ｓｂを入力するようにする。これにより、ゲートドライバ群１１＿ａのゲートドライバ１１（ａｎ）とゲートドライバ群１１＿ｃのゲートドライバ１１（ｃｎ）とが同期してｎ行目のゲート線１３Ｇを駆動する（ｎ：整数，１≦ｎ≦７）。そして、ゲートドライバ群１１＿ａとゲートドライバ群１１＿ｃによる駆動後、ゲートドライバ群１１＿ｂのゲートドライバ１１（ｂｎ）とゲートドライバ群１１＿ｄのゲートドライバ１１（ｄｎ）とが同期してｎ行目のゲート線１３Ｇを駆動させる。
【０３２５】
（１２）上述した第１実施形態、第３実施形態、第６〜第８実施形態、及び上述の変形例（１）〜（９）において、ゲートドライバ１１を以下に示すように配置してもよい。
【０３２６】
（１２−１  構成例１）
本変形例では、偶数行目のゲート線１３Ｇに対して設けられたゲートドライバ１１（以下、ゲートドライバ１１ｘと称する）を配線１５Ｌ１によって接続し、奇数行目のゲート線１３Ｇに対して設けられたゲートドライバ１１（以下、ゲートドライバ１１ｙと称する）を配線１５Ｌ１によって接続する。そして、ゲートドライバ１１ｘとゲートドライバ１１ｙを別個に駆動することによって全てのゲート線１３Ｇを順次駆動する。
【０３２７】
図７２は、本変形例に係るアクティブマトリクス基板２０ａの概略構成を示す模式図である。この図では、便宜上、ソース線１５Ｓ及び第１端子部１２ｓの図示を省略している。図７２に例示するように、アクティブマトリクス基板２０ａには、ＧＬ（１）〜ＧＬ（Ｍ）のＭ本のゲート線１３Ｇが形成されている。アクティブマトリクス基板２０ａは、Ｍ本のゲート線１３Ｇのうち、偶数行目（ＧＬ（２），ＧＬ（４）…ＧＬ（Ｍ））のゲート線１３Ｇに対して設けられたゲートドライバ１１ｘは、同じ複数列にわたって配置され、配線１５Ｌ１を介して互いに接続されている。また、奇数行目（ＧＬ（１）〜ＧＬ（Ｍ−１））のゲート線１３Ｇに対して設けられたゲートドライバ１１ｙは、同じ複数列にわたって配置され、配線１５Ｌ１を介して互いに接続されている。ゲートドライバ１１ｘとゲートドライバ１１ｙは、互いに異なる複数列の画素領域に配置されている。
【０３２８】
ゲートドライバ１１ｘとゲートドライバ１１ｙは、第１実施形態におけるゲートドライバ１１と同様の回路構成（図４参照）を有する。図７３Ａは、表示領域に配置されたゲートドライバ１１ｘの等価回路を示し、図７３Ｂは、表示領域に配置されたゲートドライバ１１ｙの等価回路を示している。図７３Ａ及び７３Ｂにおいて、便宜上、”ＴＦＴ”の表記は省略しているが、図に記載の”Ａ〜Ｊ”は、図４に示した”ＴＦＴ−Ａ”〜”ＴＦＴ−Ｊ”に対応している。
【０３２９】
図７３Ａに例示するように、ＧＬ（ｎ）とＧＬ（ｎ−１）の間には、ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１ｘ（以下、ゲートドライバ１１ｘ（ｎ）と称する）が設けられている。また、ＧＬ（ｎ＋２）とＧＬ（ｎ）の間には、ＧＬ（ｎ＋２）のゲート線１３Ｇを駆動するゲートドライバ１１ｘ（以下、ゲートドライバ１１ｘ（ｎ＋２）と称する）が設けられている。ゲートドライバ１１ｘを構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊ、キャパシタＣｂｓｔ、内部ノード（ｎｅｔＡ（ｎ），ｎｅｔＡ（ｎ＋２），ｎｅｔＢ（ｎ），ｎｅｔＢ（ｎ＋２））は、配置された行における複数列４００Ａの画素領域にわたって配置されている。また、図７３Ａにおいて、制御信号（ＶＳＳ，ＣＬＲ，ＣＫＡ，ＣＫＢ）が入力される素子が配置されている列及びその近傍の列の画素領域には、ソース線１５Ｓと略平行な配線１５Ｌ１が配置されている。隣接するゲートドライバ１１ｘ（ｎ）とゲートドライバ１１ｘ（ｎ＋２）は、配線１５Ｌ１を介して接続されている。
【０３３０】
また、図７３Ｂに例示するように、ＧＬ（ｎ−２）とＧＬ（ｎ−１）の間には、ＧＬ（ｎ−１）のゲート線１３Ｇを駆動するゲートドライバ１１ｙ（以下、ゲートドライバ１１ｙ（ｎ−１）と称する）が設けられている。また、ＧＬ（ｎ＋１）とＧＬ（ｎ）の間には、ＧＬ（ｎ＋１）のゲート線１３Ｇを駆動するゲートドライバ１１ｙ（以下、ゲートドライバ１１ｙ（ｎ＋１）と称する）が設けられている。ゲートドライバ１１ｙを構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊ、キャパシタＣｂｓｔ、内部ノード（ｎｅｔＡ（ｎ−１），ｎｅｔＡ（ｎ＋１），ｎｅｔＢ（ｎ−１），ｎｅｔＢ（ｎ＋１））は、配置された行の複数列４００Ｂの画素領域にわたって配置されている。また、図７３Ｂにおいて、制御信号（ＶＳＳ，ＣＬＲ，ＣＫＡ，ＣＫＢ）が入力される素子が配置されている列及びその近傍の列には、ソース線１５Ｓと略平行な配線１５Ｌ１が配置されている。隣接するゲートドライバ１１ｙ（ｎ−１）とゲートドライバ１１ｙ（ｎ＋１）は配線１５Ｌ１を介して接続されている。
【０３３１】
次に、ゲートドライバ１１ｘ，１１ｙが配置されている行の画素領域の大きさについて説明する。図７４は、ゲートドライバ１１ｙが配置されている複数列４００Ｂの画素領域の一部を簡略化した模式図である。この図において、画素ＰＩＸにおけるＲＧＢの文字は、画素ＰＩＸに対応するカラーフィルタの色を表している。また、第１実施形態と同様、一点鎖線で示す領域ＢＭは、ブラックマトリクスによって遮光される遮光領域を表している。この図では、図示を省略しているが、ＧＬ（ｎ＋１）とＧＬ（ｎ）の間においてＧＬ（ｎ＋１）のゲート線１３Ｇ近傍と、ＧＬ（ｎ−１）とＧＬ（ｎ−２）の間においてＧＬ（ｎ−１）のゲート線１３Ｇ近傍とに、ゲートドライバ１１ｙを構成する素子の一部が配置されている。
【０３３２】
図７４に示すように、ゲートドライバ１１ｙが配置されていないゲート線１３Ｇとゲート線１３Ｇの間の長さｌ１に対し、ゲートドライバ１１ｙが配置されているゲート線１３Ｇとゲート線１３Ｇの間の長さｌ２は長くなっている。しかしながら、ゲートドライバ１１ｙの配置の有無に関係なく、各画素ＰＩＸにおけるソース線１５Ｓの延伸方向の開口部の長さは略同等の長さｌ３となるように、遮光されている。従って、各画素の開口率は略均一化されている。
【０３３３】
つまり、ゲートドライバ１１ｘ，１１ｙが配置されている複数列４００Ａ，４００Ｂにおいて、ゲートドライバ１１ｘ，１１ｙが配置されているゲート線１３Ｇ間は、ゲートドライバ１１ｘ，１１ｙが配置されていないゲート線１３Ｇ間よりも長く構成されている。また、全ての画素領域の開口率が略同等となるように、ゲートドライバ１１ｘ，１１ｙが配置されていない行の画素領域に対してゲートドライバ１１ｘ，１１ｙが配置されている行の画素領域の遮光領域は大きくなっている。
【０３３４】
このように、ゲートドライバが配置される領域において、全てのゲート線間にゲートドライバを配置しないことにより、全てのゲート線間にゲートドライバが配置される場合と比べて開口率を向上させることができる。
【０３３５】
なお、ゲートドライバ１１ｘが配置される領域とゲートドライバ１１ｙが配置される領域の間を空けてゲートドライバ１１ｘ、１１ｙを設ける場合、その間の領域（以下、ゲートドライバ非配置領域）におけるゲート線１３Ｇの間隔は略同等の長さとなるように構成してもよい。具体的には、例えば、ゲートドライバ非配置領域におけるゲート線１３Ｇの間隔は、図７４に示す、ゲートドライバ１１ｘ、１１ｙが配置されない行のゲート線１３Ｇの間隔ｌ１と、ゲートドライバ１１ｘ、ゲートドライバ１１ｙが配置される行のゲート線１３Ｇの間隔ｌ２の中間の長さであってもよい。また、ゲートドライバ非配置領域における画素領域の開口部の縦方向（図７４のｙ軸方向）の幅が、ゲートドライバ１１ｘ、１１ｙの配置領域における開口部のその幅（図７４の幅ｌ３）となるように、ゲートドライバ非配置領域が遮光されていればよい。具体的には、例えば、ゲートドライバ非配置領域のゲート線１３Ｇを覆う遮光領域ＢＭの縦方向（図７４のｙ軸方向）の幅が、図７４に示すＧＬ（ｎ＋１）のゲート線１３Ｇを覆う遮光領域ＢＭのその幅と、図７４に示すＧＬ（ｎ）のゲート線１３Ｇを覆う遮光領域ＢＭのその幅の中間の長さであってもよい。
【０３３６】
（１２−２  構成例２）
次に、ゲートドライバ１１ｘ、１１ｙを、ＲＧＢのうちの一色に対応する画素にのみ配置する場合の配置例について説明する。図７５Ａは、ゲートドライバ１１ｙを構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊ，ＣｂｓｔをＢの画素に配置する場合の表示領域を簡略化した模式図である。なお、以下の説明では、ゲートドライバ１１ｙの配置例について説明するが、ゲートドライバ１１ｘについても図７５Ａと同様に配置すればよい。
【０３３７】
図７５Ａに示すように、Ｂの画素におけるｘ軸方向の幅ｌｘ１は、Ｒ，Ｇの画素におけるｘ軸方向の幅ｌｘ２よりも長い。また、Ｒ，Ｇの画素におけるｙ軸方向の幅は、ゲートドライバ１１ｙの配置の有無に関係なく、略同等の長さｌｙ２を有する。一方、Ｂの画素におけるｙ軸方向の幅は、ゲートドライバ１１ｙの配置の有無によって異なる。つまり、ゲートドライバ１１ｙが配置される行のＢの画素は、Ｒ，Ｇの画素におけるｙ軸方向の幅ｌｙ２より長い幅ｌｙ１を有する。また、ゲートドライバ１１ｙが配置されない行のＢの画素は、Ｒ，Ｇの画素におけるｙ軸方向の幅ｌｙ２より短い幅ｌｙ３を有する。すなわち、図７５Ａに示すように、ゲートドライバ１１ｙが配置される行を構成する一方のゲート線１３Ｇは、その行におけるＢの画素の部分において、Ｒ，Ｇの画素の部分よりも外側にずれた位置に配置される。ゲートドライバ１１ｙが配置される行を構成する他方のゲート線１３Ｇは、その行におけるＲＧＢの各画素において略同じ位置に配置されている。
【０３３８】
また、図７５Ａに示すように、ゲートドライバ１１ｙが配置される行におけるＢの画素は、Ｂの画素の開口率が略同等となるように、ゲートドライバ１１ｙの素子が配置される部分が遮光されている。ここで、図７５Ｂに、図７５Ａに示す破線枠４０１の部分を拡大した模式図を示す。
【０３３９】
図７５Ｂに示すように、ゲート線１３Ｇは、Ｂ及びＲの画素においてはソース線１５Ｓに対して略直交し（１３Ｇ（Ｂ），１３Ｇ（Ｒ））、ソース線１５Ｓと交差する部分においてはソース線１５Ｓに対して斜め（非直交）に形成されている。また、Ｂの画素における遮光領域は、Ｒの画素に配置されたゲート線１３Ｇ（Ｒ）の中心軸近傍を通る一点鎖線Ｏを基準として、ｙ軸方向に±Δｄ２の範囲に及び、そのｙ軸方向の幅はｄ２（＝２・Δｄ２）となっている。Ｒの画素における遮光領域は、一点鎖線Ｏを基準として、ｙ軸方向に±Δｄ１の範囲まで及び、そのｙ軸方向の幅はｄ１（＝２・Δｄ１）である。
【０３４０】
（１２−３  構成例３）
表示パネルが高精細になるほど、ゲートドライバを構成する素子を画素に配置することが困難になる。そのため、ゲートドライバの素子が配置される画素を構成するソース線１５Ｓとソース線１５Ｓの幅を、素子が配置される部分において他の部分よりも大きくなるように構成してもよい。
【０３４１】
図７６Ａは、図７５Ａに示したゲートドライバ１１ｙの素子が配置されるＢの画素を構成するソース線１５Ｓとソース線１５Ｓの間が、ソースドライバ１１ｙの素子が配置される部分、つまり遮光領域の部分において、Ｂの画素の開口部よりも広くなるように構成されている例を示している。図７６Ｂは、図７６Ａに示す破線枠４０２の部分を拡大した模式図である。図７６Ｂに示すように、Ｂの画素を構成する一方のソース線１５Ｓは、Ｂの画素の遮光領域ＢＭのｙ軸方向の幅ｄ２の部分において、隣接するＲの画素の側にΔｄだけ外側に形成されている。図７６Ａ及び７６Ｂに示すように構成することにより、ゲートドライバ１１ｙの素子を配置可能な領域が図７５Ａと比べて大きくなり、ゲートドライバ１１ｙの素子をＢの画素に配置しやすくなる。
【０３４２】
（１２−４  構成例４）
上記図７３Ａ及び７３Ｂでは、ゲート線１３Ｇとゲート線１３Ｇの間の１行に、ゲートドライバ１１ｘ、１１ｙを構成する素子及び内部ノードの配線を配置する例について説明したが、複数行の画素領域にわたってゲートドライバ１１ｘ、１１ｙを構成する素子及び内部ノードの配線が配置されていてもよい。この場合の具体例を図７７に例示する。
【０３４３】
図７７は、ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１ｘ（ｎ）を構成する素子及びその内部ノードの配線の配置例を示している。図７７において、”ＴＦＴ−”の表記は省略しているが、図７７に示す”Ａ〜Ｊ”は、ＴＦＴ−Ａ〜ＴＦＴ−Ｊに対応している。図７７に示すように、ゲートドライバ１１ｘ（ｎ）を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｊ、及びキャパシタＣｂｓｔは、ＧＬ（ｎ）とＧＬ（ｎ−１）のゲート線１３Ｇの間に配置されている。また、ゲートドライバ１１ｘ（ｎ）の内部ノードであるｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）は、ＧＬ（ｎ＋１）とＧＬ（ｎ）のゲート線１３Ｇの間に配置されている。そして、ＧＬ（ｎ−１）とＧＬ（ｎ−２）のゲート線１３Ｇの間には、内部ノード配線Ｎ１〜Ｎ３が配置されている。
【０３４４】
内部ノード配線Ｎ１は、ＴＦＴ−Ｈ，Ｉ，Ｊの各ソース端子を接続し、電源電圧ＶＳＳが供給される配線１５Ｌ１と接続されている。内部ノード配線Ｎ２は、ＴＦＴ−Ｇのドレイン端子とクロック信号ＣＫＢが供給される配線１５Ｌ１と接続されている。内部ノード配線Ｎ３は、ＴＦＴ−Ａ，Ｃ，Ｄ，Ｅの各ソース端子を接続し、電源電圧ＶＳＳが供給される配線１５Ｌ１と接続されている。
【０３４５】
このように構成することにより、例えば、図７７に示すＴＦＴ−Ｈが配置されている画素領域４０３では、クロック信号ＣＫＡを供給する配線１５Ｌ１と接続するための配線と、ＴＦＴ−Ｈのドレイン端子をｎｅｔＢ（ｎ）に接続するための配線と、ＴＦＴ−Ｈのソース端子を内部ノード配線Ｎ１と接続するための配線とを設けるだけでよい。図７３Ａの場合には、ＴＦＴ−Ｈの画素領域にｎｅｔＢ（ｎ）が配置されるが、図７７の場合には、ｎｅｔＢ（ｎ）は上段の画素領域に設けられるため、ＴＦＴ−Ｈに配置される配線数を減らすことができ、開口率を向上させることができる。
【０３４６】
（１２−５  構成例５）
上記の例では、アクティブマトリクス基板２０ａの表示領域において、互いに異なる２つの複数列４００Ａ，４００Ｂからなる各領域に、偶数行目のゲート線１３Ｇを駆動するゲートドライバ１１ｘと、奇数行目のゲート線１３Ｇを駆動するゲートドライバ１１ｙとを設ける例について説明したが、例えば、表示領域において、ゲート線１３Ｇの延伸方向における３つの領域に、３ｎ−２行目のゲート線１３Ｇを駆動するゲートドライバと、３ｎ−１行目のゲート線１３Ｇを駆動するゲートドライバと、３ｎ行目のゲート線１３Ｇを駆動するゲートドライバとを各々設けるようにしてもよい。要するに、表示領域において、ゲート線１３Ｇの延伸方向におけるＫ（Ｋ：整数，Ｋ≧２）個の領域において、Ｋ行ごとに、領域間で互いに異なるゲート線１３Ｇごとにゲートドライバ１１が設けられていればよい。
【０３４７】
（１３）上述した第１４実施形態において、画素電極１７と共通電極１８との間の電気的短絡によって画素に明点欠陥が生じる場合がある。明点欠陥が生じた画素が、ダミー配線１５Ｌ４，１３Ｎ’（図２５Ａ参照）が設けられる画素である場合には、ダミー配線１５Ｌ４，１３Ｎ’にレーザー光等を照射して短絡させ、画素電極１７と共通電極１８とを電気的に接続するようにしてもよい。明点欠陥が生じた画素の画素電極１７に電圧を印加されないことにより、共通電極１８と画素電極１７とが同電位となり、その画素領域は黒色表示（黒点欠陥）となる。明点欠陥が生じた画素を黒点欠陥にすることで、明点欠陥の場合と比べ、表示品質の低下を軽減することができる。
【０３４８】
なお、本変形例では、ダミー配線が配置された画素において明点欠陥が生じた場合に、ダミー配線を短絡させて画素電極１７と共通電極１８とを電気的に接続する例を説明したが、画素に補助容量電極が設けられる場合には、ダミー配線を短絡させて画素電極１７と補助容量電極とを接続するようにしてもよい。
【０３４９】
（１４）上述した第１実施形態〜第１５実施形態及び上記変形例において、ゲートドライバ１１にクロック信号等の制御信号を供給する配線１５Ｌ１は、画素領域の中心近傍に配置されている例（図８Ｂ〜８Ｄ等参照）を説明したが、高精細な表示パネルのように画素ピッチが小さい場合には、ＴＦＴ−ＰＩＸを避けるように配線１５Ｌ１を設ける必要がある。例えば、図７８Ａに示すように、画素ＰＩＸ（ａ）の一方のソース線１５Ｓ（ｂ）寄りに配線１５Ｌ１を設ける場合、配線１５Ｌ１とソース線１５Ｓ（ｂ）との間の容量によって、ソース線１５Ｓ（ｂ）に入力されるデータ信号がノイズを受け、輝度ムラが発生する。そのため、本変形例では、画素ＰＩＸ（ａ）において、ソース線１５Ｓ（ａ），１５Ｓ（ｂ）からの距離が略同じになる位置に配線１５Ｌ１の一部が配置されるように構成する。
【０３５０】
図７８Ｂは、本変形例の配線１５Ｌ１の配置例を示す模式図である。図７８Ｂの例では、画素ＰＩＸ（ａ）において、画素ＰＩＸ（ａ）に対するデータ信号を供給するソース線１５Ｓ（ａ）と、画素ＰＩＸ（ｂ）にデータ信号を供給するソース線１５Ｓ（ｂ）の間は距離はＸである。配線１５Ｌ１は、ソース線１５Ｓ（ａ）とソース線１５Ｓ（ｂ）からの距離が各々略Ｘ／２となる位置に配線１５Ｌ１の一部が配置されるように、画素ＰＩＸ（ａ）において略直角に折り曲げられた折り曲げ部１５１を有する。このように構成することで、配線１５Ｌ１とソース線１５Ｓ（ａ），１５Ｓ（ｂ）の間の容量が低減される。以下、図７８Ａと比較してその効果を説明する。
【０３５１】
配線１５Ｌ１とソース線１５Ｓ（ａ）との距離をｄ１、配線１５Ｌ１とソース線１５Ｓ（ｂ）との距離をｄ２とし、配線１５Ｌ１と、ソース線１５Ｓ（ａ），１５Ｓ（ｂ）とを平行平板コンデンサとみなして近似する。この場合、単位長さあたりの配線１５Ｌ１とソース線１５Ｓ（ａ），１５Ｓ（ｂ）の間の容量ＣCON-SLは、以下の式で表される。
【０３５２】
【数１】
2014069529.tif 000003
【０３５３】
従って、図７８Ａの場合のＣCON-SLは、ＣCON-SL＿Ａ＝（３６ｋ／５）／Ｘで表される。一方、図７８Ｂの場合のＣCON-SLは、ＣCON-SL＿Ｂ＝４ｋ／Ｘで表される。つまり、ＣCON-SL＿Ｂ＜ＣCON-SL＿Ａとなり、図７８Ａに示す配線１５Ｌ１の配置より図７８Ｂに示す配線１５Ｌ１の配置の方が容量ＣCON-SLを低減することができる。その結果、隣接する画素ＰＩＸ（ｂ）に対するデータ信号のノイズが低減され、輝度ムラを軽減することができる。
【０３５４】
なお、図７８Ｂの例では、配線１５Ｌ１の折り曲げ部１５１は、略直角に折り曲げられている例を説明したが、図７８Ｃに示すように斜め（非直角）に折り曲げられていてもよい。このように構成することにより、図７８Ｂの場合と比べ、画素ＰＩＸ（ａ）における配線１５Ｌ１の全体の長さが短くなり、配線１５Ｌ１に制御信号が入力される際の負荷を小さくすることができる。
【０３５５】
図７８Ｂ及び７８Ｃでは、隣接する上下の画素におけるＴＦＴ−ＰＩＸが、同じソース線１５Ｓ（ａ）又は１５Ｓ（ｂ）に接続されている例であるが、図７９Ａ及び７９Ｂに示すように、隣接する上下の画素におけるＴＦＴ−ＰＩＸが互いに反対側のソース線１５Ｓ（ａ），１５Ｓ（ｂ）に接続されていてもよい。この場合には、配線１５Ｌ１の折り曲げ部１５１は、図７８Ｂ及び７８Ｃと反対側に折り曲げられていればよい。
【０３５６】
（１５）上述した第１実施形態〜第８実施形態、及び変形例（１）〜（９），（１１）〜（１４）において、画素電極と接続された補助容量電極が設けられていてもよい。このような構成として、例えば、図８０に示すように、表示領域２００に画素電極と接続された補助容量電極Ｃｓを設け、表示領域２００外において補助容量電極Ｃｓの外周部に配線された補助容量配線ＣｓＬと補助容量電極Ｃｓとを接続し、補助容量配線ＣｓＬを介して補助容量電極Ｃｓに所定の電位を印加する構成がとられる場合がある。この場合、配線１５Ｌ１が配置された画素における補助容量電極Ｃｓが配線１５Ｌ１によるノイズを受けることがある。配線１５Ｌ１が配置されていない画素は配線１５Ｌ１によるノイズを受けないため、配線１５Ｌ１の配置されている画素か否かによって画素電極１７の電位が異なり、輝度ムラが生じる場合がある。本変形例では、補助容量電極Ｃｓと補助容量配線ＣｓＬとの接触部を外周部だけでなく、表示領域内まで拡張し、補助容量電極Ｃｓが所定の電位を保持することができるように構成する。以下、具体的に説明する。
【０３５７】
（１５−１  構成例１）
図８１Ａは、ダミー配線（調整用配線）が設けられた画素の概略構成を例示した模式図である。この図の例では、画素ＰＩＸに、ゲート線１３Ｇと略平行に配置されたダミー配線１３Ｎ’、ソース線１５Ｓと略平行に配置されたダミー配線１５Ｌ４と、及び、ダミー配線１５Ｌ４と重なるように配置された低インピーダンス配線４０とが設けられている。なお、この図では、補助容量電極Ｃｓの図示は省略されている。低インピーダンス配線４０は、ソース線１５Ｓと略平行に設けられ、低インピーダンス配線４０の端部は、図８０に示す補助容量電極Ｃｓの外周部に設けられた補助容量配線ＣｓＬと電気的に接続されている。また、低インピーダンス配線４０は、対向基板２０ｂに設けられた共通電極と同電位であり、この電位は固定電位とは限らない。
【０３５８】
図８１Ｂは、図８１Ａに示す画素ＰＩＸをＡ−Ａ線で切断した断面を示す断面図である。図８１Ｂに示すように、ダミー配線１５Ｌ４は、ソース線１５Ｓと同じソース配線層１５に形成されている。ソース配線層１５の上には保護膜２３が形成されている。保護膜２３の上には、ダミー配線１５Ｌ４と重なる位置に低インピーダンス配線４０が形成され、低インピーダンス配線４０と接触するように補助容量電極Ｃｓが形成されている。補助容量電極Ｃｓの上には、層間絶縁膜２４を介して画素電極１７が形成されている。
【０３５９】
低インピーダンス配線４０は、ダミー配線１５Ｌ４の上に重なるように配置されているため、低インピーダンス配線４０の配置による画素ＰＩＸの開口率の低下を抑制することができる。また、この例では、低インピーダンス配線４０は、ゲートドライバ１１のスイッチング素子が配置される画素に配置されないため、ゲートドライバ１１の動作に対する影響を小さくすることができる。
【０３６０】
また、低インピーダンス配線４０を配置することで、補助容量配線ＣｓＬと補助容量電極Ｃｓとの接触部が、補助容量電極Ｃｓの外周部だけでなく、ダミー配線１５Ｌ４が配置された画素においても設けられる。そのため、低インピーダンス配線４０の周辺の補助容量電極Ｃｓが配線１５Ｌ１によるノイズの影響を受け、所定の電位から外れた場合でも、低インピーダンス配線４０を介して補助容量配線ＣｓＬから電荷が供給されるので、所定の電位に回復させることができる。
【０３６１】
（１５−２  構成例２）
上記図８１Ａ及び８１Ｂの例では、低インピーダンス配線４０をダミー配線１５Ｌ４の上に設けたが、ソース配線層１５においてダミー配線を兼ねた低インピーダンス配線４０を形成してもよい。図８２Ａは、この場合における画素の概略構成を例示した模式図である。この図の例では、画素ＰＩＸに、ダミー配線１３Ｎ’と、ダミー配線１５Ｌ４を兼ねた低インピーダンス配線４０とが設けられている。低インピーダンス配線４０は、ソース線１５Ｓと略平行に設けられ、低インピーダンス配線４０の端部が、図８０に示す補助容量電極Ｃｓの外周部において補助容量配線ＣｓＬに電気的に接続されている。
【０３６２】
図８２Ｂは、図８２Ａに示す画素ＰＩＸをＢ−Ｂ線で切断した断面を示す断面図である。図８２Ｂに示すように、ソース配線層１５において、ソース線１５Ｓとソース線１５Ｓの間には、低インピーダンス配線４０が形成されている。ソース配線層１５の上には、低インピーダンス配線４０の表面まで貫通するコンタクトホールＣＨが形成された保護膜２３が形成され、保護膜２３の上には、補助容量電極Ｃｓが形成されている。低インピーダンス配線４０は、コンタクトホールＣＨを介して補助容量電極Ｃｓと接続される。
【０３６３】
低インピーダンス配線４０は、補助容量電極Ｃｓ及び補助容量配線ＣｓＬと接続されるため、補助容量電極Ｃｓが所定の電位を維持しやすくなる。また、低インピーダンス配線４０は、画素の開口部に設けられるため、画素の開口率を調整するためのダミー配線１５Ｌ４として機能させることができる。また、この例では、低インピーダンス配線４０をソース配線層１５に形成するため、低インピーダンス配線４０を形成するためのマスクパターンが不要である。そのため、低インピーダンス配線４０を別の層に形成する場合と比べて製造コストを軽減することができる。
【０３６４】
（１５−３  構成例３）
上記した構成例１及び２では、ダミー配線１５Ｌ４が設けられた画素に低インピーダンス配線４０を設ける例を説明したが、ダミー配線１５Ｌ４が配置されている画素か否かに関わらず低インピーダンス配線４０を設ける例について説明する。
【０３６５】
図８３Ａは、この場合における画素の概略構成を例示した模式図である。この図の例では、低インピーダンス配線４０は、遮光領域ＢＭにおいてゲート線１３Ｇと略平行に設けられ、低インピーダンス配線４０の端部が図８０に示す補助容量電極Ｃｓの外周部において補助容量配線Ｃｓと電気的に接続されている。なお、この図では、補助容量電極Ｃｓと、ダミー配線１５Ｌ４又は配線１５Ｌ１を含むゲートドライバ１１を構成する素子の図示を省略している。
【０３６６】
図８３Ｂは、図８３Ａに示す画素ＰＩＸをＣ−Ｃ線で切断した断面を示す断面図である。図８３Ｂに示すように、保護膜２３の上には、低インピーダンス配線４０と補助容量電極Ｃｓが形成されており、補助容量電極Ｃｓは、低インピーダンス配線４０の上に接触している。このように、遮光領域ＢＭに低インピーダンス配線４０を設けることにより、画素の開口率を低下させず、ゲートドライバ１１を構成する素子が配置された画素にも設けることができる。そのため、配線１５Ｌ１のノイズによる影響を最も受けやすい配線１５Ｌ１近傍の補助容量電極Ｃｓの電位が所定の電位からずれたとしても、その補助容量電極Ｃｓの電位を所定の電位に回復させることができる。
【０３６７】
（１５−４  構成例４）
上記図８３Ｂの例では、低インピーダンス配線４０と補助容量電極Ｃｓとが接触するように、低インピーダンス配線４０の上に補助容量電極Ｃｓを形成する例を説明したが、補助容量電極Ｃｓと低インピーダンス配線４０とが接触していれば以下のように構成してもよい。
【０３６８】
図８３Ｃは、図８３Ａに示す画素ＰＩＸをＣ−Ｃ線で切断した断面を示す断面図である。図８３Ｃに示すように、低インピーダンス配線４０は、ゲート線１３Ｇと同層のゲート層１３に形成されている。ゲート層１３の上にはゲート絶縁膜２１と保護膜２２、２３が積層され、ゲート絶縁膜２１と保護膜２２、２３には、低インピーダンス配線４０の表面まで貫通するコンタクトホールＣＨが形成されている。保護膜２３の上に補助容量電極Ｃｓが形成され、コンタクトホールＣＨを介して低インピーダンス配線４０と補助容量電極Ｃｓとが接続されている。このように構成することにより、図８３Ｂと同様、画素の開口率を低下させることなく、ゲートドライバ１１を構成する素子が配置された画素における補助容量電極Ｃｓの電位を所定の電位に維持しやすくなる。
【０３６９】
（１６）上述した第１実施形態から第１５実施形態において、ゲートドライバ１１を構成する素子が表示領域に形成されている例を説明したが、データ線と交差する信号線群のうち、少なくとも一の同種の機能を有する信号線の電位を制御する駆動回路を構成する素子が表示領域内に設けられていればよい。ゲートドライバ１１，１１＿Ａ，１１＿Ｂ，１１＿１，１１＿２を構成する素子の少なくとも一部、又は、ＣＳドライバ８０を構成する素子の少なくとも一部、又は、ＥＬドライバ９３を構成する素子の少なくとも一部が表示領域内に設けられていればよい。
【産業上の利用可能性】
【０３７０】
本発明は、アクティブマトリクス基板を備えた表示装置として産業上の利用が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
2014069529.tif 000011
【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図３９Ｃ】
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【図３９Ｄ】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０Ａ】
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【図５０Ｂ】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５Ａ】
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【図５５Ｂ】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０Ａ】
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【図６０Ｂ】
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【図６０Ｃ】
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【図６１Ａ】
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【図６１Ｂ】
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【図６２】
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【図６３Ａ】
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【図６３Ｂ】
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【図６４Ａ】
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【図６４Ｂ】
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【図６４Ｃ】
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【図６５】
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【図６６】
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【図６７】
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【図６８Ａ】
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【図６８Ｂ】
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【図６９Ａ】
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【図６９Ｂ】
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【図６９Ｃ】
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【図６９Ｄ】
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【図６９Ｅ】
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【図７０】
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【図７１】
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【図７２】
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【図７３Ａ】
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【図７３Ｂ】
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【図７４】
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【図７５Ａ】
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【図７５Ｂ】
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【図７６Ａ】
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【図７６Ｂ】
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【図７７】
2014069529.tif 000120
【図７８Ａ】
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【図７８Ｂ】
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【図７８Ｃ】
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【図７９Ａ】
2014069529.tif 000124
【図７９Ｂ】
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【図８０】
2014069529.tif 000126
【図８１Ａ】
2014069529.tif 000127
【図８１Ｂ】
2014069529.tif 000128
【図８２Ａ】
2014069529.tif 000129
【図８２Ｂ】
2014069529.tif 000130
【図８３Ａ】
2014069529.tif 000131
【図８３Ｂ】
2014069529.tif 000132
【図８３Ｃ】
2014069529.tif 000133
【手続補正書】
【提出日】平成27年10月21日(2015.10.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のデータ線と、
前記複数のデータ線と交差し、少なくともゲート線を含む複数の配線と、
前記データ線と前記ゲート線とで規定される画素領域からなる表示領域に設けられ、前記表示領域の外側から制御信号が供給される複数の制御信号配線と、
前記複数の配線のうちの少なくとも一部のゲート線に接続されるとともに、前記複数の制御信号配線に接続され、前記複数の制御信号配線を介して供給される前記制御信号に応じて、選択電圧と非選択電圧の一方を印加することにより前記少なくとも一部のゲート線の電位を制御する駆動回路を備え、
前記駆動回路は、複数のスイッチング素子を含み、
前記複数のスイッチング素子の少なくとも一部が前記画素領域に形成され、
前記ゲート線の延伸方向は、前記制御信号配線の延伸方向と異なっている、アクティブマトリクス基板。
【請求項２】
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子と、前記画素電極との間に導電膜からなるシールド層が形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極をさらに備え、
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子は、前記画素電極と重ならない位置に形成されている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
前記駆動回路のスイッチング素子が形成されていない画素領域に、前記駆動回路のスイッチング素子が形成されている前記画素領域の開口率と略同等となるように調整用配線がさらに設けられている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
前記ゲート線が形成されているゲート配線層と前記データ線が形成されているデータ配線層との間に形成された第１の絶縁層と、
前記第１の絶縁層より大きい厚みを有して前記データ配線層の上層に形成され、前記データ配線層まで貫通するコンタクトホールを有する第２の絶縁層と、
前記コンタクトホールに形成された導電層と、を備え、
前記制御信号配線は、前記画素領域において、前記データ線と略平行となるように前記データ配線層に形成され、前記ゲート線と重なる部分において不連続であり、不連続部分において、前記第２の絶縁層の前記コンタクトホールにおける前記導電層を介して接続されている、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記制御信号配線は、前記制御信号配線の少なくとも一部が、前記画素領域における２つの前記データ線からの距離が略同じとなる位置において、前記データ線と略平行となるように配置されている、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
前記画素領域に、前記データ線と前記ゲート線とに接続された画素スイッチング素子をさらに備え、
前記画素スイッチング素子のゲート端子が接続されている前記ゲート線の位置から前記データ線と前記ゲート線との交差位置までの前記ゲート線の部分と、前記ゲート端子が接続されていない側の前記データ線と前記ゲート線との交差近傍とにおける前記ゲート線の部分とにおいて、前記ゲート線の最大幅より狭い幅の部分を有する、請求項１から６のいずれか一項に記載のアクティブマトリクス基板。
【請求項８】
前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線の延伸方向における幅は、他の画素領域における前記幅より大きい、請求項１から７のいずれか一項に記載のアクティブマトリクス基板。
【請求項９】
前記画素領域において、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極に接続された補助容量電極とを有し、
前記表示領域の外側において前記補助容量電極と接続され、前記補助容量電極に所定の電位を供給する補助容量配線と、
前記画素領域において前記補助容量電極と接続されるとともに、前記補助容量配線と接続された低インピーダンス配線と、を備える、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
【請求項１０】
前記ゲート線の各々に対して、複数の前記駆動回路が設けられている、請求項１から９のいずれか一項に記載のアクティブマトリクス基板。
【請求項１１】
前記表示領域は、前記ゲート線の配列方向に沿って複数の分割領域に分割され、
前記複数の分割領域の各々に配置されている前記ゲート線に対して設けられた前記駆動回路は、前記分割領域ごとに定められた周波数で、前記ゲート線に選択電圧と非選択電圧との一方を印加する、請求項１から１０のいずれか一項に記載のアクティブマトリクス基板。
【請求項１２】
前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、
前記表示領域の外側に設けられ、前記複数の制御信号配線に前記制御信号を供給する第２端子部とを、備え、
前記複数のゲート線は、Ｎ本（Ｎは自然数）であり、
前記ゲート線ごとに、第１〜第Ｍ（Ｍは自然数、Ｍ≧２）のＭ個の前記駆動回路が設けられ、
ｎ行目（１≦ｎ≦Ｎ）の前記ゲート線に対して設けられた前記Ｍ個の駆動回路は、第１の駆動回路から第Ｍの駆動回路の順に前記ｎ行目のゲート線に選択電圧を印加し、前記Ｍ個の駆動回路のうち、第２の駆動回路から前記第Ｍの駆動回路は、直前の駆動回路がｎ＋１行目の前記ゲート線に前記選択電圧を印加するタイミングで、前記ｎ行目のゲート線に前記選択電圧を印加し、
前記第１端子部は、前記第Ｍの駆動回路によって前記ｎ行目のゲート線に選択電圧が印加されるタイミングで、前記ｎ行目のゲート線と前記データ線とで規定される前記画素領域に書き込むべき画像のデータ信号を前記データ線に供給する、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１３】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線とを含み、
一の前記副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を備え、
他の副画素領域に、前記サブゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記一の副画素領域における前記画素電極との間に接続されたキャパシタとを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記制御信号に応じて、前記サブゲート線に選択電圧と非選択電圧との一方を印加するサブゲート線駆動部を含み、
一水平期間において、前記ゲート線に選択電圧が印加された後、前記サブゲート線駆動部が前記サブゲート線に選択電圧を印加する、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板
【請求項１４】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線と、補助容量配線とを含み、
前記複数の副画素領域に、前記ゲート線と前記データ線とに接続された画素電極を各々備え、
一の前記副画素領域に、前記補助容量配線と接続された補助容量と、前記サブゲート線に接続されたゲート端子と、前記一の副画素領域における前記画素電極に接続されたソース端子と、前記補助容量に接続されたドレイン端子とを有するスイッチング素子とを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記サブゲート線に選択電圧と非選択電圧の一方を印加するサブゲート線駆動部を含み、
前記サブゲート線駆動部は、前記ゲート線に選択電圧が印加された後、前記制御信号に応じて、前記サブゲート線に選択電圧を印加する、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１５】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、第１補助容量配線及び第２補助容量配線とを含み、
前記複数の副画素領域は、前記ゲート線と前記データ線とに接続された画素電極を各々備え、
一の前記副画素領域に、前記一の副画素領域における前記画素電極と前記第１補助容量配線とに接続された第１補助容量を備え、
他の副画素領域に、前記他の副画素領域における前記画素電極と前記第２補助容量配線とに接続された第２補助容量を備え、
前記駆動回路は、前記表示領域に形成され、前記第１補助容量配線と前記第２補助容量配線の電位を制御する補助容量線制御素子を含み、
前記補助容量線制御素子は、前記ゲート線に選択電圧が印加された後、前記第１補助容量配線と前記第２補助容量配線の電位が逆位相となるように、前記第１補助容量配線と前記第２補助容量配線に電圧を印加する、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１６】
前記配線は、前記ゲート線と、補助容量配線とを含み、
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記補助容量配線とに接続された補助容量とを備え、
前記駆動回路は、前記補助容量配線ごとに設けられた補助容量配線駆動部を含み、
前記補助容量配線駆動部は、前記制御信号に応じて、前記データ線の電圧と同じ極性の電圧を前記補助容量配線に印加する、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１７】
前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている、請求項１から１０、及び１３から１６のいずれか一項に記載のアクティブマトリクス基板。
【請求項１８】
前記画素領域は、複数の色のうちのいずれかの色に対応し、
前記制御信号配線は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、請求項１から１７のいずれか一項に記載のアクティブマトリクス基板。
【請求項１９】
前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線及び前記データ線の少なくとも一方の延伸方向における幅は、他の画素領域における前記幅より大きい、請求項１から１８のいずれか一項に記載のアクティブマトリクス基板。
【請求項２０】
前記配線は、前記ゲート線と、共通電極線とを含み、
前記画素領域に、前記ゲート線と前記データ線とに接続された画素電極と、前記画素電極と前記共通電極線とに接続された補助容量とを有し、
前記駆動回路は、前記スイッチング素子が形成されていない画素領域において前記共通電極線ごとに設けられた共通電極駆動部を含み、
前記共通電極駆動部は、前記制御信号に応じて、前記データ線の電位と逆極性となるように前記共通電極線に電圧を印加する、請求項１から１２、１７から１９のいずれか一項に記載のアクティブマトリクス基板。
【請求項２１】
前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、
前記表示領域の外側に設けられ、前記複数の制御信号配線に前記制御信号を供給する第２端子部とを、備え、
前記第１端子部及び前記第２端子部は、前記表示領域において前記ゲート線と平行な一辺の外側に設けられている、請求項１から２０のいずれか一項に記載のアクティブマトリクス基板。
【請求項２２】
前記配線は、前記ゲート線と、発光制御線とを含み、
前記画素領域に、発光素子と、前記データ線と前記ゲート線とに接続された電気回路と、前記発光制御線と接続されたゲート端子と、前記電気回路と接続されたソース端子と、前記発光素子と接続されたドレイン端子とを有する発光制御スイッチング素子とを有し、
前記駆動回路は、前記発光制御線ごとに設けられ、前記制御信号に応じて、前記発光制御線の電位を制御する発光制御線駆動部を含む、請求項１から３、７から１１、及び１７から２１のいずれか一項に記載のアクティブマトリクス基板。
【請求項２３】
請求項１から１９、及び２１のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタと対向電極とを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２４】
請求項２０又は２１に記載のアクティブマトリクス基板と、
カラーフィルタを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２５】
前記アクティブマトリクス基板において、前記駆動回路の少なくとも一部の素子は、前記画素領域における前記液晶層の配向状態に応じて発生する暗線領域に配置される、請求項２３又は２４に記載の表示パネル。
【請求項２６】
請求項２３から２５のいずれか一項に記載の表示パネルと、
前記表示パネルを収納する筐体と、を備え、
前記筐体は、前記表示パネルの額縁領域の一部と表示領域の一部とに重なる位置に設けられ観察者側の表面が曲面形状を有するレンズ部を含む第１カバー部と、前記表示パネルの側面を少なくとも覆う第２カバー部とを有する、表示装置。
【手続補正書】
【提出日】平成28年3月22日(2016.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のデータ線と、
前記複数のデータ線と交差し、少なくともゲート線を含む複数の配線と、
前記データ線と前記ゲート線とで規定される画素領域からなる表示領域に設けられ、前記表示領域の外側から制御信号が供給される複数の制御信号配線と、
複数のスイッチング素子を含む駆動回路であって、前記複数の配線のうちの少なくとも一部のゲート線に接続されるとともに、前記複数の制御信号配線に前記複数のスイッチング素子が接続され、前記複数の制御信号配線を介して供給される前記制御信号に応じて前記複数のスイッチング素子が動作することにより、前記少なくとも一部のゲート線へ選択電圧と非選択電圧の一方の電位を印加する駆動回路を備え、
前記複数のスイッチング素子の少なくとも一部が前記画素領域に形成され、
前記画素領域に、画素電極をさらに備え、
前記複数の制御信号配線において前記画素電極と重なる位置に形成されている部分と、前記画素電極との間に、導電膜からなるシールド層が形成されている、
アクティブマトリクス基板。
【請求項２】
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子と、前記画素電極との間にも、前記シールド層が形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記駆動回路のスイッチング素子であって、前記画素領域に形成されているスイッチング素子は、前記画素電極と重ならない位置に形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記駆動回路のスイッチング素子が形成されていない画素領域に、前記駆動回路のスイッチング素子が形成されている前記画素領域の開口率と略同等となるように調整用配線がさらに設けられている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
前記ゲート線が形成されているゲート配線層と前記データ線が形成されているデータ配線層との間に形成された第１の絶縁層と、
前記第１の絶縁層より大きい厚みを有して前記データ配線層の上層に形成され、前記データ配線層まで貫通するコンタクトホールを有する第２の絶縁層と、
前記コンタクトホールに形成された導電層と、を備え、
前記制御信号配線は、前記画素領域において、前記データ線と略平行となるように前記データ配線層に形成され、前記ゲート線と重なる部分において不連続であり、不連続部分において、前記第２の絶縁層の前記コンタクトホールにおける前記導電層を介して接続されている、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記制御信号配線は、前記制御信号配線の少なくとも一部が、前記画素領域における２つの前記データ線からの距離が略同じとなる位置において、前記データ線と略平行となるように配置されている、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
前記画素領域に、前記データ線と前記ゲート線とに接続された画素スイッチング素子をさらに備え、
前記画素スイッチング素子のゲート端子が接続されている前記ゲート線の位置から前記データ線と前記ゲート線との交差位置までの前記ゲート線の部分と、前記ゲート端子が接続されていない側の前記データ線と前記ゲート線との交差近傍とにおける前記ゲート線の部分とにおいて、前記ゲート線の最大幅より狭い幅の部分を有する、請求項１から６のいずれか一項に記載のアクティブマトリクス基板。
【請求項８】
前記駆動回路のスイッチング素子が形成されている前記画素領域において、前記ゲート線及び前記データ線の少なくとも一方の延伸方向における当該画素領域の幅は、他の画素領域における前記幅より大きい、請求項１から７のいずれか一項に記載のアクティブマトリクス基板。
【請求項９】
前記画素領域において、補助容量電極をさらに有し、
前記表示領域の外側において前記補助容量電極と接続され、前記補助容量電極に所定の電位を供給する外周補助容量配線と、
前記画素領域において前記補助容量電極と接続されるとともに、前記外周補助容量配線と接続された低インピーダンス配線と、を備える、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
【請求項１０】
前記ゲート線の各々に対して、複数の前記駆動回路が設けられている、請求項１から９のいずれか一項に記載のアクティブマトリクス基板。
【請求項１１】
前記表示領域は、前記ゲート線の配列方向に沿って複数の分割領域に分割され、
前記複数の分割領域の各々に配置されている前記ゲート線に対して設けられた前記駆動回路は、前記分割領域ごとに定められた周波数で、前記ゲート線に選択電圧と非選択電圧との一方を印加する、請求項１から１０のいずれか一項に記載のアクティブマトリクス基板。
【請求項１２】
前記画素領域は、複数の色のうちのいずれかの色に対応し、
前記制御信号配線は、前記複数の色のうち一の色に対応する前記画素領域に形成されている、請求項１から１１のいずれか一項に記載のアクティブマトリクス基板。
【請求項１３】
前記表示領域の外側に設けられ、前記複数のデータ線にデータ信号を供給する第１端子部と、
前記表示領域の外側に設けられ、前記複数の制御信号配線に前記制御信号を供給する第２端子部とを、備え、
前記第１端子部及び前記第２端子部は、前記表示領域において前記ゲート線と平行な一辺の外側に設けられている、請求項１から１２のいずれか一項に記載のアクティブマトリクス基板。
【請求項１４】
前記複数のゲート線は、Ｎ本（Ｎは自然数）であり、
前記ゲート線ごとに、第１〜第Ｍ（Ｍは自然数、Ｍ≧２）のＭ個の前記駆動回路が設けられ、
ｎ行目（１≦ｎ≦Ｎ）の前記ゲート線に対して設けられた前記Ｍ個の駆動回路は、第１の駆動回路から第Ｍの駆動回路の順に前記ｎ行目のゲート線に選択電圧を印加し、前記Ｍ個の駆動回路のうち、第２の駆動回路から前記第Ｍの駆動回路は、直前の駆動回路がｎ＋１行目の前記ゲート線に前記選択電圧を印加するタイミングで、前記ｎ行目のゲート線に前記選択電圧を印加し、
前記第Ｍの駆動回路によって前記ｎ行目のゲート線に選択電圧が印加されるタイミングで、前記ｎ行目のゲート線と前記データ線とで規定される前記画素領域に書き込むべき画像のデータ信号が前記データ線に供給される、請求項１から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１５】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線とを含み、
一の前記副画素領域に、前記ゲート線と前記データ線とで駆動される副画素電極を備え、
他の副画素領域に、前記サブゲート線と前記データ線とで駆動される副画素電極と、前記副画素電極と前記一の副画素領域における前記副画素電極との間に接続されたキャパシタとを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記制御信号に応じて、前記サブゲート線に選択電圧と非選択電圧との一方を印加するサブゲート線駆動部を含み、
一水平期間において、前記ゲート線に選択電圧が印加された後、前記サブゲート線駆動部が前記サブゲート線に選択電圧を印加する、請求項１から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１６】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、サブゲート線と、補助容量配線とを含み、
前記複数の副画素領域に、前記ゲート線と前記データ線とで駆動される副画素電極を各々備え、
一の前記副画素領域に、前記補助容量配線と接続された補助容量と、前記サブゲート線に接続されたゲート端子と、前記一の副画素領域における前記副画素電極に接続されたソース端子と、前記補助容量に接続されたドレイン端子とを有する副画素スイッチング素子とを備え、
前記駆動回路は、前記スイッチング素子が配置されていない画素領域において前記サブゲート線ごとに設けられ、前記サブゲート線に選択電圧と非選択電圧の一方を印加するサブゲート線駆動部を含み、
前記サブゲート線駆動部は、前記ゲート線に選択電圧が印加された後、前記制御信号に応じて、前記サブゲート線に選択電圧を印加する、請求項１から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１７】
前記画素領域は、複数の副画素領域で構成され、
前記配線は、前記ゲート線と、第１補助容量配線及び第２補助容量配線とを含み、
前記複数の副画素領域は、前記ゲート線と前記データ線とで駆動される副画素電極を各々備え、
一の前記副画素領域に、前記一の副画素領域における前記副画素電極と前記第１補助容量配線とに接続された第１補助容量を備え、
他の副画素領域に、前記他の副画素領域における前記副画素電極と前記第２補助容量配線とに接続された第２補助容量を備え、
前記駆動回路は、前記表示領域に形成され、前記第１補助容量配線と前記第２補助容量配線の電位を制御する補助容量線制御素子を含み、
前記補助容量線制御素子は、前記ゲート線に選択電圧が印加された後、前記第１補助容量配線と前記第２補助容量配線の電位が逆位相となるように、前記第１補助容量配線と前記第２補助容量配線に電圧を印加する、請求項１から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１８】
前記配線は、前記ゲート線と、補助容量配線とを含み、
前記画素領域に、前記画素電極と前記補助容量配線とに接続された補助容量とを備え、
前記駆動回路は、前記補助容量配線ごとに設けられた補助容量配線駆動部を含み、
前記補助容量配線駆動部は、前記制御信号に応じて、前記データ線の電圧と同じ極性の電圧を前記補助容量配線に印加する、請求項１から１３のいずれか一項に記載のアクティブマトリクス基板。
【請求項１９】
前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている、請求項１から１０、１３、及び、１５から１８のいずれか一項に記載のアクティブマトリクス基板。
【請求項２０】
前記配線は、前記ゲート線と、共通電極線とを含み、
前記画素領域に、前記画素電極と前記共通電極線とに接続された補助容量とを有し、
前記駆動回路は、前記スイッチング素子が形成されていない画素領域において前記共通電極線ごとに設けられた共通電極駆動部を含み、
前記共通電極駆動部は、前記制御信号に応じて、前記データ線の電位と逆極性となるように前記共通電極線に電圧を印加する、請求項１から１４のいずれか一項に記載のアクティブマトリクス基板。
【請求項２１】
前記駆動回路は、前記表示領域の前記ゲート線の延伸方向におけるＫ個（Ｋは自然数、Ｋ≧２）の領域において、前記領域間で互いに異なる、Ｋ行ごとの前記ゲート線に対して設けられている、請求項２０に記載のアクティブマトリクス基板。
【請求項２２】
請求項１から１９のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタと対向電極とを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２３】
請求項１から１４、および、１９から２１のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタを備える対向基板と、
前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【請求項２４】
前記アクティブマトリクス基板において、前記駆動回路の素子および配線の少なくとも一部は、前記画素領域における前記液晶層の配向状態に応じて発生する暗線領域に配置される、請求項２２又は２３に記載の表示パネル。
【請求項２５】
請求項２２から２４のいずれか一項に記載の表示パネルと、
前記表示パネルを収納する筐体と、を備え、
前記筐体は、前記表示パネルの額縁領域の一部と表示領域の一部とに重なる位置に設けられ観察者側の表面が曲面形状を有するレンズ部を含む第１カバー部と、前記表示パネルの側面を少なくとも覆う第２カバー部とを有する、表示装置。
【国際調査報告】
2014069529.tif 000134
2014069529.tif 000135
2014069529.tif 000136
2014069529.tif 000137