(57)【要約】  本開示の固体撮像装置は、画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、信号処理部から転送される画素データを保持するメモリ部と、メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える。
2014007004.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える固体撮像装置。
【請求項２】
制御部は、電流源の動作及びＡＤ変換器の動作を垂直同期信号の単位で停止する請求項１に記載の固体撮像装置。
【請求項３】
信号処理部、メモリ部、データ処理部、及び、制御部は、画素アレイ部が形成されたチップと異なる少なくとも１つのチップに形成され、
画素アレイ部が形成されたチップと他の少なくとも１つのチップとが積層された構造となっている請求項１に記載の固体撮像装置。
【請求項４】
制御部は、画素アレイ部が形成されたチップ側の回路と、他の少なくとも１つのチップ側の回路とを同期をとりつつ制御する請求項３に記載の固体撮像装置。
【請求項５】
信号処理部は、画素アレイ部の各画素から画素行毎に読み出されるアナログ画素信号に対して、画素列の単位で並列に信号処理を行う請求項１に記載の固体撮像装置。
【請求項６】
信号処理部は、
ＡＤ変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する請求項５に記載の固体撮像装置。
【請求項７】
信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送する請求項６に記載の固体撮像装置。
【請求項８】
信号処理部は、
ＡＤ変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データを圧縮するデータ圧縮部と、
データ圧縮部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する請求項５に記載の固体撮像装置。
【請求項９】
信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送する請求項８に記載の固体撮像装置。
【請求項１０】
信号処理部は、ＡＤ変換器を２つ以上有し、これら２つ以上のＡＤ変換器において並列的にデジタル化の信号処理を行う請求項５に記載の固体撮像装置。
【請求項１１】
２つ以上のＡＤ変換器は、画素アレイ部の信号線の伸長方向の両側に分けて配置されている請求項１０に記載の固体撮像装置。
【請求項１２】
信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数の画素を単位とし、当該単位毎に設けられており、
信号処理部は、画素アレイ部の各画素から所定数の画素の単位毎に読み出されるアナログ画素信号に対して、当該単位で並列に信号処理を行う請求項１に記載の固体撮像装置。
【請求項１３】
信号処理部は、所定数の画素の単位毎に読み出されるアナログ画素信号を、当該単位内の複数の画素について所定の順番で信号処理を行う請求項１２に記載の固体撮像装置。
【請求項１４】
データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定したアドレスの画素データを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部から画素データを読み出す請求項１に記載の固体撮像装置。
【請求項１５】
データ処理部は、露光期間中にメモリ部から画素データを読み出す請求項１に記載の固体撮像装置。
【請求項１６】
制御部は、信号線に接続されている電流源の動作を停止する際に、信号線と電流源との間の電流パスを遮断する請求項１に記載の固体撮像装置。
【請求項１７】
制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える請求項１６に記載の固体撮像装置。
【請求項１８】
画素アレイ部が形成されたチップを含む複数のチップが積層されて成り、
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部、
信号処理部から転送される画素データを保持するメモリ部、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部、及び、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部が、
画素アレイ部が形成されたチップと異なる少なくとも１つのチップに形成されている固体撮像装置。
【請求項１９】
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する駆動を行う固体撮像装置の駆動方法。
【請求項２０】
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及び固体撮像装置の駆動方法、並びに、電子機器に関する。
【背景技術】
【０００２】
近年、固体撮像装置、特に、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサは、低消費電力、高速性の優位性を活かし、携帯電話機、デジタルスチルカメラ、一眼レフカメラ、カムコーダ、監視用カメラ等の電子機器に広く搭載されるようになってきている。また、最近では、画像処理などの機能回路ブロックについても、画素アレイ部（画素部）と一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。【０００３】
従来、ＣＭＯＳイメージセンサにおける、画素アレイ部の各画素からの信号の読み出し方法として、画素から読み出したアナログ画素信号をデジタル化する信号処理部の後段に不揮発メモリを設け、当該不揮発メモリを用いて高速読み出しを実現する技術がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６４４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来技術では、不揮発メモリに画素データを保存した後、不揮発メモリから画素データを出力する（読み出す）データ出力部を、不揮発メモリへの画素データの転送速度よりも遅い低速動作させることによって低消費電力化を図っている。しかし、当該従来技術では、データ出力部の低速動作のみによって低消費電力化を図っているために消費電力の低減効果は小さい。【０００６】
そこで、本開示は、画素データの読み出しをより低消費電力にて高速に実現可能な固体撮像装置及び固体撮像装置の駆動方法、並びに、当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示の固体撮像装置は、
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える固体撮像装置である。【０００８】
また、上記の目的を達成するための本開示の固体撮像装置の駆動方法は、
画素アレイ部の各画素から信号線に読み出される画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する駆動を行う固体撮像装置の駆動方法である。【０００９】
信号処理部からフレームレートよりも速い第１速度で画素データをメモリ部へ転送（所謂、高速転送）することで、フレームレートよりも速い高速読み出しを実現できる。また、メモリ部から第１速度よりも遅い第２速度での画素データの読み出し（所謂、低速読み出し）を行うことで、動作速度が遅くなった分だけ低消費電力化を実現できる。加えて、メモリ部からの画素データの読み出しの際に、電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する、所謂、間欠駆動を行うことで、その停止期間で電流源及びＡＤ変換器が本来消費する分だけ電力を削減できるため、更なる低消費電力化を図ることができる。
【発明の効果】
【００１０】
本開示によれば、メモリ部を用い、当該メモリ部に対する高速転送、及び、間欠駆動による低速読み出しを行うことで、画素データの高速読み出しをより低消費電力にて実現できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本開示の実施形態に係る固体撮像装置の構成例を示す概略斜視図である。
【図２】図２は、第１実施形態に係る固体撮像装置における第１チップ側の回路及び第２チップ側の回路の具体的な構成を示す回路図である。
【図３】図３は、第１実施形態に係る固体撮像装置における信号処理部の具体的な構成の一例を示すブロック図である。
【図４】図４は、第１実施形態に係る固体撮像装置の回路動作を説明するためのタイミングチャートである。
【図５】図５は、電流源の動作を停止する際に、信号線と電流源との間の電流パスを遮断（カット）するための回路構成の一例を示す回路図である。
【図６】図６は、データラッチ部からメモリ部へデータを保存し、メモリ部からデータを出力する動作について説明するためのブロック図である。
【図７】図７は、第１実施形態に係る固体撮像装置における信号処理部の具体的な構成の他の例を示すブロック図である。
【図８】図８は、ＡＤ変換器及びそれに伴う回路部分を２系統設ける構成を採る場合の積層チップのレイアウト例を示すレイアウト図である。
【図９】図９は、ＡＤ変換器及びそれに伴う回路部分を４系統設ける構成を採る場合の積層チップのレイアウト例１を示すレイアウト図である。
【図１０】図１０は、ＡＤ変換器及びそれに伴う回路部分を４系統設ける構成を採る場合の積層チップのレイアウト例２を示すレイアウト図である。
【図１１】図１１は、第２実施形態に係る固体撮像装置における第１チップ側の回路の具体的な構成を示す回路図である。
【図１２】図１２は、第２実施形態に係る固体撮像装置における第２チップ側の回路の具体的な構成を示す回路図である。
【図１３】図１３は、第２実施形態に係る固体撮像装置の回路動作を説明するためのタイミングチャートである。
【図１４】図１４は、第２実施形態に係る固体撮像装置における積層チップのレイアウト例を示すレイアウト図である。
【図１５】図１５は、第３実施形態に係る固体撮像装置における第１チップ側の回路の具体的な構成を示す回路図である。
【図１６】図１６は、第３実施形態に係る固体撮像装置における第２チップ側の回路の具体的な構成を示す回路図である。
【図１７】図１７は、第３実施形態に係る固体撮像装置における積層チップのレイアウトの一例を示すレイアウト図である。
【図１８】図１８は、第３実施形態に係る固体撮像装置における積層チップのレイアウトの別の例を示すレイアウト図である。
【図１９】図１９は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像装置及び固体撮像装置の駆動方法、並びに、電子機器、全般に関する説明
２．第１実施形態に係る固体撮像装置（列並列ＡＤ変換方式の例）
２−１．システム構成
２−２．回路構成
２−３．回路動作
２−４．積層チップのレイアウト
２−５．第１実施形態の作用、効果
３．第２実施形態に係る固体撮像装置（画素並列ＡＤ変換方式の例）
３−１．システム構成
３−２．回路構成
３−３．回路動作
３−４．積層チップのレイアウト
３−５．第２実施形態の作用、効果
４．第３実施形態に係る固体撮像装置（画素並列ＡＤ変換方式の別の例）
４−１．システム構成
４−２．回路構成
４−３．回路動作
４−４．積層チップのレイアウト
４−５．第２実施形態の作用、効果
５．他の構成例
６．電子機器（撮像装置の例）
７．本開示の構成
【００１３】
＜１．本開示の固体撮像装置及び固体撮像装置の駆動方法、並びに、電子機器、全般に関する説明＞
本開示の固体撮像装置は、画素アレイ部に加えて、信号処理部、メモリ部、データ処理部、及び、制御部を備える構成となっている。画素アレイ部は、光電変換素子を含む単位画素（以下、単に「画素」と記述する場合もある）が行列状（マトリクス状）に２次元配置されて成る。すなわち、本開示の固体撮像装置は、画素の信号を、１つの画素単位、複数の画素単位、または、１つあるいは複数の行（ライン）単位で読み出すことが可能なＸ−Ｙアドレス型の固体撮像装置である。Ｘ−Ｙアドレス型の固体撮像装置の代表的なものとして、ＣＭＯＳイメージセンサを例示することができる。
【００１４】
この画素アレイ部において、行列状の画素配列に対して画素行毎に制御線（行制御線）が配線され、画素列毎に信号線（列信号線／垂直信号線）が配線されている。信号線の各々には電流源が接続された構成とすることができる。そして、この信号線に対して、画素アレイ部の各画素から信号（アナログ画素信号）が読み出される。この読み出しについては、例えば、１画素または１ライン（１行）を単位として露光を行うローリングシャッタの下で行う構成とすることができる。このローリングシャッタ下での読み出しを、ローリング読み出しと呼ぶ場合がある。
【００１５】
信号処理部については、画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ（アナログ−デジタル）変換器を含んでおり、ＡＤ変換した画像データを、フレームレート（１秒間当たりに撮像できる画像数）よりも速い速度（第１速度）でメモリ部へ転送する構成とすることができる。このように、フレームレートよりも速い第１速度でメモリ部へ画素データを転送（高速転送）することで、フレームレートよりも速い高速読み出しを実現できる。
【００１６】
メモリ部については、特に限定するものではない。メモリ部としては、不揮発性メモリであってもよいし、揮発性メモリであってもよい。データ処理部については、メモリ部から画素データを第１速度、即ち、信号処理部の転送速度よりも遅い速度（第２速度）で読み出す構成とすることができる。このように、第１速度よりも遅い速度で画素データの読み出し（低速読み出し）を行うことで、動作速度が遅くなった分だけ低消費電力化を実現できる。
【００１７】
更に、制御部による制御の下に、メモリ部から画素データを読み出す際に、信号線の各々に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止しながら画素データを読み出す間欠駆動を行う構成とすることができる。このように、電流源の動作及びＡＤ変換器の動作をメモリ部から画素データを読み出す際に停止する間欠駆動を行うことで、その停止期間で電流源及びＡＤ変換器が本来消費する分だけ電力を削減できるため、更なる低消費電力化を図ることができる。
【００１８】
以上により、画素データの高速読み出しをより低消費電力にて行うことが可能な固体撮像装置を実現できる。かかる固体撮像装置、即ち、本開示の固体撮像装置は、携帯電話機等の撮像機能を備える携帯端末機器、デジタルスチルカメラ、一眼レフカメラ、カムコーダ、あるいは、監視用カメラ等の電子機器において、その撮像部（画像取込部）として用いることができる。
【００１９】
上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、メモリ部から画素データを読み出す際に、電流源の動作及びＡＤ変換器の動作を停止するに当たって、垂直同期信号の単位で停止する形態とすることができる。「垂直同期信号の単位で停止」ということは、「垂直同期信号に同期して停止」ということでもある。
【００２０】
また、上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、信号処理部、メモリ部、データ処理部、及び、制御部を、画素アレイ部が形成されたチップと異なる少なくとも１つのチップに形成し、画素アレイ部が形成されたチップと他の少なくとも１つのチップとを積層した構造（所謂、積層構造）とすることができる。このとき、制御部については、画素アレイ部が形成されたチップ側の回路と、他の少なくとも１つのチップ側の回路とを同期をとりつつ制御する構成とすることができる。
【００２１】
上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、信号処理部について、画素アレイ部の各画素から画素行毎に読み出されるアナログ画素信号に対して、画素列の単位で並列（列並列）に信号処理を行う構成とすることができる。
【００２２】
また、信号処理部について、データラッチ部及びパラレル−シリアル変換部を有し、ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する構成とすることができる。このとき、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送するようにするのが好ましい。ここで、データラッチ部は、ＡＤ変換器でデジタル化された画素データをラッチする。また、パラレル−シリアル変換部は、データラッチ部から出力される画素データをパラレルデータからシリアルデータに変換する。
【００２３】
あるいは又、信号処理部について、データラッチ部、データ圧縮部、及び、パラレル−シリアル変換部を有し、ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する構成とすることができる。このとき、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送するようにするのが好ましい。ここで、データ圧縮部は、データラッチ部から出力される画素データを圧縮する。また、パラレル−シリアル変換部は、データ圧縮部から出力される画素データをパラレルデータからシリアルデータに変換する。
【００２４】
また、上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、信号処理部について、ＡＤ変換器を２つ以上有し、これら２つ以上のＡＤ変換器において並列的にデジタル化の信号処理を行う構成とすることができる。このとき、２つ以上のＡＤ変換器については、画素アレイ部の信号線の伸長方向の両側に分けて配置するのが好ましい。
【００２５】
また、上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、信号線に接続されている電流源、信号処理部、及び、メモリ部について、所定数の画素を単位とし、当該単位毎に設ける構成とすることができる。このとき、信号処理部について、画素アレイ部の各画素から所定数の画素の単位毎に読み出される画素信号に対して、当該単位で並列（画素並列）に信号処理を行う、好ましくは、当該単位内の複数の画素について所定の順番で信号処理を行うようにする形態とすることができる。
【００２６】
また、上述した好ましい構成を含む本開示の本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、データ処理部については、メモリ部に対して列アドレスを指定するデコーダと、指定したアドレスの画素データを読み出すセンスアンプとを有する構成とすることができる。その際、センスアンプ及びデコーダを通してメモリ部から画素データを読み出すようにすることができる。
【００２７】
また、上述した好ましい構成を含む本開示の本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、データ処理部について、露光期間中にメモリ部から画素データを読み出す構成とすることができる。
【００２８】
また、上述した好ましい構成を含む本開示の固体撮像装置及びその駆動方法、並びに、電子機器にあっては、制御部について、信号線に接続されている電流源を垂直同期信号の単位で停止する際に、信号線と電流源との電流パスをカットする構成とすることができる。このとき、好ましくは、信号線に固定電位を与えるようにするとよい。
【００２９】
＜２．第１実施形態に係る固体撮像装置＞
図１は、本開示の第１実施形態に係る固体撮像装置の構成例を示す概略斜視図である。ここでは、第１実施形態に係る固体撮像装置として、ＣＭＯＳイメージセンサの場合を例に挙げて説明する。但し、ＣＭＯＳイメージセンサへの適用に限られるものではない。
【００３０】
［２−１．システム構成］
図１に示すように、第１実施形態に係る固体撮像装置１０Ａは、第１チップ（半導体基板）２０と第２チップ３０とを有し、第１チップ２０が上側のチップとし、第２チップ３０が下側のチップとして積層された構造（所謂、積層構造）となっている。
【００３１】
この積層構造において、上側の第１チップ２０は、光電変換素子を含む単位画素４０が行列状に２次元配置されて成る画素アレイ部（画素部）２１が形成された画素チップとなっている。第１チップ２０の周縁部には、外部との電気的接続を行うためのパッド部２２1及びパッド部２２2や、第２チップ３０との間での電気的接続を行うためのビア（ＶＩＡ）２３1及びビア２３2が設けられている。
【００３２】
ここでは、画素アレイ部２１を挟んで左右両側にパッド部２２1及びパッド部２２2を設ける構成としたが、左右の一方側に設ける構成を採ることも可能である。また、画素アレイ部２１を挟んで上下両側にビア２３1及びビア２３2を設ける構成としたが、上下の一方側に設ける構成を採ることも可能である。また、下側の第２チップ３０にパッド部を設けて第１チップ２０を開口し、第２チップ３０側のパッドへボンディングする構成や、第２チップ３０からＴＳＶ(Through silicon via)により基板実装する構成を採ることも可能である。
【００３３】
尚、画素アレイ部２１の各画素４０から得られる画素信号はアナログ信号であり、このアナログの画素信号は、第１チップ２０から第２チップ３０へビア２３1，２３2を通して伝送されることになる。
【００３４】
下側の第２チップ３０は、第１チップ２０上に形成された画素アレイ部２１の各画素４０を駆動する駆動部（図示せず）の他、信号処理部３１、メモリ部３２、データ処理部３３、及び、制御部３４などの周辺回路部が形成された回路チップとなっている。
【００３５】
信号処理部３１は、画素アレイ部２１の各画素４０から読み出されるアナログ画素信号に対して、デジタル化（ＡＤ変換）を含む所定の信号処理を行う。メモリ部３２は、信号処理部３１で所定の信号処理が施された画素データを格納する。データ処理部３３は、メモリ３２に格納された画素データを所定の順番に読み出し、チップ外に出力する処理を行う。
【００３６】
制御部３４は、例えばチップ外から与えられる水平同期信号ＸＨＳ、垂直同期信号ＸＶＳ、及び、マスタークロックＭＣＫ等の基準信号に基づいて、上記の駆動部や、信号処理部３１、メモリ部３２、及び、データ処理部３３の周辺回路部の各動作の制御を行う。このとき、制御部３４は、第１チップ２０側の回路（画素アレイ部２１）と、第２チップ３０側の回路（信号処理部３１、メモリ部３２、及び、データ処理部３３）とを同期をとりつつ制御することになる。
【００３７】
上述したように、第１チップ２０と第２チップ３０とが積層されて成る固体撮像装置１０Ａは、第１チップ２０として画素アレイ部３１を形成できるだけの大きさ（面積）のもので済むために、第１チップ２０のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、第１チップ２０には画素４０の作成に適したプロセスを、第２チップ３０には回路の作成に適したプロセスをそれぞれ適用できるため、固体撮像装置１０Ａの製造に当たって、プロセスの最適化を図ることができるメリットもある。
【００３８】
また、第１チップ２０側からアナログの画素信号を第２チップ３０側へ伝送する一方、アナログ・デジタル処理を行う回路部分を同一基板（第２チップ３０）内に構成し、第１チップ２０側の回路と第２チップ３０側の回路とを同期をとりつつ制御する構成により、高速処理を実現することができる。因みに、別チップ間で画素信号をデジタルデータとして伝送する構成を採る場合には、寄生容量などの影響によるクロック遅延が発生し、高速処理の妨げとなる。
【００３９】
［２−２．回路構成］
図２は、第１実施形態に係る固体撮像装置１０Ａにおける第１チップ２０側の回路及び第２チップ３０側の回路の具体的な構成を示す回路図である。先述したように、第１チップ２０側の回路と、第２チップ３０側の回路との電気的な接続は、図１に示すビア（ＶＩＡ）２３1，２３2を介して行われることになる。
【００４０】
（第１チップ側の回路構成）
先ず、第１チップ２０側の回路構成について図２を用いて説明する。第１チップ２０側には、単位画素２０が行列状に配置されて成る画素アレイ部２１の他に、第２チップ３０側から与えられるアドレス信号を基に、画素アレイ部２１の各画素４０を行単位で選択する行選択部２５が設けられている。尚、ここでは、行選択部２５を第１チップ２０側に設ける構成を採るとしたが、第２チップ３０側に設ける構成を採ることも可能である。
【００４１】
図２に示すように、単位画素４０は、光電変換素子として例えばフォトダイオード４１を有している。単位画素４０は、フォトダイオード４１に加えて、例えば、転送トランジスタ（転送ゲート）４２、リセットトランジスタ４３、増幅トランジスタ４４、及び、選択トランジスタ４５の４つのトランジスタを有している。
【００４２】
ここでは、４つのトランジスタ４２〜４５として、例えばＮチャネルのトランジスタを用いている。但し、ここで例示した転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、及び、選択トランジスタ４５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、必要に応じて、Ｐチャネルのトランジスタを用いる組み合わせとすることができる。
【００４３】
この単位画素４０に対して、当該画素４０を駆動する駆動信号である転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬが行選択部２５から適宜与えられる。すなわち、転送信号ＴＲＧが転送トランジスタ４２のゲート電極に、リセット信号ＲＳＴがリセットトランジスタ４３のゲート電極に、選択信号ＳＥＬが選択トランジスタ４５のゲート電極にそれぞれ印加される。
【００４４】
フォトダイオード４１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光（入射光）をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４２を介して増幅トランジスタ４４のゲート電極と電気的に接続されている。増幅トランジスタ４４のゲート電極と電気的に繋がったノード４６をＦＤ（フローティングディフュージョン／浮遊拡散領域）部と呼ぶ。
【００４５】
転送トランジスタ４２は、フォトダイオード４１のカソード電極とＦＤ部４６との間に接続されている。転送トランジスタ４２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送信号ＴＲＧが行選択部２５から与えられる。この転送信号ＴＲＧに応答して、転送トランジスタ４２が導通状態となり、フォトダイオード４１で光電変換された光電荷をＦＤ部４６に転送する。
【００４６】
リセットトランジスタ４３は、ドレイン電極が画素電源ＶDDに、ソース電極がＦＤ部４６にそれぞれ接続されている。リセットトランジスタ４３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行選択部２５から与えられる。このリセット信号ＲＳＴに応答して、リセットトランジスタ４３が導通状態となり、ＦＤ部４６の電荷を画素電源ＶDDに捨てることによって当該ＦＤ部４６をリセットする。
【００４７】
増幅トランジスタ４４は、ゲート電極がＦＤ部４６に、ドレイン電極が画素電源ＶDDにそれぞれ接続されている。そして、増幅トランジスタ４４は、リセットトランジスタ４３によってリセットされた後のＦＤ部４６の電位をリセット信号（リセットレベル）Ｖresetとして出力する。増幅トランジスタ４４はさらに、転送トランジスタ４２によって信号電荷が転送された後のＦＤ部４６の電位を光蓄積信号（信号レベル）Ｖsigとして出力する。
【００４８】
選択トランジスタ４５は、例えば、ドレイン電極が増幅トランジスタ４４のソース電極に、ソース電極が信号線２６にそれぞれ接続されている。選択トランジスタ４５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行選択部２５から与えられる。この選択信号ＳＥＬに応答して、選択トランジスタ４５が導通状態となり、単位画素４０を選択状態として増幅トランジスタ４４から出力される信号を信号線２６に読み出す。
【００４９】
上述したことから明らかなように、単位画素４０からは、リセット後のＦＤ部４６の電位がリセットレベルＶresetとして、次いで、信号電荷の転送後のＦＤ部４６の電位が信号レベルＶsigとして順に信号線２６に読み出されることになる。因みに、信号レベルＶsigには、リセットレベルＶresetの成分も含まれる。
【００５０】
尚、ここでは、選択トランジスタ４５について、増幅トランジスタ４４のソース電極と信号線２６との間に接続する回路構成としたが、画素電源ＶDDと増幅トランジスタ４４のドレイン電極との間に接続する回路構成を採ることも可能である。
【００５１】
また、単位画素４０としては、上記の４つのトランジスタから成る画素構成のものに限られるものではない。例えば、増幅トランジスタ４４に選択トランジスタ４５の機能を持たせた３つのトランジスタから成る画素構成や、複数の光電変換素子間（画素間）で、ＦＤ部４６以降のトランジスタを共用する画素構成などであっても良く、その画素回路の構成は問わない。
【００５２】
（第２チップ側の回路構成）
次に、第２チップ３０側の回路構成について図２を用いて説明する。第２チップ３０側には、先述した信号処理部３１、メモリ部３２、データ処理部３３、及び、制御部３４の他に、電流源３５、デコーダ３６、行デコーダ３７、及び、インターフェース（ＩＦ）部３８などが設けられている。
【００５３】
電流源３５は、画素アレイ部２１の各画素４０から画素列毎に信号が読み出される信号線２６の各々に接続されている。電流源３５は、例えば、信号線２６にある一定の電流を供給するように、ゲート電位が一定電位にバイアスされたＭＯＳトランジスタから成る、所謂、負荷ＭＯＳ回路の構成となっている。この負荷ＭＯＳ回路から成る電流源３５は、選択行の単位画素４０の増幅トランジスタ４４に定電流を供給することにより、当該増幅トランジスタ４４をソースフォロアとして動作させる。
【００５４】
デコーダ３６は、制御部３４による制御の下に、画素アレイ部３１の各画素４０を行単位で選択する際に、その選択行のアドレスを指定するアドレス信号を行選択部２５に対して与える。行デコーダ３７は、制御部３４による制御の下に、メモリ部３２に画素データを書き込んだり、メモリ部３２から画素データを読み出したりする際の行アドレスを指定する。
【００５５】
信号処理部３１は、少なくとも、画素アレイ部２１の各画素４０から信号線２６を通して読み出されるアナログ画素信号をデジタル化（ＡＤ変換）するＡＤ変換器５１を有し、当該アナログ画素信号に対して画素列の単位で並列に信号処理（列並列ＡＤ）を行う構成となっている。
【００５６】
信号処理部３１は更に、ＡＤ変換器５１でのＡＤ変換の際に用いる参照電圧を生成する参照電圧生成部５２を有する。参照電圧生成部５２は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧を生成する。参照電圧生成部５２については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
【００５７】
ＡＤ変換器５１は、例えば、画素アレイ部２１の画素列毎に、即ち、信号線２６毎に設けられている。すなわち、ＡＤ変換器５１は、画素アレイ部２１の画素列の数だけ配置されて成る、所謂、列並列ＡＤ変換器となっている。そして、ＡＤ変換器５１は、例えば、画素信号のレベルの大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、当該パルス信号のパルス幅の期間の長さを計測することによってＡＤ変換の処理を行う。
【００５８】
より具体的には、図２に示すように、ＡＤ変換器５１は、比較器（ＣＯＭＰ）５１１及びカウンタ５１２を少なくとも有する構成となっている。比較器５１１は、画素アレイ部２１の各画素４０から信号線２６を通して読み出されるアナログ画素信号（先述した信号レベルＶsig及びリセットレベルＶreset）を比較入力とし、参照電圧生成部５２から供給されるランプ波の参照電圧Ｖrefを基準入力とし、両入力を比較する。
【００５９】
そして、比較器５１１は、例えば、参照電圧Ｖrefが画素信号よりも大なるときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。この比較器５１１の出力信号が、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
【００６０】
カウンタ５１２として、例えば、アップ／ダウンカウンタが用いられる。カウンタ５１２には、比較器５１１に対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。アップ／ダウンカウンタであるカウンタ５１２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことで、比較器５１１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。この計測動作の際、カウンタ５１２は、単位画素４０から順に読み出されるリセットレベルＶreset及び信号レベルＶsigについて、リセットレベルＶresetに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。
【００６１】
このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶresetとの差分をとることができる。その結果、ＡＤ変換器５１では、ＡＤ変換処理に加えてＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理が行われる。ここで、「ＣＤＳ処理」とは、信号レベルＶsigとリセットレベルＶresetとの差分をとることにより、単位画素４０のリセットノイズや増幅トランジスタ４４の閾値ばらつき等の画素固有の固定パターンノイズを除去する処理である。そして、カウンタ５１２のカウント結果（カウント値）が、アナログ画素信号をデジタル化したデジタル値となる。
【００６２】
（信号処理部の構成の一例）
図３は、第１実施形態に係る固体撮像装置１０Ａにおける信号処理部３１の具体的な構成の一例を示すブロック図である。
【００６３】
本例に係る信号処理部３１は、ＡＤ変換器５１の他に、データラッチ部５３及びパラレル−シリアル（以下、「パラシリ」と略称する）変換部５４を有し、ＡＤ変換器５１でデジタル化された画素データをメモリ部３２にパイプライン転送するパイプライン構成となっている。その際、信号処理部３１は、１水平期間内にＡＤ変換器５１によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部５３へ転送する処理を行う。
【００６４】
一方、メモリ部３２には、その周辺回路として列デコーダ／センスアンプ３９が設けられている。先述した行デコーダ３７（図２参照）がメモリ部３２に対して行アドレスを指定するのに対し、列デコーダは、メモリ部３２に対して列アドレスを指定する。また、センスアンプは、メモリ部３２からビット線を通して読み出される微弱な電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する。そして、列デコーダ／センスアンプ３９を通して読み出された画素データは、データ処理部３３及びインターフェース部３８を介して第２チップ３０の外部へ出力される。
【００６５】
尚、ここでは、列並列のＡＤ変換器５１が１つの場合を例に挙げたが、これに限られるものではなく、ＡＤ変換器５１を２つ以上設け、これら２つ以上のＡＤ変換器５１において並列的にデジタル化処理を行う構成を採ることも可能である。
【００６６】
この場合、２つ以上のＡＤ変換器５１は、画素アレイ部２１の信号線２６の伸長方向、即ち、画素アレイ部２１の上下両側に分けて配置されることになる。ＡＤ変換器５１を２つ以上設ける場合は、これに対応してデータラッチ部５３、パラシリ変換部５４、及び、メモリ部３２なども２つ（２系統）以上設けることになる。
【００６７】
このように、ＡＤ変換器５１などを例えば２系統設ける構成を採る固体撮像装置にあっては、行走査を２つの画素行を単位として行う。そして、一方の画素行の各画素の信号については画素アレイ部２１の上下方向の一方側に、他方の画素行の各画素の信号については画素アレイ部２１の上下方向の他方側にそれぞれ読み出し、２つのＡＤ変換器５１で並列的にデジタル化処理を行うことになる。以降の信号処理についても並列的に行う。その結果、１つの画素行を単位として行走査を行う場合に比べて、画素データの高速読み出しを実現できる。
【００６８】
［２−３．回路動作］
次に、上記の構成の第１実施形態に係る固体撮像装置１０Ａの回路動作について、図４のタイミングチャートを用いて説明する。
【００６９】
（高速読み出し）
先ず、第１チップ２０側の画素アレイ部２１の各画素４０から画素信号が、ローリングシャッタの下で行われるローリング読み出しによって、フレームレートよりも速い読み出し速度、例えば２４０［ｆｐｓ］の読み出し速度にて高速に読み出される。ローリング読み出しによって読み出されたアナログ画素信号は、第１チップ２０からビア（ＶＩＡ）２３1，２３2を通して第２チップ３０側の信号処理部３１に伝送される。
【００７０】
次に、信号処理部３１において、ＡＤ変換器５１によってアナログ画素信号のデジタル化が行われる。そして、ＡＤ変換器５１でデジタル化された画素データはメモリ部３２にパイプライン転送され、当該メモリ部３２に保存される。このとき、信号処理部３１では、１水平期間内にＡＤ変換器５１によるデジタル化処理が行われ、次の１水平期間内にメモリ部３２へのパイプライン転送が行われる。
【００７１】
このデジタル化処理後の画素データをメモリ部３２へ転送する速度は、ローリング読み出しによる読み出し速度、即ち、２４０［ｆｐｓ］である。従って、信号処理部３１は、ＡＤ変換器５１でデジタル化した画素データを、フレームレートよりも速い速度（第１速度）でメモリ部３２へ転送することになる。
【００７２】
ところで、ローリングシャッタの下で行われるローリング読み出しでは、周知の通り、１画面中で露光タイミングが画素毎またはライン（行）毎に異なるため歪（以下、「ローリング歪」と呼ぶ場合もある）が発生する。
【００７３】
これに対して、本実施形態では、単位画素４０の各々からフレームレートよりも速い高速読み出しにて画素信号を読み出し、かつ、デジタル化した画素データをフレームレートよりも速い第１速度にてメモリ部３２に高速転送して保存するようにしている。このように、画素データを一旦メモリ部３２に保存することにより、画素データの同時化を図ることができるため、ローリング歪の発生を防止することができる。
【００７４】
メモリ部３２に保存された画素データは、列デコーダ／センスアンプ３９を介して、データ処理部３３によって第１速度よりも遅い第２速度、例えば８０［ｆｐｓ］の読み出し速度にて読み出され、インターフェース部３８を介して第２チップ３０外へ出力される。このように、メモリ部３２から第１速度よりも遅い第２速度での画素データの読み出し（所謂、低速読み出し）を行うことにより、動作速度が遅くなった分だけ低消費電力化を図ることができる。
【００７５】
図４のタイミングチャートから明らかなように、メモリ部３２からの画素データの読み出しは、露光期間中に行われる。因みに、特許文献１に記載の従来技術では、画素データをメモリ部に保存した後にスタンバイ状態に入り、その後に撮影を開始する構成を採っているため、リアルタイムな画像撮影ができない。これに対して、本実施形態では、メモリ部３２からの画素データの読み出しを露光期間中に行う構成を採っているため、リアルタイムに動画、静止画の画素データを読み出すことが可能である。
【００７６】
また、メモリ部３２として、不揮発性、揮発性を問わず種々のタイプのメモリを用いることができる。例えば、メモリ部３２への画素データの書き込み開始から、データ処理部３３による画素データの読み出し完了までを２０［ｆｐｓ］以上の速度で行うことで、揮発性メモリ（例えば、ＤＲＡＭ）が５０［ｍｓｅｃ］程度を必要とするリフレッシュ動作を不要とすることも可能である。
【００７７】
一方、現在のＣＭＯＳイメージセンサでは、ＡＤ変換とデータ出力を数［μｓｅｃ］程度のパイプライン転送で行っている。ＤＲＡＭの書き込み速度は同等以下、即ち、数［μｓｅｃ］以下である。従って、図３に示すようなパイプライン構成で、画素信号の読み出しからメモリ部３２の画素データの書き込みまでを行うことができる。
【００７８】
具体的には、１水平期間（ＸＨＳ）内にＡＤ変換器５１でのデジタル化処理を実施し、そのデジタルデータを次の１水平期間内にデータラッチ部５３へ転送し、当該データラッチ部５３に保存する。その後、パラシリ変換部５４でパラレル信号からシリアル信号に変換し、行デコーダ３７による行アドレスの指定及び列デコーダ／センスアンプ３９の列デコーダによる列アドレスの指定の下にメモリ部３２に画素データを書き込む。つまり、画素データを並列にＡＤ変換器５１でＡＤ変換し、データラッチ部５３にラッチした後、並列にメモリ部３２に書き込むことによってパイプライン転送を実現する。尚、１水平期間内にデータラッチ部５３からメモリ部３２に書き込み可能なパイプライン転送する構成以外に、データラッチ部５３で保存し、次の1水平期間でメモリ書き込みと次行のデジタルデータをデータラッチ部５３に保存するパイプライン転送の手法も採ることができる。
【００７９】
（フレーム期間中のスタンバイ）
本実施形態では、より低消費電力化を目的として、メモリ部３２から画素データを読み出す際に、信号線２６の各々に接続されている電流源３５の動作及び信号処理部３１の少なくともＡＤ変換器５１の動作を、例えば垂直同期信号ＸＶＳの単位で停止する構成を採っている。ここで、「メモリ部３２から画素データを読み出す際」とは、パイプライン転送にて高速に画素データをメモリ部３２に保存した後ということもできるし、露光期間中ということもできる。
【００８０】
因みに、低消費電力化を目的として、撮影（露光）期間中にＡＤ変換器を含むアナログフロントエンド回路の電源を断ち下げてスタンバイ状態にする従来技術がある（例えば、特開２００６−８１０４８号公報参照）。当該従来技術では、画素信号の読み出し終了から露光開始までスタンバイ状態にする構成を採っているため、高速駆動ができず、また、露光時間によって停止期間が変動してしまい、電源変動の抑制や低消費電力化の効果としても限定的である。
【００８１】
これに対して、本実施形態では、図４のタイミングチャートに示すように、例えば、２４０［ｆｐｓ］を１垂直期間（垂直同期信号ＸＶＳ相互間の期間）とし、４垂直期間で１フレーム（１Ｖ＝１／６０［ｓｅｃ］）でのセンサ動作として動作させる。そして、画素信号の読み出し後の３垂直期間に、画素信号の読み出しの際に用いる電流源３５の動作及び少なくともＡＤ変換器５１の動作を停止する。
【００８２】
このように、露光期間に依存せず、垂直同期信号ＸＶＳに同期しながら（垂直同期信号ＸＶＳの単位で）回路動作の停止を行うことで電源設計が容易になる。電流源３５の動作及び信号処理部３１の少なくともＡＤ変換器５１の動作の停止は、制御部３４による制御の下に実行される。
【００８３】
本実施形態では、２４０［ｆｐｓ］の高速ローリング読み出し後に単位画素４０をリセット（シャッタ動作）することで露光を開始する。露光期間中は電流源３５及びＡＤ変換器５１の各動作を停止することは可能である。従って、電流源３５及びＡＤ変換器５１の各動作を、現フレームのメモリ部３２からの画素データの読み出し開始から次フレームの単位画素４０からの画素信号の読み出し開始までの期間停止することで、その停止期間で電流源３５及びＡＤ変換器５１が本来消費する分だけ消費電力を削減できる。
【００８４】
電流源３５の動作の停止は、制御部３４による制御の下に、信号線２６と電流源３５との間の電流パスを遮断（カット）することによって実行することができる。具体的には、例えば図５に示すように、信号線２６と電流源３５との間にトランジスタＱ1を挿入し、当該トランジスタＱ1を低レベルの制御信号によって非導通状態にすることにより、電流源３５の動作を停止することができる。
【００８５】
ここで、電流源３５の動作を停止する際に、信号線２６と電流源３５との間の電流パスを遮断するだけでなく、信号線２６に固定電位を与えるようにするとよい。具体的には、例えば図５に示すように、信号線２６と固定電位との間にトランジスタＱ2を接続し、当該トランジスタＱ2を、インバータＩＮＶを経た上記の制御信号の反転制御信号によって導通状態にすることにより、信号線２６に固定電位を与えることができる。
【００８６】
このように、電流源３５の動作を停止する際に、信号線２６に固定電位を与えるのは、信号線２６がフローティング状態になることによる単位画素４０のＦＤ部４６への影響を無くすためである。すなわち、信号線２６がフローティング状態になり、例えば信号線２６の電位が揺れると、その電位の揺れが増幅トランジスタ４４の寄生容量によるカップリングによってＦＤ部４６の電位を変動させる場合がある。このようなＦＤ部４６への影響を無くすために、信号線２６に固定電位を与えるのである。
【００８７】
また、露光時間の設定によっては、シャッタ動作が最初の垂直期間（１ＸＶＳ）と次の垂直期間（２ＸＶＳ）に跨る場合がある。このような場合には、電流源３５の動作の停止をシャッタ動作後に行うように制御するとよい。このように、電流源３５の動作の停止をシャッタ動作後に行うことで、電流源３５のスタンバイ動作の影響、即ち、電源電位の揺れや信号線２６の電位の揺れを防ぐことができる。尚、シャッタ開始が次の垂直期間（２ＸＶＳ）以降であれば、電流源３５のスタンバイ動作の影響はない。
【００８８】
（メモリ部へのデータ保存及びメモリ部からのデータ出力）
次に、図６を用いてデータラッチ部５３からメモリ部３２へデータを保存し、メモリ部３２からデータを出力する動作について説明する。尚、図６では、ＡＤ変換器３１、それに伴う回路部分、即ち、データラッチ部５３（５３1，５３2）やメモリ部３２（３２1，３２2）などの回路部分を２系統設ける場合を例に挙げている。但し、１系統の場合にも基本的に同じことが言える。
【００８９】
ＡＤ変換後の画素データをデータラッチ部５３にラッチする。このラッチしたデータについては、パラシリ変換部５４によって例えば１２８本単位で列デコーダに１６ｋｂｉｔ分をキャッシュする。次に、センスアンプを利用し、メモリ部３２にデータを保存する。図６では、メモリ部３２について４バンク構成としているが、これは一例に過ぎず、画像データを水平画素単位で保存できるようにバンク数を決めるのがよい。
【００９０】
本実施形態では、ローリング読み出しと並行して各メモリ部のビットにデータ書き込みを行うパイプライン構成をとっているため、データラッチ部５３からメモリ部３２へのデータ保存を１垂直期間に完了することができる。メモリ部３２へのデータの書き込み終了後は前述したように電流源３５及びＡＤ変換器５１の各動作を停止し、メモリ部３２からのデータの読み出しを開始する。
【００９１】
メモリ部３２からのデータの読み出しについては、露光期間中の３垂直期間（本例では、８０［ｆｐｓ］）において、マルチプレクサ５５（５５1，５５2）及びデータ処理部３３によってデータの並び替えや合成を行いながらインターフェース部３８より出力する。メモリ部３２へのデータの書き込み時は、メモリ部３２からデータを出力しないため、インターフェース部３８の出力を固定にするなどの手法によって消費電力の削減を図ることができる。具体的には、例えば、インターフェース部３８の出力部に与えるクロックを停止することによって低消費電力化を図ることができる。
【００９２】
（信号処理部の構成の他の例）
図７は、第１実施形態に係る固体撮像装置における信号処理部の具体的な構成の他の例を示すブロック図である。
【００９３】
本例に係る信号処理部３１は、ＡＤ変換器５１、データラッチ部５３、及び、パラシリ変換部５４の他に、データ圧縮部５６を有し、ＡＤ変換器５１でデジタル化された画素データをメモリ部３２にパイプライン転送するパイプライン構成となっている。その際、信号処理部３１は、１水平期間内にＡＤ変換器５１によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部５３へ転送する。
【００９４】
データ圧縮部５６は、例えば、データラッチ部５３とパラシリ変換部５４との間に設けられ、データラッチ部５３から出力される画素データを圧縮し、パラシリ変換部５４に供給する。データ圧縮部５６の圧縮方式として、例えば、ＤＰＣＭ(differential pulse-code modulation：差分パルス符号圧縮）を例示することができる。
【００９５】
このように、データラッチ部５３とメモリ部３２との間にデータ圧縮部５６を設け、当該データ圧縮部５６でデータ圧縮してからメモリ部３２に格納することで、メモリ部３２のメモリ容量を低減できる。そして、メモリ部３２の容量低減により、信号処理部３１が搭載される第２チップ３０のレイアウト面積の削減を図ることができる。
【００９６】
［２−４．積層チップのレイアウト］
ここで、先述したように、ＡＤ変換器５１及びそれに伴う回路部分を複数系統、例えば２系統設けて、２つの画素行の各画素の信号を並列的に信号処理する構成を採る場合の積層チップ、即ち、第１チップ２０と第２チップ３０とを積層して成るチップのレイアウトについて考える。
【００９７】
ＡＤ変換器５１及びそれに伴う回路部分を例えば２系統設ける構成を採る場合、２つの画素行の各画素の信号を画素アレイ部２１の信号線２６の伸長方向の両側、即ち、画素アレイ部２１の上下両側に読み出すことになる。
【００９８】
因みに、特許文献１に記載の従来技術のように、画素アレイ部と同一の基板（チップ）上にメモリ部を配置する構成を採る場合、ＡＤ変換器等を画素アレイ部の上下に配置するのに伴って、メモリ部についても上下に分割する必要がある。その場合、メモリ部の出力部のレイアウト距離として、（画素アレイ部の上下方向のサイズ＋メモリ部の上下方向のサイズ）程度の距離が必要であり、データ出力部のレイアウト配置が別構成となるためチップサイズが大きくなってしまう。また、ＬＶＤＳ（low voltage differential signaling）などのクロック同期方式では、別系統のクロックを持つ必要があり、信号処理チップのチャネル数の増加につながる。
【００９９】
これに対して、本実施形態では、画素アレイ部２１が形成された第１チップ２０と、ＡＤ変換器５１を含む信号処理部３１、メモリ部３２、データ処理部３３、及び、制御部３４が形成された第２チップ３０とを積層して成る積層チップの構成を採っている。これにより、図８に示すように、第２チップ３０の上下両側（画素アレイ部２１の上下両側とも言える）にＡＤ変換器５１1，５１2が配置されるのに伴って、ＡＤ変換器５１1，５１2間においてメモリ部３２1，３２2を隣接して配置することができる。
【０１００】
このように、メモリ部３２1，３２2を隣接して配置できることにより、メモリ部３２1，３２2のデータ出力部（データ出力経路）をまとめて構成することができる。これにより、データを同一の出力部を通して出力することができ、クロック同期信号が１組でよいため、後段の信号処理チップのチャネル数の増加を防ぐことができる。因みに、制御部３４は、メモリ部３２1とメモリ部３２2との間などの空き領域に設けられることになる。
【０１０１】
上記のレイアウト例では、ＡＤ変換器５１及びそれに伴う回路部分を２系統設ける構成を採る場合を例に挙げて説明したが、３系統以上設け、画素アレイ部２１からの画素信号の並列読み出し度を上げる構成を採る場合にも同様のことが言える。例えば、ＡＤ変換器５１及びそれに伴う回路部分を４系統設ける構成を採る場合のレイアウト列について以下に説明する。
【０１０２】
図９は、ＡＤ変換器５１及びそれに伴う回路部分を４系統設ける構成を採る場合の積層チップのレイアウト例１を示すレイアウト図である。本レイアウト例１では、画素アレイ部２１の上下方向の中央部にもビア（ＶＩＡ）を２系統設け、４つの画素行の各画素の信号を、画素アレイ部２１の上下両側の２系統のビア２３1，２３2、及び、中央部の２系統のビア２３3，２３4を通して第２チップ３０側に同時に読み出すようになっている。
【０１０３】
そして、第２チップ３０側にあっては、ビア２３1〜２３4の各々の近傍に、４つのＡＤ変換器５１1〜５１4が配置されている。また、ＡＤ変換器５１1とＡＤ変換器５１3との間にメモリ部３２1，３２3が配置され、ＡＤ変換器５１2とＡＤ変換器５１4との間にメモリ部３２2，３２4が隣接して配置されている。このように、ＡＤ変換器５１及びそれに伴う回路部分を４系統設ける構成を採る場合にあっても、メモリ部３２1，３２3及びメモリ部３２2，３２4をそれぞれ隣接して配置できる。その結果、本レイアウト例１にあっても、図８のレイアウト例の場合と同様の作用、効果を得ることができる。
【０１０４】
図１０は、ＡＤ変換器５１及びそれに伴う回路部分を４系統設ける構成を採る場合の積層チップのレイアウト例２を示すレイアウト図である。本レイアウト例２では、図８のレイアウト例の場合と同様に、画素アレイ部２１の上下両側に２系統のビア２３1，２３2が設けられた構成となっている。
【０１０５】
第２チップ３０側にあっては、一方のビア２３1の近傍に２つのＡＤ変換器５１1，５１3が隣接して配置され、他方のビア２３2の近傍に２つのＡＤ変換器５１2，５１4が隣接して配置されている。そして、ＡＤ変換器５１3とＡＤ変換器５１4との間に、ＡＤ変換器５１1，５１3に対応するメモリ部３２13とＡＤ変換器５１2，５１4に対応するメモリ部３２24とが隣接して配置されている。本レイアウト例２の場合にも、メモリ部３２13とメモリ部３２24とを隣接して配置することができる。その結果、本レイアウト例２にあっても、図８のレイアウト例の場合と同様の作用、効果を得ることができる。
【０１０６】
［２−５．第１実施形態の作用、効果］
以上説明した第１実施形態に係る固体撮像装置１０Ａによれば、次のような作用、効果を得ることができる。すなわち、メモリ部３２を搭載し、当該メモリ部３２に対する高速転送、及び、メモリ部３２からの画素データの読み出しの際に、電流源３５及びＡＤ変換器５１の動作を停止する間欠駆動による低速読み出しを行うことで、画素データの高速読み出しをより低消費電力にて実現できる。また、信号処理部３１において、ＡＤ変換器５１に限らず、他の回路部分の動作をも停止するようにすることで、更なる低消費電力化を図ることができる。
【０１０７】
また、データ処理部３３による読み出し速度、即ち、データの出力レートを、メモリ部３２への画素データの転送速度よりも遅くすることで、インターフェース部３８のチャネルの削減や、後段の信号処理ブロック（例えば、ＤＳＰ）の処理速度を低速にすることができる。これにより、後段の信号処理ブロックを含むシステム全体の低消費電力化に寄与することができる。
【０１０８】
また、第１チップ２０と第２チップ３０とを積層チップ接続にし、制御部３４による制御の下に、第１チップ２０側の回路と第２チップ３０側の回路とを同期をとるようにしたことで、ＡＤ変化後のデータをメモリ部３２にパイプライン転送することができるため、同期設計が容易になる。
【０１０９】
また、露光期間中にメモリ部３２から画素データを読み出すようにしているため、画素データをメモリ部に保存した後にスタンバイ状態に入り、その後に撮影を開始する構成を採る従来技術に比べて、リアルタイムに動画、静止画の画素データを読み出すことができる。従って、リアルタイムな撮像が可能になる。
【０１１０】
また、データラッチ部５３とメモリ部３２との間にデータ圧縮部５６を設け、当該データ圧縮部５６でデータ圧縮してからメモリ部３２に格納する構成を採った場合には、メモリ部３２のメモリ容量を低減できるため、第２チップ３０のレイアウト面積の削減を図ることができる。
【０１１１】
また、ＡＤ変換器５１及びそれに伴う回路部分を２系統以上設け、ＡＤ変換後のデータをメモリ部３２にパイプライン転送することで、ローリング歪をより改善することができるというメリットもある。
【０１１２】
＜３．第２実施形態に係る固体撮像装置＞
続いて、本開示の第２実施形態に係る固体撮像装置について説明する。ここでも、第１実施形態と同様に、第２実施形態に係る固体撮像装置として、ＣＭＯＳイメージセンサの場合を例に挙げて説明する。但し、ＣＭＯＳイメージセンサへの適用に限られるものではない。
［３−１．システム構成］
第２実施形態に係る固体撮像装置も、第１実施形態に係る固体撮像装置と同様に、第１チップ２０と第２チップ３０とが積層された積層構造となっている。そして、第１チップ２０側に画素アレイ部（画素部）２１が形成され、第２チップ３０側にＡＤ変換器５１を含む信号処理部３１、メモリ部３２、データ処理部３３、及び、制御部３４などの回路部分が形成された構成となっている。
【０１１３】
［３−２．回路構成］
図１１は、第２実施形態に係る固体撮像装置における第１チップ側の回路の具体的な構成を示す回路図であり、図１２は、第２実施形態に係る固体撮像装置における第２チップ側の回路の具体的な構成を示す回路図である。
【０１１４】
本実施形態に係る固体撮像装置１０Ｂは、画素アレイ部２１の所定数の画素４０をグループ（単位）とし、当該グループ毎に各画素４０から画素信号を読み出し、この読み出した画素信号を、グループ単位で並列にＡＤ変換を含む信号処理を行う構成を採っている。すなわち、第１実施形態に係る固体撮像装置１０Ａが、画素信号を画素列の単位で並列にＡＤ変換を行う列並列ＡＤ変換方式であるのに対して、第２実施形態に係る固体撮像装置１０Ｂは、所定数の画素のグループ単位で並列にＡＤ変換を行う画素並列ＡＤ変換方式となっている。
【０１１５】
所定数の画素をグループ（１単位）とするに当たっては、一例として、同じ画素行に属する互いに隣接する複数の画素を１単位としたり、上下左右に隣接する複数の画素を１単位としたりするなどが考えられる。また、複数の画素を１単位としてグループ単位で画素信号を読み出す構成に限られるものではなく、究極的には、画素個々の単位で画素信号を読み出す構成を採ることも可能である。
【０１１６】
本実施形態の構成では、第１チップ２０側の画素アレイ部２１と、第２チップ３０側の信号処理部３１とを接続するビア（ＶＩＡ）２３がグループ単位または画素単位で必要となる。このチップ間で電気的接続を為すビア２３は、周知の配線間接合技術で実現可能である。そして、グループ単位または画素単位で読み出された画素信号は、グループ単位または画素単位で設けられるビア２３を通して第１チップ２０側から第２チップ３０側に伝送されることになる。
【０１１７】
（第１チップ側の回路構成）
画素並列ＡＤ変換の構成を採っていることから、第１チップ２０側には、図１１に示すように、画素アレイ部２１及び行選択部２５の他に、列選択部２７が設けられている。列選択部２７は、第２チップ３０側から与えられるアドレス信号を基に、画素アレイ部２１の各画素４０を、画素列の配列方向（行方向）においてグループ単位（または、画素単位）で選択する。尚、ここでは、行選択部２５及び列選択部２７を第１チップ２０側に設ける構成を採るとしたが、第２チップ３０側に設ける構成を採ることも可能である。
【０１１８】
また、単位画素４０は、転送トランジスタ４２、リセットトランジスタ４３、及び、増幅トランジスタ４４に加えて、２つの選択トランジスタ４５，４７を有する構成となっている。２つの選択トランジスタ４５，４７は、増幅トランジスタ４４に対して共に直列に接続されている。一方の選択トランジスタ４５は、行選択部２５から与えられる行選択信号ＶＳＥＬによって駆動される。他方の選択トランジスタ４７は、列選択部２７から与えられる列選択信号ＨＳＥＬによって駆動される。
【０１１９】
尚、行選択部２５及び列選択部２７による駆動の下に、グループ単位で選択走査が行われ、グループ内の複数の画素の信号が１つのビア２３を通して第２チップ３０側に伝送される訳であるから、グループ内の複数の画素からは所定の順番で画素信号が読み出されることになる。そして、第２チップ３０側では、所定数の画素のグループ毎に読み出されるアナログ画素信号を、当該グループ内の複数の画素について所定の順番（画素信号の読み出しの順番）で信号処理が行われることになる。
【０１２０】
（第２チップ側の回路構成）
単位画素４０が所定数を単位としてグループ化され、グループ毎にビア２３が設けられているのに対応して、第２チップ３０上には、図１２に示すように、ビア２３につながる信号線２６が配線されている。この信号線２６には、電流源３５が接続されているとともに、ＡＤ変換器５１、更にはメモリ部３２が接続されている。
【０１２１】
すなわち、信号線２６、電流源３５、ＡＤ変換器５１、及び、メモリ部３２などを含む信号処理部３１が、所定数の画素を単位とするグループ単位で設けられている。メモリ部３２としては、ＤＲＡＭを例示することができるが、特に限定するものではない。すなわち、第１実施形態の場合と同様に、メモリ部３２は、揮発性メモリであってもよいし、不揮発性メモリであってもよい。
【０１２２】
先述した列並列ＡＤ変換方式を採る第１実施形態に係る固体撮像装置１０Ａでは、水平期間（ＸＨＳ）中にＡＤ変換を行い、データ出力するようにしている。より高速なフレームレートでデータを読み出すには、同時にＡＤ変換を行う画素数を増やす必要がある。同時にＡＤ変換を行う画素数を増やすためには、列並列ではなく、画素並列（複数画素の単位）でのＡＤ変換処理が必要になる。
【０１２３】
画素並列ＡＤ変換で読み出し速度を高速化できれば、その分だけＡＤ変換器５１の停止期間を長くとることができるため、より低消費電力化が可能になる。一例として、９６０［ｆｐｓ］の読み出し速度でセンサ読み出し（画素信号の読み出し）を行い、メモリ部３２からのデータ出力を６４［ｆｐｓ］の速度で行うことにより、ＡＤ変換器５１の動作期間を、データ出力期間の１／１０以下にすることが可能である。
【０１２４】
［３−３．回路動作］
次に、上記の構成の第２実施形態に係る固体撮像装置１０Ｂの回路動作について、図１３のタイミングチャートを用いて説明する。
【０１２５】
９６０［ｆｐｓ］の読み出し速度での画素信号の読み出しのために、例えば、画素アレイ部２１の各画素４０について、２５０画素程度、例えば、１６×１６画素を１単位（グループ）とする。ＡＤ変換器５１でのＡＤ変換時間を４［μｓｅｃ］とすると、２５０画素の画素信号を１［ｍｓｅｃ］以下の時間で読み出し可能となる。但し、ここで例示する数値は一例であって、これらの数値に限定されるものではない。
【０１２６】
１６×１６画素を１単位とする画素ユニット（グループ）は、行選択部２５から与えられる行選択信号ＶＳＥＬ及び列選択部２７から与えられる列選択信号ＨＳＥＬによるアドレス指定によって選択が行われる。そして、行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬによって選択された画素ユニット内のある１つの画素から読み出されるアナログ画素信号をＡＤ変換器５１でＡＤ変換する。
【０１２７】
ＡＤ変換の際には、カウンタ５１２におけるリセットレベルＶresetに対するダウンカウント、信号レベルＶsigに対するアップカウントによってＣＤＳ処理が行われる。このＣＤＳ処理後の画素データは、行デコーダ３７による行アドレスの指定及び列デコーダ／センスアンプ３９の列デコーダによる列アドレスの指定の下、メモリ部３２に書き込まれる。
【０１２８】
行選択部２５及び列選択部２７は、画素ユニット（グループ）の単位で選択走査を行う一方、選択した画素ユニット内の複数の画素に対しては、画素ユニットの単位で並列に所定の順番で画素の選択走査を行うことになる。画素ユニット内での画素の選択としては、ラスタースキャン方式による選択を例示することができる。
【０１２９】
その後、画素ユニット内の残りの画素について、行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬにより、ラスタースキャン方式で画素選択とＡＤ変換を行い、ＣＤＳ処理後の画素データをメモリ部３２に格納していく。メモリ部３２に格納されたデータについては、列デコーダ／センスアンプ３９を通して読み出しを行うことで、低速にデータ出力（読み出し）することが可能になる。
【０１３０】
そして、第１実施形態に係る固体撮像装置１０Ａと同様に、メモリ部３２からの画素データの読み出しの際に、電流源３５の動作及び信号処理部３１の少なくともＡＤ変換器５１の動作を停止する制御を行う。ここで、本実施形態に係る固体撮像装置１０Ｂでは、画素並列ＡＤ変換方式を採用しているため、画素信号の読み出し速度を高速化できる。これにより、ＡＤ変換器５１の停止期間を長くとることができるため、より低消費電力化を図ることが可能になる。
【０１３１】
［３−４．積層チップのレイアウト］
図１４は、第２実施形態に係る固体撮像装置１０Ｂにおける積層チップのレイアウト例を示すレイアウト図である。
【０１３２】
図１４に示すように、第１チップ２０において、画素アレイ部２１は、所定数の画素を１単位とする画素ユニット（グループ）が行列状に２次元配列され、画素ユニット毎にビア２３が形成された構成となっている。一方、第２チップ３０において、信号処理部３１は、ＡＤ変換器５１及びメモリ部３２等を含む回路部（図中、画素ＡＤ単位）が、画素アレイ部２１の画素ユニットに対応して設けられ、画素ＡＤ単位毎に画素ユニットに対応してビア２３が形成された構成となっている。
【０１３３】
尚、図１１では、行選択部２５及び列選択部２７を第１チップ２０側に設ける構成を採る場合を例に挙げたが、図１４のレイアウト例に示すように、第２チップ３０側に周辺回路（ＨＳＥＬ，ＶＳＥＬ）として設ける構成を採ることも可能である。かかる構成を採った方が、第１チップ２０のより多くの面積を画素アレイ部２１の領域として用いることができるメリットがある。
【０１３４】
［３−５．第２実施形態の作用、効果］
以上説明した第２実施形態に係る固体撮像装置１０Ｂによれば、基本的に、第１実施形態に係る固体撮像装置１０Ａにおける先述した作用、効果に加えて、次のような作用、効果を得ることができる。すなわち、画素並列ＡＤ変換方式であることで、画素信号の読み出し速度を高速化できるため、ＡＤ変換器５１の停止期間を長くとることができる。従って、列並列ＡＤ変換方式の第１実施形態に係る固体撮像装置１０Ａに比べて更なる低消費電力化を図ることができる。
【０１３５】
＜４．第３実施形態に係る固体撮像装置＞
続いて、本開示の第３実施形態に係る固体撮像装置について説明する。ここでも、第１、第２実施形態と同様に、第３実施形態に係る固体撮像装置として、ＣＭＯＳイメージセンサの場合を例に挙げて説明する。但し、ＣＭＯＳイメージセンサへの適用に限られるものではない。
［４−１．システム構成］
第３実施形態に係る固体撮像装置も、第１、第２実施形態に係る固体撮像装置と同様に、第１チップ２０と第２チップ３０とが積層された積層構造となっている。そして、第１チップ２０側に画素アレイ部（画素部）２１が形成され、第２チップ３０側にＡＤ変換器５１を含む信号処理部３１、メモリ部３２、データ処理部３３、及び、制御部３４などの回路部分が形成された構成となっている。
【０１３６】
［４−２．回路構成］
図１５は、第３実施形態に係る固体撮像装置における第１チップ側の回路の具体的な構成を示す回路図であり、図１６は、第３実施形態に係る固体撮像装置における第２チップ側の回路の具体的な構成を示す回路図である。
【０１３７】
本実施形態に係る固体撮像装置１０Ｃも、第２実施形態に係る固体撮像装置１０Ｂと同様に、画素並列ＡＤ変換方式を採っている。すなわち、本実施形態に係る固体撮像装置１０Ｃは、画素アレイ部２１の所定数の画素４０をグループとし、当該グループ毎に各画素４０から画素信号を読み出し、この読み出した画素信号を、グループ単位で並列にＡＤ変換を含む信号処理を行う構成となっている。
【０１３８】
但し、本実施形態に係る固体撮像装置１０Ｃは、以下の点で第２実施形態に係る固体撮像装置１０Ｂと異なっている。すなわち、第２実施形態に係る固体撮像装置１０Ｂでは、信号処理部３１内にＡＤ変換器５１と共にメモリ部３２を設けた構成、即ち、ＡＤ変換器５１とメモリ部３２とを混載した構成を採っている。これに対して、本実施形態に係る固体撮像装置１０Ｃでは、メモリ部３２を信号処理部３１外に設けた構成を採っている。
【０１３９】
所定数を単位とする単位画素４０のグループ化については、第２実施形態の場合と同様であり、一例として、同じ画素行に属する互いに隣接する複数の画素を１単位としたり、上下左右に隣接する複数の画素を１単位としたりするなどが考えられる。また、複数の画素を１単位としてグループ単位で画素信号を読み出す構成に限られるものではなく、究極的には、画素個々の単位で画素信号を読み出す構成を採ることも可能である。
【０１４０】
本実施形態の構成でも、第１チップ２０側の画素アレイ部２１と、第２チップ３０側の信号処理部３１とを接続するビア（ＶＩＡ）２３がグループ単位または画素単位で必要となる。このチップ間で電気的接続を為すビア２３は、周知の配線間接合技術で実現可能である。そして、グループ単位または画素単位で読み出された画素信号は、グループ単位または画素単位で設けられるビア２３を通して第１チップ２０側から第２チップ３０側に伝送されることになる。
【０１４１】
（第１チップ側の回路構成）
第１チップ２０側の構成については、基本的に、第２実施形態の場合と同様である。すなわち、画素並列ＡＤ変換の構成を採っていることから、第１チップ２０側には、図１５に示すように、画素アレイ部２１及び行選択部２５の他に、画素アレイ部２１の各画素４０を行方向においてグループ単位（または、画素単位）で選択する列選択部２７が設けられている。尚、行選択部２５及び列選択部２７については、第２チップ３０側に設ける構成を採ることも可能である。
【０１４２】
（第２チップ側の回路構成）
単位画素４０が所定数を単位としてグループ化され、グループ毎にビア２３が設けられているのに対応して、第２チップ３０上には、図１６に示すように、ビア２３につながる信号線２６が配線されている。この信号線２６には電流源３５が接続されている。更に、信号線２６毎に、信号処理部３１が設けられている。
【０１４３】
信号処理部３１については、第２実施形態の場合、ＡＤ変換器５１とメモリ部３２とを混載した構成となっているのに対し、本実施形態の場合、メモリ部３２を含まない構成となっている。すなわち、本実施形態にあっては、メモリ部３２を信号処理部３１の外部に設ける構成を採っている。
【０１４４】
ＡＤ変換器５１は、比較器（ＣＯＭＰ）５１１、Ｎｂｉｔ（Ｎは２以上の整数）のカウンタ５１２、及び、ラッチ部５１３を有する構成となっている。このＡＤ変換器５１において、ラッチ部５１３は、カウンタ５１２のＮｂｉｔ分の単位回路（ラッチ回路）から成り、比較器５１１及びカウンタ５１２の作用によってＡＤ変換され、カウンタ５１２のアップ／ダウンのカウント動作によってＣＤＳされた１画素分のデジタルデータ（画素データ）をラッチする。
【０１４５】
尚、行デコーダ３７としては、信号処理部３１内のラッチ部５１３を選択する行デコーダ３７1と、メモリ部３２の各セルを行単位で選択する行デコーダ３７2とが設けられている。
【０１４６】
［４−３．回路動作］
次に、上記の構成の第３実施形態に係る固体撮像装置１０Ｃの回路動作について説明する。
【０１４７】
行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬによるアドレス指定によって選択された画素ユニット内の１画素について、その画素信号をＡＤ変換器５１でＡＤ変換し、カウンタ５１２のアップ／ダウンのカウント動作によってＣＤＳ処理して得たデジタルデータをラッチ部５１３にラッチする。そして、ラッチ部５１３にラッチしたデジタルデータを、行デコーダ３７1から与えられる選択信号ＲＳＥＬによって選択することにより、順次、列デコーダ／センスアンプ３９のセンスアンプで読み出す。その後、データラッチ部５３を介してメモリ部３２に書き込んでいくという動作を複数の画素で同時に行うことで、パイプライン動作を行う。
【０１４８】
このようにして、ラスタースキャン方式で画素選択とＡＤ変換の動作を行い、カウンタ５１２でのＣＤＳ処理後のデジタルデータをラッチ部５１３及び列デコーダ／センスアンプ３９のセンスアンプを介してメモリ部３２に書き込む動作を行っていく。
【０１４９】
尚、１画素単位でＡＤ変換するのではなく、ＡＤ変換器５１を複数配置し、２画素以上の複数の画素から同時に信号を読み出すようにすることで、読み出し速度を上げることも可能である。
【０１５０】
また、ラッチ部５１３について、単位回路（ラッチ回路）をカウンタ５１２のＮｂｉｔ分配置するのが困難な場合には、Ｎｂｉｔよりも少ない、数ｂｉｔ単位で単位回路を配置し、当該ｂｉｔ単位に選択信号ＲＳＥＬによる選択後、列デコーダ／センスアンプ３９のセンスアンプで読み出して、メモリ部３２に書き込んでいくようにしてもよい。これにより、より少ない画素数での画素ユニットを形成でき、読み出し速度の高速化というメリットが得られる。
【０１５１】
メモリ部３２に格納されたデータについては、データラッチ部５３及び列デコーダ／センスアンプ３９を通して読み出しを行うことで、低速にデータ出力（読み出し）することが可能になる。
【０１５２】
そして、第１、第２施形態に係る固体撮像装置１０Ａ，１０Ｂと同様に、メモリ部３２からの画素データの読み出しの際に、電流源３５の動作及び信号処理部３１の少なくともＡＤ変換器５１の動作を停止する制御を行う。ここで、本実施形態に係る固体撮像装置１０Ｃでも、第２実施形態に係る固体撮像装置１０Ｂと同様に、画素並列ＡＤ変換方式を採用しているため、画素信号の読み出し速度を高速化できる。これにより、ＡＤ変換器５１の停止期間を長くとることができるため、より低消費電力化を図ることが可能になる。
【０１５３】
［４−４．積層チップのレイアウト］
図１７は、第３実施形態に係る固体撮像装置１０Ｃにおける積層チップのレイアウトの一例を示すレイアウト図である。
【０１５４】
図１７に示すように、第１チップ２０には、画素アレイ部２１が、所定数の画素を１単位とする画素ユニットが行列状に２次元配列され、画素ユニット毎にビア２３が形成されている。一方、第２チップ３０には、ＡＤ変換器５１等を含む回路部（図中、画素ＡＤ単位）が、画素アレイ部２１の画素ユニットに対応して設けられ、画素ＡＤ単位毎に画素ユニットに対応してビア２３が形成され、更に、メモリ部３２が信号処理部３１の形成領域外に設けられている。
【０１５５】
尚、図１５では、行選択部２５及び列選択部２７を第１チップ２０側に設ける構成を採る場合を例に挙げたが、図１７のレイアウト例に示すように、第２チップ３０側に周辺回路（ＨＳＥＬ，ＶＳＥＬ）として設ける構成を採ることも可能である。かかる構成を採った方が、第１チップ２０のより多くの面積を画素アレイ部２１の領域として用いることができるメリットがある。
【０１５６】
図１８は、第３実施形態に係る固体撮像装置１０Ｃにおける積層チップのレイアウトの別の例を示すレイアウト図である。
【０１５７】
上記のレイアウト例では、第１チップ２０及び第２チップ３０の２つのチップが積層された２層の積層構造を採っているのに対し、本レイアウト例では、第１チップ２０、第２チップ３０、及び、第３のチップ６０の３つのチップが積層された３層の積層構造を採っている。但し、３層の積層構造に限られるものではなく、４層以上の積層構造とすることも可能である。
【０１５８】
図１８に示すように、本レイアウト例は、第１チップ２０に画素アレイ部２１を配し、第２チップ３０にＡＤ変換器５１等を含む回路部（図中、画素ＡＤ単位）を配し、第３チップ６０にメモリ部３２を配し、例えば第２チップ３０を真ん中にして積層した構造となっている。尚、第１チップ２０、第２チップ３０、及び、第３のチップ６０の積層の順番は任意であるが、制御部３５を含む周辺回路が搭載される第２チップ３０を真ん中にした方が、制御部３５の制御対象となる第１、第３チップ２０，６０が第２チップ３０の直上、直下に位置することになるために好ましい。
【０１５９】
本レイアウト例のように、ＡＤ変換器５１等を含む回路部や、制御部３５を含む周辺回路が設けられた第２チップ３０とは別のチップ、即ち、第３のチップ６０にメモリ部３２を設ける構成を採ることで、第２チップ３０にメモリ部３２を設けるレイアウト例に比べて、チップ面積を縮小できる。この点については、図１７と図１８との対比からも明らかである。この場合、ＡＤ変換器５１等を含む回路部などが搭載された第２チップ３０と、メモリ部３２などが搭載された第３チップ６０との間を、ビア（ＶＩＡ２）で接続する構成が考えられる。このチップ間で電気的接続を為すビア（ＶＩＡ１／ＶＩＡ２）は、周知の配線間接合技術で実現可能である。
【０１６０】
［４−５．第３実施形態の作用、効果］
以上説明した第３実施形態に係る固体撮像装置１０Ｃによれば、第２実施形態に係る固体撮像装置１０Ｂと同様に、画素並列ＡＤ変換方式であることで、画素信号の読み出し速度を高速化できるため、ＡＤ変換器５１の停止期間を長くとることができる。従って、列並列ＡＤ変換方式の第１実施形態に係る固体撮像装置１０Ａに比べて更なる低消費電力化を図ることができる。
【０１６１】
また、本実施形態に係る固体撮像装置１０Ｃでは、第２実施形態に係る固体撮像装置１０ＢのようにＡＤ変換器５１とメモリ部３２とを信号処理部３１内に混載する形態ではなく、メモリ部３２を信号処理部３１の外部に設ける構成を採っている。これにより、本実施形態に係る固体撮像装置１０Ｃは、ＤＲＡＭなどのアナログ回路とメモリ部３２のウェル分離などが困難な場合にも対応できるものとなる。
【０１６２】
＜５．他の構成例＞
上記の各実施形態では、積層構造の固体撮像装置に適用した場合を例に挙げて説明したが、本開示の技術は、積層構造の固体撮像装置への適用に限られるものではない。すなわち、メモリ部３２からの画素データの読み出しの際に、電流源３５の動作及び信号処理部３１の少なくともＡＤ変換器５１の動作を停止する間欠駆動による低速読み出しを行う技術は、画素アレイ部２１とその周辺回路とを同一基板（チップ）上に配置して成る、所謂、平置構造の固体撮像装置に対しても適用可能である。
【０１６３】
但し、第２、第３実施形態に係る固体撮像装置にあっては、画素並列ＡＤ変換方式であることから、積層構造の固体撮像装置の方が、画素アレイ部２１の画素ユニットと、信号処理部３１の画素ＡＤ単位とをビア２３を介して直接接続する接続構造を採ることができるため好ましいということができる。
【０１６４】
＜６．電子機器＞
本開示の技術が適用される固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【０１６５】
［撮像装置］
図１９は、本開示の電子機器の一例である撮像装置（カメラ装置）の構成例を示すブロック図である。
【０１６６】
図１９に示すように、本開示の撮像装置１００は、レンズ群１０１などを含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１６７】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０１６８】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１６９】
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１７０】
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、更には、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として、画素データの高速読み出しをより低消費電力にて実現な、先述した各実施形態に係る固体撮像装置を用いることができる。これにより、撮像装置１００の低消費電力化に大きく寄与できることになる。
【０１７１】
＜７．本開示の構成＞
尚、本開示は以下のような構成を採ることもできる。
［１］画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える固体撮像装置。
［２］制御部は、電流源の動作及びＡＤ変換器の動作を垂直同期信号の単位で停止する上記［１］に記載の固体撮像装置。
［３］信号処理部、メモリ部、データ処理部、及び、制御部は、画素アレイ部が形成されたチップと異なる少なくとも１つのチップに形成され、
画素アレイ部が形成されたチップと他の少なくとも１つのチップとが積層された構造となっている上記［１］又は上記［２］に記載の固体撮像装置。
［３Ａ］画素アレイ部が第１チップに形成され、
信号処理部、メモリ部、データ処理部、及び、制御部が第２チップに形成され、
第１チップと第２チップとが積層された構造となっている上記［３］に記載の固体撮像装置。
［３Ｂ］画素アレイ部が第１チップに形成され、
信号処理部及び制御部が第２チップに形成され、
メモリ部及びデータ処理部が第３チップに形成され、
第１チップと第２チップと第３チップとが積層された構造となっている上記［３］に記載の固体撮像装置。
［４］制御部は、画素アレイ部が形成されたチップ側の回路と、他の少なくとも１つのチップ側の回路とを同期をとりつつ制御する上記［３］に記載の固体撮像装置。
［５］信号処理部は、画素アレイ部の各画素から画素行毎に読み出されるアナログ画素信号に対して、画素列の単位で並列に信号処理を行う上記［１］乃至上記［４］のいずれかに記載の固体撮像装置。
［６］信号処理部は、
ＡＤ変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する上記［５］に記載の固体撮像装置。
［７Ａ］信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送する上記［６］に記載の固体撮像装置。
［７Ｂ］信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する上記［６］に記載の固体撮像装置。
［８］信号処理部は、
ＡＤ変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データを圧縮するデータ圧縮部と、
データ圧縮部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
ＡＤ変換器でデジタル化された画素データをメモリ部にパイプライン転送する上記［５］に記載の固体撮像装置。
［９Ａ］信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部へ転送する上記［８］に記載の固体撮像装置。
［９Ｂ］信号処理部は、１水平期間内にＡＤ変換器によるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内に次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する上記［８］に記載の固体撮像装置。
［１０］信号処理部は、ＡＤ変換器を２つ以上有し、これら２つ以上のＡＤ変換器において並列的にデジタル化の信号処理を行う上記［５］乃至上記［９］のいずれかに記載の固体撮像装置。
［１１］２つ以上のＡＤ変換器は、画素アレイ部の信号線の伸長方向の両側に分けて配置されている上記［１０］に記載の固体撮像装置。
［１２］信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数の画素を単位とし、当該単位毎に設けられており、
信号処理部は、画素アレイ部の各画素から所定数の画素の単位毎に読み出されるアナログ画素信号に対して、当該単位で並列に信号処理を行う上記［１］乃至上記［４］のいずれかに記載の固体撮像装置。
［１３］信号処理部は、所定数の画素の単位毎に読み出されるアナログ画素信号を、当該単位内の複数の画素について所定の順番で信号処理を行う上記［１２］に記載の固体撮像装置。
［１４］データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定したアドレスの画素データを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部から画素データを読み出す上記［１］乃至上記［１３］のいずれかに記載の固体撮像装置。
［１５］データ処理部は、露光期間中にメモリ部から画素データを読み出す上記［１］乃至上記［１４］のいずれかに記載の固体撮像装置。
［１６］制御部は、信号線に接続されている電流源の動作を停止する際に、信号線と電流源との間の電流パスを遮断する上記［１］乃至上記［１５］のいずれかに記載の固体撮像装置。
［１７］制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える上記［１６］に記載の固体撮像装置。
［１８］  画素アレイ部が形成されたチップを含む複数のチップが積層されて成り、
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部、
信号処理部から転送される画素データを保持するメモリ部、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部、及び、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部が、
画素アレイ部が形成されたチップと異なる少なくとも１つのチップに形成されている固体撮像装置。
［１８Ａ］第１チップと第２チップとが積層されて成り、
第１チップには、画素アレイ部が形成されており、
第２チップには、信号処理部、メモリ部、データ処理部、及び、制御部が形成されている上記［１８］に記載の固体撮像装置。
［１８Ｂ］第１チップと第２チップと第３チップとが積層されて成り、
第１チップには、画素アレイ部が形成されており、
第２チップには、信号処理部、データ処理部、及び、制御部が形成されており、
第３チップには、メモリ部が形成されている上記［１８］に記載の固体撮像装置。
［１９］画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する駆動を行う固体撮像装置の駆動方法。
［２０］画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するＡＤ変換器を含み、デジタル化した画素データをフレームレートよりも速い第１速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第１速度よりも遅い第２速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともＡＤ変換器の動作を停止する制御を行う制御部とを備える固体撮像装置を有する電子機器。
【符号の説明】
【０１７２】
１０Ａ・・・第１実施形態に係る固体撮像装置、１０Ｂ・・・第２実施形態に係る固体撮像装置、１０Ｃ・・・第３実施形態に係る固体撮像装置、２０・・・第１チップ、２１…画素アレイ部（画素部）、２２1，２２2・・・パッド部、２３（２３1〜２３4）・・・ビア（ＶＩＡ）、２５・・・行選択部、２６・・・信号線、２７・・・列選択部、３０・・・第２チップ、３１・・・信号処理部、３２（３２1〜３２2，３２13〜３２24）・・・メモリ部、３３・・・データ処理部、３４・・・制御部、３５・・・電流源、３６・・・デコーダ、３７・・・行デコーダ、３８・・・インターフェース（ＩＦ）部、３９・・・列デコーダ／センスアンプ、４０・・・単位画素、４１・・・フォトダイオード、４２・・・転送トランジスタ（転送ゲート）、４３・・・リセットトランジスタ、４４・・・増幅トランジスタ、４５，４７・・・選択トランジスタ、４６・・・ＦＤ部、５１（５１1〜５１4）・・・ＡＤ変換器、５２・・・参照電圧生成部、５３（５３A，５３B）・・・データラッチ部、５４・・・パラシリ（パラレル−シリアル）変換部、５５（５５A，５５B）・・・マルチプレクサ、５６・・・データ圧縮部、６０・・・第３チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2014007004.tif 000021
【国際調査報告】
2014007004.tif 000022
2014007004.tif 000023
2014007004.tif 000024
2014007004.tif 000025