(57)【要約】  ゲート電極（１８０）の側面から半導体基板（１１０）におけるゲート電極の側方の領域に形成された第１のサイドウォール（２１０）と、その上に形成され、高さ及び幅が第１のサイドウォールよりも小さい第２のサイドウォール（２２０）と、その外側に第２のサイドウォールを覆うように形成された外側サイドウォール（２３０）と、外側サイドウォールの側方の領域に形成されたソースドレイン領域（２５０）とを備えている。第２のサイドウォールは、注入される衝突イオンで欠陥準位を生じる原子を組成に含み、第１のサイドウォール及び第３のサイドウォールは、欠陥準位を生じる原子を組成に含まない。
2013171956.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に選択的に形成された第１のサイドウォールと、
前記第１のサイドウォールの上に前記ゲート電極と対向して形成され、高さ及び幅が前記第１のサイドウォールよりも小さい第２のサイドウォールと、
前記第１のサイドウォールの外側に前記第２のサイドウォールを覆うように形成された第３のサイドウォールと、
前記半導体層における前記第３のサイドウォールの側方の領域に形成されたソースドレイン領域とを備え、
前記第２のサイドウォールは、その組成に、注入される衝突イオンによって欠陥準位を生じる原子を含み、
前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置。
【請求項２】
請求項１において、
前記欠陥準位を生じる原子は、窒素原子である半導体装置。
【請求項３】
請求項１又は２において、
前記第１のサイドウォールは、ゲート長方向の断面がＬ字状である半導体装置。
【請求項４】
請求項１〜３のいずれか１項において、
前記第１のサイドウォール及び第３のサイドウォールは、互いに同一の組成を有する絶縁膜である半導体装置。
【請求項５】
請求項１〜３のいずれか１項において、
前記第１のサイドウォール及び第３のサイドウォールは、互いに異なる組成を有する絶縁膜である半導体装置。
【請求項６】
半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、
前記第１のサイドウォールの上に、前記ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、
前記第２のサイドウォールに対して選択的にエッチングを行うことにより、前記第２のサイドウォールの高さ及び幅を前記第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のサイドウォールの外側に前記第２のサイドウォールを覆うように第３のサイドウォールを形成する工程（ｅ）と、
前記第１のサイドウォール及び第３のサイドウォールをマスクとして、前記半導体層における前記第３のサイドウォールの側方の領域に不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、
前記ソースドレイン領域に注入された前記不純物イオンを活性化する熱処理を行う工程（ｇ）とを備え、
前記第２のサイドウォールは、その組成に、注入された前記不純物イオンによって欠陥準位を生じる原子を含み、
前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置の製造方法。
【請求項７】
半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、
前記第１のサイドウォールの上に、前記ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、
前記第２のサイドウォールに対して選択的にエッチングを行うことにより、前記第２のサイドウォールの高さ及び幅を前記第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体層の上に、前記第１のサイドウォール及び第２のサイドウォールを覆うように絶縁膜を堆積する工程（ｅ）と、
前記第１のサイドウォール及び前記絶縁膜における前記第２のサイドウォールを覆う部分をマスクとし、且つ前記半導体層における前記ゲート電極の側方の領域に前記絶縁膜を介して不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記ソースドレイン領域に注入された前記不純物イオンを活性化する熱処理を行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記絶縁膜に対して全面的にエッチングを行って、前記絶縁膜から前記第２のサイドウォールを覆う第３のサイドウォールを形成する工程（ｈ）とを備え、
前記第２のサイドウォールは、その組成に、注入された前記不純物イオンによって欠陥準位を生じる原子を含み、
前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置の製造方法。
【請求項８】
請求項６又は７において、
前記欠陥準位を生じる原子は、窒素原子である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法、特に、ＭＩＳ型電界効果トランジスタ（Metal-Insulator-Semiconductor FieldEffect Transistor：ＭＩＳＦＥＴ）及びその製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像素子（イメージセンサ）分野では、従来主流であったＣＣＤ（Charge Coupled Devices :電荷結合素子）から、製造コスト及び消費電力の面で有利なＣＭＩＳ（Complementary Metal InsulatorSemiconductor）センサに置き換わりつつある。ＣＭＩＳセンサにおける製造工程は、システムＬＳＩプロセスとの整合性が高い。そこで、システムＬＳＩの微細化に応じて、ＣＭＩＳセンサの高集積化及び高速化を実現すべく、画素センサを構成するＭＩＳＦＥＴの微細化、例えば、ゲート長が１．５μｍ以下で且つゲート幅が０．５μｍ以下となる微細化が進められている。【０００３】
現状のシステムＬＳＩプロセス技術に基づいたＣＭＩＳセンサの製造工程においては、ゲート電極を形成した後、その側面に酸化シリコンからなる断面Ｌ字状の第１のサイドウォールと、酸化シリコンに対してコンタクトエッチングの選択比が取れる窒化シリコンからなる第２のサイドウォールとが積層して用いられている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０８５１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記のような構成では、第２のサイドウォール及び第１のサイドウォールをマスクとしてソースドレイン形成用の不純物イオンの注入を実施する際に、注入されたイオンが第２のサイドウォールに衝突して、第２のサイドウォールを構成する窒素イオンがゲート絶縁膜中又は半導体基板とゲート絶縁膜との界面にノックオンされて欠陥を生じる。その結果、生じた欠陥がキャリア（Ｎチャネル型では電子、Ｐチャネル型では正孔）のトラップ準位となって、ＭＩＳＦＥＴの出力電流揺らぎの増大を引き起こす。【０００６】
さらに、ソースとドレインとの間を移動するキャリアが、ゲート絶縁膜と半導体基板表面との界面の欠陥準位又はゲート絶縁膜の膜中欠陥等に捕獲若しくは放出されることによって生じる出力電流の時間揺らぎは、ＭＩＳＦＥＴのチャネル面積（ゲート長Ｌ×ゲート幅Ｗ）が縮小される比の値に反比例して増大する。ＭＩＳＦＥＴにおける出力電流揺らぎの増大は、ＣＭＩＳセンサの場合、ノイズの増加に直結して画像特性の劣化を引き起こす。【０００７】
なお、この問題は、ＣＭＩＳセンサのみならず、システムＬＳＩに搭載される、ゲート長が９０ｎｍ以細の微細ＣＭＩＳデバイスにおいても発生する。【０００８】
本開示は、前記の問題に鑑み、イオン注入によるＭＩＳＦＥＴの出力電流の揺らぎを低減できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本開示に係る半導体装置は、半導体層と、半導体層の上にゲート絶縁膜を介在させて形成されたゲート電極と、ゲート電極の側面上から半導体層におけるゲート電極の側方の領域上に選択的に形成された第１のサイドウォールと、第１のサイドウォールの上にゲート電極と対向して形成され、高さ及び幅が第１のサイドウォールよりも小さい第２のサイドウォールと、第１のサイドウォールの外側に第２のサイドウォールを覆うように形成された第３のサイドウォールと、半導体層における第３のサイドウォールの側方の領域に形成されたソースドレイン領域とを備え、第２のサイドウォールは、その組成に、注入される衝突イオンによって欠陥準位を生じる原子を含み、第１のサイドウォール及び第３のサイドウォールは、その組成に欠陥準位を生じる原子を含まない。【００１０】
本開示の半導体装置において、欠陥準位を生じる原子は、窒素原子であってもよい。【００１１】
本開示の半導体装置において、第１のサイドウォールは、ゲート長方向の断面がＬ字状であってもよい。【００１２】
本開示の半導体装置において、第１のサイドウォール及び第３のサイドウォールは、互いに同一の組成を有する絶縁膜であってもよい。【００１３】
また、本開示の半導体装置において、第１のサイドウォール及び第３のサイドウォールは、互いに異なる組成を有する絶縁膜であってもよい。【００１４】
本開示に係る第１の半導体装置の製造方法は、半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、ゲート電極の側面上から半導体層におけるゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、第１のサイドウォールの上に、ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、第２のサイドウォールに対して選択的にエッチングを行うことにより、第２のサイドウォールの高さ及び幅を第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、工程（ｄ）よりも後に、第１のサイドウォールの外側に第２のサイドウォールを覆うように第３のサイドウォールを形成する工程（ｅ）と、第１のサイドウォール及び第３のサイドウォールをマスクとして、半導体層における第３のサイドウォールの側方の領域に不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、ソースドレイン領域に注入された不純物イオンを活性化する熱処理を行う工程（ｇ）とを備え、第２のサイドウォールは、その組成に、注入された不純物イオンによって欠陥準位を生じる原子を含み、第１のサイドウォール及び第３のサイドウォールは、その組成に欠陥準位を生じる原子を含まない。【００１５】
本開示に係る第２の半導体装置の製造方法は、半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、ゲート電極の側面上から半導体層におけるゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、第１のサイドウォールの上に、ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、第２のサイドウォールに対して選択的にエッチングを行うことにより、第２のサイドウォールの高さ及び幅を第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、工程（ｄ）よりも後に、半導体層の上に、第１のサイドウォール及び第２のサイドウォールを覆うように絶縁膜を堆積する工程（ｅ）と、第１のサイドウォール及び絶縁膜における第２のサイドウォールを覆う部分をマスクとし、且つ半導体層におけるゲート電極の側方の領域に絶縁膜を介して不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、工程（ｆ）よりも後に、ソースドレイン領域に注入された不純物イオンを活性化する熱処理を行う工程（ｇ）と、工程（ｇ）よりも後に、絶縁膜に対して全面的にエッチングを行って、絶縁膜から第２のサイドウォールを覆う第３のサイドウォールを形成する工程（ｈ）とを備え、第２のサイドウォールは、その組成に、注入された不純物イオンによって欠陥準位を生じる原子を含み、第１のサイドウォール及び第３のサイドウォールは、その組成に欠陥準位を生じる原子を含まない。【００１６】
本開示の第１又は第２の半導体装置の製造方法において、欠陥準位を生じる原子は、窒素原子であってもよい。
【発明の効果】
【００１７】
本開示の半導体装置及びその製造方法によると、積層されたサイドウォールをマスクとして、ソースドレイン領域をイオン注入により形成する際に生じる欠陥が大幅に減少する。その結果、ＭＩＳＦＥＴの出力電流の揺らぎが低減する。
【図面の簡単な説明】
【００１８】
【図１】図１は一実施形態に係る半導体装置を示す断面図である。
【図２】図２（ａ）及び図２（ｂ）は一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３（ａ）及び図３（ｂ）は一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】図４（ａ）及び図４（ｂ）は一実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】図５は一実施形態の一変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は一実施形態に係る半導体装置における特性評価結果を従来技術と比較して表した図である。
【発明を実施するための形態】
【００１９】
（一実施形態）
一実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、これらの図面には、各構成要素の形状、大きさ及び配置関係等が理解できる程度に概略的に示されている。従って、本開示は図面に記載した内容に限定されない。また、以下の説明文中には、特定の材料、条件及び数値条件等を用いているが、これらは一例であり、限定されない。
【００２０】
本実施形態に係る半導体装置について図１を参照しながら説明する。図１は本実施形態に係る半導体装置の断面構造を示しており、一例として固体撮像素子に設けられるｎ型ＭＩＳ電界効果トランジスタ（ＮＭＩＳＦＥＴ）を説明する。
【００２１】
図１に示すように、ＮＭＩＳＦＥＴは、シリコン（Ｓｉ）からなる半導体基板１１０にｐ型不純物である、例えばホウ素（Ｂ）がイオン注入されたｐ型ウェル層１２０の上で、且つＳＴＩ（Shallow Trench Isolation）又はＬＯＣＯＳ（Local Oxidation of Silicon）等の素子分離絶縁膜１３０により互いに絶縁分離されたＮＭＩＳ領域１００に形成されている。
【００２２】
ｐ型ウェル層１２０の上には、膜厚が１ｎｍ〜１０ｎｍの酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１４０と、該ゲート絶縁膜１４０の上に、ｎ型不純物である、例えば砒素（Ａｓ）がイオン注入されたポリシリコンからなるゲート電極１８０とが設けられている。ｐ型ウェル層１２０におけるゲート電極１８０の端部の下側及び側方の領域には、ｎ型ＬＤＤ（Lightly Doped Drain）不純物である、例えば砒素（Ａｓ）がイオン注入されたｎ型ＬＤＤ領域２００が形成されている。
【００２３】
ゲート電極１８０の側面上には、例えば酸化シリコンからなる断面Ｌ字状の第１のサイドウォール２１０が設けられている。ここで、第１のサイドウォール２１０における断面の方向は、ゲート電極１８０におけるゲート長方向（図面の左右方向）に沿った断面である。第１のサイドウォール２１０の側面上及び底面上には、例えば窒化シリコン（ＳｉＮ）からなる第２のサイドウォール２２０がゲート電極１８０と対向して形成されている。ここで、第２のサイドウォール２２０は、その高さ及び幅が第１のサイドウォール２１０の高さ及び幅よりも小さくなるように形成されている。なお、第１のサイドウォール２１０における高さとは、半導体基板１１０の主面に対して垂直な方向の寸法を指し、その幅とは、半導体基板１１０の主面に平行な方向の寸法を指す。
【００２４】
さらに、第１のサイドウォール２１０の上端部の側面及び底部の外側の上面において第１のサイドウォール２１０と接触し、且つ第２のサイドウォール２２０を覆うように、第３のサイドウォールである外側サイドウォール２３０が、例えば酸化シリコンによって形成されている。ここで、外側サイドウォール２３０の膜厚は、１０ｎｍ〜３０ｎｍ程度でよい。
【００２５】
ｐ型ウェル層１２０における第１のサイドウォール２１０、第２のサイドウォール２２０及び外側サイドウォール２３０の下側及び側方の領域には、ｎ型ソースドレイン不純物である、例えば砒素（Ａｓ）がイオン注入されたｎ型ソースドレイン領域２５０が形成されている。
【００２６】
コンタクトエッチストッパとして機能する、例えば窒化シリコンからなる絶縁膜２６０が、ゲート電極１８０、第１のサイドウォール２１０、外側サイドウォール２３０、ｎ型ソースドレイン領域２５０及び素子分離絶縁膜１３０を覆うように形成されている。該絶縁膜２６０の上には、埋め込み特性が高い、例えばＣＶＤ（Chemical Vapor Deposition）酸化膜である層間絶縁膜２７０が形成されている。
【００２７】
層間絶縁膜２７０におけるｎ型ソースドレイン領域２５０の上側には、該層間絶縁膜２７０及び絶縁膜２６０を貫通してｎ型ソースドレイン領域２５０と接触するコンタクトプラグ２９０Ａが形成されている。層間絶縁膜２７０の上には、コンタクトプラグ２９０Ａと接触するように、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等の金属からなる配線３００が形成されている。これにより、配線３００と、ｎ型ソースドレイン領域２５０及びｐ型ウェル層１２０とが電気的に接続される。ここで、コンタクトプラグ２９０Ａは、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）からなるバリアメタル膜２８０と、例えばタングステン（Ｗ）からなる埋め込み金属２９０により構成されている。
【００２８】
また、図示しないコンタクトプラグ２９０Ａ及び配線３００が、ゲート電極１８０と電気的に接続されており、所望の電圧をゲート電極１８０に印加することができる。
【００２９】
（製造方法）
以下、一実施形態に係る半導体装置の製造方法の一例について、図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）及び図４（ｂ）を参照しながら説明する。
【００３０】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１１０の上部にｐ型不純物である、例えばホウ素（Ｂ）を１×１０１２／ｃｍ２〜１×１０１３／ｃｍ２程度のドーズ量で選択的に注入して、ｐ型ウェル層１２０を形成する。続いて、ＳＴＩ又はＬＯＣＯＳ等の素子分離絶縁膜１３０を形成して、互いに分離されたＮＭＩＳ領域１００を形成する。
【００３１】
続いて、半導体基板１１０の上に、膜厚が１ｎｍ〜１０ｎｍ程度の熱酸化膜であるゲート絶縁膜１４０と、該ゲート絶縁膜１４０の上に厚さが８０ｎｍ〜１５０ｎｍ程度のポリシリコン１５０からなるゲート電極１８０とを順次形成する。ここで、ゲート絶縁膜１４０を構成する熱酸化膜は、ＩＳＳＧ（In Situ Steam Generation）法、ＲＴＯ（Rapid Thermal Oxidation）法又は酸化炉等で形成すればよい。また、ゲート電極１８０には、ｎ型不純物である、例えば砒素（Ａｓ）を１×１０１５／ｃｍ２程度のドーズ量で注入している。
【００３２】
続いて、ｐ型ウェル層１２０におけるゲート電極１８０の両側方の領域に、該ゲート電極１８０をマスクとして、ｎ型ＬＤＤ不純物である、例えば砒素（Ａｓ）を１×１０１２／ｃｍ２〜１×１０１４／ｃｍ２程度のドーズ量で注入することにより、ｎ型ＬＤＤ領域２００を形成する。
【００３３】
次に、半導体基板１１０上の全面に、膜厚が１０ｎｍ〜３０ｎｍの第１の酸化シリコン膜と、膜厚が３０ｎｍ〜１００ｎｍの窒化シリコン膜とを順次形成する。続いて、図２（ｂ）に示すように、第１の酸化シリコン膜及び窒化シリコン膜に対して全面ドライエッチングを行って、ゲート電極１８０の両側面上に、第１の酸化シリコン膜から断面Ｌ字状の第１のサイドウォール２１０を形成し、窒化シリコン膜から第２のサイドウォール２２０を形成する。
【００３４】
次に、図３（ａ）に示すように、窒化シリコンからなる第２のサイドウォール２２０に対して、短時間の追加エッチングを行って、第２のサイドウォール２２０を薄膜化する。これにより、各第２のサイドウォール２２０は、第１のサイドウォール２１０の幅及び高さに対して、それぞれ１０ｎｍ〜３０ｎｍずつ小さくする。
【００３５】
次に、半導体基板１１０上の全面に、膜厚が１０ｎｍ〜３０ｎｍの第２の酸化シリコン膜を形成する。続いて、図３（ｂ）に示すように、第２の酸化シリコン膜に対して全面ドライエッチングを行って、第２の酸化シリコン膜から、断面Ｌ字状の第１サイドウォール２１０の上端部の側面及び底部の外側上面において第１のサイドウォール２１０と接触し、且つ第２のサイドウォール２２０を覆う外側サイドウォール２３０を形成する。
【００３６】
次に、図４（ａ）に示すように、ゲート電極１８０、第１のサイドウォール２１０及び外側サイドウォール２３０をマスクとして、ｐ型ウェル層１２０における第１のサイドウォール２１０及び外側サイドウォール２３０の両側方の領域に、ｎ型ソースドレイン不純物である、例えば砒素（Ａｓ）を、加速電圧が２０ｋｅＶ、ドーズ量が１×１０１５／ｃｍ２程度でイオン注入を行って、ｎ型ソースドレイン領域２５０を形成する。
【００３７】
このとき、本実施形態においては、窒素原子を含む第２のサイドウォール２２０が、窒素原子を含まない第３のサイドウォール２３０及び第１のサイドウォール２１０によって覆われている。このため、第２のサイドウォール２２０に含まれる窒素原子がイオン注入によってノックオンされることがない。ここで、本実施形態において、「窒素原子を含まない第１のサイドウォール２１０及び第３のサイドウォール２３０」とは、これらサイドウォール２１０、２３０の成膜時にその組成として意図的に窒素原子を含めないという意味であり、残留窒素原子は意味しない。
【００３８】
次に、図４（ｂ）に示すように、半導体基板１１０に対して熱処理を行って、半導体基板１１０のｎ型ＬＤＤ領域２００及びｎ型ソースドレイン領域２５０に注入された不純物イオンをそれぞれ活性化する。
【００３９】
続いて、半導体基板１１０の上の全面に、すなわち、ゲート電極１８０、第１のサイドウォール２１０、外側サイドウォール２３０、ｎ型ソースドレイン領域２５０及び素子分離絶縁膜１３０を覆うように、コンタクトエッチストッパとして機能する窒化シリコンからなる絶縁膜２６０を形成する。
【００４０】
続いて、周知の技術である、例えばＣＶＤ法により、絶縁膜２６０の上に層間絶縁膜２７０を形成する。その後、化学機械研磨（ＣＭＰ:ChemicalMechanical Polishing）法等により、層間絶縁膜２７０の上面を平坦化する。続いて、リソグラフィ法及びエッチング法により、ｎ型ソースドレイン領域２５０を露出するコンタクトホールを選択的に形成する。その後、コンタクトホールの壁面上に、膜厚が３ｎｍ〜１０ｎｍのバリアメタル膜２８０を形成し、続いて、埋め込み金属２９０によりコンタクトホールを充填して、コンタクトプラグ２９０Ａを形成する。その後、層間絶縁膜の上に、スパッタ法又はめっき法等により、金属膜を堆積する。続いて、リソグラフィ法及びエッチング法により、金属膜をコンタクトプラグ２９０と接するようにパターニングして、配線３００を形成する。
【００４１】
なお、上述したように、バリアメタル膜２８０には、例えば、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）を用いることができる。また、埋め込み金属２９０には、例えばタングステン（Ｗ）を用いることができる。また、配線３００用の金属膜には、アルミニウム（Ａｌ）又は銅（Ｃｕ）を用いることができる。また、図示はしていないが、ゲート電極１８０と電気的に接続される他のコンタクトプラグ２９０Ａを同時に形成する。
【００４２】
（一実施形態の一変形例）
以下、図５を参照しながら本実施形態に係る半導体装置の製造方法の一変形例を説明する。
【００４３】
図４（ａ）に示す、ｎ型ソースドレイン領域２５０を形成するためのイオン注入工程においては、外側サイドウォール２３０はパターニングされている。
【００４４】
本変形例においては、図５に示すように、外側サイドウォール２３０をサイドウォール状にパターニングする前に、外側サイドウォール２３０を形成する絶縁膜２３０Ａを介して、Ａｓ等の不純物イオンを注入して、ｎ型ソースドレイン領域２５０を形成している。
【００４５】
また、ｎ型ＬＤＤ領域２００及びｎ型ソースドレイン領域２５０に注入した不純物イオンの活性化のための熱処理をｎ型ソースドレイン領域２５０を形成した後に行ってもよい。
【００４６】
その後は、絶縁膜２３０Ａに対して全面ドライエッチングを行って、絶縁膜２３０Ａから、図４（ｂ）と同等の外側サイドウォール２３０を形成する。
【００４７】
このように、本実施形態及びその変形例に係るＭＩＳＦＥＴにおいては、ｎ型ソースドレイン不純物を注入する際に、ゲート電極１８０の両側面に設けた窒化シリコンからなる第２のサイドウォール２２０が、酸化シリコンからなる外側サイドウォール２３０又は絶縁膜２３０Ａによって覆われている。このため、酸化シリコンからなる外側サイドウォール２３０又は絶縁膜２３０Ａが緩衝材となるので、ｎ型ソースドレイン不純物イオンが第２サイドウォール２２０を構成する窒化シリコン膜に直接に衝突することがない。従って、ｎ型ソースドレイン不純物イオンが窒化シリコン膜に注入されることで発生するノックオン窒素のゲート絶縁膜１４０又は半導体基板１１０とゲート絶縁膜１４０との界面への侵入が低減されて、ノックオン窒素に起因する欠陥が減少する。その結果、ＭＩＳＦＥＴのｎ型ソースドレイン間を移動するキャリアのノックオン窒素に起因する欠陥を介した捕獲過程及び放出過程による出力電流の変動が抑制される。
【００４８】
図６は、ＭＩＳＦＥＴの出力電流の時間揺らぎであるＲＴＳ（Random Telegraph Signal）ノイズを、従来技術と本開示とで比較したグラフである。図６から分かるように、本開示においては、ｎ型ソースドレイン不純物の注入時における注入イオンの衝突を緩衝する酸化シリコン膜を第２のサイドウォール２２０の表面に設けている。これにより、ＲＴＳノイズは、従来技術の場合と比べて１０％以上減少することが分かる。
【００４９】
また、一般に、比誘電率が酸化シリコンの２倍程度である、窒化シリコンからなる第２サイドウォール２２０を追加のエッチングにより後退させて、酸化シリコンからなる外側サイドウォール２３０により被覆する。このため、ゲート電極１８０とｎ型ソースドレイン領域２５０との間のフリンジ容量が低減するので、ＭＩＳＦＥＴに起因する速度の遅延も改善される。
【００５０】
なお、本実施形態及びその変形例においては、第１のサイドウォール２１０と外側サイドウォール２３０として、いずれも酸化シリコンを用いたが、共に窒素原子を含まなければ酸化シリコンに限定されない。従って、第１のサイドウォール２１０と外側サイドウォール２３０とには、互いの組成が異なる絶縁膜を用いてもよい。例えば、いずれか一方にサファイア（Ａｌ２Ｏ３）等とを用いても構わない。また、第２のサイドウォール２２０は、必ずしも窒化シリコン（ＳｉＮ）に限られない。すなわち、図２（ｂ）に示す工程において、第２のサイドウォール２２０には、第１のサイドウォール２１０とエッチングレートが異なり、且つ、ソースドレイン領域２５０を形成する際の不純物イオンによりノックオンされる原子が欠陥準位を生成してしまう組成を持つ材料が適用可能である。従って、例えば第２のサイドウォールには、酸化チタン（ＴｉＯ２）を用いることができる。
【００５１】
また、本実施形態においては、ｎ型ＭＩＳ電界効果トランジスタ（ＮＭＩＳＦＥＴ）の製造方法を一例として説明したが、半導体基板の上部にｎ型ウェル層を形成し、低濃度不純物拡散層（ＬＤＤ領域）及び高濃度不純物拡散層（ソースドレイン領域）、並びにポリシリコン膜（ゲート電極）に注入する不純物をｎ型からｐ型に変更することにより、ｐ型ＭＩＳ電界効果トランジスタ（ＰＭＩＳＦＥＴ）にも適用可能である。
【００５２】
また、本実施形態においては、半導体装置として、ＣＭＩＳセンサにおけるＭＩＳＦＥＴの場合について説明したが、ＣＭＩＳセンサのみならず、システムＬＳＩに搭載されるゲート長が、例えば９０ｎｍ以細の微細ＣＭＩＳデバイスであっても同様の効果を発揮する。
【産業上の利用可能性】
【００５３】
本開示に係る半導体装置及びその製造方法は、サイドウォールを介してソースドレイン注入を行うＭＩＳ型電界効果トランジスタ及びその製造方法等に有用である。
【符号の説明】
【００５４】
１００    ＮＭＩＳ領域
１１０    半導体基板
１２０    ｐ型ウェル層
１３０    素子分離絶縁膜
１４０    ゲート絶縁膜
１８０    ゲート電極
２００    ｎ型ＬＤＤ領域
２１０    第１のサイドウォール
２２０    第２のサイドウォール
２３０    外側サイドウォール（第３のサイドウォール）
２３０Ａ  絶縁膜
２５０    ｎ型ソースドレイン領域
２６０    絶縁膜（コンタクトエッチストッパ）
２７０    層間絶縁膜
２８０    バリアメタル膜
２９０    埋め込み金属
２９０Ａ  コンタクトプラグ
３００    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成26年6月13日(2014.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に選択的に形成された第１のサイドウォールと、
前記第１のサイドウォールの上に前記ゲート電極と対向して形成され、高さ及び幅が前記第１のサイドウォールよりも小さい第２のサイドウォールと、
前記第１のサイドウォールの外側に前記第２のサイドウォールを覆うように形成された第３のサイドウォールと、
前記半導体層における前記第３のサイドウォールの側方の領域に形成されたソースドレイン領域とを備え、
前記第２のサイドウォールは、その組成に、注入される衝突イオンによって欠陥準位を生じる原子を含み、
前記第２のサイドウォールは、前記衝突イオンを含まず、
前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置。
【請求項２】
請求項１において、
前記衝突イオンは、前記ソースドレイン領域を構成する不純物イオンである半導体装置。
【請求項３】
請求項１又は２において、
前記欠陥準位を生じる原子は、窒素原子である半導体装置。
【請求項４】
請求項１〜３のいずれか１項において、
前記第１のサイドウォールは、ゲート長方向の断面がＬ字状である半導体装置。
【請求項５】
請求項１〜４のいずれか１項において、
前記第１のサイドウォール及び第３のサイドウォールは、互いに同一の組成を有する絶縁膜である半導体装置。
【請求項６】
請求項１〜４のいずれか１項において、
前記第１のサイドウォール及び第３のサイドウォールは、互いに異なる組成を有する絶縁膜である半導体装置。
【請求項７】
半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、
前記第１のサイドウォールの上に、前記ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、
前記第２のサイドウォールに対して選択的にエッチングを行うことにより、前記第２のサイドウォールの高さ及び幅を前記第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のサイドウォールの外側に前記第２のサイドウォールを覆うように第３のサイドウォールを形成する工程（ｅ）と、
前記第１のサイドウォール及び第３のサイドウォールをマスクとして、前記半導体層における前記第３のサイドウォールの側方の領域に不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、
前記ソースドレイン領域に注入された前記不純物イオンを活性化する熱処理を行う工程（ｇ）とを備え、
前記第２のサイドウォールは、その組成に、注入された前記不純物イオンによって欠陥準位を生じる原子を含み、
前記第２のサイドウォールは、前記不純物イオンを含まず、
前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置の製造方法。
【請求項８】
半導体層の上に、ゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上から前記半導体層における前記ゲート電極の側方の領域上に第１のサイドウォールを選択的に形成する工程（ｂ）と、
前記第１のサイドウォールの上に、前記ゲート電極と対向するように第２のサイドウォールを形成する工程（ｃ）と、
前記第２のサイドウォールに対して選択的にエッチングを行うことにより、前記第２のサイドウォールの高さ及び幅を前記第１のサイドウォールの高さ及び幅よりも小さくする工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体層の上に、前記第１のサイドウォール及び第２のサイドウォールを覆うように絶縁膜を堆積する工程（ｅ）と、
前記第１のサイドウォール及び前記絶縁膜における前記第２のサイドウォールを覆う部分をマスクとし、且つ前記半導体層における前記ゲート電極の側方の領域に前記絶縁膜を介して不純物イオンを注入することにより、ソースドレイン領域を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記ソースドレイン領域に注入された前記不純物イオンを活性化する熱処理を行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記絶縁膜に対して全面的にエッチングを行って、前記絶縁膜から前記第２のサイドウォールを覆う第３のサイドウォールを形成する工程（ｈ）とを備え、
前記第２のサイドウォールは、その組成に、注入された前記不純物イオンによって欠陥準位を生じる原子を含み、前記第１のサイドウォール及び第３のサイドウォールは、その組成に前記欠陥準位を生じる原子を含まない半導体装置の製造方法。
【請求項９】
請求項８において、
前記第２のサイドウォールは、前記不純物イオンを含まない半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか１項において、
前記欠陥準位を生じる原子は、窒素原子である半導体装置の製造方法。
【国際調査報告】
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