【事件の表示】
　特願２０１７−１３６２５４「磁気メモリ」拒絶査定不服審判事件〔平成３１年　２月　７日出願公開、特開２０１９−　２１３５６、請求項の数（１１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２９年７月１２日の出願であって，平成３０年４月２４日付けで拒絶の理由が通知され，同年６月１１日に意見書とともに手続補正書が提出され，同年９月６日付けで拒絶の理由が通知され，同年１０月１６日に意見書とともに手続補正書が提出され，同年１１月２９日付けで拒絶査定（謄本送達日平成３１年１月１５日）がなされ，これに対して平成３１年２月２５日に審判請求がなされたものである。
第２　原査定の概要
　原査定（平成３０年１１月２９日付け拒絶査定）の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項　１−１１
・引用文献等　１−２
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２０１６−２７５１９号公報
２.特開２００７−３０００７９号公報
第３　本願発明
　本願請求項１乃至１１に係る発明（以下「本願発明１」乃至「本願発明１１」という。）は，平成３０年１０月１６日付け手続補正書の特許請求の範囲の請求項１乃至１１に記載された，次のとおりのものと認める。
「　　【請求項１】
　第１の配線と、
　第２の配線と、
　第１の磁気抵抗効果素子と、第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子と、を含み、前記第１の配線と前記第２の配線との間に接続される第１のメモリセルと、
　前記第１のメモリセルにデータを書き込む書き込み電圧を、前記第１のメモリセルに印加する回路と、
　を具備し、
　　前記書き込み電圧は、第１の電圧、第２の電圧及び第３の電圧を含み、
　　前記第１の電圧は、前記第１のセレクタ素子を前記第１の抵抗状態から前記第２の抵抗状態に変え、前記第２の電圧は、前記第１の磁気抵抗効果素子の磁化を制御し、
　　前記第１の電圧の電圧値は、前記第２の電圧の電圧値より低く、前記第３の電圧の電圧値より高く、
　　前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長く、
　　前記第１の電圧が前記第１のメモリセルに印加された後、前記第２の電圧が前記第１のメモリセルに印加され、前記第１の電圧の印加前及び前記第２の電圧の印加後において前記第３の電圧が前記第１のメモリセルに印加される、
　磁気メモリ。
　　【請求項２】
　前記回路は、前記第１のメモリセルに対するデータの書き込みの前に、前記第２の電圧より低い第４の電圧を前記第１のメモリセルに印加し、
　前記第４の電圧は、前記第１の期間と前記第２の期間との間の第３の期間内に、前記第１のメモリセルに印加される、
　請求項１に記載の磁気メモリ。
　　【請求項３】
　前記第４の電圧の印加時において、前記第２の配線の電位が、前記第１の配線の電位より高く、
　前記第２の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高い、
　請求項２に記載の磁気メモリ。
　　【請求項４】
　前記第１の電圧の印加時において、前記第２の配線の電位が、前記第１の配線の電位より高い、
　請求項３に記載の磁気メモリ。
　　【請求項５】
　前記第４の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高く、
　前記第２の電圧の印加時において、前記第１の配線の電位が、前記第２の配線の電位より高い、
　請求項２に記載の磁気メモリ。
　　【請求項６】
　前記回路は、前記第１のメモリセルに対するデータの書き込みの後に、第５の電圧を前記第１のメモリセルに印加し、
　前記第５の電圧は、前記第２の電圧の印加の後に、前記第１のメモリセルに印加される、
　請求項１乃至５のいずれか１項に記載の磁気メモリ。
　　【請求項７】
　前記第１の期間と前記第２の期間との間の第４の期間において、前記第１の電圧より低い第６の電圧が、前記第１のメモリセルに印加され、
　前記第４の期間は、前記第１のセレクタ素子が前記第２の抵抗状態から前記第１の抵抗状態に変わる期間より短い、
　請求項１に記載の磁気メモリ。
　　【請求項８】
　前記第１の磁気抵抗効果素子は、第１の磁性層と、第２の磁性層と、前記第１の磁性層と第２の磁性層との間の非磁性層と、を含み、
　前記第１の磁性層が、前記第１の配線に接続され、前記第２の磁性層が、前記第２の配線に接続される、
　請求項１乃至７のうちいずれか１項に記載の磁気メモリ。
　　【請求項９】
　前記第１のセレクタ素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の第１の層と、を含み、
　前記第１の層は、絶縁層又は半導体層を含む、
　請求項１乃至８のうちいずれか１項に記載の磁気メモリ。
　　【請求項１０】
　前記回路は、前記第１のメモリセルに対するデータの書き込みの前に、前記第２の電圧より低い第７の電圧を前記第１のメモリセルに印加し、
　前記第７の電圧は、前記第１の期間と前記第２の期間との間の第５の期間内に、前記第１のメモリセルに印加される、
　請求項１に記載の磁気メモリ。
　　【請求項１１】
　第１の磁性層と、第２の磁性層と、前記第１の磁性層と第２の磁性層との間の非磁性層と、を含む磁気抵抗効果素子と、
　第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の第１の層と、を含み、前記磁気抵抗効果素子に直列接続されたセレクタ素子と、
　第１の電圧、第２の電圧及び第３の電圧を含む書き込み電圧を、前記磁気抵抗効果素子及び前記セレクタ素子に出力する書き込み回路と、
　を具備し、
　　前記第１の電圧の電圧値は、前記第２の電圧の電圧値より低く、前記第３の電圧の電圧値より高く、
　　前記第１の電圧は、前記セレクタ素子の抵抗状態を第１の抵抗状態から前記第１の抵抗状態より低い第２の抵抗状態に変え、前記第２の電圧は、前記磁気抵抗効果素子の磁化を制御し、
　　前記第１の電圧が出力される第１の期間は、前記第２の電圧が出力される第２の期間より長く、
　　前記第１の電圧が出力された後に、前記第２の電圧が出力され、前記第１の電圧の出力前及び前記第２の電圧の出力後において前記第３の電圧が出力される、
　磁気メモリ。」
第４　引用例
１　引用例１に記載された事項
　原査定の拒絶の理由において引用した，本願の出願前に既に公知である，特開２０１６−２７５１９号公報（平成２８年２月１８日公開。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。（下線は当審で説明のために付加。以下同様。）
Ａ　「【０００２】
　
本明細書は、概して電子メモリに関し、
抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリの検出について記載する
Ｂ　「【００３７】
　図面を参照すると、図１は、さまざまな開示の実施形態に従う、二端子メモリセル１０８のクロスポイントアレイの例の略図を示す。図１の
クロスポイントアレイは、一トランジスタ複数抵抗（１ＴｎＲ、ここでｎは適切な正の数である）メモリアレイ１００である
これは、複数のメモリセルに接続されており、単一のビットライントランジスタ１０２Ａまたはワードライントランジスタ１０４Ａによってそれぞれアクティブ化される、各ビットライン１０２およびワードライン１０４によって表されている
メモリセル１０８の各々は、不揮発性メモリ装置に加えて、リーク電流を非常に小さな値とするように構成された、選択装置を含み得る
Ｃ　「【００５１】
　図３は、本明細書の1つ以上の実施形態に従う、例示の二端子メモリセル３００のブロック図を示している。
二端子メモリセル３００は、第１の電気接点３０２Ａと第２の電気接点３０２Ｂとの間に位置する不揮発性メモリ装置３０４および揮発性選択装置を含み得る
【００５２】
　
メモリ装置３０４は、不揮発性メモリであり、
磁気抵抗メモリ
を含み得る
メモリ装置３０４は、第１の電極３０６および不揮発性スイッチング層３０８を含み得る
選択装置３１０は、揮発性スイッチング装置である
【００５３】
　いくつかの実施形態（たとえば、メモリ装置３０４が抵抗スイッチング不揮発性メモリであるもの）において、
第１の電極３０６は、第１の刺激（たとえば、接点３０２Ａ，３０２Ｂに印加される信号、電圧、電界など）に応じて
不揮発性スイッチング層３０８の内部にまたはこれを貫通する導電フィラメントを形成し得る
導電フィラメントは、少なくともイオン化したとき、メモリ装置３０４の電気抵抗
を下げて、メモリ装置３０４を高メモリ抵抗状態から低メモリ抵抗状態に切り替え得る
【００５４】
　さらに、
不揮発性スイッチング層３０８は、
第１の刺激またはより弱い刺激に応じて、
メモリ装置３０４を低メモリ抵抗状態へと切り替え得る
第２の刺激（たとえば、逆極性電圧もしくは電界、第１の刺激よりも高いか低い値の電流もしくは電圧、または、メモリ装置３０４に用いられるメモリ技術の種類に基づき適切な他の刺激）に応じて、導電フィラメントを変形させ、少なくとも不揮発性スイッチング層３０８にわたる電気的導通を断って、メモリ装置３０４を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が、少なくとも空隙／欠陥のサブセットから排出され得る
低電圧、低電強度などの第２の刺激がないと、粒子は不揮発性メモリ層３０８内に捕捉されたままになり得る
電力が供給されないときには、メモリ装置３０４のメモリ状態は保存され
【００５５】
　
選択装置３１０は、導体３１２、セレクタ層３１４および第２の電極３１６を含み得る
導体３１２は、第１の極性の第１の外部刺激に応じてイオン化して、セレクタ層３１４へと漂流または拡散し得る第１のセットの粒子を含み得る
第１のセットの粒子は、第１の外部刺激に応じて、セレクタ層３１４を貫通して導体３１２から第２の電極３１６に至る第１の導電経路を形成し得る
セレクタ層３１４は、導体３１２（または、第２の電極３１６）からの粒子を捕捉することになる空隙、欠陥、間隙などを、ほとんど有しないように構成され得、
第１の外部刺激の非存在下では、第１の導電経路は少なくとも部分的に変形して、第１の導電経路の電気的連続性を断ち
得る
【００５６】
　
第２の電極３１６は、第２の極性の第２の外部刺激に応じてイオン化して、セレクタ層３１４へと漂流または拡散する、第２のセットの粒子を含み得る
第２の外部刺激は、第１の外部刺激と比べて逆の極性を有し得る
第２の電極３１６からの第２のセットの粒子は、セレクタ層３１４内に導電経路を形成して、セレクタ層３１４を高セレクタ抵抗から低セレクタ抵抗へと切り替え得る
第２の外部刺激が、第２の変形電圧よりも低い値に落ちると、第２のセットの粒子によって形成される導電経路は、電気的に不連続になって、セレクタ層３１４を低セレクタ抵抗から高セレクタ抵抗へと切り替え得る
変形電圧は、メモリ装置３０４の状態に依存し得、（第２の極性の）より低い値の変形電圧は、メモリ装置３０４が導電メモリ状態にあるときに導電経路を変形させ、より高い値の電圧は、メモリ装置３０４が抵抗メモリ状態にあるときに導電経路を変形させる
Ｄ　「【００５９】
　図４は、さらなる開示の実施形態に従う二端子メモリセルについての、例示の電流−電圧応答４００の略図を示す。１つ以上の実施形態において、電流−電圧応答４００に関連する二端子メモリセルは、上記で図３にて説明したものに類似する。ただし、本明細書はそのように限定されるものではなく、電流−電圧応答４００は、ここには明示していないが、本明細書の文脈から当業者が知るようにされたメモリセルの実施形態に対応し得ることを理解すべきである。
【００６０】
　電流−電圧応答４００は、縦軸に相対電流を（アンペア、Ａで）、横軸に絶対電圧を（ボルト、Ｖで）示す。低下した保持電圧での選択装置のオン／オフ比をより直接的に示すために、図４（および後述の図５）は、関連するメモリ装置が低メモリ抵抗状態にある場合に、選択装置が脱アクティブ化する電圧付近の電流を、規格化している。縦軸の目盛は対数目盛であり、したがって、縦軸の１目盛当たりで電流の変化の値の１オーダーを表す。
【００６１】
　
０ボルトから始めてセレクタアクティブ化４０２の前に、メモリセルの選択装置は、高セレクタ抵抗状態になる
選択装置は、アクティブでないときは、非常な高電気抵抗を有する傾向があり
【００６２】
　
セレクタアクティブ化４０２に続いて、選択装置は、低セレクタ抵抗状態に入る
【００６３】
　約２ボルトより上では、電流は安定し、電圧の上昇に伴って比較的ゆっくり上昇する。１つ以上の実施形態において、電圧に対する電流の上昇は、約２ボルトと３ボルト未満の間では、オフセル４０４とオンセル４０６とでかなり似ているが、電流の絶対的な値は、オフセル４０４に比べてオンセル４０６について、値が３〜４オーダー高くなり得ることに留意すべきである。
約３ボルトで、メモリ装置をオフセル４０４からオンセル４０６へと変化させる（たとえば、メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替える）、オフセルのプログラミング４０８が生じ得る
Ｅ　「
図４」
２　引用発明
ア　上記記載事項Ａの「本明細書は、概して電子メモリに関し、たとえば、本明細書は、抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリの検出について記載する。」との記載から，引用例１には，“抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリ”について記載されているといえる。
イ　上記記載事項Ｂの「図１のクロスポイントアレイは、一トランジスタ複数抵抗（１ＴｎＲ、ここでｎは適切な正の数である）メモリアレイ１００である。これは、複数のメモリセルに接続されており、単一のビットライントランジスタ１０２Ａまたはワードライントランジスタ１０４Ａによってそれぞれアクティブ化される、各ビットライン１０２およびワードライン１０４によって表されている。」との記載から，引用例１には，“クロスポイントアレイは，一トランジスタ複数抵抗メモリアレイ１００であり，複数のメモリセルに接続されており，単一のビットライントランジスタ１０２Ａまたはワードライントランジスタ１０４Ａによってそれぞれアクティブ化される，各ビットライン１０２およびワードライン１０４によって表されて”いることが記載されているといえる。
ウ　上記記載事項Ｂの「１ＴｎＲアレイ１００におけるリーク電流を低減するために、メモリセル１０８の各々は、不揮発性メモリ装置に加えて、リーク電流を非常に小さな値とするように構成された、選択装置を含み得る（後述の図３参照）。」との記載から，引用例１には，“メモリセル１０８の各々は，不揮発性メモリ装置に加えて，選択装置を含”むことが記載されているといえる。
エ　上記記載事項Ｃの「二端子メモリセル３００は、第１の電気接点３０２Ａと第２の電気接点３０２Ｂとの間に位置する不揮発性メモリ装置３０４および揮発性選択装置を含み得る。」との記載，及び「メモリ装置３０４は、不揮発性メモリであり、抵抗スイッチングメモリ（たとえば、抵抗変化型メモリ（ＲＲＡＭ））、導電性ブリッジ型メモリ、磁気抵抗メモリ、相変化メモリ、有機メモリなどを含み得る。メモリ装置３０４は、第１の電極３０６および不揮発性スイッチング層３０８を含み得る。選択装置３１０は、揮発性スイッチング装置である。」との記載から，引用例１には，“二端子メモリセル３００は，第１の電気接点３０２Ａと第２の電気接点３０２Ｂとの間に位置する不揮発性メモリ装置３０４および揮発性選択装置を含み，メモリ装置３０４は，不揮発性メモリであり，磁気抵抗メモリを含み得て，第１の電極３０６および不揮発性スイッチング層３０８を含み，前記揮発性選択装置は，揮発性スイッチング装置”であることが記載されているといえる。
オ　上記記載事項Ｃの「第１の電極３０６は、第１の刺激（たとえば、接点３０２Ａ，３０２Ｂに印加される信号、電圧、電界など）に応じてイオン化し得る粒子を含み得る。さらに、粒子は、さまざまな実施形態において、第１の電極３０６から不揮発性スイッチング層３０８へと漂流または拡散して出て、不揮発性スイッチング層３０８の内部にまたはこれを貫通する導電フィラメントを形成し得る。導電フィラメントは、少なくともイオン化したとき、メモリ装置３０４の電気抵抗（たとえば、メモリ装置３０４のメモリ抵抗）を下げて、メモリ装置３０４を高メモリ抵抗状態から低メモリ抵抗状態に切り替え得る。」との記載から，引用例１には，“第１の電極３０６は，第１の刺激（たとえば、接点３０２Ａ，３０２Ｂに印加される信号、電圧、電界など）に応じて不揮発性スイッチング層３０８の内部にまたはこれを貫通する導電フィラメントを形成し，前記導電フィラメントは，イオン化したとき，メモリ装置３０４の電気抵抗を下げて，メモリ装置３０４を高メモリ抵抗状態から低メモリ抵抗状態に切り替え”ることが記載されているといえる。
カ　上記記載事項Ｃの「さらに、不揮発性スイッチング層３０８は、不揮発性スイッチング層３０８の材料内に、第１の電極３０６の粒子を適切な位置に可逆的に捕捉するのに適する適切な数または比の空隙、欠陥、亀裂、間隙などを含み得る。よって、たとえば、第１の刺激またはより弱い刺激に応じて、第１の電極３０６の粒子がイオン化して不揮発性スイッチング層３０８へと漂流し、そのうちのいくつかがその空隙／欠陥などに捕捉される。捕捉された粒子は、上記で紹介した導電フィラメントを形成し、少なくともイオン化しているとき、メモリ装置３０４を低メモリ抵抗状態へと切り替え得る。第２の刺激（たとえば、逆極性電圧もしくは電界、第１の刺激よりも高いか低い値の電流もしくは電圧、または、メモリ装置３０４に用いられるメモリ技術の種類に基づき適切な他の刺激）に応じて、導電フィラメントを変形させ、少なくとも不揮発性スイッチング層３０８にわたる電気的導通を断って、メモリ装置３０４を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が、少なくとも空隙／欠陥のサブセットから排出され得る。低電圧、低電強度などの第２の刺激がないと、粒子は不揮発性メモリ層３０８内に捕捉されたままになり得る。したがって、電力が供給されないときには、メモリ装置３０４のメモリ状態は保存され、メモリ装置３０４の不揮発性操作が容易になる。」との記載から，引用例１には，“不揮発性スイッチング層３０８は，第１の刺激またはより弱い刺激に応じて，メモリ装置３０４を低メモリ抵抗状態へと切り替え，第２の刺激（たとえば，逆極性電圧もしくは電界，第１の刺激よりも高いか低い値の電流もしくは電圧，または，メモリ装置３０４に用いられるメモリ技術の種類に基づき適切な他の刺激）に応じて，前記導電フィラメントを変形させ，少なくとも不揮発性スイッチング層３０８にわたる電気的導通を断って，メモリ装置３０４を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が，少なくとも空隙／欠陥のサブセットから排出され，低電圧，低電強度などの第２の刺激がないと，粒子は不揮発性メモリ層３０８内に捕捉されたままになり，電力が供給されないときには，メモリ装置３０４のメモリ状態は保存され”ることが記載されているといえる。
キ　上記記載事項Ｃの「選択装置３１０は、導体３１２、セレクタ層３１４および第２の電極３１６を含み得る。導体３１２は、第１の極性の第１の外部刺激に応じてイオン化して、セレクタ層３１４へと漂流または拡散し得る第１のセットの粒子を含み得る。加えて、第１のセットの粒子は、第１の外部刺激に応じて、セレクタ層３１４を貫通して導体３１２から第２の電極３１６に至る第１の導電経路を形成し得る。セレクタ層３１４は、導体３１２（または、第２の電極３１６）からの粒子を捕捉することになる空隙、欠陥、間隙などを、ほとんど有しないように構成され得、よって、第１の外部刺激の非存在下では、第１の導電経路は少なくとも部分的に変形して、第１の導電経路の電気的連続性を断ち（または、電気的連続性を大きく低下させ）得る。」との記載から，引用例１には，“選択装置３１０は，導体３１２，セレクタ層３１４および第２の電極３１６を含み，前記導体３１２は，第１の極性の第１の外部刺激に応じてイオン化して，セレクタ層３１４へと漂流または拡散し得る第１のセットの粒子を含み，前記第１のセットの粒子は，前記第１の外部刺激に応じて，セレクタ層３１４を貫通して導体３１２から第２の電極３１６に至る第１の導電経路を形成し，前記セレクタ層３１４は，前記導体３１２または第２の電極３１６からの粒子を捕捉することになる空隙，欠陥，間隙などを，ほとんど有しないように構成され，前記第１の外部刺激の非存在下では，前記第１の導電経路は少なくとも部分的に変形して，第１の導電経路の電気的連続性を断”つことが記載されているといえる。
ク　上記記載事項Ｃの「第２の電極３１６は、第２の極性の第２の外部刺激に応じてイオン化して、セレクタ層３１４へと漂流または拡散する、第２のセットの粒子を含み得る。さまざまな実施形態に従うと、第２の外部刺激は、第１の外部刺激と比べて逆の極性を有し得る（たとえば、第１の極性が正であるのに対し第２の極性は負である、またはその逆である）。上述の第１のセットの粒子と同様に、第２の電極３１６からの第２のセットの粒子は、セレクタ層３１４内に導電経路を形成して、セレクタ層３１４を高セレクタ抵抗から低セレクタ抵抗へと切り替え得る。第２の外部刺激が、第２の変形電圧よりも低い値に落ちると、第２のセットの粒子によって形成される導電経路は、電気的に不連続になって、セレクタ層３１４を低セレクタ抵抗から高セレクタ抵抗へと切り替え得る。さらに、変形電圧は、メモリ装置３０４の状態に依存し得、（第２の極性の）より低い値の変形電圧は、メモリ装置３０４が導電メモリ状態にあるときに導電経路を変形させ、より高い値の電圧は、メモリ装置３０４が抵抗メモリ状態にあるときに導電経路を変形させる。」との記載から，引用例１には，“第２の電極３１６は，第２の極性の第２の外部刺激に応じてイオン化して，セレクタ層３１４へと漂流または拡散する，第２のセットの粒子を含み，前記第２の外部刺激は，前記第１の外部刺激と比べて逆の極性を有し，前記第２の電極３１６からの第２のセットの粒子は，前記セレクタ層３１４内に導電経路を形成して，セレクタ層３１４を高セレクタ抵抗から低セレクタ抵抗へと切り替え，前記第２の外部刺激が，第２の変形電圧よりも低い値に落ちると，第２のセットの粒子によって形成される導電経路は，電気的に不連続になって，前記セレクタ層３１４を低セレクタ抵抗から高セレクタ抵抗へと切り替え，第２の極性のより低い値の変形電圧は，メモリ装置３０４が導電メモリ状態にあるときに導電経路を変形させ，より高い値の電圧は，メモリ装置３０４が抵抗メモリ状態にあるときに導電経路を変形させ”ることが記載されているといえる。
ケ　上記記載事項Ｄの「０ボルトから始めてセレクタアクティブ化４０２の前に、メモリセルの選択装置は、高セレクタ抵抗状態になる。選択装置は、アクティブでないときは、非常な高電気抵抗を有する傾向があり、よって、電流は、電圧の上昇に応じて、ごく僅か上昇する。」との記載，「セレクタアクティブ化４０２に続いて、選択装置は、低セレクタ抵抗状態に入る。」との記載，及び「約３ボルトで、メモリ装置をオフセル４０４からオンセル４０６へと変化させる（たとえば、メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替える）、オフセルのプログラミング４０８が生じ得る。」との記載から，引用例１には，“０ボルトから始めてセレクタアクティブ化４０２の前に，メモリセルの選択装置は，高セレクタ抵抗状態になり，選択装置は，アクティブでないときは，非常な高電気抵抗を有し，セレクタアクティブ化４０２に続いて，選択装置は，低セレクタ抵抗状態に入り，約３ボルトで，メモリ装置をオフセル４０４からオンセル４０６へと変化させて，メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え，オフセルのプログラミング４０８が生じ”ることが記載されているといえる。
コ　上記記載事項Ｅの図４から，“セレクタアクティブ化４０２の電圧は，プログラム電圧４１０より低い”ことが読み取れる。
サ　以上上記ア乃至コより，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「抵抗変化型メモリの選択装置の特性を保持することを利用する不揮発性抵抗変化型メモリであって，
　クロスポイントアレイは，一トランジスタ複数抵抗メモリアレイ１００であり，複数のメモリセルに接続されており，単一のビットライントランジスタ１０２Ａまたはワードライントランジスタ１０４Ａによってそれぞれアクティブ化される，各ビットライン１０２およびワードライン１０４によって表されており，
　メモリセル１０８の各々は，不揮発性メモリ装置に加えて，選択装置を含み，
　二端子メモリセル３００は，第１の電気接点３０２Ａと第２の電気接点３０２Ｂとの間に位置する不揮発性メモリ装置３０４および揮発性選択装置を含み，メモリ装置３０４は，不揮発性メモリであり，磁気抵抗メモリを含み得て，第１の電極３０６および不揮発性スイッチング層３０８を含み，前記揮発性選択装置は，揮発性スイッチング装置であり，
　第１の電極３０６は，第１の刺激（たとえば、接点３０２Ａ，３０２Ｂに印加される信号、電圧、電界など）に応じて不揮発性スイッチング層３０８の内部にまたはこれを貫通する導電フィラメントを形成し，前記導電フィラメントは，イオン化したとき，メモリ装置３０４の電気抵抗を下げて，メモリ装置３０４を高メモリ抵抗状態から低メモリ抵抗状態に切り替え，
　不揮発性スイッチング層３０８は，第１の刺激またはより弱い刺激に応じて，メモリ装置３０４を低メモリ抵抗状態へと切り替え，第２の刺激（たとえば，逆極性電圧もしくは電界，第１の刺激よりも高いか低い値の電流もしくは電圧，または，メモリ装置３０４に用いられるメモリ技術の種類に基づき適切な他の刺激）に応じて，前記導電フィラメントを変形させ，少なくとも不揮発性スイッチング層３０８にわたる電気的導通を断って，メモリ装置３０４を低メモリ抵抗状態から高メモリ抵抗状態へと切り替えるのに十分な粒子が，少なくとも空隙／欠陥のサブセットから排出され，低電圧，低電強度などの第２の刺激がないと，粒子は不揮発性メモリ層３０８内に捕捉されたままになり，電力が供給されないときには，メモリ装置３０４のメモリ状態は保存され，
　選択装置３１０は，導体３１２，セレクタ層３１４および第２の電極３１６を含み，前記導体３１２は，第１の極性の第１の外部刺激に応じてイオン化して，セレクタ層３１４へと漂流または拡散し得る第１のセットの粒子を含み，前記第１のセットの粒子は，前記第１の外部刺激に応じて，セレクタ層３１４を貫通して導体３１２から第２の電極３１６に至る第１の導電経路を形成し，前記セレクタ層３１４は，前記導体３１２または第２の電極３１６からの粒子を捕捉することになる空隙，欠陥，間隙などを，ほとんど有しないように構成され，前記第１の外部刺激の非存在下では，前記第１の導電経路は少なくとも部分的に変形して，第１の導電経路の電気的連続性を断ち，
　第２の電極３１６は，第２の極性の第２の外部刺激に応じてイオン化して，セレクタ層３１４へと漂流または拡散する，第２のセットの粒子を含み，前記第２の外部刺激は，前記第１の外部刺激と比べて逆の極性を有し，前記第２の電極３１６からの第２のセットの粒子は，前記セレクタ層３１４内に導電経路を形成して，セレクタ層３１４を高セレクタ抵抗から低セレクタ抵抗へと切り替え，前記第２の外部刺激が，第２の変形電圧よりも低い値に落ちると，第２のセットの粒子によって形成される導電経路は，電気的に不連続になって，前記セレクタ層３１４を低セレクタ抵抗から高セレクタ抵抗へと切り替え，第２の極性のより低い値の変形電圧は，メモリ装置３０４が導電メモリ状態にあるときに導電経路を変形させ，より高い値の電圧は，メモリ装置３０４が抵抗メモリ状態にあるときに導電経路を変形させ，
　０ボルトから始めてセレクタアクティブ化４０２の前に，メモリセルの選択装置は，高セレクタ抵抗状態になり，選択装置は，アクティブでないときは，非常な高電気抵抗を有し，セレクタアクティブ化４０２に続いて，選択装置は，低セレクタ抵抗状態に入り，約３ボルトで，メモリ装置をオフセル４０４からオンセル４０６へと変化させて，メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え，オフセルのプログラミング４０８が生じ，
　セレクタアクティブ化４０２の電圧は，プログラム電圧４１０より低い
不揮発性抵抗変化型メモリ。」
３　引用例２に記載された事項
　原査定の拒絶の理由において引用した，本願の出願前に既に公知である，特開２００７−３０００７９号公報（平成１９年１１月１５日公開。以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。
Ｆ　「【０００１】
　
本発明は磁気メモリ素子に関するもの
本発明は磁気メモリ素子に書き込む方法に関する
Ｇ　「【００４４】
　
各ＭＴＪ３７は、単一の絶縁トランジスタ８１を介してビット線３１を同じ行内のセンス線４９に接続する
絶縁トランジスタ８１のベースは１本のワード線５３に接続される。ＭＴＪ３７の列を定義するワード線５３にバイアスを与え、かつＭＴＪ３７の行を定義するビット線３１またはセンス線４９にバイアスを与えると、ＭＴＪ３７の中を電流が流れる
このようにして、各ＭＴＪ３７は１本のワード線５３と１本のビット線３１またはセンス線４９とによりアドレス指定することができる
Ｈ　「【００５１】
　
図７は、本発明に係る書込みサイクル中にメモリ・アレイに与えられるバイアスを示す
　第７のプロット１１１はワード線（ＷＬ）バイアスを時間に対して示す。第８のプロット１１３は書込み増幅器可能（ＷＡＥ）バイアスを時間に対して示す。
第９のプロット１１５および第１０のプロット１１７は、自由層８３の磁化をピン層８５の磁化に逆平行からピン層８５の磁化に平行に切り換えるとき（ＡＰからＰへの切換え）、メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して、またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間に対してそれぞれ示す
【００５２】
　第７のプロット１１１を参照すると、メモリ・セル６６にデータを書き込むには、時刻ｔＷ１に、ワード線ドライバ８０はメモリ・セル６６の列に対応するワード線５３にＷＬバイアスＶＷを与える。ＶＷは１Ｖから３Ｖの範囲でよい。これにより、アレイのその列内の絶縁トランジスタ８１が開く。
【００５３】
　時刻ｔＷ１に、メモリ・セル６６の行に対応するセンス増幅器６８の第３の入出力ポート７５にＳＡＩＯバイアスが与えられる。第９のプロット１１５に示すように、ＡＰからＰへの切換えではＳＡＩＯバイアスは接地に保持される。第１１のプロット１１９に示すように、ＰからＡＰへの切換えではＳＡＩＯバイアスはＶＳに保持される。接続７２はこの信号をセンス増幅器６８の第２の出力から書込みドライバ６７の第１の入力に送る。
【００５４】
　第８のプロット１１３を参照すると、時刻ｔＷ２に、メモリ・セル６６のその行に対応する書込みドライバ６７にＷＡＥバイアスが与えられる。これにより書込みドライバ６７は、センス増幅器６８の出力ＳＡＩＯに依存して、ビット線３１またはセンス線４９にバイアスを与えることができる。
　
第１０のプロット１１７を参照すると、ＳＡＩＯが接地に保持されているとき、時刻ｔＷ２に書込みドライバ６７はビット線３１に予備充電バイアスＶＰ１を与え、センス線４９は接地に保持される
　時刻ｔＷ４に、ビット線３１に与えたバイアスをＶＢ１に増やす。ＶＢ１はＳＴＴ切換えを起こすように十分大きい。ＶＢ１の値は日常の実験で見つけることができる。一般にＶＢ１は、予備充電バイアスＶＰ１を与えないときに同じパルス継続時間でＳＴＴ切換えを起こすのに必要なバイアスの０．３から０．５の間である。
【００５５】
　第１２のプロット１２１を参照すると、ＳＡＩＯがＶＳに保持されているとき、時刻ｔＷ２に書込みドライバ６７はセンス線４９に予備充電バイアスＶＰ２を与え、ビット線３１は接地に保持される。したがって、書込みドライバ６７はビット線３１からセンス線４９に電流を流す。ＶＰ２は０．５から１の間の値をＲ２・ＩＣ０に掛けた値でよい。ただし、Ｒ２はＰ状態でのＭＴＪ３７の抵抗、ＩＣ０はＤＣしきい値電流である。
　時刻ｔＷ４に、ビット線３１に与えたバイアスをＶＢ２に増やす。ＶＢ２はＳＴＴ切換えを起こすように十分大きい。ＶＢ２の値は日常の実験で見つけることができる。一般にＶＢ２は、予備充電バイアスＶＰ２を与えないときに同じパルス継続時間でＳＴＴ切換えを起こすのに必要なバイアスの０．３から０．５の間である。
　時刻ｔＷ１０に、ＢＬまたはＳＬバイアスを取り除く。時刻ｔＷ１１に、ＷＬバイアスを取り除く。
　好ましくは、ｔｗ１は１ｎｓ、
ｔｗ２は２ｎｓ、
ｔｗ４は４ｎｓ、ｔｗ５は４．２ｎｓ、
ｔｗ１０は５．７ｎｓ
である。
Ｉ　「
図７」
　上記記載事項Ｉに示す図７からは，“ＡＰからＰへＭＴＪ３７の磁化を切換える場合，ｔｗ４−ｔｗ２＝２ｎｓの間ＶP1を印加し，続いてｔｗ１０−ｔｗ５＝１．５ｎｓの間ＶP1より大きなＶB1を印加する”ことが記載されているといえ，その他上記記載事項Ｆ乃至Ｈから，引用例２には，次の事項（以下「引用例２記載事項」という。）が記載されているといえる。
「磁気メモリ素子に書き込む方法であって，
　各ＭＴＪ３７は，単一の絶縁トランジスタ８１を介してビット線３１を同じ行内のセンス線４９に接続し，絶縁トランジスタ８１のベースは１本のワード線５３に接続され，ＭＴＪ３７の列を定義するワード線５３にバイアスを与え，かつＭＴＪ３７の行を定義するビット線３１またはセンス線４９にバイアスを与えると，ＭＴＪ３７の中を電流が流れ，各ＭＴＪ３７は１本のワード線５３と１本のビット線３１またはセンス線４９とによりアドレス指定することができ，
　書込みサイクル中にメモリ・アレイに与えられるバイアスは，
　自由層８３の磁化をピン層８５の磁化に逆平行からピン層８５の磁化に平行に切り換えるとき（ＡＰからＰへの切換え），メモリ・セル６６に与えられるＳＡＩＯバイアスを時間に対して，またビット線（ＢＬ）およびセンス線（ＳＬ）に与えられるバイアスを時間が，ＳＡＩＯが接地に保持されているとき，時刻ｔＷ２に書込みドライバ６７はビット線３１に予備充電バイアスＶＰ１を与え，センス線４９は接地に保持され，
　ＡＰからＰへＭＴＪ３７の磁化を切換える場合，ｔｗ４−ｔｗ２＝２ｎｓの間ＶP1を印加し，続いてｔｗ１０−ｔｗ５＝１．５ｎｓの間ＶP1より大きなＶB1を印加する
　方法。」
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
（あ）引用発明の「ビットライン１０２およびワードライン１０４」は，本願発明１の「第１の配線」及び「第２の配線」に相当する。
（い）引用発明の「メモリ装置３０４」は，「磁気抵抗メモリを含み得」ることから，本願発明１の「第１の磁気抵抗効果素子」に相当し，引用発明の「不揮発性抵抗変化型メモリ」は，本願発明１の「磁気メモリ」に相当するといえる。
（う）引用発明の「揮発性スイッチング装置」である「揮発性選択装置」は，「選択装置３１０」であって，「第１の極性の第１の外部刺激に応じて…（中略）…セレクタ層３１４を貫通して導体３１２から第２の電極３１６に至る第１の導電経路を形成」するとともに，「前記第１の外部刺激の非存在下では，…（中略）…第１の導電経路の電気的連続性を断（または，電気的連続性を大きく低下させ）」つものであることから，本願発明１と，“第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子”である点で共通する。
　さらに引用発明の「二端子メモリセル３００」は，「第１の電気接点３０２Ａと第２の電気接点３０２Ｂとの間に位置する不揮発性メモリ装置３０４および揮発性選択装置を含」み，上記（あ）及び（い）の認定を踏まえると，本願発明１の「前記第１の配線と前記第２の配線との間に接続される第１のメモリセル」に相当するといえるから，以上総合し，引用発明と本願発明１とは，“第１の配線と，第２の配線と，第１の磁気抵抗効果素子と，第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子と，を含み，前記第１の配線と前記第２の配線との間に接続される第１のメモリセルと”を具備する“磁気メモリ”の点で一致するといえる。
（え）引用発明の「メモリ装置３０４」に含まれる「第１の電極３０６」は，「第１の刺激（たとえば、接点３０２Ａ，３０２Ｂに印加される信号、電圧、電界など）に応じて不揮発性スイッチング層３０８の内部にまたはこれを貫通する導電フィラメントを形成」するものであり，当該「第１の刺激」，たとえば，「接点３０２Ａ，３０２Ｂに印加される信号、電圧」を形成するための所定の回路が存在していることは自明であるから，引用発明と本願発明１とは，“前記第１のメモリセルにデータを書き込む書き込み電圧を，前記第１のメモリセルに印加する回路”を具備する点で一致する。
（お）引用発明は，「０ボルトから始めてセレクタアクティブ化４０２の前に，メモリセルの選択装置は，高セレクタ抵抗状態になり，選択装置は，アクティブでないときは，非常な高電気抵抗を有し，セレクタアクティブ化４０２に続いて，選択装置は，低セレクタ抵抗状態に入り，約３ボルトで，メモリ装置をオフセル４０４からオンセル４０６へと変化させて，メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え，オフセルのプログラミング４０８が生じ」るものであるから，当該「０ボルト」，「セレクタアクティブ化４０２」，「約３ボルト」という３つの電圧状態を有するものである。そして，「選択装置は，アクティブでないときは，非常な高電気抵抗を有し，セレクタアクティブ化４０２に続いて，選択装置は，低セレクタ抵抗状態に入」るから，「セレクタアクティブ化４０２」は，本願発明１の「第１の電圧」に相当し，上記（う）の認定を踏まえ，引用発明と本願発明１とは，“前記第１の電圧は，前記第１のセレクタ素子を前記第１の抵抗状態から前記第２の抵抗状態に変え”る点で一致するといえる。
　また，上記「約３ボルト」は，「メモリ装置をオフセル４０４からオンセル４０６へと変化させて，メモリ装置を高メモリ抵抗状態から低メモリ抵抗状態へと切り替え，オフセルのプログラミング４０８が生じ」させるものであるから，本願発明１の「第２の電圧」に相当し，「セレクタアクティブ化４０２の電圧は，プログラム電圧４１０より低い」ことから，引用発明と本願発明１とは，“前記第１の電圧の電圧値は，前記第２の電圧の電圧値より低”い点で一致するといえる。
　そして，これらの電圧は，「不揮発性抵抗変化型メモリ」に対する“書き込み電圧”であるといえ，また書き込みが終了すれば，これらの電圧が除去されるものであることが当業者に理解されることから，上記「０ボルト」は，書き込み前の状態であり，前回の書き込み後のものであるといえるから，本願発明１の「第３の電圧」と共通するので，上記第１の電圧乃至第３の電圧の対比を踏まえると，引用発明と本願発明１とは，“書き込み電圧は，第１の電圧，第２の電圧及び第３の電圧を含”む点，“前記第１の電圧の電圧値は，前記第２の電圧の電圧値より低く，前記第３の電圧の電圧値より高”い点，及び“前記第１の電圧が前記第１のメモリセルに印加された後，前記第２の電圧が前記第１のメモリセルに印加され，前記第１の電圧の印加前及び前記第２の電圧の印加後において前記第３の電圧が前記第１のメモリセルに印加される”点で一致するといえる。
（か）以上，（あ）乃至（お）の検討から，引用発明と本願発明１とは，次の一致点及び相違点を有する。
〈一致点〉
　第１の配線と，
　第２の配線と，
　第１の磁気抵抗効果素子と，第１の抵抗状態又は前記第１の抵抗状態より低い第２の抵抗状態を有する第１のセレクタ素子と，を含み，前記第１の配線と前記第２の配線との間に接続される第１のメモリセルと，
　前記第１のメモリセルにデータを書き込む書き込み電圧を，前記第１のメモリセルに印加する回路と，
　を具備し，
　　前記書き込み電圧は，第１の電圧，第２の電圧及び第３の電圧を含み，
　　前記第１の電圧は，前記第１のセレクタ素子を前記第１の抵抗状態から前記第２の抵抗状態に変え，
　　前記第１の電圧の電圧値は，前記第２の電圧の電圧値より低く，前記第３の電圧の電圧値より高く，
　　前記第１の電圧が前記第１のメモリセルに印加された後，前記第２の電圧が前記第１のメモリセルに印加され，前記第１の電圧の印加前及び前記第２の電圧の印加後において前記第３の電圧が前記第１のメモリセルに印加される，
　磁気メモリ。
〈相違点１〉
　本願発明１が，「第２の電圧」が「第１の磁気抵抗効果素子の磁化を制御」するものであるのに対し，引用発明は，「第１の刺激またはより弱い刺激」や「第２の刺激（たとえば，逆極性電圧もしくは電界，第１の刺激よりも高いか低い値の電流もしくは電圧，または，メモリ装置３０４に用いられるメモリ技術の種類に基づき適切な他の刺激）」に応じて，「導電フィラメント」の状態を変えて，「低電圧，低電強度などの第２の刺激がないと，粒子は不揮発性メモリ層３０８内に捕捉されたままになり，電力が供給されないときには，メモリ装置３０４のメモリ状態は保存され」るものである点。
〈相違点２〉
　本願発明１が，「前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長」いのに対し，引用発明は，そのような構成は特定されていない点。
（２）相違点についての判断
　事案に鑑み，相違点２について先に検討する。
　本願発明１は，本願明細書の記載によれば，磁気メモリに関し（本願明細書段落１），ＳＲＡＭ及びＤＲＡＭのような揮発性メモリの代替メモリとして，ＭＲＡＭのような不揮発性メモリが注目されており（同段落２），不揮発性メモリの特性及び機能の向上のために，メモリの回路構成，メモリセルの構成及び構造，データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が推進されていることを背景とし（同段落３），メモリの特性の向上を図ることを解決しようとする課題（同段落５）とし，とりわけ，電圧値Ｖａ（本願発明の「第１の電圧」）から電圧値Ｖｂ（同「第２の電圧」）への変化のタイミングは，セレクタ素子２００（同「第１のセレクタ素子」）がオンするタイミングのばらつきを考慮したタイミングに設定されていて（同段落１６９），書き込み電圧の電圧値（同「第２の電圧」）及び印加タイミングの制御によって，セレクタ素子２００のスイッチ時間にばらつきが存在していたとしても，ＭＴＪ素子（同「第１の磁気抵抗効果素子」）のプログラム電圧の印加時間はばらつかず（同段落１７３），ＭＴＪ素子の書き込みエラーを低減できるという効果を奏するものであることが理解される。
　してみると，相違点２に係る構成により，本願発明の解決しようとする課題，すなわちメモリ特性の向上，とりわけ書き込みエラーの低減をもたらす格別な効果を奏するものであって，そのような構成は引用発明の外，上記引用例２記載事項にも記載や示唆が認められない。
　してみれば，上記相違点１について判断するまでもなく、本願発明１は、当業者であっても、引用発明及び引用例２に記載された技術的事項に基づいて容易に発明できたものとはいえない。
２　本願発明２乃至１０について
　本願発明２乃至１０は，本願発明１の「前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長」いとの構成を含むものであるから，本願発明１と同じ理由により，当業者であっても、引用発明及び引用例２に記載された技術的事項に基づいて容易に発明できたものとはいえない。
３　本願発明１１について
　本願発明１１も，本願発明１の「前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長」いとの構成と同一の構成を備えるものであるから，本願発明１と同じ理由により，当業者であっても，引用発明及び引用例２に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第６　原査定について
　＜特許法２９条２項について＞
　本願発明１乃至１１は，いずれも「前記第１の電圧が前記第１のメモリセルに印加される第１の期間は、前記第２の電圧が前記第１のメモリセルに印加される第２の期間より長」いとの構成を有し，上記第５　１（２）で示したとおり，当業者であっても，引用文献１（引用例１）及び引用文献２（引用例２）に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第７　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。