(57)【要約】半導体領域（３４，３５）中に定義された信号電荷が転送する電荷転送路と、電荷転送路を挟むように半導体領域上に配列された一対の第１の電界制御電極（４２ａ，４２ｂ）と、第１の電界制御電極（４２ａ，４２ｂ）のそれぞれと離間して、それぞれに隣接して配置された一対の第２の電界制御電極（４３ａ，４３ｂ）とを備える。第１の電界制御電極（４２ａ，４２ｂ）及び第２の電界制御電極（４３ａ，４３ｂ）に互いに異なる電界制御電圧を印加し、電荷転送路の空乏化電位を変化させることにより、半導体領域中を転送される信号電荷の移動を制御する。これにより、電荷転送方向の長い距離にわたって電界を一定にすることができるので、界面欠陥等に起因した問題が回避できる半導体素子、固体撮像装置を提供する。
2014021417.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域中に定義された信号電荷が転送する電荷転送路と、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように前記半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、
前記転送方向に沿って、前記第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、前記転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第２の電界制御電極と、
を備え、前記第１及び第２の電界制御電極に互いに異なる電界制御電圧を印加し、前記電荷転送路の空乏化電位を変化させることにより、前記半導体領域中を転送される前記信号電荷の移動を制御することを特徴とする半導体素子。
【請求項２】
前記半導体領域が、
第１導電型の半導体からなる活性領域形成層と、
前記活性領域形成層の上部の一部に設けられた、第２導電型の表面埋込領域と、
前記表面埋込領域の表面に接して設けられた、第１導電型のピニング層と
を備え、前記表面埋込領域中の多数キャリアが、前記信号電荷として前記表面埋込領域中を転送されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記活性領域形成層が、第１導電型又は第２導電型の半導体基板上に設けられていることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記ピニング層において、前記信号電荷と反対導電型のキャリアの密度が、前記電荷転送路の空乏化電位の変化と共に、前記第１及び第２の電界制御電極に印加される電圧によって変化することを特徴とする請求項２又は３に記載の半導体素子。
【請求項５】
前記信号電荷の転送方向と直交する方向に沿って、前記一対の第１の電界制御電極の外側の位置において、前記半導体領域の上部の一部に前記電荷転送路を挟んで設けられた一対の第１の電荷排出領域と、
前記信号電荷の転送方向と直交する方向に沿って、前記一対の第２の電界制御電極の外側の位置において、前記半導体領域の上部の一部に前記電荷転送路を挟んで設けられた一対の第２の電荷排出領域と
を更に備え、前記前記第１及び第２の電界制御電極に、前記信号電荷の移動を制御する電圧よりも大きな電圧を印加することにより、前記信号電荷を、第１及び第２の電荷排出領域に排出することを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
【請求項６】
前記電荷転送路の一部に選択的に光が照射されるアパーチャを有する遮蔽板を更に備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子。
【請求項７】
前記転送方向に沿って、前記第２の電界制御電極のそれぞれと離間して、前記第１の電界制御電極とは反対側の前記第２の電界制御電極の端部側にそれぞれに隣接して配置され、且つ、前記転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第３の電界制御電極を更に備え、
前記第２及び第３の電界制御電極に互いに異なる電界制御電圧を印加し、前記半導体領域中を転送される前記信号電荷の移動を制御することを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。
【請求項８】
前記転送方向に沿って、前記第３の電界制御電極のそれぞれと離間して、前記第２の電界制御電極とは反対側の前記第３の電界制御電極の端部側にそれぞれに隣接して配置され、且つ、前記転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第４の電界制御電極を更に備え、
前記第３及び第４の電界制御電極に互いに異なる電界制御電圧を印加し、前記半導体領域中を転送される前記信号電荷の移動を制御することを特徴とする請求項７に記載の半導体素子。
【請求項９】
半導体領域中に定義された信号電荷が転送する電荷転送路と、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように前記半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、
前記転送方向に沿って、前記第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、前記転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第２の電界制御電極と、
を備える単位素子を複数個配列し、
それぞれの単位素子において、前記第１及び第２の電界制御電極に互いに異なる電界制御電圧を印加し、前記電荷転送路の空乏化電位を変化させることにより、前記半導体領域中を転送される前記信号電荷の移動を制御することを特徴とする固体撮像素子。
【請求項１０】
半導体領域中に定義された信号電荷が転送する電荷転送路と、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように前記半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、
前記転送方向に沿って、前記第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、前記転送方向と直交する方向に沿って、平面パターン上、前記電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第２の電界制御電極と、
を含む単位構造を電荷転送路に沿って周期的に配列したカラムを単位カラムとし、
前記単位カラムを複数個配列し、
それぞれの前記単位カラムにおいて、前記第１及び第２の電界制御電極を含む電界制御電極の周期的配列において、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記電荷転送路の空乏化電位を変化させることにより、それぞれの単位カラムの前記半導体領域中を転送される前記信号電荷の移動を制御することを特徴とする固体撮像素子。
【請求項１１】
半導体領域中に定義された信号電荷が転送する主電荷転送路と、
前記主電荷転送路に沿った前記信号電荷の主転送方向と直交する方向に沿って、平面パターン上、前記主電荷転送路を挟むように前記半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、
前記主転送方向に沿って、前記第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、前記主転送方向と直交する方向に沿って、平面パターン上、前記主電荷転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第２の電界制御電極と、
を含む単位構造を主電荷転送路に沿って周期的に配列したカラムを単位カラムとし、
該単位カラムのそれぞれの内部の一部に、光飛行時間型距離測定を行うため、前記主電荷転送路と交差して、前記信号電荷が前記主転送方向に直交する方向に沿って交互に転送される電荷変調用転送路が定義され、
前記単位カラムの内部において、前記主転送方向に沿って、平面パターン上、前記電荷変調用転送路を挟むように前記半導体領域上に前記絶縁膜を介して配列された一対の第１の変調電極と、前記第１の変調電極のそれぞれと離間して配置され、平面パターン上前記電荷変調用転送路を挟むように、前記半導体領域上に前記絶縁膜を介して配列された一対の第２の変調電極とを更に備え、
前記単位カラムを複数個配列し、
それぞれの前記単位カラムにおいて、前記第１及び第２の電界制御電極を含む電界制御電極の周期的配列において、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記主電荷転送路の空乏化電位を変化させることにより、それぞれの単位カラムの前記主電荷転送路中を転送される前記信号電荷の移動を制御し、
前記信号電荷の移動の途中において、前記第１及び第２の変調電極に互いに異なる電荷変調用電圧を印加し、前記電荷変調用転送路の空乏化電位を変化させることにより、前記電荷変調用転送路中を前記信号電荷が交互に転送されるように制御し、
該電荷変調用転送路中での転送が終了後、再度、それぞれの単位カラムの前記主電荷転送路中を前記信号電荷が転送されることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子又は正孔（ホール）からなる信号電荷を、順次転送する機能を持った半導体素子、及びこの半導体素子又はこの半導体素子と等価な構造を周期的に配列して構成した単位カラムを、１次元又は２次元に周期的に配列した固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサが全盛の時代になり、ＣＭＯＳ集積回路の特徴を活用した、電子シャッタ機能を有するイメージセンサ等の開発が進んでいる（特許文献１参照。）。又、ＭＯＳ型若しくは電荷結合素子（ＣＣＤ）型の測距素子を備えた３次元センサも提案されている（特許文献２及び３参照。）。一方でＣＣＤイメージセンサは、高速電荷転送と、電荷を多段に雑音の増加なしに転送できるというＣＭＯＳにはない利点があり、ＣＣＤとＣＭＯＳイメージセンサの利点をあわせもつイメージセンサの開発が期待されている。更に、電子シャッタ機能を備えたイメージセンサや測距素子、或いは３次元センサでは、MOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御して信号電荷の転送をする構造が必要になる（特許文献４参照。）。【０００３】
一方、読取対象物を高速度に読み取るため、ライン上に配列されたＣＣＤを、更に垂直方向に複数列配置した遅延積算（ＴＤＩ：Time Delay Integration）機能の付加されたＣＣＤも提案されている（特許文献５参照。）。ＴＤＩ型ＣＣＤでは、１列目のＣＣＤで得られた撮像は、そのまま２列目のＣＣＤに転送される。２列目のＣＣＤでは、前列から送られてきた撮像に、２列目のＣＣＤで得られた撮像を加算して蓄積し、更に３列目のＣＣＤに転送される。ｎ列目のＣＣＤでは、ｎ列目のＣＣＤで得られた撮像を、（ｎ−１）列目までで累積された撮像に加算して、（ｎ＋１）列目に転送する。一定速度、一定方向に移動する対象物ならば、撮影対象物の移動方向・速度とＣＣＤの電荷転送の方向・速度を合わせることで、ＣＣＤの垂直段の数だけ対象物を繰り返し露光・撮影させることができる。則ち、ｘ列のＣＣＤを並べたＴＤＩセンサでは、得られた撮像はｘ倍となって蓄積されることになるので、シャッタスピードを上げて、ぶれてない画像を得、しかも十分な明るさをもった、感度の高い画像を得るが期待される。【０００４】
しかしながら、ＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合は、ゲート酸化膜とシリコン表面の界面には界面欠陥や界面準位が発生するので、転送路に発生する雑音の問題があった。このため、歴史的な経緯を鑑みると、開発初期のＣＣＤイメージセンサや開発初期のＴＤＩ型ＣＣＤでは、界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題があったが、これらの問題は、埋め込みチャネル構造等の採用により解決してきた。【０００５】
光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ型）距離センサにおいても、ＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御している。例えば、ｐ型半導体層上に埋め込まれたｎ型の電荷生成埋込領域、電荷転送埋込領域、電荷読み出し埋込領域と、これらの上を被覆する絶縁膜と、絶縁膜上に配置され、信号電荷を電荷転送埋込領域へ転送する転送ゲート電極と、絶縁膜上に配置され、信号電荷を電荷読み出し埋込領域へ転送する読み出しゲート電極とを備える構造において、電荷生成埋込領域で、パルス光を受光し、電荷生成埋込領域直下の半導体層で光信号を信号電荷に変換し、電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定するＣＭＯＳ測距素子やこれを用いたＴＯＦ型イメージセンサが提案されている（特許文献６参照。）。これらのＣＭＯＳ測距素子やこれを用いたＴＯＦ型イメージセンサにおいても、転送ゲート電極直下の界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題が懸念される。更に、特許文献６に記載されたような転送ゲート電極を用いる場合は、長い距離にわたるポテンシャル勾配の制御が困難で、電荷転送方向の長い距離にわたって、電界をほぼ一定にするのは、現実的には無理であった。このため、長い電荷転送路を有する測距素子等の半導体素子においては、電荷転送路の途中でキャリアが止まり、期待した性能が得にくくなるような不都合が発生していた。【０００６】
なお、従来のＣＣＤイメージセンサの製造工程とＣＭＯＳイメージセンサの製造工程は大きく異なっており、これらを混在したイメージセンサの報告もあるが、製造工程が長くなり、フォトマスクの枚数も多くなって、製造コストの点で問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１７７０７６号公報
【特許文献２】米国特許第５８５６６６７号明細書
【特許文献３】米国特許第６３２３９４２号明細書
【特許文献４】米国特許第５９８６２９７号明細書
【特許文献５】特開２０１０−２７８２９５号公報
【特許文献６】国際公開第２００７／１１９６２６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、開発初期のＣＣＤイメージセンサやＴＤＩ型ＣＣＤが採用した埋め込みチャネル構造による低雑音化のアプローチではなく、別のアプローチの採用により、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、更に、ＴＯＦ型距離センサ等に必要な、電荷転送方向の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷転送路中を、信号電荷が高速に転送できる半導体素子、及びこの半導体素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の態様は、(a)半導体領域中に定義された信号電荷が転送する電荷転送路と、(b)信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の転送制御電極と、(c)転送方向に沿って、第１の転送制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の転送制御電極とを備える半導体素子であることを要旨とする。この第１の態様に係る半導体素子においては、第１及び第２の転送制御電極に互いに異なる電界制御電圧を印加し、電荷転送路の空乏化電位を変化させることにより、半導体領域中を転送される信号電荷の移動を制御することを特徴とする。【００１０】
本発明の第２の態様は、第１の態様に係る半導体素子を複数個、同一の半導体チップ上に配列した固体撮像装置であることを要旨とする。【００１１】
本発明の第３の態様は、(a)半導体領域中に定義された信号電荷が転送する電荷転送路と、(b)信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、(c)転送方向に沿って、第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の電界制御電極とを含む単位構造を電荷転送路に沿って周期的に配列したカラムを単位カラムとし、この単位カラムを複数個配列した固体撮像装置であることを要旨とする。第３の態様に係る固体撮像装置のそれぞれの単位カラムでは、第１及び第２の電界制御電極を含む電界制御電極の周期的配列において、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、電荷転送路の空乏化電位を変化させることにより、それぞれの単位カラムの半導体領域中を転送される信号電荷の移動を制御することを特徴とする。【００１２】
本発明の第４の態様は、(a)半導体領域中に定義された信号電荷が転送する主電荷転送路と、(b)主電荷転送路に沿った信号電荷の主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の電界制御電極と、(c)主転送方向に沿って、第１の電界制御電極のそれぞれと離間して、それぞれに隣接して配置され、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の電界制御電極と、を含む単位構造を主電荷転送路に沿って周期的に配列したカラムを単位カラムとし、この単位カラムを複数個配列した固体撮像装置であることを要旨とする。  【００１３】
第４の態様に係る固体撮像装置のそれぞれの内部の一部に、光飛行時間型距離測定を行うため、主電荷転送路と交差して、信号電荷が主転送方向に直交する方向に沿って交互に転送される電荷変調用転送路が定義されている。そして、単位カラムの内部において、主転送方向に沿って、平面パターン上、電荷変調用転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の変調電極と、第１の変調電極のそれぞれと離間して配置され、平面パターン上電荷変調用転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の変調電極とを更に備える。更に、第４の態様に係る固体撮像装置のそれぞれの単位カラムにおいて、第１及び第２の電界制御電極を含む電界制御電極の周期的配列において、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、主電荷転送路の空乏化電位を変化させることにより、それぞれの単位カラムの主電荷転送路中を転送される信号電荷の移動を制御し、信号電荷の移動の途中において、第１及び第２の変調電極に互いに異なる電荷変調用電圧を印加し、電荷変調用転送路の空乏化電位を変化させることにより、電荷変調用転送路中を信号電荷が交互に転送されるように制御し、この電荷変調用転送路中での転送が終了後、再度、それぞれの単位カラムの主電荷転送路中を信号電荷が転送されることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、電荷転送方向の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷転送路中を、信号電荷が高速に転送でき、しかも、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる半導体素子、及びこの半導体素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図２】図２（ａ）は、図１のIＡ−IＡ方向（又はIIIＡ−IIIＡ方向）から見た第１の実施形態に係る半導体素子の概略構造を説明する模式的な断面図で、図２（ｂ）は、図２（ａ）の断面図のIＡ−IＡ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１の電界制御電極に印加される電圧をパラメータとして示す図で、図２（ｃ）は、図２（ａ）の断面図の水平方向のIIIＡ−IIIＡ方向のレベルで見た荷電子帯の上端部（頂上）のポテンシャル分布の変化を、第１の電界制御電極に印加される電圧をパラメータとして示す図である。
【図３】図３（ａ）は、図１のIIＡ−IIＡ方向から見た第１の実施形態に係る半導体素子の概略構造を説明する模式的な断面図で、図３（ｂ）は、対応する伝導帯の下端部（底部）のポテンシャル分布を第１及び第２の電界制御電極に印加される電圧をパラメータとして示す図である。
【図４】本発明の第１の実施形態の変形例に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図５】本発明の第１の実施形態に係る固体撮像素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図６】本発明の第２の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図７】第２の実施形態に係る半導体素子の動作を説明するタイミングチャートである。
【図８】本発明の第２の実施形態に係る固体撮像素子（ＣＣＤ／ＣＭＯＳ混在イメージセンサ）の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図９】本発明の第２の実施形態の変形例に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図１０】本発明の第３の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図１１】図１１（ａ）は、図１０のIＱ−IＱ方向（又はIIIＱ−IIIＱ方向）から見た第３の実施形態に係る半導体素子の概略構造を説明する模式的な断面図で、図１１（ｂ）は、図１１（ａ）の断面図のIＱ−IＱ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１の電界制御電極に印加される電圧をパラメータとして示す図で、図１１（ｃ）は、図１１（ａ）の断面図の水平方向のIIIＱ−IIIＱ方向のレベルで見た荷電子帯の上端部（頂上）のポテンシャル分布の変化を、第１の電界制御電極に印加される電圧をパラメータとして示す図である。
【図１２】第３の実施形態に係る半導体素子の動作を説明するタイミングチャートである。
【図１３】本発明の第４の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図１４】図１４（ａ）は、図１３のIIＰ−IIＰ方向から見た第４の実施形態に係る半導体素子の概略構造を説明する模式的な断面図で、図１４（ｂ）は、図１４（ａ）の断面図に対応する伝導帯の下端部（底部）のポテンシャル分布を電界制御電極に印加される電圧をパラメータとして示す図である。
【図１５】本発明の第５の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図１６】第５の実施形態に係る半導体素子の動作に必要な、３相クロックにおける各電圧パルスのクロックパターンを説明するタイミングチャートである。
【図１７】第５の実施形態に係る半導体素子の電荷変調モードの動作を説明するために、タイミングＰMAのフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図１８】第５の実施形態に係る半導体素子の電荷変調モードの動作を説明するために、タイミングＰMBのフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図１９】第５の実施形態に係る半導体素子の電荷転送モードの動作を説明するために、タイミングＰT1のフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図２０】第５の実施形態に係る半導体素子の電荷転送モードの動作を説明するために、タイミングＰT3のフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図２１】第５の実施形態に係る半導体素子の電荷転送モードの動作を説明するために、タイミングＰT4のフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図２２】第５の実施形態に係る半導体素子の電荷転送モードの動作を説明するために、タイミングＰT5のフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図２３】第５の実施形態に係る半導体素子の電荷転送モードの動作を説明するために、タイミングＰT6のフェーズおける電圧分布と、信号電荷の蓄積位置の状態を説明する模式的な平面図である。
【図２４】本発明の第６の実施形態に係る半導体素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図２５】第６の実施形態に係る半導体素子の動作に必要な、４相クロックにおける各電圧パルスのクロックパターンを説明するタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下に本発明の第１〜第６の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１７】
以下の第１〜第６の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。 第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は、互いに交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１８】
（第１の実施形態）
図１の平面図に示すように、本発明の第１の実施形態に係る半導体素子は、半導体領域（３４，３５）中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域（３４，３５）上に絶縁膜（図示省略）を介して配列された一対の第１の電界制御電極４２ａ，４２ｂと、転送方向に沿って、第１の電界制御電極４２ａ，４２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域（３４，３５）上に絶縁膜（図示省略）を介して配列された一対の第２の電界制御電極４３ａ，４３ｂとを備える。
【００１９】
図１において、一対の矩形の第１の電界制御電極４２ａ，４２ｂの間に挟まれた領域と、その右側に連続して定義され、一対の矩形の第２の電界制御電極４３ａ，４３ｂの間に挟まれた領域とがなす、左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域（３４，３５）中に定義される「電荷転送路」である。第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに対し、互いに異なる電界制御電圧をそれぞれ印加し、電荷転送路の空乏化電位を変化させることにより、半導体領域（３４，３５）中を転送される信号電荷の移動が制御される。空乏化電位を効率良く変化させるため、図２（ａ）の断面図に示すように、第１の電界制御電極４２ａ，４２ｂの直下の部分の絶縁膜４１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図示を省略しているが、第２の電界制御電極４３ａ，４３ｂの直下の部分の絶縁膜４１の厚さも他の部分より薄く設定され、同様にゲート絶縁膜として機能している。
【００２０】
図１の平面図に示された電荷転送路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂが設けられている。図１において、左側の第１の電荷蓄積領域３８ａの更に左には第１の転送電極４８ａを介して第１の電荷読み出し領域３６ａが配置されている。一方、図１において、右側の第２の電荷蓄積領域３８ｂの更に右には第２の転送電極４８ｂを介して第２の電荷読み出し領域３６ｂが配置されている。第１の転送電極４８ａ及び第２の転送電極４８ｂのそれぞれには、転送制御信号ＴＸ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられる。第１の転送電極４８ａ及び第２の転送電極４８ｂを有効に機能させるため、図３の断面図に示すように、絶縁膜４１は、第１の転送電極４８ａ及び第２の転送電極４８ｂの直下の部分の厚さを他の部分より薄く設定して、いわゆる「ゲート絶縁膜」として機能させている。
【００２１】
図２（ａ）及び図３の断面図に示すとおり、図１に示した半導体領域（３４，３５）は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４とを備え、表面埋込領域３４中の多数キャリアである電子が、信号電荷として表面埋込領域３４中を転送される。電荷転送路として機能する表面埋込領域３４の表面に接して、第１導電型（ｐ型）のピニング層３５が設けられているので、実際には、第１の実施形態に係る半導体素子の半導体領域（３４，３５）は、３層構造である。
【００２２】
よって、第１実施形態の説明では、以後、半導体領域（３２，３４，３５）と表記するが、第１の実施形態に係る半導体素子の半導体領域（３２，３４，３５）は、第１導電型（ｐ型）の活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４と、表面埋込領域３４の表面に接して設けられた、第１導電型（ｐ型）のピニング層３５とを備える。図２（ａ）及び図３の断面図では、活性領域形成層３２が、第１導電型（ｐ型）の半導体基板３１上にエピタキシャル成長等により堆積された構造を例示しているが、活性領域形成層３２は第２導電型（ｎ型）の半導体基板３１上に設けられていても構わない。ピニング層３５において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに印加される電圧によって変化する。
【００２３】
図１の平面図では絶縁膜４１が図示されていないが、 図２（ａ）の断面図に示すとおり、一対の第１の電界制御電極４２ａ，４２ｂは、絶縁膜４１を介して、電荷転送路として機能する表面埋込領域３４を挟むように、信号電荷の転送方向と直交する方向に沿って、半導体領域（３２，３４，３５）上に配列されていることが理解できる。又、第２の電界制御電極４３ａ，４３ｂ側の断面構造の図示を省略しているが、 図２（ａ）の断面図と同様に、一対の第２の電界制御電極４３ａ，４３ｂも、電荷転送路として機能する表面埋込領域３４を挟むようにして、絶縁膜４１を介して半導体領域（３２，３４，３５）上に配列されている。
【００２４】
図１の平面図には矩形の一転鎖線でアパーチャを示したが、図２（ａ）の断面図に示すとおり、電荷転送路の一部に選択的に光が照射されるように、矩形のアパーチャを有する遮蔽板５１が、一対の第１の電界制御電極４２ａ，４２ｂの上方に設けられている。図１の平面図において、矩形の一転鎖線が示すアパーチャの内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４の一部とが、埋込フォトダイオード領域を構成している。図１では、このアパーチャ直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂが配置され、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに加える電位を変化させたとき、表面埋込領域３４の空乏化電位を変化させることができる。
【００２５】
図３（ａ）に示すように、第１の電荷読み出し領域３６ａには、第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaのゲート電極が、絶縁膜４１中に設けられたコンタクト窓を介して接続される。第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第１のスイッチングトランジスタＴＳijaのドレイン電極に接続されている。画素選択用の第１のスイッチングトランジスタＴＳijaのソース電極は、垂直信号線Ｂjaに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第１のスイッチングトランジスタＴＳijaが導通し、第１の信号読み出しトランジスタＴＡijaで増幅された第１の電荷読み出し領域３６ａの電位に対応する電流が垂直信号線Ｂjbに流れる。更に、第１の電荷読み出し領域３６ａには、第１のリセットトランジスタＴＲijaのソース電極が接続されている。第１のリセットトランジスタＴＲijaのドレイン電極は電源ＶＤＤに接続され、第１のリセットトランジスタＴＲijaのゲート電極にはリセット信号ＲＴ（ｉ）が図５に示した垂直シフトレジスタ１３から与えられる。リセット信号ＲＴ（ｉ）をハイ（Ｈ）レベルにして、第１のリセットトランジスタＴＲijaが第１の電荷読み出し領域３６ａに蓄積された電荷を吐き出し、第１の電荷読み出し領域３６ａをリセットする。
【００２６】
一方、第２の電荷読み出し領域３６ｂには、第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijbのゲート電極が、絶縁膜４１中に設けられたコンタクト窓を介して接続されている。第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijbのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第２のスイッチングトランジスタＴＳijbのドレイン電極に接続されている。画素選択用の第２のスイッチングトランジスタＴＳijbのソース電極は、垂直信号線Ｂjbに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第２のスイッチングトランジスタＴＳijbが導通し、第２の信号読み出しトランジスタＴＡijbで増幅された第２の電荷読み出し領域３６ｂの電位に対応する電流が垂直信号線Ｂjbに流れる。更に、第２の電荷読み出し領域３６ｂには、第２のリセットトランジスタＴＲijbのソース電極が接続されている。第２のリセットトランジスタＴＲijbのドレイン電極は電源ＶＤＤに接続され、第２のリセットトランジスタＴＲijbのゲート電極にはリセット信号ＲＴ（ｉ）が与えられる。リセット信号ＲＴ（ｉ）をハイ（Ｈ）レベルにして、第２のリセットトランジスタＴＲijbが第２の電荷読み出し領域３６ｂに蓄積された電荷を吐き出し、第２の電荷読み出し領域３６ｂをリセットする。
【００２７】
以下、図２に示した第１の電界制御電極４２ａ，４２ｂに着目して、便宜上説明する。図２（ｂ）は、図２（ａ）の断面図の水平方向のIＡ−IＡ方向に沿って図った伝導帯の下端部（底部）のポテンシャル分布の、第１の電界制御電極４２ａ，４２ｂに印加される電圧による変化を示し、図２（ｃ）は、図２（ａ）の断面図の水平方向のIIIＡ−IIIＡ方向に沿って図った荷電子帯の上端部（頂上）のポテンシャル分布の、第１の電界制御電極４２ａ，４２ｂに印加される電圧による変化を示す。埋込フォトダイオード領域の面積、表面埋込領域３４、表面のｐ＋ピニング層３５の不純物密度によっても変わるが、第１の電界制御電極４２ａ，４２ｂに、低い、或いは負電圧（第１電位レベルの電圧）を加えたときは、図２（ｂ）の波線で示すように電子に対する電位井戸が浅く、第１の電界制御電極４２ａ，４２ｂに高い電圧（第２電位レベルの電圧）を与えたとき、図２（ｂ）の実線で示すように電子に対する電位井戸が深くなる。一方、図２（ｃ）に示すように、第１の電界制御電極４２ａ，４２ｂに、低い、或いは負電圧（第１電位レベルの電圧）を加えたときは、図２（ｃ）の波線で示すように正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）がたまるが、第１の電界制御電極４２ａ，４２ｂに高い電圧（第２電位レベルの電圧）を与えたとき、図２（ｃ）の実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。このため、埋込フォトダイオード領域の空乏化電位を第１の電界制御電極４２ａ，４２ｂの電圧で大きく変化させるには、表面のｐ＋ピニング層３５のアクセプタの不純物密度の設定が重要である。
【００２８】
つまり、この領域では、もし第１の電界制御電極４２ａ，４２ｂの電圧が低い、或いは小さい負電圧を加えた状況では、表面のｐ＋ピニング層３５の正孔（ホール）密度は、ほぼｐ＋ピニング層３５を形成するアクセプタの不純物密度と同程度となっているが、第１の電界制御電極４２ａ，４２ｂに非常に高い電圧を加えると、ｐ＋ピニング層３５内の正孔（ホール）密度が低下して空乏化した状態になることによって、電位が上昇する。よって、図２（ｂ）に示す伝導帯の下端部の電位井戸の深さΔＶwellを大きくするためには、図２（ｃ）に示す荷電子帯の上端部のポテンシャル分布の、特に中央部の電位が大きく変化することが必要になる。もし表面のｐ＋ピニング層３５の不純物密度が非常に高い場合（例えば、不純物密度で１０19ｃｍ-3以上）、この領域が空乏化することはなく中央部のｐ＋ピニング層３５の電位は、第１の電界制御電極４２ａ，４２ｂに加える電界制御電圧を変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔＶwellは小さい変化に留まる。
【００２９】
一方、表面のｐ＋ピニング層３５の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。暗電流の発生要因として、シリコンとシリコン酸化膜の界面トラップの準位による発生・再結合電流Ｊdがあるが、これは、表面のｐ＋ピニング層３５の正孔（ホール）密度をｐとして、次式で与えられる。
Ｊd  ＝  Ｓ0ｎi2/ｐ                 ……（１）
ここで、Ｓ0は、発生速度を表す定数、ｎiは、真性半導体キャリア不純物密度である。則ち、式（１）に示すように、界面トラップの準位による発生・再結合電流Ｊdは、表面のｐ＋ピニング層３５の正孔（ホール）密度に反比例する。
【００３０】
したがって、低暗電流化と、第１の電界制御電極４２ａ，４２ｂによる空乏化電位の大きな変化を共に得るためには、表面のｐ＋ピニング層３５の正孔（ホール）密度を最適に選択する必要があり、これはおよそ１０17ｃｍ-3オーダの後半から１０18ｃｍ-3オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のｐ＋ピニング層３５の厚みも関係し、およそ０．１μｍ程度とすることが望ましい。これは、第１の電界制御電極４２ａ，４２ｂに加えた電圧の変化によって、ｐ＋ピニング層３５内のキャリア密度が大きく変化できるかどうかが目安になる。
【００３１】
既に述べたとおり、絶縁膜４１は、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂの直下、並びに第１の転送電極４８ａ及び第２の転送電極４８ｂの直下の部分の厚さが他の部分より薄く設定され、いわゆる「ゲート絶縁膜」として機能する誘電体膜であるが、ゲート絶縁膜として機能する部分の絶縁膜の材料としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。
【００３２】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、第１の電界制御電極４２ａ，４２ｂ、第２の電界制御電極４３ａ，４３ｂ、第１の転送電極４８ａ及び第２の転送電極４８ｂを囲むように、層間絶縁膜を選択的に構成して、絶縁膜４１を段差形状を有する２層構造としても良い。或いは、ゲート絶縁膜として機能する部分以外の領域に、第１の電界制御電極４２ａ，４２ｂ、第２の電界制御電極４３ａ，４３ｂ、第１の転送電極４８ａ及び第２の転送電極４８ｂを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜４１を段差形状に構成しても良い。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でも良く、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成しても良い。
【００３３】
絶縁膜４１のゲート絶縁膜の部分をシリコン酸化膜を採用した場合、シリコン酸化膜をキャパシタ絶縁膜（誘電体膜）とする平行平板型キャパシタのキャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑoxを検討してみる。則ち、平行平板型キャパシタの両端の電極間電圧Ｖと単位面積当たりのキャパシタンスＣoxを用いて、キャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑoxは、次式の関係で求めることができる：
Ｑox  ＝  ＣoxＶ                       ……（２）
例えば、絶縁膜４１となるシリコン酸化膜の厚さが７ｎｍ、電圧差Ｖが３Ｖであるとすれば、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑoxは、およそ１．５×１０-6ｃｍ-2である。
【００３４】
一方、ｐ＋ピニング層３５のホールキャリア密度が１×１０18ｃｍ-3、ｐ＋ピニング層３５の厚みが０．１μｍであり、その範囲でホール密度が均一であるとすれば、その電荷密度Ｑpinは、
Ｑpin＝１．６×１０19×１０18ｃｍ-3×０．１×１０-4ｃｍ
＝１．６×１０-6ｃｍ-2
となって、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑoxと同程度の値になる。これらはあくまで目安であり、ｐ＋ピニング層３５は、絶縁膜４１の直下のシリコン領域ではなく、平面パターン上、絶縁膜４１の直下のシリコン領域に隣接する領域にあるので、第１の電界制御電極４２ａ，４２ｂによって直接ｐ＋ピニング層３５の正孔（ホール）密度がコントロールできるわけではない。しかし、平面パターン上、絶縁膜４１の直下のシリコン領域の脇に位置する表面埋込領域３４の電荷密度を変化させる能力が、第１の電界制御電極４２ａ，４２ｂに備わっていると、表面埋込領域３４の上のｐ＋ピニング層３５の正孔（ホール）密度を変化させることができ、条件によってはｐ＋ピニング層３５を空乏化することができる。
【００３５】
以上のとおり、第１の電界制御電極４２ａ，４２ｂに着目して、便宜上説明したが、図１のIＢ−IＢ方向（IIIＢ−IIIＢ方向）に沿った第２の電界制御電極４３ａ，４３ｂに印加される電圧によって、第２の電界制御電極４３ａ，４３ｂ側についても、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。則ち、図示を省略しているが、第２の電界制御電極４３ａ，４３ｂについても、図２（ｂ）及び図２（ｃ）に示したと同様なポテンシャル分布が実現でき、第１の電界制御電極４２ａ，４２ｂの場合と全く同様の説明が成り立つ。
【００３６】
通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第１の実施形態に係る半導体素子のｐ＋ピニング層３５は、これらの従来周知の機能に留まらず、 埋込フォトダイオード領域の空乏化電位を第１の電界制御電極４２ａ，４２ｂの電圧で大きく変化させる作用をなす重要な層として機能している。
【００３７】
図１及び図３（ａ）に示す第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板５１の開口部（アパーチャ）に入射した光で、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに加える電界制御電圧によって、長手方向（電荷転送方向）に、高速に移動させる電荷変調素子等を実現することができる。則ち、 第１の実施形態に係る半導体素子においては、 図１及び図３（ａ）に示すように、電荷転送路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂが設けられているので、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに、それぞれ異なった第１及び第２電位レベルのゲート電圧を加えることができるようにすることで、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに加える電界制御電圧によって、長手方向（電荷転送方向）に、信号電荷を高速に振り分けて移動させるＴＯＦ距離センサを実現することができる。
【００３８】
則ち、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに、第１及び第２電位レベルの電位のゲート電圧を与えることで、図３（ｂ）に示したように電位傾斜を形成することができる。例えば、第１の電界制御電極４２ａ，４２ｂ＝−２Ｖ（第１電位レベルの電圧）、第２の電界制御電極４３ａ，４３ｂ＝１Ｖ（第２電位レベルの電圧）のときは、右側の第２の電荷蓄積領域３８ｂに転送され、逆に、第１の電界制御電極４２ａ，４２ｂ＝１Ｖ（第２電位レベルの電圧）、第２の電界制御電極４３ａ，４３ｂ＝−２Ｖ（第１電位レベルの電圧）のときは、発生した光電子は、左側の第１の電荷蓄積領域３８ａに転送される。
【００３９】
第１の転送電極４８ａに転送制御信号ＴＸ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられることにより、第１の電荷蓄積領域３８ａに蓄積された信号電荷は、第１の電荷読み出し領域３６ａに転送される。同様に、第２の転送電極４８ｂに転送制御信号ＴＸ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられることにより、第２の電荷蓄積領域３８ｂに蓄積された信号電荷は、第２の電荷読み出し領域３６ｂに転送される。図３（ａ）に示すように、第１の電荷読み出し領域３６ａには、第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaのゲート電極が、接続されているので、第１の電荷読み出し領域３６ａに転送された電荷量に相当する電圧によって、第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaで増幅された出力が、第１のスイッチングトランジスタＴＳijaを介して外部に出力される。同様に、第２の電荷読み出し領域３６ｂには、第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijbのゲート電極が接続されているので、第２の電荷読み出し領域３６ｂに転送された電荷量に相当する電圧によって、第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaで増幅された出力が、第２のスイッチングトランジスタＴＳijbを介して外部に出力される。
【００４０】
例えば、光飛行時間（ＴＯＦ）距離センサへの応用においては、ＴＯＦ距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Ｔdを測定すれば良い。則ち、ＴＯＦ距離センサへの応用では、上記のように、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに、それぞれ異なった電圧レベルの電界制御電圧を加える動作を、光パルスの繰り返し周期と同期して、周期的に繰り返して遅延時間Ｔdを測定する。則ち、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに印加する電界制御電圧のパルスのそれぞれのパルス幅を２倍した時間より短い光パルスを用いる。この短い光パルスを、第１電位レベルから第２電位レベルの電圧への遷移時、及び第２電位レベルから第１電位レベルの電圧への遷移時を含むように、所定のタイミングで受信すれば、光パルスが対象物で反射して戻ってくる往復時間による遅延時間Ｔdを求めることができる（遅延時間Ｔdの求め方は、後述する第３の実施形態で、図１２に示したタイミングチャート及び式（３）〜式（５）を用いて説明する。）。光パルスの光源から対象物までの距離Ｌは、光パルスの往復時間により決まる遅延時間Ｔdが求められれば、遅延時間Ｔdの半分に光速をかけることで求めることができる。
【００４１】
以上のように、第１の実施形態に係る半導体素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷転送方向に直交する）の静電誘導効果による電界制御を用いているので、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。則ち、第１の実施形態に係る半導体素子をＴＯＦ距離センサに応用すると、従来の埋め込みフォトダイオードを用いたＣＭＯＳ型ＴＯＦ距離画像センサに比べて、転送路の長さを長くとることができるので、実質的な開口率が向上して、高感度化が図れる。
【００４２】
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる。
【００４３】
又、第１の実施形態に係る半導体素子によれば、電荷転送路の両端（両極）に位置する第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂに対し、信号電荷を交互に、高速に転送することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第１の実施形態に係る半導体素子は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い測定が実現できる。
【００４４】
（第１の実施形態の変形例）
第１の実施形態に係る半導体素子は、電荷転送方向の長い範囲にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる点に特徴がある。この特徴に着目すると、図４に示すように、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂの３つの電界制御電極を持つ半導体素子、或いは４つ以上の電界制御電極を持つ半導体素子も実現して、更に、長い範囲にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる構成を実現することも可能である。
【００４５】
則ち、図４の平面図に示すように、本発明の第１の実施形態の変形例に係る半導体素子は、半導体領域（３２，３４，３５）中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域（３２，３４，３５）上に絶縁膜（図示省略。断面構造は図２（ａ），図３（ａ）参照。）を介して配列された一対の第１の電界制御電極４２ａ，４２ｂと、転送方向に沿って、第１の電界制御電極４２ａ，４２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域（３２，３４，３５）上に絶縁膜を介して配列された一対の第２の電界制御電極４３ａ，４３ｂと、転送方向に沿って、第２の電界制御電極４３ａ，４３ｂのそれぞれと離間して、第１の電界制御電極４２ａ，４２ｂとは反対側の第２の電界制御電極４３ａ，４３ｂの端部側にそれぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域（３２，３４，３５）上に絶縁膜を介して配列された一対の第３の電界制御電極４４ａ，４４ｂを更に備える。
【００４６】
図４において、一対の矩形の第１の電界制御電極４２ａ，４２ｂの間に挟まれた領域と、その右側に連続して定義され、一対の矩形の第２の電界制御電極４３ａ，４３ｂの間に挟まれた領域と、 更にその右側に連続して定義され、一対の矩形の第３の電界制御電極４４ａ，４４ｂの間に挟まれた領域とがなす、左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域（３２，３４，３５）中に定義される「電荷転送路」である。第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに対し、互いに異なる電界制御電圧をそれぞれ印加し、第２の電界制御電極４３ａ，４３ｂ及び第３の電界制御電極４４ａ，４４ｂに互いに異なる電界制御電圧を印加し、電荷転送路の空乏化電位を変化させることにより、半導体領域（３２，３４，３５）中を転送される信号電荷の移動が制御される。第１の実施形態の変形例に係る半導体素子においては、例えば、中央の第２の電界制御電極４３ａ，４３ｂに一定電圧を与えておくような動作モードも可能である。
【００４７】
図４の平面図に示された電荷転送路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂが設けられている。図４において、左側の第１の電荷蓄積領域３８ａの更に左には第１の転送電極４８ａを介して第１の電荷読み出し領域３６ａが配置されている。一方、図４において、右側の第２の電荷蓄積領域３８ｂの更に右には第２の転送電極４８ｂを介して第２の電荷読み出し領域３６ｂが配置されている。
【００４８】
断面構造の図示を省略しているが、図２（ａ）及び図３の断面図に示したのと同様に、第１の実施形態の変形例に係る半導体素子においても、半導体領域（３２，３４，３５）は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４とを備え、表面埋込領域３４中の多数キャリアである電子が、信号電荷として表面埋込領域３４中を転送される。電荷転送路として機能する表面埋込領域３４の表面に接して、第１導電型（ｐ型）のピニング層３５が設けられている。ピニング層３５において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに印加される電圧によって変化する。
【００４９】
図４の平面図に示すように、電荷転送路の一部に選択的に光が照射されるように、一転鎖線で示した矩形のアパーチャを有する遮蔽板５１が、一対の第１の電界制御電極４２ａ，４２ｂの上方に設けられ、アパーチャの内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４の一部とが、埋込フォトダイオード領域を構成している。図４では、このアパーチャ直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂが配置され、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに加える電位を変化させたとき、表面埋込領域３４の空乏化電位を、電荷転送方向の長い範囲にわたって電界がほぼ一定になるようにして、変化させることができる。
【００５０】
図４に示す第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板５１の開口部（アパーチャ）に入射した光で、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに加える電界制御電圧によって、電荷転送方向の長い範囲にわたって電界をほぼ一定に形成して、長手方向（電荷転送方向）に、高速に移動させる電荷変調素子等を実現することができる。
【００５１】
則ち、 第１の実施形態の変形例に係る半導体素子においては、 図４に示すように、電荷転送路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂが設けられているので、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに、それぞれ異なった第１、第２及び第３電位レベルの電界制御電圧を加えることができるようにすることで、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに加える電界制御電圧によって、長手方向（電荷転送方向）に、長い範囲にわたってほぼ一定に形成された電界によって、信号電荷を高速に振り分けて移動させるＴＯＦ距離センサを実現することができる。
【００５２】
則ち、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂに、第１、第２及び第３電位レベルの電界制御電圧を与えることで、図３（ｂ）に示したのと実質的に同様ではあるが、電荷転送方向の長い範囲にわたって電界がほぼ一定になるような電位勾配を形成することができる。例えば、中央の第２の電界制御電極４３ａ，４３ｂに０Ｖ等の第２電位レベルの一定電圧を与えておき、第１の電界制御電極４２ａ，４２ｂ＝−２Ｖ（第１電位レベルの電圧）、第３の電界制御電極４４ａ，４４ｂ＝１Ｖ（第３電位レベルの電圧）のときは、右側の第２の電荷蓄積領域３８ｂに転送され、逆に、第１の電界制御電極４２ａ，４２ｂ＝１Ｖ（第３電位レベルの電圧）、第３の電界制御電極４４ａ，４４ｂ＝−２Ｖ（第１電位レベルの電圧）のときは、発生した光電子は、左側の第１の電荷蓄積領域３８ａに転送される。
【００５３】
このような動作を周期的に繰り返し、電界制御電圧のパルス幅の２倍より短い光パルスを、第１電位レベルから第３電位レベルの電圧への遷移時、及び第３電位レベルから第１電位レベルの電圧への遷移時を含むように、所定のタイミングで受信すれば、光パルスが対象物で反射して戻ってくる往復時間による遅延時間Ｔdを求めることができる（遅延時間Ｔdの求め方は、第３の実施形態で後述する。）。光パルスの光源から対象物までの距離Ｌは、光パルスの往復時間により決まる遅延時間Ｔdが求められれば、遅延時間Ｔdの半分に光速をかけることで求めることができる。
【００５４】
以上のように、第１の実施形態の変形例に係る半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、電荷転送方向に連続した２つの電界制御電極を持つ半導体素子に比しても、更に電荷転送方向の長い範囲にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。特に、第１の実施形態の変形例に係る半導体素子によれば、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂに信号電荷を、高速に転送することができるので、ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用し、より精度の高い測定を実現することができる。例えば、第１の実施形態の変形例に係る半導体素子は、蛍光体の寿命を、より高い精度で測定する素子として応用することができる。
【００５５】
図４の転送方向（右方向）に沿って、第３の電界制御電極４４ａ，４４ｂのそれぞれと離間して、第２の電界制御電極４３ａ，４３ｂとは反対側の第３の電界制御電極４４ａ，４４ｂの端部側にそれぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域（３２，３４，３５）上に絶縁膜４１を介して配列された一対の第４の電界制御電極を更に備えるようにし、第３の電界制御電極４４ａ，４４ｂ及び第４の電界制御電極に互いに異なる電界制御電圧を印加し、半導体領域（３２，３４，３５）中を転送される信号電荷の移動を制御するようにすれば、図４に例示した電荷転送方向に連続した３つの電界制御電極を持つ半導体素子に比しても、更に長い範囲にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。
【００５６】
この場合は、第１の電界制御電極４２ａ，４２ｂ，第２の電界制御電極４３ａ，４３ｂ，第３の電界制御電極４４ａ，４４ｂ及び第４の電界制御電極に、それぞれ異なった第１、第２、第３及び第４レベルの電界制御電圧を加えることができるようにすることで、横方向の静電誘導効果によって、長手方向（電荷転送方向）に、なだらかな電位勾配を実現し、長い範囲にわたってほぼ一定に形成された電界を形成して、信号電荷を高速に振り分けて移動させるＴＯＦ距離センサ等を実現することができる。
【００５７】
−固体撮像装置−
一般のイメージセンサの中で電荷の転送は、連続して並べた転送ゲート電極の下の電界を用いて行われる。ＣＣＤイメージセンサも、連続して並べた転送ゲート電極の下で電荷を移動させる。第１の実施形態に係る半導体素子は、ＣＭＯＳイメージセンサの画素に適用可能であり、ＣＭＯＳイメージセンサの画素に適用することにより、各画素の内部において、高速の信号電荷の転送が可能になる。特に、各画素の内部において、多段の電荷転送を行うために、埋込フォトダイオード構造を用いて、信号電荷の転送方向と直交する方向に電界制御電圧を設け、横方向の電界によって、転送路の空乏化電位を変化させることで、信号電荷を高速に転送することができる。
【００５８】
図５は、第１の実施形態に係る半導体素子を単位画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）として２次元に配列して画素アレイ部を構成し、画素アレイ部の周辺に信号を読み出してＡ／Ｄ変換を行うＡ／Ｄ変換回路ＡＤ1a，ＡＤ1b；ＡＤ2a，ＡＤ2b；ＡＤ3a，ＡＤ３b；……；ＡＤma，ＡＤmbを設けて、ディジタル信号に変換し、外部に時系列の信号として読み出す、或いは、アナログ信号のままで外部に読み出す、本発明の第１の実施形態に係る固体撮像装置の概略構成を示す模式的なブロック図である。
【００５９】
本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図５に示すように、画素アレイ部と周辺回路部（１１，１２，１３）とを同一の半導体チップ上に配置し、集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘijが配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部の下辺部には、図５において水平方向に示した画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……Ｘ3m；……Ｘn1，Ｘn2，Ｘn3，……Ｘnm方向に沿って水平シフトレジスタ１１が設けられ、画素アレイ部の左辺部には、図５において垂直方向に示した画素列Ｘ11，Ｘ21，Ｘ31，……，Ｘn1；Ｘ12，Ｘ22，Ｘ32，……，Ｘn2；Ｘ13，Ｘ23，Ｘ33，……，Ｘn3；……；Ｘ1m，Ｘ2m，Ｘ3m，……，Ｘnm方向に沿って垂直シフトレジスタ１３が設けられている。垂直シフトレジスタ１３及び水平シフトレジスタ１１には、タイミング発生回路１２が接続されている。
【００６０】
Ａ／Ｄ変換回路ＡＤ1aにはレジスタＲ1auとレジスタＲ1adが接続されている。タイミング発生回路１２からの制御信号によって、Ａ／Ｄ変換回路ＡＤ1aのＡ／Ｄ変換結果が、レジスタＲ1auとレジスタＲ1adのいずれかに格納される。より具体的には、画素の出力のリセットレベルのＡ／Ｄ変換結果をレジスタＲ1auに、画素の出力の光電荷による信号レベルのＡ／Ｄ変換結果をレジスタＲ1adに格納して、両者の差をディジタル領域で求めて、ノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部（リセットノイズ）がキャンセルされた信号を求める。図示を省略しているが、この処理は、実際には、イメージセンサのカラムで行う（但し、チップの外で、その差を求める処理をしても構わない。）。
【００６１】
同様に、Ａ／Ｄ変換回路ＡＤ1bにはレジスタＲ1buとレジスタＲ1bdが接続されている。タイミング発生回路１２からの制御信号によって、Ａ／Ｄ変換回路ＡＤ1bのＡ／Ｄ変換結果が、レジスタＲ1buとレジスタＲ1bdのいずれかに格納される。より具体的には、画素の出力のリセットレベルのＡ／Ｄ変換結果をレジスタＲ1buに、画素の出力の光電荷による信号レベルのＡ／Ｄ変換結果をレジスタＲ1bdに格納して、両者の差をディジタル領域で求めて、ノイズキャンセルする。
【００６２】
更に、Ａ／Ｄ変換回路ＡＤ2aにはレジスタＲ2auとレジスタＲ2adが接続され、Ａ／Ｄ変換回路ＡＤ2bにはレジスタＲ2buとレジスタＲ2bdが接続されている。同様に、Ａ／Ｄ変換回路ＡＤ3aにはレジスタＲ3auとレジスタＲ3adが接続され、Ａ／Ｄ変換回路ＡＤ3bにはレジスタＲ3buとレジスタＲ3bdが接続され、更に、同様に、Ａ／Ｄ変換回路ＡＤmaにはレジスタＲmauとレジスタＲmadが接続され、Ａ／Ｄ変換回路ＡＤmbにはレジスタＲmbuとレジスタＲmbdが接続されている。
【００６３】
則ち、第１の実施形態に係る固体撮像装置では、垂直シフトレジスタ１３によって、画素アレイ部を各画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……Ｘ3m；……Ｘn1，Ｘn2，Ｘn3，……Ｘnm単位で垂直方向に走査することにより、更に、水平シフトレジスタ１１によって、各画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……Ｘ3m；……Ｘn1，Ｘn2，Ｘn3，……Ｘnmの画素信号を各画素列Ｘ11，Ｘ21，Ｘ31，……，Ｘn1；Ｘ12，Ｘ22，Ｘ32，……，Ｘn2；Ｘ13，Ｘ23，Ｘ33，……，Ｘn3；……；Ｘ1m，Ｘ2m，Ｘ3m，……，Ｘnmm毎に設けられた垂直信号線Ｂja，Ｂjbを介して、Ａ／Ｄ変換回路ＡＤ1a，ＡＤ1b；ＡＤ2a，ＡＤ2b；ＡＤ3a，ＡＤ３b；……；ＡＤma，ＡＤmbに読み出す構成となっている。
【００６４】
例えば、垂直シフトレジスタ１３から、各画素Ｘijの第１の転送電極４８ａ及び第２の転送電極４８ｂのそれぞれに、転送制御信号ＴＸ（ｉ）が送られる。各画素Ｘijの第１の転送電極４８ａに転送制御信号ＴＸ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられることにより、各画素Ｘijの第１の電荷蓄積領域３８ａに蓄積された信号電荷は、各画素Ｘijの第１の電荷読み出し領域３６ａに転送される。一方、各画素Ｘijの第２の転送電極４８ｂに転送制御信号ＴＸ（ｉ）が、図５に示した垂直シフトレジスタ１３から与えられることにより、各画素Ｘijの第２の電荷蓄積領域３８ｂに蓄積された信号電荷は、各画素Ｘijの第２の電荷読み出し領域３６ｂに転送される。更に、垂直シフトレジスタ１３からは、各画素Ｘijの第１のリセットトランジスタＴＲija及び第２のリセットトランジスタＴＲijbのゲート電極にリセット信号ＲＴ（ｉ）にリセット信号ＲＴ（ｉ）が送られる。各画素Ｘijの第１の電荷読み出し領域３６ａには、第１のリセットトランジスタＴＲijaのソース電極が接続されているので、リセット信号ＲＴ（ｉ）をハイ（Ｈ）レベルにして、各画素Ｘijの第１のリセットトランジスタＴＲijaが第１の電荷読み出し領域３６ａに蓄積された電荷を吐き出し、第１の電荷読み出し領域３６ａをリセットする。各画素Ｘijの第２の電荷読み出し領域３６ｂも同様にリセットする。
【００６５】
その後、垂直シフトレジスタ１３からは、各画素Ｘijの第１のスイッチングトランジスタＴＳija及び第２のスイッチングトランジスタＴＳijbのゲート電極に水平ラインの選択用制御信号ＳＬ（ｉ）が送られる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、各画素Ｘijの第１のスイッチングトランジスタＴＳijaが導通し、第１の信号読み出しトランジスタＴＡijaで増幅された第１の電荷読み出し領域３６ａの電位に対応する電流が垂直信号線Ｂjaに流れＡ／Ｄ変換回路ＡＤjaに出力される。一方、選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、各画素Ｘijの第２のスイッチングトランジスタＴＳijbが導通し、第２の信号読み出しトランジスタＴＡijbで増幅された第２の電荷読み出し領域３６ｂの電位に対応する電流が垂直信号線Ｂjbに流れＡ／Ｄ変換回路ＡＤjbに出力される。
【００６６】
このように、第１の実施形態に係る固体撮像装置においては、タイミング発生回路１２及び水平シフトレジスタ１１及び垂直シフトレジスタ１３によって、画素アレイ部内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行され、Ａ／Ｄ変換回路ＡＤ1a，ＡＤ1b；ＡＤ2a，ＡＤ2b；ＡＤ3a，ＡＤ３b；……；ＡＤma，ＡＤmbに画素信号が出力される。Ａ／Ｄ変換回路ＡＤ1a，ＡＤ1b；ＡＤ2a，ＡＤ2b；ＡＤ3a，ＡＤ３b；……；ＡＤma，ＡＤmbは、タイミング発生回路１２の出力によって制御されて各画素信号をＡ／Ｄ変換する。
【００６７】
Ａ／Ｄ変換回路ＡＤ1aでＡ／Ｄ変換されたディジタル信号としての画素信号は、タイミング発生回路１２の出力によって制御されて、レジスタＲ1au及びレジスタＲ1adに格納された後、画像信号として出力される。一方、Ａ／Ｄ変換回路ＡＤ1bでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲ1bu及びレジスタＲ1bdに格納された後、画像信号として出力される。又、Ａ／Ｄ変換回路ＡＤ2aでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲ2au及びレジスタＲ2adに格納された後、画像信号として出力され、Ａ／Ｄ変換回路ＡＤ2bでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲ2bu及びレジスタＲ2bdに格納された後、画像信号として出力される。
【００６８】
同様に、Ａ／Ｄ変換回路ＡＤ3aでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲ3au及びレジスタＲ3adに格納された後、画像信号として出力され、Ａ／Ｄ変換回路ＡＤ3bでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲ3bu及びレジスタＲ3bdに格納された後、画像信号として出力される。更に、Ａ／Ｄ変換回路ＡＤmaでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲmau及びレジスタＲmadに格納された後、画像信号として出力され、Ａ／Ｄ変換回路ＡＤmbでＡ／Ｄ変換されたディジタル信号（画素信号）は、タイミング発生回路１２の出力によって制御されて、レジスタＲmbu及びレジスタＲmbdに格納された後、画像信号として出力される。
【００６９】
既に説明したとおり、第１の実施形態に係る固体撮像装置においては、第１の実施形態に係る半導体素子を単位画素Ｘijとして用いているので、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する方式の単位画素で構成した場合に比し、各単位画素Ｘijが横方向（電荷転送方向に直交する）の静電誘導効果による電界制御を用いているので、各単位画素Ｘijの内部において、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。
【００７０】
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る固体撮像装置によれば、各単位画素Ｘijが、それぞれ、横方向の静電誘導効果による電界制御を用いているので、各単位画素Ｘijの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。
【００７１】
又、第１の実施形態に係る固体撮像装置によれば、各単位画素Ｘijの電荷転送路の両端（両極）に位置する第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂに対し、信号電荷を交互に、高速に転送することができるので、２次元ＴＯＦ距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる。例えば、第１の実施形態に係る固体撮像装置は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い２次元画像を撮像できる。
【００７２】
（第２の実施形態）
図６の平面図に示すように、本発明の第２の実施形態に係る半導体素子は、半導体領域３４中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域３４上に絶縁膜（図示省略。断面構造は第１の実施形態の図２（ａ），図３（ａ）参照。）を介して配列された一対の前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂと、転送方向に沿って、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域３４上に絶縁膜を介して配列された一対の最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂと、転送方向に沿って、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂのそれぞれと離間して、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域３４上に絶縁膜を介して配列された一対の最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂと、転送方向に沿って、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂのそれぞれと離間して、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域３４上に絶縁膜を介して配列された一対の最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂを備える。
【００７３】
図６において、一対の矩形の第３の電界制御電極７２ａ，７２ｂの間に挟まれた領域と、その右側に連続して定義され、一対の矩形の第１の電界制御電極７３ａ，７３ｂの間に挟まれた領域と、更にその右側に連続して定義され、一対の矩形の第２の電界制御電極７４ａ，７４ｂの間に挟まれた領域と、更にその右側に連続して定義され、一対の矩形の第３の電界制御電極７５ａ，７５ｂの間に挟まれた領域とがなす、左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域３４中に定義される「電荷転送路」である。
【００７４】
本発明の第２の実施形態に係る半導体素子は３相の電荷転送素子であり、実際には、図６に示すように、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂの左側、則ち、転送方向に沿って左側に、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂのそれぞれと離間して、転送方向と直交する方向に沿って、電荷転送路を挟むように、一対の前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂを備える。更に、図６では図示を省略しているが、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの更に左側、則ち、転送方向に沿って左側に、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂのそれぞれと離間して、一対の前段（（ｋ−１）段）の第１の電界制御電極を備える。
【００７５】
よって、第２の実施形態に係る半導体素子の電荷転送路は、図６において、一対の矩形の前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂの間に挟まれた領域と、その左側に連続する、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂ及び前段（（ｋ−１）段）の第１の電界制御電極の間に挟まれた領域にも連続して延在する帯状の領域である。そして、図６の平面図に示された電荷転送路の長手方向（電荷転送方向）の右端には、転送電極（バリアゲート電極）６８を介して電荷読み出し領域６９が配置されている。
【００７６】
断面構造の図示を省略しているが、図２（ａ）及び図３の断面図に示したのと同様に、第２の実施形態に係る半導体素子においても、半導体領域３４は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４とを備え、表面埋込領域３４中の多数キャリアである電子が、信号電荷として表面埋込領域３４中を転送される。電荷転送路として機能する表面埋込領域３４の表面に接して、第１導電型（ｐ型）のピニング層３５が設けられている。ピニング層３５において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂ、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに印加される電圧によって変化する。
【００７７】
図６の平面図に示すように、電荷転送路の一部に選択的に光が照射されるように、一転鎖線で示した矩形のアパーチャ５３，５４を有する遮蔽板が、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの上方に設けられ、アパーチャ５３，５４の内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４の一部とが、埋込フォトダイオード領域を構成している。
【００７８】
図６では、このアパーチャ５４直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ，最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ，最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂ，最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂが配置され、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ，最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ，最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに加える電位を変化させたとき、横方向の静電誘導効果によって、表面埋込領域３４の空乏化電位を変化させ、電子井戸の底の深さを変化させることができる。
【００７９】
又、このアパーチャ５３直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂ、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂが配置され、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂ、に加える電位を変化させたとき、横方向の静電誘導効果によって、表面埋込領域３４の空乏化電位を変化させ、電子井戸の底の深さを変化させることができる。
【００８０】
電荷読み出し領域６９には、図８においてスイッチとして図示した、リセットトランジスタＴＲjのソース電極が接続されている。リセットトランジスタＴＲjのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＴＲjのゲート電極には、リセット信号ＲＴが図８に示したタイミング発生回路２２から与えられる。リセット信号ＲＴをハイ（Ｈ）レベルにして、リセットトランジスタＴＲjが電荷読み出し領域６９に蓄積された電荷を吐き出し、電荷読み出し領域６９をリセットする。図８に示すように電荷読み出し領域６９には、更に、バッファ回路（バッファ増幅器）Ｂjが接続されている。
【００８１】
図示を省略しているが、バッファ回路（バッファ増幅器）Ｂjは、第１の出力トランジスタＱ１jと第２の出力トランジスタＱ２j、とで構成されるソースフォロワ回路である。則ち、電荷読み出し領域６９には、第１の出力トランジスタＱ１jのゲート電極が、絶縁膜４１中に設けられたコンタクト窓を介して接続される。第１の出力トランジスタＱ１jのドレイン電極は電源ＶＤＤに接続され、ソース電極は第２の出力トランジスタＱ２jのドレイン電極に接続されて、第１の出力トランジスタＱ１jと第２の出力トランジスタＱ２jとでソースフォロワ回路を構成している。
【００８２】
第２の出力トランジスタＱ２jのソース電極は、バッファ回路（バッファ増幅器）Ｂjの出力端子に接続される。図６の電荷読み出し領域６９につながるバッファ回路（バッファ増幅器）Ｂjは、垂直方向の各ＣＣＤカラムの出力端に接続され出力回路であるので、図３（ａ）に示した各画素に配置されるバッファ回路（バッファ増幅器）Ｂija，Ｂijbとは異なり、行選択スイッチ等がない。ソースフォロワ回路を構成する第２の出力トランジスタＱ２jのゲート電極には一定電圧Ｖｂが、図８に示したタイミング発生回路２２から与えられ、電荷読み出し領域６９の電位に対応する電流が、バッファ回路（バッファ増幅器）Ｂjの出力端子に流れる。
【００８３】
図７のタイミングチャートを参照して、本発明の第２の実施形態に係る半導体素子の動作を説明する：
（イ）  先ず、図７（ａ）に示すように、前段（（ｋ−１）段）（最終段（ｋ段）の一つ手前の段）の第１の電界制御電極（図示省略）に第２電位レベル（＝１Ｖ）の電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第１電位レベル（＝−２Ｖ）の電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第１電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第２電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第１電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第１電位レベルの電界制御電圧Ｇ3を印加する。図７（ａ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBが印加されている。これにより、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）の間及び、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂの間の電位井戸の底のレベルが低下し、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）の間及び、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂの間に信号電荷が蓄積される。
【００８４】
（ロ）次に、図７（ｂ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第２電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第２電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第１電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第２電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第２電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第１電位レベルの電界制御電圧Ｇ3を印加する。図７（ｂ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。これにより、電位井戸の底が深い領域の長さが右方向に２倍に拡張され、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）の間、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂの間及び最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間の電位井戸の底のレベルが低下する。この結果、信号電荷が蓄積される領域の長さが右方向に２倍に拡張され、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）の間、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ及び最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間に信号電荷が蓄積される。なお、遮蔽板の開口部（アパーチャ）５４に入射した光で、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）がある場合は、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂの間及び最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間の電子井戸に発生したキャリア（電子）が蓄積される。又、遮蔽板の開口部（アパーチャ）５３に入射した光で、電荷転送路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）がある場合は、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）の間、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間の電子井戸に発生したキャリア（電子）が蓄積される。
【００８５】
（ハ）次に、図７（ｃ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第１電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第２電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第１電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第１電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第２電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第１電位レベルの電界制御電圧Ｇ3を印加する。図７（ｃ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。これにより、電位井戸の底が深い領域の位置が右方向に移動し、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間及び最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間の電位井戸の底のレベルが低下する。この結果、信号電荷が蓄積される領域が、電荷読み出し領域６９に向かって、右方向に移動し、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間及び最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間に信号電荷が蓄積される。
【００８６】
（ニ）次に、図７（ｄ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第１電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第２電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第２電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第１電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第２電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第２電位レベルの電界制御電圧Ｇ3を印加する。図７（ｄ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。これにより、電位井戸の底が深い領域の長さが２倍に拡張され、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの電位井戸の底のレベルが低下する。この結果、信号電荷が蓄積される領域の長さが右方向に２倍に拡張され、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂの間、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂの間及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間に信号電荷が蓄積されるので、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間にまで、信号電荷の転送が到達する。
【００８７】
（ホ）次に、図７（ｅ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第１電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第１電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第２電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第１電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第１電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第２電位レベルの電界制御電圧Ｇ3を印加する。図７（ｅ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。これにより、電位井戸の底が深い領域の長さが元の長さに戻り、電位井戸の底が深い領域の位置が右方向に移動し、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの電位井戸の底のレベルが低下する。この結果、信号電荷が蓄積される領域が、電荷読み出し領域６９に向かって、右方向に移動し、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間に信号電荷が蓄積される。
【００８８】
（ヘ）次に、図７（ｆ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第１電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第１電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第２電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第２電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第１電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第２電位レベルの電界制御電圧Ｇ3を印加する。図７（ｆ）に示す状態では、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。これにより、最終段（ｋ段）以外の電位井戸の底が深い領域の長さが２倍に拡張され、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの電位井戸の底のレベルが低下し、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間に信号電荷が蓄積されるので、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間の信号電荷の蓄積は維持される。
【００８９】
（ト）次に、図７（ｇ）に示すように、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）に第２電位レベルの電界制御電圧Ｇ１を、前段（（ｋ−１）段）の第２の電界制御電極７１ａ，７１ｂに第１電位レベルの電界制御電圧Ｇ2を、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂに第１電位レベルの電界制御電圧Ｇ3を、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂに第２電位レベルの電界制御電圧Ｇ１を、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂに第１電位レベルの電界制御電圧Ｇ2を、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに第１電位レベルの電界制御電圧Ｇ3を印加し、更に転送電極（バリアゲート電極）６８にハイレベル（Ｈ）の転送制御信号ＧBを印加する。これにより、最終段（ｋ段）以外においては、電位井戸の底が深い領域の位置が右方向に移動し、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）及び最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ及び最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの電位井戸の底のレベルが低下する。この結果、前段（（ｋ−１）段）の第１の電界制御電極（図示省略）及び最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂの間に信号電荷が蓄積された状態において、電荷読み出し領域６９に、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂの間に蓄積されていた信号電荷が転送される。
【００９０】
このように、前段（（ｋ−１）段）の第３の電界制御電極７２ａ，７２ｂ、最終段（ｋ段）の第１の電界制御電極７３ａ，７３ｂ、最終段（ｋ段）の第２の電界制御電極７４ａ，７４ｂ、最終段（ｋ段）の第３の電界制御電極７５ａ，７５ｂに、順次位相の異なる電界制御電圧Ｇ3，Ｇ１，Ｇ2，Ｇ3を印加し、電荷転送路の空乏化電位を順次変化させることにより、半導体領域３４中に定義される電荷転送路中に設けられる電位井戸の底が深い領域の位置が、電荷読み出し領域６９に向かって、右方向に移動することにより、信号電荷が逐次右方向に転送され、最終的に、電荷読み出し領域６９に転送される。
【００９１】
従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御するＣＣＤの場合は、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題があった。第２の実施形態に係る半導体素子によれば、横方向の静電誘導効果による電位井戸の底の深さを変化させ、信号電荷の転送をしているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる。
【００９２】
特に、第２の実施形態に係る半導体素子によれば、例えば、ｋ段目のアパーチャＡＰＴｋの直下の埋込フォトダイオード領域で発生した信号電荷は、電荷転送路を雑音や暗電流を伴うことなく順次転送され、ｋ＋１段目の電荷転送路の電位井戸にまで到達する。ｋ＋１段目の電荷転送路の電位井戸にまで到達した後、ｋ＋１段目のＡＰＴ(ｋ+1)の直下の埋込フォトダイオード領域で発生した光電荷とｋ段目のアパーチャＡＰＴｋの直下の埋込フォトダイオード領域で発生しｋ段目から転送されてきた光電荷が、加算される。
【００９３】
このようにして、第２の実施形態に係る半導体素子によれば、ｍ個のアパーチャがあれば、ｍ回、最終段（ｍ段目）までの転送で、電荷転送路を雑音や暗電流を伴うことなく、各埋込フォトダイオード領域で発生した信号電荷が加算されることになる。このため、第２の実施形態に係る半導体素子によれば、転送の速度を物体の移動速度に一致させれば、動いている対象物に対して、高速且つ画像のブレをなくしながら撮像し、ＴＤＩの機能を実現できる。
【００９４】
−ＣＣＤ／ＣＭＯＳ混在イメージセンサ
図６に示した第２の実施形態に係る半導体素子は、最終段の近傍のみを部分的に着目して示した模式的な平面図であるが、実際には前段方向（図６の左側方向）に多数の電界制御電極が配列された、一定の長さのカラムを構成する多段の横方向電界制御型の電荷転送素子である。
【００９５】
図８は、図６に例示したような第２の実施形態に係る半導体素子（多段の電荷転送素子）で複数の電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmを構成し、これら複数の電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmを、垂直方向が長手方向（電荷転送方向）となるようにして、水平方向に１次元に配列して画素アレイ部を構成したＣＣＤ（電荷結合素子）イメージセンサの概略を説明する模式的なブロック図を示す。則ち、画素アレイ部は方形状の撮像領域を構成し、この撮像領域に電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmが水平方向に１次元に配列された場合を例示的に示している。
【００９６】
本発明の第２の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図８に示すように画素アレイ部と周辺回路部（２１，２２）とを同一の半導体チップ上に配置し、集積化している。画素アレイ部の下辺部には、図８の各垂直カラムからの信号出力を水平方向に転送する水平シフトレジスタ２１が設けられている。一方、画素アレイ部の左辺部の下部には、図８において垂直方向（上下方向）を長手方向として、それぞれ延在する第１の横方向電界制御型ＣＣＤ（ＬＥＦ−ＣＣＤ1），第２の横方向電界制御型ＣＣＤ（ＬＥＦ−ＣＣＤ2），第３の横方向電界制御型ＣＣＤ（ＬＥＦ−ＣＣＤ3），……，第（ｍ−１）の横方向電界制御型ＣＣＤ（ＬＥＦ−ＣＣＤ(m-1)），第ｍの横方向電界制御型ＣＣＤ（ＬＥＦ−ＣＣＤm）の、それぞれの方向（垂直方向）に平行に延在するように、タイミング発生回路２２が接続されている。
【００９７】
図６及び図７に示した動作と同様に、第２の実施形態に係る固体撮像装置においては、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmのそれぞれの電界制御電極には、３相の電界制御信号Ｇ１，Ｇ2，Ｇ3が、タイミング発生回路２２から供給され、それぞれ横方向の静電誘導効果で、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmのそれぞれの電位井戸の底の電位が変化することにより、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmの内部を電荷信号が、それぞれ、垂直方向に転送される。
【００９８】
図８において、画素アレイ部の各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmには、図８にスイッチとして図示したリセットトランジスタＴＲ1，ＴＲ2，ＴＲ3，……，ＴＲ(m-1)，ＴＲmを介して、それぞれ対応するバッファ回路（バッファ増幅器）Ｂ1，Ｂ2，Ｂ3，……，Ｂ(m-1)，Ｂm が独立して接続されている。各バッファ回路（バッファ増幅器）Ｂj（ｊ＝１〜ｍ；ｍは２以上の整数である。）は、それぞれ、第１の出力トランジスタＱ１jと第２の出力トランジスタＱ２jからなるソースフォロワ回路である。各リセットトランジスタＴＲ1，ＴＲ2，ＴＲ3，……，ＴＲ(m-1)，ＴＲmには、タイミング発生回路２２からリセット信号ＲＴが供給される。
【００９９】
更に、各カラムにそれぞれ接続されたバッファ回路（バッファ増幅器）Ｂ1，Ｂ2，Ｂ3，……，Ｂ(m-1)，Ｂm には、各カラムで電荷転送され、各カラムから、バッファ回路（バッファ増幅器）Ｂ1，Ｂ2，Ｂ3，……，Ｂ(m-1)，Ｂm を介して出力された信号を読み出してＡ／Ｄ変換を行うＡ／Ｄ変換回路ＡＤ1，ＡＤ2，ＡＤ3，……，ＡＤ(m-1)，ＡＤmを設けて、タイミング発生回路２２から供給される信号で動作するように、接続されている。則ち、図８の左から順に、第１の電荷転送カラムＬＥＦ−ＣＣＤ1は第１のバッファ回路（バッファ増幅器）Ｂ1を介して第１のＡ／Ｄ変換回路ＡＤ1に接続されている。又、第２の電荷転送カラムＬＥＦ−ＣＣＤ2は第２のバッファ回路（バッファ増幅器）Ｂ2を介して第２のＡ／Ｄ変換回路ＡＤ2に接続され、第３の電荷転送カラムＬＥＦ−ＣＣＤ3は第３のバッファ回路（バッファ増幅器）Ｂ3を介して第３のＡ／Ｄ変換回路ＡＤ3に接続されている。……，更に、第（ｍ−１）の電荷転送カラムＬＥＦ−ＣＣＤ(m-1)は第(ｍ−１)のバッファ回路（バッファ増幅器）Ｂ(m-1)を介して第(ｍ−１)のＡ／Ｄ変換回路ＡＤ(m-1)に接続され、第ｍの電荷転送カラムＬＥＦ−ＣＣＤmは第ｍのバッファ回路（バッファ増幅器）Ｂmを介して第ｍのＡ／Ｄ変換回路ＡＤmに接続されている。
【０１００】
第１のＡ／Ｄ変換回路ＡＤ1には第１の上段レジスタＲ1uと第１の下段レジスタＲ1dが接続されている。タイミング発生回路２２からの制御信号によって、Ａ／Ｄ変換回路ＡＤ1のＡ／Ｄ変換結果が、レジスタＲ1uとレジスタＲ1dのいずれかに格納される。より具体的には、画素の出力のリセットレベルのＡ／Ｄ変換結果をレジスタＲ1uに、画素の出力の光電荷による信号レベルのＡ／Ｄ変換結果をレジスタＲ1dに格納して、両者の差をディジタル領域で求めて、ノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部（リセットノイズ）がキャンセルされた信号を求める。図示を省略しているが、この処理は、実際には、イメージセンサのカラムで行う（但し、チップの外で、その差を求める処理をしても構わない。）。
【０１０１】
同様に、第２のＡ／Ｄ変換回路ＡＤ2には第２の上段レジスタＲ2uと第２の下段レジスタＲ2dが接続されている。タイミング発生回路２２からの制御信号によって、Ａ／Ｄ変換回路ＡＤ2のＡ／Ｄ変換結果が、レジスタＲ2uとレジスタＲ2dのいずれかに格納される。則ち、画素の出力のリセットレベルのＡ／Ｄ変換結果をレジスタＲ2uに、画素の出力の光電荷による信号レベルのＡ／Ｄ変換結果をレジスタＲ2dに格納して、両者の差をディジタル領域で求めて、ノイズキャンセルする。
【０１０２】
同様に、第３のＡ／Ｄ変換回路ＡＤ3には第３の上段レジスタＲ3uと第３の下段レジスタＲ3dが接続されている。……。更に、第（ｍ−１）のＡ／Ｄ変換回路ＡＤ(m-1)には第（ｍ−１）の上段レジスタＲ(m-1)uと第（ｍ−１）の下段レジスタＲ(m-1)dが接続され、第ｍのＡ／Ｄ変換回路ＡＤmには第ｍの上段レジスタＲmuと第ｍの下段レジスタＲmdが接続されている。
【０１０３】
このように、図８に示す第２の実施形態に係る固体撮像装置においては、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmからの信号を、バッファ回路（バッファ増幅器）Ｂ1，Ｂ2，Ｂ3，……，Ｂ(m-1)，Ｂm で読み出した後、それぞれ、Ａ／Ｄ変換回路ＡＤ1，ＡＤ2，ＡＤ3，……，ＡＤ(m-1)，ＡＤmによって、Ａ／Ｄ変換して、ディジタル信号に変換し、更に上段レジスタＲ1u，Ｒ2u，Ｒ3u，……，Ｒ(m-1)u，Ｒmu及び下段レジスタＲ1d，Ｒ2d，Ｒ3d，……，Ｒ(m-1)d，Ｒmdに格納し、それを、水平シフトレジスタ２１によって水平方向に転送し、映像信号として、外部に読み出すＣＣＤ／ＣＭＯＳ混在イメージセンサである。
【０１０４】
既に説明したとおり、第２の実施形態に係る固体撮像装置においては、第２の実施形態に係る半導体素子を電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmとして構成して画素アレイ部に配列して、撮像領域に用いているので、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御して電荷転送を行う方式でＣＣＤ垂直転送路を構成した場合は、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第２の実施形態に係る固体撮像装置によれば、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmjが、それぞれ、横方向の静電誘導効果による電界制御を用いているので、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる。この結果、第２の実施形態によれば、ＣＭＯＳイメージセンサの製造工程そのもの、或いは簡単な工程追加のみによって、ＣＣＤの得意とする同様な高速電荷転送において、特に、信号電荷の無雑音多段転送を実現して新機能を有する固体撮像装置を提供することができる。
【０１０５】
従来のＣＣＤイメージセンサは、垂直転送にも、水平転送にもＣＣＤを使っているが、図８に示す第２の実施形態に係る固体撮像装置（ＣＣＤ／ＣＭＯＳ混在イメージセンサ）においては、垂直転送はＣＣＤ、水平読み出しは、ＣＭＯＳ回路によるＡＤ変換回路で、Ａ／Ｄ変換して、ＣＭＯＳディジタル回路で、ディジタル信号で読み出しを行うことができる。
【０１０６】
第２の実施形態に係る固体撮像装置によれば、各電荷転送カラムＬＥＦ−ＣＣＤ1，ＬＥＦ−ＣＣＤ2，ＬＥＦ−ＣＣＤ3，……，ＬＥＦ−ＣＣＤ(m-1)，ＬＥＦ−ＣＣＤmjにおいて、例えば、ｋ段目のアパーチャＡＰＴｋで発生した信号電荷は、各電荷転送カラムの電荷転送路を雑音や暗電流を伴うことなく順次転送され、ｋ＋１段目の電荷転送路の電位井戸にまで到達する。ｋ＋１段目の電荷転送路の電位井戸にまで到達した後、ｋ＋１段目のＡＰＴ(ｋ+1)で発生した光電荷とｋ段目のアパーチャＡＰＴｋで発生しｋ段目から転送されてきた光電荷が、加算される。このようにして、第２の実施形態に係る固体撮像装置によれば、各電荷転送カラムにｍ個のアパーチャがあれば、各電荷転送カラムにおいて、ｍ回、最終段（ｍ段目）までの転送で、電荷転送路を雑音や暗電流を伴うことなく、信号電荷が加算されることになる。このため、第２の実施形態に係る固体撮像装置によれば、転送の速度を物体の移動速度に一致させれば、動いている対象物に対して、高速且つ画像のブレをなくしながら撮像し、ＴＤＩの機能を実現できる。
【０１０７】
（第２の実施形態の変形例）
本発明の第２の実施形態では、３相の電荷転送素子を例示的に説明したが、本発明は３相の電荷転送素子に限定されるものではなく、以下のように２相のクロックを用いても、動作させることができる。
【０１０８】
図９の平面図に示すように、本発明の第２の実施形態の変形例に係る半導体素子は、互いに隣接し、一列に配列された半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓを貫通するように、半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓ中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓ上に絶縁膜（図示省略。断面構造は第１の実施形態の図２（ａ），図３（ａ）参照。）を介して配列された一対の前段（（ｍ−１）段）の電界制御電極６２ａ，６２ｂと、転送方向に沿って、前段（（ｍ−１）段）の電界制御電極６２ａ，６２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓ上に絶縁膜を介して配列された一対の最終段（ｍ段）の電界制御電極６３ａ，６３ｂとを備える。
【０１０９】
第２の実施形態の変形例に係る半導体素子においては、半導体領域３４ｑ及び３４ｓの不純物密度ｎ2が、半導体領域３４ｐ及び３４ｒの不純物密度ｎ１より高い。ｎ2＞ｎ１とすることで、半導体領域３４ｑ及び３４ｓ側の電位井戸が、半導体領域３４ｐ及び３４ｒ側の電位井戸より深くなる。則ち、図示を省略しているが、図９のIＫ−IＫ方向、IＬ−IＬ方向に沿った断面図上において、第１の電界制御電極６２ａ，６２ｂに印加される電圧によって、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化するが、半導体領域３４ｐの不純物密度ｎ1より半導体領域３４ｑの不純物密度ｎ2が高不純物密度に設定されているので、右側の不純物密度ｎ2の領域の伝導帯の下端部（底部）のポテンシャル井戸が深い。
【０１１０】
又、図９のIＭ−IＭ方向、IＮ−IＮ方向に沿った断面図上において、第２の電界制御電極６３ａ，６３ｂに印加される電圧によって、図２（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化するが、半導体領域３４ｒの不純物密度ｎ1より半導体領域３４ｓの不純物密度ｎ2が高不純物密度に設定されているので、右側の不純物密度ｎ2の領域の伝導帯の下端部（底部）のポテンシャル井戸が深い。
【０１１１】
したがって、第２の実施形態の変形例に係る半導体素子においては、（ｍ−１）段の電界制御電極６２ａ，６２ｂ及びｍ段の電界制御電極６３ａ，６３ｂに電圧を印加しない状態で、（ｍ−１）段の電界制御電極６２ａ，６２ｂの間及びｍ段の電界制御電極６３ａ，６３ｂの間のそれぞれで、右側のポテンシャル井戸が深くなっている。
【０１１２】
図９において、一対の矩形の電界制御電極６２ａ，６２ｂの間に挟まれた領域と、その右側に連続して定義され、一対の矩形の電界制御電極６３ａ，６３ｂの間に挟まれた領域がなす、左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓ中に定義される「電荷転送路」である。実際には、図９に示すように、（ｍ−１）段の電界制御電極６２ａ，６２ｂの左側、則ち、転送方向に沿って左側に、（ｍ−１）段の電界制御電極６２ａ，６２ｂのそれぞれと離間して、転送方向と直交する方向に沿って、電荷転送路を挟むように、一対の（ｍ−２）段の電界制御電極６１ａ，６１ｂを備える。更に、図９では図示を省略しているが、（ｍ−２）段の電界制御電極６１ａ，６１ｂの更に左側、則ち、転送方向に沿って左側に、（ｍ−２）段の電界制御電極６１ａ，６１ｂのそれぞれと離間して、一対の（ｍ−３）段の電界制御電極を備える多段の電荷転送素子である。
【０１１３】
よって、第２の実施形態の変形例に係る半導体素子の電荷転送路は、図９において、一対の矩形の（ｍ−１）段の電界制御電極６２ａ，６２ｂの間に挟まれた領域と、その左側に連続する、（ｍ−２）段の電界制御電極６１ａ，６１ｂ及び（ｍ−３）段の電界制御電極の間に挟まれた領域や、更にその左側にも連続して延在する帯状の領域である。そして、図９の平面図に示された電荷転送路の長手方向（電荷転送方向）の右端には、転送電極（バリアゲート電極）６８を介して電荷読み出し領域６９が配置されている。
【０１１４】
断面構造の図示を省略しているが、図２（ａ）及び図３の断面図に示したのと同様に、第２の実施形態の変形例に係る半導体素子においても、半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓは、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓとを備え、表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓ中の多数キャリアである電子が、信号電荷として表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓ中を転送される。電荷転送路として機能する表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓの表面に接して、第１導電型（ｐ型）のピニング層が設けられている。ピニング層において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、（ｍ−３）段の電界制御電極、（ｍ−２）段の電界制御電極６１ａ，６１ｂ、（ｍ−１）段の電界制御電極６２ａ，６２ｂ、ｍ段の電界制御電極６３ａ，６３ｂに印加される２相クロックの電圧によって変化する。
【０１１５】
図９の平面図に示すように、電荷転送路の一部に選択的に光が照射されるように、一転鎖線で示した矩形のアパーチャ５４を有する遮蔽板が、（ｍ−１）段の電界制御電極６２ａ，６２ｂの上方に設けられ、アパーチャ５４の内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４ｐ，３４ｑの一部とが、埋め込みフォトダイオード領域を構成している。図９では、このアパーチャ５４直下の受光エリアとして機能する埋め込みフォトダイオード領域を取り巻くように、（ｍ−１）段の電界制御電極６２ａ，６２ｂが配置され、（ｍ−１）段の電界制御電極６２ａ，６２ｂ，ｍ段の電界制御電極６３ａ，６３ｂに加える電位を変化させたとき、横方向の静電誘導効果によって、表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓの空乏化電位を変化させ、電子井戸の底の深さを変化させることができる。又、このアパーチャ５３直下の受光エリアとして機能する埋め込みフォトダイオード領域を取り巻くように、（ｍ−３）段の電界制御電極、（ｍ−２）段の電界制御電極６１ａ，６１ｂ、（ｍ−１）段の電界制御電極６２ａ，６２ｂが配置され、（ｍ−３）段の電界制御電極、（ｍ−２）段の電界制御電極６１ａ，６１ｂに加える電位を２相クロックパルスで変化させたとき、横方向の静電誘導効果によって、表面埋込領域３４ｐ，３４ｑ，３４ｒ，３４ｓの空乏化電位を変化させ、電子井戸の底の深さを変化させることができる。
【０１１６】
図示を省略しているが、図８に示したのと同様に、電荷読み出し領域６９には、リセットトランジスタＴＲjのソース電極が接続される。リセットトランジスタＴＲjのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＴＲjのゲート電極には、リセット信号ＲＴが図８に示したタイミング発生回路２２から与えられる。リセット信号ＲＴをハイ（Ｈ）レベルにして、リセットトランジスタＴＲjが電荷読み出し領域６９に蓄積された電荷を吐き出し、電荷読み出し領域６９をリセットする。図８に示したのと同様に、電荷読み出し領域６９には、更に、バッファ回路（バッファ増幅器）Ｂjが接続されている。
【０１１７】
図示を省略しているが、バッファ回路（バッファ増幅器）Ｂjは、第１の出力トランジスタＱ１jと第２の出力トランジスタＱ２jとで構成されるソースフォロワ回路である。則ち、電荷読み出し領域６９には、第１の出力トランジスタＱ１jのゲート電極が、絶縁膜４１中に設けられたコンタクト窓を介して接続される。第１の出力トランジスタＱ１jのドレイン電極は電源ＶＤＤに接続され、ソース電極は第２の出力トランジスタＱ２jのドレイン電極に接続されて、第１の出力トランジスタＱ１jと第２の出力トランジスタＱ２jとでソースフォロワ回路を構成している。
【０１１８】
第２の出力トランジスタＱ２jのソース電極は、バッファ回路（バッファ増幅器）Ｂjの出力端子に接続される。図９の電荷読み出し領域６９につながるバッファ回路（バッファ増幅器）Ｂjは、垂直方向の各ＣＣＤカラムの出力端に接続され出力回路であるので、図３（ａ）に示した各画素に配置されるバッファ回路（バッファ増幅器）Ｂija，Ｂijbとは異なり、行選択スイッチ等がない。ソースフォロワ回路を構成する第２の出力トランジスタＱ２jのゲート電極には一定電圧Ｖｂが、図８に示したのと同様なタイミング発生回路２２から与えられ、電荷読み出し領域６９の電位に対応する電流が、バッファ回路（バッファ増幅器）Ｂjの出力端子に流れる。
【０１１９】
例えば、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加を印加した状態を維持したまま、（ｍ−３）段の電界制御電極に第２電位レベル（ハイレベル：Ｈ）の電界制御電圧Ｇ1を、（ｍ−２）段の電界制御電極６１ａ，６１ｂに第１電位レベル（ロウレベル：Ｌ）の電界制御電圧Ｇ2を、（ｍ−１）段の電界制御電極６２ａ，６２ｂに第２電位レベルの電界制御電圧Ｇ1を、ｍ段の電界制御電極６３ａ，６３ｂに第１電位レベルの電界制御電圧Ｇ2を印加する。この状態では、（ｍ−３）段の電界制御電極の間と（ｍ−１）段の電界制御電極６２ａ，６２ｂの間の電位井戸の底のレベルが低下する。この結果、（ｍ−４）段の電界制御電極の間と（ｍ−２）段の電界制御電極６１ａ，６１ｂの間に蓄積されていた信号電荷が電荷読み出し領域６９に向かって右方向に移動し、（ｍ−３）段の電界制御電極の間と（ｍ−１）段の電界制御電極６２ａ，６２ｂの間に信号電荷が蓄積される。
【０１２０】
第２の実施形態の変形例に係る半導体素子においては、半導体領域３４ｑ及び３４ｓの不純物密度ｎ2が、半導体領域３４ｐ及び３４ｒの不純物密度ｎ１より高いので、ｍ段の電界制御電極６３ａ，６３ｂの間において、右側の不純物密度ｎ2の領域のポテンシャル井戸が深くなっているので、右側の不純物密度ｎ2の領域のポテンシャル井戸側に信号電荷が蓄積される。（ｍ−３）段の電界制御電極の間においても、右側の不純物密度ｎ2の領域のポテンシャル井戸が深くなっているので、右側の不純物密度ｎ2の領域のポテンシャル井戸側に信号電荷が蓄積される。
【０１２１】
次に、（ｍ−３）段の電界制御電極に第１電位レベルの電界制御電圧Ｇ2を、（ｍ−２）段の電界制御電極６１ａ，６１ｂに第２電位レベルの電界制御電圧Ｇ2を、（ｍ−１）段の電界制御電極６２ａ，６２ｂに第１電位レベルの電界制御電圧Ｇ1を、ｍ段の電界制御電極６３ａ，６３ｂに第２電位レベルの電界制御電圧Ｇ2を印加する。この状態でも、転送電極（バリアゲート電極）６８にはロウレベル（Ｌ）の転送制御信号ＧBの印加が維持されている。この結果、（ｍ−２）段の電界制御電極６１ａ，６１ｂの間とｍ段の電界制御電極６３ａ，６３ｂの間電位井戸の底のレベルが低下する。この結果、信号電荷が蓄積される領域が右方向に移動し、（ｍ−２）段の電界制御電極６１ａ，６１ｂの間とｍ段の電界制御電極６３ａ，６３ｂの間に信号電荷が蓄積されるので、ｍ段の第３の電界制御電極６３ａ，６３ｂの間にまで信号電荷の転送が到達する。ｍ段の第３の電界制御電極６３ａ，６３ｂの間においては、右側の不純物密度ｎ2の領域のポテンシャル井戸が深くなっているので、右側の不純物密度ｎ2の領域のポテンシャル井戸側に信号電荷が蓄積される。（ｍ−２）段の電界制御電極６１ａ，６１ｂの間においても、右側の不純物密度ｎ2の領域のポテンシャル井戸が深くなっているので、右側の不純物密度ｎ2の領域のポテンシャル井戸に信号電荷が蓄積される。
【０１２２】
そして、（ｍ−３）段の電界制御電極に第２電位レベルの電界制御電圧Ｇ2を、（ｍ−２）段の電界制御電極６１ａ，６１ｂに第１電位レベルの電界制御電圧Ｇ2を、（ｍ−１）段の電界制御電極６２ａ，６２ｂに第２電位レベルの電界制御電圧Ｇ1を、ｍ段の電界制御電極６３ａ，６３ｂに第１電位レベルの電界制御電圧Ｇ2を印加し、更に転送電極（バリアゲート電極）６８にハイレベル（Ｈ）の転送制御信号ＧBを印加すれば、電荷読み出し領域６９に、ｍ段の第３の電界制御電極６３ａ，６３ｂの間の右側の不純物密度ｎ2の領域のポテンシャル井戸に蓄積されていた信号電荷が転送される。
【０１２３】
このように、（ｍ−１）段の電界制御電極６２ａ，６２ｂ、ｍ段の電界制御電極６３ａ，６３ｂに、順次位相の異なる電界制御電圧Ｇ1，Ｇ2を印加し、電荷転送路の空乏化電位を順次変化させることにより、半導体領域３４ｐ，３４ｑ，３４ｒ，３４ｓ中に定義される電荷転送路中に設けられる電位井戸の底が深い領域の位置が、右側の不純物密度ｎ2の領域のポテンシャル井戸が深い関係を保ちながら、電荷読み出し領域６９に向かって、右方向に移動することにより、信号電荷が逐次右方向に転送され、最終的に、ｍ段の第３の電界制御電極６３ａ，６３ｂの間の右側の不純物密度ｎ2の領域のポテンシャル井戸から、電荷読み出し領域６９に転送される。
【０１２４】
従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御するＣＣＤの場合は、ゲート酸化膜とシリコン表面の界面における欠陥等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題があった。第２の実施形態の変形例に係る半導体素子によれば、横方向の静電誘導効果による電位井戸の底の深さを変化させ、信号電荷の転送をしているので、ゲート酸化膜とシリコン表面の界面における欠陥等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる。
【０１２５】
（第３の実施形態）
図１０の平面図に示すように、本発明の第３の実施形態に係る半導体素子は、半導体領域（３４，３５）中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域（３４，３５）上に絶縁膜（図示省略）を介して配列された一対の第１の電界制御電極４２ａ，４２ｂと、転送方向に沿って、第１の電界制御電極４２ａ，４２ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように、半導体領域（３４，３５）上に絶縁膜（図示省略）を介して配列された一対の第２の電界制御電極４３ａ，４３ｂとを備える。
【０１２６】
図１０において、一対の矩形の第１の電界制御電極４２ａ，４２ｂの間に挟まれた領域と、その右側に連続して定義され、一対の矩形の第２の電界制御電極４３ａ，４３ｂの間に挟まれた領域とがなす、左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域（３４，３５）中に定義される「電荷転送路」である。第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに対し、互いに異なる電界制御電圧をそれぞれ印加し、電荷転送路の空乏化電位を変化させることにより、半導体領域（３４，３５）中を転送される信号電荷の移動が制御される。
【０１２７】
更に、図１０に示すように、第３の実施形態に係る半導体素子においては、信号電荷の転送方向と直交する方向に沿って、一対の第１の電界制御電極４２ａ，４２ｂの外側の位置において、半導体領域（３４，３５）の上部の一部に電荷転送路を挟んで設けられた一対の第１の電荷排出領域３７ａ，３７ｂと、信号電荷の転送方向と直交する方向に沿って、一対の第２の電界制御電極４３ａ，４３ｂの外側の位置において、半導体領域（３４，３５）の上部の一部に電荷転送路を挟んで設けられた一対の第２の電荷排出領域３７ｃ，３７ｄとを更に備える。
【０１２８】
図１０の平面図に示された電荷転送路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂが設けられている。図１０において、左側の第１の電荷蓄積領域３８ａの更に左には第１の転送電極４８ａを介して第１の電荷読み出し領域３６ａが配置されている。一方、図１０において、右側の第２の電荷蓄積領域３８ｂの更に右には第２の転送電極４８ｂを介して第２の電荷読み出し領域３６ｂが配置されている。
【０１２９】
図１１（ａ）の断面図に示すとおり、図１０に示した半導体領域（３４，３５）は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４とを備え、表面埋込領域３４中の多数キャリアである電子が、信号電荷として表面埋込領域３４中を転送される。電荷転送路として機能する表面埋込領域３４の表面に接して、第１導電型（ｐ型）のピニング層３５が設けられているので、実際には、第３の実施形態に係る半導体素子の半導体領域（３４，３５）は、３層構造である。よって、第３の実施形態の説明では、以後、半導体領域（３２，３４，３５）と表記する。
【０１３０】
図１１（ａ）の断面図では、活性領域形成層３２が、第１導電型（ｐ型）の半導体基板３１上にエピタキシャル成長等により堆積された構造を例示しているが、活性領域形成層３２は第２導電型（ｎ型）の半導体基板３１上に設けられていても構わない。ピニング層３５において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに印加される電圧によって変化する。
【０１３１】
図１０の平面図では絶縁膜４１が図示されていないが、 図１１（ａ）の断面図に示すとおり、一対の第１の電界制御電極４２ａ，４２ｂは、絶縁膜４１を介して、電荷転送路として機能する表面埋込領域３４を挟むように、信号電荷の転送方向と直交する方向に沿って、半導体領域（３２，３４，３５）上に配列されていることが理解できる。又、第２の電界制御電極４３ａ，４３ｂ側の断面構造の図示を省略しているが、 図１１（ａ）の断面図と同様に、一対の第２の電界制御電極４３ａ，４３ｂも、電荷転送路として機能する表面埋込領域３４を挟むようにして、絶縁膜４１を介して半導体領域（３２，３４，３５）上に配列されている。
【０１３２】
図１０の平面図には矩形の一転鎖線でアパーチャを示したが、 図１１（ａ）の断面図に示すとおり、電荷転送路の一部に選択的に光が照射されるように、矩形のアパーチャを有する遮蔽板５１が、一対の第１の電界制御電極４２ａ，４２ｂの上方に設けられている。図１０の平面図において、矩形の一転鎖線が示すアパーチャの内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４の一部とが、埋込フォトダイオード領域を構成している。図１０では、このアパーチャ直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂが配置され、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに加える電位を変化させたとき、表面埋込領域３４の空乏化電位を変化させることができる。
【０１３３】
図１０に示すように、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂを設け、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂにそれぞれ異なった電界制御電圧を加えることができるようにすることで、遮蔽板５１の開口部（アパーチャ）に入射した光によって、電荷転送路の一部に定義された埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに加える電界制御電圧によって、長手方向に高速に移動させる電荷変調素子を実現することができることは、第１の実施形態に係る半導体素子と同様である。
【０１３４】
以下、図１０及び 図１１（ａ）に示した第１の電界制御電極４２ａ，４２ｂに着目して、便宜上説明する。図１１（ｂ）は、 図１１（ａ）の断面図の水平方向のIＱ−IＱ方向に沿って図った伝導帯の下端部（底部）のポテンシャル分布の、第１の電界制御電極４２ａ，４２ｂに印加される電圧による変化を示し、図１１（ｃ）は、 図１１（ａ）の断面図の水平方向のIIIＱ−IIIＱ方向に沿って図った荷電子帯の上端部（頂上）のポテンシャル分布の、第１の電界制御電極４２ａ，４２ｂに印加される電圧による変化を示す。図１１（ｂ）及び図１１（ｃ）において、第１電位レベルの電圧に対するポテンシャル分布を波線で，第１電位レベルの電圧より大きな第２電位レベルの電圧に対するポテンシャル分布を細い実線で，第２電位レベルの電圧より更に大きな第３電位レベルの電圧に対するポテンシャル分布を太い実線で示す。図１１では第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに印加する電圧として、第１電位レベルの電圧を−２Ｖ，第２電位レベルの電圧を１Ｖ，第３電位レベルの電圧を３Ｖとしている。
【０１３５】
図１１（ｃ）に示すように、第１の電界制御電極４２ａ，４２ｂに、低い、或いは負電圧（第１電位レベルの電圧）を加えたときは、図１１（ｃ）の波線で示すように荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）がたまるが、第１の電界制御電極４２ａ，４２ｂに高い電圧（第２電位レベルの電圧）を与えたとき、図１１（ｃ）の細い実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化し、更に大きな第３電位レベルの電圧を与えたときは、図１１（ｃ）の太い実線で示すように正孔（ホール）に対する電位井戸が更に浅くなる。一方、図１１（ｂ）に示すように、第１の電界制御電極４２ａ，４２ｂが第１電位レベルの電圧又は第２電位レベルの電圧のときには、伝導帯の下端部（底部）のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第３電位レベルの電圧を加えたときには、そのバリアがなくなって、第１の電荷排出領域３７ａ，３７ｂに電荷が排出される。
【０１３６】
以上のとおり、第１の電界制御電極４２ａ，４２ｂに着目して、便宜上説明したが、図１０のIＲ−IＲ方向（IIIＲ−IIIＲ方向）に沿った第２の電界制御電極４３ａ，４３ｂに印加される電圧によって、第２の電界制御電極４３ａ，４３ｂ側についても、図１１（ｂ）と同様に伝導帯の下端部（底部）のポテンシャル分布が変化し、図１１（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。則ち、図示を省略しているが、第２の電界制御電極４３ａ，４３ｂについても、図１１（ｂ）及び図１１（ｃ）に示したと同様なポテンシャル分布が実現でき、第１の電界制御電極４２ａ，４２ｂの場合と全く同様の説明が成り立つので、第２の電界制御電極４３ａ，４３ｂが第１電位レベルの電圧又は第２電位レベルの電圧のときには、横方向のバリアは形成されたままで中央の空乏化電位が変化し、第３電位レベルの電圧を加えたときには、そのバリアがなくなって、第２の電荷排出領域３７ｃ，３７ｄに電荷が排出される。
【０１３７】
このように、第３の実施形態に係る半導体素子においては、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに、信号電荷の移動を制御する第１又は第２電位レベルの電圧よりも大きな第３電位レベルの電圧を印加することにより、信号電荷を、第１の電荷排出領域３７ａ，３７ｂ及び第２の電荷排出領域３７ｃ，３７ｄに排出できる。則ち、図１２に示すようなタイミングチャートに従い、第１の電界制御電極４２ａ，４２ｂと第２の電界制御電極４３ａ，４３ｂに異なったレベルのゲート電圧を与えることで、図１１（ｂ）及び図１１（ｃ）に示したように電位傾斜を形成することができ、第１の電界制御電極４２ａ，４２ｂ＝１Ｖ、第２の電界制御電極４３ａ，４３ｂ＝−２Ｖのときは、発生した光電子は、左側の第１の電荷蓄積領域３８ａに転送される。第１の電界制御電極４２ａ，４２ｂ＝−２Ｖ、第２の電界制御電極４３ａ，４３ｂ＝１Ｖのときは右側の第２の電荷蓄積領域３８ｂに転送される。第１の電界制御電極４２ａ，４２ｂ＝３Ｖ、第２の電界制御電極４３ａ，４３ｂ＝３Ｖのときは、発生した光電子は第１の電荷排出領域３７ａ，３７ｂ及び第２の電荷排出領域３７ｃ，３７ｄに排出される。
【０１３８】
このような動作を周期的に繰り返し、短いデューティ変調された光パルスを図１２のようなタイミングで受信する。このとき、このような周期をＮ回繰り返し、受信した光パルスに発生する光電流の振幅をＩph、右側の第２の電荷蓄積領域３８ｂに蓄積される電荷をＱ1、左側の第１の電荷蓄積領域３８ａに蓄積される電荷をＱ2、第１の電界制御電極４２ａ，４２ｂ及び第２の電界制御電極４３ａ，４３ｂに印加する第１又は第２電位レベルの電圧のパルス幅をＴ0、光パルスの遅延時間をＴdとすると、
Ｑ1 ＝Ｉph（Ｔ0−Ｔd）           ……（３）
Ｑ2＝ＩphＴd                      ……（４）
の関係がある。
【０１３９】
式（３）及び（４）より、光パルスの遅延時間Ｔdを次式により、電荷の比で求めることができる。
Ｔd  ＝Ｔ0Ｑ1/（Ｑ1＋Ｑ2）      ……（５）
求める距離Ｌは、光パルスの往復時間が式（５）の遅延時間Ｔdからわかるので、遅延時間Ｔdの半分に光速をかけることで求めることができる。
【０１４０】
以上のとおり、第３の実施形態に係る半導体素子によれば、高速に第１の電荷蓄積領域３８ａと第２の電荷蓄積領域３８ｂに転送したり、高速に第１の電荷排出領域３７ａ，３７ｂ及び第２の電荷排出領域３７ｃ，３７ｄに排出したりすることができる。第１の転送電極４８ａに転送制御信号ＴＸ（ｉ）が与えられることにより、第１の電荷蓄積領域３８ａに蓄積された信号電荷は、第１の電荷読み出し領域３６ａに転送される。同様に、第２の転送電極４８ｂに転送制御信号ＴＸ（ｉ）が与えられることにより、第２の電荷蓄積領域３８ｂに蓄積された信号電荷は、第２の電荷読み出し領域３６ｂに転送される。
【０１４１】
図示を省略しているが、図３（ａ）に示したのと同様に、第１の電荷読み出し領域３６ａには、第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaのゲート電極が接続されているので、第１の電荷読み出し領域３６ａに転送された電荷量に相当する電圧によって、第１の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaで増幅された出力が、第１のスイッチングトランジスタＴＳijaを介して外部に出力される。同様に、第２の電荷読み出し領域３６ｂには、第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijbのゲート電極が接続されているので、第２の電荷読み出し領域３６ｂに転送された電荷量に相当する電圧によって、第２の信号読み出しトランジスタ（増幅トランジスタ）ＴＡijaで増幅された出力が、第２のスイッチングトランジスタＴＳijbを介して外部に出力される。
【０１４２】
（第４の実施形態）
図１３の平面図に示すように、本発明の第４の実施形態に係る半導体素子は、半導体領域（３４，３５）中に定義された信号電荷が転送する電荷転送路と、信号電荷の転送方向と直交する方向に沿って、平面パターン上、電荷転送路を挟むように半導体領域（３４，３５）上に絶縁膜（図示省略）を介して配列されたコの字型の電界制御電極４９とを備える。図１３において、電界制御電極４９のコの字型の分岐パターンの間に挟まれた領域がなす左右方向を長手方向（電荷転送方向）として延在する帯状の領域が、半導体領域（３４，３５）中に定義される「電荷転送路」である。電界制御電極４９に対し電界制御電圧を印加し、電荷転送路の空乏化電位を、コの字型の分岐パターンの間で変化させることにより、半導体領域（３４，３５）中を転送される信号電荷の移動が制御される。
【０１４３】
図１３の平面図に示された電荷転送路の長手方向の左端には、電荷蓄積領域３８が設けられている。図１３において、左側の電荷蓄積領域３８の更に左には転送電極４８を介して電荷読み出し領域３６が配置されている。一方、図１３において、コの字型の電界制御電極４９の外側となる右側には、電荷排出領域３７が配置されている。
【０１４４】
図１４（ａ）の断面図に示すとおり、図１３に示した半導体領域（３４，３５）は、第１導電型（ｐ型）の半導体からなる活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４とを備え、表面埋込領域３４中の多数キャリアである電子が、信号電荷として表面埋込領域３４中を電荷蓄積領域３８に向かって左方向に転送される。電荷転送路として機能する表面埋込領域３４の表面に接して、第１導電型（ｐ型）のピニング層３５が設けられているので、実際には、第４の実施形態に係る半導体素子の半導体領域（３４，３５）は、３層構造である。
【０１４５】
よって、第４の実施形態の説明では、以後、半導体領域（３２，３４，３５）と表記するが、第４の実施形態に係る半導体素子の半導体領域（３２，３４，３５）は、第１導電型（ｐ型）の活性領域形成層３２と、活性領域形成層３２の上部の一部に設けられた、第２導電型（ｎ型）の表面埋込領域３４と、表面埋込領域３４の表面に接して設けられた、第１導電型（ｐ型）のピニング層３５とを備える。図１４（ａ）の断面図では、活性領域形成層３２が、第１導電型（ｐ型）の半導体基板３１上にエピタキシャル成長等により堆積された構造を例示しているが、活性領域形成層３２は第２導電型（ｎ型）の半導体基板３１上に設けられていても構わない。ピニング層３５において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷転送路の空乏化電位の変化と共に、電界制御電極４９に印加される電界制御電圧によって変化する。
【０１４６】
図１３の平面図では絶縁膜４１が図示されていないが、 図１４（ａ）の断面図に示すとおり、コの字型の電界制御電極４９は、絶縁膜４１を介して、半導体領域（３２，３４，３５）上に配列されていることが理解できる。
【０１４７】
図１３の平面図には矩形の一転鎖線でアパーチャを示したが、図１４（ａ）の断面図に示すとおり、電荷転送路の一部に選択的に光が照射されるように、矩形のアパーチャを有する遮蔽板５１が、コの字型の電界制御電極４９の上方に設けられている。図１３の平面図において、矩形の一転鎖線が示すアパーチャの内部の直下に位置する第１導電型（ｐ型）の活性領域形成層３２の一部と、第２導電型（ｎ型）の表面埋込領域３４の一部とが、埋込フォトダイオード領域を構成している。図１３では、このアパーチャ直下の受光エリアとして機能する埋込フォトダイオード領域の３辺を取り巻くように、コの字型の電界制御電極４９が配置され、電界制御電極４９に加える電位を変化させたとき、表面埋込領域３４の空乏化電位を変化させることができる。
【０１４８】
アパーチャの面積、表面埋込領域３４、表面のｐ＋ピニング層３５の不純物密度によっても変わるが、電界制御電極４９に、低い、或いは負電圧（第１電位レベルの電圧）を加えたときは、図１４（ｂ）の波線で示すように電子に対する電位井戸が浅く、電界制御電極４９に高い電位（第２電位レベルの電圧）を与えたとき、図１４（ｂ）の細い実線で示すように電子に対する電位井戸が深くなる。
【０１４９】
第４の実施形態に係る半導体素子では、転送方向に図１３及び図１４（ａ）に示すように、電位井戸の深い領域を電荷蓄積領域３８として形成してあるので、電界制御電極４９に負電圧（第１電位レベルの電圧）を加えることによって、埋込フォトダイオード領域の電子は、電荷蓄積領域３８に転送される。一方、電界制御電極４９に高い電圧（第２電位レベルの電圧）を与えておくと、電位井戸が形成され電荷蓄積領域３８に対して電位バリアが形成されるため、埋込フォトダイオード領域で発生した光電子は、ダイオード内に留まり、蓄積される。更に、図１４（ｂ）の太い実線で示すように、電界制御電極４９に非常に大きな電圧（第３電位レベルの電圧）を加えると、埋込フォトダイオード領域内に蓄積された電子は、右方向に配置された電荷排出領域３７に排出される。
【０１５０】
図１４（ａ）に示すように、電荷読み出し領域３６には、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極が、絶縁膜４１中に設けられたコンタクト窓を介して接続される。信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＴＳijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳijのソース電極は、垂直信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、例えば、図５に示した垂直シフトレジスタ１３と同様な機能を有する回路等から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳijが導通し、信号読み出しトランジスタＴＡijで増幅された電荷読み出し領域３６の電位に対応する電流が垂直信号線Ｂjbに流れる。    
【０１５１】
更に、電荷読み出し領域３６には、リセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＴＲijのゲート電極にはリセット信号ＲＴ（ｉ）が図５に示した垂直シフトレジスタ１３と同様な機能を有する回路等から与えられる。リセット信号ＲＴ（ｉ）をハイ（Ｈ）レベルにして、リセットトランジスタＴＲijが電荷読み出し領域３６に蓄積された電荷を吐き出し、電荷読み出し領域３６をリセットする。図１４（ａ）に示した転送電極４８に、転送制御信号ＴＸ（ｉ）が図５に示した垂直シフトレジスタ１３と同様な機能を有する回路等から与えられることにより、電荷蓄積領域３８に蓄積された信号電荷は、電荷読み出し領域３６に転送される。図１４（ａ）に示すように、電荷読み出し領域３６には、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極が接続されているので、電荷読み出し領域３６に転送された電荷量に相当する電圧によって、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijで増幅された出力が、スイッチングトランジスタＴＳijを介して外部に出力される。
【０１５２】
このように、埋込フォトダイオード領域の周辺の３辺に形成されるコの字型の電界制御電極４９に加える電界制御電圧のレベルによって、埋込フォトダイオード領域からのキャリアの転送、キャリアの蓄積、キャリアの排出の制御を行うことができる。このとき、埋込フォトダイオード領域の空乏化電位を電界制御電極４９の電界制御電圧で大きく変化させるには、表面のｐ＋ピニング層３５のホールの不純物密度の設定が重要である。則ち、図１４（ａ）の断面図においての水平方向のIIＰ−IIＰ方向に沿って図ったポテンシャル分布において、既に図２（ｂ）や図１１（ｂ）に示したのと同様な、伝導帯の下端部の電位井戸の深さΔＶwellを大きくするためには、図２（ｃ）や図１１（ｃ）に示したのと同様な、荷電子帯の上端部のポテンシャル分布の特に中央部の電位が大きく変化することが必要になる。
【０１５３】
つまり、中央部の電位井戸の領域では、もし電界制御電極４９の電界制御電圧が低い、或いは小さい負電圧（第１電位レベルの電圧）を加えた状況では、表面のｐ＋ピニング層３５の正孔（ホール）密度は、ほぼｐ＋ピニング層３５を形成するアクセプタの不純物密度と同程度となっているが、図１１（ｃ）に示すように、信号電荷の移動を制御する第１又は第２電位レベルの電圧よりも大きな第３電位レベルの電圧の電界制御電圧を、電界制御電極４９に加えると、ｐ＋ピニング層３５内の正孔（ホール）密度が低下して空乏化した状態になることによって、電位が上昇する。しかし、もし表面のｐ＋ピニング層３５の不純物密度が非常に高い場合（例えば、不純物密度で１０19ｃｍ-3以上）、この領域が空乏化することはなく中央部のｐ＋ピニング層３５の電位は、電界制御電極４９に加える電界制御電圧のレベルを変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔＶwellは小さい変化に留まる。
【０１５４】
一方、表面のｐ＋ピニング層３５の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。第１の実施形態に係る半導体素子において説明したとおり、低暗電流化と、電界制御電極４９による空乏化電位の大きな変化を共に得るためには、表面のｐ＋ピニング層３５の正孔（ホール）密度を最適に選択する必要があり、これはおよそ１０17ｃｍ-3オーダの後半から１０18ｃｍ-3オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のｐ＋ピニング層３５の厚みも関係し、およそ０．１μｍ程度とすることが望ましい。これは、コの字型の電界制御電極４９に加えた電界制御電圧の変化によって、ｐ＋ピニング層３５内のキャリア密度が大きく変化できるかどうかが目安になる。
【０１５５】
ｐ＋ピニング層３５は、コの字型の電界制御電極４９直下のシリコン領域の脇にあるので、コの字型の電界制御電極４９によって直接ｐ＋ピニング層３５の正孔（ホール）密度がコントロールできるわけではないが、その脇のシリコン領域の電荷密度を変化させる能力がコの字型の電界制御電極４９に備わっていると、これに隣接した同程度の電荷密度のｐ＋ピニング層３５の不純物密度を変化させることができ、条件によっては空乏化することができる。
【０１５６】
（第５の実施形態）
図１５の平面図に示すように、本発明の第５の実施形態に係る半導体素子は、半導体領域中に定義された信号電荷が転送する主電荷転送路と、主電荷転送路に沿って信号電荷が転送される主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように半導体領域上に絶縁膜（図示省略。断面構造は第１の実施形態の図２（ａ），図３（ａ）参照。）を介して、左端側に配列された一対の後段（（ｐ＋１）段）の第３の電界制御電極４１１，４６１と、右方向に沿って、（ｐ＋１）段の第３の電界制御電極４１１，４６１のそれぞれと離間して、それぞれに隣接して配置され、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の（ｐ＋１）段の第２の電界制御電極４１２，４６２と、右方向に沿って、（ｐ＋１）段の第２の電界制御電極４１２，４６２のそれぞれと離間して、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の（ｐ＋１）段の第１の電界制御電極４１３，４６３を備える。
【０１５７】
更に、第５の実施形態に係る半導体素子は、右方向に沿って、（ｐ＋１）段の第１の電界制御電極４１３，４６３のそれぞれと離間して、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の前段（ｐ段）の第３の電界制御電極４１４，４６４と、右方向に沿って、ｐ段の第３の電界制御電極４１４，４６４のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対のｐ段の第２の電界制御電極４１５，４６５と、右方向に沿って、ｐ段の第２の電界制御電極４１５，４６５のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対のｐ段の第１の電界制御電極４１６，４６６と、右方向に沿って、ｐ段の第１の電界制御電極４１６，４６６のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の前前段（（ｐ−１）段）の第３の電界制御電極４１７，４６７とを備える。
【０１５８】
更に、一対の（ｐ＋１）段の第３の電界制御電極４１１，４６１，（ｐ＋１）段の第２の電界制御電極４１２，４６２，（ｐ＋１）段の第１の電界制御電極４１３，４６３，ｐ段の第３の電界制御電極４１４，４６４，ｐ段の第２の電界制御電極４１５，４６５，ｐ段の第１の電界制御電極４１６，４６６及び（ｐ−１）段の第３の電界制御電極４１７，４６７の配列の間に定義される主電荷転送路の中央に、中央分離帯を構成するように、一対の（ｐ＋１）段の第３の補助電極４２１，４４１，（ｐ＋１）段の第２の補助電極４２２，４４２、（ｐ＋１）段の第１の補助電極４２５，４４５，ｐ段の第３の補助電極４２６，４４６，ｐ段の第２の補助電極４２７，４４７，ｐ段の第１の補助電極４３０，４５０及び（ｐ−１）段の第３の補助電極４３１，４５１が配列され、主電荷転送路を「上段の主電荷転送路」と「下段の主電荷転送路」に分離している。    
【０１５９】
更に、一対の（ｐ＋１）段の第２の電界制御電極４１２，４６２，（ｐ＋１）段の第１の電界制御電極４１３，４６３，ｐ段の第２の電界制御電極４１５，４６５及びｐ段の第１の電界制御電極４１６，４６６の配列の間には、一対の（ｐ＋１）段の第１の変調電極４２３，４４３，（ｐ＋１）段の第２の変調電極４２４，４４４，ｐ段の第１の変調電極４２８，４４８及びｐ段の第２の変調電極４２９，４４９が設けられている。
【０１６０】
なお、これらの第１の変調電極４２３，４４３，第２の変調電極４２４，４４４，第１の変調電極４２８，４４８及び第２の変調電極４２９，４４９は、電荷変調用転送路に着目して、第１の実施形態と同様に再定義すれば、（ｐ＋１）段については、主転送方向に沿って、平面パターン上、電荷変調用転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の変調電極４２３，４２４と、第１の変調電極４２３，４２４のそれぞれと離間して配置され、主転送方向に沿って、平面パターン上、電荷変調用転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の変調電極４４３，４４４とを備える、のように再定義できる。同様に、ｐ段については、主転送方向に沿って、平面パターン上、電荷変調用転送路を挟むように半導体領域上に絶縁膜を介して配列された一対の第１の変調電極４２８，４２９と、第１の変調電極４２８，４２９のそれぞれと離間して配置され、主転送方向に沿って、平面パターン上電荷変調用転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の第２の変調電極４４８，４４９とを備える、のように再定義できるが、単なる定義付けの問題に過ぎないので、以下の説明では最初の定義に従って説明する。
【０１６１】
（ｐ＋１）段の第３の補助電極４２１，４４１は、一対の（ｐ＋１）段の第３の電界制御電極４１１，４６１の間に挟まれる位置に配置されている。（ｐ＋１）段の第２の補助電極４２２，４４２は、（ｐ＋１）段の第２の電界制御電極４１２，４６２よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｐ＋１）段の第２の電界制御電極４１２，４６２の間に挟まれる位置に配置されている。（ｐ＋１）段の第１の変調電極４２３，４４３も、（ｐ＋１）段の第２の電界制御電極４１２，４６２よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｐ＋１）段の第２の電界制御電極４１２，４６２の間に挟まれる位置に、（ｐ＋１）段の第２の補助電極４２２，４４２の右側に隣接して配置されている。（ｐ＋１）段の第２の変調電極４２４，４４４は、（ｐ＋１）段の第１の電界制御電極４１３，４６３よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｐ＋１）段の第１の電界制御電極４１３，４６３の間に挟まれる位置に配置されている。（ｐ＋１）段の第１の補助電極４２５，４４５も、（ｐ＋１）段の第１の電界制御電極４１３，４６３よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｐ＋１）段の第１の電界制御電極４１３，４６３の間に挟まれる位置に、（ｐ＋１）段の第２の変調電極４２４，４４４の右側に隣接して配置されている。
【０１６２】
一方、ｐ段の第３の補助電極４２６，４４６は、一対のｐ段の第３の電界制御電極４１４，４６４の間に挟まれる位置に配置されている。ｐ段の第２の補助電極４２７，４４７は、ｐ段の第２の電界制御電極４１５，４６５よりも主電荷転送路方向に沿って図った長さが短く、一対のｐ段の第２の電界制御電極４１５，４６５の間に挟まれる位置に配置されている。ｐ段の第１の変調電極４２８，４４８も、ｐ段の第２の電界制御電極４１５，４６５よりも主電荷転送路方向に沿って図った長さが短く、一対のｐ段の第２の電界制御電極４１５，４６５の間に挟まれる位置に、ｐ段の第２の補助電極４２７，４４７の右側に隣接して配置されている。ｐ段の第２の変調電極４２９，４４９は、ｐ段の第１の電界制御電極４１６，４６６よりも主電荷転送路方向に沿って図った長さが短く、一対のｐ段の第１の電界制御電極４１６，４６６の間に挟まれる位置に配置されている。ｐ段の第１の補助電極４３０，４５０も、ｐ段の第１の電界制御電極４１６，４６６よりも主電荷転送路方向に沿って図った長さが短く、一対のｐ段の第１の電界制御電極４１６，４６６の間に挟まれる位置に、ｐ段の第２の変調電極４２９，４４９の右側に隣接して配置されている。更に、図１５の右端に示したように、（ｐ−１）段の第３の補助電極４３１，４５１は、一対の（ｐ−１）段の第３の電界制御電極４１７，４６７の間に挟まれる位置に配置されている。
【０１６３】
図１５に示すように、第５の実施形態に係る半導体素子においては、（ｐ＋１）段の第１の変調電極４２３と第２の変調電極４２４の間、及びこの第１の変調電極４２３と第２の変調電極４２４の間に連続する（ｐ＋１）段の第１の変調電極４４３と第２の変調電極４４４の間には一定の幅のギャップが存在し、主電荷転送路方向に直交する方向に、「（ｐ＋１）段の電荷変調用転送路」が定義されている。ｐ段の第１の変調電極４２８と第２の変調電極４２９の間、及びこの第１の変調電極４２８と第２の変調電極４２９の間に連続するｐ段の第１の変調電極４４８と第２の変調電極４４９の間にも一定の幅のギャップが存在し、主電荷転送路方向に直交する方向に、「ｐ段の電荷変調用転送路」が定義されている。
【０１６４】
−第５の実施形態のクロックパターン−
本発明の第５の実施形態に係る半導体素子においては、図１６に示す第１の電圧パルスΦ１，第２の電圧パルスΦ２及び第３の電圧パルスΦ３の３相のクロックに加えて、電荷変調のための第１の電荷変調用電圧パルスΦMA，第２の電荷変調用電圧パルスΦMBを用いる。又、第２の電圧パルスΦ２は、上段用の第２の電圧パルスΦ２Ａと下段用の第２の電圧パルスΦ２Ｂの２相に分かれる。
【０１６５】
則ち、（ｐ＋１）段の第１の電界制御電極４１３，４６３及び（ｐ＋１）段の第１の補助電極４２５，４４５には、図１６に示すクロックパターンの第１の電圧パルスΦ１が印加される。又、ｐ段の第１の電界制御電極４１６，４６６及びｐ段の第１の補助電極４３０，４５０にも、図１６に示すクロックパターンの第１の電圧パルスΦ１が印加され、上段の主電荷転送路と下段の主電荷転送路における信号電荷の転送を同期して制御する。
【０１６６】
（ｐ＋１）段の第２の電界制御電極４１２及び（ｐ＋１）段の第２の補助電極４２２には、図１６に示すクロックパターンの上段用の第２の電圧パルスΦ２Ａが印加され、ｐ段の第２の電界制御電極４１５及びｐ段の第２の補助電極４２７にも、図１６に示すクロックパターンの上段用の第２の電圧パルスΦ２Ａが印加され、上段の主電荷転送路における信号電荷の転送を制御する。一方、（ｐ＋１）段の第２の補助電極４４２及び（ｐ＋１）段の第２の電界制御電極４６２には、図１６に示すクロックパターンの下段用の第２の電圧パルスΦ２Ｂが印加され、ｐ段の第２の補助電極４４７及びｐ段の第２の電界制御電極４６５にも、図１６に示すクロックパターンの下段用の第２の電圧パルスΦ２Ｂが印加され、下段の主電荷転送路における信号電荷の転送を制御する。
【０１６７】
そして、（ｐ＋１）段の第３の電界制御電極４１１，４６１及び（ｐ＋１）段の第３の補助電極４２１，４４１には、図１６に示すクロックパターンの第３の電圧パルスΦ３が印加され、ｐ段の第３の電界制御電極４１４，４６４及びｐ段の第３の補助電極４２６，４４６、並びに、（ｐ−１）段の第３の電界制御電極４１７，４６７及び（ｐ−１）段の第３の補助電極４３１，４５１にも、図１６に示すクロックパターンの第３の電圧パルスΦ３が印加され、上段の主電荷転送路と下段の主電荷転送路における信号電荷の転送を同期して制御する。
【０１６８】
更に、（ｐ＋１）段の第１の変調電極４２３、第２の変調電極４２４、ｐ段の第１の変調電極４２８及び第２の変調電極４２９には、図１６に示すクロックパターンの第１の電荷変調用電圧パルスΦMAが印加される。一方、（ｐ＋１）段の第１の変調電極４４３、第２の変調電極４４４、ｐ段の第１の変調電極４４８及び第２の変調電極４４９には、図１６に示すクロックパターンの第２の電荷変調用電圧パルスΦMBが印加される。
【０１６９】
則ち、図１６に示す電荷変調モードの期間において、第１の電荷変調用電圧パルスΦMA，第２の電荷変調用電圧パルスΦMBに、図１６に示したクロックパターンを与えることで、図１７及び図１８に示すように、アパーチャＡＰＴp，ＡＰＴ(p+1)，…から入った光により発生した電荷が、上段と下段の主電荷転送路のそれぞれの電位井戸に交互に転送される。光パルスとこれらのクロックとの重なり方により、２つの電荷に違いが生じることを利用して光飛行時間に依存した電荷を得ることができ、距離計測を行うことができる。
【０１７０】
このように、第５の実施形態に係る半導体素子は、３相の電荷転送素子を例示するものであるが、３相の電荷転送素子の場合の信号電荷の転送には、クロックのフェーズは、図１６に示したＰT1からＰT6までの６つのフェーズを用いる。なお、図１６では、ＰT1は転送モードの最初と最後の両方に現れるように書かれているが、いずれかを省略することも可能である。
【０１７１】
−電荷変調モード−
本発明の第５の実施形態に係る半導体素子においては、図１６のようなクロックパターンで信号を加えることで、電荷変調モードと電荷転送モードを制御する。電荷変調モードの期間においては、上述したように、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBを用いて、図１７及び図１８に示したアパーチャＡＰＴp，ＡＰＴ(p+1)，…から入った光により発生した電荷が、上段と下段の主電荷転送路のそれぞれの電位井戸に交互に転送されるので、光パルスとこれらのクロックとの重なり方により、２つの電荷に違いが生じることを利用して光飛行時間に依存した電荷を得ることができ、距離計測を行うことができる。
【０１７２】
図１５の平面図に示すように、主電荷転送路の一部に選択的に光が照射されるように、一転鎖線で示した矩形の（ｐ＋１）段のアパーチャＡＰＴ(p+1)を有する遮蔽板が、一対の（ｐ＋１）段の第１の変調電極４２３，４４３及び第２の変調電極４２４，４４４の上方に設けられ、（ｐ＋１）段のアパーチャＡＰＴ(p+1)の内部の直下に位置する第１導電型（ｐ型）の活性領域形成層（図示省略。断面構造は図２（ａ）等参照。）の一部と、第２導電型（ｎ型）の表面埋込領域（図示省略。断面構造は図２（ａ）等参照。）の一部とが、埋込フォトダイオード領域を構成している。図１５では、この（ｐ＋１）段のアパーチャＡＰＴ(p+1)直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、（ｐ＋１）段の第１の変調電極４２３，４４３及び第２の変調電極４２４，４４４が配置され、（ｐ＋１）段の第１の変調電極４２３及び第２の変調電極４２４に図１６に示すクロックパターンの第１の電荷変調用電圧パルスΦMAを印加し、（ｐ＋１）段の第１の変調電極４４３及び第２の変調電極４４４に図１６に示すクロックパターンの第２の電荷変調用電圧パルスΦMBを印加したとき、表面埋込領域の空乏化電位を、主電荷転送路方向に直交する方向に定義された（ｐ＋１）段の電荷変調用転送路の長い範囲にわたって、電界がほぼ一定になるようにして、変化させることができ、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBの電界によって、信号電荷を、上段の主電荷転送路と下段の主電荷転送路の間で高速に振り分けて移動させることができる。
【０１７３】
同様に、図１５の平面図には、主電荷転送路の一部に選択的に光が照射されるように、一転鎖線で示した矩形のｐ段のアパーチャＡＰＴpが設けられ、一対のｐ段の第１の変調電極４２８，４４８及び第２の変調電極４２９，４４９の上方に設けられ、ｐ段のアパーチャＡＰＴpの内部の直下に位置する第１導電型（ｐ型）の活性領域形成層の一部と、第２導電型（ｎ型）の表面埋込領域の一部とが、埋込フォトダイオード領域を構成している。図１５では、このｐ段のアパーチャＡＰＴp直下の受光エリアとして機能する埋込フォトダイオード領域を取り巻くように、ｐ段の第１の変調電極４２８，４４８及び第２の変調電極４２９，４４９が配置され、ｐ段の第１の変調電極４２８及び第２の変調電極４２９に図１６に示すクロックパターンの第１の電荷変調用電圧パルスΦMAを印加し、ｐ段の第１の変調電極４４８及び第２の変調電極４４９に図１６に示すクロックパターンの第２の電荷変調用電圧パルスΦMBを印加したとき、表面埋込領域の空乏化電位を、主電荷転送路方向に直交する方向に定義されたｐ段の電荷変調用転送路の長い範囲にわたって、電界がほぼ一定になるようにして、変化させることができ、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBの電界によって、信号電荷を、上段の主電荷転送路と下段の主電荷転送路の間で高速に振り分けて移動させることができる。
【０１７４】
＜電荷変調モードのタイミングＰMA＞
図１６に示すタイミングチャートのタイミングＰMAにおいては、第１の電圧パルスΦ１は第１電位レベル（低レベルＬ）であり、上段用の第２の電圧パルスΦ２Ａは第３電位レベル（高レベルＨ）であり、下段用の第２の電圧パルスΦ２Ｂは第１電位レベル（低レベルＬ）であり、第３の電圧パルスΦ３は第３電位レベル（高レベルＨ）であり、第１の電荷変調用電圧パルスΦMAは第３電位レベル（高レベルＨ）であり、第２の電荷変調用電圧パルスΦMBは第２電位レベル（中間レベルＭ）である。
【０１７５】
則ち、図１７に示すように、第５の実施形態に係る半導体素子においては、（ｐ＋１）段の第１の電界制御電極４１３，４６３及び第１の補助電極４２５，４４５には、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。又、ｐ段の第１の電界制御電極４１６，４６６，第１の補助電極４３０，４５０にも、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。これにより、上段の主電荷転送路の第１の電界制御電極４１３と第１の補助電極４２５の間、及び第１の電界制御電極４１６と第１の補助電極４３０の間、並びに、下段の主電荷転送路の第１の電界制御電極４６３と第１の補助電極４４５の間、及び第１の電界制御電極４６６と第１の補助電極４５０の間には電位障壁が形成される。
【０１７６】
又、（ｐ＋１）段の第２の電界制御電極４１２，第２の補助電極４２２には、第３電位レベル（高レベルＨ）の電圧Φ２Ａが印加され、ｐ段の第２の電界制御電極４１５，第２の補助電極４２７にも、第３電位レベル（高レベルＨ）の電圧Φ２Ａが印加されので、上段の主電荷転送路の第２の電界制御電極４１２と第２の補助電極４２２の間の電位井戸及び第２の電界制御電極４１５と第２の補助電極４２７の間の電位井戸の電子に対する電位レベルが低下する。
【０１７７】
一方、（ｐ＋１）段の第２の補助電極４４２，第２の電界制御電極４６２には、第１電位レベル（低レベルＬ）の電圧Φ２Ｂが印加され、ｐ段の第２の補助電極４４７，第２の電界制御電極４６５にも、第１電位レベル（低レベルＬ）の電圧Φ２Ｂが印加されるので、下段の主電荷転送路の第２の補助電極４４２と第２の電界制御電極４６２の間、及び、第２の補助電極４４７と第２の電界制御電極４６５の間には電位障壁が形成される。
【０１７８】
そして、（ｐ＋１）段の第３の電界制御電極４１１，４６１，第３の補助電極４２１，４４１には、第３電位レベル（高レベルＨ）の電圧Φ３が印加され、ｐ段の第３の電界制御電極４１４，４６４，第３の補助電極４２６，４４６、並びに、（ｐ−１）段の第３の電界制御電極４１７，４６７及び第３の補助電極４３１，４５１にも、第３電位レベル（高レベルＨ）の電圧Φ３が印加される。これにより、上段の主電荷転送路第３の電界制御電極４１１と第３の補助電極４２１の間、第３の電界制御電極４１４と第３の補助電極４２６の間、及び、第３の電界制御電極４１７と第３の補助電極４３１の間、並びに下段の主電荷転送路の第３の電界制御電極４６１と第３の補助電極４４１の間、第３の電界制御電極４６４と第３の補助電極４４６の間及び第３の電界制御電極４６７と第３の補助電極４５１の間の電位井戸の電子に対する電位レベルが低下する。
【０１７９】
この状態で、（ｐ＋１）段の第１の変調電極４２３、第２の変調電極４２４、ｐ段の第１の変調電極４２８及び第２の変調電極４２９には、第３電位レベル（高レベルＨ）の電圧ΦMAを印加して、（ｐ＋１）段の第１の変調電極４４３、第２の変調電極４４４、ｐ段の第１の変調電極４４８及び第２の変調電極４４９には、第２電位レベル（中間レベルＭ）の電圧ΦMBを印加すれば、第１の変調電極４２３と第２の変調電極４２４及び第１の変調電極４２８と第２の変調電極４２９間の電位井戸の電子に対する電位レベルが低下する。このため、下段の主電荷転送路から上段の主電荷転送路に向かって電位が低くなる電位勾配が、第１の変調電極４２３と第２の変調電極４２４の間、及びこの第１の変調電極４２３と第２の変調電極４２４の間に連続する第１の変調電極４４３と第２の変調電極４４４の間、並びに、第１の変調電極４２８と第２の変調電極４２９の間、及びこの第１の変調電極４２８と第２の変調電極４２９の間に連続する第１の変調電極４４８と第２の変調電極４４９の間に定義される電荷変調用転送路に形成される。
【０１８０】
このため、図１５の平面図に示したアパーチャＡＰＴ(p+1)及びアパーチャＡＰＴpの直下に位置する埋込フォトダイオード領域で生成されたキャリアを含めて、信号電荷が下段の主電荷転送路から上段の主電荷転送路に、電荷変調用転送路を経由して転送される。そして、図１７に示すように、電荷変調用転送路を経由して転送された信号電荷は、更に上段の主電荷転送路に沿って左方向に転送され、上段の主電荷転送路の第２の電界制御電極４１２と第２の補助電極４２２の間から主電荷転送路第３の電界制御電極４１１と第３の補助電極４２１の間まで延在する電位井戸、第２の電界制御電極４１５と第２の補助電極４２７の間から第３の電界制御電極４１４と第３の補助電極４２６の間に延在する電位井戸、及び、第３の電界制御電極４１７と第３の補助電極４３１の間の電位井戸に、それぞれ蓄積される。
【０１８１】
＜電荷変調モードのタイミングＰMB＞
図１６に示すタイミングチャートのタイミングＰMBにおいては、第１の電圧パルスΦ１は第１電位レベル（低レベルＬ）であり、上段用の第２の電圧パルスΦ２Ａは第１電位レベル（低レベルＬ）であり、下段用の第２の電圧パルスΦ２Ｂは第３電位レベル（高レベルＨ）であり、第３の電圧パルスΦ３は第３電位レベル（高レベルＨ）であり、第１の電荷変調用電圧パルスΦMAは第２電位レベル（中間レベルＭ）であり、第２の電荷変調用電圧パルスΦMBは第３電位レベル（高レベルＨ）である。
【０１８２】
則ち、図１８に示すように、第５の実施形態に係る半導体素子においては、（ｐ＋１）段の第１の電界制御電極４１３，４６３及び第１の補助電極４２５，４４５には、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。又、ｐ段の第１の電界制御電極４１６，４６６，第１の補助電極４３０，４５０にも、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。これにより、上段の主電荷転送路の第１の電界制御電極４１３と第１の補助電極４２５の間、及び第１の電界制御電極４１６と第１の補助電極４３０の間、並びに、下段の主電荷転送路の第１の電界制御電極４６３と第１の補助電極４４５の間、及び第１の電界制御電極４６６と第１の補助電極４５０の間には電位障壁が形成される。
【０１８３】
又、（ｐ＋１）段の第２の電界制御電極４１２，第２の補助電極４２２には、第１電位レベル（低レベルＬ）の電圧Φ２Ａが印加され、ｐ段の第２の電界制御電極４１５，第２の補助電極４２７にも、第１電位レベル（低レベルＬ）の電圧Φ２Ａが印加されるので、上段の主電荷転送路の第２の電界制御電極４１２と第２の補助電極４２２の間の電位井戸及び第２の電界制御電極４１５と第２の補助電極４２７の間には電位障壁が形成される。
【０１８４】
一方、（ｐ＋１）段の第２の補助電極４４２，第２の電界制御電極４６２には、第３電位レベル（高レベルＨ）の電圧Φ２Ｂが印加され、ｐ段の第２の補助電極４４７，第２の電界制御電極４６５にも、第３電位レベル（高レベルＨ）の電圧Φ２Ｂが印加されるので、下段の主電荷転送路の第２の補助電極４４２と第２の電界制御電極４６２の間、及び、第２の補助電極４４７と第２の電界制御電極４６５の間の電位井戸の電子に対する電位レベルが低下する。
【０１８５】
そして、（ｐ＋１）段の第３の電界制御電極４１１，４６１，第３の補助電極４２１，４４１には、第３電位レベル（高レベルＨ）の電圧Φ３が印加され、ｐ段の第３の電界制御電極４１４，４６４，第３の補助電極４２６，４４６、並びに、（ｐ−１）段の第３の電界制御電極４１７，４６７及び第３の補助電極４３１，４５１にも、第３電位レベル（高レベルＨ）の電圧Φ３が印加される。これにより、上段の主電荷転送路第３の電界制御電極４１１と第３の補助電極４２１の間、第３の電界制御電極４１４と第３の補助電極４２６の間、及び、第３の電界制御電極４１７と第３の補助電極４３１の間、並びに下段の主電荷転送路の第３の電界制御電極４６１と第３の補助電極４４１の間、第３の電界制御電極４６４と第３の補助電極４４６の間及び第３の電界制御電極４６７と第３の補助電極４５１の間の電位井戸の電子に対する電位レベルが低下する。
【０１８６】
この状態で、（ｐ＋１）段の第１の変調電極４２３、第２の変調電極４２４、ｐ段の第１の変調電極４２８及び第２の変調電極４２９には、第２電位レベル（中間レベルＭ）の電圧ΦMAを印加して、（ｐ＋１）段の第１の変調電極４４３、第２の変調電極４４４、ｐ段の第１の変調電極４４８及び第２の変調電極４４９には、第３電位レベル（高レベルＨ）の電圧ΦMBを印加すれば、第１の変調電極４４３と第２の変調電極４４４及び第１の変調電極４４８と第２の変調電極４４９間の電位井戸の電子に対する電位レベルが低下する。このため、タイミングチャートのタイミングＰMAの場合とは逆に、上段の主電荷転送路から下段の主電荷転送路に向かって電位が低くなる電位勾配が、第１の変調電極４２３と第２の変調電極４２４の間、及びこの第１の変調電極４２３と第２の変調電極４２４の間に連続する第１の変調電極４４３と第２の変調電極４４４の間、並びに、第１の変調電極４２８と第２の変調電極４２９の間、及びこの第１の変調電極４２８と第２の変調電極４２９の間に連続する第１の変調電極４４８と第２の変調電極４４９の間に定義される電荷変調用転送路に形成される。
【０１８７】
このため、図１５の平面図に示したアパーチャＡＰＴ(p+1)及びアパーチャＡＰＴpの直下に位置する埋込フォトダイオード領域で生成されたキャリアを含めて、タイミングチャートのタイミングＰMAの場合とは逆に、信号電荷が上段の主電荷転送路から下段の主電荷転送路に、電荷変調用転送路を経由して転送される。そして、図１８に示すように、電荷変調用転送路を経由して転送された信号電荷は、下段の主電荷転送路を更に左方向に転送され、下段の主電荷転送路の第３の電界制御電極４６１と第３の補助電極４４１の間から第２の補助電極４４２と第２の電界制御電極４６２の間まで延在する電位井戸、第２の補助電極４４７と第２の電界制御電極４６５の間から第３の電界制御電極４６４と第３の補助電極４４６の間まで延在する電位井戸、及び第３の電界制御電極４６７と第３の補助電極４５１の間の電位井戸に、それぞれ蓄積される。
【０１８８】
−電荷転送モード−
電荷変調モードにおいて、図１６に示すように、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBを交互に、繰り返し印加して、光飛行時間（ＴＯＦ）計測法と同様な、電荷変調モードの動作をしばらく継続して蓄積された２つの信号電荷は、電荷転送モードに切り替えることにより、上段と下段の主電荷転送路を経由して、隣の電位井戸に転送される。図１６に示すクロックパターンの場合は、電荷転送モードにおいて、左側方向に転送される。
【０１８９】
図１６に示すタイミングチャートの電荷転送モードを構成するタイミングＰT1，ＰT2，ＰT3，ＰT4，ＰT5，ＰT6，ＰT1の時系列においては、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBは、すべて第１電位レベル（低レベルＬ）に固定される。又、上段用の第２の電圧パルスΦ２Ａと下段用の第２の電圧パルスΦ２Ｂは、共に同じ電位に維持され、は第１電位レベル（低レベルＬ）若しくは、第３電位レベル（高レベルＨ）の値を共有して、上段の主電荷転送路と下段の主電荷転送路とが対称性を維持する。
【０１９０】
則ち、図１９〜図２３に示すように、電荷転送モードにおいては、（ｐ＋１）段の第１の変調電極４２３、第２の変調電極４２４、第１の変調電極４４３及び第２の変調電極４４４、並びに、ｐ段の第１の変調電極４２８、第２の変調電極４２９、第１の変調電極４４８及び第２の変調電極４４９のすべてに、第１電位レベル（低レベルＬ）の電圧ΦMBが印加されて、固定値に維持されているので、第１の変調電極４２３と第２の変調電極４２４の間、第１の変調電極４４３と第２の変調電極４４４の間、並びに、第１の変調電極４２８と第２の変調電極４２９の間、第１の変調電極４４８と第２の変調電極４４９の間にはすべて電位障壁が形成され、電荷変調用転送路は遮断状態が維持される。このため、信号電荷は、上段の主電荷転送路と下段の主電荷転送路を互いに平行に転送され、中央分離帯で交差することはない。
【０１９１】
＜電荷転送モードのタイミングＰT1＞
既に述べたとおり、電荷転送モードでは、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBは、共に第１電位レベル（低レベルＬ）に維持されている。そして、図１６に示すタイミングチャートのタイミングＰT1においては、第１の電圧パルスΦ１は第１電位レベル（低レベルＬ）であり、上段用の第２の電圧パルスΦ２Ａと下段用の第２の電圧パルスΦ２Ｂは、共に第１電位レベル（低レベルＬ）であり、第３の電圧パルスΦ３は第３電位レベル（高レベルＨ）である。
【０１９２】
則ち、図１９に示すように、第５の実施形態に係る半導体素子においては、（ｐ＋１）段の第１の電界制御電極４１３，４６３及び第１の補助電極４２５，４４５には、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。又、ｐ段の第１の電界制御電極４１６，４６６，第１の補助電極４３０，４５０にも、第１電位レベル（低レベルＬ）の電圧Φ１が印加される。これにより、上段の主電荷転送路の第１の電界制御電極４１３と第１の補助電極４２５の間、及び第１の電界制御電極４１６と第１の補助電極４３０との間、並びに、下段の主電荷転送路の第１の電界制御電極４６３と第１の補助電極４４５の間、及び第１の電界制御電極４６６と第１の補助電極４５０の間には電位障壁が形成される。
【０１９３】
又、（ｐ＋１）段の第２の電界制御電極４１２，第２の補助電極４２２，ｐ段の第２の電界制御電極４１５，第２の補助電極４２７に第１電位レベル（低レベルＬ）の電圧Φ２Ａが印加されので、上段の主電荷転送路の第２の電界制御電極４１２と第２の補助電極４２２の間の電位井戸及び第２の電界制御電極４１５と第２の補助電極４２７の間には電位障壁が形成される。同様に、（ｐ＋１）段の第２の補助電極４４２，第２の電界制御電極４６２，ｐ段の第２の補助電極４４７，第２の電界制御電極４６５にも、第１電位レベル（低レベルＬ）の電圧Φ２Ｂが印加されるので、下段の主電荷転送路の第２の補助電極４４２と第２の電界制御電極４６２との間、及び、第２の補助電極４４７と第２の電界制御電極４６５の間には電位障壁が形成される。
【０１９４】
そして、（ｐ＋１）段の第３の電界制御電極４１１，４６１，第３の補助電極４２１，４４１には、第３電位レベル（高レベルＨ）の電圧Φ３が印加され、ｐ段の第３の電界制御電極４１４，４６４，第３の補助電極４２６，４４６、並びに、（ｐ−１）段の第３の電界制御電極４１７，４６７及び第３の補助電極４３１，４５１にも、第３電位レベル（高レベルＨ）の電圧Φ３が印加される。これにより、上段の主電荷転送路第３の電界制御電極４１１と第３の補助電極４２１との間、第３の電界制御電極４１４と第３の補助電極４２６との間、及び、第３の電界制御電極４１７と第３の補助電極４３１との間、並びに下段の主電荷転送路の第３の電界制御電極４６１と第３の補助電極４４１との間、第３の電界制御電極４６４と第３の補助電極４４６との間及び第３の電界制御電極４６７と第３の補助電極４５１の間の電位井戸の電子に対する電位レベルが低下して、電位レベルが低下した箇所に、図１９に示すように信号電荷が蓄積される。
【０１９５】
＜電荷転送モードのタイミングＰT3＞
図１６のＰT2のフェーズについては、説明をスキップして、タイミングＰT3の説明をするが、ＰT2のフェーズを経てＰT2のフェーズに至ることにより、図１９に示す信号電荷の蓄積状態が更に左側に転送されることは、容易に理解できるであろう。図１６に示すタイミングチャートのタイミングＰT3においては、第１の電圧パルスΦ１は第３電位レベル（高レベルＨ）であり、上段用の第２の電圧パルスΦ２Ａと下段用の第２の電圧パルスΦ２Ｂは、共に第１電位レベル（低レベルＬ）であり、第３の電圧パルスΦ３は第１電位レベル（低レベルＬ）である。
【０１９６】
則ち、図２０に示すように、第５の実施形態に係る半導体素子においては、（ｐ＋１）段の第１の電界制御電極４１３，４６３及び第１の補助電極４２５，４４５には、第３電位レベル（高レベルＨ）の電圧Φ１が印加される。又、ｐ段の第１の電界制御電極４１６，４６６，第１の補助電極４３０，４５０にも、第３電位レベル（高レベルＨ）の電圧Φ１が印加される。これにより、上段の主電荷転送路の第１の電界制御電極４１３と第１の補助電極４２５の間、及び第１の電界制御電極４１６と第１の補助電極４３０との間、並びに、下段の主電荷転送路の第１の電界制御電極４６３と第１の補助電極４４５の間、及び第１の電界制御電極４６６と第１の補助電極４５０の間の電位井戸の電位レベルが低下する。
【０１９７】
又、（ｐ＋１）段の第２の電界制御電極４１２，第２の補助電極４２２，ｐ段の第２の電界制御電極４１５，第２の補助電極４２７に第１電位レベル（低レベルＬ）の電圧Φ２Ａが印加されるので、上段の主電荷転送路の第２の電界制御電極４１２と第２の補助電極４２２の間の電位井戸及び第２の電界制御電極４１５と第２の補助電極４２７の間には電位障壁が形成される。同様に、（ｐ＋１）段の第２の補助電極４４２，第２の電界制御電極４６２，ｐ段の第２の補助電極４４７，第２の電界制御電極４６５にも、第１電位レベル（低レベルＬ）の電圧Φ２Ｂが印加されるので、下段の主電荷転送路の第２の補助電極４４２と第２の電界制御電極４６２との間、及び、第２の補助電極４４７と第２の電界制御電極４６５の間には電位障壁が形成される。
【０１９８】
そして、（ｐ＋１）段の第３の電界制御電極４１１，４６１，第３の補助電極４２１，４４１には、第１電位レベル（低レベルＬ）の電圧Φ３が印加され、ｐ段の第３の電界制御電極４１４，４６４，第３の補助電極４２６，４４６、並びに、（ｐ−１）段の第３の電界制御電極４１７，４６７及び第３の補助電極４３１，４５１にも、第１電位レベル（低レベルＬ）の電圧Φ３が印加される。これにより、上段の主電荷転送路第３の電界制御電極４１１と第３の補助電極４２１との間、第３の電界制御電極４１４と第３の補助電極４２６との間、及び、第３の電界制御電極４１７と第３の補助電極４３１との間、並びに下段の主電荷転送路の第３の電界制御電極４６１と第３の補助電極４４１との間、第３の電界制御電極４６４と第３の補助電極４４６との間及び第３の電界制御電極４６７と第３の補助電極４５１の間には、電位障壁が形成される。
【０１９９】
結局、上段の主電荷転送路の第１の電界制御電極４１３と第１の補助電極４２５の間、及び第１の電界制御電極４１６と第１の補助電極４３０との間、並びに、下段の主電荷転送路の第１の電界制御電極４６３と第１の補助電極４４５の間、及び第１の電界制御電極４６６と第１の補助電極４５０の間の電位井戸の電子に対する電位レベルが低下した箇所に、図２０に示すように信号電荷が蓄積される。図２０に示す信号電荷の蓄積状態は、図１９に示す信号電荷の蓄積状態から左側に信号電荷が転送された状態に対応する。
【０２００】
ＰT3のフェーズの後の、ＰT4からＰT6までの３つのフェーズについては、詳細な説明を省略するが、タイミングＰT4においては図２１に示すように、信号電荷が、図２０に示す信号電荷の蓄積状態が更に左側に転送され、タイミングＰT5においては図２２に示すように、信号電荷が、図２１に示す信号電荷の蓄積状態が更に左側に転送され、タイミングＰT6においては図２３に示すように、信号電荷が、図２２に示す信号電荷の蓄積状態が更に左側に転送されることは、図１６に示すクロックパターンを参照すれば、容易に理解できるであろう。
【０２０１】
以上述べたとおり、電荷変調モードと電荷転送モードを、図１６に示したようなクロックパターンで継続すれば、例えば、電荷変調モードにおいて、ｐ段目のアパーチャＡＰＴpで発生した信号電荷は、光飛行時間（ＴＯＦ）計測法と同様に、ｐ段目の上段と下段の主電荷転送路に振り分けられて変調され、ｐ段目の上段と下段の主電荷転送路の電位井戸に蓄積される。  電荷変調モードにおいて、ｐ段目の上段と下段の主電荷転送路の電位井戸に蓄積された信号電荷は、電荷転送モードにおいて、図１６のＰT1からＰT6までの６つのフェーズのクロックパターンを経て順次転送され、ｐ＋１段目の上段と下段の主電荷転送路の電位井戸にまで到達する。
【０２０２】
ｐ＋１段目の上段と下段の主電荷転送路の電位井戸にまで到達した後、電荷変調モードに切り替えられ、電荷変調モードの動作を行うと、ｐ＋１段目のＡＰＴ(p+1)で発生した光電荷に対し、ＴＯＦ計測法と同様に、ｐ＋１段目の上段と下段の主電荷転送路に振り分ける変調が変調され、ｐ＋１段目の上段と下段の主電荷転送路の電位井戸に、ｐ＋１段目のＡＰＴ(p+1)で発生した光電荷が蓄積される。更に、ｐ＋１段目においては、右側のｐ段目のアパーチャＡＰＴpで発生・変調され、ｐ段目から左方向に転送されてきた光電荷が、電荷変調モードにおいて、加算される。
【０２０３】
このようにして、第５の実施形態に係る半導体素子においては、ｍ回、電荷変調モードの動作と上段と下段の主電荷転送路による電荷転送モードの動作を繰り返すと、ある位置の上段と下段の主電荷転送路の電位井戸では、最終段（ｍ段目）までのアパーチャで発生・変調された信号電荷が加算されることになる。
【０２０４】
第５の実施形態に係る半導体素子によれば、電荷転送モードにおける転送の速度を物体の移動速度に一致させれば、動いている対象物に対して、高速且つ画像のブレをなくしながら撮像でき、又、変調された２つの電荷から、光飛行時間により距離を計算することで、高速に移動する物体の３次元形状を計測することができる。
【０２０５】
（第６の実施形態）
第５の実施形態に係る半導体素子は、３相の電荷転送素子を例示したが、本発明の第６の実施形態に係る半導体素子においては、４相の電荷転送素子を説明する。
【０２０６】
則ち、図２４の平面図に示すように、本発明の第６の実施形態に係る半導体素子は、半導体領域中に定義された信号電荷が転送する主電荷転送路と、主電荷転送路に沿って信号電荷が転送される主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように半導体領域上に絶縁膜（図示省略。断面構造は第１の実施形態の図２（ａ），図３（ａ）参照。）を介して、左端側に配列された一対の後段（（ｋ＋１）段）の第３の電界制御電極５１１，５６１と、その右側に配置され、（ｋ＋１）段の第３の電界制御電極５１１，５６１のそれぞれと離間して、それぞれに隣接して配置され、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の（ｋ＋１）段の第２の電界制御電極５１２，５６２と、その右側に配置され、（ｋ＋１）段の第２の電界制御電極５１２，５６２のそれぞれと離間して、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の（ｋ＋１）段の第１の電界制御電極５１３，５６３とを備える。
【０２０７】
第６の実施形態に係る半導体素子は、更に、（ｋ＋１）段の第１の電界制御電極５１３，５６３の右側に配置され、（ｋ＋１）段の第１の電界制御電極５１３，５６３のそれぞれと離間して、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の前段（ｋ段）の第４の電界制御電極５１４，５６４と、その右側に配置され、ｋ段の第４の電界制御電極５１４，５６４のそれぞれと離間して、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対のｋ段の第３の電界制御電極５１５，５６５と、その右側に配置され、ｋ段の第３の電界制御電極５１５，５６５のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対のｋ段の第２の電界制御電極５１６，５６６と、その右側に配置され、ｋ段の第２の電界制御電極５１６，５６６のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対のｋ段の第１の電界制御電極５１７，５６７と、その右側に配置され、ｋ段の第１の電界制御電極５１７，５６７のそれぞれと離間して、且つ、主転送方向と直交する方向に沿って、平面パターン上、主電荷転送路を挟むように、半導体領域上に絶縁膜を介して配列された一対の前前段（（ｋ−１）段）の第４の電界制御電極５１８，５６８とを備える。
【０２０８】
更に、一対の（ｋ＋１）段の第３の電界制御電極５１１，５６１，（ｋ＋１）段の第２の電界制御電極５１２，５６２，（ｋ＋１）段の第１の電界制御電極５１３，５６３，ｋ段の第４の電界制御電極５１４，５６４，ｋ段の第３の電界制御電極５１５，５６５，ｋ段の第２の電界制御電極５１６，５６６，ｋ段の第１の電界制御電極５１７，５６７及び（ｋ−１）段の第４の電界制御電極５１８，５６８の配列の間に定義される主電荷転送路の中央に、中央分離帯を構成するように、一対の（ｋ＋１）段の第３の補助電極５２１，５４１，（ｋ＋１）段の第２の補助電極５２２，５４２、（ｋ＋１）段の第１の補助電極５２５，５４５，ｋ段の第４の補助電極５２６，５４６，ｋ段の第３の補助電極５２７，５４７，ｋ段の第２の補助電極５２８，５４９，ｋ段の第１の補助電極５３１，５５１及び（ｋ−１）段の第４の補助電極５３２，５５２が配列され、主電荷転送路を「上段の主電荷転送路」と「下段の主電荷転送路」に分離している。
【０２０９】
更に、一対の（ｋ＋１）段の第２の電界制御電極５１２，５６２，（ｋ＋１）段の第１の電界制御電極５１３，５６３，ｋ段の第２の電界制御電極５１６，５６６及びｋ段の第１の電界制御電極５１７，５６７の配列の間には、一対の（ｋ＋１）段の第１の変調電極５２３，５４３，（ｋ＋１）段の第２の変調電極５２４，５４４，ｋ段の第１の変調電極５２９，５４９及びｋ段の第２の変調電極５３０，５５０が設けられている。
【０２１０】
（ｋ＋１）段の第３の補助電極５２１，５４１は、一対の（ｋ＋１）段の第３の電界制御電極５１１，５６１の間に挟まれる位置に配置されている。（ｋ＋１）段の第２の補助電極５２２，５４２は、（ｋ＋１）段の第２の電界制御電極５１２，５６２よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｋ＋１）段の第２の電界制御電極５１２，５６２の間に挟まれる位置に配置されている。（ｋ＋１）段の第１の変調電極５２３，５４３も、（ｋ＋１）段の第２の電界制御電極５１２，５６２よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｋ＋１）段の第２の電界制御電極５１２，５６２の間に挟まれる位置に、（ｋ＋１）段の第２の補助電極５２２，５４２の右側に隣接して配置されている。（ｋ＋１）段の第２の変調電極５２４，５４４は、（ｋ＋１）段の第１の電界制御電極５１３，５６３よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｋ＋１）段の第１の電界制御電極５１３，５６３の間に挟まれる位置に配置されている。（ｋ＋１）段の第１の補助電極５２５，５４５も、（ｋ＋１）段の第１の電界制御電極５１３，５６３よりも主電荷転送路方向に沿って図った長さが短く、一対の（ｋ＋１）段の第１の電界制御電極５１３，５６３の間に挟まれる位置に、（ｋ＋１）段の第２の変調電極５２４，５４４の右側に隣接して配置されている。
【０２１１】
一方、ｋ段の第４の補助電極５２６，５４６は、一対のｋ段の第４の電界制御電極５１４，５６４の間に挟まれる位置に配置され、ｋ段の第３の補助電極５２７，５４７は、一対のｋ段の第３の電界制御電極５１５，５６５の間に挟まれる位置に配置されている。ｋ段の第２の補助電極５２８，５４９は、ｋ段の第２の電界制御電極５１６，５６６よりも主電荷転送路方向に沿って図った長さが短く、一対のｋ段の第２の電界制御電極５１６，５６６の間に挟まれる位置に配置されている。ｋ段の第１の変調電極５２９，５４９も、ｋ段の第２の電界制御電極５１６，５６６よりも主電荷転送路方向に沿って図った長さが短く、一対のｋ段の第２の電界制御電極５１６，５６６の間に挟まれる位置に、ｋ段の第２の補助電極５２８，５４９の右側に隣接して配置されている。
【０２１２】
ｋ段の第２の変調電極５３０，５５０は、ｋ段の第１の電界制御電極５１７，５６７よりも主電荷転送路方向に沿って図った長さが短く、一対のｋ段の第１の電界制御電極５１７，５６７の間に挟まれる位置に配置されている。ｋ段の第１の補助電極５３１，５５１も、ｋ段の第１の電界制御電極５１７，５６７よりも主電荷転送路方向に沿って図った長さが短く、一対のｋ段の第１の電界制御電極５１７，５６７の間に挟まれる位置に、ｋ段の第２の変調電極５３０，５５０の右側に隣接して配置されている。更に、図２４の右端に示したように、（ｋ−１）段の第４の補助電極５３２，５５２は、一対の（ｋ−１）段の第４の電界制御電極５１８，５６８の間に挟まれる位置に配置されている。
【０２１３】
図２４に示すように、第６の実施形態に係る半導体素子においては、（ｋ＋１）段の第１の変調電極５２３と第２の変調電極５２４の間、及びこの第１の変調電極５２３と第２の変調電極５２４の間に連続する（ｋ＋１）段の第１の変調電極５４３と第２の変調電極５４４の間には一定の幅のギャップが存在し、主電荷転送路方向に直交する方向に、「（ｋ＋１）段の電荷変調用転送路」が定義されている。ｋ段の第１の変調電極５２９と第２の変調電極５３０の間、及びこの第１の変調電極５２９と第２の変調電極５３０の間に連続するｋ段の第１の変調電極５４９と第２の変調電極５５０の間にも一定の幅のギャップが存在し、主電荷転送路方向に直交する方向に、「ｋ段の電荷変調用転送路」が定義されている。
【０２１４】
本発明の第６の実施形態に係る半導体素子においては、図２５に示す第１の電圧パルスΦ１，第２の電圧パルスΦ２，第３の電圧パルスΦ３及び第４の電圧パルスΦ３の４相のクロックに加えて、電荷変調のための第１の電荷変調用電圧パルスΦMA，第２の電荷変調用電圧パルスΦMBを用いる。又、第２の電圧パルスΦ２は、上段用の第２の電圧パルスΦ２Ａと下段用の第２の電圧パルスΦ２Ｂの２相に分かれる。
【０２１５】
則ち、（ｋ＋１）段の第１の電界制御電極５１３，５６３及び（ｋ＋１）段の第１の補助電極５２５，５４５には、図２５に示すクロックパターンの第１の電圧パルスΦ１が印加される。又、ｋ段の第１の電界制御電極５１７，５６７及びｋ段の第１の補助電極５３１，５５１にも、図２５に示すクロックパターンの第１の電圧パルスΦ１が印加され、上段の主電荷転送路と下段の主電荷転送路における信号電荷の転送を同期して制御する。
【０２１６】
（ｋ＋１）段の第２の電界制御電極５１２及び（ｋ＋１）段の第２の補助電極５２２には、図２５に示すクロックパターンの上段用の第２の電圧パルスΦ２Ａが印加され、ｋ段の第２の電界制御電極５１６及びｋ段の第２の補助電極５２８にも、図２５に示すクロックパターンの上段用の第２の電圧パルスΦ２Ａが印加され、上段の主電荷転送路における信号電荷の転送を制御する。
【０２１７】
一方、（ｋ＋１）段の第２の補助電極５４２及び（ｋ＋１）段の第２の電界制御電極５６２には、図２５に示すクロックパターンの下段用の第２の電圧パルスΦ２Ｂが印加され、ｋ段の第２の補助電極４４７及びｋ段の第２の電界制御電極５６５にも、図２５に示すクロックパターンの下段用の第２の電圧パルスΦ２Ｂが印加され、下段の主電荷転送路における信号電荷の転送を制御する。
【０２１８】
そして、（ｋ＋１）段の第３の電界制御電極５１１，５６１及び（ｋ＋１）段の第３の補助電極５２１，５４１には、図２５に示すクロックパターンの第３の電圧パルスΦ３が印加され、ｋ段の第３の電界制御電極５１５，５６５及びｋ段の第３の補助電極５２７，５４７にも、図２５に示すクロックパターンの第３の電圧パルスΦ３が印加され、上段の主電荷転送路と下段の主電荷転送路における信号電荷の転送を同期して制御する。
【０２１９】
更に、ｋ段の第４の電界制御電極５１４，５６４及びｋ段の第４の補助電極５２６，５４６には、図２５に示すクロックパターンの第４の電圧パルスΦ４が印加され、（ｋ−１）段の第４の電界制御電極５１８，５６８及び（ｋ−１）段の第４の補助電極５３２，５５２にも、図２５に示すクロックパターンの第４の電圧パルスΦ４が印加され、上段の主電荷転送路と下段の主電荷転送路における信号電荷の転送を同期して制御する。
【０２２０】
更に、（ｋ＋１）段の第１の変調電極５２３、第２の変調電極５２４、ｋ段の第１の変調電極５２９及び第２の変調電極５３０には、図２５に示すクロックパターンの第１の電荷変調用電圧パルスΦMAが印加される。一方、（ｋ＋１）段の第１の変調電極５４３、第２の変調電極５４４、ｋ段の第１の変調電極５４９及び第２の変調電極５５０には、図２５に示すクロックパターンの第２の電荷変調用電圧パルスΦMBが印加される。
【０２２１】
則ち、図２５に示す電荷変調モードの期間において、第１の電荷変調用電圧パルスΦMA，第２の電荷変調用電圧パルスΦMBに、図２５に示したクロックパターンを与えることで、図２４に示すように、アパーチャＡＰＴk，ＡＰＴ(k+1)，…から入った光により発生した電荷が、上段と下段の主電荷転送路のそれぞれの電位井戸に交互に転送される。光パルスとこれらのクロックとの重なり方により、２つの電荷に違いが生じることを利用して光飛行時間に依存した電荷を得ることができ、距離計測を行うことができる。
【０２２２】
このように、第６の実施形態に係る半導体素子は、４相の電荷転送素子を例示するものであるが、４相の電荷転送素子の場合の信号電荷の転送には、クロックのフェーズは、図２５に示したＰT1からＰT8までの８つのフェーズを用いる。なお、図２５では、ＰT1は転送モードの最初と最後の両方に現れるように書かれているが、いずれかを省略することも可能である。
【０２２３】
本発明の第６の実施形態に係る半導体素子においては、図２５のようなクロックパターンで信号を加えることで、電荷変調モードと電荷転送モードを制御する。電荷変調モードの期間においては、上述したように、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBを用いて、図２４に示したアパーチャＡＰＴk，ＡＰＴ(k+1)，…から入った光により発生した電荷が、上段と下段の主電荷転送路のそれぞれの電位井戸に交互に転送されるので、光パルスとこれらのクロックとの重なり方により、２つの電荷に違いが生じることを利用して光飛行時間に依存した電荷を得ることができ、距離計測を行うことができる。
【０２２４】
電荷変調モードにおいて、図２５に示すように、第１の電荷変調用電圧パルスΦMA及び第２の電荷変調用電圧パルスΦMBを交互に、繰り返し印加して、ＴＯＦ計測法と同様な、電荷変調モードの動作をしばらく継続して蓄積された２つの信号電荷は、電荷転送モードに切り替えることにより、上段と下段の主電荷転送路を経由して、隣の電位井戸に転送される。図２５に示すクロックパターンの場合は、電荷転送モードにおいて、左側方向に転送される。
【０２２５】
以上述べたとおり、第６の実施形態に係る半導体素子によれば、電荷変調モードと電荷転送モードを、図２５に示したようなクロックパターンで継続すれば、例えば、電荷変調モードにおいて、ｋ段目のアパーチャＡＰＴkで発生した信号電荷は、ＴＯＦ計測法と同様に、ｋ段目の上段と下段の主電荷転送路に振り分けられて変調され、ｋ段目の上段と下段の主電荷転送路の電位井戸に蓄積される。電荷変調モードにおいて、ｋ段目の上段と下段の主電荷転送路の電位井戸に蓄積された信号電荷は、電荷転送モードにおいて、図２５のＰT1からＰT6までの６つのフェーズのクロックパターンを経て順次転送され、ｋ＋１段目の上段と下段の主電荷転送路の電位井戸にまで到達する。ｋ＋１段目の上段と下段の主電荷転送路の電位井戸にまで到達した後、電荷変調モードに切り替えられ、電荷変調モードの動作を行うと、ｋ＋１段目のＡＰＴ(k+1)で発生した光電荷に対し、ＴＯＦ計測法と同様に、ｋ＋１段目の上段と下段の主電荷転送路に振り分ける変調が変調され、ｋ＋１段目の上段と下段の主電荷転送路の電位井戸に、ｋ＋１段目のＡＰＴ(k+1)で発生した光電荷が蓄積される。更に、ｋ＋１段目においては、右側のｋ段目のアパーチャＡＰＴkで発生・変調され、ｋ段目から左方向に転送されてきた光電荷が、電荷変調モードにおいて、加算される。
【０２２６】
このようにして、第６の実施形態に係る半導体素子によれば、第５の実施形態に係る半導体素子と同様に、ｍ回、電荷変調モードの動作と上段と下段の主電荷転送路による電荷転送モードの動作を繰り返すと、ある位置の上段と下段の主電荷転送路の電位井戸では、最終段（ｍ段目）までのアパーチャで発生・変調された信号電荷が加算されることになる。
【０２２７】
第６の実施形態に係る半導体素子においても、電荷転送モードにおける転送の速度を物体の移動速度に一致させれば、動いている対象物に対して、高速且つ画像のブレをなくしながら撮像でき、又、変調された２つの電荷から、光飛行時間により距離を計算することで、高速に移動する物体の３次元形状を計測することができる。
【０２２８】
（その他の実施形態）
上記のように、本発明は本発明の第１〜第６の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０２２９】
既に述べた本発明の第１〜第６の実施形態の説明では、第１導電型（ｐ型）をｐ型、第２導電型（ｎ型）をｎ型として説明したが、第１導電型（ｐ型）をｎ型、第２導電型（ｎ型）をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【０２３０】
第１〜第６の実施形態の説明では、転送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【０２３１】
又、本発明の電荷転送路が定義される半導体領域を構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、III−Ｖ族間化合物半導体やII−VI族間化合物半導体等の種々の化合物半導体を用いた半導体素子や固体撮像装置においても、第１〜第６の実施形態で例示的に説明した半導体素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。
【０２３２】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０２３３】
本発明は、高速に動作し、雑音や暗電流の発生の問題や転送速度の低下の問題が回避できる半導体素子の製造、及びこの半導体素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置の製造等の半導体産業の技術分野、固体撮像装置を利用したカメラ等の光学機器や精密機械工業の分野、更には、光学機器を用いた種々のシステム等の製造等の技術分野に利用可能である。
【符号の説明】
【０２３４】
１１，２１…水平シフトレジスタ
１２，２２…タイミング発生回路
１３…垂直シフトレジスタ
３１…半導体基板
３２…活性領域形成層
３３…表面埋込領域
３４…表面埋込領域
３４…電荷吐出領域
３６，３６ａ，３６ｂ…電荷蓄積領域
３７…電荷排出領域
３７ａ…第１の電荷排出領域
３７ｃ…第２の電荷排出領域
３８…電荷蓄積領域
３８ａ…第１の電荷蓄積領域
３８ｂ…第２の電荷蓄積領域
４１…絶縁膜
４２ａ，７３ａ，４１３，４１６，４６３，４６６，５１３，５１５，５１７…第１の電界制御電極
４３ａ，７１ａ，７４ａ，４１２，４１５，４６２，４６５，５１２，５１６，５６２，５６５…第２の電界制御電極
４４ａ，７２ａ，７５ａ，４１１，４１４，４１７，４６１，４６４，４６７，５１１…第３の電界制御電極
４８…転送電極
４８ａ…第１の転送電極
４８ｂ…第２の転送電極
４９…電界制御電極
５１…遮蔽板
６８…転送電極（バリアゲート電極）
４２１，４２６，４３１，４４１，４４６，４５１，５２１，５２７…第３の補助電極
４２２，４２７，４４２，４４７，５２２，５２８，５４２…第２の補助電極
４２３，４２８，４４３，４４８，５２３，５２９，５４３，５４９…第１の変調電極
４２４，４２９，４４４，４４９，５２４，５３０，５４４，５５０…第２の変調電極
４２５，４３０，４４５，４５０，５２５，５３１…第１の補助電極
５１４，５１８…第４の電界制御電極
５２６，５３２…第４の補助電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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