【事件の表示】
　特願２０１８−５５７０７０「半導体装置および電力変換装置」拒絶査定不服審判事件〔平成３０年１２月１３日国際公開、ＷＯ２０１８／２２５６００、請求項の数（１９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成３０年（２０１８年）５月３０日を国際出願日とする出願であって、平成３０年１０月３０日付けで手続補正がされ、平成３１年１月７日付けで拒絶理由通知がされ、平成３１年３月１１日付けで手続補正がされるとともに意見書が提出され、平成３１年４月４日付けで拒絶査定（原査定）がされ、これに対し、令和元年６月２８日に拒絶査定不服審判の請求がされた。
　その後、当審において、令和２年５月１３日付けで拒絶理由通知がされ、令和２年５月２８日付けで手続補正がされるとともに意見書が提出されたものである。
第２　本願発明
　本願請求項１−１９に係る発明（以下、それぞれ「本願発明１」−「本願発明１９」という。）は、令和２年５月２８日付けの手続補正で補正された特許請求の範囲の請求項１−１９に記載された事項により特定される発明であり、本願発明１は以下のとおりの発明である。
「【請求項１】
　第１導電型の第１の半導体層と、
　前記第１の半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
　前記第１の半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
　前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
　前記第１および第３の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第１の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチと、
　前記ゲートトレンチの底部に接するように設けられた第２導電型の電界緩和領域と、
　前記第１および第２の半導体領域の上方にコンタクト開口部を有する層間絶縁膜と、
　前記ゲートトレンチの延在方向に平行な第１の方向とは垂直な第２の方向における少なくとも一方のトレンチ側壁に接するように前記第１の半導体層内に前記第１の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定して複数設けられ、前記電界緩和領域と前記第３の半導体領域とを電気的に接続する接続層と、
　前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第１の主電極と、
　前記第１の半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極と、を備え、
　前記第１の半導体層は０度より大きいオフ角を有し、
　前記第１の方向は、オフ方向に平行な方向であって、
　前記接続層は、前記第１の方向に沿って互いに離隔して複数設けられる、半導体装置。」
　なお、本願発明２−１９の概要は以下のとおりである。
　本願発明２−１９は、本願発明１を減縮した発明である。
第３　引用文献、引用発明等
１．引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１（特開２０１１−２５３８３７号公報）には、図面とともに次の事項が記載されている。（下線は当審により付加したもの。以下同じ。）
ア　「【００３１】
　（第１実施形態）
　本発明の第１実施形態について説明する。ここでは
ＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴ
【００３２】
　図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ〜図２−ｄおよび図３は、図１のＭＯＳＦＥＴの断面図である。図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２−ｃは、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２−ｄは、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。また、図３は、図１中のＥ−Ｅ線においてｘｙ平面と平行に切断したときの断面である。なお、図３に関してはＭＯＳＦＥＴの１セル分のみではなく隣接する３セル分の断面を示してある。
【００３３】
　図１および図２−ａ〜図２−ｄに示すＭＯＳＦＥＴは、
ＳｉＣからなるｎ+型基板１
ｎ+型基板１の表面には、
ｎ-型ドリフト層２が形成されている
【００３４】
　この
ｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型ボディ層５が形成されている
【００３５】
　ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型ボディ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ボディ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００３６】
　また、
ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、
トレンチ６が形成されている
【００３７】
　さらに、
トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている
【００３８】
　このようにして、
トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている
【００３９】
　さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまり
トレンチ６の長手方向に対する垂直方向に並べられたｐ型ディープ層１０が備えられている
【００４０】
　本実施形態では、
ｐ型ディープ層１０は、
ｙ方向に平行に複数個配置
本実施形態では、各ｐ型ディープ層１０を同じサイズとし、ｘ方向において等間隔に配置されていると共に、ｙ方向において等間隔に配置されている。例えば、ｐ型ディープ層１０は、ｘ方向の寸法が２．０μｍ、ｙ方向の寸法が１．５μｍとされ、ｐ型ディープ層１０同士の間隔は、ｘ方向の間隔が２．０μｍ、ｙ方向の間隔が２．５μｍとされている。
【００４１】
　また、ｎ+型ソース領域４およびｐ+型ボディ層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型ボディ層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これら
ソース電極１１
は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ
【００４２】
　そして、
ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている
【００４３】
　このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００４４】
　まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４５】
　次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２（電流拡散層２ａを含む）の間より、空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より、高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４６】
　また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、
ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる
「【００７４】
　（第３実施形態）
　本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構成を変更することでさらにオン抵抗の低減を図ったものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７５】
　図１０は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴにおけるｐ型ディープ層１０のレイアウトを示した断面図である。この図は、第１実施形態で説明した図３に対応する断面に相当している。
【００７６】
　上記
第１実施形態では、ｐ型ディープ層１０が隣り合うトレンチ６の間にも配置されるようにしたが、本実施形態では、ｐ型ディープ層１０をトレンチ６と対応する場所にのみ配置されるようにしている。
【００７７】
　ただし、
トレンチ６の長手方向に対する垂直方向において、ｐ型ディープ層１０の間隔が離れることになるため、第１、第２実施形態と比較して、等電位線がｐ型ディープ層１０の間の上方位置まで入り込むようになり、ｐ型ディープ層１０の底部の角部に電界が集中し易くなる。
【００７８】
　このように、
ｐ型ディープ層１０をトレンチ６に接するもののみとしているため、第１、第２実施形態よりも更に電流通路を広げることが可能となり、よりオン抵抗の低減を図ることが可能となる。また、ｐ型ディープ層１０の底部の角部を丸めているため、ｐ型ディープ層１０の角部で電界集中が生じることを緩和でき、第１実施形態と同等の耐圧を得ることが可能となる。
イ　「【図１】
【図２−ａ】
【図２−ｂ】
」
「【図３】
」
ウ　引用文献１の【図１】、【図２−ａ】、【図２−ｂ】から、ｐ+型ボディ層５は、ｎ+型ソース領域４に接して設けられ、ｐ型ディープ層１０は、トレンチ６の底部及び側面に接し、ｐ型ベース領域３と接するように設けられることが見てとれる。
（２）上記（１）から、引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「ＳｉＣからなるｎ+型基板１の表面には、ｎ-型ドリフト層２が形成され、
　ｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型ボディ層５が形成され、
　ｐ+型ボディ層５は、ｎ+型ソース領域４に接して設けられ、
　ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、トレンチ６が形成され、
　トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされたトレンチゲート構造は、図１中のｙ方向を長手方向として延設され、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされ、
　トレンチ６の長手方向に対する垂直方向に並べられたｐ型ディープ層１０を備え、ｐ型ディープ層１０は、トレンチ６の底部及び側面に接し、ｐ型ベース領域３と接するように設けられ、
　ソース電極１１は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ、
　ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成され、
　ｐ型ディープ層１０は、ｙ方向に平行に複数個配置される、ＳｉＣ半導体装置。」
２．引用文献２について
（１）原査定の拒絶の理由に引用された引用文献２（特開２０１４−３１９１号公報）には、図面とともに次の事項が記載されている。
「【０００５】
　本発明者は、パワーデバイスについての研究・開発に従事しており、上記
ＵＭＯＳＦＥＴ
エピタキシャル成長プロセスに用いる基板は現在主に４Ｈ―ＳｉＣ、４°オフ基板が用いられている
一般的に用いられる＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板
「【０００７】
　
エピタキシャル成長膜をトレンチ側壁に均一な膜厚で成長させるために、成長面として最適な方向にチャネルを配置する。たとえば、＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板に対しては、チャネル面が｛１−１００｝面となるようにトレンチを形成する。これによりトレンチの｛１−１００｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になる。この結果、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上する。
（２）したがって、上記引用文献２には、次の技術的事項が記載されていると認められる。
・引用文献２に記載された技術は、ＵＭＯＳＦＥＴにおいて、エピタキシャル成長プロセスに用いる基板は現在主に４Ｈ―ＳｉＣ、４°オフ基板が用いられ、一般的に用いられる＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板であること。
・＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板に対しては、チャネル面が｛１−１００｝面となるようにトレンチを形成し、トレンチの｛１−１００｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になり、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上すること。
３．引用文献３について
（１）原査定の拒絶の理由に引用された引用文献３（特開２０１６−１１５８４７号公報）には、図面とともに次の事項が記載されている。
「【００６０】
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図５は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、
ｐ型カラム領域（第７半導体領域）１６によってｐ-型ベース領域３とｐ型埋め込み領域（第６半導体領域）９とを連結している
ｐ型カラム領域１６は、ｎ-型ドリフト層２の、ｐ-型ベース領域３とｐ型埋め込み領域９との間に、トレンチ５の側壁に設けられたゲート絶縁膜７に沿って設けられている
「【図５】
」
（２）したがって、上記引用文献３には、ｐ型カラム領域（第７半導体領域）１６によってｐ-型ベース領域３とｐ型埋め込み領域（第６半導体領域）９とを連結し、ｐ型カラム領域１６は、トレンチ５の一方の側壁に設けられたゲート絶縁膜７に沿って設けられているという技術的事項が記載されていると認められる。
４．引用文献４について
（１）原査定の拒絶の理由に引用された引用文献４（特開２０１３−２４３２０７号公報）には、図面とともに次の事項が記載されている。
「【００１５】
　図１は、実施例１の半導体装置の断面図の一部を示している。図示のＡの範囲を単位とし、その単位が図示の左右方向に複数単位繰り返されている。参照符号１０はドレイン電極（カソード電極を兼用している）、８はｎ＋型単結晶層、６はｎ−型単結晶層、２４はｐ−型単結晶領域、４はｐ−型単結晶層、１４はｐ＋型単結晶領域、１６はｎ＋型単結晶領域、２２はゲート絶縁膜、２０はトレンチゲート電極、１８は層間絶縁膜、１２はトレンチショットキー電極、２はソース電極（アノード電極を兼用している）である。上記の単結晶層と単結晶領域は、炭化珪素の単結晶で形成されている。ｐ型単結晶層４は、ｎ型単結晶層６上に積層されている。
　トレンチゲート電極２０は、ｐ型単結晶層４の表面からｐ型単結晶層４を貫通してｎ型単結晶層６に達している。
トレンチゲート電極２０は、ゲート絶縁膜２２によって、ｎ型単結晶層６とｐ型単結晶層４から絶縁されている。
　ショットキー電極１２も、ｐ型単結晶層４の表面からｐ型単結晶層４を貫通してｎ型単結晶層６に達している。
ショットキー電極１２は絶縁層で被覆されていない。
　ｎ型単結晶領域１６は、絶縁膜２２を介してトレンチゲート電極２０に対向するとともに、ｐ型単結晶層４でｎ型単結晶層６から分離された位置に形成されている。」
「【００２１】
　図２は、トレンチゲート電極２０とトレンチショットキー電極１２の存在高さにおける半導体装置（１チップ分の）の平面図を示している。トレンチゲート電極２０とトレンチショットキー電極１２が交互に出現する列が２列用意されている。参照番号２６は、１チップ分の半導体基板の輪郭であり、２８は素子領域と周辺領域の境界であり、３０はゲートパッドである。ゲートパッド３０は、トレンチゲート電極２０に接続されている。
トレンチゲート電極２０とトレンチショットキー電極１２の存在範囲には、ソース電極２が形成されている。ソース電極２とトレンチゲート電極２０は層間絶縁膜１８で絶縁されている。
「【００２５】
　以上の実施例では、
トレンチゲート電極とトレンチショットキー電極がストライプ上に伸びている。
　図８は、トレンチゲート電極２０が、チップ２６の外周に沿って一巡しており、その中央開口内にショットキー電極１２が形成されている場合を示している。ショットキー電極１２の側面と底面の境界は、平面視すると４角形である。図９に示すように、ｐ型の単結晶領域２４は、その４角形の輪郭に沿う範囲に形成されている。この実施例によっても、電界集中の発達を防止でき、アバランシェブレークダウンの発生を防止でき、半導体装置の耐圧を向上させることができる。
　図１０は、図８と図９に示す単位構造が、１チップ内に複数配置された実施例を示している。この場合、連続しているトレンチゲート電極に囲まれた単結晶領域内に、ショットキー電極が形成されることになる。
　図１１は、トレンチゲート電極に囲まれた単結晶領域の平面形状が８角形である場合を例示している。トレンチゲート電極の形状、トレンチゲート電極に隣接する単結晶領域の形状、ショットキー電極の形状は種々に変形することができる。
　図1では、トレンチの側面におけるゲート絶縁膜２２の厚みと、トレンチの底面におけるゲート絶縁膜２２の厚みが等しい場合を例示している。実際には、トレンチ底面におけるゲート絶縁膜２２の厚みを、側面における厚みよりも厚くしてもよい。トレンチ底面におけるゲート絶縁膜２２の厚みを厚くすると、耐圧向上効果が得られる。」
（２）したがって、上記引用文献４には、ストライプ上に伸びているトレンチゲート電極２０とトレンチショットキー電極１２を有し、トレンチゲート電極２０は、ゲート絶縁膜２２によって、ｎ型単結晶層６とｐ型単結晶層４から絶縁され、層間絶縁膜１８によって、ソース電極２から絶縁され、ショットキー電極１２は絶縁層で被覆されていないという技術的事項が記載されていると認められる。
５．引用文献５について
（１）原査定の拒絶の理由に引用された引用文献５（特開２００４−１３４５９７号公報）には、図面とともに次の事項が記載されている。
「【００３９】
実施の形態６．
図１０は、本発明の実施の形態６にかかる
超接合半導体素子の要部の構成
【００４０】
図１０に示すように、実施の形態６は、実施の形態２において、並列ｐｎ接合層１４のｐ仕切り領域１３に概ね直交するトレンチ１７の代わりに、ｐ仕切り領域１３に沿って平行に延びる
トレンチ５１を、ｐ仕切り領域１３およびｐ仕切り領域１３の幅の広い部分３１の上に設けた構成
【００４１】
また、図１１および図１３に示すように、トレンチ５１の、その終端部を除く部分では、トレンチ５１の幅の方がｐ仕切り領域１３の幅よりも広いため、トレンチ５１の側壁部は並列ｐｎ接合層１４のｎドリフト領域１２に接している。
トレンチ５１の底部は、ｐ仕切り領域１３に接している。このトレンチ５１も、ゲート絶縁膜１８を介してゲート電極１９により埋め込まれている。
【００４２】
ここで、トレンチ５１の幅はたとえば７μｍである。また、トレンチ終端部の近傍箇所においては、ｐ仕切り領域１３の幅の広い部分３１の幅はおおよそ８μｍであり、したがってｎドリフト領域１２の幅はおおよそ４μｍである。その他の構成や、寸法および不純物濃度等は、実施の形態２と同じである。実施の形態１または実施の形態２と同じ構成については、実施の形態１または実施の形態２と同一の符号を付して説明を省略する。
【００４３】
上述した実施の形態６によれば、トレンチ終端部の３次元曲面形状部分２０が、ｐ仕切り領域１３の幅の広い部分３１に囲まれており、逆バイアス印加時の電界は、ｐ仕切り領域１３の幅の広い部分３１とｎドリフト領域１２との境界で強くなるため、実施の形態２と同様に、ゲート絶縁膜１８へのホットキャリアの注入抑制により、ゲート絶縁膜１８の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。
【００４４】
実施の形態７．
図１４は、本発明の実施の形態７にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。また、図１５は、トレンチ終端部の近傍領域（図１４のＣ−Ｃ’）における縦断面図であり、図１６は、トレンチ終端部の近傍でない領域、すなわち素子活性領域（図１４のＤ−Ｄ’）における縦断面図である。
【００４５】
図１４に示すように、
実施の形態７は、実施の形態６において、ｐ仕切り領域１３の幅の広い部分３１が、トレンチ５１の終端部近傍領域だけでなく、トレンチ５１に沿って素子活性領域にも設けられた構成となっている。
【００４６】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した寸法や不純物濃度の値は一例であり、本発明はこれに限定されるものではない。また、実施の形態６または実施の形態７において、実施の形態３または実施の形態４のように、トレンチ５１に直交する第２のトレンチを設け、この第２のトレンチに、トレンチ５１の終端部を接続する構成としてもよい。その場合、実施の形態５のように、トレンチ５１および第２のトレンチによって素子活性領域を囲む構成としてもよい。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴやバイポーラトランジスタ等にも適用可能である。」
「【図１２】
」
（２）したがって、上記引用文献５には、超接合半導体素子の要部の構成として、トレンチ５１を、ｐ仕切り領域１３およびｐ仕切り領域１３の幅の広い部分３１の上に設け、トレンチ５１の底部は、ｐ仕切り領域１３に接し、ｐ仕切り領域１３の側面は、ｎドリフト領域１２に接しているという技術的事項が記載されていると認められる。
６．その他の文献について
（１）新たに引用する特開２０１０−２８３１２８号公報（以下、「引用文献６」という。）には、図面とともに次の事項が記載されている。
ア　「【００１２】
　本発明は、上記課題に鑑みてなされたものであり、その
目的は、ラッチアップの発生を防止すること
「【００６８】
　本実施の形態によれば、実施の形態１および２と同様の効果が得られる。
　（実施の形態４）
　図２９〜図３４を参照して、本実施の形態の電力用半導体装置としてのＩＧＢＴ１０４の構成について説明する。なお図２９はＩＧＢＴ１０４のトランジスタセルをエミッタ側から示す図であり、また図１７においては図を見やすくするために、エミッタ電極１１、層間絶縁膜１０、およびゲート絶縁膜９が図示されていない。
【００６９】
　ＩＧＢＴ１０４は、コレクタ電極１２（第１の電極）と、エミッタ電極１１（第２の電極）と、ゲート絶縁膜９と、ゲート電極ＥＳと、層間絶縁膜１０と、半導体層とを有する。半導体層は、コレクタ電極１２上に設けられており、ｐ型（第２導電型）のｐ+コレクタ層６（第４の層）と、ｎ型（第１導電型）のｎ+バッファ層７と、ドリフト層８Ｗ（第１の層）と、ｐ型（第２導電型）のｐベース層１４（第２の層）と、第３の層とを有する。第３の層は、ｎ型のｎ+ソース領域２（第１の領域）と、ｐ型のｐ+コンタクト領域３（第２の領域）とを有する。
【００７０】
　ドリフト層８Ｗはｎ+バッファ層７上に設けられている。すなわちドリフト層８Ｗは、ｐ+コレクタ層６およびｎ+バッファ層７を介してコレクタ電極１２上に設けられている。また
ドリフト層８Ｗは、ｎ型の低濃度領域８ｍ（第１の低濃度領域）と、ｎ型の高濃度領域８ｐ（第１の高濃度領域）と、ｐ型の低濃度領域２５とを有する。
【００７１】
　低濃度領域２５は、図３１に示すように、低濃度領域８ｍのエミッタ電極１１側に配置されており、ｐベース層１４の不純物濃度に比して低い不純物濃度を有する。低濃度領域２５は、たとえば、ＭｅＶレベルの高エネルギーで、マスクパターンを用いてボロンを注入することにより形成することができる。
【００７２】
　ｐベース層１４はドリフト層８Ｗ上に設けられている。
　ゲート電極ＥＳは、ｎ+ソース領域２およびｐベース層１４を貫通してドリフト層８Ｗに侵入する第１の部分（図３１で示される部分）と、ｐ+コンタクト領域３およびｐベース層１４を貫通してドリフト層８Ｗに侵入する第２の部分（図３２で示される部分）とを含む。これら第１および第２の部分は一体に形成されている。すなわちゲート電極ＥＳは、平面視において、ｎ+ソース領域２およびｐ+コンタクト領域３によるストライプ状の配列を横切るように設けられている。これによりｎ+ソース領域２およびｐ+コンタクト領域３は、互いに同電位となるように構成されている。
【００７３】
　またゲート電極ＥＳの第２の部分（図３２で示されている部分）は、ゲート絶縁膜９を介して、ドリフト層８Ｗの高濃度領域８ｐに覆われている。なおこの高濃度領域８ｐは低濃度領域８ｍに覆われている。またゲート電極ＥＳの第１の部分（図３１で示されている部分）は、ゲート絶縁膜９を介し、ドリフト層８Ｗの低濃度領域２５に覆われている。
【００７４】
　図３１および図３３を参照して、矢印ＸＸＸＩＩＩ（図３１）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｎ+ソース領域２のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｗの低濃度領域２５のピーク濃度は３×１０14／ｃｍ3、ドリフト層８Ｗの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
【００７５】
　図３２および図３４を参照して、矢印ＸＸＸＩＶ（図３２）に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ+コンタクト領域３のピーク濃度は１×１０19／ｃｍ3、ｐベース層１４のピーク濃度は５×１０17／ｃｍ3、ドリフト層８Ｗの高濃度領域８ｐのピーク濃度は１×１０15／ｃｍ3、ドリフト層８Ｗの低濃度領域８ｍのピーク濃度は１．５×１０14／ｃｍ3、ｎ+バッファ層７のピーク濃度は１×１０16／ｃｍ3、ｐ+コレクタ層６のピーク濃度は１×１０19／ｃｍ3である。
【００７６】
　なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７７】
　本実施の形態によれば、実施の形態２と同様の効果が得られる。
さらに、ゲート電極ＥＳの第１の部分（図３１で示されている部分）が低濃度領域２５に覆われていることによって、チャネル長が延びている。このため、オン電圧を上昇させることなく、ターンオフ時のトレンチ底部の電界を緩和することができる。
【００７８】
　なお本実施の形態においてはＩＧＢＴについて説明したが、ＩＧＢＴ１０４の構造のうちｐ+コレクタ層６を設けない構造を用いることで、本実施の形態と同様の効果をＭＯＳＦＥＴにおいて得ることができる。」
イ　「【図２９】
」
「【図３１】
」
ウ　引用文献６の【図２９】から、低濃度領域２５のＸ方向の配設間隔は、トレンチ５Ｓの配設間隔より大きく設定されていることが見てとれる。
（２）したがって、上記引用文献６には、次の技術的事項が記載されていると認められる。
・引用文献６に記載された技術は、ラッチアップの発生を防止することを目的とすること。
・低濃度領域２５により、ターンオフ時のトレンチ底部の電界を緩和することができること。
・低濃度領域２５のＸ方向の配設間隔は、トレンチ５Ｓの配設間隔より大きく設定されていること。
第４　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ア　引用発明の「ｎ-型」や「ｎ+型」は、本願発明１の「第１導電型」に相当し、引用発明の「ｐ型」は、本願発明１の「第２導電型」に相当することから、引用発明の「ｎ-型ドリフト層２」、「ｎ+型ソース領域４」、「ｐ+型ボディ層５」、「ｐ型ベース領域３」は、それぞれ、本願発明１の「第１の半導体層」、「第１の半導体領域」、「第２の半導体領域」、「第３の半導体領域」に相当する。
　また、引用発明では、「ｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型ボディ層５が形成され」ることから、「ｎ-型ドリフト層２」の上層に「ｎ+型ソース領域４」と「ｐ+型ボディ層５」を配置するものであり、さらに「ｐ+型ボディ層５は、ｎ+型ソース領域４に接して設けられ」るものであるから、本願発明１と引用発明とは、「前記第１の半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、前記第１の半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と」を備える点で一致する。
イ　引用発明の「トレンチ６」は、「ゲート酸化膜８」と「ゲート電極９」を含む「トレンチゲート構造」であり、「図１中のｙ方向を長手方向として延設され」ることから、本願発明１の「平面視で一方向に延在するストライプ状のゲートトレンチ」に相当する。
　また、引用発明では、「複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされ、」「ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、トレンチ６が形成され」るものであるから、本願発明１と引用発明とは、「前記第１および第３の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第１の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチ」を備える点で一致する。
ウ　引用発明では、「ｐ型ディープ層１０は、トレンチ６の底部」に接することから、「ｐ型ディープ層１０」は、「トレンチ６の底部」に接する領域を含むものである。そして、「ｐ型ディープ層１０」は、引用文献１の段落【００４６】に「ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる」ことが示されており、引用発明の「ｐ型ディープ層１０」の「トレンチ６の底部」に接する領域は、本願発明１の「前記ゲートトレンチの底部に接するように設けられた第２導電型の電界緩和領域」に相当する。
　また、引用発明では、「トレンチゲート構造は、図１中のｙ方向を長手方向として延設され、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされ」ることから、引用発明の「ｙ方向」、「ｘ方向」は、それぞれ、本願発明１の「前記ゲートトレンチの延在方向に平行な第１の方向」、「第１の方向とは垂直な第２の方向」に相当する。そして、引用発明の「ｐ型ディープ層１０」は、「ｙ方向に平行に複数個配置され」、「トレンチ６」の「側面に接し、ｐ型ベース領域３と接する」ものであり、「ｐ型ディープ層１０」の「トレンチ６の底部」に接する領域と「ｐ型ベース領域３」とを電気的に接続することから、本願発明１と引用発明とは、「前記ゲートトレンチの延在方向に平行な第１の方向とは垂直な第２の方向における少なくとも一方のトレンチ側壁に接するように前記第１の半導体層内に前記第１の方向に隣接」「して複数設けられ、前記電界緩和領域と前記第３の半導体領域とを電気的に接続する接続層」を備える点で一致し、「前記接続層は、前記第１の方向に沿って互いに離隔して複数設けられる」点で一致する。
エ　引用発明では、「ソース電極１１は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型ボディ層５と電気的に接触させられ」ることから、本願発明１と引用発明とは、「前記第１および第２の半導体領域の上方にコンタクト開口部を有する層間絶縁膜」と、「前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第１の主電極」とを備える点で一致する。
オ　引用発明では、「ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成され」るものであり、本願発明１と引用発明とは、「前記第１の半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極」を備える点で一致する。
カ　引用発明の「ＳｉＣ半導体装置」は、本願発明１の「半導体装置」に相当する。
　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
（一致点）
「第１導電型の第１の半導体層と、
　前記第１の半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
　前記第１の半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
　前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
　前記第１および第３の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第１の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチと、
　前記ゲートトレンチの底部に接するように設けられた第２導電型の電界緩和領域と、
　前記第１および第２の半導体領域の上方にコンタクト開口部を有する層間絶縁膜と、
　前記ゲートトレンチの延在方向に平行な第１の方向とは垂直な第２の方向における少なくとも一方のトレンチ側壁に接するように前記第１の半導体層内に前記第１の方向に隣接して複数設けられ、前記電界緩和領域と前記第３の半導体領域とを電気的に接続する接続層と、
　前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第１の主電極と、
　前記第１の半導体層の前記第１の主電極が設けられた側とは反対の主面側に設けられた第２の主電極と、を備え、
　前記接続層は、前記第１の方向に沿って互いに離隔して複数設けられる、半導体装置。」
（相違点）
（相違点１）本願発明１では、「接続層」の「前記第１の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」するのに対し、引用発明では、そのような特定はなされていない点。
（相違点２）本願発明１では、「前記第１の半導体層は０度より大きいオフ角を有し、前記第１の方向は、オフ方向に平行な方向であ」るのに対し、引用発明では、そのような特定はなされていない点。
（２）相違点についての判断
　上記相違点１について検討する。
ア　引用文献１の段落【００４０】には、「本実施形態では、各ｐ型ディープ層１０を同じサイズとし、ｘ方向において等間隔に配置されていると共に、ｙ方向において等間隔に配置されている。例えば、ｐ型ディープ層１０は、ｘ方向の寸法が２．０μｍ、ｙ方向の寸法が１．５μｍとされ、ｐ型ディープ層１０同士の間隔は、ｘ方向の間隔が２．０μｍ、ｙ方向の間隔が２．５μｍとされている。」と記載されているように、引用発明の「ｐ型ディープ層１０」の「ｙ方向」における配設間隔は、２．５μｍである。これに対して、引用文献１の段落【００４０】及び【図３】から、「トレンチ６」の配設間隔は、「ｐ型ディープ層１０」の「ｘ方向の間隔」＋「ｘ方向の寸法」＋「ｘ方向の間隔」、つまり６．０μｍであることから、引用発明において、「ｐ型ディープ層１０」の「ｙ方向」における配設間隔は、「トレンチ６」の配設間隔よりも小さく設定されている。
　また、引用文献１の第３実施形態（段落【００７４】−【００７８】）では、「ｐ型ディープ層１０をトレンチ６と対応する場所にのみ配置」し、「トレンチ６の長手方向に対する垂直方向において、ｐ型ディープ層１０の間隔が離れること」が記載されているものの、「トレンチ６と対応する場所」において、「ｙ方向」における配設間隔を広げることは記載されていない。そして、「トレンチ６の底部での電界集中を緩和することが可能」（段落【００４６】）となるために、「ｐ型ディープ層１０」は必要なものであることから、「ｐ型ディープ層１０」を少なくすること、つまり配置間隔を広げることは、引用発明において、設計的事項とはいえない。
イ　引用文献６には、上記のとおり、低濃度領域２５のＸ方向の配設間隔は、トレンチ５Ｓの配設間隔より大きく設定されていることが記載されているものの、当該配設間隔に設定する目的等は示されておらず、低濃度領域２５は、ラッチアップの発生を防止するために設けられるものであることから、引用発明において、引用文献６に記載された技術を適用する動機付けはないというべきである。
　また、引用文献２−５には、上記のとおり、本願発明１の「接続層」の「前記第１の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」することに対応する技術は記載されていない。
ウ　したがって、上記相違点２について判断するまでもなく、本願発明１は、当業者であっても引用発明、引用文献２−６に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
２．本願発明２−１９について
　本願発明２−１９も、本願発明１の「接続層」の「前記第１の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２−６に記載された技術的事項に基づいて容易に発明できたものとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は、請求項１−７、９−１１、１４−１９について上記引用文献１−５に基づいて、当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。しかしながら、令和２年５月２８日付け手続補正により補正された請求項１は、「接続層」の「前記第１の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」するという事項を有するものとなっており、上記のとおり、本願発明１−１９は、上記引用文献１に記載された発明及び上記引用文献２−６に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。
第６　当審拒絶理由について
１．特許法第３６条第６項第２号について
（１）当審では、請求項１９が請求項１９自身を引用しているため、発明の範囲が不明確であるとの拒絶の理由を通知しているが、令和２年５月２８日付けの補正において、「請求項１から請求項
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第７　むすび
　以上のとおり、本願発明１−１９は、当業者が引用発明及び引用文献２−６に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。