【事件の表示】
　特願２０１７−５０００１９「バッチパッケージング低ピンカウント埋め込み半導体チップの構造及び方法」拒絶査定不服審判事件〔平成２８年　１月　７日国際公開，ＷＯ２０１６／００４２３８，平成２９年　９月　７日国内公表，特表２０１７−５２６１６８，請求項の数（１２）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯 
　本願は，２０１５年（平成２７年）７月１日（パリ条約による優先権主張　２０１４年７月１日　米国）を国際出願日とする出願であって，その手続の経緯の概要は，以下のとおりである。 
　平成２９年　１月　４日　　：国内書面
　平成３０年１２月１２日付け：拒絶理由通知
　令和　１年　５月２０日　　：意見書
　令和　１年　５月２０日　　：手続補正書
　令和　１年　７月　５日付け：拒絶査定（以下「原査定」という。）
　令和　１年１１月１０日　　：審判請求
　令和　１年１１月１０日　　：手続補正書
　令和　２年　８月２６日付け：拒絶理由通知（最後）
　令和　２年　９月　３日　　：意見書
　令和　２年　９月　３日　　：手続補正書
　令和　２年　９月１７日　　：手続補正書（以下この手続補正書による手続補正を「本件補正」という。）
第２　原査定の概要
　原査定の概要は次のとおりである。
１（進歩性）本願請求項１−１２に係る発明は，本願出願前に頒布された以下の引用文献１−５に基づいて，本願出願前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
引用文献等一覧
１．米国特許出願公開第２０１１／００３７１６５号明細書
２．米国特許出願公開第２００２／００５５２５５号明細書
３．米国特許出願公開第２０１１／０２９１２４９号明細書
４．特開２００１−１４４２１７号公報
５．米国特許第４４６３０５９号明細書
第３　当審拒絶理由の概要
　令和　２年　８月２６日付け拒絶理由通知（最後）（以下「当審拒絶理由」という。）の概要は次のとおりである。
１（明確性要件）この出願は，特許請求の範囲の請求項１ないし１２の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない。
第４　本願発明
１　本願請求項１−１２に係る発明（以下，それぞれ「本願発明１」−「本願発明１２」という。）は，令和２年９月１７日付けの手続補正書で補正された特許請求の範囲の請求項１−１２に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。（下線は補正箇所である。）
「【請求項１】
　半導体デバイスを製造する方法であって，
　キャリアを提供することであって，前記キャリアが，絶縁性プレートの堅い基板と，第１の接着剤層とコアベースフィルムと第２の接着剤層とを有するテープとを含み，前記第２の接着剤層が前記基板に取り付けられる，前記キャリアを提供することと，
　前記第１の接着剤層上に半導体チップのセットを取り付けることであって，前記半導体チップのセットが，分離されておらず，前記半導体チップのセットの２つの隣接する半導体チップの間に物理的な接触を含み，前記半導体チップのセットが側壁を備えた矩形を形成し，前記半導体チップのセットの端子が前記第１の接着剤層から離れて面する金属バンプを有する，前記半導体チップのセットを取り付けることと，
　前記金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネートすることであって，前記絶縁性材料が前記側壁を囲むフレームを形成する，前記ラミネートすることと，
　前記金属バンプの一部分が露出されるまで前記絶縁性材料をグラインドすることと，
　前記基板と前記半導体チップのセットとをプラズマ洗浄して冷却することと，
　少なくとも１つの金属の層を前記露出された金属バンプと前記絶縁性材料との上にスパッタすることと，
　前記第１の接着剤層を解放するために温度を上げることにより前記
キャリア
　個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって，各個別のデバイスが，露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する，前記ダイシングすることと，
　を含む，方法。」
２　本願発明２−１２は，本願発明１を減縮した発明である。
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載
　原査定の拒絶の理由に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）（日本語訳は，当審で作成した。）
「[0001] 
The present invention relates in general to semiconductor devices and, more particularly, to a semiconductor device and method of mounting a semiconductor die to a heat spreader on a temporary carrier and forming polymer layers and conductive layers over the die
（日本語訳：[０００１] 
本発明は一般的な半導体デバイスに関し，より詳細には，半導体デバイスならびに半導体ダイを仮キャリア上のヒートスプレッダに実装する方法およびポリマー層と導電層とをダイの上に形成する方法に関する
「[0033] FIGS. 3a-3k illustrate, in relation to FIGS. 1 and a-2c, a process of mounting semiconductor die to a heat spreader on a temporary carrier and forming polymer layers and conductive layers over the die. In FIG. 3a, semiconductor wafer 120 contains a plurality of semiconductor die 122 separated by saw street 124. Each semiconductor die 122 contains analog or digital circuits implemented as active devices, passive devices, conductive layers, and dielectric layers formed within the die and electrically interconnected according to the electrical design and function of the die. For example, the circuit may include one or more transistors, diodes, and other circuit elements formed within the active surface of the die to implement analog circuits or digital circuits, such as digital signal processor (DSP), ASIC, memory, or other signal processing circuit. Semiconductor die 122 may also contain IPD, such as inductors, capacitors, and resistors, for RF signal processing. A typical RF system requires multiple IPDs in one or more semiconductor packages to perform the necessary electrical functions.
[0034] 
In FIG. 3b, a wafer-form substrate or carrier 130 contains temporary or sacrificial base material such as silicon, polymer, polymer composite, metal, ceramic, glass, glass epoxy, beryllium oxide, or other suitable low-cost, rigid material or bulk semiconductor material for structural support. In one embodiment, carrier 130 is 20.3 centimeters (cm) in diameter. Adhesive tape 132 is formed on carrier 130, as shown in FIG. 3c. An array of conductive heat spreaders 134 is disposed on adhesive tape 132, as shown in FIGS. 3b and 3d. Heat spreaders 134 can be Al, Cu, or another material with high thermal conductivity to provide heat dissipation. Semiconductor die 122 are singulated from wafer 120 and picked and placed onto heat spreader 134 with back surface 135 of the die oriented toward heat spreader 134 and contact pads 138 and active surface 140 of the die oriented away from carrier 130. An optional die attach adhesive or thermal interface layer (TIM) 136 holds semiconductor die 122 in place during the re-array of the die onto heat spreaders 134
[0035] 
In FIG. 3e, an insulating layer 142 is formed over semiconductor die 122 and heat spreader 134. The insulating layer 142 can be one or more layers of polyimide, BCB, PBO, polynorbornene, epoxy resin with filler, epoxy acrylate with filler, or other polymer material. The insulating layer 142 is formed using printing, spin coating, or spray coating. The insulating layer 142 eliminates the need for a molding process. The insulating layer 142 is planarized to expose contact pads 138. In FIG. 3f, a plurality of vias 144 are drilled or etched into insulating layer 142. Vias 144 extend down to heat spreader 134
[0036] 
In FIG. 3g, an electrically conductive layer 146 is formed over insulating layer 142 and into vias 144 using a patterning and metal deposition process such as PVD, CVD, sputtering, electrolytic plating, or electroless plating process. Conductive layer 146 can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. One portion of conductive layer 146 is electrically connected to contact pads 138 of semiconductor die 122; another portion of conductive layer 146 is thermally connected to heat spreader 134. Other portions of conductive layer 146 can be electrically common or electrically isolated depending on the design and function of the semiconductor device
[0037] 
In FIG. 3h, an insulating layer 148 is formed over insulating layer 142 and conductive layer 146. The insulating layer 148 can be one or more layers of polyimide, BCB, PBO, polynorbornene, epoxy resin with filler, epoxy acrylate with filler, or other polymer material. The insulating layer 148 is formed using printing, spin coating, or spray coating. In FIG. 3i, a portion of insulating layer 148 is removed by drilling or etch development process to form vias 150 down to conductive layer 146
[0038] 
In FIG. 3j, an electrically conductive layer 152 is formed over insulating layer 148 and into vias 150 using a patterning and metal deposition process such as PVD, CVD, sputtering, electrolytic plating, or electroless plating process. Conductive layer 152 can be one or more layers of Al, Cu, Sn, Ni, Au, Ag, or other suitable electrically conductive material. One portion of conductive layer 152 is electrically connected to conductive layer 146. Other portions of conductive layer 152 can be electrically common or electrically isolated depending on the design and function of the semiconductor device. Conductive layers 146 and 152 use redistribution to transfer signals from a peripheral layout to an area array
[0039] 
In FIG. 3k, a solder masking layer 154 is formed over conductive layer 152 and insulating layer 148 with openings to expose conductive layer 152 for next level interconnect
[0040] 
An electrically conductive bump material is deposited over conductive layer 152 using an evaporation, electrolytic plating, electroless plating, ball drop, or screen printing process. The bump material can be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder, and combinations thereof, with an optional flux solution. For example, the bump material can be eutectic Sn/Pb, high-lead solder, or lead-free solder. The bump material is bonded to conductive layer 152 using a suitable attachment or bonding process. In one embodiment, the bump material is reflowed by heating the material above its melting point to form spherical balls or bumps 156. In some applications, bumps 156 are reflowed a second time to improve electrical contact to conductive layer 152. The bumps can also be compression bonded to conductive layer 152. Bumps 156 represent one type of interconnect structure that can be formed over conductive layer 152. The interconnect structure can also use bond wires, stud bump, micro bump, or other electrical interconnect
[0041] 
Carrier 130 and adhesive tape 132 are removed by mechanical peel-off, CMP, mechanical grinding, thermal bake, laser scanning, or wet stripping. Semiconductor die 122 are singulated into individual units using a saw blade or laser cutting tool
[0042] FIG. 4 shows WLCSP 160 with back surface 135 of semiconductor die 122 directly mounted to heat spreader 134. Heat spreader 134 dissipates heat generated by semiconductor die 122. Heat spreader 134 also blocks or absorbs electromagnetic interference (EMI), radio frequency interference (RFI), and other inter-device interference. Heat spreader 134 is grounded through conductive layers 146 and 152 to bumps 156. Polymer layers 142 and 148, as formed around and over semiconductor die 122, eliminate the need for a molding process. Conductive layers 146 and 152 provide a short signal path from contact pads 138 to bumps 156 for a higher operating speed and good electrical performance for semiconductor die 122.」
（日本語訳：【００３３】
図３ａ〜３ｋは，図１およびａ〜２ｃに関連して，仮キャリア上のヒートスプレッダに半導体ダイを実装するプロセスと，ダイの上にポリマー層と導電層とを形成するプロセスとを示す
【００３４】
図３ｂにおいて，ウェハ形状基板またはキャリア１３０は，シリコン，ポリマー，ポリマー複合材料，金属，セラミック，ガラス，ガラスエポキシ，酸化ベリリウム，または他の適切な構造サポート向けの安価で硬質の材料もしくはバルク半導体材料等の一時的または犠牲ベース材料を含む。一実施形態によると，キャリア１３０は２０，３センチメートル（ｃｍ）の直径を有する。図３ｃに示すように，接着性テープ１３２はキャリア１３０上に形成される。図３ｂおよび３ｄに示すように，導電性ヒートスプレッダ１３４のアレイが，接着性テープ１３２上に配置される。ヒートスプレッダ１３４は，Ａｌ，Ｃｕ，または，熱放散を提供する他の高熱伝導性材料であってよい。半導体ダイ１２２はウェハからダイシングされ，ダイの裏面１３５がヒートスプレッダ１３４と導電パッド１３８とに方向づけされ，ダイのアクティブ表面１４０がキャリア１３０にヒートスプレッダ１３４上にピック＆プレースされる。任意のダイアタッチ接着またはサーマルインターフェース層（ＴＩＭ）１３６によって，ヒートスプレッダ１３４上でのダイのリアレイの間，半導体ダイ１２２を所定の場所に保持する
【００３５】
図３ｅにおいて，絶縁層１４２は，半導体ダイ１２２とヒートスプレッダ１３４との上に形成される。絶縁層１４２は，ポリイミド，ＢＣＢ，ＰＢＯ，ポリノルボルネン，充填剤を含むエポキシ樹脂，充填剤を含むエポキシアクリレート，または他のポリマー材料から成る一以上の層でもよい。絶縁層１４２は，印刷，スピンコーティング，またはスプレーコーティングを使って形成される。絶縁層１４２は，モールディングプロセスを不要とする。絶縁層１４２は，導電パッド１３８を露出するように平坦化される。図３ｆにおいて，複数のビア１４４がドリルまたはエッチングによって絶縁層１４２に設けられる。ビア１４４は，ヒートスプレッダ１３４まで下方に伸びる
【００３６】
図３ｇにおいて，導電層１４６は，ＰＶＤ，ＣＶＤ，スパッタリング，電解めっき，または無電解めっきプロセス等の金属堆積プロセスを使ったパターニングによって，絶縁層１４２上およびビア１４４内部に形成さる。導電層１４６は，Ａｌ，Ｃｕ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，または他の適切な導電材料から成る一以上の層であってよい。導電層１４６の一部位は半導体ダイ１２２の導電パッド１３８に電気的に接続され，導電層１４６の他部位はヒートスプレッダ１３４に熱的に接続される。導電層１４６の他の部位は，半導体デバイスの設計および機能に応じて，電気的に共通または絶縁され得る
【００３７】
図３ｈにおいて，絶縁層１４８は絶縁層１４２および導電層１４６の上に形成される。絶縁層１４８は，ポリイミド，ＢＣＢ，ＰＢＯ，ポリノルボルネン，充填剤を含むエポキシ樹脂，充填剤を含むエポキシアクリレート，または他のポリマー材料から成る一以上の層であってよい。絶縁層１４８は印刷，スピンコーティング，またはスプレーコーティングを使用して形成される。図３ｉにおいて，絶縁層１４８の一部がドリル加工または他のエッチング現像プロセスによって取り除かれ，ビア１５０を導電層１４６まで下方に形成する
【００３８】
図３ｊにおいて，ＰＶＤ，ＣＶＤ，スパッタリング，電解めっき，または無電解めっきプロセス等のパターニングおよび金属堆積プロセスによって，導電層１５２は絶縁層１４８上およびビア１５０内部に形成される。導電層１５２は，Ａｌ，Ｃｕ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，または他の適切な導電材料から成る一以上の層であってよい。導電層１５２の一部位は導電層１４６電気的に接続される。導電層１５２の他の部位は，半導体デバイスの設計および機能に応じて，電気的に共通または絶縁され得る。導電層１４６および１５２は，信号を周辺レイアウトからエリアアレイに伝送するのに，再分配を使用する。
【００３９】図３ｋにおいて，はんだマスク層１５４が，導電層１５２と絶縁層１４８との上に，次レベルの相互接続のための導電層１５２を露出させる開口部とともに形成される
【００４０】
導電性バンプ材料は，蒸着，電解めっき，無電解めっき，落錘加工，またはスクリーン印刷プロセスを使って導電層１５２上に堆積される。バンプ材料はＡｌ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，Ｐｂ，Ｂｉ，Ｃｕ，めっき，およびこれらの組み合わせであってよく，任意でフラックス液を有する。例えば，バンプ材料は，共晶Ｓｎ／Ｐｂ，高鉛はんだ，または無鉛はんだであってよい。バンプ材料は適切なアタッチまたは接合プロセスを使って，導電層１５２に接合される。一実施形態によると，バンプ材料は，その融点より高い温度で材料を加熱することでリフローし，球体またはバンプ１５６を形成する。いくつかの歴用例において，バンプ１５６は２度リフローされ，導電層１５２との電気的接続を改善する。バンプはまた，導電層１５２に圧力接合されてもよい。バンプ１５６は，導電層１５２上に形成されたインターコネクト構造の一つのタイプを例示する。インターコネクト構造はまた，接合ワイヤ，スタッブバンプ ，マイクロバンプ，または他の電気的インターコネクトに使用できる
【００４１】
キャリア１３０および接着性テープ１３２は，機械的剥離，ＣＭＰ，機械的研磨，熱ベーキング，レーザースキャン，または湿式剥離によって取り除かれる。半導体ダイ１２２は，ソーブレードまたはレーザー切削機を使って，個々のユニットにダイシングされる
【００４２】図４は，半導体ダイ１２２の裏面１３５がヒートスプレッダ１３４に直接実装されたＷＬＣＳＰ１６０を示す。ヒートスプレッダ１３４は，半導体ダイ１２２から発生した熱を放散する。ヒートスプレッダ１３４はまた，電磁干渉（ＥＭＩ），無線周波数干渉（ＲＦＩ），および他のデバイス間干渉を阻止または吸収する。ヒートスプレッダ１３４は，導電層１４６および１５２を介してバンプ１５６に接地される。ポリマー層１４２および１４８は，半導体ダイ１２２の周辺および上方に形成されているため，モールディングプロセスが不要となる。導電層１４６および１５２は，導電パッド１３８からバンプ１５６まで，短い信号経路を提供することで，半導体ダイ１２２のより速い動作速度および良好な電気特性を提供する。）
「
」
「
」
「
」
「
」
（２）上記（１）から，引用文献１には，次の発明（以下「引用発明」という。）が記載されていると認められる。
「キャリア１３０上のヒートスプレッダ１３４に半導体ダイ１２２を実装し，半導体ダイ１２２の上に絶縁層１４２，１４８と導電層１４６，１５２とを形成するプロセスであって，
　キャリア１３０はシリコン，ポリマー，ポリマー複合材料，金属，セラミック，ガラス，ガラスエポキシ，酸化ベリリウム，または他の適切な構造サポート向けの安価で硬質の材料もしくはバルク半導体材料等の一時的または犠牲ベース材料を含み，
　接着性テープ１３２はキャリア１３０上に形成され，導電性ヒートスプレッダ１３４のアレイが，接着性テープ１３２上に配置され，半導体ダイ１２２はウェハからダイシングされ，半導体ダイ１２２の裏面１３５がヒートスプレッダ１３４と導電パッド１３８とに方向づけされ，半導体ダイ１２２のアクティブ表面１４０がヒートスプレッダ１３４上にピック＆プレースされ，
　絶縁層１４２は，半導体ダイ１２２とヒートスプレッダ１３４との上に形成され，絶縁層１４２は，ポリイミド，ＢＣＢ，ＰＢＯ，ポリノルボルネン，充填剤を含むエポキシ樹脂，充填剤を含むエポキシアクリレート，または他のポリマー材料から成る一以上の層でもよく，絶縁層１４２は，印刷，スピンコーティング，またはスプレーコーティングを使って形成され，絶縁層１４２は，モールディングプロセスを不要とし，絶縁層１４２は，導電パッド１３８を露出するように平坦化され，複数のビア１４４がドリルまたはエッチングによって絶縁層１４２に設けられ，ビア１４４は，ヒートスプレッダ１３４まで下方に伸び，
　導電層１４６は，ＰＶＤ，ＣＶＤ，スパッタリング，電解めっき，または無電解めっきプロセス等の金属堆積プロセスを使ったパターニングによって，絶縁層１４２上およびビア１４４内部に形成され，導電層１４６は，Ａｌ，Ｃｕ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，または他の適切な導電材料から成る一以上の層であってよく，導電層１４６の一部位は半導体ダイ１２２の導電パッド１３８に電気的に接続され，導電層１４６の他部位はヒートスプレッダ１３４に熱的に接続され，
　絶縁層１４８は絶縁層１４２および導電層１４６の上に形成され，絶縁層１４８は，ポリイミド，ＢＣＢ，ＰＢＯ，ポリノルボルネン，充填剤を含むエポキシ樹脂，充填剤を含むエポキシアクリレート，または他のポリマー材料から成る一以上の層であってよく，絶縁層１４８は印刷，スピンコーティング，またはスプレーコーティングを使用して形成され，絶縁層１４８の一部がドリル加工または他のエッチング現像プロセスによって取り除かれ，ビア１５０を導電層１４６まで下方に形成され，
　ＰＶＤ，ＣＶＤ，スパッタリング，電解めっき，または無電解めっきプロセス等のパターニングおよび金属堆積プロセスによって，導電層１５２は絶縁層１４８上およびビア１５０内部に形成され，導電層１５２は，Ａｌ，Ｃｕ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，または他の適切な導電材料から成る一以上の層であってよく，導電層１５２の一部位は導電層１４６電気的に接続され，導電層１５２の他の部位は，半導体デバイスの設計および機能に応じて，電気的に共通または絶縁され，
　はんだマスク層１５４が，導電層１５２と絶縁層１４８との上に，次レベルの相互接続のための導電層１５２を露出させる開口部とともに形成され，
　導電性バンプ１５６は，蒸着，電解めっき，無電解めっき，落錘加工，またはスクリーン印刷プロセスを使って導電層１５２上に堆積され，バンプ材料はＡｌ，Ｓｎ，Ｎｉ，Ａｕ，Ａｇ，Ｐｂ，Ｂｉ，Ｃｕ，めっき，およびこれらの組み合わせであってよく，任意でフラックス液を有し，
　キャリア１３０および接着性テープ１３２は，機械的剥離，ＣＭＰ，機械的研磨，熱ベーキング，レーザースキャン，または湿式剥離によって取り除かれる，
　プロセス。」
２　引用文献２について
（１）引用文献２の記載
　原査定の拒絶の理由に引用された引用文献２には，図面とともに次の事項が記載されている。
「[0014] 
In view of enhancing the cleanness of the surface of the underlying conductive region, the electrode forming step preferably includes a step of performing plasma-cleaning on the surface of the underlying conductive region by exposing the underlying conductive region to a plasma atmosphere in advance.
[0015] In this case, the wettability of the underlying conductive region is enhanced and, even if the temperature of the underlying conductive region is comparatively low, a sufficient alloy layer is formed between the solder and the underlying conductive region, so that the joining strength between the two is further improved.
[0016] Furthermore, if the cleanness of the surface of the underlying conductive region is not so high and the wettability is comparatively low, the electrode forming step preferably includes a step of setting the temperature of the underlying conductive region to be at least 150℃.
[0017] In this case, even if the wettability of the underlying conductive region is low, a sufficient alloy layer is formed between the solder and the underlying conductive region, so that the joining strength between the two can be enhanced.
[0018] 
Further, the electrode forming step preferably includes a step of performing rapid cooling and solidification on the underlying conductive region and the solder after adhesion of the molten solder onto the underlying conductive region.
[0019] In this case, by rapid cooling and solidification, crystal grains of the molten solder and the alloy layer formed between the solder and the underlying conductive region become dense, so that the joining strength between the two can be further enhanced.」
（日本語訳：【００１４】
下地導電領域の表面の清浄度を高める観点から，電極形成工程は，プラズマ雰囲気に下地導電領域を露出させ，あらかじめ下地導電領域の表面をプラズマクリーニングする工程を含むことが好ましい
【００１５】この場合には，下地導電領域の濡れ性が高められ下地導電領域の温度が比較的低い状態でも，はんだと下地導電領域との間に形成される十分な合金層２との接合強度がさらに向上する。
【００１６】また，下地導電領域の表面の清浄度があまり高くなく，濡れ性が比較的低い場合には，電極形成工程は，下地導電領域の温度を１５０℃以上に設定する工程を含む。
【００１７】この場合には，下地導電領域の濡れ性が低い場合であっても，はんだと下地導電領域との間に形成される十分な合金層２との接合強度を高めることができる。
【００１８】
また，電極形成工程は，下地導電領域に溶融したはんだを付着させた後，下地導電領域とはんだ上での急速な冷却および凝固を実行するステップを含む
【００１９】この場合，急冷凝固により，溶融した半田の結晶粒とはんだと下地導電領域との間に形成される合金層が緻密になって，合金層２との間の接合強度をさらに高めることができる。）
（２）上記記載から，引用文献２には，次の技術的事項が記載されているものと認められる。
ア　電極形成工程として，下地導電領域の表面をプラズマクリーニングすることと，下地導電領域とはんだ上で，急速な冷却および凝固を実行すること。
３　引用文献３について
（１）引用文献３の記載
　原査定の拒絶の理由に引用された引用文献３には，図面とともに次の事項が記載されている。
「[0040] 
In FIG. 3e, an encapsulant or molding compound 140 is deposited over leadframe 120 and semiconductor die 130 using a paste printing, compressive molding, transfer molding, liquid encapsulant molding, vacuum lamination, spin coating, or other suitable applicator
[0041] In FIG. 3f, a plurality of vias 142 is formed through encapsulant 140 using an etching process to expose extended bodies 126 and contact pads 134. Vias 142 can also be formed by mechanical drilling or laser ablation.」
（日本語訳：【００４０】
図３ｅでは，封止材又は成形化合物１４０は，ペースト印刷，圧縮成形，トランスファー成形，液状封止材成形，真空積層，スピンコーティング，又は他の適切な塗布手段を使用してリードフレーム１２０及び半導体ダイ１３０の上方に堆積される
【００４１】図３ｆでは，複数のビア１４２は，延長された本体１２６及び接触パッド１３４を露出させるために，エッチング工程を使用して封止材１４０を介して形成される。ビア１４２は機械掘削又はレーザアブレーションによっても形成できる。）
（２）上記記載から，引用文献３には，次の技術的事項が記載されているものと認められる。
ア　真空積層を使用して，封止材をリードフレーム１２０及び半導体ダイ１３０の上方に堆積すること。
４　引用文献４について
（１）引用文献４の記載
　原査定の拒絶の理由に引用された引用文献４には，図面とともに次の事項が記載されている。
「【００８５】なお，絶縁層１１０及び第２の絶縁層１２０は，特性が異なるようにしてもよい。例えば，
外部端子６０に近い絶縁層１１０の熱膨張係数を，半導体チップ１０に近い第２の絶縁層１２０の熱膨張係数よりも大きくしてもよい。こうすることで，半導体チップ１０に近い第２の絶縁層１２０は，半導体チップの熱膨張係数に近づき，回路基板（マザーボード）に近い絶縁層１１０は，回路基板の熱膨張係数に近づくので，応力を効果的に吸収することができる
「【図７】
」
（２）上記記載から，引用文献４には，次の技術的事項が記載されているものと認められる。
ア　外部端子６０に近い絶縁層１１０の熱膨張係数を，半導体チップ１０に近い第２の絶縁層１２０の熱膨張係数よりも大きくすることで，応力を効果的に吸収することができること。
５　引用文献５について
（１）引用文献５の記載
　原査定の拒絶の理由に引用された引用文献５には，図面とともに次の事項が記載されている。
「
FIG. 1 shows a sectional view of a substrate employed for supporting an LSI chip. A substrate material 10 composed of glass, polyimide or a ceramic is coated with a thin adhesion layer 11 about 80 nm thick which is composed of a material such as Cr, Ti, or other group IVB, VB, or VIB metals selected from Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, and W. The next layer 12 is about 7,000 nm (within a range of about 5,000 nm to 10,000 nm) of a conductor metal such as Cu which in turn is coated with a thin layer 13 of a metal such as Cr, Ti, etc. from the group of metals listed above.
（日本語訳：
図１は，ＬＳＩチップを支持するために採用された基板の断面図である。ガラス，ポリイミドまたはセラミックから構成される基板材料１０は，Ｃｒ，Ｔｉ，または，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷから選択される他のＩＶＢ族，ＶＢ族，またはＶＩＢ族の金属，などの材料から構成される，厚さ約８０ｎｍの薄い接着層１１でコーティングされている。次の層１２は，約７，０００ｎｍ（約５，０００ｎｍ−１０，０００ｎｍの範囲内）のＣｕ等の導体金属層であり，これが，上記金属の群からのＣｒ，Ｔｉなどの金属の薄い層１３でコーティングされている
「Fig. 1
」
（２）上記記載から，引用文献５には，次の技術的事項が記載されているものと認められる。
ア　ガラス，ポリイミドまたはセラミックから構成される基板材料１０の上に，Ｃｒ，Ｔｉ，または，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷから選択される他のＩＶＢ族，ＶＢ族，またはＶＩＢ族の金属などの材料からなる接着層１１を形成し，その上にＣｕ等からなる導体金属層１２を形成すること。
第６　対比・判断
１　本願発明１について
（１）　対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア　引用発明の「キャリア１３０」は，絶縁体である「ガラス」から構成されているから，本願発明１の「絶縁性プレートの堅い基板」に相当する。
イ　引用発明の「接着性テープ１３２」は「キャリア１３０上に形成され」るから，本願発明１の「テープ」と後記相違点１で相違するものの，「基板に取り付けられる」点で一致する。
ウ　引用発明の「接着性テープ１３２」と「キャリア１３０」とを形成することは，本願発明１と後記相違点１で相違するものの，「テープ」と「基板」からなる「キャリア」を提供する点で一致する。
エ　引用発明の「半導体ダイ１２２」が，「ヒートスプレッダ１３４上にピック＆プレースされ」，「ヒートスプレッダ１３４」が，「接着性テープ１３２上に配置され」ることは，本願発明１と，後記相違点２で相違するものの，「半導体チップ」を「テープ」の上方に取り付ける点で一致する。
オ　引用発明の「半導体ダイ１２２の導電パッド１３８」は，「接着性テープ１３２」から離れているから，本願発明１の「半導体チップ」の「テープから離れて面する金属バンプ」に相当する。
カ　引用発明は，「半導体ダイ１２２」の上に「絶縁層１４２」を形成し，「導電パッド１３８を露出するように平坦化され」るから，絶縁層１４２によって導電パッド１３８及び半導体ダイ１２２の側壁を含む全体を覆った後に，絶縁層１４２を平坦化することで導電パッド１３８を露出させるものと理解できる。よって，引用発明において，「半導体ダイ１２２」の上に「絶縁層１４２」を形成し，「導電パッド１３８を露出するように平坦化され」ることは，本願発明１の「金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネート」し，「絶縁性材料が前記側壁を囲むフレームを形成」し，「前記金属バンプの一部分が露出されるまで」「グラインド」することに相当する。
キ　引用発明の「スパッタリング」を使ったパターニングによって，「絶縁層１４２」上に「導電層１４６」が形成されることと，「絶縁層１４２」から「導電パッド１３８」が露出されることに照らすと，引用発明の「スパッタリング」は，本願発明１の「少なくとも１つの金属の層を露出された金属バンプと前記絶縁性材料との上にスパッタする」ことに相当する。
ク　引用発明の「キャリア１３０および接着性テープ１３２」を，「熱ベーキング」によって取り除くことは，本願発明１と，「テープ」を「解放するために温度を上げることによりキャリアを取り除く」点で一致する。
ケ　引用発明の「キャリア１３０上のヒートスプレッダ１３４に半導体ダイ１２２を実装し，半導体ダイ１２２の上に絶縁層１４２，１４８と導電層１４６，１５２とを形成するプロセス」は，半導体ダイ１２２，絶縁層１４２，１４８，導電層１４６，１５２からなる半導体デバイスの製造の方法であるから，本願発明１の「半導体デバイスを製造する方法」に相当する。
　したがって，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
＜一致点＞
「半導体デバイスを製造する方法であって，
　キャリアを提供することであって，前記キャリアが，絶縁性プレートの堅い基板とテープとを含み，前記テープは前記基板に取り付けられる，前記キャリアを提供することと，
　前記テープの上方に半導体チップのセットを取り付けることであって，前記半導体チップのセットの端子が前記テープから離れて面する金属バンプを有する，前記半導体チップのセットを取り付けることと，
　前記金属バンプを覆うために絶縁性材料を用いて前記半導体チップのセットをラミネートすることであって，前記絶縁性材料が前記側壁を囲むフレームを形成する，前記ラミネートすることと，
　前記金属バンプの一部分が露出されるまで前記絶縁性材料をグラインドすることと，
　少なくとも１つの金属の層を前記露出された金属バンプと前記絶縁性材料との上にスパッタすることと，
　前記テープを解放するために温度を上げることにより前記キャリアを取り除くことと，
　を含む，方法。」
＜相違点＞
（相違点１）
　キャリアを提供することについて，本願発明１は「第１の接着剤層とコアベースフィルムと第２の接着剤層とを有するテープとを含み，前記第２の接着剤層が前記基板に取り付けられる」のに対して，引用発明はその点について特定していない点。
（相違点２）
　半導体チップのセットを取り付けることについて，本願発明１は「前記第１の接着剤層上に半導体チップのセットを取り付けることであって」，「前記半導体チップのセットが，分離されておらず，前記半導体チップのセットの２つの隣接する半導体チップの間に物理的な接触を含み，前記半導体チップのセットが側壁を備えた矩形を形成」するのに対して，引用発明はその点について特定していない点。
（相違点３）
　本願発明１は「前記基板と前記半導体チップのセットとをプラズマ洗浄して冷却する」のに対して，引用発明はその点について特定していない点。
（相違点４）
　半導体チップのセットをダイシングすることについて，本願発明１は「個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって，各個別のデバイスが，露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する，前記ダイシングすること」であるのに対して，引用発明はその点について特定していない点。
（２）相違点についての判断
　事案に鑑み，まず，上記相違点４について検討する。
　本願発明１の「個別のデバイスを形成するために前記半導体チップのセットをダイシングすることであって，各個別のデバイスが，露出された絶縁性材料を備える側壁と露出された半導体チップを備える側壁とを有する，前記ダイシングすること」は，引用文献２−５には記載も示唆もされておらず，当該技術分野における周知技術であるとも認められない。
　そして，本願発明１は，このような構成を備えることにより，請求人が審判請求書で主張する，「熱的デバイス特性に優れている」という効果を含む本願明細書に記載された顕著な効果を奏するものと認められる。
（３）小括
　上記（１），（２）のとおりであるから，他の相違点については検討するまでもなく，本願発明１は，当業者であっても，引用発明に基づいて，当業者が容易に発明をすることができたものであるとはいえない。
２　本願発明２−１２について
　本願発明２−１２は，本願発明１の発明特定事項を全て含み，さらに限定したものであるから，本願発明１が，引用発明及び引用文献２−５に記載の技術に基づいて容易に発明をすることができたものとはいえないことから，本願発明２−１２も，引用発明及び引用文献２−５に記載の技術に基づいて容易に発明をすることができたものとはいえない。
第７　当審拒絶理由について
１　特許法第３６条第６項第２号（明確性）について
　当審では，当審拒絶理由においてこの出願は，特許請求の範囲の請求項１−１２の記載が，特許法第３６条第６項第２号に規定する要件を満たしていない旨の拒絶の理由を通知しているが，本件補正により，請求項１の誤記が補正された結果，この拒絶の理由は解消した。
第８　原査定についての判断
　原査定は，請求項１−１２について上記引用文献１−５に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，本件補正後の請求項１−１２はそれぞれ，上記第６の１（２），第６の２にて検討したように，引用文献１に記載された発明及び引用文献２−５に記載された技術的事項に基づいて，当業者が容易に発明できたものであるとはいえないものであるから，本願発明１−１２は，上記引用文献１−５に基づいて，当業者が容易に発明をすることができたものであったとは認められない。
　したがって，原査定を維持することはできない。
第９　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。