(57)【要約】  本発明の主たる課題は、ＭＯＳＦＥＴのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比が大きく、且、ＯＮ時の電流駆動能力も大きいAccumulation型ＭＯＳＦＥＴを提供することである。上記課題は、Accumulation型ＭＯＳＦＥＴにおいて、トンネル電子放出部と熱電子放出部とをソース領域部に設けることで解決される。
2014064737.tif 000002
【特許請求の範囲】
【請求項１】
トンネル電子放出部と熱電子放出部とをソース領域部に設けたことを特徴とするAccumulation型ＭＯＳＦＥＴ。
【請求項２】
前記トンネル電子放出部と前記熱電子放出部とで２層構造を構成している請求項１に記載のAccumulation型ＭＯＳＦＥＴ。
【請求項３】
トンネル電子放出部と熱電子放出部とをソース領域部に設けたAccumulation型ＭＯＳＦＥＴを、ＯＦＦ状態からＯＮ状態への遷移時にはトンネル電流によって駆動し、ＯＮ状態では熱電子電流によって駆動することを特徴とするAccumulation型ＭＯＳＦＥＴの駆動方法。
【請求項４】
ＯＦＦ状態からＯＮ状態に遷移するときのドレイン電流を一桁上昇させるために必要なゲート電圧が少なくとも室温で60mVより小さくなる領域が存在することを特徴とする請求項３に記載のMOSFETの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Accumulation型ＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
最近の半導体集積回路装置（以後、「ＬＳＩ装置」と記すこともある）は、微細化技術の進展に伴ってトランジスタなどの機能素子が膨大な個数（１０９〜１０１２個）で高密度に集積されているため、その消費電力は大きく、昨今の省エネ時代にはそぐわない状況になりつつある。【０００３】
ＬＳＩ装置の消費電力の低減には電源電圧の低減が必須であり、このことは、半導体分野に限らず半導体搭載製品分野において重要で且つその解決に急務を要する課題である。ＬＳＩ装置の電源電圧を低減させるには、その主要構成電子要素であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）の電源電圧を出来る限り小さくする必要がある。同時にＯＮ時の電流駆動能力を十分大きくすることも重要な課題である。そのためには、ＭＯＳＦＥＴのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比を大きくし、閾値電圧をできるだけ小さくする必要がある。【０００４】
電流駆動能力を大きくするには、所謂、Inversion Mode ＭＯＳＦＥＴ（以後、「Ｉ型ＭＯＳＦＥＴ」と記すこともある）より、Accumulation Mode ＭＯＳＦＥＴ（以後、「Ａ型ＭＯＳＦＥＴ」と記すこともある）の方が有効であるとされる（非特許文献１、２）。
しかし、非特許文献１、２に記載のＡ型ＭＯＳＦＥＴでは、熱電子放出によるキャリア移動であるためＳ値（ドレイン電流を一桁上げるためのゲート電圧）が６０mV/dec以上（室温）である。【０００５】
これに対して、トンネル電子放出を行う構造にして、４６mV/decのＳ値を実現した例がある（非特許文献３）。しかし、非特許文献３に記載の例では、Ｓ値は４６mV/decを実現しているが、ＯＮ時の電流駆動能力が通常の熱電子放出タイプに比べて桁違いに小さい。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Impact of Improved High-Performance Si(110)-Oriented Metal-Oxide-Semiconductor Field-Effect Transistors Using Accumulation-Mode Fully Depleted Silicon-on-Insulator Devices. W. Cheng et al., Jpn. J. Appl. Phys., vol.45, p.3110, 2006.
【非特許文献２】Performance Comparison of Ultrathin Fully Depleted Silicon-on-Insulator Inversion-, Intrinsic-, and Accumulation-Mode Metal-Oxide-Semiconductor Field-Effect Transistors. R. Kuroda et al., Jpn. J. Appl. Phys., vol.47, p.2668, Apr 2008.
【非特許文献３】Si Tunnel Transistors with a Novel Silicided Source and 46mV/dec Swing. J. Kanghoon et al., in 2010 Symposium on VLSI Technology, 201, p.121.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記点に鑑みなされたもので、その課題は、ＭＯＳＦＥＴのＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比が大きく、且、ＯＮ時の電流駆動能力も大きいAccumulation型ＭＯＳＦＥＴを提供することである。本発明の課題の別な側面は、スイッチング特性と電流駆動能力に優れたAccumulation型ＭＯＳＦＥＴを提供することである。
【課題を解決するための手段】
【０００８】
本発明の一つの側面は、トンネル電子放出部と熱電子放出部とをソース領域部に設けたことを特徴とするAccumulation型ＭＯＳＦＥＴにある（第一の発明）。【０００９】
本発明のもう一つの側面は、前記第一の発明に於いて、前記トンネル電子放出部と前記熱電子放出部とで２層構造を構成しているAccumulation型ＭＯＳＦＥＴにある（第二の発明）。【００１０】
本発明の更に別の側面は、ＯＦＦ状態からＯＮ状態への遷移時にはトンネル電流によって駆動し、ＯＮ状態では、熱電子電流によって駆動することを特徴とするAccumulation型ＭＯＳＦＥＴの駆動方法にある（第三の発明）。
【発明の効果】
【００１１】
本発明によれば、ＯＦＦ時（零Ｖ）とＯＮ時（電源電圧）におけるドレイン電流の比が大きく、且、ＯＮ時の電流駆動能力も大きいAccumulation型ＭＯＳＦＥＴ及びその駆動方法を提供することが出来る。更には、スイッチング特性と電流駆動能力に優れたAccumulation型ＭＯＳＦＥＴを提供することができる。【００１２】
本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
【図面の簡単な説明】
【００１３】
添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。【００１４】
【図１】図１は本発明の好適な実施態様例の一つのAccumulation型ＭＯＳＦＥＴの構造の主要部を説明するために模式的に示す模式的構造説明図である。
【図２】図２は、閾値電圧（スイッチング時）付近の電流経路を説明するための模式的説明図である。
【図３】図３は、ＯＮ状態（動作状態）での電流経路を説明するための模式的説明図である。
【発明を実施するための形態】
【００１５】
図１は、本発明の好適な実施態様例の一つのAccumulation型ＭＯＳＦＥＴの構造の主要部を説明するために模式的に示す模式的構造説明図である。
【００１６】
図１に示すＡ型ＭＯＳＦＥＴ１００は、ＳｉＯ２（酸化シリコン）等で構成されるＢＯＸ（Buried oxide）層１０１上にチャネル領域が形成されるn-シリコン（Ｓｉ）半導体領域（以後、単に「n-領域」と記すこともある）１０２、オーミックコンタクトを形成するための２つのn+シリコン（Ｓｉ）半導体領域（以後、単に「n+領域」と記すこともある）１０３−１、１０３−２、を備えている。
【００１７】
ＢＯＸ層１０１は、シリコン（Ｓｉ）半導体基板を用いて通常の半導体製造技術によって設けられる。その典型例としては、例えば、貼り合わせ法により作成されたＳＯＩ（Silicon on Insulator）基板が挙げられる。あらかじめ表面を酸化して形成した所定厚のＳｉＯ２層を表面に有するＳｉ半導体基板を２枚用意し、表面のＳｉＯ２層同士を内側にして張り合わせる。その後、一方のＳｉ半導体基板のＳｉ半導体領域の表面をＣＭＰ等で研磨して所定厚のＳｉ半導体領域層とする。他には、Ｓｉ半導体基板に酸素をイオン注入・熱処理して形成されるＳＯＩ基板がある。
【００１８】
n+領域（ソース領域）１０３−１には、ソース電極１０４が、シリサイド領域１０６−１を介して、n+領域（ドレイン領域）１０３−２には、ドレイン電極１０５が、シリサイド領域１０６−２を介して、夫々電気的に接続されている。
【００１９】
n-領域１０２上には、ゲート絶縁層１０７を介してゲート電極１０８が設けられてある。
【００２０】
ゲート絶縁層１０７とゲート電極１０８は、絶縁領域１０９−１，１０９−２によってソース電極１０４、ドレイン電極１０５、シリサイド領域１０６−１，１０６−２と電気的に絶縁されている。
【００２１】
シリサイド領域１０６−１は、「ソース電極１０４／シリサイド領域１０６−１／n+領域１０３−１／n-領域１０２」において、オーミックコンタクトが形成されるように、また、シリサイド領域１０６−２は、「ドレイン電極１０５／シリサイド領域１０６−２／n+領域１０３−２／n-領域１０２」において、オーミックコンタクトが形成されるように、それぞれが所望の条件に従って設けられる。
【００２２】
n+領域１０３−１、１０３−２は、シリサイド領域１０６−１、１０６−２を設けることで、ソース電極１０４とn-領域１０２との間、ドレイン電極１０５とn-領域１０２の間、で良好なオーミックコンタクトが形成さるのであれば、必ずしも必要とされる訳ではない。
【００２３】
図１に示すＡ型ＭＯＳＦＥＴ１００の構造的特徴は、n+領域１０３−１に接触した状態でn-領域１０２中にp+埋め込み領域１１０が設けられていることである。また、p+埋め込み領域１１０は、n-領域１０２の一部を挟んで絶縁領域１０９−１と対向している。
【００２４】
ソース電極１０４、ドレイン電極１０５は、半導体の分野で通常に使用されている金属、例えば、タングステン（Ｗ）,アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等やポリシリコン（ｐｏｌｙ−Ｓｉ）などで構成される。
【００２５】
シリサイド領域１０６は、n+領域１０３とソース電極１０４及びドレイン電極１０５との電気的接触がオーミックコンタクトとなるように適切な構成材料が選択される。
【００２６】
シリサイド領域１０６は、所定厚のシリサイド領域１０６が形成できるに十分な厚みでＢＯＸ層１０１上に設けたn+領域上にソース又はドレイン電極の一部にもなることがある金属層を所定厚にスパッタ法等で設け、その後、熱処理を行って、n+領域中のシリコン（Ｓｉ）と金属層の金属（以後、「Ｍ」と記すこともある）の熱拡散により出来た拡散領域である。この金属層には、低仕事関数の金属、例えば、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、サマリウム（Ｓｍ）、イッテリウム（Ｙｂ）、等が好ましく使用される。特に、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）が望ましい。
【００２７】
シリサイド領域１０６−１とシリサイド領域１０６−２とは、適切なオーミックコンタクトが形成されるようになるのであれば、その構成材料が同じでも異なっていても差し支えない。
【００２８】
n-領域１０２とゲート電極１０８の間に介在するゲート絶縁層１０７は、酸化シリコン、窒化シリコン、酸窒化シリコン等の緻密で絶縁性に優れた電気的絶縁材料によって構成される。
【００２９】
ゲート電極１０８は、通常、ポリシリコン（ｐｏｌｙ−Ｓｉ）で構成されるが、その他、タングステン（Ｗ）、タンタル（Ｔａ）などの高融点金属、チタン（Ｔｉ）、アルミニウム（Ａｌ）などの金属およびその化合物で構成することも出来る。
【００３０】
図１に示すＡ型ＭＯＳＦＥＴは、通常の半導体技術によって作成される。図示されたＭＯＳＦＥＴ１００は、ｐ型シリコン基板を用いて形成された支持基板（不図示）の表面に例えば５０ｎｍ程度の厚さに設けたＢＯＸ層１０１上に形成されている。ＢＯＸ層１０１上には、n-半導体領域１０２が形成され、その内部にはチャネル領域が形成される。n-半導体領域１０２は、例えば５０ｎｍの膜厚を有している。n-型半導体領域１０２の両側には、当該チャネル領域と同一導電型で、不純物原子濃度がチャネル領域よりも高いn+半導体によって構成されたソース領域（n+領域１０３−１）・ドレイン領域（n+領域１０３−２）を備えている。
【００３１】
n-半導体領域１０２上には、例えば電気的等価膜厚（ＥＯＴ）で７．５ｎｍの膜厚の酸化膜によって構成されたゲート絶縁層１０７が設けられ、当該ゲート絶縁層１０７上には、p+ポリシリコンからなるゲート電極１０８が設けられる。図示されたｎチャネル・トランジスタのゲート長、ゲート幅は、それぞれ例えば０．６μｍ、２０．０μｍとされる。
【００３２】
ここで、n-半導体領域１０２の平均的な不純物原子濃度は、例えば、２×１０１７ｃｍ−３程度であり、n+領域１０３−１、１０３−２の平均的な不純物原子濃度は、例えば２×１０２０ｃｍ−３程度とされる。
【００３３】
ソ−ス領域１０３−１、ドレイン領域１０３−２及びシリサイド領域１０６−１、１０６−２は、n+領域上に低仕事関数金属層とソース電極、ドレイン電極になる酸化防止金属層（本発明において典型的に採用されるのはタングステン（Ｗ）である）とを積層した状態で熱処理を施すことによって、前記n+領域と前記低仕事関数金属層との間にシリサイド化反応を起こすことで形成される。
【００３４】
ここで、低仕事関数金属層の材料は、ソース領域１０６−１、ドレイン領域１０６−２を構成するn+シリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも小さな仕事関数を持つ金属材料から選択するのが望ましい。そのような金属材料としては、特にホルミウム（Ｈｏ）或いはエルビウム（Ｅｒ）であることが好ましい。
【００３５】
この場合、不純物の混入を極力抑えるため、金属層形成の方法はスパッタリング法が望ましい。例えば、ホルミウム（Ｈｏ）をＡｒ雰囲気でのスパッタリングによって１０ｎｍ厚に成膜する。スパッタリングの雰囲気はＸｅでもよく、前術したようにホルミウム（Ｈｏ）の代わりにエルビウム（Ｅｒ）でもよい。７００℃を超える材料としては、前述したとおり、ホルミウム（Ｈｏ）又はエルビウム（Ｅｒ）が望ましいが、サマリウム（Ｓｍ）、イッテルビウム（Ｙｂ）等、他の希土類金属も使用可能である。
【００３６】
低仕事関数金属層は、ソース領域１０３−１、ドレイン領域１０３−２がｎ型シリコンの場合は、シリコンの伝導帯の底のエネルギーの絶対値に０．３ｅＶを加えた値よりも絶対値の小さな仕事関数をもつ金属材料によって形成されれば良い。
【００３７】
この様な材料の選択により、n-半導体領域１０２との接触抵抗を１×１０−９Ωｃｍ２以下に抑え、n+領域であるソース領域１０３−１，ドレイン領域１０３−２との直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにすることができる。
【００３８】
低仕事関数金属層は、金属形成装置内でその一部がソース領域１０３−１、ドレイン領域１０３−２を形成するn+領域の表面に形成される。
【００３９】
低仕事関数金属層の形成後、大気に曝さないように例えば、減圧下の窒素、アルゴン等の不活性ガス雰囲気中を搬送して酸化防止金属層の形成チャンバー内に搬入し、ソース領域１０３−１、ドレイン領域１０３−２を形成するためのn+領域の露出している表面全体に酸化防止金属層を形成する。この場合の酸化防止金属層の形成は、例えば、タングステン（Ｗ）を用い、スパッタチャンバー内のアルゴン（Ａｒ）雰囲気中で、タングステン（Ｗ）を３００ｎｍスパッタリングして行われる。
【００４０】
この後、低仕事関数金属層と酸化防止金属層を、例えば６００℃で熱処理（アニール）することによって前述したように、ホルミウム（Ｈｏ）シリサイド等のシリサイド層領域を形成する。アニールは、例えば、ＡｒまたはＮ２雰囲気中、３００〜７００℃で、２〜６０分行うのが好ましい。より好ましくは、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）の場合、６００℃で、１０分程度アニールするのが望ましい。上記のようにアニールすることによって、ホルミウム（Ｈｏ）層又はエルビウム（Ｅｒ）層の全体がシリサイド化され、バリアハイトも最小になる。７００℃を超えると、タングステン（Ｗ）とホルミウム（Ｈｏ）又はエルビウム（Ｅｒ）との化学反応が生じ、その結果バリアハイトが急増してしまので、７００℃を超える温度でのアニールは好ましくはない。
【００４１】
このとき、酸化防止金属層の厚さを、低仕事関数金属層の厚さよりも厚くすることにより、シリサイド層の表面粗さを低減することができ、ｐｎ接合の破壊を防止することが出来る。例えば、Ｗ層がないと、アニール時に、低仕事関数金属層を構成するホルミウム（Ｈｏ）またはエルビウム（Ｅｒ）が酸化されてしまい、所望の低仕事関数を有する金属の高品質なシリサイド薄膜が形成できない。これに対して、Ｗ層を設けると、ホルミウム（Ｈｏ）またはエルビウム（Ｅｒ）の酸化が抑えられて、形成されるシリサイド薄膜に欠陥が生じないか実質的に生じないので、所望の低仕事関数を有する金属の高品質なシリサイド薄膜を形成することが出来る。詰り、結果として、低仕事関数の高品質なシリサイド薄膜が形成される。
【００４２】
低仕事関数金属層の構成金属がアニール時に移動し形成されるシリサイド領域とn+シリコン層領域との界面における平坦性の形成を阻害しないようにするための酸化防止金属層の厚さは、低仕事関数金属層の厚さによって適宜選択される。例えば、酸化防止金属層がＷ層の場合、好ましくは、Ｗ層の厚さが１００ｎｍ以上あるのが望ましく、その場合に得られる効果は著しい。
【００４３】
n-半導体領域１０２の一部であって、絶縁領域１０９−１とp+埋め込み領域１１０とによって挟持されている部分の厚み（ｔ）、換言すれば、絶縁領域１０９−１の底面とp+埋め込み領域１１の上面との距離（Ｌ）は、n-半導体領域１０２内に形成されるチャネル領域の厚み程度とされる。本発明においては、厚み（ｔ）（距離（Ｌ））は、ゲート絶縁層１０７下に形成される蓄積層の厚さ程度に設定されることが好ましく、より好ましくは数ｎｍ〜１０ｎｍ程度に設定するのが望ましい。数ｎｍより薄くなりすぎると、ＯＮ状態にしたときn+領域１０３−１）あるいは、シリサイド領域（１０６−１）から熱電子放出で電子が放出されなくなり、ＯＮ電流が小さくなってしまう。１０ｎｍ程度以上に厚くなると所謂トンネル効果が期待されなくなる。
【００４４】
以上、Ａ型ｎチャネル・ＭＯＳＦＥＴに、本発明を適用した場合について説明したが、本発明は、Ａ型ｐチャネル・ＭＯＳＦＥＴにも同様に適用できる。又、上記においては、半導体としてＳｉ半導体の例で説明したが、本発明では、他の半導体、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ等の半導体も採用できる。
【００４５】
次に、図１の半導体装置の製造条件の典型例の主な工程を示す。製造法は、半導体の製造法において一般的に採用されている手順と条件に従って実施される。
【００４６】
「工程１」：ＳＯＩ基板にn-ｗｅｌｌ（3e17cm-3）を形成
「工程２」：分離：活性領域以外のシリコン部分をエッチング（（Ａｒ/ＨＢｒ）ガスを用いたプラズマエッチング）
「工程３」：ゲート酸化（1.5nm、400℃、ラジカル酸化）。Ｈｉｇｈ−ｋ膜の成膜でも良い。
「工程４」：Ｐｏｌｙ−Ｓｉデポジッション（150nm厚、530℃、ＳｉＨ４）
「工程５」：ボロンイオン（Ｂ＋）注入（5e15cm-2、10keV）
「工程６」：ゲートＰｏｌｙ−Ｓｉエッチング（Ａｒ／ＨＢｒ）
「工程７」：ＢＦ２注入（1E15cm-2（tilt7°））
「工程８」：サイドウォール形成：Ｓｉ３Ｎ４（ＳｉＨ４、Ｎ２、Ｈ２プラズマＣＶＤ）＋Ｄｒｙエッチング
（Ｃ５Ｆ８）
「工程９」：Ａｓ注入（3e15cm-2、25KeV（tilt0°））
「工程１０」：Ｅｒスパッタ成膜（Ｗ/Ｅｒ＝100／5nm）＋アニール500℃、2min
「工程１１」：パターニング＋Ｗウェットエッチング（アルカリエッチング）＋Ｅｒウェットエッチング（室温Ｈ２ＳＯ４＋Ｈ２Ｏ２)
「工程１２」：活性化アニール、Ｎ２、1000℃、5sec
「工程１３」：再酸化（ラジカル酸化7nm）
「工程１４」：ＣＶＤ−ＳｉＯ２、300nm
「工程１５」：コンタクトホール形成、ドライエッチング（Ｃ５Ｆ８）
「工程１６」：Ａｌ成膜  500nm
「工程１７」：Ａｌエッチング
【００４７】
勿論、本発明においては、目的に適うのであれば、ＢＯＸ層を改めてＳｉ基板に形成しないで、市販のＳＯＩ基板を入手し使用してもよい。
【００４８】
次に、図２，３を用いて、本発明の半導体装置の動作方法の典型の一例を説明する。図２は、閾値電圧（スイッチング時）付近の電流経路を説明するための模式的説明図、図３は、ＯＮ状態（動作状態）での電流経路を説明するための模式的説明図、である。図１と共通の番号は、図１に示すものと同じものを示す。
【００４９】
ゲート電極１０８に電源電圧を印加すると、ゲート電極１０８の電位は、ゲート電極１０８に電荷が蓄積されるに従って電位変化し、やがて電源電圧に到達する。以後は、ゲート電極１０８の電位が電源電圧に到達すまでのこの過程を遷移過程（transient）と呼ぶこともある。
【００５０】
ＭＯＳＦＥＴ１００のゲート電極１０８に印加されている電圧が閾値付近（電源電圧に至る直前の電圧）の場合、n-半導体領域１０２に形成される空乏層は、n-半導体領域１０２の下方まで広がっているため、チャネル領域はn-半導体領域１０２の下方に形成される。即ち、p+埋め込み領域１１０の上面が、形成されるチャネル領域よりも十分高く形成されていると、閾値電圧付近では、ソース・ドレイン電流は、p+埋め込み領域１１０をトンネリングして流れる電子トンネル電流である（図２に矢印で電流経路が示されている）。この電子トンネル電流は、ゲート電極１０８の電位、即ち、ゲート電圧が小さいうちから流れ始めるバルク電流である。
【００５１】
ＯＮ状態（動作状態）にする印加電圧（電源電圧）（「ＯＮ電圧」又は「動作電圧」）での電流経路は、図３に矢印で示してある。ゲート電圧が電源電圧になると、それまでに蓄積領域に蓄積されていた電荷に基づく電流（蓄積領域電流）が流れ始める。遷移過程から流れているバルク電流は、ゲート電圧が電源電圧になっても引き続き流れる。
【００５２】
本発明の好適なＭＯＳＦＥＴにおいては、ＯＦＦ状態からＯＮ状態に変化するとき、「n+領域１０３−１→p+埋め込み領域１１０→n-領域１０２」と言う経路で電流がp+埋め込み領域をトンネルすることでキャリアがn+領域１０３−１からn-領域１０２に注入され、所謂、トンネル電流を形成するので、室温で60mV/decの制限はなくなり、p+埋め込み領域１１に形成されるポテンシャルバリアをp+埋め込み領域１１の幅で適切に制御すれば、60mV/dec以下の傾きでＯＦＦ状態からＯＮ状態に変化させることができる。
【００５３】
本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。
【符号の説明】
【００５４】
１００・・・ＭＯＳＦＥＴ
１０１・・・ＢＯＸ層
１０２・・・n-領域
１０３・・・n+領域
１０４・・・ソース電極
１０５・・・ドレイン電極
１０６・・・シリサイド領域
１０７・・・絶縁層
１０８・・・ゲート電極
１０９・・・絶縁領域
１１０・・・p+埋め込み領域
【図１】
2014064737.tif 000003
【図２】
2014064737.tif 000004
【図３】
2014064737.tif 000005
【手続補正書】
【提出日】平成26年12月8日(2014.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル領域が形成される半導体領域と、前記チャネル領域を形成するためのゲート電極及びゲート絶縁膜と、キャリアを注入するためのソース領域部と、キャリアを排出するドレイン領域と、を備えた蓄積型ＭＯＳＦＥＴであって、
トンネリングによって前記チャネル領域を流れる電子トンネル電流を放出するトンネル電子放出部と熱電子放出によって前記チャネル領域を流れる蓄積領域電流を放出する熱電子放出部とを前記ソース領域部に設けたことを特徴とする蓄積型ＭＯＳＦＥＴ。
【請求項２】
前記トンネル電子放出部と前記熱電子放出部とで２層構造を構成している請求項１に記載の蓄積型ＭＯＳＦＥＴ。
【請求項３】
チャネル領域が形成される半導体領域と、前記チャネル領域を形成するためのゲート電極及びゲート絶縁膜と、キャリアを注入するためのソース領域部と、キャリアを排出するドレイン領域と、を有する蓄積型ＭＯＳＦＥＴの駆動方法であって、
トンネリングによって前記チャネル領域を流れる電子トンネル電流を放出するトンネル電子放出部と熱電子放出によって前記チャネル領域を流れる蓄積領域電流を放出する熱電子放出部とを前記ソース領域部に設けた蓄積型ＭＯＳＦＥＴを、
前記ゲート電極に印加するゲート電圧が電源電圧に到達するまでのＯＦＦ状態からＯＮ状態への遷移時では、前記トンネル電子放出部による電子トンネル電流によって駆動し、前記ゲート電極に印加するゲート電圧が前記電源電圧であるＯＮ状態では前記熱電子放出部による蓄積領域電流によって駆動することを特徴とする蓄積型ＭＯＳＦＥＴの駆動方法。
【請求項４】
ＯＦＦ状態からＯＮ状態に遷移するときのドレイン電流を一桁上昇させるために必要なゲート電圧が少なくとも室温で60mVより小さくなる領域が存在することを特徴とする請求項３に記載の蓄積型ＭＯＳＦＥＴの駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
n-半導体領域１０２の一部であって、絶縁領域１０９−１とp+埋め込み領域１１０とによって挟持されている部分の厚み（ｔ）、換言すれば、絶縁領域１０９−１の底面とp+埋め込み領域１１０の上面との距離（Ｌ）は、n-半導体領域１０２内に形成されるチャネル領域の厚み程度とされる。本発明においては、厚み（ｔ）（距離（Ｌ））は、ゲート絶縁層１０７下に形成される蓄積層の厚さ程度に設定されることが好ましく、より好ましくは数ｎｍ〜１０ｎｍ程度に設定するのが望ましい。数ｎｍより薄くなりすぎると、ＯＮ状態にしたときn+領域１０３−１）あるいは、シリサイド領域（１０６−１）から熱電子放出で電子が放出されなくなり、ＯＮ電流が小さくなってしまう。１０ｎｍ程度以上に厚くなると所謂トンネル効果が期待されなくなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
本発明の好適なＭＯＳＦＥＴにおいては、ＯＦＦ状態からＯＮ状態に変化するとき、「n+領域１０３−１→p+埋め込み領域１１０→n-領域１０２」と言う経路で電流がp+埋め込み領域をトンネルすることでキャリアがn+領域１０３−１からn-領域１０２に注入され、所謂、トンネル電流を形成するので、60mV/decの制限はなくなり、p+埋め込み領域１１０に形成されるポテンシャルバリアをp+埋め込み領域１１０の幅で適切に制御すれば、60mV/dec以下の傾きでＯＦＦ状態からＯＮ状態に変化させることができる。
【国際調査報告】
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