(57)【要約】  本発明は、省スペース、低コスト化を実現できる、所定のスイッチング電源装置におけるスイッチング制御回路を提供することを目的とする。そして、本発明に係る電圧検出回路（４）は差動増幅部（１３）及びＨ検出フィルタ回路（１４）から構成され、差動増幅部（１３）は入力電圧（Ｖ１）及び一次側電圧（Ｖ２）間の電位差を増幅して差動増幅電圧（Ｖ３）を得る。Ｈ検出フィルタ回路（１４）は差動増幅電圧（Ｖ３）の低周波成分を抽出して検出電圧（Ｖ４）を出力する。ＤＣ／ＤＣ制御ＩＣ（１５）は検出電圧（Ｖ４）に基づきパルス幅を整形して得られるＰＷＭ信号（Ｓ１５）をトランジスタ（Ｑ１１）の制御電極に出力することにより、トランジスタ（Ｑ１１）のオン／オフ動作を制御する。
2014033804.tif 000002
【特許請求の範囲】
【請求項１】
所定のスイッチング電源装置（１，２，３０，４０，５，６，７０，８０，９）におけるスイッチング制御回路であって、
前記所定のスイッチング電源装置は、
一次巻線部（１１）及び二次巻線部（１２）を有するトランス（８）と、
オン／オフ動作により直流入力電圧を交流電圧に変換して前記一次巻線部に供給するスイッチング素子（Ｑ１１）とを含み、
前記スイッチング制御回路は、
前記一次巻線部の両端の電圧（Ｖ１，Ｖ２）を差動増幅して増幅電圧（Ｖ３）を得る差動増幅部（１３）
前記増幅電圧における低周波成分を抽出して検出電圧（Ｖ４）を得るフィルタ回路（１４）と、
前記検出電圧に基づき、前記スイッチング素子のオン／オフ動作を制御する制御処理を実行する動作制御部（１５，１７，１８，２０）とを備える、
スイッチング制御回路。
【請求項２】
請求項１記載のスイッチング制御回路であって、
第１電圧（ＶＮ２）から前記第１電圧より高い第２電圧（ＶＸ２）の間で経時変化する基準信号（Ｓ１６，Ｓ２６）を発生する基準信号発生回路（１６，２６）をさらに備え、
前記動作制御部は、前記基準信号及び前記基準信号の位相をシフトさせた位相シフト基準信号を含む比較用基準信号と前記検出電圧とを比較してＰＷＭ信号を得、該ＰＷＭ信号（Ｓ１７）を前記スイッチング素子の制御電極に付与することにより前記制御処理を実行する比較回路（１７）を含む、
スイッチング制御回路。
【請求項３】
請求項２記載のスイッチング制御回路であって、
前記比較回路は、前記検出電圧の最小値が前記第１電圧より高くなるように前記検出電圧をクランプするクランプ機能を有し、クランプ後の前記検出電圧と前記比較用基準信号とを比較して前記ＰＷＭ信号を得る、
スイッチング制御回路。
【請求項４】
請求項２記載のスイッチング制御回路であって、
前記基準信号発生回路は、
前記検出電圧の最小値より低い電圧を前記第１電圧として前記基準信号を発生する基準信号降下機能を有する、
スイッチング制御回路。
【請求項５】
請求項２ないし請求項４のうち、いずれか１項記載のスイッチング制御回路であって、
前記所定のスイッチング電源装置は複数のスイッチング電源装置を含み、
前記差動増幅部、前記フィルタ回路および前記動作制御部により動作制御組合せ回路が構成され、
前記動作制御組合せ回路は、前記複数のスイッチング電源装置に対応して設けられた、複数の動作制御組合せ回路を含み、
前記基準信号発生回路（２６）は前記複数の動作制御組合せ回路の前記動作制御部間で共用される
スイッチング制御回路。
【請求項６】
請求項５記載のスイッチング制御回路であって、
前記スイッチング制御回路は、
前記基準信号を所定時間遅延させて前記位相シフト基準信号（Ｓ２７）を出力する基準信号遅延回路（２７）をさらに備え、前記基準信号遅延回路は前記複数の動作制御組合せ回路の前記動作制御部間で共用され、
前記複数の動作制御組合せ回路はそれぞれ前記基準信号及び前記位相シフト基準信号のうち一方の信号を選択的に前記動作制御部に入力することを特徴とする、
スイッチング制御回路。
【請求項７】
請求項１記載のスイッチング制御回路であって、
前記動作制御部は、
前記検出電圧に基づく周波数で発振する発振信号（Ｓ１８）を前記スイッチング素子の制御電極に付与することにより前記制御処理を行う発振回路（１８）を含む、
スイッチング制御回路。
【請求項８】
請求項１記載のスイッチング制御回路であって、
基準となる周波数で発振する基準発振信号（Ｓ１９，Ｓ２９）を生成する基準信号発振回路（１９，２９）をさらに備え、
前記動作制御部は、前記基準発振信号及び前記基準発振信号の位相をシフトさせた位相シフト基準発振信号を含む比較用発振信号と前記検出電圧との比較結果に基づき、前記制御処理を実行する比較回路（２０）を含む、
スイッチング制御回路。
【請求項９】
請求項８記載のスイッチング制御回路であって、
前記所定のスイッチング電源装置は複数のスイッチング電源装置を含み、
前記差動増幅部、前記フィルタ回路および前記比較回路により動作制御組合せ回路が構成され、
前記動作制御組合せ回路は、前記複数のスイッチング電源装置に対応して設けられた、複数の動作制御組合せ回路を含み、
前記基準信号発振回路（２９）は前記複数の動作制御組合せ回路の前記比較回路間で共用される
スイッチング制御回路。
【請求項１０】
請求項９記載のスイッチング制御回路であって、
前記スイッチング制御回路は、
前記基準発振信号を所定時間遅延させ位相シフト基準発振信号（Ｓ２８）を出力する基準発振信号遅延回路（２８）をさらに備え、前記基準発振信号遅延回路は前記複数の動作制御組合せ回路の前記比較回路間で共用され、
前記複数の動作制御組合せ回路はそれぞれ前記基準発振信号及び前記位相シフト基準発振信号のうち一方の信号を選択的に前記比較回路に入力することを特徴とする、
スイッチング制御回路。
【請求項１１】
請求項１ないし請求項４、請求項７及び請求項８のうち、いずれか１項に記載のスイッチング制御回路であって、
少なくとも前記差動増幅部、前記フィルタ回路および前記動作制御部は一の集積回路（２５）として１チップ化されることを特徴とする、
スイッチング制御回路。
【請求項１２】
請求項１ないし請求項４、請求項７及び請求項８のうち、いずれか１項に記載のスイッチング制御回路と、
前記トランスと、
前記スイッチング素子とを備えた、
スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランス及びスイッチング素子を有する所定のスイッチング電源装置におけるスイッチング制御回路に関する。
【背景技術】
【０００２】
一般に、フライバック方式のＤＣ／ＤＣコンバータであるスイッチング電源装置として、例えば、特許文献１にて、トランスの一次巻線及び二次巻線とは別に設けた補助電源巻線の巻き線電圧を整流し、ＰＷＭ回路へのフィードバック信号として入力する第１の構成が開示されている。また、上記特許文献１では、二次巻線から整流された電圧からフォトカプラによる絶縁を行い、一次巻線側のＰＷＭ(Pulse Width Modulation)回路にフィードバック信号として入力される第２の構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２４６６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多数の絶縁ＤＣ／ＤＣコンバータ（スイッチング電源装置）を必要とする汎用のＩＰＭ(Intelligent Power Module)や車載用ＩＰＭ、ＩＧＢＴ駆動回路において、特許文献１で開示したような従来のスイッチング電源装置を用いた場合、１つの電源トランスから多数の出力を得るためには、余分な絶縁スペースの確保が必要であった。【０００５】
また、余分な絶縁スペースを排除するために、分散電源システム（インバータの各相にスイッチング電源装置を個別配置）を採用すると、制御用のフィードバック信号が各々の電源（装置）に必要となる。このため、フィードバック信号を得るための専用の巻き線（上記第１の構成における補助電源巻線）、もしくはフォトカプラ等による絶縁フィードバック回路（上記第２の構成）が必要となり、実装スペースの増大や全体の電源回路コストが上昇するといった問題点があった。【０００６】
この発明は上記問題点を解決し、省スペース、低コスト化を実現できる、所定のスイッチング電源装置におけるスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るスイッチング制御回路は、所定のスイッチング電源装置におけるスイッチング制御回路であって、前記所定のスイッチング電源装置は、一次巻線部及び二次巻線部を有するトランスと、オン／オフ動作により直流入力電圧を交流電圧に変換して前記一次巻線部に供給するスイッチング素子とを含み、前記スイッチング制御回路は、前記一次巻線部の両端の電圧を差動増幅して増幅電圧を得る差動増幅部前記増幅電圧における低周波成分を抽出して検出電圧を得るフィルタ回路と、前記検出電圧に基づき、前記スイッチング素子のオン／オフ動作を制御する制御処理を実行する動作制御部とを備える。
【発明の効果】
【０００８】
この発明におけるスイッチング制御回路は、一次巻線部の両端の電圧が差動増幅部及びフィルタ回路を介して得られる検出電圧に基づき、動作制御部によってスイッチング素子のオン／オフ動作を制御する制御処理を実行している。【０００９】
このように、所定のスイッチング電源装置の一次巻線部側における差動増幅部及びフィルタ回路からなる比較的簡単回路構成によってスイッチング素子の制御用の検出電圧を得ることができるため、本発明のスイッチング制御回路は、低コスト化、小型化、軽量化及び省資源化を実現しながら、スイッチング素子のオン／オフ動作を制御することができる。【００１０】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１である電源回路の構成を示す回路図である。
【図２】実施の形態１のＨ検出フィルタ回路による検出動作を示す説明図である。
【図３】この発明の実施の形態２である電源回路の構成を示す回路図である。
【図４】実施の形態２の第１の変形例の効果を示すタイミング図である。
【図５】実施の形態２の第２の変形例の効果を示すタイミング図である。
【図６】この発明の実施の形態３である電源回路の構成を示す回路図である。
【図７】この発明の実施の形態４である電源回路の構成を示す回路図である。
【図８】この発明の実施の形態５である電源回路の構成を示す回路図である。
【図９】実施の形態５の発振回路による発振ゲート信号の出力動作を示すタイミング図である。
【図１０】この発明の実施の形態である電源回路の構成を示す回路図である。
【図１１】実施の形態６の比較回路よる加工発振信号の出力動作を示すタイミング図である。
【図１２】この発明の実施の形態７である電源回路の構成を示す回路図である。
【図１３】この発明の実施の形態８である電源回路の構成を示す回路図である。
【図１４】この発明の実施の形態９である電源回路の構成を示す説明図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１はこの発明の実施の形態１である電源回路１（スイッチング電源装置）の構成を示す回路図である。
【００１３】
同図に示すように、電源回路１は、トランス８、（ＮＭＯＳ）トランジスタＱ１１、電圧検出回路４、ＤＣ／ＤＣ制御ＩＣ１５、キャパシタＣ１１，Ｃ１２、ダイオードＤ１１，Ｄ１２及び主要構成部として有している。
【００１４】
トランス８は一次巻線部１１及び二次巻線部１２を有しており、一次巻線部１１及び二次巻線部１２は互いに巻線の向きが異なっている。一次巻線部１１は一端（図１の上部側）が電源Ｖcc，キャパシタＣ１１の一方電極間のノードＮ１１に接続される。そして、キャパシタＣ１１の他方電極が接地される。一次巻線部１１の他端がトランジスタＱ１１の一方電極、ダイオードＤ１１のカソードに接続され、トランジスタＱ１１の他方電極及びダイオードＤ１１のアノードが接地される。一次巻線部１１の一端より得られる電圧がノードＮ１１を介して供給される直流の入力電圧Ｖ１、一次巻線部１１の他端より得られる電圧が一次側電圧Ｖ２となる。
【００１５】
二次巻線部１２の一端（図１の上部側）はダイオードＤ１２のアノードに接続され、ダイオードＤ１２のカソードはキャパシタＣ１２の一方電極に接続される。二次巻線部１２の他端はキャパシタＣ１２の他方電極に接続される。キャパシタＣ１２の一方電極（ダイオードＤ１２のカソード）より得られる電圧が二次側電圧Ｖoutとなる。
【００１６】
電圧検出回路４は差動増幅部１３及びＨ検出フィルタ回路１４から構成され、差動増幅部１３は入力電圧Ｖ１を負入力、一次側電圧Ｖ２を正入力として受け、電圧Ｖ１，Ｖ２の電位差を増幅して差動増幅電圧Ｖ３を得る。
【００１７】
Ｈ検出フィルタ回路１４はダイオードＤ１４、抵抗Ｒ１４及びキャパシタＣ１４から構成される。ダイオードＤ１４のアノードは差動増幅部１３の出力である差動増幅電圧Ｖ３を受け、カソードは抵抗Ｒ１４の一端に接続され、抵抗Ｒ１４の他端がキャパシタＣ１４を介して接地されるとともに検出電圧Ｖ４として出力される。
【００１８】
このような構成のＨ検出フィルタ回路１４は、差動増幅電圧Ｖ３の低周波成分を抽出して検出電圧Ｖ４を出力する。この検出電圧Ｖ４は、差動増幅電圧Ｖ３の“Ｈ”レベル部分、すなわち、フライバック電圧ΔＶを反映した電圧値を有する。
【００１９】
ＤＣ／ＤＣ制御ＩＣ１５は検出電圧Ｖ４に基づきパルス幅を整形して得られるＰＷＭ信号Ｓ１５をトランジスタＱ１１の制御電極に出力する。
【００２０】
これら電圧検出回路４及びＤＣ／ＤＣ制御ＩＣ１５が電源回路１のトランジスタＱ１１のオン／オフ動作を制御するスイッチング制御回路となる。
【００２１】
トランジスタＱ１１はＮ型のＭＯＳトランジスタであるため、ＰＷＭ信号Ｓ１５が“Ｈ”の期間にオン状態となり、“Ｌ”の期間にオフ状態となる。このトランジスタＱ１１のオン／オフ動作により、入力電圧Ｖ１が交流の一次側電圧Ｖ２に変換されて一次巻線部１１に供給することができる。
【００２２】
トランス８の二次巻線部１２側の電圧の変動から発生する、一次側電圧Ｖ２におけるフライバック電圧ΔＶを測定すべく、フライバック方式のＤＣ／ＤＣコンバータである電源回路１において、図１に示すように、トランス８の一次巻線部１１の両端の電圧Ｖ１，Ｖ２に差動接続された差動増幅部１３とＨ検出フィルタ回路１４からなるフィードバック用の電圧検出回路４が設けられている。
【００２３】
図２は実施の形態２のＨ検出フィルタ回路１４による検出動作を示す説明図である。同図(a) に示すように、一次側電圧Ｖ２にはフライバック電圧ΔＶが発生する期間が存在する。したがって、差動増幅電圧Ｖ３におけるフライバック電圧ΔＶ部分が正電圧として得られ、最終的にフライバック電圧ΔＶを反映した電圧値を有する検出電圧Ｖ４を得ることができる。
【００２４】
一般的に、一次巻線部１１及び二次巻線部１２における電圧の関係は以下の式(1)で表される。
【００２５】
Vout＋Vf1=ΔV/N1・N2…(1)
式(1)は、二次側電圧Ｖoutと二次巻線部１２側が受けるフライバック電圧Ｖｆ１との和は、一次巻線部１１側が受けるフライバック電圧ΔＶと一次巻線部１１の巻数Ｎ１と二次巻線部１２の巻数Ｎ２との比（Ｎ２／Ｎ１）との乗算値により決定することを意味している。
【００２６】
したがって、ＤＣ／ＤＣ制御ＩＣ１５は検出電圧Ｖ４から上記フライバック電圧ΔＶを認識し、式(1)を適用して、所望の二次側電圧Ｖoutが得られるＰＷＭ信号Ｓ１５を出力することにより、トランジスタＱ１１のオン／オフ動作を制御する制御処理を実行することができる。
【００２７】
このように、一次巻線部１１の一次側電圧Ｖ２に発生するフライバック電圧ΔＶと一次巻線部１１及び二次巻線部１２のトランス巻き線比（Ｎ２／Ｎ１）から二次巻線部１２側の二次側電圧Ｖoutを演算することにより、二次側電圧Ｖoutが制御目標電圧となるように、ＤＣ／ＤＣ制御ＩＣ１５はフィードバック制御することができる。
【００２８】
上述したように、実施の形態１の電源回路１における上記スイッチング制御回路（電圧検出回路４＋ＤＣ／ＤＣ制御ＩＣ１５）は、一次巻線部１１の両端の電圧Ｖ１，Ｖ２が差動増幅部１３及びＨ検出フィルタ回路１４を介して得られる検出電圧Ｖ４に基づき、ＤＣ／ＤＣ制御ＩＣ１５（動作制御部）によってスイッチング素子であるトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行している。
【００２９】
このように、電源回路１の上記スイッチング制御回路は、一次巻線部１１側における差動増幅部１３及びＨ検出フィルタ回路１４からなる比較的簡単回路構成の電圧検出回路４によってトランジスタＱ１１の制御用の検出電圧を得ることができる。このため、実施の形態１の上記スイッチング制御回路は、低コスト化、小型化、軽量化及び省資源化を実現しながら、ＤＣ／ＤＣ制御ＩＣ１５のＰＷＭ信号Ｓ１５によってトランジスタＱ１１のオン／オフ動作を制御することができる。
【００３０】
したがって、従来のように、フィードバック用の巻き線を使用して検出電圧を得る従来の第１の構成やフォトカプラによる検出電圧を一次巻線部側で得る従来の第２の構成を呈する必要は無い。その結果、上記第１の構成に比べてトランスの端子削減を図ることができ、上記第２の構成に比べてフィードバック用のフォトカプラを必要としないため、上記スイッチング制御回路を有する電源回路１に関する低コスト化/小型化/軽量化/省資源化が可能となるという効果を奏する。
【００３１】
＜実施の形態２＞
図３はこの発明の実施の形態２である電源回路２（スイッチング電源装置）の構成を示す回路図である。
【００３２】
同図に示すように、電源回路２は、ＤＣ／ＤＣ制御ＩＣ１５に代えて、三角波発生回路１６及び比較回路１７を設けている点が、図１で示した実施の形態１の電源回路１と異なる。以下では、実施の形態１と同じ構成部分については同一符号を付し説明を適宜省略する。
【００３３】
三角波発生回路１６は最小電圧ＶＮ２（第１電圧）を谷とし，最大電圧ＶＸ２（第２電圧）を山とした波形が所定周期で経時変換する三角波信号Ｓ１６ａあるいは充放電信号Ｓ１６ｂを基準信号Ｓ１６として比較回路１７に出力する。
【００３４】
比較回路１７は基準信号Ｓ１６と検出電圧Ｖ４とを比較し、比較結果を“Ｈ”／“Ｌ”としたＰＷＭ信号Ｓ１７をトランジスタＱ１１の制御電極に出力している。
【００３５】
上記構成の実施の形態２の電源回路２は、実施の形態１の電源回路１と同様、上記スイッチング制御回路（電圧検出回路４＋三角波発生回路１６＋比較回路１７）は、電圧検出回路４の検出電圧Ｖ４に基づき、ＤＣ／ＤＣ制御ＩＣ１５と同様に比較回路１７（動作制御部）によってトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行しており、実施の形態１と同様の効果を奏する。
【００３６】
さらに、実施の形態２の電源回路２は、基準信号Ｓ１６と検出電圧Ｖ４とを比較してＰＷＭ信号Ｓ１７を得る比較回路１７によって動作制御部を実現することにより、ＤＣ／ＤＣ制御ＩＣ１５より回路構成を簡略化できる分、回路全体の低コスト化を図ることができる。
【００３７】
（第１の変形例）
実施の形態２の電源回路２の第１の変形例として比較回路１７にクランプ機能を設ける構成が考えられる。
【００３８】
すなわち、第１の変形例における比較回路１７は、検出電圧Ｖ４の最小値が、基準信号Ｓ１６の最小電圧ＶＮ２より高くなるように検出電圧Ｖ４をクランプするクランプ機能を有している。そして、比較回路１７はクランプ後の検出電圧（Ｖ４＋α）と基準信号Ｓ１６とを比較してＰＷＭ信号Ｓ１７を得る。
【００３９】
図４は実施の形態２の第１の変形例の効果を示すタイミング図である。同図(a) 〜(c) が比較回路１７にクランプ機能が無い場合、同図(d) 〜(f) が比較回路１７にクランプ機能を設けた場合を示している。
【００４０】
同図(a) に示すように、検出電圧Ｖ４が基準信号Ｓ１６の最小電圧ＶＮ２の近傍で変化する場合、常時、Ｓ１６＞Ｖ４の関係が成立し、同図(b) に示すように、ＰＷＭ信号Ｓ１７が常時“Ｈ”でトランジスタＱ１１が常時オン状態となり、同図(c) に示すように、一次側電圧Ｖ２が“０”付近で安定しフライバック電圧ΔＶが全く生じない制御異常状態が生じる可能性がある。
【００４１】
一方、比較回路１７が上記クランプ機能を有する場合、同図(d) に示すように、検出電圧Ｖ４が基準信号Ｓ１６の最小電圧ＶＮ２を上回る期間が存在し、同図(e) に示すように、ＰＷＭ信号Ｓ１７に“Ｌ”となる期間が必ず生じるため、トランジスタＱ１１が常時オン状態となることはない。したがって、同図(f) に示すように、一次側電圧Ｖ２にフライバック電圧ΔＶは必ず生じるため、制御異常状態が生じる可能性は確実に回避することができる。
【００４２】
なお、実際には検出電圧Ｖ４は図２(c) のように変化しているが、図４では比較回路１７のクランプ機能の説明用の図面であるため、検出電圧Ｖ４を単純に直線で示している。
【００４３】
このように、実施の形態２の第１の変形例における比較回路１７は上記クランプ機能を有するため、ＰＷＭ信号Ｓ１７によってスイッチング素子であるトランジスタＱ１１を常にオン状態で固定してしまう制御異常を確実に回避することができる。
【００４４】
なお、第１の変形例では、比較回路１７に上記クランプ機能を持たせた例を示したが、Ｈ検出フィルタ回路１４に上記クランプ機能を持たせたり、Ｈ検出フィルタ回路１４と比較回路１７との間に上記クランプ機能を有するクランプ回路を持たせたりする構成も考えられる。
【００４５】
（第２の変形例）
実施の形態２の電源回路２の第２の変形例として比較回路１７に基準信号降下機能を設ける構成が考えられる。
【００４６】
すなわち、三角波発生回路１６、基準信号Ｓ１６の最小電圧ＶＮ２が“０”Ｖ（最小電圧ＶＮ２の最小値）以下になるように基準信号Ｓ１６を降下させる基準信号降下機能を有している。そして、比較回路１７は最小値が“０”より小さいＶＮαの基準信号Ｓ１６と検出電圧Ｖ４とを比較してＰＷＭ信号Ｓ１７を得ることができる。
【００４７】
図５は実施の形態２の第２の変形例の効果を示すタイミング図である。同図(a) 〜(c) が三角波発生回路１６に基準信号降下機能が無い場合、同図(d) 〜(f) が三角波発生回路１６に基準信号降下機能を設けた場合を示している。
【００４８】
同図(a) に示すように、検出電圧Ｖ４が基準信号Ｓ１６の最小電圧ＶＮ２の近傍で変化する場合、同図(b) に示すように、ＰＷＭ信号Ｓ１７が常時“Ｈ”でトランジスタＱ１１が常時オン状態となり、同図(c) に示すように、一次側電圧Ｖ２が“０”付近で安定しフライバック電圧ΔＶが全く生じない制御異常が生じる可能性がある。
【００４９】
一方、三角波発生回路１６が上記基準信号降下機能を有する場合、同図(d) に示すように、検出電圧Ｖ４が基準信号Ｓ１６の最小電圧ＶＮαを上回る期間が存在し、同図(e) に示すように、ＰＷＭ信号Ｓ１７に“Ｌ”となる期間が必ず生じるため、トランジスタＱ１１が常時オン状態となることはない。したがって、同図(f) に示すように、一次側電圧Ｖ２にフライバック電圧ΔＶは必ず生じるため、制御異常状態が生じる可能性は確実に回避することができる。
【００５０】
なお、実際には検出電圧Ｖ４は図２(c) のように変化しているが、図５では三角波発生回路１６の基準信号降下機能の説明用の図面であるため、検出電圧Ｖ４を単純に直線で示している。
【００５１】
このように、実施の形態２の第２の変形例は、三角波発生回路１６の基準電圧降下機能により、基準信号Ｓ１６の最小電圧ＶＮ２（第１電圧）は検出電圧の最小値（“０”Ｖ）より低い電圧に設定しているため、ＰＷＭ信号Ｓ１７によってトランジスタＱ１１を常にオン状態で固定してしまう制御異常を確実に回避することができる。
【００５２】
なお、第２の変形例では、三角波発生回路１６に基準電圧降下機能を持たせた例を示したが、比較回路１７に上述した基準電圧降下機能を持たせたり、三角波発生回路１６と比較回路１７との間に上記基準電圧降下機能を有する回路を介挿したりする構成も考えられる。
【００５３】
＜実施の形態３＞
図６はこの発明の実施の形態３である電源回路群３０（スイッチング電源装置）の構成を示す回路図である。
【００５４】
同図に示すように、電源回路群３０はｎ個（ｎ≧２）の電源回路３１〜３ｎから構成される。電源回路３１〜３ｎはそれぞれ三角波発生回路２６（図３の三角波発生回路１６に相当）を有さない点を除いて、図３で示した実施の形態２の電源回路２と同様な構成を呈しており、電源回路３１〜３ｎは差動増幅部１３、Ｈ検出フィルタ回路１４及び比較回路１７からなる動作制御組合せ回路Ｃ３１〜Ｃ３ｎを有している。すなわち、電源回路群３０において、ｎ個の電源回路３１〜３ｎに対応してｎ個の動作制御組合せ回路Ｃ３１〜Ｃ３ｎが設けられる。
【００５５】
そして、三角波発生回路２６は動作制御組合せ回路Ｃ３１〜Ｃ３ｎのｎ個の比較回路１７間で共用される。すなわち、ｎ個の電源回路３１〜３ｎ（動作制御組合せ回路Ｃ３１〜Ｃ３ｎ）に対して１個の三角波発生回路２６が共用され、基準信号Ｓ２６が動作制御組合せ回路Ｃ３１〜Ｃ３ｎそれぞれの比較回路１７に共通に入力される。
【００５６】
したがって、実施の形態３の電源回路群３０は、電源回路３１〜３ｎそれぞれにおいて、動作制御組合せ回路Ｃ３１〜Ｃ３ｎが基準信号Ｓ２６を共通に入力することにより、実施の形態２のスイッチング制御回路と同様、電圧検出回路４の検出電圧Ｖ４に基づき、比較回路１７（動作制御部）によって、電源回路３１〜３ｎのうち対応するトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行することができる。
【００５７】
このように、実施の形態３の電源回路群３０は、三角波発生回路２６を複数（ｎ個）の動作制御組合せ回路Ｃ３１〜Ｃ３ｎ間で共用することにより、複数（ｎ個）の電源回路３１〜３ｎに対応するスイッチング制御回路の回路構成（動作制御組合せ回路Ｃ３１〜Ｃ３ｎ＋三角波発生回路２６）の簡略化を図ることにより、低コスト化及び省スペース化を図ることができる。
【００５８】
＜実施の形態４＞
図７はこの発明の実施の形態４である電源回路群４０（スイッチング電源装置）の構成を示す回路図である。
【００５９】
電源回路群４０は、実施の形態３の電源回路群３０と同様、ｎ個の電源回路３１〜３ｎ（図７では３１〜３４を示す）から構成され、ｎ個の電源回路３１〜３ｎに対応してｎ個の動作制御組合せ回路Ｃ３１〜Ｃ３ｎが設けられる。
【００６０】
そして、三角波発生回路２６及び180deg（１８０度）位相遅延回路２７は動作制御組合せ回路Ｃ３１〜Ｃ３ｎのｎ個の比較回路１７間で共用される。すなわち、ｎ個の電源回路３１〜３ｎ（動作制御組合せ回路Ｃ３１〜Ｃ３ｎ）に対して１個の三角波発生回路２６及び180deg位相遅延回路２７が共用される。
【００６１】
180deg位相遅延回路２７は基準信号Ｓ２６を受け、基準信号Ｓ２６を１８０度位相遅延させた位相遅延基準信号Ｓ２７（位相シフト基準信号）を出力する。
【００６２】
そして、基準信号Ｓ２６は電源回路３１，３３，…の比較回路１７への比較用基準信号として付与され、位相遅延基準信号Ｓ２７は電源回路３２，３４，…の比較回路１７への比較用基準信号とし付与される。なお、比較用基準信号は基準信号Ｓ２６及び位相遅延基準信号Ｓ２７を含む信号の総称である。
【００６３】
したがって、実施の形態４の電源回路群４０は、電源回路３１〜３ｎそれぞれにおいて、動作制御組合せ回路Ｃ３１〜Ｃ３ｎが比較用基準信号として基準信号Ｓ２６あるいは位相遅延基準信号Ｓ２７を入力する。したがって、実施の形態４は、実施の形態３と同様、電圧検出回路４の検出電圧Ｖ４に基づき、比較回路１７（動作制御部）によって、電源回路３１〜３ｎのうち対応するトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行することができる。
【００６４】
このように、実施の形態４の電源回路群４０は、三角波発生回路２６及び180deg位相遅延回路２７を複数（ｎ個）の動作制御組合せ回路Ｃ３１〜Ｃ３ｎ間で共用することにより、実施の形態３の電源回路群３０と同様、複数（ｎ個）の電源回路３１〜３ｎに対応するスイッチング制御回路の回路構成の簡略化を図ることにより、低コスト化及び省スペース化を図ることができる。
【００６５】
さらに、実施の形態４の電源回路群４０において、複数の動作制御組合せ回路Ｃ３１〜Ｃ３ｎはそれぞれ基準信号Ｓ２６及び位相遅延基準信号Ｓ２７のうち一方の信号を選択的に比較回路１７に入力する構成にしている。このため、複数の動作制御組合せ回路Ｃ３１〜Ｃ３ｎを流れる比較用基準信号Ｓ２６及びＳ２７を２つの位相に分散させることにより、電流実効値を下げ、ある時間帯に集中した電流消費がなされる現象を確実に回避することができる。
【００６６】
なお、本実施の形態では、180deg位相遅延回路２７により基準信号Ｓ２６を１８０度(deg)遅延させて位相遅延基準信号Ｓ２７を生成したが、１８０度以外で基準信号Ｓ２６の位相をシフトさせた信号を位相遅延基準信号Ｓ２７として用いても良い。ただし、１８０度位相を遅延させる構成は、180deg位相遅延回路２８として反転論理回路を設けるという回路構成の簡略化を図ることができる。
【００６７】
＜実施の形態５＞
図８はこの発明の実施の形態５である電源回路５（スイッチング電源装置）の構成を示す回路図である。
【００６８】
同図に示すように、ＤＣ／ＤＣ制御ＩＣ１５に代えて、発振回路１８を設けている点が、図１で示した実施の形態１の電源回路１と異なる。以下では、実施の形態１と同じ構成部分については同一符号を付し説明を適宜省略する。
【００６９】
発振回路１８は検出電圧Ｖ４を受け、検出電圧Ｖ４の電圧値に基づく周波数で発振する発振ゲート信号Ｓ１８をトランジスタＱ１１の制御電極に出力している。
【００７０】
図９は実施の形態５の発振回路１８による発振ゲート信号Ｓ１８の出力動作を示すタイミング図である。同図(a) に示すように、検出電圧Ｖ４が比較的大きい場合は発振ゲート信号Ｓ１８の上限電圧ＶＸ５と最小電圧ＶＮ５との電位差を大きく設定することにより、発振回路１８の内部信号ＳＡは比較的小さな周波数で発振する。発振回路１８はこの内部信号ＳＡをデジタル信号ＳＤに波形整形した後、デューティー比５０％に調整して、比較的小さな発振周波数のデジタル発振信号である発振ゲート信号Ｓ１８を得ることができる。
【００７１】
一方、同図(b) に示すように、検出電圧Ｖ４が比較的小さい場合は発振ゲート信号Ｓ１８の上限電圧ＶＸ５と最小電圧ＶＮ５との電位差を小さく設定することにより、発振回路１８の内部信号ＳＡは比較的小さな大きな周波数で発振する。発振回路１８はこの内部信号ＳＡをデジタル信号ＳＤに波形整形した後、デューティー比５０％に調整して、比較的大きな発振周波数の発振ゲート信号Ｓ１８を得ることができる。
【００７２】
上記構成の実施の形態５の電源回路５は、実施の形態１の電源回路１と同様、上記スイッチング制御回路（電圧検出回路４＋発振回路１８）は、電圧検出回路４の検出電圧Ｖ４に基づき、ＤＣ／ＤＣ制御ＩＣ１５と同様に発振回路１８（動作制御部）によってトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行しており、実施の形態１と同様の効果を奏する。
【００７３】
さらに、実施の形態５の電源回路５は、検出電圧Ｖ４に基づく周波数で発振する発振ゲート信号Ｓ１８を得る発振回路１８によって動作制御部を実現することにより、ＤＣ／ＤＣ制御ＩＣ１５より回路構成を簡略化できる分、回路全体の低コスト化を図ることができる。
【００７４】
さらに、上記した発振回路１８による検出電圧Ｖ４に基づく周波数変調を行って得られる発振ゲート信号Ｓ１８を出力する制御アルゴリズムはＲＣＣ(Ringing Choke Converter)と同じ考え方に基づいている。
【００７５】
すなわち、発振ゲート信号Ｓ１８の発振周波数が２倍になると電源回路５の一次巻線部１１側及び二次巻線部１２側を流れる電流はともに１／２になる。二次巻線部１２側のインダクタンスをＬ、二次巻線部１２側を流れる電流をＩ、周波数をｆとすると、二次側電圧Ｖout側の出力電力は、［（１／２）×Ｌ×Ｉ２×ｆ］で表されるため、発振周波数が２倍になると上記出力電力は［１／２｛＝（１／２）２×２｝となるように制御される。
【００７６】
二乗制御特性を利用して発振ゲート信号Ｓ１８を生成させることは、複雑なＤＣ／ＤＣ制御ＩＣ１５のようなＰＷＭ回路を使用することなく、スイッチング制御回路構成することができ、実施の形態１と同様の効果を奏する。
【００７７】
さらに、電源回路５の発振ゲート信号Ｓ１８の発振周波数は検出電圧Ｖ４に基づき変調されるため、実施の形態３の電源回路群３０や実施の形態４の電源回路群４０のように、複数の電源回路５で構成する場合、複数の電源回路５間で発振ゲート信号Ｓ１８の発振周波数が異なる結果、一次巻線部１１側の電流を時間方向に沿って分散することが可能となり、電流実効値を下げ、放射ノイズを抑えることも可能となる。
【００７８】
例えば、複数の電源回路を構成する場合、隣接する電源回路間を近づけた状態で、互いのフライバック電圧ΔＶの発生タイミングが同じであると、「放射ノイズ」が互いに重畳し、大きな放射ノイズを発生し易くなる。一方、複数の電源回路５を構成する場合、隣接する電源回路５間が近づいた状態でも、隣接する電源回路５，５間で発振ゲート信号Ｓ１８の周波数を異ならせることによりフライバック電圧ΔＶの発生タイミングをずらすことができ、「放射ノイズ」のピークを抑えることができる。さらに、隣接する電源回路５間を離すことにより、より高い放射ノイズ抑制効果を得ることができる。
【００７９】
＜実施の形態６＞
図１０はこの発明の実施の形態６である電源回路６（スイッチング電源装置）の構成を示す回路図である。
【００８０】
同図に示すように、ＤＣ／ＤＣ制御ＩＣ１５に代えて、発振回路１９及び比較回路２０を設けている点が、図１で示した実施の形態１の電源回路１と異なる。以下では、実施の形態１と同じ構成部分については同一符号を付し説明を適宜省略する。
【００８１】
発振回路１９は所定周波数の基準発振信号Ｓ１９を発生する。比較回路２０は基準発振信号Ｓ１９と検出電圧Ｖ４とを受け、検出電圧Ｖ４と目標電圧ＯＴとの比較結果に基づき、必要に応じて基準発振信号Ｓ１９の発生パルスを間引く処理を施した加工発振信号Ｓ２０をトランジスタＱ１１の制御電極に出力している。
【００８２】
図１１は実施の形態６の比較回路２０よる加工発振信号Ｓ２０の出力動作を示すタイミング図である。同図に示すように、検出電圧Ｖ４が目標電圧ＯＴを下回っている時間帯において、基準発振信号Ｓ１９がそのまま加工発振信号Ｓ２０として出力される。一方、“Ｈ”パルス発生タイミングである検出時刻ｔ１において検出電圧Ｖ４が目標電圧ＯＴを上回っている場合は、基準発振信号Ｓ１９の“Ｈ”パルスが間引きされた等固定の加工発振信号Ｓ２０が出力される。
【００８３】
このように、比較回路２０は、検出電圧Ｖ４が目標電圧ＯＴを上回る時間帯において“Ｈ”パルスを間引いた加工発振信号Ｓ２０を出力することにより検出電圧Ｖ４が目標電圧ＯＴに近づく制御が行える。したがって、所望の目標値となる二次側電圧Ｖoutに対応する目標電圧ＯＴを予め設定することにより、二次側電圧Ｖoutが上記所望の目標値になるように、トランジスタＱ１１のオン／オフ動作を制御することができる。
【００８４】
上記構成の実施の形態６の電源回路６は、実施の形態１の電源回路１と同様、上記スイッチング制御回路（電圧検出回路４＋発振回路１９＋比較回路２０）は、電圧検出回路４の検出電圧Ｖ４に基づき、ＤＣ／ＤＣ制御ＩＣ１５と同様に比較回路２０（動作制御部）によってトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行しており、実施の形態１と同様の効果を奏する。
【００８５】
さらに、実施の形態６の電源回路６は、検出電圧Ｖ４に基づき、基準発振信号Ｓ１９を加工した加工発振信号Ｓ２０を得る比較回路２０によって動作制御部を実現することにより、ＤＣ／ＤＣ制御ＩＣ１５より回路構成を簡略化できる分、回路全体の低コスト化を図ることができる。
【００８６】
＜実施の形態７＞
図１２はこの発明の実施の形態７である電源回路群７０（スイッチング電源装置）の構成を示す回路図である。
【００８７】
同図に示すように、電源回路群７０はｎ個（ｎ≧２）の電源回路７１〜７ｎから構成される。電源回路７１〜７ｎはそれぞれ発振回路２９（図１０の発振回路１９に相当）を有さない点を除いて、図１０で示した実施の形態６の電源回路６と同一構成を呈しており、電源回路７１〜７ｎは差動増幅部１３、Ｈ検出フィルタ回路１４及び比較回路２０からなる動作制御組合せ回路Ｃ７１〜Ｃ７ｎを有している。すなわち、ｎ個の電源回路７１〜７ｎに対応してｎ個の動作制御組合せ回路Ｃ７１〜Ｃ７ｎが設けられる。
【００８８】
そして、発振回路２９は動作制御組合せ回路Ｃ７１〜Ｃ７ｎのｎ個の比較回路２０間で共用される。すなわち、ｎ個の電源回路７１〜７ｎ（動作制御組合せ回路Ｃ７１〜Ｃ７ｎ）に対して１個の発振回路２９が共用され、共通発振信号Ｓ２９が動作制御組合せ回路Ｃ７１〜Ｃ７ｎそれぞれの比較回路２０に共通に入力される。
【００８９】
したがって、実施の形態７の電源回路群７０は、電源回路７１〜７ｎそれぞれにおいて、動作制御組合せ回路Ｃ７１〜Ｃ７ｎが共通発振信号Ｓ２９を共通に入力することにより、実施の形態６のスイッチング制御回路（電圧検出回路４＋発振回路１９＋比較回路２０）と同様、電圧検出回路４の検出電圧Ｖ４に基づき、比較回路２０（動作制御部）によって、電源回路７１〜７ｎのうち対応するトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行することができる。
【００９０】
このように、実施の形態７の電源回路群７０は、発振回路２９を複数（ｎ個）の動作制御組合せ回路Ｃ７１〜Ｃ７ｎ間で共用することにより、複数（ｎ個）の電源回路７１〜７ｎに対応するスイッチング制御回路の回路構成（動作制御組合せ回路Ｃ７１〜Ｃ７ｎ＋発振回路２９）の簡略化を図ることにより、低コスト化及び省スペース化を図ることができる。
【００９１】
＜実施の形態８＞
図１３はこの発明の実施の形態８である電源回路群８０（スイッチング電源装置）の構成を示す回路図である。
【００９２】
電源回路群８０は、実施の形態７の電源回路群７０と同様、ｎ個の電源回路７１〜７ｎ（図１３では７１〜７４を示す）から構成される。ｎ個の電源回路７１〜７ｎに対応してｎ個の動作制御組合せ回路Ｃ７１〜Ｃ７ｎが設けられる。
【００９３】
そして、発振回路２９及び180deg位相遅延回路２８は動作制御組合せ回路Ｃ７１〜Ｃ７ｎのｎ個の比較回路１７間で共用される。すなわち、ｎ個の電源回路７１〜７ｎ（動作制御組合せ回路Ｃ７１〜Ｃ７ｎ）に対して１個の発振回路２９及び180deg位相遅延回路２８が共用される。
【００９４】
180deg位相遅延回路２８は共通発振信号Ｓ２９（基準発振信号）を受け、共通発振信号Ｓ２９を１８０度位相遅延させた位相遅延発振信号Ｓ２８（位相シフト基準発振信号）を出力する。
【００９５】
そして、共通発振信号Ｓ２９は電源回路７１，７３，…の比較回路２０への比較用基準発振信号として付与され、位相遅延発振信号Ｓ２８は電源回路７２，７４，…の比較回路２０への比較用基準信号とし付与される。なお、比較用基準発振信号は共通発振信号Ｓ２９及び位相遅延発振信号Ｓ２８を含む信号の総称である。
【００９６】
したがって、実施の形態８の電源回路群８０は、電源回路７１〜７ｎそれぞれにおいて、動作制御組合せ回路Ｃ７１〜Ｃ７ｎが比較用基準信号として共通発振信号Ｓ２９あるいは位相遅延発振信号Ｓ２８を入力する。したがって、実施の形態８は、実施の形態７と同様、電圧検出回路４の検出電圧Ｖ４に基づき、比較回路２０（動作制御部）によって、電源回路７１〜７ｎのうち対応するトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行することができる。
【００９７】
このように、実施の形態８の電源回路群８０は、発振回路２９及び180deg位相遅延回路２８を複数（ｎ個）の動作制御組合せ回路Ｃ７１〜Ｃ７ｎ間で共用することにより、実施の形態７の電源回路群７０と同様、複数（ｎ個）の電源回路７１〜７ｎに対応するスイッチング制御回路の回路構成の簡略化を図ることにより、低コスト化及び省スペース化を図ることができる。
【００９８】
さらに、実施の形態８の電源回路群８０において、複数の動作制御組合せ回路Ｃ７１〜Ｃ７ｎは共通発振信号Ｓ２９及び位相遅延発振信号Ｓ２８のうち一方の信号を選択的に比較回路１７に入力する構成にしているため、複数の動作制御組合せ回路Ｃ７１〜Ｃ７ｎを流れる比較用共通発振信号Ｓ２９，Ｓ２７を２つの位相に分散させることにより、電流実効値を下げ、ある時間帯に集中した電流消費がなされる現象を確実に回避することができる。
【００９９】
なお、本実施の形態では、180deg位相遅延回路２８により共通発振信号Ｓ２９を１８０度遅延させて位相遅延発振信号Ｓ２８を生成したが、１８０度以外で共通発振信号Ｓ２９の位相をシフトさせた信号を位相遅延発振信号Ｓ２８として用いても良い。ただし、１８０度位相を遅延させる構成は、180deg位相遅延回路２８として反転論理回路を設けるという回路構成の簡略化を図ることができる。
【０１００】
＜実施の形態９＞
図１４はこの発明の実施の形態９である電源回路９（スイッチング電源装置）の構成を示す説明図である。
【０１０１】
同図に示すように、図１で示した実施の形態１においてスイッチング制御回路を構成する、差動増幅部１３、Ｈ検出フィルタ回路１４及びＤＣ／ＤＣ制御ＩＣ１５を制御ＩＣ２２として１チップに集積化している。
【０１０２】
１チップ化された制御ＩＣ２２は外部端子Ｐ１〜Ｐ７を有し、外部端子Ｐ１から動作電源Ｖccが入力され、外部端子Ｐ２及びＰ３間に抵抗Ｒ１３及びキャパシタＣ１３が並列に設けられる。外部端子Ｐ２，Ｐ３は差動増幅部１３に電気的に接続されており、これらキャパシタＣ１３及び抵抗Ｒ１３（主として抵抗Ｒ１３）を変更することにより差動増幅部１３の増幅率を調整することができる。
【０１０３】
外部端子Ｐ４は外部では一次巻線部１１の一端に接続され、内部では差動増幅部１３の負入力に接続される。外部端子Ｐ５は外部では一次巻線部１１の他端に接続され、内部では差動増幅部１３の正入力に接続される。
【０１０４】
外部端子Ｐ６は外部ではトランジスタＱ１１の制御電極に接続され、内部ではＰＷＭ信号Ｓ１５を受ける。外部端子Ｐ７は外部では抵抗Ｒ１１を介して接地される。内部ではＤＣ／ＤＣ制御ＩＣ１５の過電流検出部に取り込まれる。
【０１０５】
なお、他の構成は図１で示した電源回路１と同様であるため、同一符号を付して説明を適宜省略する。
【０１０６】
上記構成の実施の形態９の電源回路９は、実施の形態１の電源回路１と等価な回路構成を呈しているため、電圧検出回路４の検出電圧Ｖ４に基づき、ＤＣ／ＤＣ制御ＩＣ１５（動作制御部）によってトランジスタＱ１１のオン／オフ動作を制御する制御処理を実行しており、実施の形態１と同様の効果を奏する。
【０１０７】
さらに、実施の形態９の電源回路９は、スイッチング制御回路部分を１チップの制御ＩＣ２２内に集積化することにより、ノイズ環境に強く、回路全体の省スペース化を実現することができる。さらに、制御ＩＣ２２の小型化を図ることもできる。
【０１０８】
さらに、スイッチング制御回路を制御ＩＣ２２として構成することにより、比較的容易に電源回路９を構成することが可能となる効果を奏する。
【０１０９】
なお、実施の形態９は実施の形態１のスイッチング制御回路を制御ＩＣ２２に集積化する構成を示したが、実施の形態２の電源回路２、実施の形態５の電源回路５及び実施の形態６の電源回路６のスイッチング制御回路を同様に１チップの制御ＩＣを構成することができる。
【０１１０】
実施の形態２（図３参照）では、差動増幅部１３、Ｈ検出フィルタ回路１４、三角波発生回路１６及び比較回路１７を１チップの制御ＩＣとする構成が考えられる。この場合、実施の形態２の電源回路２の効果に加え、上述したノイズ環境に強く、回路全体の省スペース化を実現す等の実施の形態９の効果を奏する。
【０１１１】
実施の形態５（図８参照）では、差動増幅部１３、Ｈ検出フィルタ回路１４、及び発振回路１８を１チップの制御ＩＣとする構成が考えられる。この場合、実施の形態５の電源回路５の効果に加え、上述したノイズ環境に強く、回路全体の省スペース化を実現する等の実施の形態９の効果を奏する。
【０１１２】
実施の形態６（図１０参照）では、差動増幅部１３、Ｈ検出フィルタ回路１４、発振回路１９及び比較回路２０を１チップの制御ＩＣとする構成が考えられる。この場合、実施の形態６の電源回路６の効果に加え、上述したノイズ環境に強く、回路全体の省スペース化を実現する等の実施の形態９の効果を奏する。
【０１１３】
＜その他＞
実施の形態１〜実施の形態９で示した電源回路に関し、電源回路全体としても、内部のスイッチング制御回路としても、各実施の形態の固有の効果を奏している。
【０１１４】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１１５】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【図１】
2014033804.tif 000003
【図２】
2014033804.tif 000004
【図３】
2014033804.tif 000005
【図４】
2014033804.tif 000006
【図５】
2014033804.tif 000007
【図６】
2014033804.tif 000008
【図７】
2014033804.tif 000009
【図８】
2014033804.tif 000010
【図９】
2014033804.tif 000011
【図１０】
2014033804.tif 000012
【図１１】
2014033804.tif 000013
【図１２】
2014033804.tif 000014
【図１３】
2014033804.tif 000015
【図１４】
2014033804.tif 000016
【手続補正書】
【提出日】平成26年9月25日(2014.9.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
同図に示すように、電源回路１は、トランス８、（ＮＭＯＳ）トランジスタＱ１１、電圧検出回路４、ＤＣ／ＤＣ制御ＩＣ１５、キャパシタＣ１１，Ｃ１２、及びダイオードＤ１１，Ｄ１２を主要構成部として有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
このように、電源回路１の上記スイッチング制御回路は、一次巻線部１１側における差動増幅部１３及びＨ検出フィルタ回路１４からなる比較的簡単な回路構成の電圧検出回路４によってトランジスタＱ１１の制御用の検出電圧を得ることができる。このため、実施の形態１の上記スイッチング制御回路は、低コスト化、小型化、軽量化及び省資源化を実現しながら、ＤＣ／ＤＣ制御ＩＣ１５のＰＷＭ信号Ｓ１５によってトランジスタＱ１１のオン／オフ動作を制御することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
一方、同図(b) に示すように、検出電圧Ｖ４が比較的小さい場合は発振ゲート信号Ｓ１８の上限電圧ＶＸ５と最小電圧ＶＮ５との電位差を小さく設定することにより、発振回路１８の内部信号ＳＡは比較的大きな周波数で発振する。発振回路１８はこの内部信号ＳＡをデジタル信号ＳＤに波形整形した後、デューティー比５０％に調整して、比較的大きな発振周波数の発振ゲート信号Ｓ１８を得ることができる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2014033804.tif 000017
【国際調査報告】
2014033804.tif 000018
2014033804.tif 000019
2014033804.tif 000020
2014033804.tif 000021