【手続補正書】
【提出日】平成27年2月13日(2015.2.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の識別可能な抵抗状態をとりうる記憶素子と、
前記記憶素子に対してバイアス印加期間においてバイアス信号を印加するバイアス印加部と、
前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記記憶素子の抵抗状態を判定する判定部と
を備え、
前記バイアス印加部は、前記判定部が判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
半導体装置。
【請求項２】
前記判定部は、
前記検出信号に基づいて、前記バイアス印加期間において、前記抵抗状態に応じた電圧方向に、前記記憶素子の抵抗値に応じた速度で電圧が変化する第１の信号を生成するセンスアンプと、
前記第１の信号の電圧と参照電圧とを比較することにより前記記憶素子の抵抗状態を示す第２の信号を生成するコンパレータと
を有する
請求項１に記載の半導体装置。
【請求項３】
読出制御信号を生成する信号生成部をさらに備え、
前記バイアス印加部は、
前記読出制御信号がアクティブになったタイミングから、前記第２の信号が変化したタイミングに同期したタイミングまでの期間をパルス期間とするパルス信号を生成するパルス信号生成回路と、
前記パルス信号に基づいて前記記憶素子に選択的に前記バイアス信号を印加する印加回路と
を有する
請求項２に記載の半導体装置。
【請求項４】
前記判定部は、前記パルス期間に先立つ準備期間において、前記第１の信号の電圧を、前記参照電圧と異なるプリチャージ電圧に設定するプリチャージ回路をさらに有する
請求項３に記載の半導体装置。
【請求項５】
前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が高抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
請求項４に記載の半導体装置。
【請求項６】
前記記憶素子は、高抵抗状態よりも低抵抗状態において、リードディスターブが生じやすい
請求項５に記載の半導体装置。
【請求項７】
前記記憶素子は、２つの識別可能な抵抗状態をとりうるものであり、
前記プリチャージ電圧は、前記参照電圧から、前記記憶素子が低抵抗状態であるときに前記第１の信号が変化する電圧方向にずれた電圧である。
請求項４に記載の半導体装置。
【請求項８】
前記プリチャージ回路は、前記読出制御信号に基づいて前記第１の信号の電圧を設定する
請求項４から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記バイアス印加部は、前記第２の信号を遅延させる遅延回路をさらに有し、
前記パルス期間は、遅延した前記第２の信号が変化したタイミングまでの期間である
請求項３から請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記判定部は、前記パルス期間において前記第２の信号をそのまま出力信号として出力し、前記パルス期間以外の期間では前記出力信号を保持するラッチ回路をさらに備えた
請求項３から請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記判定部は、前記パルス期間の終了タイミングにおいて前記第２の信号をサンプリングし、そのサンプリング結果を保持して出力するフリップフロップ回路をさらに備えた
請求項３から請求項９のいずれか一項に記載の半導体装置。
【請求項１２】
前記バイアス信号は電圧信号であり、
前記検出信号は電流信号である
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記バイアス信号は電流信号であり、
前記検出信号は電圧信号である
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記記憶素子は、２つの端子を有し、前記２つの端子間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
請求項１から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記記憶素子は、イオン源層と抵抗変化層とが積層された記憶層を有し、
前記イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素と、陽イオン化可能な金属元素とを含む
請求項１から請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
複数の識別可能な抵抗状態をとりうる記憶素子に対して、バイアス印加期間においてバイアス信号を印加し、
前記バイアス信号が印加された前記記憶素子に生じた検出信号に基づいて、前記記憶素子の抵抗状態を判定し、
その判定した抵抗状態が、前記複数の抵抗状態のうちの一の抵抗状態である場合において、前記バイアス印加期間の長さを前記記憶素子の抵抗値に応じて設定する
情報読出方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
データの書込動作を行う場合には、記憶素子２１を低抵抗状態ＬＲＳにする（セットする）ときと、高抵抗状態ＨＲＳにする（リセットする）ときとでは、電流の流れる方向が異なる。すなわち、記憶素子２１を低抵抗状態ＬＲＳにする場合には、ソース線駆動部１２およびビット線駆動部３０Ａは、ソース線ＳＬの電圧をビット線ＢＬの電圧よりも高くする。これにより、メモリセル２０では、図３Ａに示したように、記憶素子２１から選択トランジスタ２２に向かってセット電流Ｉsetが流れる。このとき、記憶素子２１では、セット電流Ｉsetは、上部電極２１３から下部電極２１１へ流れる（図２）。一方、記憶素子２１を高抵抗状態ＨＲＳにする場合には、ソース線駆動部１２およびビット線駆動部３０Ａは、ビット線ＢＬの電圧をソース線ＳＬの電圧よりも高くする。これにより、メモリセル２０では、図３Ｂに示したように、選択トランジスタ２２から記憶素子２１の方向にリセット電流Ｉresetが流れる。このとき、記憶素子２１では、リセット電流Ｉresetは、下部電極２１１から上部電極２１３に向かって流れる（図２）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
（読出部３０Ｂ）
図４は、読出部３０Ｂの一構成例を表すものである。読出部３０Ｂは、電圧生成部３２と、センスアンプ４０と、コンパレータ３３と、遅延回路３４と、読出制御信号生成部３５と、論理積回路３６と、インバータ３７と、スイッチ３８と、ラッチ回路３９とを有している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
インバータ５１は、イネーブル端子ＥＮから供給される制御信号ＳＥの論理レベルを反転して出力するものである。バイアス電圧生成回路４１は、バイアス電圧Ｖbiasを生成する回路である。このバイアス電圧Ｖbiasは、オペアンプ４２，５２の正入力端子に供給される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図４において、コンパレータ３３は、信号ＳＡoutの電圧と参照電圧Ｖrefとを比較して、その結果を信号Ｃoutとして出力するものである。コンパレータ３３の正入力端子は、センスアンプ４０の出力端子Ｏｕｔに接続されており、信号ＳＡoutが入力される。また、負入力端子には、参照電圧Ｖrefが供給されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
図６は、記憶素子２１の抵抗状態が高抵抗状態ＨＲＳである場合における、記憶素子２１の抵抗データの読出動作のタイミング図を表すものであり、（Ａ）は読出制御信号Ｓreadの波形を示し、（Ｂ）は制御信号ＳＥの波形を示し、（Ｃ）はセンスアンプ４０の入力端子Ｉｎ１における信号Ｖｉｎの波形を示し、（Ｄ）は信号ＳＡoutの波形を示し、（Ｅ）は信号Ｃoutの波形を示し、（Ｆ）は信号Ｄoutの波形を示す。図６（Ｆ）において、“Ｈ／Ｌ”は、信号Ｄoutの信号レベルが高レベルまたは低レベルであることを示している。