(57)【要約】  時間差デジタル変換回路(11)は入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する。時間差増幅回路(13)は第１および第２の信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する。遅延調整回路(14)は時間差増幅回路から出力される二つの信号にデジタル信号に応じた位相差を付加した二つの信号を出力し、特にデジタル信号が“０”の場合、二つの信号の双方を所定時間遅延させて出力する。出力検知回路(15)は遅延調整回路から二つの信号が出力されたことを検知して検知信号を出力する。記憶回路(12)は検知信号に同期してデジタル信号をラッチする。上記各要素を備えた時間差デジタル変換ステージ(10)を多段接続することでパイプライン型およびサイクリック型の時間差デジタル変換器が構成される。
2014038124.tif 000002
【特許請求の範囲】
【請求項１】
入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、
前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、
前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、
前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備え、
前記遅延調整回路は、入力された信号を、当該遅延調整回路で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延させて出力する二つの遅延パスを有し、前記デジタル信号が“０”を表すとき、前記時間差増幅回路から出力される前記二つの信号を前記二つの遅延パスでそれぞれ遅延させて出力する
ことを特徴とする時間差デジタル変換ステージ。
【請求項２】
入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、
前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、
前記時間差増幅回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、
前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備え、
前記遅延調整回路は、入力された信号を、当該遅延調整回路で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延させて出力する二つの遅延パスを有し、前記デジタル信号が“０”を表すとき、前記時間差増幅回路から出力される前記二つの信号を前記二つの遅延パスでそれぞれ遅延させて出力する
ことを特徴とする時間差デジタル変換ステージ。
【請求項３】
入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、
前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、
前記時間差増幅回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、
前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えている
ことを特徴とする時間差デジタル変換ステージ。
【請求項４】
請求項１および２のいずれか一つに記載の時間差デジタル変換ステージにおいて、
前記遅延調整回路は、
前記二つの遅延パスの一方、遅延のないパス、およびｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第１のパス群と、
前記二つの遅延パスの他方、遅延のないパス、および入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第２のパス群と、
前記第１のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第１の論理演算回路と、
前記第２のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第２の論理演算回路と、
前記デジタル信号に応じて前記第１のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の一方を入力する第１のパス選択回路と、
前記デジタル信号に応じて前記第２のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の他方を入力する第２のパス選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項５】
請求項３に記載の時間差デジタル変換ステージにおいて、
前記遅延調整回路は、
遅延のないパス、およびｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第１のパス群と、
遅延のないパス、および入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第２のパス群と、
前記第１のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第１の論理演算回路と、
前記第２のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第２の論理演算回路と、
前記デジタル信号に応じて前記第１のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の一方を入力する第１のパス選択回路と、
前記デジタル信号に応じて前記第２のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の他方を入力する第２のパス選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項６】
請求項１から３のいずれか一つに記載の時間差デジタル変換ステージにおいて、
入力が所定の論理遷移をしたときに所定の論理値の信号を出力し、前記検知信号を受けることで前記所定の論理値の信号の出力を停止する波形整形回路であって前記第１および第２の信号をそれぞれ出力する第１および第２の波形整形回路を備えている
ことを特徴とする時間差デジタル変換ステージ。
【請求項７】
請求項１から３のいずれか一つに記載の時間差デジタル変換ステージにおいて、
前記記憶回路は、
複数のレジスタ回路と、
前記検知信号に同期して、前記複数のレジスタ回路のいずれか一つを前記デジタル信号の格納先として選択するレジスタ選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項８】
多段接続された複数の請求項１から３のいずれか一つに記載の時間差デジタル変換ステージと、
前記複数の時間差デジタル変換ステージのそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするパイプライン型時間差デジタル変換器。
【請求項９】
多段接続された複数の請求項７に記載の時間差デジタル変換ステージと、
最終段の前記時間差デジタル変換ステージから出力される前記検知信号に同期して、前記時間差デジタル変換ステージのそれぞれにおける前記複数のレジスタ回路の出力を選択的に出力する信号選択回路と、
前記信号選択回路から出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするパイプライン型時間差デジタル変換器。
【請求項１０】
請求項１から３のいずれか一つに記載の時間差デジタル変換ステージと、
前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、
前記時間差デジタル変換ステージから出力される前記検知信号に同期して前記時間差デジタル変換ステージから出力されるデジタル値をラッチし、当該ラッチしたデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするサイクリック型時間差デジタル変換器。
【請求項１１】
請求項７に記載の時間差デジタル変換ステージと、
前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、
前記時間差デジタル変換ステージにおける前記複数のレジスタ回路のそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするサイクリック型時間差デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号位相差をデジタル値に変換する時間差デジタル変換器に関する。
【背景技術】
【０００２】
近年、デジタル位相同期回路の発展に伴い、時間方向のアナログ情報をデジタル化する時間差デジタル変換器の開発が盛んになっている。典型的な時間差デジタル変換器は、複数のインバータ回路が直列接続されたインバータチェーンに第１の信号を入力し、第２の信号に同期して各インバータ回路の出力をラッチしてインバータチェーンの状態変化点を検出することで、第１および第２の信号の位相差をデジタル化する。しかし、この構成ではインバータ回路の遅延時間以下の分解能を得ることができない。そこで、各インバータ回路の出力と第２の信号との位相差を時間差増幅回路で増幅し、その出力の位相差を別の時間差デジタル変換器でさらにデジタル化することで、各インバータ回路の遅延時間以下の分解能を実現している（例えば、非特許文献１参照）。【０００３】
また、時間差増幅回路の例として、複数の可変遅延セルからなるチェーンを二つ用意し、これら二つのチェーンを、一方のチェーンにおける各可変遅延セルの出力で他方のチェーンにおける各可変遅延セルのゲインを制御するようにクロス結合したものが知られている（例えば、非特許文献２参照）。【０００４】
また、従来の高分解能の時間差デジタル変換器では、各インバータ回路の出力に時間差増幅回路と時間差デジタル変換器を設けなければならず、全体の回路規模および消費電力が大きくなってしまうという問題があった。この問題を解消するために、本願発明者によって、小型で高分解能の時間差デジタル変換ステージを備えたパイプライン型およびサイクリック型の時間差デジタル変換器が開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１１／１０４７７８号
【非特許文献】
【０００６】
【非特許文献１】M. Lee, A. A. Abidi, "A 9b,1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue," 2007 Symposium on VLSI Circuits Digest of Technical Papers, pp.168-169, June 2007
【非特許文献２】T. Nakura, S. Mandai, M. Ikeda, K. Asada, "Time Difference Amplifier using Closed-Loop Gain Control," 2009 Symposium on VLSI Circuits Digest of Technical Papers, pp.208-209, June 2009
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パイプライン型およびサイクリック型の時間差デジタル変換器で用いられる時間差デジタル変換ステージは、時間軸情報、すなわち、位相差を有する二つの信号が入力されると動作するイベントドリブン型の非同期論理回路で構成され、その入出力レイテンシは入力される二つの信号間の位相差に応じて変化する。例えば、１．５ビットの時間差デジタル変換ステージでは、Ｔを当該ステージで変換可能な最大時間差として、入力される二つの信号間にＴ／４以上の位相差がある場合、当該位相差が２倍に増幅されて位相が進んだ方の信号に遅延量Ｔが付加されて二つの信号が出力されるのに対して、入力される二つの信号間の位相差が±Ｔ／４以内の場合、当該位相差が２倍に増幅されて二つの信号が出力される。したがって、時間差デジタル変換ステージの入出力レイテンシは、入力される二つの信号間の位相差が±Ｔ／４以内の場合には小さく、入力される二つの信号間にＴ／４以上の位相差がある場合には大きくなる。このように、時間差デジタル変換ステージ１段当たりの入出力レイテンシには比較的大きなばらつきがある。【０００８】
パイプライン型時間差デジタル変換器は複数段の時間差デジタル変換ステージの入出力を縦続接続して構成され、各段の時間差デジタル変換ステージから出力されるデジタル値を互いに桁をずらして加算することで変換デジタル値を得る。一方、サイクリック型時間差デジタル変換器は１段の時間差デジタル変換ステージの入出力を再帰的に循環させるように構成され、各サイクルごとに時間差デジタル変換ステージから出力されるデジタル値を互いに桁をずらして加算することで変換デジタル値を得る。かかる構成のため、いずれのタイプの時間差デジタル変換器においても各段の時間差デジタル変換ステージの入出力レイテンシが累積され、時間差デジタル変換器に時間軸情報を有する二つの信号が入力されてから時間差デジタル変換器が変換デジタル値を出力するまでの入出力レイテンシのばらつきは、時間差デジタル変換ステージの段数に比例して飛躍的に増大してしまう。そして、入出力レイテンシのばらつきが増大することで高速に時間差デジタル変換を行うことが困難となる。【０００９】
かかる問題に鑑み、本発明は、時間差デジタル変換器において高速な時間差デジタル変換を達成することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面に従った時間差デジタル変換ステージは、入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えた時間差デジタル変換ステージであり、前記遅延調整回路は、入力された信号を、当該遅延調整回路で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延させて出力する二つの遅延パスを有し、前記デジタル信号が“０”を表すとき、前記時間差増幅回路から出力される前記二つの信号を前記二つの遅延パスでそれぞれ遅延させて出力する。【００１１】
本発明の第２の局面に従った時間差デジタル変換ステージは、入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、前記時間差増幅回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えた時間差デジタル変換ステージであり、前記遅延調整回路は、入力された信号を、当該遅延調整回路で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延させて出力する二つの遅延パスを有し、前記デジタル信号が“０”を表すとき、前記時間差増幅回路から出力される前記二つの信号を前記二つの遅延パスでそれぞれ遅延させて出力する。【００１２】
本発明の第３の局面に従った時間差デジタル変換ステージは、入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、前記時間差増幅回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えている。【００１３】
第１および第２の局面に従った時間差デジタル変換ステージによると、時間差デジタル変換回路から出力されるデジタル信号が“０”を表すとき、時間差増幅回路から出力される二つの信号の双方が、遅延調整回路で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延されて出力されるため、当該二つの信号の位相差を保存しつつ、時間差デジタル変換回路から出力されるデジタル信号が“０”のときの入出力レイテンシを大きくすることができる。これにより、時間差デジタル変換ステージの入出力レイテンシのばらつきを小さくすることができ、さらに、当該時間差デジタル変換ステージを多段接続または再帰的に接続した時間差デジタル変換器の入出力レイテンシのばらつきを小さくすることができ、高速な時間差デジタル変換が可能となる。【００１４】
第２および第３の局面に従った時間差デジタル変換ステージによると、時間差デジタル変換ステージによる変換処理が終了したことを示すタイミング信号となり得る検知信号が、遅延調整回路から出力される二つの信号からではなく、時間差増幅回路から出力される二つの信号、すなわち、遅延調整回路に入力される二つの信号から生成されるため、より早いタイミングで時間差デジタル変換ステージによる変換処理が終了したこと知ることができ、高速な時間差デジタル変換が可能となる。【００１５】
第１および第２の局面に従った時間差デジタル変換ステージにおいて、前記遅延調整回路は、例えば、前記二つの遅延パスの一方、遅延のないパス、およびｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第１のパス群と、前記二つの遅延パスの他方、遅延のないパス、および入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第２のパス群と、前記第１のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第１の論理演算回路と、前記第２のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第２の論理演算回路と、前記デジタル信号に応じて前記第１のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の一方を入力する第１のパス選択回路と、前記デジタル信号に応じて前記第２のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の他方を入力する第２のパス選択回路とを有する。【００１６】
第３の局面に従った時間差デジタル変換ステージにおいて、前記遅延調整回路は、例えば、遅延のないパス、およびｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第１のパス群と、遅延のないパス、および入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させてそれぞれ出力する遅延パスを含む第２のパス群と、前記第１のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第１の論理演算回路と、前記第２のパス群に属する複数のパスの出力を論理演算して一の信号を出力する第２の論理演算回路と、前記デジタル信号に応じて前記第１のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の一方を入力する第１のパス選択回路と、前記デジタル信号に応じて前記第２のパス群の中からいずれか一つのパスを選択し、当該選択したパスに前記時間差増幅回路から出力される前記二つの信号の他方を入力する第２のパス選択回路とを有する。【００１７】
第１から第２の局面に従った時間差デジタル変換ステージは、さらに、入力が所定の論理遷移をしたときに所定の論理値の信号を出力し、前記検知信号を受けることで前記所定の論理値の信号の出力を停止する波形整形回路であって前記第１および第２の信号をそれぞれ出力する第１および第２の波形整形回路を備えていてもよい。これによると、時間差増幅回路において正確な時間差増幅をすることができる。【００１８】
上記の時間差デジタル変換ステージを多段接続し、これら複数の時間差デジタル変換ステージのそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路を備えることで、高速な時間差デジタル変換を行うパイプライン型時間差デジタル変換器を構成することができる。【００１９】
上記の時間差デジタル変換ステージと、前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、前記時間差デジタル変換ステージから出力される前記検知信号に同期して前記時間差デジタル変換ステージから出力されるデジタル値をラッチし、当該ラッチしたデジタル値を互いに桁をずらして加算する加算回路とを備えることで、高速な時間差デジタル変換を行うサイクリック型時間差デジタル変換器を構成することができる。【００２０】
上記の時間差デジタル変換ステージにおいて、前記記憶回路は、複数のレジスタ回路と、前記検知信号に同期して、前記複数のレジスタ回路のいずれか一つを前記デジタル信号の格納先として選択するレジスタ選択回路とを有していてもよく、そのように構成された時間差デジタル変換ステージを多段接続し、最終段の前記時間差デジタル変換ステージから出力される前記検知信号に同期して、前記時間差デジタル変換ステージのそれぞれにおける前記複数のレジスタ回路の出力を選択的に出力する信号選択回路と、前記信号選択回路から出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えることで、高速な時間差デジタル変換を行うパイプライン型時間差デジタル変換器を構成することができる。【００２１】
また、そのように構成された時間差デジタル変換ステージと、前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、前記時間差デジタル変換ステージにおける前記複数のレジスタ回路のそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えることで、高速な時間差デジタル変換を行うサイクリック型時間差デジタル変換器を構成することができる。
【発明の効果】
【００２２】
本発明によると、時間差デジタル変換器において高速な時間差デジタル変換を達成することができる。特に、時間差デジタル変換回路から出力されるデジタル信号が“０”のときの入出力レイテンシが大きくなるように調整することで時間差デジタル変換ステージの入出力レイテンシのばらつきを小さくすることができ、パイプライン型およびサイクリック型の時間差デジタル変換器において高速な時間差デジタル変換が可能となる。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の第１の実施形態に係る時間差デジタル変換ステージの構成図である。
【図１Ｂ】本発明の第２の実施形態に係る時間差デジタル変換ステージの構成図である。
【図２】１．５ビットステージにおける時間差デジタル変換回路の一構成例を示す図である。
【図３】時間差増幅回路の一構成例を示す図である。
【図４】時間差増幅回路の動作原理を説明するための図である。
【図５】インバータ回路を単一のトランジスタで構成した場合の時間差増幅回路の構成例を示す図である。
【図６】低消費電力化および高速初期化の改良を施した時間差増幅回路の一構成例を示す図である。
【図７】信号衝突用の逆論理を出力するインバータ回路の構成例を示す図である。
【図８】信号伝播用のインバータ回路の構成例を示す図である。
【図９Ａ】第１の実施形態に係る１．５ビットステージにおける遅延調整回路の第１の構成例を示す図である。
【図９Ｂ】第１の実施形態に係る１．５ビットステージにおける遅延調整回路の第２の構成例を示す図である。
【図９Ｃ】第１の実施形態に係る１．５ビットステージにおける遅延調整回路の第３の構成例を示す図である。
【図９Ｄ】第１の実施形態に係る１．５ビットステージにおける遅延調整回路の第４の構成例を示す図である。
【図９Ｅ】第２の実施形態に係る１．５ビットステージにおける遅延調整回路の第１の構成例を示す図である。
【図９Ｆ】第２の実施形態に係る１．５ビットステージにおける遅延調整回路の第２の構成例を示す図である。
【図１０】第２の実施形態に係る１．５ビットステージにおける時間差デジタル変換回路と遅延調整回路の回路構成例を示す図である。
【図１１】１．５ビット時間差デジタル変換ステージの入出力特性と変換デジタル値との関係を示すグラフである。
【図１２】出力検知回路の一構成例を示す図である。
【図１３】２．５ビットステージにおける時間差デジタル変換回路の一構成例を示す図である。
【図１４Ａ】第１の実施形態に係る２．５ビットステージにおける遅延調整回路の一構成例を示す図である。
【図１４Ｂ】第２の実施形態に係る２．５ビットステージにおける遅延調整回路の一構成例を示す図である。
【図１５】２．５ビット時間差デジタル変換ステージの入出力特性と変換デジタル値との関係を示すグラフである。
【図１６】波形整形回路の一構成例を示す図である。
【図１７】本発明の一実施形態に係るパイプライン型時間差デジタル変換器の構成図である。
【図１８】１．５ビットステージにおける記憶回路の一構成例を示す図である。
【図１９】変形例に係るパイプライン型時間差デジタル変換器の構成図である。
【図２０】本発明の一実施形態に係るサイクリック型時間差デジタル変換器の構成図である。
【図２１】変形例に係るサイクリック型時間差デジタル変換器の構成図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら本発明を実施するための形態について説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００２５】
（時間差デジタル変換ステージの実施形態）
図１Ａは、本発明の第１の実施形態に係る時間差デジタル変換ステージの構成を示す。また、図１Ｂは、本発明の第２の実施形態に係る時間差デジタル変換ステージの構成を示す。これら時間差デジタル変換ステージ１０は、いずれも、時間差デジタル変換回路１１、記憶回路１２、時間差増幅回路１３、遅延調整回路１４、および出力検知回路１５を備えている。これら時間差デジタル変換ステージ１０は、入力された信号φ１，φ２の位相差に応じたデジタル値を出力するとともに、φ１，φ２の位相差を増幅して信号φ１’，φ２’を生成し、さらに当該デジタル値に応じてφ１’，φ２’の位相差を調整して信号φ１”，φ２”を出力する。
【００２６】
第１の実施形態と第２の実施形態との違いは出力検知回路１５に入力される信号にある。第１の実施形態に係る時間差デジタル変換ステージ１０では遅延調整回路１４から出力される信号φ１”，φ２”が出力検知回路１５に入力されるのに対して、第２の実施形態に係る時間差デジタル変換ステージ１０では時間差増幅信号１３から出力される信号φ１’，φ２’、すなわち、遅延調整回路１４に入力される信号と同じ信号が出力検知回路１５に入力される。当該構成の違いにかかわらず、第１および第２の実施形態に係る時間差デジタル変換ステージ１０は、例えば、後述するパイプライン型およびサイクリック型の時間差デジタル変換器における各ステージとして応用することができる。
【００２７】
以下、第１および第２の実施形態に係る時間差デジタル変換ステージ１０の詳細構成について説明する。なお、第１および第２の実施形態で共通する構成要素についてはまとめて説明する。
【００２８】
≪１．５ビットステージの例≫
時間差デジタル変換ステージ１０の分解能が１．５ビットである場合について説明する。時間差デジタル変換回路１１は、入力されたφ１，φ２の位相差に応じて“−１”，“０”，“＋１”のいずれかを表す２ビットのデジタル信号Ｄを出力する。記憶回路１２は、後述する検知信号Ｒに同期してＤをラッチする。図２は、１．５ビットステージにおける時間差デジタル変換回路１１の一構成例を示す。本例に係る時間差デジタル変換回路１１は、遅延回路１１１，１１２と、位相比較回路１１３，１１４とを備えている。遅延回路１１１，１１２は、時間差デジタル変換ステージ１０で変換可能な最大時間差を±Ｔとして、入力されたφ１，φ２を遅延量Ｔ／４でそれぞれ出力する。位相比較回路１１３は、遅延回路１１２の出力とφ１との位相の早遅を検出してＤの上位ビットであるＤ［１］を出力する。位相比較回路１１４は、遅延回路１１１の出力とφ２との位相の早遅を検出してＤの下位ビットであるＤ［０］を出力する。また、位相比較回路１１３，１１４は、いずれも、Ｒによって初期化される。位相比較回路１１３，１１４は、いずれも、リセット付きＲＳフリップフロップなどで構成することができる。かかる構成により、時間差デジタル変換回路１１は、φ１，φ２の位相差θが−Ｔ＜θ＜−Ｔ／４、−Ｔ／４＜θ＜＋Ｔ／４、および＋Ｔ／４＜θ＜＋Ｔのいずれの範囲にあるかを判定し、その判定結果をＤとして出力する。例えば、−Ｔ＜θ＜−Ｔ／４の場合、Ｄは“０１”であり、−Ｔ／４＜θ＜＋Ｔ／４の場合、Ｄは“００”であり、＋Ｔ／４＜θ＜＋Ｔの場合、Ｄは“１０”である。
【００２９】
図１Ａおよび図１Ｂに戻り、時間差増幅回路１３は、φ１，φ２を受け、これら信号の位相差を２倍に拡大したφ１’，φ２’を出力する。図３は、時間差増幅回路１３の一構成例を示す。本例に係る時間差増幅回路１３は、直列接続された偶数個の２入力２出力の基本回路１３０からなる。基本回路１３０は、４個のインバータ回路１３１，１３２，１３３および１３４から構成される。インバータ回路１３１，１３３の入力、インバータ回路１３２，１３４の入力、インバータ回路１３１，１３４の出力、およびインバータ回路１３２，１３３の出力は、それぞれ、共通である。インバータ回路１３１，１３２の駆動能力は互いに等しく、それぞれの入出力が第１および第２の入出力となる。インバータ回路１３３，１３４の駆動能力は互いに等しく、かつ、インバータ回路１３１，１３２の駆動能力よりも小さい。したがって、インバータ回路１３３，１３４からインバータ回路１３１，１３２の出力の逆論理がそれぞれ出力されることで信号が衝突してインバータ回路１３１，１３２の出力遷移が遅延する。例えば、インバータ回路１３２よりも先にインバータ回路１３１の入力が遷移した場合、インバータ回路１３１の出力が遷移した後にインバータ回路１３４が逆論理を出力するためインバータ回路１３１の出力遷移はインバータ回路１３４の出力によって遅延することはない。一方、インバータ回路１３２の出力が遷移するよりも前にインバータ回路１３３が逆論理を出力しているためインバータ回路１３２の出力遷移はインバータ回路１３３の出力によって遅延する。
【００３０】
図３の基本回路１３０を８個直列接続した場合の時間差増幅回路１３の動作原理について図４を参照しながら説明する。φ１，φ２に位相差がない場合、φ１，φ２は、それぞれ、前半の４個の基本回路１３０については他方の信号よりも先に通過するため他方の信号による出力遷移遅延は発生しないが、後半４個の基本回路１３０については他方の信号が先に通過するため出力遷移遅延が発生する（図４（ａ）参照）。しかし、φ１，φ２についてはともに同数の基本回路１３０において出力遷移遅延が発生するため、φ１，φ２は互いに同じ量だけ遅延し、φ１，φ２の位相差は維持される。したがって、φ１’，φ２’に位相差は生じない。
【００３１】
一方、φ１がφ２よりも遅れている場合、φ１は、例えば前半の３個の基本回路１３０では出力遷移遅延は発生しないが、後半５個の基本回路１３０では出力遷移遅延が発生する。逆に、φ２は、前半の５個の基本回路１３０では出力遷移遅延は発生しないが、後半３個の基本回路１３０では出力遷移遅延が発生する（図４（ｂ）参照）。したがって、φ１はφ２よりも多く遅延し、φ１’，φ２’の位相差はφ１，φ２の位相差よりも大きくなる。このように、時間差増幅回路１３に遅れて入力された信号は先に入力された信号よりもより多く遅延して出力される。これにより、二つの信号の位相差を増幅することができる。なお、ゲインは、基本回路１３０の個数およびインバータ回路１３１，１３２とインバータ回路１３３，１３４との駆動能力比を適宜変えることで所望値にすることができる。
【００３２】
インバータ回路１３３，１３４がＣＭＯＳで構成されている場合、φ１，φ２が入力されていない定常状態において、インバータ回路１３３，１３４は、それぞれ、インバータ回路１３１，１３２の出力の逆論理を出力するため、リーク電流が流れてしまう。そこで、図５に示したように、インバータ回路１３３，１３４を互いに逆極性の単一のトランジスタで構成してもよい。例えば、ある基本回路１３０において、インバータ回路１３３をＮＭＯＳトランジスタで構成した場合、インバータ回路１３４はＰＭＯＳトランジスタで構成する。さらに、その基本回路１３０に接続される別の基本回路１３０において、インバータ回路１３３，１３４を、それぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成する。これにより、定常状態におけるリーク電流を抑制することができる。なお、φ１，φ２の立ち下がりエッジの位相差を増幅するのであれば、図５に示したインバータ回路１３３，１３４の極性をすべて逆にすればよい。
【００３３】
図５に示した構成では、一旦φ１，φ２が入力されると時間差増幅回路１３が初期化されるまではインバータ回路１３３，１３４にリーク電流が流れる。すなわち、φ１，φ２が入力された定常状態では、インバータ回路１３３，１３４を構成するトランジスタはすべてオン状態となり、また、これらトランジスタとは逆極性でドレインどうしが接続されたインバータ回路１３１，１３２におけるトランジスタもオン状態となるため、インバータ回路１３１，１３２の電源電圧（またはグランド）からインバータ回路１３３，１３４のグランド（または電源電圧）に貫通電流が流れる。また、時間差増幅回路１３の初期化は、例えばφ１，φ２の立ち下がりエッジを入力することで行われるが、これではφ１，φ２の立ち下がりエッジがすべての基本回路１３０のインバータ回路１３１，１３２を伝播し終わるまで時間差増幅回路１３に次のφ１，φ２の立ち上がりを入力することができずに時間差増幅回路１３が再び使用可能になるまでの待ち時間が長い。そこで、下記のようにして時間差増幅回路１３の低消費電力化および高速初期化を図るとよい。
【００３４】
図６は、低消費電力化および高速初期化の改良を施した時間差増幅回路１３の一構成例を示す。基本回路１３０において、インバータ回路１３３Ａは、インバータ回路１３２Ａの出力を受ける隣の基本回路１３０におけるインバータ回路１３２Ａの出力によって電源制御されるように構成されている。具体的には、インバータ回路１３３Ａは、時間差増幅回路１３にφ２が入力されてから隣の基本回路１３０におけるインバータ回路１３２Ａの出力が遷移するまでは電源電圧またはグランドと接続され、隣の基本回路１３０におけるインバータ回路１３２Ａの出力が遷移した後は電源電圧またはグランドから切断される。また、インバータ回路１３４Ａは、インバータ回路１３１Ａの出力を受ける隣の基本回路１３０におけるインバータ回路１３１Ａの出力によって電源制御されるように構成されている。具体的には、インバータ回路１３４Ａは、時間差増幅回路１３にφ１が入力されてから隣の基本回路１３０におけるインバータ回路１３１Ａの出力が遷移するまでは電源電圧またはグランドと接続され、隣の基本回路１３０におけるインバータ回路１３１Ａの出力が遷移した後は電源電圧またはグランドから切断される。
【００３５】
図７は、インバータ回路１３３Ａ，１３４Ａの構成例を示す。インバータ回路１３３Ａ，１３４ＡがＨレベルを出力してインバータ回路１３１Ａ，１３２Ａの出力遷移を遅延させるものである場合、図７（ａ）に示したように、インバータ回路１３３Ａ，１３４Ａは、直列接続された二つのＰＭＯＳトランジスタで構成することができる。一方のトランジスタのソースは電源電圧に接続され、他方のトランジスタのドレインからＨレベルが出力される。また、インバータ回路１３３Ａ，１３４ＡがＬレベルを出力してインバータ回路１３１Ａ，１３２Ａの出力遷移を遅延させるものである場合、図７（ｂ）に示したように、インバータ回路１３３Ａ，１３４Ａは直列接続された二つのＮＭＯＳトランジスタで構成することができる。一方のトランジスタのソースはグランドに接続され、他方のトランジスタのドレインからＬレベルが出力される。いずれの構成においても、二つのトランジスタのゲートには、インバータ回路１３３Ａにあってはインバータ回路１３１Ａの入力および他の基本回路１３０におけるインバータ回路１３２Ａの出力が、インバータ回路１３４Ａにあってはインバータ回路１３２Ａの入力および他の基本回路１３０におけるインバータ回路１３１Ａの出力が、それぞれ接続される。いずれのトランジスタのゲートにいずれの信号を接続するかは任意である。
【００３６】
なお、インバータ回路１３３Ａを制御する信号は、隣の基本回路１３０におけるインバータ回路１３２Ａの出力に限られず、さらに先の基本回路１３０におけるインバータ回路１３２Ａの出力であってもよい。すなわち、インバータ回路１３２Ａの出力の伝播信号でインバータ回路１３３Ａを電源制御してもよい。同様に、インバータ回路１３１Ａの出力の伝播信号でインバータ回路１３４Ａを電源制御してもよい。
【００３７】
以上のように、φ１，φ２が基本回路１３０を通過した後に当該基本回路１３０におけるインバータ回路１３３Ａ，１３４Ａの電源を断つことで、φ１，φ２が入力された定常状態において貫通電流が流れ続けるのを抑制することができる。図６の構成によると、図５の構成と比較して１０倍程度の消費電力削減効果がある。
【００３８】
図６に戻り、基本回路１３０において、インバータ回路１３１Ａ，１３２Ａは、Ｒまたはその反転である／Ｒによって初期化されるように構成されている。縦続接続されたインバータ回路１３１ＡがＲ，／Ｒで交互に初期化されるのは、これらインバータ回路１３１Ａの初期値が交互に異なるからである。インバータ回路１３２Ａの初期化についても同様である。
【００３９】
図８は、インバータ回路１３１Ａ，１３２Ａの構成例を示す。インバータ回路１３３Ａ，１３４Ａの初期値がＨレベルの場合、図８（ａ）に示したように、インバータ回路１３１Ａ，１３２Ａを構成するＰＭＯＳトランジスタのゲートにＲまたは／Ｒを接続すればよい。また、インバータ回路１３３Ａ，１３４Ａの初期値がＬレベルの場合、図８（ｂ）に示したように、インバータ回路１３１Ａ，１３２Ａを構成するＮＭＯＳトランジスタのゲートにＲまたは／Ｒを接続すればよい。
【００４０】
以上のように、すべてのインバータ回路１３１Ａ，１３２ＡをＲまたは／Ｒでいっせいに初期化することで、１ゲート強の遅延時間で時間差増幅回路１３を初期化することができる。すなわち、図６の構成を採用することで時間差増幅回路１３の初期化を大幅に高速化することができる。
【００４１】
非特許文献２に開示された時間差増幅回路では可変遅延セルの電流源を制御することでゲインを制御している。しかし、電流源の線形領域は比較的狭いため、この構成では線形性の高い時間差増幅回路を設計することが困難である。一方、時間差増幅回路１３ではインバータ回路から出力される信号の衝突を利用して出力遅延を実現しているため、幅広いレンジで線形性に優れた時間差増幅作用を得ることができる。
【００４２】
図１Ａおよび図１Ｂに戻り、遅延調整回路１４は、φ１’，φ２’を受け、これら信号に時間差デジタル変換回路１１から出力されるＤに応じた位相差を付加したφ１”，φ２”を出力する。特に、Ｄが整数値“０”を表す場合、遅延調整回路１４は、入力されたφ１’，φ２’の双方を、遅延調整回路１４で付加可能な最大遅延量Ｔのおよそ半分、好ましくはちょうど半分であるＴ／２だけ遅延させて出力する。
【００４３】
第１の実施形態と第２の実施形態とで遅延調整回路１４の具体的構成が異なる。以下、各実施形態ごとの遅延調整回路１４の構成例について説明する。
【００４４】
図９Ａは、第１の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第１の構成例を示す。本例に係る遅延調整回路１４は、３つのパス１４１ａ，１４１ｂ，１４１ｃを含むパス群１４１と、３つのパス１４２ａ，１４２ｂ，１４２ｃを含むパス群１４２と、遅延選択回路１４３，１４４とを備えている。
【００４５】
パス１４１ａ，１４２ａは、それぞれ、入力されたφ１’，φ２’を遅延なしで出力するパスである。パス１４１ｂ，１４２ｂは、それぞれ、入力されたφ１’，φ２’をＴ／２だけ遅延させて出力する遅延パスである。パス１４１ｂ，１４２ｂは、いずれも、図２に示した遅延回路１１１または遅延回路１１２を２個直列接続して構成することができる。パス１４１ｃ，１４２ｃは、それぞれ、入力されたφ１’，φ２’をＴだけ遅延させて出力する遅延パスである。パス１４１ｃ，１４２ｃは、いずれも、図２に示した遅延回路１１１または遅延回路１１２を４個直列接続して構成することができる。
【００４６】
遅延選択回路１４３は、Ｄに応じてパス１４１ａ〜１４１ｃのうちいずれか一つを選択して、当該選択したパスの出力をφ１”として出力する。遅延選択回路１４４は、Ｄに応じてパス１４２ａ〜１４２ｃのうちいずれか一つを選択して、当該選択したパスの出力をφ２”として出力する。
【００４７】
例えば、Ｄが“０１”の場合、すなわち、φ１がφ２よりもＴ／４以上遅れている場合、遅延選択回路１４３はパス１４１ａの出力を選択し、遅延選択回路１４４はパス１４２ｃの出力を選択する。これにより、φ１’は遅延なしでそのまま出力され、φ２’はＴだけ遅延して出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に＋Ｔを付加したものとなる。Ｄが“００”の場合、すなわち、φ１，φ２の位相差が±Ｔ／４以内の場合、遅延選択回路１４３はパス１４１ｂの出力を選択し、遅延選択回路１４４はパス１４２ｂの出力を選択する。この結果、φ１’，φ２’は、いずれも、Ｔ／２だけ遅延して出力されるが、φ１’，φ２’の位相差は保存され、φ１”，φ２”に引き継がれる。Ｄが“１０”の場合、すなわち、φ１がφ２よりもＴ／４以上進んでいる場合、遅延選択回路１４３はパス１４１ｃの出力を選択し、遅延選択回路１４４はパス１４２ａの出力を選択する。これにより、φ１’はＴだけ遅延して出力され、φ２’は遅延なしでそのまま出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に−Ｔを付加したものとなる。
【００４８】
図９Ｂは、第１の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第２の構成例を示す。第１の構成例との違いは、パス１４１ｂとパス１４１ｃとがパスの一部を共有し、また、パス１４２ｂとパス１４２ｃとがパスの一部を共有している点である。すなわち、パス１４１ｂとパス１４１ｃとはＴ／２だけ遅延させる上流側パスを共有し、当該上流側パスの出力からパス１４１ｂは遅延のない下流側パスへ、パス１４１ｃはさらにＴ／２だけ遅延する下流側パスへと分岐する。パス１４２ｂとパス１４２ｃとについても同様である。
【００４９】
図９Ｃは、第１の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第３の構成例を示す。本例に係る遅延調整回路１４は、第２の構成例に係る遅延調整回路１４において遅延のないパスも共有するように変形したものである。すなわち、遅延選択回路１４３は、上流側パスの出力としてφ１’をＴ／２だけ遅延させて出力する遅延パスの出力および遅延なしパスの出力のいずれか一方を選択する部分と、下流側パスの出力として上流側パスの出力をさらにＴ／２だけ遅延させて出力する遅延パスの出力および遅延なしのパスの出力のいずれか一方を選択する部分とに分断されて構成される。遅延選択回路１４４についても同様である。
【００５０】
図９Ｄは、第１の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第４の構成例を示す。本例に係る遅延調整回路１４は、第３の構成例に係る遅延調整回路１４において遅延のなしパスのみを共有するように変形したものである。すなわち、φ１’をＴだけ遅延させるパスは共有されずにパス１４１ｃにのみ属し、また、φ１’をＴ／２だけ遅延させるパスは共有されずにパス１４１ｂにのみ属する。同様に、φ２’をＴだけ遅延させるパスは共有されずにパス１４２ｃにのみ属し、また、φ２’をＴ／２だけ遅延させるパスは共有されずにパス１４２ｂにのみ属する。
【００５１】
一方、図９Ｅは、第２の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第１の構成例を示す。本例に係る遅延調整回路１４は、３つのパス１４１ａ，１４１ｂ，１４１ｃを含むパス群１４１と、３つのパス１４２ａ，１４２ｂ，１４２ｃを含むパス群１４２と、パス選択回路１４５，１４６と、ＯＲゲート１４７，１４８とを備えている。
【００５２】
パス１４１ａ〜１４１ｃおよびパス１４２ａ〜１４２ｃの具体的構成については図９Ａを参照して説明したとおりである。ＯＲゲート１４７は、パス１４１ａ〜１４１ｃの出力の論理和を演算してφ１”を出力する。ＯＲゲート１４８は、パス１４２ａ〜１４２ｃの出力の論理和を演算してφ２”を出力する。
【００５３】
パス選択回路１４５は、Ｄに応じてパス１４１ａ〜１４１ｃのうちいずれか一つを選択して、当該選択したパスにφ１’を入力する。パス選択回路１４６は、Ｄに応じてパス１４２ａ〜１４２ｃのうちいずれか一つを選択して、当該選択したパスにφ２’を入力する。
【００５４】
例えば、Ｄが“０１”の場合、すなわち、φ１がφ２よりもＴ／４以上遅れている場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ａを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ｃを選択する。これにより、φ１’は遅延なしでそのまま出力され、φ２’はＴだけ遅延して出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に＋Ｔを付加したものとなる。Ｄが“００”の場合、すなわち、φ１，φ２の位相差が±Ｔ／４以内の場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ｂを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ｂを選択する。これにより、φ１’，φ２’は、いずれも、Ｔ／２だけ遅延して出力されるが、φ１’，φ２’の位相差は保存され、φ１”，φ２”に引き継がれる。Ｄが“１０”の場合、すなわち、φ１がφ２よりもＴ／４以上進んでいる場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ｃを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ａを選択する。これにより、φ１’はＴだけ遅延して出力され、φ２’は遅延なしでそのまま出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に−Ｔを付加したものとなる。
【００５５】
図９Ｆは、第２の実施形態に係る１．５ビットステージにおける遅延調整回路１４の第２の構成例を示す。第１の構成例との違いは、パス１４１ｂとパス１４１ｃとがパスの一部を共有し、また、パス１４２ｂとパス１４２ｃとがパスの一部を共有している点である。すなわち、パス１４１ｂの上流側パスは遅延のないパス、パス１４１ｃの上流側パスはＴ／２だけ遅延するパスであり、これら上流側パスが合流して、パス１４１ｂとパス１４１ｃとはＴ／２だけ遅延させる下流側パスを共有している。なお、パス１４１ｂとパス１４１ｃとの合流点にＯＲゲート１４７を設けて、パス１４１ｂの上流側パスの出力とパス１４１ｃの上流側パスの出力との論理和を演算して下流側パスに信号を入力するようにしている。パス１４２ｂとパス１４２ｃとについても同様である。
【００５６】
図１０は、第２の実施形態に係る１．５ビットステージにおける時間差デジタル変換回路１１および遅延調整回路１４の回路構成例を示す。時間差デジタル変換回路１１において、遅延回路１１１，１１２は、遅延量Ｔ／４を実現するバッファ回路で構成されている。遅延回路１１１の入力側にはφ１が入力されるバッファ回路１１５を、遅延回路１１２の入力側にはφ２が入力されるバッファ回路１１６を、それぞれ設けている。位相比較回路１１３，１１４は、いずれも、リセット付きのＲＳフリップフロップで構成されている。遅延調整回路１４において、パス選択回路１４５，１４６は、ＡＮＤゲートを組み合わせた組み合わせ論理回路で構成されている。当該組み合わせ論理回路にはφ１’，φ２’、および位相比較回路１１３，１１４から出力される信号が入力される。
【００５７】
なお、上記説明はφ１’，φ２’の立ち上がりエッジを信号処理することを前提としているため、図９Ｅ、図９Ｆ、および図１０において複数のパスの合流部分にＯＲゲート（ＯＲゲート１４７，１４８）を用いているが、φ１’，φ２’の立ち下がりエッジを信号処理する場合にはＯＲゲートではなくＡＮＤゲートを用いるとよい。
【００５８】
図１１は、１．５ビット時間差デジタル変換ステージ１０の入出力特性と変換デジタル値との関係を示す。入力時間差はφ１，φ２の位相差であり、出力時間差はφ１”，φ２”の位相差である。また、図１１の下部に示したように、変換デジタル値が“−１”のときはφ２に遅延量Ｔが付加され、変換デジタル値が“０”のときはφ１，φ２に遅延量Ｔ／２が付加され、変換デジタル値が“＋１”のときはφ１に遅延量Ｔが付加される。
【００５９】
図１Ａおよび図１Ｂに戻り、第１の実施形態では、出力検知回路１５は、遅延調整回路１４からφ１”，φ２”が出力されたことを検知してＲを出力する。一方、第２の実施形態では、出力検知回路１５は、遅延調整回路１４にφ１’，φ２’が入力されたこと、すなわち、時間差増幅回路１３からφ１’，φ２’が出力されたことを検知してＲを出力する。
【００６０】
図１２は、第１の実施形態に係る時間差デジタル変換ステージ１０における出力検知回路１５の一構成例を示す。トリガ回路１５１，１５２は、それぞれ、φ１”，φ２”の立ち上がりエッジが入力されるまでは“０”を出力し、立ち上がりエッジが入力されると“１”を出力する。トリガ回路１５１，１５２は、いずれも、Ｄフリップフロップで構成することができる。論理回路１５３は、トリガ回路１５１，１５２の出力の否定論理積を出力する。論理回路１５３の出力がＲである。論理回路１５３は、ＮＡＮＤゲートで構成することができる。トリガ回路１５１，１５２は、Ｒを受けることでリセットされて再び“０”を出力する。すなわち、Ｒは、時間差デジタル変換ステージ１０による変換処理終了を示すタイミング信号となり得る。例えば、Ｒは、記憶回路１２によるＤのラッチタイミングを示す信号として使用することができる。また、Ｒは、図２に示した位相比較回路１１３，１１４のリセット信号として使用することができる。
【００６１】
なお、図示は省略するが、第２の実施形態に係る時間差デジタル変換ステージ１０における出力検知回路１５は、図１２に示した構成においてトリガ回路１５１，１５２に入力される信号をφ１”，φ２”からφ１’，φ２’に置き換えることで構成することができる。
【００６２】
≪２．５ビットステージの例≫
時間差デジタル変換ステージ１０の分解能が２．５ビットである場合について説明する。２．５ビットステージの場合、Ｄのビット幅が３ビットとなるため、記憶回路１２のビット幅もそれに応じて拡張する必要がある。また、時間差増幅回路１３は、φ１，φ２の位相差を４倍に拡大したφ１’，φ２’を出力する必要がある。さらに、時間差デジタル変換回路１１および遅延調整回路１４の構成が上記とは異なる。
【００６３】
時間差デジタル変換回路１１は、入力されたφ１，φ２の位相差に応じて“−３”，“−２”，“−１”，“０”，“＋１”，“＋２”，“＋３”のいずれかを表すＤを出力する。図１３は、２．５ビットステージにおける時間差デジタル変換回路１１の一構成例を示す。遅延回路１１１，１１２は、時間差デジタル変換ステージ１０で変換可能な最大時間差を±Ｔとして、入力されたφ１，φ２をＴ／８，３Ｔ／８，５Ｔ／８の各遅延量でそれぞれ出力する。遅延回路１１１，１１２は、いずれも、遅延量Ｔ／８の遅延素子を５個直列接続して構成することができる。位相比較回路１１３は、遅延回路１１２のＴ／８，３Ｔ／８，５Ｔ／８遅延出力のそれぞれとφ１との位相の早遅を検出する。位相比較回路１１４は、遅延回路１１１のＴ／８，３Ｔ／８，５Ｔ／８遅延出力のそれぞれとφ２との位相の早遅を検出する。また、位相比較回路１１３，１１４は、いずれも、Ｒによって初期化される。位相比較回路１１３，１１４は、いずれも、複数のリセット付きＲＳフリップフロップなどで構成することができる。論理回路１１５は、位相比較回路１１３，１１４の出力から３ビットのＤを生成する。
【００６４】
図１Ａおよび図１Ｂに戻り、遅延調整回路１４は、φ１’，φ２’を受け、これら信号に時間差デジタル変換回路１１から出力されるＤに応じた位相差を付加したφ１”，φ２”を出力する。特に、Ｄが整数値“０”を表す場合、遅延調整回路１４は、入力されたφ１’，φ２’の双方を、遅延調整回路１４で付加可能な最大遅延量３Ｔのおよそ半分、好ましくはちょうど半分である３／２Ｔだけ遅延させて出力する。
【００６５】
図１４Ａは、第１の実施形態に係る２．５ビットステージにおける遅延調整回路１４の一構成例を示す。本例に係る遅延調整回路１４は、５つのパス１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅを含むパス群１４１と、５つのパス１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅを含むパス群１４２と、遅延選択回路１４３，１４４とを備えている。
【００６６】
パス１４１ａ，１４２ａは、それぞれ、入力されたφ１’，φ２’を遅延なしで出力するパスである。パス１４１ｂ，１４２ｂは、それぞれ、入力されたφ１’，φ２’を３／２Ｔだけ遅延させて出力する遅延パスである。パス１４１ｂ，１４２ｂは、いずれも、図１３に示した遅延量Ｔ／８の遅延素子を１２個直列接続して構成することができる。パス１４１ｅ，１４２ｅは、それぞれ、入力されたφ１’，φ２’を３Ｔだけ遅延させて出力する遅延パスである。パス１４１ｅ，１４２ｅは、いずれも、図１３に示した遅延量Ｔ／８の遅延素子を２４個直列接続して構成することができる。パス１４１ｃ，１４２ｃは、それぞれ、入力されたφ１’，φ２’をＴだけ遅延させて出力する遅延パスである。パス１４１ｄ，１４２ｄは、それぞれ、入力されたφ１’，φ２’を２Ｔだけ遅延させて出力する遅延パスである。パス１４１ｃ〜１４１ｅはパスの一部を共有している。すなわち、パス１４１ｃ〜１４１ｅはＴだけ遅延させる上流側パスを共有し、当該上流側パスの出力からパス１４１ｃは遅延のない下流側パスへと分岐する。パス１４１ｄとパス１４１ｅとはさらにＴだけ遅延させる上流側パスを共有し、当該上流側パスから１４１ｄは遅延のない下流側パスへ、パス１４１ｅはさらにＴだけ遅延する下流側パスへと分岐する。パス１４２ｃ〜１４２ｅについても同様である。
【００６７】
遅延選択回路１４３は、Ｄに応じてパス１４１ａ〜１４１ｅのうちいずれか一つを選択して、当該選択したパスの出力をφ１”として出力する。遅延選択回路１４４は、Ｄに応じてパス１４２ａ〜１４２ｅのうちいずれか一つを選択して、当該選択したパスの出力をφ２”として出力する。
【００６８】
例えば、Ｄが“−３”（２の補数だと“１０１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上遅れている場合、遅延選択回路１４３はパス１４１ａの出力を選択し、遅延選択回路１４４はパス１４２ｅの出力を選択する。これにより、φ１’は遅延なしでそのまま出力され、φ２’は３Ｔだけ遅延して出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に＋３Ｔを付加したものとなる。Ｄが“０”（２の補数だと“０００”）の場合、すなわち、φ１，φ２の位相差が±Ｔ／８以内の場合、遅延選択回路１４３はパス１４１ｂの出力を選択し、遅延選択回路１４４はパス１４２ｂの出力を選択する。この結果、φ１’，φ２’は、いずれも、３／２Ｔだけ遅延して出力されるが、φ１’，φ２’の位相差は保存され、φ１”，φ２”に引き継がれる。Ｄが“＋３”（２の補数だと“０１１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上進んでいる場合、遅延選択回路１４３はパス１４１ｅの出力を選択し、遅延選択回路１４４はパス１４１ａの出力を選択する。これにより、φ１’は３Ｔだけ遅延して出力され、φ２’は遅延なしでそのまま出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に−３Ｔを付加したものとなる。
【００６９】
一方、図１４Ｂは、第２の実施形態に係る２．５ビットステージにおける遅延調整回路１４の一構成例を示す。本例に係る遅延調整回路１４は、５つのパス１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅを含むパス群１４１と、５つのパス１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ，１４２ｅを含むパス群１４２と、パス選択回路１４５，１４６と、ＯＲゲート１４７，１４８とを備えている。
【００７０】
パス１４１ａ，１４２ａは、それぞれ、入力されたφ１’，φ２’を遅延なしで出力するパスである。パス１４１ｂ，１４２ｂは、それぞれ、入力されたφ１’，φ２’を３／２Ｔだけ遅延させて出力する遅延パスである。パス１４１ｃ，１４２ｃは、それぞれ、入力されたφ１’，φ２’をＴだけ遅延させて出力する遅延パスである。パス１４１ｄ，１４２ｄは、それぞれ、入力されたφ１’，φ２’を２Ｔだけ遅延させて出力する遅延パスである。パス１４１ｅ，１４２ｅは、それぞれ、入力されたφ１’，φ２’を３Ｔだけ遅延させて出力する遅延パスである。
【００７１】
ＯＲゲート１４７は、パス１４１ａ〜１４１ｅの出力の論理和を演算してφ１”を出力する。ＯＲゲート１４８は、パス１４２ａ〜１４２ｅの出力の論理和を演算してφ２”を出力する。
【００７２】
例えば、Ｄが“−３”（２の補数だと“１０１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上遅れている場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ａを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ｅを選択する。これにより、φ１’は遅延なしでそのまま出力され、φ２’はＴだけ遅延して出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に＋３Ｔを付加したものとなる。Ｄが“０”（２の補数だと“０００”）の場合、すなわち、φ１，φ２の位相差が±Ｔ／８以内の場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ｂを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ｂを選択する。この結果、φ１’，φ２’は、いずれも、３／２Ｔだけ遅延して出力されるが、φ１’，φ２’の位相差は保存され、φ１”，φ２”に引き継がれる。Ｄが“＋３”（２の補数だと“０１１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上進んでいる場合、パス選択回路１４５はφ１’を入力するパスとしてパス１４１ｅを選択し、パス選択回路１４６はφ２’を入力するパスとしてパス１４２ａを選択する。これにより、φ１’は３Ｔだけ遅延して出力され、φ２’は遅延なしでそのまま出力される。この結果、φ１”，φ２”の位相差はφ１’，φ２’の位相差に−３Ｔを付加したものとなる。
【００７３】
なお、上記説明はφ１’，φ２’の立ち上がりエッジを信号処理することを前提としているため、図１４Ｂにおいて複数のパスの合流部分にＯＲゲート（ＯＲゲート１４７，１４８）を用いているが、φ１’，φ２’の立ち下がりエッジを信号処理する場合にはＯＲゲートではなくＡＮＤゲートを用いるとよい。
【００７４】
図１５は、２．５ビット時間差デジタル変換ステージ１０の入出力特性と変換デジタル値との関係を示す。入力時間差はφ１，φ２の位相差であり、出力時間差はφ１”，φ２”の位相差である。また、図１５の下部に示したように、変換デジタル値が“−３”のときはφ２に遅延量３Ｔが付加され、変換デジタル値が“−２”のときはφ２に遅延量２Ｔが付加され、変換デジタル値が“−１”のときはφ２に遅延量Ｔが付加され、変換デジタル値が“０”のときはφ１，φ２に遅延量３／２Ｔが付加され、変換デジタル値が“＋１”のときはφ１に遅延量Ｔが付加され、変換デジタル値が“＋２”のときはφ１に遅延量２Ｔが付加され、変換デジタル値が“＋３”のときはφ１に遅延量３Ｔが付加される。
【００７５】
≪３．５ビット以上のステージの例≫
３．５ビット以上のマルチビットステージは、時間差デジタル変換回路１１、時間差増幅回路１３、および遅延調整回路１４を次のように変形して構成することができる。すなわち、Ｄが−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビット信号である場合、時間差増幅回路１３は、φ１，φ２の位相差を２ｎ−１倍に拡大したφ１’，φ２’を出力する。また、ｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、時間差デジタル変換回路１１において、遅延回路１１１，１１２は、それぞれ、φ１，φ２をＴの（２ｉ−１）／２ｎ倍に相当する各遅延量で出力し、位相比較回路１１３，１１４は、それぞれ、遅延回路１１１，１１２の出力のそれぞれとφ１，φ２との位相の早遅を検出する。
【００７６】
遅延調整回路１４において、パス群１４１，１４２は、遅延のないパス、ｉ／２Ｔだけ遅延させる遅延パス、Ｔのｉ倍に相当する時間だけ遅延させる遅延パスを含む。遅延選択回路１４３，１４４は、それぞれ、Ｄに応じてパス群１４１，１４２の中からいずれか一つのパスの出力を選択的に出力する。一方、パス選択回路１４５，１４６は、それぞれ、Ｄに応じてパス群１４１，１４２の中からいずれか一つのパスを選択し、当該選択したパスにφ１’，φ２’を入力する。ただし、Ｄが“０”の場合、遅延調整回路１４は、φ１’，φ２’の双方に遅延量ｉ／２Ｔを付加する。
【００７７】
以上、第１および第２の実施形態によると、小型で高速で高分解能の時間差デジタル変換を実現するパイプライン型およびサイクリック型の時間差デジタル変換器における各ステージとして応用可能な時間差デジタル変換ステージを実現することができる。
【００７８】
特に、第１の実施形態によると、時間差デジタル変換回路１１から出力されるデジタル信号Ｄが“０”を表すとき、時間差増幅回路１３から出力される二つの信号φ１’，φ２’の双方が、遅延調整回路１４で付加可能な最大遅延量のおよそ半分に相当する時間だけ遅延されて出力されるため、φ１’，φ２’の位相差を保存しつつ、Ｄが“０”のときの入出力レイテンシを大きくすることができる。これにより、時間差デジタル変換ステージ１０の入出力レイテンシのばらつきを小さくすることができ、さらに、時間差デジタル変換ステージ１０を多段接続または再帰的に接続した時間差デジタル変換器の入出力レイテンシのばらつきを小さくすることができるため、高速な時間差デジタル変換が可能となる。例えば、時間差デジタル変換ステージを６段縦続接続して構成されたパイプライン型時間差デジタル変換器において、各ステージに従来構成を採用した場合の当該時間差デジタル変換器の入出力レイテンシは１８Ｔ〜２２Ｔであり、そのばらつきは４Ｔであるのに対して、各ステージに第１の実施形態に係る時間差デジタル変換ステージ１０を採用した場合の当該時間差デジタル変換器の入出力レイテンシは２０．８Ｔ〜２２Ｔであり、そのばらつきは１．２Ｔにまで低減される。
【００７９】
また、第２の実施形態によると、時間差デジタル変換ステージ１０による変換処理が終了したことを示すタイミング信号となり得る検知信号Ｒが、遅延調整回路１４から出力される二つの信号φ１”，φ２”からではなく、時間差増幅回路１３から出力される二つの信号、すなわち、遅延調整回路１４に入力される二つの信号φ１’，φ２’から生成されるため、より早いタイミングで時間差デジタル変換ステージ１０による変換処理が終了したこと知ることができ、高速な時間差デジタル変換が可能となる。
【００８０】
なお、φ１，φ２は時間差デジタル変換ステージ１０に一旦入力されるとφ１”，φ２”が出力されるまでは論理遷移しないステップ状の信号であることが望ましい。特に、図３に示した構成の時間差増幅回路１３では、増幅処理中にφ１，φ２の論理が遷移すると各信号パスの後段における基本回路１３０のインバータ回路１３１，１３２の出力遷移遅延が発生しなくなり、正確な時間差増幅ができなくなるおそれがある。そこで、時間差デジタル変換ステージ１０における信号処理が終了するまでφ１，φ２の論理を固定する波形整形回路を設けるとよい。図１６は、波形整形回路の一構成例を示す。信号Φ１，Φ２は、それぞれ、φ１，φ２の原信号である。Φ１，Φ２はパルスであってもよい。波形整形回路１６１，１６２は、それぞれ、Φ１，Φ２の立ち上がりエッジが入力されるまではφ１，φ２として“０”を出力し、立ち上がりエッジが入力されると“１”を出力する。また、波形整形回路１６１，１６２は、Ｒを受けることでリセットされてφ１，φ２として再び“０”を出力する。波形整形回路１６１，１６２は、Ｄフリップフロップで構成することができる。
【００８１】
（パイプライン型時間差デジタル変換器の実施形態）
図１７は、本発明の一実施形態に係るパイプライン型時間差デジタル変換器の構成を示す。パイプライン型時間差デジタル変換器では、上記の時間差デジタル変換ステージ１０が多段接続されている。各時間差デジタル変換ステージ１０は、前段ステージから出力される二つの信号（初段の時間差デジタル変換ステージ１０にあってはφ１，φ２）の位相差を数ビットのデジタル値に変換して出力するとともに、これら二つの信号の位相差を増幅および調整して二つの信号を出力する。加算回路２０は、各時間差デジタル変換ステージ１０から出力されるデジタル値を互いに桁をずらして加算する。加算回路２０は、全加算器や半加算器を適宜組み合わせて構成することができる。
【００８２】
本実施形態によると、時間差デジタル変換ステージ１０を多段接続することで高分解能の時間差デジタル変換を実現することができる。すなわち、ステージ段数よりも多くの時間差増幅回路、およびこれら時間差増幅回路の出力の位相差を変換するための追加の時間差デジタル変換器を設けることなく、小型で高速で高分解能の時間差デジタル変換器を実現することができる。
【００８３】
≪変形例≫
時間差デジタル変換ステージ１０は時間方向のアナログ情報をデジタル化するという性質上、内部動作は非同期であり、信号処理に要する時間はステージごとに異なる。したがって、時間差デジタル変換ステージ１０では加算回路２０における処理が終了するまでは記憶回路１２に保持された値が上書きされないようにするとともに、パイプライン型時間差デジタル変換器においては最終ステージから検知信号Ｒが出力されるごとに各時間差デジタル変換ステージ１０の記憶回路１２に保持された値を読み出して加算するような仕組みが必要となる。
【００８４】
図１８は、１．５ビットステージにおける記憶回路１２の一構成例を示す。３個のレジスタ回路１２１は、Ｒに同期して２ビットのＤをラッチし、２ビットのＤ１，Ｄ２，Ｄ３をそれぞれ出力する。レジスタ回路１２１はパイプライン型時間差デジタル変換器におけるステージ段数分だけ設けるのが望ましい。本例では、１．５ビットステージを３段接続したパイプライン型時間差デジタル変換器を想定している。レジスタ選択回路１２２は、Ｒに同期して、３個のレジスタ回路１２１のいずれか一つをＤの格納先として選択する。レジスタ選択回路１２２は、リセット信号ＲＳＴによって初段がセットされる３段のシフトレジスタで構成することができる。
【００８５】
図１９は、変形例に係るパイプライン型時間差デジタル変換器の構成を示す。信号選択回路３０は、最終段の時間差デジタル変換ステージ１０から出力されるＲに同期して、時間差デジタル変換ステージ１０のそれぞれのデジタル出力Ｄ１，Ｄ２，Ｄ３を選択的に出力する。具体的には、信号選択回路３０は、各ステージのデジタル出力のいずれか一つを選択する３個の選択回路３１、およびパルス信号としてのＲをカウントするカウンタ回路３２で構成することができる。すなわち、カウンタ回路３２のカウント値が“１”の場合、各選択回路３１はＤ１を選択し、カウント値が“２”の場合、各選択回路３１はＤ２を選択し、カウント値が“３”の場合、各選択回路３１はＤ３を選択する。当該変形例によると、最終ステージの信号処理が終了するごとに直ちに各ステージの変換デジタル値が読み出されて加算されるため、入力レートを向上することができる。
【００８６】
（サイクリック型時間差デジタル変換器の実施形態）
図２０は、本発明の一実施形態に係るサイクリック型時間差デジタル変換器の構成を示す。サイクリック型時間差デジタル変換器では、上記の時間差デジタル変換ステージ１０から出力されるφ１”，φ２”は二つのフィードバックパス４０をそれぞれ経由して入力にフィードバックされる。フィードバックパス４０は、それぞれ、遅延回路４１、スイッチ回路４２、およびＯＲゲート４３を備えている。遅延回路４１は、それぞれ、時間差デジタル変換ステージ１０から出力されるφ１”，φ２”を受けて、これら信号を遅延出力する。ＯＲゲート４３は、φ１，φ２のそれぞれと遅延回路４１の出力との論理和を生成して時間差デジタル変換ステージ１０に入力する。スイッチ回路４２は、カウンタ回路３２の制御に従ってフィードバックパス４０の導通／非導通を切り替える。スイッチ回路４２は、時間差デジタル変換ステージ１０によるサイクリック信号処理が行われている間は導通し、当該処理が終了すると非導通となる。
【００８７】
スイッチ回路４２のスイッチング制御はカウンタ回路３２が行う。カウンタ回路３２は、時間差デジタル変換ステージ１０から出力されるＲを所定回数カウントするまではスイッチ回路４２を導通制御し、当該所定回数カウントしたときにスイッチ回路４２を非導通制御する。すなわち、カウンタ回路３２は、サイクリック信号処理が終了したことを検知してフィードバックパス４０を切断する。加算回路２０は、時間差デジタル変換ステージ１０から出力されるＲに同期してＤをラッチし、当該ラッチしたデジタル値を互いに桁をずらして加算する。加算回路２０は、全加算器や半加算器を適宜組み合わせて構成することができる。
【００８８】
本実施形態によると、より小さな回路規模でパイプライン型時間差デジタル変換器と同等の変換分解能を達成することができる。さらに、従来よりも高速な時間差デジタル変換を行うことができる。
【００８９】
≪変形例≫
サイクリック型時間差デジタル変換器も上記のパイプライン型時間差デジタル変換器の変形例と同様の変形をすることができる。図２１は、変形例に係るサイクリック型時間差デジタル変換器の構成を示す。時間差デジタル変換ステージ１０は、複数のデジタル信号（本例では、Ｄ１，Ｄ２，Ｄ３の３つ）を保持および出力する機能を有する。加算回路２０は、時間差デジタル変換ステージ１０から出力される各デジタル値を互いに桁をずらして加算する。
【産業上の利用可能性】
【００９０】
本発明に係る時間差デジタル変換器は、高速な時間差デジタル変換を行うことができるため、高精度のデジタルＰＬＬやタイムインターバルアナライザなどに有用である。
【符号の説明】
【００９１】
１０      時間差デジタル変換ステージ
１１      時間差デジタル変換回路
１２      記憶回路
１２１    レジスタ回路
１２２    レジスタ選択回路
１３      時間差増幅回路
１４      遅延調整回路
１４１    パス群（第１のパス群）
１４１ａ  パス（遅延のないパス）
１４１ｂ  遅延パス（入力された信号を時間差デジタル変換ステージで変換可能な最大時間差のおよそ半分に相当する時間だけ遅延させて出力する遅延パス）
１４１ｃ  遅延パス（入力された信号を時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させて出力する遅延パス）
１４２    パス群（第２のパス群）
１４２ａ  パス（遅延のないパス）
１４２ｂ  遅延パス（入力された信号を時間差デジタル変換ステージで変換可能な最大時間差のおよそ半分に相当する時間だけ遅延させて出力する遅延パス）
１４２ｃ  遅延パス（入力された信号を時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する時間だけ遅延させて出力する遅延パス）
１４５    パス選択回路（第１のパス選択回路）
１４６    パス選択回路（第２のパス選択回路）
１４７    ＯＲゲート（第１の論理演算回路）
１４８    ＯＲゲート（第２の論理演算回路）
１５      出力検知回路
１６１    波形整形回路（第１の波形整形回路）
１６２    波形整形回路（第２の波形整形回路）
２０      加算回路
３０      信号選択回路
４０      フィードバックパス
【図１Ａ】
2014038124.tif 000003
【図１Ｂ】
2014038124.tif 000004
【図２】
2014038124.tif 000005
【図３】
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【図４】
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【図５】
2014038124.tif 000008
【図６】
2014038124.tif 000009
【図７】
2014038124.tif 000010
【図８】
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【図９Ａ】
2014038124.tif 000012
【図９Ｂ】
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【図９Ｃ】
2014038124.tif 000014
【図９Ｄ】
2014038124.tif 000015
【図９Ｅ】
2014038124.tif 000016
【図９Ｆ】
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【図１０】
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【図１１】
2014038124.tif 000019
【図１２】
2014038124.tif 000020
【図１３】
2014038124.tif 000021
【図１４Ａ】
2014038124.tif 000022
【図１４Ｂ】
2014038124.tif 000023
【図１５】
2014038124.tif 000024
【図１６】
2014038124.tif 000025
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
2014038124.tif 000031
2014038124.tif 000032
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