(57)【要約】  直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されている。  【数１３】2014034346.tif 000027但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
2014034346.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１３】
2014034346.tif 000022
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【請求項２】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（２）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１４】
2014034346.tif 000023
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【請求項３】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（３）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１５】
2014034346.tif 000024
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
【請求項４】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（４）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１６】
2014034346.tif 000025
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
【請求項５】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（５）式を満たすような前記第１のトランジスタ及び前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１７】
2014034346.tif 000026
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｍ１：前記第２のトランジスタをオフとした後、前記第１のトランジスタがオフとなる時点の前記第２のトランジスタのドレイン電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合型半導体装置に関し、特に、直列接続されたノーマリーオン型トランジスタ及びノーマリーオフ型トランジスタを備えた複合型半導体装置に関する。
【背景技術】
【０００２】
現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート−ソース間に正電圧を印加した場合に導通し、ゲート−ソース間に正電圧が印加されていない場合に非導通になるトランジスタである。【０００３】
また、高耐圧、低損失、高速スイッチング、高温動作などの特徴を有するために実用化の研究が進められているＧａＮ（ガリウム窒素）系やＳｉＣ（シリコンカーバイト）の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート−ソース間電圧がしきい値電圧よりも低い場合に非導通になり、ゲート−ソース間電圧がしきい値電圧よりも高い場合に導通する。【０００４】
このようなノーマリーオン型電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。そこで、ノーマリーオン型の第１の電界効果トランジスタとノーマリーオフ型の第２の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案された。【０００５】
例えば特許文献１には、このような複合型半導体装置として、ノーマリーオフ型の第２の電界効果トランジスタのドレイン−ソース間電圧が耐圧よりも高くなり、第２の電界効果トランジスタがアバランシェ状態となって破壊されるのを防止するため、第２の電界効果トランジスタのドレイン−ソース間にツェナーダイオードを接続し、ドレイン−ソース間電圧を耐圧以下の電圧に制限するものが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３２４８３９号公報
【非特許文献】
【０００７】
【非特許文献１】[Stability  and  performance  analysis  of  a  SiC-based  cascode  switch  and  an  alternative  solution],Ralf  Siemieniec,Microelectronics  Reliability,  Volume  52,  Issue  3,  March  2012,  Pages  509-518.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１では、第１の電界効果トランジスタのターンオフ中に第２の電界効果トランジスタの電荷が抜けるため、制御が不安定になるという問題があった（非特許文献１参照）。【０００９】
そこで、本発明は、ノーマリーオフ型トランジスタの破壊及び制御不安定を抑制できる複合型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の一態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されていることを特徴とする。
【数１３】
2014034346.tif 000003
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧【００１１】
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（２）式を満たすような前記第１のトランジスタが選択されていることを特徴とする。
【数１４】
2014034346.tif 000004
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧【００１２】
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（３）式を満たすような前記第２のトランジスタが選択されていることを特徴とする。
【数１５】
2014034346.tif 000005
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量【００１３】
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（４）式を満たすような前記第１のトランジスタが選択されていることを特徴とする。
【数１６】
2014034346.tif 000006
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量【００１４】
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（５）式を満たすような前記第１のトランジスタ及び前記第２のトランジスタが選択されていることを特徴とする。
【数１７】
2014034346.tif 000007
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｍ１：前記第２のトランジスタをオフとした後、前記第１のトランジスタがオフとなる時点の前記第２のトランジスタのドレイン電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【発明の効果】
【００１５】
本発明の複合型半導体装置によると、制御不安定の原因となる追加デバイスを使用することなく、ターンオフの間、ノーマリーオフ型の第２のトランジスタのドレイン電圧をブレークダウン電圧より低く制限でき、第２のトランジスタの破壊を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る複合型半導体装置の構成図である。
【図２】本発明の一実施形態に係るシミュレーション用のＬ負荷回路を示す図である。
【図３】本発明の一実施形態に係るシミュレーション結果である第２のＦＥＴのドレイン電圧の解析波形を示すグラフである。
【図４】本発明の一実施形態に係るシミュレーション結果である第２のＦＥＴのドレイン電圧の解析波形を示すグラフである。
【図５】本発明の一実施形態に係る電源電圧と最終的な第２のＦＥＴのドレイン電圧の実測値の関係を示すグラフである。
【図６】本発明の一実施形態に係る第２のＦＥＴのドレイン電圧と第２のＦＥＴの出力容量の測定値との関係を示すグラフである。
【図７】本発明の一実施形態に係る第２のＦＥＴのドレイン電圧の実測値と計算値を示すグラフである。
【発明を実施するための形態】
【００１７】
以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係る複合型半導体装置の構成を図１に示す。
【００１８】
図１に示す複合型半導体装置１は、高耐圧ノーマリーオン型の第１の電界効果トランジスタ（以下、ＦＥＴと称する）Ｔｒ１と、低耐圧ノーマリーオフ型の第２のＦＥＴＴｒ２と、第１のＦＥＴＴｒ１のゲート−ドレイン間容量Ｃｇｄと、第１のＦＥＴＴｒ１のゲート−ソース間容量Ｃｇｓと、第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓと、第２のＦＥＴＴｒ２のゲート−ドレイン間容量Ｃｇｄ２と、第２のＦＥＴＴｒ２のゲート−ソース間容量Ｃｇｓ２と、第２のＦＥＴＴｒ２のドレイン−ソース間容量Ｃｄｓ２と、ゲート抵抗Ｒｇと、電源端子Ｔ１と、グランド端子Ｔ２と、ゲート端子Ｔ３と、を備えている。
【００１９】
第１のＦＥＴＴｒ１と第２のＦＥＴＴｒ２とは直列接続されている。第１のＦＥＴＴｒ１のドレインには、電源電圧Ｖｄｓが印加される電源端子Ｔ１が接続される。そして、第２のＦＥＴＴｒ２のソースには、グランド電位が接続されるグランド端子Ｔ２が接続される。
【００２０】
第２のＦＥＴＴｒ２のゲートには、ゲート端子Ｔ３が接続される。また、第２のＦＥＴＴｒ２のソースとグランド端子Ｔ２の接続点と、第１のＦＥＴＴｒ１のゲートとの間にはゲート抵抗Ｒｇが挿入されている。なお、ゲート抵抗Ｒｇを設けずに、第２のＦＥＴＴｒ２のソースとグランド端子Ｔ２の接続点と、第１のＦＥＴＴｒ１のゲートとを短絡させてもよい。
【００２１】
次に、このような構成である複合型半導体装置１における、第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２がオンの状態で第２のＦＥＴＴｒ２をオフにした場合の第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの挙動について説明する。
【００２２】
第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２がオンの状態で、第２のＦＥＴＴｒ２のゲート−ソース間電圧をオン電圧からオフ電圧にすると、第２のＦＥＴＴｒ２のドレイン−ソース間電圧が発生し、第１のＦＥＴＴｒ１のソース電圧が上昇し、第１のＦＥＴＴｒ１のゲート−ソース間電圧が負のしきい値電圧Ｖｔｈに達するまで、第２のＦＥＴＴｒ２のドレイン電圧Ｖｍが上昇する。第１のＦＥＴＴｒ１のゲート−ソース間電圧がしきい値電圧Ｖｔｈに達したときの第２のＦＥＴＴｒ２のドレイン電圧Ｖｍを、Ｖｍ１とすると、Ｖｍ１は（１）式で表現される。
【００２３】
【数１】
2014034346.tif 000008
但し、Ｒｇ：ゲート抵抗Ｒｇの抵抗値、Ｃｇｄ：第１のＦＥＴＴｒ１のゲート−ドレイン間容量Ｃｇｄの容量値、Ｃｇｓ：第１のＦＥＴＴｒ１のゲート−ソース間容量Ｃｇｓの容量値、ｋ：第２のＦＥＴＴｒ２のドレイン電圧上昇度合を示す定数、ｔ：時間
【００２４】
上記（１）式中、時間ｔは、（２）式を満足する。
【００２５】
【数２】
2014034346.tif 000009
但し、Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｓであり、第１のＦＥＴＴｒ１の入力容量である。
【００２６】
第２のＦＥＴＴｒ２のドレイン電圧ＶｍがＶｍ１に達した時点で、第１のＦＥＴＴｒ１はオフとなり、第１のＦＥＴＴｒ１のドレイン−ソース間電圧が発生する。なお、（１）式から明らかなように、第１のＦＥＴＴｒ１のゲート抵抗Ｒｇを設けない場合は、Ｒｇ＝０となり、Ｖｍ１＝−Ｖｔｈとなる。
【００２７】
続いて、第１のＦＥＴＴｒ１がオフしてからの第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの上昇について説明する。第１のＦＥＴＴｒ１がオフとなり、第１のＦＥＴＴｒ１のドレイン−ソース間に電圧が発生する。このとき、第２のＦＥＴＴｒ２のドレイン電圧Ｖｍは（３）式に従って上昇する。
【００２８】
【数３】
2014034346.tif 000010
但し、Ｃｄｓ：第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓの容量値、Ｃｏｓｓ：第２のＦＥＴＴｒ２の出力容量（第２のＦＥＴＴｒ２のドレイン−ソース間容量Ｃｄｓ２と第２のＦＥＴＴｒ２のゲート−ドレイン間容量Ｃｇｄ２の合計容量値）、ｋ２：第１のＦＥＴＴｒ１のドレイン電圧上昇度合を示す定数
【００２９】
Ｖｍは第１のＦＥＴＴｒ１のドレイン電圧が電源電圧Ｖｄｓに達するまで（３）式に従って上昇するため、ｋ２×ｔ=Ｖｄｓの時点で上昇が止まる。最終的に、Ｖｍが（４）式で表されるＶｍ２に達した時点でＶｍの上昇は止まる。
【数４】
2014034346.tif 000011
【００３０】
ここで、上記のように第２のＦＥＴＴｒ２のドレイン電圧ＶｍがＶｍ１に達した時点で、第２のＦＥＴＴｒ２のドレイン−ソース間容量に蓄電された電荷はオフセットとして残るので、最終的なＶｍの値はＶｍ１とＶｍ２の和で表されることとなる。
【００３１】
ここで、複合型半導体装置１のターンオフの間、第２のＦＥＴＴｒ２がブレークダウンしないためには、第２のＦＥＴＴｒ２のブレークダウン電圧をＶｂｒとすると、（５）式を満たすように第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓ及びゲート−ソース間容量Ｃｇｓ、第２のＦＥＴＴｒ２の出力容量Ｃｏｓｓを構成すればよい。なお、Ｖｍ１は無視できる場合としている。
【数５】
2014034346.tif 000012
【００３２】
ここで、（５）式は（６）式のように書き換えることができる。
【数６】
2014034346.tif 000013
【００３３】
従って、（６）式を満たすような出力容量Ｃｏｓｓを有した第２のＦＥＴＴｒ２を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。このとき、（６）式における第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓ及びゲート−ソース間容量Ｃｇｓの各容量値は測定すればよく、例えば下記文献１に記載された方法で測定できる。また、（６）式におけるＣｏｓｓを得るための第２のＦＥＴＴｒ２のドレイン−ソース間容量Ｃｄｓ２及びゲート−ドレイン間容量Ｃｇｄ２の各容量値も例えば下記文献１に記載された方法で測定できる。
＜文献１＞
Funaki,  T.;  Phankong,  N.;  Kimoto,  T.;  Hikihara,  T.;  ,  "Measuring  Terminal  Capacitance  and  Its  Voltage  Dependency  for  High-Voltage  Power  Devices,"  Power  Electronics,  IEEE  Transactions  on  ,  vol.24,  no.6,  pp.1486-1493,  June  2009
doi:  10.1109/TPEL.2009.2016566
【００３４】
また、（５）式は（７）式のようにも書き換えることができる。
【数７】
2014034346.tif 000014
【００３５】
従って、（７）式を満たすようなドレイン−ソース間容量Ｃｄｓを有した第１のＦＥＴＴｒ１を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。このとき、（７）式における各容量値は例えば上記文献１に記載された方法で測定できる。
【００３６】
なお、電源電圧Ｖｄｓとブレークダウン電圧Ｖｂｒの比が１０以上である場合、（６）式の右辺において第１項以外は無視できるので、（６）式は（８）式となる。従って、この場合は、（８）式を満たすような出力容量Ｃｏｓｓを有した第２のＦＥＴＴｒ２を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。
【数８】
2014034346.tif 000015
【００３７】
更に、（８）式は、（９）式に書き換えられる。従って、（９）式を満たすようなドレイン−ソース間容量Ｃｄｓを有した第１のＦＥＴＴｒ１を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。
【数９】
2014034346.tif 000016
【００３８】
また、先述したように、最終的なＶｍは、Ｖｍ１とＶｍ２の和で表されるので、（１０）式が成立する。
【数１０】
2014034346.tif 000017
【００３９】
従って、Ｖｍ１が無視できない場合、又はＶｍ１を厳密に考慮する場合、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制するには、第２のＦＥＴＴｒ２のブレークダウン電圧をＶｂｒとすると、（１１）式を満たすように第１のＦＥＴＴｒ１のドレイン−ソース間容量、ゲート−ソース間容量、及び第２のＦＥＴＴｒ２の出力容量を構成すればよい（即ち、このような容量を持つ第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２を選択する）。
【数１１】
2014034346.tif 000018
【００４０】
更に、ゲート抵抗Ｒｇ＝０の場合は（１）式により、（１１）式は（１２）式のように書き換えられるので、（１２）式を満たすような第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２を選択すればよい。
【数１２】
2014034346.tif 000019
【００４１】
以上のように、第２のＦＥＴＴｒ２及び／又は第１のＦＥＴＴｒ１を適切に選択することにより、制御不安定の原因となる追加デバイスを使用することなく、第２のＦＥＴＴｒ２のブレークダウンを抑制することができる。
【００４２】
ここで、第２のＦＥＴＴｒ２の出力容量Ｃｏｓｓを大きくすると、（５）式、又は（１１）式を満足する条件は容易であることは明らかであるが、容量増加によるスイッチング損失の増加が懸念される。しかしながら、本実施形態のカスコード構成を採ると、第１のＦＥＴＴｒ１のドレイン−ソース間にかかる電圧は最小で（電源電圧−第２のＦＥＴＴｒ２のブレークダウン電圧）、最大で（電源電圧−第１のＦＥＴＴｒ１のしきい値電圧）がかかるため、スイッチング損失に大きく影響を与える高電圧は、第１のＦＥＴＴｒ１にかかる。よって、第２のＦＥＴＴｒ２は、スイッチング損失にほとんど影響を与えない。これより、スイッチング損失を劣化させることなく、カスコードデバイスの信頼性を高めることが可能になる。
【００４３】
次に、本実施形態の検証をシミュレーションで行った。図２に示すＬ負荷回路でシミュレーションを行った。第１のＦＥＴＴｒ１、第２のＦＥＴＴｒ２の各容量は表１のパターン１に示す。電源電圧は６００Ｖ、第１のＦＥＴＴｒ１のしきい値電圧は−６．５Ｖとした。また、第２のＦＥＴＴｒ２のブレークダウン電圧は２０Ｖとする。
【表１】
2014034346.tif 000020
【００４４】
シミュレーション結果である第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの解析波形を図３に示す。Ｖｍは最終的に３３Ｖとなり、ブレークダウン電圧の２０Ｖを大きく越えている。（１０）式により計算すると、Vm1を6.6VとするとVm=Vm1+Vm2=6.6V+50pF/(950pF+50pF+150pF)×600V=33Vとなる。
【００４５】
そこで、（１１）式を満足するようにCdsを調整すると、20V>6.6V+Cds/(950pF+Cds+150pF)×600Vとなり、Cds<25.13pFとなる。効果を確認するため、表１に示すパターン２でCds=25pFとしてシミュレーションを行った。その結果であるＶｍの解析波形を図４に示す。解析結果から、Ｖｍは最終的に１９．５Ｖとなっており、ブレークダウン電圧の２０Ｖを下回ることとなり、目標を達成できていることが分かる。
【００４６】
また、本実施形態の有効性を実測で検証するため、第１のＦＥＴのドレイン−ソース間容量のみを変更した２種類の複合型半導体装置Ａ、ＢにおいてＶｍの実測評価を行った。複合型半導体装置における各容量は上記文献１の手法で測定した。複合型半導体装置Ａ、Ｂの第１のＦＥＴのドレイン−ソース間容量Ｃｄｓを表２に示す。
【表２】
2014034346.tif 000021
【００４７】
表２に示すように電源電圧Ｖｄｓに応じて同じデバイスでもドレイン−ソース間容量Ｃｄｓは変化する。電源電圧Ｖｄｓが大きくなると、チャンネルの空乏化が進み、容量が小さくなるからである。また、第１のＦＥＴのゲート−ソース間容量Ｃｇｓは１６０ｐＦとした。Ｃｇｓも電源電圧に依存して変化はするが、今回用いたデバイスでは変化が非常に小さかったので一定値とした。
【００４８】
また、第２のＦＥＴの出力容量Ｃｏｓｓについては次の通りとした。電源電圧Ｖｄｓと最終的なＶｍの実測値の関係を複合型半導体装置Ａ、Ｂについて示したものを図５に示す。例えば、電源電圧Ｖｄｓ＝１００ＶでＶｍは１３Ｖ付近となり、Ｖｄｓ＝３００ＶではＶｍは２５Ｖ付近となった。また、Ｖｍを変化させつつＣｏｓｓを測定したものを図６に示す。図６より、Ｖｍ＝１５Ｖ付近ではＣｏｓｓは３３０ｐＦ、Ｖｍ＝２５Ｖ付近ではＣｏｓｓは２９０ｐＦとなった。従って、Ｃｏｓｓについては、電源電圧Ｖｄｓに応じた最終的なＶｍの値に対応した値を用いることにした。
【００４９】
また、しきい値電圧は−７Ｖとする。実測のＶｍ２と、（４）式による計算値のＶｍ２との比較結果を図７に示す。実測結果と式（４）による計算値は、精度よく一致していることがわかる。
【００５０】
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々変更が可能である。
【符号の説明】
【００５１】
１  複合型半導体装置
Ｔｒ１  第１の電界効果トランジスタ
Ｔｒ２  第２の電界効果トランジスタ
Ｒｇ  ゲート抵抗
Ｖｄｓ  電源電圧
Ｔ１  電源端子
Ｔ２  グランド端子
Ｔ３  ゲート端子
【図１】
2014034346.tif 000028
【図２】
2014034346.tif 000029
【図３】
2014034346.tif 000030
【図４】
2014034346.tif 000031
【図５】
2014034346.tif 000032
【図６】
2014034346.tif 000033
【図７】
2014034346.tif 000034
【手続補正書】
【提出日】平成27年1月19日(2015.1.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備え、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタのゲートが前記第２のトランジスタのソースと抵抗を介して接続され、（１）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１３】
2014034346.tif 000035
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【請求項２】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備え、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタのゲートが前記第２のトランジスタのソースと抵抗を介して接続され、（２）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１４】
2014034346.tif 000036
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【請求項３】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備え、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタのゲートが前記第２のトランジスタのソースと抵抗を介して接続され、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（３）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１５】
2014034346.tif 000037
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
【請求項４】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備え、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタのゲートが前記第２のトランジスタのソースと抵抗を介して接続され、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（４）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１６】
2014034346.tif 000038
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
【請求項５】
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備え、前記第１のトランジスタのソースが前記第２のトランジスタのドレインに接続され、前記第１のトランジスタのゲートが前記第２のトランジスタのソースと抵抗を介して接続され、（５）式を満たすような前記第１のトランジスタ及び前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
【数１７】
2014034346.tif 000039
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｍ１：前記第２のトランジスタをオフとした後、前記第１のトランジスタがオフとなる時点の前記第２のトランジスタのドレイン電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
【国際調査報告】
2014034346.tif 000040
2014034346.tif 000041