(57)【要約】  半導体集積回路は、ＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）を用いて、電源供給端子（１１）に印加された電源電圧（ＶＤＤ１）または電源供給端子（１２）に印加された電源電圧（ＶＤＤ２）を選択して電源出力端子（１３）に電源電圧（ＶＯＵＴ）として出力する電源スイッチ回路（１）と、ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続されたスイッチ制御回路（２）と、ＮＭＯＳトランジスタ（Ｎ１）のゲートに接続されたスイッチ制御回路（３）とを備えている。
2014038115.tif 000002
【特許請求の範囲】
【請求項１】
接地電位が印加される接地端子と、
前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
前記第２の電源端子と前記第３の電源端子とを接続する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
前記第１のＮＭＯＳトランジスタに接続する第２のスイッチ制御回路とを備え、
前記第１のスイッチ制御回路は、前記第１のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
前記第２のスイッチ制御回路は、前記第１のＮＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＮＭＯＳトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ及び前記ディスチャージ回路は、それぞれ、排他的に制御される
ことを特徴とする半導体集積回路。
【請求項４】
請求項１または２に記載の半導体集積回路において、
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタは、排他的に制御される
ことを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体集積回路において、
前記第１のＰＭＯＳトランジスタの基板電極は、前記第１の電源端子に接続されている
ことを特徴とする半導体集積回路。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体集積回路において、
前記第１のＮＭＯＳトランジスタの基板電極は、前記接地端子に接続されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体集積回路において、
前記第１のＮＭＯＳトランジスタのゲートに接続され、プルダウン制御信号によって、前記第１のＮＭＯＳトランジスタのゲート電圧を前記接地電位レベルにプルダウンするプルダウン回路を備える
ことを特徴とする半導体集積回路。
【請求項８】
接地電位が印加される接地端子と、
前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
前記第２の電源端子と前記第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
前記第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、
前記第２のＰＭＯＳトランジスタの基板電極に出力が接続された基板制御回路とを備え、
前記基板制御回路は、前記第１の電源電圧及び前記第２の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力する
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１０】
請求項８または９に記載の半導体集積回路において、
前記第１のＰＭＯＳトランジスタの基板電極には、前記基板制御回路の出力が接続されている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項８〜１０のうちのいずれか１項に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。
【請求項１２】
請求項８〜１０のうちのいずれか１項に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、前記基板制御回路から出力される電圧を電源とし、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号、または、前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項８〜１０のうちのいずれか１項に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、
入力信号が与えられる入力端子と、
出力信号が出力される出力端子と、
前記入力信号に応じて前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力する第１の出力回路と、
前記入力信号に応じて前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力する第２の出力回路と、
前記第１の出力回路と前記出力端子とを接続する第３のＰＭＯＳトランジスタと、
前記第２の出力回路と前記出力端子とを接続する第４のＰＭＯＳトランジスタとを備え、
前記第３のＰＭＯＳトランジスタは、ゲートに前記第２の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されており、
前記第４のＰＭＯＳトランジスタは、ゲートに前記第１の電源電圧が印加され、基板電極に前記基板制御回路の出力が接続されている
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、
前記出力端子に接続し、前記第１の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第１のプルダウン回路を備えている
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１３または１４に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、
前記出力端子に接続し、前記第２の出力回路の出力信号によって、前記出力端子の電圧を前記接地電位にプルダウンする第２のプルダウン回路を備えている
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１３〜１５のうちのいずれか１項に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、
前記出力端子に接続し、前記第１の出力回路の出力信号によって、前記出力端子の電圧を前記第１の電源電圧にプルアップする第１のプルアップ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１３〜１６のうちのいずれか１項に記載の半導体集積回路において、
前記第２のスイッチ制御回路は、
前記出力端子に接続し、前記第２の出力回路の出力信号によって、前記出力端子の電圧を前記第２の電源電圧にプルアップする第２のプルアップ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１８】
接地電位が印加される接地端子と、
前記接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、
前記接地電位よりも高く、且つ、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、
前記第１の電源端子に印加されている前記第１の電源電圧、又は、前記第２の電源端子に印加されている前記第２の電源電圧が出力される第３の電源端子と、
前記第１の電源端子と前記第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、
前記第３の電源端子と第１のノードとを接続する第２のＰＭＯＳトランジスタと、
前記第１のノードと前記第２の電源端子とを接続する第３のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、
前記第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、
前記第３のＰＭＯＳトランジスタに接続する第３のスイッチ制御回路とを備え、
前記第２のＰＭＯＳトランジスタの基板電極は前記第１の電源端子に接続されており、
前記第３のＰＭＯＳトランジスタの基板電極は前記第２の電源端子に接続されており、
前記第１のスイッチ制御回路は、前記第１のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
前記第２のスイッチ制御回路は、前記第２のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第１の電源電圧レベルまでの信号を出力することで、前記第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、
前記第３のスイッチ制御回路は、前記第３のＰＭＯＳトランジスタのゲートに前記接地電位レベルから前記第２の電源電圧レベルまでの信号を出力することで、前記第３のＰＭＯＳトランジスタをオン状態またはオフ状態に制御する
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１８に記載の半導体集積回路において、
前記第３の電源端子と前記接地端子とを接続するディスチャージ回路を備えている
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１８または１９に記載の半導体集積回路において、
前記第１のＰＭＯＳトランジスタの基板電極は、前記第１の電源端子に接続されている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、供給する電源電圧を切り替える機能を持つ電源スイッチ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
一般的に、インターフェースを高速化するために、信号の周波数を高くする場合、消費電力の増大を抑えるために、信号の電圧レベルを小さくする。例えば、ＳＤカードのインターフェース規格では、従来は３．３Ｖ信号のインターフェースであったのに対して、新しい高速な規格では１．８Ｖ信号のインターフェースとなっている。また、ＳＤカードのような広く普及したインターフェース規格では、新旧両方の規格に対応した機器が求められるため、インターフェース回路としては、接続するＳＤカードが対応している規格によって、信号の電圧レベルを切り替える必要が出てくる。そのため、インターフェース回路に供給する電源電圧を３．３Ｖと１．８Ｖで切り替える電源スイッチ回路が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１８５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源スイッチ回路としては、ＰＭＯＳトランジスタを用いた回路が一般的である。しかしながら、上述のＳＤカードのインターフェースの３．３Ｖと１．８Ｖのように、電源電圧に大きな差がある場合は、単純に３．３Ｖの電源供給端子と電源出力端子、１．８Ｖの電源供給端子と電源出力端子をそれぞれＰＭＯＳトランジスタで接続してしまうと寄生ダイオードによる電流が流れる。具体的には、３．３Ｖを電源出力端子に出力している際には、１．８Ｖの電源供給端子に接続するＰＭＯＳトランジスタのドレイン電圧は３．３Ｖ、基板電圧は１．８Ｖとなり、ドレインと基板間の寄生ダイオードにより電流が流れる。１．８Ｖの電源供給端子に電流が逆流することになるので、場合によっては、素子破壊やラッチアップ、誤動作などの重大な問題が発生する。【０００５】
そこで、例えば、特許文献１に書かれているように、ＰＭＯＳトランジスタの基板電圧をドレイン電圧よりも高い電圧に制御することで、上述の寄生ダイオード電流は防止できる。ただし、特許文献１では、全ての電源がオン状態を前提としているため、いずれかの電源がオフ状態の場合や、電源立ち上がりの過渡状態においては、寄生ダイオード電流が発生する課題があった。
【課題を解決するための手段】
【０００６】
本開示は、いずれかの電源がオフ状態の場合にも、寄生ダイオード電流などの不要な電流を発生させない電源スイッチ回路を備えた半導体集積回路を提供する。【０００７】
本開示の第１の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第１のＮＭＯＳトランジスタに接続する第２のスイッチ制御回路とを備え、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第１のＮＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＮＭＯＳトランジスタをオン状態またはオフ状態に制御することを特徴とする。【０００８】
本開示の第２の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第２のＰＭＯＳトランジスタの基板電極に出力が接続された基板制御回路とを備え、基板制御回路は、第１の電源電圧及び第２の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力することを特徴とする。【０００９】
上記第２の半導体集積回路において、第２のスイッチ制御回路は、入力信号が与えられる入力端子と、出力信号が出力される出力端子と、入力信号に応じて接地電位レベルから第１の電源電圧レベルまでの信号を出力する第１の出力回路と、入力信号に応じて接地電位レベルから第２の電源電圧レベルまでの信号を出力する第２の出力回路と、第１の出力回路と出力端子とを接続する第３のＰＭＯＳトランジスタと、第２の出力回路と出力端子とを接続する第４のＰＭＯＳトランジスタを備え、第３のＰＭＯＳトランジスタは、ゲートに第２の電源電圧が印加され、基板電極に基板制御回路の出力が接続されており、第４のＰＭＯＳトランジスタは、ゲートに第１の電源電圧が印加され、基板電極に基板制御回路の出力が接続されていることを特徴とする。【００１０】
本開示の第３の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第３の電源端子と第１のノードとを接続する第２のＰＭＯＳトランジスタと、第１のノードと第２の電源端子とを接続する第３のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第３のＰＭＯＳトランジスタに接続する第３のスイッチ制御回路を備え、第２のＰＭＯＳトランジスタの基板電極は第１の電源端子に接続されており、第３のＰＭＯＳトランジスタの基板電極は第２の電源端子に接続されており、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第２のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第３のスイッチ制御回路は、第３のＰＭＯＳトランジスタのゲートに接地電位レベルから第２の電源電圧レベルまでの信号を出力することで、第３のＰＭＯＳトランジスタをオ状態ンまたはオフ状態に制御することを特徴とする。
【発明の効果】
【００１１】
本開示は、電源スイッチ回路を備えた半導体集積回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる。また、電源シーケンスを考慮しなくてもよいので、システムを簡略化することができ、設計コストやチップ面積の削減、電源ＩＣなど周辺部品コストの削減を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体集積回路を示す回路図である。
【図２】第２の実施形態に係る半導体集積回路を示す回路図である。
【図３】第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。
【図４】第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。
【図５】第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。
【図６】第３の実施形態に係る半導体集積回路を示す回路図である。
【図７】各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。
【図８】各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を、図面を参照しながら説明する。
【００１４】
以降の各実施形態では、３．３Ｖの電源電圧ＶＤＤ１と１．８Ｖの電源電圧ＶＤＤ２の２つの電源電圧を切り替える電源スイッチ回路を備えた半導体集積回路を用いて説明する。
【００１５】
また、近年のシステムＬＳＩと同様に、３．３Ｖの電源電圧ＶＤＤ１および１．８Ｖの電源電圧ＶＤＤ２は、ＬＳＩのパッドに接続され、ＬＳＩ外部との信号の入出力を行うＩ／Ｏ回路などを動作させる電源とし、スタンダードセルなどの内部回路は、それとは別の１．２Ｖの電源電圧ＶＤＤ３で動作させるものとする。
【００１６】
ここで、電源スイッチ回路及びその周辺回路には、３．３Ｖまたは１．８Ｖの電圧に耐えられるトランジスタなどの素子を用いるため、基本的には３．３Ｖレベルまたは１．８Ｖレベルの信号で制御する。ただし、電源スイッチ回路を制御する入力信号自体は、内部回路で生成される１．２Ｖレベル信号なので、レベルシフタにより１．２Ｖレベルの入力信号を３．３Ｖレベルまたは１．８Ｖレベルの出力信号に変換し、電源スイッチ回路を制御する。
【００１７】
なお、電源スイッチ回路を制御する入力信号として、３．３Ｖレベル信号や１．８Ｖレベル信号を直接生成できる場合は、レベルシフタは不要となり、回路構成は非常に簡略になる。さらに、レベルシフタでは考慮が必要な１．２Ｖの電源電圧ＶＤＤ３のオフ状態も考慮しなくて済む。
【００１８】
（第１の実施形態）
以下、第１の実施形態に係る半導体集積回路について図面を参照しながら説明する。図１は第１の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態以降の各実施形態における説明において、接地電位ＶＳＳは例えば０Ｖとし、電源電圧ＶＤＤ１は接地電位ＶＳＳよりも高い例えば３．３Ｖとし、電源電圧ＶＤＤ２は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ１よりも低い例えば１．８Ｖとし、電源電圧ＶＤＤ３は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ２よりも低い例えば１．２Ｖとする。
【００１９】
半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＮＭＯＳトランジスタＮ１のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＮＭＯＳトランジスタＮ１のゲートに接続されたプルダウン回路５とを有している。
【００２０】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＮＭＯＳトランジスタＮ１とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は電源供給端子１１に接続され、ＮＭＯＳトランジスタＮ１の基板（ウェル）電極は接地電位ＶＳＳが印加される接地端子に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＮＭＯＳトランジスタＮ１は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
【００２１】
スイッチ制御回路２は、レベルシフタＬ１を有し、ＰＭＯＳトランジスタＰ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ１をオン状態またはオフ状態に制御する。レベルシフタＬ１には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ１を３．３Ｖレベルの出力信号に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定することができる。このレベルシフタＬ１は、例えば、図７に示すような第１のレベルシフタ回路構成を有している。
【００２２】
ここで、図７に示す第１のレベルシフタ回路構成について簡単に説明する。図７は各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。
【００２３】
第１のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１〜Ｐ１５と、ＮＭＯＳトランジスタＮ１１〜Ｎ１４と、インバータＩＮＶ４とを有している。
【００２４】
ＰＭＯＳトランジスタＰ１１は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１３のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１２のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２５】
ＰＭＯＳトランジスタＰ１２は、ゲートがＰＭＯＳトランジスタＰ１４のドレイン及びノードＸ７に接続され、ソースがＰＭＯＳトランジスタＰ１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１４のゲート及びＮＭＯＳトランジスタＮ１１のドレインに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２６】
ＰＭＯＳトランジスタＰ１３は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１１のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１４のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２７】
ＰＭＯＳトランジスタＰ１４は、ゲートがＰＭＯＳトランジスタＰ１２のドレインに接続され、ソースがＰＭＯＳトランジスタＰ１３のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１２のゲート、ＮＭＯＳトランジスタＮ１２のドレイン及びノードＸ７に接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２８】
ＰＭＯＳトランジスタＰ１５は、ゲートがＮＭＯＳトランジスタＮ１４のゲート及びノードＸ７に接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＮＭＯＳトランジスタＮ１４のドレイン及び出力端子ＸＯＵＴに接続されている。
【００２９】
ＮＭＯＳトランジスタＮ１１は、ゲートが入力端子ＩＮ及びインバータＩＮＶ４の入力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１２のドレイン及びＰＭＯＳトランジスタＰ１４のゲートに接続されている。
【００３０】
ＮＭＯＳトランジスタＮ１２は、ゲートがインバータＩＮＶ４の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレイン、ＰＭＯＳトランジスタＰ１２のゲート及びノードＸ７に接続されている。
【００３１】
ＮＭＯＳトランジスタＮ１３は、ゲートにシャットダウン信号ＮＯＥが与えられ、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがノードＸ７に接続されている。
【００３２】
ＮＭＯＳトランジスタＮ１４は、ゲートがＰＭＯＳトランジスタＰ１５のゲート及びノードＸ７に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１５のドレイン及び出力端子ＸＯＵＴに接続されている。
【００３３】
インバータＩＮＶ４は、入力に入力端子ＩＮ及びＮＭＯＳトランジスタＮ１１のゲートが接続され、出力にＮＭＯＳトランジスタＮ１２のゲートが接続されている。
【００３４】
この第１のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなる。これにより、ＰＭＯＳトランジスタＰ１５がオン状態、ＮＭＯＳトランジスタＮ１４がオフ状態となるため、出力端子ＸＯＵＴには電源電圧ＶＤＤ１が出力される。
【００３５】
スイッチ制御回路３は、バッファ構成を有するレベルシフタＬ２を有し、ＮＭＯＳトランジスタＮ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＮＭＯＳトランジスタＮ１をオン状態またはオフ状態に制御する。レベルシフタＬ２には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ２を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ２は、図８に示すような第２のレベルシフタ回路構成を有している。
【００３６】
ここで、図８に示す第２のレベルシフタ回路構成について簡単に説明する。図８は各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
【００３７】
第２のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１〜Ｐ１４と、ＮＭＯＳトランジスタＮ１１〜Ｎ１３と、インバータＩＮＶ４とを有している。
【００３８】
この第２のレベルシフタ回路構成は、図７に示す第１のレベルシフタ回路構成からＰＭＯＳトランジスタＰ１５及びＮＭＯＳトランジスタＮ１４を取り除いて、ノードＸ７を出力端子ＯＵＴに接続した回路構成を有している。
【００３９】
従って、ＰＭＯＳトランジスタＰ１１〜Ｐ１４、ＮＭＯＳトランジスタＮ１１〜Ｎ１３及びインバータＩＮＶ４の各接続は、第１のレベルシフタ回路構成と同じであるため、ここでの説明は省略する。
【００４０】
この第２のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなり、出力端子ＯＵＴには接地電位ＶＳＳが出力される。
【００４１】
ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたバッファ構成を有するレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ３は、図８に示すような第２のレベルシフタ回路構成を有している。
【００４２】
プルダウン回路５は、ＮＭＯＳトランジスタＮ１のゲートと接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３のゲートに接続されたバッファＢ１とを有し、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ３がともにオフ状態で、電源電圧ＶＤＤ２のみがオン状態の場合に、ＮＭＯＳトランジスタＮ１のゲートをオフ状態にする回路である。ＮＭＯＳトランジスタＮ３は、プルダウントランジスタであって、ドレインがＮＭＯＳトランジスタＮ１のゲートに接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがバッファＢ１の出力に接続されている。バッファＢ１には、電源電圧ＶＤＤ２が電源として供給され、プルダウン制御信号（入力信号）ＩＮ４を入力とし、プルダウン制御信号ＩＮ４と同じ論理の電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）を出力信号として、ＮＭＯＳトランジスタＮ３のゲートに出力する。この構成により、プルダウン制御信号ＩＮ４にしたがって、ＮＭＯＳトランジスタＮ１のゲートを接地電位ＶＳＳレベルにプルダウンすることができる。このプルダウン制御信号ＩＮ４としては、３．３Ｖ信号でも１．８Ｖ信号でもよく、上述のレベルシフタＬ１〜Ｌ３に用いているシャットダウン信号ＮＯＥと同じ信号を用いてもよい。また、プルダウン制御信号ＩＮ４に十分な駆動能力がある場合は、バッファＢ１を省略して、プルダウン制御信号ＩＮ４を直接ＮＭＯＳトランジスタＮ３のゲートに入力してもよい。
【００４３】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１３（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【００４４】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＮＭＯＳトランジスタＮ１、Ｎ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１はオフ状態に制御する。
【００４５】
次に、第１の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
【００４６】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｎ１、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥ及びプルダウン制御信号ＩＮ４は、Ｌレベル（ＶＳＳ）とする。
【００４７】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２の各ゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＮＭＯＳトランジスタなので、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【００４８】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の各ゲートにＨレベル（ＶＤＤ１）を出力し、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＮＭＯＳトランジスタＮ１をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＮＭＯＳトランジスタＮ１を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のゲートには、電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１が印加されているので、ＮＭＯＳトランジスタＮ１の閾値電圧をＶｔｈｎとすると、ＶＤＤ２＜ＶＤＤ１−Ｖｔｈｎとなり、電源出力端子１３の電源電圧ＶＯＵＴにはＮＭＯＳトランジスタＮ１による電圧ドロップは発生しない。
【００４９】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００５０】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｎ１、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１〜Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御する。ここでは、プルダウン制御信号ＩＮ４として、シャットダウン信号ＮＯＥと同じ信号を用いるものとする。
【００５１】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＮＭＯＳトランジスタＮ１のゲートにＬレベル（ＶＳＳ）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｎ１、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００５２】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【００５３】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１〜Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＮＭＯＳトランジスタＮ１を介して電流がリークしないようにする必要がある。このため、プルダウン制御信号ＩＮ４をＨレベル（３．３Ｖ）にして、プルダウン回路５のＮＭＯＳトランジスタＮ３をオン状態にして、ＮＭＯＳトランジスタＮ１のゲートを接地端子（ＶＳＳ）に電気的に接続する。これにより、ＮＭＯＳトランジスタＮ１のゲートをＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１をオフ状態とする。なお、本実施形態では、プルダウン制御信号ＩＮ４としてシャットダウン信号ＮＯＥと同じ信号を用いるため、シャットダウン信号ＮＯＥもＨレベル（３．３Ｖ）となる。
【００５４】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合も、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【００５５】
以上、説明したように本実施形態によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源出力端子１３に、電源供給端子１２の電源電圧ＶＤＤ２の電圧を供給するトランジスタに、ＰＭＯＳトランジスタよりも駆動能力の高いＮＭＯＳトランジスタをＮ１使用しているので、同じ駆動能力を実現する場合には、ＰＭＯＳトランジスタを使用する場合よりもトランジスタのレイアウト面積を小さくすることができる。
【００５６】
（第２の実施形態）
以下、第２の実施形態に係る半導体集積回路について図面を参照しながら説明する。図２は第２の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態の図１と実質的に同一の構成に対する重複説明を省略する場合がある。
【００５７】
半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２の各基板（ウェル）電極に接続された基板制御回路６とを有している。
【００５８】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＰＭＯＳトランジスタＰ２とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続され、ＰＭＯＳトランジスタＰ２の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＰＭＯＳトランジスタＰ２は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
【００５９】
スイッチ制御回路２は、入力信号ＩＮ１を入力とし、入力信号ＩＮ１の反転論理の信号をＰＭＯＳトランジスタＰ１のゲートに出力するレベルシフタＬ１を有している。このレベルシフタＬ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定する。
【００６０】
スイッチ制御回路３は、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号をＰＭＯＳトランジスタＰ２のゲートに出力するレベルシフタＬ２を有している。このレベルシフタＬ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ２のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１またはＶＤＤ２）に固定する。
【００６１】
ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３は、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１〜ＶＤＤ３の状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。
【００６２】
基板制御回路６は、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２が電源として供給されており、その電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧を出力する回路であって、相補的に接続されたＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ４を有し、出力ＶＯ１はＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極に接続されている。ＰＭＯＳトランジスタＰ３は、ソースに電源電圧ＶＤＤ１が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ２が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ４は、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ１が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。
【００６３】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【００６４】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２はオフ状態に制御する。
【００６５】
次に、第２の実施形態に係る半導体集積回路における各電源の状態による動作について説明する。
【００６６】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１の電圧となる。
【００６７】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧が電源電圧ＶＯＵＴとして出力される。このとき、ＰＭＯＳトランジスタＰ２のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＰＭＯＳトランジスタＰ２の基板電極が基板制御回路６からの出力ＶＯ１によって電源電圧ＶＤＤ１の電圧となっているため、基板への寄生ダイオードによる不要な電流は流れない。
【００６８】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２をオン状態、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧が電源電圧ＶＯＵＴとして出力される。
【００６９】
（電源のいずれかがオフ状態の場合）
電源のいずれかがオフ状態の場合の動作について、具体的なレベルシフタの回路構成を用いて説明する。なお、以下に説明する第１実施例〜第３実施例は、図２に示す半導体集積回路におけるレベルシフタＬ１〜Ｌ３の回路構成を具体的にしたものであり、電源スイッチ回路１及び基板制御回路６は図２の回路構成と同じである。
【００７０】
Ａ．第１実施例
以下、第２の実施形態に係る半導体集積回路における第１実施例について図面を参照しながら説明する。図３は第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
【００７１】
図３に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【００７２】
図３に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【００７３】
図３に示すスイッチ制御回路３は、レベルシフタ部（出力回路）Ｌｘ及び出力制御部ＬｙからなるレベルシフタＬ２を有しており、レベルシフタ部Ｌｘは図７に示す第１のレベルシフタ回路構成を有している。
【００７４】
レベルシフタ部Ｌｘは、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号を出力制御部ＬｙのノードＸ１に出力する。このレベルシフタ部Ｌｘでは、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換して出力制御部ＬｙのノードＸ１に出力する。また、レベルシフタ部Ｌｘには、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが接続されている。
【００７５】
出力制御部Ｌｙは、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合に、Ｈレベル（ＶＤＤ２）を出力するための回路であって、入力（ノードＸ１）がレベルシフタ部Ｌｘの出力に接続され、出力がＰＭＯＳトランジスタＰ２のゲートに接続されている。
【００７６】
出力制御部Ｌｙは、プルアップトランジスタとなるＰＭＯＳトランジスタＰ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ４と、ＰＭＯＳトランジスタを用いたダイオードＤ１と、インバータＩＮＶ１とを有している。ＰＭＯＳトランジスタＰ５は、ゲートが電源電圧ＶＤＤ１に接続され、ソースが電源電圧ＶＤＤ２に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。ＮＭＯＳトランジスタＮ４は、ゲートがインバータＩＮＶ１の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続されている。ダイオードＤ１は一端がノードＸ１に接続され、他端がＰＭＯＳトランジスタＰ２のゲートに接続されている。このダイオードＤ１の他端には、ダイオードＤ１を構成するＰＭＯＳトランジスタのゲート及び基板（ウェル）電極、ＰＭＯＳトランジスタＰ５のドレイン、及び、ＮＭＯＳトランジスタＮ４のドレインが接続されている。インバータＩＮＶ１には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘの出力（ノードＸ１）に接続され、出力がＮＭＯＳトランジスタＮ４のゲートに接続されている。このインバータＩＮＶ１によって、ＮＭＯＳトランジスタＮ４のゲートには、レベルシフタ部Ｌｘの出力の反転信号が与えられる。
【００７７】
次に、本実施例のスイッチ制御回路３における回路動作について説明する。なお、スイッチ制御回路２及びディスチャージ回路４の回路動作は、図１に示す第１の実施形態と同じであるので、ここでの説明は省略する。また、電源スイッチ回路１及び基板制御回路６の回路動作は、図２に示す第２の実施形態と同じであるので、ここでの説明は省略する。
【００７８】
入力信号ＩＮ２がＬレベル（ＶＳＳ）の場合、ノードＸ１はＨレベル（ＶＤＤ１）となり、ダイオードＤ１を経由してＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）を出力する。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＬレベル（ＶＳＳ）が出力され、ＮＭＯＳトランジスタＮ４はオフ状態となる。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
【００７９】
また、入力信号ＩＮ２がＨレベル（ＶＤＤ３）の場合、ノードＸ１はＬレベル（ＶＳＳ）となる。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＨレベル（ＶＤＤ１）が出力され、ＮＭＯＳトランジスタＮ４はオン状態となり、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）を出力する。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
【００８０】
ＰＭＯＳトランジスタＰ２の基板（ウェル）電極には、基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給されているので、レベルシフタＬ２からの電源電圧ＶＤＤ１レベルの出力信号によって、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御することができる。
【００８１】
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。
【００８２】
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００８３】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、第１の実施形態と同様に、上述のレベルシフタＬ１〜Ｌ３に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。
【００８４】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。ここで、レベルシフタＬ２において、レベルシフタ部Ｌｘから出力されたＨレベル（ＶＤＤ１）は出力制御部ＬｙのダイオードＤ１を介してＰＭＯＳトランジスタＰ２のゲートに出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施例では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００８５】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【００８６】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１〜Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流がリークしないようにする必要がある。そこで、レベルシフタＬ２の出力制御部Ｌｙを用いて、レベルシフタＬ２の出力信号を制御して、ＰＭＯＳトランジスタＰ２をオフ状態にする。すなわち、ＰＭＯＳトランジスタＰ５の基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ＰＭＯＳトランジスタＰ５のゲートに接続されている電源電圧ＶＤＤ１はオフ状態になっているので、ＰＭＯＳトランジスタＰ５はオン状態となる。これにより、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
【００８７】
ここで、ノードＸ１には、図７に示す第１のレベルシフタ回路構成におけるＰＭＯＳトランジスタＰ１５のドレインが接続されている。ノードＸ１からはＰＭＯＳトランジスタＰ１５の基板（ウェル）電極に接続されている電源電圧ＶＤＤ１への寄生ダイオードが見えるが、ＰＭＯＳトランジスタＰ５の出力（ドレイン）との間にダイオードＤ１があるので、この寄生ダイオードによって不要な電流が流れることはない。
【００８８】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【００８９】
以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、基板制御回路６からの出力ＶＯ１によって、ＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極の電位を固定することができるので、ラッチアップ耐性を高めることができる。
【００９０】
Ｂ．第２実施例
以下、第２の実施形態に係る半導体集積回路における第２実施例について図面を参照しながら説明する。図４は第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
【００９１】
図４に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【００９２】
図４に示すスイッチ制御回路３は、上述のスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ２は図７に示す第１のレベルシフタ回路構成を有している。
【００９３】
図４に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【００９４】
但し、本実施例におけるレベルシフタＬ１〜Ｌ３では、図７に示す第１のレベルシフタ回路構成、及び、図８に示す第２のレベルシフタ回路構成において、電源電圧ＶＤＤ１が供給される端子に、基板制御回路６からの出力ＶＯ１が接続されており、電源電圧ＶＤＤ１の代わりに基板制御回路６からの出力ＶＯ１（ＶＤＤ１又はＶＤＤ２）が電源となっている。
【００９５】
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。このとき、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となるため、レベルシフタＬ１〜Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタとして働く。
【００９６】
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００９７】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となるため、第１の実施形態と同様に、レベルシフタＬ１〜Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。
【００９８】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００９９】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【０１００】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となるため、レベルシフタＬ１〜Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタとして働く。
【０１０１】
ＰＭＯＳトランジスタＰ１、Ｐ２の各基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給されるので、レベルシフタＬ１、Ｌ２からのＶＤＤ２レベルの出力信号により、ＰＭＯＳトランジスタＰ１、Ｐ２をオン状態またはオフ状態に制御することができる。
【０１０２】
また、ＮＭＯＳトランジスタＮ２も同様に、レベルシフタＬ３からのＶＤＤ２レベルの出力信号により、ＮＭＯＳトランジスタＮ２をオン状態またはオフ状態に制御することができる。
【０１０３】
少なくともＰＭＯＳトランジスタＰ２をオフ状態にすれば、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
【０１０４】
また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態、ＰＭＯＳトランジスタＰ２をオン状態にして、電源供給端子１２と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を供給することも可能である。
【０１０５】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１０６】
以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
【０１０７】
実際の設計においては、基板制御回路６の出力ＶＯ１は、レベルシフタの動作電流で引かれることになるので、それを考慮して、基板制御回路６の出力能力を高くしておく必要がある。また、レベルシフタの動作電流によるノイズがＰＭＯＳトランジスタＰ１、Ｐ２の基板電極に伝播することを防ぐために、基板制御回路を複数搭載し、レベルシフタとＰＭＯＳトランジスタＰ１、Ｐ２でそれぞれ独立した基板制御回路を用いても良い。
【０１０８】
Ｃ．第３実施例
以下、第２の実施形態に係る半導体集積回路における第３実施例について図面を参照しながら説明する。図５は第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。なお、第３実施例における半導体集積回路の全体構成は、図２に示す回路構成を有している。
【０１０９】
第３実施例では、図２におけるレベルシフタＬ１、Ｌ２として、図５に示す第３のレベルシフタ回路構成を用いる。この第３のレベルシフタ回路構成は、レベルシフタ部Ｌｘ１及び出力制御部Ｌｙ１からなる第１の回路と、レベルシフタ部Ｌｘ２及び出力制御部Ｌｙ２からなる第２の回路とを有し、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成を用いる。ただし、レベルシフタ部Ｌｘ２は、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。また、図２におけるレベルシフタＬ３として、第４のレベルシフタ回路構成を用いる。この第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１、Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
【０１１０】
以下、図５に示す第３のレベルシフタ回路構成について説明する。
【０１１１】
レベルシフタ部Ｌｘ１は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ１のノードＸ２に出力する。このレベルシフタ部Ｌｘ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してノードＸ２に出力する。また、レベルシフタ部Ｌｘ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
【０１１２】
出力制御部Ｌｙ１は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ６と、インバータＩＮＶ２とを有している。ＮＭＯＳトランジスタＮ５は、ゲートがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ソースが電源電圧ＶＤＤ１に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続されている。ＮＭＯＳトランジスタＮ６は、ゲートがインバータＩＮＶ２の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ６は、ゲートが電源電圧ＶＤＤ２に接続され、ソースがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ２には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、出力がＮＭＯＳトランジスタＮ６のゲートに接続されている。このインバータＩＮＶ２によって、ＮＭＯＳトランジスタＮ６のゲートには、レベルシフタ部Ｌｘ１の出力（ノードＸ２）の反転信号が与えられる。
【０１１３】
レベルシフタ部Ｌｘ２は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ２のノードＸ４に出力する。このレベルシフタ部Ｌｘ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してノードＸ４に出力する。また、レベルシフタ部Ｌｘ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
【０１１４】
出力制御部Ｌｙ２は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ７と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ８と、ＰＭＯＳトランジスタＰ７と、インバータＩＮＶ３とを有している。ＮＭＯＳトランジスタＮ７は、ゲートがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続されている。ＮＭＯＳトランジスタＮ８は、ゲートがインバータＩＮＶ３の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ７は、ゲートに電源電圧ＶＤＤ１が与えられ、ソースがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ３には、電源電圧ＶＤＤ２が電源として供給され、入力がレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、出力がＮＭＯＳトランジスタＮ８のゲートに接続されている。このインバータＩＮＶ３によって、ＮＭＯＳトランジスタＮ８のゲートには、レベルシフタ部Ｌｘ２の出力（ノードＸ４）の反転信号が与えられる。
【０１１５】
まず、図５に示す第３のレベルシフタ回路構成の各構成における回路動作について説明する。
【０１１６】
レベルシフタ部Ｌｘ１は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。
【０１１７】
レベルシフタ部Ｌｘ２は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。ただし、図７に示す構成のうち、電源電圧ＶＤＤ１を電源電圧ＶＤＤ２に置き換えた回路である。
【０１１８】
ここで、ＰＭＯＳトランジスタＰ６の動作について説明する。レベルシフタ部Ｌｘ１の出力はＰＭＯＳトランジスタＰ６を介して出力端子ＯＵＴに接続されている。
【０１１９】
電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
【０１２０】
電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ１の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ１の出力は、電源である電源電圧ＶＤＤ１がオフ状態のため不定となる。
【０１２１】
電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに与えられている電源電圧ＶＤＤ２がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
【０１２２】
従って、ＰＭＯＳトランジスタＰ６は、レベルシフタ部Ｌｘ１の出力がＶＤＤ１レベルの信号に確定しているときのみ、その出力を出力端子ＯＵＴに出力するように動作する。
【０１２３】
なお、レベルシフタ部Ｌｘ１は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
【０１２４】
次に、ＰＭＯＳトランジスタＰ７の動作について説明する。レベルシフタ部Ｌｘ２の出力はＰＭＯＳトランジスタＰ７を介して出力端子ＯＵＴに接続されている。
【０１２５】
電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。
【０１２６】
電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに与えられている電源電圧ＶＤＤ１がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力する。
【０１２７】
電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ２の出力は、電源である電源電圧ＶＤＤ２がオフ状態のため不定となる。
【０１２８】
従って、ＰＭＯＳトランジスタＰ７は、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合のときのみ、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力するように動作する。
【０１２９】
なお、レベルシフタ部Ｌｘ２は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
【０１３０】
ＮＭＯＳトランジスタＮ５は、出力端子ＯＵＴのＨレベル（ＶＤＤ１）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ１の出力が入力される。従って、レベルシフタ部Ｌｘ１の出力がＨレベル（ＶＤＤ１）の場合に、ＮＭＯＳトランジスタＮ５がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ１−Ｖｔｈｎ）を出力する。
【０１３１】
ＮＭＯＳトランジスタＮ６は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮ２により、レベルシフタ部Ｌｘ１の出力の反転論理のＶＤＤ１レベルの信号が入力される。従って、レベルシフタ部Ｌｘ１の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ６のゲートにはＨレベル（ＶＤＤ１）が入力されるため、ＮＭＯＳトランジスタＮ６がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
【０１３２】
また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【０１３３】
ＮＭＯＳトランジスタＮ７は、出力端子ＯＵＴのＨレベル（ＶＤＤ２）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ２の出力が入力される。従って、レベルシフタ部Ｌｘ２の出力がＨレベル（ＶＤＤ２）の場合に、ＮＭＯＳトランジスタＮ７がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ２−Ｖｔｈｎ）を出力する。
【０１３４】
ＮＭＯＳトランジスタＮ８は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮ３により、レベルシフタ部Ｌｘ２の出力の反転論理のＶＤＤ２レベルの信号が入力される。従って、レベルシフタ部Ｌｘ２の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ８のゲートにはＨレベル（ＶＤＤ２）が入力されるため、ＮＭＯＳトランジスタＮ８がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
【０１３５】
また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【０１３６】
次に、図５に示す第３のレベルシフタ回路構成の全体における回路動作について説明する。
【０１３７】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１３８】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオン状態となり、リーク電流は発生しない。
【０１３９】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオン状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
【０１４０】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【０１４１】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１４２】
レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ１をオフ状態に制御すればよい。
【０１４３】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１４４】
レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
【０１４５】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ８はオフ状態、ＮＭＯＳトランジスタＮ６はオン状態となり、リーク電流は発生しない。
【０１４６】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、ＮＭＯＳトランジスタＮ５はオン状態、ＮＭＯＳトランジスタＮ７はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
【０１４７】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオフ状態、ＰＭＯＳトランジスタＰ７はオン状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ２からのＶＤＤ２レベルの出力信号が出力される。
【０１４８】
レベルシフタ部Ｌｘ２の入力信号は不定となるが、レベルシフタ部Ｌｘ２に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ２の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
【０１４９】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ６はオフ状態、ＮＭＯＳトランジスタＮ８はオン状態となり、リーク電流は発生しない。
【０１５０】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ２）が出力される場合、ＮＭＯＳトランジスタＮ７はオン状態、ＮＭＯＳトランジスタＮ５はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ２となるため、リーク電流は発生しない。
【０１５１】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１５２】
以上、説明したように図５に示す第３のレベルシフタ回路構成では、電源電圧ＶＤＤ１がオン状態の場合には、出力端子ＯＵＴにＶＤＤ１レベルの信号を出力する。また、電源電圧ＶＤＤ１がオフ状態で、且つ、電源電圧ＶＤＤ２がオン状態の場合には、出力端子ＯＵＴにＶＤＤ２レベルの信号を出力する。
【０１５３】
ここで、図２に示す半導体集積回路において、レベルシフタＬ２として図５に示す第３のレベルシフタ回路構成を用い、レベルシフタＬ３として第４のレベルシフタ回路構成を用いた場合の回路全体の動作は、前述の第２実施例と同じであるので、ここでは説明を省略する。なお、上述した通り、第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１，Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１，Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
【０１５４】
なお、図２に示すＰＭＯＳトランジスタＰ１、Ｐ２の基板電極には、基板制御回路６によって、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧が出力ＶＯ１として供給される。
【０１５５】
以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。また、本実施形態においては、上述したように、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
【０１５６】
（第３の実施形態）
以下、第３の実施形態に係る半導体集積回路について図面を参照しながら説明する。図６は第３の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態及び第２の実施形態と実質的に同一の構成に対する重複説明を省略する場合がある。
【０１５７】
半導体集積回路は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ８のゲートに接続されたスイッチ制御回路７とを有している。電源供給端子１１と電源出力端子１３の間はＰＭＯＳトランジスタＰ１で接続され、電源供給端子１２と電源出力端子１３の間は直列接続された２つのＰＭＯＳトランジスタＰ２、Ｐ８で接続されており、これら３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を切り替えることで、電源出力端子１３から電源供給端子１１または電源供給端子１２に印加されている電圧を出力する。
【０１５８】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ１と、ソースがノードＸ６（ＰＭＯＳトランジスタＰ８のドレイン）に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ２と、ソースが電源供給端子１２に接続され、ドレインがノードＸ６（ＰＭＯＳトランジスタＰ２のソース）に接続され、ゲートがスイッチ制御回路７の出力に接続され、基板電極が電源供給端子１２に接続されたＰＭＯＳトランジスタＰ８とを有している。
【０１５９】
図６に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【０１６０】
図６に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【０１６１】
図６に示すスイッチ制御回路３は、レベルシフタＬ２を有し、ＰＭＯＳトランジスタＰ２のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御する。レベルシフタＬ２は、上述のレベルシフタＬ１と同じ回路構成で、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示すような第１のレベルシフタ回路構成を有している。
【０１６２】
図６に示すスイッチ制御回路７は、レベルシフタＬ４を有し、ＰＭＯＳトランジスタＰ８のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ２レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ８をオン状態またはオフ状態に制御する。レベルシフタＬ４は、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた回路構成を有している。
【０１６３】
シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１、Ｌ２、Ｌ４は入力信号ＩＮ１、ＩＮ２の反転論理の信号を出力し、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。
【０１６４】
シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、入力信号の状態に関係なく、電源電圧ＶＤＤ３がオフ状態でも、レベルシフタＬ１、Ｌ２の出力がＨレベル（ＶＤＤ１）に、レベルシフタＬ４の出力がＨレベル（ＶＤＤ２）に、レベルシフタＬ３の出力がＬレベル（ＶＳＳ）に固定される。
【０１６５】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８やＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【０１６６】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２、Ｐ８がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８はオフ状態に制御する。
【０１６７】
次に、第３の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
【０１６８】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｐ８，Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥは、Ｌレベル（ＶＳＳ）とする。
【０１６９】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）、ＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、電源出力端子１３に直接接続されているＰＭＯＳトランジスタＰ２の基板電極は、電源供給端子１１に接続されているので電源電圧ＶＤＤ１となるため、基板への寄生ダイオードによる不要な電流は流れない。
【０１７０】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２、Ｐ８のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２、Ｐ８をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２、Ｐ８を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。
【０１７１】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【０１７２】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１〜Ｌ４に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ４から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御する。
【０１７３】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ４からはＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【０１７４】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ２はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２へＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
【０１７５】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ１、Ｌ２、Ｌ３はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ４からＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ８はオフ状態になる。よって、電源供給端子１２からＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
【０１７６】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１７７】
以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。
【０１７８】
なお、第１〜第３の実施形態に用いたレベルシフタは一例であり、同様の機能を実現する回路であれば、他の回路を用いても良い。
【０１７９】
また、実際のＬＳＩ設計では、電源供給端子１１、電源供給端子１２、電源出力端子１３は、ＬＳＩパッケージの外部端子として、ＬＳＩ外部でバイパスコンデンサを付与し、電源の安定性を図るのが一般的である。
【０１８０】
ただし、電源出力端子１３と電源供給端子１１または電源供給端子１２との間のインピーダンスが比較的低い場合は、電源供給端子１１または電源供給端子１２に付与されるバイパスコンデンサの働きを期待できるので、電源出力端子１３についてはバイパスコンデンサを付与せず、ＬＳＩパッケージの外部端子としなくてもよい。
【０１８１】
電源スイッチ回路のレイアウトとしては、電源供給端子１１、電源供給端子１２、電源出力端子１３の各配線の許容電流を確保し、抵抗を下げる必要があるので、それぞれのＭＯＳトランジスタ上にて、配線を交互に配置する構造にすることで、面積や電気特性の面で有利となる。また、例えば、電源出力端子１３からＩ／Ｏ回路に電源供給する場合には、電源出力端子１３の配線形状を、Ｉ／Ｏ回路内部に備えているＩ／Ｏ回路同士を接続するＩ／Ｏ回路の電源幹線の形状に合わせた配線形状にすることで、配線の曲がりや、配線の乗り換えなどをなくすことができるので、面積や電気特性の面で有利となる。
【産業上の利用可能性】
【０１８２】
以上説明したように、本開示は、電源スイッチ回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる点で有用である。
【符号の説明】
【０１８３】
１  電源スイッチ回路
２  スイッチ制御回路
３  スイッチ制御回路
４  ディスチャージ回路
５  プルダウン回路
６  基板制御回路
７  スイッチ制御回路
１１  電源供給端子
１２  電源供給端子
１３  電源出力端子
Ｐ１〜Ｐ８、Ｐ１１〜Ｐ１５  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８、Ｎ１１〜Ｎ１４  ＮＭＯＳトランジスタ
Ｌ１〜Ｌ４  レベルシフタ
Ｌｘ、Ｌｘ１、Ｌｘ２  レベルシフタ部
Ｌｙ、Ｌｙ１、Ｌｙ２  出力制御部
Ｂ１  バッファ
Ｄ１  ダイオード
ＩＮＶ１〜ＩＮＶ４  インバータ
ＶＤＤ１〜ＶＤＤ３  電源電圧
ＶＳＳ  接地電位
ＩＮ１〜ＩＮ４  入力信号
ＮＯＥ  シャットダウン信号
ＶＯ１  出力
【図１】
2014038115.tif 000003
【図２】
2014038115.tif 000004
【図３】
2014038115.tif 000005
【図４】
2014038115.tif 000006
【図５】
2014038115.tif 000007
【図６】
2014038115.tif 000008
【図７】
2014038115.tif 000009
【図８】
2014038115.tif 000010
【手続補正書】
【提出日】平成27年2月3日(2015.2.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、供給する電源電圧を切り替える機能を持つ電源スイッチ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
一般的に、インターフェースを高速化するために、信号の周波数を高くする場合、消費電力の増大を抑えるために、信号の電圧レベルを小さくする。例えば、ＳＤカードのインターフェース規格では、従来は３．３Ｖ信号のインターフェースであったのに対して、新しい高速な規格では１．８Ｖ信号のインターフェースとなっている。また、ＳＤカードのような広く普及したインターフェース規格では、新旧両方の規格に対応した機器が求められるため、インターフェース回路としては、接続するＳＤカードが対応している規格によって、信号の電圧レベルを切り替える必要が出てくる。そのため、インターフェース回路に供給する電源電圧を３．３Ｖと１．８Ｖで切り替える電源スイッチ回路が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１８５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源スイッチ回路としては、ＰＭＯＳトランジスタを用いた回路が一般的である。しかしながら、上述のＳＤカードのインターフェースの３．３Ｖと１．８Ｖのように、電源電圧に大きな差がある場合は、単純に３．３Ｖの電源供給端子と電源出力端子、１．８Ｖの電源供給端子と電源出力端子をそれぞれＰＭＯＳトランジスタで接続してしまうと寄生ダイオードによる電流が流れる。具体的には、３．３Ｖを電源出力端子に出力している際には、１．８Ｖの電源供給端子に接続するＰＭＯＳトランジスタのドレイン電圧は３．３Ｖ、基板電圧は１．８Ｖとなり、ドレインと基板間の寄生ダイオードにより電流が流れる。１．８Ｖの電源供給端子に電流が逆流することになるので、場合によっては、素子破壊やラッチアップ、誤動作などの重大な問題が発生する。
【０００５】
そこで、例えば、特許文献１に書かれているように、ＰＭＯＳトランジスタの基板電圧をドレイン電圧よりも高い電圧に制御することで、上述の寄生ダイオード電流は防止できる。ただし、特許文献１では、全ての電源がオン状態を前提としているため、いずれかの電源がオフ状態の場合や、電源立ち上がりの過渡状態においては、寄生ダイオード電流が発生する課題があった。
【課題を解決するための手段】
【０００６】
本開示は、いずれかの電源がオフ状態の場合にも、寄生ダイオード電流などの不要な電流を発生させない電源スイッチ回路を備えた半導体集積回路を提供する。
【０００７】
本開示の第１の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第１のＮＭＯＳトランジスタに接続する第２のスイッチ制御回路とを備え、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第１のＮＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＮＭＯＳトランジスタをオン状態またはオフ状態に制御することを特徴とする。
【０００８】
本開示の第２の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第２の電源端子と第３の電源端子とを接続する第２のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第２のＰＭＯＳトランジスタの基板電極に出力が接続された基板制御回路とを備え、基板制御回路は、第１の電源電圧及び第２の電源電圧を電源とし、そのうちの電源電圧の高い方の電圧を出力することを特徴とする。
【０００９】
上記第２の半導体集積回路において、第２のスイッチ制御回路は、入力信号が与えられる入力端子と、出力信号が出力される出力端子と、入力信号に応じて接地電位レベルから第１の電源電圧レベルまでの信号を出力する第１の出力回路と、入力信号に応じて接地電位レベルから第２の電源電圧レベルまでの信号を出力する第２の出力回路と、第１の出力回路と出力端子とを接続する第３のＰＭＯＳトランジスタと、第２の出力回路と出力端子とを接続する第４のＰＭＯＳトランジスタを備え、第３のＰＭＯＳトランジスタは、ゲートに第２の電源電圧が印加され、基板電極に基板制御回路の出力が接続されており、第４のＰＭＯＳトランジスタは、ゲートに第１の電源電圧が印加され、基板電極に基板制御回路の出力が接続されていることを特徴とする。
【００１０】
本開示の第３の半導体集積回路は、接地電位が印加される接地端子と、接地電位よりも高い第１の電源電圧が印加される第１の電源端子と、接地電位よりも高く、且つ、第１の電源電圧よりも低い第２の電源電圧が印加される第２の電源端子と、第１の電源端子に印加されている第１の電源電圧、又は、第２の電源端子に印加されている第２の電源電圧が出力される第３の電源端子と、第１の電源端子と第３の電源端子とを接続する第１のＰＭＯＳトランジスタと、第３の電源端子と第１のノードとを接続する第２のＰＭＯＳトランジスタと、第１のノードと第２の電源端子とを接続する第３のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタに接続する第１のスイッチ制御回路と、第２のＰＭＯＳトランジスタに接続する第２のスイッチ制御回路と、第３のＰＭＯＳトランジスタに接続する第３のスイッチ制御回路を備え、第２のＰＭＯＳトランジスタの基板電極は第１の電源端子に接続されており、第３のＰＭＯＳトランジスタの基板電極は第２の電源端子に接続されており、第１のスイッチ制御回路は、第１のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第１のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第２のスイッチ制御回路は、第２のＰＭＯＳトランジスタのゲートに接地電位レベルから第１の電源電圧レベルまでの信号を出力することで、第２のＰＭＯＳトランジスタをオン状態またはオフ状態に制御し、第３のスイッチ制御回路は、第３のＰＭＯＳトランジスタのゲートに接地電位レベルから第２の電源電圧レベルまでの信号を出力することで、第３のＰＭＯＳトランジスタをオ状態ンまたはオフ状態に制御することを特徴とする。
【発明の効果】
【００１１】
本開示は、電源スイッチ回路を備えた半導体集積回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる。また、電源シーケンスを考慮しなくてもよいので、システムを簡略化することができ、設計コストやチップ面積の削減、電源ＩＣなど周辺部品コストの削減を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体集積回路を示す回路図である。
【図２】第２の実施形態に係る半導体集積回路を示す回路図である。
【図３】第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。
【図４】第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。
【図５】第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。
【図６】第３の実施形態に係る半導体集積回路を示す回路図である。
【図７】各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。
【図８】各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を、図面を参照しながら説明する。
【００１４】
以降の各実施形態では、３．３Ｖの電源電圧ＶＤＤ１と１．８Ｖの電源電圧ＶＤＤ２の２つの電源電圧を切り替える電源スイッチ回路を備えた半導体集積回路を用いて説明する。
【００１５】
また、近年のシステムＬＳＩと同様に、３．３Ｖの電源電圧ＶＤＤ１および１．８Ｖの電源電圧ＶＤＤ２は、ＬＳＩのパッドに接続され、ＬＳＩ外部との信号の入出力を行うＩ／Ｏ回路などを動作させる電源とし、スタンダードセルなどの内部回路は、それとは別の１．２Ｖの電源電圧ＶＤＤ３で動作させるものとする。
【００１６】
ここで、電源スイッチ回路及びその周辺回路には、３．３Ｖまたは１．８Ｖの電圧に耐えられるトランジスタなどの素子を用いるため、基本的には３．３Ｖレベルまたは１．８Ｖレベルの信号で制御する。ただし、電源スイッチ回路を制御する入力信号自体は、内部回路で生成される１．２Ｖレベル信号なので、レベルシフタにより１．２Ｖレベルの入力信号を３．３Ｖレベルまたは１．８Ｖレベルの出力信号に変換し、電源スイッチ回路を制御する。
【００１７】
なお、電源スイッチ回路を制御する入力信号として、３．３Ｖレベル信号や１．８Ｖレベル信号を直接生成できる場合は、レベルシフタは不要となり、回路構成は非常に簡略になる。さらに、レベルシフタでは考慮が必要な１．２Ｖの電源電圧ＶＤＤ３のオフ状態も考慮しなくて済む。
【００１８】
（第１の実施形態）
以下、第１の実施形態に係る半導体集積回路について図面を参照しながら説明する。図１は第１の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態以降の各実施形態における説明において、接地電位ＶＳＳは例えば０Ｖとし、電源電圧ＶＤＤ１は接地電位ＶＳＳよりも高い例えば３．３Ｖとし、電源電圧ＶＤＤ２は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ１よりも低い例えば１．８Ｖとし、電源電圧ＶＤＤ３は接地電位ＶＳＳよりも高く、且つ、電源電圧ＶＤＤ２よりも低い例えば１．２Ｖとする。
【００１９】
半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＮＭＯＳトランジスタＮ１のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＮＭＯＳトランジスタＮ１のゲートに接続されたプルダウン回路５とを有している。
【００２０】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＮＭＯＳトランジスタＮ１とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は電源供給端子１１に接続され、ＮＭＯＳトランジスタＮ１の基板（ウェル）電極は接地電位ＶＳＳが印加される接地端子に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＮＭＯＳトランジスタＮ１は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
【００２１】
スイッチ制御回路２は、レベルシフタＬ１を有し、ＰＭＯＳトランジスタＰ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ１をオン状態またはオフ状態に制御する。レベルシフタＬ１には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ１を３．３Ｖレベルの出力信号に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定することができる。このレベルシフタＬ１は、例えば、図７に示すような第１のレベルシフタ回路構成を有している。
【００２２】
ここで、図７に示す第１のレベルシフタ回路構成について簡単に説明する。図７は各実施形態のレベルシフタとして用いる第１のレベルシフタ回路構成を示す回路図である。
【００２３】
第１のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１〜Ｐ１５と、ＮＭＯＳトランジスタＮ１１〜Ｎ１４と、インバータＩＮＶ４とを有している。
【００２４】
ＰＭＯＳトランジスタＰ１１は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１３のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１２のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２５】
ＰＭＯＳトランジスタＰ１２は、ゲートがＰＭＯＳトランジスタＰ１４のドレイン及びノードＸ７に接続され、ソースがＰＭＯＳトランジスタＰ１１のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１４のゲート及びＮＭＯＳトランジスタＮ１１のドレインに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２６】
ＰＭＯＳトランジスタＰ１３は、ゲートがシャットダウン信号ＮＯＥを受けるとともにＰＭＯＳトランジスタＰ１１のゲートに接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＰＭＯＳトランジスタＰ１４のソースに接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２７】
ＰＭＯＳトランジスタＰ１４は、ゲートがＰＭＯＳトランジスタＰ１２のドレインに接続され、ソースがＰＭＯＳトランジスタＰ１３のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１２のゲート、ＮＭＯＳトランジスタＮ１２のドレイン及びノードＸ７に接続され、基板電極に電源電圧ＶＤＤ１が与えられている。
【００２８】
ＰＭＯＳトランジスタＰ１５は、ゲートがＮＭＯＳトランジスタＮ１４のゲート及びノードＸ７に接続され、ソースに電源電圧ＶＤＤ１が与えられ、ドレインがＮＭＯＳトランジスタＮ１４のドレイン及び出力端子ＸＯＵＴに接続されている。
【００２９】
ＮＭＯＳトランジスタＮ１１は、ゲートが入力端子ＩＮ及びインバータＩＮＶ４の入力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１２のドレイン及びＰＭＯＳトランジスタＰ１４のゲートに接続されている。
【００３０】
ＮＭＯＳトランジスタＮ１２は、ゲートがインバータＩＮＶ４の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレイン、ＰＭＯＳトランジスタＰ１２のゲート及びノードＸ７に接続されている。
【００３１】
ＮＭＯＳトランジスタＮ１３は、ゲートにシャットダウン信号ＮＯＥが与えられ、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがノードＸ７に接続されている。
【００３２】
ＮＭＯＳトランジスタＮ１４は、ゲートがＰＭＯＳトランジスタＰ１５のゲート及びノードＸ７に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ１５のドレイン及び出力端子ＸＯＵＴに接続されている。
【００３３】
インバータＩＮＶ４は、入力に入力端子ＩＮ及びＮＭＯＳトランジスタＮ１１のゲートが接続され、出力にＮＭＯＳトランジスタＮ１２のゲートが接続されている。
【００３４】
この第１のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなる。これにより、ＰＭＯＳトランジスタＰ１５がオン状態、ＮＭＯＳトランジスタＮ１４がオフ状態となるため、出力端子ＸＯＵＴには電源電圧ＶＤＤ１が出力される。
【００３５】
スイッチ制御回路３は、バッファ構成を有するレベルシフタＬ２を有し、ＮＭＯＳトランジスタＮ１のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＮＭＯＳトランジスタＮ１をオン状態またはオフ状態に制御する。レベルシフタＬ２には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ２を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ１のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ２は、図８に示すような第２のレベルシフタ回路構成を有している。
【００３６】
ここで、図８に示す第２のレベルシフタ回路構成について簡単に説明する。図８は各実施形態のレベルシフタとして用いる第２のレベルシフタ回路構成を示す回路図である。
【００３７】
第２のレベルシフタ回路構成は、ＰＭＯＳトランジスタＰ１１〜Ｐ１４と、ＮＭＯＳトランジスタＮ１１〜Ｎ１３と、インバータＩＮＶ４とを有している。
【００３８】
この第２のレベルシフタ回路構成は、図７に示す第１のレベルシフタ回路構成からＰＭＯＳトランジスタＰ１５及びＮＭＯＳトランジスタＮ１４を取り除いて、ノードＸ７を出力端子ＯＵＴに接続した回路構成を有している。
【００３９】
従って、ＰＭＯＳトランジスタＰ１１〜Ｐ１４、ＮＭＯＳトランジスタＮ１１〜Ｎ１３及びインバータＩＮＶ４の各接続は、第１のレベルシフタ回路構成と同じであるため、ここでの説明は省略する。
【００４０】
この第２のレベルシフタ回路構成において、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、ＮＭＯＳトランジスタＮ１３がオン状態となりノードＸ７の電位が接地電位ＶＳＳとなり、出力端子ＯＵＴには接地電位ＶＳＳが出力される。
【００４１】
ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたバッファ構成を有するレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３には、電源電圧ＶＤＤ３と電源電圧ＶＤＤ１とが電源として供給され、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。このレベルシフタＬ３は、図８に示すような第２のレベルシフタ回路構成を有している。
【００４２】
プルダウン回路５は、ＮＭＯＳトランジスタＮ１のゲートと接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３のゲートに接続されたバッファＢ１とを有し、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ３がともにオフ状態で、電源電圧ＶＤＤ２のみがオン状態の場合に、ＮＭＯＳトランジスタＮ１のゲートをオフ状態にする回路である。ＮＭＯＳトランジスタＮ３は、プルダウントランジスタであって、ドレインがＮＭＯＳトランジスタＮ１のゲートに接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがバッファＢ１の出力に接続されている。バッファＢ１には、電源電圧ＶＤＤ２が電源として供給され、プルダウン制御信号（入力信号）ＩＮ４を入力とし、プルダウン制御信号ＩＮ４と同じ論理の電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）を出力信号として、ＮＭＯＳトランジスタＮ３のゲートに出力する。この構成により、プルダウン制御信号ＩＮ４にしたがって、ＮＭＯＳトランジスタＮ１のゲートを接地電位ＶＳＳレベルにプルダウンすることができる。このプルダウン制御信号ＩＮ４としては、３．３Ｖ信号でも１．８Ｖ信号でもよく、上述のレベルシフタＬ１〜Ｌ３に用いているシャットダウン信号ＮＯＥと同じ信号を用いてもよい。また、プルダウン制御信号ＩＮ４に十分な駆動能力がある場合は、バッファＢ１を省略して、プルダウン制御信号ＩＮ４を直接ＮＭＯＳトランジスタＮ３のゲートに入力してもよい。
【００４３】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【００４４】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＮＭＯＳトランジスタＮ１、Ｎ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１はオフ状態に制御する。
【００４５】
次に、第１の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
【００４６】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｎ１、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥ及びプルダウン制御信号ＩＮ４は、Ｌレベル（ＶＳＳ）とする。
【００４７】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２の各ゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＮＭＯＳトランジスタなので、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【００４８】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の各ゲートにＨレベル（ＶＤＤ１）を出力し、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＮＭＯＳトランジスタＮ１をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＮＭＯＳトランジスタＮ１を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。このとき、ＮＭＯＳトランジスタＮ１のゲートには、電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１が印加されているので、ＮＭＯＳトランジスタＮ１の閾値電圧をＶｔｈｎとすると、ＶＤＤ２＜ＶＤＤ１−Ｖｔｈｎとなり、電源出力端子１３の電源電圧ＶＯＵＴにはＮＭＯＳトランジスタＮ１による電圧ドロップは発生しない。
【００４９】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００５０】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｎ１、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１〜Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御する。ここでは、プルダウン制御信号ＩＮ４として、シャットダウン信号ＮＯＥと同じ信号を用いるものとする。
【００５１】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＮＭＯＳトランジスタＮ１のゲートにＬレベル（ＶＳＳ）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｎ１、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｎ１、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００５２】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【００５３】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１〜Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＮＭＯＳトランジスタＮ１を介して電流がリークしないようにする必要がある。このため、プルダウン制御信号ＩＮ４をＨレベル（３．３Ｖ）にして、プルダウン回路５のＮＭＯＳトランジスタＮ３をオン状態にして、ＮＭＯＳトランジスタＮ１のゲートを接地端子（ＶＳＳ）に電気的に接続する。これにより、ＮＭＯＳトランジスタＮ１のゲートをＬレベル（ＶＳＳ）にして、ＮＭＯＳトランジスタＮ１をオフ状態とする。なお、本実施形態では、プルダウン制御信号ＩＮ４としてシャットダウン信号ＮＯＥと同じ信号を用いるため、シャットダウン信号ＮＯＥもＨレベル（３．３Ｖ）となる。
【００５４】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合も、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【００５５】
以上、説明したように本実施形態によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源出力端子１３に、電源供給端子１２の電源電圧ＶＤＤ２の電圧を供給するトランジスタに、ＰＭＯＳトランジスタよりも駆動能力の高いＮＭＯＳトランジスタＮ１を使用しているので、同じ駆動能力を実現する場合には、ＰＭＯＳトランジスタを使用する場合よりもトランジスタのレイアウト面積を小さくすることができる。
【００５６】
（第２の実施形態）
以下、第２の実施形態に係る半導体集積回路について図面を参照しながら説明する。図２は第２の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態の図１と実質的に同一の構成に対する重複説明を省略する場合がある。
【００５７】
半導体集積回路は、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ１及びＰＭＯＳトランジスタＰ２の各基板（ウェル）電極に接続された基板制御回路６とを有している。
【００５８】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続されたＰＭＯＳトランジスタＰ１と、ソースが電源供給端子１２に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続されたＰＭＯＳトランジスタＰ２とを有している。ＰＭＯＳトランジスタＰ１の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続され、ＰＭＯＳトランジスタＰ２の基板（ウェル）電極は基板制御回路６の出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ１は、電源供給端子１１と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成し、ＰＭＯＳトランジスタＰ２は、電源供給端子１２と電源出力端子１３の間に、直列に接続されたスイッチ部分を構成している。
【００５９】
スイッチ制御回路２は、入力信号ＩＮ１を入力とし、入力信号ＩＮ１の反転論理の信号をＰＭＯＳトランジスタＰ１のゲートに出力するレベルシフタＬ１を有している。このレベルシフタＬ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ１とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ１のゲートに出力する。また、レベルシフタＬ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ１は入力信号ＩＮ１に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１）に固定する。
【００６０】
スイッチ制御回路３は、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号をＰＭＯＳトランジスタＰ２のゲートに出力するレベルシフタＬ２を有している。このレベルシフタＬ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＰＭＯＳトランジスタＰ２のゲートに出力する。また、レベルシフタＬ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２の反転論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ２は入力信号ＩＮ２に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＨレベル（ＶＤＤ１またはＶＤＤ２）に固定する。
【００６１】
ディスチャージ回路４は、電源出力端子１３と接地電位ＶＳＳが印加される接地端子を接続するＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のゲートに接続されたレベルシフタＬ３とを有し、電源供給端子１１（ＶＤＤ１）から電源供給端子１２（ＶＤＤ２）に接続を切り替える間の遷移状態において、電源出力端子１３（ＶＯＵＴ）にたまった電荷を放電して電位を下げることで電源の高速な切り替えを実現することができる。ＮＭＯＳトランジスタＮ２は、ドレインが電源出力端子１３に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ゲートがレベルシフタＬ３の出力に接続されている。レベルシフタＬ３は、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ３とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）、または、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。例えば、１．２Ｖレベルの入力信号ＩＮ３を３．３Ｖレベルの出力信号に変換してＮＭＯＳトランジスタＮ２のゲートに出力する。また、レベルシフタＬ３には、電源電圧ＶＤＤ１〜ＶＤＤ３の状態に依存しないシャットダウン信号ＮＯＥが与えられている。このシャットダウン信号ＮＯＥは、例えばＬＳＩ外部からバッファなどを経由せずに直接入力される信号である。シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。一方、シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、レベルシフタＬ３は入力信号ＩＮ３に関係なく、電源電圧ＶＤＤ３がオフ状態でも、出力をＬレベル（ＶＳＳ）に固定する。
【００６２】
基板制御回路６は、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２が電源として供給されており、その電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧を出力する回路であって、相補的に接続されたＰＭＯＳトランジスタＰ３及びＰＭＯＳトランジスタＰ４を有し、出力ＶＯ１はＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極に接続されている。ＰＭＯＳトランジスタＰ３は、ソースに電源電圧ＶＤＤ１が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ２が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。ＰＭＯＳトランジスタＰ４は、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力ＶＯ１に接続され、ゲートに電源電圧ＶＤＤ１が与えられ、基板（ウェル）電極がドレイン及び出力ＶＯ１に接続されている。
【００６３】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【００６４】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２はオフ状態に制御する。
【００６５】
次に、第２の実施形態に係る半導体集積回路における各電源の状態による動作について説明する。
【００６６】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１の電圧となる。
【００６７】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧が電源電圧ＶＯＵＴとして出力される。このとき、ＰＭＯＳトランジスタＰ２のドレインには電源電圧ＶＤＤ２よりも高い電源電圧ＶＤＤ１の電圧が印加されるが、ＰＭＯＳトランジスタＰ２の基板電極が基板制御回路６からの出力ＶＯ１によって電源電圧ＶＤＤ１の電圧となっているため、基板への寄生ダイオードによる不要な電流は流れない。
【００６８】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１またはＶＤＤ２）、およびＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２をオン状態、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧が電源電圧ＶＯＵＴとして出力される。
【００６９】
（電源のいずれかがオフ状態の場合）
電源のいずれかがオフ状態の場合の動作について、具体的なレベルシフタの回路構成を用いて説明する。なお、以下に説明する第１実施例〜第３実施例は、図２に示す半導体集積回路におけるレベルシフタＬ１〜Ｌ３の回路構成を具体的にしたものであり、電源スイッチ回路１及び基板制御回路６は図２の回路構成と同じである。
【００７０】
Ａ．第１実施例
以下、第２の実施形態に係る半導体集積回路における第１実施例について図面を参照しながら説明する。図３は第２の実施形態に係る半導体集積回路における第１実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
【００７１】
図３に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【００７２】
図３に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【００７３】
図３に示すスイッチ制御回路３は、レベルシフタ部（出力回路）Ｌｘ及び出力制御部ＬｙからなるレベルシフタＬ２を有しており、レベルシフタ部Ｌｘは図７に示す第１のレベルシフタ回路構成を有している。
【００７４】
レベルシフタ部Ｌｘは、入力信号ＩＮ２を入力とし、入力信号ＩＮ２の反転論理の信号を出力制御部ＬｙのノードＸ１に出力する。このレベルシフタ部Ｌｘでは、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮ２とし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換して出力制御部ＬｙのノードＸ１に出力する。また、レベルシフタ部Ｌｘには、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが接続されている。
【００７５】
出力制御部Ｌｙは、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合に、Ｈレベル（ＶＤＤ２）を出力するための回路であって、入力（ノードＸ１）がレベルシフタ部Ｌｘの出力に接続され、出力がＰＭＯＳトランジスタＰ２のゲートに接続されている。
【００７６】
出力制御部Ｌｙは、プルアップトランジスタとなるＰＭＯＳトランジスタＰ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ４と、ＰＭＯＳトランジスタを用いたダイオードＤ１と、インバータＩＮＶ１とを有している。ＰＭＯＳトランジスタＰ５は、ゲートが電源電圧ＶＤＤ１に接続され、ソースが電源電圧ＶＤＤ２に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。ＮＭＯＳトランジスタＮ４は、ゲートがインバータＩＮＶ１の出力に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続され、ドレインがＰＭＯＳトランジスタＰ２のゲートに接続されている。ダイオードＤ１は一端がノードＸ１に接続され、他端がＰＭＯＳトランジスタＰ２のゲートに接続されている。このダイオードＤ１の他端には、ダイオードＤ１を構成するＰＭＯＳトランジスタのゲート及び基板（ウェル）電極、ＰＭＯＳトランジスタＰ５のドレイン、及び、ＮＭＯＳトランジスタＮ４のドレインが接続されている。インバータＩＮＶ１には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘの出力（ノードＸ１）に接続され、出力がＮＭＯＳトランジスタＮ４のゲートに接続されている。このインバータＩＮＶ１によって、ＮＭＯＳトランジスタＮ４のゲートには、レベルシフタ部Ｌｘの出力の反転信号が与えられる。
【００７７】
次に、本実施例のスイッチ制御回路３における回路動作について説明する。なお、スイッチ制御回路２及びディスチャージ回路４の回路動作は、図１に示す第１の実施形態と同じであるので、ここでの説明は省略する。また、電源スイッチ回路１及び基板制御回路６の回路動作は、図２に示す第２の実施形態と同じであるので、ここでの説明は省略する。
【００７８】
入力信号ＩＮ２がＬレベル（ＶＳＳ）の場合、ノードＸ１はＨレベル（ＶＤＤ１）となり、ダイオードＤ１を経由してＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）を出力する。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＬレベル（ＶＳＳ）が出力され、ＮＭＯＳトランジスタＮ４はオフ状態となる。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
【００７９】
また、入力信号ＩＮ２がＨレベル（ＶＤＤ３）の場合、ノードＸ１はＬレベル（ＶＳＳ）となる。このとき、ＮＭＯＳトランジスタＮ４のゲートには、インバータＩＮＶ１によりＨレベル（ＶＤＤ１）が出力され、ＮＭＯＳトランジスタＮ４はオン状態となり、ＰＭＯＳトランジスタＰ２のゲートにＬレベル（ＶＳＳ）を出力する。また、ＰＭＯＳトランジスタＰ５のゲート及び基板電極には電源電圧ＶＤＤ１が印加されているため、ＰＭＯＳトランジスタＰ５はオフ状態になっている。
【００８０】
ＰＭＯＳトランジスタＰ２の基板（ウェル）電極には、基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給されているので、レベルシフタＬ２からの電源電圧ＶＤＤ１レベルの出力信号によって、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御することができる。
【００８１】
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。
【００８２】
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００８３】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、第１の実施形態と同様に、上述のレベルシフタＬ１〜Ｌ３に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。このとき、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。
【００８４】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。ここで、レベルシフタＬ２において、レベルシフタ部Ｌｘから出力されたＨレベル（ＶＤＤ１）は出力制御部ＬｙのダイオードＤ１を介してＰＭＯＳトランジスタＰ２のゲートに出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施例では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００８５】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【００８６】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥによってレベルシフタＬ１〜Ｌ３の出力信号を制御することができないため、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流がリークしないようにする必要がある。そこで、レベルシフタＬ２の出力制御部Ｌｙを用いて、レベルシフタＬ２の出力信号を制御して、ＰＭＯＳトランジスタＰ２をオフ状態にする。すなわち、ＰＭＯＳトランジスタＰ５の基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ＰＭＯＳトランジスタＰ５のゲートに接続されている電源電圧ＶＤＤ１はオフ状態になっているので、ＰＭＯＳトランジスタＰ５はオン状態となる。これにより、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
【００８７】
ここで、ノードＸ１には、図７に示す第１のレベルシフタ回路構成におけるＰＭＯＳトランジスタＰ１５のドレインが接続されている。ノードＸ１からはＰＭＯＳトランジスタＰ１５の基板（ウェル）電極に接続されている電源電圧ＶＤＤ１への寄生ダイオードが見えるが、ＰＭＯＳトランジスタＰ５の出力（ドレイン）との間にダイオードＤ１があるので、この寄生ダイオードによって不要な電流が流れることはない。
【００８８】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態または第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【００８９】
以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、基板制御回路６からの出力ＶＯ１によって、ＰＭＯＳトランジスタＰ１の基板電極及びＰＭＯＳトランジスタＰ２の基板電極の電位を固定することができるので、ラッチアップ耐性を高めることができる。
【００９０】
Ｂ．第２実施例
以下、第２の実施形態に係る半導体集積回路における第２実施例について図面を参照しながら説明する。図４は第２の実施形態に係る半導体集積回路における第２実施例を示す回路図である。なお、図１及び図２と実質的に同一の構成に対する重複説明を省略する場合がある。
【００９１】
図４に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【００９２】
図４に示すスイッチ制御回路３は、上述のスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ２は図７に示す第１のレベルシフタ回路構成を有している。
【００９３】
図４に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【００９４】
但し、本実施例におけるレベルシフタＬ１〜Ｌ３では、図７に示す第１のレベルシフタ回路構成、及び、図８に示す第２のレベルシフタ回路構成において、電源電圧ＶＤＤ１が供給される端子に、基板制御回路６からの出力ＶＯ１が接続されており、電源電圧ＶＤＤ１の代わりに基板制御回路６からの出力ＶＯ１（ＶＤＤ１又はＶＤＤ２）が電源となっている。
【００９５】
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、図２の構成と同様の回路動作となるため、ここでは説明を省略する。すなわち、図２の構成において説明した「全電源がオン状態の場合」の回路動作と同じ動作となる。このとき、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となるため、レベルシフタＬ１〜Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタとして働く。
【００９６】
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【００９７】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、各トランジスタＰ１、Ｐ２、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となるため、第１の実施形態と同様に、レベルシフタＬ１〜Ｌ３に与えられているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ３から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御する。
【００９８】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【００９９】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、上述の第１の電源状態の場合と同様であるので、ここでは説明を省略する。
【０１００】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となるため、レベルシフタＬ１〜Ｌ３は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタとして働く。
【０１０１】
ＰＭＯＳトランジスタＰ１、Ｐ２の各基板電極には、基板制御回路６の出力ＶＯ１である電源電圧ＶＤＤ２が供給されるので、レベルシフタＬ１、Ｌ２からのＶＤＤ２レベルの出力信号により、ＰＭＯＳトランジスタＰ１、Ｐ２をオン状態またはオフ状態に制御することができる。
【０１０２】
また、ＮＭＯＳトランジスタＮ２も同様に、レベルシフタＬ３からのＶＤＤ２レベルの出力信号により、ＮＭＯＳトランジスタＮ２をオン状態またはオフ状態に制御することができる。
【０１０３】
少なくともＰＭＯＳトランジスタＰ２をオフ状態にすれば、電源供給端子１２の電源電圧ＶＤＤ２からＰＭＯＳトランジスタＰ２を介して電流が流れることはない。
【０１０４】
また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態、ＰＭＯＳトランジスタＰ２をオン状態にして、電源供給端子１２と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を供給することも可能である。
【０１０５】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１０６】
以上、説明したように本実施例によれば、いずれかの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要な電流が発生しない電源スイッチ回路を実現することができる。また、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
【０１０７】
実際の設計においては、基板制御回路６の出力ＶＯ１は、レベルシフタの動作電流で引かれることになるので、それを考慮して、基板制御回路６の出力能力を高くしておく必要がある。また、レベルシフタの動作電流によるノイズがＰＭＯＳトランジスタＰ１、Ｐ２の基板電極に伝播することを防ぐために、基板制御回路を複数搭載し、レベルシフタとＰＭＯＳトランジスタＰ１、Ｐ２でそれぞれ独立した基板制御回路を用いても良い。
【０１０８】
Ｃ．第３実施例
以下、第２の実施形態に係る半導体集積回路における第３実施例について図面を参照しながら説明する。図５は第２の実施形態に係る半導体集積回路における第３実施例に用いる第３のレベルシフタ回路構成を示す回路図である。なお、第３実施例における半導体集積回路の全体構成は、図２に示す回路構成を有している。
【０１０９】
第３実施例では、図２におけるレベルシフタＬ１、Ｌ２として、図５に示す第３のレベルシフタ回路構成を用いる。この第３のレベルシフタ回路構成は、レベルシフタ部Ｌｘ１及び出力制御部Ｌｙ１からなる第１の回路と、レベルシフタ部Ｌｘ２及び出力制御部Ｌｙ２からなる第２の回路とを有し、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成を用いる。ただし、レベルシフタ部Ｌｘ２は、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。また、図２におけるレベルシフタＬ３として、第４のレベルシフタ回路構成を用いる。この第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１、Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１、Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
【０１１０】
以下、図５に示す第３のレベルシフタ回路構成について説明する。
【０１１１】
レベルシフタ部Ｌｘ１は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ１のノードＸ２に出力する。このレベルシフタ部Ｌｘ１では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ１レベルの信号（ＶＤＤ１またはＶＳＳ）に変換してノードＸ２に出力する。また、レベルシフタ部Ｌｘ１には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
【０１１２】
出力制御部Ｌｙ１は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ５と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ６と、インバータＩＮＶ２とを有している。ＮＭＯＳトランジスタＮ５は、ゲートがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ソースが電源電圧ＶＤＤ１に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続されている。ＮＭＯＳトランジスタＮ６は、ゲートがインバータＩＮＶ２の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ６は、ゲートが電源電圧ＶＤＤ２に接続され、ソースがレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ３）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ２には、電源電圧ＶＤＤ１が電源として供給され、入力がレベルシフタ部Ｌｘ１の出力（ノードＸ２）に接続され、出力がＮＭＯＳトランジスタＮ６のゲートに接続されている。このインバータＩＮＶ２によって、ＮＭＯＳトランジスタＮ６のゲートには、レベルシフタ部Ｌｘ１の出力（ノードＸ２）の反転信号が与えられる。
【０１１３】
レベルシフタ部Ｌｘ２は、入力信号ＩＮを入力とし、入力信号ＩＮの反転論理の信号を出力制御部Ｌｙ２のノードＸ４に出力する。このレベルシフタ部Ｌｘ２では、電源電圧ＶＤＤ３レベルの信号（ＶＤＤ３またはＶＳＳ）を入力信号ＩＮとし、電源電圧ＶＤＤ２レベルの信号（ＶＤＤ２またはＶＳＳ）に変換してノードＸ４に出力する。また、レベルシフタ部Ｌｘ２には、電源電圧ＶＤＤ１〜ＶＤＤ３の電源状態に依存しないシャットダウン信号ＮＯＥが与えられている。
【０１１４】
出力制御部Ｌｙ２は、プルアップトランジスタとなるＮＭＯＳトランジスタＮ７と、プルダウントランジスタとなるＮＭＯＳトランジスタＮ８と、ＰＭＯＳトランジスタＰ７と、インバータＩＮＶ３とを有している。ＮＭＯＳトランジスタＮ７は、ゲートがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ソースに電源電圧ＶＤＤ２が与えられ、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続されている。ＮＭＯＳトランジスタＮ８は、ゲートがインバータＩＮＶ３の出力に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、ソースが接地端子（接地電位ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＰ７は、ゲートに電源電圧ＶＤＤ１が与えられ、ソースがレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、ドレインが出力端子ＯＵＴ（ノードＸ５）に接続され、基板（ウェル）電極が基板制御回路６の出力ＶＯ１に接続されている。インバータＩＮＶ３には、電源電圧ＶＤＤ２が電源として供給され、入力がレベルシフタ部Ｌｘ２の出力（ノードＸ４）に接続され、出力がＮＭＯＳトランジスタＮ８のゲートに接続されている。このインバータＩＮＶ３によって、ＮＭＯＳトランジスタＮ８のゲートには、レベルシフタ部Ｌｘ２の出力（ノードＸ４）の反転信号が与えられる。
【０１１５】
まず、図５に示す第３のレベルシフタ回路構成の各構成における回路動作について説明する。
【０１１６】
レベルシフタ部Ｌｘ１は、ＶＤＤ３レベルの信号をＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。
【０１１７】
レベルシフタ部Ｌｘ２は、ＶＤＤ３レベルの信号をＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成を有している。ただし、図７に示す構成のうち、電源電圧ＶＤＤ１を電源電圧ＶＤＤ２に置き換えた回路である。
【０１１８】
ここで、ＰＭＯＳトランジスタＰ６の動作について説明する。レベルシフタ部Ｌｘ１の出力はＰＭＯＳトランジスタＰ６を介して出力端子ＯＵＴに接続されている。
【０１１９】
電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
【０１２０】
電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに電源電圧ＶＤＤ２が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ１の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ１の出力は、電源である電源電圧ＶＤＤ１がオフ状態のため不定となる。
【０１２１】
電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに与えられている電源電圧ＶＤＤ２がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ１の出力を出力端子ＯＵＴに出力する。
【０１２２】
従って、ＰＭＯＳトランジスタＰ６は、レベルシフタ部Ｌｘ１の出力がＶＤＤ１レベルの信号に確定しているときのみ、その出力を出力端子ＯＵＴに出力するように動作する。
【０１２３】
なお、レベルシフタ部Ｌｘ１は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
【０１２４】
次に、ＰＭＯＳトランジスタＰ７の動作について説明する。レベルシフタ部Ｌｘ２の出力はＰＭＯＳトランジスタＰ７を介して出力端子ＯＵＴに接続されている。
【０１２５】
電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２がともにオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。
【０１２６】
電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合、ＰＭＯＳトランジスタＰ７は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ２が供給され、ゲートに与えられている電源電圧ＶＤＤ１がオフ状態のため、オン状態となり、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力する。
【０１２７】
電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態の場合、ＰＭＯＳトランジスタＰ６は、基板電極に基板制御回路６からの出力ＶＯ１である電源電圧ＶＤＤ１が供給され、ゲートに電源電圧ＶＤＤ１が供給されるため、オフ状態となり、レベルシフタ部Ｌｘ２の出力と出力端子ＯＵＴの間の接続が遮断される。なお、このとき、レベルシフタ部Ｌｘ２の出力は、電源である電源電圧ＶＤＤ２がオフ状態のため不定となる。
【０１２８】
従って、ＰＭＯＳトランジスタＰ７は、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態の場合のときのみ、レベルシフタ部Ｌｘ２の出力を出力端子ＯＵＴに出力するように動作する。
【０１２９】
なお、レベルシフタ部Ｌｘ２は、シャットダウン信号ＮＯＥによる出力制御の機能を持つので、電源電圧ＶＤＤ３がオフ状態でもその出力を固定することができる。
【０１３０】
ＮＭＯＳトランジスタＮ５は、出力端子ＯＵＴのＨレベル（ＶＤＤ１）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ１の出力が入力される。従って、レベルシフタ部Ｌｘ１の出力がＨレベル（ＶＤＤ１）の場合に、ＮＭＯＳトランジスタＮ５がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ１−Ｖｔｈｎ）を出力する。
【０１３１】
ＮＭＯＳトランジスタＮ６は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮＶ２により、レベルシフタ部Ｌｘ１の出力の反転論理のＶＤＤ１レベルの信号が入力される。従って、レベルシフタ部Ｌｘ１の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ６のゲートにはＨレベル（ＶＤＤ１）が入力されるため、ＮＭＯＳトランジスタＮ６がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
【０１３２】
また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【０１３３】
ＮＭＯＳトランジスタＮ７は、出力端子ＯＵＴのＨレベル（ＶＤＤ２）への遷移を高速に行うための補助回路であり、ゲートにはレベルシフタ部Ｌｘ２の出力が入力される。従って、レベルシフタ部Ｌｘ２の出力がＨレベル（ＶＤＤ２）の場合に、ＮＭＯＳトランジスタＮ７がオン状態となり、閾値電圧をＶｔｈｎとすると、出力端子ＯＵＴにＨレベル（ＶＤＤ２−Ｖｔｈｎ）を出力する。
【０１３４】
ＮＭＯＳトランジスタＮ８は、出力端子ＯＵＴのＬレベル（ＶＳＳ）への遷移を高速に行うための補助回路であり、ゲートにはインバータＩＮＶ３により、レベルシフタ部Ｌｘ２の出力の反転論理のＶＤＤ２レベルの信号が入力される。従って、レベルシフタ部Ｌｘ２の出力がＬレベル（ＶＳＳ）の場合に、ＮＭＯＳトランジスタＮ８のゲートにはＨレベル（ＶＤＤ２）が入力されるため、ＮＭＯＳトランジスタＮ８がオン状態となり、出力端子ＯＵＴにＬレベル（ＶＳＳ）を出力する。
【０１３５】
また、プルアップトランジスタ及びプルダウントランジスタとして、ＮＭＯＳトランジスタＮ５、Ｎ６を用いたことにより、電源電圧ＶＤＤ１がオフ状態でも、ＰＭＯＳトランジスタのように基板への寄生ダイオードによる不要な電流は流れない。
【０１３６】
次に、図５に示す第３のレベルシフタ回路構成の全体における回路動作について説明する。
【０１３７】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１３８】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオン状態となり、リーク電流は発生しない。
【０１３９】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、プルアップトランジスタであるＮＭＯＳトランジスタＮ５、Ｎ７はオン状態、プルダウントランジスタであるＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
【０１４０】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【０１４１】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１４２】
レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ１をオフ状態に制御すればよい。
【０１４３】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、基板制御回路６の出力ＶＯ１は電源電圧ＶＤＤ１となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオン状態、ＰＭＯＳトランジスタＰ７はオフ状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ１からのＶＤＤ１レベルの出力信号が出力される。
【０１４４】
レベルシフタ部Ｌｘ１の入力信号は不定となるが、レベルシフタ部Ｌｘ１に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ１の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
【０１４５】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ８はオフ状態、ＮＭＯＳトランジスタＮ６はオン状態となり、リーク電流は発生しない。
【０１４６】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ１）が出力される場合、ＮＭＯＳトランジスタＮ５はオン状態、ＮＭＯＳトランジスタＮ７はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ５は、ゲートが電源電圧ＶＤＤ１、ソースが電源電圧ＶＤＤ１、ドレインが電源電圧ＶＤＤ１となるため、リーク電流は発生しない。
【０１４７】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、基板制御回路６からの出力ＶＯ１は電源電圧ＶＤＤ２となる。この場合、上述の通り、ＰＭＯＳトランジスタＰ６はオフ状態、ＰＭＯＳトランジスタＰ７はオン状態となり、出力端子ＯＵＴにはレベルシフタ部Ｌｘ２からのＶＤＤ２レベルの出力信号が出力される。
【０１４８】
レベルシフタ部Ｌｘ２の入力信号は不定となるが、レベルシフタ部Ｌｘ２に与えられているシャットダウン信号ＮＯＥによって、レベルシフタ部Ｌｘ２の出力を固定することができる。したがって、例えば、各電極間に電流が流れないように、各トランジスタＰ１，Ｐ２，Ｎ２をオフ状態に制御すればよい。
【０１４９】
また、出力端子ＯＵＴにＬレベル（ＶＳＳ）が出力される場合、上述の通り、ＮＭＯＳトランジスタＮ５、Ｎ７はオフ状態、ＮＭＯＳトランジスタＮ６はオフ状態、ＮＭＯＳトランジスタＮ８はオン状態となり、リーク電流は発生しない。
【０１５０】
また、出力端子ＯＵＴにＨレベル（ＶＤＤ２）が出力される場合、ＮＭＯＳトランジスタＮ７はオン状態、ＮＭＯＳトランジスタＮ５はオフ状態、ＮＭＯＳトランジスタＮ６，Ｎ８はオフ状態となる。ＮＭＯＳトランジスタＮ７は、ゲートが電源電圧ＶＤＤ２、ソースが電源電圧ＶＤＤ２、ドレインが電源電圧ＶＤＤ２となるため、リーク電流は発生しない。
【０１５１】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１５２】
以上、説明したように図５に示す第３のレベルシフタ回路構成では、電源電圧ＶＤＤ１がオン状態の場合には、出力端子ＯＵＴにＶＤＤ１レベルの信号を出力する。また、電源電圧ＶＤＤ１がオフ状態で、且つ、電源電圧ＶＤＤ２がオン状態の場合には、出力端子ＯＵＴにＶＤＤ２レベルの信号を出力する。
【０１５３】
ここで、図２に示す半導体集積回路において、レベルシフタＬ２として図５に示す第３のレベルシフタ回路構成を用い、レベルシフタＬ３として第４のレベルシフタ回路構成を用いた場合の回路全体の動作は、前述の第２実施例と同じであるので、ここでは説明を省略する。なお、上述した通り、第４のレベルシフタ回路構成は、図５に示す回路構成のうち、出力制御部Ｌｙ１，Ｌｙ２は同じ回路で、レベルシフタ部Ｌｘ１，Ｌｘ２として、図７に示す第１のレベルシフタ回路構成の代わりに、図８に示す第２のレベルシフタ回路構成に置き換えた回路を有している。ただし、第４のレベルシフタ回路構成におけるレベルシフタ部Ｌｘ２は、図８に示す第２のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた構成を有している。
【０１５４】
なお、図２に示すＰＭＯＳトランジスタＰ１、Ｐ２の基板電極には、基板制御回路６によって、電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２のうち、電源電圧の高い方の電圧が出力ＶＯ１として供給される。
【０１５５】
以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。また、本実施形態においては、上述したように、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかの電源がオン状態であれば、全てのトランジスタＰ１、Ｐ２、Ｎ２を制御することができるので、電源出力端子１３から出力される電源電圧ＶＯＵＴを自由に制御することができ、幅広い用途に活用することができる。
【０１５６】
（第３の実施形態）
以下、第３の実施形態に係る半導体集積回路について図面を参照しながら説明する。図６は第３の実施形態に係る半導体集積回路を示す回路図である。なお、第１の実施形態及び第２の実施形態と実質的に同一の構成に対する重複説明を省略する場合がある。
【０１５７】
半導体集積回路は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を用いて、電源供給端子１１に印加された電源電圧ＶＤＤ１または電源供給端子１２に印加された電源電圧ＶＤＤ２を選択して、電源出力端子１３に、電源電圧ＶＯＵＴとして出力する電源スイッチ回路１と、ＰＭＯＳトランジスタＰ１のゲートに接続されたスイッチ制御回路２と、ＰＭＯＳトランジスタＰ２のゲートに接続されたスイッチ制御回路３と、電源出力端子１３に接続されたディスチャージ回路４と、ＰＭＯＳトランジスタＰ８のゲートに接続されたスイッチ制御回路７とを有している。電源供給端子１１と電源出力端子１３の間はＰＭＯＳトランジスタＰ１で接続され、電源供給端子１２と電源出力端子１３の間は直列接続された２つのＰＭＯＳトランジスタＰ２、Ｐ８で接続されており、これら３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８を切り替えることで、電源出力端子１３から電源供給端子１１または電源供給端子１２に印加されている電圧を出力する。
【０１５８】
電源スイッチ回路１は、ソースが電源供給端子１１に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路２の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ１と、ソースがノードＸ６（ＰＭＯＳトランジスタＰ８のドレイン）に接続され、ドレインが電源出力端子１３に接続され、ゲートがスイッチ制御回路３の出力に接続され、基板電極が電源供給端子１１に接続されたＰＭＯＳトランジスタＰ２と、ソースが電源供給端子１２に接続され、ドレインがノードＸ６（ＰＭＯＳトランジスタＰ２のソース）に接続され、ゲートがスイッチ制御回路７の出力に接続され、基板電極が電源供給端子１２に接続されたＰＭＯＳトランジスタＰ８とを有している。
【０１５９】
図６に示すスイッチ制御回路２は、図１に示すスイッチ制御回路２と同じ構成を有しており、レベルシフタＬ１は図７に示す第１のレベルシフタ回路構成を有している。
【０１６０】
図６に示すディスチャージ回路４は、図１に示すディスチャージ回路４と同じ構成を有しており、レベルシフタＬ３は図８に示す第２のレベルシフタ回路構成を有している。
【０１６１】
図６に示すスイッチ制御回路３は、レベルシフタＬ２を有し、ＰＭＯＳトランジスタＰ２のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ１レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ２をオン状態またはオフ状態に制御する。レベルシフタＬ２は、上述のレベルシフタＬ１と同じ回路構成で、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ１レベルの信号に変換するレベルシフタであり、図７に示すような第１のレベルシフタ回路構成を有している。
【０１６２】
図６に示すスイッチ制御回路７は、レベルシフタＬ４を有し、ＰＭＯＳトランジスタＰ８のゲートに、接地電位ＶＳＳレベルから電源電圧ＶＤＤ２レベルまでの信号を出力することで、ＰＭＯＳトランジスタＰ８をオン状態またはオフ状態に制御する。レベルシフタＬ４は、電源電圧ＶＤＤ３レベルの信号を電源電圧ＶＤＤ２レベルの信号に変換するレベルシフタであり、図７に示す第１のレベルシフタ回路構成における電源電圧ＶＤＤ１の代わりに電源電圧ＶＤＤ２に置き換えた回路構成を有している。
【０１６３】
シャットダウン信号ＮＯＥがＬレベル（０Ｖ）の場合、レベルシフタＬ１、Ｌ２、Ｌ４は入力信号ＩＮ１、ＩＮ２の反転論理の信号を出力し、レベルシフタＬ３は入力信号ＩＮ３と同じ論理の信号を出力する。
【０１６４】
シャットダウン信号ＮＯＥがＨレベル（３．３Ｖ）の場合、入力信号の状態に関係なく、電源電圧ＶＤＤ３がオフ状態でも、レベルシフタＬ１、Ｌ２の出力がＨレベル（ＶＤＤ１）に、レベルシフタＬ４の出力がＨレベル（ＶＤＤ２）に、レベルシフタＬ３の出力がＬレベル（ＶＳＳ）に固定される。
【０１６５】
上記実施形態において、電源供給端子１１（ＶＤＤ１）と電源供給端子１２（ＶＤＤ２）の間や、電源供給端子１１（ＶＤＤ１）と接地端子（ＶＳＳ）の間などが、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８やＮＭＯＳトランジスタＮ２などを介して接続されると、電源間に不要な電流が流れ、素子破壊やラッチアップ、誤動作を引き起こすため、通常はこれらのトランジスタは排他的に制御する。
【０１６６】
すなわち、ＰＭＯＳトランジスタＰ１がオン状態の場合は、その他のＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＰＭＯＳトランジスタＰ２、Ｐ８がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２はオフ状態に制御し、ＮＭＯＳトランジスタＮ２がオン状態の場合は、その他のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ８はオフ状態に制御する。
【０１６７】
次に、第３の実施形態に係る半導体集積回路における各電源状態による動作について説明する。
【０１６８】
（全電源がオン状態の場合）
電源電圧ＶＤＤ１〜ＶＤＤ３が全てオン状態の場合は、通常動作の状態であり、入力信号ＩＮ１〜ＩＮ３により、それぞれのトランジスタＰ１、Ｐ２、Ｐ８，Ｎ２を制御して、電源出力端子１３に、電源供給端子１１に印加されている電源電圧ＶＤＤ１または電源供給端子１２に印加されている電源電圧ＶＤＤ２のいずれかを選択して電源電圧ＶＯＵＴとして出力する。このとき、シャットダウン信号ＮＯＥは、Ｌレベル（ＶＳＳ）とする。
【０１６９】
具体的には、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を出力したい場合、入力信号ＩＮ１をＨレベル（ＶＤＤ３）、入力信号ＩＮ２および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ１のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）、ＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ１を介して電源供給端子１１と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１１に印加されている電源電圧ＶＤＤ１の電圧を電源電圧ＶＯＵＴとして出力する。このとき、電源出力端子１３に直接接続されているＰＭＯＳトランジスタＰ２の基板電極は、電源供給端子１１に接続されているので電源電圧ＶＤＤ１となるため、基板への寄生ダイオードによる不要な電流は流れない。
【０１７０】
また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ２の電圧を出力したい場合、入力信号ＩＮ２をＨレベル（ＶＤＤ３）、入力信号ＩＮ１および入力信号ＩＮ３をＬレベル（ＶＳＳ）にして、ＰＭＯＳトランジスタＰ２、Ｐ８のゲートにＬレベル（ＶＳＳ）、ＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）、ＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）を出力する。これにより、ＰＭＯＳトランジスタＰ２、Ｐ８をオン状態、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をオフ状態に制御して、ＰＭＯＳトランジスタＰ２、Ｐ８を介して電源供給端子１２と電源出力端子１３を電気的に接続する。この結果、電源出力端子１３から電源供給端子１２に印加されている電源電圧ＶＤＤ２の電圧を電源電圧ＶＯＵＴとして出力する。
【０１７１】
（電源のいずれかがオフ状態の場合）
以下、電源電圧ＶＤＤ１〜ＶＤＤ３のいずれかがオフ状態の場合の動作について説明する。
【０１７２】
ａ）第１の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオン状態になっている第１の電源状態の場合、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２を制御する入力信号ＩＮ１、ＩＮ２、ＩＮ３が不定となる。このため、上述のレベルシフタＬ１〜Ｌ４に接続されているシャットダウン信号ＮＯＥによって、レベルシフタＬ１〜Ｌ４から出力される出力信号を制御して、各電極間に電流が流れないように、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御する。
【０１７３】
すなわち、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にする。これにより、入力信号ＩＮ１〜ＩＮ３の状態に係わらず、レベルシフタＬ１からはＰＭＯＳトランジスタＰ１のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ２からはＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、レベルシフタＬ４からはＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、レベルシフタＬ３からはＮＭＯＳトランジスタＮ２のゲートにＬレベル（ＶＳＳ）が出力される。これにより、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２はオフ状態となる。なお、本実施形態では、各トランジスタＰ１、Ｐ２、Ｐ８、Ｎ２をオフ状態に制御しているが、レベルシフタの構成を変更して、ＰＭＯＳトランジスタＰ１をオン状態、ＰＭＯＳトランジスタＰ２、Ｐ８及びＮＭＯＳトランジスタＮ２をオフ状態にして、電源供給端子１１と電源出力端子１３とを電気的に接続して、電源電圧ＶＯＵＴとして電源電圧ＶＤＤ１の電圧を供給することも可能である。
【０１７４】
ｂ）第２の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオン状態、電源電圧ＶＤＤ２がオフ状態になっている第２の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ２はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ２からＰＭＯＳトランジスタＰ２のゲートにＨレベル（ＶＤＤ１）が出力され、ＰＭＯＳトランジスタＰ２はオフ状態になる。よって、電源供給端子１２へＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
【０１７５】
ｃ）第３の電源状態
電源電圧ＶＤＤ３がオフ状態、電源電圧ＶＤＤ１がオフ状態、電源電圧ＶＤＤ２がオン状態になっている第３の電源状態の場合、シャットダウン信号ＮＯＥをＨレベル（３．３Ｖ）にしても、レベルシフタＬ１、Ｌ２、Ｌ３はシャットダウン信号ＮＯＥによって出力制御することはできない。しかしながら、レベルシフタＬ４はシャットダウン信号ＮＯＥによって出力制御されるため、レベルシフタＬ４からＰＭＯＳトランジスタＰ８のゲートにＨレベル（ＶＤＤ２）が出力され、ＰＭＯＳトランジスタＰ８はオフ状態になる。よって、電源供給端子１２からＰＭＯＳトランジスタＰ２、Ｐ８を介して電流がリークすることはない。
【０１７６】
ｄ）第４の電源状態
電源電圧ＶＤＤ３がオン状態、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２のいずれかがオフ状態になっている第４の電源状態の場合、上述の第２の電源状態又は第３の電源状態と同じ対応でよいので、ここでは説明を省略する。
【０１７７】
以上、本実施形態によれば、いずれの電源がオフ状態の場合にも、寄生ダイオード素子などによる不要なリーク電流が発生しない半導体集積回路を実現することができる。
【０１７８】
なお、第１〜第３の実施形態に用いたレベルシフタは一例であり、同様の機能を実現する回路であれば、他の回路を用いても良い。
【０１７９】
また、実際のＬＳＩ設計では、電源供給端子１１、電源供給端子１２、電源出力端子１３は、ＬＳＩパッケージの外部端子として、ＬＳＩ外部でバイパスコンデンサを付与し、電源の安定性を図るのが一般的である。
【０１８０】
ただし、電源出力端子１３と電源供給端子１１または電源供給端子１２との間のインピーダンスが比較的低い場合は、電源供給端子１１または電源供給端子１２に付与されるバイパスコンデンサの働きを期待できるので、電源出力端子１３についてはバイパスコンデンサを付与せず、ＬＳＩパッケージの外部端子としなくてもよい。
【０１８１】
電源スイッチ回路のレイアウトとしては、電源供給端子１１、電源供給端子１２、電源出力端子１３の各配線の許容電流を確保し、抵抗を下げる必要があるので、それぞれのＭＯＳトランジスタ上にて、配線を交互に配置する構造にすることで、面積や電気特性の面で有利となる。また、例えば、電源出力端子１３からＩ／Ｏ回路に電源供給する場合には、電源出力端子１３の配線形状を、Ｉ／Ｏ回路内部に備えているＩ／Ｏ回路同士を接続するＩ／Ｏ回路の電源幹線の形状に合わせた配線形状にすることで、配線の曲がりや、配線の乗り換えなどをなくすことができるので、面積や電気特性の面で有利となる。
【産業上の利用可能性】
【０１８２】
以上説明したように、本開示は、電源スイッチ回路において、いずれかの電源電圧がオフ状態の場合にも、寄生ダイオードなどによる不要な電流を発生させず、素子破壊やラッチアップ、誤動作などの問題を防止できる点で有用である。
【符号の説明】
【０１８３】
１  電源スイッチ回路
２  スイッチ制御回路
３  スイッチ制御回路
４  ディスチャージ回路
５  プルダウン回路
６  基板制御回路
７  スイッチ制御回路
１１  電源供給端子
１２  電源供給端子
１３  電源出力端子
Ｐ１〜Ｐ８、Ｐ１１〜Ｐ１５  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８、Ｎ１１〜Ｎ１４  ＮＭＯＳトランジスタ
Ｌ１〜Ｌ４  レベルシフタ
Ｌｘ、Ｌｘ１、Ｌｘ２  レベルシフタ部
Ｌｙ、Ｌｙ１、Ｌｙ２  出力制御部
Ｂ１  バッファ
Ｄ１  ダイオード
ＩＮＶ１〜ＩＮＶ４  インバータ
ＶＤＤ１〜ＶＤＤ３  電源電圧
ＶＳＳ  接地電位
ＩＮ１〜ＩＮ４  入力信号
ＮＯＥ  シャットダウン信号
ＶＯ１  出力
【国際調査報告】
2014038115.tif 000011
2014038115.tif 000012
2014038115.tif 000013
2014038115.tif 000014