(57)【要約】  本発明のチップダイオードは、ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖのチップダイオードであって、３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの抵抗率を有する半導体基板と、前記半導体基板の表面に形成され、前記半導体基板との間にダイオード接合領域を形成する拡散層とを含み、前記拡散層は、前記半導体基板の前記表面に対して０．０１μｍ〜０．２μｍの深さを有している。
2014050422.tif 000002
【特許請求の範囲】
【請求項１】
ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖのチップダイオードであって、
３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの抵抗率を有する半導体基板と、
前記半導体基板の表面に形成され、前記半導体基板との間にダイオード接合領域を形成する拡散層とを含み、
前記拡散層は、前記半導体基板の前記表面に対して０．０１μｍ〜０．２μｍの深さを有している、チップダイオード。
【請求項２】
前記ダイオード接合領域が、ｐｎ接合領域である、請求項１に記載のチップダイオード。
【請求項３】
前記半導体基板がｐ型半導体基板からなり、
前記拡散層が前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層である、請求項２に記載のチップダイオード。
【請求項４】
前記ｎ型拡散層に電気的に接続されたカソード電極と、
前記ｐ型半導体基板に電気的に接続されたアノード電極とをさらに含み、
前記カソード電極および前記アノード電極は、前記ｐ型半導体基板に接し、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなる電極膜を含む、請求項３に記載のチップダイオード。
【請求項５】
前記拡散層は、前記半導体基板の前記表面から所定の深さまで減少し続ける濃度プロファイルを有している、請求項１〜４のいずれか一項に記載のチップダイオード。
【請求項６】
前記半導体基板の前記表面が、コーナー部を丸めた矩形形状を有している、請求項１〜５のいずれか一項に記載のチップダイオード。
【請求項７】
前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、請求項６に記載のチップダイオード。
【請求項８】
実装基板と、
前記実装基板に実装された請求項１〜７のいずれか一項に記載のチップダイオードとを含む、回路アセンブリ。
【請求項９】
前記チップダイオードが、前記実装基板にワイヤレスボンディングによって接続されている、請求項８に記載の回路アセンブリ。
【請求項１０】
請求項８または９に記載の回路アセンブリと、
前記回路アセンブリを収容した筐体とを含む、電子機器。
【請求項１１】
ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖのチップダイオードの製造方法であって、
３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの抵抗率を有する半導体基板の表面に、不純物を選択的に導入する工程と、
前記不純物の導入後の前記半導体基板の表面状態を維持した状態で、前記半導体基板の前記表面にＲＴＡ（Rapid Thermal Annealing）処理を施して前記不純物を拡散させることによって、前記半導体基板との間にダイオード接合領域を形成し、前記半導体基板の前記表面に対して０．０１μｍ〜０．２μｍの深さを有する拡散層を形成する工程とを含む、チップダイオードの製造方法。
【請求項１２】
前記半導体基板がｐ型半導体基板からなり、
前記不純物を導入する工程は、ｎ型不純物を前記半導体基板の前記表面にイオン注入する工程を含む、請求項１１に記載のチップダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップダイオードおよびその製造方法、ならびに前記チップダイオードを備えた回路アセンブリおよび電子機器に関する。
【背景技術】
【０００２】
特許文献１は、ダイオード素子を有する半導体装置を開示している。この半導体装置は、ｎ型の半導体基板と、半導体基板上に形成されたｎ型エピタキシャル層と、ｎ型エピタキシャル層中に形成されたｎ型半導体領域と、ｎ型半導体領域の上に形成されたｐ型半導体領域と、ｎ型エピタキシャル層上に形成された絶縁膜と、絶縁膜を貫通してｐ型半導体領域に接続されたアノード電極と、半導体基板の裏面に接続されたカソード電極とを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２７０８５８号公報（図１８）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえばツェナーダイオードの主たる特性の一つは、ツェナー電圧Ｖｚである。したがて、ツェナーダイオードについては、設計通りのツェナー電圧Ｖｚを付与することが求められている。しかしながら、ツェナー電圧Ｖｚを設計値に正確にコントロールすることは難しく、効果的な手法が確立されているとは言えない。【０００５】
本発明の目的は、ツェナー電圧Ｖｚを４．０Ｖ〜５．５Ｖに正確にコントロールできるチップダイオードおよびその製造方法を提供することである。【０００６】
本発明の他の目的は、さらに、本発明のチップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。
【課題を解決するための手段】
【０００７】
本発明のチップダイオードは、ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖのチップダイオードであって、３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの抵抗率を有する半導体基板と、前記半導体基板の表面に形成され、前記半導体基板との間にダイオード接合領域を形成する拡散層とを含み、前記拡散層は、前記半導体基板の前記表面に対して０．０１μｍ〜０．２μｍの深さを有している。【０００８】
本発明のチップダイオードは、３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの抵抗率を有する半導体基板の表面に、不純物を選択的に導入する工程と、前記不純物の導入後の前記半導体基板の表面状態を維持した状態で、前記半導体基板の前記表面にＲＴＡ（Rapid Thermal Annealing）処理を施して前記不純物を拡散させることによって、前記半導体基板との間にダイオード接合領域を形成し、前記半導体基板の前記表面に対して０．０１μｍ〜０．２μｍの深さを有する拡散層を形成する工程とを含む、チップダイオードの製造方法によって製造することができる。【０００９】
この方法によれば、不純物の導入後、当該不純物が導入された領域にＣＶＤ膜や熱酸化膜等を形成せず、半導体基板の表面状態を維持する。そして、その表面状態において、ドライブイン処理に比べて短時間で済むＲＴＡ処理によって不純物を拡散させる。しかも、使用される半導体基板の抵抗率が３ｍΩ・ｃｍ〜５ｍΩ・ｃｍである。これにより、半導体基板に加わる熱量を抑えることができるので、チップダイオードのツェナー電圧Ｖｚを４．０Ｖ〜５．５Ｖに正確にコントロールすることができる。【００１０】
前記ダイオード接合領域が、ｐｎ接合領域であることが好ましい。この構成により、ｐｎ接合型のチップダイオードを提供できる。【００１１】
前記半導体基板がｐ型半導体基板からなり、前記拡散層が前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層であることが好ましい。【００１２】
この構成によれば、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。【００１３】
前記チップダイオードは、前記ｎ型拡散層に電気的に接続されたカソード電極と、前記ｐ型半導体基板に電気的に接続されたアノード電極とをさらに含み、前記カソード電極および前記アノード電極は、前記ｐ型半導体基板に接し、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなる電極膜を含むことが好ましい。【００１４】
この構成によれば、カソード電極がＴｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなる電極膜であるため、ｎ型拡散層の深さが０．０１μｍ〜０．２μｍであっても、当該電極膜がｎ型拡散層を貫通してｐ型半導体基板にスパイクすることを防止することができる。一方、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜はｐ型半導体との間にオーミック接合し難いが、本発明では半導体基板の抵抗率が３ｍΩ・ｃｍ〜５ｍΩ・ｃｍである。したがって、ｐ型半導体基板にｐ+型拡散層を形成しなくても、当該積層膜（アノード電極）とｐ型半導体基板との間に良好なオーミック接合を形成することができる。【００１５】
また、前記製造方法では、前記半導体基板がｐ型半導体基板からなり、前記不純物を導入する工程は、ｎ型不純物を前記半導体基板の前記表面にイオン注入する工程を含むことが好ましい。【００１６】
この方法を利用することによって、前記チップダイオードにおいて、前記拡散層に、前記半導体基板の前記表面から所定の深さまで減少し続ける濃度プロファイルを与えることができる。【００１７】
前記チップダイオードでは、前記半導体基板の前記表面が、コーナー部を丸めた矩形形状を有していることが好ましい。この構成により、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。【００１８】
その場合、前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されていることが好ましい。【００１９】
この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。【００２０】
本発明の回路アセンブリは、実装基板と、前記実装基板に実装された前記チップダイオードとを含む。この構成により、ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖに正確にコントロールされたチップダイオードを備える回路アセンブリを提供できる。【００２１】
前記回路アセンブリでは、前記チップダイオードが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されていることが好ましい。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。【００２２】
本発明の電子機器は、前記回路アセンブリと、前記回路アセンブリを収容した筐体とを含む。この構成により、ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖに正確にコントロールされたチップダイオードを備える電子機器を提供できる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係るチップダイオードの斜視図である。
【図２】図２は、前記実施形態に係るチップダイオードの平面図である。
【図３】図３は、図２のＡ−Ａ線でとった断面図である。
【図４】図４は、図２のＢ−Ｂでとった断面図である。
【図５】図５は、前記実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。
【図６】図６は、前記実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。
【図７】図７は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。
【図８】図８は、前記実施形態のチップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。
【図９】図９は、前記実施形態のチップダイオードの製造工程の一例を説明するための工程図である。
【図１０】図１０（ａ）〜（ｅ）は、前記実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図１１Ａ】図１１Ａは、前記実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの後の工程での構成を示す断面図である。
【図１２】図１２は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。
【図１３】図１３は、チップダイオードのツェナー電圧（Ｖｚ）を説明するための図である。
【図１４】図１４は、ｎ+型領域の濃度プロファイルを示す図である。
【図１５】図１５は、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図１６】図１６は、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図１７】図１７は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。
【図１８】図１８は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。
【図１９】図１９は、ツェナー電圧（Ｖｚ）の調整に関するさらに別の特徴を説明するための図である。
【図２０】図２０は、図１９のサンプル（熱酸化「無し」プロセス）のＩ−Ｖ特性を示す図である。
【図２１】図２１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
【図２２】図２２は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
【図２３】図２３は、本発明の第１参考例の一実施形態に係るチップダイオードの斜視図である。
【図２４】図２４は、前記第１参考例の実施形態に係るチップダイオードの平面図である。
【図２５】図２５は、図２４のＣ−Ｃ線でとった断面図である。
【図２６】図２６は、図２４のＤ−Ｄでとった断面図である。
【図２７】図２７は、前記第１参考例の実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。
【図２８】図２８は、前記第１参考例の実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。
【図２９】図２９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。
【図３０】図３０は、前記第１参考例の実施形態のチップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。
【図３１】図３１は、前記第１参考例の実施形態のチップダイオードの製造工程の一例を説明するための工程図である。
【図３２】図３２（ａ）〜（ｅ）は、前記第１参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図３３Ａ】図３３Ａは、前記第１参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図３３Ｂ】図３３Ｂは、図３３Ａの後の工程での構成を示す断面図である。
【図３４】図３４は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。
【図３５】図３５は、チップダイオードのツェナー電圧（Ｖｚ）を説明するための図である。
【図３６】図３６は、ｎ+型領域の濃度プロファイルを示す図である。
【図３７Ａ】図３７Ａは、ＡｌＳｉＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図３７Ｂ】図３７Ｂは、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図３８】図３８は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。
【図３９】図３９は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。
【図４０】図４０（ａ）〜（ｃ）は、リーク電流のＲＴＡ処理条件への依存性を説明するためのＩ−Ｖ曲線である。
【図４１】図４１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
【図４２】図４２は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
【図４３】図４３は、本発明の第２参考例の一実施形態に係るチップダイオードの斜視図である。
【図４４】図４４は、前記第２参考例の実施形態に係るチップダイオードの平面図である。
【図４５】図４５は、図４４のＥ−Ｅ線でとった断面図である。
【図４６】図４６は、図４４のＦ−Ｆでとった断面図である。
【図４７】図４７は、前記第２参考例の実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。
【図４８】図４８は、前記第２参考例の実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。
【図４９】図４９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。
【図５０】図５０は、前記第２参考例の実施形態のチップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。
【図５１】図５１は、前記第２参考例の実施形態のチップダイオードの製造工程の一例を説明するための工程図である。
【図５２】図５２（ａ）〜（ｄ）は、前記第２参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図５３Ａ】図５３Ａは、前記第２参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。
【図５３Ｂ】図５３Ｂは、図５３Ａの後の工程での構成を示す断面図である。
【図５４】図５４は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。
【図５５】図５５は、チップダイオードのツェナー電圧（Ｖｚ）を説明するための図である。
【図５６】図５６は、ｎ+型領域の濃度プロファイルを示す図である。
【図５７】図５７は、ＡｌＳｉＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図５８】図５８は、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【図５９】図５９は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。
【図６０】図６０は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。
【図６１】図６１は、ツェナー電圧（Ｖｚ）の調整に関するさらに別の特徴を説明するための図である。
【図６２】図６２は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
【図６３】図６３は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
【発明を実施するための形態】
【００２４】
＜本発明の実施形態＞
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
【００２５】
図１は、本発明の実施形態に係るチップダイオードの斜視図であり、図２はその平面図であり、図３は、図２のＡ−Ａ線でとった断面図である。さらに、図４は、図１のＢ−Ｂでとった断面図である。
【００２６】
チップダイオード１は、ｐ+型の半導体基板２（たとえばシリコン基板）と、半導体基板２に形成された複数のダイオードセルＤ１〜Ｄ４と、これらの複数のダイオードセルＤ１〜Ｄ４を並列に接続するカソード電極３およびアノード電極４とを含む。
【００２７】
半導体基板２の抵抗率は、３ｍΩ・ｃｍ〜５ｍΩ・ｃｍである。
【００２８】
半導体基板２は、一対の主面２ａ，２ｂと、その一対の主面２ａ，２ｂと直交する複数の側面２ｃとを含み、前記一対の主面２ａ，２ｂのうちの一方（主面２ａ）が素子形成面とされている。以下、この主面２ａを「素子形成面２ａ」という。素子形成面２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオード１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面２ａの両端部に、カソード電極３の外部接続電極３Ｂと、アノード電極４の外部接続電極４Ｂとが配置されている。これらの外部接続電極３Ｂ，４Ｂの間の素子形成面２ａに、ダイオードセル領域７が設けられている。
【００２９】
素子形成面２ａの一つの短辺（この実施形態ではカソード側外部接続電極３Ｂに近い短辺）に連なる一つの側面２ｃには、半導体基板２の厚さ方向に延びて切り欠かれた凹部８が形成されている。凹部８は、この実施形態では、半導体基板２の厚さ方向の全域にわたって延びている。凹部８は、平面視において、素子形成面２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部８は、チップダイオード１の向き（チップ方向）を表す。より具体的には、凹部８は、カソード側外部接続電極３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオード１の実装時に、その外観によって極性を把握できる構造となっている。
【００３０】
半導体基板２は、４つの側面２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部９を有している。この４つのコーナー部９は、この実施形態では、ラウンド形状に整形されている。コーナー部９は、素子形成面２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオード１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
【００３１】
ダイオードセル領域７は、この実施形態では、矩形に形成されている。ダイオードセル領域７内に、複数のダイオードセルＤ１〜Ｄ４が配置されている。複数のダイオードセルＤ１〜Ｄ４は、この実施形態では４個設けられており、半導体基板２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
【００３２】
図５は、カソード電極３およびアノード電極４ならびにその上に形成された構成を取り除いて、半導体基板２の表面（素子形成面２ａ）の構造を示す平面図である。ダイオードセルＤ１〜Ｄ４の各領域内には、それぞれ、ｐ+型の半導体基板２の表層領域にｎ+型領域１０が形成されている。ｎ+型領域１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ１〜Ｄ４は、ダイオードセル毎に分離されたｐｎ接合領域１１をそれぞれ有している。
【００３３】
複数のダイオードセルＤ１〜Ｄ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ+型領域１０が形成されている。この実施形態では、ｎ+型領域１０は、正八角形に形成されており、ダイオードセルＤ１〜Ｄ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ１〜Ｄ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
【００３４】
図３および図４に示されているように、各ｎ+型領域１０は、その最深部の深さが、素子形成面２ａに対して０．０１μｍ〜０．２μｍである。また、半導体基板２の素子形成面２ａには、酸化膜等からなる絶縁膜１５（図２では図示省略）が形成されている。絶縁膜１５には、ダイオードセルＤ１〜Ｄ４のそれぞれのｎ+型領域１０の表面を露出させるコンタクト孔１６（カソードコンタクト孔）と、素子形成面２ａを露出させるコンタクト孔１７（アノードコンタクト孔）とが形成されている。このコンタクト孔１６，１７の底面は、絶縁膜１５と素子形成面２ａとの界面とほぼ同一平面となっている。
【００３５】
絶縁膜１５の表面には、カソード電極３およびアノード電極４が形成されている。カソード電極３は、絶縁膜１５の表面に形成されたカソード電極膜３Ａと、カソード電極膜３Ａに接合された外部接続電極３Ｂとを含む。カソード電極膜３Ａは、複数のダイオードセルＤ１，Ｄ３に接続された引き出し電極Ｌ１と、複数のダイオードＤ２，Ｄ４に接続された引き出し電極Ｌ２と、引き出し電極Ｌ１，Ｌ２（カソード引き出し電極）と一体的に形成されたカソードパッド５とを有している。カソードパッド５は、素子形成面２ａの一端部に矩形に形成されている。このカソードパッド５に外部接続電極３Ｂが接続されている。このようにして、外部接続電極３Ｂは、引き出し電極Ｌ１，Ｌ２に共通に接続されている。カソードパッド５および外部接続電極３Ｂは、カソード電極３の外部接続部（カソード外部接続部）を構成している。
【００３６】
アノード電極４は、絶縁膜１５の表面に形成されたアノード電極膜４Ａと、アノード電極膜４Ａに接合された外部接続電極４Ｂとを含む。アノード電極膜４Ａは、ｐ+型半導体基板２に接続されており、素子形成面２ａの一端部付近にアノードパッド６を有している。アノードパッド６は、アノード電極膜４Ａにおいて素子形成面２ａの一端部に配置された領域からなる。このアノードパッド６に外部接続電極４Ｂが接続されている。アノードパッド６および外部接続電極４Ｂは、アノード電極４の外部接続部（アノード外部接続部）を構成している。アノード電極膜４Ａにおいて、アノードパッド６以外の領域は、アノードコンタクト孔１７から引き出されたアノード引き出し電極である。
【００３７】
引き出し電極Ｌ１は、絶縁膜１５の表面からダイオードセルＤ１，Ｄ３のコンタクト孔１６内に入り込み、各コンタクト孔１６内でダイオードセルＤ１，Ｄ３の各ｎ+型領域１０にオーミック接触している。引き出し電極Ｌ１において、コンタクト孔１６内でダイオードセルＤ１，Ｄ３に接続されている部分は、セル接続部Ｃ１，Ｃ３を構成している。同様に、引き出し電極Ｌ２は、絶縁膜１５の表面からダイオードセルＤ２，Ｄ４のコンタクト孔１６内に入り込み、各コンタクト孔１６内でダイオードセルＤ２，Ｄ４の各ｎ+型領域１０にオーミック接触している。引き出し電極Ｌ２において、コンタクト孔１６内でダイオードセルＤ２，Ｄ４に接続されている部分は、セル接続部Ｃ２，Ｃ４を構成している。アノード電極膜４Ａは、絶縁膜１５の表面からコンタクト孔１７の内方へと延びており、コンタクト孔１７内でｐ+型の半導体基板２にオーミック接触している。カソード電極膜３Ａおよびアノード電極膜４Ａは、この実施形態では、同じ材料からなっている。
【００３８】
電極膜としては、この実施形態では、Ｔｉ／Ａｌ積層膜もしくはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜を用いている。
【００３９】
Ｔｉ／Ａｌ積層膜は、Ｔｉ膜を下層としＡｌ膜を上層とした膜である。また、Ｔｉ／ＴｉＮ／ＡｌＣｕ積層膜は、半導体基板２側から順にＴｉ膜（たとえば厚さ３００〜４００Å）、ＴｉＮ膜（たとえば厚さ１０００Å程度）およびＡｌＣｕ膜（たとえば厚さ３００００Å程度）を積層した膜である。
【００４０】
カソード電極膜３Ａとアノード電極膜４Ａとの間は、スリット１８によって分離されている。引き出し電極Ｌ１は、ダイオードセルＤ１からダイオードセルＤ３を通ってカソードパッド５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ２は、ダイオードセルＤ２からダイオードセルＤ４を通ってカソードパッド５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ１，Ｌ２は、ｎ+型領域１０からカソードパッド５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部Ｃ１，Ｃ２，Ｃ３，Ｃ４の幅よりも広い。セル接続部Ｃ１〜Ｃ４の幅は、引き出し電極Ｌ１，Ｌ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ１，Ｌ２の先端部は、ｎ+型領域１０の平面形状と整合するように整形されている。引き出し電極Ｌ１，Ｌ２の基端部は、カソードパッド５に接続されている。スリット１８は、引き出し電極Ｌ１，Ｌ２を縁取るように形成されている。一方、アノード電極膜４Ａは、ほぼ一定の幅のスリット１８に対応した間隔を開けて、カソード電極膜３Ａを取り囲むように、絶縁膜１５の表面に形成されている。アノード電極膜４Ａは、素子形成面２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッド６とを一体的に有している。
【００４１】
カソード電極膜３Ａおよびアノード電極膜４Ａは、たとえば窒化膜からなるパッシベーション膜２０（図２では図示省略）によって覆われており、さらにパッシベーション膜２０の上にはポリイミド等の樹脂膜２１が形成されている。パッシベーション膜２０および樹脂膜２１を貫通するように、カソードパッド５を露出させるパッド開口２２と、アノードパッド６を露出させるパッド開口２３とが形成されている。パッド開口２２，２３に外部接続電極３Ｂ，４Ｂがそれぞれ埋め込まれている。パッシベーション膜２０および樹脂膜２１は、保護膜を構成しており、引き出し電極Ｌ１，Ｌ２およびｐｎ接合領域１１への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、チップダイオード１の耐久性の向上に寄与している。
【００４２】
外部接続電極３Ｂ，４Ｂは、樹脂膜２１の表面よりも低い位置（半導体基板２に近い位置）に表面を有していてもよいし、樹脂膜２１の表面から突出していて、樹脂膜２１よりも高い位置（半導体基板２から遠い位置）に表面を有していてもよい。図３には、外部接続電極３Ｂ，４Ｂが樹脂膜２１の表面から突出している例を示す。外部接続電極３Ｂ，４Ｂは、たとえば、電極膜３Ａ，４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
【００４３】
各ダイオードセルＤ１〜Ｄ４では、ｐ型の半導体基板２とｎ+型領域１０との間にｐｎ接合領域１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ１〜Ｄ４のｎ+型領域１０がカソード電極３に共通に接続され、ダイオードセルＤ１〜Ｄ４の共通のｐ型領域であるｐ+型の半導体基板２がアノード電極４に共通に接続されている。これによって、半導体基板２上に形成された複数のダイオードセルＤ１〜Ｄ４は、すべて並列に接続されている。
【００４４】
図６は、チップダイオード１の内部の電気的構造を示す電気回路図である。ダイオードセルＤ１〜Ｄ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極３によって共通接続され、アノード側がアノード電極４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
【００４５】
この実施形態の構成によれば、チップダイオード１は複数のダイオードセルＤ１〜Ｄ４を有しており、各ダイオードセルＤ１〜Ｄ４がｐｎ接合領域１１を有している。ｐｎ接合領域１１は、ダイオードセルＤ１〜Ｄ４毎に分離されている。そのため、チップダイオード１は、ｐｎ接合領域１１の周囲長、すなわち、半導体基板２におけるｎ+型領域１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオード１を小型に形成する場合であっても、ｐｎ接合領域１１の総周囲長を大きくすることができるから、チップダイオード１の小型化とＥＳＤ耐量の確保とを両立することができる。
【００４６】
図７は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
【００４７】
さらに、この実施形態では、引き出し電極Ｌ１，Ｌ２の幅Ｗ１，Ｗ２が、セル接続部Ｃ１〜Ｃ４からカソードパッド５までの間の至るところで、セル接続部Ｃ１〜Ｃ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
【００４８】
また、この実施形態では、カソードパッド５に向かう直線上に並んだ複数のダイオードセルＤ１，Ｄ３；Ｄ２，Ｄ４が直線状の共通の引き出し電極Ｌ１，Ｌ２によって、カソードパッド５に接続されている。これにより、ダイオードセルＤ１〜Ｄ４からカソードパッド５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＤ１，Ｄ３；Ｄ２，Ｄ４で一つの引き出し電極Ｌ１；Ｌ２を共有できるから、多数のダイオードセルＤ１〜Ｄ４を形成してダイオード接合領域（ｐｎ接合領域１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
【００４９】
また、引き出し電極Ｌ１，Ｌ２の端部がｎ+型領域１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極Ｌ１，Ｌ２の占有面積を小さくしながら、ｎ+型領域１０と接続できる。
【００５０】
さらに、半導体基板２の一方の表面である素子形成面２ａにカソード側およびアノード側の外部接続電極３Ｂ，４Ｂがいずれも形成されている。そこで、図８に示すように、素子形成面２ａを実装基板２５に対向させて、外部接続電極３Ｂ，４Ｂをはんだ２６によって実装基板２５上に接合することにより、チップダイオード１を実装基板２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオード１を提供することができ、素子形成面２ａを実装基板２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオード１を実装基板２５に接続できる。これによって、実装基板２５上におけるチップダイオード１の占有空間を小さくできる。特に、実装基板２５上におけるチップダイオード１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
【００５１】
また、この実施形態では、半導体基板２上に絶縁膜１５が形成されており、その絶縁膜１５に形成されたコンタクト孔１６を介してダイオードセルＤ１〜Ｄ４に引き出し電極Ｌ１，Ｌ２のセル接続部Ｃ１〜Ｃ４が接続されている。そして、コンタクト孔１６の外の領域において絶縁膜１５上にカソードパッド５が配置されている。つまり、ｐｎ接合領域１１の直上から離れた位置にカソードパッド５が設けられている。また、絶縁膜１５に形成されたコンタクト孔１７を介してアノード電極膜４Ａが半導体基板２に接続されており、コンタクト孔１７の外の領域において絶縁膜１５上にアノードパッド６が配置されている。アノードパッド６もまた、ｐｎ接合領域１１の直上から離れた位置にある。これにより、チップダイオード１を実装基板２５に実装するときに、ｐｎ接合領域１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極３Ｂ，４Ｂを設けずに、カソードパッド５およびアノードパッド６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッド５およびアノードパッド６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域１１が破壊されることを回避できる。
【００５２】
また、この実施形態では、カソード電極膜３Ａおよびアノード電極膜４ＡがＴｉ／Ａｌ積層膜もしくはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなっている。これらの積層膜を電極膜として用いると、ｎ+型領域１０の深さが０．０１μｍ〜０．２μｍであっても、カソード電極膜３Ａがｎ+型領域１０を貫通してｐ+型の半導体基板２にスパイクすることを防止することができる。一方、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜はｐ型半導体との間にオーミック接触し難いが、この実施形態では半導体基板２の抵抗率が３ｍΩ・ｃｍ〜５ｍΩ・ｃｍであって比較的低い。したがって、半導体基板２にｐ+型拡散層を形成しなくても、当該積層膜（アノード電極膜４Ａ）とｐ+型半導体基板２との間に良好なオーミック接合を形成することができる。
【００５３】
さらに、この実施形態では、半導体基板２は、コーナー部９が丸められた矩形形状を有している。それによって、チップダイオード１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオード１を提供できる。
【００５４】
さらに、この実施形態では、半導体基板２のカソード側外部接続電極３Ｂに近い短辺に陰極方向を表す凹部８が形成されているので、半導体基板２の裏面（素子形成面２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部８は、チップダイオード１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオード１のサイズが微小で、標印が困難な場合にも凹部８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオード１に対してもカソードマークを付与できる。
【００５５】
図９は、チップダイオード１の製造工程の一例を説明するための工程図である。また、図１０（ａ）〜（ｅ）は、前記実施形態のチップダイオードの製造工程途中の構成を示す断面図である。また、図１１Ａおよび図１１Ｂは、図９の製造工程途中の構成を示す断面図であり、図３に対応する切断面を示す。図１２は、半導体基板２の元基板としてのｐ+型半導体ウエハＷの平面図であり、一部の領域を拡大して示してある。
【００５６】
まず、半導体基板２の元基板としてのｐ+型半導体ウエハＷが用意される。半導体ウエハＷの表面は素子形成面Ｗａであり、半導体基板２の素子形成面２ａに対応している。素子形成面Ｗａには、複数のチップダイオード１に対応した複数のチップダイオード領域１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域１ａの間には、境界領域８０が設けられている。境界領域８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＷに対して必要な工程を行った後に、境界領域８０に沿って半導体ウエハＷを切り離すことにより、複数のチップダイオード１が得られる。
【００５７】
半導体ウエハＷに対して実行される工程の一例は、次のとおりである。
【００５８】
まず、図１０（ａ）に示すように、ｐ+型半導体ウエハＷの素子形成面Ｗａに、熱酸化膜からなる絶縁膜１５が形成され（Ｓ１）、その上にレジストマスク３３が形成される（Ｓ２）。このレジストマスク３３を用いたエッチングによって、ｎ+型領域１０に対応する開口（コンタクト孔１６）が絶縁膜１５に形成される（Ｓ３）。
【００５９】
次に、図１０（ｂ）に示すように、レジストマスク３３を剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための熱酸化膜３２が、コンタクト孔１６から露出する素子形成面Ｗａ全面に形成される（Ｓ４）。この熱酸化膜３２は比較的薄いので、その熱酸化時に、熱酸化膜３２が半導体ウエハＷの素子形成面Ｗａ付近のシリコンを酸化シリコンに変質させて裏面側にも成長し、コンタクト孔１６に連続する凹部が素子形成面Ｗａに形成されることはない。次に、絶縁膜１５に形成されたコンタクト孔１６から露出する半導体ウエハＷの表層部に、ｎ型不純物イオン（たとえば燐イオン）が注入される（Ｓ５）。
【００６０】
次に、図１０（ｃ）に示すように、イオン注入後の素子形成面Ｗａの表面状態を維持したまま、つまり、半導体ウエハＷに熱量が加わるような処理（熱酸化、ＣＶＤ等）を行わずに、半導体ウエハＷに導入された不純物イオンを活性化するための熱処理（ＲＴＡ）が行われる（Ｓ６）。ＲＴＡ処理の条件（温度、時間）は、目標とするｎ+型領域１０の深さに応じて選択すればよい。これにより、半導体ウエハＷの表層部にｎ+型領域１０が形成される。
【００６１】
次に、図１０（ｄ）に示すように、コンタクト孔１６，１７に整合する開口を有するさらに別のレジストマスク３４が絶縁膜１５の上に形成される（Ｓ７）。このレジストマスク３４を介するエッチングによって、絶縁膜１５にコンタクト孔１７が形成されると共に、コンタクト孔１６内の熱酸化膜３２が除去される（Ｓ８）。その後、レジストマスク３４が剥離される。
【００６２】
次に、図１０（ｅ）に示すように、たとえばスパッタリングによって、カソード電極３およびアノード電極４を構成する電極膜が絶縁膜１５上に形成される（Ｓ９）。この実施形態では、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜が順にスパッタリングされ、それらの積層膜からなる電極膜が形成される。そして、この電極膜上に、スリット１８に対応する開口パターンを有する別のレジストマスクが形成され（Ｓ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット１８が形成される（Ｓ１１）。スリット１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜３Ａおよびアノード電極膜４Ａに分離される。
【００６３】
次に、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜２０が形成され（Ｓ１２）、さらにポリイミド等を塗布することにより樹脂膜２１が形成される（Ｓ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口２３，２４に対応するパターンで露光した後、そのポリイミド膜が現像される（Ｓ１４）。これにより、パッド開口２３，２４に対応した開口を有する樹脂膜２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（Ｓ１５）。そして、樹脂膜２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜２０にパッド開口２２，２３が形成される（Ｓ１６）。その後、パッド開口２２，２３内に外部接続電極３Ｂ，４Ｂが形成される（Ｓ１７）。外部接続電極３Ｂ，４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
【００６４】
次に、境界領域８０（図１２参照）に整合する格子状の開口を有するレジストマスク８３（図１１Ａ参照）が形成される（Ｓ１８）。このレジストマスク８３を介してプラズマエッチングが行われ、それによって、図１１Ａに示すように、半導体ウエハＷがその素子形成面Ｗａから所定の深さまでエッチングされる。これによって、境界領域８０に沿って、切断用の溝８１が形成される（Ｓ１９）。レジストマスク８３が剥離された後、図１１Ｂに示すように、半導体ウエハＷが裏面Ｗｂから、溝８１の底部に到達するまで研削される（Ｓ２０）。これによって、複数のチップダイオード領域１ａが個片化され、前述の構造のチップダイオード１を得ることができる。
【００６５】
境界領域８０に溝８１を形成するためのレジストマスク８３は、図１２に示すように、チップダイオード領域１ａの四隅に接する位置に、チップダイオード領域１ａの外側に凸の湾曲形状のラウンド形状部８４を有している。ラウンド形状部８４は、チップダイオード領域１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域８０に溝８１を形成するためのレジストマスク８３は、チップダイオード領域１ａの一つの短辺に接する位置に、チップダイオード領域１ａの内側に向かって窪んだ凹部８５を有している。したがって、このレジストマスク８３をマスクとして行うプラズマエッチングによって溝８１を形成すると、溝８１は、チップダイオード領域１ａの四隅に接する位置に、チップダイオード領域１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域１ａの一つの短辺に接する位置に、チップダイオード領域１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域１ａを半導体ウエハＷから切り出すための溝８１を形成する工程において、同時に、チップダイオード１の四隅のコーナー部９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部８を形成できる。すなわち、専用の工程を追加することなく、コーナー部９をラウンド形状に加工でき、かつカソードマークとしての凹部８を形成できる。
【００６６】
この実施形態では、半導体基板２がｐ型半導体からなっているので、半導体基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ+型半導体基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
【００６７】
また、この実施形態によれば、ｎ型不純物の導入後、当該不純物が導入された領域にＣＶＤ膜や熱酸化膜等を形成せず、半導体ウエハＷの素子形成面Ｗａの状態を維持する。そして、その表面状態において、ドライブイン処理に比べて短時間で済むＲＴＡ処理によって不純物を拡散させる。しかも、使用される半導体ウエハＷの抵抗率が３ｍΩ・ｃｍ〜５ｍΩ・ｃｍである。これにより、半導体ウエハＷに加わる熱量を抑えることができるので、チップダイオードのツェナー電圧Ｖｚを４．０Ｖ〜５．５Ｖに正確にコントロールすることができる。なお、ツェナー電圧とは、たとえば、図１３に示すチップダイオード１の逆方向のＩ−Ｖ曲線において、電流が急峻に立ち上がるときの電圧Ｖｚのことである。
【００６８】
また、この実施形態では、ｎ型不純物の導入をイオン注入で行うので、図１４に示すように、チップダイオード１において、ｎ+型領域１０に、半導体基板２の素子形成面２ａから所定の深さまで、減少し続ける濃度プロファイルを与えることができる。対照的に、リンデポによってｎ型不純物を導入した場合には、その濃度プロファイルは、素子形成面２ａから所定の深さまで一定となる。
【００６９】
図１５および図１６は、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
【００７０】
図１５から、この実施形態で用いた抵抗率３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの半導体基板２であればＲＴＡ処理の条件に依らず、抵抗率が上記範囲を超えるものに比べて、ｐ+型の半導体基板２との接触抵抗が遥かに小さくなっていることが分かる。すなわち、一般的にはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜はｐ型半導体との間にオーミック接合し難いが、抵抗率が３ｍΩ・ｃｍ〜５ｍΩ・ｃｍの基板を用いることによって、当該積層膜とｐ+型の半導体基板との間に良好なオーミック接合を形成することができる。その結果、この実施形態におけるアノード電極膜４Ａの電圧対電流特性は、図１６の曲線９１のように、リニアな特性となる。一方、たとえば抵抗率が１１ｍΩ・ｃｍの基板を用いた場合には、図１６の曲線９０のように、リニアな特性にはならないと考えられる。
【００７１】
図１７は、チップダイオード１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオード１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。なお、図１７では、この実施形態とは異なる方法でｎ+型領域１０を形成したチップダイオード１を、半導体基板２に加えられる熱量とツェナー電圧との関係を調べるサンプルとして用いた。より具体的に説明すると、ｎ+型領域１０を形成するためにｎ型不純物（たとえば燐）を半導体基板２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブイン処理）が行われる。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図１７から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。この傾向は、この実施形態のように、ＲＴＡ処理によってｎ+型領域１０を形成した場合にも当てはまる。
【００７２】
図１８は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、図１７のサンプルの半導体基板２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線９３，９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
【００７３】
しかしながら、図１８の曲線９３から理解されるように、単に抵抗率の比較的低い半導体基板を用いただけでは、ツェナー電圧を本発明の範囲（４．０Ｖ〜５．５Ｖ）にコントロールすることは困難である。実際、５ｍΩ・ｃｍの半導体基板でも、ツェナー電圧が５．５Ｖを超える場合がある。そこで、この実施形態では、ｎ型不純物の導入後、当該不純物が導入された領域にＣＶＤ膜や熱酸化膜等を形成せず、半導体ウエハＷの素子形成面Ｗａの状態を維持した。そして、その表面状態において、ドライブイン処理に比べて短時間で済むＲＴＡ処理によって不純物を拡散させた。これにより、チップダイオードのツェナー電圧Ｖｚを４．０Ｖ〜５．５Ｖに正確にコントロールすることができたものである。このことは、図１９および図２０を参照して証明できる。
【００７４】
図１９は、ツェナー電圧（Ｖｚ）の調整に関するさらに別の特徴を説明するための図である。図２０は、図１９のサンプル（熱酸化「無し」プロセス）のＩ−Ｖ特性を示す図である。
【００７５】
すなわち、図１９によれば、５ｍΩ・ｃｍの半導体基板にｎ型不純物をイオン注入し、その後、ＲＴＡ前の熱酸化「無し」のプロセスを経ることによって、ＲＴＡの条件に依らず、チップダイオードのツェナー電圧Ｖｚを５．１Ｖに正確にコントロールできることが分かる。これは、図２０（ａ）のＩ−Ｖ曲線からみても明らかである。
【００７６】
一方、半導体基板２の抵抗率を大きくしたり（たとえば１１ｍΩ・ｃｍ、１６ｍΩ・ｃｍ）、ｎ型不純物の注入後、ＲＴＡ前の熱酸化「有り」のプロセスを経たりすると、ツェナー電圧Ｖｚが４．０Ｖ〜５．５Ｖのチップダイオードを作製することが困難であることが分かる。
【００７７】
図２１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン２０１は、扁平な直方体形状の筐体２０２の内部に電子部品を収納して構成されている。筐体２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル２０３の表示面が露出している。表示パネル２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
【００７８】
表示パネル２０３は、筐体２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル２０３の一つの短辺に沿うように、操作ボタン２０４が配置されている。この実施形態では、複数（３つ）の操作ボタン２０４が表示パネル２０３の短辺に沿って配列されている。使用者は、操作ボタン２０４およびタッチパネルを操作することによって、スマートフォン２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
【００７９】
表示パネル２０３の別の一つの短辺の近傍には、スピーカ２０５が配置されている。スピーカ２０５は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン２０４の近くには、筐体２０２の一つの側面にマイクロフォン２０６が配置されている。マイクロフォン２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
【００８０】
図２２は、筐体２０２の内部に収容された電子回路アセンブリ２１０の構成を示す図解的な平面図である。電子回路アセンブリ２１０は、配線基板２１１と、配線基板２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）２１２−２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ２１２、ワンセグＴＶ受信ＩＣ２１３、ＧＰＳ受信ＩＣ２１４、ＦＭチューナＩＣ２１５、電源ＩＣ２１６、フラッシュメモリ２１７、マイクロコンピュータ２１８、電源ＩＣ２１９およびベースバンドＩＣ２２０を含む。複数のチップ部品は、チップインダクタ２２１，２２５，２３５、チップ抵抗器２２２，２２４，２３３、チップキャパシタ２２７，２３０，２３４、およびチップダイオード２２８，２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板２１１の実装面上に実装されている。チップダイオード２２８，２３１には、前述の実施形態に係るチップダイオードを適用できる。
【００８１】
伝送処理ＩＣ２１２は、表示パネル２０３に対する表示制御信号を生成し、かつ表示パネル２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル２０３との接続のために、伝送処理ＩＣ２１２には、フレキシブル配線２０９が接続されている。
【００８２】
ワンセグＴＶ受信ＩＣ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ２１３の近傍には、複数のチップインダクタ２２１と、複数のチップ抵抗器２２２とが配置されている。ワンセグＴＶ受信ＩＣ２１３、チップインダクタ２２１およびチップ抵抗器２２２は、ワンセグ放送受信回路２２３を構成している。チップインダクタ２２１およびチップ抵抗器２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路２２３に高精度な回路定数を与える。
【００８３】
ＧＰＳ受信ＩＣ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォン２０１の位置情報を出力する電子回路を内蔵している。
【００８４】
ＦＭチューナＩＣ２１５は、その近傍において配線基板２１１に実装された複数のチップ抵抗器２２４および複数のチップインダクタ２２５と共に、ＦＭ放送受信回路２２６を構成している。チップ抵抗器２２４およびチップインダクタ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路２２６に高精度な回路定数を与える。
【００８５】
電源ＩＣ２１６の近傍には、複数のチップキャパシタ２２７および複数のチップダイオード２２８が配線基板２１１の実装面に実装されている。電源ＩＣ２１６は、チップキャパシタ２２７およびチップダイオード２２８と共に、電源回路２２９を構成している。
【００８６】
フラッシュメモリ２１７は、オペレーティングシステムプログラム、スマートフォン２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
【００８７】
マイクロコンピュータ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
【００８８】
電源ＩＣ２１９の近くには、複数のチップキャパシタ２３０および複数のチップダイオード２３１が配線基板２１１の実装面に実装されている。電源ＩＣ２１９は、チップキャパシタ２３０およびチップダイオード２３１と共に、電源回路２３２を構成している。
【００８９】
ベースバンドＩＣ２２０の近くには、複数のチップ抵抗器２３３、複数のチップキャパシタ２３４、および複数のチップインダクタ２３５が、配線基板２１１の実装面に実装されている。ベースバンドＩＣ２２０は、チップ抵抗器２３３、チップキャパシタ２３４およびチップインダクタ２３５と共に、ベースバンド通信回路２３６を構成している。ベースバンド通信回路２３６は、電話通信およびデータ通信のための通信機能を提供する。
【００９０】
このような構成によって、電源回路２２９，２３２によって適切に調整された電力が、伝送処理ＩＣ２１２、ＧＰＳ受信ＩＣ２１４、ワンセグ放送受信回路２２３、ＦＭ放送受信回路２２６、ベースバンド通信回路２３６、フラッシュメモリ２１７およびマイクロコンピュータ２１８に供給される。マイクロコンピュータ２１８は、伝送処理ＩＣ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ２１２から表示パネル２０３に表示制御信号を出力して表示パネル２０３に各種の表示を行わせる。
【００９１】
タッチパネルまたは操作ボタン２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル２０３に出力し、受信された音声をスピーカ２０５から音響化させるための演算処理が、マイクロコンピュータ２１８によって実行される。
【００９２】
また、スマートフォン２０１の位置情報が必要とされるときには、マイクロコンピュータ２１８は、ＧＰＳ受信ＩＣ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
【００９３】
さらに、タッチパネルまたは操作ボタン２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ２１８は、ＦＭ放送受信回路２２６を起動し、受信された音声をスピーカ２０５から出力させるための演算処理を実行する。
【００９４】
フラッシュメモリ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ２１８は、必要に応じて、フラッシュメモリ２１７に対してデータを書き込み、またフラッシュメモリ２１７からデータを読み出す。
【００９５】
電話通信またはデータ通信の機能は、ベースバンド通信回路２３６によって実現される。マイクロコンピュータ２１８は、ベースバンド通信回路２３６を制御して、音声またはデータを送受信するための処理を行う。
【００９６】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。また、１個のダイオードセルが形成されていてもよい。
【００９７】
また、前述の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
【００９８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜本発明の第１参考例の実施形態＞
以下では、本発明の第１参考例の実施形態を、添付図面を参照して詳細に説明する。
【００９９】
図２３は、本発明の第１参考例の一実施形態に係るチップダイオードの斜視図であり、図２４はその平面図であり、図２５は、図２４のＣ−Ｃ線でとった断面図である。さらに、図２６は、図２３のＤ−Ｄでとった断面図である。
【０１００】
チップダイオード３０１は、ｐ+型の半導体基板３０２（たとえばシリコン基板）と、半導体基板３０２に形成された複数のダイオードセルＤ３０１〜Ｄ３０４と、これらの複数のダイオードセルＤ３０１〜Ｄ３０４を並列に接続するカソード電極３０３およびアノード電極３０４とを含む。
【０１０１】
半導体基板３０２の抵抗率は、５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍである。
【０１０２】
半導体基板３０２は、一対の主面３０２ａ，３０２ｂと、その一対の主面３０２ａ，３０２ｂと直交する複数の側面３０２ｃとを含み、前記一対の主面３０２ａ，３０２ｂのうちの一方（主面３０２ａ）が素子形成面とされている。以下、この主面３０２ａを「素子形成面３０２ａ」という。素子形成面３０２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオード３０１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面３０２ａの両端部に、カソード電極３０３の外部接続電極３０３Ｂと、アノード電極３０４の外部接続電極３０４Ｂとが配置されている。これらの外部接続電極３０３Ｂ，３０４Ｂの間の素子形成面３０２ａに、ダイオードセル領域３０７が設けられている。
【０１０３】
素子形成面３０２ａの一つの短辺（この第１参考例の実施形態ではカソード側外部接続電極３０３Ｂに近い短辺）に連なる一つの側面３０２ｃには、半導体基板３０２の厚さ方向に延びて切り欠かれた凹部３０８が形成されている。凹部３０８は、この第１参考例の実施形態では、半導体基板３０２の厚さ方向の全域にわたって延びている。凹部３０８は、平面視において、素子形成面３０２ａの一短辺から内方に窪んでおり、この第１参考例の実施形態では、素子形成面３０２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部３０８は、チップダイオード３０１の向き（チップ方向）を表す。より具体的には、凹部３０８は、カソード側外部接続電極３０３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオード３０１の実装時に、その外観によって極性を把握できる構造となっている。
【０１０４】
半導体基板３０２は、４つの側面３０２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部３０９を有している。この４つのコーナー部３０９は、この第１参考例の実施形態では、ラウンド形状に整形されている。コーナー部３０９は、素子形成面３０２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオード３０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
【０１０５】
ダイオードセル領域３０７は、この第１参考例の実施形態では、矩形に形成されている。ダイオードセル領域３０７内に、複数のダイオードセルＤ３０１〜Ｄ３０４が配置されている。複数のダイオードセルＤ３０１〜Ｄ３０４は、この第１参考例の実施形態では４個設けられており、半導体基板３０２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
【０１０６】
図２７は、カソード電極３０３およびアノード電極３０４ならびにその上に形成された構成を取り除いて、半導体基板３０２の表面（素子形成面３０２ａ）の構造を示す平面図である。ダイオードセルＤ３０１〜Ｄ３０４の各領域内には、それぞれ、ｐ+型の半導体基板３０２の表層領域にｎ+型領域３１０が形成されている。ｎ+型領域３１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ３０１〜Ｄ３０４は、ダイオードセル毎に分離されたｐｎ接合領域３１１をそれぞれ有している。
【０１０７】
複数のダイオードセルＤ３０１〜Ｄ３０４は、この第１参考例の実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ+型領域３１０が形成されている。この第１参考例の実施形態では、ｎ+型領域３１０は、正八角形に形成されており、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
【０１０８】
図２５および図２６に示されているように、各ｎ+型領域３１０は、その最深部の深さが、素子形成面３０２ａに対して０．２μｍ〜３．０μｍである。また、半導体基板３０２の素子形成面３０２ａには、酸化膜からなる絶縁膜３１５（図２４では図示省略）が形成されている。絶縁膜３１５には、ダイオードセルＤ３０１〜Ｄ３０４のそれぞれのｎ+型領域３１０の表面を露出させるコンタクト孔３１６（カソードコンタクト孔）と、素子形成面３０２ａを露出させるコンタクト孔３１７（アノードコンタクト孔）とが形成されている。このコンタクト孔３１６に連続するように、ｎ+型領域３１０の表面には凹部３１９が形成されている。凹部３１９は、その全体がｎ+型領域３１０の内方領域に形成され、その側面がコンタクト孔３１６の側面と段差を介さずに滑らかに連続している。したがって、凹部３１９およびコンタクト孔３１６は、組み合わさって段差のない滑らかな側面を有する一つの孔を形成している。そして、この孔の周縁部（凹部３１９の周縁部）には、凹部絶縁膜としての絶縁膜３２７が形成されている。絶縁膜３２７は酸化膜からなり、この第１参考例の実施形態では、凹部３１９の底面中央を露出させるように、凹部３１９の辺に沿って環状に形成されている。また、絶縁膜３２７は、凹部３１９とコンタクト孔３１６との境界を横切るように形成されており、その一部（上部）が素子形成面３０２ａよりも上方に突出している。
【０１０９】
絶縁膜３１５の表面には、カソード電極３０３およびアノード電極３０４が形成されている。カソード電極３０３は、絶縁膜３１５の表面に形成されたカソード電極膜３０３Ａと、カソード電極膜３０３Ａに接合された外部接続電極３０３Ｂとを含む。カソード電極膜３０３Ａは、複数のダイオードセルＤ３０１，Ｄ３０３に接続された引き出し電極Ｌ３０１と、複数のダイオードＤ３０２，Ｄ３０４に接続された引き出し電極Ｌ３０２と、引き出し電極Ｌ３０１，Ｌ３０２（カソード引き出し電極）と一体的に形成されたカソードパッド３０５とを有している。カソードパッド３０５は、素子形成面３０２ａの一端部に矩形に形成されている。このカソードパッド３０５に外部接続電極３０３Ｂが接続されている。このようにして、外部接続電極３０３Ｂは、引き出し電極Ｌ３０１，Ｌ３０２に共通に接続されている。カソードパッド３０５および外部接続電極３０３Ｂは、カソード電極３０３の外部接続部（カソード外部接続部）を構成している。
【０１１０】
アノード電極３０４は、絶縁膜３１５の表面に形成されたアノード電極膜３０４Ａと、アノード電極膜３０４Ａに接合された外部接続電極３０４Ｂとを含む。アノード電極膜３０４Ａは、ｐ+型の半導体基板３０２に接続されており、素子形成面３０２ａの一端部付近にアノードパッド３０６を有している。アノードパッド３０６は、アノード電極膜３０４Ａにおいて素子形成面３０２ａの一端部に配置された領域からなる。このアノードパッド３０６に外部接続電極３０４Ｂが接続されている。アノードパッド３０６および外部接続電極３０４Ｂは、アノード電極３０４の外部接続部（アノード外部接続部）を構成している。アノード電極膜３０４Ａにおいて、アノードパッド３０６以外の領域は、アノードコンタクト孔３１７から引き出されたアノード引き出し電極である。
【０１１１】
引き出し電極Ｌ３０１は、絶縁膜３１５の表面からダイオードセルＤ３０１，Ｄ３０３のコンタクト孔３１６および凹部３１９内に入り込み、各凹部３１９内でダイオードセルＤ３０１，Ｄ３０３の各ｎ+型領域３１０にオーミック接触している。引き出し電極Ｌ３０１において、コンタクト孔３１６内でダイオードセルＤ３０１，Ｄ３０３に接続されている部分は、セル接続部Ｃ３０１，Ｃ３０３を構成している。同様に、引き出し電極Ｌ３０２は、絶縁膜３１５の表面からダイオードセルＤ３０２，Ｄ３０４のコンタクト孔３１６および凹部３１９内に入り込み、各凹部３１９内でダイオードセルＤ３０２，Ｄ３０４の各ｎ+型領域３１０にオーミック接触している。引き出し電極Ｌ３０２において、コンタクト孔３１６内でダイオードセルＤ３０２，Ｄ３０４に接続されている部分は、セル接続部Ｃ３０２，Ｃ３０４を構成している。アノード電極膜３０４Ａは、絶縁膜３１５の表面からコンタクト孔３１７の内方へと延びており、コンタクト孔３１７内でｐ+型の半導体基板３０２にオーミック接触している。カソード電極膜３０３Ａおよびアノード電極膜３０４Ａは、この第１参考例の実施形態では、同じ材料からなっている。
【０１１２】
電極膜としては、この第１参考例の実施形態では、ＡｌＳｉＣｕ膜、またはＴｉ／Ａｌ積層膜もしくはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜を用いている。
【０１１３】
ＡｌＳｉＣｕ膜を用いる場合、半導体基板３０２の抵抗率は５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍであることが好ましく、ｎ+型領域３１０の深さは０．７μｍ〜３．０μｍであることが好ましい。ＡｌＳｉＣｕ膜を用いると、半導体基板３０２の表面にｐ+型領域を設けることなく、アノード電極膜３０４Ａをｐ+型の半導体基板３０２にオーミック接触させることができる。すなわち、アノード電極膜３０４Ａをｐ+型の半導体基板３０２に直接接触させてオーミック接合を形成できる。したがって、ｐ+型領域を形成するための工程を省くことができる。
【０１１４】
Ｔｉ／Ａｌ積層膜は、Ｔｉ膜を下層としＡｌ膜を上層とした膜である。また、Ｔｉ／ＴｉＮ／ＡｌＣｕ積層膜は、半導体基板３０２側から順にＴｉ膜（たとえば厚さ３００〜４００Å）、ＴｉＮ膜（たとえば厚さ１０００Å程度）およびＡｌＣｕ膜（たとえば厚さ３００００Å程度）を積層した膜である。これらの積層膜を用いる場合、半導体基板３０２の抵抗率は５ｍΩ・ｃｍ〜１０ｍΩ・ｃｍであることが好ましく、ｎ+型領域３１０の深さは０．２μｍ〜０．７μｍであることが好ましい。
【０１１５】
カソード電極膜３０３Ａとアノード電極膜３０４Ａとの間は、スリット３１８によって分離されている。引き出し電極Ｌ３０１は、ダイオードセルＤ３０１からダイオードセルＤ３０３を通ってカソードパッド３０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ３０２は、ダイオードセルＤ３０２からダイオードセルＤ３０４を通ってカソードパッド３０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ３０１，Ｌ３０２は、ｎ+型領域３１０からカソードパッド３０５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部Ｃ３０１，Ｃ３０２，Ｃ３０３，Ｃ３０４の幅よりも広い。セル接続部Ｃ３０１〜Ｃ３０４の幅は、引き出し電極Ｌ３０１，Ｌ３０２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ３０１，Ｌ３０２の先端部は、ｎ+型領域３１０の平面形状と整合するように整形されている。引き出し電極Ｌ３０１，Ｌ３０２の基端部は、カソードパッド３０５に接続されている。スリット３１８は、引き出し電極Ｌ３０１，Ｌ３０２を縁取るように形成されている。一方、アノード電極膜３０４Ａは、ほぼ一定の幅のスリット３１８に対応した間隔を開けて、カソード電極膜３０３Ａを取り囲むように、絶縁膜３１５の表面に形成されている。アノード電極膜３０４Ａは、素子形成面３０２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッド３０６とを一体的に有している。
【０１１６】
カソード電極膜３０３Ａおよびアノード電極膜３０４Ａは、たとえば窒化膜からなるパッシベーション膜３２０（図２４では図示省略）によって覆われており、さらにパッシベーション膜３２０の上にはポリイミド等の樹脂膜３２１が形成されている。パッシベーション膜３２０および樹脂膜３２１を貫通するように、カソードパッド３０５を露出させるパッド開口３２２と、アノードパッド３０６を露出させるパッド開口３２３とが形成されている。パッド開口３２２，３２３に外部接続電極３０３Ｂ，３０４Ｂがそれぞれ埋め込まれている。パッシベーション膜３２０および樹脂膜３２１は、保護膜を構成しており、引き出し電極Ｌ３０１，Ｌ３０２およびｐｎ接合領域３１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオード３０１の耐久性の向上に寄与している。
【０１１７】
外部接続電極３０３Ｂ，３０４Ｂは、樹脂膜３２１の表面よりも低い位置（半導体基板３０２に近い位置）に表面を有していてもよいし、樹脂膜３２１の表面から突出していて、樹脂膜３２１よりも高い位置（半導体基板３０２から遠い位置）に表面を有していてもよい。図２５には、外部接続電極３０３Ｂ，３０４Ｂが樹脂膜３２１の表面から突出している例を示す。外部接続電極３０３Ｂ，３０４Ｂは、たとえば、電極膜３０３Ａ，３０４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
【０１１８】
各ダイオードセルＤ３０１〜Ｄ３０４では、ｐ型の半導体基板３０２とｎ+型領域３１０との間にｐｎ接合領域３１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ３０１〜Ｄ３０４のｎ+型領域３１０がカソード電極３０３に共通に接続され、ダイオードセルＤ３０１〜Ｄ３０４の共通のｐ型領域であるｐ+型の半導体基板３０２がアノード電極３０４に共通に接続されている。これによって、半導体基板３０２上に形成された複数のダイオードセルＤ３０１〜Ｄ３０４は、すべて並列に接続されている。
【０１１９】
図２８は、チップダイオード３０１の内部の電気的構造を示す電気回路図である。ダイオードセルＤ３０１〜Ｄ３０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極３０３によって共通接続され、アノード側がアノード電極３０４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
【０１２０】
この第１参考例の実施形態の構成によれば、チップダイオード３０１は複数のダイオードセルＤ３０１〜Ｄ３０４を有しており、各ダイオードセルＤ３０１〜Ｄ３０４がｐｎ接合領域３１１を有している。ｐｎ接合領域３１１は、ダイオードセルＤ３０１〜Ｄ３０４毎に分離されている。そのため、チップダイオード３０１は、ｐｎ接合領域３１１の周囲長、すなわち、半導体基板３０２におけるｎ+型領域３１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域３１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオード３０１を小型に形成する場合であっても、ｐｎ接合領域３１１の総周囲長を大きくすることができるから、チップダイオード３０１の小型化とＥＳＤ耐量の確保とを両立することができる。
【０１２１】
図２９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
【０１２２】
さらに、この第１参考例の実施形態では、引き出し電極Ｌ３０１，Ｌ３０２の幅Ｗ１，Ｗ２が、セル接続部Ｃ３０１〜Ｃ３０４からカソードパッド３０５までの間の至るところで、セル接続部Ｃ３０１〜Ｃ３０４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
【０１２３】
また、この第１参考例の実施形態では、カソードパッド３０５に向かう直線上に並んだ複数のダイオードセルＤ３０１，Ｄ３０３；Ｄ３０２，Ｄ３０４が直線状の共通の引き出し電極Ｌ３０１，Ｌ３０２によって、カソードパッド３０５に接続されている。これにより、ダイオードセルＤ３０１〜Ｄ３０４からカソードパッド３０５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＤ３０１，Ｄ３０３；Ｄ３０２，Ｄ３０４で一つの引き出し電極Ｌ３０１；Ｌ３０２を共有できるから、多数のダイオードセルＤ３０１〜Ｄ３０４を形成してダイオード接合領域（ｐｎ接合領域３１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板３０２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
【０１２４】
また、引き出し電極Ｌ３０１，Ｌ３０２の端部がｎ+型領域３１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極Ｌ３０１，Ｌ３０２の占有面積を小さくしながら、ｎ+型領域３１０と接続できる。
【０１２５】
さらに、半導体基板３０２の一方の表面である素子形成面３０２ａにカソード側およびアノード側の外部接続電極３０３Ｂ，３０４Ｂがいずれも形成されている。そこで、図３０に示すように、素子形成面３０２ａを実装基板３２５に対向させて、外部接続電極３０３Ｂ，３０４Ｂをはんだ３２６によって実装基板３２５上に接合することにより、チップダイオード３０１を実装基板３２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオード３０１を提供することができ、素子形成面３０２ａを実装基板３２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオード３０１を実装基板３２５に接続できる。これによって、実装基板３２５上におけるチップダイオード３０１の占有空間を小さくできる。特に、実装基板３２５上におけるチップダイオード３０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
【０１２６】
また、この第１参考例の実施形態では、半導体基板３０２上に絶縁膜３１５が形成されており、その絶縁膜３１５に形成されたコンタクト孔３１６を介してダイオードセルＤ３０１〜Ｄ３０４に引き出し電極Ｌ３０１，Ｌ３０２のセル接続部Ｃ３０１〜Ｃ３０４が接続されている。そして、コンタクト孔３１６の外の領域において絶縁膜３１５上にカソードパッド３０５が配置されている。つまり、ｐｎ接合領域３１１の直上から離れた位置にカソードパッド３０５が設けられている。また、絶縁膜３１５に形成されたコンタクト孔３１７を介してアノード電極膜３０４Ａが半導体基板３０２に接続されており、コンタクト孔３１７の外の領域において絶縁膜３１５上にアノードパッド３０６が配置されている。アノードパッド３０６もまた、ｐｎ接合領域３１１の直上から離れた位置にある。これにより、チップダイオード３０１を実装基板３２５に実装するときに、ｐｎ接合領域３１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域３１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極３０３Ｂ，３０４Ｂを設けずに、カソードパッド３０５およびアノードパッド３０６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッド３０５およびアノードパッド３０６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域３１１が破壊されることを回避できる。
【０１２７】
また、この第１参考例の実施形態では、アノード電極膜３０４ＡがＡｌＳｉＣｕ膜からなっている。ＡｌＳｉＣｕ膜は、ｐ型半導体（特にｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ+型の半導体基板３０２との間に良好なオーミック接合を形成することができる。よって、ｐ+型の半導体基板３０２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。ｐ型半導体との間にオーミック接合を形成できる電極膜としては、他にも、ＡｌＳｉ電極膜材料を適用できるが、このＡｌＳｉ電極膜に比べて、ＡｌＳｉＣｕ電極膜は信頼性を向上させることができる。
【０１２８】
また、この第１参考例の実施形態では、アノード電極膜３０４ＡがＴｉ／Ａｌ積層膜もしくはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜であってもよい。これらの積層膜を電極膜として用いると、ｎ+型領域３１０の深さが０．２μｍ〜０．７μｍであっても、当該電極膜がｎ+型領域３１０を貫通してｐ+型の半導体基板３０２にスパイクすることを防止することができる。一方、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜はｐ型半導体との間にオーミック接触し難いが、この第１参考例の実施形態では半導体基板３０２の抵抗率が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍであって比較的低い。したがって、半導体基板３０２にｐ+型拡散層を形成しなくても、当該積層膜とｐ+型半導体基板３０２との間に良好なオーミック接合を形成することができる。
【０１２９】
さらに、この第１参考例の実施形態では、半導体基板３０２は、コーナー部３０９が丸められた矩形形状を有している。それによって、チップダイオード３０１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオード３０１を提供できる。
【０１３０】
さらに、この第１参考例の実施形態では、半導体基板３０２のカソード側外部接続電極３０３Ｂに近い短辺に陰極方向を表す凹部３０８が形成されているので、半導体基板３０２の裏面（素子形成面３０２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部３０８は、チップダイオード３０１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオード３０１のサイズが微小で、標印が困難な場合にも凹部３０８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオード３０１に対してもカソードマークを付与できる。
【０１３１】
図３１は、チップダイオード３０１の製造工程の一例を説明するための工程図である。また、図３２（ａ）〜（ｅ）は、前記第１参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。また、図３３Ａおよび図３３Ｂは、図３１の製造工程途中の構成を示す断面図であり、図２５に対応する切断面を示す。図３４は、半導体基板３０２の元基板としてのｐ+型半導体ウエハＷの平面図であり、一部の領域を拡大して示してある。
【０１３２】
まず、半導体基板３０２の元基板としてのｐ+型半導体ウエハＷが用意される。半導体ウエハＷの表面は素子形成面Ｗａであり、半導体基板３０２の素子形成面３０２ａに対応している。素子形成面Ｗａには、複数のチップダイオード３０１に対応した複数のチップダイオード領域３０１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域３０１ａの間には、境界領域３８０が設けられている。境界領域３８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＷに対して必要な工程を行った後に、境界領域３８０に沿って半導体ウエハＷを切り離すことにより、複数のチップダイオード３０１が得られる。
【０１３３】
半導体ウエハＷに対して実行される工程の一例は、次のとおりである。
【０１３４】
まず、図３２（ａ）に示すように、ｐ+型の半導体ウエハＷの素子形成面Ｗａに、熱酸化膜からなる絶縁膜３１５が形成され（Ｓ１）、その上にレジストマスク（図示せず）が形成される（Ｓ２）。このレジストマスクを用いたエッチングによって、ｎ+型領域３１０に対応する開口３２８が絶縁膜３１５に形成される（Ｓ３）。
【０１３５】
次に、図３２（ｂ）に示すように、レジストマスクを剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための熱酸化膜３３２が、開口３２８から露出する素子形成面Ｗａ全面に形成される（Ｓ４）。次に、絶縁膜３１５に形成された開口３２８から露出する半導体ウエハＷの表層部に、ｎ型不純物イオン（たとえば燐イオン）が注入される（Ｓ５）。
【０１３６】
次に、図３２（ｃ）に示すように、必要に応じて開口３２８よりも広い幅の開口３２９に整合する開口を有するさらに別のレジストマスク（図示せず）が絶縁膜３１５の上に形成される。このレジストマスクを介するエッチングによって、熱酸化膜３３２が剥離されると共に開口３２８が広げられて開口３２９となる。そして、開口３２９内の素子形成面Ｗａを選択的に熱酸化して、熱酸化膜３３１が形成される（Ｓ６）。この熱酸化膜３３１は、素子形成面Ｗａの上方だけでなく、半導体ウエハＷの素子形成面Ｗａ付近のシリコンを酸化シリコンに変質させて裏面側にも成長する。これにより、素子形成面Ｗａには、開口３２９に連続する凹部３１９が形成される。その後、半導体ウエハＷに導入された不純物イオンを活性化するための熱処理が行われる（Ｓ７）。熱処理は、ドライブイン処理またはＲＴＡ処理を施すことができる。好ましくは、抵抗率が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍの半導体基板３０２を使用する場合はドライブイン処理を適用し、抵抗率が５ｍΩ・ｃｍ〜１０ｍΩ・ｃｍの半導体基板３０２を使用する場合はＲＴＡ処理を適用する。このような抵抗率と処理方法との組み合わせによって、前者のドライブイン処理では深さ０．７μｍ〜３．０μｍのｎ+型領域３１０を良好に形成でき、後者のＲＴＡ処理では深さ０．２μｍ〜０．７μｍのｎ+型領域３１０を良好に形成できる。なお、ドライブイン処理およびＲＴＡ処理の条件（温度、時間）は、それぞれ目標とするｎ+型領域３１０の深さに応じて選択すればよい
次に、図３２（ｄ）に示すように、コンタクト孔３１６，３１７に整合する開口を有するさらに別のレジストマスクが絶縁膜３１５の上に形成される（Ｓ８）。このレジストマスクを介するエッチングによって、絶縁膜３１５にコンタクト孔３１６，３１７が形成される（Ｓ９）。それと共に、熱酸化膜３３１の一部が選択的に除去されて、残った部分が絶縁膜３２７として形成される。その後、レジストマスクが剥離される。
【０１３７】
次に、図３２（ｅ）に示すように、たとえばスパッタリングによって、カソード電極３０３およびアノード電極３０４を構成する電極膜が絶縁膜３１５上に形成される（Ｓ１０）。この第１参考例の実施形態では、ＡｌＳｉＣｕからなる電極膜（たとえば厚さ１００００Å）が形成される。または、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜が順にスパッタリングされ、それらの積層膜からなる電極膜が形成されてもよい。そして、この電極膜上に、スリット３１８に対応する開口パターンを有する別のレジストマスクが形成され（Ｓ１１）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット３１８が形成される（Ｓ１２）。スリット３１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜３０３Ａおよびアノード電極膜３０４Ａに分離される。
【０１３８】
次に、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜３２０が形成され（Ｓ１３）、さらにポリイミド等を塗布することにより樹脂膜３２１が形成される（Ｓ１４）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口３２３，３２４に対応するパターンで露光した後、そのポリイミド膜が現像される（Ｓ１５）。これにより、パッド開口３２３，３２４に対応した開口を有する樹脂膜３２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（Ｓ１６）。そして、樹脂膜３２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜３２０にパッド開口３２２，３２３が形成される（Ｓ１７）。その後、パッド開口３２２，３２３内に外部接続電極３０３Ｂ，３０４Ｂが形成される（Ｓ１８）。外部接続電極３０３Ｂ，３０４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
【０１３９】
次に、境界領域３８０（図３４参照）に整合する格子状の開口を有するレジストマスク３８３（図３３Ａ参照）が形成される（Ｓ１９）。このレジストマスク３８３を介してプラズマエッチングが行われ、それによって、図３３Ａに示すように、半導体ウエハＷがその素子形成面Ｗａから所定の深さまでエッチングされる。これによって、境界領域３８０に沿って、切断用の溝３８１が形成される（Ｓ２０）。レジストマスク３８３が剥離された後、図３３Ｂに示すように、半導体ウエハＷが裏面Ｗｂから、溝３８１の底部に到達するまで研削される（Ｓ２１）。これによって、複数のチップダイオード領域３０１ａが個片化され、前述の構造のチップダイオード３０１を得ることができる。
【０１４０】
境界領域３８０に溝３８１を形成するためのレジストマスク３８３は、図３４に示すように、チップダイオード領域３０１ａの四隅に接する位置に、チップダイオード領域３０１ａの外側に凸の湾曲形状のラウンド形状部３８４を有している。ラウンド形状部３８４は、チップダイオード領域３０１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域３８０に溝３８１を形成するためのレジストマスク３８３は、チップダイオード領域３０１ａの一つの短辺に接する位置に、チップダイオード領域３０１ａの内側に向かって窪んだ凹部３８５を有している。したがって、このレジストマスク３８３をマスクとして行うプラズマエッチングによって溝３８１を形成すると、溝３８１は、チップダイオード領域３０１ａの四隅に接する位置に、チップダイオード領域３０１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域３０１ａの一つの短辺に接する位置に、チップダイオード領域３０１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域３０１ａを半導体ウエハＷから切り出すための溝３８１を形成する工程において、同時に、チップダイオード３０１の四隅のコーナー部３０９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部３０８を形成できる。すなわち、専用の工程を追加することなく、コーナー部３０９をラウンド形状に加工でき、かつカソードマークとしての凹部３０８を形成できる。
【０１４１】
この第１参考例の実施形態では、半導体基板３０２がｐ型半導体からなっているので、半導体基板３０２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ+型の半導体基板３０２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
【０１４２】
また、この第１参考例の実施形態によれば、熱処理の前に熱酸化膜３３１を形成するので（図３２（ｃ）参照）、その熱酸化時の熱を利用して、半導体ウエハＷの表面部におけるｐ型不純物の濃度を小さくすることができる。しかも、使用される半導体ウエハＷの抵抗が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍである。そのため、０．２μｍ〜３．０μｍの深さまでｎ型不純物イオンが拡散するように熱処理し、当該熱処理時の熱量を半導体ウエハＷに与えることによって、チップダイオード３０１のツェナー電圧を５．５Ｖ〜７．０Ｖに正確にコントロールすることができる。
【０１４３】
特に、上記範囲のツェナー電圧のうち相対的に小さい範囲（５．５Ｖ〜６．０Ｖ程度）にコントロールしたい場合には、抵抗率が５ｍΩ・ｃｍ〜１０ｍΩ・ｃｍの半導体基板３０２にＲＴＡ処理を行えばよい。この場合、ｎ+型領域３１０の深さが概ね０．２μｍ〜０．７μｍになるので、電極膜（カソード電極膜３０３Ａ）による半導体基板３０２へのスパイクを防止すべく、電極膜としてＴｉ／Ａｌ積層膜もしくはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜を選択すればよい。
【０１４４】
一方、上記範囲のツェナー電圧のうち相対的に大きい範囲（６．０Ｖ〜７．０Ｖ程度）にコントロールしたい場合には、抵抗率が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍの半導体基板３０２にドライブイン処理を行えばよい。この場合、ｎ+型領域３１０の深さが概ね０．７μｍ〜３．０μｍになるので、電極膜による半導体基板３０２へのスパイクのおそれが低くなる。したがって、電極膜としては、半導体基板３０２にオーミック接触し易いＡｌＳｉＣｕ電極膜を選択すればよい。
【０１４５】
なお、ツェナー電圧とは、たとえば、図３５に示すチップダイオード３０１の逆方向のＩ−Ｖ曲線において、電流が急峻に立ち上がるときの電圧Ｖｚのことである。
【０１４６】
また、この第１参考例の実施形態では、ｎ型不純物の導入をイオン注入で行うので、図３６に示すように、チップダイオード３０１において、ｎ+型領域３１０に、半導体基板３０２の素子形成面３０２ａから所定の深さまで、減少し続ける濃度プロファイルを与えることができる。対照的に、リンデポによってｎ型不純物を導入した場合には、その濃度プロファイルは、素子形成面３０２ａから所定の深さまで一定となる。
【０１４７】
図３７Ａは、ＡｌＳｉＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図であって、ｐ+型シリコン基板上にＡｌＳｉＣｕ膜を形成したときの、ｐ+型シリコン基板とＡｌＳｉＣｕ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。このことから、電極膜としてＡｌＳｉＣｕ膜を用いることによって、ｐ+型半導体基板に高濃度領域を形成することなく、ｐ+型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
【０１４８】
また、図３７Ｂは、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。図３７Ｂには、比較のために、抵抗率２５ｍΩ・ｃｍのｐ+型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線３９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、抵抗率５ｍΩ・ｃｍのｐ+型シリコン基板上に、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線３９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＴｉ／ＴｉＮ／ＡｌＣｕ電極膜を用いる場合でも、ｐ+型半導体基板の抵抗率を適切に選択することによって、ｐ+型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成できることが分かる。
【０１４９】
図３８は、チップダイオード３０１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオード３０１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ+型領域３１０を形成するためにｎ型不純物（たとえば燐）を半導体基板３０２の表層部に導入した後、その導入された不純物を活性化するための熱処理が行われる（図３２（ｃ））。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板３０２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図３８から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
【０１５０】
図３９は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、ドライブイン処理の条件に対するツェナー電圧（Ｖｚ）の変化が示されている。曲線３９３，３９４は、ドライブイン処理前の素子形成面Ｗａに熱酸化膜３３１を形成した場合（図３２（ｃ））のツェナー電圧を示している。一方、曲線３９５，３９６は、熱酸化膜ではなく、ドライブイン処理前の素子形成面ＷａにＣＶＤ膜を形成した場合のツェナー電圧を示している。曲線３９３，３９４と曲線３９５，３９６との比較から、曲線３９３，３９４の熱酸化膜を形成した場合では、ツェナー電圧のドライブイン処理条件（熱量）への依存性が小さくなる。つまり、プロセスのばらつきによるツェナー電圧の変動幅が小さいので、たとえばドライブイン処理等の熱処理条件を適切に制御できず、半導体基板３０２に加えられる熱量が多すぎたり少なすぎたりしても、ツェナー電圧を５．５〜７．０Ｖに正確にコントロールすることができる。これは、熱酸化によって半導体ウエハＷの表面部におけるｐ型不純物の濃度を小さくなるためであると考えられる。
【０１５１】
図４０（ａ）〜（ｃ）は、リーク電流のＲＴＡ処理条件への依存性を説明するためのＩ−Ｖ曲線である。図４０（ａ）〜（ｃ）において参照例１，２は、ｎ+型領域３１０の形成前の絶縁膜を熱酸化ではなくＣＶＤで形成し、その後、ドライブイン処理によって作製した５．１Ｖおよび５．６Ｖのツェナー電圧を有するチップダイオードを示している。
【０１５２】
図４０（ａ）〜（ｃ）によると、ＲＴＡ処理を行わないか、行っても比較的温度が低い場合（９５０℃）の場合には、温度が高い場合（１０００℃以上）に比べてリーク電流が多いことが分かる。特に、図４０（ｂ）に示すように、半導体基板３０２の抵抗率が低く、ＲＴＡ処理を行わない場合に、リーク電流が多く発生している。つまり、これらの図から、ＲＴＡ処理の温度を高温にするほど、完成後のチップダイオードのリーク電流を抑制できることが分かる。
【０１５３】
図４１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン５０１は、扁平な直方体形状の筐体５０２の内部に電子部品を収納して構成されている。筐体５０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体５０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル５０３の表示面が露出している。表示パネル５０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
【０１５４】
表示パネル５０３は、筐体５０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル５０３の一つの短辺に沿うように、操作ボタン５０４が配置されている。この第１参考例の実施形態では、複数（３つ）の操作ボタン５０４が表示パネル５０３の短辺に沿って配列されている。使用者は、操作ボタン５０４およびタッチパネルを操作することによって、スマートフォン５０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
【０１５５】
表示パネル５０３の別の一つの短辺の近傍には、スピーカ５０５が配置されている。スピーカ５０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン５０４の近くには、筐体５０２の一つの側面にマイクロフォン５０６が配置されている。マイクロフォン５０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
【０１５６】
図４２は、筐体５０２の内部に収容された電子回路アセンブリ５１０の構成を示す図解的な平面図である。電子回路アセンブリ５１０は、配線基板５１１と、配線基板５１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）５１２−５２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ５１２、ワンセグＴＶ受信ＩＣ５１３、ＧＰＳ受信ＩＣ５１４、ＦＭチューナＩＣ５１５、電源ＩＣ５１６、フラッシュメモリ５１７、マイクロコンピュータ５１８、電源ＩＣ５１９およびベースバンドＩＣ５２０を含む。複数のチップ部品は、チップインダクタ５２１，５２５，５３５、チップ抵抗器５２２，５２４，５３３、チップキャパシタ５２７，５３０，５３４、およびチップダイオード５２８，５３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板５１１の実装面上に実装されている。チップダイオード５２８，５３１には、前述の第１参考例の実施形態に係るチップダイオードを適用できる。
【０１５７】
伝送処理ＩＣ５１２は、表示パネル５０３に対する表示制御信号を生成し、かつ表示パネル５０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル５０３との接続のために、伝送処理ＩＣ５１２には、フレキシブル配線５０９が接続されている。
【０１５８】
ワンセグＴＶ受信ＩＣ５１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ５１３の近傍には、複数のチップインダクタ５２１と、複数のチップ抵抗器５２２とが配置されている。ワンセグＴＶ受信ＩＣ５１３、チップインダクタ５２１およびチップ抵抗器５２２は、ワンセグ放送受信回路５２３を構成している。チップインダクタ５２１およびチップ抵抗器５２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路５２３に高精度な回路定数を与える。
【０１５９】
ＧＰＳ受信ＩＣ５１４は、ＧＰＳ衛星からの電波を受信してスマートフォン５０１の位置情報を出力する電子回路を内蔵している。
【０１６０】
ＦＭチューナＩＣ５１５は、その近傍において配線基板５１１に実装された複数のチップ抵抗器５２４および複数のチップインダクタ５２５とともに、ＦＭ放送受信回路５２６を構成している。チップ抵抗器５２４およびチップインダクタ５２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路５２６に高精度な回路定数を与える。
【０１６１】
電源ＩＣ５１６の近傍には、複数のチップキャパシタ５２７および複数のチップダイオード５２８が配線基板５１１の実装面に実装されている。電源ＩＣ５１６は、チップキャパシタ５２７およびチップダイオード５２８とともに、電源回路５２９を構成している。
【０１６２】
フラッシュメモリ５１７は、オペレーティングシステムプログラム、スマートフォン５０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
【０１６３】
マイクロコンピュータ５１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン５０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ５１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
【０１６４】
電源ＩＣ５１９の近くには、複数のチップキャパシタ５３０および複数のチップダイオード５３１が配線基板５１１の実装面に実装されている。電源ＩＣ５１９は、チップキャパシタ５３０およびチップダイオード５３１とともに、電源回路５３２を構成している。
【０１６５】
ベースバンドＩＣ５２０の近くには、複数のチップ抵抗器５３３、複数のチップキャパシタ５３４、および複数のチップインダクタ５３５が、配線基板５１１の実装面に実装されている。ベースバンドＩＣ５２０は、チップ抵抗器５３３、チップキャパシタ５３４およびチップインダクタ５３５とともに、ベースバンド通信回路５３６を構成している。ベースバンド通信回路５３６は、電話通信およびデータ通信のための通信機能を提供する。
【０１６６】
このような構成によって、電源回路５２９，５３２によって適切に調整された電力が、伝送処理ＩＣ５１２、ＧＰＳ受信ＩＣ５１４、ワンセグ放送受信回路５２３、ＦＭ放送受信回路５２６、ベースバンド通信回路５３６、フラッシュメモリ５１７およびマイクロコンピュータ５１８に供給される。マイクロコンピュータ５１８は、伝送処理ＩＣ５１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ５１２から表示パネル５０３に表示制御信号を出力して表示パネル５０３に各種の表示を行わせる。
【０１６７】
タッチパネルまたは操作ボタン５０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路５２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル５０３に出力し、受信された音声をスピーカ５０５から音響化させるための演算処理が、マイクロコンピュータ５１８によって実行される。
【０１６８】
また、スマートフォン５０１の位置情報が必要とされるときには、マイクロコンピュータ５１８は、ＧＰＳ受信ＩＣ５１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
【０１６９】
さらに、タッチパネルまたは操作ボタン５０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ５１８は、ＦＭ放送受信回路５２６を起動し、受信された音声をスピーカ５０５から出力させるための演算処理を実行する。
【０１７０】
フラッシュメモリ５１７は、通信によって取得したデータの記憶や、マイクロコンピュータ５１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ５１８は、必要に応じて、フラッシュメモリ５１７に対してデータを書き込み、またフラッシュメモリ５１７からデータを読み出す。
【０１７１】
電話通信またはデータ通信の機能は、ベースバンド通信回路５３６によって実現される。マイクロコンピュータ５１８は、ベースバンド通信回路５３６を制御して、音声またはデータを送受信するための処理を行う。
【０１７２】
以上、本発明の第１参考例の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。たとえば、前述の第１参考例の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。また、１個のダイオードセルが形成されていてもよい。
【０１７３】
また、前述の第１参考例の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
【０１７４】
なお、この第１参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
【０１７５】
（項１）ツェナー電圧Ｖｚが５．５Ｖ〜７．０Ｖのチップダイオードであって、５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍの抵抗率を有する半導体基板と、前記半導体基板の表面に形成され、前記半導体基板との間にダイオード接合領域を形成する拡散層とを含み、前記拡散層は、前記半導体基板の前記表面に対して０．２μｍ〜３．０μｍの深さを有している、チップダイオード。
【０１７６】
（項２）前記ダイオード接合領域が、ｐｎ接合領域である、項１に記載のチップダイオード。
【０１７７】
この構成により、ｐｎ接合型のチップダイオードを提供できる。
【０１７８】
（項３）前記半導体基板がｐ型半導体基板からなり、前記拡散層が前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層である、項２に記載のチップダイオード。
【０１７９】
この構成によれば、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
【０１８０】
（項４）前記ｎ型拡散層に電気的に接続されたカソード電極と、前記ｐ型半導体基板に電気的に接続されたアノード電極とをさらに含み、前記ｎ型拡散層の前記深さが０．７μｍ〜３．０μｍであり、前記カソード電極および前記アノード電極は、前記ｐ型半導体基板に接し、ＡｌＳｉＣｕからなる電極膜を含む、項３に記載のチップダイオード。
【０１８１】
ＡｌＳｉＣｕは、ｐ型半導体（特にｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉＣｕ電極膜は、ｐ型半導体との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が一層簡単になるので、それに応じて生産性および生産コストを低減できる。ｐ型半導体との間にオーミック接合を形成できる電極膜としては、他にも、ＡｌＳｉ電極膜材料を適用できるが、このＡｌＳｉ電極膜に比べて、ＡｌＳｉＣｕ電極膜は信頼性を向上させることができる。また、ｎ型拡散層の深さが０．７μｍ〜３．０μｍであるので、ＡｌＳｉＣｕの成膜後、当該ＡｌＳｉＣｕ電極膜がｎ型拡散層を貫通してｐ型半導体基板にスパイクすることを防止することができる。
【０１８２】
（項５）前記ｎ型拡散層に電気的に接続されたカソード電極と、前記ｐ型半導体基板に電気的に接続されたアノード電極とをさらに含み、前記ｎ型拡散層の前記深さが０．２μｍ〜０．７μｍであり、前記カソード電極および前記アノード電極は、前記ｐ型半導体基板に接し、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなる電極膜を含む、項３に記載のチップダイオード。
【０１８３】
この構成によれば、カソード電極がＴｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜からなる電極膜であるため、ｎ型拡散層の深さが０．２μｍ〜０．７μｍであっても、当該電極膜がｎ型拡散層を貫通してｐ型半導体基板にスパイクすることを防止することができる。一方、Ｔｉ／Ａｌ積層膜またはＴｉ／ＴｉＮ／ＡｌＣｕ積層膜はｐ型半導体との間にオーミック接触し難いが、本発明では半導体基板の抵抗率が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍである。したがって、ｐ型半導体基板にｐ+型拡散層を形成しなくても、当該積層膜（アノード電極）とｐ型半導体基板との間に良好なオーミック接合を形成することができる。
【０１８４】
（項６）前記半導体基板の前記表面を覆い、前記拡散層を選択的に露出させるコンタクト孔が形成された絶縁膜をさらに含み、前記拡散層には、前記コンタクト孔に連続する凹部が形成されている、項１〜５のいずれか一項に記載のチップダイオード。
【０１８５】
（項７）前記凹部の周縁部に選択的に形成された凹部絶縁膜をさらに含む、項６に記載のチップダイオード。
【０１８６】
（項８）前記凹部絶縁膜は、前記凹部と前記コンタクト孔との境界を横切るように形成されている、項７に記載のチップダイオード。
【０１８７】
（項９）前記拡散層は、前記半導体基板の前記表面から所定の深さまで減少し続ける濃度プロファイルを有している、項１〜８のいずれか一項に記載のチップダイオード。
【０１８８】
（項１０）前記半導体基板の前記表面が、コーナー部を丸めた矩形形状を有している、項１〜９のいずれか一項に記載のチップダイオード。
【０１８９】
この構成により、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
【０１９０】
（項１１）前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、項１０に記載のチップダイオード。
【０１９１】
この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
【０１９２】
（項１２）実装基板と、前記実装基板に実装された項１〜１１のいずれか一項に記載のチップダイオードとを含む、回路アセンブリ。
【０１９３】
この構成により、ツェナー電圧Ｖｚが５．５Ｖ〜７．０Ｖに正確にコントロールされたチップダイオードを備える回路アセンブリを提供できる。
【０１９４】
（項１３）前記チップダイオードが、前記実装基板にワイヤレスボンディングによって接続されている、項１２に記載の回路アセンブリ。
【０１９５】
この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
【０１９６】
（項１４）項１２または１３に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
【０１９７】
この構成により、ツェナー電圧Ｖｚが５．５Ｖ〜７．０Ｖに正確にコントロールされたチップダイオードを備える電子機器を提供できる。
【０１９８】
（項１５）ツェナー電圧Ｖｚが５．５Ｖ〜７．０Ｖのチップダイオードの製造方法であって、５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍの抵抗率を有する半導体基板の表面に、不純物を選択的に導入する工程と、少なくとも前記不純物が導入された領域を覆うように、前記半導体基板の前記表面に熱酸化膜を形成する工程と、前記半導体基板の前記表面を前記熱酸化膜で覆った状態で熱処理を施して前記不純物を拡散させることによって、前記半導体基板との間にダイオード接合領域を形成し、前記半導体基板の前記表面に対して０．２μｍ〜３．０μｍの深さを有する拡散層を形成する工程とを含む、チップダイオードの製造方法。
【０１９９】
この方法によって、項１のチップダイオードを製造することができる。そして、この方法によれば、熱処理の前に熱酸化膜を形成することによって、半導体基板の表面部における不純物（ｎ型不純物またはｐ型不純物）の濃度を小さくすることができる。しかも、使用される半導体基板の抵抗率が５ｍΩ・ｃｍ〜２０ｍΩ・ｃｍである。そのため、０．２μｍ〜３．０μｍの深さまで不純物が拡散するように熱処理し、当該熱処理時の熱量を半導体基板に与えることによって、チップダイオードのツェナー電圧Ｖｚを５．５Ｖ〜７．０Ｖに正確にコントロールすることができる。
【０２００】
（項１６）前記不純物を導入する工程は、前記半導体基板の前記表面に、当該表面を選択的に露出させるコンタクト孔が形成された絶縁膜を形成し、そのコンタクト孔を介して前記不純物を導入する工程を含み、前記熱酸化膜を形成する工程は、前記コンタクト孔内の前記半導体基板の前記表面を選択的に熱酸化して、前記熱酸化膜を前記半導体基板の裏面側にも成長させることによって、前記コンタクト孔に連続する凹部を前記半導体基板に形成する工程を含む、項１５に記載のチップダイオードの製造方法。
【０２０１】
（項１７）前記半導体基板がｐ型半導体基板からなり、前記不純物を導入する工程は、ｎ型不純物を前記半導体基板の前記表面にイオン注入する工程を含む、項１５または１６に記載のチップダイオードの製造方法。
【０２０２】
（項１８）前記拡散層を形成する工程は、前記拡散層の深さが０．７μｍ〜３．０μｍとなるように、前記半導体基板にドライブイン処理を施す工程を含む、項１５〜１７のいずれか一項に記載のチップダイオードの製造方法。
【０２０３】
（項１９）前記拡散層を形成する工程は、前記拡散層の深さが０．２μｍ〜０．７μｍとなるように、前記半導体基板にＲＴＡ（Rapid Thermal Annealing）処理を施す工程を含む、項１５〜１７のいずれか一項に記載のチップダイオードの製造方法。
＜本発明の第２参考例の実施形態＞
以下では、本発明の第２参考例の実施形態を、添付図面を参照して詳細に説明する。
【０２０４】
図４３は、本発明の第２参考例の一実施形態に係るチップダイオードの斜視図であり、図４４はその平面図であり、図４５は、図４４のＥ−Ｅ線でとった断面図である。さらに、図４６は、図４３のＦ−Ｆでとった断面図である。
【０２０５】
チップダイオード４０１は、ｐ+型の半導体基板４０２（たとえばシリコン基板）と、半導体基板４０２に形成された複数のダイオードセルＤ４０１〜Ｄ４０４と、これらの複数のダイオードセルＤ４０１〜Ｄ４０４を並列に接続するカソード電極４０３およびアノード電極４０４とを含む。
【０２０６】
半導体基板４０２の抵抗率は、１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍである。
【０２０７】
半導体基板４０２は、一対の主面４０２ａ，４０２ｂと、その一対の主面４０２ａ，４０２ｂと直交する複数の側面４０２ｃとを含み、前記一対の主面４０２ａ，４０２ｂのうちの一方（主面４０２ａ）が素子形成面とされている。以下、この主面４０２ａを「素子形成面４０２ａ」という。素子形成面４０２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオード４０１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面４０２ａの両端部に、カソード電極４０３の外部接続電極４０３Ｂと、アノード電極４０４の外部接続電極４０４Ｂとが配置されている。これらの外部接続電極４０３Ｂ，４０４Ｂの間の素子形成面４０２ａに、ダイオードセル領域４０７が設けられている。
【０２０８】
素子形成面４０２ａの一つの短辺（この第２参考例の実施形態ではカソード側外部接続電極４０３Ｂに近い短辺）に連なる一つの側面４０２ｃには、半導体基板４０２の厚さ方向に延びて切り欠かれた凹部４０８が形成されている。凹部４０８は、この第２参考例の実施形態では、半導体基板４０２の厚さ方向の全域にわたって延びている。凹部４０８は、平面視において、素子形成面４０２ａの一短辺から内方に窪んでおり、この第２参考例の実施形態では、素子形成面４０２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部４０８は、チップダイオード４０１の向き（チップ方向）を表す。より具体的には、凹部４０８は、カソード側外部接続電極４０３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオード４０１の実装時に、その外観によって極性を把握できる構造となっている。
【０２０９】
半導体基板４０２は、４つの側面４０２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部４０９を有している。この４つのコーナー部４０９は、この第２参考例の実施形態では、ラウンド形状に整形されている。コーナー部４０９は、素子形成面４０２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオード４０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
【０２１０】
ダイオードセル領域４０７は、この第２参考例の実施形態では、矩形に形成されている。ダイオードセル領域４０７内に、複数のダイオードセルＤ４０１〜Ｄ４０４が配置されている。複数のダイオードセルＤ４０１〜Ｄ４０４は、この第２参考例の実施形態では４個設けられており、半導体基板４０２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
【０２１１】
図４７は、カソード電極４０３およびアノード電極４０４ならびにその上に形成された構成を取り除いて、半導体基板４０２の表面（素子形成面４０２ａ）の構造を示す平面図である。ダイオードセルＤ４０１〜Ｄ４０４の各領域内には、それぞれ、ｐ+型の半導体基板４０２の表層領域にｎ+型領域４１０が形成されている。ｎ+型領域４１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ４０１〜Ｄ４０４は、ダイオードセル毎に分離されたｐｎ接合領域４１１をそれぞれ有している。
【０２１２】
複数のダイオードセルＤ４０１〜Ｄ４０４は、この第２参考例の実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ+型領域４１０が形成されている。この第２参考例の実施形態では、ｎ+型領域４１０は、正八角形に形成されており、ダイオードセルＤ４０１〜Ｄ４０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ４０１〜Ｄ４０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
【０２１３】
図４５および図４６に示されているように、各ｎ+型領域４１０は、その最深部の深さが、素子形成面４０２ａに対して２μｍ〜３μｍである。また、半導体基板４０２の素子形成面４０２ａには、酸化膜からなる絶縁膜４１５（図４４では図示省略）が形成されている。絶縁膜４１５には、ダイオードセルＤ４０１〜Ｄ４０４のそれぞれのｎ+型領域４１０の表面を露出させるコンタクト孔４１６（カソードコンタクト孔）と、素子形成面４０２ａを露出させるコンタクト孔４１７（アノードコンタクト孔）とが形成されている。このコンタクト孔４１６に連続するように、ｎ+型領域４１０の表面には凹部４１９が形成されている。凹部４１９は、その全体がｎ+型領域４１０の内方領域に形成され、その側面がコンタクト孔４１６の側面と段差を介さずに滑らかに連続している。したがって、凹部４１９およびコンタクト孔４１６は、組み合わさって段差のない滑らかな側面を有する一つの孔を形成している。そして、この孔の周縁部（凹部４１９の周縁部）には、凹部絶縁膜としての絶縁膜４２７が形成されている。絶縁膜４２７は酸化膜からなり、この第２参考例の実施形態では、凹部４１９の底面中央を露出させるように、凹部４１９の辺に沿って環状に形成されている。また、絶縁膜４２７は、凹部４１９とコンタクト孔４１６との境界を横切るように形成されており、その一部（上部）が素子形成面４０２ａよりも上方に突出している。
【０２１４】
絶縁膜４１５の表面には、カソード電極４０３およびアノード電極４０４が形成されている。カソード電極４０３は、絶縁膜４１５の表面に形成されたカソード電極膜４０３Ａと、カソード電極膜４０３Ａに接合された外部接続電極４０３Ｂとを含む。カソード電極膜４０３Ａは、複数のダイオードセルＤ４０１，Ｄ４０３に接続された引き出し電極Ｌ４０１と、複数のダイオードＤ４０２，Ｄ４０４に接続された引き出し電極Ｌ４０２と、引き出し電極Ｌ４０１，Ｌ４０２（カソード引き出し電極）と一体的に形成されたカソードパッド４０５とを有している。カソードパッド４０５は、素子形成面４０２ａの一端部に矩形に形成されている。このカソードパッド４０５に外部接続電極４０３Ｂが接続されている。このようにして、外部接続電極４０３Ｂは、引き出し電極Ｌ４０１，Ｌ４０２に共通に接続されている。カソードパッド４０５および外部接続電極４０３Ｂは、カソード電極４０３の外部接続部（カソード外部接続部）を構成している。
【０２１５】
アノード電極４０４は、絶縁膜４１５の表面に形成されたアノード電極膜４０４Ａと、アノード電極膜４０４Ａに接合された外部接続電極４０４Ｂとを含む。アノード電極膜４０４Ａは、ｐ+型の半導体基板４０２に接続されており、素子形成面４０２ａの一端部付近にアノードパッド４０６を有している。アノードパッド４０６は、アノード電極膜４０４Ａにおいて素子形成面４０２ａの一端部に配置された領域からなる。このアノードパッド４０６に外部接続電極４０４Ｂが接続されている。アノードパッド４０６および外部接続電極４０４Ｂは、アノード電極４０４の外部接続部（アノード外部接続部）を構成している。アノード電極膜４０４Ａにおいて、アノードパッド４０６以外の領域は、アノードコンタクト孔４１７から引き出されたアノード引き出し電極である。
【０２１６】
引き出し電極Ｌ４０１は、絶縁膜４１５の表面からダイオードセルＤ４０１，Ｄ４０３のコンタクト孔４１６および凹部４１９内に入り込み、各凹部４１９内でダイオードセルＤ４０１，Ｄ４０３の各ｎ+型領域４１０にオーミック接触している。引き出し電極Ｌ４０１において、コンタクト孔４１６内でダイオードセルＤ４０１，Ｄ４０３に接続されている部分は、セル接続部Ｃ４０１，Ｃ４０３を構成している。同様に、引き出し電極Ｌ４０２は、絶縁膜４１５の表面からダイオードセルＤ４０２，Ｄ４０４のコンタクト孔４１６および凹部４１９内に入り込み、各凹部４１９内でダイオードセルＤ４０２，Ｄ４０４の各ｎ+型領域４１０にオーミック接触している。引き出し電極Ｌ４０２において、コンタクト孔４１６内でダイオードセルＤ４０２，Ｄ４０４に接続されている部分は、セル接続部Ｃ４０２，Ｃ４０４を構成している。アノード電極膜４０４Ａは、絶縁膜４１５の表面からコンタクト孔４１７の内方へと延びており、コンタクト孔４１７内でｐ+型の半導体基板４０２にオーミック接触している。カソード電極膜４０３Ａおよびアノード電極膜４０４Ａは、この第２参考例の実施形態では、同じ材料からなっている。
【０２１７】
電極膜としては、この第２参考例の実施形態では、ＡｌＳｉＣｕ膜を用いている。ＡｌＳｉＣｕ膜を用いると、半導体基板４０２の表面にｐ+型領域を設けることなく、アノード電極膜４０４Ａをｐ+型の半導体基板４０２にオーミック接触させることができる。すなわち、アノード電極膜４０４Ａをｐ+型の半導体基板４０２に直接接触させてオーミック接合を形成できる。したがって、ｐ+型領域を形成するための工程を省くことができる。
【０２１８】
カソード電極膜４０３Ａとアノード電極膜４０４Ａとの間は、スリット４１８によって分離されている。引き出し電極Ｌ４０１は、ダイオードセルＤ４０１からダイオードセルＤ４０３を通ってカソードパッド４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４０２は、ダイオードセルＤ４０２からダイオードセルＤ４０４を通ってカソードパッド４０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４０１，Ｌ４０２は、ｎ+型領域４１０からカソードパッド４０５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部Ｃ４０１，Ｃ４０２，Ｃ４０３，Ｃ４０４の幅よりも広い。セル接続部Ｃ４０１〜Ｃ４０４の幅は、引き出し電極Ｌ４０１，Ｌ４０２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４０１，Ｌ４０２の先端部は、ｎ+型領域４１０の平面形状と整合するように整形されている。引き出し電極Ｌ４０１，Ｌ４０２の基端部は、カソードパッド４０５に接続されている。スリット４１８は、引き出し電極Ｌ４０１，Ｌ４０２を縁取るように形成されている。一方、アノード電極膜４０４Ａは、ほぼ一定の幅のスリット４１８に対応した間隔を開けて、カソード電極膜４０３Ａを取り囲むように、絶縁膜４１５の表面に形成されている。アノード電極膜４０４Ａは、素子形成面４０２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッド４０６とを一体的に有している。
【０２１９】
カソード電極膜４０３Ａおよびアノード電極膜４０４Ａは、たとえば窒化膜からなるパッシベーション膜４２０（図４４では図示省略）によって覆われており、さらにパッシベーション膜４２０の上にはポリイミド等の樹脂膜４２１が形成されている。パッシベーション膜４２０および樹脂膜４２１を貫通するように、カソードパッド４０５を露出させるパッド開口４２２と、アノードパッド４０６を露出させるパッド開口４２３とが形成されている。パッド開口４２２，４２３に外部接続電極４０３Ｂ，４０４Ｂがそれぞれ埋め込まれている。パッシベーション膜４２０および樹脂膜４２１は、保護膜を構成しており、引き出し電極Ｌ４０１，Ｌ４０２およびｐｎ接合領域４１１への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、チップダイオード４０１の耐久性の向上に寄与している。
【０２２０】
外部接続電極４０３Ｂ，４０４Ｂは、樹脂膜４２１の表面よりも低い位置（半導体基板４０２に近い位置）に表面を有していてもよいし、樹脂膜４２１の表面から突出していて、樹脂膜４２１よりも高い位置（半導体基板４０２から遠い位置）に表面を有していてもよい。図４５には、外部接続電極４０３Ｂ，４０４Ｂが樹脂膜４２１の表面から突出している例を示す。外部接続電極４０３Ｂ，４０４Ｂは、たとえば、電極膜４０３Ａ，４０４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
【０２２１】
各ダイオードセルＤ４０１〜Ｄ４０４では、ｐ+型の半導体基板４０２とｎ+型領域４１０との間にｐｎ接合領域４１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ４０１〜Ｄ４０４のｎ+型領域４１０がカソード電極４０３に共通に接続され、ダイオードセルＤ４０１〜Ｄ４０４の共通のｐ型領域であるｐ+型の半導体基板４０２がアノード電極４０４に共通に接続されている。これによって、半導体基板４０２上に形成された複数のダイオードセルＤ４０１〜Ｄ４０４は、すべて並列に接続されている。
【０２２２】
図４８は、チップダイオード４０１の内部の電気的構造を示す電気回路図である。ダイオードセルＤ４０１〜Ｄ４０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極４０３によって共通接続され、アノード側がアノード電極４０４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
【０２２３】
この第２参考例の実施形態の構成によれば、チップダイオード４０１は複数のダイオードセルＤ４０１〜Ｄ４０４を有しており、各ダイオードセルＤ４０１〜Ｄ４０４がｐｎ接合領域４１１を有している。ｐｎ接合領域４１１は、ダイオードセルＤ４０１〜Ｄ４０４毎に分離されている。そのため、チップダイオード４０１は、ｐｎ接合領域４１１の周囲長、すなわち、半導体基板４０２におけるｎ+型領域４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオード４０１を小型に形成する場合であっても、ｐｎ接合領域４１１の総周囲長を大きくすることができるから、チップダイオード４０１の小型化とＥＳＤ耐量の確保とを両立することができる。
【０２２４】
図４９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
【０２２５】
さらに、この第２参考例の実施形態では、引き出し電極Ｌ４０１，Ｌ４０２の幅Ｗ１，Ｗ２が、セル接続部Ｃ４０１〜Ｃ４０４からカソードパッド４０５までの間の至るところで、セル接続部Ｃ４０１〜Ｃ４０４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
【０２２６】
また、この第２参考例の実施形態では、カソードパッド４０５に向かう直線上に並んだ複数のダイオードセルＤ４０１，Ｄ４０３；Ｄ４０２，Ｄ４０４が直線状の共通の引き出し電極Ｌ４０１，Ｌ４０２によって、カソードパッド４０５に接続されている。これにより、ダイオードセルＤ４０１〜Ｄ４０４からカソードパッド４０５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＤ４０１，Ｄ４０３；Ｄ４０２，Ｄ４０４で一つの引き出し電極Ｌ４０１；Ｌ４０２を共有できるから、多数のダイオードセルＤ４０１〜Ｄ４０４を形成してダイオード接合領域（ｐｎ接合領域４１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板４０２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
【０２２７】
また、引き出し電極Ｌ４０１，Ｌ４０２の端部がｎ+型領域４１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極Ｌ４０１，Ｌ４０２の占有面積を小さくしながら、ｎ+型領域４１０と接続できる。
【０２２８】
さらに、半導体基板４０２の一方の表面である素子形成面４０２ａにカソード側およびアノード側の外部接続電極４０３Ｂ，４０４Ｂがいずれも形成されている。そこで、図５０に示すように、素子形成面４０２ａを実装基板４２５に対向させて、外部接続電極４０３Ｂ，４０４Ｂをはんだ４２６によって実装基板４２５上に接合することにより、チップダイオード４０１を実装基板４２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオード４０１を提供することができ、素子形成面４０２ａを実装基板４２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオード４０１を実装基板４２５に接続できる。これによって、実装基板４２５上におけるチップダイオード４０１の占有空間を小さくできる。特に、実装基板４２５上におけるチップダイオード４０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
【０２２９】
また、この第２参考例の実施形態では、半導体基板４０２上に絶縁膜４１５が形成されており、その絶縁膜４１５に形成されたコンタクト孔４１６を介してダイオードセルＤ４０１〜Ｄ４０４に引き出し電極Ｌ４０１，Ｌ４０２のセル接続部Ｃ４０１〜Ｃ４０４が接続されている。そして、コンタクト孔４１６の外の領域において絶縁膜４１５上にカソードパッド４０５が配置されている。つまり、ｐｎ接合領域４１１の直上から離れた位置にカソードパッド４０５が設けられている。また、絶縁膜４１５に形成されたコンタクト孔４１７を介してアノード電極膜４０４Ａが半導体基板４０２に接続されており、コンタクト孔４１７の外の領域において絶縁膜４１５上にアノードパッド４０６が配置されている。アノードパッド４０６もまた、ｐｎ接合領域４１１の直上から離れた位置にある。これにより、チップダイオード４０１を実装基板４２５に実装するときに、ｐｎ接合領域４１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域４１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極４０３Ｂ，４０４Ｂを設けずに、カソードパッド４０５およびアノードパッド４０６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッド４０５およびアノードパッド４０６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域４１１が破壊されることを回避できる。
【０２３０】
また、この第２参考例の実施形態では、アノード電極膜４０４ＡがＡｌＳｉＣｕ膜からなっている。ＡｌＳｉＣｕ膜は、ｐ型半導体（特にｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ+型の半導体基板４０２との間に良好なオーミック接合を形成することができる。よって、ｐ+型の半導体基板４０２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。ｐ型半導体との間にオーミック接合を形成できる電極膜としては、他にも、ＡｌＳｉ電極膜材料を適用できるが、このＡｌＳｉ電極膜に比べて、ＡｌＳｉＣｕ電極膜は信頼性を向上させることができる。
【０２３１】
さらに、この第２参考例の実施形態では、半導体基板４０２は、コーナー部４０９が丸められた矩形形状を有している。それによって、チップダイオード４０１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオード４０１を提供できる。
【０２３２】
さらに、この第２参考例の実施形態では、半導体基板４０２のカソード側外部接続電極４０３Ｂに近い短辺に陰極方向を表す凹部４０８が形成されているので、半導体基板４０２の裏面（素子形成面４０２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部４０８は、チップダイオード４０１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオード４０１のサイズが微小で、標印が困難な場合にも凹部４０８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオード４０１に対してもカソードマークを付与できる。
【０２３３】
図５１は、チップダイオード４０１の製造工程の一例を説明するための工程図である。また、図５２（ａ）〜（ｄ）は、前記第２参考例の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。また、図５３Ａおよび図５３Ｂは、図５１の製造工程途中の構成を示す断面図であり、図４５に対応する切断面を示す。図５４は、半導体基板４０２の元基板としてのｐ+型半導体ウエハＷの平面図であり、一部の領域を拡大して示してある。
【０２３４】
まず、半導体基板４０２の元基板としてのｐ+型半導体ウエハＷが用意される。半導体ウエハＷの表面は素子形成面Ｗａであり、半導体基板４０２の素子形成面４０２ａに対応している。素子形成面Ｗａには、複数のチップダイオード４０１に対応した複数のチップダイオード領域４０１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域４０１ａの間には、境界領域４８０が設けられている。境界領域４８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＷに対して必要な工程を行った後に、境界領域４８０に沿って半導体ウエハＷを切り離すことにより、複数のチップダイオード４０１が得られる。
【０２３５】
半導体ウエハＷに対して実行される工程の一例は、次のとおりである。
【０２３６】
まず、図５２（ａ）に示すように、ｐ+型半導体ウエハＷの素子形成面Ｗａに、熱酸化膜からなる絶縁膜４１５が形成され（Ｓ１）、その上にレジストマスク（図示せず）が形成される（Ｓ２）。このレジストマスクを用いたエッチングによって、ｎ+型領域４１０に対応する開口４２８が絶縁膜４１５に形成される（Ｓ３）。さらに、レジストマスクを剥離した後に、絶縁膜４１５に形成された開口４２８から露出する半導体ウエハＷの表層部にｎ型不純物が導入される（Ｓ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行う。リンデポとは、半導体ウエハＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ3ガスを流して行う熱処理によって、絶縁膜４１５の開口４２８内で露出する半導体ウエハＷの表面に燐を堆積させる処理である。
【０２３７】
次に、図５２（ｂ）に示すように、必要に応じて開口４２８よりも広い幅の開口４２９に整合する開口を有するさらに別のレジストマスクが絶縁膜４１５の上に形成される。このレジストマスクを介するエッチングによって、開口４２８が広げられて開口４２９となる。そして、開口４２９内の素子形成面Ｗａを選択的に熱酸化して、熱酸化膜４３１が形成される（Ｓ５）。この熱酸化膜４３１は、素子形成面Ｗａの上方だけでなく、半導体ウエハＷの素子形成面Ｗａ付近のシリコンを酸化シリコンに変質させて裏面側にも成長する。これにより、素子形成面Ｗａには、開口４２９に連続する凹部４１９が形成される。その後、半導体ウエハＷに導入された不純物イオンを活性化するための熱処理（ドライブイン処理）が行われる（Ｓ６）。ドライブイン処理の条件（温度、時間）は、目標とするｎ+型領域４１０の深さに応じて選択すればよい。これにより、半導体ウエハＷの表層部にｎ+型領域４１０が形成される。
【０２３８】
次に、図５２（ｃ）に示すように、コンタクト孔４１６，４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜４１５の上に形成される（Ｓ７）。このレジストマスクを介するエッチングによって、絶縁膜４１５にコンタクト孔４１６，４１７が形成される（Ｓ８）。それと共に、熱酸化膜４３１の一部が選択的に除去されて、残った部分が絶縁膜４２７として形成される。その後、レジストマスクが剥離される。
【０２３９】
次に、図５２（ｄ）に示すように、たとえばスパッタリングによって、カソード電極４０３およびアノード電極４０４を構成する電極膜が絶縁膜４１５上に形成される（Ｓ９）。この第２参考例の実施形態では、ＡｌＳｉＣｕからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリット４１８に対応する開口パターンを有する別のレジストマスクが形成され（Ｓ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット４１８が形成される（Ｓ１１）。スリット４１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜４０３Ａおよびアノード電極膜４０４Ａに分離される。
【０２４０】
次に、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜４２０が形成され（Ｓ１２）、さらにポリイミド等を塗布することにより樹脂膜４２１が形成される（Ｓ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口４２３，４２４に対応するパターンで露光した後、そのポリイミド膜が現像される（Ｓ１４）。これにより、パッド開口４２３，４２４に対応した開口を有する樹脂膜４２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（Ｓ１５）。そして、樹脂膜４２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜４２０にパッド開口４２２，４２３が形成される（Ｓ１６）。その後、パッド開口４２２，４２３内に外部接続電極４０３Ｂ，４０４Ｂが形成される（Ｓ１７）。外部接続電極４０３Ｂ，４０４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
【０２４１】
次に、境界領域４８０（図５４参照）に整合する格子状の開口を有するレジストマスク４８３（図５３Ａ参照）が形成される（Ｓ１８）。このレジストマスク４８３を介してプラズマエッチングが行われ、それによって、図５３Ａに示すように、半導体ウエハＷがその素子形成面Ｗａから所定の深さまでエッチングされる。これによって、境界領域４８０に沿って、切断用の溝４８１が形成される（Ｓ１９）。レジストマスク４８３が剥離された後、図５３Ｂに示すように、半導体ウエハＷが裏面Ｗｂから、溝４８１の底部に到達するまで研削される（Ｓ２０）。これによって、複数のチップダイオード領域４０１ａが個片化され、前述の構造のチップダイオード４０１を得ることができる。
【０２４２】
境界領域４８０に溝４８１を形成するためのレジストマスク４８３は、図５４に示すように、チップダイオード領域４０１ａの四隅に接する位置に、チップダイオード領域４０１ａの外側に凸の湾曲形状のラウンド形状部４８４を有している。ラウンド形状部４８４は、チップダイオード領域４０１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域４８０に溝４８１を形成するためのレジストマスク４８３は、チップダイオード領域４０１ａの一つの短辺に接する位置に、チップダイオード領域４０１ａの内側に向かって窪んだ凹部４８５を有している。したがって、このレジストマスク４８３をマスクとして行うプラズマエッチングによって溝４８１を形成すると、溝４８１は、チップダイオード領域４０１ａの四隅に接する位置に、チップダイオード領域４０１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域４０１ａの一つの短辺に接する位置に、チップダイオード領域４０１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域４０１ａを半導体ウエハＷから切り出すための溝４８１を形成する工程において、同時に、チップダイオード４０１の四隅のコーナー部４０９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部４０８を形成できる。すなわち、専用の工程を追加することなく、コーナー部４０９をラウンド形状に加工でき、かつカソードマークとしての凹部４０８を形成できる。
【０２４３】
この第２参考例の実施形態では、半導体基板４０２がｐ型半導体からなっているので、半導体基板４０２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ+型の半導体基板４０２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
【０２４４】
また、この第２参考例の実施形態によれば、ドライブイン処理の前に熱酸化膜４３１を形成するので（図５２（ｂ）参照）、その熱酸化時の熱を利用して、半導体ウエハＷの表面部におけるｐ型不純物の濃度を小さくすることができる。しかも、使用される半導体ウエハＷの抵抗率が１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍである。そのため、２μｍ〜３μｍの深さまでｎ型不純物イオンが拡散するようにドライブイン処理し、当該ドライブンイン処理時の熱量を半導体ウエハＷに与えることによって、チップダイオード４０１のツェナー電圧を６．５Ｖ〜９．０Ｖに正確にコントロールすることができる。なお、ツェナー電圧とは、たとえば、図５５に示すチップダイオード４０１の逆方向のＩ−Ｖ曲線において、電流が急峻に立ち上がるときの電圧Ｖｚのことである。
【０２４５】
また、この第２参考例の実施形態では、ｎ型不純物の導入をリンデポで行うので、イオン注入によってｎ型不純物を導入する場合に比べて、製造コストを低減できる。また、この方法を利用することによって、図５６に示すように、チップダイオード４０１において、ｎ+型領域４１０に、半導体基板４０２の素子形成面４０２ａから所定の深さまで、一定の濃度プロファイルを与えることができる。対照的に、イオン注入によってｎ型不純物を導入した場合には、その濃度プロファイルは、素子形成面４０２ａから所定の深さまで減少し続けることになる。
【０２４６】
図５７は、ＡｌＳｉＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図であって、ｐ+型シリコン基板上にＡｌＳｉＣｕ膜を形成したときの、ｐ+型シリコン基板とＡｌＳｉＣｕ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。
【０２４７】
また、図５８は、Ｔｉ／ＴｉＮ／ＡｌＣｕ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。図５８には、比較のために、ｐ+型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線４９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、ｐ+型シリコン基板の表面に、より高濃度にｐ型不純物を導入した高濃度領域を形成し、その高濃度領域に対して、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線４９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＡｌＳｉＣｕ膜を用いることによって、ｐ+型半導体基板に高濃度領域を形成することなく、ｐ+型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
【０２４８】
図５９は、チップダイオード４０１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオード４０１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ+型領域４１０を形成するためにｎ型不純物（たとえば燐）を半導体基板４０２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブイン処理）が行われる（図５２（ｂ））。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板４０２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図５９から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
【０２４９】
図６０は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、半導体基板４０２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線４９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線４９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線４９３，４９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
【０２５０】
図６１は、ツェナー電圧（Ｖｚ）の調整に関するさらに別の特徴を説明するための図である。具体的には、半導体基板４０２の抵抗率（Ｓｕｂ抵抗）に対するツェナー電圧の変化が示されており、上側の曲線４９５は熱処理時に加えられる熱量が比較的多い（ドライブ条件：１１００℃  ６０ｍｉｎ）場合のツェナー電圧を示し、下側の曲線４９６は当該熱量が比較的少ない（ドライブ条件：１０００℃  ６０ｍｉｎ）場合のツェナー電圧を示している。曲線４９５，４９６およびその他のドライブ条件での結果から、１０ｍΩ・ｃｍ以上の抵抗率を有する半導体基板を用いれば、６．５Ｖ以上のツェナー電圧を発現できることが分かる。特に、２５ｍΩ・ｃｍの抵抗率を有する半導体基板を用いれば、８．２Ｖもの高いツェナー電圧を発現できることが分かる。したがって、抵抗率が１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍの半導体基板を使用し、２μｍ〜３μｍの深さまでｎ型不純物が拡散するような条件でドライブイン処理すれば、チップダイオードのツェナー電圧Ｖｚを６．５Ｖ〜９．０Ｖに正確にコントロールすることができる。
【０２５１】
図６２は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
【０２５２】
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。この第２参考例の実施形態では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
【０２５３】
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
【０２５４】
図６３は、筐体６０２の内部に収容された電子回路アセンブリ６１０の構成を示す図解的な平面図である。電子回路アセンブリ６１０は、配線基板６１１と、配線基板６１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２−６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。複数のチップ部品は、チップインダクタ６２１，６２５，６３５、チップ抵抗器６２２，６２４，６３３、チップキャパシタ６２７，６３０，６３４、およびチップダイオード６２８，６３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板６１１の実装面上に実装されている。チップダイオード６２８，６３１には、前述の第２参考例の実施形態に係るチップダイオードを適用できる。
【０２５５】
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
【０２５６】
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ６２１と、複数のチップ抵抗器６２２とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ６２１およびチップ抵抗器６２２は、ワンセグ放送受信回路６２３を構成している。チップインダクタ６２１およびチップ抵抗器６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
【０２５７】
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン６０１の位置情報を出力する電子回路を内蔵している。
【０２５８】
ＦＭチューナＩＣ６１５は、その近傍において配線基板６１１に実装された複数のチップ抵抗器６２４および複数のチップインダクタ６２５と共に、ＦＭ放送受信回路６２６を構成している。チップ抵抗器６２４およびチップインダクタ６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
【０２５９】
電源ＩＣ６１６の近傍には、複数のチップキャパシタ６２７および複数のチップダイオード６２８が配線基板６１１の実装面に実装されている。電源ＩＣ６１６は、チップキャパシタ６２７およびチップダイオード６２８と共に、電源回路６２９を構成している。
【０２６０】
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
【０２６１】
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
【０２６２】
電源ＩＣ６１９の近くには、複数のチップキャパシタ６３０および複数のチップダイオード６３１が配線基板６１１の実装面に実装されている。電源ＩＣ６１９は、チップキャパシタ６３０およびチップダイオード６３１と共に、電源回路６３２を構成している。
【０２６３】
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器６３３、複数のチップキャパシタ６３４、および複数のチップインダクタ６３５が、配線基板６１１の実装面に実装されている。ベースバンドＩＣ６２０は、チップ抵抗器６３３、チップキャパシタ６３４およびチップインダクタ６３５と共に、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
【０２６４】
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
【０２６５】
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
【０２６６】
また、スマートフォン６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
【０２６７】
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
【０２６８】
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
【０２６９】
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
【０２７０】
以上、本発明の第２参考例の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。たとえば、前述の第２参考例の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。また、１個のダイオードセルが形成されていてもよい。
【０２７１】
また、前述の第２参考例の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
【０２７２】
なお、この第２参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
【０２７３】
（項１）ツェナー電圧Ｖｚが６．５Ｖ〜９．０Ｖのチップダイオードであって、１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍの抵抗率を有する半導体基板と、前記半導体基板の表面に形成され、前記半導体基板との間にダイオード接合領域を形成する拡散層とを含み、前記拡散層は、前記半導体基板の前記表面に対して２μｍ〜３μｍの深さを有している、チップダイオード。
【０２７４】
（項２）前記ダイオード接合領域が、ｐｎ接合領域である、項１に記載のチップダイオード。
【０２７５】
この構成により、ｐｎ接合型のチップダイオードを提供できる。
【０２７６】
（項３）前記半導体基板がｐ型半導体基板からなり、前記拡散層が前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層である、項２に記載のチップダイオード。
【０２７７】
この構成によれば、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
【０２７８】
（項４）前記ｎ型拡散層に電気的に接続されたカソード電極と、前記ｐ型半導体基板に電気的に接続されたアノード電極とをさらに含み、前記アノード電極は、前記ｐ型半導体基板に接し、ＡｌＳｉＣｕからなる電極膜を含む、項３に記載のチップダイオード。
【０２７９】
ＡｌＳｉＣｕは、ｐ型半導体（特にｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉＣｕ電極膜は、ｐ型半導体との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が一層簡単になるので、それに応じて生産性および生産コストを低減できる。ｐ型半導体との間にオーミック接合を形成できる電極膜としては、他にも、ＡｌＳｉ電極膜材料を適用できるが、このＡｌＳｉ電極膜に比べて、ＡｌＳｉＣｕ電極膜は信頼性を向上させることができる。
【０２８０】
（項５）前記半導体基板の前記表面を覆い、前記拡散層を選択的に露出させるコンタクト孔が形成された絶縁膜をさらに含み、前記拡散層には、前記コンタクト孔に連続する凹部が形成されている、項１〜４のいずれか一項に記載のチップダイオード。
【０２８１】
（項６）前記凹部の周縁部に選択的に形成された凹部絶縁膜をさらに含む、項５に記載のチップダイオード。
【０２８２】
（項７）前記凹部絶縁膜は、前記凹部と前記コンタクト孔との境界を横切るように形成されている、項６に記載のチップダイオード。
【０２８３】
（項８）前記拡散層は、前記半導体基板の前記表面から所定の深さまで、一定の濃度プロファイルを有している、項１〜７のいずれか一項に記載のチップダイオード。
【０２８４】
（項９）前記半導体基板の前記表面が、コーナー部を丸めた矩形形状を有している、項１〜８のいずれか一項に記載のチップダイオード。
【０２８５】
この構成により、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
【０２８６】
（項１０）前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、項９に記載のチップダイオード。
【０２８７】
この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
【０２８８】
（項１１）実装基板と、前記実装基板に実装された項１〜１０のいずれか一項に記載のチップダイオードとを含む、回路アセンブリ。
【０２８９】
この構成により、ツェナー電圧Ｖｚが６．５Ｖ〜９．０Ｖに正確にコントロールされたチップダイオードを備える回路アセンブリを提供できる。
【０２９０】
（項１２）前記チップダイオードが、前記実装基板にワイヤレスボンディングによって接続されている、項１１に記載の回路アセンブリ。
【０２９１】
この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
【０２９２】
（項１３）項１１または１２に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
【０２９３】
この構成により、ツェナー電圧Ｖｚが６．５Ｖ〜９．０Ｖに正確にコントロールされたチップダイオードを備える電子機器を提供できる。
【０２９４】
（項１４）ツェナー電圧Ｖｚが６．５Ｖ〜９．０Ｖのチップダイオードの製造方法であって、１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍの抵抗率を有する半導体基板の表面に、不純物を選択的に導入する工程と、少なくとも前記不純物が導入された領域を覆うように、前記半導体基板の前記表面に熱酸化膜を形成する工程と、前記半導体基板の前記表面を前記熱酸化膜で覆った状態でドライブイン処理を施して前記不純物を拡散させることによって、前記半導体基板との間にダイオード接合領域を形成し、前記半導体基板の前記表面に対して２μｍ〜３μｍの深さを有する拡散層を形成する工程とを含む、チップダイオードの製造方法。
【０２９５】
この方法によって、項１に記載のチップダイオードを製造することができる。そして、この方法によれば、ドライブイン処理の前に熱酸化膜を形成することによって、半導体基板の表面部における不純物（ｎ型不純物またはｐ型不純物）の濃度を小さくすることができる。しかも、使用される半導体基板の抵抗率が１０ｍΩ・ｃｍ〜３０ｍΩ・ｃｍである。そのため、２μｍ〜３μｍの深さまで不純物が拡散するようにドライブイン処理し、当該ドライブンイン処理時の熱量を半導体基板に与えることによって、チップダイオードのツェナー電圧Ｖｚを６．５Ｖ〜９．０Ｖに正確にコントロールすることができる。
【０２９６】
（項１５）前記不純物を導入する工程は、前記半導体基板の前記表面に、当該表面を選択的に露出させるコンタクト孔が形成された絶縁膜を形成し、そのコンタクト孔を介して前記不純物を導入する工程を含み、前記熱酸化膜を形成する工程は、前記コンタクト孔内の前記半導体基板の前記表面を選択的に熱酸化して、前記熱酸化膜を前記半導体基板の裏面側にも成長させることによって、前記コンタクト孔に連続する凹部を前記半導体基板に形成する工程を含む、項１４に記載のチップダイオードの製造方法。
【０２９７】
（項１６）前記半導体基板がｐ型半導体基板からなり、前記不純物を導入する工程は、ｎ型不純物を前記半導体基板の前記表面に堆積する工程を含む、項１４または１５に記載のチップダイオードの製造方法。
【０２９８】
この方法では、イオン注入によってｎ型不純物を導入する場合に比べて、製造コストを低減できる。
【０２９９】
以上、本発明、本発明の第１および第２参考例の実施形態を説明したが、前述の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
【０３００】
本出願は、２０１２年９月２７日に日本国特許庁に提出された特願２０１２−２１５０６１号、２０１２年９月２７日に日本国特許庁に提出された特願２０１２−２１５０６３号および２０１２年９月２７日に日本国特許庁に提出された特願２０１２−２１５０６４号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【０３０１】
Ｗ  半導体ウエハ
Ｗａ  素子形成面
１  チップダイオード
２  半導体基板
２ａ  素子形成面
４  アノード電極
４Ａ  アノード電極膜
８  凹部（カソードマーク）
９  コーナー部
１０  ｎ+型領域
１１  ｐｎ接合領域
２５  実装基板
２０１  スマートフォン
２０２  筐体
２１０  電子回路アセンブリ
２２８  チップダイオード
２３１  チップダイオード
【図１】
2014050422.tif 000003
【図２】
2014050422.tif 000004
【図３】
2014050422.tif 000005
【図４】
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【図５】
2014050422.tif 000007
【図６】
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【図７】
2014050422.tif 000009
【図８】
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【図９】
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【図１０】
2014050422.tif 000012
【図１１Ａ】
2014050422.tif 000013
【図１１Ｂ】
2014050422.tif 000014
【図１２】
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【図１３】
2014050422.tif 000016
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2014050422.tif 000034
【図３２】
2014050422.tif 000035
【図３３Ａ】
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【図３３Ｂ】
2014050422.tif 000037
【図３４】
2014050422.tif 000038
【図３５】
2014050422.tif 000039
【図３６】
2014050422.tif 000040
【図３７Ａ】
2014050422.tif 000041
【図３７Ｂ】
2014050422.tif 000042
【図３８】
2014050422.tif 000043
【図３９】
2014050422.tif 000044
【図４０】
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【図４１】
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【図４２】
2014050422.tif 000047
【図４３】
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【図４４】
2014050422.tif 000049
【図４５】
2014050422.tif 000050
【図４６】
2014050422.tif 000051
【図４７】
2014050422.tif 000052
【図４８】
2014050422.tif 000053
【図４９】
2014050422.tif 000054
【図５０】
2014050422.tif 000055
【図５１】
2014050422.tif 000056
【図５２】
2014050422.tif 000057
【図５３Ａ】
2014050422.tif 000058
【図５３Ｂ】
2014050422.tif 000059
【図５４】
2014050422.tif 000060
【図５５】
2014050422.tif 000061
【図５６】
2014050422.tif 000062
【図５７】
2014050422.tif 000063
【図５８】
2014050422.tif 000064
【図５９】
2014050422.tif 000065
【図６０】
2014050422.tif 000066
【図６１】
2014050422.tif 000067
【図６２】
2014050422.tif 000068
【図６３】
2014050422.tif 000069
【国際調査報告】
2014050422.tif 000070
2014050422.tif 000071
2014050422.tif 000072
2014050422.tif 000073