【手続補正書】
【提出日】平成27年1月9日(2015.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２グローバルビット線と、
前記第１グローバルビット線と前記第２グローバルビット線との電位差を増幅するよう構成されたセンスアンプと、
第１および第２ローカルビット線と、
前記第１ローカルビット線と前記第１グローバルビット線との間に設けられた第１スイッチ回路と、
前記第２ローカルビット線と前記第２グローバルビット線との間に設けられた第２スイッチ回路と、
第１および第２メモリセルと、
前記第１メモリセルと前記第１ローカルビット線との間に設けられた第１セルトランジスタと、
前記第２メモリセルと前記第２ローカルビット線との間に設けられた第２セルトランジスタと、
所定のコマンドに応じて、前記第１および第２セルトランジスタのうちのひとつの状態をＯＮ状態に変えた後、前記第１および第２スイッチ回路の状態をＯＮ状態に変えるよう構成された制御回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記所定のコマンドに応じて、前記第１および第２スイッチ回路の状態をＯＮ状態に変えた後に前記センスアンプを活性化させるよう構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２グローバルビット線の電位を等化するよう構成された等化回路をさらに備え、
前記制御回路は、前記所定のコマンドに応じて、前記第１および第２スイッチ回路の状態をＯＮ状態に変える前に、前記等化回路を非活性化させるよう構成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、前記所定のコマンドに応じて、前記第１および第２セルトランジスタのうちのひとつの状態をＯＮ状態に変える前に、前記等化回路を非活性化させるよう構成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１および第２メモリセルのそれぞれはキャパシタを含むことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記所定のコマンドは、外部により発行されるアクティブコマンドまたはオートリフレッシュコマンドであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記所定のコマンドは、周期的に活性化されるセルフリフレッシュ信号であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１スイッチ回路は第１トランジスタを含み、前記第１トランジスタは第１制御電極と第１主電極と第２主電極とを有し、
前記第１制御電極は前記制御回路に接続され、前記第１主電極はトランジスタを介在させることなく前記第１グローバルビット線に接続され、前記第２主電極はトランジスタを介在させることなく前記第１ローカルビット線に接続され、
前記第２スイッチ回路は第２トランジスタを含み、前記第２トランジスタは第２制御電極と第３主電極と第４主電極とを有し、
前記第２制御電極は前記制御回路に接続され、前記第３主電極はトランジスタを介在させることなく前記第２グローバルビット線に接続され、前記第４主電極はトランジスタを介在させることなく前記第２ローカルビット線に接続されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第１スイッチ回路は第１トランジスタを含み、前記第１トランジスタは第１制御電極と第１主電極と第２主電極とを有し、
前記第１制御電極は前記制御回路に接続され、前記第１主電極は前記第１グローバルビット線に直結され、前記第２主電極は前記第１ローカルビット線に直結され、
前記第２スイッチ回路は第２トランジスタを含み、前記第２トランジスタは第２制御電極と第３主電極と第４主電極とを有し、
前記第２制御電極は前記制御回路に接続され、前記第３主電極は前記第２グローバルビット線に直結され、前記第４主電極は前記第２ローカルビット線に直結されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項１０】
第１制御信号を受けるセンスアンプ回路と、
前記センスアンプ回路に接続された第１グローバルビット線と、
第１ローカルビット線と、
第２制御信号が与えられるゲートと前記第１グローバルビット線と前記第１ローカルビット線との間に電気的に接続されたソースドレイン経路とを含む第１トランジスタと、
第１メモリセルと、
第３制御信号が与えられるゲートと前記第１ローカルビット線と前記第１メモリセルとの間に電気的に接続されたソースドレイン経路とを含む第１セルトランジスタと、
前記第１セルトランジスタの状態をＯＮ状態に変えた後に前記第１トランジスタの状態をＯＮ状態に変えると共に、前記第１トランジスタおよび前記第１セルトランジスタの状態をＯＮ状態に変えた後に前記センスアンプ回路を活性化させるよう、前記第１、第２および第３制御信号を生成する制御回路と、を備えることを特徴とする装置。
【請求項１１】
前記第１トランジスタはさらにソースとドレインとを含み、前記第１トランジスタの前記ソースおよび前記ドレインの一方はトランジスタを介在させることなく前記第１グローバルビット線に接続され、前記第１トランジスタの前記ソースおよび前記ドレインの他方はトランジスタを介在させることなく前記第１ローカルビット線に接続されることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記第１トランジスタはさらにソースとドレインとを含み、前記第１トランジスタの前記ソースおよび前記ドレインの一方は前記第１グローバルビット線に直結され、前記第１トランジスタの前記ソースおよび前記ドレインの他方は前記第１ローカルビット線に直結されることを特徴とする請求項１０に記載の装置。
【請求項１３】
前記第３制御信号を供給するよう前記第１セルトランジスタのゲートに接続された第１ワード線をさらに備えることを特徴とする請求項１０から１２のいずれかに記載の装置。
【請求項１４】
前記センスアンプ回路に接続された第２グローバルビット線と、
第２ローカルビット線と、
第４制御信号が与えられるゲートと前記第２グローバルビット線と前記第２ローカルビット線との間に電気的に接続されたソースドレイン経路とを含む第２トランジスタと、をさらに備え、
前記第２トランジスタは前記第４制御信号に応じて導通状態となり、
前記制御回路は、前記第２制御信号と実質的に同時に前記第４制御信号を生成することを特徴とする請求項１０から１３のいずれかに記載の装置。
【請求項１５】
前記制御回路と前記第１トランジスタのゲートとの間に接続された遅延回路をさらに備えることを特徴とする請求項１０から１４のいずれかに記載の装置。
【請求項１６】
階層構造を有する線を含む半導体メモリ装置を制御するための方法であって、
下位線とデータを保持するための容量性素子との間に設けられた第１スイッチ素子の第１制御端子に第１制御信号を提供することと、
下位線と上位線との間に設けられた第２スイッチ素子の第２制御端子に第２制御信号を提供することと、
前記第１スイッチ素子の状態がＯＮ状態に変わった後に前記第２スイッチ素子の状態がＯＮ状態に変わるように、前記第１および第２制御信号を生成することと、を含むことを特徴とする方法。
【請求項１７】
前記生成することは、前記第１スイッチ素子の状態変化に関する前記第１制御信号のレベル変化と前記第２スイッチ素子の状態変化に関する前記第２制御信号のレベル変化とに所定の期間が介在するように、前記第１および第２制御信号を生成することを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記所定の期間は遅延回路により与えられることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第２スイッチ素子の状態がＯＮ状態に変わった後に前記上位線をセンスすることをさらに含むことを特徴とする請求項１６から１８のいずれかに記載の方法。