(57)【要約】ランダム横線ノイズの低減と動作の高速化の両立を可能とする固体撮像装置（３０１）であって、Ａ／Ｄ変換に用いられる参照電圧を生成するＤ／Ａ変換回路（３１０）を備え、Ｄ／Ａ変換回路（３１０）は、デジタル信号に応じたアナログ電圧を生成する電圧生成回路（４０５）と、生成されたアナログ電圧をバッファする回路であって、内部で生成したバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を用いて、バッファしたアナログ電圧を出力するバッファ回路（抵抗ラダー上部電圧供給用バッファ回路（４０３））と、バッファ回路の出力を受け、入力されたデジタル信号に応じて参照電圧を出力するアナログ信号出力部（抵抗ラダー部（４０１等））と、バッファ回路におけるサンプリングおよびホールドと連動して、アナログ信号出力部に接続されるノイズ低減用容量（３１３）を充電するプリチャージ用アンプ（４０６）とを有する。
2013179573.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
複数の画素単位で前記画素部から画素信号を読み出し、読み出した画素信号をＡ／Ｄ変換する読み出し回路と、
前記読み出し回路におけるＡ／Ｄ変換に用いられる参照電圧を生成するＤ／Ａ変換回路とを備え、
前記Ｄ／Ａ変換回路は、
バイアス電圧を受けて、入力されたデジタル信号の値に応じたアナログ電圧を生成する電圧生成回路と、
生成された前記アナログ電圧をバッファする回路であって、内部で生成したバイアス電圧をサンプリングしてホールドし、ホールドした前記バイアス電圧を用いて、バッファした前記アナログ電圧を出力するバッファ回路と、
前記バッファ回路の出力を受け、入力されたデジタル信号に応じた出力電圧を生成することにより、前記参照電圧を出力するアナログ信号出力部と、
前記サンプリングおよびホールドと連動して前記バッファ回路および前記アナログ信号出力部に接続されるノイズ低減用容量を充電するプリチャージ回路とを有する
固体撮像装置。
【請求項２】
前記バッファ回路は、
バイアス電圧を供給するバイアス電圧供給部と、
供給されたバイアス電圧をサンプリングしてホールドし、ホールドした前記バイアス電圧を出力するサンプル・ホールド回路と、
前記電圧生成回路で生成されたアナログ電圧を増幅するアンプ回路と、
前記サンプル・ホールド回路から出力された前記バイアス電圧による制御の下で、前記アンプ回路からの出力に応じた信号を出力する出力回路とを有する
請求項１記載の固体撮像装置。
【請求項３】
前記サンプル・ホールド回路は、
前記バイアス電圧供給部からの前記バイアス電圧を供給するバイアス線と前記出力回路の制御端子との間に接続されたサンプル・ホールド用スイッチと、
前記出力回路の制御端子に接続されたサンプル・ホールド用容量とを含み、
サンプリング期間に前記サンプル・ホールド用スイッチをオン状態に保持してバイアス電圧を前記サンプル・ホールド用容量に充電する
請求項２記載の固体撮像装置。
【請求項４】
前記アナログ信号出力部は、
前記バッファ回路からの出力を受ける抵抗ラダー部と、
前記抵抗ラダー部における複数の接続点のいずれかを選択する抵抗ラダー選択スイッチ部と、
選択された前記接続点における電圧を出力するＤ／Ａ出力回路とを有し、
前記抵抗ラダー部の両端に印加された電圧と入力されたデジタル信号とを受け、前記抵抗ラダー部における抵抗分圧により、前記デジタル信号に対応する電圧を出力する
請求項１から３のいずれかに記載の固体撮像装置。
【請求項５】
前記プリチャージ回路は、
前記ノイズ低減用容量を充電するプリチャージ用アンプと、
前記プリチャージ用アンプと前記ノイズ低減用容量とを接続する第１スイッチと、
前記アナログ信号出力部と前記ノイズ低減用容量とを接続する第２スイッチと、
前記バッファ回路におけるサンプリングおよびホールドと連動して、前記第１スイッチおよび前記第２スイッチを制御する論理回路とを有し、
前記サンプリングおよびホールドにおけるホールドの期間中に、前記アナログ信号出力部および前記バッファ回路と前記ノイズ低減用容量とを接続し、
前記サンプリングおよびホールドにおけるサンプルの期間中に、前記アナログ信号出力部および前記バッファ回路と前記ノイズ低減用容量とを切り離し、前記ノイズ低減用容量を前記プリチャージ用アンプにより充電する
請求項１から４のいずれかに記載の固体撮像装置。
【請求項６】
前記読み出し回路は、
前記画素部における複数の画素の列のそれぞれに対応して設けられ、前記参照電圧と当該列の画素から出力される画素信号の電位とを比較する複数の比較器と、
前記複数の比較器のそれぞれに対応して設けられ、対応する前記比較器における比較時間をカウントする回路であって、当該比較器の出力が反転するとカウントを停止する複数のカウンタと、
前記複数のカウンタのそれぞれに対応して設けられ、当該カウンタでのカウント値を保持する複数のデジタルメモリとを含む
請求項１から５のいずれかに記載の固体撮像装置。
【請求項７】
請求項１から６のいずれかに記載の固体撮像装置と、
前記固体撮像装置に被写体像を結像させる光学系とを備える
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路を備え、複数の画素単位で画素信号の読み出しを行う固体撮像装置およびその固体撮像装置を備えるカメラに関するものである。
【背景技術】
【０００２】
近年、デジタルカメラにおいては、画素のセルサイズの縮小化により固体撮像装置（例えば、ＣＭＯＳイメージセンサ）の画素数が増加しており、１０００万画素以上の高解像度の固体撮像装置が市場で主に使用されている。このような高解像度の固体撮像装置からの読み出し方式としては、特許文献１に記載のように、画素アレイにおける各列にアナログ−デジタル（以下、「Ａ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）」と略す）変換回路を設け、水平走査期間内に画素アレイにおける一行分の画素出力信号に対するＡ／Ｄ変換を一度に処理する列並列Ａ／Ｄ変換方式の固体撮像装置が一般的に利用されている。この列並列Ａ／Ｄ変換方式の回路としては、画素ピッチで決まる各列の面積的な制約により、比較的回路規模が小さいシングルスロープ型Ａ／Ｄ変換方式が一般的によく用いられている。最近では、デジタルスチルカメラでは、高速連写機能および動画撮影機能が付加価値の高い機能として普及しているが、これは列並列Ａ／Ｄ変換方式の固体撮像装置による恩恵のひとつである。【０００３】
しかし、列並列Ａ／Ｄ変換方式の固体撮像装置では、画素アレイに対して水平方向に印加される参照信号のランダムな揺らぎに起因する画像データ内の行単位のランダムな揺らぎ、いわゆるランダム横線ノイズが発生する。人間の目は画像認識において、縦・横方向のパターン、および、時間的な揺らぎに対する認識が敏感であるため、列並列Ａ／Ｄ変換方式の固体撮像装置では、ランダム横線ノイズの低減が特に重要視される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０９２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１記載の固体撮像装置においては、容量を付加することによってさらなるランダム横線ノイズの低減を図るために、動作速度の低下を招くという課題を有している。【０００６】
そこで、このような課題に鑑み、本発明は上記従来の問題点を解決するもので、ランダム横線ノイズの低減と動作の高速化の両立を可能とする固体撮像装置およびカメラを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る固体撮像装置の一形態は、光電変換を行う複数の画素が行列状に配列された画素部と、複数の画素単位で前記画素部から画素信号を読み出し、読み出した画素信号をＡ／Ｄ変換する読み出し回路と、前記読み出し回路におけるＡ／Ｄ変換に用いられる参照電圧を生成するＤ／Ａ変換回路とを備え、前記Ｄ／Ａ変換回路は、バイアス電圧を受けて、入力されたデジタル信号の値に応じたアナログ電圧を生成する電圧生成回路と、生成された前記アナログ電圧をバッファする回路であって、内部で生成したバイアス電圧をサンプリングしてホールドし、ホールドした前記バイアス電圧を用いて、バッファした前記アナログ電圧を出力するバッファ回路と、前記バッファ回路の出力を受け、入力されたデジタル信号に応じた出力電圧を生成することにより、前記参照電圧を出力するアナログ信号出力部と、前記サンプリングおよびホールドと連動して前記バッファ回路および前記アナログ信号出力部に接続されるノイズ低減用容量を充電するプリチャージ回路とを有する。【０００８】
これにより、バッファ回路におけるサンプリングおよびホールドと連動してアナログ信号出力部に接続されるノイズ低減用容量が充電されるので、ランプ波形の生成に起因するランダム横線ノイズの低減と、ゲイン切り替え時などのランプ波形の傾斜の切り替え時における動作の高速化の両立が可能になる。【０００９】
具体的には、バッファ回路でのサンプル期間中においては、ノイズ低減用容量とバッファ回路およびアナログ信号出力部との接続を切り離したうえでノイズ低減用容量をプリチャージしておけるので、バッファ回路に容量負荷が接続されることによる応答性の劣化が回避される。そして、バッファ回路でのホールド期間中においては、ノイズ低減用容量とバッファ回路およびアナログ信号出力部とを接続することができるので、Ｄ／Ａ変換回路の出力に現れるノイズが低減される。【００１０】
ここで、前記バッファ回路は、バイアス電圧を供給するバイアス電圧供給部と、供給されたバイアス電圧をサンプリングしてホールドし、ホールドした前記バイアス電圧を出力するサンプル・ホールド回路と、前記電圧生成回路で生成されたアナログ電圧を増幅するアンプ回路と、前記サンプル・ホールド回路から出力された前記バイアス電圧による制御の下で、前記アンプ回路からの出力に応じた信号を出力する出力回路とを有してもよい。このとき、前記サンプル・ホールド回路は、前記バイアス電圧供給部からの前記バイアス電圧を供給するバイアス線と前記出力回路の制御端子との間に接続されたサンプル・ホールド用スイッチと、前記出力回路の制御端子に接続されたサンプル・ホールド用容量とを含み、サンプリング期間に前記サンプル・ホールド用スイッチをオン状態に保持してバイアス電圧を前記サンプル・ホールド用容量に充電してもよい。【００１１】
これにより、バッファ回路でのホールド期間中においては、サンプル・ホールド用スイッチによって、出力回路と出力回路よりも前段の回路とが切り離されるので、前段の回路で発生したノイズがアナログ信号出力部に伝播されることが回避される。【００１２】
また、前記アナログ信号出力部は、前記バッファ回路からの出力を受ける抵抗ラダー部と、前記抵抗ラダー部における複数の接続点のいずれかを選択する抵抗ラダー選択スイッチ部と、選択された前記接続点における電圧を出力するＤ／Ａ出力回路とを有し、前記抵抗ラダー部の両端に印加された電圧と入力されたデジタル信号とを受け、前記抵抗ラダー部における抵抗分圧により、前記デジタル信号に対応する電圧を出力してもよい。【００１３】
これにより、アナログ信号出力部は、バッファ回路からの出力を両端にうける抵抗ラダー部を有し、入力されたデジタル信号に応じて抵抗分圧した電圧を出力するので、入力されたデジタル信号に忠実な参照電圧を用いて画素信号がＡ／Ｄ変換される。【００１４】
また、前記プリチャージ回路は、前記ノイズ低減用容量を充電するプリチャージ用アンプと、前記プリチャージ用アンプと前記ノイズ低減用容量とを接続する第１スイッチと、前記アナログ信号出力部と前記ノイズ低減用容量とを接続する第２スイッチと、前記バッファ回路におけるサンプリングおよびホールドと連動して、前記第１スイッチおよび前記第２スイッチを制御する論理回路とを有し、前記サンプリングおよびホールドにおけるホールドの期間中に、前記アナログ信号出力部および前記バッファ回路と前記ノイズ低減用容量とを接続し、前記サンプリングおよびホールドにおけるサンプルの期間中に、前記アナログ信号出力部および前記バッファ回路と前記ノイズ低減用容量とを切り離し、前記ノイズ低減用容量を前記プリチャージ用アンプにより充電してもよい。【００１５】
これにより、バッファ回路におけるホールドの期間中に、アナログ信号出力部およびバッファ回路とノイズ低減用容量とが接続されるので、Ｄ／Ａ変換回路の出力に現れるノイズが低減される。また、バッファ回路におけるサンプルの期間中に、アナログ信号出力部およびバッファ回路とノイズ低減用容量とが切り離され、ノイズ低減用容量がプリチャージ用アンプにより充電されるので、動作が高速化される。【００１６】
また、前記読み出し回路は、前記画素部における複数の画素の列のそれぞれに対応して設けられ、前記参照電圧と当該列の画素から出力される画素信号の電位とを比較する複数の比較器と、前記複数の比較器のそれぞれに対応して設けられ、対応する前記比較器における比較時間をカウントする回路であって、当該比較器の出力が反転するとカウントを停止する複数のカウンタと、前記複数のカウンタのそれぞれに対応して設けられ、当該カウンタでのカウント値を保持する複数のデジタルメモリとを含んでもよい。【００１７】
これにより、列並列Ａ／Ｄ変換方式の固体撮像装置が実現され、高速連写機能および動画撮影機能等の付加価値の高い機能をもつデジタルスチルカメラが実現される。【００１８】
なお、本発明は、固体撮像装置として実現できるだけでなく、固体撮像装置が備えるＡ／Ｄ変換回路として実現したり、固体撮像装置を備えるデジタルカメラ等として実現したりすることもできる。たとえば、本発明は、上記固体撮像装置と、その固体撮像装置に被写体像を結像させる光学系とを備えるカメラとして、実現できる。
【発明の効果】
【００１９】
本発明に係る固体撮像装置およびカメラによれば、ランプ波形の生成に起因するランダム横線ノイズの低減と、ゲイン切り替え時などのランプ波形の傾斜の切り替え時における動作の高速化の両立という効果を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来の列並列Ａ／Ｄ変換方式の固体撮像装置の構成例を示すブロック図である。
【図２】図２は、図１に示される従来の固体撮像装置の動作を示すタイミングチャートである。
【図３】図３は、本開示の第１の実施形態および第２の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図４】図４は、第１の実施形態に係る固体撮像装置が備えるＤ／Ａ変換回路の構成例を示す図である。
【図５】図５は、図４に示されるＤ／Ａ変換回路における抵抗ラダー上部電圧供給用バッファ回路の回路図である。
【図６】図６は、図４に示されるＤ／Ａ変換回路の動作を示すタイミングチャートである。
【図７】図７は、本開示の第２の実施形態に係る固体撮像装置が備えるＤ／Ａ変換回路の構成例を示す図である。
【図８】図８は、図７に示されるＤ／Ａ変換回路の動作を示すタイミングチャートである。
【図９】図９は、本開示の第３の実施形態に係るカメラの構成例を示す図である。
【発明を実施するための形態】
【００２１】
（本発明の基礎となった知見）
まず、特許文献１に記載の従来の列並列Ａ／Ｄ変換方式の固体撮像装置の問題点について図を用いて説明する。
【００２２】
図１は、特許文献１に開示された従来の列並列Ａ／Ｄ変換方式の固体撮像装置１００の構成例を示すブロック図である。この固体撮像装置１００は、画素部１１０、垂直走査回路（行走査回路）１２０、水平転送走査回路（列走査回路）１３０、負荷回路１５０、およびＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）群からなる列並列処理部１６０を有する。さらに、固体撮像装置１００は、デジタル−アナログ（以下、「Ｄ／Ａ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）」と略す）変換回路（ＤＡＣ）１７０、内部電圧生成回路１８０、およびタイミング制御回路１４０を有する。
【００２３】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素１１０Ａがマトリクス状（行列状）に配置されて構成される。
【００２４】
画素部１１０において、同一行に配列された単位画素１１０Ａは同一の行制御線ＬＣＴＬに接続され、同一列に配列された単位画素１１０Ａは信号読み出しのための垂直信号線１１６−１〜１１６−ｎに接続されている。
【００２５】
負荷回路１５０は、画素の列配列に対応して各垂直信号線１１６−１〜１１６−ｎにドレインが接続され、ソースが基準電位ＶＳＳに接続された負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎを有する。
【００２６】
そして、負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ１１の供給ラインに共通に接続されている。
【００２７】
負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎは画素信号の読み出し時におけるソースフォロワの電流源として機能する。
【００２８】
列並列処理部１６０には、列ごとにＡＤＣを形成するカラム処理回路１６１が複数列配列されている。
【００２９】
各カラム処理回路（ＡＤＣ）１６１は、Ｄ／Ａ変換回路１７０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器１６２を有する。
【００３０】
さらに、各カラム処理回路１６１は、比較器１６２における比較時間をカウントするカウンタ１６３、カウンタ１６３のカウント結果を保持するメモリ（ラッチ）１６４、および、カウンタ１６３とメモリ（ラッチ）１６４とを接続するスイッチ１６５を有する。
【００３１】
なお、外部バイアス入力端子Ｔ１００から入力されるバイアス電圧ＶＢＩＡＳ１３が比較器１６２の差動対トランジスタの電流源となるトランジスタのゲートに供給される。
【００３２】
カラム処理回路１６１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、これにより列並列Ａ／Ｄ変換ブロックが構成される。
【００３３】
各メモリ１６４の出力は、たとえばｋビット幅の水平転送線に接続されている。
【００３４】
Ｄ／Ａ変換回路１７０は、内部電圧生成回路１８０で生成されたバイアス電圧ＶＢＩＡＳ２が供給されて、参照信号を階段状に変化させたランプ波形をもつ参照信号ＲＡＭＰ（Ｖｓｌｏｐ）を生成し、各カラム処理回路１６１の比較器１６２に供給する。
【００３５】
タイミング制御回路１４０は、垂直走査回路１２０、水平転送走査回路１３０、列並列処理部１６０、およびＤ／Ａ変換回路１７０における各処理タイミング等を制御する。
【００３６】
図２は、図１に示される従来の固体撮像装置１００の動作を示すタイミングチャートを示す図である。
【００３７】
各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号（電位Ｖｓｌ）が、列毎に配置された比較器１６２において、階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
【００３８】
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルとが交差し比較器１６２の出力が反転するまでカウンタ１６３でカウントが行われ、これにより、垂直信号線１１６の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（Ａ／Ｄ変換される）。
【００３９】
このＡ／Ｄ変換は、１度の読出しで２回行われる。１回目は単位画素１１０Ａのリセットレベル（Ｐ相）が垂直信号線１１６（−１〜−ｎ）に読み出され、Ａ／Ｄ変換が実行される。このリセットレベルＰ相には画素毎のばらつきが含まれる。２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、Ａ／Ｄ変換が実行される。このＤ相にも、画素毎のばらつきが含まれるため、両相でのレベルの差分（Ｄ相レベル−Ｐ相レベル）をとる処理を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
【００４０】
デジタル信号に変換された信号はメモリ１６４に記録され、水平転送走査回路１３０により、順番に水平転送線を介して出力部２１０に読み出され、最終的に出力される。
【００４１】
このようにして、列並列出力処理が行われる。
【００４２】
このように、従来の固体撮像装置１００は、画素部１１０から画素信号の読み出しを行い、Ａ／Ｄ変換を行うＡ／Ｄ変換機能を含む読み出し部と、内部電圧生成回路１８０で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、サンプリングしたバイアス電圧を読み出し部に供給するサンプル・ホールド回路１９０および２００と、タイミング制御回路１４０と、を有し、読み出し部は、生成されたバイアス電圧の供給を受けて動作する回路を含み、タイミング制御回路１４０は、サンプル・ホールド回路１９０および２００での電圧サンプリングを、アナログ信号読み出し期間およびＡ／Ｄ変換期間のうち、少なくとも一方の期間外に行うように制御する。
【００４３】
以上のように、従来の固体撮像装置１００によれば、カラム処理回路１６１に対して水平方向に電圧を供給する回路において、電圧サンプリングをアナログ信号読み出し期間およびＡ／Ｄ変換期間のうち少なくとも一方の期間外に行うバイアス電圧サンプル・ホールド動作を行うことで、画像劣化の要因となる回路ノイズや外部から経由する外部ノイズのカラム処理系への回り込みを抑止することができる。
【００４４】
しかしながら、このような従来の固体撮像装置においては、容量を付加することによってさらなるランダム横線ノイズの低減を図るために、動作速度の低下を招くという課題を有している。
【００４５】
そこで、このような課題に鑑み、本開示は上記従来の問題点を解決するもので、ランダム横線ノイズの低減と動作の高速化の両立を可能とする固体撮像装置およびカメラを提供することを目的とする。  上記目的を達成するために、本開示に係る固体撮像装置の一形態は、光電変換を行う複数の画素が行列状に配列された画素部と、複数の画素単位で前記画素部から画素信号を読み出し、読み出した画素信号をＡ／Ｄ変換する読み出し回路と、前記読み出し回路におけるＡ／Ｄ変換に用いられる参照電圧を生成するＤ／Ａ変換回路とを備え、前記Ｄ／Ａ変換回路は、バイアス電圧を受けて、入力されたデジタル信号の値に応じたアナログ電圧を生成する電圧生成回路と、生成された前記アナログ電圧をバッファする回路であって、内部で生成したバイアス電圧をサンプリングしてホールドし、ホールドした前記バイアス電圧を用いて、バッファした前記アナログ電圧を出力するバッファ回路と、前記バッファ回路の出力を受け、入力されたデジタル信号に応じた出力電圧を生成することにより、前記参照電圧を出力するアナログ信号出力部と、前記サンプリングおよびホールドと連動して前記バッファ回路および前記アナログ信号出力部に接続されるノイズ低減用容量を充電するプリチャージ回路とを有する。
【００４６】
これにより、バッファ回路におけるサンプリングおよびホールドと連動してアナログ信号出力部に接続されるノイズ低減用容量が充電されるので、ランプ波形の生成に起因するランダム横線ノイズの低減と、ゲイン切り替え時などのランプ波形の傾斜の切り替え時における動作の高速化の両立が可能になる。
【００４７】
（実施の形態）
以下、本開示に係る固体撮像装置およびカメラの実施の形態を図面に関連付けて説明する。以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４８】
なお、説明は以下の順序で行う。
【００４９】
１．第１の実施形態（固体撮像装置の第１の構成例）
２．第２の実施形態（固体撮像装置の第２の構成例）
３．第３の実施形態（カメラの構成例）
【００５０】
（第１の実施形態）
図３は、本開示に係る列並列Ａ／Ｄ変換方式の固体撮像装置３０１の構成例を示すブロック図である。
【００５１】
図３において、この固体撮像装置３０１は、例えば、ＣＭＯＳイメージセンサであり、（１）光電変換を行う複数の画素が行列状に配列された撮像部としての画素部３０２と、（２）複数の画素単位で画素部３０２から画素信号を読み出し、読み出した画素信号をＡ／Ｄ変換する読み出し回路（垂直走査回路（行走査回路）３０３、水平転送走査回路（列走査回路）３０４、タイミング制御回路３０５、各列に設けられた列電流源負荷３０６、各列に設けられた比較器３０７、各列に設けられたカウンタ３０８、各列に設けられたデジタルメモリ３０９、バイアス電圧生成回路３１１、および出力部３１２）と、（３）上記読み出し回路におけるＡ／Ｄ変換に用いられる参照電圧を生成するＤ／Ａ変換回路３１０とを備える。なお、固体撮像装置３０１の外部に設けられたノイズ低減用容量３１３が、固体撮像装置３０１のＤ／Ａ変換回路３１０と接続されている。
【００５２】
上記読み出し回路は、主要な構成要素として、（１）画素部３０２における複数の画素の列のそれぞれに対応して設けられ、Ａ／Ｄ変換に用いられる参照電圧と当該列の画素から出力される画素信号の電位とを比較する複数の比較器３０７と、（２）複数の比較器３０７のそれぞれに対応して設けられ、対応する比較器３０７における比較時間をカウントする回路であって、当該比較器３０７の出力が反転するとカウントを停止する複数のカウンタ３０８と、（３）複数のカウンタ３０８のそれぞれに対応して設けられ、当該カウンタ３０８でのカウント値を保持する複数のデジタルメモリ３０９とを含む。
【００５３】
図４は、図３に示される固体撮像装置３０１が備えるＤ／Ａ変換回路３１０の構成例を示す図である。この第１の実施形態のＤ／Ａ変換回路３１０は、直列に接続された抵抗群である抵抗ラダー部４０１、抵抗ラダー選択スイッチ部４０２、抵抗ラダー上部電圧供給用バッファ回路４０３、抵抗ラダー下部電圧供給用バッファ回路４０４、電圧生成回路４０５、プリチャージ用アンプ４０６、アンプ側ノイズ低減用容量接続スイッチ４０７、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８、Ｄ／Ａ出力回路４０９、インバータ４１０、および抵抗ラダー選択スイッチ制御信号生成部４１１を有する。
【００５４】
つまり、このＤ／Ａ変換回路３１０は、主要な構成要素として、（１）バイアス電圧を受けて、入力されたデジタル信号の値に応じたアナログ電圧を生成する電圧生成回路４０５と、（２）生成されたアナログ電圧をバッファする回路（抵抗ラダー上部電圧供給用バッファ回路４０３、抵抗ラダー下部電圧供給用バッファ回路４０４）であって、内部で生成したバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を用いて、バッファしたアナログ電圧を出力するバッファ回路と、（３）上記バッファ回路の出力を受け、入力されたデジタル信号に応じた出力電圧を生成することにより、Ａ／Ｄ変換に用いられる参照電圧を出力するアナログ信号出力部（抵抗ラダー部４０１、抵抗ラダー選択スイッチ部４０２、Ｄ／Ａ出力回路４０９）と、（４）上記バッファ回路（ここでは、抵抗ラダー上部電圧供給用バッファ回路４０３）におけるサンプリングおよびホールドと連動してバッファ回路（ここでは、抵抗ラダー上部電圧供給用バッファ回路４０３）およびアナログ信号出力部に接続されるノイズ低減用容量３１３を充電するプリチャージ回路（プリチャージ用アンプ４０６、アンプ側ノイズ低減用容量接続スイッチ４０７、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８、インバータ４１０）とを有する。
【００５５】
以下、本実施形態の固体撮像装置３０１について、従来の固体撮像装置１００と異なる点を中心に説明する。
【００５６】
上記バッファ回路の一つである抵抗ラダー上部電圧供給用バッファ回路４０３は、サンプル・ホールド動作用のサンプル・ホールド用容量４１２およびサンプル・ホールド用スイッチ４１３を有する。
【００５７】
なお、Ｄ／Ａ変換回路３１０では、Ｄ／Ａ変換回路３１０の外部から、バイアス電圧Ｖｂｉａｓ４１、およびｎ＋１ビットのデジタル信号Ｄ＜０：ｎ＞が電圧生成回路４０５に供給され、デジタル信号ＤＣＬＫが抵抗ラダー選択スイッチ制御信号生成部４１１に供給される。入力されたバイアス電圧Ｖｂｉａｓ４１に対し、電圧生成回路４０５から、抵抗ラダー上部電圧Ｖｓｔａｒｔが抵抗ラダー上部電圧供給用バッファ回路４０３に、一方、抵抗ラダー下部電圧Ｖｓｔｏｐが抵抗ラダー下部電圧供給用バッファ回路４０４に、それぞれの正転入力端子（＋端子）に入力される。抵抗ラダー上部電圧供給用バッファ回路４０３の出力端子は、抵抗ラダー部４０１の抵抗ラダー端Ｖｔｏｐに接続される。一方、抵抗ラダー下部電圧供給用バッファ回路４０４の出力端子は、抵抗ラダー上部電圧供給用バッファ回路４０３の出力端子の接続先とは異なり、抵抗ラダー部４０１の抵抗ラダー端Ｖｂｏｔｔｏｍに接続される。
【００５８】
抵抗ラダー部４０１における中間の接続点である抵抗ラダー中Ｖｒｅｓｅｔ端子は抵抗ラダー上部電圧供給用バッファ回路４０３の反転入力端子と接続される。
【００５９】
上記バッファ回路の他の一つである抵抗ラダー下部電圧供給用バッファ回路４０４は、出力端子と反転入力端子とが接続され、電圧利得が１となるユニティゲインバッファ回路を構成している。
【００６０】
抵抗ラダー部４０１と、抵抗ラダー選択スイッチ部４０２と、Ｄ／Ａ出力回路４０９とで、上述したアナログ信号出力部が構成されている。つまり、アナログ信号出力部は、（１）上述したバッファ回路（抵抗ラダー上部電圧供給用バッファ回路４０３、抵抗ラダー下部電圧供給用バッファ回路４０４）からの出力を両端に受ける抵抗ラダー部４０１と、（２）抵抗ラダー部４０１における複数の接続点のいずれかを選択する抵抗ラダー選択スイッチ部４０２と、（３）選択された接続点における電圧を出力するＤ／Ａ出力回路４０９とを有する。そして、このアナログ信号出力部は、抵抗ラダー部４０１の両端に印加された電圧と入力されたデジタル信号とを受け、抵抗ラダー部４０１における抵抗分圧により、デジタル信号に対応する電圧を、Ａ／Ｄ変換に用いられる参照電圧として、出力する。
【００６１】
抵抗ラダー部４０１は、抵抗ラダー端Ｖｔｏｐから抵抗ラダー端Ｖｂｏｔｔｏｍまでの間に直列に接続された複数（ｘ）個の抵抗（抵抗Ｒ４１から抵抗Ｒ４ｘまで）を有する。
【００６２】
抵抗ラダー選択スイッチ部４０２は、抵抗Ｒ４１とＲ４２との接続点にＳＷ４１が接続されるように、ｘ個の抵抗Ｒ４１からＲ４ｘに対応して、ｘ個のスイッチＳＷ４１からＳＷ４ｘを有する。抵抗ラダー選択スイッチ部４０２の、抵抗ラダー部４０１との接続と異なる側の端子は、全て同一端子としてＤ／Ａ出力回路４０９に接続される。
【００６３】
Ｄ／Ａ出力回路４０９は、抵抗ラダー選択スイッチ部４０２を介して入力される電圧を、Ｄ／Ａ変換回路３１０の出力ＤＡＣ＿ＯＵＴとして出力するバッファアンプである。
【００６４】
以上のように構成される抵抗ラダー型のＤ／Ａ変換回路３１０では、バッファ回路（抵抗ラダー上部電圧供給用バッファ回路４０３と抵抗ラダー下部電圧供給用バッファ回路４０４）により抵抗ラダー部４０１の両端電圧が決定され、さらに、抵抗ラダー選択スイッチ部４０２により、任意のスイッチが選択され導通することにより、抵抗分圧により生成された電圧がＤ／Ａ出力回路４０９を介して、出力ＤＡＣ＿ＯＵＴとして、出力される。
【００６５】
本第１の実施形態のＤ／Ａ変換回路３１０は、同一半導体基板上、もしくは半導体基板外に設けられたノイズ低減用容量３１３と接続される。このノイズ低減用容量３１３はアンプ側ノイズ低減用容量接続スイッチ４０７を介してプリチャージ用アンプ４０６の出力端子と接続される。また、このノイズ低減用容量３１３は、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８を介して、抵抗ラダー中Ｖｒｅｓｅｔ端子と抵抗ラダー上部電圧供給用バッファ回路４０３の反転入力端子とに接続される。抵抗ラダー中Ｖｒｅｓｅｔ端子に接続されたノイズ低減用容量３１３は抵抗ラダー部４０１中の抵抗と共にＲＣローパスフィルタとして機能し、またパイパスコンデンサのように電位変動を抑制することにより、Ｄ／Ａ変換回路３１０で発生するノイズを低減する。
【００６６】
また、Ｄ／Ａ変換回路３１０は、ノイズ低減用容量３１３のプリチャージ回路として、プリチャージ用アンプ４０６、アンプ側ノイズ低減用容量接続スイッチ４０７、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８、およびインバータ４１０を有する。プリチャージ用アンプ４０６は反転入力端子と出力端子とが接続され、電圧利得が１となるユニティゲインバッファ回路の構成をとる。
【００６７】
つまり、上述したプリチャージ回路は、（１）ノイズ低減用容量３１３を充電するプリチャージ用アンプ４０６と、（２）プリチャージ用アンプ４０６とノイズ低減用容量３１３とを接続する第１スイッチとしてのアンプ側ノイズ低減用容量接続スイッチ４０７と、（３）上記アナログ信号出力部（ここでは、抵抗ラダー部４０１）とノイズ低減用容量３１３とを接続する第２スイッチとしての抵抗ラダー側ノイズ低減用容量接続スイッチ４０８と、（４）抵抗ラダー上部電圧供給用バッファ回路４０３におけるサンプリングおよびホールドと連動して、アンプ側ノイズ低減用容量接続スイッチ４０７および抵抗ラダー側ノイズ低減用容量接続スイッチ４０８を制御する論理回路としてのインバータ４１０とを有する。そして、このプリチャージ回路は、抵抗ラダー上部電圧供給用バッファ回路４０３でのホールドの期間中に、抵抗ラダー部４０１および抵抗ラダー上部電圧供給用バッファ回路４０３とノイズ低減用容量３１３とを接続し、一方、抵抗ラダー上部電圧供給用バッファ回路４０３でのサンプルの期間中に、抵抗ラダー部４０１および抵抗ラダー上部電圧供給用バッファ回路４０３とノイズ低減用容量３１３とを切り離し、ノイズ低減用容量３１３をプリチャージ用アンプ４０６により充電する。
【００６８】
図５は、図４に示されるＤ／Ａ変換回路３１０における抵抗ラダー上部電圧供給用バッファ回路４０３の詳細を示す回路図である。抵抗ラダー上部電圧供給用バッファ回路４０３は、バイアス電圧供給部５０１、アンプ回路５０２、ソースフォロワ回路５０３、サンプル・ホールド用容量４１２、および、サンプル・ホールド用スイッチ４１３から構成される。
【００６９】
つまり、抵抗ラダー上部電圧供給用バッファ回路４０３は、大きく分けて、（１）バイアス電圧を供給するバイアス電圧供給部５０１と、（２）供給されたバイアス電圧をサンプリングしてホールドし、ホールドしたバイアス電圧を出力するサンプル・ホールド回路５００（サンプル・ホールド用容量４１２、サンプル・ホールド用スイッチ４１３）と、（３）電圧生成回路４０５で生成されたアナログ電圧（抵抗ラダー上部電圧Ｖｓｔａｒｔ）を増幅するアンプ回路５０２と、（４）サンプル・ホールド回路５００から出力されたバイアス電圧による制御の下で、アンプ回路５０２からの出力に応じた信号を出力する出力回路としてのソースフォロワ回路５０３とを備える。そして、サンプル・ホールド回路５００は、より詳しくは、（１）バイアス電圧供給部５０１からのバイアス電圧を供給するバイアス線（配線５２０）とソースフォロワ回路５０３の制御端子（あるいは、配線５２１）との間に接続されたサンプル・ホールド用スイッチ４１３と、（２）ソースフォロワ回路５０３の制御端子（あるいは、配線５２１）に接続されたサンプル・ホールド用容量４１２とを含み、サンプリング期間にサンプル・ホールド用スイッチ４１３をオン状態に保持して、バイアス電圧供給部５０１からのバイアス電圧をサンプル・ホールド用容量４１２に充電する。
【００７０】
バイアス電圧供給部５０１は、抵抗ラダー上部電圧供給用バッファ回路４０３の外部からから供給されるバイアス電圧Ｖｂｉａｓ５１を受けて電流を生成するｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ５０４およびカレントミラーの電流コピー元となるｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ５０５から構成される。
【００７１】
アンプ回路５０２は、反転入力端子から入力される電圧Ｖｒｅｓｅｔがゲートに印加される差動入力アンプトランジスタ５０６と、正転入力端子から入力される電圧Ｖｓｔａｒｔがゲートに印加される差動入力アンプトランジスタ５０７と、バイアス電圧Ｖｂｉａｓ＿ｔａｉｌがゲートに印加されるトランジスタ５０８と、トランジスタ５０６〜５０８と共にフォールディッドカスコードアンプを構成するトランジスタ５０９〜５１６を有する。
【００７２】
アンプ回路５０２の出力用の配線５１９はソースフォロワ回路５０３を構成するＰＭＯＳアンプトランジスタ５１８のゲートに接続される。バイアス電圧供給部５０１のトランジスタ５００５のゲートおよびドレイン端子に接続された配線５２０は、サンプル・ホールド用スイッチ４１３を介して、ソースフォロワ回路５０３を構成する電流源負荷としてのＰＭＯＳトランジスタ５１７のゲートに接続される。サンプル・ホールド用スイッチ４１３とＰＭＯＳトランジスタ５１７のゲートとの間の配線５２１にはサンプル・ホールド用容量４１２が電源電位ＡＶＤＤに対して、直列に接続される。
【００７３】
ソースフォロワ回路５０３は、ＰＭＯＳトランジスタ５１７および５１８を有する。電源電位ＡＶＤＤと接地電位ＧＮＤ間にＰＭＯＳトランジスタ５１７および５１８が直列に接続され、その接続点からソースフォロワ回路５０３の出力電圧ＳＦ＿ＯＵＴが取り出される。
【００７４】
ＰＭＯＳトランジスタ５０５、５０９、５１０および５１７によりカレントミラー回路が構成される。
【００７５】
配線５２０を介して供給されるソースフォロワ回路５０３のバイアス電圧は、サンプル・ホールド用スイッチ４１３およびサンプル・ホールド制御信号ＥＮ＿ＳＨにより制御さる。Ａ／Ｄ変換期間中に、ソースフォロワ回路５０３のバイアス電圧はサンプル・ホールド用容量４１２にホールドされ、これによって、ソースフォロワ回路５０３より前段の回路で生じたノイズがＡ／Ｄ変換時の参照信号（つまり、Ｄ／Ａ変換回路３１０の出力ＤＡＣ＿ＯＵＴ）に重畳することが防がれる。
【００７６】
ここで、トランジスタで発生する熱ノイズＶｎと１／ｆノイズＶｆのノイズ密度はそれぞれ以下式（１）、式（２）のように表すことが出来る。
【００７７】
【数１】
2013179573.tif 000003
【００７８】
【数２】
2013179573.tif 000004
【００７９】
ここで、ｋはボルツマン定数を、Ｔは温度を、γはトランジスタのゲート長によるフィッティング係数を、ｇｍはトランジスタのコンダクタンスを、Ｋはプロセスに依存した係数を、Ｃｏｘはトランジスタのゲート酸化膜容量を、Ｗはトランジスタのゲート幅を、Ｌはトランジスタのゲート長を、Δｆは単位周波数を示す。
【００８０】
また、サンプル・ホールド動作によりホールドされたサンプル・ホールド用容量４１２にサンプリングされる熱ノイズのノイズ電力Ｖｎ2は次式（３）で表すことが出来る。
【００８１】
【数３】
2013179573.tif 000005
【００８２】
ここで、Ｃは信号をサンプリングするサンプル・ホールド用容量４１２の容量値を示す。
【００８３】
つまり、ソースフォロワ回路５０３のバイアス電圧をサンプリングすることで、熱ノイズや１／ｆノイズは、周波数成分を失う。さらに、サンプリングされるノイズ電力はオフセットとして扱うことができ、また、サンプル・ホールド用容量４１２の容量値を大きくすることで低減できる。この固体撮像装置３０１では、相関２重サンプリング（ＣＤＳ）等の信号処理で、このオフセット成分は除去可能である。つまり、サンプル・ホールド動作を適用しているサンプル・ホールド用スイッチ４１３より前段で発生したノイズがソースフォロワ回路５０３の出力ＳＦ＿ＶＯＵＴに対して与える影響が除去可能である。
【００８４】
図６は、図４に示されるＤ／Ａ変換回路３１０の動作を示すタイミングチャートである。ここでは、２Ｈ（２水平走査）期間におけるＡ／Ｄ変換の対象となる画素部３０２の行（「Ａ／Ｄ変換動作」）、Ａ／Ｄ変換における参照電圧の波形（「ＲＡＭＰ波形」）、サンプル・ホールド制御信号ＥＮ＿ＳＨの状態（「ＥＮ＿ＳＨ」）、および、ノイズ低減用容量３１３の状態（「ノイズ低減用容量」）が示されている。
【００８５】
Ｄ／Ａ変換回路３１０からＡ／Ｄ変換用の参照電圧が出力され、画素部３０２の各列に対応して設けられた比較器３０７に入力される。１Ｈ（１水平走査）期間中に、リセット（ＲＳＴ）レベルと信号レベルのＡ／Ｄ変換が行われる。この期間中、サンプル・ホールド制御信号ＥＮ＿ＳＨはＬｏｗ（Ｌ）レベルに保持され、その結果、サンプル・ホールド用スイッチ４１３がオフし、サンプル・ホールド用容量４１２にソースフォロワのバイアス電圧がホールドされるとともに、ソースフォロワ回路５０３より前段で発生したノイズがＤ／Ａ変換回路３１０の出力ＤＡＣ＿ＯＵＴに対して遮断される。このホールド期間中には、ノイズ低減用容量３１３を接続する抵抗ラダー側ノイズ低減用容量接続スイッチ４０８の制御端子（ゲート）の電位はＨｉｇｈ（Ｈ）レベルに保持され、その結果、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８がオンし、抵抗ラダー部４０１に対してノイズ低減用容量３１３が接続される。これにより、Ｄ／Ａ変換回路３１０の出力ＤＡＣ＿ＯＵＴに現れるノイズが低減される。同時に、アンプ側ノイズ低減用容量接続スイッチ４０７の制御端子（ゲート）の電位はＬレベルに固定され、その結果、アンプ側ノイズ低減用容量接続スイッチ４０７がオフし、プリチャージ用アンプ４０６からノイズ低減用容量３１３が切り離される。
【００８６】
その後、Ｈ（水平）ブランキング期間では、サンプル・ホールド制御信号ＥＮ＿ＳＨはＨレベルとなり、その結果、サンプル・ホールド用スイッチ４１３がオンし、抵抗ラダー上部電圧供給用バッファ回路４０３のフィードバックループを介して、サンプル・ホールド用容量４１２にソースフォロワのバイアス電圧がサンプルされる。このサンプリング期間中には、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８の制御端子（ゲート）の電位はＬレベルに保持され、その結果、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８がオフし、抵抗ラダー上部電圧供給用バッファ回路４０３の出力から抵抗ラダー端Ｖｔｏｐと抵抗ラダーと抵抗ラダー中Ｖｒｅｓｅｔ端子を介して抵抗ラダー上部電圧供給用バッファ回路４０３の反転入力端子に接続されるフィードバックループに、ノイズ低減用容量３１３が付随しない（接続されない）ため、フィードバックループの応答性が向上し、電圧サンプル期間の時間短縮が可能となる。同時に、アンプ側ノイズ低減用容量接続スイッチ４０７の制御端子（ゲート）の電圧もＨレベルとなり、その結果、アンプ側ノイズ低減用容量接続スイッチ４０７がオンし、ノイズ低減用容量３１３は、プリチャージ用アンプ４０６を介して、本来バイアスされるべき電位Ｖｓｔａｒｔ＝Ｖｒｅｓｅｔにプリチャージされる。なお、ゲイン切り替え時などのランプ波形の傾斜の切り替え時も、Ｈ（水平）ブランキング期間中にフィードバックループの安定とノイズ低減用容量のプリチャージが迅速に行われる。
【００８７】
このように、サンプル・ホールド制御信号ＥＮ＿ＳＨと、その逆相信号（インバータ４１０からの出力信号）とで、サンプル・ホールド動作とプリチャージ動作を制御することで、Ｄ／Ａ変換回路３１０の制御信号線を増加させることなく、ノイズの低減および動作の高速化を可能とする。
【００８８】
以上のように、本実施形態によれば、サンプル・ホールド動作にノイズ低減用容量３１３とプリチャージ回路とを導入することにより、ランダム横線ノイズの低減と動作の高速化の両立という効果を得ることができる。また、本第１の実施形態における駆動では、サンプル・ホールドとプリチャージの制御について、従来技術においてすでに備えていたサンプル・ホールド制御信号ＥＮ＿ＳＨのみで実現できるため、プリチャージ回路の導入に伴い追加の信号配線が不要であり、Ｄ／Ａ変換回路３１０のみならず、本実施形態におけるＤ／Ａ変換回路３１０を搭載した固体撮像装置３０１においても、レイアウト面積、パッケージサイズにおいて小面積での実現が可能である。
【００８９】
なお、本実施形態では、抵抗ラダー上部電圧供給用バッファ回路４０３の構成として、出力部にソースフォロワ回路５０３を持つフォールディッドカスコードを用いたが、このような構成以外の構成をもつバッファ回路であってもよい。また、サンプル・ホールド動作は、ソースフォロワ回路５０３を構成するトランジスタ５１７のゲート（つまり、配線５２１）にのみ適用されているが、トランジスタ５１８のゲート（つまり、配線５１９）に対して、もしくは、その両方に対して適用してもよい。また、アンプ回路５０２及びソースフォロワ回路５０３は、要求される電圧の範囲に合わせて構成を変更してもよい。
【００９０】
（第２の実施形態）
次に、本開示の第２の実施形態における固体撮像装置について説明する。
【００９１】
第２の実施形態における固体撮像装置は、内蔵するＤ／Ａ変換回路だけが、第１の実施形態における固体撮像装置と異なる。つまり、第２の実施形態における固体撮像装置の基本構成は、図３に示されるブロック図の通りである。以下、第１の実施形態と異なる点だけを説明する。
【００９２】
図７は、第２の実施形態にかかわる固体撮像装置が備えるＤ／Ａ変換回路３１０ａの構成例を示す図である。図４に示す第１の実施形態におけるＤ／Ａ変換回路３１０に対して、プリチャージ回路の構成が異なる。
【００９３】
第２の実施形態に係るＤ／Ａ変換回路３１０ａは、プリチャージ回路として、プリチャージ用アンプ４０６、アンプ側ノイズ低減用容量接続スイッチ４０７、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８、およびインバータ４１０を有する。プリチャージ動作は、サンプル・ホールド制御信号ＥＮ＿ＳＨおよびプリチャージ制御信号ＥＮ＿ＰＣにより制御される。
【００９４】
サンプル・ホールド制御信号ＥＮ＿ＳＨは、サンプル・ホールド用スイッチ４１３に供給されるとともに、インバータ４１０を介して得られる逆相信号が抵抗ラダー側ノイズ低減用容量接続スイッチ４０８に供給される。プリチャージ制御信号ＥＮ＿ＰＣはアンプ側ノイズ低減用容量接続スイッチ４０７に供給される。
【００９５】
図８は、図７に示されるＤ／Ａ変換回路３１０ａの動作を示すタイミングチャートである。ここでは、２Ｈ（２水平走査）期間におけるＡ／Ｄ変換の対象となる画素部３０２の行（「Ａ／Ｄ変換動作」）、Ａ／Ｄ変換における参照電圧の波形（「ＲＡＭＰ波形」）、サンプル・ホールド制御信号ＥＮ＿ＳＨの状態（「ＥＮ＿ＳＨ」）、および、プリチャージ制御信号ＥＮ＿ＰＣの状態（「ＥＮ＿ＰＣ」）の波形が示されている。
【００９６】
サンプル・ホールド制御信号ＥＮ＿ＳＨがＬレベルからＨレベルに切り替わることにより、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８がオフし、その結果、ノイズ低減用容量３１３が抵抗ラダー中Ｖｒｅｓｅｔ端子から切り離され、抵抗ラダー上部電圧供給用バッファ回路４０３のフィードバックループにおける負荷が軽くなった状態で、抵抗ラダー上部電圧供給用バッファ回路４０３内部でサンプル・ホールド用スイッチ４１３がオンし、サンプル・ホールド用容量４１２にバイアス電圧がサンプルされる。この時、アンプ側ノイズ低減用容量接続スイッチ４０７は、プリチャージ制御信号ＥＮ＿ＰＣのＬレベルにより、オフ状態となっている。
【００９７】
次に、プリチャージ制御信号ＥＮ＿ＰＣがＬレベルからＨレベルとなり、その結果、アンプ側ノイズ低減用容量接続スイッチ４０７がオンし、ノイズ低減用容量３１３がプリチャージ用アンプ４０６により、電位Ｖｓｔａｒｔにプリチャージされる。その後、サンプリング期間終了と共にサンプル・ホールド制御信号ＥＮ＿ＳＨとプリチャージ制御信号ＥＮ＿ＰＣがＬレベルになり、サンプリング期間が終了し、ホールド期間となる。ホールド期間にはアンプ側ノイズ低減用容量接続スイッチ４０７はオフし、このアンプ側ノイズ低減用容量接続スイッチ４０７より前段のノイズがＤ／Ａ変換回路３１０ａの出力ＤＡＣ＿ＯＵＴに伝播することが防がれる。また、アンプ側ノイズ低減用容量接続スイッチ４０７がオフしていることから、ノイズ低減用容量３１３のプリチャージ動作は行われない。一方、抵抗ラダー側ノイズ低減用容量接続スイッチ４０８はオンし、その結果、ノイズ低減用容量３１３が抵抗ラダー部４０１に接続され、Ｄ／Ａ変換回路３１０ａの出力ＤＡＣ＿ＯＵＴから出力されるノイズが低減される。
【００９８】
上記第２の実施形態により、サンプル・ホールド動作にノイズ低減用容量３１３とプリチャージ回路とを導入することにより、抵抗ラダー上部電圧供給用バッファ回路４０３については、速度性能を気にせず、低ノイズ化に特化した設計が可能である。サンプル・ホールド駆動に加えて、抵抗ラダー上部電圧供給用バッファ回路４０３の低ノイズ化によりランダム横線ノイズが低減され、プリチャージ回路により動作を高速にできることで、ノイズと速度の両立という効果を得ることができる。また、本第２の実施形態では、第１の実施形態に比べてプリチャージ制御信号ＥＮ＿ＰＣのための信号線を追加する必要があるものの、プリチャージ期間を、サンプル・ホールド制御信号ＥＮ＿ＳＨにより制御されるサンプル期間によらず、任意に制御できることから、第１の実施形態で得られる効果に加えて、消費電力を低減する効果が得られる。
【００９９】
また、センサの電源起動時など、プリチャージ回路によりノイズ低減用容量３１３を所望の電位にチャージすることで、センサの急速立ち上げができるという効果が得られる。
【０１００】
なお、上記第１および２の実施形態におけるプリチャージ回路に対し、サンプル・ホールド用容量４１２の容量値と抵抗ラダー上部電圧供給用バッファ回路４０３の電流駆動能力、および、ノイズ低減用容量３１３の容量値とプリチャージ用アンプ４０６の電流駆動能力に応じて、サンプル期間とプリチャージ期間の設定を任意に行う回路を設けても良い。
【０１０１】
（第３の実施形態）
上記した第１および第２の実施形態に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として適用することができる。
【０１０２】
図９は、本開示の第３の実施形態に係るカメラの構成の一例を示す図である。
【０１０３】
本実施形態に係るカメラは、撮像デバイス９０２に加えて、その撮像デバイス９０２の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ９０１を有する。さらに、このカメラは、撮像デバイス９０２を駆動するシステムコントローラ９０４と、撮像デバイス９０２の出力信号を処理するカメラ信号処理部９０３と、を備える。
【０１０４】
撮像デバイス９０２は、レンズ９０１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス９０２として、第１または第２の実施形態に係る固体撮像装置が用いられる。
【０１０５】
カメラ信号処理部９０３は、撮像デバイス９０２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ９０４は、撮像デバイス９０２やカメラ信号処理部９０３に対する制御を行う。
【０１０６】
カメラ信号処理部９０３で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、カメラ信号処理部９０３で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１０７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス９０２として先述した固体撮像装置３０１を搭載することで、高精度なカメラが実現できる。
【０１０８】
また、本開示は、以上の実施形態に限定されることなく、種々の変更が可能であり、それらも本開示の範囲内に包含される。
【０１０９】
なお、本開示に係る固体撮像装置は、上記実施の形態に限定されるものではない。各実施形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の趣旨を逸脱しない範囲で当業者が思いつく、有機積層膜センサや裏面照射型センサなどの各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器も本開示に含まれる。
【産業上の利用可能性】
【０１１０】
本開示にかかる固体撮像装置は、ランダム横線ノイズの低減と動作の高速化の両立を可能にするので、デジタルビデオカメラ、デジタルスチルカメラ及び携帯電話等への利用において有用である。
【符号の説明】
【０１１１】
１００  固体撮像装置
１１０  画素部
１１０Ａ  単位画素
１１６−１〜１１６−ｎ  垂直信号線
１２０  垂直走査回路（行走査回路）
１３０  水平転送走査回路（列走査回路）
１４０  タイミング制御回路
１５０  負荷回路
１５１−１〜１５１−ｎ  負荷ＭＯＳトランジスタ
１６０  列並列処理部
１６１  カラム処理回路
１６２  比較器
１６３  カウンタ
１６４  メモリ
１６５  スイッチ
１７０  Ｄ／Ａ変換回路
１８０  内部電圧生成回路
１９０、２００  サンプル・ホールド回路
２１０  出力部
３０１  固体撮像装置
３０２  画素部
３０３  垂直走査回路（行走査回路）
３０４  水平転送走査回路（列走査回路）
３０５  タイミング制御回路
３０６  列電流源負荷
３０７  比較器
３０８  カウンタ
３０９  デジタルメモリ
３１０、３１０ａ  Ｄ／Ａ変換回路
３１１  バイアス電圧生成回路
３１２  出力部
３１３  ノイズ低減用容量
４０１  抵抗ラダー部
４０２  抵抗ラダー選択スイッチ部
４０３  抵抗ラダー上部電圧供給用バッファ回路
４０４  抵抗ラダー下部電圧供給用バッファ回路
４０５  電圧生成回路
４０６  プリチャージ用アンプ
４０７  アンプ側ノイズ低減用容量接続スイッチ
４０８  抵抗ラダー側ノイズ低減用容量接続スイッチ
４０９  Ｄ／Ａ出力回路
４１０  インバータ
４１１  抵抗ラダー選択スイッチ制御信号生成部
４１２  サンプル・ホールド用容量
４１３  サンプル・ホールド用スイッチ
Ｒ４１〜Ｒｘ  抵抗
ＳＷ４１〜ＳＷ４ｘ  スイッチ
５００  サンプル・ホールド回路
５０１  バイアス電圧供給部
５０２  アンプ回路
５０３  ソースフォロワ回路
５０４、５０６〜５０８、５１３〜５１６  ＮＭＯＳトランジスタ
５０５、５０９〜５１２、５１７、５１８  ＰＭＯＳトランジスタ
５１９〜５２１  配線
９０１  レンズ
９０２  撮像デバイス
９０３  カメラ信号処理部
９０４  システムコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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