(57)【要約】  ｎ-半導体基板の裏面には、ｐ+コレクタ層（８）およびコレクタ電極（９）からなる裏面構造が設けられ、ターンオフ時にｐベース領域（２）とｎ-ドリフト層（１）との間のｐｎ接合から延びる空乏層がｐ+コレクタ層（８）に接触しないノンパンチスルー（ＮＰＴ）型ＩＧＢＴ（１０）が構成されている。ＮＰＴ型ＩＧＢＴ（１０）において、ターンオフ中の、ｐ+コレクタ層（８）とｎ-ドリフト層（１）との間のｐｎ接合（第１ｐｎ接合）（１１）からｎ-ドリフト層（１）側に例えば０．３μｍ以下の深さにおける領域のホール電流のキャリア濃度と、ｐ+コレクタ層（８）とｎ-ドリフト層（１）との間のｐｎ接合（１１）からｎ-ドリフト層（１）側に例えば１５μｍの深さにおける領域の蓄積キャリア濃度との濃度差は３０％〜７０％程度である。これにより、低コストで、高速かつ低損失なスイッチング動作を実現することができる。
2013179761.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ドリフト層となる第１導電型半導体基板と、
前記第１導電型半導体基板の裏面の表面層に設けられた第２導電型コレクタ層と、
前記第２導電型コレクタ層に接するコレクタ電極と、
を備え、
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間の第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍ以下の深さにおける領域のキャリア濃度が、前記第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍよりも深い領域の蓄積キャリア濃度の３０％〜７０％であることを特徴とする半導体装置。
【請求項２】
前記第２導電型コレクタ層のピーク不純物濃度は、１．０×１０18ｃｍ-3以下の範囲内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型コレクタ層の厚さは、０．５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ゲート抵抗が０．５Ω／ｃｍ2〜１０Ω／ｃｍ2であり、ターンオフ時間が０．２７μｓ〜０．３８μｓのスイッチング動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域をさらに備え、
ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が前記第２導電型コレクタ層に接触しないことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層をさらに備え、
ターンオフ時に前記第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触しないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域と、
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層と、
をさらに備え、
ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源として、直流（ＤＣ）電圧を降圧するＤＣ−ＤＣコンバータが公知である。ＤＣ−ＤＣコンバータの動作周波数を上げることでＤＣ−ＤＣコンバータを構成するトランスの小型化が可能であり、ＤＣ−ＤＣコンバータ自体の小型化を図ることができる。ＤＣ−ＤＣコンバータの動作周波数を上げるためには、ＤＣ−ＤＣコンバータを構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のスイッチング特性の向上が求められる。ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現するためには、ターンオフ時のテール電流を小さくする必要がある。【０００３】
ＩＧＢＴのテール電流を抑制する技術として、従来のパンチスルー（ＰＴ：Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴに代えてフィールドストップ（ＦＳ：Ｆｉｅｌｄ  Ｓｔｏｐ）型ＩＧＢＴとし、ターンオフ時の残留ホールによるテール電流（以下、ホールテール電流とする）を減少することにより、テール電流を小さくすることが提案されている（例えば、下記非特許文献１参照。）。ＰＴ型ＩＧＢＴおよびＦＳ型ＩＧＢＴについて、断面構成およびターンオフ時のコレクタ電流波形について説明する。【０００４】
図１８は、従来のパンチスルー型ＩＧＢＴの構成を示す断面図である。図１９は、従来のフィールドストップ型ＩＧＢＴの構成を示す断面図である。図２０は、従来のパンチスルー型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。図２１は、従来のフィールドストップ型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。図２０，２１において、全電流とは、コレクタ電流であり、コレクタ電流のホールによる電流成分（ホール電流）と、コレクタ電流の電子による電流成分（電子電流）との総和である。【０００５】
図１８に示すように、ＰＴ型ＩＧＢＴは、ｐ+半導体基板１０１とｎ-活性層（ドリフト層）１０２との間にｎ+バッファ層１０３を設け、ｎ-活性層１０２中の空乏層がｎ+バッファ層１０３に到達する裏面構造となっている。ｎ-活性層１０２のｐ+半導体基板１０１側に対して反対側の表面（おもて面）には、おもて面構造として、ｐベース領域１０４、ｎ+エミッタ領域１０５、ｐ+コンタクト領域１０６、ゲート絶縁膜１０７およびゲート電極１０８からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、エミッタ電極１０９とが設けられている。コレクタ電極１１０は、ｐ+コレクタ層となるｐ+半導体基板１０１に接する。【０００６】
図１９に示すように、ＦＳ型ＩＧＢＴでは、裏面構造として、ｎ-半導体基板１１１とｐ+コレクタ層１１２との間にｎバッファ層１１３が設けられている。ドリフト層となるｎ-半導体基板１１１の厚さは、ＰＴ型ＩＧＢＴのドリフト層の厚さよりも薄い。ＦＳ型ＩＧＢＴのおもて面構造は、ＰＴ型ＩＧＢＴのおもて面構造と同様である。図２０，２１に示すように、ＦＳ型ＩＧＢＴでは、ｎバッファ層１１３をフィールドストップ層として設けてｎ-半導体基板１１１を薄くすることにより、ＰＴ型ＩＧＢＴよりもターンオフ時のホールテール電流を小さくすることが公知である。【０００７】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現したＩＧＢＴとして、第１導電型の半導体層からなる第１の領域と、この第１の領域の一主面に選択的に形成された第２導電型の半導体層からなる第２の領域と、この第２の領域の一主面に選択的に形成された第１導電型の半導体層からなる第３の領域と、前記第１の領域の他主面に形成された第２導電型の半導体層からなる第４の領域と、前記第２の領域上の少なくとも一部を含んで、前記第１の領域上に絶縁膜を介して形成された制御電極と、前記第３の領域上の少なくとも一部を含んで、前記第２の領域上に形成された第１電極と、前記第４の領域上に形成された第２の電極と、前記第１の領域内に局在化して配置された複数の再結合中心格子欠陥とを具備した装置が提案されている（例えば、下記特許文献１参照。）。【０００８】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現した別のＩＧＢＴとして、第１導電型の第１半導体層と、主面側の表層部に形成された第２導電型の第２半導体層と、第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、裏面側の表層部に形成された第２導電型の第４半導体層と、第１半導体層と第４半導体層の間に形成された第１導電型で第１半導体層より不純物濃度が高い第５半導体層とを有し、一つの密度分布ピークを有する再結合中心格子欠陥が、ターンオフ終了時の非空乏化領域の幅より内側にピーク位置がくるように、第１半導体層内に配置されてなる装置が提案されている（例えば、下記特許文献２参照。）。【０００９】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現した別のＩＧＢＴとして、オン状態におけるドリフト層内の蓄積キャリア分布が、コレクタ側からエミッタ側にかけて一様に減少し、エミッタ端において最小になり、かつ前記ドリフト層内の蓄積キャリア分布の変化が、前記ドリフト層のコレクタ層側において前記ドリフト層のチャネル拡散層側より小さい装置が提案されている（例えば、下記特許文献３参照。）。【００１０】
また、コレクタ層の不純物濃度プロファイルを最適化して高速スイッチング動作を実現したＩＧＢＴとして、第１導電型領域と、第２導電型領域と、電極を備えたスイッチング用の半導体装置であって、第２導電型領域は第１部位〜第３部位を有し、第２部位は第１部位と第３部位のいずれよりも低不純物濃度であり、第１部位と第２部位は第１導電型領域と第３部位の間に位置し、第３部位は第１部位及び第２部位と、電極の間に位置しており、オン状態において、第２導電型領域から第１導電型領域へ第２導電型キャリアが注入され、ターンオフ状態において、第１導電型領域から第２導電型領域へ第１導電型キャリアが流出するように構成された装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−５０７２４号公報
【特許文献２】特開２０１１−８６８８３号公報
【特許文献３】特許第４９０４６１２号公報
【特許文献４】特開２００３−３１８４００号公報
【非特許文献】
【００１２】
【非特許文献１】ティー・マツダイ  アンド  エイ・ナカガワ（Ｔ．Ｍａｔｓｕｄａｉ  ａｎｄ  Ａ．Ｎａｋａｇａｗａ）、ウルトラ  ハイ  スイッチング  スピード  ６００Ｖ  スィン  ウェハー  ＰＴ−ＩＧＢＴ  ベイスド  オン  ニュー  ターン−オフ  メカニズム（Ｕｌｔｒａ  Ｈｉｇｈ  Ｓｗｉｔｃｈｉｎｇ  Ｓｐｅｅｄ  ６００Ｖ  Ｔｈｉｎ  Ｗａｆｅｒ  ＰＴ−ＩＧＢＴ  Ｂａｓｅｄ  ｏｎ  Ｎｅｗ  Ｔｕｒｎ−ｏｆｆ  Ｍｅｃｈａｎｉｓｍ）、アイ・トリプル・イー  プロシーディングス  オブ  ザ  １４ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシス  アンド  ＩＣ’ｓ  ２００２（ＩＥＥＥ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １４ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣ’ｓ  ２００２（ＩＳＰＳＤ２００２））、（米国）、２００２年、ｐ．２８５−２８８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１９に示すＦＳ型ＩＧＢＴでは、ｎ-半導体基板の厚さが薄いことが前提であり、ＩＧＢＴのスイッチング特性がｎ-半導体基板の厚さに依存する。また、上記特許文献１〜３では、裏面構造のライフタイム特性がばらついたり、ライフタイムを制御するために工程フローが長くなりコストが上昇するという問題がある。また、上記特許文献４では、レーザーアニールによるコレクタ層のパターニングによりコレクタ層の不純物濃度プロファイルを最適化するため、工程数が増加しコストが上昇するという問題がある。【００１４】
この発明は、上述した従来技術による問題点を解消するため、スイッチング動作が高速な半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、低損失な半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型ドリフト層となる第１導電型半導体基板と、前記第１導電型半導体基板の裏面の表面層に設けられた第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、を備え、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間の第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍ以下の深さにおける領域のキャリア濃度が、前記第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍよりも深い領域の蓄積キャリア濃度の３０％〜７０％であることを特徴とする。【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型コレクタ層のピーク不純物濃度は、１．０×１０18ｃｍ-3以下の範囲内であることを特徴とする。【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型コレクタ層の厚さは、０．５μｍ以下であることを特徴とする。【００１８】
また、この発明にかかる半導体装置は、上述した発明において、ゲート抵抗が０．５Ω／ｃｍ2〜１０Ω／ｃｍ2で、ターンオフ時間が０．２７μｓ〜０．３８μｓのスイッチング動作を行うことを特徴とする。【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域をさらに備え、ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が前記第２導電型コレクタ層に接触しないことを特徴とする。【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層をさらに備え、ターンオフ時に前記第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触しないことを特徴とする。【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域と、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層と、をさらに備え、ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触することを特徴とする。【００２２】
上述した発明によれば、立ち下がり時間開始後に第２導電型コレクタ層近傍のホールキャリア濃度差（第２導電型コレクタ層近傍のホール電流のキャリア濃度と、第１導電型半導体基板の裏面から第２導電型コレクタ層近傍よりも第１導電型ドリフト層内の深い領域の蓄積キャリア濃度との濃度差）を３０％〜７０％程度と大きく減少させることで、第１導電型ドリフト層からコレクタ電極へ大きな拡散電流を流し、残留ホールを排出しやすくすることができる。これにより、ホールテール電流を速やかにゼロにすることができ、ターンオフ時間を短くすることができる。したがって、第１導電型半導体基板の最終的な厚さによらず、ＮＰＴ型ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現することができる。【００２３】
また、上述した発明によれば、裏面構造のライフタイム制御の有無によらず、高速かつ低損失なスイッチング動作を実現することができる。したがって、ライフタイムのばらつきを抑制するための工程を行う必要がない。また、上述した発明によれば、第２導電型コレクタ層のピーク不純物濃度を１．０×１０18ｃｍ-3以下の範囲内とし、かつ第２導電型コレクタ層の厚さを０．５μｍ以下とすることにより、ターンオフ中における第２導電型コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度とすることができる。第２導電型コレクタ層はイオン注入および炉アニールにより形成することができるため、従来のようにレーザーアニールによりパターニングする必要がない。
【発明の効果】
【００２４】
本発明にかかる半導体装置によれば、高速スイッチング動作を実現した半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、低損失な半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、コストを低減することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】図４は、実施の形態２にかかる半導体装置の構成を示す断面図である。
【図５】図５は、図６のシミュレーションに用いたチョーパー回路の構成を示す回路図である。
【図６】図６は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。
【図７】図７は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ注入効率を示す特性図である。
【図８】図８は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【図９】図９は、比較例にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【図１０】図１０は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のｐ+コレクタ層近傍のキャリア濃度と順方向電圧との関係を示す特性図である。
【図１１】図１１は、実施例１にかかるＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。
【図１２】図１２は、比較例のＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。
【図１３】図１３は、実施例２〜４にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。
【図１４】図１４は、立ち下がり時間中のｐ+コレクタ層近傍のホールキャリア濃度差とホールテール電流との関係を示す特性図である。
【図１５】図１５は、図１６，１７のシミュレーションに用いたチョーパー回路の構成を示す回路図である。
【図１６】図１６は、立ち下がり時間中のホールテール電流とゲート抵抗との関係を示す特性図である。
【図１７】図１７は、立ち下がり時間中のホールテール電流とターンオフ時間との関係を示す特性図である。
【図１８】図１８は、従来のパンチスルー型ＩＧＢＴの構成を示す断面図である。
【図１９】図１９は、従来のフィールドストップ型ＩＧＢＴの構成を示す断面図である。
【図２０】図２０は、従来のパンチスルー型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。
【図２１】図２１は、従来のフィールドストップ型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。
【発明を実施するための形態】
【００２６】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２７】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示す実施の形態１にかかる半導体装置１０は、ターンオフ時にｐベース領域２とｎ-ドリフト層１との間のｐｎ接合（第２ｐｎ接合）から延びる空乏層がｐ+コレクタ層８に接触しないノンパンチスルー（ＮＰＴ：Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴである（以下、ＮＰＴ型ＩＧＢＴ１０とする）。図１には、プレーナーゲート構造のＮＰＴ型ＩＧＢＴ１０を図示するが、おもて面構造は種々変更可能であり、例えばトレンチゲート構造のＮＰＴ型ＩＧＢＴであってもよい。
【００２８】
図１に示すＮＰＴ型ＩＧＢＴ１０において、ｎ-ドリフト層１となるｎ-半導体基板のおもて面の表面層には、ｐベース領域２が選択的に設けられている。ｐベース領域２の内部には、ｎ+エミッタ領域３およびｐ+コンタクト領域４が選択的に設けられている。ｎ+エミッタ領域３およびｐ+コンタクト領域４は、互いに接し、ｎ-半導体基板のおもて面に露出されている。ｐベース領域２の、ｎ+エミッタ領域３とｎ-ドリフト層１とに挟まれた部分の表面に、ゲート絶縁膜５を介してゲート電極６が設けられている。エミッタ電極７は、ｎ+エミッタ領域３およびｐ+コンタクト領域４に接する。
【００２９】
また、エミッタ電極７は、層間絶縁膜を介してゲート電極６と電気的に絶縁されている。すなわち、ｎ-半導体基板のおもて面には、おもて面構造として、ｐベース領域２、ｎ+エミッタ領域３、ゲート絶縁膜５およびゲート電極６からなるＭＯＳゲート構造と、エミッタ電極７とが設けられている。ｎ-半導体基板の裏面には、ｐ+コレクタ層８およびコレクタ電極９からなる裏面構造が設けられている。ｐ+コレクタ層８は、ｎ-半導体基板の裏面の表面層に設けられている。コレクタ電極９は、ｐ+コレクタ層８に接する。ｎ-ドリフト層１とｐ+コレクタ層８との間に、ｎバッファ層（不図示）が設けられていてもよい。
【００３０】
このようなＮＰＴ型ＩＧＢＴ１０において、ターンオフ中の、ｐ+コレクタ層８近傍のホール電流のキャリア濃度（以下、ホールキャリア濃度とする）と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差（以下、ｐ+コレクタ層８近傍のホールキャリア濃度差とする）は３０％〜７０％程度であるのが好ましい。その理由は、ターンオフ中に、残留ホールをｎ-半導体基板の裏面から外部へ排出しやすくすることができ、残留ホールによるテール電流（ホールテール電流）を減少させることができるからである。
【００３１】
ｐ+コレクタ層８近傍とは、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合（第１ｐｎ接合）１１からｎ-ドリフト層１側に例えば０．３μｍ以下の深さにおける領域である。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域とは、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に例えば１５μｍの深さにおける領域である。
【００３２】
ｐ+コレクタ層８近傍のホールキャリア濃度を上記条件に設定するためには、裏面構造にキャリアが蓄積しにくく、電流能力が低下しない程度に、ｐ+コレクタ層８の不純物濃度を低くし、かつｐ+コレクタ層８の厚さを薄くするのがよい。具体的には、ｐ+コレクタ層８のピーク不純物濃度は、例えば１．０×１０18ｃｍ-3以下の範囲内にあるのがよい。好適には、ｐ+コレクタ層８のピーク不純物濃度は、例えば５．０×１０17ｃｍ-3以下の範囲内にあるのがよい。ｐ+コレクタ層８の厚さは、例えば０．１μｍ以上０．５μｍ以下であるのがよい。
【００３３】
次に、実施の形態１にかかる半導体装置の製造方法について、例えば定格１２００Ｖ耐圧のＮＰＴ型ＩＧＢＴ１０を作製（製造）する場合を例に説明する。図２，３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ-ドリフト層１となるｎ-半導体基板のおもて面に、一般的な方法により、ｐベース領域２、ｎ+エミッタ領域３、ゲート絶縁膜５およびゲート電極６からなるＭＯＳゲート構造と、エミッタ電極７とからなるおもて面構造を形成する。
【００３４】
次に、図３に示すように、ｎ-半導体基板の裏面を研削（バックグラインド）し、ｎ-半導体基板の厚さを例えば１９０μｍにする。このとき、ｎ-半導体基板の研削された裏面には、２０μｍ程度の深さで欠陥層が形成される。次に、例えばプラズマエッチングにより、ｎ-半導体基板の裏面を例えば１５μｍ程度除去し、ｎ-半導体基板の最終的な厚さｔ１を例えば１７５μｍにまで薄くする。ｎ-半導体基板の最終的な厚さｔ１とは、製品化されたときのｎ-半導体基板の厚さである。これにより、ｎ-半導体基板の裏面の表面層に、ライフタイムキラーとなる欠陥層が例えば５μｍ程度残る。
【００３５】
ｎ-半導体基板の裏面に欠陥層を残すことにより、ｎ-半導体基板の裏面の表面層のキャリア濃度を低くすることができ、ｎ-半導体基板の裏面のライフタイムを低下させることができる。また、バックグラインド後に行うプラズマエッチングにより、ｎ-半導体基板の裏面の表面粗さＲａが例えば０．５μｍ程度となり、さらにライフタイムを低下させることができる。ｎ-半導体基板の裏面のライフタイムを低下させることにより、ＮＰＴ型ＩＧＢＴ１０のスイッチング動作を高速にすることができる。
【００３６】
次に、ｎ-半導体基板のエッチングされた裏面に、例えば、加速エネルギー４５ｋｅＶでドーズ量７．０×１０12ｃｍ-3のボロン（Ｂ）をイオン注入する。次に、４５０℃の温度で５時間の炉アニールにより、ｎ-半導体基板の裏面の表面層にｐ+コレクタ層８を形成する。ｐ+コレクタ層８のピーク不純物濃度および深さは、それぞれ例えば５．０×１０17ｃｍ-3および０．５μｍとなる。その後、裏面電極として、ｐ+コレクタ層８に接するコレクタ電極９を形成し、図１に示すＮＰＴ型ＩＧＢＴ１０が完成する。
【００３７】
以上、説明したように、実施の形態１によれば、立ち下がり時間開始後にｐ+コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度と大きく減少させることで、ｎ-ドリフト層からコレクタ電極へ大きな拡散電流を流し、残留ホールを排出しやすくすることができる。これにより、ホールテール電流を速やかにゼロにすることができ、ターンオフ時間を短くすることができる。したがって、ｎ-半導体基板の最終的な厚さによらず、ＮＰＴ型ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現することができる。具体的には、例えば、ＮＰＴ型ＩＧＢＴは、ゲート抵抗ＲｇＡを０．５Ω／ｃｍ2〜１０Ω／ｃｍ2とし、ターンオフ時間が０．２７μｓ〜０．３８μｓとなる高速スイッチング動作が可能となる。ターンオフ時間とは、ゲート電圧の立ち下がり９０％からドレイン電流が１０％に下降するまでの時間である。
【００３８】
また、実施の形態１によれば、裏面構造のライフタイム制御の有無によらず、高速かつ低損失なスイッチング動作を実現することができる。また、裏面構造のライフタイム制御を行う場合には、ｎ-半導体基板の裏面の表面層に生じた欠陥層を残すことにより裏面構造のライフタイム制御をするため、従来のようにライフタイムプロファイルを最適化する工程を行う必要がない。したがって、ライフタイムのばらつきを抑制するための工程を行う必要がなく、工程フローが長くなりコストが上昇することを防止することができる。
【００３９】
また、実施の形態１によれば、ｐ+コレクタ層のピーク不純物濃度を１．０×１０18ｃｍ-3以下の範囲内とし、かつｐ+コレクタ層の厚さを０．５μｍ以下とすることにより、ターンオフ中におけるｐ+コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度とすることができる。ｐ+コレクタ層はイオン注入および炉アニールにより形成することができるため、従来のようにレーザーアニールによりパターニングする必要がない。このため、工程数が増加しコストが上昇することを防止することができる。
【００４０】
（実施の形態２）
図４は、実施の形態２にかかる半導体装置の構成を示す断面図である。実施の形態２にかかる半導体装置２０が実施の形態１にかかる半導体装置と異なる点は、ＮＰＴ型の裏面構造に代えて、パンチスルー（ＰＴ）型の裏面構造とした点である。すなわち、実施の形態２にかかる半導体装置２０は、ターンオフ時にｐベース領域２とｎ-ドリフト層１との間のｐｎ接合から延びる空乏層がｎバッファ層２１に接触するＰＴ型ＩＧＢＴ（以下、ＰＴ型ＩＧＢＴ２０とする）である。
【００４１】
ＰＴ型ＩＧＢＴ２０においては、ｐ+コレクタ層８とｎ-ドリフト層１との間にｎバッファ層２１が設けられている。また、ＰＴ型ＩＧＢＴ２０において、ｐ+コレクタ層８近傍とは、ｐ+コレクタ層８とｎバッファ層２１との間のｐｎ接合２２からｎ-ドリフト層１側に例えば０．３μｍ以下の深さにおける領域である。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域とは、ｐ+コレクタ層８とｎバッファ層２１との間のｐｎ接合２２からｎ-ドリフト層１側に例えば１５μｍの深さにおける領域である。
【００４２】
実施の形態２にかかる半導体装置の製造方法について、例えば定格１２００Ｖ耐圧のＰＴ型ＩＧＢＴ２０を作製（製造）する場合を例に説明する。まず、実施の形態１と同様に、ｎ-ドリフト層１となるｎ-半導体基板のおもて面におもて面構造を形成する。次に、ｎ-半導体基板の裏面を研削し、ｎ-半導体基板の厚さを例えば１４０μｍにする。このとき、実施の形態１と同様に、ｎ-半導体基板の研磨された裏面には２０μｍ程度の深さで欠陥層が形成される。
【００４３】
次に、例えばプラズマエッチングにより、ｎ-半導体基板の裏面を例えば１５μｍ程度除去し、ｎ-半導体基板の最終的な厚さｔ２を例えば１２５μｍにまで薄くする。これにより、実施の形態１と同様に、ｎ-半導体基板の裏面の表面層に、ライフタイムキラーとなる欠陥層が例えば５μｍ程度残る。ｎ-半導体基板の裏面に欠陥層を残す理由は、実施の形態１と同様である。次に、ｎ-半導体基板のエッチングされた裏面に、例えば、加速エネルギー３６０ｋｅＶでドーズ量２．０×１０12ｃｍ-3のリン（Ｐ）をイオン注入し、続けて加速エネルギー７２０ｋｅＶでドーズ量１．０×１０12ｃｍ-3のリンをイオン注入する。
【００４４】
さらに、ｎ-半導体基板のエッチングされた裏面に、加速エネルギー４５ｋｅＶでドーズ量７．０×１０12ｃｍ-3のボロンをイオン注入する。次に、４５０℃の温度で５時間の炉アニールにより、ｎ-半導体基板の裏面の表面層にｐ+コレクタ層８が形成され、ｐ+コレクタ層８よりも深い領域にｐ+コレクタ層８に接するようにｎバッファ層２１が形成される。ｐ+コレクタ層８のピーク不純物濃度および深さは、実施の形態１と同様に、それぞれ例えば５．０×１０17ｃｍ-3および０．５μｍとなる。その後、裏面電極として、ｐ+コレクタ層８に接するコレクタ電極９を形成し、図４に示すＰＴ型ＩＧＢＴ２０が完成する。
【００４５】
以上、説明したように、実施の形態２によれば、ＰＴ型ＩＧＢＴにおいても、ｐ+コレクタ層近傍のホールキャリア濃度を実施の形態１と同様の条件に設定することができる。このため、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、実施の形態１よりもｎ-半導体基板の最終的な厚さを薄くすることができる。
【００４６】
（ターンオフ中のホールテール電流について）
次に、実施の形態１にかかる定格１２００Ｖ耐圧のＮＰＴ型ＩＧＢＴ１０（以下、実施例１とする）について、ターンオフ中にホールテール電流が急激に減少するメカニズムをデバイスシミュレーションによって検証した。まず、ｐ+コレクタ層８の不純物濃度とホールテール電流との関係について説明する。比較として、実施例１よりもｐ+コレクタ層の不純物濃度が高いＮＰＴ型ＩＧＢＴ（以下、比較例とする）についても、実施例１と同様のシミュレーションを行った。比較例のｐ+コレクタ層の不純物濃度以外の構成は、実施例１と同様である。
【００４７】
シミュレーションに用いた寄生インダクタンスを備えていないチョーパー回路の等価回路を図５に示す。図５は、図６のシミュレーションに用いたチョーパー回路の構成を示す回路図である。図５において、ＩＧＢＴ３０は、実施例１または比較例に相当する。ＩＧＢＴ３０のコレクタは、誘導負荷３１を介して電源Ｖｂｕｓの正極に接続されている。ＩＧＢＴ３０のエミッタは、電源Ｖｂｕｓの負極に接続されている。ダイオード３２は、アノードがＩＧＢＴ３０のコレクタに接続され、カソードが電源Ｖｂｕｓの正極に接続されることにより、誘導負荷３１に並列に接続されている。ＩＧＢＴ３０のゲートとゲート電源Ｖｇとの間には、ゲート抵抗ＲｇＡが接続されている。
【００４８】
立ち下がり時間（フォールタイム）開始前にＩＧＢＴ３０のゲートが閉じるようにＩＧＢＴ３０を高速スイッチング（ゲート抵抗ＲｇＡ＝０．５Ω／ｃｍ2）させたときのコレクタ電流のターンオフ波形のシミュレーション結果を図６に示す。図６は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。図６に示すように、実施例１は、比較例よりもホールテール電流が急激に減少し、比較例よりも早くホールテール電流が０（Ａ）になることが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ホールテール電流を抑制することができることが確認された。
【００４９】
次に、ターンオフ中のコレクタ注入効率αをシミュレーションによって計算した。図７は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ注入効率を示す特性図である。図７に示すように、実施例１においては、ターンオフ中にコレクタ注入効率αがマイナスになることが確認された（符号Ａで示す部分）。ターンオフ中にコレクタ注入効率αがマイナスになることは、ホール電流がコレクタ電極９へ向かって流れていることを意味する。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ターンオフ中にｎ-ドリフト層１内の蓄積ホールをエミッタ電極７とコレクタ電極９との両方から排出することができることが確認された。
【００５０】
次に、立ち下がり時間中にホール電流が定格電流の１３％になったとき（以下、定格電流の１３％のホール電流とする）のｐ+コレクタ層８近傍のホール電流成分の電流波形をデバイスシミュレーションによって計算した。実施例１および比較例の定格電流の１３％のホール電流成分の電流波形のシミュレーション結果をそれぞれ図８，９に示す。図８は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。図９は、比較例にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【００５１】
図８，９において、ホール電流密度がプラスの領域にある電流波形は、コレクタ電極からｎ-ドリフト層（エミッタ電極）に向かって電流が流れていることを示す。一方、ホール電流密度がマイナスの領域にある電流波形は、ｎ-ドリフト層からコレクタ電極に向かって電流が流れていることを示す。図８，９の横軸は、ｎ-半導体基板のおもて面からの深さである。ホール電流成分とは、ドリフト電流（点線で示す波形）および拡散電流（１点鎖線で示す波形）である。全ホール電流（実線で示す波形）は、ドリフト電流および拡散電流の総和である。
【００５２】
図８に示すように、実施例１においては、拡散電流がｎ-ドリフト層１からコレクタ電極９に向かって流れており、ｐ+コレクタ層８内における全ホール電流Ｂ−１のホール電流密度がマイナスになることが確認された。一方、図９に示すように、比較例では、拡散電流がコレクタ電極からｎ-ドリフト層（エミッタ電極）に向かって流れており、ｐ+コレクタ層内における全ホール電流Ｂ−２のホール電流密度はプラスとなることが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ｐ+コレクタ層８近傍のホールキャリア濃度を低減することができることが確認された。
【００５３】
次に、ｐ+コレクタ層８近傍の電子キャリア濃度ｐｎ０と、ｐ+コレクタ層とｎ-ドリフト層との間のｐｎ接合にかかる順方向電圧ＶFとの関係について説明する。ｐ+コレクタ層８近傍の電子キャリア濃度ｐｎ０と順方向電圧ＶFとをシミュレーションによって計算した結果を図１０に示す。図１０は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のｐ+コレクタ層近傍のキャリア濃度と順方向電圧との関係を示す特性図である。図１０において、白丸（○）または黒丸（●）付近に図示する電流値は、ターンオフ中の電子電流の電流値である。定格電流を１５０Ａとした。
【００５４】
図１０に示すように、ｐ+コレクタ層近傍の電子キャリア濃度ｐｎ０と順方向電圧ＶFとは比例関係にあることが確認された。また、実施例１は、比較例よりもｎ-ドリフト層１中の電子を放出するために必要な順方向電圧ＶFが低いことが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ｐ+コレクタ層８近傍の電子キャリア濃度が低くなりやすく、ｎ-ドリフト層１からｐ+コレクタ層８に向かって大きな拡散電流を流すことができることが確認された。
【００５５】
次に、実施例１および比較例の定格電流の１３％の出力電流のときのホールキャリア濃度分布をシミュレーションによって計算した結果をそれぞれ図１１，１２に示す。図１１は、実施例１にかかるＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。図１２は、比較例のＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。図１１，１２の横軸は、ｎ-半導体基板のおもて面からの深さである。
【００５６】
図１１，１２に示すように、実施例１は、比較例よりもターンオフ中のｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１が大きく、大きな拡散電流が流れていることが確認された。符号Ｃ−２は、比較例のｐ+コレクタ層近傍のホールキャリア濃度の落ち込みである。さらに、実施例１は、オン状態でのホールキャリア濃度分布（破線で示す）がデバイス全体で一様であるため、ｐ+コレクタ層８近傍のホールキャリア濃度落ち込みＣ−１による拡散電流が流れやすいことが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ターンオフ中のｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１を大きくすることができ、ｎ-ドリフト層１からコレクタ電極９へ向かって大きな拡散電流が流れやすいことが確認された。
【００５７】
上述したシミュレーション結果より、順方向電圧ＶFに依存する電子キャリア濃度分布およびオン状態のホールキャリア濃度分布が、拡散電流をｎ-ドリフト層１からコレクタ電極９へ向かって流すためのｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１の大きさを決定することが確認された。上述したように、順方向電圧ＶFの電子キャリア濃度分布およびオン状態のホールキャリア濃度分布は、ともにｐ+コレクタ層８の不純物濃度によってほぼ決定される。したがって、高速スイッチング動作時に、ホールテール電流を低減してテール電流を抑制するには、ｐ+コレクタ層８の不純物濃度を低くするのがよいことが確認された。
【００５８】
（ｐ+コレクタ層の不純物濃度について）
次に、ｐ+コレクタ層８の好適な不純物濃度範囲について検証した。おもて面構造が異なる２つのＮＰＴ型ＩＧＢＴ（以下、実施例２，３とする）および裏面構造としてｎバッファ層を備えたＮＰＴ型ＩＧＢＴ（以下、実施例４とする）について、ターンオフ時のコレクタ電流波形のシミュレーション結果を図１３に示す。図１３は、実施例２〜４にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。実施例２〜４のｐ+コレクタ層の不純物濃度はすべて同一とした。
【００５９】
実施例２は、実施の形態１にかかるプレーナーゲート構造のＮＰＴ型ＩＧＢＴ１０である。実施例３は、トレンチゲート構造のＮＰＴ型ＩＧＢＴである。実施例３のおもて面構造以外の構成は、実施例２と同様である。実施例４は、ｎ-ドリフト層とｐ+コレクタ層との間にｎバッファ層を備えたプレーナーゲート構造のＮＰＴ型ＩＧＢＴである。ｎバッファ層の厚さおよび不純物濃度を、それぞれ１０μｍおよび１×１０15ｃｍ-3とした。実施例４のｎバッファ層以外の構成は、実施例２と同様である。
【００６０】
図１３に示すように、立ち下がり時間中の電子電流波形は、実施例２〜４ともにほぼ同様であることが確認された。また、立ち下がり時間中のホール電流波形は、実施例２〜４ともにほぼ同様であることが確認された。したがって、おもて面構造の違いやｎバッファ層の有無によらず、ターンオフ中のコレクタ電流は、ｐ+コレクタ層の不純物濃度によりほぼ決定されることが確認された。
【００６１】
次に、ｐ+コレクタ層８の不純物濃度を種々変更し、ｐ+コレクタ層８近傍のホールキャリア濃度と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差（ｐ+コレクタ層８近傍のホールキャリア濃度差）に対する、立ち下がり時間開始２μｓ後のホールテール電流についてシミュレーションした結果を図１４に示す。図１４は、立ち下がり時間中のｐ+コレクタ層近傍のホールキャリア濃度差とホールテール電流との関係を示す特性図である。図１４において、黒丸（●）付近に図示する数値は、ｐ+コレクタ層８のピーク不純物濃度である。
【００６２】
このシミュレーションでは、ｐ+コレクタ層８近傍のホールキャリア濃度は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に０．３μｍ以下の深さにおける領域のホールキャリア濃度とした。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に１５μｍの深さにおける領域の蓄積キャリア濃度とした。ｎ-半導体基板の裏面からｐｎ接合１１までの距離Ｘｊ（＝ｐ+コレクタ層８の厚さ）を０．５μｍとした。
【００６３】
図１４に示すように、ｐ+コレクタ層８のピーク不純物濃度が１×１０18ｃｍ-3以下（符号Ｄで示す縦実線の左側）であるときに、ホールテール電流がほぼゼロになることが確認された。このように、ｐ+コレクタ層８の不純物濃度は低いことが好ましい。したがって、ｐ+コレクタ層８のピーク不純物濃度を１×１０18ｃｍ-3以下の範囲内とし、かつｐ+コレクタ層８の厚さを０．５μｍ以下とすることでｐ+コレクタ層８の不純物濃度を低くし、ｐ+コレクタ層８近傍のホールキャリア濃度と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差を３０％〜７０％とすることにより、ホールテール電流がマイナスになり、ターンオフ中のホールテール電流を抑制することができることが確認された。
【００６４】
図１４に示すシミュレーション結果の計算に用いた諸条件は一例である。本発明は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に０．３μｍ以下の深さにおける領域のホールキャリア濃度を、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に３μｍよりも深い領域の蓄積キャリア濃度よりも低くすることができれば、図１４に示すシミュレーション結果と同様の効果を奏する。
【００６５】
次に、立ち下がり時間中のホールテール電流のゲート抵抗ＲｇＡとの関係について、デバイスシミュレーションによって検証した。シミュレーションに用いた寄生インダクタンスを備えたチョーパー回路の等価回路を図１５に示す。図１５は、図１６，１７のシミュレーションに用いたチョーパー回路の構成を示す回路図である。図１５において、ＩＧＢＴ３０は、実施例１に相当する。ＩＧＢＴ３０とダイオード３２との間に直列に８０ｎＨの寄生インダクタンス３３が接続されている。ＩＧＢＴ３０のエミッタとゲート電源Ｖｇとの間に直列に３ｎＨの寄生インダクタンス３４が接続されている。図１５に示すチョーパー回路の寄生インダクタンス３３，３４以外の構成は、図５に示すチョーパー回路と同様である。
【００６６】
ゲート抵抗ＲｇＡを種々変更し、立ち下がり時間中の全電流が定格電流１５０Ａの１３％になったときのホールテール電流値をシミュレーションによって計算した結果を図１６に示す。図１６は、立ち下がり時間中のホールテール電流とゲート抵抗との関係を示す特性図である。図１６に示すように、ゲート抵抗ＲｇＡが１０Ω／ｃｍ2以下（符号Ｅ−１で示す縦実線の左側）であるときに、ホールテール電流値がほぼゼロになることが確認された。したがって、本発明は、ゲート抵抗ＲｇＡが１０Ω／ｃｍ2以下の高速スイッチング動作時においてホールテール電流を抑制する効果があることが確認された。ゲート抵抗ＲｇＡが０．５Ω／ｃｍ2よりも小さい場合、発振が生じノイズが発生する原因になるため、ゲート抵抗ＲｇＡは、０．５Ω／ｃｍ2〜１０Ω／ｃｍ2であるのが好ましい。
【００６７】
次に、立ち下がり時間中のホールテール電流とターンオフ時間ｔｏｆｆとの関係について、デバイスシミュレーションによって検証した。ターンオフ時間ｔｏｆｆを種々変更し、立ち下がり時間中のホールテール電流をシミュレーションによって計算した結果を図１７に示す。図１７は、立ち下がり時間中のホールテール電流とターンオフ時間との関係を示す特性図である。
【００６８】
図１７に示すように、ターンオフ時間ｔｏｆｆが０．３８μｓ以下（符号Ｅ−２で示す縦実線の左側）である場合に、ホールテール電流がほとんどゼロになることが確認された。したがって、本発明は、ターンオフ時間ｔｏｆｆが０．３８μｓ以下の高速スイッチング動作時においてホール電流を抑制する効果があることが確認された。ターンオフ時間ｔｏｆｆが０．２７μｓ以下である場合、発振が生じノイズが発生する原因となるため、ターンオフ時間ｔｏｆｆは、０．２７μｓ〜０．３８μｓであるのが好ましい。
【００６９】
以上において本発明は、上述した実施の形態に限らず、ｎ-半導体基板の厚さや、各領域の厚さおよび不純物濃度など種々変更可能である。各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７１】
１  ｎ-ドリフト層
２  ｐベース領域
３  ｎ+エミッタ領域
４  ｐ+コンタクト領域
５  ゲート絶縁膜
６  ゲート電極
７  エミッタ電極
８  ｐ+コレクタ層
９  コレクタ電極
１０  ＮＰＴ型ＩＧＢＴ
１１  ｐ+コレクタ層とｎ-ドリフト層との間のｐｎ接合
２０  ＰＴ型ＩＧＢＴ
２１  ｎバッファ層
２２  ｐ+コレクタ層とｎバッファ層との間のｐｎ接合
【図１】
2013179761.tif 000003
【図２】
2013179761.tif 000004
【図３】
2013179761.tif 000005
【図４】
2013179761.tif 000006
【図５】
2013179761.tif 000007
【図６】
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【図７】
2013179761.tif 000009
【図８】
2013179761.tif 000010
【図９】
2013179761.tif 000011
【図１０】
2013179761.tif 000012
【図１１】
2013179761.tif 000013
【図１２】
2013179761.tif 000014
【図１３】
2013179761.tif 000015
【図１４】
2013179761.tif 000016
【図１５】
2013179761.tif 000017
【図１６】
2013179761.tif 000018
【図１７】
2013179761.tif 000019
【図１８】
2013179761.tif 000020
【図１９】
2013179761.tif 000021
【図２０】
2013179761.tif 000022
【図２１】
2013179761.tif 000023
【手続補正書】
【提出日】平成26年7月11日(2014.7.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源として、直流（ＤＣ）電圧を降圧するＤＣ−ＤＣコンバータが公知である。ＤＣ−ＤＣコンバータの動作周波数を上げることでＤＣ−ＤＣコンバータを構成するトランスの小型化が可能であり、ＤＣ−ＤＣコンバータ自体の小型化を図ることができる。ＤＣ−ＤＣコンバータの動作周波数を上げるためには、ＤＣ−ＤＣコンバータを構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のスイッチング特性の向上が求められる。ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現するためには、ターンオフ時のテール電流を小さくする必要がある。
【０００３】
ＩＧＢＴのテール電流を抑制する技術として、従来のパンチスルー（ＰＴ：Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴに代えてフィールドストップ（ＦＳ：Ｆｉｅｌｄ  Ｓｔｏｐ）型ＩＧＢＴとし、ターンオフ時の残留ホールによるテール電流（以下、ホールテール電流とする）を小さくすることが提案されている（例えば、下記非特許文献１参照。）。ＰＴ型ＩＧＢＴおよびＦＳ型ＩＧＢＴについて、断面構成およびターンオフ時のコレクタ電流波形について説明する。
【０００４】
図１８は、従来のパンチスルー型ＩＧＢＴの構成を示す断面図である。図１９は、従来のフィールドストップ型ＩＧＢＴの構成を示す断面図である。図２０は、従来のパンチスルー型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。図２１は、従来のフィールドストップ型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。図２０，２１において、全電流とは、コレクタ電流であり、コレクタ電流のホールによる電流成分（ホール電流）と、コレクタ電流の電子による電流成分（電子電流）との総和である。
【０００５】
図１８に示すように、ＰＴ型ＩＧＢＴは、ｐ+半導体基板１０１とｎ-活性層（ドリフト層）１０２との間にｎ+バッファ層１０３を設け、ｎ-活性層１０２中の空乏層がｎ+バッファ層１０３に到達する裏面構造となっている。ｎ-活性層１０２のｐ+半導体基板１０１側に対して反対側の表面（おもて面）には、おもて面構造として、ｐベース領域１０４、ｎ+エミッタ領域１０５、ｐ+コンタクト領域１０６、ゲート絶縁膜１０７およびゲート電極１０８からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、エミッタ電極１０９とが設けられている。コレクタ電極１１０は、ｐ+コレクタ層となるｐ+半導体基板１０１に接する。
【０００６】
図１９に示すように、ＦＳ型ＩＧＢＴでは、裏面構造として、ｎ-半導体基板１１１とｐ+コレクタ層１１２との間にｎバッファ層１１３が設けられている。ドリフト層となるｎ-半導体基板１１１の厚さは、ＰＴ型ＩＧＢＴのドリフト層の厚さよりも薄い。ＦＳ型ＩＧＢＴのおもて面構造は、ＰＴ型ＩＧＢＴのおもて面構造と同様である。図２０，２１に示すように、ＦＳ型ＩＧＢＴでは、ｎバッファ層１１３をフィールドストップ層として設けてｎ-半導体基板１１１を薄くすることにより、ＰＴ型ＩＧＢＴよりもターンオフ時のホールテール電流を小さくすることが公知である。
【０００７】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現したＩＧＢＴとして、第１導電型の半導体層からなる第１の領域と、この第１の領域の一主面に選択的に形成された第２導電型の半導体層からなる第２の領域と、この第２の領域の一主面に選択的に形成された第１導電型の半導体層からなる第３の領域と、前記第１の領域の他主面に形成された第２導電型の半導体層からなる第４の領域と、前記第２の領域上の少なくとも一部を含んで、前記第１の領域上に絶縁膜を介して形成された制御電極と、前記第３の領域上の少なくとも一部を含んで、前記第２の領域上に形成された第１電極と、前記第４の領域上に形成された第２の電極と、前記第１の領域内に局在化して配置された複数の再結合中心格子欠陥とを具備した装置が提案されている（例えば、下記特許文献１参照。）。
【０００８】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現した別のＩＧＢＴとして、第１導電型の第１半導体層と、主面側の表層部に形成された第２導電型の第２半導体層と、第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、裏面側の表層部に形成された第２導電型の第４半導体層と、第１半導体層と第４半導体層の間に形成された第１導電型で第１半導体層より不純物濃度が高い第５半導体層とを有し、一つの密度分布ピークを有する再結合中心格子欠陥が、ターンオフ終了時の非空乏化領域の幅より内側にピーク位置がくるように、第１半導体層内に配置されてなる装置が提案されている（例えば、下記特許文献２参照。）。
【０００９】
また、裏面構造のライフタイムプロファイルを最適化して高速スイッチング動作を実現した別のＩＧＢＴとして、オン状態におけるドリフト層内の蓄積キャリア分布が、コレクタ側からエミッタ側にかけて一様に減少し、エミッタ端において最小になり、かつ前記ドリフト層内の蓄積キャリア分布の変化が、前記ドリフト層のコレクタ層側において前記ドリフト層のチャネル拡散層側より小さい装置が提案されている（例えば、下記特許文献３参照。）。
【００１０】
また、コレクタ層の不純物濃度プロファイルを最適化して高速スイッチング動作を実現したＩＧＢＴとして、第１導電型領域と、第２導電型領域と、電極を備えたスイッチング用の半導体装置であって、第２導電型領域は第１部位〜第３部位を有し、第２部位は第１部位と第３部位のいずれよりも低不純物濃度であり、第１部位と第２部位は第１導電型領域と第３部位の間に位置し、第３部位は第１部位及び第２部位と、電極の間に位置しており、オン状態において、第２導電型領域から第１導電型領域へ第２導電型キャリアが注入され、ターンオフ状態において、第１導電型領域から第２導電型領域へ第１導電型キャリアが流出するように構成された装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−５０７２４号公報
【特許文献２】特開２０１１−８６８８３号公報
【特許文献３】特許第４９０４６１２号公報
【特許文献４】特開２００３−３１８４００号公報
【非特許文献】
【００１２】
【非特許文献１】ティー・マツダイ  アンド  エイ・ナカガワ（Ｔ．Ｍａｔｓｕｄａｉ  ａｎｄ  Ａ．Ｎａｋａｇａｗａ）、ウルトラ  ハイ  スイッチング  スピード  ６００Ｖ  スィン  ウェハー  ＰＴ−ＩＧＢＴ  ベイスド  オン  ニュー  ターン−オフ  メカニズム（Ｕｌｔｒａ  Ｈｉｇｈ  Ｓｗｉｔｃｈｉｎｇ  Ｓｐｅｅｄ  ６００Ｖ  Ｔｈｉｎ  Ｗａｆｅｒ  ＰＴ−ＩＧＢＴ  Ｂａｓｅｄ  ｏｎ  Ｎｅｗ  Ｔｕｒｎ−ｏｆｆ  Ｍｅｃｈａｎｉｓｍ）、アイ・トリプル・イー  プロシーディングス  オブ  ザ  １４ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイシス  アンド  ＩＣ'ｓ  ２００２（ＩＥＥＥ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １４ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣ'ｓ  ２００２（ＩＳＰＳＤ２００２））、（米国）、２００２年、ｐ．２８５−２８８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１９に示すＦＳ型ＩＧＢＴでは、ｎ-半導体基板の厚さが薄いことが前提であり、ＩＧＢＴのスイッチング特性がｎ-半導体基板の厚さに依存する。また、上記特許文献１〜３では、裏面構造のライフタイム特性がばらついたり、ライフタイムを制御するために工程フローが長くなりコストが上昇するという問題がある。また、上記特許文献４では、レーザーアニールによるコレクタ層のパターニングによりコレクタ層の不純物濃度プロファイルを最適化するため、工程数が増加しコストが上昇するという問題がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、スイッチング動作が高速な半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、低損失な半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型ドリフト層となる第１導電型半導体基板と、前記第１導電型半導体基板の裏面の表面層に設けられた第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、を備え、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間の第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍ以下の深さにおける領域のキャリア濃度が、前記第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍよりも深い領域の蓄積キャリア濃度の３０％〜７０％であることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型コレクタ層のピーク不純物濃度は、１．０×１０18ｃｍ-3以下の範囲内であることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型コレクタ層の厚さは、０．５μｍ以下であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、ゲート抵抗が０．５Ω／ｃｍ2〜１０Ω／ｃｍ2で、ターンオフ時間が０．２７μｓ〜０．３８μｓのスイッチング動作を行うことを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域をさらに備え、ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が前記第２導電型コレクタ層に接触しないことを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層をさらに備え、ターンオフ時に前記第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触しないことを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域と、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層と、をさらに備え、ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触することを特徴とする。
【００２２】
上述した発明によれば、立ち下がり時間開始後に第２導電型コレクタ層近傍のホールキャリア濃度差（第２導電型コレクタ層近傍のホール電流のキャリア濃度と、第１導電型半導体基板の裏面から第２導電型コレクタ層近傍よりも第１導電型ドリフト層内の深い領域の蓄積キャリア濃度との濃度差）を３０％〜７０％程度と大きく減少させることで、第１導電型ドリフト層からコレクタ電極へ大きな拡散電流を流し、残留ホールを排出しやすくすることができる。これにより、ホールテール電流を速やかにゼロにすることができ、ターンオフ時間を短くすることができる。したがって、第１導電型半導体基板の最終的な厚さによらず、ＮＰＴ型ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現することができる。
【００２３】
また、上述した発明によれば、裏面構造のライフタイム制御の有無によらず、高速かつ低損失なスイッチング動作を実現することができる。したがって、ライフタイムのばらつきを抑制するための工程を行う必要がない。また、上述した発明によれば、第２導電型コレクタ層のピーク不純物濃度を１．０×１０18ｃｍ-3以下の範囲内とし、かつ第２導電型コレクタ層の厚さを０．５μｍ以下とすることにより、ターンオフ中における第２導電型コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度とすることができる。第２導電型コレクタ層はイオン注入および炉アニールにより形成することができるため、従来のようにレーザーアニールによりパターニングする必要がない。
【発明の効果】
【００２４】
本発明にかかる半導体装置によれば、高速スイッチング動作を実現した半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、低損失な半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、コストを低減することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】図４は、実施の形態２にかかる半導体装置の構成を示す断面図である。
【図５】図５は、図６のシミュレーションに用いたチョッパー回路の構成を示す回路図である。
【図６】図６は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。
【図７】図７は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ注入効率を示す特性図である。
【図８】図８は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【図９】図９は、比較例にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【図１０】図１０は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のｐ+コレクタ層近傍のキャリア濃度と順方向電圧との関係を示す特性図である。
【図１１】図１１は、実施例１にかかるＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。
【図１２】図１２は、比較例のＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。
【図１３】図１３は、実施例２〜４にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。
【図１４】図１４は、立ち下がり時間中のｐ+コレクタ層近傍のホールキャリア濃度差とホールテール電流との関係を示す特性図である。
【図１５】図１５は、図１６，１７のシミュレーションに用いたチョッパー回路の構成を示す回路図である。
【図１６】図１６は、立ち下がり時間中のホールテール電流とゲート抵抗との関係を示す特性図である。
【図１７】図１７は、立ち下がり時間中のホールテール電流とターンオフ時間との関係を示す特性図である。
【図１８】図１８は、従来のパンチスルー型ＩＧＢＴの構成を示す断面図である。
【図１９】図１９は、従来のフィールドストップ型ＩＧＢＴの構成を示す断面図である。
【図２０】図２０は、従来のパンチスルー型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。
【図２１】図２１は、従来のフィールドストップ型ＩＧＢＴのターンオフ時のコレクタ電流波形を示す特性図である。
【発明を実施するための形態】
【００２６】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２７】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示す実施の形態１にかかる半導体装置１０は、ターンオフ時にｐベース領域２とｎ-ドリフト層１との間のｐｎ接合（第２ｐｎ接合）から延びる空乏層がｐ+コレクタ層８に接触しないノンパンチスルー（ＮＰＴ：Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴである（以下、ＮＰＴ型ＩＧＢＴ１０とする）。図１には、プレーナーゲート構造のＮＰＴ型ＩＧＢＴ１０を図示するが、おもて面構造は種々変更可能であり、例えばトレンチゲート構造のＮＰＴ型ＩＧＢＴであってもよい。
【００２８】
図１に示すＮＰＴ型ＩＧＢＴ１０において、ｎ-ドリフト層１となるｎ-半導体基板のおもて面の表面層には、ｐベース領域２が選択的に設けられている。ｐベース領域２の内部には、ｎ+エミッタ領域３およびｐ+コンタクト領域４が選択的に設けられている。ｎ+エミッタ領域３およびｐ+コンタクト領域４は、互いに接し、ｎ-半導体基板のおもて面に露出されている。ｐベース領域２の、ｎ+エミッタ領域３とｎ-ドリフト層１とに挟まれた部分の表面に、ゲート絶縁膜５を介してゲート電極６が設けられている。エミッタ電極７は、ｎ+エミッタ領域３およびｐ+コンタクト領域４に接する。
【００２９】
また、エミッタ電極７は、層間絶縁膜を介してゲート電極６と電気的に絶縁されている。すなわち、ｎ-半導体基板のおもて面には、おもて面構造として、ｐベース領域２、ｎ+エミッタ領域３、ゲート絶縁膜５およびゲート電極６からなるＭＯＳゲート構造と、エミッタ電極７とが設けられている。ｎ-半導体基板の裏面には、ｐ+コレクタ層８およびコレクタ電極９からなる裏面構造が設けられている。ｐ+コレクタ層８は、ｎ-半導体基板の裏面の表面層に設けられている。コレクタ電極９は、ｐ+コレクタ層８に接する。ｎ-ドリフト層１とｐ+コレクタ層８との間に、ｎバッファ層（不図示）が設けられていてもよい。
【００３０】
このようなＮＰＴ型ＩＧＢＴ１０において、ターンオフ中の、ｐ+コレクタ層８近傍のホール電流のキャリア濃度（以下、ホールキャリア濃度とする）と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差（以下、ｐ+コレクタ層８近傍のホールキャリア濃度差とする）は３０％〜７０％程度であるのが好ましい。その理由は、ターンオフ中に、残留ホールをｎ-半導体基板の裏面から外部へ排出しやすくすることができ、残留ホールによるテール電流（ホールテール電流）を減少させることができるからである。
【００３１】
ｐ+コレクタ層８近傍とは、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合（第１ｐｎ接合）１１からｎ-ドリフト層１側に例えば０．３μｍ以下の深さにおける領域である。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域とは、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に例えば１５μｍの深さにおける領域である。
【００３２】
ｐ+コレクタ層８近傍のホールキャリア濃度を上記条件に設定するためには、裏面構造にキャリアが蓄積しにくく、電流能力が低下しない程度に、ｐ+コレクタ層８の不純物濃度を低くし、かつｐ+コレクタ層８の厚さを薄くするのがよい。具体的には、ｐ+コレクタ層８のピーク不純物濃度は、例えば１．０×１０18ｃｍ-3以下の範囲内にあるのがよい。好適には、ｐ+コレクタ層８のピーク不純物濃度は、例えば５．０×１０17ｃｍ-3以下の範囲内にあるのがよい。ｐ+コレクタ層８の厚さは、例えば０．１μｍ以上０．５μｍ以下であるのがよい。
【００３３】
次に、実施の形態１にかかる半導体装置の製造方法について、例えば定格１２００Ｖ耐圧のＮＰＴ型ＩＧＢＴ１０を作製（製造）する場合を例に説明する。図２，３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ-ドリフト層１となるｎ-半導体基板のおもて面に、一般的な方法により、ｐベース領域２、ｎ+エミッタ領域３、ゲート絶縁膜５およびゲート電極６からなるＭＯＳゲート構造と、エミッタ電極７とからなるおもて面構造を形成する。
【００３４】
次に、図３に示すように、ｎ-半導体基板の裏面を研削（バックグラインド）し、ｎ-半導体基板の厚さを例えば１９０μｍにする。このとき、ｎ-半導体基板の研削された裏面には、２０μｍ程度の深さで欠陥層が形成される。次に、例えばプラズマエッチングにより、ｎ-半導体基板の裏面を例えば１５μｍ程度除去し、ｎ-半導体基板の最終的な厚さｔ１を例えば１７５μｍにまで薄くする。ｎ-半導体基板の最終的な厚さｔ１とは、製品化されたときのｎ-半導体基板の厚さである。これにより、ｎ-半導体基板の裏面の表面層に、ライフタイムキラーとなる欠陥層が例えば５μｍ程度残る。
【００３５】
ｎ-半導体基板の裏面に欠陥層を残すことにより、ｎ-半導体基板の裏面の表面層のキャリア濃度を低くすることができ、ｎ-半導体基板の裏面のライフタイムを低下させることができる。また、バックグラインド後に行うプラズマエッチングにより、ｎ-半導体基板の裏面の表面粗さＲａが例えば０．５μｍ程度となり、さらにライフタイムを低下させることができる。ｎ-半導体基板の裏面のライフタイムを低下させることにより、ＮＰＴ型ＩＧＢＴ１０のスイッチング動作を高速にすることができる。
【００３６】
次に、ｎ-半導体基板のエッチングされた裏面に、例えば、加速エネルギー４５ｋｅＶでドーズ量７．０×１０12ｃｍ-3のボロン（Ｂ）をイオン注入する。次に、４５０℃の温度で５時間の炉アニールにより、ｎ-半導体基板の裏面の表面層にｐ+コレクタ層８を形成する。ｐ+コレクタ層８のピーク不純物濃度および深さは、それぞれ例えば５．０×１０17ｃｍ-3および０．５μｍとなる。その後、裏面電極として、ｐ+コレクタ層８に接するコレクタ電極９を形成し、図１に示すＮＰＴ型ＩＧＢＴ１０が完成する。
【００３７】
以上、説明したように、実施の形態１によれば、立ち下がり時間開始後にｐ+コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度と大きく減少させることで、ｎ-ドリフト層からコレクタ電極へ大きな拡散電流を流し、残留ホールを排出しやすくすることができる。これにより、ホールテール電流を速やかにゼロにすることができ、ターンオフ時間を短くすることができる。したがって、ｎ-半導体基板の最終的な厚さによらず、ＮＰＴ型ＩＧＢＴにおいて高速かつ低損失なスイッチング動作を実現することができる。具体的には、例えば、ＮＰＴ型ＩＧＢＴは、ゲート抵抗ＲｇＡを０．５Ω／ｃｍ2〜１０Ω／ｃｍ2とし、ターンオフ時間が０．２７μｓ〜０．３８μｓとなる高速スイッチング動作が可能となる。ターンオフ時間とは、ゲート電圧の立ち下がり９０％からドレイン電流が１０％に下降するまでの時間である。
【００３８】
また、実施の形態１によれば、裏面構造のライフタイム制御の有無によらず、高速かつ低損失なスイッチング動作を実現することができる。また、裏面構造のライフタイム制御を行う場合には、ｎ-半導体基板の裏面の表面層に生じた欠陥層を残すことにより裏面構造のライフタイム制御をするため、従来のようにライフタイムプロファイルを最適化する工程を行う必要がない。したがって、ライフタイムのばらつきを抑制するための工程を行う必要がなく、工程フローが長くなりコストが上昇することを防止することができる。
【００３９】
また、実施の形態１によれば、ｐ+コレクタ層のピーク不純物濃度を１．０×１０18ｃｍ-3以下の範囲内とし、かつｐ+コレクタ層の厚さを０．５μｍ以下とすることにより、ターンオフ中におけるｐ+コレクタ層近傍のホールキャリア濃度差を３０％〜７０％程度とすることができる。ｐ+コレクタ層はイオン注入および炉アニールにより形成することができるため、従来のようにレーザーアニールによりパターニングする必要がない。このため、工程数が増加しコストが上昇することを防止することができる。
【００４０】
（実施の形態２）
図４は、実施の形態２にかかる半導体装置の構成を示す断面図である。実施の形態２にかかる半導体装置２０が実施の形態１にかかる半導体装置と異なる点は、ＮＰＴ型の裏面構造に代えて、パンチスルー（ＰＴ）型の裏面構造とした点である。すなわち、実施の形態２にかかる半導体装置２０は、ターンオフ時にｐベース領域２とｎ-ドリフト層１との間のｐｎ接合から延びる空乏層がｎバッファ層２１に接触するＰＴ型ＩＧＢＴ（以下、ＰＴ型ＩＧＢＴ２０とする）である。
【００４１】
ＰＴ型ＩＧＢＴ２０においては、ｐ+コレクタ層８とｎ-ドリフト層１との間にｎバッファ層２１が設けられている。また、ＰＴ型ＩＧＢＴ２０において、ｐ+コレクタ層８近傍とは、ｐ+コレクタ層８とｎバッファ層２１との間のｐｎ接合２２からｎ-ドリフト層１側に例えば０．３μｍ以下の深さにおける領域である。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域とは、ｐ+コレクタ層８とｎバッファ層２１との間のｐｎ接合２２からｎ-ドリフト層１側に例えば１５μｍの深さにおける領域である。
【００４２】
実施の形態２にかかる半導体装置の製造方法について、例えば定格１２００Ｖ耐圧のＰＴ型ＩＧＢＴ２０を作製（製造）する場合を例に説明する。まず、実施の形態１と同様に、ｎ-ドリフト層１となるｎ-半導体基板のおもて面におもて面構造を形成する。次に、ｎ-半導体基板の裏面を研削し、ｎ-半導体基板の厚さを例えば１４０μｍにする。このとき、実施の形態１と同様に、ｎ-半導体基板の研磨された裏面には２０μｍ程度の深さで欠陥層が形成される。
【００４３】
次に、例えばプラズマエッチングにより、ｎ-半導体基板の裏面を例えば１５μｍ程度除去し、ｎ-半導体基板の最終的な厚さｔ２を例えば１２５μｍにまで薄くする。これにより、実施の形態１と同様に、ｎ-半導体基板の裏面の表面層に、ライフタイムキラーとなる欠陥層が例えば５μｍ程度残る。ｎ-半導体基板の裏面に欠陥層を残す理由は、実施の形態１と同様である。次に、ｎ-半導体基板のエッチングされた裏面に、例えば、加速エネルギー３６０ｋｅＶでドーズ量２．０×１０12ｃｍ-3のリン（Ｐ）をイオン注入し、続けて加速エネルギー７２０ｋｅＶでドーズ量１．０×１０12ｃｍ-3のリンをイオン注入する。
【００４４】
さらに、ｎ-半導体基板のエッチングされた裏面に、加速エネルギー４５ｋｅＶでドーズ量７．０×１０12ｃｍ-3のボロンをイオン注入する。次に、４５０℃の温度で５時間の炉アニールにより、ｎ-半導体基板の裏面の表面層にｐ+コレクタ層８が形成され、ｐ+コレクタ層８よりも深い領域にｐ+コレクタ層８に接するようにｎバッファ層２１が形成される。ｐ+コレクタ層８のピーク不純物濃度および深さは、実施の形態１と同様に、それぞれ例えば５．０×１０17ｃｍ-3および０．５μｍとなる。その後、裏面電極として、ｐ+コレクタ層８に接するコレクタ電極９を形成し、図４に示すＰＴ型ＩＧＢＴ２０が完成する。
【００４５】
以上、説明したように、実施の形態２によれば、ＰＴ型ＩＧＢＴにおいても、ｐ+コレクタ層近傍のホールキャリア濃度を実施の形態１と同様の条件に設定することができる。このため、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、実施の形態１よりもｎ-半導体基板の最終的な厚さを薄くすることができる。
【００４６】
（ターンオフ中のホールテール電流について）
次に、実施の形態１にかかる定格１２００Ｖ耐圧のＮＰＴ型ＩＧＢＴ１０（以下、実施例１とする）について、ターンオフ中にホールテール電流が急激に減少するメカニズムをデバイスシミュレーションによって検証した。まず、ｐ+コレクタ層８の不純物濃度とホールテール電流との関係について説明する。比較として、実施例１よりもｐ+コレクタ層の不純物濃度が高いＮＰＴ型ＩＧＢＴ（以下、比較例とする）についても、実施例１と同様のシミュレーションを行った。比較例のｐ+コレクタ層の不純物濃度以外の構成は、実施例１と同様である。
【００４７】
シミュレーションに用いた寄生インダクタンスを備えていないチョッパー回路の等価回路を図５に示す。図５は、図６のシミュレーションに用いたチョッパー回路の構成を示す回路図である。図５において、ＩＧＢＴ３０は、実施例１または比較例に相当する。ＩＧＢＴ３０のコレクタは、誘導負荷３１を介して電源Ｖｂｕｓの正極に接続されている。ＩＧＢＴ３０のエミッタは、電源Ｖｂｕｓの負極に接続されている。ダイオード３２は、アノードがＩＧＢＴ３０のコレクタに接続され、カソードが電源Ｖｂｕｓの正極に接続されることにより、誘導負荷３１に並列に接続されている。ＩＧＢＴ３０のゲートとゲート電源Ｖｇとの間には、ゲート抵抗ＲｇＡが接続されている。
【００４８】
立ち下がり時間（フォールタイム）開始前にＩＧＢＴ３０のゲートが閉じるようにＩＧＢＴ３０を高速スイッチング（ゲート抵抗ＲｇＡ＝０．５Ω／ｃｍ2）させたときのコレクタ電流のターンオフ波形のシミュレーション結果を図６に示す。図６は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。図６に示すように、実施例１は、比較例よりもホールテール電流が急激に減少し、比較例よりも早くホールテール電流が０（Ａ）になることが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ホールテール電流を抑制することができることが確認された。
【００４９】
次に、ターンオフ中のコレクタ注入効率αをシミュレーションによって計算した。図７は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ注入効率を示す特性図である。図７に示すように、実施例１においては、ターンオフ中にコレクタ注入効率αがマイナスになることが確認された（符号Ａで示す部分）。ターンオフ中にコレクタ注入効率αがマイナスになることは、ホール電流がコレクタ電極９へ向かって流れていることを意味する。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ターンオフ中にｎ-ドリフト層１内の蓄積ホールをエミッタ電極７とコレクタ電極９との両方から排出することができることが確認された。
【００５０】
次に、立ち下がり時間中にホール電流が定格電流の１３％になったとき（以下、定格電流の１３％のホール電流とする）のｐ+コレクタ層８近傍のホール電流成分の電流波形をデバイスシミュレーションによって計算した。実施例１および比較例の定格電流の１３％のホール電流成分の電流波形のシミュレーション結果をそれぞれ図８，９に示す。図８は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。図９は、比較例にかかるＮＰＴ型ＩＧＢＴのターンオフ中のホール電流成分の電流波形を示す特性図である。
【００５１】
図８，９において、ホール電流密度がプラスの領域にある電流波形は、コレクタ電極からｎ-ドリフト層（エミッタ電極）に向かって電流が流れていることを示す。一方、ホール電流密度がマイナスの領域にある電流波形は、ｎ-ドリフト層からコレクタ電極に向かって電流が流れていることを示す。図８，９の横軸は、ｎ-半導体基板のおもて面からの深さである。ホール電流成分とは、ドリフト電流（点線で示す波形）および拡散電流（１点鎖線で示す波形）である。全ホール電流（実線で示す波形）は、ドリフト電流および拡散電流の総和である。
【００５２】
図８に示すように、実施例１においては、拡散電流がｎ-ドリフト層１からコレクタ電極９に向かって流れており、ｐ+コレクタ層８内における全ホール電流Ｂ−１のホール電流密度がマイナスになることが確認された。一方、図９に示すように、比較例では、拡散電流がコレクタ電極からｎ-ドリフト層（エミッタ電極）に向かって流れており、ｐ+コレクタ層内における全ホール電流Ｂ−２のホール電流密度はプラスとなることが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ｐ+コレクタ層８近傍のホールキャリア濃度を低減することができることが確認された。
【００５３】
次に、ｐ+コレクタ層８近傍の電子キャリア濃度ｐｎ０と、ｐ+コレクタ層とｎ-ドリフト層との間のｐｎ接合にかかる順方向電圧ＶFとの関係について説明する。ｐ+コレクタ層８近傍の電子キャリア濃度ｐｎ０と順方向電圧ＶFとをシミュレーションによって計算した結果を図１０に示す。図１０は、実施例１にかかるＮＰＴ型ＩＧＢＴのターンオフ中のｐ+コレクタ層近傍のキャリア濃度と順方向電圧との関係を示す特性図である。図１０において、白丸（○）または黒丸（●）付近に図示する電流値は、ターンオフ中の電子電流の電流値である。定格電流を１５０Ａとした。
【００５４】
図１０に示すように、ｐ+コレクタ層近傍の電子キャリア濃度ｐｎ０と順方向電圧ＶFとは比例関係にあることが確認された。また、実施例１は、比較例よりもｎ-ドリフト層１中の電子を放出するために必要な順方向電圧ＶFが低いことが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ｐ+コレクタ層８近傍の電子キャリア濃度が低くなりやすく、ｎ-ドリフト層１からｐ+コレクタ層８に向かって大きな拡散電流を流すことができることが確認された。
【００５５】
次に、実施例１および比較例の定格電流の１３％の出力電流のときのホールキャリア濃度分布をシミュレーションによって計算した結果をそれぞれ図１１，１２に示す。図１１は、実施例１にかかるＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。図１２は、比較例のＮＰＴ型ＩＧＢＴのオン状態およびターンオフ中のホールキャリア濃度分布を示す特性図である。図１１，１２の横軸は、ｎ-半導体基板のおもて面からの深さである。
【００５６】
図１１，１２に示すように、実施例１は、比較例よりもターンオフ中のｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１が大きく、大きな拡散電流が流れていることが確認された。符号Ｃ−２は、比較例のｐ+コレクタ層近傍のホールキャリア濃度の落ち込みである。さらに、実施例１は、オン状態でのホールキャリア濃度分布（破線で示す）がデバイス全体で一様であるため、ｐ+コレクタ層８近傍のホールキャリア濃度落ち込みＣ−１による拡散電流が流れやすいことが確認された。したがって、ｐ+コレクタ層８の不純物濃度を低くすることにより、ターンオフ中のｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１を大きくすることができ、ｎ-ドリフト層１からコレクタ電極９へ向かって大きな拡散電流が流れやすいことが確認された。
【００５７】
上述したシミュレーション結果より、順方向電圧ＶFに依存する電子キャリア濃度分布およびオン状態のホールキャリア濃度分布が、拡散電流をｎ-ドリフト層１からコレクタ電極９へ向かって流すためのｐ+コレクタ層８近傍のホールキャリア濃度の落ち込みＣ−１の大きさを決定することが確認された。上述したように、順方向電圧ＶFの電子キャリア濃度分布およびオン状態のホールキャリア濃度分布は、ともにｐ+コレクタ層８の不純物濃度によってほぼ決定される。したがって、高速スイッチング動作時に、ホールテール電流を低減してテール電流を抑制するには、ｐ+コレクタ層８の不純物濃度を低くするのがよいことが確認された。
【００５８】
（ｐ+コレクタ層の不純物濃度について）
次に、ｐ+コレクタ層８の好適な不純物濃度範囲について検証した。おもて面構造が異なる２つのＮＰＴ型ＩＧＢＴ（以下、実施例２，３とする）および裏面構造としてｎバッファ層を備えたＮＰＴ型ＩＧＢＴ（以下、実施例４とする）について、ターンオフ時のコレクタ電流波形のシミュレーション結果を図１３に示す。図１３は、実施例２〜４にかかるＮＰＴ型ＩＧＢＴのターンオフ中のコレクタ電流波形のシミュレーション結果を示す特性図である。実施例２〜４のｐ+コレクタ層の不純物濃度はすべて同一とした。
【００５９】
実施例２は、実施の形態１にかかるプレーナーゲート構造のＮＰＴ型ＩＧＢＴ１０である。実施例３は、トレンチゲート構造のＮＰＴ型ＩＧＢＴである。実施例３のおもて面構造以外の構成は、実施例２と同様である。実施例４は、ｎ-ドリフト層とｐ+コレクタ層との間にｎバッファ層を備えたプレーナーゲート構造のＮＰＴ型ＩＧＢＴである。ｎバッファ層の厚さおよび不純物濃度を、それぞれ１０μｍおよび１×１０15ｃｍ-3とした。実施例４のｎバッファ層以外の構成は、実施例２と同様である。
【００６０】
図１３に示すように、立ち下がり時間中の電子電流波形は、実施例２〜４ともにほぼ同様であることが確認された。また、立ち下がり時間中のホール電流波形は、実施例２〜４ともにほぼ同様であることが確認された。したがって、おもて面構造の違いやｎバッファ層の有無によらず、ターンオフ中のコレクタ電流は、ｐ+コレクタ層の不純物濃度によりほぼ決定されることが確認された。
【００６１】
次に、ｐ+コレクタ層８の不純物濃度を種々変更し、ｐ+コレクタ層８近傍のホールキャリア濃度と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差（ｐ+コレクタ層８近傍のホールキャリア濃度差）に対する、立ち下がり時間開始２μｓ後のホールテール電流についてシミュレーションした結果を図１４に示す。図１４は、立ち下がり時間中のｐ+コレクタ層近傍のホールキャリア濃度差とホールテール電流との関係を示す特性図である。図１４において、黒丸（●）付近に図示する数値は、ｐ+コレクタ層８のピーク不純物濃度である。
【００６２】
このシミュレーションでは、ｐ+コレクタ層８近傍のホールキャリア濃度は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に０．３μｍ以下の深さにおける領域のホールキャリア濃度とした。ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に１５μｍの深さにおける領域の蓄積キャリア濃度とした。ｎ-半導体基板の裏面からｐｎ接合１１までの距離Ｘｊ（＝ｐ+コレクタ層８の厚さ）を０．５μｍとした。
【００６３】
図１４に示すように、ｐ+コレクタ層８のピーク不純物濃度が１×１０18ｃｍ-3以下（符号Ｄで示す縦実線の左側）であるときに、ホールテール電流がほぼゼロになることが確認された。このように、ｐ+コレクタ層８の不純物濃度は低いことが好ましい。したがって、ｐ+コレクタ層８のピーク不純物濃度を１×１０18ｃｍ-3以下の範囲内とし、かつｐ+コレクタ層８の厚さを０．５μｍ以下とすることでｐ+コレクタ層８の不純物濃度を低くし、ｐ+コレクタ層８近傍のホールキャリア濃度と、ｎ-半導体基板の裏面からｐ+コレクタ層８近傍よりもｎ-ドリフト層１内の深い領域の蓄積キャリア濃度との濃度差を３０％〜７０％とすることにより、ホールテール電流がマイナスになり、ターンオフ中のホールテール電流を抑制することができることが確認された。
【００６４】
図１４に示すシミュレーション結果の計算に用いた諸条件は一例である。本発明は、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に０．３μｍ以下の深さにおける領域のホールキャリア濃度を、ｐ+コレクタ層８とｎ-ドリフト層１との間のｐｎ接合１１からｎ-ドリフト層１側に３μｍよりも深い領域の蓄積キャリア濃度よりも低くすることができれば、図１４に示すシミュレーション結果と同様の効果を奏する。
【００６５】
次に、立ち下がり時間中のホールテール電流のゲート抵抗ＲｇＡとの関係について、デバイスシミュレーションによって検証した。シミュレーションに用いた寄生インダクタンスを備えたチョッパー回路の等価回路を図１５に示す。図１５は、図１６，１７のシミュレーションに用いたチョッパー回路の構成を示す回路図である。図１５において、ＩＧＢＴ３０は、実施例１に相当する。ＩＧＢＴ３０とダイオード３２との間に直列に８０ｎＨの寄生インダクタンス３３が接続されている。ＩＧＢＴ３０のエミッタとゲート電源Ｖｇとの間に直列に３ｎＨの寄生インダクタンス３４が接続されている。図１５に示すチョッパー回路の寄生インダクタンス３３，３４以外の構成は、図５に示すチョッパー回路と同様である。
【００６６】
ゲート抵抗ＲｇＡを種々変更し、立ち下がり時間中の全電流が定格電流１５０Ａの１３％になったときのホールテール電流値をシミュレーションによって計算した結果を図１６に示す。図１６は、立ち下がり時間中のホールテール電流とゲート抵抗との関係を示す特性図である。図１６に示すように、ゲート抵抗ＲｇＡが１０Ω／ｃｍ2以下（符号Ｅ−１で示す縦実線の左側）であるときに、ホールテール電流値がほぼゼロになることが確認された。したがって、本発明は、ゲート抵抗ＲｇＡが１０Ω／ｃｍ2以下の高速スイッチング動作時においてホールテール電流を抑制する効果があることが確認された。ゲート抵抗ＲｇＡが０．５Ω／ｃｍ2よりも小さい場合、発振が生じノイズが発生する原因になるため、ゲート抵抗ＲｇＡは、０．５Ω／ｃｍ2〜１０Ω／ｃｍ2であるのが好ましい。
【００６７】
次に、立ち下がり時間中のホールテール電流とターンオフ時間ｔｏｆｆとの関係について、デバイスシミュレーションによって検証した。ターンオフ時間ｔｏｆｆを種々変更し、立ち下がり時間中のホールテール電流をシミュレーションによって計算した結果を図１７に示す。図１７は、立ち下がり時間中のホールテール電流とターンオフ時間との関係を示す特性図である。
【００６８】
図１７に示すように、ターンオフ時間ｔｏｆｆが０．３８μｓ以下（符号Ｅ−２で示す縦実線の左側）である場合に、ホールテール電流がほとんどゼロになることが確認された。したがって、本発明は、ターンオフ時間ｔｏｆｆが０．３８μｓ以下の高速スイッチング動作時においてホール電流を抑制する効果があることが確認された。ターンオフ時間ｔｏｆｆが０．２７μｓ以下である場合、発振が生じノイズが発生する原因となるため、ターンオフ時間ｔｏｆｆは、０．２７μｓ〜０．３８μｓであるのが好ましい。
【００６９】
以上において本発明は、上述した実施の形態に限らず、ｎ-半導体基板の厚さや、各領域の厚さおよび不純物濃度など種々変更可能である。各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７１】
１  ｎ-ドリフト層
２  ｐベース領域
３  ｎ+エミッタ領域
４  ｐ+コンタクト領域
５  ゲート絶縁膜
６  ゲート電極
７  エミッタ電極
８  ｐ+コレクタ層
９  コレクタ電極
１０  ＮＰＴ型ＩＧＢＴ
１１  ｐ+コレクタ層とｎ-ドリフト層との間のｐｎ接合
２０  ＰＴ型ＩＧＢＴ
２１  ｎバッファ層
２２  ｐ+コレクタ層とｎバッファ層との間のｐｎ接合
【手続補正書】
【提出日】平成26年11月27日(2014.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型ドリフト層となる第１導電型半導体基板と、
前記第１導電型半導体基板の裏面の表面層に設けられた第２導電型コレクタ層と、
前記第２導電型コレクタ層に接するコレクタ電極と、
を備え、
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間の第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍ以下の深さにおける領域のキャリア濃度が、前記第１ｐｎ接合から前記第１導電型ドリフト層側に０．３μｍよりも深い領域の蓄積キャリア濃度の３０％〜７０％であることを特徴とする半導体装置。
【請求項２】
前記第２導電型コレクタ層のピーク不純物濃度は、１．０×１０18ｃｍ-3以下の範囲内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型コレクタ層の厚さは、０．５μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ゲート抵抗が０．５Ω／ｃｍ2〜１０Ω／ｃｍ2であり、ターンオフ時間が０．２７μｓ〜０．３８μｓのスイッチング動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域をさらに備え、
ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が前記第２導電型コレクタ層に接触しないノンパンチスルー（ＮＰＴ：Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴが構成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層をさらに備え、
ターンオフ時に前記第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触しないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域と、
前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層と、
をさらに備え、
ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が第１導電型バッファ層に接触するパンチスルー（ＰＴ：Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴが構成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電型ベース領域をさらに備え、ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ接合から延びる空乏層が前記第２導電型コレクタ層に接触しないノンパンチスルー（ＮＰＴ：Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴが構成されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体
基板のおもて面の表面層に選択的に設けられ、オン状態でチャネルが形成される第２導電
型ベース領域と、前記第１導電型ドリフト層と前記第２導電型コレクタ層との間に、前記
第１導電型ドリフト層よりも不純物濃度が低い第１導電型バッファ層と、をさらに備え、
ターンオフ時に前記第２導電型ベース領域と前記第１導電型ドリフト層との間の第２ｐｎ
接合から延びる空乏層が第１導電型バッファ層に接触するパンチスルー（ＰＴ：Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）型ＩＧＢＴが構成されていることを特徴とする。
【国際調査報告】
2013179761.tif 000024
2013179761.tif 000025