(57)【要約】  クロックレート及び信号線の本数を増やすことなく単位時間当たりの信号伝送量を増やすことを目的とする。  制御部（２２）により、信号レベル非遷移期間に、出力部（２０）の出力インピーダンスを信号線（２６）の特性インピーダンスと整合させる。制御部（２２）により、処理対象信号の第２のビットが第１の値の場合には、信号レベル遷移期間にも、出力インピーダンスを特性インピーダンスと整合させる。そして、制御部（２２）により、第２のビットが第２の値の場合には、信号レベル遷移期間に、出力インピーダンスに特性インピーダンスとの不整合を生じさせる。
2013175577.tif 000002
【特許請求の範囲】
【請求項１】
１周期内に信号レベル遷移期間が設けられ、該信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、出力対象情報の第１のビットの値に応じて相違された基本波形信号が入力され、入力された基本波形信号に対応する出力信号を出力伝送路へ出力する出力部と、
前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させると共に、前記出力対象情報の第２のビットが第１の値の場合には、前記信号レベル遷移期間にも、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が予め設定された閾値を超える波形変化を生じさせる制御部と、
を含む信号出力装置。
【請求項２】
前記出力部は、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力する第１出力部と、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部と、有し、
前記制御部は、前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記出力対象情報の第２ビットが第１の値の場合には、前記信号レベル遷移期間も前記非出力状態とし、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項１に記載の信号出力装置。
【請求項３】
前記信号レベル遷移期間は、信号レベルの立ち上がり期間又は立ち下がり期間であり、
前記制御部は、前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの一方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記一方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記出力対象情報の第３のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの他方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第３のビットが第２の値の場合には、前記他方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項１に記載の信号出力装置。
【請求項４】
前記出力部は、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力する第１出力部と、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部と、有し、
前記制御部は、前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記第２ビットが第１の値の場合には、前記一方の期間にも前記非出力状態とし、前記第３ビットが第１の値の場合には、前記他方の期間にも前記非出力状態とし、前記第２ビットが第２の値の場合には、前記一方の期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記第３ビットが第２の値の場合には、前記他方の期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項３に記載の信号出力装置。
【請求項５】
前記第１出力部は、前記出力伝送路に接続された第１抵抗を有し、前記出力信号を前記第１抵抗を介して前記出力伝送路へ出力することで、前記出力信号を前記特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力し、
前記第２出力部は、前記第１抵抗よりも電気抵抗値が小さく、前記出力伝送路に接続された第２抵抗を有し、前記出力信号に相当する信号を前記第２抵抗を介して前記出力伝送路へ出力することで、前記出力信号に相当する信号を前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力する請求項２又は請求項４に記載の信号出力装置。
【請求項６】
請求項１〜請求項５の何れか１項に記載の信号出力装置と、
前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを、前記出力信号の信号レベルの立ち上がりにオーバーシュートが生じているか否かを判定するためのオーバーシュート判定用閾値及び前記出力信号の信号レベルの立ち下がりにアンダーシュートが生じているか否かを判定するためのアンダーシュート判定用閾値の少なくとも１つと比較する比較装置と、
を含む通信システム。
【請求項７】
前記比較装置は、前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを前記オーバーシュート判定用閾値と比較する第１比較部と、前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを前記アンダーシュート判定用閾値と比較する第２比較部と、を有する請求項６に記載の通信システム。
【請求項８】
１周期内に信号レベル遷移期間が設けられ、該信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、出力対象情報の第１のビットの値に応じて相違された基本波形信号が入力され、入力された基本波形信号に対応する出力信号を出力部から出力伝送路へ出力し、
前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させると共に、前記出力対象情報の第２のビットが第１の値の場合には、前記信号レベル遷移期間にも、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が予め設定された閾値を超える波形変化を生じさせる信号出力方法。
【請求項９】
第１出力部及び前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部を有する前記出力部における該第１出力部から、該第１出力部に入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力し、
前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記出力対象情報の第２ビットが第１の値の場合には、前記信号レベル遷移期間も前記非出力状態とし、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項８に記載の信号出力方法。
【請求項１０】
前記信号レベル遷移期間は、信号レベルの立ち上がり期間又は立ち下がり期間であり、
前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの一方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記一方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記出力対象情報の第３のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの他方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第３のビットが第２の値の場合には、前記他方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項８に記載の信号出力方法。
【請求項１１】
第１出力部及び前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部を有する前記出力部における該第１出力部から、該第１出力部に入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力し、
前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記第２ビットが第１の値の場合には、前記一方の期間も前記非出力状態とし、前記第３ビットが第１の値の場合には、前記他方の期間も前記非出力状態とし、前記第２ビットが第２の値の場合には、前記一方の期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記第３ビットが第２の値の場合には、前記他方の期間に前記第２出力部により前記出力信号に相当する信号を出力させる出力状態とすることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項１０に記載の信号出力方法。
【請求項１２】
前記出力伝送路に接続された第１抵抗を有する前記第１出力部から、前記出力信号を前記第１抵抗を介して前記出力伝送路へ出力することで、前記出力信号を前記特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力し、
前記第１抵抗よりも電気抵抗値が小さく、前記出力伝送路に接続された第２抵抗を有する前記第２出力部から、前記出力信号に相当する信号を前記第２抵抗を介して前記出力伝送路へ出力することで、前記出力信号に相当する信号を前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力する請求項９又は請求項１１に記載の信号出力方法。
【請求項１３】
請求項８〜請求項１２の何れか１項に記載の信号出力方法を用いて前記出力信号を出力し、
前記信号レベル遷移期間に、前記出力信号の信号レベルを、前記出力信号の信号レベルの立ち上がりにオーバーシュートが生じているか否かを判定するためのオーバーシュート判定用閾値及び前記出力信号の信号レベルの立ち下がりにアンダーシュートが生じているか否かを判定するためのアンダーシュート判定用閾値の少なくとも１つを比較する通信方法。
【請求項１４】
前記信号レベル遷移期間に、前記出力信号の信号レベルを前記オーバーシュート判定用閾値と比較し、
前記信号レベル遷移期間に、前記出力信号の信号レベルを前記アンダーシュート判定用閾値と比較する請求項１３に記載の通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、信号出力装置、通信システム、信号出力方法及び通信方法に関する。
【背景技術】
【０００２】
コンピュータシステムにおいて、各装置の間はバス等の信号伝送路を介して接続されており、各装置は信号伝送路を介して信号の授受を行っている。例えば、ＣＰＵ（Central Processing Unit：中央処理装置）は、周辺機器とバスで接続され、バスを介して周辺機器との信号の授受を行っている。ここで、装置間の通信速度を高速化する方法としては、クロック信号のクロックレートを高くしたり、信号線の本数を増やしたりする方法が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７１０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、クロックレートを高くすると、信号伝送路の特性インピーダンスの影響や外部ノイズ（例えば表皮効果による信号波形の劣化や不要な放射電波）などの影響により、伝送される信号にオーバーシュートやアンダーシュートなどの波形割れが生じる場合がある。従って、信号の送信側にエンファシス回路やディエンファシス回路を設けたり、信号の受信側にイコライザ回路を設けたりして信号の波形を整形する必要がある。一方、信号線の本数を増やすと、消費電流や製造コスト、設置面積などの増加を招く上、信号線間の干渉も招く。【０００５】
開示の技術は、一つの側面として、単位時間当たりの信号伝送量を増やすことが目的である。
【課題を解決するための手段】
【０００６】
開示の技術は、基本波形信号が入力され、入力された基本波形信号に対応する出力信号を出力部により出力伝送路へ出力する。ここで言う基本波形信号とは、例えば１周期内に信号レベル遷移期間が設けられ、該信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、出力対象情報の第１のビットの値に応じて相違された信号を指す。また、開示の技術は、制御部により、信号レベル非遷移期間に、出力部の出力インピーダンスを出力伝送路の特性インピーダンスと整合させる。また、開示の技術は、制御部により、出力対象情報の第２のビットが第１の値の場合には、信号レベル遷移期間にも、出力部の出力インピーダンスを出力伝送路の特性インピーダンスと整合させる。そして、開示の技術は、制御部により、出力対象情報の第２のビットが第２の値の場合には、信号レベル遷移期間に、出力部の出力インピーダンスに出力伝送路の特性インピーダンスとの不整合を生じさせる。これによって、信号レベル遷移期間における出力信号に、該出力信号の信号レベルの絶対値が予め設定された閾値を超える波形変化を生じさせる。
【発明の効果】
【０００７】
開示の技術は、単位時間当たりの信号伝送量を増やすことができる、という効果を有する。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る通信システムの要部構成の一例を示すブロック図である。
【図２】実施形態に係る信号出力装置に含まれるバス幅変換部の要部構成の一例を示す概略構成図である。
【図３】実施形態に係る信号出力装置に含まれるトランジェント信号生成部の要部構成の一例を示す概略構成図である。
【図４】実施形態に係る信号出力装置に含まれる出力部及び制御部の要部構成の一例を示す概略構成図である。
【図５】実施形態に係る信号入力装置に含まれる比較装置の要部構成の一例を示す概略構成図である。
【図６】実施形態に係る信号入力装置に含まれるバス幅変換部の要部構成の一例を示す概略構成図である。
【図７】実施形態に係る信号出力装置に含まれるバス幅変換部の動作状態の一例を示すタイムチャートである。
【図８】実施形態に係る信号出力装置に含まれるトランジェント信号生成部の動作状態の一例を示すタイムチャートである。
【図９】実施形態に係る信号出力装置に含まれる出力部及び制御部の動作状態の一例を示すタイムチャートである。
【図１０】出力信号でオーバーシュート及びアンダーシュートを発生させる方法の説明に供するタイムチャートである。
【図１１】実施形態に係る信号入力装置に含まれる比較装置の動作状態の一例を示すタイムチャートである。
【図１２】実施形態に係る信号入力装置に含まれる比較装置において出力信号のオーバーシュート及びアンダーシュートを判定する方法の説明に供する信号波形図である。
【図１３】実施形態に係る信号入力装置に含まれる比較装置において“１０１”、“１００”及び“００１”という３ビットの情報を表現する出力信号の生成方法の説明に供するタイムチャートである。
【図１４】実施形態に係る信号入力装置に含まれるバス幅変換部の動作状態の一例を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して開示の技術の実施形態の一例を詳細に説明する。
【００１０】
図１には本実施形態に係る通信システム１０の構成の一例を示すブロック図が示されている。通信システム１０は、信号出力装置１２及び信号入力装置１４を含む。信号出力装置１２は、バス幅変換部１６、トランジェント信号生成部１８、出力部２０及び制御部２２を備えている。バス幅変換部１６は信号線のバス幅を変換する。図１に示す例では、バス幅変換部１６の一例として、開示の技術における出力対象情報の一例である処理対象信号が入力される９ビット幅の信号線を３ビット幅の信号線に変換する態様が示されている。ここでは、処理対象信号の一例として、８ビット信号（ビット信号Ｄｉ０〜Ｄｉ７）及び１ビットのパリティ信号（ビット信号ＤｉＰ）を用いている。そして、９ビット幅の信号線のうちの８ビット幅の信号線には、ビット信号Ｄｉ０〜Ｄｉ７が割り当てられており、９ビット幅の信号線のうちの残りの１ビットの信号線には、ビット信号ＤｉＰが割り当てられている。バス幅変換部１６には、入力側の信号線として９ビット幅のパラレルバス２３が接続されており、パラレルバス２３を介してビット信号Ｄｉ０〜Ｄｉ７，ＤｉＰが入力される。また、バス幅変換部１６には、出力側の信号線として３ビット幅のパラレルバス２４が接続されている。バス幅変換部１６は、パラレルバス２３を介して入力されたビット信号Ｄｉ０〜Ｄｉ７，ＤｉＰに対応するＮＲＺ（Non Return to Zero）バイナリ信号（ビット信号Ｄｓｏ０〜Ｄｓｏ２）をパラレルバス２４を介して出力する。
【００１１】
トランジェント信号生成部１８の入力端には、パラレルバス２４に含まれる特定の１ビット幅の信号線が接続されており、１ビット幅の信号線を介してバス幅変換部１６からビット信号Ｄｓｏ０が入力される。トランジェント信号生成部１８は、開示の技術における基本波形信号の一例であるトランジェント信号Ｄｒｚを生成する。トランジェント信号生成部１８の出力端には、１ビット幅の信号線２５が接続されており、信号線２５を介してトランジェント信号Ｄｒｚを出力する。なお、「トランジェント信号Ｄｒｚ」とは、例えば１周期内に信号レベル遷移期間が設けられた基本波形信号である。基本波形信号とは、例えば信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、トランジェント信号生成部１８に入力された特定のビットの値に応じて相違された信号を指す。また、本実施形態では上記の「特定のビットの値」の一例として、ビット信号Ｄｓｏ０〜Ｄｓｏ２で表現される第１〜第３のビットのうちの第１のビットの値を用いている。また、上記の「信号レベル遷移期間」とは、例えばトランジェント信号Ｄｒｚにおける信号レベルの立ち上がり期間及び立ち下がり期間のうちの少なくとも一方の期間を指す。以下では、信号レベル遷移期間として信号レベルの立ち上がり期間及び立ち下がり期間を各々適用した例を説明する。
【００１２】
出力部２０の入力端には信号線２５が接続されており、出力部２０にはトランジェント信号生成部１８からトランジェント信号Ｄｒｚが入力される。出力部２０は、入力されたトランジェント信号Ｄｒｚに対応する出力信号Ｄｒｏを、開示の技術における出力伝送路の一例である１ビット幅の信号線２６を介して出力する。
【００１３】
制御部２２は、パラレルバス２４に含まれ、トランジェント信号生成部１８の入力端に接続されていない２ビット幅の信号線が接続されており、ビット信号Ｄｓｏ１，Ｄｓｏ２が入力される。従って、制御部２２は、トランジェント信号生成部１８に１ビット幅の信号線を介してビット信号Ｄｓｏ０が入力されるタイミングに同期して、バス幅変換部１６から２ビット幅の信号線を介してビット信号Ｄｓｏ１，Ｄｓｏ２が入力される。また、制御部２２は信号線２５を介してトランジェント信号生成部１８と接続されている。従って、制御部２２は、トランジェント信号生成部１８から信号線２５を介してトランジェント信号Ｄｒｚが入力される。
【００１４】
制御部２２は、トランジェント信号Ｄｒｚの信号レベル非遷移期間に、出力部２０の出力インピーダンスを信号線２６の特性インピーダンスと整合させる。また、上記の第２のビットが“０”（開示の技術における第１の値の一例）の場合には、信号レベル遷移期間（例えば信号レベルの立ち上がり期間）にも、出力部２０の出力インピーダンスを信号線２６の特性インピーダンスと整合させる。また、上記の第２のビットが“１”（開示の技術における第２の値の一例）の場合には、信号レベル遷移期間（例えば信号レベルの立ち上がり期間）に、出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合を生じさせる。出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合を生じさせることで、出力部２０から信号線２６へ出力される信号レベル遷移期間（例えば信号レベルの立ち上がり期間）における出力信号Ｄｒｏに波形変形が生じる。なお、ここで言う「波形変形」とは、例えば信号レベルの絶対値が予め設定されたオーバーシュート判定用閾値を超える波形変形である。また、ここで言う「オーバーシュート判定用閾値」とは、信号入力装置１４側で例えばトランジェント信号Ｄｒｚにおける信号レベルの立ち上がりが“１”を示す大きさでオーバーシュートが生じたか否かを判定する際に用いられる値を指す。
【００１５】
また、制御部２２は、上記の第３のビットが“０”の場合には、トランジェント信号Ｄｒｚにおける他の信号レベル遷移期間（例えば信号レベルの立ち下がり期間）にも、出力部２０の出力インピーダンスを信号線２６の特性インピーダンスと整合させる。
【００１６】
更に、制御部２２は、上記の第３のビットが“１”の場合には、他の信号レベル遷移期間（例えば信号レベルの立ち下がり期間）に、出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合を生じさせる。出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合を生じさせることで、出力部２０から信号線２６へ出力される信号レベル遷移期間における出力信号Ｄｒｏに波形変形を生じる。なお、ここで言う「波形変形」とは、例えば信号レベルの絶対値が予め設定されたアンダーシュート判定用閾値を超える波形変形である。また、ここで言う「アンダーシュート判定用閾値」とは、信号入力装置１４側で例えばトランジェント信号Ｄｒｚにおける信号レベルの立ち下がりが“１”を示す大きさでアンダーシュートが生じたか否かを判定する際に用いられる値を指す。
【００１７】
信号入力装置１４は、比較装置３０及びバス幅変換部３２を含む。比較装置３０は、信号線２６に接続されており、出力部２０により信号線２６へ出力された出力信号Ｄｒｏが入力される。比較装置３０は、出力信号Ｄｒｏの信号レベルの立ち上がり終了時から立ち下がり開始時迄の期間に、出力信号Ｄｒｏの信号レベルの絶対値を、通常判定用閾値と比較する。そして、比較結果を示すビット信号Ｄｓ０を出力する。
【００１８】
また、比較装置３０は、第１比較部３４及び第２比較部３６を備えている。第１比較部３４は、出力信号Ｄｒｏの信号レベルが立ち上がる期間に、出力部２０から出力された出力信号Ｄｒｏの信号レベルの絶対値を、オーバーシュート判定用閾値と比較する。そして、比較結果を示すビット信号Ｄｓ１を出力する。第２比較部３６は、出力信号Ｄｒｏの信号レベルが立ち下がる期間に、出力部２０から出力された出力信号Ｄｒｏの信号レベルの絶対値を、アンダーシュート判定用閾値と比較する。そして、比較結果を示すビット信号Ｄｓ２を出力する。
【００１９】
バス幅変換部３２は信号線のバス幅を変換する。図１に示す例は、バス幅変換部３２の一例として、３ビット幅の信号線を９ビット幅の信号線に変換する態様を示している。バス幅変換部３２には、入力側の信号線として３ビット幅のパラレルバス３８が接続されており、パラレルバス３８を介してビット信号Ｄｓ０〜Ｄｓ２が入力される。また、バス幅変換部３２には、出力側の信号線として９ビット幅のパラレルバス４０が接続されている。従って、バス幅変換部３２は、パラレルバス３８を介して入力されたビット信号Ｄｓ０〜Ｄｓ２を９ビット信号（ビット信号Ｄｏｉ０〜Ｄｏｉ７，ＤｏｉＰ）に変換し、ビット信号Ｄｏｉ０〜Ｄｏｉ７，ＤｏｉＰをパラレルバス４０を介して出力する。
【００２０】
図２には、バス幅変換部１６の構成の一例が示されている。バス幅変換部１６は、ラッチ４２、第１セレクタ４４、第２セレクタ４６、第３セレクタ４８及びカウンタ５０を備えている。ラッチ４２には、入力側のバスとしてパラレルバス２３が接続されており、出力側の信号線として９ビット幅のパラレルバス５２が接続されている。パラレルバス２３は、ビット信号Ｄｉ０〜Ｄｉ７が各々１ビット単位で入力される信号線２３Ａ〜２３Ｈ及びビット信号ＤｉＰが入力される信号線２３Ｉを含む。パラレルバス５２は、信号線２３Ａ〜２３Ｉに対応する信号線５２Ａ〜５２Ｉを含む。
【００２１】
ラッチ４２は、信号線２３Ａ〜２３Ｉに入力されたビット信号Ｄｉ０〜Ｄｉ７，ＤｉＰを保持する。そして、ビット信号Ｄｉ０〜Ｄｉ７，ＤｉＰをビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰとして、１ビット単位で、対応する信号線５２Ａ〜５２Ｉを介して出力する。なお、以下では、ビット信号Ｄｉ０〜Ｄｉ７及びビット信号ＤｉＰを区別して説明する必要がない場合は「ビット信号ＤｉＸ」と称し、ビット信号Ｄｏ０〜Ｄｏ７及び信号線ＤｏＰを区別して説明する必要がない場合は「信号線ＤｏＸ」と称する。
【００２２】
第１セレクタ４４には、信号線５２Ａ，５２Ｄ，５２Ｇが接続されており、ラッチ４２からビット信号Ｄｏ０，Ｄｏ３，Ｄｏ６が入力される。また、第２セレクタ４６には、５２Ｂ，５２Ｅ，５２Ｈが接続されており、ラッチ４２からビット信号Ｄｏ１，Ｄｏ４，Ｄｏ７が入力される。また、第３セレクタ４８には、信号線５２Ｃ，５２Ｆ，５２Ｉが接続されており、ラッチ４２からビット信号Ｄｏ２，Ｄｏ５，ＤｏＰが入力される。
【００２３】
バス幅変換部１６の動作を次の表１に示す。
【００２４】
【表１】
2013175577.tif 000003
【００２５】
ラッチ４２及びカウンタ５０には、スルー・ラッチ・ロード信号（ＸＬａｔｃｈ／ＬＤ信号）が入力される信号線５４が接続されている。ラッチ４２は、表１に示すようにＸＬａｔｃｈ／ＬＤ信号の信号レベルが“１”の場合、入力されたビット信号ＤｉＸをスルー（ｔｈｒｏｕｇｈ）してビット信号ＤｏＸとしてパラレルバス５２へ出力する。また、表１に示すようにＸＬａｔｃｈ／ＬＤ信号の信号レベルの立ち下がりで、入力されたビット信号ＤｉＸをラッチ（ｌａｔｃｈ）する。また、表１に示すようにＸＬａｔｃｈ／ＬＤ信号の信号レベルが“０”の場合、入力されたビット信号ＤｉＸをキープ（ｋｅｅｐ）する。また、ラッチ４２は、表１に示すようにＸＬａｔｃｈ／ＬＤ信号の信号レベルの立ち上がりで、入力されたビット信号をスルーする。
【００２６】
また、カウンタ５０には信号線５６が接続されており、信号線５６にはクロック信号φ１が入力される。また、カウンタ５０には、クロック信号φ１及びＸＬａｔｃｈ／ＬＤ信号によって規定される２ビットの論理値を出力する２ビット幅のパラレルバス５８を備えている。パラレルバス５８は、信号線５８Ａ，５８Ｂを含み、カウンタ５０は、信号線５８Ａ，５８Ｂを介して第１〜第３セレクタ４４，４６，４８の各々と接続されている。
【００２７】
カウンタ５０は、表１に示すようにＸＬａｔｃｈ／ＬＤ信号が“０”の場合、クロック信号φ１の信号レベルの立ち下がりで、信号線５８Ａを介して第１〜第３セレクタ４４，４６，４８へ“０”を示すビット信号Ｃｏ０を出力する。また、カウンタ５０は、信号線５８Ｂを介して第１〜第３セレクタ４４，４６，４８へも“０”を示すビット信号Ｃｏ１を出力する。
【００２８】
続いて、カウンタ５０は、表１に示すようにＸＬａｔｃｈ／ＬＤ信号が“１”の場合、クロック信号φ１の信号レベルの立ち下がり時期で、信号線５８Ａを介して第１〜第３セレクタ４４，４６，４８へ“０”を示すビット信号Ｃｏ０を出力する。また、カウンタ５０は、信号線５８Ｂを介して第１〜第３セレクタ４４，４６，４８へ“１”を示すビット信号Ｃｏ１出力する。
【００２９】
続いて、カウンタ５０は、表１に示すように、ＸＬａｔｃｈ／ＬＤ信号が“１”に維持された状態で、クロック信号φ１の信号レベルが次に立ち下がると、信号線５８Ａを介して第１〜第３セレクタ４４，４６，４８へ“１”を示すビット信号Ｃｏ０を出力する。また、カウンタ５０は、信号線５８Ｂを介して第１〜第３セレクタ４４，４６，４８へ“０”を示すビット信号Ｃｏ１を出力する。
【００３０】
続いて、カウンタ５０は、表１に示すように、クロック信号φ１の信号レベルが次に立ち下がると、信号線５８Ａ，５８Ｂの各々を介して第１〜第３セレクタ４４，４６，４８へ各々“１”を示すビット信号Ｃｏ０，Ｃｏ１を出力する。
【００３１】
パラレルバス２４は、信号線２４Ａ〜２４Ｃを含む。信号線２４Ａは第１セレクタ４４に、信号線２４Ｂは第２セレクタ４６に、信号線２４Ｃは第３セレクタ４８に各々接続されている。従って、第１セレクタ４４、第２セレクタ４６及び第３セレクタ４８は、入力されたビット信号Ｃｏ０，Ｃｏ１の各々により示される論理値に応じて、表１に示すようにビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰをビット信号Ｄｓｏ０〜Ｄｓｏ２として出力する。
【００３２】
すなわち、第１セレクタ４４は、信号線５８Ａ，５８Ｂの各々を介してカウンタ５０から各々“０”を示すビット信号Ｃｏ０，Ｃｏ１が入力されると、ビット信号Ｄｏ０を、ビット信号Ｄｓｏ０として信号線２４Ａを介して出力する。また、第１セレクタ４４は、カウンタ５０から“１”を示すビット信号Ｃｏ０及び“０”を示すビット信号Ｃｏ１が入力されると、ビット信号Ｄｏ３をビット信号Ｄｓｏ０として信号線２４Ａを介して出力する。また、第１セレクタ４４は、カウンタ５０から“０”を示すビット信号Ｃｏ０が入力されると共に“１”を示すビット信号Ｃｏ１が入力されると、ビット信号Ｄｏ６をビット信号Ｄｓｏ０として信号線２４Ａを介して出力する。
【００３３】
第２セレクタ４６は、信号線５８Ａ，５８Ｂの各々を介してカウンタ５０から各々“０”を示すビット信号Ｃｏ０，Ｃｏ１が入力されると、ビット信号Ｄｏ１を、ビット信号Ｄｓｏ１として信号線２４Ｂを介して出力する。また、第２セレクタ４６は、カウンタ５０から“１”を示すビット信号Ｃｏ０及び“０”を示すビット信号Ｃｏ１が入力されると、ビット信号Ｄｏ４をビット信号Ｄｓｏ１として信号線２４Ｂを介して出力する。また、第２セレクタ４６は、カウンタ５０から“０”を示すビット信号Ｃｏ０が入力されると共に“１”を示すビット信号Ｃｏ１が入力されると、ビット信号Ｄｏ７をビット信号Ｄｓｏ１として信号線２４Ｂを介して出力する。
【００３４】
第３セレクタ４８は、信号線５８Ａ，５８Ｂの各々を介してカウンタ５０から各々“０”を示すビット信号Ｃｏ０，Ｃｏ１が入力されると、ビット信号Ｄｏ２を、ビット信号Ｄｓｏ１として信号線２４Ｃを介して出力する。また、第３セレクタ４８は、カウンタ５０から“１”を示すビット信号Ｃｏ０及び“０”を示すビット信号Ｃｏ１が入力されると、ビット信号Ｄｏ５をビット信号Ｄｓｏ２として信号線２４Ｃを介して出力する。また、第３セレクタ４８は、カウンタ５０から“０”を示すビット信号Ｃｏ０が入力されると共に“１”を示すビット信号Ｃｏ１が入力されると、ビット信号ＤｏＰをビット信号Ｄｓｏ２として信号線２４Ｃを介して出力する。
【００３５】
図３には、トランジェント信号生成部１８の構成の一例が示されている。トランジェント信号生成部１８は、組み合わせ論理回路６０を含む。組み合わせ論路回路６０は、排他的論理和を反転する回路である。組み合わせ論路回路６０の一方の入力端には信号線２４Ａ〜２４Ｃのうちの特定の信号線が接続されている。本実施形態では、組み合わせ論路回路６０の一方の入力端に一例として信号線２４Ａが接続されている。組み合わせ論路回路６０の他方の入力端にはクロック信号φ２が入力される信号線６２が接続されている。なお、本実施形態では、クロック信号φ２の一例として、クロック信号φ１を１／４周期遅延させた信号を用いている。
【００３６】
組み合わせ論路回路６０の出力端には信号線２５が接続されている。従って、組み合わせ論理回路６０は、ビット信号Ｄｓｏ０により示される論理値とクロック信号φ２により示される論理値との排他的論理和を反転させた論理値を示すビット信号をトランジェント信号Ｄｒｚとして信号線２５を介して出力する。表２には、信号線２４Ａから入力されるビット信号Ｄｓｏ０により示される論理値（入力値）と信号線６２から入力されるクロック信号φ２により示される論理値（入力値）との排他的論理和を反転させた論理値（出力値）が示されている。
【００３７】
【表２】
2013175577.tif 000004
【００３８】
すなわち、信号線２４Ａから入力されたビット信号Ｄｓｏ０の論理値が“０”であり、信号線６２から入力されたクロック信号φ２の論理値が“０”の場合、トランジェント信号Ｄｒｚの論理値は“１”となる。また、信号線２４Ａから入力されたビット信号Ｄｓｏ０の論理値が“０”であり、信号線６２から入力されたクロック信号φ２の論理値が“１”の場合、トランジェント信号Ｄｒｚの論理値は“０”となる。また、信号線２４Ａから入力されたビット信号Ｄｓｏ０の論理値が“１”であり、信号線６２から入力されたクロック信号φ２の論理値が“０”の場合、トランジェント信号Ｄｒｚの論理値は“０”となる。また、信号線２４Ａから入力されたビット信号Ｄｓｏ０の論理値が“１”であり、信号線６２から入力されたクロック信号φ２の論理値が“１”の場合、トランジェント信号Ｄｒｚの論理値は“１”となる。
【００３９】
図４には、出力部２０及び制御部２２の構成の一例が示されている。出力部２０は、第１出力部６４及び第２出力部６６を含む。第１出力部６４は、信号線２５を介してトランジェント信号Ｄｒｚが入力され、入力されたトランジェント信号Ｄｒｚに対応する出力信号Ｄｒｏを、信号線２６の特性インピーダンスと整合する出力インピーダンスで信号線２６へ出力する。
【００４０】
第１出力部６４は、第１ドライバ回路６８及び第１抵抗７０を備えている。第１ドライバ回路６８は、ＮＯＴ回路７２，７４，７６、ＮＡＮＤ回路７８、ＮＯＲ回路８０、ＰＭＯＳトランジスタ８２及びＮＭＯＳトランジスタ８４を備えている。ＮＯＴ回路７２の入力端には信号線２５が接続されている。ＮＯＴ回路７２の出力端はＮＡＮＤ回路７８の一方の入力端及びＮＯＲ回路８０の一方の入力端に接続されている。ＮＯＴ回路７６の入力端は接地されている。ＮＯＴ回路７６の出力端は、ＮＯＴ回路７４の入力端及びＮＡＮＤ回路７８の他方の入力端に接続されている。ＮＯＴ回路７４の出力端はＮＯＲ回路８０の他方の入力端に接続されている。ＮＡＮＤ回路７８の出力端はＰＭＯＳトランジスタ８２のゲートに接続されている。ＮＯＲ回路８０の出力端はＮＭＯＳトランジスタ８４のゲートに接続されている。ＰＭＯＳトランジスタ８２及びＮＭＯＳトランジスタ８４はドレイン同士が接続されており、ＰＭＯＳトランジスタ８２のソースには駆動用電圧ＶＣＣが供給され、ＮＭＯＳトランジスタ８４のソースは接地されている。ＰＭＯＳトランジスタ８２のドレインとＮＭＯＳトランジスタ８４のドレインとの接続点は第１抵抗７０の一端に接続されている。第１抵抗７０の他端は信号線２６に接続されている。
【００４１】
第１ドライバ回路６８は、信号線２５を介して入力されたトランジェント信号Ｄｒｚに対応する出力信号Ｄｒｏを生成し、生成した出力信号Ｄｒｏを信号線２６へ出力する。また、第１抵抗７０は、第１出力部６４の出力インピーダンスが信号線２６の特性インピーダンスと整合するように電気抵抗値が定められている。よって、第１ドライバ回路６８により出力信号Ｄｒｏが第１抵抗７０を介して信号線２６へ出力されることで、出力信号Ｄｒｏは信号線２６の特性インピーダンスと整合する出力インピーダンスで信号線２６へ出力されることとなる。
【００４２】
第２出力部６６は、トランジェント信号Ｄｒｚが入力され、入力されたトランジェント信号Ｄｒｚに対応する出力信号Ｄｒｏに相当する信号を、第１出力部６４の出力インピーダンスよりも小さな出力インピーダンスで信号線２６へ出力可能にする。
【００４３】
第２出力部６６は、第２ドライバ回路８６及び第２抵抗８８を備えている。第２ドライバ回路８６は、ＮＯＴ回路９０，９２，９４、ＮＡＮＤ回路９６、ＮＯＲ回路９８、ＰＭＯＳトランジスタ１００及びＮＭＯＳトランジスタ１０２を備えている。ＮＯＴ回路９０の入力端には信号線２５が接続されている。ＮＯＴ回路９０の出力端はＮＡＮＤ回路９６の一方の入力端及びＮＯＲ回路９８の一方の入力端に接続されている。ＮＯＴ回路９４の出力端は、ＮＯＴ回路９２の入力端及びＮＡＮＤ回路９６の他方の入力端に接続されている。ＮＯＴ回路９２の出力端はＮＯＲ回路９８の他方の入力端に接続されている。ＮＡＮＤ回路９６の出力端はＰＭＯＳトランジスタ１００のゲートに接続されている。ＮＯＲ回路９８の出力端はＮＭＯＳトランジスタ１０２のゲートに接続されている。ＰＭＯＳトランジスタ１００及びＮＭＯＳトランジスタ１０２はドレイン同士が接続されており、ＰＭＯＳトランジスタ１００のソースには駆動用電圧ＶＣＣが供給され、ＮＭＯＳトランジスタ１０２のソースは接地されている。ＰＭＯＳトランジスタ１００のドレインとＮＭＯＳトランジスタ１０２のドレインとの接続点は第２抵抗８８の一端に接続されている。第２抵抗８８の他端は信号線２６に接続されている。第２抵抗８８は、第２出力部６６の出力インピーダンスが第１出力部６４の出力インピーダンスよりも小さな出力インピーダンスとなるように電気抵抗値が定められている
【００４４】
第２出力部６６は、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘが入力されると、出力信号に相当する信号を生成し、生成した信号を第２抵抗８８を介して信号線２６へ出力する。上記の「トリガ信号Ｄｇｘ」とは、例えばＮＯＴ回路７６の入力端に入力される信号（一例として接地電圧値ＧＮＤを示す信号）に相当する信号のことである。第２ドライバ回路８６によって生成された出力信号に相当する信号が第２抵抗８８を介して信号線２６へ出力されると、出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合が生じる。従って、出力部２０の出力インピーダンスに信号線２６の特性インピーダンスとの不整合を選択的に生じさせることで、出力信号Ｄｒｏに、第２ドライバ回路８６から第２抵抗８８を介して出力された出力信号に相当する信号を重畳させることができる。なお、以下では、説明の便宜上、第２出力部６６から出力され、第１出力部６４から出力される出力信号Ｄｒｏに重畳される信号を「重畳用信号」と称する。
【００４５】
重畳用信号の論理値は、表３に示すようにトランジェント信号Ｄｒｚの論理値及びトリガ信号Ｄｇｘの論理値に応じて定められる。すなわち、トランジェント信号Ｄｒｚの論理値が“０”で、トリガ信号Ｄｇｘの論理値が“０”の場合、重畳用信号の論理値は“０”となる。トランジェント信号Ｄｒｚの論理値が“１”で、トリガ信号Ｄｇｘの論理値が“０”の場合、重畳用信号の論理値は“１”となる。トランジェント信号Ｄｒｚの論理値が“０”で、トリガ信号Ｄｇｘの論理値が“１”の場合、重畳用信号の論理値はハイ・インピーダンス（Ｚ）となる。トランジェント信号Ｄｒｚの論理値が“１”で、トリガ信号Ｄｇｘの論理値が“１”の場合も重畳用信号の論理値はハイ・インピーダンスとなる。
【００４６】
【表３】
2013175577.tif 000005
【００４７】
制御部２２は、トランジェント信号Ｄｒｚの信号レベル非遷移期間には、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘを供給しないことで、第２出力部６６から重畳用信号を出力させない非出力状態となるように出力部２０を制御する。また、制御部２２は、上記の第２ビットが“０”の場合には、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘを供給しないことで、信号レベルが立ち上がる信号レベル遷移期間にも非出力状態となるように出力部２０を制御する。また、制御部２２は、上記の第３ビットが“０”の場合には、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘを供給しないことで、信号レベルが立ち下がる信号レベル遷移期間にも非出力状態となるように出力部２０を制御する。また、制御部２２は、上記の第２ビットが“１”の場合には、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘを供給することで、信号レベルが立ち上がる信号レベル遷移期間に第２出力部６６により重畳用信号を出力させる出力状態となるように出力部２０を制御する。また、制御部２２は、上記の第３ビットが“１”の場合には、ＮＯＴ回路９４の入力端にトリガ信号Ｄｇｘを供給することで、信号レベルが立ち下がる信号レベル遷移期間に出力状態となるように出力部２０を制御する。
【００４８】
制御部２２は、ＡＮＤ回路１０４，１０６及びＯＲ回路１０８を備えている。ＡＮＤ回路１０４の一方の入力端には信号線２４Ｂが接続されている。ＡＮＤ回路１０４の他方の入力端には信号線１１０が接続されており、信号線１１０を介してクロック信号φ１の論理値とクロック信号φ２の論理値を反転させた値との論理積を示すビット信号が入力される。なお、以下では、説明の便宜上、クロック信号φ１の論理値とクロック信号φ２の論理値を反転させた値との論理積を示すビット信号を、「第１論理積信号」と称する。
【００４９】
ＡＮＤ回路１０４の出力端はＯＲ回路１０８の一方の入力端に接続されている。ＡＮＤ回路１０６の一方の入力端には信号線２４Ｃが接続されている。ＡＮＤ回路１０６の他方の入力端には信号線１１２が接続されており、信号線１１２を介してクロック信号φ１の論理値を反転させた値とクロック信号φ２の論理値との論理積を示すビット信号が入力される。なお、以下では、説明の便宜上、クロック信号φ１の論理値を反転させた値とクロック信号φ２の論理値との論理積を示すビット信号を、「第２論理積信号」と称する。
【００５０】
ＡＮＤ回路１０４の出力端はＯＲ回路１０８の他方の入力端に接続されている。ＯＲ回路１０８の出力端は第２ドライバ回路８６のＮＯＴ回路９４の入力端に接続されている。従って、ＯＲ回路１０８は、ＡＮＤ回路１０４から入力される論理値とＡＮＤ回路１０６から入力される論理値との論理和を示すビット信号を上記のトリガ信号ＤｇｘとしてＮＯＴ回路９４の入力端に供給する。
【００５１】
図５には、比較装置３０の構成の一例が示されている。比較装置３０は、第１比較部３４、第２比較部３６、保護回路１１６、フリップフロップ回路（以下、「ＦＦ回路」という）１１８，１２０，１２２，１２４，１２６，１２８，１３０及びセレクタ１３２を備えている。パラレルバス３８は、信号線３８Ａ〜３８Ｃを含む。
【００５２】
保護回路１１６は、抵抗１３４及びダイオード１３６，１３８を備えている。ダイオード１３６，１３８は直列に接続されている。ダイオード１３６のアノードは接地されており、ダイオード１３８のカソードには駆動用電圧ＶＣＣが供給される。ダイオード１３６，１３８の接続点には抵抗１３４の一端が接続されており、抵抗１３４の他端は信号線２６に接続されている。このように構成された保護回路１１６は、入力された出力信号Ｄｒｏにおける波高値が通常判定用閾値を上回る信号成分のみをビット信号Ｄｒｏ０として出力する。
【００５３】
ＦＦ回路１１８は、入力端子、反転クロック端子及び出力端子を備えている。ＦＦ回路１１８の入力端子はダイオード１３６，１３８の接続点に接続されており、ＦＦ回路１１８の入力端子には、保護回路１１６から出力されたビット信号Ｄｒｏ０が入力される。ＦＦ回路１１８の反転クロック端子には信号線５６が接続されており、ＦＦ回路１１８には反転クロック端子を介してクロック信号φ１を反転させた信号が入力される。従って、ＦＦ回路１１８は、入力端子に入力されたビット信号Ｄｒｏ０の論理値に相当する論理値を示すビット信号Ｄｒｏ０Ｓを、反転クロック端子に入力されたクロック信号φ１の反転信号に従って出力端子を介して出力する。
【００５４】
ＦＦ回路１２０は、入力端子、クロック端子及び出力端子を備えている。ＦＦ回路１２０の入力端子にはＦＦ回路１１８の出力端子が接続されており、ＦＦ回路１１８の出力端子から出力されたビット信号Ｄｒｏ０Ｓが入力される。ＦＦ回路１２０のクロック端子には信号線５６が接続されており、クロック信号φ１が入力される。ＦＦ回路１２０の出力端子には信号線３８Ａが接続されている。従って、ＦＦ回路１２０は、入力端子に入力されたビット信号Ｄｒｏ０Ｓを、クロック端子に入力されたクロック信号φ１に従って出力端子を介してビット信号Ｄｓ０として信号線３８Ａへ出力する。
【００５５】
第１比較部３４は、抵抗ＲＡ，ＲＢ及びコンパレータ１３５を備えている。抵抗ＲＡの一端は抵抗ＲＢの一端に接続されている。抵抗ＲＢの他端は接地されており、抵抗ＲＡの他端には駆動用電圧ＶＣＣが供給されている。コンパレータ１３５の一方の入力端子には抵抗ＲＡ，ＲＢの接続点が接続されており、抵抗ＲＡ，ＲＢにより駆動用電圧ＶＣＣを分圧した一定の電圧が供給される。コンパレータ１３５の他方の入力端子には信号線２６が接続されており、出力部２０から出力された出力信号が入力される。従って、コンパレータ１３５は、出力部２０から信号線２６を介して入力された出力信号Ｄｒｏの電圧値と抵抗ＲＡ，ＲＢによる駆動用電圧ＶＣＣの分圧値（上記の「オーバーシュート判定用閾値」の一例）との比較結果を示す信号を出力端子を介して出力する。
【００５６】
ＦＦ回路１２２は、入力端子、クロック端子、リセット端子、及び反転出力端子を備えている。入力端子にはプルアップ抵抗Ｚ０１が接続されており、論理値の“１”が入力されている。クロック端子には信号線１３９が接続されており、信号線１３９を介してクロック信号φ０（クロック信号φ１の２倍の周波数の信号）が入力される。リセット端子にはコンパレータ１３５の出力端子が接続されている。従って、ＦＦ回路１２２は、コンパレータ１３５からリセット端子に入力された信号の論理値が“１”であれば、クロック端子に入力されたクロック信号φ０に拘らず、“１”を示すビット信号を反転出力端子により反転させて出力する。リセット端子に入力された信号の論理値が“０”であれば、クロック端子に入力されたクロック信号φ０の論理値とプルアップ端子に入力された論理値の“１”とに応じた論理値を示すビット信号を反転出力端子で反転させて出力する。なお、以下では、ＦＦ回路１２２から出力されるビット信号をビット信号Ｄｒｏ１Ｌと称する。
【００５７】
第２比較部３６は、抵抗ＲＣ，ＲＤ及びコンパレータ１３７を備えている。抵抗ＲＣの一端は抵抗ＲＤの一端に接続されている。抵抗ＲＤの他端は接地されており、抵抗ＲＣの他端には駆動用電圧ＶＣＣが供給されている。コンパレータ１３７の一方の入力端子には抵抗ＲＣ，ＲＤの接続点が接続されており、抵抗ＲＣ，ＲＤにより駆動用電圧ＶＣＣを分圧した一定の電圧が供給される。コンパレータ１３７の他方の入力端子には信号線２６が接続されており、出力部２０から出力された出力信号Ｄｒｏが入力される。従って、コンパレータ１３７は、出力部２０から信号線２６を介して入力された出力信号Ｄｒｏの電圧値と抵抗ＲＣ，ＲＤによる駆動用電圧ＶＣＣの分圧値（上記の「アンダーシュート判定用閾値」の一例）との比較結果を示す信号を出力端子を介して出力する。
【００５８】
ＦＦ回路１２４は、入力端子、クロック端子、リセット端子、及び反転出力端子を備えている。入力端子にはプルアップ抵抗Ｚ０１が接続されており、論理値の“１”が入力されている。クロック端子には信号線１３９が接続されており、信号線１３９を介してクロック信号φ０が入力される。リセット端子にはコンパレータ１３７の出力端子が接続されている。従って、ＦＦ回路１２４は、コンパレータ１３７からリセット端子に入力された信号の論理値が“１”であれば、クロック端子に入力されたクロック信号φ０に拘らず、“１”を示すビット信号を反転出力端子により反転させて出力する。リセット端子に入力された信号により示される論理値が“０”であれば、クロック端子に入力されたクロック信号φ０により示される論理値とプルアップ端子に入力された論理値の“１”とに応じた論理値を示すビット信号を反転出力端子で反転させて出力する。なお、以下では、ＦＦ回路１２４から出力されるビット信号をビット信号Ｄｒｏ２Ｌと称する。
【００５９】
セレクタ１３２は、セレクト端子Ｓｅｌ、入力端子ＩＡ，ＩＢ及び出力端子Ｘ，Ｙを備えている。セレクト端子ＳｅｌにはＦＦ回路１２０の出力端子が接続されている。入力端子ＩＡにはＦＦ回路１２２の反転出力端子が接続されており、入力端子ＩＢにはＦＦ回路１２２の反転出力端子が接続されている。セレクタ１３２は、表４に示すように、セレクト端子Ｓｅｌに入力されたビット信号の論理値に応じて出力端子Ｘ，Ｙの各々から出力するビット信号の論理値を切り替える。すなわち、セレクト端子Ｓｅｌに入力されたビット信号の論理値が“０”の場合、入力端子ＩＡにＤａｔａＡが、入力端子ＩＢにＤａｔａＢが各々入力されると、出力端子Ｘを介してＤａｔａＡを、出力端子Ｙを介してＤａｔａＢを各々出力する。セレクト端子Ｓｅｌに入力されたビット信号の論理値が“１”の場合、入力端子ＩＡにＤａｔａＡが、入力端子ＩＢにＤａｔａＢが各々入力されると、出力端子Ｘを介してＤａｔａＢを、出力端子Ｙを介してＤａｔａＡを各々出力する。なお、以下では、出力端子Ｘから出力されるビット信号をビット信号Ｄｒｏｓｅｌ１と称し、出力端子Ｙから出力されるビット信号をビット信号Ｄｒｏｓｅｌ２と称する。
【００６０】
【表４】
2013175577.tif 000006
【００６１】
ＦＦ回路１２６は、入力端子、反転クロック端子及び出力端子を備えている。ＦＦ回路１２６の入力端子にはセレクタ１３２の出力端子Ｘが接続されており、出力端子Ｘから出力されたビット信号Ｄｒｏｓｅｌ１が入力される。ＦＦ回路１２６の反転クロック端子には信号線５６が接続されており、ＦＦ回路１２６には反転クロック端子を介してクロック信号φ１を反転させた信号が入力される。従って、ＦＦ回路１２６は、入力端子に入力されたビット信号Ｄｒｏｓｅｌ１の論理値と同一の論理値を示すビット信号Ｄｒｏ１Ｓを、反転クロック端子に入力されたクロック信号φ１の反転信号に従って出力端子を介して出力する。
【００６２】
ＦＦ回路１２８は、入力端子、クロック端子及び出力端子を備えている。ＦＦ回路１２８の入力端子にはＦＦ回路１２６の出力端子が接続されており、ビット信号Ｄｒｏ１Ｓが入力される。ＦＦ回路１２８のクロック端子には信号線５６が接続されており、クロック信号φ１が入力される。ＦＦ回路１２８の出力端子には信号線３８Ｂが接続されている。従って、ＦＦ回路１２８は、入力端子に入力されたビット信号Ｄｒｏ１Ｓを、クロック端子に入力されたクロック信号φ１に従って出力端子を介してビット信号Ｄｓ１として信号線３８Ｂへ出力する。
【００６３】
ＦＦ回路１３０は、入力端子、クロック端子及び出力端子を備えている。ＦＦ回路１３０の入力端子にはセレクタ１３２の出力端子Ｙが接続されており、出力端子Ｙから出力されたビット信号Ｄｒｏｓｅｌ２が入力される。ＦＦ回路１３０のクロック端子には信号線５６が接続されており、クロック信号φ１が入力される。ＦＦ回路１３０の出力端子には信号線３８Ｃが接続されている。従って、ＦＦ回路１３０は、入力端子に入力されたビット信号Ｄｒｏｓｅｌ２を、クロック端子に入力されたクロック信号φ１に従って出力端子を介してビット信号Ｄｓ２として信号線３８Ｃへ出力する。
【００６４】
図６には、バス幅変換部３２の要部構成の一例が示されている。バス幅変換部３２は、第１〜第４ラッチ１３６，１３８，１４０，１４２、カウンタ１４４及びデコーダ１４６を備えている。第１〜第３ラッチ１３６，１３８，１４０の各々にはシリアルバス３８が接続されている。第１ラッチ１３６は、信号線２３Ａ〜２３Ｃ（図２参照）に対応する信号線１５０Ａ〜１５０Ｃを介して第４ラッチ１４２に接続されている。第２ラッチ１３８は、信号線２３Ｄ〜２３Ｆ（図２参照）に対応する信号線１５０Ｄ〜１５０Ｆを介して第４ラッチ１４２に接続されている。第３ラッチ１４０は、信号線２３Ｇ〜２３Ｉ（図２参照）に対応する信号線１５０Ｇ〜１５０Ｉを介して第４ラッチ１４２に接続されている。
【００６５】
カウンタ１４４には、信号線５４，１３９が接続されている。また、カウンタ１４４には、２ビット幅のパラレルバス１５２を備えている。パラレルバス１５２は、信号線１５２Ａ，１５２Ｂを含み、カウンタ１４４は、信号線１５２Ａ，１５２Ｂを介してデコーダ１４６に接続されている。デコーダ１４６は、信号線１５４を介して第１ラッチ１３６に、信号線１５６を介して第２ラッチ１３８に、信号線１５８を介して第３ラッチ１４０に個別に接続されている。
【００６６】
バス幅変換部３２の動作を次の表５に示す。
【００６７】
【表５】
2013175577.tif 000007
【００６８】
カウンタ１４４は、表５に示すように、ＸＬａｔｃｈ／ＬＤ信号の論理値とクロック信号φ０の論理値とで規定される論理値を示すビット信号Ｃｏ０’，Ｃｏ１’を出力する。すなわち、カウンタ１４４は、ＸＬａｔｃｈ／ＬＤ信号の論理値が“０”の場合、クロック信号φ０の信号レベルの１回目の立ち下がり時期が到来すると、信号線１５２Ａ，１５２Ｂへ各々“０”を示すビット信号Ｃｏ０’，Ｃｏ１’を出力する。クロック信号φ０の信号レベルの２回目の立ち下がり時期が到来すると、信号線１５２Ａへ“１”を示すビット信号Ｃｏ０’を出力すると共に信号線１５２Ｂへ“０”を示すビット信号Ｃｏ１’を出力する。クロック信号φ０の信号レベルの３回目の立ち下がり時期が到来すると、信号線１５２Ａへ“０”を示すビット信号Ｃｏ０’を出力すると共に信号線５２Ｂへ“１”を示すビット信号Ｃｏ１’を出力する。クロック信号φ０の信号レベルの４回目の立ち下がり時期が到来すると、信号線１５２Ａ，１５２Ｂへ各々“１”を示すビット信号Ｃｏ０’，Ｃｏ１’を出力する。
【００６９】
デコーダ１４６は、表５に示すように、パラレルバス１５２を介して入力されたビット信号Ｃｏ０’，Ｃｏ１’に応じて規定される論理値を示すビット信号Ｄ１〜Ｄ３を信号線１５４，１５６，１５８へ出力する。すなわち、信号線１５２Ａへ入力されたビット信号Ｃｏ０’により示される論理値及び信号線１５２Ｂに入力されたビット信号Ｃｏ１’により示される論理値が共に“０”の場合、信号線１５４へ“０”を示すビット信号Ｄ１を出力する。また、信号線１５６，１５８の各々へ“１”を示すビット信号Ｄ２，Ｄ３を出力する。
【００７０】
また、デコーダ１４６は、ビット信号Ｃｏ０’の論理値が“１”であり、且つ、ビット信号Ｃｏ１’の論理値がが“０”の場合、信号線１５６へ“０”を示すビット信号Ｄ２を出力する。また、デコーダ１４６は、信号線１５４，１５８の各々へ“１”を示すビット信号Ｄ１，Ｄ３を出力する。
【００７１】
また、デコーダ１４６は、ビット信号Ｃｏ０’の論理値が“０”であり、且つ、ビット信号Ｃｏ１’の論理値が“１”の場合、信号線１５８へ“０”を示すビット信号Ｄ３を出力する。また、信号線１５４，１５６の各々へ“１”を示すビット信号Ｄ１，Ｄ３を出力する。
【００７２】
また、デコーダ１４６は、ビット信号Ｃｏ０’により示される論理値及びビット信号Ｃｏ１’により示される論理値が共に“１”の場合、信号線１５４，１５６，１５８の各々へ“１”を示すビット信号を出力する。
【００７３】
第１〜第３ラッチ１３６，１３８，１４０の各々は、表５に示すようにＸＬａｔｃｈ／ＬＤ信号の論理値が“０”の場合、パラレルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２をスルー（ｔｈｒｏｕｇｈ）して第４ラッチ１４２へ出力する。また、表５に示すようにＸＬａｔｃｈ／ＬＤ信号の信号レベルの立ち上がりで、シリアルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２をラッチ（ｌａｔｃｈ）する。また、第１〜第３ラッチ１３６，１３８，１４０の各々は、表５に示すようにＸＬａｔｃｈ／ＬＤ信号の論理値が“１”の場合、シリアルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２を（ｋｅｅｐ）する。また、表１に示すようにＸＬａｔｃｈ／ＬＤ信号の論理値が立ち下がりで、シリアルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２をスルー（ｔｈｒｏｕｇｈ）して第４ラッチ１４２へ出力する。
【００７４】
第４ラッチ１４２にはパラレルバス４０が接続されている。パラレルバス４０は、信号線１５０Ａ〜１５０Ｉに対応する信号線１６０Ａ〜１６０Ｉを含む。なお、以下では、信号線１５０Ａ〜１５０Ｉの個々を区別して説明する必要がない場合は信号線１５０と称し、信号線１６０Ａ〜１６０Ｉの個々を区別して説明する必要がない場合は信号線１６０と称する。
【００７５】
第４ラッチ１４２には、信号線１４８が接続されており、信号線１４８には第４ラッチ１４２の動作を制御する制御ビット信号Ｄ４が入力される。第４ラッチ１４２は、信号線１５０を介して入力されたビット信号Ｄｓ０Ｌ〜Ｄｓ７Ｌ，ＤｓＰＬを、信号線１４８を介して入力された制御ビット信号Ｄ４に従って、対応する信号線１６０へ出力する。なお、ここでは、制御ビット信号Ｄ４の一例として、ビット信号Ｄ３が入力され、入力されたビット信号Ｄ３を、クロック信号φ０に従って作動するＤ−ＦＦ回路（図示省略）を介して出力した信号とクロック信号φ０との論理和を示すビット信号を用いている。この場合、第４ラッチ１４２は、入力された制御ビット信号Ｄ４の論理値が“１”の場合、信号線１５０を介して入力されたビット信号をラッチする。逆に、入力された制御ビット信号Ｄ４の論理値が“０”の場合、現時点でラッチしているビット信号をパラレルバス４０へ出力する。
【００７６】
次に、通信システム１０の動作について説明する。なお、以下では、バス幅変換部１６に入力される処理対象信号の一例として“１０１０１０１１Ｐ（＝１）”を用いて説明する。ここで言う「Ｐ」とは、パリティ信号のことであり、ここでは説明の便宜上、論理値が“１”を示すビット信号を用いる。図７は、信号出力装置１２のバス幅変換部１６の動作状態の一例を示すタイムチャートである。ラッチ４２は、表１及び図７に示すように、ＸＬａｔｃｈ／ＬＤ信号の論理値が“１”の場合、クロック信号φ１の信号レベルの立ち下がりに伴って、処理対象信号をパラレルバス５２へビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰとしてスルーする。これにより、第１〜第３セレクタ４４，４６，４８にはパラレルバス５２を介してビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰが入力される。ここで、信号線５２Ａを介して第１セレクタ４４に入力された論理値が“１”のビット信号Ｄｏ０は信号線２４Ａへビット信号Ｄｓｏ０として出力される。また、信号線５２Ｂを介して第２セレクタ４６に入力された論理値が“０”のビット信号Ｄｏ１は信号線２４Ｂへビット信号Ｄｓｏ１として出力される。また、信号線５２Ｃを介して第３セレクタ４８に入力された論理値が“１”のビット信号Ｄｏ２は信号線２４Ｃへビット信号Ｄｓｏ２として出力される。従って、バス幅変換部１６は、論理値が“１０１”の３ビットの信号をビット信号Ｄｓｏ０〜Ｄｓｏ２としてパラレルバス２４へ出力する。
【００７７】
次に、ラッチ４２は、表１及び図７に示すように、ＸＬａｔｃｈ／ＬＤ信号の論理値が“１”から“０”へ遷移した場合、スルーしているビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰを、クロック信号φ１の信号レベルの立ち下がりに伴って、ラッチする。ここで、信号線５２Ｄを介して第１セレクタ４４に入力された論理値が“０”のビット信号Ｄｏ３は信号線２４Ａへビット信号Ｄｓｏ０として出力される。また、信号線５２Ｅを介して第２セレクタ４６に入力された論理値が“１”のビット信号Ｄｏ４は信号線２４Ｂへビット信号Ｄｓｏ１として出力される。また、信号線５２Ｆを介して第３セレクタ４８に入力された論理値が“０”のビット信号Ｄｏ５は信号線２４Ｃへビット信号Ｄｓｏ２として出力される。従って、バス幅変換部１６は、論理値が“０１０”の３ビットの信号をビット信号Ｄｓｏ０〜Ｄｓｏ２としてパラレルバス２４へ出力する。
【００７８】
次に、ラッチ４２は、表１及び図７に示すように、ＸＬａｔｃｈ／ＬＤ信号の論理値が“０”の場合、ラッチしているビット信号Ｄｏ０〜Ｄｏ７，ＤｏＰを、クロック信号φ１の信号レベルの立ち下がりに伴って、キープする。ここで、信号線５２Ｇを介して第１セレクタ４４に入力された論理値が“１”のビット信号Ｄｏ６は信号線２４Ａへビット信号Ｄｓｏ０として出力される。また、信号線５２Ｈを介して第２セレクタ４６に入力された論理値が“１”のビット信号Ｄｏ７は信号線２４Ｂへビット信号Ｄｓｏ１として出力される。また、信号線５２Ｉを介して第３セレクタ４８に入力された論理値が“１”のビット信号ＤｏＰは信号線２４Ｃへビット信号Ｄｓｏ２として出力される。従って、バス幅変換部１６は、論理値が“１１１”の３ビットの信号をビット信号Ｄｓｏ０〜Ｄｓｏ２としてパラレルバス２４へ出力する。
【００７９】
図８は、信号出力装置１２のトランジェント信号生成部１８の動作状態の一例を示すタイムチャートである。トランジェント信号生成部１８は、ビット信号Ｄｓｏ０の論理値とクロック信号φ２の論理値との排他的論理和を反転させた論理値を、クロック信号φ１の立ち下がりでサンプリングする。そして、サンプリングした論理値のビット信号をトランジェント信号Ｄｒｚとして出力する。例えば、ビット信号Ｄｓｏ０の論理値が“１”であり、クロック信号φ２の論理値が“１”の場合、クロック信号φ１の立ち下がりで論理値の“１”がサンプリングされ、“１”のビット信号がトランジェント信号Ｄｒｚとして出力される。また、ビット信号Ｄｓｏ０の論理値が“０”であり、クロック信号φ２の論理値が“１”の場合、クロック信号φ１の立ち下がりで論理値の“０”がサンプリングされ、論理値が“０”のビット信号がトランジェント信号Ｄｒｚとして出力される。
【００８０】
図９は、出力部２０及び制御部２２の動作状態の一例を示すタイムチャートである。第１出力部６４は、信号線２５を介してトランジェント信号Ｄｒｚが入力されると、入力されたトランジェント信号Ｄｒｚに対応する出力信号Ｄｒｏを信号線２６へ出力する。
【００８１】
図２に示す信号線２４Ａに入力されたビット信号Ｄｓｏ０の論理値は、トランジェント信号Ｄｒｚによって、出力信号Ｄｒｏの論理値としてサンプリングされ、出力信号Ｄｒｏとして信号線２６へ出力される。すなわち、信号線２４Ａには、図２に示すようにビット信号Ｄｉ０，Ｄｉ３，Ｄｉ６に対応するビット信号Ｄｓｏ０が出力され、一例として図９に示すようにトランジェント信号Ｄｒｚは、ビット信号Ｄｉ０，Ｄｉ３，Ｄｉ６の論理値に応じて信号レベルが切替わる。そして、出力信号Ｄｒｏについても、ビット信号Ｄｉ０，Ｄｉ３，Ｄｉ６の論理値に応じて信号レベルが切替わる。
【００８２】
信号線２４Ｂに入力されるビット信号Ｄｓｏ１の論理値は、トランジェント信号Ｄｒｚ及びトリガ信号Ｄｇｘによって、出力信号Ｄｒｏの論理値としてサンプリングされる。また、信号線２４Ｃに入力されるビット信号Ｄｓｏ２の論理値も、トランジェント信号Ｄｒｚ及びトリガ信号Ｄｇｘによって、出力信号Ｄｒｏの論理値としてサンプリングされる。例えば、“１”は、出力信号Ｄｒｏの立ち上がりでオーバーシュートを発生させるか出力信号Ｄｒｏの立ち下がりでアンダーシュートを発生させることによってサンプリングされる。例えば、本実施形態では、図１０に示すように、トランジェント信号Ｄｒｚの立ち上がりに合わせてトリガ信号Ｄｇｘの論理値が“１”から“０”に遷移すると、出力信号Ｄｒｏにおける対応する立ち上がりにオーバーシュートが生じる。また、トランジェント信号Ｄｒｚの立ち下がりに合わせてトリガ信号Ｄｇｘの論理値が“１”から“０”に遷移すると、出力信号Ｄｒｏにおけるトランジェント信号Ｄｒｚに対応する立ち下がりにアンダーシュートが生じる。
【００８３】
図９に示す信号線２４Ｂには、図２に示すようにビット信号Ｄｉ１，Ｄｉ４，Ｄｉ７に対応するビット信号Ｄｓｏ１が出力される。図９に示す例では、ビット信号Ｄｉ４，Ｄｉ７に対応するビット信号Ｄｓｏ１の論理値が“１”であり、ビット信号Ｄｉ１に対応するビット信号Ｄｓｏ１の論理値が“０”である。従って、信号線２４Ｂに入力されたビット信号Ｄｓｏ１の論理値が“１”の場合、トランジェント信号Ｄｒｚの立ち下がりに合わせてトリガ信号Ｄｇｘが“１”から“０”に遷移すると、出力信号Ｄｒｏの対応する立ち下がりにアンダーシュートが生じる。出力信号Ｄｒｏの対応する立ち下がりにアンダーシュートが生じることで、ビット信号Ｄｉ４に対応するビット信号Ｄｓｏ１の論理値“１”が出力信号Ｄｒｏで表される。また、ビット信号Ｄｉ７に対応するビット信号Ｄｓｏ１の論理値が“１”の場合、トランジェント信号Ｄｒｚの立ち上がりに合わせてトリガ信号Ｄｇｘが“１”から“０”に遷移すると、出力信号Ｄｒｏの対応する立ち上がりにオーバーシュートが生じる。出力信号Ｄｒｏの対応する立ち上がりにオーバーシュートが生じることで、ビット信号Ｄｉ７に対応するビット信号Ｄｓｏ１の論理値“１”が出力信号Ｄｒｏで表される。また、ビット信号Ｄｉ１に対応するビット信号Ｄｓｏ１の論理値が“０”の場合、トリガ信号Ｄｇｘの論理値を“０”に保持する。トリガ信号Ｄｇｘの論理値を“０”に保持することで、出力信号Ｄｒｏにおけるトランジェント信号Ｄｒｚに対応する立ち上がりにはオーバーシュートが生じず、対応する立ち下がりにもアンダーシュートが生じない。オーバーシュート及びアンダーシュートが生じないことで、ビット信号Ｄｉ１に対応するビット信号Ｄｓｏ１の論理値“０”が出力信号で表される。
【００８４】
図９に示す信号線２４Ｃには、図２に示すようにビット信号Ｄｉ２，Ｄｉ５，ＤｉＰに対応するビット信号Ｄｓｏ２が出力される。図９に示す例では、ビット信号Ｄｉ２，ＤｉＰに対応するビット信号Ｄｓｏ２の論理値が“１”であり、ビット信号Ｄｉ５に対応するビット信号Ｄｓｏ２の論理値が“０”である。よって、ビット信号Ｄｉ２，ＤｉＰに対応するビット信号Ｄｓｏ２の論理値が“１”の場合、トランジェント信号Ｄｒｚの立ち下がりに合わせてトリガ信号Ｄｇｘが“１”から“０”に遷移すると、出力信号Ｄｒｏの対応する立ち下がりにアンダーシュートが生じる。出力信号Ｄｒｏにおける対応する立ち下がりにアンダーシュートが生じることで、ビット信号Ｄｉ２，ＤｉＰに対応するビット信号Ｄｓｏ２の論理値“１”が出力信号Ｄｒｏで表される。
【００８５】
また、信号線２４Ｃに入力されたビット信号Ｄｉ５に対応するビット信号Ｄｓｏ２の論理値が“０”の場合、トリガ信号Ｄｇｘの論理値を“０”に保持する。トリガ信号Ｄｇｘの論理値を“０”に保持することで、出力信号Ｄｒｏにおけるトランジェント信号Ｄｒｚに対応する立ち上がりにオーバーシュートが生じず、対応する立ち下がりにもアンダーシュートが生じない。オーバーシュート及びアンダーシュートが生じないことで、ビット信号Ｄｉ５に対応するビット信号Ｄｓｏ２の論理値“０”が出力信号で表される。
【００８６】
図１１は、比較装置３０の動作状態の一例を示すタイムチャートである。比較装置３０は、保護回路１１６にて、出力部２０から信号線２６を介して入力された出力信号Ｄｒｏに対応するビット信号Ｄｒｏ０を生成する。そして、保護回路１１６から出力されたビット信号Ｄｒｏ０はＦＦ回路１１８によってビット信号Ｄｒｏ０Ｓに変換されてＦＦ回路１２０へ出力される。ＦＦ回路１２０は、ＦＦ回路１１８から入力されたビット信号Ｄｒｏ０Ｓをビット信号Ｄｓ０に変換して信号線３８Ａへ出力する。ビット信号Ｄｓ０は、図２に示すビット信号Ｄｓｏ０に対応するビット信号である。ビット信号Ｄｓｏ０は、ビット信号Ｄｉ０，Ｄｉ３，Ｄｉ６に対応している。よって、ビット信号Ｄｓ０は、ビット信号Ｄｉ０に対応するビット信号Ｄｓｏ０の論理値、ビット信号Ｄｉ３に対応するビット信号Ｄｓｏ０の論理値、及びビット信号Ｄｉ６に対応するビット信号Ｄｓｏ０の論理値を示す。
【００８７】
第１比較部３４は、信号線２６を介して入力された出力信号Ｄｒｏにおける立ち上がりのオーバーシュートの有無を判定する。第１比較部３４は、入力された出力信号Ｄｒｏにおける立ち上がりにオーバーシュートが発生すると、ビット信号Ｄｒｏ１Ｌの論理値を“０”から“１”に遷移させ、クロック信号φ０の立ち上がりに合わせて論理値を“１”から“０”に戻す。これに対し、第２比較部３６は、信号線２６を介して入力された出力信号Ｄｒｏにおける立ち下がりのアンダーシュートの有無を判定する。第２比較部３６は、入力された出力信号Ｄｒｏにおける立ち下がりにアンダーシュートが発生すると、ビット信号Ｄｒｏ２Ｌの論理値を“０”から“１”に遷移させ、クロック信号φ０の立ち上がりに合わせて論理値を“１”から“０”に戻す。
【００８８】
セレクタ１３２は、入力されたビット信号Ｄｒｏ１Ｌ，Ｄｒｏ２Ｌからビット信号Ｄｓｏ１，Ｄｓｏ２の各々に対応する矩形波をサンプリングする。図１１に示す例では、ビット信号Ｄｒｏ１Ｌに、ビット信号Ｄｓｏ１に対応する矩形波として、ビット信号Ｄｉ４に対応する矩形波及びビット信号Ｄｉ７に対応する矩形波が含まれている。従って、セレクタ１３２は、ビット信号Ｄｒｏ１Ｌにおけるビット信号Ｄｉ４に対応する矩形波とビット信号Ｄｉ７に対応する矩形波とをサンプリングし、ビット信号Ｄｒｏｓｅｌ１として出力する。
【００８９】
一方、ビット信号Ｄｒｏ２Ｌには、ビット信号Ｄｓｏ２に対応する矩形波として、ビット信号Ｄｉ２に対応する矩形波及びビット信号ＤｉＰに対応する矩形波が含まれている。従って、セレクタ１３２は、ビット信号Ｄｒｏ２Ｌにおけるビット信号Ｄｉ２に対応する矩形波とビット信号ＤｉＰに対応する矩形波とをサンプリングし、ビット信号Ｄｒｏｓｅｌ２として出力する。
【００９０】
ＦＦ回路１２６は、セレクタ１３２からビット信号Ｄｒｏｓｅｌ１が入力されると、ビット信号Ｄｒｏ１Ｓに変換してＦＦ回路１２８へ出力する。ＦＦ回路１２８は、ＦＦ回路１２６から入力されたビット信号Ｄｒｏ１Ｓをクロック信号φ１の半周期分遅延させたビット信号Ｄｓ１に変換して信号線３８Ｂへ出力する。
【００９１】
ＦＦ回路１３０は、セレクタ１３２から入力されたビット信号Ｄｒｏｓｅｌ２をビット信号Ｄｓ２に変換して信号線３８Ｃへ出力する。ビット信号Ｄｓ２は、ビット信号Ｄｒｏｓｅｌ２の立ち下がりに合わせてビット信号Ｄｓ１の論理値が“０”から“１”に遷移し、クロック信号φ１の１周期分待機してから論理値が“１”から“０”に戻る。
【００９２】
このように、比較装置３０では、ビット信号Ｄｓｏ０の論理値（ビット信号Ｄｉ０，Ｄｉ３，Ｄｉ６の各々の論理値）がビット信号Ｄｓ１として出力される。また、ビット信号Ｄｓｏ１の論理値（ビット信号Ｄｉ１，Ｄｉ４，Ｄｉ７の各々の論理値）がビット信号Ｄｓ１として出力される。更に、ビット信号Ｄｓｏ２の論理値（ビット信号Ｄｉ２，Ｄｉ５，ＤｉＰの各々の論理値）がビット信号Ｄｓ２として出力される。
【００９３】
図１２には、トランジェント信号Ｄｒｚを示す波形、インピーダンス整合・不整合時の出力信号Ｄｒｏを示す波形、通常判定用閾値、オーバーシュート判定用閾値及びアンダーシュート判定用閾値の相互関係が模式的に示されている。トランジェント信号Ｄｒｚの立ち上がり期間及び立ち下がり期間に信号線２６の特性インピーダンスと出力部２０の出力インピーダンスとが整合している場合、出力信号Ｄｒｏにおける対応する立ち上がりにはオーバーシュートが発生しない。また、出力信号Ｄｒｏにおける対応する立ち下がりにもアンダーシュートは発生しない。よって、出力信号Ｄｒｏの立ち上がり終了後から立ち下がり開始時までの期間で信号レベル（通常波高値）Ｖｃｃが通常判定用閾値Ｖｔ１を超えれば“０１０”という３ビットの情報が出力信号Ｄｒｏで表される。また、図示は省略するが出力信号Ｄｒｏの信号レベルが通常判定用閾値Ｖｔ１を超えていなければ“０００”という３ビットの情報が出力信号Ｄｒｏで表される。
【００９４】
これに対し、トランジェント信号Ｄｒｚの立ち上がり期間に信号線２６の特性インピーダンスと出力部２０の出力インピーダンスとが整合していない場合、出力信号Ｄｒｏの立ち上がりにはオーバーシュートが発生する。なお、図１２には、トランジェント信号Ｄｒｚの立ち上がり期間の一例として、立ち上がり開始時から立ち上がり終了時までの期間Ｔｓｔが示されている。この期間Ｔｓｔに信号線２６の特性インピーダンスと出力部２０の出力インピーダンスとの不整合を生じさせると、例えば図１２に示すようにトランジェント信号Ｄｒｚの“０”からの波高値がＶｐのオーバーシュートが発生する。
【００９５】
また、トランジェント信号Ｄｒｚの立ち下がり期間に信号線２６の特性インピーダンスと出力部２０の出力インピーダンスとが整合していない場合、出力信号Ｄｒｏの立ち下がりにはアンダーシュートが発生する。この立ち下がり期間に信号線２６の特性インピーダンスと出力部２０の出力インピーダンスとの不整合を生じさせると、例えば図１２に示すようにトランジェント信号Ｄｒｚの“１”からの波高値がＶｎのアンダーシュートが発生する。
【００９６】
従って、立ち上がり波高値がオーバーシュート判定用閾値Ｖｔ２を超え、通常波高値が通常判定用閾値Ｖｔ１を超え、立ち下がり波高値がアンダーシュート判定用閾値Ｖｔ３を超えれば“１１１”という３ビット情報が出力信号Ｄｒｏで表される。ここで言う「立ち上がり波高値」とは、例えば立ち上がり期間の出力信号Ｄｒｏの波高値を指し、「通常波高値」とは、例えば出力信号Ｄｒｏの通常波高値Ｖｃｃを指し、「立ち下がり波高値」とは、例えば立ち下がり期間の出力信号Ｄｒｏの波高値を指す。
【００９７】
また、図示は省略するが“１１０”という３ビット情報を出力信号Ｄｒｏで表す場合、トランジェント信号Ｄｒｚの立ち上がり期間にオーバーシュートを発生させ、立ち下がり期間にアンダーシュートを発生させなければよい。すなわち、上記の立ち上がり波高値がオーバーシュート判定用閾値を超え、出力信号Ｄｒｏの通常波高値Ｖｃｃが通常判定用閾値を超えれば、“１１０”という３ビット情報が出力信号Ｄｒｏで表される。
【００９８】
また、“０１１”を出力信号Ｄｒｏで表す場合、トランジェント信号Ｄｒｚの立ち上がり期間にオーバーシュートを発生させずに、立ち下がり期間にアンダーシュートを発生させればよい。すなわち、出力信号Ｄｒｏの通常波高値Ｖｃｃが通常判定用閾値を超え、上記の立ち下がり波高値がアンダーシュート判定用閾値を超えれば、“０１１”という３ビット情報が出力信号Ｄｒｏで表される。
【００９９】
なお、出力信号Ｄｒｏで“１０１”、“１００”及び“００１”という３ビットの情報を表す場合、一例として図１３に示すトランジェント信号Ｄｒｚを用いれば良い。図１３に示すトランジェント信号Ｄｒｚは、図１０に示すトランジェント信号Ｄｒｚを反転させた信号である。そのため、出力信号Ｄｒｏも図１０に示す出力信号Ｄｒｏを反転させた信号となる。図１３に示す出力信号Ｄｒｏの立ち下がりには、トランジェント信号Ｄｒｚが“１”から“０”に遷移する期間にトリガ信号を“１”から“０”に遷移させることで、アンダーシュートが生じる。逆に、図１３に示す出力信号Ｄｒｏの立ち上がりには、トランジェント信号Ｄｒｚが“０”から“１”に遷移する期間にトリガ信号を“１”から“０”に遷移させることで、オーバーシュートが生じる。
【０１００】
よって、上記の立ち上がり波高値がオーバーシュート判定用閾値を超え、上記の立ち下がり波高値がアンダーシュート判定用閾値を超えることで、“１０１”という３ビットの情報が表される。また、上記の立ち上がり波高値がオーバーシュート判定用閾値を超え、出力信号Ｄｒｏの立ち下がりにアンダーシュートが生じないことで、“１００”という３ビットの情報が表される。また、出力信号Ｄｒｏの立ち上がりにオーバーシュートが生じずに、上記の立ち下がり波高値がアンダーシュート判定用閾値を超えることで、“００１”という３ビットの情報が表される。
【０１０１】
図１４は、バス幅変換部３２の動作状態の一例を示すタイムチャートである。ビット信号Ｄｓ０，Ｄｓ１，Ｄｓ２は、ＸＬａｔｃｈ／ＬＤ信号の論理値が“０”の場合に、第１〜第３ラッチ１３６，１３８，１４０を介して第４ラッチ１４２に取り込み可能となる。ビット信号Ｄ１，Ｄ２，Ｄ３は、ＸＬａｔｃｈ／ＬＤ信号の論理値が“０”の場合、クロック信号φ０の１周期毎に順に論理値が“１”から“０”に遷移し、論理値“０”をクロック信号φ０の１周期分維持してから論理値“１”に遷移する。
【０１０２】
第１ラッチ１３６は、ビット信号Ｄ１の論理値が“０”の場合、パラレルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２を第４ラッチ１４２へスルーする。すなわち、第１ラッチ１３６はビット信号Ｄｉ０に対応するビット信号Ｄｓ０Ｌ（ここでは一例として“１”を示すビット信号）を第４ラッチ１４２へスルーする。また、第１ラッチ１３６は、ビット信号Ｄｉ１に対応するビット信号Ｄｓ１Ｌ（ここでは一例として論理値“０”のビット信号）を第４ラッチ１４２へスルーする。また、第１ラッチ１３６は、ビット信号Ｄｉ２に対応するビット信号Ｄｓ２Ｌ（ここでは一例として論理値“１”のビット信号）を第４ラッチ１４２へスルーする。
【０１０３】
第２ラッチ１３８は、ビット信号Ｄ２の論理値が“０”の場合、パラレルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２を第４ラッチ１４２へスルーする。すなわち、第２ラッチ１３８は、ビット信号Ｄｉ３に対応するビット信号Ｄｓ３Ｌ（ここでは一例として論理値“０”のビット信号）を第４ラッチ１４２へスルーする。また、第２ラッチ１３８は、ビット信号Ｄｉ４に対応するビット信号Ｄｓ４Ｌ（ここでは一例として論理値“１”のビット信号）を第４ラッチ１４２へスルーする。また、第２ラッチ１３８は、ビット信号Ｄｉ５対応するビット信号Ｄｓ５Ｌ（ここでは一例として論理値“０”のビット信号）を第４ラッチ１４２へスルーする。
【０１０４】
第３ラッチ１４０は、ビット信号Ｄ３の論理値が“０”の場合、パラレルバス３８から入力されたビット信号Ｄｓ０〜Ｄｓ２を第４ラッチ１４２へスルーする。すなわち、第３ラッチ１４０は、ビット信号Ｄｉ６に対応するビット信号Ｄｓ６Ｌ（ここでは一例として“１”を示すビット信号）を第４ラッチ１４２へスルーする。また、第３ラッチ１４０は、ビット信号Ｄｉ７に対応するビット信号Ｄｓ７Ｌ（ここでは一例として論理値“１”のビット信号）を第４ラッチ１４２へスルーする。また、第３ラッチ１４０は、ビット信号ＤｉＰ対応するビット信号ＤｓＰＬ（ここでは一例として論理値“１”のビット信号）を第４ラッチ１４２へスルーする。
【０１０５】
制御ビット信号は、ビット信号Ｄ３の論理値が“１”から“０”へ遷移すると、これに伴って論理値が“１”から“０”へ遷移し、クロック信号φ０の２周期分“０”を維持した後、“０”から“１”へ遷移する。第４ラッチ１４２は、制御ビット信号の論理値が“０”の場合、第１ラッチ１３６から入力されたビット信号Ｄｓ０Ｌ，Ｄｓ１Ｌ，Ｄｓ２Ｌをそのままビット信号Ｄｏｉ０，Ｄｏｉ１，Ｄｏｉ２としてスルーする。また、第４ラッチ１４２は、制御ビット信号の論理値が“０”の場合、第２ラッチ１３８から入力されたビット信号Ｄｓ３Ｌ，Ｄｓ４Ｌ，Ｄｓ５Ｌをそのままビット信号Ｄｏｉ３，Ｄｏｉ４，Ｄｏｉ５としてスルーする。また、第４ラッチ１４２は、制御ビット信号の論理値が“０”の場合、第３ラッチ１４０から入力されたビット信号Ｄｓ６Ｌ，Ｄｓ７Ｌ，ＤｓＰＬをそのままビット信号Ｄｏｉ６，Ｄｏｉ７，ＤｏｉＰとしてスルーする。
【０１０６】
このように、通信システム１０では、出力信号Ｄｒｏの立ち上がりにオーバーシュート判定用閾値を超えるようにオーバーシュートを選択的に発生させるとともに立ち下がりにアンダーシュート判定用閾値を超えるようにアンダーシュートを選択的に発生させている。従って、信号出力装置１２から信号線２６へクロック信号の１周期で最大３ビット単位で出力信号Ｄｒｏが出力されるので、本構成を有しない場合に比べ、単位時間当たりの信号伝送量を増やすことができる。また、信号伝送量を増やすにあたり、クロック信号の周波数を増大させる必要がないため、従来のようにエンファイス回路、プリエンファイス回路及びイコライザ回路などが不要となる。
【０１０７】
従来技術では、トランジェント信号Ｄｒｚの立ち上がり及び立ち下がりで意図しないオーバーシュート及びアンダーシュートが発生すると、これらを抑制する処理を行っている。これに対し、本実施形態に係る通信システム１０では、オーバーシュート判定用閾値及びアンダーシュート判定用閾値を、外部ノイズによるオーバーシュート及びアンダーシュートが発生した程度では届かない値としている。そして、オーバーシュート判定用閾値及びアンダーシュート判定用閾値を超えるようにオーバーシュート及びアンダーシュートを選択的に発生させている。従って、従来のように信号波形の立ち上がりをオーバーシュートさせる外部ノイズや信号波形の立ち下がりをアンダーシュートさせる外部ノイズが仮に出力信号Ｄｒｏに混入したとしても伝送対象の論理値は変化し難い。よって、信号出力装置１２から信号入力装置１４に対して伝送すべき論理値を高精度に伝送することができる。
【０１０８】
また、従来はパラレルバスに含まれる特定の信号線に対して割り当てられていたビット信号（例えばパリティ信号）を出力信号Ｄｒｏに含めることができるので、特定の信号線を用いずともリアルタイム通信の性能を従来と変わらず確保することができる。しかも、シリアルバスに起こりやすいクロストークの影響も排除することができる。
【０１０９】
なお、上記では、第２出力部６６に対して重畳用信号を出力させることで出力部２０の出力インピーダンスと信号線２６の特性インピーダンスとの不整合を発生させる態様を示したが、開示の技術はこれに限定されるものではない。例えば、第１抵抗７０に代えて、第１抵抗７０の抵抗値と第２抵抗８８の抵抗値とに切り替え可能な可変抵抗を設けると共に、第２出力部６６に代えて、第１抵抗７０の抵抗値と第２抵抗８８の抵抗値とを切り替えるスイッチを設ける態様が挙げられる。この場合、上記の重畳用信号を出力する時期に可変抵抗の抵抗値を、第２抵抗８８の抵抗値とし、それ以外の時期に第１抵抗７０の抵抗値とするように、スイッチがトリガ信号Ｄｇｘに従ってスイッチング動作することで上記と同様の効果を得ることができる。
【０１１０】
本明細書に記載された全ての文献、特許出願及び技術規格は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成26年11月14日(2014.11.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１周期内に信号レベル遷移期間が設けられ、該信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、出力対象情報の第１のビットの値に応じて相違された基本波形信号が入力され、入力された基本波形信号に対応する出力信号を出力伝送路へ出力する出力部と、
前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させると共に、前記出力対象情報の第２のビットが第１の値の場合には、前記信号レベル遷移期間にも、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が予め設定された閾値を超える波形変化を生じさせる制御部と、
を含む信号出力装置。
【請求項２】
前記出力部は、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力する第１出力部と、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部と、有し、
前記制御部は、前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記出力対象情報の第２のビットが第１の値の場合には、前記信号レベル遷移期間も前記非出力状態とし、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項１に記載の信号出力装置。
【請求項３】
前記信号レベル遷移期間は、信号レベルの立ち上がり期間又は立ち下がり期間であり、
前記制御部は、前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの一方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記一方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記出力対象情報の第３のビットが第１の値の場合には、前記立ち上がり期間及び立ち下がり期間のうちの他方の期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第３のビットが第２の値の場合には、前記他方の期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項１に記載の信号出力装置。
【請求項４】
前記出力部は、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号を、前記出力伝送路の特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力する第１出力部と、前記基本波形信号が入力され、入力された前記基本波形信号に対応する前記出力信号に相当する信号を、前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力可能な第２出力部と、有し、
前記制御部は、前記信号レベル非遷移期間に、前記第２出力部から前記出力信号に相当する信号を出力させない非出力状態とし、前記第２のビットが第１の値の場合には、前記一方の期間にも前記非出力状態とし、前記第３のビットが第１の値の場合には、前記他方の期間にも前記非出力状態とし、前記第２のビットが第２の値の場合には、前記一方の期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記一方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせ、前記第３のビットが第２の値の場合には、前記他方の期間に前記第２出力部から前記出力信号に相当する信号を出力させる出力状態とすることで、前記他方の期間における前記出力信号に、該出力信号の信号レベルの絶対値が前記閾値を超える波形変化を生じさせる請求項３に記載の信号出力装置。
【請求項５】
前記第１出力部は、前記出力伝送路に接続された第１抵抗を有し、前記出力信号を前記第１抵抗を介して前記出力伝送路へ出力することで、前記出力信号を前記特性インピーダンスと整合する出力インピーダンスで前記出力伝送路へ出力し、
前記第２出力部は、前記第１抵抗よりも電気抵抗値が小さく、前記出力伝送路に接続された第２抵抗を有し、前記出力信号に相当する信号を前記第２抵抗を介して前記出力伝送路へ出力することで、前記出力信号に相当する信号を前記第１出力部の出力インピーダンスよりも小さな出力インピーダンスで前記出力伝送路へ出力する請求項２又は請求項４に記載の信号出力装置。
【請求項６】
請求項１〜請求項５の何れか１項に記載の信号出力装置と、
前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを、前記出力信号の信号レベルの立ち上がりにオーバーシュートが生じているか否かを判定するためのオーバーシュート判定用閾値及び前記出力信号の信号レベルの立ち下がりにアンダーシュートが生じているか否かを判定するためのアンダーシュート判定用閾値の少なくとも１つと比較する比較装置と、
を含む通信システム。
【請求項７】
前記比較装置は、前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを前記オーバーシュート判定用閾値と比較する第１比較部と、前記信号レベル遷移期間に、前記信号出力装置から出力された前記出力信号の信号レベルを前記アンダーシュート判定用閾値と比較する第２比較部と、を有する請求項６に記載の通信システム。
【請求項８】
１周期内に信号レベル遷移期間が設けられ、該信号レベル遷移期間の前又は後の信号レベル非遷移期間における信号レベルが、出力対象情報の第１のビットの値に応じて相違された基本波形信号が入力され、入力された基本波形信号に対応する出力信号を出力部から出力伝送路へ出力し、
前記信号レベル非遷移期間に、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させると共に、前記出力対象情報の第２のビットが第１の値の場合には、前記信号レベル遷移期間にも、前記出力部の出力インピーダンスを前記出力伝送路の特性インピーダンスと整合させ、前記出力対象情報の第２のビットが第２の値の場合には、前記信号レベル遷移期間に、前記出力部の出力インピーダンスに前記出力伝送路の特性インピーダンスとの不整合を生じさせることで、前記信号レベル遷移期間における前記出力信号に、該出力信号の信号レベルの絶対値が予め設定された閾値を超える波形変化を生じさせる信号出力方法。
【請求項９】
請求項８に記載の信号出力方法を用いて前記出力信号を出力し、
前記信号レベル遷移期間に、前記出力信号の信号レベルを、前記出力信号の信号レベルの立ち上がりにオーバーシュートが生じているか否かを判定するためのオーバーシュート判定用閾値及び前記出力信号の信号レベルの立ち下がりにアンダーシュートが生じているか否かを判定するためのアンダーシュート判定用閾値の少なくとも１つを比較する通信方法。
【国際調査報告】
2013175577.tif 000022
2013175577.tif 000023