(57)【要約】  データを記憶する双安定回路３０と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子ＭＴＪ１、ＭＴＪ２と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備する記憶回路。
2013172066.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、
を具備することを特徴とする記憶回路。
【請求項２】
前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、
前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くすることを特徴とする請求項１記載の記憶回路。
【請求項３】
前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さであることを特徴とする請求項１または２記載の記憶回路。
【請求項４】
前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｓｔｏｒｅＳＣ、
前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｒｅｓｔｏｒｅＳＣ、
前記双安定回路の電源電圧を低くした場合の消費電流をＩＬＳＮＶ、
前記双安定回路の電源を遮断した場合の消費電流をＩＬＳＤ、
前記双安定回路の電源電圧を低くした場合の電源電圧をＶｓｌｅｅｐとした場合、
前記所定期間は（ＥｓｔｏｒｅＳＣ＋ＥｒｅｓｔｏｒｅＳＣ）／（（ＩＬＳＮＶ−ＩＬＳＤ）×Ｖｓｌｅｅｐ）以上であることを特徴とする請求項１から３のいずれか一項記載の記憶回路。
【請求項５】
前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されていることを特徴とする請求項１から４のいずれか一項記載の記憶回路。
【請求項６】
前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアすることを特徴とする請求項５記載の記憶回路。
【請求項７】
前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、
前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含むことを特徴とする請求項５または６記載の記憶回路。
【請求項８】
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＭＯＳＦＥＴと、
前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、
を具備することを特徴とする請求項１から７のいずれか一項記載の記憶回路。
【請求項９】
前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くすることを特徴とする請求項８記載の記憶回路。
【請求項１０】
前記不揮発性素子は、強磁性トンネル接合素子であることを特徴とする請求項１から９のいずれか一項記載の記憶回路。
【請求項１１】
データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、
前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記ＦＥＴのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、
を具備することを特徴とする記憶回路。
【請求項１２】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くすることを特徴とする請求項１１記載の記憶回路。
【請求項１３】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くすることを特徴とする請求項１１または１２記載の記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の双安定回路に記憶されているデータを強磁性トンネル接合素子（ＭＴＪ）に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にＭＴＪから双安定回路にデータをリストアする記憶装置が知られている（例えば特許文献１）。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、ＦＰＧＡ（Field Programmable Gate Array）またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００９／０２８２９８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の記憶回路においては、双安定回路のデータをＭＴＪに不揮発的にストアできることから、双安定回路の電源を遮断することができる。これにより、待機時の消費電力を大幅に抑制できる。しかしながら、電源が投入されている期間は、通常のＳＲＡＭに比べると消費電力が大きくなる。【０００５】
本発明は、上記課題に鑑みなされたものであり、消費電力を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。【０００７】
上記構成において、前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする構成とすることができる。【０００８】
上記構成において、前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さである構成とすることができる。【０００９】
上記構成において、前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｓｔｏｒｅＳＣ、前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをＥｒｅｓｔｏｒｅＳＣ、前記双安定回路の電源電圧を低くした場合の消費電流をＩＬＳＮＶ、前記双安定回路の電源を遮断した場合の消費電流をＩＬＳＤ、前記双安定回路の電源電圧を低くした場合の電源電圧をＶｓｌｅｅｐとした場合、前記所定期間は（ＥｓｔｏｒｅＳＣ＋ＥｒｅｓｔｏｒｅＳＣ）／（（ＩＬＳＮＶ−ＩＬＳＤ）×Ｖｓｌｅｅｐ）以上である構成とすることができる。【００１０】
上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されている構成とすることができる。【００１１】
上記構成において、前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアする構成とすることができる。【００１２】
上記構成において、前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含む構成とすることができる。【００１３】
上記構成において、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＭＯＳＦＥＴと、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、を具備する構成とすることができる。【００１４】
上記構成において、前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くする構成とすることができる。【００１５】
上記構成において、前記不揮発性素子は、強磁性トンネル接合素子である構成とすることができる。【００１６】
本発明は、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたＦＥＴと、前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記ＦＥＴのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。【００１７】
上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くする構成とすることができる。【００１８】
上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くする構成とすることができる。
【発明の効果】
【００１９】
本発明によれば、消費電力を削減することができる。
【図面の簡単な説明】
【００２０】
【図１】図１（ａ）および図１（ｃ）は、強磁性トンネル接合素子の一例を示す図である。図１（ｂ）は、強磁性トンネル接合素子４０の電流−電圧特性を示す図である。
【図２】図２は、記憶セルの回路図である。
【図３】図３は、記憶セルの制御を示すタイミングチャートである。
【図４】図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。
【図５】図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。
【図６】図６は、電源および制御線の電圧を示すタイミングチャートである。
【図７】図７は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。
【図８】図８は、実施例１に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。
【図９】図９は、実施例１に係る記憶回路と６Ｔ−ＳＲＡＭとの消費電流を比較した模式図である。
【図１０】図１０は、制御部の制御を示すフローチャートである。
【図１１】図１１は、ストア期間における制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。
【図１２】図１２（ａ）および図１２（ｂ）は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。
【図１３】図１３は、リストア期間における電源Ｖｓｕｐｐｌｙおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。
【図１４】図１４（ａ）から図１４（ｃ）は、それぞれリストア期間のノードＱおよびＱＢにおける電位の変化をシミュレーションした図である。
【発明を実施するための形態】
【００２１】
まず、不揮発性素子として強磁性トンネル接合素子について説明する。図１（ａ）は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子４０は、強磁性電極フリー層４２と、強磁性電極ピン層４６と、強磁性電極フリー層４２と強磁性電極ピン層４６との間に設けられたトンネル絶縁膜４４とを有する。強磁性電極フリー層４２および強磁性電極ピン層４６は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層４２は、磁化方向を変更することができる。一方、強磁性電極ピン層４６は、磁化方向が固定されている。強磁性電極フリー層４２と強磁性電極ピン層４６との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。
【００２２】
図１（ｂ）は、強磁性トンネル接合素子４０の電流−電圧特性を示す図である。図１（ａ）のように、強磁性電極ピン層４６に対し強磁性電極フリー層４２に印加される電圧Ｖおよび強磁性電極フリー層４２から強磁性電極ピン層４６に流れる電流Ｉで定義する。このときの強磁性トンネル接合素子４０のシンボルを図１（ｃ）のように定義する。図１（ｂ）を参照に、平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒｐは、反平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒａｐより小さくなる。一般に、ＲｐとＲａｐは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的に抵抗値が一定の抵抗として取り扱う。ＲｐとＲａｐが一定抵抗でない場合でも以下の議論は同様に成り立つ。
【００２３】
反平行磁化状態において、強磁性トンネル接合素子４０に印加される電圧Ｖが大きくなると、電流Ｉは抵抗Ｒａｐの逆数の傾きで大きくなる（図１（ｂ）のＡ）。電流Ｉが閾値電流ＩＴＦを越えると、強磁性電極ピン層４６から強磁性電極フリー層４２に注入される強磁性電極ピン層４６の多数スピンの電子により、強磁性電極フリー層４２の磁化が反転し、平行磁化状態となる（図１（ｂ）のＢ）。これにより、強磁性トンネル接合素子４０の抵抗はＲｐとなる。一方、平行磁化状態で負の電流Ｉが流れ（図１（ｂ）のＣ）、閾値電流ＩＴＲを負に越えると、強磁性電極フリー層４２から強磁性電極ピン層４６に注入される電子のうち、強磁性電極フリー層４２の少数スピンの電子は強磁性電極ピン層４６によって反射される。これにより、強磁性電極フリー層４２の磁化が反転し、反平行磁化状態となる（図１（ｂ）のＤ）。
【００２４】
このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層４２の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。
【００２５】
次に、双安定回路と強磁性トンネル接合素子とを有する記憶セルの例について説明する。図２は、記憶セルの回路図である。図２に示すように、記憶セル１００は、第１インバータ回路１０、第２インバータ回路２０、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を有している。第１インバータ回路１０と第２インバータ回路２０はリング状に接続され双安定回路３０を構成している。第１インバータ回路１０は、ｎＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ｍ２およびｐＭＯＳＦＥＴｍ１を有している。第２インバータ回路２０は、ｎＭＯＳＦＥＴｍ４およびｐＭＯＳＦＥＴｍ３を有している。
【００２６】
第１インバータ回路１０と第２インバータ回路２０が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードであり、双安定回路３０は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路３０は、安定状態となることにより、データを記憶することができる。
【００２７】
ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＭＯＳＦＥＴｍ１からｍ６により６ＭＯＳＦＥＴ型のＳＲＡＭが形成される。
【００２８】
ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。また、ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。すなわち、ＦＥＴｍ７およびｍ８のソースおよびドレインがノードＱおよびＱＢと制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に対し直列に接続されていればよい。また、ＦＥＴｍ７およびｍ８は、設けられていなくてもよい。
【００２９】
双安定回路３０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行なわれる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０に入出力線ＤおよびＤＢのデータが書き込まれる。また、入出力線ＤおよびＤＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０のデータを入出力線ＤおよびＤＢに読み出すことができる。ＦＥＴｍ５およびｍ６を遮断状態とすることにより、双安定回路３０のデータが保持される。なお、双安定回路３０へのデータの書き込み、読み出し、および保持の際、スイッチ線ＳＲはローレベルとし、ＦＥＴｍ７およびｍ８は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。
【００３０】
図３は、記憶セルの制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図３を参照し、電源電圧Ｖｓｕｐｐｌｙが供給され、制御線ＣＴＲＬおよびスイッチ線ＳＲはローレベルである。双安定回路３０へのデータの書き込みは、ワード線ＷＬをハイレベル、入出力線Ｄ、ＤＢをハイレベルまたはローレベルとすることにより行なわれる。双安定回路３０から強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２へのデータのストアは、期間Ｔ１においてスイッチ線ＳＲおよび制御線ＣＴＲＬをハイレベルとし、期間Ｔ２において、スイッチ線ＳＲをハイレベルとし制御線ＣＴＲＬをローレベルとすることにより行なわれる。
【００３１】
ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗となる。ノードＱおよびＱＢがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ低抵抗および高抵抗となる。このように、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。
【００３２】
その後、電源電圧Ｖｓｕｐｐｌｙを０Ｖとすることにより、記憶セルはシャットダウン状態となる。このとき、記憶セルに電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアは、期間Ｔ３において制御線ＣＴＲＬをローレベルとしスイッチ線ＳＲをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げることにより行なわれる。
【００３３】
強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗のとき、ノードＱおよびＱＢはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗および高抵抗のとき、ノードＱおよびＱＢはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的に記憶されているデータが双安定回路にリストアされる。
【００３４】
双安定回路３０からのデータの読み出しは、ワード線ＷＬをハイレベルとすることにより行なわれる。
【００３５】
図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。図４（ａ）に示すように、強磁性トンネル接合素子ＭＴＪ２の代わりに抵抗Ｒ１を用いることができる。図４（ｂ）に示すように、ノードＱＢと制御線ＣＴＲＬとの間は接続されていない。図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子は、ノードＱおよびＱＢの一方と制御線ＣＴＲＬとの間にのみ接続してもよい。なお、ＦＥＴｍ７は、それぞれ、強磁性トンネル接合素子ＭＴＪ１と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＦＥＴｍ７は、設けられていなくてもよい。以下の実施例においては、図２において示した記憶セル１００を例に説明するが図４（ａ）および図４（ｂ）において示した記憶セルを用いてもよい。また、不揮発性素子として、強磁性トンネル接合素子を例に説明するが、抵抗変化素子、相変化素子または強誘電体素子等の他の不揮発性素子を用いてもよい。
【実施例１】
【００３６】
図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。図５（ａ）を参照し、記憶回路１０３は、メモリ領域７７、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４および制御部８５を備えている。メモリ領域７７には、複数の記憶セル７５がマトリックス状に配置されている。列デコーダ７１および行デコーダ７３は、アドレス信号から列および行を選択する。列ドライバ７２は、選択された列の入出力線Ｄ、ＤＢおよび制御線ＣＴＲＬに電圧等を印加する。行ドライバ７４は、選択された行のワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。制御部８５は、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４を介し、記憶セル７５の入出力線Ｄ、ＤＢ、ワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。なお、列ドライバ７２が制御線に電圧を印加する際は、制御線は記憶セルごとに接続されている。図５（ｂ）に示すように、記憶セル７５は、例えば図２の記憶セル１００と同様である。【００３７】
なお、行ドライバ７４が制御線ＣＴＲＬに電圧を印加する場合、例えば、行に配列された記憶セル７５毎に制御線ＣＴＲＬが接続される。列ドライバ７２が制御線ＣＴＲＬに電圧を印加する場合、例えば、列に配列された記憶セル７５に共通に制御線ＣＴＲＬが接続される。【００３８】
図６は、電源および制御線の電圧を示すタイミングチャートである。図６を参照し、双安定回路３０にデータが保持されている期間にはスリープ期間と通常期間とがある。通常期間は、双安定回路３０のデータを揮発的に書き換える期間である。スリープ期間は、双安定回路３０のデータを保持するのみであり、データの書き換えを行なわない期間である。スリープ期間においては、通常期間に対し、双安定回路３０に供給される電源の電圧Ｖｓｕｐｐｌｙを、データを保持できる程度に低くする。例えば、通常期間のＶｓｕｐｐｌｙを１．１Ｖ、およびスリープ期間のＶｓｕｐｐｌｙを０．９Ｖとする。これにより、消費電力を抑制できる。【００３９】
スリープ期間および通常期間の制御線ＣＴＲＬの電圧を０Ｖ（ローレベルの電圧）とすると、ＭＯＳＦＥＴｍ７およびｍ８のリーク電流により、消費電力が大きくなる。そこで、制御線ＣＴＲＬの電圧を０Ｖより大きくする。これにより、ＭＯＳＦＥＴｍ７およびｍ８のリーク電流を小さくでき、消費電力を抑制できる。【００４０】
ストア期間においては、制御線ＣＴＲＬの電圧を０Ｖとし、その後１．１Ｖとする。シャットダウン期間においては、電源電圧Ｖｓｕｐｐｌｙおよび制御線ＣＴＲＬとを０Ｖとする。【００４１】
図７は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。点線は図５（ｂ）において、ＭＯＳＦＥＴｍ７、ｍ８、強磁性トンネル結合素子ＭＴＪ１およびＭＴＪ２を設けない６トランジスタＳＲＡＭ（６Ｔ−ＳＲＡＭ）セルのリーク電流を示している。破線は、制御線ＣＴＲＬの電圧を０Ｖとした場合のリーク電流、実線は、制御線ＣＴＲＬの電圧を０．１Ｖとした場合のリーク電流を示している。図７のように、制御線ＣＴＲＬの電圧を制御することにより、記憶セルの消費電力を抑制できる。【００４２】
図８は、実施例１に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。図９は、実施例１に係る記憶回路と６Ｔ−ＳＲＡＭとの消費電流を比較した模式図である。図８の実線は、記憶回路１０３における各期間の消費電流を示している。図８の破線は、記憶セル７５のシャットダウンを行なわずにスリープ状態とした場合の消費電流を示している。図９において、実線は、記憶回路１０３における各期間の消費電流を示している。破線は、６Ｔ−ＳＲＡＭセルを用いた記憶回路の消費電流を示している。点線は、６Ｔ−ＳＲＡＭセルを用いた記憶回路の通常期間の消費電流を示している。【００４３】
スリープ期間の長さをτｓｌｅｅｐ、６Ｔ−ＳＲＡＭの電流ＩＬＳＶ、実施例１の電流ＩＬＳＮＶとする。通常期間の長さをτａｃｔ、６Ｔ−ＳＲＡＭの電流ＩＬＶ、実施例１の電流ＩＬＮＶとする。ストア期間の長さをτｓｔ、電流をＩＭＴＪとする。シャットダウン期間の長さをτＳＤ、電流をＩＬＳＤとする。リストア期間の長さをτｒｅｔ、電流ＩＲｕｓｈとする。スリープ期間と通常期間との合計の長さをτｅｘｅとする。スリープ期間からリストア期間までの長さをτｃｙｃとする。【００４４】
図９に示すように、スリープ期間および通常期間においては、ＭＯＳＦＥＴｍ７およびｍ８にリーク電流が流れるため、実施例１の記憶回路１０３の消費電流が６Ｔ−ＳＲＡＭより大きい。ストア期間およびリストア期間においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に電流を流すため、実施例１の消費電流が大きくなる。シャットダウン期間においては、実施例１の記憶回路１０３は、わずかにリーク電流が流れるものの消費電流は十分に小さくなる。６Ｔ−ＳＲＡＭにおいては、シャットダウンできないためストア期間、シャットダウン期間およびリストア期間はスリープ期間となる。【００４５】
図１０は、制御部の制御を示すフローチャートである。図１０を参照し、双安定回路３０からデータの読み出しまたは書き込みを行なわない非アクセス期間がある場合の制御を示している。制御部８５は、非アクセス期間を取得する（ステップＳ１０）。非アクセス期間は、例えば記憶回路１０３を制御するＣＰＵ（Central Processing Unit）等から取得する。制御部８５は、非アクセス期間が所定期間Ｔ０より長いか判定する（ステップＳ１２）。Ｙｅｓの場合、制御部８５は、双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアする（ステップＳ１４）。その後、制御部８５は、電源電圧Ｖｓｕｐｐｌｙを遮断することにより、シャットダウンする（ステップＳ１６）。制御部８５は、リストアするか判定する（ステップＳ１８）。例えば、非アクセス期間が経過した場合、またはＣＰＵ等から記憶セル７５へのアクセスの信号を取得した場合、制御部８５は、リストアすると判定する。Ｙｅｓの場合、制御部８５は、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされているデータを双安定回路３０にリストアする（ステップＳ２０）。その後、終了する。Ｎｏの場合、ステップＳ１８に戻る。【００４６】
ステップＳ１２において、Ｎｏの場合、制御部８５は、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを低くし、記憶セル７５をスリープ状態とする（ステップＳ２２）。制御部８５は、双安定回路３０を通常状態に戻すか判定する（ステップＳ１８）。例えば、非アクセス期間が経過した場合、またはＣＰＵ等から記憶セル７５へのアクセスの信号を取得した場合、制御部８５は、通常状態に戻すと判断する（ステップＳ２４）。Ｙｅｓの場合、制御部８５は、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを通常状態とし、記憶セル７５を通常状態とする（ステップＳ２６）。その後、終了する。Ｎｏの場合、ステップＳ２４に戻る。【００４７】
実施例１によれば、ステップＳ１４および１６のように、非アクセス期間が所定期間Ｔ０より長い場合、制御部８５は、双安定回路３０に記憶されたデータを不揮発的にストアするとともに双安定回路３０の電源を遮断する。ステップＳ２２のように、非アクセス期間が所定期間Ｔ０より短い場合、双安定回路３０に記憶されたデータの不揮発的なストアを行なわず、双安定回路３０の電源電圧Ｖｓｕｐｐｌｙを双安定回路３０からデータの読み出しまたは書き込む際の電圧より低くする。すなわち記憶セル７５をスリープ状態とする。図８に示すように、ストア期間およびリストア期間においては消費電流が増大する。よって、非アクセス期間が短い場合は、シャットダウンせずスリープ状態とする方が全体の消費電力を抑制できる。一方、非アクセス期間が長い場合は、シャットダウンした方が全体の消費電力を抑制できる。よって、実施例１においては、消費電力を抑制できる。【００４８】
所定期間Ｔ０として自己比較ブレークイーブン期間（ＢＥＴＳＣ）を用いることができる。ＢＥＴＳＣは、非アクセス期間にシャットダウンとする場合とスリープとする場合との消費電力が等しくなるようなシャットダウン期間である。例えば、ＢＥＴＳＣは、所定期間Ｔ０をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にデータをストアおよびリストアする期間の消費電力と所定期間の間シャットダウンする場合のリーク電流で消費する消費電力との和と、同じになるような期間である。記憶回路１０３の消費電力を抑制するためには、所定期間Ｔ０をＢＥＴＳＣと同じ長さまたはＢＥＴＳＣ以上の長さとすることが好ましい。【００４９】
なお、シャットダウン期間のリーク電流は、例えば双安定回路３０の電源をオフしても、電源電圧が完全に０Ｖとならないために流れる電流である。その他、シャットダウン期間に流れる電流を含む。例えば、電源電圧Ｖｓｕｐｐｌｙと電源との間にスリープトランジスタを設け、スリープトランジスタをオフすることで、シャットダウン期間の電源電圧Ｖｓｕｐｐｌｙを０Ｖとする。スリープトランジスタにわずかなリーク電流が存在すると、記憶セルにもリーク電流が流れる。このため、シャットダウン期間におけるリーク電流を完全にゼロとすることはできない場合がある。【００５０】
シャットダウン期間のリーク電流による消費電力が無視できる場合は、ＢＥＴＳＣを、所定期間Ｔ０をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にデータをストアおよびリストアする期間の消費電力と同じなるような期間とすることもできる。【００５１】
図８において、領域５０は、ストアする場合の電流とスリープ状態の電流の差である。領域５２は、リストアする場合の電流とスリープ状態の電流の差である。領域５０に相当するエネルギー（強磁性トンネル接合素子にデータをストアするためのエネルギーからストア期間記憶セル７５をスリープ状態とした場合のエネルギーを引いたエネルギー）をＥｓｔｏｒｅＳＣ、領域５２に相当するエネルギー（強磁性トンネル接合素子からデータをリストアするためのエネルギーからリストア期間記憶セル７５をスリープ状態とした場合のエネルギーを引いたエネルギー）をＥｒｅｓｔｏｒｅＳＣとする。スリープ期間の消費電流をＩＬＳＮＶ、シャットダウン期間の消費電流をＩＬＳＤ、スリープ期間の電源電圧をＶｓｌｅｅｐとする。このとき、期間ＢＥＴＳＣは、数式１で表すことができる。
【数１】
2013172066.tif 000003
【００５２】
図９において、ストアに必要なエネルギーから６Ｔ−ＳＲＡＭのスリープ状態での対応する期間のエネルギーを引いたエネルギーをＥｓｔｏｒｅ、リストアに必要なエネルギーから６Ｔ−ＳＲＡＭのスリープ状態での対応する期間のエネルギーを引いたエネルギーをＥｒｅｓｔｏｒｅとする。スリープ期間のデューティ比ｒｓｌｅｅｐ＝（τｓｌｅｅｐ／τｅｘｅ）とする。ηＬＶ＝（ＩＬＮＶ−ＩＬＶ）／（ＩＬＳＶ−ＩＬＳＤ）、ηＬＳＶ＝（ＩＬＳＮＶ−ＩＬＳＶ）／（ＩＬＳＶ−ＩＬＳＤ）とする。このとき、６Ｔ−ＳＲＡＭと比較したブレークイーブン期間ＢＥＴは数式２で表すことができる。
【数２】
2013172066.tif 000004
【００５３】
このように、実施例１に係る記憶回路と６Ｔ−ＳＲＡＭと消費電力を比較した場合、期間ＢＥＴ以上にすれば、６Ｔ−ＳＲＡＭに対して省電力効果が得られる。【００５４】
実施例１においては、双安定回路３０と制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２が接続された場合を例に説明したが、強磁性トンネル接合素子等の不揮発性素子にデータを不揮発的にストアできれば、他の回路構成でもよい。例えば、図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子が、双安定回路３０内の１つのノードＱまたはＱＢと制御線ＣＴＲＬとの間に１つ設けられていてもよい。【００５５】
強磁性トンネル接合素子のように、両端の間に流れる電流により双安定回路３０に記憶されたデータを不揮発的にストアする不揮発性素子の場合、ストア期間の消費電流が大きくなる。よって、非アクセス期間と所定期間との比較により、シャットダウンするか否かを判定することが好ましい。【００５６】
図７のように、制御部８５は、双安定回路３０がデータを記憶している期間（スリープ期間および通常期間）の制御線ＣＴＲＬの電圧を、不揮発性素子に双安定回路３０に記憶されたデータを不揮発的にストアする期間（ストア期間）に制御線ＣＴＲＬに印加される最も低い電圧より、高くする。これにより、記憶セル７５の消費電力を抑制できる。【００５７】
また、図７のように、制御部８５は、双安定回路３０がデータを記憶している間の制御線ＣＴＲＬの電圧を、双安定回路３０の電源を遮断している期間（シャットダウン期間）の制御線ＣＴＲＬの電圧より高くする。これにより、記憶セルの消費電力を抑制できる。
【実施例２】
【００５８】
実施例２における記憶回路の構成は、実施例１の図５と同じであり説明を省略する。図１１は、ストア期間における制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子ＭＴＪ１を低抵抗から高抵抗に、強磁性トンネル接合素子ＭＴＪ２を高抵抗から低抵抗に変化させる場合についてシミュレーションしている。点線は、制御線ＣＴＲＬおよびスイッチ線ＳＲの電圧が１．１Ｖ（ＶＤＤ）のとき、破線は、制御線ＣＴＲＬのおよびスイッチ線ＳＲの電圧がそれぞれ１．１Ｖおよび０．７Ｖのとき、実線は、制御線ＣＴＲＬのおよびスイッチ線ＳＲの電圧がそれぞれ０．４Ｖおよび０．７Ｖのときを示している。【００５９】
電流Ｉ１およびＩ２は、双安定回路３０から制御線ＣＴＲＬへの電流を正としている、電流Ｉｃは、強磁性トンネル接合素子の抵抗が変化する電流を示している。すなわち電流Ｉ１およびＩ２の絶対値が、電流Ｉｃより大きい電流であれば、強磁性トンネル接合素子の抵抗が変化する。【００６０】
制御線ＣＴＲＬが０Ｖのとき、スイッチ線ＳＲの電圧を０．７Ｖとし、ＭＯＳＦＥＴｍ７およびｍ８を流れる電流Ｉ１を低くしても電流Ｉ１の絶対値がＩｃより大きければ強磁性トンネル接合素子ＭＴＪ１は低抵抗から高抵抗に変化する。制御線ＣＴＲＬに正電圧を印加するとき、スイッチ線ＳＲの電圧を０．７Ｖとし、ＭＯＳＦＥＴｍ７およびｍ８を流れる電流Ｉ２の絶対値を低くしてもＩ２の絶対値がＩｃの絶対値より大きければ強磁性トンネル接合素子ＭＴＪ２は高抵抗から低抵抗に変化する。さらに、制御線ＣＴＲＬの電圧を０．４Ｖとしても強磁性トンネル接合素子ＭＴＪ２は高抵抗から低抵抗に変化する。このように、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧を低くすることにより、消費電力を抑制し、かつストアを行なうことができる。【００６１】
なお、電流Ｉ２の絶対値が電流Ｉ１より大きいのは、ＭＯＳＦＥＴｍ８のソースはノードＱＢと接続するのに対し、ＭＯＳＦＥＴｍ７のソースは抵抗（強磁性トンネル接合素子）を介し制御線ＣＴＲＬに接続するためである。【００６２】
図１２（ａ）および図１２（ｂ）は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。図１２（ａ）および図１２（ｂ）は、ストア期間に強磁性トンネル接合素子に電流が流れている際のノードＱに対するノードＱＢの電圧を示している。矢印はシミュレーションの際の走査の方向である。図１２（ａ）を参照に、強磁性トンネル接合素子ＭＴＪ１を低抵抗から高抵抗に変更する際（図１１において制御線が０Ｖのとき）、スイッチ線ＳＲの電圧が１．１Ｖ、０．８５Ｖおよび０．７Ｖのときをそれぞれ点線、破線および実線で示している。図１２（ａ）のように、スイッチ線ＳＲの電圧が低くなるに従い、双安定回路３０のノイズマージンが増大している。【００６３】
図１２（ｂ）を参照し、強磁性トンネル接合素子ＭＴＪ２高抵抗から低抵抗に変更する際（図１１において制御線が正電圧のとき）、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧が１．１Ｖおよび０．６５Ｖ、０．８５Ｖおよび０．５Ｖ、並びに０．７Ｖおよび０．４Ｖのときをそれぞれ実線、破線および点線で示している。図１２（ｂ）のように、スイッチ線ＳＲおよび制御線ＣＴＲＬの電圧が低くなるに従い、双安定回路３０のノイズマージンが増大している。
【実施例３】
【００６４】
実施例３における記憶回路の構成は、実施例１の図５（ａ）および図５（ｂ）と同じであり説明を省略する。図１３は、リストア期間における電源電圧Ｖｓｕｐｐｌｙおよびスイッチ線ＳＲの電圧および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を流れる電流Ｉ１およびＩ２をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子ＭＴＪ１を高抵抗、強磁性トンネル接合素子ＭＴＪ２を低抵抗とした場合についてシミュレーションしている。点線は、スイッチ線ＳＲの電圧が１．１Ｖ（ＶＤＤ）のとき、実線は、スイッチ線ＳＲの電圧が０．７Ｖのときを示している。電源電圧Ｖｓｕｐｐｌｙが立ち上がる際に、実線は点線に比べ電流Ｉ１およびＩ２ともに小さい。よって、消費電力を抑制することができる。【００６５】
図１４（ａ）から図１４（ｃ）は、それぞれリストア期間のノードＱおよびＱＢにおける電位の変化をシミュレーションした図である。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗であり、スイッチ線ＳＲの電圧が１．１Ｖ、０．８５Ｖおよび０．７Ｖのときを示している。図１４（ａ）から図１４（ｃ）は、リストア期間の電源電圧Ｖｓｕｐｐｌｙをランプ上昇させた場合の電源電圧の上昇レートをそれぞれ０．０１１Ｖ／ｎ秒、０．１１Ｖ／ｎ秒および１．１Ｖ／ｎ秒とする場合に対応する。いずれの上昇レートにおいてもスイッチ線ＳＲの電圧が０．７Ｖにおいては、ノードＱＢの電圧が高くならずにノードＱの電圧ＶＱがハイレベルにリストアされている。このように、スイッチ線ＳＲの電圧が小さい方が安定に双安定回路３０にデータがリストアされている。【００６６】
実施例２および３よれば、制御部８５は、不揮発性素子に双安定回路３０に記憶されたデータを不揮発的にストアする期間（ストア期間）または不揮発性素子に不揮発的にストアされたデータを双安定回路３０にリストアする期間（リストア期間）のＭＯＳＦＥＴｍ７およびｍ８のゲートに印加される電圧を、双安定回路３０にデータを揮発的に書き込みおよび読み出しする期間（通常期間）に双安定回路３０に印加される電源電圧Ｖｓｕｐｐｌｙより、低くする。これにより、消費電力を削減し、かつ双安定回路３０を安定に保つことができる。さらに、電源電圧の上昇レートを早くしても双安定回路３０を安定に保つことができる。【００６７】
実施例３のように、制御部８５は、ストア期間に制御線ＣＴＲＬに印加される最も高い電圧を、電源電圧Ｖｓｕｐｐｌｙより低くする。これにより、消費電力を削減し、かつ双安定回路３０を安定に保つことができる。【００６８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６９】
１０、２０      インバータ
３０            双安定回路
８５            制御部
ＭＴＪ１、ＭＴＪ２  強磁性トンネル接合素子
【図１】
2013172066.tif 000005
【図２】
2013172066.tif 000006
【図３】
2013172066.tif 000007
【図４】
2013172066.tif 000008
【図５】
2013172066.tif 000009
【図６】
2013172066.tif 000010
【図７】
2013172066.tif 000011
【図８】
2013172066.tif 000012
【図９】
2013172066.tif 000013
【図１０】
2013172066.tif 000014
【図１１】
2013172066.tif 000015
【図１２】
2013172066.tif 000016
【図１３】
2013172066.tif 000017
【図１４】
2013172066.tif 000018
【国際調査報告】
2013172066.tif 000019
2013172066.tif 000020
2013172066.tif 000021
2013172066.tif 000022
2013172066.tif 000023
2013172066.tif 000024
2013172066.tif 000025