(57)【要約】  半導体装置の寄生容量およびリーク電流を低減する。例えばシリコンからなる基板上に、例えば厚さ１００ｎｍのＡｌＮからなるバッファ層と、厚さ２μｍのアンドープＧａＮ層と、厚さ２０ｎｍのＡｌ組成比２０％であるアンドープＡｌＧａＮがこの順にエピタキシャル成長され、ソース電極およびドレイン電極がアンドープＡｌＧａＮ層にオーミック接触するように形成されている。さらに、ゲート配線の直下のアンドープＧａＮ層とアンドープＡｌＧａＮ層において、例えばＡｒなどのイオン注入により高抵抗化された高抵抗領域が形成され、ゲート配線直下に高抵抗領域と素子領域との境界が位置している。
2014041731.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたソース電極、ドレイン電極およびゲート電極と、
前記窒化物半導体層の上に形成され、且つ前記ゲート電極に接続されたゲート配線層と、を備え、
前記窒化物半導体層は、前記ゲート配線層の直下且つ前記ゲート電極側の端部から離れた位置において高抵抗領域を備えることを特徴とする半導体装置。
【請求項２】
前記ソース電極または前記ドレイン電極は、前記ゲート電極と前記ゲート配線層とで囲まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記配線層から分岐して設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース電極、前記ドレイン電極および前記ゲート電極はそれぞれ複数有し、前記ソース電極と前記ドレイン電極との間に前記ゲート電極が配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース電極および前記ドレイン電極はこの順に、前記ゲート配線層に沿って配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記配線層を複数有し、前記ソース電極、前記ドレイン電極および前記ゲート電極が前記複数の配線層のうち隣接する２つに挟まれたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記配線層の両側に前記ソース電極、前記ドレイン電極および前記ゲート電極を備えたことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記高抵抗領域は、前記ソース電極、前記ドレイン電極および前記ゲート電極を囲むことを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記ソース電極と前記ドレイン電極とが前記配線層を挟んで配置されていることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記ソース電極、前記ドレイン電極および前記ゲート電極のうち少なくとも１つは、端部に丸みを有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記高抵抗領域は、その内端部に丸みを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート電極直下における前記窒化物半導体層には、溝部が形成されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記配線層直下且つ前記高抵抗領域の近傍における前記窒化物半導体層には、溝部が形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記溝部は、前記ソース電極または前記ドレイン電極を囲んでいることを特徴とする請求項１２または１３に記載の半導体装置。
【請求項１５】
前記ゲート電極直下における前記溝部は、前記配線層直下における前記溝部から分岐して設けられていることを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記配線層の両側に前記ソース電極、前記ドレイン電極および前記ゲート電極を備え、且つ前記配線層直下且つ前記高抵抗領域の両側近傍における前記窒化物半導体層には、溝部が形成されていることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記溝部の端部が丸み有することを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記窒化物半導体層の上に形成されたパッドを有し、
前記ゲート配線層は、前記パッドに接続されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記ゲート電極および前記ゲート配線層を複数有し、前記複数のゲート電極のうち２つが前記ソース電極と前記ドレイン電極との間に挟まれ、且つ前記ソース電極と前記ドレイン電極との間に挟まれた２つのゲート電極は、前記ゲート配線層のうち相異なる２つに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項２０】
前記２つのゲート電極と前記２つのゲート配線層のうち一方のゲート電極とゲート配線層とがソース電極を囲み、他方のゲート電極とゲート配線層とがドレイン電極を囲むことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記２つのゲート配線層は、前記ソース電極および前記ドレイン電極を挟んで対向し、前記ソース電極および前記ドレイン電極を複数有し、前記ソース電極および前記ドレイン電極は、前記２つのゲート配線層に沿って交互に配置されていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記ゲート電極直下における前記窒化物半導体層には、溝部が形成されていることを特徴とする請求項１９〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記ゲート電極および前記ゲート配線層と前記第窒化物半導体層との間には、ｐ型不純物を含む半導体層が形成されていることを特徴とする請求項１〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記ｐ型不純物を含む半導体層は、前記ゲート電極直下および前記配線層直下且つ前記高抵抗領域の近傍に形成されており、前記ゲート電極および前記配線層は、前記ｐ型不純物を含む半導体層を覆うことを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ゲート電極および前記ゲート配線層と前記第窒化物半導体層との間には、絶縁層が形成されていることを特徴とする請求項１〜２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記高抵抗領域は、前記窒化物半導体層へのイオン注入により形成されていることを特徴とする請求項１〜２５のいずれか１項に記載の半導体装置。
【請求項２７】
前記窒化物半導体層は、組成が異なり且つ互いに接する２層を有し、前記高抵抗領域は前記２層の界面に達するまでエッチングにより形成されることを特徴とする請求項１〜２５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば民生機器の電源回路等に用いられるパワースイッチング素子に適用できる窒化物半導体よりなる半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体は、例えば窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の禁止帯幅が室温でそれぞれ３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体であり、絶縁破壊電界が大きく且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体やシリコン（Ｓｉ）等と比べて大きいという特徴を有している。そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の化合物半導体材料を用いた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の研究開発が活発に行われている。【０００３】
ＧａＮ等の窒化物半導体材料は、ＡｌＮ又は窒化インジウム（ＩｎＮ）と種々の混晶を得られるため、従来のＧａＡｓ等の砒素系半導体材料と同様にヘテロ接合を形成することが可能である。窒化物半導体によるヘテロ接合、例えばＡｌＧａＮ／ＧａＮヘテロ構造においては、その界面に自発分極及びピエゾ分極によって生じる高濃度且つ高移動度のキャリアが不純物をドーピングしない状態でも発生するという特徴を有する。このため、窒化物半導体を用いてトランジスタを作製すると高速動作が可能となる。【０００４】
なお、ここで、ＡｌＧａＮは、ＡｌｘＧａ１−ｘＮ（但し、ｘは、０＜ｘ＜１である。）を表し、ＩｎＧａＮは、ＩｎｙＧａ１−ｙＮ（但し、ｙは、０＜ｙ＜１である。）を表し、ＡｌＩｎＮは、ＡｌｚＩｎ１−ｚＮ（但し、ｚは、０＜ｚ＜１である。）を表し、ＩｎＡｌＧａＮは、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ（但し、ｘ、ｙは、０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１である。）を表す。この表記は、以下についても同様である。【０００５】
従来、フィンガー状にゲート電極を形成した窒化物半導体よりなる半導体装置、すなわち窒化物半導体装置として、以下の特許文献１に記載されているものが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０２３０７４号公報
【発明の概要】
【０００７】
上記特許文献１に記載された窒化物半導体装置は、電極配線直下において導電性を持つ窒化物半導体層を有しているため、電極配線による寄生容量が生じるとともにソース電極およびドレイン電極とゲート電極との間においてリーク電流が生じるという課題がある。
【０００８】
本発明が解決しようとする課題は、窒化物半導体装置の寄生容量およびリーク電流を低減することである。
【０００９】
上記課題を解決するために本発明の半導体装置は、基板と、基板の上に形成された窒化物半導体層と、窒化物半導体層の上に形成されたソース電極、ドレイン電極およびゲート電極と、窒化物半導体層の上に形成され、且つゲート電極に接続されたゲート配線層と、を備え、窒化物半導体層は、ゲート配線層の直下且つゲート電極側の端部から離れた位置において高抵抗領域を備えるものである。
【００１０】
この構成により、窒化物半導体層がゲート配線層の直下且つゲート電極側の端部から離れた位置において高抵抗領域を備えているので、ゲート配線層を幅広く形成してもゲート周辺の寄生容量やゲート電流の増大を抑制することができる。
【００１１】
本発明の半導体装置は、さらにソース電極またはドレイン電極は、ゲート電極とゲート配線層とで囲まれていることが好ましい。この好ましい構成によれば、ソース電極から流れ出た電子は必ずゲート電極またはゲート配線層の下を通過することになり、ゲートのピンチオフ特性が向上する。
【００１２】
本発明の半導体装置は、さらにゲート電極は、配線層から分岐して設けられていることが好ましい。
【００１３】
本発明の半導体装置は、さらにソース電極、ドレイン電極およびゲート電極はそれぞれ複数有し、ソース電極とドレイン電極との間にゲート電極が配置されていることが好ましい。
【００１４】
本発明の半導体装置は、さらにソース電極およびドレイン電極はこの順に、ゲート配線層に沿って配置されていることが好ましい。
【００１５】
本発明の半導体装置は、さらに配線層を複数有し、ソース電極、ドレイン電極およびゲート電極が複数の配線層のうち隣接する２つに挟まれたことが好ましい。
【００１６】
本発明の半導体装置は、さらに配線層の両側にソース電極、ドレイン電極およびゲート電極を備えたことが好ましい。
【００１７】
本発明の半導体装置は、さらに高抵抗領域は、ソース電極、ドレイン電極およびゲート電極を囲むことが好ましい。
【００１８】
本発明の半導体装置は、さらにソース電極とドレイン電極とが配線層を挟んで配置されていることが好ましい。
【００１９】
本発明の半導体装置は、さらにソース電極、ドレイン電極およびゲート電極のうち少なくとも１つは、端部に丸みを有するこが好ましい。この好ましい構成によれば、電極端部に丸みを有することで電極近傍において電界集中を抑制することができる。
【００２０】
本発明の半導体装置は、さらに高抵抗領域は、その内端部に丸みを有することが好ましい。この好ましい構成によれば、高抵抗領域の内端部に丸みを有することで高抵抗領域近傍において電界集中を抑制することができる。
【００２１】
本発明の半導体装置は、さらにゲート電極直下における窒化物半導体層には溝部が形成されていることが好ましい。
【００２２】
本発明の半導体装置は、さらに配線層直下且つ高抵抗領域の近傍における窒化物半導体層には溝部が形成されていることが好ましい。
【００２３】
本発明の半導体装置は、さらに溝部はソース電極またはドレイン電極を囲んでいることが好ましい。
【００２４】
本発明の半導体装置は、さらにゲート電極直下における溝部は、配線層直下における溝部から分岐して設けられていることが好ましい。
【００２５】
本発明の半導体装置は、さらに溝部の端部が丸み有することが好ましい。この好ましい構成によれば、溝部の端部が丸み有することでその溝部の端部近傍において電界集中を抑制することができる。
【００２６】
本発明の半導体装置は、さらに配線層の両側にソース電極、ドレイン電極およびゲート電極を備え、且つ配線層直下且つ高抵抗領域の両側近傍における窒化物半導体層には溝部が形成されていることが好ましい。
【００２７】
本発明の半導体装置は、さらに窒化物半導体層の上に形成されたパッドを有し、ゲート配線層は、パッドに接続されていることが好ましい。
【００２８】
本発明の半導体装置は、さらにゲート電極およびゲート配線層を複数有し、複数のゲート電極のうち２つがソース電極とドレイン電極との間に挟まれ、且つソース電極とドレイン電極との間に挟まれた２つのゲート電極はゲート配線層のうち相異なる２つに接続されていることが好ましい。
【００２９】
本発明の半導体装置は、さらに２つのゲート電極と２つのゲート配線層のうち一方のゲート電極とゲート配線層とがソース電極を囲み、もう一方のゲート電極とゲート配線層とがドレイン電極を囲むことが好ましい。
【００３０】
本発明の半導体装置は、さらに２つのゲート配線層はソース電極およびドレイン電極を挟んで対向し、ソース電極およびドレイン電極を複数有し、ソース電極およびドレイン電極は２つのゲート配線層に沿って交互に配置されていることが好ましい。
【００３１】
本発明の半導体装置は、さらにゲート電極直下における窒化物半導体層には溝部が形成されていることが好ましい。
【００３２】
本発明の半導体装置は、さらにゲート電極およびゲート配線層と第窒化物半導体層との間には、ｐ型半導体層が形成されていることが好ましい。
【００３３】
本発明の半導体装置は、さらにｐ型半導体層は、ゲート電極直下および配線層直下且つ高抵抗領域の近傍に形成されており、ゲート電極および配線層は、ｐ型半導体層を覆うことが好ましい。
【００３４】
本発明の半導体装置は、さらにゲート電極およびゲート配線層と第窒化物半導体層との間には、絶縁層が形成されていることが好ましい。
【００３５】
本発明の半導体装置は、さらに高抵抗領域は、窒化物半導体層へのイオン注入により形成されていることが好ましい。
【００３６】
本発明の半導体装置は、さらに窒化物半導体層は、組成が異なり且つ互いに接する２層を有し、高抵抗領域は２層の界面に達するまでエッチングにより形成されることが好ましい。
【００３７】
本発明に係る窒化物半導体によれば、トランジスタのピンチオフ特性を向上しつつ、ゲート配線における寄生容量とリーク電流を抑制することが可能となる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の第１の実施形態に係る窒化物半導体装置の平面図である。
【図２】図２は、本発明の第１の実施形態の実施例１−１に係る窒化物半導体装置の断面図である。
【図３】図３は、同窒化物半導体装置のＩｄｓ−Ｖｄｓ特性を示す図である。
【図４】図４は、本発明の第１の実施形態の変形例１−１に係る窒化物半導体装置の平面図である。
【図５】図５は、同実施例１−２に係る窒化物半導体装置の断面図である。
【図６】図６は、同実施例１−３に係る窒化物半導体装置の断面図である。
【図７】図７は、本発明の第２の実施形態に係る窒化物半導体装置の平面図である。
【図８】図８は、同窒化物半導体装置の断面図である。
【図９】図９は、本発明の第２の実施形態の変形例２−１に係る窒化物半導体装置の平面図である。
【図１０】図１０は、同変形例２−２に係る窒化物半導体装置の平面図である。
【図１１】図１１は、同変形例２−３に係る窒化物半導体装置の平面図である。
【図１２】図１２は、本発明の第３の実施形態に係る窒化物半導体装置の平面図である。
【図１３】図１３は、本発明の第３の実施形態の実施例３−１に係る窒化物半導体装置の断面図である。
【図１４】図１４は、同変形例３−１に係る窒化物半導体装置の平面図である。
【図１５】図１５は、同実施例３−２に係る窒化物半導体装置の断面図である。
【図１６】図１６は、同実施例３−３に係る窒化物半導体装置の断面図である。
【図１７】図１７は、同変形例３−２に係る窒化物半導体装置の平面図である。
【図１８】図１８は、本発明の第４の実施形態に係る窒化物半導体装置の平面図である。
【図１９】図１９は、本発明の第４の実施形態の実施例４−１に係る窒化物半導体装置の断面図である。
【図２０】図２０は、同実施例４−２に係る窒化物半導体装置の断面図である。
【図２１】図２１は、同実施例４−３に係る窒化物半導体装置の断面図である。
【図２２】図２２は、同変形例４−１に係る窒化物半導体装置の平面図である。
【図２３】図２３は、同変形例４−２に係る窒化物半導体装置の平面図である。
【図２４】図２４は、同変形例４−３に係る窒化物半導体装置の平面図である。
【図２５】図２５は、同変形例４−４に係る窒化物半導体装置の平面図である。
【図２６】図２６は、同変形例４−５に係る窒化物半導体装置の平面図である。
【図２７】図２７は、同変形例４−６に係る窒化物半導体装置の平面図である。
【図２８】図２８は、本発明の第５の実施形態に係る窒化物半導体装置の平面図である。
【図２９】図２９は、同窒化物半導体装置の断面図である。
【図３０】図３０は、同変形例５−１に係る窒化物半導体装置の平面図である。
【図３１】図３１は、本発明の第６の実施形態に係る窒化物半導体装置の平面図である。
【図３２】図３２は、本発明の他の実施形態に係る窒化物半導体装置の平面図である。
【発明を実施するための形態】
【００３９】
本発明の実施形態について図面を用いて説明する。
【００４０】
（第１の実施形態）
図１は本発明の第１の実施形態に係る、窒化物半導体よりなる半導体装置すなわち窒化物半導体装置の構造を示す平面図である。
【００４１】
（実施例１−１）
図２は図１に示した破線Ａ−Ａ’における該窒化物半導体装置の構造を示す断面図である。なお、本願に関し、断面図においては煩雑さを避けるため、適宜ハッチングを省略している。
【００４２】
本実施形態の実施例１に係る窒化物半導体装置は、例えば厚さが６００μｍよりなるシリコンからなる基板１０１の上に、例えば厚さが１００ｎｍのＡｌＮからなるバッファ層１０２と、厚さが２μｍのアンドープＧａＮ層１０３と、厚さが２０ｎｍのＡｌ組成比２０％であるアンドープＡｌＧａＮ層１０４とがこの順にエピタキシャル成長され、例えばＴｉとＡｌとの積層構造よりなるソース電極１０７およびＴｉとＡｌとの積層構造よりなるドレイン電極１０８がアンドープＡｌＧａＮ層１０４にオーミック接触するように形成されている。アンドープＡｌＧａＮ層１０４と接するように、例えばＮｉからなるゲート電極１０６およびＡｕからなるゲート配線１１０がショットキー接触するように形成されている。また、ゲート配線１１０がゲート電極１０６と電気的に接続され、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８と９０°をなすように形成されている。ゲート電極１０６とゲート配線１１０とは同一の電極材料にしてもよく、同時に形成してもよい。例えば、ゲート電極１０６とゲート配線１１０との電極材料をＮｉとし、同時にフォトリソグラフィを行い、蒸着やスパッタ等で形成してもよい。ソース電極１０７は、ゲート電極１０６およびゲート配線１１０で囲まれるように配置されている。さらに、ゲート配線１１０の直下のアンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４とにおいて、例えばＡｒのイオン注入により高抵抗化された高抵抗領域１１２が形成され、ゲート配線の直下に高抵抗領域１１２と素子領域１１３との境界が位置している。ここで高抵抗領域１１２の抵抗値は、通常の抵抗測定における測定限界値以上の値である。すなわち、高抵抗領域１１２は、半絶縁性または絶縁性を示す。
【００４３】
上記に説明した各層の組成や層厚のパラメータを［表１］に示し、電極の材料を［表２］に示す。なお、［表２］において、例えばＴｉ／Ａｌとは、ＴｉとＡｌとの積層構造を示す。
【００４４】
【表１】
2014041731.tif 000003
【００４５】
【表２】
2014041731.tif 000004
【００４６】
また、ゲート配線１１０の端にはＡｕよりなるゲートパッド１１９が設けられている。
【００４７】
ここで、ソース電極１０７およびドレイン電極１０８の破線Ａ−Ａ’に沿う方向の長さは、２００μｍであり、ソース電極１０７およびドレイン電極１０８の幅（破線Ａ−Ａ’に垂直な方向の幅）は５μｍである。また、ゲート電極１０６の幅は１．５μｍである。また、ソース電極１０７とゲート電極１０６との間の距離すなわち電極間距離は１．５μｍであり、ゲート電極１０６とドレイン電極１０８との電極間距離は１０μｍである。なお、ここで電極間距離とは、２つの電極の互いに対向する両端間の距離のことをいう。
【００４８】
また、ソース電極１０７およびドレイン電極１０８は、ゲート配線１１０の端部から１０μｍだけ離れた位置に設けられている。
【００４９】
また、ゲート配線１１０の幅（破線Ａ−Ａ’に沿う方向の幅）は４０μｍであり、ゲート配線１１０のゲート電極側の端から２μｍの領域を除いてイオン注入されてなる高抵抗領域１１２が形成されている。この高抵抗領域１１２は、深さ方向（基板に垂直な方向）としてはアンドープＡｌＧａＮ層１０４からアンドープＧａＮ層１０３の内部に至る程度に形成されている。例えば、深さ方向としてアンドープＡｌＧａＮ層１０４の表面から０．５μｍの深さにまで形成されている。
【００５０】
また、ゲートパッド１１９は一辺が１００μｍの長さを有する正方形である。
【００５１】
なお、ソース電極１０７およびドレイン電極１０８に対しては、図示しないがゲート電極１０６、ソース電極１０７、およびドレイン電極１０８の上に絶縁層を形成し、その絶縁層に対し、ソース電極１０７およびドレイン電極１０８に到達する穴（ビアホール）をそれぞれ形成し、それぞれのビアホールを介してソース電極１０７に接続するソースパッド、およびドレイン電極１０８に接続するドレインパッドを形成する。すなわち、パッドオンエレメント実装を行う。
【００５２】
本実施例の半導体装置では、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４の界面に高濃度の２次元電子ガスが形成され、大電流且つ低オン抵抗の動作が可能である。また、トランジスタのゲート抵抗を下げるため、ゲート配線１１０の幅は４０μｍと十分広くなっている。ゲート配線１１０の直下には高抵抗領域１１２が形成されているため、ゲート配線１１０直下の２次元電子ガスは不活性化されている。これにより、ゲート配線１１０を幅広く形成しても、ゲート周辺の寄生容量やゲート電流の増大を抑制することが可能となる。また、高抵抗領域１１２と素子領域１１３との境界がゲート配線１１０の直下に位置しているため、ソース電極１０７から流れ出た電子は、必ず素子領域１１３の上に形成されたゲート電極１０６の下を通過することになる。これにより、ゲートのピンチオフ特性が向上する。このことを確かめるため、本実施例に係る本発明の窒化物半導体装置と、Ａｒイオン注入をゲート配線１１０の外側にはみ出す程度に施して高抵抗領域１１２を形成した（すなわち、高抵抗領域１１２がゲート配線１１０の外側にはみ出した）窒化物半導体装置（比較例）とについて、ゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を調べた。その結果を図３に示す。なお、窒化物半導体装置は本発明および比較例ともにドレイン接地である。図３においては縦軸がＩｄｓ（単位はＡ／ｍｍ）、横軸がＶｇｓ（単位はＶ）であり、縦軸については矢印の方向に値が大きくなり、横軸については矢印の方向に正の値をとる。なお、縦軸は対数グラフである。実線は本発明の半導体装置に関するグラフ、破線は比較例の半導体装置に関するグラフである。
【００５３】
図３のグラフより、比較例の半導体装置についてＶｇｓが０Ｖのとき、Ｉｄｓが１０−６Ａ／ｍｍであるのに対し、本発明の半導体装置については、Ｖｇｓが０Ｖのとき、Ｉｄｓが１０−９Ａ／ｍｍであった。すなわち、Ｖｇｓが０Ｖのとき、本発明の半導体装置のＩｄｓが比較例の半導体装置のＩｄｓと比べて１０−３倍となっており、本発明の半導体装置のピンチオフ特性が比較例の半導体装置と比べて優れていることが分かった。これは、本発明においては、ソース電極１０７から流れ出た電子は、必ず素子領域１１３の上に形成されたゲート電極１０６の下を通過することになるためであると考えられる。
【００５４】
また、本発明の半導体装置と比較例の半導体装置とにおいて、ドレイン電圧を６００Ｖとしたときのオフリーク電流の比較を行った。その結果を［表３］に示す。なお、半導体装置の周囲の温度（環境温度）が２５℃の場合と１５０℃の場合との２つの場合において比較を行った。
【００５５】
【表３】
2014041731.tif 000005
【００５６】
［表３］の結果によると、環境温度が２５℃のとき本発明の半導体装置が１．７μＡ、比較例の半導体装置が１．６μＡとほとんど差がなかったが、環境温度が１５０℃のときは、本発明の半導体装置が３１μＡ、比較例の半導体装置が１２０μＡと、本発明の半導体装置のほうがオフリーク電流が小さくなることが分かった。これは、本発明の半導体装置が比較例の半導体装置と比べ、特に高温動作時でのリーク電流が小さいことを示している。このことから、本発明の半導体装置は、特にパワー用途において有用であることが分かる。
【００５７】
なお、本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【００５８】
また、ゲート電極１０６のゲート配線１１０端から破線Ａ−Ａ’に沿った長さは１００μｍから８００μｍがより好ましい。ゲート電極の長さが１００μｍより短くなるとトランジスタの集積に際し、配線部の面積が相対的に大きくなり、好ましくない。また、８００μｍより長くなるとゲート抵抗が増大し、スイッチング特性に悪影響を及ぼし好ましくない。またゲート電極１０６の長さを変更するときは、ソース電極１０７とドレイン電極１０８の破線Ａ−Ａ’に沿った長さを適宜変更すればよい。
【００５９】
（変形例１−１）
本変形例に係る窒化物半導体装置は、図１の平面図に示す窒化物半導体装置について、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端に丸みを持たせたものであり、その平面図を図４に示す。基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８、配線層１１０、電極パッド１１９に関する金属組成や長さ、幅については実施例１の通りである。また、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端は円弧状に形成されている。これにより、電界集中を抑制することが可能となる。なお、この窒化物半導体装置の断面図については、図２と同様である。
【００６０】
本変形例に係る窒化物半導体装置について検討したところ、図３に示すように半導体装置のピンチオフ特性が比較例の半導体装置と比べて優れていることが分かった。
【００６１】
（実施例１−２）
本発明の実施例２に係る窒化物半導体装置は、実施例１と図１の平面図は同じであり、図５に示すように図１に示した破線Ａ−Ａ’における断面構造のみが異なる。
【００６２】
図５に示すように、本実施例に係る窒化物半導体装置は、アンドープＡｌＧａＮ層１０４の上にｐ型半導体層１０５が形成され、ゲート電極１０６およびゲート配線１１０がｐ型半導体層１０５に接するように形成されている。ｐ型半導体層１０５としては層厚が２００ｎｍのＭｇドープｐ型ＧａＮ層を用いる。ここで、ゲート電極１０６およびゲート配線１１０はｐ型半導体層１０５とオーミック接触していてもよく、またショットキー接触していてもよい。オーミック接触するゲート電極１０６として、例えばＮｉやＰｄなどを用いるとよく、ショットキー接触するゲート電極１０６として、例えばＴｉやＷなどを用いることができる。
【００６３】
ソース電極１０７は、ゲート電極１０６、ゲート配線１１０およびｐ型半導体層１０５で囲まれるように配置されている。さらに、ゲート配線１１０の直下のアンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４およびｐ型半導体層１０５とにおいて、例えばＡｒのイオン注入により高抵抗化された高抵抗領域１１２が形成され、ゲート配線１１０の直下に高抵抗領域１１２と素子領域１１３の境界が位置している。
【００６４】
なお、基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８、配線層１１０、電極パッド１１９に関する金属組成、長さおよび幅、並びに高抵抗領域１１２および素子領域１１３の位置等については実施例１に記載された値と同様である。
【００６５】
本実施例の半導体装置では、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に高濃度の２次元電子ガスが形成され、大電流且つ低オン抵抗の動作が可能である。また、ｐ型半導体層１０５の接続により、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面のポテンシャルが上昇する。このため、ゲート電圧が０Ｖの状態において、２次元電子ガスが発生せず、ドレイン電流が流れなくなる、いわゆるノーマリオフ動作が可能となる。これにより、電源機器などの安全性の確保が可能となる。また、トランジスタのゲート抵抗を下げるため、ゲート配線１１０の幅は十分に広くなっている。ゲート配線１１０の直下には高抵抗領域１１２が形成されているため、ゲート配線１１０直下の２次元電子ガスは不活性化されている。これにより、ゲート配線１１０を幅広く形成してもゲート周辺の寄生容量やゲート電流の増大を抑制することが可能となる。また、高抵抗領域１１２と素子領域１１３との境界がゲート配線１１０の直下に位置しているため、ソース電極１０７から流れ出た電子は、必ず素子領域１１３の上に形成されたゲート電極１０６の下を通過することになるため、ゲートのピンチオフ特性が向上する。
【００６６】
なお、本実施例においては、ｐ型半導体層としてはｐ型ＧａＮ層を用いたが、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型酸化ニッケル（ＮｉＯ）などを用いてもよい。
【００６７】
また、本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、高抵抗領域１１２を形成する際は、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４とにのみイオン注入を行い、ゲート配線１１０の直下のｐ型半導体層１０５にイオン注入を行わない構成としてもよい。このような構成とすることにより、高抵抗領域１１２付近のリーク電流を低減することが可能となる。
【００６８】
また、ｐ型半導体層１０５とゲート電極１０６との間およびｐ型半導体層１０５とゲート配線１１０との間に絶縁膜を設けて絶縁型ゲート構造にしてもよい。このような構成とすることにより、リーク電流をより一層低減することが可能となる。
【００６９】
（実施例１−３）
本実施例に係る窒化物半導体装置は、実施例１と図１の平面図は同一であり、図６に示すように、図１に示した破線Ａ−Ａ’における断面構造のみが異なる。
【００７０】
また、本実施例に係る窒化物半導体装置は、実施例１と比較して、アンドープＡｌＧａＮ層１０４とゲート電極１０５との間およびアンドープＡｌＧａＮ層１０４とゲート配線１１０との間に絶縁膜１１１が挟まれていることにより、絶縁型ゲートが構成されている点が異なる。
【００７１】
なお、絶縁膜１１１としては、例えば厚さ５０ｎｍのＳｉＯ２膜やＳｉＮ膜を用いることができる。
【００７２】
絶縁型ゲートを構成することにより、ショットキー接触を用いたゲートと比較して、ゲート電流を大幅に低減可能となる。また、本実施形態では、高抵抗領域１１２と素子領域１１３とにおける絶縁膜１１１の厚さが同一の場合を示したが、高抵抗領域１１２の上方のみ絶縁膜１１１の膜厚を厚くしてもよい。これにより、高抵抗領域１１２における寄生容量とリーク電流とをより一層低減が可能となる。
【００７３】
なお、第１の実施形態において、高抵抗領域１１２の形成には、Ａｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素（Ｂ）イオンや窒素（Ｎ）イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失し、高抵抗領域１１２を形成することができる。また、高抵抗領域１１２を、アンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３に対して選択的に熱酸化して形成してもよい。
【００７４】
（第２の実施形態）
図１に示した第１の実施形態に係る窒化物半導体装置では、ゲート配線１１０の片側にゲート電極１０６が接続されている例を示した。図７に示すように、本実施形態に係る窒化物半導体装置は、ゲート配線１１０の両側にゲート電極が接続されている。ソース電極１０７がゲート電極１０６およびゲート配線１１０に囲まれるように配置されている。また、図８は図７の破線Ｂ−Ｂ’における断面図である。図８に示すようにゲート配線１１０の直下に高抵抗領域１１２と素子領域１１３の境界が位置している。
【００７５】
なお、基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ｐ型半導体層１０５の組成や層厚、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８および電極パッド１１９に関する金属組成や長さや幅については、第１の実施形態に記載された値と同様である。
【００７６】
また、ゲート配線１１０の幅は８０μｍであり、ゲート配線１１０のゲート電極１０６側の両端部から２μｍ内側を超える領域には、Ａｒイオンのイオン注入を施して高抵抗領域１１２を形成し、高抵抗領域１１２の外側を素子領域１１３としている。
【００７７】
このような構成とすることにより、効率良くトランジスタを集積することが可能となる。
【００７８】
なお、本実施形態では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【００７９】
（変形例２−１）
図９に示すように、本実施形態の変形例２−１係る窒化物半導体装置は、中心のゲート配線１１０の両側にゲート電極が接続され、さらに、それぞれのゲート電極１０６の両端にゲート配線１１０が配置されている。
【００８０】
このような構成とすることにより、ゲート抵抗をさらに低減しつつ、効率良くトランジスタを集積することが可能となる。本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ゲート電極１０６のゲート配線１１０端から対向するゲート配線１１０の端部までの長さは、１００μｍから８００μｍがより好ましい。ゲート電極の長さが１００μｍよりも短くなると、トランジスタを集積するに際し、配線部の面積が相対的に大きくなるため、好ましくない。また、８００μｍよりも長くなるとゲート抵抗が増大し、スイッチング特性に悪影響を及ぼすため、好ましくない。また、ゲート電極１０６の長さを変更するときは、ソース電極１０７とドレイン電極１０８との破線Ａ−Ａ’に沿った長さを適宜変更すればよい。
【００８１】
（変形例２−２）
図１０に示すように、本実施形態に係る窒化物半導体装置は、変形例２−１と比較して、ゲート電極１０６に平行にゲート配線１１０が上下に設けられている点が第２の実施形態と異なる。ソース電極１０７がゲート電極１０６およびゲート配線１１０に囲まれるように配置されている。また、図１０に示すように、ゲート配線１１０の直下に高抵抗領域１１２と素子領域１１３との境界が位置している。
【００８２】
このような構成とすることにより、ゲート抵抗を低減しつつ、効率良くトランジスタを集積することが可能となる。本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【００８３】
（変形例２−３）
本変形例に係る窒化物半導体装置は、図１０の平面図に示す窒化物半導体装置について、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端に丸みを持たせたものであり、その平面図を図１１に示す。基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、並びにゲート電極１０６、ソース電極１０７、ドレイン電極１０８、配線層１１０および電極パッド１１９に関する金属組成や長さ、幅については変形例２−２の通りである。また、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端は円弧状に形成されている。これにより、電界集中を抑制することが可能となる。なお、この窒化物半導体装置の断面図については、図８と同様である。
【００８４】
このような構成とすることにより、ゲート抵抗を低減しつつ、効率良くトランジスタを集積することが可能となる。本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【００８５】
なお、上記変形例２−１、２−２、２−３を含む第２の実施形態において、ゲート電極１０６にショットキー電極を用いた場合だけでなく、ｐ型半導体層や絶縁型ゲートを構成することも、同様に可能である。
【００８６】
また、第２の実施形態において、高抵抗領域１１２の形成にはＡｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素イオンや窒素イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失し、高抵抗領域１１２を形成することができる。また、高抵抗領域１１２を、アンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３に対して選択的に熱酸化して形成してもよい。
【００８７】
（第３の実施形態）
図１２は本発明の第３の実施形態に係る窒化物半導体装置の構造を示す平面図である。
【００８８】
（実施例３−１）
図１３は図１２に示した破線Ｃ−Ｃ’における該窒化物半導体装置の構造を示す断面図である。
【００８９】
図１２および図１３に示すように、本実施例に係る窒化物半導体装置は、ゲート電極１０６およびゲート配線１１０の直下のアンドープＡｌＧａＮ層１０４に凹部のゲートリセス領域１１４が形成され、ゲートリセス領域１１４を埋め込むようにゲート電極１０６およびゲート配線１１０が形成されている。ゲート配線１１０の直下にアンドープＡｌＧａＮ層１０４のゲートリセス領域１１４の側壁が位置している。さらに、ゲート配線１１０の直下のアンドープＡｌＧａＮ層１０４の凹部領域において、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４とに、例えばＡｒイオンのイオン注入により高抵抗化された高抵抗領域１１２が形成され、ゲート配線の直下に高抵抗領域１１２と素子領域１１３との境界が位置している。
【００９０】
なお、アンドープＡｌＧａＮ層１０４の膜厚は５０ｎｍであり、ゲート電極１０６直下のゲートリセス領域１１４の幅は０．５μｍであり、深さは３０ｎｍである。すなわち、ゲートリセス領域１１４におけるアンドープＡｌＧａＮ層１０４の残し厚みは、２０ｎｍである。
【００９１】
また、ゲート配線１１０の直下のゲートリセス領域１１４については、ゲート配線１１０の、ゲート電極１０６側の端部から１μｍだけ内側に入った領域から、凹部が形成されており、そのゲート電極１０６直下のゲートリセス領域１１４と同等である。
【００９２】
なお、基板１０１からアンドープＧａＮ層１０３の組成や層厚、ｐ型半導体層１０５の組成や層厚、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８および電極パッド１１９に関する金属組成や長さや幅については、第１の実施形態に記載された値と同様である。
【００９３】
また、ゲート配線１１０の幅は４０μｍであり、ゲート配線１１０のゲート電極１０６側の端部から２μｍ内側を超える領域には、Ａｒイオンのイオン注入を施して高抵抗領域１１２を形成し、高抵抗領域１１２の外側を素子領域１１３としている。
【００９４】
このような構成とすることにより、トランジスタの閾値電圧がゲートリセス領域１１４におけるアンドープＡｌＧａＮ層１０４の膜厚で決まるため、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の膜厚を厚くすることが可能となる。その結果、２次元電子ガス濃度の増大による低オン抵抗化および大電流化が可能となる。さらに、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の層厚を厚くすることにより、表面から２次元電子ガスまでの距離が長くなるので、電流コラプスなどの過渡応答の悪化を抑制することが可能となる。
【００９５】
（変形例３−１）
本変形例に係る窒化物半導体装置は、図１２の平面図に示す窒化物半導体装置について、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端に丸みを持たせたものであり、その平面図を図１４に示す。基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８、配線層１１０および電極パッド１１９に関する金属組成や長さや幅、並びにゲートリセス領域１１４の幅については、実施例３−１の通りである。また、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端は円弧状に形成されている。これにより、電界集中を抑制することが可能となる。なお、この窒化物半導体装置の断面図については、図１３と同様である。
【００９６】
このような構成とすることにより、トランジスタの閾値電圧がゲートリセス領域１１４におけるアンドープＡｌＧａＮ層１０４の膜厚で決まるため、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の膜厚を厚くすることが可能となる。その結果、２次元電子ガス濃度の増大による低オン抵抗化および大電流化が可能となる。さらに、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の膜厚を厚くすることにより、表面から２次元電子ガスまでの距離が長くなるので、電流コラプスなどの過渡応答の悪化を抑制することが可能となる。
【００９７】
（実施例３−２）
本実施例に係る窒化物半導体装置は、実施例３−１と図１２の平面図は同じであり、図１５に示すように図１３に示した破線Ｃ−Ｃ’における断面構造のみが異なる。
【００９８】
図１５に示すように、本実施形態に係る窒化物半導体装置は、アンドープＡｌＧａＮ層１０４の凹部領域を埋め込むようにｐ型半導体層１０５が形成され、ゲート電極１０６およびゲート配線１１０がｐ型半導体層１０５に接するように形成されている。アンドープＡｌＧａＮ層のゲートリセス領域１１４の側壁がゲート配線１１０の直下に位置している。さらに、ゲート配線１１０の直下のアンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４およびｐ型半導体層１０５とにおいて、例えばＡｒイオンなどのイオン注入により高抵抗化された高抵抗領域１１２が形成され、ゲート配線直下に高抵抗領域１１２と素子領域１１３との境界が位置している。
【００９９】
なお、ｐ型半導体層１０５として、Ｍｇドープのｐ型ＧａＮを用いる。
【０１００】
本実施例の半導体装置では、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に高濃度の２次元電子ガスが形成され、大電流且つ低オン抵抗の動作が可能である。また、ｐ型半導体層１０５の接続により、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面のポテンシャルが上昇するため、ゲート電圧が０Ｖの状態において、２次元電子ガスが発生しなくなる、いわゆるノーマリオフ動作が可能となり、電源機器などの安全性が確保可能となる。また、アンドープＡｌＧａＮ層１０４は、ゲートリセス領域１１４以外の膜厚を厚くすることが可能になるため、低オン抵抗化および大電流化が可能となる。
【０１０１】
また、高抵抗領域１１２を形成する際は、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４にのみイオン注入を行い、ゲート配線１１０直下のｐ型半導体層１０５にイオン注入を行わない構成としてもよい。このような構成とすることにより、高抵抗領域１１２付近のリーク電流を低減することが可能となる。
【０１０２】
なお、本実施例においてはｐ型半導体層としてはｐ型ＧａＮ層を用いたが、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型酸化ニッケル（ＮｉＯ）などを用いてもよい。
【０１０３】
（実施例３−３）
本実施例に係る窒化物半導体装置は、実施例３−１と図１２の平面図は同一であり、図１６に示すように、図１２に示した破線Ｃ−Ｃ’における断面構造のみが異なる。
【０１０４】
また、本実施形態に係る窒化物半導体装置は、第３の実施形態と比較して、アンドープＡｌＧａＮ層１０４とゲート電極１０５との間およびアンドープＡｌＧａＮ層１０４とゲート配線１１０との間に絶縁膜１１１が挟まれていることにより、絶縁型ゲートが構成されている点が異なる。
【０１０５】
なお、絶縁膜１１１としては、例えば厚さ５０ｎｍのＳｉＯ２膜やＳｉＮ膜を用いることができる。
【０１０６】
絶縁型ゲートを構成することにより、ショットキー接触を用いたゲートと比較して、ゲート電流を大幅に低減可能となる。また、本実施例では、高抵抗領域１１２と素子領域１１３とにおける絶縁膜１１１の厚さが同一の場合を示したが、高抵抗領域１１２の上方のみ絶縁膜１１１の膜厚を厚くしてもよい。これにより、高抵抗領域１１２における寄生容量とリーク電流とが、より一層低減可能となる。
【０１０７】
（変形例３−２）
図１７に示すように、本実施例に係る窒化物半導体装置は、実施例３−１に係る窒化物半導体装置に対し、アンドープＡｌＧａＮ層１０４のゲートリセス領域１１４がソース電極１０７の周囲のみを囲むように形成されている。このような構成においても、実施例３−１と同様の効果を得ることが可能となる。
【０１０８】
本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ｐ型半導体層や絶縁型ゲートを構成することも同様に可能である。
【０１０９】
なお、上記第３の実施形態において、高抵抗領域１１２の形成には、Ａｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素イオンや窒素イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失し、高抵抗領域１１２を形成することができる。また、高抵抗領域１１２をアンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３を選択的に熱酸化して形成してもよい。
【０１１０】
（第４の実施形態）
図１８は本発明の第４の実施形態に係る窒化物半導体装置の構造を示す平面図である。
【０１１１】
（実施例４−１）
図１９は図１８に示した破線Ｄ−Ｄ’における該窒化物半導体装置の構造を示す断面図である。
【０１１２】
図１８に示すように、本実施形態に係る窒化物半導体装置は、第３の実施形態と比較して、ゲートリセス領域１１４がゲート配線１１０の直下の素子領域１１３にのみ形成されている点が異なる。
【０１１３】
なお、ゲート配線１１０の直下のゲートリセス領域１１４については、ゲート配線１１０の、ゲート電極１０６側の端部から１μｍだけ内側に入った領域から、幅が０．５μｍの凹部が形成されている。
【０１１４】
なお、基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８および電極パッド１１９に関する金属組成や長さや幅については、第３の実施形態に記載された値と同様である。
【０１１５】
また、ゲート配線１１０の幅は４０μｍであり、ゲート配線１１０のゲート電極１０６側の端部から２μｍ内側を超える領域には、Ａｒイオンのイオン注入を施して高抵抗領域１１２を形成し、高抵抗領域１１２の外側を素子領域１１３としている。
【０１１６】
ゲート配線１１０がゲートリセス領域１１４を埋め込むように形成されている。このような構成とすることにより、ゲートリセス領域１１４の領域を少なくすることで、凹凸の影響を小さくすることが可能である。
【０１１７】
本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【０１１８】
（実施例４−２）
図２０に示すように、本実施形態に係る窒化物半導体装置は、実施例３−２と比較して、ゲートリセス領域１１４がゲート配線１１０の直下の素子領域１１３にのみ形成されている点が異なる。
【０１１９】
なお、ゲート配線１１０の直下のゲートリセス領域１１４については、ゲート配線１１０の、ゲート電極１０６側の端部から１μｍだけ内側に入った領域から、幅が０．５μｍの凹部が形成されている。
【０１２０】
ｐ型半導体層１０５がゲートリセス領域１１４を埋め込むように形成されている。このような構成とすることにより、ゲートリセス領域１１４の領域を少なくすることで、凹凸の影響を小さくすることが可能である。
【０１２１】
本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【０１２２】
（実施例４−３）
図２１に示すように、本実施例に係る窒化物半導体装置は、実施例３−３と比較して、ゲートリセス領域１１４がゲート配線１１０の直下の素子領域１１３にのみ形成されている点が異なる。絶縁体１１１とゲート配線１１０とがゲートリセス領域１１４を埋め込むように形成されている。
【０１２３】
なお、絶縁膜１１１としては、例えば厚さ５０ｎｍのＳｉＯ２膜やＳｉＮ膜を用いることができる。
【０１２４】
また、ゲート配線１１０の直下のゲートリセス領域１１４については、ゲート配線１１０の、ゲート電極１０６側の端部から１μｍだけ内側に入った領域から、幅が０．５μｍの凹部が形成されている。
【０１２５】
このような構成とすることにより、ゲートリセス領域１１４の領域を少なくすることで、凹凸の影響を小さくすることが可能である。
【０１２６】
本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。
【０１２７】
（変形例４−１）
図２２に示すように、本変形例に係る窒化物半導体装置は、実施例４−１に係る窒化物半導体装置に対し、アンドープＡｌＧａＮ層１０４のゲートリセス領域１１４がソース電極１０７の周囲のみを囲むように形成されている。このような構成においても、実施例４−１と同様の効果を得ることが可能となる。
【０１２８】
本変形例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ゲートにはショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１２９】
（変形例４−２）
図２３に示すように、本実施例に係る窒化物半導体装置は、実施例４−１と比較して、中心のゲート配線１１０の両側にゲート電極が接続され、さらにそれぞれのゲート電極１０６の両端にゲート配線１１０が配置されている点が異なる。
【０１３０】
このような構成とすることにより、ゲート抵抗をさらに低減しつつ、効率良くトランジスタを集積することが可能となる。本実施例では、ソース電極１０７がゲート電極１０６およびゲート配線１１０で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１３１】
（変形例４−３）
図２４に示すように、本実施例に係る窒化物半導体装置は、変形例４−２と比較して、ゲート電極１０６に平行にゲート配線１１０が上下に設けられている点が異なる。ソース電極１０７およびドレイン電極１０８がゲート電極１０６およびゲート配線１１０に囲まれるように配置されている。また、図２４に示すようにゲート配線１１０の直下に高抵抗領域１１２と素子領域１１３の境界が位置している。
【０１３２】
このような構成とすることにより、ゲート抵抗を低減しつつ、効率良くトランジスタを集積することが可能となる。また、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１３３】
（変形例４−４）
本変形例に係る窒化物半導体装置は、図２４の平面図に示す窒化物半導体装置について、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８およびゲートリセス領域１１４の部端に丸みを持たせており、その平面図を図２５に示す。基板１０１からアンドープＡｌＧａＮ層１０４の組成や層厚、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８、配線層１１０および電極パッド１１９に関する金属組成や長さや幅、並びにゲートリセス領域１１４の幅については、実施例３−１の通りである。また、ゲート電極１０６、ソース電極１０７およびドレイン電極１０８の端部は円弧状に形成されている。これにより、電界集中を抑制することが可能となる。なお、この窒化物半導体装置の断面図については、図１９と同様である。
【０１３４】
このような構成とすることにより、ゲート抵抗を低減しつつ、効率良くトランジスタを集積することが可能となる。
【０１３５】
（変形例４−５）
図２６に示すように、本変形例に係る窒化物半導体装置は、変形例４−３と比較して、アンドープＡｌＧａＮ層１０４のゲートリセス領域１１４がソース電極１０７の周囲のみを囲むように形成されている点が異なる。このような構成において、変形例４−４と同様の効果を得ることが可能となる。
【０１３６】
本変形例では、ソース電極１０７がゲートリセス領域１１４で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１３７】
（変形例４−６）
図２７に示すように、本変形例に係る窒化物半導体装置は、変形例４−５と比較して、ソース電極１０７とドレイン電極１０８とが中心のゲート配線１１０を挟むようにして対面している点が異なる。すなわち、図２７においては、図面中央のゲート配線１１０の左右において、ソース電極１０７およびドレイン電極１０８の配列が異なる。このような構成においても、変形例４−５と同様の効果を得ることが可能となる。
【０１３８】
本変形例では、ソース電極１０７がゲートリセス領域１１４で囲まれた例を示したが、ドレイン電極１０８が囲まれていてもよい。また、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１３９】
なお、第４の実施形態において、高抵抗領域１１２の形成には、Ａｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素イオンや窒素イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失して、高抵抗領域１１２を形成することができる。
【０１４０】
また、高抵抗領域１１２を、アンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３に対して選択的に熱酸化して形成してもよい。
【０１４１】
（第５の実施形態）
図２８に示すように、本実施形態に係る窒化物半導体装置は、ソース電極１０７を囲むように第１ゲート電極１１５が形成され、第１ゲート配線１１７と電気的に接続されている。また、ドレイン電極１０８を囲むように第２ゲート電極１１６が形成され、第２ゲート配線１１８と電気的に接続されている。第１ゲート電極１１５と第２ゲート電極１１６とは、独立に制御が可能である。
【０１４２】
第１ゲート配線１１７は、第１電極パッド１２０に接続され、第２ゲート配線１１８は、第２電極パッド１２１に接続されている。また、第１ゲート配線１１７の幅および第２ゲート配線１１８は、共に４０μｍであり、第１電極パッド１２０および第２電極パッド１２１は、一辺の大きさが１００μｍの正方形である。
【０１４３】
第１ゲート配線１１７および第２ゲート配線１１８とその内側に形成される高抵抗領域１１２との配置関係は、第１ゲート配線１１７および第２ゲート配線１１８の、第１ゲート電極１１５側または第２ゲート電極１１６側の端部から２μｍとしている。
【０１４４】
図２８において、線分Ｅ−Ｅ’での断面図を図２９に示す。図２９に係る窒化物半導体装置は、例えば厚さが６００μｍよりなるシリコンからなる基板１０１の上に、例えば厚さが１００ｎｍのＡｌＮからなるバッファ層１０２と、厚さが２μｍのアンドープＧａＮ層１０３と、厚さが２０ｎｍのＡｌ組成比２０％であるアンドープＡｌＧａＮ層１０４がこの順にエピタキシャル成長され、例えばＴｉとＡｌとの積層構造よりなるソース電極１０７およびＴｉとＡｌとの積層構造よりなるドレイン電極１０８がアンドープＡｌＧａＮ層１０４にオーミック接触するように形成されている。アンドープＡｌＧａＮ層１０４の上に、ソース電極１０７を囲むように第１ゲート電極１１５が形成され、ドレイン電極１０８を囲むように第２ゲート電極１１６が形成されている。すなわち、ソース電極１０７とドレイン電極１０８との間には、第１ゲート電極１１５および第２ゲート電極１１６が形成されている。なお、第１ゲート電極１１５および第２ゲート電極１１６は、例えばＮｉからなり、アンドープＡｌＧａＮ層１０４とはショットキー接触をする。また、第１ゲート配線１１７および第２ゲート配線１１８は、例えばＡｕからなり、アンドープＡｌＧａＮ層１０４とショットキー接触する。第１ゲート電極１１５、第２ゲート電極１１６、第１ゲート配線１１７および第２ゲート配線１１８は、同一の電極材料にしてもよく、同時に形成してもよい。例えば、第１ゲート電極１１５、第２ゲート電極１１６、第１ゲート配線１１７および第２ゲート配線１１８の電極材料をＮｉとし、同時にフォトリソグラフィを行い、蒸着やスパッタ等で形成してもよい。すなわち、図２９に係る窒化物半導体装置は、いわゆるダブルゲート型ＦＥＴである。
【０１４５】
このような構成とすることにより、第１ゲート配線１１７と第２ゲート配線１１８との寄生容量を低減することが可能となり、高速な双方向スイッチング動作が可能となる。
【０１４６】
第５の実施形態において、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。また、高抵抗領域１１２の形成には、イオン注入だけでなく、エッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失して、高抵抗領域１１２を形成することができる。
【０１４７】
（変形例５−１）
図３０に示す、変形例５−１に係る窒化物半導体装置は、図２８に係る窒化物半導体装置について以下のように変形したものである。すなわち、変形例５−１に係る窒化物半導体装置は、第１電極パッド１２０から第１ゲート配線１１７が複数分岐し、第２電極パッド１２１から第２ゲート配線１１８が複数分岐し、それぞれの分岐線が交互に配置される。さらに、ソース電極１０７とドレイン電極１０８との間に、第１ゲート電極１１５および第２ゲート電極１１６が配置される。また、ソース電極１０７を囲むように第１ゲート電極１１５が形成され、ドレイン電極１０８を囲むように第２ゲート電極１１６が形成されている。なお、第１ゲート電極１１５と第２ゲート電極１１６とは、独立に制御可能である。
【０１４８】
このような構成とすることにより、第１ゲート配線１１７と第２ゲート配線１１８との寄生容量を低減することが可能となり、高速な双方向スイッチング動作が可能となる。
【０１４９】
変形例５−１を含む第５の実施形態において、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１５０】
また、第５の実施形態において、高抵抗領域１１２の形成には、Ａｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素イオンや窒素イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失して、高抵抗領域１１２を形成することができる。また、高抵抗領域１１２を、アンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３に対して選択的に熱酸化して形成してもよい。
【０１５１】
（第６の実施形態）
図３１に示すように、本実施形態に係る窒化物半導体装置は、ソース電極１０７を囲むように第１ゲート電極１１５が形成され、第１ゲート配線１１７と電気的に接続されている。また、ドレイン電極１０８を囲むように第２ゲート電極１１６が形成され、第２ゲート配線１１８と電気的に接続されている。第１ゲート電極１１５と第２ゲート電極１１６とは、独立に制御可能である。さらに、第１ゲート電極１１５および第２ゲート電極１１６の直下にゲートリセス領域１１４が形成されている。本実施形態では、一例として、第１ゲート配線１１７および第２ゲート配線１１８の直下の素子領域１１３にのみゲートリセス領域１１４を設けている。ゲートリセス領域１１４の形成形態はこれだけに限定されず、これまでに述べてきた形態をとることが可能なる。
【０１５２】
第１ゲート配線１１７および第２ゲート配線１１８とその内側に形成される高抵抗領域１１２との配置関係は、第１ゲート配線１１７および第２ゲート配線１１８の、第１ゲート電極１１５側または第２ゲート電極１１６側の端部から２μｍとしている。
【０１５３】
第１ゲート配線１１７は、第１電極パッド１２０に接続され、第２ゲート配線１１８は第２電極パッド１２１に接続されている。また、第１のゲート配線の幅および第２のゲート配線の幅は、共に４０μｍであり、第１電極パッド１２０および第２電極パッド１２１は、一辺の大きさが１００μｍの正方形である。
【０１５４】
このような構成とすることにより、第１ゲート配線１１７と第２ゲート配線１１８との寄生容量を低減することが可能となり、高速な双方向スイッチング動作が可能となる。ゲートの閾値電圧がゲートリセス領域１１４におけるアンドープＡｌＧａＮ層１０４の膜厚で決まるため、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の膜厚を厚くすることが可能となり、２次元電子ガス濃度の増大による低オン抵抗化および大電流化が可能となる。さらに、ゲートリセス領域１１４以外のアンドープＡｌＧａＮ層の膜厚を厚くすることにより、表面から２次元電子ガスまでの距離が長くなるので、電流コラプスなどの過渡応答の悪化を抑制することが可能となる。
【０１５５】
第６の実施形態において、ゲートには、ショットキーゲート、ｐ型半導体層および絶縁型ゲートを構成することも同様に可能である。
【０１５６】
また、第６の実施形態において、高抵抗領域１１２の形成には、Ａｒイオンのイオン注入だけでなく、他のイオン、例えばホウ素イオンや窒素イオン等を用いることができる。また、高抵抗領域１１２をエッチングで形成してもよく、アンドープＡｌＧａＮ層１０４を除去すれば、２次元電子ガスが消失して、高抵抗領域１１２を形成することができる。また、高抵抗領域１１２を、アンドープＡｌＧａＮ層１０４およびアンドープＧａＮ層１０３に対して選択的に熱酸化して形成してもよい。
【０１５７】
（他の実施形態について）
なお、上記の第１〜第６の実施形態において、基板１０１はシリコン基板に限定されず、サファイア基板、ＳｉＣ基板、ＧａＮ基板、スピネル基板又はハフニウム基板等を用いてもよい。
【０１５８】
また、上記の第１〜第６の実施形態において、バッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４の組成や層厚、並びにｐ型半導体層１０５の組成や膜厚は、上記に限定されず、所望のデバイス特性に応じて適宜組成や膜厚を選択することができる。また、ｐ型半導体層１０５の不純物濃度についても所望のデバイス特性に応じて適宜選択することができる。
【０１５９】
また、上記の第１〜第６の実施形態において、ゲート電極１０６、ソース電極１０７、ドレイン電極１０８、配線層１１０、第１ゲート配線１１７、第２ゲート配線１１８、電極パッド１１９、第１の電極パッド１２０および第２の電極パッド１２１に関する金属組成や長さや幅、厚さや大きさは、上記に限られず、所望のデバイス特性に応じて適宜設定することができる。
【０１６０】
また、上記の第１〜第４の実施形態において、ゲート電極１０６やゲート配線１１０とその内側に形成される高抵抗領域１１２との配置関係は、ゲート電極１０６やゲート配線１１０の端部から２μｍとしたが、その値に限られず、ピンチオフ特性を良好とする範囲において適宜設定することができる。
【０１６１】
また、第５の実施形態および第６の実施形態において、第１ゲート配線１１７および第２ゲート配線１１８とその内側に形成される高抵抗領域１１２との配置は、第１ゲート配線１１７および第２ゲート配線１１８の、第１ゲート電極１１５側または第２ゲート電極１１６側の端部から２μｍとしたが、その値に限られず、ピンチオフ特性を良好とする範囲において適宜設定することができる。
【０１６２】
また、上記の第１〜第６の実施形態において、電極パッド１１９、第１の電極パッド１２０および第２の電極パッド１２１の形状は、正方形に限られず、長方形、矩形、正六角形、円又は楕円等を選択することができる。
【０１６３】
また、上記の第１〜第４の実施形態において、ソース電極１０７とゲート電極１０６との電極間の距離を１．５μｍとし、ゲート電極１０６とドレイン電極１０８との電極間の距離は１０μｍとしたが、この値に限られないことはいうまでもない。また、上記の第５の実施形態および第６の実施形態において、ソース電極１０７、第１ゲート電極１１５、第２ゲート電極およびドレイン電極１０８の間隔は、所望のデバイス特性に応じて適宜設定することができる。
【０１６４】
また、上記の第１の実施形態において、パッドオンエレメント実装を採用したが、実装については、パッドオンエレメント実装に限定されない。このことは他の実施形態に係る半導体装置に対して採用する実装方法においても同様である。
【０１６５】
また、第１の実施形態において、図３２に示すように、ソース電極１０７がゲート電極１０６に囲まれ、ゲート電極１０６がゲート配線層１１０に接続されていてもよい。このようにすることで、半導体装置のピンチオフ特性を向上させることができる。また、ドレイン電極１０８がゲート電極１０６に囲まれていてもよい。これらのことは、第２〜第６の実施形態についても同様である。
【産業上の利用可能性】
【０１６６】
本発明は、半導体装置に有用であり、民生機器の電源回路等で用いられるトランジスタなどとして有用である。
【符号の説明】
【０１６７】
１０１    基板
１０２    バッファ層
１０３    アンドープＧａＮ層
１０４    アンドープＡｌＧａＮ層
１０５    ｐ型半導体層
１０６    ゲート電極
１０７    ソース電極
１０８    ドレイン電極
１１０    ゲート配線
１１１    絶縁膜
１１２    高抵抗領域
１１３    素子領域
１１４    ゲートリセス領域
１１５    第１ゲート電極
１１６    第２ゲート電極
１１７    第１ゲート配線
１１８    第２ゲート配線
１１９    電極パッド
１２０    第１電極パッド
１２１    第２電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2014041731.tif 000019
【図１５】
2014041731.tif 000020
【図１６】
2014041731.tif 000021
【図１７】
2014041731.tif 000022
【図１８】
2014041731.tif 000023
【図１９】
2014041731.tif 000024
【図２０】
2014041731.tif 000025
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2014041731.tif 000031
【図２７】
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【図２８】
2014041731.tif 000033
【図２９】
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【図３０】
2014041731.tif 000035
【図３１】
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【図３２】
2014041731.tif 000037
【国際調査報告】
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2014041731.tif 000039
2014041731.tif 000040
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