【手続補正書】
【提出日】平成27年10月9日(2015.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のニューロン回路及び少なくとも１つのシナプスを有するニューロプロセッサチップと、ここで、前記少なくとも１つのシナプスは、一対のニューロン回路を接続する、
前記少なくとも１つのシナプスの荷重（ω１．．．Ｐ）を格納する前記ニューロプロセッサチップに接続された取り外し可能なランダムアクセスメモリと、を備え、前記荷重（ω１．．．Ｐ）は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義し、
前記取り外し可能なランダムアクセスメモリは、前記ニューロン回路の外部にあり、かつインタフェース回路を介して前記ニューロプロセッサチップに接続され、
前記インタフェース回路は、前記ニューロプロセッサチップから前記取り外し可能なランダムアクセスメモリに及び前記取り外し可能なランダムアクセスメモリから前記ニューロプロセッサチップに前記荷重（ω１．．．Ｐ）を搬送する電気回路。
【請求項２】
訓練された荷重（ω１．．．Ｐ）の値は、他のニューロプロセッサチップに接続された他の取り外し可能なランダムアクセスメモリ内において模写及び格納され、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重（ω１．．．Ｐ）の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行する請求項１に記載の電気回路。
【請求項３】
前記取り外し可能なランダムアクセスメモリは、前記取り外し可能なランダムアクセスメモリと異なる前記荷重（ω１．．．Ｐ）の値を格納する他の取り外し可能なランダムアクセスメモリと交換され、
前記荷重（ω１．．．Ｐ）の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義する請求項１に記載の電気回路。
【請求項４】
前記取り外し可能なランダムアクセスメモリは、非揮発性メモリデバイスを備える請求項１に記載の電気回路。
【請求項５】
ニューロプロセッサチップに取り外し可能なランダムアクセスメモリを接続することと、
前記取り外し可能なランダムアクセスメモリにシナプス荷重（ω１．．．Ｐ）を格納することと、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの２つを接続し、前記荷重（ω１．．．Ｐ）は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義し、前記取り外し可能なランダムアクセスメモリは、前記ニューロプロセッサチップの外部にあり、かつインタフェース回路を介して前記ニューロプロセッサチップに接続される、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なランダムアクセスメモリに、及び前記取り外し可能なランダムアクセスメモリから前記ニューロプロセッサチップに、前記荷重（ω１．．．Ｐ）を転送すること、をさらに備えるニューラルシステムを実装するための方法。
【請求項６】
他のニューロプロセッサチップに接続された他の取り外し可能なランダムアクセスメモリに訓練された荷重（ω１．．．Ｐ）の値を模写することをさらに備え、
前記他のニューロプロセッサチップは、前記荷重（ω１．．．Ｐ）の前記値に少なくとも部分的に基づいて前記ニューロプロセッサチップの前記機能を実行する請求項５に記載の方法。
【請求項７】
前記取り外し可能なランダムアクセスメモリと異なる前記荷重（ω１．．．Ｐ）の値を格納する他の取り外し可能なランダムアクセスメモリと前記取り外し可能なランダムアクセスメモリを交換することをさらに備え、前記荷重（ω１．．．Ｐ）の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義する請求項５に記載の方法。
【請求項８】
前記取り外し可能なランダムアクセスメモリは、非揮発性メモリデバイスを備える請求項５に記載の方法。
【請求項９】
実行されたときにコンピュータに、請求項５〜８のいずれか一項に記載の方法のステップをすべて実行させるためのコードを備える、コンピュータプログラム製品。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それの適用範囲は、後続する請求項によって決定される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数のニューロン回路及び少なくとも１つのシナプスを有するニューロプロセッサチップと、
前記少なくとも１つのシナプスの荷重を格納する前記ニューロプロセッサチップに接続された取り外し可能なメモリと、を備え、前記少なくとも１つのシナプスは、一対のニューロン回路を接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、電気回路。
［Ｃ２］
前記取り外し可能なメモリは、インタフェース回路を介して前記ニューロプロセッサチップに接続され、
前記インタフェース回路は、前記ニューロプロセッサチップから前記取り外し可能なメモリに及び前記取り外し可能なメモリから前記ニューロプロセッサチップに前記荷重を搬送するＣ１に記載の電気回路。
［Ｃ３］
前記ニューロプロセッサチップは、前記荷重の少なくとも一部を格納するためのローカルメモリを備えるＣ１に記載の電気回路。
［Ｃ４］
前記荷重は、前記取り外し可能なメモリ内に格納される前にニューロン回路の前記対に関して訓練されるＣ１に記載の電気回路。
［Ｃ５］
前記訓練された荷重の値は、他のニューロプロセッサチップに接続された他の取り外し可能なメモリ内において模写及び格納され、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するＣ４に記載の電気回路。
［Ｃ６］
前記取り外し可能なメモリは、前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと交換され、
前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するＣ１に記載の電気回路。
［Ｃ７］
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるＣ１に記載の電気回路。
［Ｃ８］
ニューロプロセッサチップに取り外し可能なメモリを接続することと、
前記取り外し可能なメモリにシナプス荷重を格納することと、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの２つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための方法。
［Ｃ９］
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続することと、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送することと、をさらに備えるＣ８に記載の方法。
［Ｃ１０］
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納することをさらに備えるＣ８に記載の方法。
［Ｃ１１］
前記２つのニューロン回路に関して前記荷重を訓練することと、
前記取り外し可能なメモリに前記訓練された荷重を格納することと、をさらに備えるＣ８に記載の方法。
［Ｃ１２］
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写することをさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するＣ１１に記載の方法。
［Ｃ１３］
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換することをさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するＣ８に記載の方法。
［Ｃ１４］
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるＣ８に記載の方法。
［Ｃ１５］
ニューロプロセッサチップに取り外し可能なメモリを接続するための手段と、
前記取り外し可能なメモリにシナプス荷重を格納するための手段と、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの２つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための装置。
［Ｃ１６］
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続するための手段と、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送するための手段と、をさらに備えるＣ１５に記載の装置。
［Ｃ１７］
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納するための手段をさらに備えるＣ１５に記載の装置。
［Ｃ１８］
前記２つのニューロン回路に関して前記荷重を訓練するための手段と、
前記取り外し可能なメモリに前記訓練された荷重を格納するための手段と、をさらに備えるＣ１５に記載の装置。
［Ｃ１９］
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写するための手段をさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するＣ１８に記載の装置。
［Ｃ２０］
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換するための手段をさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するＣ１５に記載の装置。
［Ｃ２１］
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるＣ１５に記載の装置。