(57)【要約】  半導体記憶装置（１０）は、一度だけ書き換え可能な不揮発デバイス（５０５）が行列状に配置された不揮発デバイスアレイ（１０１）と、ロウ選択線（ＷＬ）と、ロウ選択線に接続されるロウ制御回路（１０２）と、コラム選択線（ＢＬ）と、コラム選択線に接続されるコラム制御回路（１０３）と、不揮発デバイスアレイからみて、ロウ制御回路およびコラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路（１１２，１１３）と、第１の制御信号に基づいて、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にする非活性化手段（５０，６０）とを備えている。
2013179594.tif 000002
【特許請求の範囲】
【請求項１】
一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイと、
前記不揮発デバイスアレイの列に対応する１以上のロウ選択線と、
前記ロウ選択線の一端側に接続されるロウ制御回路と、
前記不揮発デバイスアレイの行に対応する１以上のコラム選択線と、
前記コラム選択線の一端側に接続されるコラム制御回路と、
前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路と、
第１の制御信号に基づいて、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にする非活性化手段とを備えている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記非活性化手段は、前記第１の制御信号に基づいて論理遷移するプリデコード信号を非活性状態にすることによって、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にするプリデコード信号発生回路を有する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記プリデコード信号発生回路は、前記第１の制御信号および前記不揮発デバイスアレイを選択する第２の制御信号に基づいて前記プリデコード信号を非活性状態にする
ことを特徴とする半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
前記プリデコード信号発生回路は、第１の同期信号および前記第１の制御信号に基づいて前記プリデコード信号を非活性状態にする
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記ロウ選択線および前記コラム選択線のうち非活性状態でない方のいずれか１本以外を開放状態にする開放手段を備えている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記開放手段は、ドレインが前記ロウ選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記ロウ選択線のうち活性状態である１本以外を開放状態にする
ことを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置において、
前記開放手段は、ドレインが前記コラム選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記コラム選択線のうち活性状態である１本以外を開放状態にする
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
前記フリップフロップ回路は、第４の制御信号に基づいて、前記ロウ選択線および前記コラム選択線の少なくとも一方の電位を取り込む
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置において、
前記フリップフロップ回路は、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の双方に設けられている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置において、
前記不揮発デバイスは、トランジスタのゲート材料で構成される電気ヒューズである
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電気ヒューズなどの不揮発デバイスを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、各種機器にはより一層の高機能化や高性能化が図られている。さらに、情報機器には、高いセキュリティーが求められる。高性能化や高機能化を実現するために、最先端の半導体デバイスでは、プロセスのさらなる微細化が行われている。特にシステムＬＳＩ（Large Scale Integration）のような最先端の半導体デバイスの分野では高度なセキュリティーへの需要があり、半導体デバイス内部に比較的ビット数が多いセキュリティー用のＩＤコードを埋め込む傾向がある。【０００３】
これらの分野においては、高性能化の観点から、特に、そのアナログ量の高精度化が求められる。例えば、搭載されている要素技術である、メモリ、ＰＬＬ（Phase Locked Loop）回路、およびアナログ回路等では、それぞれ、メモリ欠陥救済回路、ＰＬＬ、アナログ量のチューニング等が実施される。これらのチューニングは、その精度向上の観点から半導体メーカーで、半導体デバイス内部の検査が行われた後、出荷後のセットに対しても検査が実施される傾向にある。【０００４】
簡易なプログラム素子としてポリシリコン層とシリサイド層との積層構造からなるヒューズ素子（以下、「電気ヒューズ」と記す。）が多用される。この電気ヒューズの切断方法としては、両端に所定のプログラム電位を印加してシリサイド層に電流を流すことでシリサイドを凝集させて電気ヒューズの抵抗を増大させる方法等（例えば、特許文献１を参照。）が知られている。【０００５】
これら半導体デバイスに用いられる電気ヒューズには、従来よりも多くのビット数であることが求められる上、半導体デバイスを出荷した後のセットにおいて、充分な品質の確保が求められる。電気ヒューズのビット数が増加することにより、半導体デバイスの面積が増大するのを抑制するために、電気ヒューズを行列状に配置した電気ヒューズアレイを形成することが多い。一方、半導体デバイスを出荷した後のセットにおいて充分な品質を確保するためには、電気ヒューズの切断で生じる故障以外に、その周辺回路の故障検査が必要となる。つまり、電気ヒューズを切断せずに、如何にして、周辺回路の故障を検査するかという課題が存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表平１１−５１２８７９号公報
【特許文献２】特開平０７−０４５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この課題に対して、以下に示すような検査回路が提案されている（例えば、特許文献２を参照。）。従来の検査回路は、アドレス信号をデコードし、アドレスデコード信号をワード線に出力するアドレスデコード回路と、テスト選択信号により、アドレスデコード信号またはテストデータ入力信号の何れかを選択して、ワード線にアドレスデコード信号またはレベル設定信号を出力するとともに、テストデータ入力信号に対応して、テストクロック信号を介してテストデータ出力信号を順次出力するワード線制御回路と、アドレスデコード信号またはレベル設定信号によって、内部に含まれるメモリセルが選択されるメモリセルアレイと、メモリセルアレイに対応したビット線を経由して、データ信号を書き込む、またはデータ信号を読み出す入出力制御回路とで構成される。【０００８】
しかしながら、この検査回路を動作させると、電流を流すことにより一度だけその状態を変える不揮発デバイスとしての電気ヒューズの状態が変わってしまい、電気ヒューズが切断されるという課題がある。【０００９】
かかる点に鑑みて、本開示は、行列状に配置された不揮発デバイスの不揮発性を破壊することなく検査をすることができる半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。例えば、半導体記憶装置は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイと、前記不揮発デバイスアレイの列に対応する１以上のロウ選択線と、前記ロウ選択線の一端側に接続されるロウ制御回路と、前記不揮発デバイスアレイの行に対応する１以上のコラム選択線と、前記コラム選択線の一端側に接続されるコラム制御回路と、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路と、第１の制御信号に基づいて、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にする非活性化手段とを備えていることを特徴とする。【００１１】
以上の構成によれば、例えば電気ヒューズからなる不揮発デバイスの通常の使用状態では、ロウ選択線およびコラム選択線を活性化することで切断動作が可能となるが、検査時において、ロウ選択線あるいはコラム選択線のいずれか一方を非活性化状態とすることで切断動作が行われなくなる。つまり、検査時において不揮発デバイスの不揮発性を破壊することがない。そのため、実使用状態でのロウ選択線あるいはコラム選択線のいずれか一方が活性化し、いずれかの選択線の電位状態をフリップフロップ回路で確認することが可能となる。ここで、フリップフロップ回路は、コラム選択線におけるコラム制御回路と反対側およびロウ選択線におけるロウ制御回路の反対側の少なくとも一方に配置されている。したがって、フリップフロップ回路では、これら制御回路の少なくとも一方から不揮発デバイスアレイを介してフリップフロップ回路までの経路の検査が可能となる。これにより、不揮発デバイスアレイ内部において発生する配線間ショート等も外部検出可能となるため、検査の低コスト化を図ることができ、半導体記憶装置の品質を高く維持することができる。また、非活性化手段およびフリップフロップ回路等は、比較的小規模な回路及び面積で実現可能であるため、半導体記憶装置を低コストで製造可能となる。【００１２】
また、前記非活性化手段は、前記第１の制御信号に基づいて論理遷移するプリデコード信号を非活性状態にすることによって、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にするプリデコード信号発生回路を有していてもよい。【００１３】
この構成によれば、非活性化手段は、プリデコード信号発生回路を有している。そして、プリデコード信号発生回路から出力されるプリデコード信号は、第１の制御信号に基づいて論理遷移し、このプリデコード信号が非活性状態となることによって、ロウ選択線およびコラム選択線のいずれか一方が非活性状態となる。したがって、不揮発デバイスアレイの周辺に、ロウ選択線やコラム選択線のドライバ回路部に、これら選択線を非活性状態にするための専用の回路等を設ける必要が無い。すなわち、テスト回路に不要な面積が生じず、半導体記憶装置を低コストで製造することができる。【００１４】
また、前記プリデコード信号発生回路は、前記第１の制御信号および前記不揮発デバイスアレイを選択する第２の制御信号に基づいて前記プリデコード信号を非活性状態にしてもよい。【００１５】
この構成によれば、プリデコード信号発生回路は、２つの制御信号を論理合成することによってプリデコード信号を非活性状態とすることが可能となる。ここで、第２の制御信号は不揮発デバイスアレイを選択するための制御信号であるため、第２の制御信号によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。そのため、回路面積のさらなる削減と回路構成の容易化とを図ることができ、特に制御信号の入力初段の段階で構成することが可能になる。【００１６】
また、前記プリデコード信号発生回路は、第１の同期信号および前記第１の制御信号に基づいて前記プリデコード信号を非活性状態としてもよい。【００１７】
この構成によれば、クロック入力を伴う同期式メモリアレイの制御手法が一般化する中で、第１の制御信号の入力だけではプリデコード信号が発生しない場合において、クロック入力からプリデコード信号を発生させるための手法に適用可能である。つまり、第１の制御信号と、クロック入力としての第１の同期信号とを論理合成することによって、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にすることができる。したがって、クロック入力によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。【００１８】
また、上記半導体記憶装置は、前記ロウ選択線および前記コラム選択線のうち非活性状態でない方のいずれか１本以外を開放状態にする開放手段を備えている。【００１９】
この構成によれば、ロウ選択線かあるいはコラム選択線のいずれか一方を非活性状態として切断動作の停止が可能であるが、非活性状態でない方の選択線のうちの１本を除いて、開放状態とすることができる。例えば、ロウ選択線のうちの１本が、活性状態でハイレベルであるとき、他の非活性状態のロウ選択線を、一旦、ロウレベルから開放状態とすることができる。これにより、不揮発デバイスアレイ内部において、配線の抵抗値を有するショート等により、１本の選択線がロウレベルになりきらない場合や、本来ロウレベルであるべき非活性状態のロウ選択線がハイレベルになりきらない場合であっても、全てのロウ選択線の電位をフリップフロップ回路に読み出すことで、不揮発デバイスアレイの異常を検知することが可能になり、品質維持に寄与する。【００２０】
また、前記開放手段は、ドレインが前記ロウ選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。【００２１】
この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、ロウ選択線のうち活性状態であるロウ選択線はハイレベルとなり、非活性状態であるロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中に開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。【００２２】
また、前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記ロウ選択線のうち活性状態である１本以外を開放状態にしてもよい。【００２３】
この構成によれば、ロウ選択線のうち活性状態のロウ選択線はハイレベルとなり、非活性状態のロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることができる。【００２４】
また、前記開放手段は、ドレインが前記コラム選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。【００２５】
この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。【００２６】
前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記コラム選択線のうち活性状態である１本以外を開放状態にしてもよい。【００２７】
この構成によれば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中に開放状態とすることができる。【００２８】
また、前記フリップフロップ回路は、第４の制御信号に基づいて、前記ロウ選択線および前記コラム選択線の少なくとも一方の電位を取り込んでもよい。【００２９】
この構成によれば、不揮発デバイスアレイの書込動作や読出動作中のいずれの場合でも、また、不揮発デバイスアレイの動作が停止中の場合であっても、フリップフロップ回路によって、不揮発デバイスアレイのロウ選択線およびコラム選択線の少なくとも一方の状態を検知することが可能となる。【００３０】
また、前記フリップフロップ回路は、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の双方に設けられていてもよい。【００３１】
この構成によれば、ロウ選択線およびコラム選択線の両方の状態をフリップフロップ回路によって検知することができる。【００３２】
また、前記不揮発デバイスは、トランジスタのゲート材料で構成される電気ヒューズであってもよい。【００３３】
この構成によれば、一度だけ書き換え可能な不揮発デバイスとして、電流が流れることによりその状態を変化させる電気ヒューズを、トランジスタのゲート材料で構成することができるため、不揮発デバイスを容易に製造することができ、低コスト化を図ることができる。
【発明の効果】
【００３４】
本開示によると、微細化が進む先端プロセスと、高機能化および高性能化が進むセキュリティー等との要請から、不揮発デバイスアレイを備えた半導体記憶装置の面積縮小が可能である。また、アナログ量の精度向上の観点において、半導体メーカー内部でのトリミングのみならず、半導体記憶装置出荷後のセット状態でのトリミングや切断を行う場合であっても、回路規模の増大を抑制しつつ、半導体記憶装置の製造原価低減と、品質維持および向上を図ることができる。さらに、不揮発デバイス等を破壊することなく安定的な検査が可能であり、製品出荷後の品質向上を実現することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。
【図２】図２は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。
【図３】図３は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。
【図４】図４は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。
【図５】図５は、図１におけるコラム選択線の開放手段の構成例を示す図である。
【図６】図６は、図１におけるロウ選択線の開放手段の構成例を示す図である。
【図７】図７は、図１の半導体記憶装置の第１の動作を示す波形図である。
【図８】図８は、図１の半導体記憶装置の第２の動作を示す波形図である。
【発明を実施するための形態】
【００３６】
（一実施形態）
以下、本開示の一実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００３７】
図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。図１に示す半導体記憶装置１０は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有するメモリセルアレイを備えた半導体記憶装置である。なお、本実施形態では、不揮発性デバイスとして、トランジスタのゲート材料で構成される電気ヒューズを用いた場合について説明する。
【００３８】
半導体記憶装置１０は、電気ヒューズが行列状に配置された電気ヒューズアレイを有するメモリセルアレイ１０１と、メモリセルアレイ１０１にロウ選択線ＷＬによって接続されたロウ制御回路１０２と、メモリセルアレイ１０１に接続された切断駆動回路１１１と、メモリセルアレイ１０１及び切断駆動回路１１１にコラム選択線ＢＬによって接続されたコラム／入出力制御回路１０３（コラム制御回路）と、ロウ制御回路１０２及びコラム／入出力制御回路１０３に接続された制御回路１００と、メモリセルアレイ１０１に接続されたロウ選択用スキャンフリップフロップ回路１１２と、メモリセルアレイ１０１に接続されたコラム選択用スキャンフリップフロップ回路１１３とを有している。
【００３９】
制御回路１００は、メモリセルアレイ１０１を選択する選択信号であるチップイネーブル信号ＣＥ、プログラムイネーブル信号ＰＧ、およびテストモードイネーブル信号ＴＥ［０：１］（ＴＥ［０：１］は、ＴＥ［０］，ＴＥ［１］の略、以降この表記を使用する）を入力信号とし、第１の同期信号としての同期信号ＦＣＬＫをクロック入力としている。そして、制御回路１００は、ロウ制御回路１０２及びコラム／入出力制御回路１０３のそれぞれを出力信号によって制御している。なお、本実施形態では、メモリセルアレイ１０１が選択されることによって、内部に設けられた電気ヒューズアレイが選択される。
【００４０】
ロウ制御回路１０２は、入力アドレス信号ＡＸ［０：ｍ］（ｍは正の整数）を入力とし、制御回路１００からの出力信号によって制御される。ロウ制御回路１０２は、メモリセルアレイ１０１に対してアドレスのデコードを行い、ロウ選択信号１１５をロウ選択線ＷＬに出力している。これにより、メモリセルアレイ１０１内の電気ヒューズアレイが選択される。
【００４１】
コラム／入出力制御回路１０３は、入力アドレス信号ＡＹ［０：ｎ］（ｎは正の整数）を入力とし、メモリセルアレイ１０１に含まれるメモリセルに対してデータの読み出しおよび書き込みを行う。コラム／入出力制御回路１０３は、データを読み出す場合、コラム信号１１４を発生し、メモリセル（電気ヒューズ）の読み出し結果としてコラム選択線ＢＬに出力されたデータをデータ出力信号ＤＯ［０：ｐ］（ｐは正の整数）として出力する。一方、コラム／入出力制御回路１０３は、データを書き込む場合、信号／ＣＯＬＳＥＬ［０：ｐ］を切断駆動回路１１１に出力する。
【００４２】
メモリセルアレイ１０１は、ＭＩＳトランジスタのゲートで形成された電気ヒューズと、ロウ選択信号１１５をゲートに受けるＮ型ＭＩＳトランジスタとで構成される複数のメモリセルを有する。各メモリセルは、ロウ選択線ＷＬ及びコラム選択線ＢＬに接続されている。
【００４３】
切断駆動回路１１１は、制御回路１００の制御によってコラム／入出力制御回路１０３によるメモリセルへの書き込みが有効になった際、信号／ＣＯＬＳＥＬ［０：ｐ］に基づいて、メモリセルのコラム選択線ＢＬに、電気ヒューズを切断するために必要な電位をドライブする。
【００４４】
ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのデコードされた電位を取り込む。コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのデコードされた電位を取り込む。なお、本実施形態では、ロウ選択用スキャンフリップフロップ回路１１２とコラム選択用スキャンフリップフロップ回路１１３とは、ロウ選択用スキャンフリップフロップ回路１１２の出力がコラム選択用スキャンフリップフロップ回路１１３の入力に接続された構成を有している。
【００４５】
ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのロウ選択信号１１５を、コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのコラム信号１１４を、それぞれフリップフロップ回路１１６の内部に取り込むために制御信号ＲＳＴを入力とする。また、内部に取り込んだデータを外部出力するために同期信号ＳＣＬＫが入力される。
【００４６】
ここで、ロウ選択用スキャンフリップフロップ回路１１２及びコラム選択用スキャンフリップフロップ回路１１３を構成する単位であるフリップフロップ回路１１６について詳細に説明する。
【００４７】
フリップフロップ回路１１６は、データ入力としてのＩ端子と、制御信号ＲＳＴが入力されるＲ端子と、ロウ選択線ＷＬかあるいはコラム選択線ＢＬの電位が入力されるＳ端子と、同期信号ＳＣＬＫが入力されるＣ端子と、データ出力としてのＯ端子と、インバータ回路１１７と、ＮＡＮＤ回路１１８，１１９，１２０で構成されるセレクタ回路と、ＤＱフリップフロップ回路１２１とを有する。
【００４８】
インバータ回路１１７は、制御信号ＲＳＴを反転して出力する。ＮＡＮＤ回路１１８は、インバータ回路１１７の出力と前段のフリップフロップ回路１１６のＯ端子からの出力とを受ける。ＮＡＮＤ回路１１９は、Ｓ端子の入力と制御信号ＲＳＴとを受ける。ＮＡＮＤ回路１２０は、ＮＡＮＤ回路１１８，１１９の出力を受ける。
【００４９】
ＤＱフリップフロップ回路１２１は、フリップフロップ回路１１６のＣ端子であり、ＤＱフリップフロップ回路１２１のＣＫ端子入力である同期信号ＳＣＬＫにより、入力であるＤ端子からの入力信号を、出力であるＱ端子に対して転送する。なお、図１では、フリップフロップ回路１１６のＳ端子は、ロウ選択線ＷＬおよびコラム選択線ＢＬの末端部に接続されているが、フリップフロップ回路１１６は、メモリセルアレイ１０１からみてロウ制御回路１０２の反対側、およびコラム／入出力制御回路１０３の反対側に接続されていればよい。
【００５０】
フリップフロップ回路１１６は、Ｒ端子入力である制御信号ＲＳＴがハイレベルになるとＳ端子入力の信号をＤＱフリップフロップ回路１２１に伝達して、ＤＱフリップフロップ回路１２１にその電位を格納する。フリップフロップ回路１１６へ入力される制御信号ＲＳＴがロウレベルになると、各フリップフロップ回路１１６は、前段のフリップフロップ回路１１６のＯ端子からの出力を自身のＩ端子への入力として受ける構成であり、フリップフロップ回路１１６に同期信号ＳＣＬＫがクロック入力されると、シーケンシャルに次段に転送される構成になっている。
【００５１】
なお、初段のフリップフロップ回路１１６への入力を信号ＦＤとして、最終段のフリップフロップ回路１１６から外部に信号ＳＯが出力される。この構成により、メモリセルアレイ１０１が読出動作および書込動作中であっても、あるいはその動作が停止している状態であっても、ロウ選択線ＷＬのロウ選択信号１１５と、コラム選択線ＢＬのコラム信号１１４の電位を任意に取り込むことにより、外部に信号ＳＯを出力することが可能になる。
【００５２】
（プリデコード信号発生回路の第１の構成例）
図２は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。
【００５３】
図２に示すように、プリデコード信号発生回路２０は、インバータ回路２０１と、ＮＡＮＤ回路２０２と、ＮＯＲ回路２０３とを有する。
【００５４】
図２において、入力アドレス信号ＡＸ［０］は、図１におけるロウ制御回路１０２に入力される入力アドレス信号ＡＸ［０：ｍ］のうち、配列０に相当する信号であり、入力アドレス信号ＡＸ［１］は配列１に相当する信号である。
【００５５】
プリデコード信号発生回路２０では、入力アドレス信号ＡＸ［０］，ＡＸ［１］をデコードするため、インバータ回路２０１により反転電位が発生される。そして、ＮＡＮＤ回路２０２にそれぞれデコードできるように正、負の信号が入力され、ＮＡＮＤ回路２０２の出力は、対応するＮＯＲ回路２０３に入力される。また、ＮＯＲ回路２０３には、半導体記憶装置におけるテストモードイネーブル信号ＴＥ［０］（第１の制御信号）が共通に入力される。
【００５６】
上記構成を入力アドレス信号ＡＸ［０：ｍ］のすべてに対して実施することでロウプリデコード信号発生回路が構成される。テストモードイネーブル信号ＴＥ［０］がロウレベルである場合には、プリデコード信号ＰＸは入力アドレス信号ＡＸ［０：ｍ］により指定されたアドレスがデコードされたものとなる。一方、テストモードイネーブル信号ＴＥ［０］がハイレベルである場合には、全てのプリデコード信号ＰＸはロウレベルとなり非活性状態となる。
【００５７】
（プリデコード信号発生回路の第２の構成例）
図３は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。図２に示す第１の構成例では、ＮＯＲ回路２０３の一方にテストモードイネーブル信号ＴＥ［０］を直接入力している。これに対して、図３に示す第２の構成例ではＮＯＲ回路２０３の一方に、図２におけるテストモードイネーブル信号ＴＥ［０］の代わりに、チップイネーブル信号ＣＥ（第２の制御信号）とテストモードイネーブル信号ＴＥ［０］を入力とする論理回路３０４からの出力信号を入力している点で相違している。なお、図３において、図２に示す第１の構成例と同様の役割を有する構成には図２と同じ符号を付与している。
【００５８】
プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、メモリセルアレイ１０１の選択信号であるチップイネーブル信号ＣＥにより発生される構成になっている。
【００５９】
具体的に、論理回路３０４は、チップイネーブル信号ＣＥを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、チップイネーブル信号ＣＥを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
【００６０】
そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、チップイネーブル信号ＣＥによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力にはチップイネーブル信号ＣＥの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第２の構成例では、テストモードイネーブル信号ＴＥ［０］とチップイネーブル信号ＣＥとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図３に示すような論理回路３０４の構成を有している。
【００６１】
なお、この論理回路３０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路３０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
【００６２】
（プリデコード信号発生回路の第３の構成例）
図４は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。図３に示す第２の構成例では、インバータ回路３０１にチップイネーブル信号ＣＥを入力している。これに対して、図４に示す第３の構成例では、図３におけるチップイネーブル信号ＣＥの代わりに同期信号ＦＣＬＫをインバータ回路３０１に入力している点で相違している。図４において、図３に示す第２の構成例と同様の役割を有する構成には図３と同じ符号を付与している。
【００６３】
プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、制御回路１００に供給される同期信号ＦＣＬＫにより発生される構成になっている。
【００６４】
具体的に、論理回路４０４は、同期信号ＦＣＬＫを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、同期信号ＦＣＬＫを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
【００６５】
そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、同期信号ＦＣＬＫによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力には同期信号ＦＣＬＫの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第３の構成例では、テストモードイネーブル信号ＴＥ［０］と同期信号ＦＣＬＫとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図４に示すような論理回路４０４の構成を有している。
【００６６】
なお、この論理回路４０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路４０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
【００６７】
ここで、図２〜図４には、ロウプリデコード信号発生回路の一部を記載しているが、これらの構成をコラムプリデコード信号発生回路に適用することも可能である。その場合、例えば、入力アドレス信号ＡＸ［０］，ＡＸ［１］を、それぞれ入力アドレス信号ＡＹ［０］，ＡＹ［１］とし、プリデコード信号ＰＸ［０：３］をプリデコード信号ＰＹ［０：３］とする。なお、プリデコード信号ＰＹ［０］は例えばＣＯＬＳＥＬ［０］（図６等参照）に対応する。そして、第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を用いればよい。
【００６８】
以上、図１〜図４に示す構成により、コラム選択線ＢＬおよびロウ選択線ＷＬのいずれか一方を非活性状態にすることができる。したがって、半導体記憶装置１０の検査時に、ロウ選択線ＷＬおよびコラム選択線ＢＬのいずれか一方を非活性状態にすることによって、メモリセルアレイ１０１に含まれるメモリセルが活性状態になることがない。つまり、電気ヒューズを切断することなく検査が可能である。
【００６９】
また、メモリセルアレイ１０１から見て、ロウ選択用スキャンフリップフロップ回路１１２をロウ制御回路１０２と反対側に配置しているため、制御回路１００からロウ制御回路１０２およびメモリセルアレイ１０１を介してロウ選択用スキャンフリップフロップ回路１１２までの経路に異常があるかどうかを検査することができる。
【００７０】
また、メモリセルアレイ１０１から見て、コラム選択用スキャンフリップフロップ回路１１３をコラム／入出力制御回路１０３と反対側に配置しているため、制御回路１００からコラム／入出力制御回路１０３およびメモリセルアレイ１０１を介してコラム選択用スキャンフリップフロップ回路１１３までの経路に異常があるかどうかを検査することができる。
【００７１】
また、比較的回路面積が小さいスキャンフリップフロップ回路１１２，１１３を用いて検査を行うことができるため、検査回路の面積の縮小化を図ることができる。
【００７２】
なお、検査の結果については、スキャンフリップフロップ回路１１２，１１３の出力を外部でモニタするなどして確認することができる。
【００７３】
このように、簡易な構成で、電気ヒューズアレイを有するメモリセルアレイに接続される、ロウ選択線あるいはコラム選択線のいずれか一方を非活性状態にする非活性化手段と、ロウ選択線あるいはコラム選択線の電位を検知する手段とを用いることで、より少ない面積で検査が可能で、かつ品質の維持と向上を図ることができる。
【００７４】
（コラム選択線開放手段の構成例）
図５は、図１に示す半導体記憶装置におけるコラム選択線を開放状態とする開放手段の構成例を示す図である。このコラム選択線開放手段５０では、全てのロウ選択線ＷＬが非活性状態である間、コラム選択線ＢＬのうち、活性状態でないコラム選択線ＢＬを開放状態とすることができる。つまり、コラム選択線開放手段５０は、任意の１本以外のコラム選択線ＢＬを開放状態にすることができる。
【００７５】
図５において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。
【００７６】
電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
【００７７】
コラム選択線開放手段５０は、切断用駆動回路５０４と、Ｎ型ＭＩＳトランジスタ５０２と、コラム選択線開放回路５０９とを有している。
【００７８】
切断用駆動回路５０４は、例えばＰ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが高電圧側の電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。Ｐ型ＭＩＳトランジスタ５０４ａのドレインには、Ｎ型ＭＩＳトランジスタ５０２のドレインが接続されている。
【００７９】
Ｎ型ＭＩＳトランジスタ５０２は、ドレインがコラム選択線ＢＬに接続され、ソースが接地され、ゲートがコラム選択線開放回路５０９からの出力信号ＡＴに接続されている。
【００８０】
コラム選択線開放回路５０９は、インバータ回路５０６と、ＮＡＮＤ回路５０７と、インバータ回路５０８とを有している。コラム選択線開放回路５０９からの出力信号ＡＴは、同期信号ＦＣＬＫをインバータ回路５０６により反転した信号と、第３の制御信号としてのテストモードイネーブル信号ＴＥ［０］とをＮＡＮＤ回路５０７の入力とし、ＮＡＮＤ回路５０７からの出力をインバータ回路５０８により反転して発生される。なお、第１および第３の制御信号として、テストモードイネーブル信号ＴＥ［０］を用いてもよい。
【００８１】
テストモードイネーブル信号ＴＥ［０］がハイレベルであるとき、前述したように、ロウ制御回路１０２はロウ選択線ＷＬの電位をすべてロウレベルに保持している。
【００８２】
テストモードイネーブル信号ＴＥ［０］がハイレベルである場合、同期信号ＦＣＬＫの電位を反転するインバータ回路５０６によりＮＡＮＤ回路５０７の２入力端子は双方共にハイレベルとなる。これにより、ＮＡＮＤ回路５０７の出力はロウレベル、インバータ回路５０８からの出力信号ＡＴは一度ハイレベルとなるため、コラム選択線ＢＬの電位が一度ロウレベルとなる。
【００８３】
同期信号ＦＣＬＫの電位がハイレベルとなると、出力信号ＡＴはロウレベルとなって、ロウレベルに落とされた非活性状態のコラム選択線ＢＬ、つまり活性状態である１本のコラム選択線ＢＬ以外は開放状態となる。
【００８４】
このとき、デコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］のデコード結果に基づいて、切断用駆動回路５０４のゲート電位はロウレベルとなり、活性状態であるコラム選択線ＢＬは電源ＶＤＤＨＥの高電位となる。
【００８５】
これにより、メモリセルアレイ１０１に対してアクセス（特に書込動作）が生じる場合に、１本のコラム選択線ＢＬ以外を開放状態とすることが可能になる。メモリセルアレイ１０１内部で生じたショート等の故障に対しては、活性状態であるコラム選択線ＢＬがハイレベルから低下しなくとも、ショートが生じた開放状態にある非活性状態のコラム選択線ＢＬがハイレベルになるため、故障を検知することが可能となる。
【００８６】
なお、図示はしないが、コラム選択線開放手段５０において、同期信号ＦＣＬＫの代わりに、メモリセルアレイ１０１を選択する信号であるチップイネーブル信号ＣＥを用いても。また、テストモードイネーブル信号ＴＥ［０］がロウレベルである場合は、出力信号ＡＴはロウレベルとなり、通常動作に支障をきたすことがない。
【００８７】
（ロウ選択線開放手段の構成例）
図６は、図１に示す半導体記憶装置におけるロウ選択線を開放状態とする開放手段の構成例を示す図である。このロウ選択線開放手段６０では、全てのコラム選択線ＢＬが非活性状態である間、ロウ選択線ＷＬのうち、活性状態でないロウ選択線ＷＬを開放状態とすることができる。なお、図６において、図５に示す構成と同様の役割を有する構成には図５と同じ符号を付与している。また、図６において、統一性を維持するため、コラム選択線ＢＬを非活性状態とする信号、つまり、コラムプリデコード信号発生回路への第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用するものとする。
【００８８】
図６において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
【００８９】
切断用駆動回路５０４は、Ｐ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。
【００９０】
ロウ選択線開放手段６０は、ドライバ回路６０６と、セレクタ回路６０７及び論理回路６０８からなるロウ選択線開放回路６０９とを有している。
【００９１】
ドライバ回路６０６は、Ｐ型ＭＩＳトランジスタ６０６ｐとＮ型ＭＩＳトランジスタ６０６ｎとで構成されており、ロウ選択線ＷＬの電位を発生する。
【００９２】
Ｐ型ＭＩＳトランジスタ６０６ｐは、ソースがメモリセルアレイ１０１の書き込み電位となる電源ＶＤＤＨＥに接続され、ドレインがロウ選択線ＷＬに接続され、ゲートがロウ選択線ＷＬのデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］に接続されている。
【００９３】
Ｎ型ＭＩＳトランジスタ６０６ｎは、ドレインがロウ選択線ＷＬに接続され、ソースが接地され、ゲートがセレクタ回路６０７の出力信号ＢＴに接続されている。
【００９４】
論理回路６０８は、インバータ回路６１０と、ＮＡＮＤ回路６１１と、インバータ回路６１２とを有している。論理回路６０８からの出力信号は、同期信号ＦＣＬＫをインバータ回路６１０により反転した信号と第３の制御信号としてのテストモードイネーブル信号ＴＥ［１］とをＮＡＮＤ回路６１１の入力とし、ＮＡＮＤ回路６１１からの出力をインバータ回路６１２により反転して発生する。なお、第１および第３の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用してもよい。
【００９５】
セレクタ回路６０７は、テストモードイネーブル信号ＴＥ［１］が入力されるインバータ回路６１３と、インバータ回路６１３から出力される信号（テストモードイネーブル信号ＴＥ［１］の反転信号）とデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］とを入力とするＮＡＮＤ回路６１４と、テストモードイネーブル信号ＴＥ［１］と論理回路６０８におけるインバータ回路６１２から出力される信号とを入力とするＮＡＮＤ回路６１５と、ＮＡＮＤ回路６１４及びＮＡＮＤ回路６１５から出力される各信号を入力として受けるＮＡＮＤ回路６１６とで構成され、ＮＡＮＤ回路６１６から出力信号ＢＴが出力される。
【００９６】
セレクタ回路６０７において、選択制御を行う信号として、テストモードイネーブル信号ＴＥ［１］を入力とし、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合にはデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が出力信号ＢＴとして出力される。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、テストモードイネーブル信号ＴＥ［１］と同期信号ＦＣＬＫの反転信号とでＡＮＤ論理を組んだ結果が出力信号ＢＴとして出力されるように構成されている。
【００９７】
ドライバ回路６０６におけるＮ型ＭＩＳトランジスタ６０６ｎのゲートに入力される出力信号ＢＴとして、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合には、デコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が入力されるため、通常のデコード動作となる。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、同期信号ＦＣＬＫの反転信号が供給されるため、同期信号ＦＣＬＫがロウレベルである場合には、出力信号ＢＴはハイレベルとなり、ロウ選択線ＷＬはロウレベルとなる。一方、同期信号ＦＣＬＫがハイレベルである場合には、出力信号ＢＴはロウレベルとなってロウ選択線ＷＬを開放状態とする。この際、活性状態であるロウ選択線ＷＬは、ドライバ回路６０６のＰ型ＭＩＳトランジスタ６０６ｐがデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］をゲートに受けるため、電源ＶＤＤＨＥの電位となる。したがって、活性状態であるロウ選択線ＷＬの電位は、電源ＶＤＤＨＥと同程度の電位となるため、非活性状態のロウ選択線ＷＬ、つまり活性状態である１本のロウ選択線以外のロウ選択線ＷＬは開放状態となる。これにより、メモリセルアレイ１０１内部の一定の抵抗値をもつショートであっても、ロウ選択線ＷＬが活性状態であるか非活性状態であるかにかかわらず、その電位を外部において検知することで異常を確認することが可能になる。
【００９８】
（半導体記憶装置の第１の動作）
図７は、一実施形態に係る半導体記憶装置の第１の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［０］がハイレベルとなり、ロウ選択線ＷＬが非活性状態となって、コラム選択線ＢＬの異常を検出する場合の動作を示す波形図である。なお、図７に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０と、図５に示すコラム選択線開放手段５０とを使用した構成を前提としたものである。なお、図７における各信号の名称について既に説明済みのため、ここでは省略する。
【００９９】
メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［０］がハイレベルとなると、ロウ選択線ＷＬが非活性状態となる。
【０１００】
このとき、図５に示すコラム選択線ＢＬに接続されたＮ型ＭＩＳトランジスタ５０２のゲート電位となる出力信号ＡＴはハイレベルとなるため、コラム選択線ＢＬの電位がロウレベルとなる。次に、半導体記憶装置１０に供給される同期信号ＦＣＬＫがハイレベルとなると、図４に示す構成により、全てのプリデコード信号ＰＸは非活性状態となるため、全てのロウ選択線ＷＬの電位はロウレベルとなる。
【０１０１】
同期信号ＦＣＬＫがハイレベルになると、出力信号ＡＴはロウレベルとなるため、コラム選択線ＢＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルにすると、ロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
【０１０２】
上記のような動作により、活性状態である１本のコラム選択線ＢＬの電位が一定の抵抗を有する微弱なショートであっても外部に出力された信号ＳＯの電位を検知することで異常を確認することができる。
【０１０３】
（半導体記憶装置の第２の動作）
図８は、本発明の一実施形態に係る半導体記憶装置の第２の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［１］がハイレベルとなり、コラム選択線ＢＬが非活性状態となって、ロウ選択線ＷＬの異常を検出する場合の動作を示す波形図である。なお、図８に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０をコラムプリデコード信号発生回路に適用し、図６に示すロウ選択線開放手段６０を使用した構成を前提としたものである。なお、図８における各信号については既に説明済みのため、ここでは省略する。
【０１０４】
メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［１］がハイレベルとなると、コラム選択線ＢＬが非活性状態となる。
【０１０５】
このとき、図６に示すロウ選択線ＷＬに接続されたＮ型ＭＩＳトランジスタ６０６ｎのゲート電位となる出力信号ＢＴはハイレベルとなるため、ロウ選択線ＷＬの電位がロウレベルとなる。次に、半導体記憶装置に供給される同期信号ＦＣＬＫがハイレベルとなると、上述したコラムプリデコード信号発生回路により、その全ての出力は非活性状態となるため、全てのコラム選択線ＢＬの電位はロウレベルとなる。
【０１０６】
同期信号ＦＣＬＫがハイレベルになると、出力信号ＢＴはロウレベルとなるため、ロウ選択線ＷＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルとしてロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
【０１０７】
上記のような動作により、活性状態である１本のロウ選択線ＷＬの電位が一定の抵抗を有する微弱なショートであっても端子に出力された信号ＳＯの電位を検知することで異常を確認できる。
【０１０８】
なお、上記第１および第２の動作において、入力アドレス信号ＡＸ，ＡＹによって特定されるメモリセル以外のメモリセルに接続される、ロウ選択線ＷＬあるいはコラム選択線ＢＬに異常がある場合でも、その異常の検出が可能である。例えば、図７および図８に示す信号ＳＯにおいて、入力アドレス信号ＡＸ，ＡＹによって特定される箇所以外の箇所に電位の変化が現れた場合、その電位の変化を異常として検出することができる。
【０１０９】
以上、本実施形態に係る半導体記憶装置１０によると、ロウ制御回路１０２とスキャンフリップフロップ回路１１２とがメモリセルアレイ１０１を挟むようにしてロウ選択線ＷＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１２までの経路における任意の箇所に生じる異常の検出が可能である。
【０１１０】
また、コラム／入出力制御回路１０３とスキャンフリップフロップ回路１１３とがメモリセルアレイ１０１を挟むようにしてコラム選択線ＢＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１３までの経路における任意の箇所に生じる異常の検出が可能である。
【０１１１】
なお、本実施形態では、２つのスキャンフリップフロップ回路１１２，１１３を設けた場合について説明したが、少なくとも一方のスキャンフリップフロップ回路を設けてもよい。例えば、スキャンフリップフロップ回路１１２のみを設けた場合には、ロウ選択線ＷＬに生じうる異常の検出が可能であり、スキャンフリップフロップ回路１１３のみを設けた場合には、コラム選択線ＢＬに生じうる異常の検出が可能である。
【０１１２】
また、本実施形態では、不揮発デバイスとして、電気ヒューズを用いた場合について説明したが、一度だけ書き換えが可能な不揮発デバイスであればよい。例えば、金属配線溶断型ヒューズ、金属配線層間のコンタクトを破壊するヒューズ、トランジスタのゲート部を破壊するアンチヒューズ、およびトランジスタに過大電流を流して劣化させるトランジスタ劣化型ヒューズを用いてもよく、フローティングゲートを有するＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）型セルを用いてもよい。
【産業上の利用可能性】
【０１１３】
本開示は、微細化が進む先端プロセスにおいて、セキュリティー用のＩＤコード、プロセッサ、メモリ、ＰＬＬ回路等を搭載したシステムＬＳＩの回路技術として、特に大規模な容量を有する不揮発デバイスをアレイ型で実現する技術分野における品質の維持向上に有用である。
【符号の説明】
【０１１４】
１０              半導体記憶装置
２０              プリデコード信号発生回路
５０              コラム選択線開放手段
６０              ロウ選択線開放手段
１００            制御回路
１０１            メモリセルアレイ（不揮発デバイスアレイ）
１０２            ロウ制御回路
１０３            コラム／入出力制御回路
１１１            切断駆動回路
１１２            ロウ選択用スキャンフリップフロップ回路
１１３            コラム選択用スキャンフリップフロップ回路
５０２，５０３    Ｎ型ＭＩＳトランジスタ
５０５            電気ヒューズ（不揮発デバイス）
５０８            インバータ回路
５０９            コラム選択線開放回路
６０９            ロウ選択線開放回路
ＢＬ              コラム選択線
ＷＬ              ロウ選択線
【図１】
2013179594.tif 000003
【図２】
2013179594.tif 000004
【図３】
2013179594.tif 000005
【図４】
2013179594.tif 000006
【図５】
2013179594.tif 000007
【図６】
2013179594.tif 000008
【図７】
2013179594.tif 000009
【図８】
2013179594.tif 000010
【手続補正書】
【提出日】平成26年9月18日(2014.9.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電気ヒューズなどの不揮発デバイスを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、各種機器にはより一層の高機能化や高性能化が図られている。さらに、情報機器には、高いセキュリティーが求められる。高性能化や高機能化を実現するために、最先端の半導体デバイスでは、プロセスのさらなる微細化が行われている。特にシステムＬＳＩ（Large Scale Integration）のような最先端の半導体デバイスの分野では高度なセキュリティーへの需要があり、半導体デバイス内部に比較的ビット数が多いセキュリティー用のＩＤコードを埋め込む傾向がある。
【０００３】
これらの分野においては、高性能化の観点から、特に、そのアナログ量の高精度化が求められる。例えば、搭載されている要素技術である、メモリ、ＰＬＬ（Phase Locked Loop）回路、およびアナログ回路等では、それぞれ、メモリ欠陥救済回路、ＰＬＬ、アナログ量のチューニング等が実施される。これらのチューニングは、その精度向上の観点から半導体メーカーで、半導体デバイス内部の検査が行われた後、出荷後のセットに対しても検査が実施される傾向にある。
【０００４】
簡易なプログラム素子としてポリシリコン層とシリサイド層との積層構造からなるヒューズ素子（以下、「電気ヒューズ」と記す。）が多用される。この電気ヒューズの切断方法としては、両端に所定のプログラム電位を印加してシリサイド層に電流を流すことでシリサイドを凝集させて電気ヒューズの抵抗を増大させる方法等（例えば、特許文献１を参照。）が知られている。
【０００５】
これら半導体デバイスに用いられる電気ヒューズには、従来よりも多くのビット数であることが求められる上、半導体デバイスを出荷した後のセットにおいて、充分な品質の確保が求められる。電気ヒューズのビット数が増加することにより、半導体デバイスの面積が増大するのを抑制するために、電気ヒューズを行列状に配置した電気ヒューズアレイを形成することが多い。一方、半導体デバイスを出荷した後のセットにおいて充分な品質を確保するためには、電気ヒューズの切断で生じる故障以外に、その周辺回路の故障検査が必要となる。つまり、電気ヒューズを切断せずに、如何にして、周辺回路の故障を検査するかという課題が存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表平１１−５１２８７９号公報
【特許文献２】特開平０７−０４５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この課題に対して、以下に示すような検査回路が提案されている（例えば、特許文献２を参照。）。従来の検査回路は、アドレス信号をデコードし、アドレスデコード信号をワード線に出力するアドレスデコード回路と、テスト選択信号により、アドレスデコード信号またはテストデータ入力信号の何れかを選択して、ワード線にアドレスデコード信号またはレベル設定信号を出力するとともに、テストデータ入力信号に対応して、テストクロック信号を介してテストデータ出力信号を順次出力するワード線制御回路と、アドレスデコード信号またはレベル設定信号によって、内部に含まれるメモリセルが選択されるメモリセルアレイと、メモリセルアレイに対応したビット線を経由して、データ信号を書き込む、またはデータ信号を読み出す入出力制御回路とで構成される。
【０００８】
しかしながら、この検査回路を動作させると、電流を流すことにより一度だけその状態を変える不揮発デバイスとしての電気ヒューズの状態が変わってしまい、電気ヒューズが切断されるという課題がある。
【０００９】
かかる点に鑑みて、本開示は、行列状に配置された不揮発デバイスの不揮発性を破壊することなく検査をすることができる半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。例えば、半導体記憶装置は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイと、前記不揮発デバイスアレイの列に対応する１以上のロウ選択線と、前記ロウ選択線の一端側に接続されるロウ制御回路と、前記不揮発デバイスアレイの行に対応する１以上のコラム選択線と、前記コラム選択線の一端側に接続されるコラム制御回路と、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の少なくとも一方に設けられたフリップフロップ回路と、第１の制御信号に基づいて、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にする非活性化手段とを備えていることを特徴とする。
【００１１】
以上の構成によれば、例えば電気ヒューズからなる不揮発デバイスの通常の使用状態では、ロウ選択線およびコラム選択線を活性化することで切断動作が可能となるが、検査時において、ロウ選択線あるいはコラム選択線のいずれか一方を非活性化状態とすることで切断動作が行われなくなる。つまり、検査時において不揮発デバイスの不揮発性を破壊することがない。そのため、実使用状態でのロウ選択線あるいはコラム選択線のいずれか一方が活性化し、いずれかの選択線の電位状態をフリップフロップ回路で確認することが可能となる。ここで、フリップフロップ回路は、コラム選択線におけるコラム制御回路と反対側およびロウ選択線におけるロウ制御回路の反対側の少なくとも一方に配置されている。したがって、フリップフロップ回路では、これら制御回路の少なくとも一方から不揮発デバイスアレイを介してフリップフロップ回路までの経路の検査が可能となる。これにより、不揮発デバイスアレイ内部において発生する配線間ショート等も外部検出可能となるため、検査の低コスト化を図ることができ、半導体記憶装置の品質を高く維持することができる。また、非活性化手段およびフリップフロップ回路等は、比較的小規模な回路及び面積で実現可能であるため、半導体記憶装置を低コストで製造可能となる。
【００１２】
また、前記非活性化手段は、前記第１の制御信号に基づいて論理遷移するプリデコード信号を非活性状態にすることによって、前記ロウ選択線および前記コラム選択線のいずれか一方を非活性状態にするプリデコード信号発生回路を有していてもよい。
【００１３】
この構成によれば、非活性化手段は、プリデコード信号発生回路を有している。そして、プリデコード信号発生回路から出力されるプリデコード信号は、第１の制御信号に基づいて論理遷移し、このプリデコード信号が非活性状態となることによって、ロウ選択線およびコラム選択線のいずれか一方が非活性状態となる。したがって、不揮発デバイスアレイの周辺に、ロウ選択線やコラム選択線のドライバ回路部に、これら選択線を非活性状態にするための専用の回路等を設ける必要が無い。すなわち、テスト回路に不要な面積が生じず、半導体記憶装置を低コストで製造することができる。
【００１４】
また、前記プリデコード信号発生回路は、前記第１の制御信号および前記不揮発デバイスアレイを選択する第２の制御信号に基づいて前記プリデコード信号を非活性状態にしてもよい。
【００１５】
この構成によれば、プリデコード信号発生回路は、２つの制御信号を論理合成することによってプリデコード信号を非活性状態とすることが可能となる。ここで、第２の制御信号は不揮発デバイスアレイを選択するための制御信号であるため、第２の制御信号によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。そのため、回路面積のさらなる削減と回路構成の容易化とを図ることができ、特に制御信号の入力初段の段階で構成することが可能になる。
【００１６】
また、前記プリデコード信号発生回路は、第１の同期信号および前記第１の制御信号に基づいて前記プリデコード信号を非活性状態としてもよい。
【００１７】
この構成によれば、クロック入力を伴う同期式メモリアレイの制御手法が一般化する中で、第１の制御信号の入力だけではプリデコード信号が発生しない場合において、クロック入力からプリデコード信号を発生させるための手法に適用可能である。つまり、第１の制御信号と、クロック入力としての第１の同期信号とを論理合成することによって、ロウ選択線およびコラム選択線のいずれか一方を非活性状態にすることができる。したがって、クロック入力によりプリデコードされた信号をさらに非活性状態にするための回路等を設ける必要がない。
【００１８】
また、上記半導体記憶装置は、前記ロウ選択線および前記コラム選択線のうち非活性状態でない方のいずれか１本以外を開放状態にする開放手段を備えている。
【００１９】
この構成によれば、ロウ選択線かあるいはコラム選択線のいずれか一方を非活性状態として切断動作の停止が可能であるが、非活性状態でない方の選択線のうちの１本を除いて、開放状態とすることができる。例えば、ロウ選択線のうちの１本が、活性状態でハイレベルであるとき、他の非活性状態のロウ選択線を、一旦、ロウレベルから開放状態とすることができる。これにより、不揮発デバイスアレイ内部において、配線の抵抗値を有するショート等により、１本の選択線がロウレベルになりきらない場合や、本来ロウレベルであるべき非活性状態のロウ選択線がハイレベルになりきらない場合であっても、全てのロウ選択線の電位をフリップフロップ回路に読み出すことで、不揮発デバイスアレイの異常を検知することが可能になり、品質維持に寄与する。
【００２０】
また、前記開放手段は、ドレインが前記ロウ選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。
【００２１】
この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、ロウ選択線のうち活性状態であるロウ選択線はハイレベルとなり、非活性状態であるロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中に開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。
【００２２】
また、前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記ロウ選択線のうち活性状態である１本以外を開放状態にしてもよい。
【００２３】
この構成によれば、ロウ選択線のうち活性状態のロウ選択線はハイレベルとなり、非活性状態のロウ選択線は一旦その電位がロウレベルとなった後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることができる。
【００２４】
また、前記開放手段は、ドレインが前記コラム選択線に接続され、ゲートに第１の同期信号と第３の制御信号とを論理合成した信号を受けるＮ型ＭＩＳトランジスタを有する。
【００２５】
この構成によれば、不揮発デバイスアレイへのアクセスが同期信号により開始される場合であっても、例えば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中にのみ開放状態とすることが可能となるため、開放手段をより簡易な構成とすることができる。
【００２６】
前記開放手段は、前記Ｎ型ＭＩＳトランジスタのゲート電位をロウレベルにすることによって、前記コラム選択線のうち活性状態である１本以外を開放状態にしてもよい。
【００２７】
この構成によれば、コラム選択線のうち活性状態であるコラム選択線はハイレベルとなり、非活性状態であるコラム選択線は一旦その電位をロウレベルとされた後に、不揮発デバイスアレイへのアクセス中に開放状態とすることができる。
【００２８】
また、前記フリップフロップ回路は、第４の制御信号に基づいて、前記ロウ選択線および前記コラム選択線の少なくとも一方の電位を取り込んでもよい。
【００２９】
この構成によれば、不揮発デバイスアレイの書込動作や読出動作中のいずれの場合でも、また、不揮発デバイスアレイの動作が停止中の場合であっても、フリップフロップ回路によって、不揮発デバイスアレイのロウ選択線およびコラム選択線の少なくとも一方の状態を検知することが可能となる。
【００３０】
また、前記フリップフロップ回路は、前記不揮発デバイスアレイからみて、前記ロウ制御回路の反対側および前記コラム制御回路の反対側の双方に設けられていてもよい。
【００３１】
この構成によれば、ロウ選択線およびコラム選択線の両方の状態をフリップフロップ回路によって検知することができる。
【００３２】
また、前記不揮発デバイスは、トランジスタのゲート材料で構成される電気ヒューズであってもよい。
【００３３】
この構成によれば、一度だけ書き換え可能な不揮発デバイスとして、電流が流れることによりその状態を変化させる電気ヒューズを、トランジスタのゲート材料で構成することができるため、不揮発デバイスを容易に製造することができ、低コスト化を図ることができる。
【発明の効果】
【００３４】
本開示によると、微細化が進む先端プロセスと、高機能化および高性能化が進むセキュリティー等との要請から、不揮発デバイスアレイを備えた半導体記憶装置の面積縮小が可能である。また、アナログ量の精度向上の観点において、半導体メーカー内部でのトリミングのみならず、半導体記憶装置出荷後のセット状態でのトリミングや切断を行う場合であっても、回路規模の増大を抑制しつつ、半導体記憶装置の製造原価低減と、品質維持および向上を図ることができる。さらに、不揮発デバイス等を破壊することなく安定的な検査が可能であり、製品出荷後の品質向上を実現することが可能となる。
【図面の簡単な説明】
【００３５】
【図１】図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。
【図２】図２は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。
【図３】図３は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。
【図４】図４は、図１におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。
【図５】図５は、図１におけるコラム選択線の開放手段の構成例を示す図である。
【図６】図６は、図１におけるロウ選択線の開放手段の構成例を示す図である。
【図７】図７は、図１の半導体記憶装置の第１の動作を示す波形図である。
【図８】図８は、図１の半導体記憶装置の第２の動作を示す波形図である。
【発明を実施するための形態】
【００３６】
（一実施形態）
以下、本開示の一実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００３７】
図１は、一実施形態に係る半導体記憶装置の構成例を示す図である。図１に示す半導体記憶装置１０は、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有するメモリセルアレイを備えた半導体記憶装置である。なお、本実施形態では、不揮発性デバイスとして、トランジスタのゲート材料で構成される電気ヒューズを用いた場合について説明する。
【００３８】
半導体記憶装置１０は、電気ヒューズが行列状に配置された電気ヒューズアレイを有するメモリセルアレイ１０１と、メモリセルアレイ１０１にロウ選択線ＷＬによって接続されたロウ制御回路１０２と、メモリセルアレイ１０１に接続された切断駆動回路１１１と、メモリセルアレイ１０１及び切断駆動回路１１１にコラム選択線ＢＬによって接続されたコラム／入出力制御回路１０３（コラム制御回路）と、ロウ制御回路１０２及びコラム／入出力制御回路１０３に接続された制御回路１００と、メモリセルアレイ１０１に接続されたロウ選択用スキャンフリップフロップ回路１１２と、メモリセルアレイ１０１に接続されたコラム選択用スキャンフリップフロップ回路１１３とを有している。
【００３９】
制御回路１００は、メモリセルアレイ１０１を選択する選択信号であるチップイネーブル信号ＣＥ、プログラムイネーブル信号ＰＧ、およびテストモードイネーブル信号ＴＥ［０：１］（ＴＥ［０：１］は、ＴＥ［０］，ＴＥ［１］の略、以降この表記を使用する）を入力信号とし、第１の同期信号としての同期信号ＦＣＬＫをクロック入力としている。そして、制御回路１００は、ロウ制御回路１０２及びコラム／入出力制御回路１０３のそれぞれを出力信号によって制御している。なお、本実施形態では、メモリセルアレイ１０１が選択されることによって、内部に設けられた電気ヒューズアレイが選択される。
【００４０】
ロウ制御回路１０２は、入力アドレス信号ＡＸ［０：ｍ］（ｍは正の整数）を入力とし、制御回路１００からの出力信号によって制御される。ロウ制御回路１０２は、メモリセルアレイ１０１に対してアドレスのデコードを行い、ロウ選択信号１１５をロウ選択線ＷＬに出力している。これにより、メモリセルアレイ１０１内の電気ヒューズアレイが選択される。
【００４１】
コラム／入出力制御回路１０３は、入力アドレス信号ＡＹ［０：ｎ］（ｎは正の整数）を入力とし、メモリセルアレイ１０１に含まれるメモリセルに対してデータの読み出しおよび書き込みを行う。コラム／入出力制御回路１０３は、データを読み出す場合、コラム信号１１４を発生し、メモリセル（電気ヒューズ）の読み出し結果としてコラム選択線ＢＬに出力されたデータをデータ出力信号ＤＯ［０：ｐ］（ｐは正の整数）として出力する。一方、コラム／入出力制御回路１０３は、データを書き込む場合、信号／ＣＯＬＳＥＬ［０：ｐ］を切断駆動回路１１１に出力する。
【００４２】
メモリセルアレイ１０１は、ＭＩＳトランジスタのゲートで形成された電気ヒューズと、ロウ選択信号１１５をゲートに受けるＮ型ＭＩＳトランジスタとで構成される複数のメモリセルを有する。各メモリセルは、ロウ選択線ＷＬ及びコラム選択線ＢＬに接続されている。
【００４３】
切断駆動回路１１１は、制御回路１００の制御によってコラム／入出力制御回路１０３によるメモリセルへの書き込みが有効になった際、信号／ＣＯＬＳＥＬ［０：ｐ］に基づいて、メモリセルのコラム選択線ＢＬに、電気ヒューズを切断するために必要な電位をドライブする。
【００４４】
ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのデコードされた電位を取り込む。コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのデコードされた電位を取り込む。なお、本実施形態では、ロウ選択用スキャンフリップフロップ回路１１２とコラム選択用スキャンフリップフロップ回路１１３とは、ロウ選択用スキャンフリップフロップ回路１１２の出力がコラム選択用スキャンフリップフロップ回路１１３の入力に接続された構成を有している。
【００４５】
ロウ選択用スキャンフリップフロップ回路１１２は、ロウ選択線ＷＬのロウ選択信号１１５を、コラム選択用スキャンフリップフロップ回路１１３は、コラム選択線ＢＬのコラム信号１１４を、それぞれフリップフロップ回路１１６の内部に取り込むために制御信号ＲＳＴを入力とする。また、内部に取り込んだデータを外部出力するために同期信号ＳＣＬＫが入力される。
【００４６】
ここで、ロウ選択用スキャンフリップフロップ回路１１２及びコラム選択用スキャンフリップフロップ回路１１３を構成する単位であるフリップフロップ回路１１６について詳細に説明する。
【００４７】
フリップフロップ回路１１６は、データ入力としてのＩ端子と、制御信号ＲＳＴが入力されるＲ端子と、ロウ選択線ＷＬかあるいはコラム選択線ＢＬの電位が入力されるＳ端子と、同期信号ＳＣＬＫが入力されるＣ端子と、データ出力としてのＯ端子と、インバータ回路１１７と、ＮＡＮＤ回路１１８，１１９，１２０で構成されるセレクタ回路と、ＤＱフリップフロップ回路１２１とを有する。
【００４８】
インバータ回路１１７は、制御信号ＲＳＴを反転して出力する。ＮＡＮＤ回路１１８は、インバータ回路１１７の出力と前段のフリップフロップ回路１１６のＯ端子からの出力とを受ける。ＮＡＮＤ回路１１９は、Ｓ端子の入力と制御信号ＲＳＴとを受ける。ＮＡＮＤ回路１２０は、ＮＡＮＤ回路１１８，１１９の出力を受ける。
【００４９】
ＤＱフリップフロップ回路１２１は、フリップフロップ回路１１６のＣ端子であり、ＤＱフリップフロップ回路１２１のＣＫ端子入力である同期信号ＳＣＬＫにより、入力であるＤ端子からの入力信号を、出力であるＱ端子に対して転送する。なお、図１では、フリップフロップ回路１１６のＳ端子は、ロウ選択線ＷＬおよびコラム選択線ＢＬの末端部に接続されているが、フリップフロップ回路１１６は、メモリセルアレイ１０１からみてロウ制御回路１０２の反対側、およびコラム／入出力制御回路１０３の反対側に接続されていればよい。
【００５０】
フリップフロップ回路１１６は、Ｒ端子入力である制御信号ＲＳＴがハイレベルになるとＳ端子入力の信号をＤＱフリップフロップ回路１２１に伝達して、ＤＱフリップフロップ回路１２１にその電位を格納する。フリップフロップ回路１１６へ入力される制御信号ＲＳＴがロウレベルになると、各フリップフロップ回路１１６は、前段のフリップフロップ回路１１６のＯ端子からの出力を自身のＩ端子への入力として受ける構成であり、フリップフロップ回路１１６に同期信号ＳＣＬＫがクロック入力されると、シーケンシャルに次段に転送される構成になっている。
【００５１】
なお、初段のフリップフロップ回路１１６への入力を信号ＦＤとして、最終段のフリップフロップ回路１１６から外部に信号ＳＯが出力される。この構成により、メモリセルアレイ１０１が読出動作および書込動作中であっても、あるいはその動作が停止している状態であっても、ロウ選択線ＷＬのロウ選択信号１１５と、コラム選択線ＢＬのコラム信号１１４の電位を任意に取り込むことにより、外部に信号ＳＯを出力することが可能になる。
【００５２】
（プリデコード信号発生回路の第１の構成例）
図２は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第１の構成例を示す図である。
【００５３】
図２に示すように、プリデコード信号発生回路２０は、インバータ回路２０１と、ＮＡＮＤ回路２０２と、ＮＯＲ回路２０３とを有する。
【００５４】
図２において、入力アドレス信号ＡＸ［０］は、図１におけるロウ制御回路１０２に入力される入力アドレス信号ＡＸ［０：ｍ］のうち、配列０に相当する信号であり、入力アドレス信号ＡＸ［１］は配列１に相当する信号である。
【００５５】
プリデコード信号発生回路２０では、入力アドレス信号ＡＸ［０］，ＡＸ［１］をデコードするため、インバータ回路２０１により反転電位が発生される。そして、ＮＡＮＤ回路２０２にそれぞれデコードできるように正、負の信号が入力され、ＮＡＮＤ回路２０２の出力は、対応するＮＯＲ回路２０３に入力される。また、ＮＯＲ回路２０３には、半導体記憶装置におけるテストモードイネーブル信号ＴＥ［０］（第１の制御信号）が共通に入力される。
【００５６】
上記構成を入力アドレス信号ＡＸ［０：ｍ］のすべてに対して実施することでロウプリデコード信号発生回路が構成される。テストモードイネーブル信号ＴＥ［０］がロウレベルである場合には、プリデコード信号ＰＸは入力アドレス信号ＡＸ［０：ｍ］により指定されたアドレスがデコードされたものとなる。一方、テストモードイネーブル信号ＴＥ［０］がハイレベルである場合には、全てのプリデコード信号ＰＸはロウレベルとなり非活性状態となる。
【００５７】
（プリデコード信号発生回路の第２の構成例）
図３は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第２の構成例を示す図である。図２に示す第１の構成例では、ＮＯＲ回路２０３の一方にテストモードイネーブル信号ＴＥ［０］を直接入力している。これに対して、図３に示す第２の構成例ではＮＯＲ回路２０３の一方に、図２におけるテストモードイネーブル信号ＴＥ［０］の代わりに、チップイネーブル信号ＣＥ（第２の制御信号）とテストモードイネーブル信号ＴＥ［０］を入力とする論理回路３０４からの出力信号を入力している点で相違している。なお、図３において、図２に示す第１の構成例と同様の役割を有する構成には図２と同じ符号を付与している。
【００５８】
プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、メモリセルアレイ１０１の選択信号であるチップイネーブル信号ＣＥにより発生される構成になっている。
【００５９】
具体的に、論理回路３０４は、チップイネーブル信号ＣＥを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、チップイネーブル信号ＣＥを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
【００６０】
そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、チップイネーブル信号ＣＥによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力にはチップイネーブル信号ＣＥの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第２の構成例では、テストモードイネーブル信号ＴＥ［０］とチップイネーブル信号ＣＥとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図３に示すような論理回路３０４の構成を有している。
【００６１】
なお、この論理回路３０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路３０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
【００６２】
（プリデコード信号発生回路の第３の構成例）
図４は、図１に示す半導体記憶装置におけるロウ制御回路を構成するプリデコード信号発生回路の第３の構成例を示す図である。図３に示す第２の構成例では、インバータ回路３０１にチップイネーブル信号ＣＥを入力している。これに対して、図４に示す第３の構成例では、図３におけるチップイネーブル信号ＣＥの代わりに同期信号ＦＣＬＫをインバータ回路３０１に入力している点で相違している。図４において、図３に示す第２の構成例と同様の役割を有する構成には図３と同じ符号を付与している。
【００６３】
プリデコード信号発生回路２０は、プリデコード信号ＰＸ［０：３］が、制御回路１００に供給される同期信号ＦＣＬＫにより発生される構成になっている。
【００６４】
具体的に、論理回路４０４は、同期信号ＦＣＬＫを入力とするインバータ回路３０１と、インバータ回路３０１から出力される、同期信号ＦＣＬＫを反転した信号とテストモードイネーブル信号ＴＥ［０］とを入力とするＮＯＲ回路３０２と、ＮＯＲ回路３０２から出力される信号を入力とするインバータ回路３０３とを有している。
【００６５】
そして、このインバータ回路３０３からはＮＯＲ回路３０２の出力信号を反転した信号が出力され、この反転した信号がＮＯＲ回路２０３の一方の入力信号となる。通常、同期信号ＦＣＬＫによりプリデコード信号を発生する場合、ＮＯＲ回路２０３の一方の入力には同期信号ＦＣＬＫの反転信号が入力され、これによってプリデコード信号を発生する。しかしながら、第３の構成例では、テストモードイネーブル信号ＴＥ［０］と同期信号ＦＣＬＫとの論理合成により、プリデコード信号ＰＸ［０：３］を非活性化する構成であるため、図４に示すような論理回路４０４の構成を有している。
【００６６】
なお、この論理回路４０４を、ロウ制御回路１０２内に設けてもよいし、例えば、制御回路１００内に設けてもよい。制御回路１００内に設けた場合、論理回路４０４からの出力がロウ制御回路１０２へ供給されるため、ロウ制御回路１０２を形成するための領域に必要な面積は少なくて済む。
【００６７】
ここで、図２〜図４には、ロウプリデコード信号発生回路の一部を記載しているが、これらの構成をコラムプリデコード信号発生回路に適用することも可能である。その場合、例えば、入力アドレス信号ＡＸ［０］，ＡＸ［１］を、それぞれ入力アドレス信号ＡＹ［０］，ＡＹ［１］とし、プリデコード信号ＰＸ［０：３］をプリデコード信号ＰＹ［０：３］とする。なお、プリデコード信号ＰＹ［０］は例えばＣＯＬＳＥＬ［０］（図６等参照）に対応する。そして、第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を用いればよい。
【００６８】
以上、図１〜図４に示す構成により、コラム選択線ＢＬおよびロウ選択線ＷＬのいずれか一方を非活性状態にすることができる。したがって、半導体記憶装置１０の検査時に、ロウ選択線ＷＬおよびコラム選択線ＢＬのいずれか一方を非活性状態にすることによって、メモリセルアレイ１０１に含まれるメモリセルが活性状態になることがない。つまり、電気ヒューズを切断することなく検査が可能である。
【００６９】
また、メモリセルアレイ１０１から見て、ロウ選択用スキャンフリップフロップ回路１１２をロウ制御回路１０２と反対側に配置しているため、制御回路１００からロウ制御回路１０２およびメモリセルアレイ１０１を介してロウ選択用スキャンフリップフロップ回路１１２までの経路に異常があるかどうかを検査することができる。
【００７０】
また、メモリセルアレイ１０１から見て、コラム選択用スキャンフリップフロップ回路１１３をコラム／入出力制御回路１０３と反対側に配置しているため、制御回路１００からコラム／入出力制御回路１０３およびメモリセルアレイ１０１を介してコラム選択用スキャンフリップフロップ回路１１３までの経路に異常があるかどうかを検査することができる。
【００７１】
また、比較的回路面積が小さいスキャンフリップフロップ回路１１２，１１３を用いて検査を行うことができるため、検査回路の面積の縮小化を図ることができる。
【００７２】
なお、検査の結果については、スキャンフリップフロップ回路１１２，１１３の出力を外部でモニタするなどして確認することができる。
【００７３】
このように、簡易な構成で、電気ヒューズアレイを有するメモリセルアレイに接続される、ロウ選択線あるいはコラム選択線のいずれか一方を非活性状態にする非活性化手段と、ロウ選択線あるいはコラム選択線の電位を検知する手段とを用いることで、より少ない面積で検査が可能で、かつ品質の維持と向上を図ることができる。
【００７４】
（コラム選択線開放手段の構成例）
図５は、図１に示す半導体記憶装置におけるコラム選択線を開放状態とする開放手段の構成例を示す図である。このコラム選択線開放手段５０では、全てのロウ選択線ＷＬが非活性状態である間、コラム選択線ＢＬのうち、活性状態でないコラム選択線ＢＬを開放状態とすることができる。つまり、コラム選択線開放手段５０は、任意の１本以外のコラム選択線ＢＬを開放状態にすることができる。
【００７５】
図５において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。
【００７６】
電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
【００７７】
コラム選択線開放手段５０は、切断用駆動回路５０４と、Ｎ型ＭＩＳトランジスタ５０２と、コラム選択線開放回路５０９とを有している。
【００７８】
切断用駆動回路５０４は、例えばＰ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが高電圧側の電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。Ｐ型ＭＩＳトランジスタ５０４ａのドレインには、Ｎ型ＭＩＳトランジスタ５０２のドレインが接続されている。
【００７９】
Ｎ型ＭＩＳトランジスタ５０２は、ドレインがコラム選択線ＢＬに接続され、ソースが接地され、ゲートがコラム選択線開放回路５０９からの出力信号ＡＴに接続されている。
【００８０】
コラム選択線開放回路５０９は、インバータ回路５０６と、ＮＡＮＤ回路５０７と、インバータ回路５０８とを有している。コラム選択線開放回路５０９からの出力信号ＡＴは、同期信号ＦＣＬＫをインバータ回路５０６により反転した信号と、第３の制御信号としてのテストモードイネーブル信号ＴＥ［０］とをＮＡＮＤ回路５０７の入力とし、ＮＡＮＤ回路５０７からの出力をインバータ回路５０８により反転して発生される。なお、第１および第３の制御信号として、テストモードイネーブル信号ＴＥ［０］を用いてもよい。
【００８１】
テストモードイネーブル信号ＴＥ［０］がハイレベルであるとき、前述したように、ロウ制御回路１０２はロウ選択線ＷＬの電位をすべてロウレベルに保持している。
【００８２】
テストモードイネーブル信号ＴＥ［０］がハイレベルである場合、同期信号ＦＣＬＫの電位を反転するインバータ回路５０６によりＮＡＮＤ回路５０７の２入力端子は双方共にハイレベルとなる。これにより、ＮＡＮＤ回路５０７の出力はロウレベル、インバータ回路５０８からの出力信号ＡＴは一度ハイレベルとなるため、コラム選択線ＢＬの電位が一度ロウレベルとなる。
【００８３】
同期信号ＦＣＬＫの電位がハイレベルとなると、出力信号ＡＴはロウレベルとなって、ロウレベルに落とされた非活性状態のコラム選択線ＢＬ、つまり活性状態である１本のコラム選択線ＢＬ以外は開放状態となる。
【００８４】
このとき、デコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］のデコード結果に基づいて、切断用駆動回路５０４のゲート電位はロウレベルとなり、活性状態であるコラム選択線ＢＬは電源ＶＤＤＨＥの高電位となる。
【００８５】
これにより、メモリセルアレイ１０１に対してアクセス（特に書込動作）が生じる場合に、１本のコラム選択線ＢＬ以外を開放状態とすることが可能になる。メモリセルアレイ１０１内部で生じたショート等の故障に対しては、活性状態であるコラム選択線ＢＬがハイレベルから低下しなくとも、ショートが生じた開放状態にある非活性状態のコラム選択線ＢＬがハイレベルになるため、故障を検知することが可能となる。
【００８６】
なお、図示はしないが、コラム選択線開放手段５０において、同期信号ＦＣＬＫの代わりに、メモリセルアレイ１０１を選択する信号であるチップイネーブル信号ＣＥを用いてもよい。また、テストモードイネーブル信号ＴＥ［０］がロウレベルである場合は、出力信号ＡＴはロウレベルとなり、通常動作に支障をきたすことがない。
【００８７】
（ロウ選択線開放手段の構成例）
図６は、図１に示す半導体記憶装置におけるロウ選択線を開放状態とする開放手段の構成例を示す図である。このロウ選択線開放手段６０では、全てのコラム選択線ＢＬが非活性状態である間、ロウ選択線ＷＬのうち、活性状態でないロウ選択線ＷＬを開放状態とすることができる。なお、図６において、図５に示す構成と同様の役割を有する構成には図５と同じ符号を付与している。また、図６において、統一性を維持するため、コラム選択線ＢＬを非活性状態とする信号、つまり、コラムプリデコード信号発生回路への第１の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用するものとする。
【００８８】
図６において、メモリセル群５０１の各メモリセル５０１ａは、電気ヒューズ５０５とＮ型ＭＩＳトランジスタ５０３とで構成されている。電気ヒューズ５０５は、一端がコラム選択線ＢＬに接続され、他端が電気ヒューズ５０５を切断するためのＮ型ＭＩＳトランジスタ５０３のドレインに接続されている。Ｎ型ＭＩＳトランジスタ５０３は、ゲートがロウ選択線ＷＬに接続され、ソースが接地されている。
【００８９】
切断用駆動回路５０４は、Ｐ型ＭＩＳトランジスタ５０４ａで構成されている。Ｐ型ＭＩＳトランジスタ５０４ａは、ソースが電源ＶＤＤＨＥに接続され、ドレインがコラム選択線ＢＬに接続され、ゲートがデコード信号ＣＯＬＳＥＬ［ｐ］を反転した反転信号／ＣＯＬＳＥＬ［ｐ］に接続されている。
【００９０】
ロウ選択線開放手段６０は、ドライバ回路６０６と、セレクタ回路６０７及び論理回路６０８からなるロウ選択線開放回路６０９とを有している。
【００９１】
ドライバ回路６０６は、Ｐ型ＭＩＳトランジスタ６０６ｐとＮ型ＭＩＳトランジスタ６０６ｎとで構成されており、ロウ選択線ＷＬの電位を発生する。
【００９２】
Ｐ型ＭＩＳトランジスタ６０６ｐは、ソースがメモリセルアレイ１０１の書き込み電位となる電源ＶＤＤＨＥに接続され、ドレインがロウ選択線ＷＬに接続され、ゲートがロウ選択線ＷＬのデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］に接続されている。
【００９３】
Ｎ型ＭＩＳトランジスタ６０６ｎは、ドレインがロウ選択線ＷＬに接続され、ソースが接地され、ゲートがセレクタ回路６０７の出力信号ＢＴに接続されている。
【００９４】
論理回路６０８は、インバータ回路６１０と、ＮＡＮＤ回路６１１と、インバータ回路６１２とを有している。論理回路６０８からの出力信号は、同期信号ＦＣＬＫをインバータ回路６１０により反転した信号と第３の制御信号としてのテストモードイネーブル信号ＴＥ［１］とをＮＡＮＤ回路６１１の入力とし、ＮＡＮＤ回路６１１からの出力をインバータ回路６１２により反転して発生する。なお、第１および第３の制御信号としてテストモードイネーブル信号ＴＥ［１］を使用してもよい。
【００９５】
セレクタ回路６０７は、テストモードイネーブル信号ＴＥ［１］が入力されるインバータ回路６１３と、インバータ回路６１３から出力される信号（テストモードイネーブル信号ＴＥ［１］の反転信号）とデコード信号ＲＯＷＳＥＬ［ｘ］を反転した反転信号／ＲＯＷＳＥＬ［ｘ］とを入力とするＮＡＮＤ回路６１４と、テストモードイネーブル信号ＴＥ［１］と論理回路６０８におけるインバータ回路６１２から出力される信号とを入力とするＮＡＮＤ回路６１５と、ＮＡＮＤ回路６１４及びＮＡＮＤ回路６１５から出力される各信号を入力として受けるＮＡＮＤ回路６１６とで構成され、ＮＡＮＤ回路６１６から出力信号ＢＴが出力される。
【００９６】
セレクタ回路６０７において、選択制御を行う信号として、テストモードイネーブル信号ＴＥ［１］を入力とし、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合にはデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が出力信号ＢＴとして出力される。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、テストモードイネーブル信号ＴＥ［１］と同期信号ＦＣＬＫの反転信号とでＡＮＤ論理を組んだ結果が出力信号ＢＴとして出力されるように構成されている。
【００９７】
ドライバ回路６０６におけるＮ型ＭＩＳトランジスタ６０６ｎのゲートに入力される出力信号ＢＴとして、テストモードイネーブル信号ＴＥ［１］がロウレベルである場合には、デコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］が入力されるため、通常のデコード動作となる。一方、テストモードイネーブル信号ＴＥ［１］がハイレベルである場合には、同期信号ＦＣＬＫの反転信号が供給されるため、同期信号ＦＣＬＫがロウレベルである場合には、出力信号ＢＴはハイレベルとなり、ロウ選択線ＷＬはロウレベルとなる。一方、同期信号ＦＣＬＫがハイレベルである場合には、出力信号ＢＴはロウレベルとなってロウ選択線ＷＬを開放状態とする。この際、活性状態であるロウ選択線ＷＬは、ドライバ回路６０６のＰ型ＭＩＳトランジスタ６０６ｐがデコード信号ＲＯＷＳＥＬ［ｘ］の反転信号／ＲＯＷＳＥＬ［ｘ］をゲートに受けるため、電源ＶＤＤＨＥの電位となる。したがって、活性状態であるロウ選択線ＷＬの電位は、電源ＶＤＤＨＥと同程度の電位となるため、非活性状態のロウ選択線ＷＬ、つまり活性状態である１本のロウ選択線以外のロウ選択線ＷＬは開放状態となる。これにより、メモリセルアレイ１０１内部の一定の抵抗値をもつショートであっても、ロウ選択線ＷＬが活性状態であるか非活性状態であるかにかかわらず、その電位を外部において検知することで異常を確認することが可能になる。
【００９８】
（半導体記憶装置の第１の動作）
図７は、一実施形態に係る半導体記憶装置の第１の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［０］がハイレベルとなり、ロウ選択線ＷＬが非活性状態となって、コラム選択線ＢＬの異常を検出する場合の動作を示す波形図である。なお、図７に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０と、図５に示すコラム選択線開放手段５０とを使用した構成を前提としたものである。なお、図７における各信号の名称について既に説明済みのため、ここでは省略する。
【００９９】
メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［０］がハイレベルとなると、ロウ選択線ＷＬが非活性状態となる。
【０１００】
このとき、図５に示すコラム選択線ＢＬに接続されたＮ型ＭＩＳトランジスタ５０２のゲート電位となる出力信号ＡＴはハイレベルとなるため、コラム選択線ＢＬの電位がロウレベルとなる。次に、半導体記憶装置１０に供給される同期信号ＦＣＬＫがハイレベルとなると、図４に示す構成により、全てのプリデコード信号ＰＸは非活性状態となるため、全てのロウ選択線ＷＬの電位はロウレベルとなる。
【０１０１】
同期信号ＦＣＬＫがハイレベルになると、出力信号ＡＴはロウレベルとなるため、コラム選択線ＢＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルにすると、ロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
【０１０２】
上記のような動作により、活性状態である１本のコラム選択線ＢＬが一定の抵抗を有する微弱なショートであっても外部に出力された信号ＳＯの電位を検知することで異常を確認することができる。
【０１０３】
（半導体記憶装置の第２の動作）
図８は、本発明の一実施形態に係る半導体記憶装置の第２の動作を示す波形図である。特に、テストモードイネーブル信号ＴＥ［１］がハイレベルとなり、コラム選択線ＢＬが非活性状態となって、ロウ選択線ＷＬの異常を検出する場合の動作を示す波形図である。なお、図８に示す波形図は、図１に示す半導体記憶装置において、図４に示すプリデコード信号発生回路２０をコラムプリデコード信号発生回路に適用し、図６に示すロウ選択線開放手段６０を使用した構成を前提としたものである。なお、図８における各信号については既に説明済みのため、ここでは省略する。
【０１０４】
メモリセルアレイ１０１（電気ヒューズアレイ）の選択信号となるチップイネーブル信号ＣＥが、メモリセルアレイ１０１の選択状態を示すハイレベルになると同時に、プログラムイネーブル信号ＰＧがハイレベルとなり書き込み動作が開始される。このとき、書き込みを行う対象のメモリセルのアドレスを示す、入力アドレス信号ＡＹ［０：ｎ］と入力アドレス信号ＡＸ［０：ｍ］が指定して入力される。また、テストモードイネーブル信号ＴＥ［１］がハイレベルとなると、コラム選択線ＢＬが非活性状態となる。
【０１０５】
このとき、図６に示すロウ選択線ＷＬに接続されたＮ型ＭＩＳトランジスタ６０６ｎのゲート電位となる出力信号ＢＴはハイレベルとなるため、ロウ選択線ＷＬの電位がロウレベルとなる。次に、半導体記憶装置に供給される同期信号ＦＣＬＫがハイレベルとなると、上述したコラムプリデコード信号発生回路により、その全ての出力は非活性状態となるため、全てのコラム選択線ＢＬの電位はロウレベルとなる。
【０１０６】
同期信号ＦＣＬＫがハイレベルになると、出力信号ＢＴはロウレベルとなるため、ロウ選択線ＷＬの電位はロウレベルのまま、開放状態となる。この後、図１に示す制御信号ＲＳＴをハイレベルとしてロウ選択線ＷＬ，及びコラム選択線ＢＬの電位がスキャンフリップフロップ回路１１２，１１３に取り込まれる。そして、スキャンフリップフロップ回路１１２，１１３に同期信号ＳＣＬＫを入力することで、各ロウ選択線ＷＬと各コラム選択線ＢＬの電位が最終段のフリップフロップ回路１１６のＯ端子から信号ＳＯとして出力される。
【０１０７】
上記のような動作により、活性状態である１本のロウ選択線ＷＬが一定の抵抗を有する微弱なショートであっても端子に出力された信号ＳＯの電位を検知することで異常を確認できる。
【０１０８】
なお、上記第１および第２の動作において、入力アドレス信号ＡＸ，ＡＹによって特定されるメモリセル以外のメモリセルに接続される、ロウ選択線ＷＬあるいはコラム選択線ＢＬに異常がある場合でも、その異常の検出が可能である。例えば、図７および図８に示す信号ＳＯにおいて、入力アドレス信号ＡＸ，ＡＹによって特定される箇所以外の箇所に電位の変化が現れた場合、その電位の変化を異常として検出することができる。
【０１０９】
以上、本実施形態に係る半導体記憶装置１０によると、ロウ制御回路１０２とスキャンフリップフロップ回路１１２とがメモリセルアレイ１０１を挟むようにしてロウ選択線ＷＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１２までの経路における任意の箇所に生じる異常の検出が可能である。
【０１１０】
また、コラム／入出力制御回路１０３とスキャンフリップフロップ回路１１３とがメモリセルアレイ１０１を挟むようにしてコラム選択線ＢＬで接続されているため、制御回路１００からスキャンフリップフロップ回路１１３までの経路における任意の箇所に生じる異常の検出が可能である。
【０１１１】
なお、本実施形態では、２つのスキャンフリップフロップ回路１１２，１１３を設けた場合について説明したが、少なくとも一方のスキャンフリップフロップ回路を設けてもよい。例えば、スキャンフリップフロップ回路１１２のみを設けた場合には、ロウ選択線ＷＬに生じうる異常の検出が可能であり、スキャンフリップフロップ回路１１３のみを設けた場合には、コラム選択線ＢＬに生じうる異常の検出が可能である。
【０１１２】
また、本実施形態では、不揮発デバイスとして、電気ヒューズを用いた場合について説明したが、一度だけ書き換えが可能な不揮発デバイスであればよい。例えば、金属配線溶断型ヒューズ、金属配線層間のコンタクトを破壊するヒューズ、トランジスタのゲート部を破壊するアンチヒューズ、およびトランジスタに過大電流を流して劣化させるトランジスタ劣化型ヒューズを用いてもよく、フローティングゲートを有するＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）型セルを用いてもよい。
【産業上の利用可能性】
【０１１３】
本開示は、微細化が進む先端プロセスにおいて、セキュリティー用のＩＤコード、プロセッサ、メモリ、ＰＬＬ回路等を搭載したシステムＬＳＩの回路技術として、特に大規模な容量を有する不揮発デバイスをアレイ型で実現する技術分野における品質の維持向上に有用である。
【符号の説明】
【０１１４】
１０              半導体記憶装置
２０              プリデコード信号発生回路
５０              コラム選択線開放手段
６０              ロウ選択線開放手段
１００            制御回路
１０１            メモリセルアレイ（不揮発デバイスアレイ）
１０２            ロウ制御回路
１０３            コラム／入出力制御回路
１１１            切断駆動回路
１１２            ロウ選択用スキャンフリップフロップ回路
１１３            コラム選択用スキャンフリップフロップ回路
５０２，５０３    Ｎ型ＭＩＳトランジスタ
５０５            電気ヒューズ（不揮発デバイス）
５０８            インバータ回路
５０９            コラム選択線開放回路
６０９            ロウ選択線開放回路
ＢＬ              コラム選択線
ＷＬ              ロウ選択線
【国際調査報告】
2013179594.tif 000011
2013179594.tif 000012
2013179594.tif 000013
2013179594.tif 000014