(57)【要約】  制御装置（１０１）は、メモリ（１０３）内のメモリ領域（１０４）に対するアクセス要求を検出する。制御装置（１０１）は、検出したアクセス要求に応じてメモリ領域（１０４）に書き込まれる書込情報またはメモリ領域（１０４）から読み出される読出情報が、電荷が放電された場合にメモリ領域（１０４）に記憶される情報と一致するか否かを判定する。制御装置（１０１）は、書込情報または読出情報が、電荷が放電された場合にメモリ領域（１０４）に記憶される情報と一致すると判定した場合、メモリ領域（１０４）に対するリフレッシュ動作を停止させる。
2013183155.tif 000002
【特許請求の範囲】
【請求項１】
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出する検出部と、
前記検出部によって検出された前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定する判定部と、
前記判定部によって前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定された場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御部と、
を有することを特徴とする制御装置。
【請求項２】
前記検出部は、
前記メモリ領域に記憶されている情報をクリアするクリア命令を検出し、
前記制御部は、
前記検出部によって前記クリア命令が検出された場合、前記メモリ領域に対するリフレッシュ動作を停止させることを特徴とする請求項１に記載の制御装置。
【請求項３】
前記検出部は、
リフレッシュ動作が停止された前記メモリ領域に対する書込要求を検出し、
前記判定部は、
前記書込要求に応じて前記メモリ領域に書き込まれる書込情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
前記制御部は、
前記書込情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致しないと判定された場合、前記メモリ領域に対するリフレッシュ動作を再開させることを特徴とする請求項１または２に記載の制御装置。
【請求項４】
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出する検出部と、
前記検出部によって前記クリア命令が検出された場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御部と、
を有することを特徴とする制御装置。
【請求項５】
コンピュータが、
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、
検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
処理を実行することを特徴とする制御方法。
【請求項６】
コンピュータが、
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、
前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
処理を実行することを特徴とする制御方法。
【請求項７】
コンピュータに、
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、
検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、
前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
処理を実行させることを特徴とする制御プログラム。
【請求項８】
コンピュータに、
電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、
前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる、
処理を実行させることを特徴とする制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、制御方法および制御プログラムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、メモリセルのキャパシタの蓄積電荷の有無により「１」または「０」の情報を記憶する。キャパシタの蓄積電荷は、ｐｎ接合の微小リークなどにより徐々に失われるため、ＤＲＡＭを含むシステムでは、定期的に同じ情報を書き込みし直すリフレッシュ動作が行われる。【０００３】
関連する先行技術としては、例えば、予め記憶したメモリアドレスの範囲と対応するメモリブロックの番号を元に、上位装置からの命令で該当するメモリブロックを選択し、そのメモリブロックのリフレッシュ信号をオン／オフするものがある。また、中央処理装置からの命令によりリフレッシュ動作を停止することにより、ＣＰＵのオーバーヘッドを減少させるための技術がある。また、ワード線が活性化され、リフレッシュ指示信号が活性化された場合において、保持回路の出力がライト履歴無しの値を示している場合に、センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を停止するものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１７７７８６号公報
【特許文献２】特開平２−０４８７５２号公報
【特許文献３】特開２００３−１８７５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術によれば、メモリ領域に記憶された情報を保持するためのリフレッシュ動作により、システムの消費電力の増大化を招くという問題がある。【０００６】
一側面では、本発明は、メモリのリフレッシュ動作にかかる消費電力を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面によれば、電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に対するアクセス要求を検出し、検出した前記アクセス要求に応じて前記メモリ領域に書き込まれる書込情報または前記メモリ領域から読み出される読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致するか否かを判定し、前記書込情報または前記読出情報が、電荷が放電された場合に前記メモリ領域に記憶される情報と一致すると判定した場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御装置、制御方法および制御プログラムが提案される。【０００８】
また、本発明の一側面によれば、電荷を充放電することにより情報を記憶するメモリ内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出し、前記クリア命令を検出した場合、前記メモリ領域に対するリフレッシュ動作を停止させる制御装置、制御方法および制御プログラムが提案される。
【発明の効果】
【０００９】
本発明の一態様によれば、メモリのリフレッシュ動作にかかる消費電力を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１にかかる制御方法の一実施例である。
【図２】図２は、実施の形態２にかかる制御方法の一実施例である。
【図３】図３は、システム３００のシステム構成例を示す説明図である。
【図４】図４は、クリアフラグテーブル４００の記憶内容の一例を示す説明図である。
【図５】図５は、アクセス要求を表すパケットの具体例を示す説明図（その１）である。
【図６】図６は、アクセス要求を表すパケットの具体例を示す説明図（その２）である。
【図７】図７は、ＤＲＡＭ３０５のメモリセルアレイの一例を示す説明図である。
【図８】図８は、制御装置１０１の機能的構成例を示すブロック図である。
【図９】図９は、判定部８０２の動作例を示す説明図である。
【図１０】図１０は、システム３００のクリア処理にかかる動作例を示す説明図である。
【図１１】図１１は、制御装置１０１の更新処理手順の一例を示すフローチャート（その１）である。
【図１２】図１２は、制御装置１０１の更新処理手順の一例を示すフローチャート（その２）である。
【図１３】図１３は、制御装置１０１の更新処理手順の一例を示すフローチャート（その３）である。
【図１４】図１４は、制御装置１０１の制御処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、この発明にかかる制御装置、制御方法および制御プログラムの実施の形態を詳細に説明する。
【００１２】
（実施の形態１）
図１は、実施の形態１にかかる制御方法の一実施例である。図１において、システム１００は、制御装置１０１と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０２と、メモリ１０３と、を含む。
【００１３】
制御装置１０１は、メモリ１０３に対する情報のリード／ライトを制御する。また、制御装置１０１は、メモリ１０３のリフレッシュ動作を制御する。ＣＰＵ１０２は、システム１００の全体の制御を司る。
【００１４】
メモリ１０３は、電荷を充放電することにより情報を記憶する記憶装置である。具体的には、例えば、メモリ１０３は、メモリセルのキャパシタの蓄積電荷の有無により「１」または「０」の情報を記憶する。メモリセルは、１ビットの単位情報を記憶する回路であり、トランジスタとキャパシタとを含む。
【００１５】
ここで、リフレッシュ動作とは、メモリセルに記憶されている情報と同一の情報をメモリセルに書き込みし直す記憶保持動作である。メモリセルに蓄えられた電荷は、キャパシタに接続されたＮ型拡散層とＰ型基板間の微小リークなどにより徐々に失われていく。このため、メモリ１０３は、定期的にメモリセルに同一の情報を書き込みし直すリフレッシュ動作を行うことにより、メモリセルの記憶内容が失われることを防ぐ。リフレッシュ動作は、例えば、各メモリセルに対して数μｓや数十μｓの周期で行われる。すなわち、システム１００における過剰なリフレッシュ動作は、システム１００の消費電力の増大化を招いてしまう。
【００１６】
そこで、実施の形態１では、制御装置１０１は、メモリ１０３内の複数のメモリ領域のうち情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止させることにより、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制する。以下、実施の形態１にかかる制御装置１０１の動作例について説明する。
【００１７】
（１）制御装置１０１は、メモリ１０３内の所定のメモリ領域に対するアクセス要求を検出する。アクセス要求は、メモリ領域に対する書込要求または読出要求である。具体的には、例えば、制御装置１０１は、メモリ領域に対するアクセス要求をＣＰＵ１０２から受け付けることにより、メモリ領域に対するアクセス要求を検出する。
【００１８】
図１の例では、メモリ１０３内のメモリ領域１０４に対するアクセス要求が検出されている。また、メモリ領域１０４に対するアクセス要求の一例として、メモリ領域１０４に対する書込要求１１０が表示されている。
【００１９】
（２）制御装置１０１は、検出したアクセス要求に応じてメモリ領域に書き込まれる書込情報またはメモリ領域から読み出される読出情報が、電荷が放電された場合にメモリ領域に記憶される情報と一致するか否かを判定する。
【００２０】
ここで、書込情報は、例えば、メモリ領域１０４に対する書込要求１１０に含まれるヘッダ部１１１とデータ部１１２のうちのデータ部１１２に含まれる書込対象となる情報である。また、読出情報は、例えば、メモリ領域１０４に対する読出要求（不図示）に応じた読出応答１２０に含まれるヘッダ部１２１とデータ部１２２のうちのデータ部１２２に含まれる読出対象となった情報である。
【００２１】
また、電荷が放電された場合に各メモリセルに記憶される情報は、「１」または「０」のいずれかの情報である。電荷が放電された場合に各メモリセルに記憶される情報を「１」または「０」のいずれの情報にするかは任意に設定可能である。以下の説明では、電荷が放電された場合に各メモリセルに記憶される情報を「０」とする。この場合、電荷が放電された場合にメモリ領域に記憶される情報は、電荷が放電された場合に各メモリセルが記憶する情報の集合、すなわち、「０」の集合である。
【００２２】
具体的には、例えば、制御装置１０１は、メモリ領域１０４に対する書込要求１１０を検出した場合、書込要求１１０のデータ部１１２に含まれる書込情報が、すべて「０」であるか否かを判定する。また、例えば、制御装置１０１は、メモリ領域１０４に対する読出要求を検出した場合、読出要求に対する読出応答１２０のデータ部１２２に含まれる読出情報が、すべて「０」であるか否かを判定する。
【００２３】
（３）制御装置１０１は、判定した判定結果に基づいて、メモリ領域１０４に対するリフレッシュ動作を制御する。具体的には、例えば、制御装置１０１は、書込情報または読出情報がすべて「０」であると判定した場合、メモリ領域１０４に対するリフレッシュ動作を停止させる。一方、制御装置１０１は、書込情報または読出情報に「１」が含まれると判定した場合、メモリ領域１０４に対するリフレッシュ動作を停止させない。
【００２４】
このように、実施の形態１にかかる制御装置１０１によれば、メモリ１０３内のメモリ領域に対する書込要求を検出し、メモリ領域に書き込まれる書込情報がすべて「０」の場合に、メモリ領域に対するリフレッシュ動作を停止させることができる。また、制御装置１０１によれば、メモリ領域に対する読出要求を検出し、メモリ領域から読み出される読出情報がすべて「０」の場合に、メモリ領域に対するリフレッシュ動作を停止させることができる。これにより、記憶内容が「０」であることが保証できる、すなわち、情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止して、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制することができる。
【００２５】
（実施の形態２）
つぎに、図２を用いて、実施の形態２にかかる制御方法の一実施例について説明する。実施の形態２では、メモリ１０３内のメモリ領域に対するクリア命令を用いた制御装置１０１の動作例について説明する。なお、実施の形態１で説明した箇所と同一箇所については説明を省略する。
【００２６】
図２は、実施の形態２にかかる制御方法の一実施例である。以下、実施の形態２にかかる制御装置１０１の制御処理例について説明する。
【００２７】
（１）制御装置１０１は、メモリ１０３内の所定のメモリ領域に対するクリア命令を検出する。クリア命令とは、メモリ領域に記憶されている情報を消去するための命令である。具体的には、例えば、制御装置１０１は、メモリ領域に対するクリア命令をＣＰＵ１０２から受け付けることにより、メモリ領域に対するクリア命令を検出する。図２の例では、メモリ１０３内のメモリ領域１０４に対するクリア命令１３０が検出されている。この場合、メモリ領域１０４に記憶されている情報はクリアされる。
【００２８】
（２）制御装置１０１は、メモリ領域に対するクリア命令を検出した場合、メモリ領域に対するリフレッシュ動作を停止させる。すなわち、メモリ領域に対するクリア命令があるとメモリ領域の記憶内容はクリアされるため、制御装置１０１は、メモリ領域に対するリフレッシュ動作を停止させる。図２の例では、制御装置１０１は、メモリ領域１０４に対するクリア命令１３０を検出した場合、メモリ領域１０４に対するリフレッシュ動作を停止させる。
【００２９】
このように、実施の形態２にかかる制御装置１０１によれば、メモリ１０３内のメモリ領域に対するクリア命令を検出した場合、メモリ領域に対するリフレッシュ動作を停止させることができる。これにより、記憶内容が「０」であることが保証できる、すなわち、情報を保持する必要がないメモリ領域に対するリフレッシュ動作を停止して、メモリ１０３のリフレッシュ動作にかかる消費電力を抑制することができる。
【００３０】
（実施の形態３）
つぎに、実施の形態３にかかるシステム３００のシステム構成例について説明する。なお、実施の形態１および実施の形態２で説明した箇所と同一箇所については説明を省略する。
【００３１】
図３は、システム３００のシステム構成例を示す説明図である。図３において、システム３００は、ＣＰＵ３０１と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）３０２と、入出力装置３０３と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ  Ｍｅｍｏｒｙ）３０４と、ＤＲＡＭ３０５と、を有する。また、各構成部は、バス３１０によってそれぞれ接続されている。
【００３２】
ここで、ＣＰＵ３０１は、システム３００の全体の制御を司る。Ｉ／Ｆ３０２は、通信回線を通じてネットワークに接続され、ネットワークを介して他のコンピュータに接続される。ネットワークは、例えば、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、インターネットなどである。Ｉ／Ｆ３０２は、ネットワークと内部のインターフェースを司り、他のコンピュータからのデータの入出力を制御する。
【００３３】
入出力装置３０３は、情報の入出力を行う。入出力装置３０３としては、例えば、文書、画像、機能情報などのデータを表示する表示装置や、文字、数字、各種指示などの入力のためのキーボードなどがある。ＲＯＭ３０４は、例えば、各種プログラムを記憶する記憶装置である。
【００３４】
ＤＲＡＭ３０５は、例えば、メインメモリとして使用される記憶装置である。ＤＲＡＭ３０５は、制御装置１０１を有する。制御装置１０１は、演算装置３０６と記憶部３０７とを有し、ＤＲＡＭ３０５に対する情報のリード／ライトを制御するコンピュータである。演算装置３０６は、制御装置１０１の制御を司る。記憶部３０７は、ＲＯＭやレジスタを含む。また、制御装置１０１は、ＤＲＡＭ３０５に対するリフレッシュ動作を制御する。制御装置１０１は、例えば、メモリコントローラである。
【００３５】
なお、システム３００は、上述した構成部のほかに、例えば、磁気ディスク、磁気テーブル、光ディスクなどの外部記憶装置を有することにしてもよい。
【００３６】
（クリアフラグテーブル４００の記憶内容）
つぎに、制御装置１０１が用いるクリアフラグテーブル４００の記憶内容について説明する。クリアフラグテーブル４００は、例えば、図３に示した制御装置１０１が有する記憶部３０７により実現される。
【００３７】
図４は、クリアフラグテーブル４００の記憶内容の一例を示す説明図である。図４において、クリアフラグテーブル４００は、領域ＩＤ、アドレス、サイズおよびクリアフラグのフィールドを有する。各フィールドに情報を設定することにより、クリアフラグ情報４００−１〜４００−ｎをレコードとして記憶している。
【００３８】
ここで、領域ＩＤは、ＤＲＡＭ３０５のメモリ領域を識別する識別子である。メモリ領域は、リフレッシュ動作の制御対象となる記憶単位であり、例えば、１［ＫＢ］、４［ＫＢ］、１６［ＫＢ］などのページ単位で管理される。アドレスは、メモリ領域の開始アドレスである。サイズは、メモリ領域の記憶容量である。サイズは、例えば、２の冪乗で指定される。サイズの単位は、例えば、［ｂｙｔｅ］である。
【００３９】
クリアフラグは、メモリ領域の記憶内容がクリア済みか否かを示すフラグである。クリア済みとは、例えば、メモリ領域の記憶内容がすべて「０」である状態を表す。ここでは、クリアフラグが「Ｃｌｒ」の場合にメモリ領域がクリア済みであることを示し、クリアフラグが「Ｎｏ−ｃｌｒ」の場合にメモリ領域が未クリアであることを示す。また、初期状態では、メモリ領域のクリアフラグは「Ｎｏ−ｃｌｒ」である。
【００４０】
クリアフラグ情報４００−１を例に挙げると、メモリ領域Ｒ１のアドレス「０ｘ００００００００００００００００」、サイズ「４Ｋ（キロ）」およびクリアフラグ「Ｎｏ−ｃｌｒ」が示されている。
【００４１】
以下の説明では、ＤＲＡＭ３０５内の複数のメモリ領域を「メモリ領域Ｒ１〜Ｒｎ」と表記し、メモリ領域Ｒ１〜Ｒｎのうちの任意のメモリ領域を「メモリ領域Ｒｉ」と表記する場合がある（ｉ＝１，２，…，ｎ）。
【００４２】
（アクセス要求の具体例）
つぎに、ＤＲＡＭ３０５内の所定のメモリ領域に対するアクセス要求を表すパケットの具体例について説明する。ここでは、アクセス要求の一例として、メモリ領域に対する書込要求を例に挙げて説明する。
【００４３】
図５および図６は、アクセス要求を表すパケットの具体例を示す説明図である。図５において、パケット５００は、ヘッダ部５１０とデータ部５２０とを含む。図６において、パケット６００は、ヘッダ部６１０とデータ部６２０とを含む。
【００４４】
ここで、各ヘッダ部５１０，６１０には、例えば、各データ部５２０，６２０に含まれる書込情報５２１，６２１のサイズ（図中、「Ｌｅｎｇｔｈ」）が含まれている。また、各ヘッダ部５１０，６１０には、アクセス要求の要求元を識別する識別情報（図中、「Ｒｅｑｕｅｓｔｅｒ  ＩＤ」）が含まれている。
【００４５】
また、各ヘッダ部５１０，６１０には、アクセス先のアドレス（図中、「Ａｄｄｒｅｓｓ」）が含まれている。各データ部５２０，６２０には、書込情報５２１，６２１が含まれている。図５の例では、書込情報５２１は、すべて「０」の情報である。また、図６の例では、書込情報６２１は、すべて「１」の情報である。
【００４６】
（ＤＲＡＭ３０５のメモリセルアレイ）
ここで、ＤＲＡＭ３０５のメモリセルアレイについて説明する。メモリセルアレイは、例えば、メモリセルを２次元の格子状に並べたものである。
【００４７】
図７は、ＤＲＡＭ３０５のメモリセルアレイの一例を示す説明図である。図７において、ＤＲＡＭ３０５のメモリセルアレイ７００が示されている。メモリセルアレイ７００は、所定行および所定列に配列された複数のメモリセルを含む。
【００４８】
ここで、ＤＲＡＭ３０５には、各メモリセルに対する読み書き回路が設けられている。また、各メモリセルには行アドレス指定信号線および列アドレス指定信号線が接続されており、読み書き回路は、行および列アドレス指定信号線に対する信号入力を検知することにより、制御対象のメモリセルを特定することができる。
【００４９】
（制御装置１０１の機能的構成例）
つぎに、制御装置１０１の機能的構成例について説明する。図８は、制御装置１０１の機能的構成例を示すブロック図である。図８において、制御装置１０１は、検出部８０１と、判定部８０２と、更新部８０３と、クリア部８０４と、制御部８０５と、を含む。各機能部は、例えば、ハードウェアにより実現されてもよい。具体的には、例えば、各機能部は、論理積回路であるＡＮＤ、否定論理回路であるＩＮＶＥＲＴＥＲ、論理和回路であるＯＲ、論理和否定回路であるＮＯＲや、ラッチ回路であるＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）などの素子によって形成されてもよい。また、各機能部は、例えば、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）などの記述によって機能定義し、その記述を論理合成してＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）によって実現してもよい。また、各機能部は、例えば、各機能部の機能を実現するプログラムを演算装置３０６に実行させることにより実現されてもよい。当該プログラムは、例えば、記憶部３０７に記憶されている。
【００５０】
検出部８０１は、ＤＲＡＭ３０５内の所定のメモリ領域に対するアクセス要求を検出する機能を有する。具体的には、例えば、検出部８０１は、所定のメモリ領域に対する書込要求または読出要求をＣＰＵ３０１から受け付けることにより、所定のメモリ領域に対する書込要求または読出要求を検出する。
【００５１】
以下の説明では、アクセス要求に対応するアクセス先となる所定のメモリ領域を「アクセス領域ＡＲ」と表記する場合がある。また、アクセス領域ＡＲに対する書込要求を「書込要求Ｗ」と表記する場合がある。また、アクセス領域ＡＲに対する読出要求に応じた読出応答を「読出応答Ｒ」と表記する場合がある。
【００５２】
また、検出部８０１は、ＤＲＡＭ３０５内の所定のメモリ領域に記憶されている情報をクリアするクリア命令を検出する機能を有する。また、例えば、検出部８０１は、所定のメモリ領域に対するクリア命令をＣＰＵ３０１から受け付けることにより、所定のメモリ領域に対するクリア命令を検出する。
【００５３】
以下の説明では、クリア命令に対応するクリア先となる所定のメモリ領域を「クリア対象領域ＣＲ」と表記する場合がある。また、クリア対象領域ＣＲに対するクリア命令を「クリア命令Ｃ」と表記する場合がある。
【００５４】
判定部８０２は、検出されたアクセス要求に応じてアクセス領域ＡＲに書き込まれる書込情報が、すべて「０」であるか否かを判定する機能を有する。具体的には、例えば、判定部８０２は、検出された書込要求Ｗを表すパケットのデータ部に含まれる書込情報が、すべて「０」であるか否かを判定する。
【００５５】
図５に示したパケット５００の例では、判定部８０２は、データ部５２０に含まれる書込情報５２１がすべて「０」であると判定する。また、図６に示したパケット６００の例では、判定部８０２は、データ部６２０に含まれる書込情報６２１に「１」が含まれると判定する。
【００５６】
また、判定部８０２は、検出されたアクセス要求に応じてアクセス領域ＡＲから読み出される読出情報が、すべて「０」であるか否かを判定する機能を有する。具体的には、例えば、判定部８０２は、検出された読出要求に応じた読出応答Ｒを表すパケットのデータ部に含まれる読出情報が、すべて「０」であるか否かを判定する。なお、判定部８０２の動作例については、図９を用いて後述する。
【００５７】
更新部８０３は、メモリ領域Ｒｉのクリアフラグを更新する機能を有する。具体的には、例えば、更新部８０３は、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」であると判定された場合、クリアフラグテーブル４００（図４参照）を参照して、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
【００５８】
また、更新部８０３は、例えば、アクセス領域ＡＲから読み出される読出情報がすべて「０」であると判定された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
【００５９】
なお、アクセス領域ＡＲに含まれるメモリ領域が複数存在する場合には、更新部８０３は、アクセス領域ＡＲに含まれる各々のメモリ領域のクリアフラグを「Ｃｌｒ」に変更することにしてもよい。
【００６０】
また、更新部８０３は、例えば、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中からクリア対象領域ＣＲに含まれるメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更する。
【００６１】
なお、クリア対象領域ＣＲに含まれるメモリ領域が複数存在する場合には、更新部８０３は、クリア対象領域ＣＲに含まれる各々のメモリ領域のクリアフラグを「Ｃｌｒ」に変更することにしてもよい。
【００６２】
クリア部８０４は、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリア対象領域ＣＲの記憶内容をクリアする機能を有する。具体的には、例えば、クリア部８０４は、クリア対象領域ＣＲに含まれる各メモリセルの電荷を開放することにより、クリア対象領域ＣＲの記憶内容をクリアする。
【００６３】
また、クリア部８０４は、クリア対象領域ＣＲに対して無意味な情報を上書きすることにより、クリア対象領域ＣＲの記憶内容をクリアすることにしてもよい。なお、クリア対象領域ＣＲの記憶内容をクリアするクリア処理にかかるシステム３００の動作例については、図１０を用いて後述する。
【００６４】
制御部８０５は、判定された判定結果に基づいて、メモリ領域Ｒｉに対するリフレッシュ動作を制御する機能を有する。具体的には、例えば、制御部８０５は、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」であると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を停止させる。
【００６５】
また、制御部８０５は、例えば、アクセス領域ＡＲから読み出される読出情報がすべて「０」であると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を停止させる。また、制御部８０５は、例えば、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合、クリア対象領域ＣＲに対するリフレッシュ動作を停止させる。
【００６６】
より具体的には、例えば、制御部８０５は、クリアフラグテーブル４００を参照して、ＤＲＡＭ３０５の各メモリセルに対して定期的に行われるリフレッシュ動作を制御する。例えば、制御部８０５は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎから選ばれたメモリ領域Ｒｉのクリアフラグが「Ｃｌｒ」の場合、メモリ領域Ｒｉ内の各メモリセルに対して定期的に行われるリフレッシュ動作を停止させる。一方、メモリ領域Ｒｉのクリアフラグが「Ｎｏ−ｃｌｒ」の場合、制御部８０５は、例えば、ＤＲＡＭ３０５の読み書き回路を制御して、メモリ領域Ｒｉ内の各メモリセルに対するリフレッシュを行う。
【００６７】
また、更新部８０３は、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれると判定された場合、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する。そして、更新部８０３は、特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更する。
【００６８】
これにより、アクセス領域ＡＲのいずれかのメモリセルに「１」が記憶される場合に、当該メモリセルを含むメモリ領域Ｒｉ、例えば、リフレッシュ動作が停止中のメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」から「Ｎｏ−ｃｌｒ」に変更することができる。なお、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域が複数存在する場合には、更新部８０３は、アクセス領域ＡＲの少なくともいずれかの領域を含む各々のメモリ領域のクリアフラグを「Ｎｏ−ｃｌｒ」に変更する。
【００６９】
また、制御部８０５は、リフレッシュ動作を停止中のアクセス領域ＡＲに書き込まれる書込情報に「１」が含まれると判定された場合、アクセス領域ＡＲに対するリフレッシュ動作を再開させる。具体的には、例えば、制御部８０５は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎから選ばれたメモリ領域Ｒｉのクリアフラグが「Ｎｏ−ｃｌｒ」の場合、メモリ領域Ｒｉ内の各メモリセルに対するリフレッシュ動作を行う。
【００７０】
これにより、リフレッシュ動作を停止中のメモリ領域Ｒｉのいずれかのメモリセルに「１」が書き込まれる場合に、メモリ領域Ｒｉに対する定期的なリフレッシュ動作を再開させることができる。
【００７１】
（判定部８０２の動作例）
つぎに、上述した判定部８０２の動作例について説明する。ここでは、アクセス領域ＡＲに対する書込要求Ｗが検出された場合を例に挙げて、判定部８０２の動作例について説明する。
【００７２】
図９は、判定部８０２の動作例を示す説明図である。図９において、判定部８０２は、ＣＰＵ３０１からのアクセス領域ＡＲに対する書込要求Ｗが入力されると、書込要求Ｗのデータ部（図９中、＜ｂｏｄｙ＞）に含まれる書込情報がすべて「０」であるか否かをチェックする。
【００７３】
具体的には、例えば、書込要求Ｗのデータ部に含まれる書込情報がセル９０１に入力され、書込情報がすべて「０」の場合にセル９０１から「ｔｒｕｅ」の信号が出力される。「ｔｒｕｅ」の信号は、書込情報がすべて「０」であることを示している。
【００７４】
なお、図示は省略するが、読出応答Ｒの場合も同様に、読出応答Ｒのデータ部に含まれる読出情報がセル９０１に入力され、読出情報がすべて「０」の場合にセル９０１から「ｔｒｕｅ」の信号が出力される。判定部８０２は、例えば、既存のＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）やパリティチェックの機構を応用して実現することができる。
【００７５】
（システム３００のクリア処理にかかる動作例）
つぎに、クリア対象領域ＣＲの記憶内容をクリアするクリア処理にかかるシステム３００の動作例について説明する。図１０は、システム３００のクリア処理にかかる動作例を示す説明図である。
【００７６】
（１）ＣＰＵ３０１は、クリア対象領域ＣＲに対するクリア命令Ｃを制御装置１０１に発行する。クリア命令Ｃは、クリア対象領域ＣＲを指定するアドレス“＜ａｄｄｒ＞”と、クリア対象領域ＣＲのサイズ“＜ｓｉｚｅ＞”とを含む。クリア命令ＣがＣＰＵ３０１によって実行されると、メモリクリアのバストランザクションが発生する。
【００７７】
（２）ＣＰＵ３０１は、バス３１０を介して、クリア命令Ｃを含むメモリクリア要求を制御装置１０１に送信する。
【００７８】
（３）制御装置１０１は、クリア命令Ｃから特定されるクリア対象領域ＣＲの記憶内容をクリアする。具体的には、例えば、クリア命令Ｃによって行および列に対する複数のアドレス信号線が同時に指定され、複数の行および複数の列からなるクリア対象領域ＣＲが指定される。そして、クリア部８０４が、クリア対象領域ＣＲに含まれる各メモリセルの電荷を開放することにより、クリア対象領域ＣＲの記憶内容をクリアする。
【００７９】
（４）制御装置１０１は、クリア対象領域ＣＲの記憶内容をクリアするクリア処理が終了すると、クリア完了通知を生成し、バス３１０を介してクリア完了通知をＣＰＵ３０１に送信する。
【００８０】
（５）ＣＰＵ３０１は、クリア完了通知を受信すると、クリア命令Ｃを終了する。このように、制御装置１０１側でクリア処理が終了すると、クリア完了通知がバストランザクションとしてＣＰＵ３０１に届き、ＣＰＵ３０１がクリア命令Ｃを終了して、クリア命令Ｃのブロックが解除される。
【００８１】
以上説明したクリア処理によれば、ＣＰＵ３０１やＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）によって「０」の連続書き込み処理を実行する場合に比べて、高速にクリア対象領域ＣＲのクリアを実現することができる。なお、クリア処理についての詳細な説明は、例えば、特開２００９−２８９１１７号公報を参照することができる。
【００８２】
（制御装置１０１の更新処理手順）
つぎに、クリアフラグテーブル４００のメモリ領域Ｒｉのクリアフラグを更新する制御装置１０１の更新処理手順について説明する。ここでは、まず、アクセス領域ＡＲに対するアクセス要求が検出された場合の更新処理手順について説明する。
【００８３】
図１１は、制御装置１０１の更新処理手順の一例を示すフローチャート（その１）である。図１１のフローチャートにおいて、まず、制御装置１０１は、アクセス領域ＡＲに対するアクセス要求を検出した場合、アクセス要求の中からアクセス領域ＡＲのアドレスとサイズを抽出する（ステップＳ１１０１）。
【００８４】
つぎに、制御装置１０１は、アクセス要求である書込要求Ｗまたは読出要求に応じた読出応答Ｒのデータ部をスキャンする（ステップＳ１１０２）。そして、制御装置１０１は、データ部に含まれる書込情報または読出情報が、すべて「０」であるか否かを判断する（ステップＳ１１０３）。
【００８５】
ここで、すべて「０」の場合（ステップＳ１１０３：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中にアクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１１０４）。アクセス領域ＡＲは、ステップＳ１１０１において抽出されたアドレスとサイズから特定される。
【００８６】
ここで、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１１０４：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のアクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１１０５）、本フローチャートによる一連の処理を終了する。一方、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１１０４：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
【００８７】
また、ステップＳ１１０３において、書込情報または読出情報に「１」が含まれる場合（ステップＳ１１０３：Ｎｏ）、制御装置１０１は、アクセス要求が書込要求Ｗか否かを判断する（ステップＳ１１０６）。ここで、アクセス要求が読出要求の場合（ステップＳ１１０６：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
【００８８】
一方、アクセス要求が書込要求Ｗの場合（ステップＳ１１０６：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する（ステップＳ１１０７）。
【００８９】
そして、制御装置１０１は、クリアフラグテーブル４００内の特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更して（ステップＳ１１０８）、本フローチャートによる一連の処理を終了する。
【００９０】
これにより、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である、または、アクセス領域ＡＲから読み出される読出情報がすべて「０」である場合に、アクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。また、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更することができる。
【００９１】
つぎに、アクセス領域ＡＲに対する書込要求Ｗを検出してリフレッシュ動作を制御する場合を例に挙げて、アクセス領域ＡＲに対する書込要求Ｗが検出された場合のクリアフラグテーブル４００の更新処理手順について説明する。
【００９２】
図１２は、制御装置１０１の更新処理手順の一例を示すフローチャート（その２）である。図１２のフローチャートにおいて、まず、制御装置１０１は、アクセス領域ＡＲに対する書込要求Ｗを検出した場合、アクセス領域ＡＲに対する書込要求Ｗの中からアクセス領域ＡＲのアドレスとサイズを抽出する（ステップＳ１２０１）。
【００９３】
つぎに、制御装置１０１は、書込要求Ｗのデータ部をスキャンする（ステップＳ１２０２）。そして、制御装置１０１は、データ部に含まれる書込情報が、すべて「０」であるか否かを判断する（ステップＳ１２０３）。
【００９４】
ここで、すべて「０」の場合（ステップＳ１２０３：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中にアクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１２０４）。
【００９５】
ここで、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１２０４：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のアクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１２０５）、本フローチャートによる一連の処理を終了する。一方、アクセス領域ＡＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１２０４：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
【００９６】
また、ステップＳ１２０３において、書込情報に「１」が含まれる場合（ステップＳ１２０３：Ｎｏ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定する（ステップＳ１２０６）。
【００９７】
そして、制御装置１０１は、クリアフラグテーブル４００内の特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更して（ステップＳ１２０７）、本フローチャートによる一連の処理を終了する。
【００９８】
これにより、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である場合に、アクセス領域ＡＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。また、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、アクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更することができる。
【００９９】
つぎに、クリア対象領域ＣＲに対するクリア命令Ｃが検出された場合の更新処理手順について説明する。
【０１００】
図１３は、制御装置１０１の更新処理手順の一例を示すフローチャート（その３）である。図１３のフローチャートにおいて、まず、制御装置１０１は、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに対するクリア命令Ｃの中からクリア対象領域ＣＲのアドレスとサイズを抽出する（ステップＳ１３０１）。
【０１０１】
つぎに、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒ１〜Ｒｎの中にクリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在するか否かを判断する（ステップＳ１３０２）。クリア対象領域ＣＲは、ステップＳ１３０１において抽出されたアドレスとサイズから特定される。
【０１０２】
ここで、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在する場合（ステップＳ１３０２：Ｙｅｓ）、制御装置１０１は、クリアフラグテーブル４００内のクリア対象領域ＣＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更して（ステップＳ１３０３）、本フローチャートによる一連の処理を終了する。一方、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉが存在しない場合（ステップＳ１３０２：Ｎｏ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。
【０１０３】
これにより、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉのクリアフラグを「Ｃｌｒ」に変更することができる。なお、図１３に示した制御装置１０１の更新処理は、例えば、図１１に示した制御装置１０１の更新処理または図１２に示した制御装置１０１の更新処理と並列に実行される。
【０１０４】
つぎに、メモリ領域Ｒｉに対するリフレッシュ動作を制御する制御装置１０１の制御処理手順について説明する。この制御処理は、例えば、予め設定された期間ごとに定期的に実行される。期間は、例えば、数μｓや数十μｓの周期で各メモリセルがリフレッシュされように設定される。
【０１０５】
図１４は、制御装置１０１の制御処理手順の一例を示すフローチャートである。図１４のフローチャートにおいて、まず、制御装置１０１は、ＤＲＡＭ３０５内のメモリ領域Ｒｉの「ｉ」を「ｉ＝１」とする（ステップＳ１４０１）。
【０１０６】
そして、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒｉのクリアフラグが「Ｃｌｒ」となっているか否かを判断する（ステップＳ１４０２）。ここで、クリアフラグが「Ｃｌｒ」の場合（ステップＳ１４０２：Ｙｅｓ）、制御装置１０１は、ステップＳ１４０５に移行する。
【０１０７】
一方、クリアフラグが「Ｎｏ−ｃｌｒ」の場合（ステップＳ１４０２：Ｎｏ）、制御装置１０１は、クリアフラグテーブル４００を参照して、メモリ領域Ｒｉのアドレス範囲を特定する（ステップＳ１４０３）。そして、制御装置１０１は、ＤＲＡＭ３０５の読み書き回路を制御して、特定したアドレス範囲のメモリ領域Ｒｉのリフレッシュを行う（ステップＳ１４０４）。
【０１０８】
つぎに、制御装置１０１は、メモリ領域Ｒｉの「ｉ」をインクリメントして（ステップＳ１４０５）、「ｉ」が「ｎ」より大きくなったか否かを判断する（ステップＳ１４０６）。ここで、「ｉ」が「ｎ」以下の場合（ステップＳ１４０６：Ｎｏ）、制御装置１０１は、ステップＳ１４０２に戻る。
【０１０９】
一方、「ｉ」が「ｎ」より大きくなった場合（ステップＳ１４０６：Ｙｅｓ）、制御装置１０１は、本フローチャートによる一連の処理を終了する。これにより、メモリ領域Ｒ１〜Ｒｎのうち、クリアフラグが「Ｃｌｒ」となっているメモリ領域Ｒｉのリフレッシュ動作を停止させることができる。
【０１１０】
以上説明した実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに対する書込要求Ｗを検出した場合、アクセス領域ＡＲに書き込まれる書込情報が、すべて「０」であるか否かを判定することができる。そして、制御装置１０１によれば、アクセス領域ＡＲに書き込まれる書込情報がすべて「０」である場合、アクセス領域ＡＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
【０１１１】
また、実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに対する読出要求を検出した場合、アクセス領域ＡＲから読み出された読出情報が、すべて「０」であるか否かを判定することができる。そして、制御装置１０１によれば、アクセス領域ＡＲから読み出された読出情報がすべて「０」である場合、アクセス領域ＡＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
【０１１２】
また、実施の形態３にかかる制御装置１０１によれば、クリア対象領域ＣＲに対するクリア命令Ｃを検出した場合、クリア対象領域ＣＲに含まれるメモリ領域Ｒｉに対するリフレッシュ動作を停止させることができる。
【０１１３】
これらのことから、制御装置１０１によれば、記憶内容が「０」であることが保証されるメモリ領域Ｒｉに対するリフレッシュ動作を停止して、ＤＲＡＭ３０５のリフレッシュ動作にかかる消費電力を抑制することができる。また、メモリ領域Ｒｉを１［ＫＢ］、４［ＫＢ］、１６［ＫＢ］などのページ単位で管理することにより、メモリ領域Ｒｉに対するリフレッシュ動作を効率的に制御することができる。
【０１１４】
また、実施の形態３にかかる制御装置１０１によれば、アクセス領域ＡＲに書き込まれる書込情報に「１」が含まれる場合、メモリ領域Ｒ１〜Ｒｎの中からアクセス領域ＡＲの少なくともいずれかの領域を含むメモリ領域Ｒｉを特定することができる。そして、制御装置１０１によれば、特定したメモリ領域Ｒｉのクリアフラグを「Ｎｏ−ｃｌｒ」に変更することができる。
【０１１５】
これにより、記憶内容が「０」であることが保証されなくなったメモリ領域Ｒｉに対するリフレッシュ動作を再開して、メモリ領域Ｒｉの記憶内容を保持することができる。
【０１１６】
なお、本実施の形態で説明した制御方法は、予め用意されたプログラムをコンピュータで実行することにより実現することができる。本制御プログラムは、コンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、本制御プログラムは、インターネット等のネットワークを介して配布してもよい。
【０１１７】
また、本実施の形態で説明した制御装置１０１は、スタンダードセルやストラクチャードＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの特定用途向けＩＣ（以下、単に「ＡＳＩＣ」と称す。）やＦＰＧＡなどのＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）によっても実現することができる。具体的には、例えば、上述した制御装置１０１の各機能部をＨＤＬ記述によって機能定義し、そのＨＤＬ記述を論理合成してＡＳＩＣやＰＬＤに与えることにより、制御装置１０１を製造することができる。
【符号の説明】
【０１１８】
１０１  制御装置
１０３  メモリ
３０５  ＤＲＡＭ
８０１  検出部
８０２  判定部
８０３  更新部
８０４  クリア部
８０５  制御部
【図１】
2013183155.tif 000003
【図２】
2013183155.tif 000004
【図３】
2013183155.tif 000005
【図４】
2013183155.tif 000006
【図５】
2013183155.tif 000007
【図６】
2013183155.tif 000008
【図７】
2013183155.tif 000009
【図８】
2013183155.tif 000010
【図９】
2013183155.tif 000011
【図１０】
2013183155.tif 000012
【図１１】
2013183155.tif 000013
【図１２】
2013183155.tif 000014
【図１３】
2013183155.tif 000015
【図１４】
2013183155.tif 000016
【国際調査報告】
2013183155.tif 000017
2013183155.tif 000018
2013183155.tif 000019
2013183155.tif 000020