(57)【要約】不揮発性連想メモリ。各ワード回路は順序関係を有する複数のセグメントからなり、各セグメントは一乃至複数のメモリセルを備え、各メモリセルは不揮発性記憶素子を備え、各セグメントは当該セグメントのメモリセルの電源をオンオフする電源スイッチを備える。スタンバイ時に全電源スイッチをオフし、検索動作時に必要に応じてセグメント毎に電源スイッチをオンする。
2014038340.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるサーチデータと、予め格納したストレージデータとを比較する不揮発性連想メモリにおいて、
複数のワード回路からなり、前記複数のワード回路は、それぞれ、順序関係を有する複数のセグメントからなり、前記複数のセグメントはそれぞれ一乃至複数のメモリセルを備え、前記一乃至複数のメモリセルはそれぞれ不揮発性記憶素子を備え、
前記複数のセグメントは、それぞれ、当該セグメントのメモリセルの電源をオンオフする電源スイッチ手段を備え、
スタンバイ時にすべての前記電源スイッチ手段をオフにし、
検索動作時に必要に応じてセグメント毎に電源スイッチ手段をオンにする
ことを特徴とする不揮発性連想メモリ。
【請求項２】
前記複数のセグメントは、それぞれ、前記ストレージデータの一部として当該セグメントのメモリセルに格納されたストレージセグメントデータと、当該ストレージセグメントデータに対応する前記サーチデータの一部であるサーチセグメントデータとを比較して、一致及び不一致のいずれかを判定するセンスアンプを備え、
前記複数のワード回路のそれぞれで前記順序関係の順にセグメント毎にセンスアンプでの判定を実行し、
前記電源スイッチ手段は、前記順序関係で自セグメントよりも先のセグメントに属するすべてのセンスアンプが一致の判定をした場合に限り、当該セグメントのメモリセルの電源をオンにする
ことを特徴とする請求項１に記載の不揮発性連想メモリ。
【請求項３】
前記複数のワード回路は、それぞれ、第１のセグメントと、前記順序関係にて前記第１のセグメントの直後に続く第２のセグメントを備え、
前記複数のワード回路それぞれの前記第１のセグメントは互いに同期して動作し、前記複数のワード回路それぞれの前記第２のセグメントは互いに同期して動作する
ことを特徴とする請求項１及び請求項２のいずれかに記載の不揮発性連想メモリ。
【請求項４】
前記複数のワード回路は、それぞれ、第１のセグメントと、前記順序関係にて前記第１のセグメントの直後に続く第２のセグメントを備え、
前記第２のセグメントの電源スイッチ手段は、前記第１のセグメントのセンスアンプの出力信号と、前記第２のセグメントの検索動作をイネーブルにする制御信号とが入力され、
前記出力信号及び制御信号の値が予め定められた値の組み合わせとなる場合に限り、前記第２のセグメントの電源スイッチ手段はオン状態になる
ことを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性連想メモリ。
【請求項５】
前記複数のワード回路は、それぞれ、第１のセグメントと、前記順序関係にて前記第１のセグメントの直後に続く第２のセグメントを備え、
前記第２のセグメントのセンスアンプは、前記第１のセグメントのセンスアンプの出力信号と、前記第２のセグメントの検索動作をイネーブルにする制御信号とが入力され、
前記出力信号及び制御信号の値が予め定められた値の組み合わせとなる場合に限り、前記第２のセグメントのセンスアンプは前記判定を実行する
ことを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性連想メモリ。
【請求項６】
前記メモリセルは、それぞれ、４つの異なる状態、即ち、“データ０”、“データ１”、“Ｄｏｎ‘ｔ  Ｃａｒｅ”、及び、“強制不一致”のいずれかひとつを記憶可能であり、
“Ｄｏｎ‘ｔ  Ｃａｒｅ”を記憶している場合、前記メモリセルは、当該メモリセルに入力されたサーチデータに関わらず、“一致”に相当する電圧を出力し、
“強制不一致”を記憶している場合、前記メモリセルは、当該メモリセルに入力されたサーチデータに関わらず“不一致”に相当する電圧を出力する
ことを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性連想メモリ。
【請求項７】
前記メモリセルは、それぞれ、２つの異なる状態のいずれか一方を記憶可能な不揮発性記憶素子を２つ備え、これら２つの不揮発性記憶素子の出力の組み合わせにより、前記４つの異なる状態を記憶することを特徴とする請求項６に記載の不揮発性連想メモリ。
【請求項８】
前記複数のワード回路は、それぞれ、第１のセグメントと、前記順序関係にて前記第１のセグメントの直後に続く第２のセグメントを備え、
前記第１のセグメントに属するメモリセルに格納される予め定められたビットを、前記第２のセグメントの有効化及び無効化のいずれかを示すビットとして割り当て、
前記第２のセグメントの有効化を示す際には、前記ビットを“Ｄｏｎ’ｔ  Ｃａｒｅ”の状態に設定し、
前記第２のセグメントの無効化を示す際には、前記ビットを“強制不一致”の状態に設定する
ことを特徴とする請求項６及び請求項７のいずれかに記載の不揮発性連想メモリ。
【請求項９】
前記不揮発性記憶素子は、磁気抵抗素子、相変化素子、原子移動型素子、酸素欠損型抵抗変化素子、金属架橋形成型抵抗変化素子及びその他の抵抗変化素子のいずれかであることを特徴とする請求項１乃至請求項８のいずれかに記載の不揮発性連想メモリ。
【請求項１０】
外部から入力されるサーチデータと、予め格納したストレージデータとを比較する不揮発性連想メモリの動作方法において、
前記不揮発性連想メモリを構成する複数のワード回路のそれぞれを、それぞれが一乃至複数のメモリセルからなり、同一ワード回路内での順序関係を有する複数のセグメントに分割するとき、
スタンバイ時に前記複数のセグメントのすべての電源をオフにするスタンバイ段階と、
検索動作時に必要に応じてセグメント毎に電源をオンにする検索段階と
を含むことを特徴とする不揮発性連想メモリの動作方法。
【請求項１１】
前記複数のセグメントのひとつを第１のセグメントと呼び、前記複数のセグメントのひとつであって、前記順序関係において前記第１のセグメントの直後のセグメントを第２のセグメントと呼ぶものとするとき、前記検索段階は、
前記第１のセグメント及び前記順序関係にて前記第１のセグメントよりも前のセグメント、即ち前記第１のセグメント以前のセグメントのそれぞれにて、当該セグメントのメモリセルに格納されたストレージデータの一部と、当該ストレージデータの一部に対応する前記サーチデータの一部とを比較して、一致及び不一致のいずれかを判定する段階と、
前記第１のセグメント以前のセグメントでの判定がすべて一致の場合に限り、前記第２のセグメントのメモリセルの電源をオンにする段階と
を含むことを特徴とする請求項１０に記載の不揮発性連想メモリの動作方法。
【請求項１２】
前記複数のワード回路それぞれの前記第１のセグメントは互いに同期して前記第１の判定を行い、前記複数のワード回路それぞれの前記第２のセグメントは互いに同期して前記第２の判定を行うことを特徴とする請求項１０及び請求項１１のいずれかに記載の不揮発性連想メモリの動作方法。
【請求項１３】
前記第１のセグメントでの判定結果を示す信号、及び、前記第２のセグメントでの検索動作をイネーブルにする制御信号の値が予め定められた組み合わせとなる場合に限り、前記第２のセグメントのメモリセルの電源をオンにすることを特徴とする請求項１０乃至請求項１２のいずれかに記載の不揮発性連想メモリの動作方法。
【請求項１４】
前記第１のセグメントでの判定結果を示す信号、及び、前記第２のセグメントでの検索動作をイネーブルにする制御信号の値が予め定められた組み合わせとなる場合に限り、前記第２のセグメントのメモリセルに格納されたストレージデータの一部と、当該ストレージデータの一部に対応する前記サーチデータの一部とを比較して、一致及び不一致のいずれかを判定することを特徴とする請求項１０乃至請求項１３のいずれかに記載の不揮発性連想メモリの動作方法。
【請求項１５】
前記メモリセルは、それぞれ、４つの異なる状態、即ち、“データ０”、“データ１”、“Ｄｏｎ‘ｔ  Ｃａｒｅ”、及び、“強制不一致”のいずれかひとつを記憶可能であり、
“Ｄｏｎ‘ｔ  Ｃａｒｅ”を記憶している場合、前記メモリセルは、当該メモリセルに入力されたサーチデータに関わらず、“一致”に相当する電圧を出力し、
“強制不一致”を記憶している場合、前記メモリセルは、当該メモリセルに入力されたサーチデータに関わらず“不一致”に相当する電圧を出力する
ことを特徴とする請求項１０乃至請求項１４のいずれかに記載の不揮発性連想メモリの動作方法。
【請求項１６】
前記メモリセルは、それぞれ、２つの異なる状態のいずれか一方を記憶可能な不揮発性記憶素子を２つ備え、これら２つの不揮発性記憶素子の出力の組み合わせにより、前記４つの異なる状態を記憶することを特徴とする請求項１５に記載の不揮発性連想メモリの動作方法。
【請求項１７】
前記第１のセグメントに属するメモリセルに格納される予め定められたビットを、前記第２のセグメントの有効化及び無効化のいずれかを示すビットとして割り当て、
前記第２のセグメントの有効化を示す際には、前記ビットを“Ｄｏｎ’ｔ  Ｃａｒｅ”の状態に設定し、
前記第２のセグメントの無効化を示す際には、前記ビットを“強制不一致”の状態に設定する
ことを特徴とする請求項１５及び請求項１６のいずれかに記載の不揮発性連想メモリの動作方法。
【請求項１８】
前記不揮発性記憶素子は、磁気抵抗素子、相変化素子、原子移動型素子、酸素欠損型抵抗変化素子、金属架橋形成型抵抗変化素子及びその他の抵抗変化素子のいずれかであることを特徴とする請求項１０乃至請求項１７のいずれかに記載の不揮発性連想メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）に関する。本発明は、特に、記憶素子として不揮発性記憶素子を利用するＣＡＭに関する。
【背景技術】
【０００２】
ＣＡＭは入力データ（検索データ）と記憶データとの比較を行い、一致した記憶データのアドレスを出力する。一般的にＣＡＭは、この比較動作を全ての記憶データに対して並列に行うため、高速にデータを検索できる。こうした機能を有するＣＡＭは、幅広い領域で利用されており、例えば、ネットワークルータやキャッシュメモリなどで利用されている。
ＣＡＭの記憶素子としては、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をベースとしたＣＡＭセルが広く知られている。ＣＡＭセルとしては、２つの論理状態“０”、“１”を記憶できるものと、３つの論理状態“０”、“１”、“Ｘ”を記憶できるものが知られている。前者は単にＣＡＭセル、あるいはバイナリＣＡＭセルと呼ばれ、後者は、ＴＣＡＭ（Ｔｅｒｎａｒｙ  ＣＡＭ）セルとも呼ばれている。ここで、“Ｘ”状態のビットは“Ｄｏｎ’ｔ  ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。
ＳＲＡＭをベースとしたこれらのＣＡＭセルは、高速に、例えば、数ｎｓでデータ検索を実行できる。一方、その検索動作において、入力される検索ワードに対して全てのストレージワードを活性化させてビット比較する必要があり、動作電力が非常に大きくなっている。
検索動作時におけるＣＡＭの消費電力を削減する手法として、検索動作をいくつかのサイクルに分割してパイプライン的に実行し、先に不一致と判定されたワードに対しては、残りのビットを評価しない手法が非特許文献１に開示されている。この手法によれば、ｎビットのＣＡＭセルで構成されるワード回路を複数有するＣＡＭセルアレイに対して、いくつかのセグメントに分割し、セグメント毎にビット比較を行う。先に一致と判定されたワードに対しては次段のセグメントのビット比較動作を活性化させる。一方、不一致と判定されたワードに対しては次段のセグメントにおけるビット比較動作を実行させない。以上の動作を逐次的に繰り返すことにより、無駄なビット検索動作を削除することが可能となる。検索動作に係る時間が増加するものの、その動作電力を格段に下げることが可能である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ（ＣＡＭ）Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ：  Ａ  Ｔｕｔｏｒｉａｌ  ａｎｄ  Ｓｕｒｖｅｙ”（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４１，Ｎｏ．３，Ｍａｒｃｈ，２００６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１に記載の従来のＳＲＡＭベースのＣＡＭによれば、検索動作が不要の時間帯においても、ストレージデータ（被検索データ）保持のためにその電源を投入し続ける必要がある。
典型的なＳＲＡＭベースのＣＡＭセルにおいては、ストレージデータを保持するためのＳＲＡＭセルを含んでいる。バイナリＣＡＭセルは１個のＳＲＡＭセルが必要であり、ＴＣＡＭセルにおいては、２個のＳＲＡＭセルが必要である。データ保持のために個々のＳＲＡＭで消費されるリーク電流は微少であるが、ＣＡＭセルは２次元的に大量に配置されるためにこのリーク電流が大きな待機電流の主原因になる。
検索動作時におけるＣＡＭの消費電力を削減する他の手法として、非動作時にＣＡＭの電源を遮断する方法が考えられる。しかし、ＳＲＡＭベースのＣＡＭセルは揮発性なので電源遮断により被検索データが失われてしまう。ＣＡＭの電源を遮断する直前に、全ての被検索データを別途具備されるストレージデバイスに転送、保存することでこれを回避可能である。しかしながら、電源遮断、及び投入する度に、ＣＡＭとストレージデバイス間のデータ転送が必要となる。このデータ転送のために待ち時間が発生し、利便性を損ねてしまう。また、データ転送のための消費電力のオーバヘッドも生じること、電源オン／オフの制御の複雑さが増すこと等から、本手法の適用は限定的となる。
本発明はこのような状況に鑑みてなされたものであり、本発明が解決しようとする課題は、消費電力を低減した不揮発性連想メモリを提供することである。
【課題を解決するための手段】
【０００５】
上述の課題を解決するため、本発明は、その一態様として、外部から入力されるサーチデータと、予め格納したストレージデータとを比較する不揮発性連想メモリにおいて、複数のワード回路からなり、前記複数のワード回路は、それぞれ、順序関係を有する複数のセグメントからなり、前記複数のセグメントはそれぞれ一乃至複数のメモリセルを備え、前記一乃至複数のメモリセルはそれぞれ不揮発性記憶素子を備え、前記複数のセグメントは、それぞれ、当該セグメントのメモリセルの電源をオンオフする電源スイッチ手段を備え、スタンバイ時にすべての前記電源スイッチ手段をオフにし、検索動作時に必要に応じてセグメント毎に電源スイッチ手段をオンにすることを特徴とする不揮発性連想メモリを提供する。
また、本発明は、他の一態様として、外部から入力されるサーチデータと、予め格納したストレージデータとを比較する不揮発性連想メモリの動作方法において、前記不揮発性連想メモリを構成する複数のワード回路のそれぞれを、それぞれが一乃至複数のメモリセルからなり、同一ワード回路内での順序関係を有する複数のセグメントに分割するとき、スタンバイ時に前記複数のセグメントのすべての電源をオフにするスタンバイ段階と、検索動作時に必要に応じてセグメント毎に電源をオンにする検索段階とを含むことを特徴とする不揮発性連想メモリの動作方法を提供する。
【発明の効果】
【０００６】
本発明に係る不揮発性連想メモリによれば、検索動作時の消費電力を低減することができる。
【図面の簡単な説明】
【０００７】
図１は本発明の実施の形態に係る不揮発性ＣＡＭの構成を概略的に示すブロック図である。
図２は本発明の実施の形態に係る不揮発性ＣＡＭにおけるワード回路構成を示すブロック図である。
図３は不揮発性ＣＡＭセルの一例を示す回路図である。
図４は図３の不揮発性ＣＡＭセルに利用される一例のＭＴＪ素子の断面図である。
図５は図３の不揮発性ＣＡＭセルの動作真理値表である。
図６は本発明の実施の形態に係るＣＡＭにおけるセルアレイの回路図である。
図７は本発明の実施の形態に係るＣＡＭの動作モード真理値表である。
図８は本発明の実施の形態に係るＣＡＭのサーチ動作におけるタイミングチャートである。
図９は本発明の実施の形態に係るＣＡＭのサーチ動作における電源制御の一例である。
図１０は本発明の実施の形態に係るＣＡＭのサーチ動作における消費電力の推移である。
図１１は本発明の第２の実施の形態に係るＣＡＭのワード回路構成を示すブロック図である。
図１２は本発明の第２の実施の形態に係るＣＡＭのサーチ動作におけるタイミングチャートである。
図１３は本発明の第２の実施の形態に係るＣＡＭのサーチ動作における電源制御の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら具体的に本発明の実施の形態について詳述する。なお、本実施の形態においては、説明の便宜上、バイナリＣＡＭ、ターナリＣＡＭの区別をせず、単にＣＡＭと呼ぶこととする。
（第１の実施の形態）
図１は、本実施の形態に係る不揮発性ＣＡＭの構成を概略的に示すブロック図である。本実施の形態に係る不揮発性ＣＡＭは、ＣＡＭアレイと、その周辺に配置されるワード線ドライバ、センスアンプ、アドレスエンコーダ、ビット線ドライバ、サーチ線ドライバ、及び、コントローラを備えている。
ＣＡＭアレイは、Ｘ方向の一行に配置される複数のワード回路がから構成され、さらに、複数のセグメントに分割されている。すなわち、図２に示すように、各々のワード回路は複数のセグメント、セグメント０、セグメント１、・・・に分割される。各々のセグメントは、複数のＣＡＭセルと電源スイッチ、センスアンプから構成される。
ここで、電源スイッチは、セグメント内の全てのＣＡＭセルの電源（Ｖ＿Ｖｄｄ）をオン／オフさせる機能を有する。電源スイッチＳＷ０はセグメント０内のすべてのＣＡＭセルの電源Ｖ＿Ｖｄｄ０を一括してオン／オフさせる。同様に、電源スイッチＳＷ１はセグメント１内のすべてのＣＡＭセルの電源Ｖ＿Ｖｄｄ１を一括してオン／オフさせる。不図示の他セグメントの電源スイッチＳＷ２、ＳＷ３、・・・も同様である。
センスアンプは、セグメント内のマッチ線（ＭＬ）の電圧と参照電圧Ｖｒｅｆを比較し、論理振幅に増幅させる機能を有する。具体的には、マッチ線が参照電圧よりも高ければハイレベル（一致に相当）を、低ければローレベル（不一致に相当）を出力する。この増幅動作は、クロック信号ＳＣＬＫに同期して実行される。即ち、センスアンプＳＡ０はセグメント０内のマッチ線ＭＬ０の電圧と参照電圧Ｖｒｅｆを比較し、マッチ線ＭＬ０が参照電圧Ｖｒｅｆよりも高電圧ならばハイレベルを出力し、低電圧ならばローレベルを出力する。同様に、センスアンプＳＡ１はセグメント１内のマッチ線ＭＬ１の電圧と参照電圧Ｖｒｅｆを比較し、マッチ線ＭＬ１が参照電圧Ｖｒｅｆよりも高電圧ならばハイレベルを出力し、低電圧ならばローレベルを出力する。不図示の他のセグメントのセンスアンプＳＡ２、ＳＡ３、・・・も同様である。
センスアンプの出力は次段のセグメントの電源スイッチ、及び、センスアンプの制御信号として作用する。例えば、センスアンプＳＡ０の出力は電源スイッチＳＷ１及びセンスアンプＳＡ１の制御信号として作用する。セグメントＳＡ１、ＳＡ２、・・・の出力についても同様である。最後のセグメントのセンスアンプの出力は、これらセグメント０、１、・・・からなるワードに格納されたストレージデータの一部と、そのストレージデータに対応するサーチデータの一部とが一致したか否かを示す。
本実施の形態における不揮発性ＣＡＭセルの一例を図３に示す。本ＣＡＭセルは、磁気抵抗素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子）のペアを含む比較回路、比較結果をマッチ線に伝送する伝送手段、ＭＴＪ素子に書き込み電流を供給するための電流スイッチから構成される。比較回路は、トランジスタＭ１、Ｍ２、Ｍ５とＭＴＪ素子のペアＲｊとＲｊｂから構成されている。伝送手段はダイオード接続されたトランジスタＭ６で構成される。トランジスタＭ３、Ｍ４は電流スイッチである。
上記比較回路は、トランジスタＭ１のゲートにサーチ線ＳＬが接続され、トランジスタＭ２のゲートにサーチ線／ＳＬが接続されている。また、Ｍ１のソース端子ｎ２にＭＴＪ素子Ｒｊの一方の端子が接続され、Ｍ２のソース端子ｎ３にＭＴＪ素子Ｒｊｂの一方の端子が接続されている。また、Ｍ５は、そのゲートにバイアス電圧Ｖｂが印加される定電流源であり、Ｍ５のソース端子はＶ＿Ｖｄｄ、ドレイン端子ｎ１は、Ｍ１のドレイン端子とＭ２のドレイン端子が接続されている。また、ＭＴＪ素子Ｒｊのもう一方の端子と、Ｒｊｂのもう一方の端子とが共にプレート線ＰＬに接続されている。
上記伝送手段であるダイオード接続されたトランジスタＭ６は、そのソース端子がｎ１に、ドレイン端子とゲート端子がマッチ線ＭＬに接続されている。
上記電流スイッチであるトランジスタＭ３、及び、Ｍ４のゲートにワード線ＷＬが接続されている。また、Ｍ３のソース端子がビット線ＢＬに接続され、ドレイン端子がｎ２に接続されている。また、Ｍ４のソース端子がビット線／ＢＬに接続され、ドレイン端子がｎ３に接続されている。ＭＴＪ素子に被検索データを書き込む際に、ワード線を活性化してＭ３とＭ４をオンの状態にすることで、ビット線、あるいはプレート線からＭＴＪ素子に書き込み電流を供給可能とする。
本ＣＡＭセルに組み込まれるＭＴＪ素子Ｒｊ、Ｒｊｂの断面図を図４に示す。これらＭＴＪ素子は、トンネル膜で絶縁される２枚の磁性層から成り、配線プロセスの層間膜中に形成される。一方の磁性層（固定磁性層）の磁化は製造時にその向きが固定化されており、もう一方の磁性層（自由磁性層）の磁化はＭＴＪに供給される書き込み電流によって可変である。自由磁性層と固定磁性層の磁化が同じ向きである平行状態である時、上部−下部電極間のＭＴＪ素子抵抗は低抵抗状態（ＲＬ）となる。逆に、それぞれの磁化が反対方向である反平行状態の時、ＭＴＪ素子抵抗は高抵抗状態となる（ＲＨ）。ここで、ＭＴＪ素子抵抗が低抵抗状態の時にデータ“０”、高抵抗状態の時にデータ“１”が保存されていると定義する。ＭＴＪ素子に“０”を書き込む場合、自由磁性層から固定磁性層の向きに所定値以上の電流を供給することで磁化が平行状態に遷移し、低抵抗化する。一方、“１”を書き込む場合、固定磁性層から自由磁性層の向きに所定値以上の電流を供給することで磁化が反平行状態に遷移し、高抵抗化する。
本ＣＡＭセルには、２本のサーチ線ＳＬ、／ＳＬがトランジスタＭ１とＭ２のゲートにそれぞれ接続されており、ＳＬと／ＳＬには検索したいデータの１ビットが相補的に入力される。検索動作では、ＭＴＪ素子ＲｊとＲｊｂに格納される１ビットのストレージデータと、ＳＬ、及び／ＳＬから入力されるサーチデータとが比較され、トランジスタＭ６を通じてマッチ線ＭＬに比較結果が伝送される。
図５は、本ＣＡＭセルの検索動作における真理値表を示している。サーチデータの任意のビットが“０”（ＳＬ線がローレベル、／ＳＬ線がハイレベル）で、ストレージデータの当該ビットが“０”の時（Ｒｊが低抵抗、Ｒｊｂが高抵抗）、トランジスタＭ２がオンとなって高抵抗状態のＲｊｂが選択され、マッチ線ＭＬはハイレベル（一致）が出力される。また、サーチデータの任意のビットが“０”で、ストレージデータの当該ビットが“１”の時（Ｒｊが高抵抗、Ｒｊｂが低抵抗）、低抵抗状態のＲｊｂが選択され、ＭＬはローレベル（不一致）が出力される。また、サーチデータの任意のビットが“１”（ＳＬ線がハイレベル、／ＳＬ線がローレベル）で、ストレージデータの当該ビットが“０”の時（Ｒｊが低抵抗、Ｒｊｂが高抵抗）、トランジスタＭ１がオンとなって低抵抗状態のＲｊが選択され、ＭＬはローレベル（不一致）が出力される。また、サーチデータの任意のビットが“１”で、ストレージデータの当該ビットが“１”の時（Ｒｊが高抵抗、Ｒｊｂが低抵抗）、高抵抗状態のＲｊが選択され、ＭＬはハイレベル（一致）が出力される。
さらに、本ＣＡＭセルは、サーチデータやストレージデータのビットを“Ｄｏｎ‘ｔ  Ｃａｒｅ”にすることができる。例えば、ＭＴＪ素子ＲｊとＲｊｂを共に高抵抗化することで、ストレージデータの任意のビットを“Ｄｏｎ’ｔ  Ｃａｒｅ”にすることができ、サーチデータのビットが“０”でも“１”でもＭＬはハイレベル（一致）が出力される。また、ＳＬ線と／ＳＬ線の両方をローレベルに印加することで、サーチデータの任意ビットを“Ｄｏｎ‘ｔ  Ｃａｒｅ”にすることができ、ストレージデータのビットが“０”でも“１”でもＭＬはハイレベル（一致）が出力される。
さらに、本ＣＡＭセルは、ＭＴＪ素子ＲｊとＲｊｂを共に低抵抗化することで、強制的に不一致させることができる。
図６は、図３で図示した不揮発性ＣＡＭセルをマトリックス状に配置してアレイ化した場合の回路構成図であり、セグメント０におけるワード回路二行分のみを図示している（セグメント１、セグメント２・・は省略している）。ここで、ＭＬ０［０］は、セグメント０におけるワード０のマッチ線を表し、ＭＬ０［１］は、セグメント０におけるワード１のマッチ線を表わしている。同様に、Ｖ＿Ｖｄｄ０［０］は、セグメント０におけるワード０の電源線を表し、Ｖ＿Ｖｄｄ０［１］は、セグメント０におけるワード１の電源線を表わしている。電源スイッチＳＷ０［０］はセグメント０におけるワード０の電源スイッチであり、電源スイッチＳＷ０［１］はセグメント０におけるワード１の電源スイッチである。
すなわち、ＭＬ０［０］、及びＶ＿Ｖｄｄ０［０］は、セグメント０におけるワード０のＣＡＭセルで共有化され、ＭＬ０［１］、及びＶ＿Ｖｄｄ０［１］は、同セグメントにおけるワード１のＣＡＭセルで共有化される。また、ＭＬ０［０］はセグメント０におけるワード０の不図示のセンスアンプＳＡ０［０］に入力され、ＭＬ０［１］はセグメント０におけるワード１の不図示のセンスアンプＳＡ０［１］に入力される。また、Ｖ＿Ｖｄｄ０［０］はセグメント０におけるワード０の電源スイッチＳＷ０［０］に接続され、Ｖ＿Ｖｄｄ０［１］はセグメント０におけるワード１の電源スイッチＳＷ０［１］に接続される。
図６において、ＷＬ［０］はワード０のワード線を表し、ＷＬ［１］はワード１のワード線を表わしている。同様に、ＰＬ［０］はワード０のプレート線、ＰＬ［１］はワード１のプレート線を表わしている。すなわち、ワード線ＷＬ［ｉ］、及びプレート線ＰＬ［ｉ］は、Ｘ方向に延在し、ワード回路毎にセグメントに跨って共有されている（ここで、ｉはワード番号を示す）。
図６において、ビット線ＢＬ［ｊ］、及び／ＢＬ［ｊ］は、Ｙ方向に延在し、ワードに跨って共有されている（ここで、ｊはビット番号を示す）。同様に、サーチ線ＳＬ［ｊ］、及び／ＢＬ［ｊ］は、Ｙ方向に延在し、ワードに跨って共有されている。
図７は、本実施の形態におけるＣＡＭの動作真理値表を示している。以下、図面を参照しながら本実施の形態におけるＣＡＭの各動作モードについて説明する。ここで、ＣＡＭセルアレイは、図１のようにセグメントが４分割されていると仮定する。即ち、ワード０、１、・・・はそれぞれセグメント０、セグメント１、セグメント２、セグメント３の４つに分割されるものとする。
スタンバイ・モードにおいては、リセット信号／ＲＳＴがローレベルであり、ワード回路内の全てのセンスアンプの状態は初期化（クリア）される。この時、ワード線ドライバは、全てのサーチイネーブル信号ＳＥｉ、ワード線ＷＬｉ、プレート線ＰＬｉを接地する。また、ビット線ドライバは、全てのビット線ＢＬｉ、／ＢＬｉを接地する。また、サーチ線ドライバは、全てのサーチ線ＳＬｉ、／ＳＬｉを接地する。スタンバイ・モードでは、全てのＳＥｉが非活性状態であるので、初段のセグメントの全ての電源スイッチはオフの状態である。また、各セグメントのセンスアンプがクリアされ、且つ、各々のセンスアンプを駆動するクロック信号ＳＣＬＫも活性化されないため、２段目移行のセグメントの全ての電源スイッチもオフの状態である。すなわち、全てのＣＡＭセルの電源は非導通の状態である。従って、待機電力の主要因であるＣＡＭセルのリーク電流をほぼゼロにする。ここで、ストレージデータは、各々のＣＡＭセルのＭＴＪ素子の抵抗値で保持されるため、電源を切断しても失われることはない。
次に、図８に示すタイミングチャートを参照しながらサーチ動作について詳述する。サーチ動作の命令が入力されると、少なくとも４サイクルの逐次動作によってサーチ動作が実施される。
サイクル１においては、セグメント０のサーチ動作が開始される。まず、／ＲＳＴ信号は非活性化され（ハイレベル）、センスアンプはＳＣＬＫ信号によって動作可能な状態になる。また、ワード線ドライバは、全てのサーチイネーブル信号ＳＥｉを活性化させる（ハイレベル）。すなわち、セグメント０が選択可能な状態にする。この時、サーチ線ドライバは、ＳＬｉ線、／ＳＬｉ線に、入力されるサーチデータとマスクデータに応じた電圧を印加する。なお、サーチ動作時において、ワード線ＷＬｉ、ビット線ＢＬｉ、／ＢＬｉは接地された状態のままである。サイクル１においては、ＳＥｉ信号が活性化されると同時に、セグメント０イネーブル信号ＳｅｇＥ０も活性化され、セグメント０の電源スイッチＳＷ０［０］、ＳＷ０［１］、ＳＷ０［２］、・・・がオンとなる。この時、セグメント０内の各々のＣＡＭセルにおいて、サーチデータとストレージデータの比較動作が実行される。セグメント０内の全てのビットが一致したワードにおいてのみ、そのマッチ線ＭＬ０はハイレベルの電圧が出力される（一致）。逆に、１ビットでも不一致のビットがあるワードに対しては、ＭＬ０はローレベルの電圧が出力されることになる（不一致）。
次に、ＳＣＬＫ０信号が活性化され、各ワードのセンスアンプＳＡ０［０］、ＳＡ０［１］、ＳＡ０［２］、・・・はＭＬ０の電位を参照電圧Ｖｒｅｆと比較し、論理振幅まで増幅する。これらセンスアンプの出力ＨＩＴ０は、セグメント０における一致／不一致の判定結果を示す。すなわち、ＨＩＴ０がハイレベルのワードは、そのセグメント０に位置するビットが一致であったワードであり、ローレベルのワードは、不一致であったワードである。この結果は、最終サイクルのサイクル４の動作が完了するまで保持される。
サイクル２においては、セグメント１イネーブル信号ＳｅｇＥ１が活性化され、セグメント１のサーチ動作が開始される。この時、セグメント１の電源スイッチＳＷ１［０］、ＳＷ１［１］、ＳＷ１［２］、・・・のうち、ＨＩＴ０がハイレベルのワード、すなわち、セグメント０の全てのビットが一致判定されたワードの電源スイッチがオンの状態になる。一方、ＨＩＴ０がローレベルのワード、すなわち、セグメント０のビットが不一致判定されたワードにおいては、そのワードのセグメント１の電源スイッチはオフの状態のままである。従って、セグメント０のビットが一致判定されたワードのみ、セグメント１のビットの一致／不一致の比較動作が実行されることになる。
次に、ＳＣＬＫ１信号が活性化され、セグメント１のセンスアンプＳＡ１［０］、ＳＡ１［１］、ＳＡ１［２］、・・・のうち、ＨＩＴ０信号がハイレベルのワード、すなわち、セグメント１が活性状態にあるワードのセンスアンプのみが動作する。活性化されたセンスアンプは、ＭＬ１の電位をＶｒｅｆと比較し、論理振幅まで増幅する。これらセンスアンプの出力ＨＩＴ１は、セグメント１における一致／不一致の判定結果を示し、この結果は最終サイクル４の動作が完了するまで保持される。ここで、ＨＩＴ０信号がローレベルのワード、すなわち、セグメント１が動作停止状態にあるセンスアンプの出力ＨＩＴ１はローレベルに固定化されたままであり、不一致判定された状態と等価である。
サイクル３においては、セグメント２イネーブル信号ＳｅｇＥ２が活性化され、セグメント２のサーチ動作が開始される。この時、セグメント２の電源スイッチＳＷ２［０］、ＳＷ２［１］、ＳＷ２［２］、・・・のうち、ＨＩＴ１がハイレベルのワード、すなわち、セグメント１の全てのビットが一致判定されたワードの電源スイッチがオンの状態になる。一方、ＨＩＴ１がローレベルのワード、すなわち、セグメント１のビットが不一致判定されたワードにおいては、そのワードのセグメント２の電源スイッチはオフ状態のままである。従って、セグメント１のビットが一致判定されたワードのみ、セグメント２のビットの一致／不一致の比較動作が実行されることになる。以下、サイクル２の場合と同様に、セグメント２において活性化されたワードのみのセンスアンプが動作し、その出力信号ＨＩＴ２に一致／不一致の判定結果を出力する。
サイクル４においては、セグメント３イネーブル信号ＳｅｇＥ３が活性化され、セグメント３のサーチ動作が開始される。この時、セグメント３の電源スイッチＳＷ３［０］、ＳＷ３［１］、ＳＷ３［２］、・・・のうち、ＨＩＴ２がハイレベルのワード、すなわち、セグメント２の全てのビットが一致判定されたワードの電源スイッチがオンの状態になる。一方、ＨＩＴ２がローレベルのワード、すなわち、セグメント２のビットが不一致判定されたワードにおいては、そのワードのセグメント３の電源スイッチはオフ状態のままである。従って、セグメント２のビットが一致判定されたワードのみ、セグメント３のビットの一致／不一致の比較動作が実行されることになる。
以下、サイクル２やサイクル３の場合と同様に、セグメント３において活性化されたワードのみのセンスアンプが動作し、その出力信号ＨＩＴ３に最終的な一致／不一致の判定結果を出力する。すなわち、ＨＩＴ３がハイレベルを出力するワードは、一致判定されたワードであり、ローレベルを出力するワードは不一致判定されたワードである。アドレスエンコーダは、サイクル４において、全てのワードのＨＩＴ３信号を入力として、一致したワードの番地情報を出力する。
図９は、本実施の形態のＣＡＭのサーチ動作における電源制御の一例を概略したものである。図９では、説明の便宜上、８ワード分のみを図示しているが、実際には数Ｋ〜数Ｍワード構成になるのが一般的である。この図において、白で囲まれた部分が電源がオンの状態で、網掛けの部分が電源がオフの状態を表す。先に説明したように、セグメント０から順次ビット比較を行うため、セグメント０の領域は全て電源がオンの状態である。セグメント１の領域は、セグメント０で一致判定されたワードのみが電源がオンの状態になる。例えば、ワード１、２、４、７がこれに該当する。セグメント２の領域は、セグメント１で一致判定されたワードのみが電源オンの状態になる。例えば、ワード１、２、４がこれに該当する。セグメント３の領域は、セグメント２で一致判定されたワードのみが電源オンの状態になる。例えば、ワード２とワード４がこれに該当する。ここで、ワード２は一致判定され、一方、ワード４は不一致判定されている。すなわち、最終的にワード２のみが一致判定され、検索結果としてアドレスエンコーダはワード２の番地を出力する。
図１０は、各サイクルにおける消費電力の推移を概略化した図である。サイクル１では、全てのワードが動作するので消費電力が最大となるが、サイクル２、サイクル３、サイクル４と進むにつれ、動作するワード数が減少するに伴って消費電力は減少する。
本実施の形態において、セグメントを何ビット毎に分割するかは任意である。例えば、ワードが１２８ビットを４つのセグメントに分割する場合を考える。図９より明らかなように、最初に比較動作が行われるセグメント０は必ず動作するため、その他のセグメントよりも少ないビット数に割りつけることがピーク電流削減の観点から望ましい。
次に、ＣＡＭセル内のＭＴＪ素子に被検索データを書き込むライトモードの動作について説明する。図７の動作真理値表より、ライトモードでは、外部から入力されるアドレス信号に対応する一の選択ワード線ＷＬｉの活性化し（ハイレベル）、外部から入力されるデータ入力、及びマスクデータから決まる電圧をビット線ＢＬｊ、／ＢＬｊに印加される。本ライトモードは、ワード毎に２ステップで実施される。第１のステップでは、選択プレート線ＰＬｉをローレベルに接地し、高抵抗状態にしたいＭＴＪ素子の書き込みを行う。次の第２ステップでは、選択プレート線ＰＬｉをハイレベルにプルアップし、低抵抗状態にしたいＭＴＪ素子の書き込みを行う。この時、非選択の全てのワード線、及びプレート線は接地され、全てのサーチ線も接地されている。以下、具体的に動作を詳述する。
ライトモードにおいて、ワード線ドライバは、外部から入力されるアドレス入力に対応する一の選択ワード線にハイレベルの電圧を印加して活性化させ、非選択ワード線にローレベルの電圧を印加して非活性化させる機能を有する。
ライトモードにおいて、ビット線ドライバは、外部から入力されるデータ入力とマスクデータから各々のビット線に印加する信号を生成する機能を有する。もし、任意のデータビットｊに対してマスクビットが“０”であれば（マスクされない）、ビット線ＢＬｊと／ＢＬｊにデータビットに応じて相補の電圧を印加する。例えば、データビットが“０”の時は、ＢＬｊにローレベル、／ＢＬｊにハイレベルを印加し、“１”の時は、ＢＬｊにハイレベル、／ＢＬｊにローレベルを印加する。もし、マスクビットが“１”であれば（マスクする）、データビットに関係なく、ビット線ＢＬｊと／ＢＬｊの両方に対して、該当するＣＡＭセルのＭＴＪ素子のペア両方を高抵抗化する様に同一の電圧を印加する（すなわち、ＢＬと／ＢＬの両方をプルアップする。）。
ライトモードにおいて、任意の一のワード線ＷＬｉが活性化されると、選択ワードのＣＡＭセルのトランジスタＭ３とＭ４がオン状態となる。つまり、内部ノードｎ２とビット線ＢＬが導通され、ｎ３と／ＢＬが導通された状態である。この時、ビット線ＢＬ、／ＢＬと、プレート線ＰＬの電圧を適切に制御することで、ＣＡＭセル内の２つのＭＴＪ素子に任意のデータを書き込むことができる。例えば、ＭＴＪ素子Ｒｊに“１”を書き込むには、プレート線ＰＬにローレベル、ビット線ＢＬにハイレベルの電圧を印加することで実行可能である。この時、ＭＴＪ素子Ｒｊに下部電極（ｎ２）から上部電極（ＰＬ）の方向に電流が流れ、Ｒｊは高抵抗化する。一方、ＭＴＪ素子Ｒｊに“０”を書き込むには、プレート線ＰＬにハイレベル、ビット線ＢＬにローレベルの電圧を印加することで実行可能である。この時、ＭＴＪ素子Ｒｊに、上部電極（ＰＬ）から下部電極（ｎ２）の方向に電流が流れ、Ｒｊは低抵抗化する。プレート線とビット線を同電位を印加した場合は、ＭＴＪ素子Ｒｊの両端に電位差が生じないため書き込み電流は供給されず、データの書き換えは起きない。もう一方のＭＴＪ素子Ｒｊｂに対しても、プレート線とビット線／ＢＬに電位差を与える同様の方法で記憶データを書き換えることが可能である。
以上説明した本実施の形態によれば、サーチ動作時において、ビット比較する必要のないＣＡＭセルの電源を効率的にオフすることができ、無駄な動作電力消費を抑えることができる。これは、電源をオフにしてもストレージデータを保持できる不揮発性ＣＡＭを利用することで実現でき、従来の揮発性のＳＲＡＭベースのＣＡＭセルでは実施不可能である。また、待機時に全てのＣＡＭセルの電源をオフにする機能も有するため、待機電力の大幅な削減が可能となる。
さらに、ＣＡＭセルの面積コストを１／２以下に削減することも期待できる。例えば、図３で図示したＣＡＭセルは６個のトランジスタと２個のＭＴＪ素子が利用されている。ＭＴＪ素子は、物理的にトランジスタの上に形成可能なため、実質的なセル面積は６個のトランジスタ分だけである。従来のＳＲＡＭベースのＣＡＭセルは、１４個から１６個のトランジスタが必要である。すなわち、セル面積コストを１／２〜１／３程度に下げることできる。従って、従来よりも大容量、且つ、低消費電力のＣＡＭを実現することが可能となる。
（第２の実施の形態）
本発明の第２の実施の形態では、被検索対象のワードを有効、あるいは無効化するための専用のセグメントが付け加えられている点が第１の実施の形態と異なる。その他の基本的な回路構成、及びＣＡＭセルの動作は第１の実施の形態と同様であり、その説明は省略される。
被検索ワード数が、物理的（ハードウェア的）に用意されたＣＡＭマクロのワード数を超えない場合、空きワードに対してビット比較動作をさせない仕組みを導入することで、さらに動作電力を低減することが可能である。例えば、第１の実施の形態において、検索非対象のワードに対しては、最初にビット比較が行われるセグメント０の任意のビットに、強制的に不一致となるパターンをＭＴＪ素子に書き込んでおくことで実施可能である。すなわち、ＭＴＪ素子Ｒｊ、及び、Ｒｊｂの両方が低抵抗状態にセットしておけば良い。この強制的に不一致にさせる処置は１ビットのみで実施可能であるが、セグメント０が複数のビットで構成される場合には、残りのビットにおける比較動作で消費される電力は無駄となる。
図１１は本実施の形態によるＣＡＭのワード回路の基本構成を示しており、各々のワードが検索対象か否かを指定する専用のセグメントＵを備えている。セグメントＵは、１ビットのＣＡＭセルと、その電源スイッチＳＷＵ、及びセンスアンプＳＡＵが具備されている。また、セグメントＵは、ワード線ドライバとセグメント０の間に配置され、ワード線ドライバが供給するサーチイネーブル信号ＳＥｉが電源スイッチＳＷＵとセンスアンプＳＡＵに入力される。センスアンプＳＡＵの出力ＨＩＴＵＳＥ信号は、そのワードが有効か無効かを表す。具体的には、ＨＩＴＵＳＥがハイレベルの時に有効で、ローレベルの時に無効化される。
各ワードにおいて、セグメントＵのＣＡＭセルのＭＴＪ素子Ｒｊ、Ｒｊｂは以下の様に値が書き込まれる。検索対象のワードの場合、本ＣＡＭセルには、ＭＴＪ素子Ｒｊ、Ｒｊｂの両方を高抵抗状態に書き込む。この場合は、図５の真理値表で“Ｄｏｎ’ｔ  Ｃａｒｅ”に相当し、サーチデータに依らず一致判定される。一方、検索被対象のワードの場合、ＭＴＪ素子Ｒｊ、Ｒｊｂの両方を低抵抗状態に書き込む。この場合は、サーチデータによらず強制的に不一致判定される。なお、セグメントＵに該当するサーチ線について、その入力方法（印加される電圧）は、任意である。
図１２に示すように、本実施の形態において、セグメントＵは最初のサイクル１で一致／不一致のビット比較動作が行われ、次のサイクル２でセグメント０のビット比較動作が行われる。もし、サイクル１において、ＨＩＴＵＳＥ信号がハイレベルを出力した場合、このワードは検索対象のワードである。よって、次のサイクル２において、セグメント０の電源スイッチをオンにし、センスアンプは一致／不一致の判定を行う。一方、ＨＩＴＵＳＥ信号がローレベルを出力した場合、このワードは検索対象のワードではない。よって、次のサイクル２において、セグメント０の電源スイッチＳＷ０はオフのままにして、センスアンプＳＡ０も動作停止にする。なお、サイクル２以降の動作は第１の実施の形態と同様であるから、具体的な説明を省略する。
図１３は、本実施の形態のＣＡＭのサーチ動作における電源制御の一例を概略したものである。図１３では、説明の便宜上、８ワード分のみを図示しているが、実際には数Ｋ〜数Ｍワード構成になるのが一般的である。この図において、白で囲まれた部分が電源がオンの状態で、網掛けの部分が電源がオフの状態を表す。また、ワード０〜３が検索対象のワードであり、ワード４〜７は非対象のワードである。先に説明したように、セグメントＵから順次ビット比較を行うため、セグメントＵの領域は全て電源がオンの状態である。セグメント０の領域は、セグメントＵで一致判定されたワードのみ、すなわち、有効ワードのみが電源がオンの状態になる。例えば、ワード０〜３がこれに該当する。セグメント１の領域は、セグメント０で一致判定されたワードのみが電源オンの状態になる。例えば、ワード１、２がこれに該当する。セグメント２の領域は、セグメント１で一致判定されたワードのみが電源オンの状態になる。例えば、ワード１とワード２がこれに該当する。セグメント３の領域は、セグメント２で一致判定されたワードのみが電源オンの状態になる。例えば、ワード２がこれに該当する。ここで、ワード２は一致判定されている。すなわち、最終的にワード２のみが一致判定され、検索結果としてアドレスエンコーダはワード２の番地を出力する。
本実施の形態によれば、ストレージデータが全てのワードで埋め尽くされない場合において、第１の実施の形態よりも動作電力の低減効果が得られる。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。例えば、ＣＡＭに不良ビット、あるいは不良ワードを救済するための冗長ワードを具備させる場合にも適用できる。この場合、本実施の形態を適用することで置き換え元のワード（不良ワード）の動作を止める信号を生成する周辺回路を具備することなく、簡単に動作対象外にすることができる。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
例えば、上述の実施の形態では、メモリセルの不揮発性記憶素子として磁気抵抗素子を用いることとして説明したが、相変化素子、原子移動型素子、酸素欠損型抵抗変化素子、金属架橋形成型抵抗変化素子その他の抵抗変化素子、或いは、他のタイプの不揮発性記憶素子でも同様に成り立つことは当業者には明らかであろう。
この出願は、２０１２年９月６日に出願された日本出願特願第２０１２−１９５９５９号を基礎とする優先権を主張し、その開示のすべてをここに取り込むものである。
【図１】
2014038340.tif 000003
【図２】
2014038340.tif 000004
【図３】
2014038340.tif 000005
【図４】
2014038340.tif 000006
【図５】
2014038340.tif 000007
【図６】
2014038340.tif 000008
【図７】
2014038340.tif 000009
【図８】
2014038340.tif 000010
【図９】
2014038340.tif 000011
【図１０】
2014038340.tif 000012
【図１１】
2014038340.tif 000013
【図１２】
2014038340.tif 000014
【図１３】
2014038340.tif 000015
【国際調査報告】
2014038340.tif 000016
2014038340.tif 000017
2014038340.tif 000018
2014038340.tif 000019