【手続補正書】
【提出日】平成27年10月19日(2015.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部から印加される第１電源電圧によって駆動され、第１電圧を受信してクランプ電圧を発生させるクランプ調節部と、
前記第１電源電圧より高い第２電源電圧によって駆動され、前記クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を具備することを特徴とする基準電圧発生部。
【請求項２】
前記基準電圧発生部は、ＤＲＡＭに含まれ、
前記クランプ電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とする請求項１に記載の基準電圧発生部。
【請求項３】
前記クランプ調節部は、
前記第１電源電圧によって駆動され、前記第１電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する第１比較部と、
前記第１電源電圧によって駆動され、前記第２ノード電圧に応答し、前記クランプ電圧を出力する第１スイッチング部と、
前記第１電圧のレベルと同一である前記第１ノード電圧を出力し、前記クランプ電圧のレベルを調節する第１レベル調節部と、を具備することを特徴とする請求項１に記載の基準電圧発生部。
【請求項４】
前記第１スイッチング部は、
前記第１電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、
前記クランプ電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項３に記載の基準電圧発生部。
【請求項５】
前記第１レベル調節部は、
前記クランプ電圧と前記第２ノードとの間に連結される第１抵抗と、
前記第２ノードと接地電圧との間に連結される第２抵抗と、を具備することを特徴とする請求項３に記載の基準電圧発生部。
【請求項６】
前記レベル増幅部は、
前記第２電源電圧によって駆動され、前記クランプ電圧と第３ノード電圧とを比較し、第４ノード電圧を出力する第２比較部と、
前記第２電源電圧によって駆動され、前記第４ノード電圧に応答し、前記基準電圧を出力する第２スイッチング部と、
前記クランプ電圧のレベルと同一である前記第３ノード電圧を出力し、前記基準電圧のレベルを調節する第２レベル調節部と、を具備することを特徴とする請求項１に記載の基準電圧発生部。
【請求項７】
前記第２スイッチング部は、
前記第２電源電圧がそのソースに連結され、前記第４ノードがそのゲートに連結され、
前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項６に記載の基準電圧発生部。
【請求項８】
前記第２レベル調節部は、
前記基準電圧と前記第３ノードとの間に連結される第３抵抗と、
前記第３ノードと接地電圧との間に連結される第４抵抗と、を具備することを特徴とする請求項６に記載の基準電圧発生部。
【請求項９】
前記基準電圧発生部は、
前記第１電源電圧を入力され、チャージ・ポンピング動作を介して、前記第２電源電圧を出力するチャージ・ポンピング部をさらに具備することを特徴とする請求項１に記載の基準電圧発生部。
【請求項１０】
前記基準電圧発生部は、
前記第１電源電圧より高い第３電源電圧を入力され、前記第３電源電圧を電圧降下させ、前記第２電源電圧を出力する電圧降下部をさらに具備することを特徴とする請求項１に記載の基準電圧発生部。
【請求項１１】
外部から第１外部電源電圧が印加されるＤＲＡＭにおいて、
前記第１外部電源電圧より高い第２電源電圧によって駆動され、第１電圧と第１ノード電圧とを比較し、第２ノード電圧を発生させる比較部と、
前記第２電源電圧によって駆動され、前記第２ノード電圧に応答し、基準電圧を出力するスイッチング部と、
前記第１電圧のレベルと同一である前記第１ノードの電圧が前記第１電圧のレベルに収斂されるように出力し、前記基準電圧のレベルを調節するレベル調節部と、を具備し、
前記第１電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する電圧レベルを有するように設定されることを特徴とするＤＲＡＭ。
【請求項１２】
前記第１電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とする請求項１１に記載のＤＲＡＭ。
【請求項１３】
前記スイッチング部は、
前記第２電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項１１に記載のＤＲＡＭ。
【請求項１４】
前記レベル調節部は、
前記基準電圧と前記第１ノードとの間に連結される第１抵抗と、
前記第１ノードと接地電圧との間に連結される第２抵抗と、を具備することを特徴とする請求項１１に記載のＤＲＡＭ。
【請求項１５】
外部から第１外部電源電圧が印加されるＤＲＡＭにおいて、
前記第１外部電源電圧と接地電圧とを電圧分配してクランプ電圧を発生させる電圧分配部と、
前記第１電源電圧より高い第２電源電圧によって駆動され、前記クランプ電圧を受信して基準電圧を発生させるレベル増幅部と、を具備し、
前記クランプ電圧は、前記ＤＲＡＭ内メモリセルデータのリストア動作を保証する最小限の電圧レベルを有するように設定されることを特徴とするＤＲＡＭ。
【請求項１６】
電圧分配部は、
前記第１電源電圧と前記クランプ電圧との間に連結される第１抵抗と、
前記クランプ電圧と前記接地電圧との間に連結される第２抵抗と、を具備することを特徴とする請求項１５に記載のＤＲＡＭ。
【請求項１７】
前記レベル増幅部は、
前記第２電源電圧によって駆動され、クランプ電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する比較部と、
前記第２電源電圧によって駆動され、前記第２ノード電圧に応答し、前記基準電圧を出力するスイッチング部と、
前記クランプ電圧のレベルと同一である前記第１ノード電圧を出力し、前記基準電圧のレベルを調節するレベル調節部と、を具備することを特徴とする請求項１５に記載のＤＲＡＭ。
【請求項１８】
前記スイッチング部は、
前記第２電源電圧がそのソースに連結され、前記第２ノードがそのゲートに連結され、
前記基準電圧がそのドレインに連結されるＰＭＯＳトランジスタであることを特徴とする請求項１７に記載のＤＲＡＭ。
【請求項１９】
前記レベル調節部は、
前記基準電圧と前記第１ノードとの間に連結される第１抵抗と、
前記第１ノードと接地電圧との間に連結される第２抵抗と、を具備することを特徴とする請求項１７に記載のＤＲＡＭ。
【請求項２０】
外部電圧源と基準電圧源とに連結され、前記外部電圧源から入力される外部電圧と、前記基準電圧源から入力される基準電圧とを基に決定される調節された電圧を出力する電圧調節部と、
前記電圧調節部と第２電圧源とに連結され、前記電圧調節部から出力される前記調節された電圧と、前記第２電圧源に入力される電圧とを基に決定される増幅された調節基準電圧を出力する増幅部と、を具備し、
前記外部電圧源から前記電圧調節部に入力される電圧は、前記第２電圧源から前記増幅部に入力される前記電圧より低いことを特徴とする基準電圧発生部。
【請求項２１】
前記第２電圧源は、外部電圧源であることを特徴とする請求項２０に記載の基準電圧発生部。
【請求項２２】
前記基準電圧発生部は、
前記増幅された調節基準電圧が、前記電圧調節部から出力される前記調節された電圧より高く、前記基準電圧と同一であることを特徴とする請求項２０に記載の基準電圧発生部。
【請求項２３】
前記電圧調節部は、
前記外部電圧によって駆動され、前記基準電圧と第１ノード電圧とを比較し、第２ノード電圧を出力する第１比較部と、
前記外部電圧によって駆動され、前記第２ノード電圧に応答し、前記調節された電圧を出力する第１スイッチング部と、
前記基準電圧のレベルに収斂するレベルを有する前記第１ノード電圧を出力する第１レベル調節部と、を具備することを特徴とする請求項２０に記載の基準電圧発生部。