(57)【要約】  半導体装置の製造方法は、平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、前記ゲート配線を形成する第２の工程と、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程を有する。
2013183158.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に平面状シリコン層を形成し、
前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、
前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
ゲート配線を形成するための第３のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
前記第２の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、
前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことを特徴とし、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有する、
ことを特徴とする半導体装置。
【請求項７】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚いことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
ことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。【０００３】
従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。【０００４】
このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。【０００５】
そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが示されている（例えば非特許文献１を参照）。【０００６】
しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００９−１８２３１７号公報
【非特許文献】
【０００８】
【非特許文献１】B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, “Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET”, IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係る半導体装置の製造方法は、
シリコン基板上に平面状シリコン層を形成し、
前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、
前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
ゲート配線を形成するための第３のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
前記第２の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
を有することを特徴とする。【００１１】
また、前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする。【００１２】
また、前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする。【００１３】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする。【００１４】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことを特徴とする。【００１５】
また、本発明の第２の観点に係る半導体装置は、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、
前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことを特徴とし、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有することを特徴とする。【００１６】
また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする。【００１７】
また、前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚いことを特徴とする。【００１８】
また、前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする。【００１９】
また、前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、ことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の高さは、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和とすることにより自己整合プロセスを実現している。【００２１】
また、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
ゲート配線を形成するための第３のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
前記第２の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
により自己整合プロセスを実現している。
自己整合プロセスであるから、高集積化が可能となる。【００２２】
また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなる。シリサイドと金属膜とが直接接触するため、低抵抗化をすることができる。【００２３】
前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚い。
第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクトとゲート電極との短絡を防ぐことができる。【００２４】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれている。
第２のｎ型拡散層と、第２のｐ型拡散層とを接続するシリサイドを形成しやすい。従って、高集積化をおこなうことができる。
【図面の簡単な説明】
【００２５】
【図１】（A）は本発明の実施形態に係る半導体装置の平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２〜図４０を参照しながら説明する。
【００２７】
以下に、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程を示す。
【００２８】
まず、図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成するための第１のレジスト１０２、１０３を形成する。
【００２９】
次に、図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成する。第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の高さは、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和とすることが望ましい。
【００３０】
次に、図４に示すように、第１のレジスト１０２、１０３を剥離する。
【００３１】
次に、図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
【００３２】
次に、図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
【００３３】
次に、図７に示すように、第２のレジスト１０６を剥離する。
【００３４】
次に、図８に示すように、平面状シリコン層１０７の周囲に素子分離膜１０８を形成する。
以上により、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程が示された。
【００３５】
次に、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜し、
前記ポリシリコン膜１１１の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成し、
異方性エッチングを行うことにより前記ゲート配線１１４ｃを形成する第２の工程を示す。
【００３６】
次に、図９に示すように、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜する。このとき、薄いポリシリコン膜を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。
金属膜１１０は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。
ゲート絶縁膜１０９は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
【００３７】
次に、図１０に示すように、ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成する。本実施例においては、レジスト高さが柱状シリコン層より低くなるように記載した。柱状シリコン層の高さが高いとき、柱状シリコン層上部のレジスト厚さが薄くなり、もしくは、柱状シリコン層上部のポリシリコンが露出することが考えられるからである。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。
レジスト高さが柱状シリコン層より高くなってもよい。
【００３８】
また、このとき、ゲート配線のための第３のレジスト１１２の中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているよう、第３のレジスト１１２を形成することが好ましい。第２のｎ型拡散層１１８と第２のｐ型拡散層１２１とを接続するシリサイドを形成しやすくなるからである。
【００３９】
次に、図１１に示すように、ポリシリコン膜１１１と金属膜１１０をエッチングする。
ポリシリコン膜１１１ａ、ポリシリコン膜１１１ｂ、ポリシリコン膜１１１ｃとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時に、その高さを、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。
また、後に金属膜１１０をエッチングするため、本工程をポリシリコン膜１１１のエッチングとしてもよい。
【００４０】
次に、図１２に示すように、第３のレジスト１１２を剥離する。
以上により、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜し、
前記ポリシリコン膜１１１の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成し、
異方性エッチングを行うことにより前記ゲート配線１１４ｃを形成する第２の工程が示された。
【００４１】
次に、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ａ、１１１ｂを露出し、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去し、前記第４のレジスト１１３を剥離し、前記金属膜１１０をエッチングにより除去し、前記ゲート配線１１４ｃに接続する第１のゲート電極１１４ｂと第２のゲート電極１１４ａを形成する第３の工程を示す。
【００４２】
図１３に示すように、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ｂ、１１１ａを露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
【００４３】
次に、図１４に示すように、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去する。等方性ドライエッチングが好ましい。
【００４４】
次に、図１５に示すように、第４のレジスト１１３を剥離する。
【００４５】
次に、図１６に示すように、前記金属膜１１０をエッチングにより除去し、第１の柱状シリコン層１０４側壁に、金属膜１１０ｂを、第２の柱状シリコン層１０５側壁に、金属膜１１０ａを、ポリシリコン膜１１１ｃ下に金属膜１１０ｃを形成する。等方性エッチングが好ましい。
金属膜１１０ｂとポリシリコン膜１１１ｂとで第１のゲート電極１１４ｂを形成し、
金属膜１１０ａとポリシリコン膜１１１ａとで第２のゲート電極１１４ａを形成し、
金属膜１１０ｃとポリシリコン膜１１１ｃとでゲート配線１１４ｃを形成する。従って、自己整合プロセスとなる。
【００４６】
以上により、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ａ、１１１ｂを露出し、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去し、前記第４のレジスト１１３を剥離し、前記金属膜１１０をエッチングにより除去し、前記ゲート配線１１４ｃに接続する第１のゲート電極１１４ｂと第２のゲート電極１１４ａを形成する第３の工程が示された。
【００４７】
次に、第１の柱状シリコン層１０４の上部に第１のｎ型拡散層１１７を形成し、
第１の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部に第２のｎ型拡散層１１８を形成し、
第２の柱状シリコン層１０５の上部に第１のｐ型拡散層１２０を形成し、
第２の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部に第２のｐ型拡散層１２１を形成する第４の工程を示す。
【００４８】
図１７に示すように、酸化膜１１５を堆積する。
【００４９】
次に、図１８に示すように、第１のｎ型拡散層１１７と第２のｎ型拡散層１１８を形成するための、第５のレジスト１１６を形成する。
【００５０】
次に、図１９に示すように、砒素を注入し、第１のｎ型拡散層１１７と第２のｎ型拡散層１１８を形成する。
【００５１】
次に、図２０に示すように、第５のレジスト１１６を剥離する。
【００５２】
次に、図２１に示すように、第１のｐ型拡散層１２０と第２のｐ型拡散層１２１を形成するための第６のレジスト１１９を形成する。
【００５３】
次に、図２２に示すように、ボロンまたは弗化ボロンを注入し、第１のｐ型拡散層１２０と第２のｐ型拡散層１２１を形成する。
【００５４】
次に、図２３に示すように、第６のレジスト１１９を剥離する。
【００５５】
次に、図２４に示すように、窒化膜１２２を堆積し、熱処理を行う。
以上により、第１の柱状シリコン層１０４の上部に第１のｎ型拡散層１１７を形成し、
第１の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部に第２のｎ型拡散層１１８を形成し、
第２の柱状シリコン層１０５の上部に第１のｐ型拡散層１２０を形成し、
第２の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部に第２のｐ型拡散層１２１を形成する第４の工程が示された。
【００５６】
次に、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイドを形成する第５の工程を示す。
【００５７】
図２５に示すように、窒化膜１２２をエッチングし、窒化膜サイドウォール１２３、１２４、１２５を形成する。
【００５８】
次に、図２６に示すように、酸化膜をエッチングし、酸化膜サイドウォール１２７、１２６、１２８を形成する。窒化膜サイドウォール１２３と酸化膜サイドウォール１２７とで絶縁膜サイドウォール１２９となり、窒化膜サイドウォール１２４と酸化膜サイドウォール１２６とで絶縁膜サイドウォール１３０となり、第１の柱状シリコン層１０４側壁の窒化膜サイドウォール１２５と酸化膜サイドウォール１２８とで絶縁膜サイドウォール１３１となり、第２の柱状シリコン層１０５側壁の窒化膜サイドウォール１２５と酸化膜サイドウォール１２８とで絶縁膜サイドウォール１３２となる。
【００５９】
このとき、第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚は、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いことが好ましい。
第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚が、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いと、コンタクト形成時に、コンタクトとゲート電極１１４ｂとの絶縁が容易になる。
【００６０】
次に、図２７に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイド１３４、１３８、１３６、１３７、１３３、１３５を形成する。
【００６１】
第２のｎ型拡散層１１８と、第２のｐ型拡散層１２１とは、シリサイド１３８で接続されることとなる。ゲート配線１１４ｃの中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているので、シリサイド１３８を形成しやすい。従って、高集積化を行うことができる。
【００６２】
また、ポリシリコン膜配線１１１ｃが薄いため、ゲート配線１１４ｃは、金属膜１１０ｃとシリサイド１３３の積層構造となりやすい。シリサイド１３３と金属膜１１０ｃとが直接接触するため、低抵抗化を図ることができる。
【００６３】
以上により、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイドを形成する第５の工程が示された。
【００６４】
次に、図２８に示すように、窒化膜といったコンタクトストッパー１３９を成膜し、層間絶縁膜１４０を形成する。
【００６５】
次に、図２９に示すように、コンタクト孔１４２，１４３を形成するための第７のレジスト１４１を形成する。
【００６６】
次に、図３０に示すように、層間絶縁膜１４０をエッチングし、コンタクト孔１４２，１４３を形成する。第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚が、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いと、第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクトとゲート電極１１４ｂとの短絡を防ぐことができる。
【００６７】
次に、図３１に示すように、第７のレジスト１４１を剥離する。
【００６８】
次に、図３２に示すように、コンタクト孔１４５、１４６を形成するための第８のレジスト１４４を形成する。
【００６９】
次に、図３３に示すように、層間絶縁膜１４０をエッチングし、コンタクト孔１４５、１４６を形成する。
【００７０】
次に、図３４に示すように、第８のレジスト１４４を剥離する。
【００７１】
次に、図３５に示すように、コンタクトストッパー１３９をエッチングし、コンタクト孔１４２，１４３、コンタクト孔１４５、１４６下のコンタクトストッパー１３９を除去する。
【００７２】
次に、図３６に示すように、金属を堆積し、コンタクト１４７、１４８、１４９、１５０を形成する。
【００７３】
次に、図３７に示すように、金属配線のための金属１５１を堆積する。
【００７４】
次に、図３８に示すように、金属配線を形成するための第９のレジスト１５２、１５３、１５４、１５５を形成する。
【００７５】
次に、図３９に示すように、金属１５１をエッチングし、金属配線１５６、１５７、１５８、１５９を形成する。
【００７６】
次に、図４０に示すように、第９のレジスト１５２、１５３、１５４、１５５を剥離する。
以上により、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法が示された。
【００７７】
上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示すように、半導体装置は、
シリコン基板１０１上に形成された平面状シリコン層１０７と、
前記平面状シリコン層１０７上に形成された第１及び第２の柱状シリコン層１０４、１０５と、
前記第１の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ｂ及びポリシリコン膜１１１ｂの積層構造からなる第１のゲート電極１１４ｂと、
前記第２の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ａ及びポリシリコン膜１１１ａの積層構造からなる第２のゲート電極１１４ａと、
前記ポリシリコン膜１１１ｂ、１１１ａの膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極１１４ｂ、１１４ａに接続されたゲート配線１１４ｃと、
前記ゲート配線１１４ｃの上面の高さは前記第１及び第２のゲート電極１１４ｂ、１１４ａの上面の高さより低いことを特徴とし、
前記第１の柱状シリコン層１０４の上部に形成された第１のｎ型拡散層１１７と、
前記第１の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１１８と、
前記第２の柱状シリコン層１０５の上部に形成された第１のｐ型拡散層１２０と、
前記第２の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２１と、
を有する。
【００７８】
また、前記ゲート配線１１４ｃは、前記金属膜１１０ｃとシリサイド１３３の積層構造からなる。シリサイド１３３と金属膜１１０ｃとが直接接触するため、低抵抗化をすることができる。
【００７９】
前記第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚は、前記金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚い。
第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクト１４８とゲート電極１１４ｂとの短絡を防ぐことができる。
【００８０】
前記ゲート配線１１４ｃの中心線が、前記第１の柱状シリコン層１０４の中心点と前記第２の柱状シリコン層１０５の中心点とを結ぶ線に対して第１の所定量ずれている。
第２のｎ型拡散層１１８と、第２のｐ型拡散層１２１とを接続するシリサイド１３８を形成しやすい。従って、高集積化をおこなうことができる。
【００８１】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００８２】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００８３】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１の柱状シリコン層
１０５．第２の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．素子分離膜
１０９．ゲート絶縁膜
１１０．金属膜
１１０ａ．金属膜
１１０ｂ．金属膜
１１０ｃ．金属膜
１１１．ポリシリコン膜
１１１ａ．ポリシリコン膜
１１１ｂ．ポリシリコン膜
１１１ｃ．ポリシリコン配線
１１２．第３のレジスト
１１３．第４のレジスト
１１４ａ．第２のゲート電極
１１４ｂ．第１のゲート電極
１１４ｃ．ゲート配線
１１５．酸化膜
１１６．第５のレジスト
１１７．第１のｎ型拡散層
１１８．第２のｎ型拡散層
１１９．第６のレジスト
１２０．第１のｐ型拡散層
１２１．第２のｐ型拡散層
１２２．窒化膜
１２３．窒化膜サイドウォール
１２４．窒化膜サイドウォール
１２５．窒化膜サイドウォール
１２６．酸化膜サイドウォール
１２７．酸化膜サイドウォール
１２８．酸化膜サイドウォール
１２９．絶縁膜サイドウォール
１３０．絶縁膜サイドウォール
１３１．絶縁膜サイドウォール
１３２．絶縁膜サイドウォール
１３３．シリサイド
１３４．シリサイド
１３５．シリサイド
１３６．シリサイド
１３７．シリサイド
１３８．シリサイド
１３９．コンタクトストッパー
１４０．層間絶縁膜
１４１．第７のレジスト
１４２．コンタクト孔
１４３．コンタクト孔
１４４．第８のレジスト
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．金属
１５２．第９のレジスト
１５３．第９のレジスト
１５４．第９のレジスト
１５５．第９のレジスト
１５６．金属配線
１５７．金属配線
１５８．金属配線
１５９．金属配線
【図１】
2013183158.tif 000003
【図２】
2013183158.tif 000004
【図３】
2013183158.tif 000005
【図４】
2013183158.tif 000006
【図５】
2013183158.tif 000007
【図６】
2013183158.tif 000008
【図７】
2013183158.tif 000009
【図８】
2013183158.tif 000010
【図９】
2013183158.tif 000011
【図１０】
2013183158.tif 000012
【図１１】
2013183158.tif 000013
【図１２】
2013183158.tif 000014
【図１３】
2013183158.tif 000015
【図１４】
2013183158.tif 000016
【図１５】
2013183158.tif 000017
【図１６】
2013183158.tif 000018
【図１７】
2013183158.tif 000019
【図１８】
2013183158.tif 000020
【図１９】
2013183158.tif 000021
【図２０】
2013183158.tif 000022
【図２１】
2013183158.tif 000023
【図２２】
2013183158.tif 000024
【図２３】
2013183158.tif 000025
【図２４】
2013183158.tif 000026
【図２５】
2013183158.tif 000027
【図２６】
2013183158.tif 000028
【図２７】
2013183158.tif 000029
【図２８】
2013183158.tif 000030
【図２９】
2013183158.tif 000031
【図３０】
2013183158.tif 000032
【図３１】
2013183158.tif 000033
【図３２】
2013183158.tif 000034
【図３３】
2013183158.tif 000035
【図３４】
2013183158.tif 000036
【図３５】
2013183158.tif 000037
【図３６】
2013183158.tif 000038
【図３７】
2013183158.tif 000039
【図３８】
2013183158.tif 000040
【図３９】
2013183158.tif 000041
【図４０】
2013183158.tif 000042
【手続補正書】
【提出日】平成25年12月19日(2013.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板上に平面状シリコン層を形成し、
前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、
前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
ゲート配線を形成するための第３のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
前記第２の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層上と前記第２のｐ型拡散層上と前記ゲート配線上にシリサイドを形成する第５の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、
前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことであって、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有する、
ことを特徴とする半導体装置。
【請求項７】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚いことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上に形成されたシリサイドと、を有する、
ことを特徴とする請求項９に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層上と前記第２のｐ型拡散層上と前記ゲート配線上にシリサイドを形成する第５の工程とをさらに含むことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明の第２の観点に係る半導体装置は、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、
前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことであって、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層上に形成されたシリサイドと、を有する、ことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明によれば、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
第１の柱状シリコン層と第２の柱状シリコン層の高さは、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和とすることにより自己整合プロセスを実現している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚い。
コンタクト孔形成のためのレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクトとゲート電極との短絡を防ぐことができる。
金属膜１１０は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。
ゲート絶縁膜１０９は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
次に、図１０に示すように、ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成する。本実施例においては、レジスト高さが柱状シリコン層より低くなるように記載した。柱状シリコン層の高さが高いとき、柱状シリコン層上部のレジスト厚さが薄くなり、もしくは、柱状シリコン層上部のポリシリコン膜が露出することが考えられるからである。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコン膜が露出しやすくなる。
レジスト高さが柱状シリコン層より高くなってもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
次に、図１１に示すように、ポリシリコン膜１１１と金属膜１１０をエッチングする。
ポリシリコン膜１１１ａ、ポリシリコン膜１１１ｂ、ポリシリコン膜配線１１１ｃとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコン膜が露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時に、その高さを、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。
また、後に金属膜１１０をエッチングするため、本工程をポリシリコン膜１１１のエッチングとしてもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
次に、図１６に示すように、前記金属膜１１０をエッチングにより除去し、第１の柱状シリコン層１０４側壁に、金属膜１１０ｂを、第２の柱状シリコン層１０５側壁に、金属膜１１０ａを、ポリシリコン膜配線１１１ｃ下に金属膜１１０ｃを形成する。等方性エッチングが好ましい。
金属膜１１０ｂとポリシリコン膜１１１ｂとで第１のゲート電極１１４ｂを形成し、
金属膜１１０ａとポリシリコン膜１１１ａとで第２のゲート電極１１４ａを形成し、
金属膜１１０ｃとポリシリコン膜配線１１１ｃとでゲート配線１１４ｃを形成する。従って、自己整合プロセスとなる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
次に、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０上と第２のｐ型拡散層１２１上とゲート配線１１４ｃ上にシリサイドを形成する第５の工程を示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
次に、図２７に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０上と第２のｐ型拡散層１２１上とゲート配線１１４ｃ上にシリサイド１３４、１３８、１３６、１３７、１３３、１３５を形成する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
以上により、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０上と第２のｐ型拡散層１２１上とゲート配線１１４ｃ上にシリサイドを形成する第５の工程が示された。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示すように、半導体装置は、
シリコン基板１０１上に形成された平面状シリコン層１０７と、
前記平面状シリコン層１０７上に形成された第１及び第２の柱状シリコン層１０４、１０５と、
前記第１の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ｂ及びポリシリコン膜１１１ｂの積層構造からなる第１のゲート電極１１４ｂと、
前記第２の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ａ及びポリシリコン膜１１１ａの積層構造からなる第２のゲート電極１１４ａと、
前記ポリシリコン膜１１１ｂ、１１１ａの膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
前記第１及び前記第２のゲート電極１１４ｂ、１１４ａに接続されたゲート配線１１４ｃと、
前記ゲート配線１１４ｃの上面の高さは前記第１及び第２のゲート電極１１４ｂ、１１４ａの上面の高さより低いことであって、
前記第１の柱状シリコン層１０４の上部に形成された第１のｎ型拡散層１１７と、
前記第１の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１１８と、
前記第２の柱状シリコン層１０５の上部に形成された第１のｐ型拡散層１２０と、
前記第２の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２１と、
を有する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１の柱状シリコン層
１０５．第２の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．素子分離膜
１０９．ゲート絶縁膜
１１０．金属膜
１１０ａ．金属膜
１１０ｂ．金属膜
１１０ｃ．金属膜
１１１．ポリシリコン膜
１１１ａ．ポリシリコン膜
１１１ｂ．ポリシリコン膜
１１１ｃ．ポリシリコン膜配線
１１２．第３のレジスト
１１３．第４のレジスト
１１４ａ．第２のゲート電極
１１４ｂ．第１のゲート電極
１１４ｃ．ゲート配線
１１５．酸化膜
１１６．第５のレジスト
１１７．第１のｎ型拡散層
１１８．第２のｎ型拡散層
１１９．第６のレジスト
１２０．第１のｐ型拡散層
１２１．第２のｐ型拡散層
１２２．窒化膜
１２３．窒化膜サイドウォール
１２４．窒化膜サイドウォール
１２５．窒化膜サイドウォール
１２６．酸化膜サイドウォール
１２７．酸化膜サイドウォール
１２８．酸化膜サイドウォール
１２９．絶縁膜サイドウォール
１３０．絶縁膜サイドウォール
１３１．絶縁膜サイドウォール
１３２．絶縁膜サイドウォール
１３３．シリサイド
１３４．シリサイド
１３５．シリサイド
１３６．シリサイド
１３７．シリサイド
１３８．シリサイド
１３９．コンタクトストッパー
１４０．層間絶縁膜
１４１．第７のレジスト
１４２．コンタクト孔
１４３．コンタクト孔
１４４．第８のレジスト
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．金属
１５２．第９のレジスト
１５３．第９のレジスト
１５４．第９のレジスト
１５５．第９のレジスト
１５６．金属配線
１５７．金属配線
１５８．金属配線
１５９．金属配線
【手続補正書】
【提出日】平成27年3月5日(2015.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板上に平面状シリコン層を形成し、
前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、
前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
ゲート配線を形成するための第３のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
前記第２の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層上と前記第２のｐ型拡散層上と前記ゲート配線上にシリサイドを形成する第５の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【国際調査報告】
2013183158.tif 000043
2013183158.tif 000044