(57)【要約】  ＩＧＺＯ−ＧＤＭであるゲートドライバ（２４）とレベルシフタ回路（１３）とは第１〜第５配線（ＯＬ１〜ＯＬ５）を介して互いに接続される。各配線（ＯＬ）には放電部（１９０）が接続される。パネル内の残留電荷を除去するための電源オフシーケンスにおいて、レベルシフタ回路（１３）内の第１〜第５出力回路（ＯＣ１〜ＯＣ５）の電源が動作下限値を下回ると、第１〜第５出力回路（ＯＣ１〜ＯＣ５）の出力がハイインピーダンス状態になる。このとき、各配線（ＯＬ）の電位は、放電部（１９０）によってグラウンド電位に引き込まれる。よって電源が遮断されたときにパネル内の残留電荷が速やかに且つ安定的に除去される。
2014061574.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電処理と、前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする、表示装置。
【請求項２】
前記放電部は、放電抵抗を含むことを特徴とする、請求項１に記載の液晶表示装置。
【請求項３】
前記放電部は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする、請求項２に記載の液晶表示装置。
【請求項４】
前記放電部は、前記放電抵抗と直列に設けられ、前記第２走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする、請求項２に記載の液晶表示装置。
【請求項５】
前記駆動制御部は、前記第２走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする、請求項１に記載の液晶表示装置。
【請求項６】
前記双安定回路は、
前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の制御端子に接続された第２ノードと、
前記クリア信号が制御端子に与えられ、前記第２ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２ノード制御用スイッチング素子とをさらに含むことを特徴とする、請求項１に記載の液晶表示装置。
【請求項７】
前記双安定回路は、前記クロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子をさらに含むことを特徴とする、請求項１に記載の液晶表示装置。
【請求項８】
前記電源回路は、前記電源がオフ状態になると、前記第１走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする、請求項１に記載の液晶表示装置。
【請求項９】
前記電源回路は、
少なくとも第１容量および第１抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第１走査線選択電位を生成するための第１走査線選択電位生成線と、
少なくとも第２容量および第２抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第２走査線選択電位を生成するための第２走査線選択電位生成線とを含み、
前記第２容量および前記第２抵抗によって定まる時定数は、前記第１容量および前記第１抵抗によって定まる時定数よりも大きいことを特徴とする、請求項８に記載の液晶表示装置。
【請求項１０】
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１放電処理の前に、前記クリア信号の電位を前記第２走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする、請求項１に記載の液晶表示装置。
【請求項１１】
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする、請求項１０に記載の液晶表示装置。
【請求項１２】
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする、請求項１に記載の液晶表示装置。
【請求項１３】
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項１２に記載の液晶表示装置。
【請求項１４】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線とを備える表示装置の駆動方法であって、
前記電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電ステップと、
前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、液晶層と、その液晶層を挟持する２枚の基板により構成される液晶パネルを含んでいる。それらの２枚の基板のうちの一方には、複数本の走査線および複数本のデータ線が設けられ、それらの複数本の走査線と複数本のデータ線との交差点に対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、対応する交差点を通過する走査線にゲート端子が接続され、その交差点を通過するデータ線にソース端子が接続された薄膜トランジスタ（ＴＦＴ）、およびデータ線によって伝達されるデータ信号を書き込むための画素容量などを含んでいる。また、上記２枚の基板のうちの他方には、上記複数の画素形成部に共通の共通電極が設けられる場合がある。アクティブマトリクス型の液晶表示装置は、さらに、上記複数本の走査線を駆動するゲートドライバ（走査線駆動回路）および上記複数本のデータ線を駆動するソースドライバ（データ線駆動回路）を含んでいる。【０００３】
上述のように、データ信号はデータ線によって伝達されるが、各データ線は複数行分のデータ信号を一時（同時）に伝達することができない。このため、画素形成部内の画素容量へのデータ信号の書き込みは、例えば１行ずつ順次に行われる。そこで、複数本の走査線が所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタにより構成されている。【０００４】
このような液晶表示装置において、利用者によって電源が遮断されたにもかかわらず、直ちに表示がクリアされず、残像のような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素形成部内に残留電荷が蓄積されるからである。また、画素形成部内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づく不純物の偏りに起因するフリッカの発生など表示品位の低下が生じる。そこで、電源オフの際に、例えば、全ての走査線を選択状態にしてデータ線に黒電圧を印加することによって、パネル上の電荷を放電させる手法が知られている。【０００５】
従来、ゲートドライバは液晶パネルを構成する基板の周辺部に集積回路（ＩＣ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」と呼ばれている。また、モノリシックゲートドライバを含んだパネルは「ゲートドライバモノリシックパネル」と呼ばれている。【０００６】
ゲートドライバモノリシックパネルにおいては、パネル上の電荷の放電に関し、上述した手法を採用することができない。そこで、国際公開第２０１１／０５５５８４号パンフレットには、次のような液晶表示装置が開示されている。ゲートドライバ内のシフトレジスタを構成する双安定回路において、シフトレジスタを動作させるクロック信号がゲート端子に与えられ、基準電位を伝達する基準電位配線にソース端子が接続され、走査線にドレイン端子が接続されたＴＦＴが設けられる。このような構成において、外部からの電源の供給が遮断されると、クロック信号をハイレベルにして上記ＴＦＴをオン状態にするとともに、基準電位がゲートオフ電位からゲートオン電位にまで高められる。これにより、各走査線の電位がゲートオン電位にまで高められ、全ての画素形成部内の残留電荷が放電される。また、国際公開第２０１０／０５０２６２号パンフレットには、ゲートドライバモノリシックパネルに関する発明として、ＴＦＴでのリークに起因する誤動作を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１／０５５５８４号パンフレット
【特許文献２】国際公開第２０１０／０５０２６２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、近年、酸化物半導体の一種である酸化インジウムガリウム亜鉛によりチャネル層が形成されたＴＦＴ（以下「ＩＧＺＯ−ＴＦＴ」という。）を使用した液晶パネルの開発が進んでいる。以下では、ＩＧＺＯ−ＴＦＴを使用した液晶パネルのことをＩＧＺＯ−ＴＦＴ液晶パネルという。ＩＧＺＯ−ＴＦＴ液晶パネルにおいても、モノリシック化されたゲートドライバの開発が進められている。以下では、ＩＧＺＯ−ＴＦＴ液晶パネルに設けられているモノリシックゲートドライバのことを「ＩＧＺＯ−ＧＤＭ」という。【０００９】
従来から液晶パネルに使用されている、アモルファスシリコンによりチャネル層が形成されたＴＦＴ（以下「ａ−ＳｉＴＦＴ」という。）はオフ特性が良好ではないため、ａ−ＳｉＴＦＴを使用した液晶パネル（以下「ａ−ＳｉＴＦＴ液晶パネル」という。）では、画素形成部以外の部分の浮遊ノード上の電荷（以下「浮遊電荷」という場合がある。）については数秒で放電される。従って、ａ−ＳｉＴＦＴ液晶パネルにおいては、画素形成部以外の部分の浮遊電荷については特に問題とはならない。ところが、ＩＧＺＯ−ＴＦＴは、オン特性のみならずオフ特性も優れている。特にゲートへのバイアス電圧が０Ｖ（バイアスなし）のときのオフ特性がａ−ＳｉＴＦＴと比較して顕著に優れているため、ＴＦＴと接続されているノードの浮遊電荷がゲートオフ時に当該ＴＦＴを介して放電することがない。その結果、回路内に電荷が長時間残ることとなる。ある試算によると、後述の図１０に示すような構成を採用するＩＧＺＯ−ＧＤＭにおいて、ｎｅｔＡ上の浮遊電荷の放電に要する時間は数時間（数千秒〜数万秒）となっている。また、ＩＧＺＯ−ＧＤＭのバイアス温度ストレス試験によれば、ＩＧＺＯ−ＴＦＴの閾値シフトの大きさは１時間で数Ｖとなっている。このことから、ＩＧＺＯ−ＧＤＭにおいては残留電荷の存在がＩＧＺＯ−ＴＦＴの閾値シフトの大きな要因となることが把握される。以上より、ＩＧＺＯ−ＧＤＭのシフトレジスタにおいてシフト動作が途中で停止すると、ある１つの段においてのみＴＦＴの閾値シフトが生じるおそれがある。その結果、シフトレジスタが正常に動作しなくなり、画面への画像表示が行われなくなる。【００１０】
また、ゲートドライバがＩＣチップである場合には、パネル内のＴＦＴは画素形成部内のＴＦＴだけである。従って、電源オフの際には画素形成部内の電荷および走査線上の電荷を放電すれば足りる。しかしながら、モノリシックゲートドライバの場合には、パネル内のＴＦＴとしてゲートドライバ内にもＴＦＴが存在している。そして、例えば図１０に示す構成においては、符号ｎｅｔＡおよび符号ｎｅｔＢで示す２つの浮遊ノード（以下、それぞれ「第１ノード」および「第２ノード」という。）が存在する。従って、ＩＧＺＯ−ＧＤＭにおいては、電源オフの際、画素形成部内の電荷、走査線上の電荷、第１ノードｎｅｔＡ上の電荷、および第２ノードｎｅｔＢ上の電荷を放電する必要がある。さらに、これらの電荷の放電は、安定的に行われることが望ましい。【００１１】
そこで、本発明は、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することのできる、例えばチャネル層が酸化物半導体により形成されたＴＦＴを有するモノリシックゲートドライバを採用する場合に好適な液晶表示装置およびその駆動方法を適用することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の局面は、表示装置であって、
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電処理と、前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする。【００１３】
本発明の第２の局面は、本発明の第１の局面において、
前記放電部は、放電抵抗を含むことを特徴とする。【００１４】
本発明の第３の局面は、本発明の第２の局面において、
前記放電部は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする。【００１５】
本発明の第４の局面は、本発明の第２の局面において、
前記放電部は、前記放電抵抗と直列に設けられ、前記第２走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする。【００１６】
本発明の第５の局面は、本発明の第１の局面において、
前記駆動制御部は、前記第２走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする。【００１７】
本発明の第６の局面は、本発明の第１の局面において、
前記双安定回路は、
前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の制御端子に接続された第２ノードと、
前記クリア信号が制御端子に与えられ、前記第２ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２ノード制御用スイッチング素子とをさらに含むことを特徴とする。【００１８】
本発明の第７の局面は、本発明の第１の局面において、
前記双安定回路は、前記クロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子をさらに含むことを特徴とする。【００１９】
本発明の第８の局面は、本発明の第１の局面において、
前記電源回路は、前記電源がオフ状態になると、前記第１走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする。【００２０】
本発明の第９の局面は、本発明の第８の局面において、
前記電源回路は、
少なくとも第１容量および第１抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第１走査線選択電位を生成するための第１走査線選択電位生成線と、
少なくとも第２容量および第２抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第２走査線選択電位を生成するための第２走査線選択電位生成線とを含み、
前記第２容量および前記第２抵抗によって定まる時定数は、前記第１容量および前記第１抵抗によって定まる時定数よりも大きいことを特徴とする。【００２１】
本発明の第１０の局面は、本発明の第１の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１放電処理の前に、前記クリア信号の電位を前記第２走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする。【００２２】
本発明の第１１の局面は、本発明の第１０の局面において、
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする。【００２３】
本発明の第１２の局面は、本発明の第１の局面において、
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする。【００２４】
本発明の第１３の局面は、本発明の第１２の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。【００２５】
本発明の第１４の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線とを備える表示装置の駆動方法であって、
前記電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電ステップと、
前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする。
【発明の効果】
【００２６】
本発明の第１の局面によれば、液晶表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための２つの処理（第１放電処理および第２放電処理）が順次に行われる。第１放電処理では、クロック信号の電位および基準電位が第１走査線選択電位に設定されることにより、第１走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第１走査線選択電位は、電源がオフ状態になったときのレベル変化が第２走査線選択電位よりも速いので、第１放電処理時に走査線上の電荷も放電される。第２放電処理では、クリア信号の電位が第２走査線選択電位に設定される。第２走査線選択電位は、電源がオフ状態になったときのレベル変化が第１走査線選択電位よりも遅いので、第２放電処理の開始時点では、第２走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第２放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電部が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子（上記配線が接続された端子）がハイインピーダンス状態になったとしても、配線はフローティング状態にならない（グラウンド電位に引き込まれる）。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。【００２７】
本発明の第２の局面によれば、放電抵抗を使用して、本発明の第１の局面と同様の効果を奏することができる。【００２８】
本発明の第３の局面によれば、電源遮断時以外（以下「通常動作時」という場合がある。）では制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。【００２９】
本発明の第４の局面によれば、本発明の第３の局面と同様に、通常動作時は制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第２走査線選択電位が所定値（駆動制御部を動作させるために必要な値）を下回るまで制御スイッチが開いているので、放電抵抗を通じて電流が流れない。これにより、第２走査線選択電位が所定値を下回るまでの駆動制御部からの出力波形が安定するので、電源が遮断されたときにパネル内の残留電荷をさらに安定的に除去することができる。また、本発明の第３の局面よりも、放電抵抗による電源遮断時の消費電力の増加を抑制することができる。【００３０】
本発明の第５の局面によれば、第２走査線選択電位が出力回路の動作下限値を下回って当該出力回路の出力がハイインピーダンス状態になったとしても、配線はフローティング状態にならない（グラウンド電位に引き込まれる）。このようにして、本発明の第１の局面と同様の効果を奏することができる。【００３１】
本発明の第６の局面によれば、通常動作時に第１ノードの電位を随時基準電位に引き込むことが可能となるので、動作不良の発生を抑制することができる。【００３２】
本発明の第７の局面によれば、第１放電処理時に、基準電位が第１走査線選択電位になると出力ノード制御用スイッチング素子がオン状態になる。このため、第１放電処理時に、各走査線を確実に選択状態にして各画素形成部内の電荷を放電させることができる。【００３３】
本発明の第８の局面によれば、第１放電処理時に出力ノードの電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。【００３４】
本発明の第９の局面によれば、電源の供給が遮断されたときのレベル変化状態が互いに異なる２種類の走査線選択電位を比較的容易な構成で生成することができる。【００３５】
本発明の第１０の局面によれば、第１放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源の供給が遮断されたときに、表示パネル内の残留電荷がより確実に除去され、表示パネル内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。【００３６】
本発明の第１１の局面によれば、初期化処理時に、シフトレジスタ内の各双安定回路がより確実に初期化される。【００３７】
本発明の第１２の局面によれば、酸化物半導体によりチャネル層が形成されたＴＦＴ（以下「酸化物ＴＦＴ」という。）を使用した走査線駆動回路を備えた液晶表示装置において、本発明の第１の局面と同様の効果が得られる。従来、酸化物ＴＦＴを使用した走査線駆動回路を備えた液晶表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第１２の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。【００３８】
本発明の第１３の局面によれば、酸化物半導体として酸化インジウムガリウム亜鉛を使用することにより、本発明の第１２の局面と同様の効果を奏することができる。【００３９】
本発明の第１４の局面によれば、液晶表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記第１の実施形態における画素形成部の構成を示す回路図である。
【図３】図１に示すレベルシフタ回路の構成を説明するためのブロック図である。
【図４】図１に示す電源回路の構成のうち、第１，第２ゲートオン電位の生成に関する回路構成の一例を示す回路図である。
【図５】本発明の第１の実施形態における電源遮断時の第１，第２ゲートオン電位の変化を説明するための波形図である。
【図６】上記第１の実施形態におけるレベルシフタ回路および放電部の構成を説明するためのブロック図である。
【図７】図１に示すゲートドライバの構成を説明するためのブロック図である。
【図８】図７に示すシフトレジスタの構成を示すブロック図である。
【図９】図１に示すゲートドライバの動作を説明するためのタイミングチャートである。
【図１０】図８に示す双安定回路の構成を示す回路図である。
【図１１】図８に示す双安定回路の動作を説明するためのタイミングチャートである。
【図１２】上記第１の実施形態における電源遮断時の動作を説明するためのタイミングチャートである。
【図１３】上記第１の実施形態における通常動作時および電源遮断時の各信号の電位を説明するための図である。
【図１４】本発明の第２の実施形態における放電部の構成を説明するためのブロック図である。
【図１５】上記第２の実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。
【図１６】本発明の第３の実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００４１】
以下、添付図面を参照しながら、本発明の第１〜第３の実施形態について説明する。各トランジスタは電界効果トランジスタであり、より詳細にはｎチャネル型のＴＦＴである。また、ｎチャネル型のＴＦＴに関する以下の説明では、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。また、ＴＦＴとしてＩＧＺＯ−ＴＦＴを使用するものとして説明するが、他の酸化物ＴＦＴを使用しても良い。酸化インジウムガリウム亜鉛以外の酸化物半導体として、例えばインジウム、ガリウム、亜鉛、銅（Ｃｕ）、シリコン（Ｓｉ）、錫（Ｓｎ）、アルミニウム（Ａｌ）、カルシウム（Ｃａ）、ゲルマニウム（Ｇｅ）、および鉛（Ｐｂ）のうち少なくとも１つを含む酸化物半導体によりチャネル層を形成した場合でも同様の効果が得られる。また、ｍ，ｎは２以上の整数であるとする。
【００４２】
＜１．第１の実施形態＞
＜１．１  全体構成＞
図１は、本実施形態に係るアクティブマトリクス型の液晶表示装置１００の全体構成を示すブロック図である。液晶表示装置１００は、プリント回路基板（ＰＣＢ）１０と、表示パネルとしての液晶パネル２０と、ＰＣＢ１０および液晶パネル２０に接続されたテープ自動化接合（ＴＡＢ）テープ３０とを含んでいる。ＰＣＢ１０には、タイミングコントローラ１１、レベルシフタ回路１３、電源回路１５、および電源ＯＦＦ検出部１７が設けられている。なお、ＰＣＢ１０上にはさらに、図示しない後述の放電部が設けられているが、図１を参照した説明では便宜上その説明を省略する。液晶パネル２０は、ＩＧＺＯ−ＴＦＴ液晶パネルである。ＴＡＢテープ３０には、データ線ＳＬ１〜ＳＬｍを駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。ＴＡＢテープ３０は主に中型用から大型用の液晶パネルで採用されるソースドライバ３２の実装形態であり、小型用から中型用の液晶パネルではソースドライバ３２の実装形態としてチップオングラス（ＣＯＧ）実装が採用される場合もある。また、昨今では、ソースドライバ３２、タイミングコントローラ１１、レベルシフタ回路１３、電源回路１５、および電源ＯＦＦ検出部１７が１チップ化された構成も徐々に採用されてきている。
【００４３】
液晶表示装置１００は、外部から電源の供給を受けて動作する。液晶表示装置１００には、電源が正常に供給されているとき、例えば＋５Ｖの電位が与えられる。以下では、液晶表示装置１００に電源から与えられる電位のことを「入力電源電位」といい、符号ＶＣＣで表す。なお、電源の供給が遮断されると、入力電源電位ＶＣＣはグラウンド電位（０Ｖ）にまで徐々に低下する。
【００４４】
液晶パネル２０は、液晶層と、その液晶層を挟持する２枚の基板（典型的にはガラス基板であるが、ガラス基板に限定されない。）とを含んでいる。基板上の所定領域には、画像を表示するための表示部２２が形成されている。表示部２２は、ｎ本の走査線ＧＬ１〜ＧＬｎと、ｍ本のデータ線ＳＬ１〜ＳＬｍと、それらのｎ本の走査線ＧＬ１〜ＧＬｎおよびｍ本のデータ線ＳＬ１〜ＳＬｍの交差点に対応してマトリクス状に配置されたｍ×ｎ個の画素形成部を含んでいる。
【００４５】
図２は、画素形成部の構成を示す回路図である。各画素形成部は、対応する交差点を通過する走査線ＧＬにゲート端子が接続され、その交差点を通過するデータ線ＳＬにソース端子が接続されたトランジスタ２２０と、トランジスタ２２０のドレイン端子に接続された画素電極２２１と、ｍ×ｎ個の画素形成部に共通的に設けられた共通電極２２２および補助容量電極２２３と、画素電極２２１と共通電極２２２とによって形成される液晶容量２２４と、画素電極２２１と補助容量電極２２３とによって形成される補助容量２２５とを含んでいる。トランジスタ２２０としては、上述のようにｎチャネル型のＩＧＺＯ−ＴＦＴが採用される。液晶容量２２４および補助容量２２５によって画素容量ＣＰが形成されている。トランジスタ２２０のゲート端子に接続された走査線ＧＬが選択されると、トランジスタ２２０がオン状態になってデータ線ＳＬによって伝達されるデータ信号が画素容量ＣＰに書き込まれる。
【００４６】
液晶パネル２０には、図１に示すように、走査線ＧＬ１〜ＧＬｎを駆動するためのゲートドライバ２４がさらに形成されている。ゲートドライバ２４は走査線駆動回路に相当する。ゲートドライバ２４はＩＧＺＯ−ＧＤＭであり、液晶パネル２０を構成する基板上にモノリシックに形成されている。なお、図１では、ゲートドライバ２４は表示部２２の片側のみに配置されているが、表示部２２の左右両側に配置されても良い。
【００４７】
以上のように、本実施形態では、ｍ本のデータ線ＳＬ１〜ＳＬｍ、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ×ｎ個の画素形成部、およびゲートドライバ２４が液晶パネル２０を構成する１枚の基板上に形成されている。
【００４８】
液晶表示装置１００には、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、およびデータイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣとが外部から与えられる。入力電源電位ＶＣＣは、タイミングコントローラ１１、電源回路１５、および電源ＯＦＦ検出部１７に与えられる。通常動作時の入力電源電位ＶＣＣは例えば＋５Ｖとされるが、この入力電源電位ＶＣＣは＋５Ｖに限定されるものではない。また、入力信号についても上述の内容には限定されない。また、タイミング信号および画像信号ＤＡＴは、ローボルテージ・ディファレンシャル・シグナリング（ＬＶＤＳ）規格、モバイル・インダストリ・プロセッサ・インタフェース（ＭＩＰＩ）規格、ディスプレイ・ポート（ＤＰ）規格、またはエンベデッド・ディスプレイ・ポート（ｅ−ＤＰ）規格などの差動インタフェースを利用して転送されることもある。
【００４９】
電源回路１５は、入力電源電位ＶＣＣに基づいて、通常動作時に走査線ＧＬを選択状態にするレベルで維持されるゲートオン電位（走査線選択電位）ＶＧＨと、通常動作時に走査線ＧＬを非選択状態にするレベルで維持されるゲートオフ電位（走査線非選択電位）ＶＧＬとを生成する。なお、電源回路１５で生成されるゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬについては、通常動作時のレベルが一定で維持されるが、外部からの電源の供給が遮断されたときにはレベルが変化する。本実施形態では、電源回路１５は、ゲートオン電位ＶＧＨとして２種類の電位（第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２）を生成する。それら２種類のゲートオン電位ＶＧＨを生成するための構成の説明は後述する。なお、通常動作時は、ゲートオン電位ＶＧＨが例えば＋２０Ｖに設定され、ゲートオフ電位ＶＧＬが例えば−１０Ｖに設定される。電源回路１５は、生成した第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２およびゲートオフ電位ＶＧＬをレベルシフタ回路１３に与える。
【００５０】
電源ＯＦＦ検出部１７は、電源の供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを生成してレベルシフタ回路１３に与える。電源状態信号ＳＨＵＴは電源オフ信号に相当する。電源ＯＦＦ検出部１７は電源状態検出部に相当する。
【００５１】
タイミングコントローラ１１は、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、およびデータイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣを受け取り、デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ゲートスタートパルス信号Ｌ＿ＧＳＰ、およびゲートクロック信号Ｌ＿ＧＣＫを生成する。デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫはレベルシフタ回路１３に与えられる。なお、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫは、ハイレベル側の電位が入力電源電位ＶＣＣに設定され、ローレベル側の電位がグラウンド電位ＧＮＤに設定される。
【００５２】
レベルシフタ回路１３は、グラウンド電位ＧＮＤと、電源回路１５から与えられる第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２およびゲートオフ電位ＶＧＬとを使用して、タイミングコントローラ１１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰをＩＧＺＯ−ＧＤＭ駆動に最適化されたタイミング信号に変換した信号のレベル変換後の信号Ｈ＿ＧＳＰの生成と、タイミングコントローラ１１から出力されたゲートクロック信号Ｌ＿ＧＣＫに基づく第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２の生成と、内部信号に基づく基準電位Ｈ＿ＶＳＳおよびクリア信号Ｈ＿ＣＬＲの生成とを行う。以下では、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２をまとめて「ゲートオン電位ＶＧＨ」ともいう。レベルシフタ回路１３は、生成したゲートスタートパルス信号Ｈ＿ＧＳＰ、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２、クリア信号Ｈ＿ＣＬＲ、および基準電位Ｈ＿ＶＳＳをゲートドライバ２４に与える。以下では、レベルシフタ回路１３で生成されゲートドライバ２４に与えられるこれらの信号のことを便宜上「ＧＤＭ信号」という。なお、通常動作時には、ゲートスタートパルス信号Ｈ＿ＧＳＰ、第１，第２のゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２の電位は第１ゲートオン電位ＶＧＨ１またはゲートオフ電位ＶＧＬに設定され、クリア信号Ｈ＿ＣＬＲの電位は第２ゲートオン電位ＶＧＨ２またはゲートオフ電位ＶＧＬに設定され、基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬに設定される。本実施形態では、タイミングコントローラ１１およびレベルシフタ回路１３によって駆動制御部が実現されている。
【００５３】
ところで、本実施形態では、図３に示すように、レベルシフタ回路１３には、タイミング生成ロジック部１３１およびオシレータ１３２が含まれ、電源ＯＦＦ検出部１７から出力される電源状態信号ＳＨＵＴが与えられる。このような構成により、レベルシフタ回路１３は、所定のタイミング（後述する図１２における時点ｔ１〜ｔ３）に従って上記ＧＤＭ信号の電位を変化させることが可能となっている。所定のタイミングについては、例えば、レベルシフタ回路１３を構成するＩＣ内部の不揮発性メモリ及び不揮発性メモリからデータをロードしたレジスタ値に基づいて生成される。なお、このレベルシフタ回路１３についてのさらに詳しい説明は後述する。
【００５４】
ソースドライバ３２は、タイミングコントローラ１１から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫを受け取り、データ線ＳＬ１〜ＳＬｍにデータ信号を印加する。
【００５５】
ゲートドライバ２４は、レベルシフタ回路１３から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ、第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２、クリア信号Ｈ＿ＣＬＲ、および基準電位Ｈ＿ＶＳＳに基づいて、アクティブな走査信号の走査線ＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ２４についての詳しい説明は後述する。
【００５６】
以上のようにして、データ線ＳＬ１〜ＳＬｍにデータ信号が印加され、走査線ＧＬ１〜ＧＬｎに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部２２に表示される。
【００５７】
＜１．２  ２種類のゲートオン電位＞
図４は、電源回路１５の構成のうち、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２の生成に関する回路構成の一例を示す回路図である。なお、以下の説明における電圧の値は一例であって、それらの値に限定されるものではない。電源回路１５は、２種類のゲートオン電位ＶＧＨを生成するための構成要素として、電源管理集積回路(ＰＭＩＣ）１５０、１個のコイルＬ１、６個のダイオードＤ１〜Ｄ６、６個のコンデンサ（容量）Ｃ１〜Ｃ６、および２個の抵抗器Ｒ１，Ｒ２を含んでいる。なお、ダイオードＤ１〜Ｄ６における順方向電圧降下を「Ｖｆ」とする。
【００５８】
電源回路１５では、まず、ＰＭＩＣ１５０を用いて生成された５Ｖの振幅の信号が節点Ｐ１に現れる。節点Ｐ２には、ダイオードＤ１とコンデンサＣ１とを用いた平滑化により、（５−Ｖｆ）Ｖの電圧が現れる。節点Ｐ３には、コンデンサＣ２によるカップリングおよびダイオードＤ２での順方向電圧降下によって、（５−２Ｖｆ）Ｖ〜（１０−２Ｖｆ）Ｖの信号が現れる。同様にして、節点Ｐ４には（１０−３Ｖｆ）Ｖの電圧が現れ、節点Ｐ５には（１０−４Ｖｆ）Ｖ〜（１５−４Ｖｆ）Ｖの信号が現れる。
【００５９】
節点Ｐ５よりも出力側では、図４に示すように、電源線が、第１ゲートオン電位ＶＧＨ１用の線と第２ゲートオン電位ＶＧＨ２用の線とに分岐している。第１ゲートオン電位ＶＧＨ１用の線では、ダイオードＤ５とコンデンサＣ５とを用いた平滑化により、（１５−５Ｖｆ）Ｖの電圧が生成される。第２ゲートオン電位ＶＧＨ２用の線では、ダイオードＤ６とコンデンサＣ６とを用いた平滑化により、（１５−５Ｖｆ）Ｖの電圧が生成される。このようにして、通常動作時には、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２は互いに等しいレベルになる。
【００６０】
ところで、電源の供給が遮断されると、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２のレベルは、第１ゲートオン電位ＶＧＨ１用の線および第２ゲートオン電位ＶＧＨ２用の線にそれぞれ接続されたコンデンサおよび抵抗の定数（容量値および抵抗値）に応じて低下する。本実施形態では、第１ゲートオン電位ＶＧＨ１用の線および第２ゲートオン電位ＶＧＨ２には、異なる定数のコンデンサおよび抵抗が接続されている。より詳細には、コンデンサＣ６および抵抗Ｒ２によって定まる第２ゲートオン電位ＶＧＨ２用の線における時定数は、コンデンサＣ５および抵抗Ｒ１によって定まる第１ゲートオン電位ＶＧＨ１用の線における時定数よりも大きく設定されている。このため、電源の供給が遮断されたとき、図５に示すように、第１ゲートオン電位ＶＧＨ１よりも第２ゲートオン電位ＶＧＨ２の方が緩やかにレベルが低下する。本実施形態では、コンデンサＣ５および抵抗Ｒ１がそれぞれ第１容量および第１抵抗に相当し、コンデンサＣ６および抵抗Ｒ２がそれぞれ第２容量および第２抵抗に相当する。
【００６１】
＜１．３  放電部＞
図６は、本実施形態におけるレベルシフタ回路１３および放電部１９０の構成を説明するためのブロック図である。レベルシフタ回路１３は、第１〜第５出力回路ＯＣ１〜ＯＣ５と、第１〜第５出力回路ＯＣ１〜ＯＣ５にそれぞれ対応する第１〜第５出力端子ＯＴ１〜ＯＴ５とを含んでいる。第１出力回路ＯＣ１および第１出力端子ＯＴ１はそれぞれ、ゲートスタートパルス信号Ｈ＿ＧＳＰを出力するための回路および端子である。第２出力回路ＯＣ２および第２出力端子ＯＴ２はそれぞれ、第１ゲートクロック信号Ｈ＿ＧＣＫ１を出力するための回路および端子である。第３出力回路ＯＣ３および第３出力端子ＯＴ３はそれぞれ、第２ゲートクロック信号Ｈ＿ＧＣＫ２を出力するための回路および端子である。第４出力回路ＯＣ４および第４出力端子ＯＴ４はそれぞれ、クリア信号Ｈ＿ＣＬＲを出力するための回路および端子である。第５出力回路ＯＣ５および第５出力端子ＯＴ５はそれぞれ、基準電位Ｈ＿ＶＳＳを出力するための回路および端子である。各出力回路ＯＣは対応する出力端子ＯＴに接続されている。なお、出力回路ＯＣに接続された出力端子ＯＴは、出力回路ＯＣの出力端子ともいえるが、ここでは出力回路ＯＣと出力端子ＯＴとを便宜上別の構成要素として説明する。各出力回路ＯＣは、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２のうち、電源の供給が遮断されたときにより緩やかにレベルが低下する第２ゲートオン電位ＶＧＨ２を電源として動作する。このため、各出力回路ＯＣは、第２ゲートオン電位ＶＧＨ２が動作下限値（所定値）以上であるときには所望の電位を出力し、第２ゲートオン電位ＶＧＨ２が動作下限値を下回っているときには出力がハイインピーダンス状態になる（「出力端子ＯＴがハイインピーダンス状態になる」ともいう。）。
【００６２】
ゲートドライバ２４は、第１〜第５入力端子ＩＴ１〜ＩＴ５を含んでいる。第１入力端子ＩＴ１は、ゲートスタートパルス信号Ｈ＿ＧＳＰを入力するための端子である。第２入力端子ＩＴ２は、第１ゲートクロック信号Ｈ＿ＧＣＫ１を入力するための端子である。第３入力端子ＩＴ３は、第２ゲートクロック信号Ｈ＿ＧＣＫ２を入力するための端子である。第４入力端子ＩＴ４は、クリア信号Ｈ＿ＣＬＲを入力するための端子である。第５入力端子ＩＴ５は、基準電位Ｈ＿ＶＳＳを入力するための端子である。
【００６３】
レベルシフタ回路１３およびゲートドライバ２４は、第１〜第５配線ＯＬ１〜ＯＬ５を介して互いに接続されている。より詳細には、レベルシフタ回路１３およびゲートドライバ２４は次のような接続関係にある。第１出力端子ＯＴ１と第１入力端子ＩＴ１とは第１配線ＯＬ１を介して互いに接続されている。第２出力端子ＯＴ２と第２入力端子ＩＴ２とは第２配線ＯＬ２を介して互いに接続されている。第３出力端子ＯＴ３と第３入力端子ＩＴ３とは第３配線ＯＬ３を介して互いに接続されている。第４出力端子ＯＴ４と第４入力端子ＩＴ４とは第４配線ＯＬ４を介して互いに接続されている。第５出力端子ＯＴ５と第５入力端子ＩＴ５とは第５配線ＯＬ５を介して互いに接続されている。
【００６４】
各配線ＯＬには放電部１９０が接続されている。放電部１９０は、一端が配線ＯＬに接続され、他端が接地されている。より詳細には、本実施形態における放電部１９０は、一端が配線ＯＬに接続され、他端が接地された放電抵抗１９１により構成されている。放電抵抗１９１の抵抗値は、比較的大きな値（例えば３ｋΩ以上）に設定されるが、このような値に限定されるものではない。また、上述のように、本実施形態では放電部１９０がＰＣＢ１０に設けられるが、本発明はこれに限定されるものではない。放電部１９０は、液晶パネル２０に設けられていても良い。
【００６５】
＜１．４  ゲートドライバ＞
図７は、図１に示すゲートドライバ２４の構成を説明するためのブロック図である。なお、ここでは第１〜第５入力端子ＩＴ１〜ＩＴ５の図示を便宜上省略している。ゲートドライバ２４は複数段からなるシフトレジスタ２４０を含んでいる。表示部２２は、ｎ行ｍ列の画素マトリクスが形成されているので、それら画素マトリクスの各行と１対１で対応するように１〜ｎ段目ＳＲ１〜ＳＲｎが設けられている。ただし、シフトレジスタ２４０には、画素マトリクスの各行に対応しないダミー段が設けられていても良い。シフトレジスタ２４０の各段ＳＲは、各時点において２つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。シフトレジスタ２４０の各段ＳＲから出力される状態信号は、対応する走査線ＧＬに走査信号として与えられる。以下では、シフトレジスタ２４０における「段」と「双安定回路」とを同義として扱い、双安定回路についても符号ＳＲで表すことがある。
【００６６】
図８は、図７に示すシフトレジスタ２４０の構成を示すブロック図である。各双安定回路ＳＲは、第１，第２クロックＣＫＡ，ＣＫＢ、クリア信号ＣＬＲ、基準電位ＶＳＳ、セット信号Ｓ、およびリセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とを含んでいる。各双安定回路ＳＲには、レベルシフタ回路１３から出力された基準電位Ｈ＿ＶＳＳが基準電位ＶＳＳとして与えられ、レベルシフタ回路１３から出力されたクリア信号Ｈ＿ＣＬＲがクリア信号ＣＬＲとして与えられる。また、各双安定回路ＳＲには、レベルシフタ回路１３から出力された第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２の一方が第１クロックＣＫＡとして与えられ、それらの他方が第２クロックＣＫＢとして与えられる。また、各双安定回路ＳＲには、前段から出力された状態信号Ｑがセット信号Ｓとして与えられ、次段から出力された状態信号Ｑがリセット信号Ｒとして与えられる。すなわち、ｉ段目ＳＲｉに着目すると、ｉ−１行目の走査線ＧＬｉ−１に与えられる走査信号ＧＯＵＴｉ−１がセット信号Ｓとして与えられ、ｉ＋１行目の走査線ＧＬｉ＋１に与えられる走査信号ＧＯＵＴｉ＋１がリセット信号Ｒとして与えられる。なお、レベルシフタ回路１３から出力されたゲートスタートパルス信号Ｈ＿ＧＳＰは、シフトレジスタ２４０の１段目ＳＲ１にセット信号Ｓとして与えられる。また、レベルシフタ回路１３から出力されたクリア信号Ｈ＿ＣＬＲは、シフトレジスタ２４０のｎ段目ＳＲｎにリセット信号Ｒとしても与えられる。
【００６７】
以上のような構成において、シフトレジスタ２４０の１段目ＳＲ１にセット信号Ｓとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、オンデューティが５０％程度の値にされた第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２（図９を参照）に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目ＳＲ１からｎ段目ＳＲｎへと順次に転送される。そして、このパルスの転送に応じて、１〜ｎ段目ＳＲ１〜ＳＲｎから出力される状態信号Ｑが順次にハイレベルとなる。１〜ｎ段目ＳＲ１〜ＳＲｎから出力される状態信号Ｑは、走査信号ＧＯＵＴ１〜ＧＯＵＴｎとしてそれぞれ走査線ＧＬ１〜ＧＬｎに与えられる。これにより、図９に示すように、所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｎが、表示部２２内の走査線ＧＬ１〜ＧＬｎに与えられる。
【００６８】
なお、本実施形態では、画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段ＳＲが設けられているが、本発明はこれに限定されるものではない。例えば「ダブルゲート駆動」と呼ばれる駆動方式が採用される場合など、複数本の走査線ＧＬを同時に駆動する場合には、１つのパルスが複数本の走査線ＧＬで共用されることがある。このような場合には、画素マトリクスの複数行と対応するようにシフトレジスタ２４０の各段ＳＲが設けられる。すなわち、シフトレジスタ２４０の段数と走査線ＧＬの本数との比は、１対１であっても１対複数であっても良い。
【００６９】
＜１．５  双安定回路＞
図１０は、図８に示す双安定回路ＳＲの構成を示す回路図である。双安定回路ＳＲは、第１〜第１０トランジスタ（スイッチング素子）Ｔ１〜Ｔ１０およびコンデンサ（容量）ＣＡＰ１を備えている。第１〜第１０トランジスタＴ１〜Ｔ１０は上述のようにｎチャネル型のＩＧＺＯ−ＴＦＴである。図１０では、第１クロックＣＫＡを入力するための入力端子には符号４１を付し、第２クロックＣＫＢを入力するための入力端子には符号４２を付し、セット信号Ｓを入力するための入力端子には符号４３を付し、リセット信号Ｒを入力するための入力端子には符号４４を付し、クリア信号ＣＬＲを入力するための入力端子には符号４５を付し、状態信号Ｑを出力するための出力端子には符号４９を付している。
【００７０】
本実施形態では、第１トランジスタＴ１のソース端子と第２トランジスタＴ２のドレイン端子と第５トランジスタＴ５のドレイン端子と第８トランジスタＴ８のドレイン端子と第１０トランジスタＴ１０のゲート端子とコンデンサＣＡＰ１の一端との接続点のことを「第１ノード」といい、符号ｎｅｔＡで表す。また、第３トランジスタＴ３のソース端子と第４トランジスタＴ４のドレイン端子と第５トランジスタＴ５のゲート端子と第６トランジスタＴ６のドレイン端子との接続点のことを「第２ノード」といい、符号ｎｅｔＢで表す。
【００７１】
第１トランジスタＴ１は、入力端子４３にゲート端子およびドレイン端子が接続され（すなわち、ダイオード接続になっている。）、第１ノードｎｅｔＡにソース端子が接続されている。第２トランジスタＴ２は、入力端子４５にゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線（以下、基準電位と同じく符号ＶＳＳで表す。）にソース端子が接続されている。第３トランジスタＴ３は、入力端子４２にゲート端子およびドレイン端子が接続され（すなわち、ダイオード接続になっている。）、第２ノードｎｅｔＢにソース端子が接続されている。第４トランジスタＴ４は、第１ノードｎｅｔＡにゲート端子が接続され、第２ノードｎｅｔＢにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第５トランジスタＴ５は、第２ノードｎｅｔＢにゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線ＶＳＳにドレイン端子が接続されている。第６トランジスタＴ６は、入力端子４５にゲート端子が接続され、第２ノードｎｅｔＢにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第７トランジスタＴ７は、入力端子４２にゲート端子が接続され、出力端子４９にドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第８トランジスタＴ８は、入力端子４４にゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第９トランジスタＴ９は、入力端子４４にゲート端子が接続され、出力端子４９にドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第１０トランジスタＴ１０は、第１ノードｎｅｔＡにゲート端子が接続され、入力端子４１にドレイン端子が接続され、出力端子４９にソース端子が接続されている。コンデンサＣＡＰは、第１ノードｎｅｔＡに一端が接続され、出力端子４９に他端が接続されている。
【００７２】
本実施形態では、出力端子４９が出力ノードに相当する。また、第７トランジスタＴ７は出力ノード制御用スイッチング素子に相当し、第１０トランジスタＴ１０は出力制御用スイッチング素子に相当し、第２トランジスタＴ２は第１の第１ノード制御用スイッチング素子に相当し、第５トランジスタＴ５は第２の第１ノード制御用スイッチング素子に相当し、第６トランジスタＴ６は第２ノード制御用スイッチング素子に相当する。
【００７３】
図１１は、図８に示す双安定回路ＳＲの動作を説明するためのタイミングチャートである。液晶表示装置１００が動作している期間中、双安定回路ＳＲには、オンデューティが５０％程度の値に設定された第１，第２クロックＣＫＡ，ＣＫＢが与えられる。第１，第２クロックＣＫＡ，ＣＫＢは、ハイレベル側の電位が第１ゲートオン電位ＶＧＨ１に設定され、ローレベル側の電位がゲートオフ電位ＶＧＬに設定されている。なお、クリア信号ＣＬＲは、図１１に示す期間中ローレベルで維持されるので、図１１では省略している。
【００７４】
時点ｔ１０になると、第２クロックＣＫＢがローレベルからハイレベルに変化する。第３トランジスタＴ３は、図１０に示すようにダイオード接続になっているので、ターンオンする。このとき、第１ノードｎｅｔＡの電位およびクリア信号ＣＬＲがローレベルになっているので、第４，第６トランジスタＴ４，Ｔ６はオフ状態になっている。このため、時点ｔ１０では、第２ノードｎｅｔＢの電位がローレベルからハイレベルに変化する。その結果、第５トランジスタＴ５がターンオンし、第１ノードｎｅｔＡの電位が基準電位ＶＳＳへと引き込まれる。また、時点ｔ１０では、第７トランジスタＴ７もターンオンする。これにより、状態信号Ｑ（出力端子４９の電位）が基準電位ＶＳＳへと引き込まれる。
【００７５】
時点ｔ１１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、第１ノードｎｅｔＡの電位がローレベルになっていて第１０トランジスタＴ１０がオフ状態になっているので、状態信号Ｑはローレベルのまま維持される。また、時点ｔ１１では、第２クロックＣＫＢがハイレベルからローレベルに変化することに伴い、第２ノードｎｅｔＢの電位がハイレベルからローレベルに変化する。
【００７６】
時点ｔ１２になると、セット信号Ｓがローレベルからハイレベルに変化する。第１トランジスタＴ１は、図１０に示すようにダイオード接続になっているので、ターンオンする。このため、コンデンサＣＡＰが充電されて、第１ノードｎｅｔＡの電位はローレベルからハイレベルに変化する。これにより、第１０トランジスタＴ１０がターンオンする。ここで、時点ｔ１２〜ｔ１３の期間中、第１クロックＣＫＡはローレベルになっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、この期間中、リセット信号Ｒがローレベルになっているので第８トランジスタＴ８はオフ状態で維持され、且つ、第２ノードｎｅｔＢの電位がローレベルになっているので第５トランジスタＴ５はオフ状態で維持される。したがって、この期間中の第１ノードｎｅｔＡの電位が低下することはない。
【００７７】
時点ｔ１３になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、第１０トランジスタＴ１０がオン状態になるので、入力端子４１の電位上昇に伴って出力端子４９の電位（状態信号Ｑの電位）が上昇する。ここで、図１０に示すように、第１ノードｎｅｔＡと出力端子４９との間にはコンデンサＣＡＰが設けられているので、出力端子４９の電位上昇に伴って第１ノードｎｅｔＡがブートストラップされる。その結果、第１０トランジスタＴ１０のゲート端子には大きな電圧が印加され、状態信号Ｑの電位は、第１クロックＣＫＡのハイレベル側の電位すなわち第１ゲートオン電位ＶＧＨ１の電位レベルにまで確実に上昇する（第１０トランジスタＴ１０の閾値電圧分のレベル低下が解消される。）。これにより、この双安定回路ＳＲの出力端子４９に接続されている走査線ＧＬは選択状態になる。なお、時点ｔ１３〜ｔ１４の期間中、第２クロックＣＫＢがローレベルになっているので第７トランジスタＴ７はオフ状態で維持され、且つ、リセット信号Ｒがローレベルになっているので第９トランジスタＴ９はオフ状態で維持される。したがって、この期間中に状態信号Ｑの電位が低下することはない。また、時点ｔ１３〜ｔ１４の期間中、リセット信号Ｒがローレベルになっているので第８トランジスタＴ８はオフ状態で維持され、且つ、第２ノードｎｅｔＢの電位がローレベルになっているので第５トランジスタＴ５はオフ状態で維持される。したがって、この期間中に第１ノードｎｅｔＡの電位が低下することはない。
【００７８】
時点ｔ１４になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このため、入力端子４１の電位上昇に伴って出力端子４９の電位（状態信号Ｑの電位）が低下する。これにより、コンデンサＣＡＰ１を介して第１ノードｎｅｔＡの電位も低下する。また、時点ｔ１４では、第２クロックＣＫＢがローレベルからハイレベルに変化することによって第３，第７トランジスタＴ３，Ｔ７がターンオンし、リセット信号Ｒがローレベルからハイレベルに変化することによって第８，第９トランジスタＴ８，Ｔ９がターンオンする。さらに、第３トランジスタＴ３がターンオンすることにより、第２ノードｎｅｔＢの電位がローレベルからハイレベルに変化して第５トランジスタＴ５がターンオンする。以上のようにして、時点ｔ１４では、第５，第８トランジスタがターンオンすることによって第１ノードｎｅｔＡの電位がローレベルになり、第７，第９トランジスタＴ７，Ｔ９がターンオンすることによって状態信号Ｑがローレベルになる。
【００７９】
以上のような動作がシフトレジスタ２４０内の各双安定回路ＳＲで行われることにより、図９に示したように所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１〜ＧＯＵＴｎが表示部２２内の走査線ＧＬ１〜ＧＬｎに与えられる。
【００８０】
＜１．６  電源遮断時の動作＞
図１２は、本実施形態における電源遮断時の動作を説明するためのタイミングチャートである。以下では、外部からの電源の供給が遮断されたときに行われる一連の処理のことを「電源オフシーケンス」という。図１２には、入力電源電位ＶＣＣ、電源状態信号ＳＨＵＴ、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２、ゲートオフ電位ＶＧＬ、ゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、クリア信号Ｈ＿ＣＬＲ、基準電位Ｈ＿ＶＳＳ、およびデータ信号電位（データ線ＳＬの電位）ＶＳの波形が示されている。図１３は、本実施形態における通常動作時および電源遮断時の各信号の電位を説明するための図である。第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２は、通常動作中の位相が異なるだけであって、電源オフ後の時点ｔ１以降の波形変化は同じである。したがって、図１２では、第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２をゲートクロック信号Ｈ＿ＧＣＫとして１つの波形で示している。
【００８１】
上述のように、ゲートスタートパルス信号Ｈ＿ＧＳＰはシフトレジスタ２４０の１段目ＳＲ１にセット信号Ｓとして与えられる。ゲートクロック信号Ｈ＿ＧＣＫ（第１，第２ゲートクロック信号Ｈ＿ＧＣＫ１，Ｈ＿ＧＣＫ２）は各段ＳＲに第１，第２クロックＣＫＡ，ＣＫＢとして与えられる。クリア信号Ｈ＿ＣＬＲは各段ＳＲにクリア信号ＣＬＲとして与えられると共にｎ段目ＳＲｎにリセット信号Ｒとして与えられる。基準電位Ｈ＿ＶＳＳは各段に基準電位ＶＳＳとして与えられる。
【００８２】
図１２に示すように、電源オフシーケンスは、初期化ステップ、第１放電ステップ、および第２放電ステップを含んでいる。初期化ステップはシフトレジスタ２４０を構成する全ての双安定回路の状態をリセット（クリア）するためのステップであり、第１の放電ステップは画素形成部内で電荷を放電させるためのステップであり、第２の放電ステップはゲートドライバ２４内で電荷を放電させるためのステップである。本説明において、時点ｔ０以前には電源が正常に供給されていて時点ｔ０に電源の供給が遮断されたものと仮定する。なお、放電部１９０に関する動作および第２ゲートオン電位ＶＧＨ２が動作下限値を下回ったときの動作の詳細な説明は後述する。
【００８３】
電源が正常に供給されている時点ｔ０以前の期間（通常動作時）には、電源状態信号ＳＨＵＴはローレベルに維持される。通常動作時には、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位およびゲートクロック信号Ｈ＿ＧＣＫの電位は第１ゲートオン電位ＶＧＨ１またはゲートオフ電位ＶＧＬに設定され、クリア信号Ｈ＿ＣＬＲの電位は第２ゲートオン電位ＶＧＨ２またはゲートオフ電位ＶＧＬに設定される。なお、通常動作中、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２は同レベル（例えば＋２０Ｖ）になっている。
【００８４】
時点ｔ０に電源の供給が遮断されると、入力電源電位ＶＣＣはグラウンド電位ＧＮＤへと徐々に低下する。これにより、時点ｔ０以降には、第１，第２ゲートオン電位ＶＧＨ１，ＶＧＨ２はグラウンド電位ＧＮＤへと徐々に低下し、ゲートオフ電位ＶＧＬはグラウンド電位ＧＮＤへと徐々に上昇する。
【００８５】
時点ｔ０に電源の供給が遮断された後の時点ｔ１に、電源ＯＦＦ検出部１７は電源状態信号ＳＨＵＴをローレベルからハイレベルに変化させる。レベルシフタ回路１３は、電源状態信号ＳＨＵＴがローレベルからハイレベルに変化すると、ＧＤＭ信号のうちのクリア信号Ｈ＿ＣＬＲのみをハイレベル側の電位に設定し、クリア信号Ｈ＿ＣＬＲ以外の信号をローレベル側の電位に設定する。すなわち、時点ｔ１〜ｔ２の期間には、クリア信号Ｈ＿ＣＬＲの電位は第２ゲートオン電位ＶＧＨ２に設定され、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位、ゲートクロック信号Ｈ＿ＧＣＫの電位、および基準電位Ｈ＿ＶＳＳはゲートオフ電位ＶＧＬに設定される。図１０からから把握されるように、クリア信号Ｈ＿ＣＬＲがハイレベルになると、各双安定回路において第２，第６トランジスタＴ２，Ｔ６がターンオンする。これにより、第１ノードｎｅｔＡの電位および第２ノードｎｅｔＢの電位がローレベルになる。このようにして、初期化ステップ（時点ｔ１〜ｔ２）では、各双安定回路ＳＲの状態がリセット（クリア）される。なお、データ信号電位ＶＳについては、時点ｔ１以降の期間を通じて、グラウンド電位ＧＮＤに設定される。
【００８６】
時点ｔ２になると、レベルシフタ回路１３は、ＧＤＭ信号を構成する全ての信号をハイレベル側の電位に設定する。すなわち、時点ｔ２〜ｔ３の期間には、クリア信号Ｈ＿ＣＬＲの電位は第２ゲートオン電位ＶＧＨ２に設定され、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位、ゲートクロック信号Ｈ＿ＧＣＫの電位、および基準電位Ｈ＿ＶＳＳは第１ゲートオン電位ＶＧＨ１に設定される。ところで、時点ｔ２においては、第１ゲートオン電位ＶＧＨ１は十分には低下していない。したがって、時点ｔ２には、ゲートスタートパルス信号Ｈ＿ＧＳＰの電位、ゲートクロック信号Ｈ＿ＧＣＫの電位、および基準電位Ｈ＿ＶＳＳはハイレベルになる。このとき、各双安定回路ＳＲにおいて、基準電位ＶＳＳがハイレベルになった状態で第７トランジスタＴ７がターンオンするので、状態信号Ｑがハイレベルになる。これにより、全ての走査線ＧＬ１〜ＧＬｎが選択状態になる。時点ｔ１以降の期間にはデータ信号電位Ｖｓがグラウンド電位ＧＮＤになっているので、全ての走査線ＧＬ１〜ＧＬｎが選択状態になることによって、各画素形成部内の画素容量ＣＰに蓄積されている電荷が放電される。また、時点ｔ２〜時点ｔ３の期間には、ゲートクロック信号Ｈ＿ＧＣＫの電位および基準電位Ｈ＿ＶＳＳはグラウンド電位ＧＮＤへと徐々に低下する。これにより、各双安定回路ＳＲの出力端子４９の電位（状態信号Ｑの電位）が徐々に低下する。すなわち、各走査線ＧＬ上の電荷が放電される。また、出力端子４９の電位が徐々に低下するため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。以上のようにして、第１放電ステップ（時点ｔ２〜ｔ３）では、表示部２２内の全ての画素形成部および全ての走査線ＧＬ１〜ＧＬｎにおいて電荷の放電が行われる。
【００８７】
図６に示したように、電源の供給が遮断された後、第２ゲートオン電位ＶＧＨ２と比較して、第１ゲートオン電位ＶＧＨ１は速やかにグラウンド電位ＧＮＤにまで低下する。このため、時点ｔ３では、第２ゲートオン電位ＶＧＨ２は充分に低下していないが、第１ゲートオン電位ＶＧＨ１はグラウンド電位ＧＮＤにまで低下している。したがって、時点ｔ２にハイレベル側の電位に設定されたゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、および基準電位Ｈ＿ＶＳＳについては、時点ｔ３ではグラウンド電位ＧＮＤにまで低下する。
【００８８】
時点ｔ３では、クリア信号Ｈ＿ＣＬＲ、ゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、および基準電位Ｈ＿ＶＳＳについて、時点ｔ２と同様の設定がなされる。上述のように、時点ｔ３では、第２ゲートオン電位ＶＧＨ２が充分には低下していないので、クリア信号Ｈ＿ＣＬＲはハイレベルになる。これにより、各双安定回路ＳＲにおいて第２，第６トランジスタＴ２，Ｔ６がターンオンするので、第１ノードｎｅｔＡの電位および第２ノードｎｅｔＢの電位がローレベルになる。その結果、第２放電ステップ（時点ｔ３〜ｔ４）では、ゲートドライバ２４を構成するシフトレジスタ２４０内の浮遊ノード（各双安定回路内の第１ノードｎｅｔＡおよび第２ノードｎｅｔＢ）上の電荷の放電が行われる。
【００８９】
その後、時点ｔ４には、第２ゲートオン電位ＶＧＨ２がグラウンド電位ＧＮＤにまで低下する。これにより、時点ｔ４には、クリア信号Ｈ＿ＣＬＲについてもグラウンド電位ＧＮＤにまで低下する。以上より、電源オフシーケンスは終了する。
【００９０】
ところで、電源オフシーケンスにおいてＧＤＭ信号の電位を図１２に示すように複数のステップで変化させることができるように、レベルシフタ回路１３には図３に示すようにタイミング生成ロジック部１３１とオシレータ１３２とが含まれている。このような構成において、電源ＯＦＦ検出部１７からレベルシフタ回路１３に与えられる電源状態信号ＳＨＵＴがローレベルからハイレベルに変化すると、タイミング生成ロジック部１３１は、オシレータ１３２によって生成される基本クロックをカウンタでカウントすることによって、各ステップの開始タイミングを取得する。そして、タイミング生成ロジック部１３１は、そのタイミングに従って、ＧＤＭ信号の電位を予め定められた電位に変化させる。このようにして、図１２に示すような波形のゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、クリア信号Ｈ＿ＣＬＲ、および基準電位Ｈ＿ＶＳＳが生成される。なお、図３に示すように、レベルシフタ回路１３と電源ＯＦＦ検出部１７とが１つのＬＳＩ６０内に格納されていても良い。
【００９１】
次に、第２ゲートオン電位ＶＧＨ２が動作下限値を下回ったときの動作について説明する。ここで、各配線ＯＬに放電部１９０が接続されていない場合を考える。電源オフシーケンスにおいて第２ゲートオン電位ＶＧＨ２が動作下限値を下回ると、上述のように、レベルシフタ回路１３の各出力端子ＯＴがハイインピーダンス状態になる。このとき、各配線ＯＬに放電部１９０が接続されていないと、当該配線ＯＬはフローティング状態になる。このため、各配線ＯＬがノイズの影響を受けやすくなるので、図１２に示すようなＧＤＭ信号の波形を得られない可能性がある。また、電源オフシーケンス後も、各配線ＯＬがフローティング状態を維持するので、当該配線ＯＬはノイズの影響を受けやすくなる。このように、各配線ＯＬがフローティング状態になることにより、電源オフシーケンス中および電源オフシーケンス後において動作不良を引き起こす可能性がある。
【００９２】
そこで、本発明は、各配線ＯＬに放電部１９０を接続することにより、レベルシフタ回路１３の各出力端子ＯＴがハイインピーダンス状態になったとしても、各配線ＯＬはフローティング状態にならない。具体的には、レベルシフタ回路１３の各出力端子ＯＴがハイインピーダンス状態になったとき、各配線ＯＬの電位は、放電部１９０（放電抵抗１９１）を介してグラウンド電位ＧＮＤに引き込まれる。これにより、各配線ＯＬへのノイズの影響が低減されるので、電源オフシーケンス中に図１２に示すようなＧＤＭ信号の波形を得ることができる。また、電源オフシーケンス後も、各配線ＯＬの電位がグラウンド電位ＧＮＤに固定されることにより、各配線ＯＬへのノイズの影響が低減される。このようにして、電源オフシーケンス中および電源オフシーケンス後における動作不良を防止することができる。
【００９３】
なお、初期化ステップではクリア信号Ｈ＿ＣＬＲがハイレベルに設定され、第１放電ステップではＧＤＭ信号を構成する全ての信号がハイレベルに設定され、第２放電ステップではクリア信号Ｈ＿ＣＬＲがハイレベルに設定されているが、上述のように放電抵抗１９１の抵抗値が比較的大きな値（例えば３ｋΩ以上）に設定して放電抵抗１９１を通じて流れる電流を小さくすることにより、放電抵抗１９１による各信号のレベル低下を抑制することができる。ただし、放電抵抗１９１の抵抗値は、時点ｔ３以降にグラウンド電位ＧＮＤになるように第１〜第３，第５配線ＯＬ１〜ＯＬ３，ＯＬ５の電位を変化させ、時点ｔ４以降にグラウンド電位ＧＮＤになるように第４配線ＯＬ４の電位を変化させることができる程度の値である。
【００９４】
本実施形態では、電源オフシーケンスはパネル内放電ステップに相当し、電源オフシーケンスにおいて放電部１９０によって各配線ＯＬがグラウンド電位ＧＮＤに引き込まれる動作は配線放電ステップに相当する。
【００９５】
＜１．７  効果＞
本実施形態によれば、ＩＧＺＯ−ＧＤＭを含む液晶表示装置１００において、電源の供給が遮断されると、電源オフシーケンスが行われる。電源オフシーケンスにおける第１放電ステップでは、ＧＤＭ信号のうちのクリア信号Ｈ＿ＣＬＲのみがローレベル側の電位に設定される。すなわち、第１放電ステップでは、ゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、および基準電位Ｈ＿ＶＳＳがハイレベルになる。これにより、双安定回路ＳＲにおいて、基準電位ＶＳＳがハイレベルになった状態で第７トランジスタＴ７がターンオンするので、状態信号Ｑがハイレベルになって各走査線ＧＬが選択状態になる。このとき、データ信号電位ＶＳはグラウンド電位ＧＮＤになっているので、各画素形成部内の画素容量ＣＰに蓄積されている電荷が放電される。また、第１ゲートオン電位ＶＧＨ１は、電源の供給が遮断されたときのレベル変化（レベル低下）が第２ゲートオン電位ＶＧＨ２よりも速いので、第１放電ステップにおいて走査線ＧＬ上の電荷も放電される。第２ゲートオン電位ＶＧＨ２は電源の供給が遮断されたときのレベル変化（レベル低下）が第１ゲートオン電位ＶＧＨ１よりも遅いので、第２放電ステップの開始時点では、第２ゲートオン電位ＶＧＨ２が各双安定回路ＳＲに含まれるトランジスタをオン状態にするレベルに維持されている。このため、第２放電ステップでは、各双安定回路ＳＲ内の浮遊ノード上の電荷が放電される。また、ゲートドライバ２４とレベルシフタ回路１３とを互いに接続するための各配線ＯＬに放電部１９０が接続されている。したがって、第２ゲートオン電位ＶＧＨ２が動作下限値を下回ってレベルシフタ回路１３の各出力端子ＯＴがハイインピーダンス状態になったとしても、各配線ＯＬはフローティング状態にならない。これにより、各配線ＯＬへのノイズの影響が低減される。以上のようにして、本実施形態によれば、電源が遮断されたときに液晶パネル２０内の残留電荷を速やかに且つ安定的に除去することができる。なお、ＩＧＺＯ−ＧＤＭを含む液晶表示装置１００では液晶パネル２０内の残留電荷に起因する動作不良が生じやすかったので、本実施形態によれば、液晶パネル２０内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。
【００９６】
また、本実施形態によれば、第５，第６トランジスタＴ５，Ｔ６を設けることによって、通常動作時に第１ノードｎｅｔＡの電位を随時基準電位ＶＳＳに引き込むことが可能となるので、動作不良の発生を抑制することができる。
【００９７】
また、本実施形態によれば、第７トランジスタＴ７を設けることによって、第１放電ステップにおいて、各走査線ＧＬを確実に選択状態にして各画素形成部内の電荷を放電させることができる。
【００９８】
また、本実施形態によれば、第１放電ステップにおいて、出力端子４９の電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。
【００９９】
また、本実施形態によれば、第１ゲートオン電位ＶＧＨ１用の線および第２ゲートオン電位ＶＧＨ２用の線を使用することにより、電源の供給が遮断されたときのレベル変化状態が互いに異なる２種類のゲートオン電位ＶＧＨを比較的容易な構成で生成することができる。
【０１００】
また、本実施形態によれば、電源オフシーケンスにおいて、第１放電ステップの前にシフトレジスタ２４０内の各双安定回路ＳＲが初期化される。このため、電源の供給が遮断されたときに、液晶パネル２０内の残留電荷がより確実に除去され、液晶パネル２０内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。
【０１０１】
また、本実施形態によれば、初期化ステップにおいてゲートクロック信号Ｈ＿ＧＣＫの電位をゲートオフ電位ＶＧＬに設定することにより、初期化ステップにおいて、シフトレジスタ２４０内の各双安定回路ＳＲがより確実に初期化される。
【０１０２】
＜２．第２の実施形態＞
＜２．１  放電部＞
図１４は、本発明の第２の実施形態における放電部１９０の構成を説明するためのブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。本実施形態における放電部１９０は、放電抵抗１９１に加えて、放電抵抗１９１と直列に設けられた制御スイッチ１９２を含んでいる。本実施形態では、制御スイッチ１９２は、放電抵抗１９１と接地線との間に設けられるが（図１４を参照）、放電抵抗１９１と配線ＯＬとの間に設けられても良い。制御スイッチ１９２は、制御信号ＤＩＳに基づいて制御される。制御信号ＤＩＳは、例えばレベルシフタ回路１３によって生成される。制御スイッチ１９２は、制御信号ＤＩＳがハイレベルであるときに開く、すなわち、制御信号ＤＩＳがハイレベルであるときに放電抵抗１９１と接地線とを電気的に切り離す。また、制御スイッチ１９２は、制御信号ＤＩＳがローレベルであるときに閉じる、すなわち、制御信号ＤＩＳがローレベルであるときに放電抵抗１９１と接地線とを電気的に互いに接続させる。
【０１０３】
＜２．２  通常動作および電源遮断時の動作＞
図１５は、本実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。図１５に示すように、制御信号ＤＩＳは、通常動作時にはハイレベルに、電源遮断時にはローレベルになっている。このため、通常動作時は、各制御スイッチ１９２が開いているので、配線ＯＬから放電抵抗１９１を通じて電流が流れない。一方、電源遮断時は、各制御スイッチ１９２が閉じているので上記第１の実施形態と同様にＧＤＭ信号がグラウンド電位ＧＮＤに引き込まれる。
【０１０４】
＜２．３  効果＞
本実施形態によれば、通常動作時に開き、電源遮断時に閉じる制御スイッチ１９２を設けることにより、放電抵抗１９１による通常動作時の消費電力の増加を抑制することができる。
【０１０５】
＜３．第３の実施形態＞
＜３．１  通常動作および電源遮断時の動作＞
図１６は、本実施形態における通常動作および電源遮断時の動作を説明するためのタイミングチャートである。本実施形態の構成要素のうち上記第１，第２の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。なお、本実施形態における放電部１９０の構成は、上記第２の実施形態と同様である。図１６に示す時点ｔ３ａにおいて、第２ゲートオン電位ＶＧＨ２が動作下限値を下回るとする。本実施形態における制御信号ＤＩＳは、第２ゲートオン電位ＶＧＨ２が動作下限値以上であるときはハイレベルに、第２ゲートオン電位ＶＧＨ２が動作下限値未満であるときにはローレベルになっている。このため、第２ゲートオン電位ＶＧＨ２が動作下限値以上であるとき（通常動作時および電源オフシーケンスの例えば前半）は、各制御スイッチ１９２が開いているので、配線ＯＬから放電抵抗１９１を通じて電流が流れない。一方、第２ゲートオン電位ＶＧＨ２が動作下限値未満であるとき（電源オフシーケンスの例えば後半および電源オフシーケンス後）は、各制御スイッチ１９２が閉じているので上記第１の実施形態と同様にＧＤＭ信号がグラウンド電位ＧＮＤに引き込まれる。
【０１０６】
＜３．２  効果＞
本実施形態によれば、上記第２の実施形態と同様に通常動作時は制御スイッチ１９２が開いているので、放電抵抗１９１を通じて電流が流れない。このため、放電抵抗１９１による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第２ゲートオン電位ＶＧＨ２が動作下限値を下回るまで制御スイッチ１９２が開いているので、放電抵抗１９１を通じて電流が流れない。これにより、第２ゲートオン電位ＶＧＨ２が動作下限値を下回るまでのレベルシフタ回路１３からの出力波形が安定するので、電源が遮断されたときに液晶パネル２０内の残留電荷をさらに安定的に除去することができる。また、上記第２の実施形態よりも、放電抵抗１９１による電源遮断時（電源オフシーケンスの例えば前半）の消費電力の増加を抑制することができる。
【０１０７】
＜４．その他＞
本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、各実施形態における第１放電ステップでは、クリア信号Ｈ＿ＣＬＲはローレベル（ゲートオフ電位ＶＧＬ）に設定されても良い。また、出力回路ＯＣが、第２ゲートオン電位ＶＧＨ２に代えて第１ゲートオン電位ＶＧＨ１を電源として動作するようにしても良い。この場合、上記第３の実施形態における制御信号ＤＩＳは、第１ゲートオン電位ＶＧＨ１が動作下限値以上であるときにはハイレベルに、第１ゲートオン電位ＶＧＨ１が動作下限値未満であるときにはローレベルになる。また、第１〜第５出力回路ＯＣ１〜ＯＣ５の一部が第２ゲートオン電位ＶＧＨ２を電源として動作し、第１〜第５出力回路ＯＣ１〜ＯＣ５の残りが第１ゲートオン電位ＶＧＨ１を電源として動作しても良い。また、液晶パネル２０において、ｎチャネル型のＴＦＴに代えてｐチャネル型のＴＦＴを使用しても良い。また、本発明は、液晶表示装置に限らず、画素形成部に電荷が保持される他の表示装置にも適用することができる。
【産業上の利用可能性】
【０１０８】
本発明は、アクティブマトリクス型の表示装置に適用されるものであって、特にチャネル層が酸化物半導体により形成されたＴＦＴを有するモノリシックゲートドライバを採用する液晶表示装置などに適している。
【符号の説明】
【０１０９】
１１…タイミングコントローラ
１３…レベルシフタ回路
１５…電源回路
１７…電源ＯＦＦ検出部
２０…液晶パネル
２２…表示部
２４…ゲートドライバ（走査線駆動回路）
３２…ソースドライバ（データ線駆動回路）
１００…液晶表示装置（表示装置）
１９０…放電部
１９１…放電抵抗
１９２…制御スイッチ
２２０…トランジスタ
２４０…シフトレジスタ
ＯＣ…出力回路
ＯＬ…配線
ＯＴ…出力端子
ＶＣＣ…入力電源電位
ＳＨＵＴ…電源状態信号
ＶＧＨ…ゲートオン電位
ＶＧＨ１…第１ゲートオン電位
ＶＧＨ２…第２ゲートオン電位
ＶＧＬ…ゲートオフ電位
Ｌ＿ＧＣＫ…ゲートクロック信号
Ｈ＿ＧＣＫ１…第１ゲートクロック信号
Ｈ＿ＧＣＫ２…第２ゲートクロック信号
Ｌ＿ＧＳＰ，Ｈ＿ＧＳＰ…ゲートスタートパルス信号
Ｌ＿ＣＬＲ，Ｈ＿ＣＬＲ，ＣＬＲ…クリア信号
Ｌ＿ＶＳＳ，Ｈ＿ＶＳＳ，ＶＳＳ…基準電位
ＤＩＳ…制御信号
Ｔ１〜Ｔ１０…トランジスタ
ＣＫＡ…第１クロック
ＣＫＢ…第２クロック
Ｓ…セット信号
Ｒ…リセット信号
Ｑ…状態信号
ＧＯＵＴ…走査信号
【図１】
2014061574.tif 000003
【図２】
2014061574.tif 000004
【図３】
2014061574.tif 000005
【図４】
2014061574.tif 000006
【図５】
2014061574.tif 000007
【図６】
2014061574.tif 000008
【図７】
2014061574.tif 000009
【図８】
2014061574.tif 000010
【図９】
2014061574.tif 000011
【図１０】
2014061574.tif 000012
【図１１】
2014061574.tif 000013
【図１２】
2014061574.tif 000014
【図１３】
2014061574.tif 000015
【図１４】
2014061574.tif 000016
【図１５】
2014061574.tif 000017
【図１６】
2014061574.tif 000018
【手続補正書】
【提出日】平成27年4月15日(2015.4.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電部と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電処理と、前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする、表示装置。
【請求項２】
前記放電部は、放電抵抗を含むことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記放電部は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記放電部は、前記放電抵抗と直列に設けられ、前記第２走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記駆動制御部は、前記第２走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記双安定回路は、
前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の制御端子に接続された第２ノードと、
前記クリア信号が制御端子に与えられ、前記第２ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２ノード制御用スイッチング素子とをさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記双安定回路は、前記クロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子をさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項８】
前記電源回路は、前記電源がオフ状態になると、前記第１走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記電源回路は、
少なくとも第１容量および第１抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第１走査線選択電位を生成するための第１走査線選択電位生成線と、
少なくとも第２容量および第２抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第２走査線選択電位を生成するための第２走査線選択電位生成線とを含み、
前記第２容量および前記第２抵抗によって定まる時定数は、前記第１容量および前記第１抵抗によって定まる時定数よりも大きいことを特徴とする、請求項８に記載の表示装置。
【請求項１０】
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１放電処理の前に、前記クリア信号の電位を前記第２走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする、請求項１に記載の表示装置。
【請求項１１】
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする、請求項１０に記載の表示装置。
【請求項１２】
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
【請求項１３】
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項１２に記載の表示装置。
【請求項１４】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線とを備える表示装置の駆動方法であって、
前記電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときのレベルの変化が遅い第２走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電ステップと、
前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子とを含むことを特徴とする、駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
そこで、本発明は、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することのできる、例えばチャネル層が酸化物半導体により形成されたＴＦＴを有するモノリシックゲートドライバを採用する場合に好適な表示装置およびその駆動方法を提供することを目的とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の第１の局面によれば、表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための２つの処理（第１放電処理および第２放電処理）が順次に行われる。第１放電処理では、クロック信号の電位および基準電位が第１走査線選択電位に設定されることにより、第１走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第１走査線選択電位は、電源がオフ状態になったときのレベル変化が第２走査線選択電位よりも速いので、第１放電処理時に走査線上の電荷も放電される。第２放電処理では、クリア信号の電位が第２走査線選択電位に設定される。第２走査線選択電位は、電源がオフ状態になったときのレベル変化が第１走査線選択電位よりも遅いので、第２放電処理の開始時点では、第２走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第２放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電部が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子（上記配線が接続された端子）がハイインピーダンス状態になったとしても、配線はフローティング状態にならない（グラウンド電位に引き込まれる）。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明の第１２の局面によれば、酸化物半導体によりチャネル層が形成されたＴＦＴ（以下「酸化物ＴＦＴ」という。）を使用した走査線駆動回路を備えた表示装置において、本発明の第１の局面と同様の効果が得られる。従来、酸化物ＴＦＴを使用した走査線駆動回路を備えた液晶表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第１２の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本発明の第１４の局面によれば、表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
第１トランジスタＴ１は、入力端子４３にゲート端子およびドレイン端子が接続され（すなわち、ダイオード接続になっている。）、第１ノードｎｅｔＡにソース端子が接続されている。第２トランジスタＴ２は、入力端子４５にゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線（以下、基準電位と同じく符号ＶＳＳで表す。）にソース端子が接続されている。第３トランジスタＴ３は、入力端子４２にゲート端子およびドレイン端子が接続され（すなわち、ダイオード接続になっている。）、第２ノードｎｅｔＢにソース端子が接続されている。第４トランジスタＴ４は、第１ノードｎｅｔＡにゲート端子が接続され、第２ノードｎｅｔＢにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第５トランジスタＴ５は、第２ノードｎｅｔＢにゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線ＶＳＳにドレイン端子が接続されている。第６トランジスタＴ６は、入力端子４５にゲート端子が接続され、第２ノードｎｅｔＢにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第７トランジスタＴ７は、入力端子４２にゲート端子が接続され、出力端子４９にドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第８トランジスタＴ８は、入力端子４４にゲート端子が接続され、第１ノードｎｅｔＡにドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第９トランジスタＴ９は、入力端子４４にゲート端子が接続され、出力端子４９にドレイン端子が接続され、基準電位配線ＶＳＳにソース端子が接続されている。第１０トランジスタＴ１０は、第１ノードｎｅｔＡにゲート端子が接続され、入力端子４１にドレイン端子が接続され、出力端子４９にソース端子が接続されている。コンデンサＣＡＰ１は、第１ノードｎｅｔＡに一端が接続され、出力端子４９に他端が接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
時点ｔ１２になると、セット信号Ｓがローレベルからハイレベルに変化する。第１トランジスタＴ１は、図１０に示すようにダイオード接続になっているので、ターンオンする。このため、コンデンサＣＡＰ１が充電されて、第１ノードｎｅｔＡの電位はローレベルからハイレベルに変化する。これにより、第１０トランジスタＴ１０がターンオンする。ここで、時点ｔ１２〜ｔ１３の期間中、第１クロックＣＫＡはローレベルになっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、この期間中、リセット信号Ｒがローレベルになっているので第８トランジスタＴ８はオフ状態で維持され、且つ、第２ノードｎｅｔＢの電位がローレベルになっているので第５トランジスタＴ５はオフ状態で維持される。したがって、この期間中の第１ノードｎｅｔＡの電位が低下することはない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
時点ｔ１３になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、第１０トランジスタＴ１０がオン状態になるので、入力端子４１の電位上昇に伴って出力端子４９の電位（状態信号Ｑの電位）が上昇する。ここで、図１０に示すように、第１ノードｎｅｔＡと出力端子４９との間にはコンデンサＣＡＰ１が設けられているので、出力端子４９の電位上昇に伴って第１ノードｎｅｔＡがブートストラップされる。その結果、第１０トランジスタＴ１０のゲート端子には大きな電圧が印加され、状態信号Ｑの電位は、第１クロックＣＫＡのハイレベル側の電位すなわち第１ゲートオン電位ＶＧＨ１の電位レベルにまで確実に上昇する（第１０トランジスタＴ１０の閾値電圧分のレベル低下が解消される。）。これにより、この双安定回路ＳＲの出力端子４９に接続されている走査線ＧＬは選択状態になる。なお、時点ｔ１３〜ｔ１４の期間中、第２クロックＣＫＢがローレベルになっているので第７トランジスタＴ７はオフ状態で維持され、且つ、リセット信号Ｒがローレベルになっているので第９トランジスタＴ９はオフ状態で維持される。したがって、この期間中に状態信号Ｑの電位が低下することはない。また、時点ｔ１３〜ｔ１４の期間中、リセット信号Ｒがローレベルになっているので第８トランジスタＴ８はオフ状態で維持され、且つ、第２ノードｎｅｔＢの電位がローレベルになっているので第５トランジスタＴ５はオフ状態で維持される。したがって、この期間中に第１ノードｎｅｔＡの電位が低下することはない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
時点ｔ１４になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このため、入力端子４１の電位低下に伴って出力端子４９の電位（状態信号Ｑの電位）が低下する。これにより、コンデンサＣＡＰ１を介して第１ノードｎｅｔＡの電位も低下する。また、時点ｔ１４では、第２クロックＣＫＢがローレベルからハイレベルに変化することによって第３，第７トランジスタＴ３，Ｔ７がターンオンし、リセット信号Ｒがローレベルからハイレベルに変化することによって第８，第９トランジスタＴ８，Ｔ９がターンオンする。さらに、第３トランジスタＴ３がターンオンすることにより、第２ノードｎｅｔＢの電位がローレベルからハイレベルに変化して第５トランジスタＴ５がターンオンする。以上のようにして、時点ｔ１４では、第５，第８トランジスタがターンオンすることによって第１ノードｎｅｔＡの電位がローレベルになり、第７，第９トランジスタＴ７，Ｔ９がターンオンすることによって状態信号Ｑがローレベルになる。
【手続補正書】
【提出日】平成28年5月10日(2016.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電抵抗と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第２走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電処理と、前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第１導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１ノードリセット用スイッチング素子と、
前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする、表示装置。
【請求項２】
前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記放電抵抗と直列に設けられ、前記第２走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項４】
前記駆動制御部は、前記第２走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする、請求項１に記載の表示装置。
【請求項５】
前記双安定回路は、
前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の制御端子に接続された第２ノードと、
前記クリア信号が制御端子に与えられ、前記第２ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２ノード制御用スイッチング素子とをさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記電源回路は、前記電源がオフ状態になると、前記第１走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記電源回路は、
少なくとも第１容量および第１抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第１走査線選択電位を生成するための第１走査線選択電位生成線と、
少なくとも第２容量および第２抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第２走査線選択電位を生成するための第２走査線選択電位生成線とを含み、
前記第２容量および前記第２抵抗によって定まる時定数は、前記第１容量および前記第１抵抗によって定まる時定数よりも大きいことを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１放電処理の前に、前記クリア信号の電位を前記第２走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする、請求項８に記載の表示装置。
【請求項１０】
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
【請求項１１】
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする、請求項１０に記載の表示装置。
【請求項１２】
データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、前記配線に一端が接続されて他端が接地された放電抵抗とを備える表示装置の駆動方法であって、
前記電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を前記放電抵抗を介して放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第２走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電ステップと、
前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第１導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１ノードリセット用スイッチング素子と、
前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする、駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の第１の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、
前記走査線駆動回路を制御する駆動制御部と、
外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、
前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、
前記配線に一端が接続され、他端が接地された放電抵抗と、
前記電源のオフ状態を検出すると、所定の電源オフ信号を前記駆動制御部に与える電源状態検出部とを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第２走査線選択電位を生成し、
前記駆動制御部は、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与え、
前記電源オフ信号を受け取ると、前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電処理と、前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを順次に行い、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第１導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１ノードリセット用スイッチング素子と、
前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の第２の局面は、本発明の第１の局面において、
前記表示装置は、前記放電抵抗と直列に設けられ、前記電源がオフ状態であるときに閉じる制御スイッチをさらに含むことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第３の局面は、本発明の第１の局面において、
前記表示装置は、前記放電抵抗と直列に設けられ、前記第２走査線選択電位が所定値を下回ったときに閉じる制御スイッチをさらに含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の第４の局面は、本発明の第１の局面において、
前記駆動制御部は、前記第２走査線選択電位を電源として動作し、前記クロック信号、前記クリア信号、および前記基準電位をそれぞれ出力するための複数の出力回路を含むことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の第５の局面は、本発明の第１の局面において、
前記双安定回路は、
前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２の第１ノード制御用スイッチング素子と、
前記第２の第１ノード制御用スイッチング素子の制御端子に接続された第２ノードと、
前記クリア信号が制御端子に与えられ、前記第２ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第２ノード制御用スイッチング素子とをさらに含むことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第６の局面は、本発明の第１の局面において、
前記電源回路は、前記電源がオフ状態になると、前記第１走査線選択電位を、前記電源がオフ状態になった時点のレベルからグラウンドレベルまで所定時間をかけて変化させることを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第７の局面は、本発明の第６の局面において、
前記電源回路は、
少なくとも第１容量および第１抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第１走査線選択電位を生成するための第１走査線選択電位生成線と、
少なくとも第２容量および第２抵抗に接続され、前記電源から得られた所定の電位に基づいて前記第２走査線選択電位を生成するための第２走査線選択電位生成線とを含み、
前記第２容量および前記第２抵抗によって定まる時定数は、前記第１容量および前記第１抵抗によって定まる時定数よりも大きいことを特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の第８の局面は、本発明の第１の局面において、
前記駆動制御部は、前記電源オフ信号を受け取ると、前記第１放電処理の前に、前記クリア信号の電位を前記第２走査線選択電位に設定すると共に前記基準電位を前記走査線非選択電位に設定する初期化処理を行うことを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の第９の局面は、本発明の第８の局面において、
前記駆動制御部は、前記初期化処理時に前記クロック信号の電位を前記走査線非選択電位に設定することを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の第１０の局面は、本発明の第１の局面において、
前記双安定回路に含まれるスイッチング素子は、チャネル層が酸化物半導体により形成された薄膜トランジスタであることを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の第１１の局面は、本発明の第１０の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛であることを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の第１２の局面は、データ信号を伝達する複数のデータ線、複数の走査線、前記複数のデータ線と前記複数の走査線とに対応して設けられた複数の画素形成部、および前記複数の走査線を選択的に駆動する走査線駆動回路を含む表示パネルと、前記走査線駆動回路を制御する駆動制御部と、外部から与えられる電源に基づいて、前記走査線を選択状態にするための電位である走査線選択電位および前記走査線を非選択状態にするための電位である走査線非選択電位を生成して前記駆動制御部に与える電源回路と、前記走査線駆動回路と前記駆動制御部とを互いに接続するための複数の配線と、前記配線に一端が接続されて他端が接地された放電抵抗とを備える表示装置の駆動方法であって、
前記電源のオン／オフ状態を検出する電源状態検出ステップと、
前記電源状態検出ステップでオフ状態が検出されたときに実行される、前記表示パネル内の電荷を放電させるパネル内放電ステップと、
前記電源がオフ状態である期間の少なくとも一部で前記配線に蓄積された電荷を前記放電抵抗を介して放電する配線放電ステップとを備え、
前記走査線駆動回路は、前記複数の走査線に対応して設けられクロック信号に基づいて順次にパルスを出力する複数の双安定回路を有するシフトレジスタを含み、
前記電源回路は、前記走査線選択電位として、第１走査線選択電位と、前記第１走査線選択電位よりも前記電源がオフ状態になったときの前記走査線選択電位からグラウンドレベルまでの変化が遅い第２走査線選択電位を生成し、
前記パネル内放電ステップは、
前記クロック信号と、前記複数の双安定回路の状態を初期化するためのクリア信号と、前記複数の双安定回路の動作の基準となる基準電位とを、前記複数の配線をそれぞれ介して前記走査線駆動回路に与える出力ステップと、
前記クロック信号の電位および前記基準電位を前記第１走査線選択電位に設定する第１放電ステップと、
前記クリア信号の電位を前記第２走査線選択電位に設定する第２放電処理とを含み、
前記双安定回路は、
対応する走査線に接続された出力ノードと、
前記クロック信号が第１導通端子に与えられ、前記出力ノードに第２導通端子が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の制御端子に接続された第１ノードと、
前記クリア信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１の第１ノード制御用スイッチング素子と、
ゲートスタートパルスまたは前の段の双安定回路の出力ノードから出力されるパルスが制御端子および第１導通端子に与えられ、前記第１ノードに第２導通端子が接続された第１ノードセット用スイッチング素子と、
前記出力制御用スイッチング素子の第１導通端子に与えられるクロック信号とは異なる位相のクロック信号が制御端子に与えられ、前記出力ノードが第１導通端子に接続され、前記基準電位が第２導通端子に与えられる出力ノード制御用スイッチング素子と、
前記クリア信号または次の段の双安定回路の出力ノードから出力されるパルスが制御端子に与えられ、前記第１ノードに第１導通端子が接続され、前記基準電位が第２導通端子に与えられる第１ノードリセット用スイッチング素子と、
前記第１ノードに一端が接続され、前記出力ノードに他端が接続された容量素子と
を含むことを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の第１の局面によれば、表示装置において電源の供給が遮断されると、表示パネル内の電荷を放電させるための２つの処理（第１放電処理および第２放電処理）が順次に行われる。第１放電処理では、クロック信号の電位および基準電位が第１走査線選択電位に設定されることにより、第１走査線選択電位となったクロック信号の電位が出力制御用スイッチング素子を介して出力ノードに与えられるので、各走査線が選択状態になる。このとき、データ信号の電位をグラウンド電位に設定しておくことによって、各画素形成部内の電荷が放電される。また、第１走査線選択電位は、電源がオフ状態になったときのレベル変化が第２走査線選択電位よりも速いので、第１放電処理時に走査線上の電荷も放電される。第２放電処理では、クリア信号の電位が第２走査線選択電位に設定される。第２走査線選択電位は、電源がオフ状態になったときのレベル変化が第１走査線選択電位よりも遅いので、第２放電処理の開始時点では、第２走査線選択電位が各双安定回路に含まれるスイッチング素子をオン状態にするレベルに維持されている。このため、第２放電処理によって各双安定回路内の浮遊ノード上の電荷が放電される。また、走査線駆動回路と駆動制御部とを互いに接続するための配線に放電抵抗が接続されている。したがって、駆動制御部に与えられる走査線選択電位が駆動制御部を動作させるために必要な値を下回って駆動制御部の各出力端子（上記配線が接続された端子）がハイインピーダンス状態になったとしても、配線はフローティング状態にならない（グラウンド電位に引き込まれる）。以上のようにして、電源が遮断されたときにパネル内の残留電荷を速やかに且つ安定的に除去することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本発明の第２の局面によれば、電源遮断時以外（以下「通常動作時」という場合がある。）では制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
本発明の第３の局面によれば、本発明の第２の局面と同様に、通常動作時は制御スイッチが開いているので、放電抵抗を通じて電流が流れない。このため、放電抵抗による通常動作時の消費電力の増加を抑制することができる。また、電源遮断時でも、第２走査線選択電位が所定値（駆動制御部を動作させるために必要な値）を下回るまで制御スイッチが開いているので、放電抵抗を通じて電流が流れない。これにより、第２走査線選択電位が所定値を下回るまでの駆動制御部からの出力波形が安定するので、電源が遮断されたときにパネル内の残留電荷をさらに安定的に除去することができる。また、本発明の第２の局面よりも、放電抵抗による電源遮断時の消費電力の増加を抑制することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本発明の第４の局面によれば、第２走査線選択電位が出力回路の動作下限値を下回って当該出力回路の出力がハイインピーダンス状態になったとしても、配線はフローティング状態にならない（グラウンド電位に引き込まれる）。このようにして、本発明の第１の局面と同様の効果を奏することができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明の第５の局面によれば、通常動作時に第１ノードの電位を随時基準電位に引き込むことが可能となるので、動作不良の発生を抑制することができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明の第６の局面によれば、第１放電処理時に出力ノードの電位が徐々に低下する。このため、各画素について、キックバック電圧に起因する表示への影響を低減することができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
本発明の第７の局面によれば、電源の供給が遮断されたときのレベル変化状態が互いに異なる２種類の走査線選択電位を比較的容易な構成で生成することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明の第８の局面によれば、第１放電処理が行われる前にシフトレジスタ内の各双安定回路が初期化される。このため、電源の供給が遮断されたときに、表示パネル内の残留電荷がより確実に除去され、表示パネル内の残留電荷に起因する動作不良の発生を効果的に抑制することができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明の第９の局面によれば、初期化処理時に、シフトレジスタ内の各双安定回路がより確実に初期化される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明の第１０の局面によれば、酸化物半導体によりチャネル層が形成されたＴＦＴ（以下「酸化物ＴＦＴ」という。）を使用した走査線駆動回路を備えた表示装置において、本発明の第１の局面と同様の効果が得られる。従来、酸化物ＴＦＴを使用した走査線駆動回路を備えた表示装置では、表示パネル内の残留電荷に起因する動作不良が生じやすかったので、本発明の第１０の局面によれば、表示パネル内の残留電荷に起因する動作不良の発生を抑制する効果がより大きく得られる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明の第１１の局面によれば、酸化物半導体として酸化インジウムガリウム亜鉛を使用することにより、本発明の第１０の局面と同様の効果を奏することができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本発明の第１２の局面によれば、表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
【国際調査報告】
2014061574.tif 000019
2014061574.tif 000020
2014061574.tif 000021
2014061574.tif 000022