【誤訳訂正書】
【提出日】平成27年3月3日(2015.3.3)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
数個の画素を含み、各々の画素が少なくとも、
−第１の電極（１２２、２０４）及び第２の電極（１０２）の間に配置されたダイアモンド層１０４の一部であって、光子及び／または高エネルギー粒子放射の電気信号への変換を達成することのできる一部と、
−前記電気信号の増幅及び／または読出しのための電子回路（１１０、２１０）であって、少なくとも前記第１の電極（１２２、２０４）に接続され、及び１μｍに等しいかそれより薄い厚さを有し、及び同様に、前記ダイアモンド（１０４）及び該ダイアモンド層（１０４）と前記電子回路（１１０、２１０）との間に配置された誘電層（１０６、２０６）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部で作られた電子回路（１１０、２１０）と、
を含んでいる撮像装置（１００、１５０、２００）。
【請求項２】
前記電子回路（１１０、２１０）は、一つまたはそれ以上のＰＤ−ＳＯＩまたはＦＤ−ＳＯＩ型のトランジスタ（２１０ａ、２１０ｂ）を含んでいる請求項１に記載の撮像装置（１００、１５０、２００）。
【請求項３】
前記第１の電極（１２２）及び前記電子回路（１１０）は、前記ダイアモンド層（１０４）の第１の面の位置に並んで配置されている請求項１または２に記載の撮像装置（１００、１５０、２００）。
【請求項４】
前記第１の電極（１２２）は、誘電材料（１１８）により少なくとも部分的に被覆された側壁を含んでおり、前記側壁は、前記ダイアモンド層（１０４）の第１の面に位置する前記第１の電極（１２２）の下部壁と直角にある請求項３に記載の撮像装置（１００、１５０）。
【請求項５】
前記ダイアモンド層（１０４）の第１の面と対向する第２の面の前面に配置され、おおよそ３８０と７８０ｎｍの間を備えた波長の放射を吸収することのできるフィルタリング手段を含んでいる請求項３または４に記載の撮像装置（１００、１５０）。
【請求項６】
前記第１の電極（２０４）は、前記ダイアモンド層（１０４）に対して配置されており、及び前記電子回路（２１０）と前記ダイアモンド層（１０４）との間に配置されている請求項１または２に記載の撮像装置（２００）。
【請求項７】
前記ダイアモンド層（１０４）は、前記第１の面上に位置する核生成部分を含み、前記第１の電極（１２２）が、前記ダイアモンド層（１０４）の前記核生成部分内に形成されたリセス内に部分的に配置されている請求項３ないし５のいずれか一項に記載の撮像装置（１００、１５０）。
【請求項８】
前記ダイアモンド層（１０４）は、核生成部分を含んでおり、前記第１の電極（１２２）が配置されている面に反対する一つの面上に配置されている請求項１ないし６のいずれか一項に記載の撮像装置（１００、１５０、２００）。
【請求項９】
少なくとも前記電子回路（１１０、２１０）を被覆している少なくとも一つのパッシベイション層（１１２、２１２）をさらに備えており、前記電子回路（１１０、２１０）は、前記パッシベイション層（１１２、２１２）上に配置された電気相互接続層（１２４、２２４）の少なくとも一部を通して、及び少なくとも前記パッシベイション層（１１２、２１２）を通して作られたビア（１２３、２２３）を通して、前記第１の電極（１２２、２０４）に電気的に接続されており、及び前記電気相互接続層（１２４、２２４）の前記部分を前記電子回路（１１０、２１０）に、及び前記第１の電極（１２２、２０４）に電気接続している請求項１ないし８のいずれか一項に記載の撮像装置（１００、１５０、２００）。
【請求項１０】
数個の画素を含む撮像装置（１００、１５０、２００）の製造方法であって、各々の画素は、少なくとも
−１μｍに等しいかまたはそれより薄い厚さで、及びダイアモンド層（１０４）を含んでいるＳＯＤ型基板の表面層を形成している半導体材料層（１０８）の一部において、電気信号の増幅及び／または読出しのための電子回路（１１０、２１０）を形成する段階であって、前記基板は同様に、前記ダイアモンド層（１０４）と前記電子回路（１１０、２１０）との間に配置された第１の誘電層（１０６、２０６）を含んでいる段階と、
−第１の電極（１２２、２０４）を作成する段階であって、光子及び／または粒子放射を電気信号に変換することのできる前記ダイアモンド層（１０４）の一部が、前記第１の電極（１２２、２０４）と第２の電極（１０２）との間に配置されるようにする段階と、
−少なくとも前記第１の電極（１２２、２０４）と前記電子回路（１１０、２１０）との間に電気接続（１２３、１２４、２２３、２２４）を作成する段階と、
を含んでいる方法。
【請求項１１】
前記第１の電極（１２２）の作成は、少なくとも以下の段階
ａ）前記電子回路（１１０）及び前記半導体材料層（１０８）を被覆するパッシベイション層（１１２）を堆積する段階と、
ｂ）前記パッシベイション（１１２）及び前記半導体層（１０８）内に、及び前記電子回路（１１０）に隣接しているキャビティ（１１４）を形成する段階と、
ｃ）少なくとも前記キャビティ（１１４）の壁に対して第２の誘電層（１１８）を堆積する段階と、
ｄ）前記第２の誘電層（１１８）の一部をエッチングする段階であって、前記キャビティ（１１４）内に下部壁を形成し、前記ダイアモンド層（１１４）の第１の面の一部（１２０）を剥離する段階と、
ｅ）前記ダイアモンド層（１０４）の第１の面に対して、前記キャビティ（１１４）内に位置された導電材料の一部を作成し、前記第１の電極（１２２）を形成する段階と、
を実施することによって達成される請求項１０に記載の方法。
【請求項１２】
前記第１の電極（１２２）の形成は、少なくとも以下の段階
ａ）前記半導体材料層（１０８）内に、前記電子回路（１１０）に隣接しているキャビティを形成する段階と、
ｂ）少なくとも前記キャビティの壁に対して第２の誘電層（１１８）を堆積する段階と、
ｃ）前記キャビティ内に下部壁を形成するために第２の誘電層（１１８）の一部をエッチングし、前記ダイアモンド層（１０４）の第１の面の一部（１２０）を剥離する段階と、
ｄ）前記ダイアモンド層（１０４）の第１の面に対して、前記第１の電極（１２２）を形成するために、前記キャビティ内に位置した導電材料の一部を形成する段階と、
ｅ）前記第１の電極（１２２）、前記電子回路（１１０）、及び前記半導体材料層（１０８）を被覆するパッシベイション層（１１２）を堆積する段階と、
を実施することによって達成される請求項１０に記載の方法。
【請求項１３】
前記第１の誘電層（１０６）は、前記ダイアモンド層（１０４）の第１の面と前記半導体材料層（１０８）との間に配置され、エッチングの段階ｄ）または前記キャビティを形成する段階ａ）は同様に、前記キャビティ（１１４）の下部壁上で前記第１の誘電層（１０６）の一部をエッチングする段階を含んでいる請求項１１または１２に記載の方法。
【請求項１４】
前記ダイアモンド層（１０４）は、その第１の面上に位置された核生成部分を含んでおり、エッチングの段階ｃ）またはｄ）は同様に、前記キャビティ（１１４）内の前記ダイアモンド層（１０４）の核生成部分をエッチングする段階を含んでいる請求項１１ないし１３のいずれか一項に記載の方法。
【請求項１５】
前記ＳＯＤ型基板は、前記半導体材料層（１０８）と前記ダイアモンド層（１０４）との間に位置された導電材料からなる層（２０２）を含んでおり、前記第１の電極（２０４）を形成する段階は、少なくとも該第１の電極（２０４）のパターンと一致するパターンに従って、前記半導体層（１０８）と前記導電層（２０２）のエッチングの実施により達成され、前記第１の電極（２０４）は、前記ダイアモンド層（１０４）に対して、及び前記電子回路（２１０）と前記ダイアモンド層（１０４）との間に配置されている請求項１０に記載の方法。
【請求項１６】
前記第１の誘電層（１０６）が、前記導電材料層（２０２）と前記半導体材料層（１０８）との間に位置され、及び前記第１の電極（２０４）の形成の間に、前記第１の電極（２０４）が前記ダイアモンド層（１０４）に対して位置され、及び前記誘電層の残余部分（２０６）と前記ダイアモンド層（１０４）との間に位置されるような方法で、前記第１の誘電層（１０６）を同様に、前記第１の電極（２０４）のパターンと一致するパターンに従ってエッチングする請求項１５に記載の方法。
【請求項１７】
前記第１の電極（２０４）を形成する段階と、前記電気接続（２２３、２２４）を形成する段階との間に、少なくとも前記電子回路（２１０）及び前記第１の電極（２０４）を被覆する平坦化層（２１２）を堆積する段階の実施を追加的に含んでいる請求項１５または１６に記載の方法。
【請求項１８】
前記第１の電極（１２２、２０４）と前記電子回路（１１０、２１０）との間の電気接続（１２３、１２４、２２３、２２４）を形成する段階は、少なくとも以下の段階
ｆ）前記パッシベイション層（１１２、２１２）及び／または前記第１の電極（１２２、２０４）を通って前記第１の電極（１２２、２０４）及び前記電子回路（１１０、２１０）に電気接続される貫通ビア（１２３、２２３）を形成する段階と、
ｇ）前記パッシベイション層（１１２、２１２）上に電気相互接続層（１２４、２２４）を形成する段階であって、前記電気相互接続層（１２４、２２４）の少なくとも一部及び前記貫通ビア（１２３、２２３）が前記第１の電極（１２２、２０４）を前記電子回路（１１０、２１０）に電気的に接続させるようにする段階と、
を実施することによって達成される請求項１１ないし１４、または１７に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
前記半導体材料層は、おおよそ１μｍに等しいかそれより薄い厚さを有しうる。そのような厚さは、半導体と受け取られる放射との間の相互作用を制限することができ、前記電子回路の起こり得る劣化及び電極端子での誤った電気信号の出現を低減させることができる。この薄層は同様に、より高い電極の形成を容易にさせ、前記電気信号の収集を最大化させうる。前記電子回路は同様に、一つ以上のＰＤ−ＳＯＩまたはＦＤ−ＳＯＩ型トランジスタを有しうる。