(57)【要約】  単位画素セル１３は、光電変換部９と、光電変換部からの信号電荷を蓄積する蓄積ダイオードを半導体領域とで形成するｎ型不純物領域と、ｎ型不純物領域と接続されたゲート電極３Ｂを有する増幅トランジスタ１０と、増幅トランジスタの周辺領域に形成され、ｐ型不純物が導入された素子分離領域３１とを有している。増幅トランジスタは、ゲート電極と素子分離領域との間に形成されたｎ型のソース・ドレイン領域と、ゲート電極の下側に形成されたチャネル領域とを有している。素子分離領域におけるゲート幅方向の間隔は、チャネル領域を挟む部分がソース・ドレイン領域を挟む部分よりも大きい。
2014002361.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域に配置された複数の単位画素セルとを備え、
前記単位画素セルは、
光電変換部と、
前記光電変換部で発生した信号電荷を蓄積する蓄積ダイオードを前記半導体領域との間で形成する第２導電型の不純物領域と、
前記半導体領域に形成され、前記不純物領域と電気的に接続されたゲート電極を有する増幅トランジスタと、
前記半導体領域における前記増幅トランジスタの周辺の領域に形成され、第１導電型の不純物が導入されてなる第１分離領域とを有し、
前記増幅トランジスタは、前記半導体領域における前記ゲート電極と前記第１分離領域との間に形成された第２導電型のソース領域又は第２導電型のドレイン領域と、前記半導体領域における前記ゲート電極の下側に形成されたチャネル領域とを有し、
前記第１分離領域における前記ゲート電極の幅方向の間隔は、前記チャネル領域を挟む部分が、前記ソース領域又は前記ドレイン領域を挟む部分よりも大きい、固体撮像装置。
【請求項２】
前記第１分離領域は、前記不純物領域の周辺の領域にも形成されている、請求項１に記載の固体撮像装置。
【請求項３】
前記光電変換部は、
前記半導体領域の上方に形成され、入射光を光電変換する光電変換膜と、
前記光電変換膜の上方に形成された透明電極と、
前記半導体領域と前記光電変換膜との間に形成された画素電極とを有し、
前記画素電極と前記不純物領域とは、電気的に接続されている、請求項１又は２に記載の固体撮像装置。
【請求項４】
前記ゲート電極の幅方向の端面と、前記第１分離領域における前記ゲート電極の下側の端面とは、同一の面をなす、請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第１分離領域の不純物濃度は、前記半導体領域の不純物濃度よりも高く設定されており、
前記半導体領域に第１導電型の不純物が導入されてなり、隣り合う単位画素セル同士を電気的に分離する第２分離領域をさらに備えている、請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第１分離領域の不純物濃度と、前記第２分離領域の不純物濃度とは同一である、請求項５に記載の固体撮像装置。
【請求項７】
前記単位画素セルは、
前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、
前記増幅トランジスタのチャネル領域は、第１導電型の不純物からなり、且つ、
前記リセットトランジスタのチャネル領域は、第１導電型の不純物からなる、請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記単位画素セルは、
前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、
前記増幅トランジスタのチャネル領域は、第２導電型の不純物からなり、一方、
前記リセットトランジスタのチャネル領域は、第１導電型の不純物からなる、請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項９】
第１導電型の半導体領域の上にゲート電極を選択的に形成する工程と、
リソグラフィ法により、前記半導体領域の上における前記ゲート電極を含む領域に、幅が前記ゲート電極の幅よりも小さいパターンを形成する工程と、
前記ゲート電極及び前記パターンをマスクとして、前記半導体領域に第１導電型の不純物を注入することにより、分離領域を形成する工程と、
前記パターンを除去した後、前記半導体領域における前記パターンが形成されていた領域に、第２導電型の不純物を選択的に注入することにより、ソース・ドレイン領域を形成する工程とを備えている、固体撮像装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程よりも前に、
前記半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域、及び前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域をそれぞれ形成する工程をさらに備え、
前記チャネル領域を形成する工程において、
前記増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、前記リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成する、請求項９に記載の固体撮像装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程よりも前に、
前記半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、
前記半導体領域に第１導電型の不純物を選択的に注入することにより、前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、
前記各チャネル領域を形成する工程において、
前記増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも小さく形成し、一方、前記リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成する、請求項９に記載の固体撮像装置の製造方法。
【請求項１２】
前記ゲート電極を形成する工程よりも前に、
前記半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、
前記半導体領域に第１導電型の不純物を選択的に注入することにより、前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、
前記各チャネル領域を形成する工程において、
前記増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、前記リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成し、
前記分離領域を形成する工程における第１導電型の不純物濃度は、前記増幅トランジスタのチャネル領域を形成する工程における第２導電型の不純物濃度よりも高い、請求項９に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ（Metal Oxide Semiconductor）型の固体撮像装置は、携帯機器カメラ、車載カメラ及び監視カメラ等に搭載されている。これらの固体撮像装置には、高解像度の撮像能力が求められており、固体撮像装置の微細化及び多画素化が必要となっている。従来の固体撮像装置は、画素の微細化によってフォトダイオードのサイズも縮小している。これに伴い、飽和信号量が低下すること及び開口率が減少することにより、画素の感度が低下するという課題がある。【０００３】
一方、固体撮像装置における素子分離の形成方法として、ＬＯＣＯＳ（Local Oxidation of Silicon）分離方式、又はＳＴＩ（Shallow Trench Isolation）分離方式による、いわゆる絶縁分離法が用いられる。ＳＴＩは、半導体基板の上部にトレンチを形成し、形成したトレンチにシリコン酸化膜を埋め込んで素子分離を構成する。このトレンチ形成時のエッチングダメージにより生じた欠陥及び界面準位、又はストレスがリーク電流の発生原因となる。リーク電流による電荷はフォトダイオードで光電変換された信号電荷と区別がつかないため、雑音となり、イメージセンサの性能を劣化させる。すなわち、ＳＴＩ形成時の欠陥等に起因した雑音が増大することから、信号雑音比（Ｓ／Ｎ比）が低下し、結果的に感度が劣化する。特に、上述したように、画素の微細化が進んだ現在において、リーク電流に起因する感度の低下は大きな問題となる。【０００４】
リーク電流を抑制する１つの方法として、素子分離領域を不純物半導体層によって形成する方法が知られている（例えば、特許文献１を参照。）。特許文献１に記載された固体撮像装置は、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域と接する部分の素子分離領域がＳＴＩによって形成され、ＦＤ部と接する領域以外の素子分離領域がｐ型の拡散素子分離領域によって形成されている。本構造では、ＦＤ部となるｎ型半導体領域と接する部分の素子分離領域がＳＴＩにより形成されるため、ＦＤ部のｎ型半導体領域と半導体基板との間で形成される容量が低減する。これにより、ＦＤ部の総容量ＣFDを低減することができるので、光電変換で得られた電荷を信号電圧に変換する際の変換効率を高めることができる。その結果、イメージセンサの感度を向上させることができる。一方、ＦＤ部と接する領域以外の素子分離領域は、ｐ型の拡散素子分離領域で形成されているため、リーク電流を抑制することができる。【０００５】
また、フォトダイオードのサイズの縮小による感度の低下を解決する固体撮像装置として、積層型の固体撮像装置が提案されている。積層型の固体撮像装置は、半導体基板の上方、すなわち最表面に光電変換膜が積層されて形成される。積層膜の上方から光が入射され、光電変換膜において光電変換によって発生した電荷は、電荷蓄積領域（ＦＤ）に蓄積され、半導体基板においてＣＣＤ（Charge Coupled Device）回路又はＣＭＯＳ（Complementary MOS）回路によって読み出される（例えば、特許文献２を参照。）。【０００６】
このため、積層型の固体撮像装置は、信号電荷を蓄積するＦＤとなるｐｎ接合部が半導体基板に形成される。該ｐｎ接合部には、光電変換膜により光電変換された信号電荷を伝送するコンタクトが電気的に接続される。このような積層型の固体撮像装置においては、半導体基板のｐｎ接合部におけるリーク電流が大きいことが問題となる。さらに、従来のＭＯＳセンサと比べて、ＦＤにおける信号電荷の蓄積時間が長いことから、積層型の固体撮像装置では、リーク電流による感度の低下はより顕著となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４４２００３９号公報（図１３）
【特許文献２】特許第４４４４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
まず、特許文献１に記載された固体撮像装置は、ゲート容量の増大が問題となる。ゲート容量の増大は、増幅トランジスタにおいては、利得の低下を招き、感度の低下の原因となる。また、ゲート容量の増大は、ゲート電極と電気的に接続されるＦＤ部の寄生容量となり、ＦＤ部の総容量ＣFDが増大するので、光電変換で得られた電荷を信号電圧に変換する際の変換効率が低下するという問題もある。【０００９】
また、特許文献１に記載の固体撮像装置は、総容量ＣFDを低減するために、ＦＤ部と接する領域に拡散素子分離領域ではなくＳＴＩを形成している。ＳＴＩ構造を持つ素子分離は、上述したように、リーク電流の問題に対する対策としては不十分である。特に、ＦＤ部におけるリーク電流が課題である積層型の固体撮像装置においては、大きな問題となる。【００１０】
また、素子分離領域に不純物拡散層を用いる構成では、素子分離領域から不純物イオンがチャネル領域に拡散して、実効チャネル幅が減少する。これにより、トランジスタ特性がばらつくと共に、性能の劣化を引き起こすため、微細化が困難となる。【００１１】
また、特許文献１に記載の固体撮像装置を得るには、ゲートを形成する前に、素子分離領域を形成しておく必要がある。しかしながら、画素の微細化が進むにつれ、チャネル領域に対して、素子分離領域を形成する際に、高精度のアライメント精度が必要となり、さらに、ゲートを形成する際には、チャネル領域及び素子分離領域に対して、高精度のアライメント精度が必要となる。【００１２】
本願発明者らは、種々検討を加えた結果、素子分離領域に拡散素子分離を用いると、アライメントバジェット（alignment budget）が大きくなって、画素の微細化が困難となるということを突き止めた。【００１３】
そこで、本発明の目的は、リーク電流の発生に起因する信号雑音比の劣化を抑制しつつ、ゲート容量の増大を抑えることにより、感度を向上させることにある。【００１４】
また、本発明の他の目的は、拡散素子分離からの不純物イオンのチャネル領域への拡散を抑止することにより、実効チャネル幅の減少によるトランジスタ特性のばらつき及び性能劣化を抑制することにある。【００１５】
また、本発明の他の目的は、アライメントバジェットを軽減することにより、画素の微細化をより容易に行えるようにすることにある。【００１６】
なお、本発明は、上記の目的をすべて解決しなくてもよく、少なくとも１つの目的を達成できればよい。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、固体撮像装置を、拡散素子分離におけるゲート幅方向の間隔がチャネル領域においてソース・ドレイン領域よりも大きい構成とする。【００１８】
具体的に、本発明に係る固体撮像装置は、第１導電型の半導体領域と、半導体領域に配置された複数の単位画素セルとを備え、単位画素セルは、光電変換部と、光電変換部で発生した信号電荷を蓄積する蓄積ダイオードを半導体領域との間で形成する第２導電型の不純物領域と、半導体領域に形成され、不純物領域と電気的に接続されたゲート電極を有する増幅トランジスタと、半導体領域における増幅トランジスタの周辺の領域に形成され、第１導電型の不純物が導入されてなる第１分離領域とを有し、増幅トランジスタは、半導体領域におけるゲート電極と第１分離領域との間に形成された第２導電型のソース領域又は第２導電型のドレイン領域と、半導体領域におけるゲート電極の下側に形成されたチャネル領域とを有し、第１分離領域におけるゲート電極の幅方向の間隔は、チャネル領域を挟む部分が、ソース領域又はドレイン領域を挟む部分よりも大きい。【００１９】
本発明の固体撮像装置によると、不純物が導入されてなる第１分離領域におけるゲート電極の幅方向の間隔は、チャネル領域を挟む部分がソース領域又はドレイン領域を挟む部分よりも大きい。従って、増幅トランジスタにおけるゲート電極のチャネル領域への突き出し量（ゲート突き出し量）が低減されるため、リーク電流の発生に起因する信号雑音比の値の劣化を抑制しつつ、ゲート容量の増大を抑えることができる。その結果、固体撮像装置の感度を向上することができる。その上、ゲート突き出し量が低減されることから、第１分離領域からの不純物イオンの拡散による実効チャネル幅の減少が抑制されるので、トランジスタ特性のばらつき及び性能劣化をも低減することができる。【００２０】
本発明の固体撮像装置において、第１分離領域は、不純物領域の周辺の領域にも形成されていてもよい。【００２１】
このようにすると、蓄積ダイオード部（ＦＤ部）となる不純物領域におけるリークを抑制することができ、さらに感度を向上させることができる。また、ＦＤ部である不純物領域が不純物半導体層からなる第１分離領域により絶縁されるため、ＦＤ部の寄生容量となるゲート容量が低減される。その結果、リークの抑制とＦＤ部の総容量ＣFDの低減とを両立することができる。特に、ＦＤ部におけるリーク電流が大きな課題である積層型の固体撮像装置においては、より顕著な効果を示す。【００２２】
本発明の固体撮像装置において、光電変換部は、半導体領域の上方に形成され、入射光を光電変換する光電変換膜と、光電変換膜の上方に形成された透明電極と、半導体領域と光電変換膜との間に形成された画素電極とを有し、画素電極と不純物領域とは、電気的に接続されていてもよい。【００２３】
このような積層型の固体撮像装置において、本発明はより顕著な効果を得ることができる。【００２４】
本発明の固体撮像装置において、ゲート電極の幅方向の端面と、第１分離領域におけるゲート電極の下側の端面とは、同一の面をなしていてもよい。【００２５】
このようにすると、ゲート突き出し量を最小化することができる。また、実効チャネル幅の低減をも抑制できるため、固体撮像装置の感度が向上して、トランジスタ特性のばらつき及び性能劣化をより低減することができる。【００２６】
本発明の固体撮像装置において、第１分離領域の不純物濃度は、半導体領域の不純物濃度よりも高く設定されており、半導体領域に第１導電型の不純物が導入されてなり、隣り合う単位画素セル同士を電気的に分離する第２分離領域をさらに備えていてもよい。【００２７】
このようにすると、半導体領域の上部に形成される素子間の電気的分離を確実に行うことができる。また、隣り合う単位画素セル同士の間の電気的分離をも確実に行うことができる。【００２８】
この場合に、第１分離領域の不純物濃度と第２分離領域の不純物濃度とは同一であってもよい。【００２９】
このようにすると、単位画素セル内における電気的分離と単位画素セル同士の間の電気的分離を同時に形成することができ、製造工程を簡略化することができる。【００３０】
本発明の固体撮像装置において、単位画素セルは、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、増幅トランジスタのチャネル領域は、第１導電型の不純物からなり、且つ、リセットトランジスタのチャネル領域は、第１導電型の不純物からなっていてもよい。【００３１】
このようにすると、リセットトランジスタのしきい値電圧（Ｖｔｈ）を高く設定して、オフリークを低減することができるため、ＦＤ部におけるリーク、いわゆるＦＤリークを減らすことが可能となる。【００３２】
本発明の固体撮像装置において、単位画素セルは、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、増幅トランジスタのチャネル領域は、第２導電型の不純物からなり、一方、リセットトランジスタのチャネル領域は、第１導電型の不純物からなっていてもよい。【００３３】
このようにすると、リセットトランジスタのしきい値電圧を高く設定して、オフリークを低減することができるため、ＦＤリークを減らすことが可能となる。これに対し、増幅トランジスタのしきい値電圧を低く設定することができるので、飽和領域で確実に駆動させることが可能となる。【００３４】
本発明に係る固体撮像装置の製造方法は、第１導電型の半導体領域の上にゲート電極を選択的に形成する工程と、リソグラフィ法により、半導体領域の上におけるゲート電極を含む領域に、幅がゲート電極の幅よりも小さいパターンを形成する工程と、ゲート電極及びパターンをマスクとして、半導体領域に第１導電型の不純物を注入することにより、分離領域を形成する工程と、パターンを除去した後、半導体領域におけるパターンが形成されていた領域に、第２導電型の不純物を選択的に注入することにより、ソース・ドレイン領域を形成する工程とを備えている。【００３５】
本発明の固体撮像装置の製造方法によると、ゲート電極形成した後に、素子分離となる分離領域を形成するため、アライメントバジェットを軽減することができる。その結果、画素の微細化をより容易に実現することができる。【００３６】
本発明の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域、及び増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域をそれぞれ形成する工程をさらに備え、チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成してもよい。【００３７】
このように、ゲート電極を形成する前に、増幅トランジスタ及びリセットトランジスタのチャネル領域をそれぞれ形成するため、アライメントずれ等の影響によって、各ゲート電極の直下にしきい値電圧が部分的に低くなる領域が形成されることを防止することができる。その結果、不純物濃度、すなわちしきい値電圧が一様なチャネル領域を確実に形成することができる。【００３８】
本発明の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、各チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも小さく形成し、一方、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成してもよい。【００３９】
このようにすると、増幅トランジスタのゲート幅の内側にチャネル領域を確実に形成することができる。その結果、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。【００４０】
本発明の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、各チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成し、分離領域を形成する工程における第１導電型の不純物濃度は、増幅トランジスタのチャネル領域を形成する工程における第２導電型の不純物濃度よりも高くてもよい。【００４１】
このようにすると、増幅トランジスタのチャネル領域がゲート電極の外側に形成されたとしても、分離領域形成時の不純物注入により導電型を反転することができる。従って、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。また、チャネル領域形成用のレジストパターンをゲート電極の外側にまで拡大することができるため、リソグラフィ時のマージンを拡大することができる。
【発明の効果】
【００４２】
本発明に係る固体撮像装置及びその製造方法によると、リーク電流の発生に起因する信号雑音比の劣化を抑制しつつ、ゲート容量の増加を抑えることができるため、感度を向上させることできる。また、トランジスタ特性のばらつき及び性能劣化を抑制することができ、画素の微細化をより容易に行うことができる。
【図面の簡単な説明】
【００４３】
【図１】図１は第１の実施形態に係る固体撮像装置を示す回路図である。
【図２】図２は第１の実施形態に係る固体撮像装置における１つの単位画素セルを示す概略的な断面図である。
【図３】図３は第１の実施形態に係る単位画素セルにおける図２のIII−III線に沿った部位の電位を示す模式図である。
【図４】図４は第１の実施形態に係る単位画素セルの構成を示す模式的な平面図である。
【図５】図５（ａ）及び図５（ｂ）は第１の実施形態に係る単位画素セルにおける活性領域及び素子分離領域を模式的に示し、図５（ａ）は図４のＶａ−Ｖａ線における断面図であり、図５（ｂ）は図４のＶｂ−Ｖｂ線における断面図である。
【図６】図６（ａ）〜図６（ｄ）は第１の実施形態に係る固体撮像装置の製造方法を示す工程順の平面図である。
【図７】図７（ａ）〜図７（ｄ）は第２の実施形態に係る固体撮像装置の製造方法を示す工程順の平面図である。
【図８】図８（ａ）〜図８（ｄ）は第２の実施形態の一変形例に係る固体撮像装置の製造方法を示す工程順の平面図である。
【発明を実施するための形態】
【００４４】
本発明の実施形態を図面に基づいて説明する。なお、本発明は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態との組み合わせも可能である。
【００４５】
（第１の実施形態）
図１は第１の実施形態に係る固体撮像装置の回路構成を示している。
【００４６】
図１に示すように、第１の実施形態に係る固体撮像装置は、積層型の固体撮像装置であって、半導体基板に行列状に配置された複数の単位画素セル１３から構成された感光領域（画素領域）と、複数の単位画素セル１３を順次駆動して、光電変換された信号を取り出す駆動回路部とを備えている。
【００４７】
駆動回路部は、垂直走査部（行走査回路）１５、光電変換部制御線１６、水平信号読み出し部（列走査回路）２０、該水平信号読み出し部２０と接続されたカラム信号処理部（行信号蓄積部）１９、該カラム信号処理部１９と単位画素セル１３とを接続する垂直信号線（垂直信号線配線）１７、該垂直信号線１７と接続された負荷部１８、各単位画素セル１３に所定の電源電圧を供給する電源配線（ソースフォロア電源）２１、及び垂直信号線１７が負側の入力端子と接続され、出力端子がフィードバック線２４を介して単位画素セル１３と接続された差動増幅器（フィードバックアンプ）２３から構成される。
【００４８】
単位画素セル（単位セル）１３は、光電変換部９と、増幅トランジスタ１０と、リセットトランジスタ１１と、アドレストランジスタ（行選択トランジスタ）１２とを有している。
【００４９】
光電変換部９は、入射光を光電変換し、入射光の光量に応じた信号電荷を生成し且つ蓄積する。増幅トランジスタ１０は、光電変換部９で生成された信号電荷量に応じた信号電圧を出力する。リセットトランジスタ１１は、光電変換部９、すなわち増幅トランジスタ１０のゲート電極の電位をリセット（初期化）する。アドレストランジスタ１２は、所定の行の単位画素セル１３から垂直信号線１７に信号電圧を選択的に出力させる。
【００５０】
垂直走査部１５は、アドレストランジスタ１２のゲート電極に、該アドレストランジスタ１２のオンオフを制御する行選択信号を印加することにより、垂直方向（列方向）に単位画素セル１３の行を走査して、垂直信号線１７に信号電圧を出力させる単位画素セル１３の行を選択する。また、垂直走査部１５は、リセットトランジスタ１１のゲート電極に、該リセットトランジスタ１１のオンオフを制御するリセット信号を印加することにより、リセット動作を行わせる単位画素セル１３の行を選択する。
【００５１】
光電変換部制御線１６は、すべての単位画素セル１３に共通に接続され、すべての光電変換部９に同一の正の定電圧を印加する。
【００５２】
垂直信号線１７は、単位画素セル１３の各列と対応して設けられており、対応する列の単位画素セル１３におけるアドレストランジスタ１２のソース領域と接続され、列方向に配されて信号電圧を列方向（垂直方向）に伝達する。
【００５３】
負荷部１８は、各垂直信号線１７とそれぞれ接続されて、増幅トランジスタ１０と共に、ソースフォロア回路を構成する。
【００５４】
カラム信号処理部１９は、相関２重サンプリングに代表される雑音抑圧信号処理及びＡＤ変換（アナログ−デジタル変換）等を行う。カラム信号処理部１９は、各垂直信号線１７と対応して設けられ、対応する垂直信号線１７とそれぞれ接続されている。
【００５５】
水平信号読み出し部２０は、水平方向（行方向）に配された複数のカラム信号処理部１９の信号を順次水平共通信号線（図示せず）に読み出す。
【００５６】
電源配線２１は、増幅トランジスタ１０の各ドレイン領域と接続され、感光領域における単位画素セル１３の垂直方向（図１の紙面の上下方向）に配線される。これは、単位画素セル１３が行ごとにアドレスされるため、電源配線２１を行方向（水平方向）に配線すると、一行の画素駆動電流がすべて１本の配線に流れて電圧降下が大きくなるためである。電源配線２１は、すべての単位画素セル１３の増幅トランジスタ１０に共通にソースフォロア電源電圧を印加する。
【００５７】
差動増幅器２３は、単位画素セル１３の各列と対応して設けられている。差動増幅器２３の出力端子は、フィードバック線２４を介してリセットトランジスタ１１のドレイン領域と接続される。従って、差動増幅器２３は、アドレストランジスタ１２とリセットトランジスタ１１とが導通状態にあるときに、アドレストランジスタ１２の出力値を負端子に受け、増幅トランジスタ１０のゲート電位が所定のフィードバック電圧（差動増幅器２３の出力電圧）となるように、フィードバック動作する。このとき、差動増幅器２３の出力電圧値は、０Ｖ又は０Ｖ近傍の正電圧となる。
【００５８】
上記の構造を有する固体撮像装置は、垂直走査部１５により選択された１行分の単位画素セル１３において、光電変換部９で光電変換された信号電荷が増幅トランジスタ１０によって増幅され、それぞれアドレストランジスタ１２を介して垂直信号線１７に出力される。
【００５９】
出力された信号電荷は、カラム信号処理部１９に電気信号として蓄積され、その後、水平信号読み出し部２０で選択されて出力される。また、信号を出力した単位画素セル１３内の信号電荷は、リセットトランジスタ１１をオン状態とすることにより排出される。その際、リセットトランジスタ１１からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この熱雑音は、リセットトランジスタ１１をオフ状態とし、信号電荷の蓄積を始める際にも残留する。従って、この熱雑音を抑えるために、垂直信号線１７の出力値を差動増幅器２３で反転増幅し、反転増幅された信号をフィードバック線２４を介してリセットトランジスタ１１のドレイン領域にフィードバックしている。
【００６０】
これにより、リセットトランジスタ１１で発生する熱雑音を負帰還制御により抑圧することができる。なお、リセットトランジスタ１１のドレイン領域にフィードバックされるのは熱雑音の交流成分であり、直流成分は、上述したように０Ｖ近傍の正電圧である。
【００６１】
図２は本実施形態に係る固体撮像装置における１つの単位画素セル１３の断面の概略構成を表している。なお、説明の簡略化のために、実際の構造とは異なるが、３つのトランジスタを１つの断面に記載している。
【００６２】
単位画素セル１３は、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１に形成された３つのトランジスタ、すなわちアドレストランジスタ１２、増幅トランジスタ１０及びリセットトランジスタ１１からなる画素回路と、素子分離領域３１と、半導体基板１の上に順次積層された層間絶縁膜１４Ａ、１４Ｂ及び１４Ｃと、該層間絶縁膜１４Ｃの上部に形成された画素電極５、該画素電極５の上に形成された光電変換膜６及び該光電変換膜６の上に形成された透明電極７を含む光電変換部９とを有している。
【００６３】
単位画素セル１３において、リセットトランジスタ１１は、半導体基板１の上部に形成されたｎ型不純物領域４０Ａ及び４０Ｂと、半導体基板１の上に形成されたゲート絶縁膜２Ａ及びゲート電極３Ａとから構成されている。同様に、増幅トランジスタ１０は、半導体基板１の上部に形成されたｎ型不純物領域４０Ｃ及び４０Ｄと、半導体基板１の上に形成されたゲート絶縁膜２Ｂ及びゲート電極３Ｂとから構成されている。また、アドレストランジスタ１２は、半導体基板１の上部に形成されたｎ型不純物領域４０Ｄ及び４０Ｅと、半導体基板１の上に形成されたゲート絶縁膜２Ｃ及びゲート電極３Ｃとから構成されている。
【００６４】
素子分離領域３１は、各トランジスタ１０、１１及び１２を互いに絶縁分離する不純物拡散領域から構成されている。例えば、素子分離領域３１は、半導体基板１の上部における増幅トランジスタ１０とリセットトランジスタ１１との間及びその周囲に形成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
【００６５】
ｎ型不純物領域４０Ａは、リセットトランジスタ１１のソース領域として機能し、ｎ型不純物領域４０Ｂは、リセットトランジスタ１１のドレイン領域として機能する。なお、本実施形態に係る固体撮像装置においては、信号電荷として正孔を用いるため、信号電荷として電子を用いるセンサとは、ソース／ドレインが逆になる。ｎ型不純物領域４０Ｃは、増幅トランジスタ１０のドレイン領域として機能する。ｎ型不純物領域４０Ｄは、増幅トランジスタ１０のソース領域及びアドレストランジスタ１２のドレイン領域として機能する。ｎ型不純物領域４０Ｅは、アドレストランジスタ１２のソース領域として機能する。
【００６６】
ここで、例えば、半導体基板１の不純物濃度は、約１×１０17ｃｍ-3である。ｎ型不純物領域４０Ａ、４０Ｃ、４０Ｄ及び４０Ｅの不純物濃度は、約１×１０20ｃｍ-3〜１×１０22ｃｍ-3である。ｎ型不純物領域４０Ｂの不純物濃度は、約１×１０18ｃｍ-3である。また、ゲート電極３Ａ、３Ｂ及び３Ｃの下側に形成されているゲート絶縁膜２Ａ、２Ｂ及び２Ｃの膜厚は、それぞれ４ｎｍ〜１０ｎｍである。
【００６７】
光電変換膜６は、有機材料又はアモルファスシリコン等からなり、半導体基板１の上方に形成され、外部からの入射光を光電変換する。画素電極５は、光電変換膜６の半導体基板１側の面上、すなわち光電変換膜６の裏面側に該光電変換膜６と接して形成され、光電変換膜６に発生した信号電荷を収集する。透明電極７は、光電変換膜６における画素電極５と反対側の面上、すなわち光電変換膜６の表面上に接して形成される。透明電極７には、光電変換部制御線１６を介して正の定電圧が印加され、光電変換膜６に生じた信号電荷を画素電極５に読み出すことができる。
【００６８】
増幅トランジスタ１０は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。増幅トランジスタ１０は、画素電極５と接続されたゲート電極３Ｂを有し、画素電極５の電位に応じた信号電圧を出力する。
【００６９】
リセットトランジスタ１１は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。リセットトランジスタ１１は、画素電極５と接続され、半導体基板１におけるゲート電極３Ａと素子分離領域３１との間の領域に形成されたドレイン領域（ｎ型不純物領域４０Ｂ）を有している。リセットトランジスタ１１は、増幅トランジスタ１０のゲート電極３Ｂの電位をリセット電圧、すなわちフィードバック電圧にリセットする。
【００７０】
アドレストランジスタ１２は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。アドレストランジスタ１２は、増幅トランジスタ１０と垂直信号線１７との間に設けられ、単位画素セル１３から垂直信号線１７に信号電圧を出力する。なお、アドレストランジスタ１２は、増幅トランジスタ１０のソース領域と垂直信号線１７との間に挿入されているが、増幅トランジスタ１０のドレイン領域と電源配線２１との間に挿入されていてもよい。
【００７１】
増幅トランジスタ１０のゲート電極３Ｂと画素電極５との間、並びにリセットトランジスタ１１のドレイン領域（ｎ型不純物領域）４０Ｂと画素電極５との間は、それぞれ、コンタクトプラグ８、配線２６Ａ、プラグ３０Ａ、配線２６Ｂ、プラグ３０Ｂ、配線２６Ｃ及びプラグ３０Ｃを介して接続されている。画素電極５と接続されたｎ型不純物領域４０Ｂと半導体基板１との間のｐｎ接合は、信号電荷を蓄積する寄生ダイオード（蓄積ダイオード）を形成する。蓄積ダイオードは、フローティングディフュージョン（ＦＤ）部とも呼ばれる。
【００７２】
図３は、単位画素セル１３の電位、すなわち図２のIII−III線に沿った部位における電位を模式的に表している。
【００７３】
図３に示すように、透明電極７には、上述したように正電圧が印加されており、信号がない状態（リセットされている状態）においては、蓄積ダイオードであるｎ型不純物領域４０Ｂの電位は、若干逆バイアスが印加されて、ほぼ０Ｖである。このとき、透明電極７の正電圧により、画素電極５及びｎ型不純物領域４０Ｂの電位が正方向に引かれるため、この状態でｎ型不純物領域４０Ｂを０Ｖ近傍の低電位にすると、ｎ型不純物領域４０Ｂにバイアス電荷が注入される。従って、ｎ型不純物領域４０Ｂの電位は、０．１Ｖ程度以上で且つ低い逆バイアスが適切である。０Ｖ近傍の値とする理由は、蓄積ダイオードと半導体基板１との間に流れる逆方向リーク電流（暗電流）を小さくするためである。
【００７４】
透明電極７の上方（Ｘ方向）から入射した光は、該透明電極７を透過して光電変換膜６に入射し、電子正孔対に変換される。変換された電子正孔対のうちの電子は、透明電極７側に移送され、透明電極７と接続された電源配線２１へと流れる。一方、電子正孔対のうちの正孔は、蓄積ダイオード（ｎ型不純物領域４０Ｂ）側に移送されて、該蓄積ダイオードに蓄積される。このため、蓄積ダイオードの電位は正方向に変化し、蓄積ダイオードと半導体基板１との間に電圧が加わる。このとき、蓄積ダイオードと半導体基板１との間に流れる逆方向リーク電流（暗電流）が流れ、雑音となる。但し、信号が存在する状態では、雑音は目立ちにくくなるので問題とはならない。
【００７５】
蓄積ダイオードに蓄積された正孔により正側に変化した電圧は、増幅トランジスタ１０のゲート電極３Ｂに伝達される。ゲート電極３Ｂに伝達され、増幅トランジスタ１０により増幅された信号は、アドレストランジスタ１２を通過して、単位画素セル１３の外部、すなわち垂直信号線１７に出力される。その後、蓄積ダイオードに蓄積された信号電荷は、リセットトランジスタ１１をオン状態に設定することにより排出される。このとき、増幅トランジスタ１０のゲート電極３Ｂは、透明電極７に印加されている電圧よりも低い電圧にリセットされる。
【００７６】
本実施形態に係る積層型の固体撮像装置は、従来のＭＯＳ型のイメージセンサと比べて、信号電荷の蓄積時間が１桁以上長くなる。このため、蓄積時のリークと増幅トランジスタ１０における動作特性のばらつきとを抑制する必要がある。
【００７７】
図４は、単位画素セル１３の平面構成を表している。
【００７８】
図４に示すように、単位画素セル１３において、増幅トランジスタ１０及びアドレストランジスタ１２の活性領域は、半導体基板１の素子分離領域３１に周囲を囲まれた第１の活性領域２２に形成されている。また、リセットトランジスタ１１の活性領域は、半導体基板１の素子分離領域３１に周囲を囲まれた第２の活性領域２５に形成されている。ここで、活性領域とは、ソース領域、ドレイン領域及びゲート領域（チャネル領域）をいう。
【００７９】
アドレストランジスタ１２のソース領域には垂直信号線１７が接続され、ゲート電極３Ｃにはアドレス信号線２８が接続される。増幅トランジスタ１０のドレイン領域には電源配線２１が接続される。リセットトランジスタ１１のドレイン領域と増幅トランジスタ１０のゲート電極３Ｂとは電気的に接続され、半導体基板１の上方に引き出されて光電変換部９と接続される。リセットトランジスタ１１は、第１の活性領域２２と素子分離領域３１によって電気的に分離された第２の活性領域２５に形成されている。リセットトランジスタ１１のソース領域はフィードバック線２４と接続され、そのゲート電極３Ａはリセット信号線２７と接続される。ここで、リーク電流が問題となる領域は、リセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２９である。
【００８０】
このように、半導体基板１における第１の活性領域２２と第２の活性領域２５との間及びそれぞれの周囲には、第１の活性領域２２と第２の活性領域２５とを電気的に分離する素子分離領域３１が形成されている。ここで、素子分離領域３１におけるゲート電極の幅方向（以下、ゲート幅方向と呼ぶ。）において、Ｖｂ−Ｖｂ線に示すチャネル領域を挟む部分の間隔Ｓｂが、ドレイン領域を挟む部分の間隔Ｓａよりも大きい。
【００８１】
従って、素子分離領域３１におけるトランジスタのチャネル領域のゲート幅方向の間隔Ｓｂを、ソース領域又はドレイン領域のゲート幅方向の間隔Ｓａよりも大きくなるように設計することにより、各レイヤごと及び各レイヤ間のアライメントバジェットを減少することができる。その結果、単位画素セル１３を微細化することができる。
【００８２】
具体的には、単位画素セル１３を微細化するには、第１の活性領域２２と第２の活性領域２５との間に配される素子分離領域３１の面積を小さくする必要がある。そのためには、パターン形成時における各レイヤごとに、露光合わせ精度、寸法精度、マスク精度及び各レイヤ間の合わせ精度等を考慮して画素セルを設計する必要がある。
【００８３】
例えば、図４のＶａ−Ｖａ線と対応する領域においては、素子分離領域３１を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ソース・ドレイン領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との２つのレイヤにおけるレイヤごとのアライメントバジェットと、これら２つのレイヤ間のアライメントバジェットとを考慮すればよい。
【００８４】
同様に、図４のＶｂ−Ｖｂ線と対応する領域においては、ゲート電極３Ｂの下のチャネル領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ゲート電極３Ｂを形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との２つのレイヤにおけるレイヤごとのアライメントバジェットと、これら２つのレイヤ間のアライメントバジェットとを考慮すればよい。すなわち、本実施形態に係る構造においては、Ｖａ−Ｖａ線及びＶｂ−Ｖｂ線と対応する各領域においては、共に２つのレイヤのアライメントバジェットを考慮すればよい。
【００８５】
これに対し、前述した特許文献１に記載された構造の場合は、Ｖａ−Ｖａ線と対応する領域においては、本実施形態と同様であるが、Ｖｂ−Ｖｂ線と対応する領域においては、ゲート電極の下のチャネル領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、素子分離領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ゲート電極を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との３つのレイヤにおけるレイヤごとのアライメントバジェットと、これら３つのレイヤ間のアライメントバジェットとを考慮する必要がある。このように、全体のアライメントバジェットが増加するため、本実施形態と比べて、単位画素セルを微細化することは困難である。
【００８６】
図５に増幅トランジスタ１０のゲート幅方向の断面構成を示す。図５（ａ）は図４のＶａ−Ｖａにおける断面を示し、図５（ｂ）は図４のＶｂ−Ｖｂ線における断面を示している。
【００８７】
図５（ａ）及び図５（ｂ）に示すように、素子分離領域３１において、第１の活性領域２２に形成されたゲート幅方向のｎ型不純物領域４０Ｄを挟む間隔Ｓａと比べて、第１の活性領域２２に形成されたゲート幅方向のチャネル領域４を挟む間隔Ｓｂの方が広くなっている。
【００８８】
第１の実施形態においては、画素回路の各トランジスタ、すなわち、増幅トランジスタ１０、リセットトランジスタ１１及びアドレストランジスタ１２をｎ型ＭＯＳトランジスタで構成する場合を示している。従って、各トランジスタのチャネル領域は、ｐ型の不純物イオンを注入する順ドープが用いられる。このように、チャネル領域４の形成に順ドープを用いる場合は、図５（ｂ）に示すように、チャネル領域４には、ゲート幅方向の両端部が素子分離領域３１とオーバラップする領域を確保する必要がある。
【００８９】
さらに、チャネル領域４におけるゲート幅方向の幅は、ゲート電極３Ｂの幅よりも大きくなるように設計しておくことが望ましい。チャネル領域４の幅がゲート電極３Ｂの幅よりも小さい場合は、ゲート電極３Ｂの直下の領域において、チャネル形成用のｐ型の不純物イオン注入がなされていない領域が形成される。この場合、トランジスタのしきい値電圧（Ｖｔｈ）が低い領域が形成されて、所望のしきい値電圧に制御することができなくなるという問題が発生する。
【００９０】
（第１の実施形態の製造方法）
以下、前記のように構成された第１の実施形態に係る固体撮像装置の製造方法について、図６（ａ）〜図６（ｄ）を参照しながらその概略を説明する。
【００９１】
まず、図６（ａ）に示すように、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１１及び１２）のチャネル領域形成用のレジストパターンを形成する。その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、各チャネル領域４Ａ、４Ｂ及び４Ｃを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。このとき、各チャネル領域４Ａ、４Ｂ及び４Ｃの幅は、それぞれ、その上に形成されるゲート電極３Ａ、３Ｂ及び３Ｃの幅よりも大きくなるように形成する。
【００９２】
次に、図６（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ（In Situ Steam Generation）法等によりゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。このように、ゲート電極３Ａ、３Ｂ及び３Ｃを形成する前に、各トランジスタのチャネル領域４Ａ、４Ｂ及び４Ｃをそれぞれ形成するため、アライメントずれ等の影響によって、各ゲート電極３Ａ、３Ｂ及び３Ｃの直下にしきい値電圧が部分的に低くなる領域が形成されることを防止することができる。その結果、不純物濃度、すなわちしきい値電圧が一様なチャネル領域を確実に形成することができる。
【００９３】
次に、図６（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。この際、ゲート電極３Ａ、３Ｂ及び３Ｃの直下には、素子分離領域形成用のｐ型の不純物イオンは直接には打ち込まれない。このため、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲むように形成され、従って、該ソース・ドレイン領域及びチャネル領域におけるゲート幅方向の両側方に位置する形状となる。
【００９４】
なお、イオン注入時のマスクとなるゲート電極３Ａ、３Ｂ及び３Ｃの平面形状によっては、素子分離領域３１のゲート幅方向の端面がチャネル領域から離れた場所に位置する場合もある。しかし、この場合でも、ゲート電極３Ａ等のゲート幅方向の端面と素子分離領域３１の端面とが同一の面をなす。但し、ここでいう同一の面とは、不純物イオンの熱拡散による数十ｎｍ程度のずれは許容されるため、ほぼ同一な面であればよい。
【００９５】
また、素子分離領域形成用のイオン注入時に、基板面に対して所定の角度を付ける、いわゆる角度注入を行うことにより、ゲート電極３Ａ、３Ｂ及び３Ｃの下側の領域にも、それぞれｐ型不純物イオンを注入することは可能である。但し、この場合は、ソース・ドレイン領域の拡散層の幅も同様に減少する。このため、図５（ａ）に示したように、素子分離領域３１における第１の活性領域２２のゲート幅方向であって、ｎ型不純物領域４０Ｄを挟む部分の間隔Ｓａよりも、チャネル領域４を挟む部分の間隔Ｓｂの方が大きいという関係に変わりはない。
【００９６】
次に、図６（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターンを及びゲート電極３Ａ、３Ｂ及び３Ｃマスクとして、所定の注入条件でｎ型の不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。このとき、各ゲート電極３Ａ、３Ｂ及び３Ｃに対しても、ｎ型不純物イオンを注入する、いわゆるゲート注入を行ってもよい。ここで、ゲート注入を行わない場合は、例えば、図６（ｂ）に示す工程の、ポリシリコンからなるゲート形成膜を堆積した後に、ゲート注入を行ってもよい。また、ここでは、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅを一括で形成したが、ｎ型不純物領域４０Ｂのリーク電流を減らすために、別のマスクを用い且つリソグラフィ法と不純物イオン注入法とにより、ｎ型不純物領域４０Ａ、４０Ｃ、４０Ｄ及び４０Ｅと、ｎ型不純物領域４０Ｂとを別個に形成した方が望ましい。
【００９７】
続いて、ＣＶＤ法により、半導体基板１の上に、ゲート電極３Ａ、３Ｂ及び３Ｃを覆うように、酸化シリコン等からなる層間絶縁膜を形成する。その後、リソグラフィ法により、層間絶縁膜の上にコンタクトホール形成用のレジストパターンを形成する。形成したレジストパターンをマスクとしてドライエッチングを行って、ゲート電極３Ａ、３Ｂ及び３Ｃの上と、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ及び４０Ｅの上とにコンタクトホールをそれぞれ形成する。続いて、形成された各コンタクトホールを通して、ｎ型の不純物イオンをイオン注入することにより、各コンタクトホールから露出するゲート電極３Ａ、３Ｂ及び３Ｃ並びにｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ及び４０Ｅの上部にｎ+型の不純物領域を形成する（図示せず）。続いて、注入された不純物イオンを活性化するアニールを行って、それぞれを低抵抗化する。続いて、ＣＶＤ法等により、各コンタクトホールを埋め込むように、層間絶縁膜の上にｎ+型の不純物を含むポリシリコン膜を堆積する。その後、堆積したポリシリコン膜をエッチバックするか、又は化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって研磨することにより、コンタクトプラグ８をそれぞれ形成する。
【００９８】
次に、半導体基板１の上方に、コンタクトプラグ８と接続される配線２６Ａ、該配線２６Ａと接続されるプラグ３０Ａ、該プラグ３０Ａと接続される配線２６Ｂ、該配線２６Ｂと接続されるプラグ３０Ｂ、該プラグ３０Ｂと接続される配線２６Ｃ、及び該配線２６Ｃと接続されるプラグ３０Ｃを、層間絶縁膜１４Ａ、１４Ｂ及び１４Ｃを積層しながら順次形成する。その後、層間絶縁膜１４Ｃの上にプラグ３０Ｃと接続される画素電極５、光電変換膜６、透明電極７、保護膜（図示せず）、カラーフィルタ（図示せず）及びレンズ（図示せず）を順次形成することにより、図２に示す固体撮像装置が形成される。なお、これらの製造方法は、従来の積層型固体撮像装置の製造方法と同様であるので、詳細な説明は省略する。
【００９９】
第１の実施形態に係るＭＯＳ型の固体撮像装置によれば、蓄積ダイオード部（ＦＤ部）を構成するｎ型半導体領域と接する素子分離領域が、ｐ型の拡散素子分離領域によって形成されている。このため、ＦＤ部からのリーク電流が抑制されて、暗電流及び白点の発生を抑制することができる。
【０１００】
また、ゲート電極を形成した後に、形成されたゲート電極をマスクとして、ｐ型の拡散素子分離領域を形成するため、該拡散素子分離領域からチャネル領域への不純物の拡散の影響を小さくすることができる。これにより、所望のチャネル幅を確保できると共に、しきい値電圧（Ｖｔｈ）のばらつき及び１／ｆノイズ等のノイズを低減することができる。その結果、Ｓ／Ｎ比の値が向上した固体撮像装置を実現することができる。
【０１０１】
また、ゲート電極におけるチャネル領域とのオーバラップを考慮して、ゲート突き出し量を最小化することができる。このため、従来の積層型の固体撮像装置で問題となるゲート容量の増大が抑制されて、光電変換の変換効率を高めることができ、固体撮像装置の感度を向上することができる。
【０１０２】
（第２の実施形態）
以下、第２の実施形態に係る固体撮像装置について図７を参照しながら説明する。
【０１０３】
本実施形態においては、低しきい値のｎ型トランジスタを得るために、チャネル領域をｎ型の不純物イオンの注入、いわゆるカウンタードープによって形成する点が第１の実施形態と異なる。
【０１０４】
さらに、ｎ型の不純物イオンが注入されるチャネル領域をゲート幅よりも小さくする点が第１の実施形態と異なる。これにより、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。
【０１０５】
以下では、第１の実施形態と異なる点について、その製造方法と共に説明する。
【０１０６】
まず、図７（ａ）に示すように、例えば、ｐ型シリコンからなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１２）のチャネル領域形成用のレジストパターンを形成する。このとき、各チャネル領域４Ｂ、４Ｃの幅は、それぞれその上に形成されるゲート電極３Ｂ、３Ｃの幅よりも小さくなるように形成しておく。その後、形成したレジストパターンをマスクとして、ｎ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ｂ、４Ｃをそれぞれ形成する。続いて、トランジスタ（１１）のチャネル領域形成用のレジストパターンを形成する。この場合のチャネル領域４Ａの幅は、第１の実施形態と同様に、その上に形成されるゲート電極３Ａの幅よりも大きくなるように形成する。その後、形成したレジストパターンをマスクとして、ｐ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ａを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。
【０１０７】
次に、図７（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ法等によるゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。この際、チャネル領域４Ｂ、４Ｃのゲート幅方向において、チャネル領域４Ｂ、４Ｃが平面視でゲート電極３Ｂ、３Ｃに含まれている点が第１の製造方法と異なる。
【０１０８】
次に、図７（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。これにより、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲む形状となる。
【０１０９】
次に、図７（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターン及びゲート電極３Ａ、３Ｂ及び３Ｃをマスクとして、所定の注入条件でｎ型不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。
【０１１０】
なお、本実施形態においては、増幅トランジスタとアドレストランジスタに対してのみ、カウンタードープによるチャネル領域４Ｂ、４Ｃを形成する方法を示したが、これに限られない。すなわち、画素回路の各ｎ型トランジスタに対して、所望のしきい値電圧に応じて、チャネルドープをｐ型の不純物イオン注入（順ドープ）で行うか、また、ｎ型の不純物イオン注入（カウンタードープ）で行うかを選択すればよく、上記の組み合わせに限定されない。
【０１１１】
（第２の実施形態の一変形例）
以下、第２の実施形態の一変形例に係る固体撮像装置について図８を参照しながら説明する。
【０１１２】
本変形例においては、チャネル領域形成用のｎ型の不純物イオン注入領域が、ゲート幅よりも大きい点が、第２の実施形態と異なる。これにより、チャネル領域形成用のレジストパターンをゲート電極の外側にまで拡大することができるため、リソグラフィ時のマージンを拡大することができる。
【０１１３】
また、このような構成を実現するため、チャネル領域形成用のｎ型の不純物イオンの注入量よりも、素子分離領域形成用のｐ型の不純物イオン注入量の方が多い。このような構成とすることにより、例えば、増幅トランジスタ及びアドレストランジスタを低しきい値のトランジスタとすることができる。
【０１１４】
以下では、第２の実施形態と異なる点について、その製造方法と共に説明する。
【０１１５】
まず、図８（ａ）に示すように、例えば、ｐ型シリコンからなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１２）のチャネル領域形成用のレジストパターンを形成する。このとき、各チャネル領域４Ｂ、４Ｃの幅は、それぞれゲート電極３Ｂ、３Ｃの幅よりも大きくなるように形成しておく。その後、形成したレジストパターンをマスクとして、ｎ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ｂ、４Ｃを形成する。続いて、トランジスタ（１１）のチャネル領域形成用のレジストパターンを形成する。チャネル領域４Ａの幅においても、ゲート電極３Ａの幅よりも大きくなるように形成する。その後、形成したレジストパターンをマスクとして、ｐ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ａを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。
【０１１６】
次に、図８（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ法等によるゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。この際、チャネル領域４Ｂ、４Ｃのゲート幅方向において、ゲート電極３Ｂ、３Ｃが、平面視でチャネル領域４Ｂ、４Ｃに含まれている点が第２の製造方法と異なる。
【０１１７】
次に、図８（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。これにより、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲む形状となる。この際、チャネル領域形成用のｎ型の不純物イオンの注入量よりも、素子分離領域形成用のｐ型の不純物イオンの注入量を多くする。このような構成とすることにより、カウンタードープのｎ型の不純物イオンを素子分離領域形成用のｐ型の不純物イオンで反転することができる。従って、ゲート電極３Ｂ、３Ｃの周囲にチャネル領域が形成されてしまうことを防ぐことができる。
【０１１８】
次に、図８（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターン及びゲート電極３Ａ、３Ｂ及び３Ｃをマスクとして、所定の注入条件でｎ型不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。
【０１１９】
なお、本変形例においても、増幅トランジスタとアドレストランジスタに対してのみ、カウンタードープによるチャネル領域４Ｂ、４Ｃを形成する方法を示したが、これに限られない。すなわち、画素回路の各ｎ型トランジスタに対して、所望のしきい値電圧に応じて、チャネルドープをｐ型の不純物イオン注入（順ドープ）で行うか、また、ｎ型の不純物イオン注入（カウンタードープ）で行うかを選択すればよく、上記の組み合わせに限定されない。
【０１２０】
以上、第１の実施形態、第２の実施形態及びその変形例に係る固体撮像装置について説明したが、本発明は、これらの実施形態に限定されない。
【０１２１】
例えば、上記の各実施形態において、第１導電型はｐ型であり、第２導電型はｎ型であるとした。例えば、シリコンからなる半導体基板１の導電型はｐ型であり、画素回路の各トランジスタ１０、１１及び１２はｎチャネル型であるとしたが、半導体基板１の導電型をｎ型とし、画素回路の各トランジスタ１０、１１及び１２をｐチャネル型としても構わない。
【０１２２】
また、上記の各実施形態において、画素回路を構成する各トランジスタは、ＭＯＳトランジスタであるとしたが、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）であればこれに限られない。
【０１２３】
また、上記の各実施形態において、ｐ型半導体基板とは、ｎ型半導体基板に形成されたｐ型ウェル等のｐ型半導体領域をも含めて意味する。
【０１２４】
また、上記の各実施形態において、固体撮像装置を、光電変換部に光電変換膜を用いる積層型としたが、これに限られず、光電変換部として半導体基板にフォトダイオードを設ける構成としてもよい。
【産業上の利用可能性】
【０１２５】
本発明に係る固体撮像装置及びその製造方法は、画素の微細化を進めても画質の劣化を生じ難い固体撮像装置を実現でき、デジタルカメラ等に有用である。
【符号の説明】
【０１２６】
１      半導体基板
２Ａ、２Ｂ、２Ｃ    ゲート絶縁膜
３Ａ、３Ｂ、３Ｃ    ゲート電極
４、４Ａ、４Ｂ、４Ｃ    チャネル領域
５      画素電極
６      光電変換膜
７      透明電極
８      コンタクトプラグ
９      光電変換部
１０    増幅トランジスタ
１１    リセットトランジスタ
１２    アドレストランジスタ
１３    単位画素セル
１４Ａ、１４Ｂ、１４Ｃ    層間絶縁膜
１５    垂直走査部
１６    光電変換部制御線
１７    垂直信号線
１８    負荷部
１９    カラム信号処理部
２０    水平信号読み出し部
２１    電源配線
２２    第１の活性領域
２３    差動増幅器
２４    フィードバック線
２５    第２活性領域
２６Ａ、２６Ｂ、２６Ｃ    配線
２７    リセット信号線
２８    アドレス信号線
２９    リセットトランジスタドレイン周辺領域
３０Ａ、３０Ｂ、３０Ｃ    プラグ
３１    素子分離領域
４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅ    ｎ型不純物領域
【図１】
2014002361.tif 000003
【図２】
2014002361.tif 000004
【図３】
2014002361.tif 000005
【図４】
2014002361.tif 000006
【図５】
2014002361.tif 000007
【図６】
2014002361.tif 000008
【図７】
2014002361.tif 000009
【図８】
2014002361.tif 000010
【手続補正書】
【提出日】平成26年9月11日(2014.9.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ（Metal Oxide Semiconductor）型の固体撮像装置は、携帯機器カメラ、車載カメラ及び監視カメラ等に搭載されている。これらの固体撮像装置には、高解像度の撮像能力が求められており、固体撮像装置の微細化及び多画素化が必要となっている。従来の固体撮像装置は、画素の微細化によってフォトダイオードのサイズも縮小している。これに伴い、飽和信号量が低下すること及び開口率が減少することにより、画素の感度が低下するという課題がある。
【０００３】
一方、固体撮像装置における素子分離の形成方法として、ＬＯＣＯＳ（Local Oxidation of Silicon）分離方式、又はＳＴＩ（Shallow Trench Isolation）分離方式による、いわゆる絶縁分離法が用いられる。ＳＴＩは、半導体基板の上部にトレンチを形成し、形成したトレンチにシリコン酸化膜を埋め込んで素子分離を構成する。このトレンチ形成時のエッチングダメージにより生じた欠陥及び界面準位、又はストレスがリーク電流の発生原因となる。リーク電流による電荷はフォトダイオードで光電変換された信号電荷と区別がつかないため、雑音となり、イメージセンサの性能を劣化させる。すなわち、ＳＴＩ形成時の欠陥等に起因した雑音が増大することから、信号雑音比（Ｓ／Ｎ比）が低下し、結果的に感度が劣化する。特に、上述したように、画素の微細化が進んだ現在において、リーク電流に起因する感度の低下は大きな問題となる。
【０００４】
リーク電流を抑制する１つの方法として、素子分離領域を不純物半導体層によって形成する方法が知られている（例えば、特許文献１を参照。）。特許文献１に記載された固体撮像装置は、フローティングディフージョン（ＦＤ）部となるｎ型半導体領域と接する部分の素子分離領域がＳＴＩによって形成され、ＦＤ部と接する領域以外の素子分離領域がｐ型の拡散素子分離領域によって形成されている。本構造では、ＦＤ部となるｎ型半導体領域と接する部分の素子分離領域がＳＴＩにより形成されるため、ＦＤ部のｎ型半導体領域と半導体基板との間で形成される容量が低減する。これにより、ＦＤ部の総容量ＣＦＤを低減することができるので、光電変換で得られた電荷を信号電圧に変換する際の変換効率を高めることができる。その結果、イメージセンサの感度を向上させることができる。一方、ＦＤ部と接する領域以外の素子分離領域は、ｐ型の拡散素子分離領域で形成されているため、リーク電流を抑制することができる。
【０００５】
また、フォトダイオードのサイズの縮小による感度の低下を解決する固体撮像装置として、積層型の固体撮像装置が提案されている。積層型の固体撮像装置は、半導体基板の上方、すなわち最表面に光電変換膜が積層されて形成される。積層膜の上方から光が入射され、光電変換膜において光電変換によって発生した電荷は、電荷蓄積領域（ＦＤ）に蓄積され、半導体基板においてＣＣＤ（Charge Coupled Device）回路又はＣＭＯＳ（Complementary MOS）回路によって読み出される（例えば、特許文献２を参照。）。
【０００６】
このため、積層型の固体撮像装置は、信号電荷を蓄積するＦＤとなるｐｎ接合部が半導体基板に形成される。該ｐｎ接合部には、光電変換膜により光電変換された信号電荷を伝送するコンタクトが電気的に接続される。このような積層型の固体撮像装置においては、半導体基板のｐｎ接合部におけるリーク電流が大きいことが問題となる。さらに、従来のＭＯＳセンサと比べて、ＦＤにおける信号電荷の蓄積時間が長いことから、積層型の固体撮像装置では、リーク電流による感度の低下はより顕著となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４４２００３９号公報（図１３）
【特許文献２】特許第４４４４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
まず、特許文献１に記載された固体撮像装置は、ゲート容量の増大が問題となる。ゲート容量の増大は、増幅トランジスタにおいては、利得の低下を招き、感度の低下の原因となる。また、ゲート容量の増大は、ゲート電極と電気的に接続されるＦＤ部の寄生容量となり、ＦＤ部の総容量ＣＦＤが増大するので、光電変換で得られた電荷を信号電圧に変換する際の変換効率が低下するという問題もある。
【０００９】
また、特許文献１に記載の固体撮像装置は、総容量ＣＦＤを低減するために、ＦＤ部と接する領域に拡散素子分離領域ではなくＳＴＩを形成している。ＳＴＩ構造を持つ素子分離は、上述したように、リーク電流の問題に対する対策としては不十分である。特に、ＦＤ部におけるリーク電流が課題である積層型の固体撮像装置においては、大きな問題となる。
【００１０】
また、素子分離領域に不純物拡散層を用いる構成では、素子分離領域から不純物イオンがチャネル領域に拡散して、実効チャネル幅が減少する。これにより、トランジスタ特性がばらつくと共に、性能の劣化を引き起こすため、微細化が困難となる。
【００１１】
また、特許文献１に記載の固体撮像装置を得るには、ゲートを形成する前に、素子分離領域を形成しておく必要がある。しかしながら、画素の微細化が進むにつれ、チャネル領域に対して、素子分離領域を形成する際に、高精度のアライメント精度が必要となり、さらに、ゲートを形成する際には、チャネル領域及び素子分離領域に対して、高精度のアライメント精度が必要となる。
【００１２】
本願発明者らは、種々検討を加えた結果、素子分離領域に拡散素子分離を用いると、アライメントバジェット（alignment budget）が大きくなって、画素の微細化が困難となるということを突き止めた。
【００１３】
そこで、本開示の目的は、リーク電流の発生に起因する信号雑音比の劣化を抑制しつつ、ゲート容量の増大を抑えることにより、感度を向上させることにある。
【００１４】
また、本開示の他の目的は、拡散素子分離からの不純物イオンのチャネル領域への拡散を抑止することにより、実効チャネル幅の減少によるトランジスタ特性のばらつき及び性能劣化を抑制することにある。
【００１５】
また、本開示の他の目的は、アライメントバジェットを軽減することにより、画素の微細化をより容易に行えるようにすることにある。
【００１６】
なお、本開示は、上記の目的をすべて解決しなくてもよく、少なくとも１つの目的を達成できればよい。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本開示は、固体撮像装置を、拡散素子分離におけるゲート幅方向の間隔がチャネル領域においてソース・ドレイン領域よりも大きい構成とする。
【００１８】
具体的に、本開示の一態様に係る固体撮像装置は、第１導電型の半導体領域と、半導体領域に配置された複数の単位画素セルとを備え、単位画素セルは、光電変換部と、光電変換部で発生した信号電荷を蓄積する蓄積ダイオードを半導体領域との間で形成する第２導電型の不純物領域と、半導体領域に形成され、不純物領域と電気的に接続されたゲート電極を有する増幅トランジスタと、半導体領域における増幅トランジスタの周辺の領域に形成され、第１導電型の不純物が導入されてなる第１分離領域とを有し、増幅トランジスタは、半導体領域におけるゲート電極と第１分離領域との間に形成された第２導電型のソース領域又は第２導電型のドレイン領域と、半導体領域におけるゲート電極の下側に形成されたチャネル領域とを有し、第１分離領域におけるゲート電極の幅方向の間隔は、チャネル領域を挟む部分が、ソース領域又はドレイン領域を挟む部分よりも大きい。
【００１９】
本開示の一態様に係る固体撮像装置の製造方法は、第１導電型の半導体領域の上にゲート電極を選択的に形成する工程と、リソグラフィ法により、半導体領域の上におけるゲート電極を含む領域に、幅がゲート電極の幅よりも小さいパターンを形成する工程と、ゲート電極及びパターンをマスクとして、半導体領域に第１導電型の不純物を注入することにより、分離領域を形成する工程と、パターンを除去した後、半導体領域におけるパターンが形成されていた領域に、第２導電型の不純物を選択的に注入することにより、ソース・ドレイン領域を形成する工程とを備えている。
【発明の効果】
【００２０】
本開示に係る固体撮像装置によると、リーク電流の発生に起因する信号雑音比の劣化を抑制しつつ、ゲート容量の増加を抑えることができるため、感度を向上させることできる。また、トランジスタ特性のばらつき及び性能劣化を抑制することができ、画素の微細化をより容易に行うことができる。
【００２１】
また、本開示に係る固体撮像装置の製造方法によると、ゲート電極形成した後に、素子分離となる分離領域を形成するため、アライメントバジェットを軽減することができ、その結果、画素の微細化をより容易に実現することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は第１の実施形態に係る固体撮像装置を示す回路図である。
【図２】図２は第１の実施形態に係る固体撮像装置における１つの単位画素セルを示す概略的な断面図である。
【図３】図３は第１の実施形態に係る単位画素セルにおける図２のIII−III線に沿った部位の電位を示す模式図である。
【図４】図４は第１の実施形態に係る単位画素セルの構成を示す模式的な平面図である。
【図５】図５（ａ）及び図５（ｂ）は第１の実施形態に係る単位画素セルにおける活性領域及び素子分離領域を模式的に示し、図５（ａ）は図４のＶａ−Ｖａ線における断面図であり、図５（ｂ）は図４のＶｂ−Ｖｂ線における断面図である。
【図６】図６（ａ）〜図６（ｄ）は第１の実施形態に係る固体撮像装置の製造方法を示す工程順の平面図である。
【図７】図７（ａ）〜図７（ｄ）は第２の実施形態に係る固体撮像装置の製造方法を示す工程順の平面図である。
【図８】図８（ａ）〜図８（ｄ）は第２の実施形態の一変形例に係る固体撮像装置の製造方法を示す工程順の平面図である。
【発明を実施するための形態】
【００２３】
一実施形態に係る固体撮像装置は、第１導電型の半導体領域と、半導体領域に配置された複数の単位画素セルとを備え、単位画素セルは、光電変換部と、光電変換部で発生した信号電荷を蓄積する蓄積ダイオードを半導体領域との間で形成する第２導電型の不純物領域と、半導体領域に形成され、不純物領域と電気的に接続されたゲート電極を有する増幅トランジスタと、半導体領域における増幅トランジスタの周辺の領域に形成され、第１導電型の不純物が導入されてなる第１分離領域とを有し、増幅トランジスタは、半導体領域におけるゲート電極と第１分離領域との間に形成された第２導電型のソース領域又は第２導電型のドレイン領域と、半導体領域におけるゲート電極の下側に形成されたチャネル領域とを有し、第１分離領域におけるゲート電極の幅方向の間隔は、チャネル領域を挟む部分が、ソース領域又はドレイン領域を挟む部分よりも大きい。
【００２４】
一実施形態の固体撮像装置によると、不純物が導入されてなる第１分離領域におけるゲート電極の幅方向の間隔は、チャネル領域を挟む部分がソース領域又はドレイン領域を挟む部分よりも大きい。従って、増幅トランジスタにおけるゲート電極のチャネル領域への突き出し量（ゲート突き出し量）が低減されるため、リーク電流の発生に起因する信号雑音比の値の劣化を抑制しつつ、ゲート容量の増大を抑えることができる。その結果、固体撮像装置の感度を向上することができる。その上、ゲート突き出し量が低減されることから、第１分離領域からの不純物イオンの拡散による実効チャネル幅の減少が抑制されるので、トランジスタ特性のばらつき及び性能劣化をも低減することができる。
【００２５】
一実施形態の固体撮像装置において、第１分離領域は、不純物領域の周辺の領域にも形成されていてもよい。
【００２６】
このようにすると、蓄積ダイオード部（ＦＤ部）となる不純物領域におけるリークを抑制することができ、さらに感度を向上させることができる。また、ＦＤ部である不純物領域が不純物半導体層からなる第１分離領域により絶縁されるため、ＦＤ部の寄生容量となるゲート容量が低減される。その結果、リークの抑制とＦＤ部の総容量ＣＦＤの低減とを両立することができる。特に、ＦＤ部におけるリーク電流が大きな課題である積層型の固体撮像装置においては、より顕著な効果を示す。
【００２７】
一実施形態の固体撮像装置において、光電変換部は、半導体領域の上方に形成され、入射光を光電変換する光電変換膜と、光電変換膜の上方に形成された透明電極と、半導体領域と光電変換膜との間に形成された画素電極とを有し、画素電極と不純物領域とは、電気的に接続されていてもよい。
【００２８】
このような積層型の固体撮像装置において、本開示はより顕著な効果を得ることができる。
【００２９】
一実施形態の固体撮像装置において、ゲート電極の幅方向の端面と、第１分離領域におけるゲート電極の下側の端面とは、同一の面をなしていてもよい。
【００３０】
このようにすると、ゲート突き出し量を最小化することができる。また、実効チャネル幅の低減をも抑制できるため、固体撮像装置の感度が向上して、トランジスタ特性のばらつき及び性能劣化をより低減することができる。
【００３１】
一実施形態の固体撮像装置において、第１分離領域の不純物濃度は、半導体領域の不純物濃度よりも高く設定されており、半導体領域に第１導電型の不純物が導入されてなり、隣り合う単位画素セル同士を電気的に分離する第２分離領域をさらに備えていてもよい。
【００３２】
このようにすると、半導体領域の上部に形成される素子間の電気的分離を確実に行うことができる。また、隣り合う単位画素セル同士の間の電気的分離をも確実に行うことができる。
【００３３】
この場合に、第１分離領域の不純物濃度と第２分離領域の不純物濃度とは同一であってもよい。
【００３４】
このようにすると、単位画素セル内における電気的分離と単位画素セル同士の間の電気的分離を同時に形成することができ、製造工程を簡略化することができる。
【００３５】
一実施形態の固体撮像装置において、単位画素セルは、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、増幅トランジスタのチャネル領域は、第１導電型の不純物からなり、且つ、リセットトランジスタのチャネル領域は、第１導電型の不純物からなっていてもよい。
【００３６】
このようにすると、リセットトランジスタのしきい値電圧（Ｖｔｈ）を高く設定して、オフリークを低減することができるため、ＦＤ部におけるリーク、いわゆるＦＤリークを減らすことが可能となる。
【００３７】
一実施形態の固体撮像装置において、単位画素セルは、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタを有し、増幅トランジスタのチャネル領域は、第２導電型の不純物からなり、一方、リセットトランジスタのチャネル領域は、第１導電型の不純物からなっていてもよい。
このようにすると、リセットトランジスタのしきい値電圧を高く設定して、オフリークを低減することができるため、ＦＤリークを減らすことが可能となる。これに対し、増幅トランジスタのしきい値電圧を低く設定することができるので、飽和領域で確実に駆動させることが可能となる。
【００３８】
一実施形態に係る固体撮像装置の製造方法は、第１導電型の半導体領域の上にゲート電極を選択的に形成する工程と、リソグラフィ法により、半導体領域の上におけるゲート電極を含む領域に、幅がゲート電極の幅よりも小さいパターンを形成する工程と、ゲート電極及びパターンをマスクとして、半導体領域に第１導電型の不純物を注入することにより、分離領域を形成する工程と、パターンを除去した後、半導体領域におけるパターンが形成されていた領域に、第２導電型の不純物を選択的に注入することにより、ソース・ドレイン領域を形成する工程とを備えている。
【００３９】
一実施形態の固体撮像装置の製造方法によると、ゲート電極形成した後に、素子分離となる分離領域を形成するため、アライメントバジェットを軽減することができる。その結果、画素の微細化をより容易に実現することができる。
【００４０】
一実施形態の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域、及び増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域をそれぞれ形成する工程をさらに備え、チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成してもよい。
【００４１】
このように、ゲート電極を形成する前に、増幅トランジスタ及びリセットトランジスタのチャネル領域をそれぞれ形成するため、アライメントずれ等の影響によって、各ゲート電極の直下にしきい値電圧が部分的に低くなる領域が形成されることを防止することができる。その結果、不純物濃度、すなわちしきい値電圧が一様なチャネル領域を確実に形成することができる。
【００４２】
一実施形態の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、各チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも小さく形成し、一方、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成してもよい。
【００４３】
このようにすると、増幅トランジスタのゲート幅の内側にチャネル領域を確実に形成することができる。その結果、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。
【００４４】
一実施形態の固体撮像装置の製造方法は、ゲート電極を形成する工程よりも前に、半導体領域に第２導電型の不純物を選択的に注入することにより、増幅トランジスタのチャネル領域を形成する工程と、半導体領域に第１導電型の不純物を選択的に注入することにより、増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタのチャネル領域を形成する工程とをさらに備え、各チャネル領域を形成する工程において、増幅トランジスタのチャネル領域は、該増幅トランジスタのゲート幅よりも大きく形成し、且つ、リセットトランジスタのチャネル領域は、該リセットトランジスタのゲート幅よりも大きく形成し、分離領域を形成する工程における第１導電型の不純物濃度は、増幅トランジスタのチャネル領域を形成する工程における第２導電型の不純物濃度よりも高くてもよい。
【００４５】
このようにすると、増幅トランジスタのチャネル領域がゲート電極の外側に形成されたとしても、分離領域形成時の不純物注入により導電型を反転することができる。従って、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。また、チャネル領域形成用のレジストパターンをゲート電極の外側にまで拡大することができるため、リソグラフィ時のマージンを拡大することができる。
【００４６】
以下、本開示の実施形態を図面に基づいて説明する。なお、本開示は、以下の実施形態に限定されない。また、本開示の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態との組み合わせも可能である。
【００４７】
（第１の実施形態）
図１は第１の実施形態に係る固体撮像装置の回路構成を示している。
【００４８】
図１に示すように、第１の実施形態に係る固体撮像装置は、積層型の固体撮像装置であって、半導体基板に行列状に配置された複数の単位画素セル１３から構成された感光領域（画素領域）と、複数の単位画素セル１３を順次駆動して、光電変換された信号を取り出す駆動回路部とを備えている。
【００４９】
駆動回路部は、垂直走査部（行走査回路）１５、光電変換部制御線１６、水平信号読み出し部（列走査回路）２０、該水平信号読み出し部２０と接続されたカラム信号処理部（行信号蓄積部）１９、該カラム信号処理部１９と単位画素セル１３とを接続する垂直信号線（垂直信号線配線）１７、該垂直信号線１７と接続された負荷部１８、各単位画素セル１３に所定の電源電圧を供給する電源配線（ソースフォロア電源）２１、及び垂直信号線１７が負側の入力端子と接続され、出力端子がフィードバック線２４を介して単位画素セル１３と接続された差動増幅器（フィードバックアンプ）２３から構成される。
【００５０】
単位画素セル（単位セル）１３は、光電変換部９と、増幅トランジスタ１０と、リセットトランジスタ１１と、アドレストランジスタ（行選択トランジスタ）１２とを有している。
【００５１】
光電変換部９は、入射光を光電変換し、入射光の光量に応じた信号電荷を生成し且つ蓄積する。増幅トランジスタ１０は、光電変換部９で生成された信号電荷量に応じた信号電圧を出力する。リセットトランジスタ１１は、光電変換部９、すなわち増幅トランジスタ１０のゲート電極の電位をリセット（初期化）する。アドレストランジスタ１２は、所定の行の単位画素セル１３から垂直信号線１７に信号電圧を選択的に出力させる。
【００５２】
垂直走査部１５は、アドレストランジスタ１２のゲート電極に、該アドレストランジスタ１２のオンオフを制御する行選択信号を印加することにより、垂直方向（列方向）に単位画素セル１３の行を走査して、垂直信号線１７に信号電圧を出力させる単位画素セル１３の行を選択する。また、垂直走査部１５は、リセットトランジスタ１１のゲート電極に、該リセットトランジスタ１１のオンオフを制御するリセット信号を印加することにより、リセット動作を行わせる単位画素セル１３の行を選択する。
【００５３】
光電変換部制御線１６は、すべての単位画素セル１３に共通に接続され、すべての光電変換部９に同一の正の定電圧を印加する。
【００５４】
垂直信号線１７は、単位画素セル１３の各列と対応して設けられており、対応する列の単位画素セル１３におけるアドレストランジスタ１２のソース領域と接続され、列方向に配されて信号電圧を列方向（垂直方向）に伝達する。
【００５５】
負荷部１８は、各垂直信号線１７とそれぞれ接続されて、増幅トランジスタ１０と共に、ソースフォロア回路を構成する。
【００５６】
カラム信号処理部１９は、相関２重サンプリングに代表される雑音抑圧信号処理及びＡＤ変換（アナログ−デジタル変換）等を行う。カラム信号処理部１９は、各垂直信号線１７と対応して設けられ、対応する垂直信号線１７とそれぞれ接続されている。
【００５７】
水平信号読み出し部２０は、水平方向（行方向）に配された複数のカラム信号処理部１９の信号を順次水平共通信号線（図示せず）に読み出す。
【００５８】
電源配線２１は、増幅トランジスタ１０の各ドレイン領域と接続され、感光領域における単位画素セル１３の垂直方向（図１の紙面の上下方向）に配線される。これは、単位画素セル１３が行ごとにアドレスされるため、電源配線２１を行方向（水平方向）に配線すると、一行の画素駆動電流がすべて１本の配線に流れて電圧降下が大きくなるためである。電源配線２１は、すべての単位画素セル１３の増幅トランジスタ１０に共通にソースフォロア電源電圧を印加する。
【００５９】
差動増幅器２３は、単位画素セル１３の各列と対応して設けられている。差動増幅器２３の出力端子は、フィードバック線２４を介してリセットトランジスタ１１のドレイン領域と接続される。従って、差動増幅器２３は、アドレストランジスタ１２とリセットトランジスタ１１とが導通状態にあるときに、アドレストランジスタ１２の出力値を負端子に受け、増幅トランジスタ１０のゲート電位が所定のフィードバック電圧（差動増幅器２３の出力電圧）となるように、フィードバック動作する。このとき、差動増幅器２３の出力電圧値は、０Ｖ又は０Ｖ近傍の正電圧となる。
【００６０】
上記の構造を有する固体撮像装置は、垂直走査部１５により選択された１行分の単位画素セル１３において、光電変換部９で光電変換された信号電荷が増幅トランジスタ１０によって増幅され、それぞれアドレストランジスタ１２を介して垂直信号線１７に出力される。
【００６１】
出力された信号電荷は、カラム信号処理部１９に電気信号として蓄積され、その後、水平信号読み出し部２０で選択されて出力される。また、信号を出力した単位画素セル１３内の信号電荷は、リセットトランジスタ１１をオン状態とすることにより排出される。その際、リセットトランジスタ１１からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この熱雑音は、リセットトランジスタ１１をオフ状態とし、信号電荷の蓄積を始める際にも残留する。従って、この熱雑音を抑えるために、垂直信号線１７の出力値を差動増幅器２３で反転増幅し、反転増幅された信号をフィードバック線２４を介してリセットトランジスタ１１のドレイン領域にフィードバックしている。  
【００６２】
これにより、リセットトランジスタ１１で発生する熱雑音を負帰還制御により抑圧することができる。なお、リセットトランジスタ１１のドレイン領域にフィードバックされるのは熱雑音の交流成分であり、直流成分は、上述したように０Ｖ近傍の正電圧である。
【００６３】
図２は本実施形態に係る固体撮像装置における１つの単位画素セル１３の断面の概略構成を表している。なお、説明の簡略化のために、実際の構造とは異なるが、３つのトランジスタを１つの断面に記載している。
【００６４】
単位画素セル１３は、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１に形成された３つのトランジスタ、すなわちアドレストランジスタ１２、増幅トランジスタ１０及びリセットトランジスタ１１からなる画素回路と、素子分離領域３１と、半導体基板１の上に順次積層された層間絶縁膜１４Ａ、１４Ｂ及び１４Ｃと、該層間絶縁膜１４Ｃの上部に形成された画素電極５、該画素電極５の上に形成された光電変換膜６及び該光電変換膜６の上に形成された透明電極７を含む光電変換部９とを有している。
【００６５】
単位画素セル１３において、リセットトランジスタ１１は、半導体基板１の上部に形成されたｎ型不純物領域４０Ａ及び４０Ｂと、半導体基板１の上に形成されたゲート絶縁膜２Ａ及びゲート電極３Ａとから構成されている。同様に、増幅トランジスタ１０は、半導体基板１の上部に形成されたｎ型不純物領域４０Ｃ及び４０Ｄと、半導体基板１の上に形成されたゲート絶縁膜２Ｂ及びゲート電極３Ｂとから構成されている。また、アドレストランジスタ１２は、半導体基板１の上部に形成されたｎ型不純物領域４０Ｄ及び４０Ｅと、半導体基板１の上に形成されたゲート絶縁膜２Ｃ及びゲート電極３Ｃとから構成されている。
【００６６】
素子分離領域３１は、各トランジスタ１０、１１及び１２を互いに絶縁分離する不純物拡散領域から構成されている。例えば、素子分離領域３１は、半導体基板１の上部における増幅トランジスタ１０とリセットトランジスタ１１との間及びその周囲に形成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
【００６７】
ｎ型不純物領域４０Ａは、リセットトランジスタ１１のソース領域として機能し、ｎ型不純物領域４０Ｂは、リセットトランジスタ１１のドレイン領域として機能する。なお、本実施形態に係る固体撮像装置においては、信号電荷として正孔を用いるため、信号電荷として電子を用いるセンサとは、ソース／ドレインが逆になる。ｎ型不純物領域４０Ｃは、増幅トランジスタ１０のドレイン領域として機能する。ｎ型不純物領域４０Ｄは、増幅トランジスタ１０のソース領域及びアドレストランジスタ１２のドレイン領域として機能する。ｎ型不純物領域４０Ｅは、アドレストランジスタ１２のソース領域として機能する。
【００６８】
ここで、例えば、半導体基板１の不純物濃度は、約１×１０１７ｃｍ−３である。ｎ型不純物領域４０Ａ、４０Ｃ、４０Ｄ及び４０Ｅの不純物濃度は、約１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３である。ｎ型不純物領域４０Ｂの不純物濃度は、約１×１０１８ｃｍ−３である。また、ゲート電極３Ａ、３Ｂ及び３Ｃの下側に形成されているゲート絶縁膜２Ａ、２Ｂ及び２Ｃの膜厚は、それぞれ４ｎｍ〜１０ｎｍである。
【００６９】
光電変換膜６は、有機材料又はアモルファスシリコン等からなり、半導体基板１の上方に形成され、外部からの入射光を光電変換する。画素電極５は、光電変換膜６の半導体基板１側の面上、すなわち光電変換膜６の裏面側に該光電変換膜６と接して形成され、光電変換膜６に発生した信号電荷を収集する。透明電極７は、光電変換膜６における画素電極５と反対側の面上、すなわち光電変換膜６の表面上に接して形成される。透明電極７には、光電変換部制御線１６を介して正の定電圧が印加され、光電変換膜６に生じた信号電荷を画素電極５に読み出すことができる。
【００７０】
増幅トランジスタ１０は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。増幅トランジスタ１０は、画素電極５と接続されたゲート電極３Ｂを有し、画素電極５の電位に応じた信号電圧を出力する。
【００７１】
リセットトランジスタ１１は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。リセットトランジスタ１１は、画素電極５と接続され、半導体基板１におけるゲート電極３Ａと素子分離領域３１との間の領域に形成されたドレイン領域（ｎ型不純物領域４０Ｂ）を有している。リセットトランジスタ１１は、増幅トランジスタ１０のゲート電極３Ｂの電位をリセット電圧、すなわちフィードバック電圧にリセットする。
【００７２】
アドレストランジスタ１２は、半導体基板１における画素電極５の下方に形成されたＭＯＳトランジスタである。アドレストランジスタ１２は、増幅トランジスタ１０と垂直信号線１７との間に設けられ、単位画素セル１３から垂直信号線１７に信号電圧を出力する。なお、アドレストランジスタ１２は、増幅トランジスタ１０のソース領域と垂直信号線１７との間に挿入されているが、増幅トランジスタ１０のドレイン領域と電源配線２１との間に挿入されていてもよい。
【００７３】
増幅トランジスタ１０のゲート電極３Ｂと画素電極５との間、並びにリセットトランジスタ１１のドレイン領域（ｎ型不純物領域）４０Ｂと画素電極５との間は、それぞれ、コンタクトプラグ８、配線２６Ａ、プラグ３０Ａ、配線２６Ｂ、プラグ３０Ｂ、配線２６Ｃ及びプラグ３０Ｃを介して接続されている。画素電極５と接続されたｎ型不純物領域４０Ｂと半導体基板１との間のｐｎ接合は、信号電荷を蓄積する寄生ダイオード（蓄積ダイオード）を形成する。蓄積ダイオードは、フローティングディフュージョン（ＦＤ）部とも呼ばれる。
【００７４】
図３は、単位画素セル１３の電位、すなわち図２のIII−III線に沿った部位における電位を模式的に表している。
【００７５】
図３に示すように、透明電極７には、上述したように正電圧が印加されており、信号がない状態（リセットされている状態）においては、蓄積ダイオードであるｎ型不純物領域４０Ｂの電位は、若干逆バイアスが印加されて、ほぼ０Ｖである。このとき、透明電極７の正電圧により、画素電極５及びｎ型不純物領域４０Ｂの電位が正方向に引かれるため、この状態でｎ型不純物領域４０Ｂを０Ｖ近傍の低電位にすると、ｎ型不純物領域４０Ｂにバイアス電荷が注入される。従って、ｎ型不純物領域４０Ｂの電位は、０．１Ｖ程度以上で且つ低い逆バイアスが適切である。０Ｖ近傍の値とする理由は、蓄積ダイオードと半導体基板１との間に流れる逆方向リーク電流（暗電流）を小さくするためである。
【００７６】
透明電極７の上方（Ｘ方向）から入射した光は、該透明電極７を透過して光電変換膜６に入射し、電子正孔対に変換される。変換された電子正孔対のうちの電子は、透明電極７側に移送され、透明電極７と接続された電源配線２１へと流れる。一方、電子正孔対のうちの正孔は、蓄積ダイオード（ｎ型不純物領域４０Ｂ）側に移送されて、該蓄積ダイオードに蓄積される。このため、蓄積ダイオードの電位は正方向に変化し、蓄積ダイオードと半導体基板１との間に電圧が加わる。このとき、蓄積ダイオードと半導体基板１との間に流れる逆方向リーク電流（暗電流）が流れ、雑音となる。但し、信号が存在する状態では、雑音は目立ちにくくなるので問題とはならない。
【００７７】
蓄積ダイオードに蓄積された正孔により正側に変化した電圧は、増幅トランジスタ１０のゲート電極３Ｂに伝達される。ゲート電極３Ｂに伝達され、増幅トランジスタ１０により増幅された信号は、アドレストランジスタ１２を通過して、単位画素セル１３の外部、すなわち垂直信号線１７に出力される。その後、蓄積ダイオードに蓄積された信号電荷は、リセットトランジスタ１１をオン状態に設定することにより排出される。このとき、増幅トランジスタ１０のゲート電極３Ｂは、透明電極７に印加されている電圧よりも低い電圧にリセットされる。
【００７８】
本実施形態に係る積層型の固体撮像装置は、従来のＭＯＳ型のイメージセンサと比べて、信号電荷の蓄積時間が１桁以上長くなる。このため、蓄積時のリークと増幅トランジスタ１０における動作特性のばらつきとを抑制する必要がある。
【００７９】
図４は、単位画素セル１３の平面構成を表している。
【００８０】
図４に示すように、単位画素セル１３において、増幅トランジスタ１０及びアドレストランジスタ１２の活性領域は、半導体基板１の素子分離領域３１に周囲を囲まれた第１の活性領域２２に形成されている。また、リセットトランジスタ１１の活性領域は、半導体基板１の素子分離領域３１に周囲を囲まれた第２の活性領域２５に形成されている。ここで、活性領域とは、ソース領域、ドレイン領域及びゲート領域（チャネル領域）をいう。
【００８１】
アドレストランジスタ１２のソース領域には垂直信号線１７が接続され、ゲート電極３Ｃにはアドレス信号線２８が接続される。増幅トランジスタ１０のドレイン領域には電源配線２１が接続される。リセットトランジスタ１１のドレイン領域と増幅トランジスタ１０のゲート電極３Ｂとは電気的に接続され、半導体基板１の上方に引き出されて光電変換部９と接続される。リセットトランジスタ１１は、第１の活性領域２２と素子分離領域３１によって電気的に分離された第２の活性領域２５に形成されている。リセットトランジスタ１１のソース領域はフィードバック線２４と接続され、そのゲート電極３Ａはリセット信号線２７と接続される。ここで、リーク電流が問題となる領域は、リセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２９である。
【００８２】
このように、半導体基板１における第１の活性領域２２と第２の活性領域２５との間及びそれぞれの周囲には、第１の活性領域２２と第２の活性領域２５とを電気的に分離する素子分離領域３１が形成されている。ここで、素子分離領域３１におけるゲート電極の幅方向（以下、ゲート幅方向と呼ぶ。）において、Ｖｂ−Ｖｂ線に示すチャネル領域を挟む部分の間隔Ｓｂが、ドレイン領域を挟む部分の間隔Ｓａよりも大きい。
【００８３】
従って、素子分離領域３１におけるトランジスタのチャネル領域のゲート幅方向の間隔Ｓｂを、ソース領域又はドレイン領域のゲート幅方向の間隔Ｓａよりも大きくなるように設計することにより、各レイヤごと及び各レイヤ間のアライメントバジェットを減少することができる。その結果、単位画素セル１３を微細化することができる。
【００８４】
具体的には、単位画素セル１３を微細化するには、第１の活性領域２２と第２の活性領域２５との間に配される素子分離領域３１の面積を小さくする必要がある。そのためには、パターン形成時における各レイヤごとに、露光合わせ精度、寸法精度、マスク精度及び各レイヤ間の合わせ精度等を考慮して画素セルを設計する必要がある。
【００８５】
例えば、図４のＶａ−Ｖａ線と対応する領域においては、素子分離領域３１を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ソース・ドレイン領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との２つのレイヤにおけるレイヤごとのアライメントバジェットと、これら２つのレイヤ間のアライメントバジェットとを考慮すればよい。
【００８６】
同様に、図４のＶｂ−Ｖｂ線と対応する領域においては、ゲート電極３Ｂの下のチャネル領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ゲート電極３Ｂを形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との２つのレイヤにおけるレイヤごとのアライメントバジェットと、これら２つのレイヤ間のアライメントバジェットとを考慮すればよい。すなわち、本実施形態に係る構造においては、Ｖａ−Ｖａ線及びＶｂ−Ｖｂ線と対応する各領域においては、共に２つのレイヤのアライメントバジェットを考慮すればよい。
【００８７】
これに対し、前述した特許文献１に記載された構造の場合は、Ｖａ−Ｖａ線と対応する領域においては、本実施形態と同様であるが、Ｖｂ−Ｖｂ線と対応する領域においては、ゲート電極の下のチャネル領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、素子分離領域を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度と、ゲート電極を形成するレイヤのマスク精度、露光合わせ精度及びレジスト寸法精度との３つのレイヤにおけるレイヤごとのアライメントバジェットと、これら３つのレイヤ間のアライメントバジェットとを考慮する必要がある。このように、全体のアライメントバジェットが増加するため、本実施形態と比べて、単位画素セルを微細化することは困難である。
【００８８】
図５に増幅トランジスタ１０のゲート幅方向の断面構成を示す。図５（ａ）は図４のＶａ−Ｖａにおける断面を示し、図５（ｂ）は図４のＶｂ−Ｖｂ線における断面を示している。
【００８９】
図５（ａ）及び図５（ｂ）に示すように、素子分離領域３１において、第１の活性領域２２に形成されたゲート幅方向のｎ型不純物領域４０Ｄを挟む間隔Ｓａと比べて、第１の活性領域２２に形成されたゲート幅方向のチャネル領域４を挟む間隔Ｓｂの方が広くなっている。
【００９０】
第１の実施形態においては、画素回路の各トランジスタ、すなわち、増幅トランジスタ１０、リセットトランジスタ１１及びアドレストランジスタ１２をｎ型ＭＯＳトランジスタで構成する場合を示している。従って、各トランジスタのチャネル領域は、ｐ型の不純物イオンを注入する順ドープが用いられる。このように、チャネル領域４の形成に順ドープを用いる場合は、図５（ｂ）に示すように、チャネル領域４には、ゲート幅方向の両端部が素子分離領域３１とオーバラップする領域を確保する必要がある。
【００９１】
さらに、チャネル領域４におけるゲート幅方向の幅は、ゲート電極３Ｂの幅よりも大きくなるように設計しておくことが望ましい。チャネル領域４の幅がゲート電極３Ｂの幅よりも小さい場合は、ゲート電極３Ｂの直下の領域において、チャネル形成用のｐ型の不純物イオン注入がなされていない領域が形成される。この場合、トランジスタのしきい値電圧（Ｖｔｈ）が低い領域が形成されて、所望のしきい値電圧に制御することができなくなるという問題が発生する。
【００９２】
（第１の実施形態の製造方法）
以下、前記のように構成された第１の実施形態に係る固体撮像装置の製造方法について、図６（ａ）〜図６（ｄ）を参照しながらその概略を説明する。
【００９３】
まず、図６（ａ）に示すように、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１１及び１２）のチャネル領域形成用のレジストパターンを形成する。その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、各チャネル領域４Ａ、４Ｂ及び４Ｃを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。このとき、各チャネル領域４Ａ、４Ｂ及び４Ｃの幅は、それぞれ、その上に形成されるゲート電極３Ａ、３Ｂ及び３Ｃの幅よりも大きくなるように形成する。
【００９４】
次に、図６（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ（In Situ Steam Generation）法等によりゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。このように、ゲート電極３Ａ、３Ｂ及び３Ｃを形成する前に、各トランジスタのチャネル領域４Ａ、４Ｂ及び４Ｃをそれぞれ形成するため、アライメントずれ等の影響によって、各ゲート電極３Ａ、３Ｂ及び３Ｃの直下にしきい値電圧が部分的に低くなる領域が形成されることを防止することができる。その結果、不純物濃度、すなわちしきい値電圧が一様なチャネル領域を確実に形成することができる。
【００９５】
次に、図６（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。この際、ゲート電極３Ａ、３Ｂ及び３Ｃの直下には、素子分離領域形成用のｐ型の不純物イオンは直接には打ち込まれない。このため、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲むように形成され、従って、該ソース・ドレイン領域及びチャネル領域におけるゲート幅方向の両側方に位置する形状となる。
【００９６】
なお、イオン注入時のマスクとなるゲート電極３Ａ、３Ｂ及び３Ｃの平面形状によっては、素子分離領域３１のゲート幅方向の端面がチャネル領域から離れた場所に位置する場合もある。しかし、この場合でも、ゲート電極３Ａ等のゲート幅方向の端面と素子分離領域３１の端面とが同一の面をなす。但し、ここでいう同一の面とは、不純物イオンの熱拡散による数十ｎｍ程度のずれは許容されるため、ほぼ同一な面であればよい。
【００９７】
また、素子分離領域形成用のイオン注入時に、基板面に対して所定の角度を付ける、いわゆる角度注入を行うことにより、ゲート電極３Ａ、３Ｂ及び３Ｃの下側の領域にも、それぞれｐ型不純物イオンを注入することは可能である。但し、この場合は、ソース・ドレイン領域の拡散層の幅も同様に減少する。このため、図５（ａ）に示したように、素子分離領域３１における第１の活性領域２２のゲート幅方向であって、ｎ型不純物領域４０Ｄを挟む部分の間隔Ｓａよりも、チャネル領域４を挟む部分の間隔Ｓｂの方が大きいという関係に変わりはない。
【００９８】
次に、図６（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターンを及びゲート電極３Ａ、３Ｂ及び３Ｃマスクとして、所定の注入条件でｎ型の不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。このとき、各ゲート電極３Ａ、３Ｂ及び３Ｃに対しても、ｎ型不純物イオンを注入する、いわゆるゲート注入を行ってもよい。ここで、ゲート注入を行わない場合は、例えば、図６（ｂ）に示す工程の、ポリシリコンからなるゲート形成膜を堆積した後に、ゲート注入を行ってもよい。また、ここでは、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅを一括で形成したが、ｎ型不純物領域４０Ｂのリーク電流を減らすために、別のマスクを用い且つリソグラフィ法と不純物イオン注入法とにより、ｎ型不純物領域４０Ａ、４０Ｃ、４０Ｄ及び４０Ｅと、ｎ型不純物領域４０Ｂとを別個に形成した方が望ましい。
【００９９】
続いて、ＣＶＤ法により、半導体基板１の上に、ゲート電極３Ａ、３Ｂ及び３Ｃを覆うように、酸化シリコン等からなる層間絶縁膜を形成する。その後、リソグラフィ法により、層間絶縁膜の上にコンタクトホール形成用のレジストパターンを形成する。形成したレジストパターンをマスクとしてドライエッチングを行って、ゲート電極３Ａ、３Ｂ及び３Ｃの上と、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ及び４０Ｅの上とにコンタクトホールをそれぞれ形成する。続いて、形成された各コンタクトホールを通して、ｎ型の不純物イオンをイオン注入することにより、各コンタクトホールから露出するゲート電極３Ａ、３Ｂ及び３Ｃ並びにｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ及び４０Ｅの上部にｎ＋型の不純物領域を形成する（図示せず）。続いて、注入された不純物イオンを活性化するアニールを行って、それぞれを低抵抗化する。続いて、ＣＶＤ法等により、各コンタクトホールを埋め込むように、層間絶縁膜の上にｎ＋型の不純物を含むポリシリコン膜を堆積する。その後、堆積したポリシリコン膜をエッチバックするか、又は化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって研磨することにより、コンタクトプラグ８をそれぞれ形成する。
【０１００】
次に、半導体基板１の上方に、コンタクトプラグ８と接続される配線２６Ａ、該配線２６Ａと接続されるプラグ３０Ａ、該プラグ３０Ａと接続される配線２６Ｂ、該配線２６Ｂと接続されるプラグ３０Ｂ、該プラグ３０Ｂと接続される配線２６Ｃ、及び該配線２６Ｃと接続されるプラグ３０Ｃを、層間絶縁膜１４Ａ、１４Ｂ及び１４Ｃを積層しながら順次形成する。その後、層間絶縁膜１４Ｃの上にプラグ３０Ｃと接続される画素電極５、光電変換膜６、透明電極７、保護膜（図示せず）、カラーフィルタ（図示せず）及びレンズ（図示せず）を順次形成することにより、図２に示す固体撮像装置が形成される。なお、これらの製造方法は、従来の積層型固体撮像装置の製造方法と同様であるので、詳細な説明は省略する。
【０１０１】
第１の実施形態に係るＭＯＳ型の固体撮像装置によれば、蓄積ダイオード部（ＦＤ部）を構成するｎ型半導体領域と接する素子分離領域が、ｐ型の拡散素子分離領域によって形成されている。このため、ＦＤ部からのリーク電流が抑制されて、暗電流及び白点の発生を抑制することができる。
【０１０２】
また、ゲート電極を形成した後に、形成されたゲート電極をマスクとして、ｐ型の拡散素子分離領域を形成するため、該拡散素子分離領域からチャネル領域への不純物の拡散の影響を小さくすることができる。これにより、所望のチャネル幅を確保できると共に、しきい値電圧（Ｖｔｈ）のばらつき及び１／ｆノイズ等のノイズを低減することができる。その結果、Ｓ／Ｎ比の値が向上した固体撮像装置を実現することができる。
【０１０３】
また、ゲート電極におけるチャネル領域とのオーバラップを考慮して、ゲート突き出し量を最小化することができる。このため、従来の積層型の固体撮像装置で問題となるゲート容量の増大が抑制されて、光電変換の変換効率を高めることができ、固体撮像装置の感度を向上することができる。
【０１０４】
（第２の実施形態）
以下、第２の実施形態に係る固体撮像装置について図７を参照しながら説明する。
【０１０５】
本実施形態においては、低しきい値のｎ型トランジスタを得るために、チャネル領域をｎ型の不純物イオンの注入、いわゆるカウンタードープによって形成する点が第１の実施形態と異なる。
【０１０６】
さらに、ｎ型の不純物イオンが注入されるチャネル領域をゲート幅よりも小さくする点が第１の実施形態と異なる。これにより、ゲート電極の外側にソース・ドレイン領域間のリークパスが形成されることを防ぐことができる。
【０１０７】
以下では、第１の実施形態と異なる点について、その製造方法と共に説明する。
【０１０８】
まず、図７（ａ）に示すように、例えば、ｐ型シリコンからなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１２）のチャネル領域形成用のレジストパターンを形成する。このとき、各チャネル領域４Ｂ、４Ｃの幅は、それぞれその上に形成されるゲート電極３Ｂ、３Ｃの幅よりも小さくなるように形成しておく。その後、形成したレジストパターンをマスクとして、ｎ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ｂ、４Ｃをそれぞれ形成する。続いて、トランジスタ（１１）のチャネル領域形成用のレジストパターンを形成する。この場合のチャネル領域４Ａの幅は、第１の実施形態と同様に、その上に形成されるゲート電極３Ａの幅よりも大きくなるように形成する。その後、形成したレジストパターンをマスクとして、ｐ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ａを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。
【０１０９】
次に、図７（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ法等によるゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。この際、チャネル領域４Ｂ、４Ｃのゲート幅方向において、チャネル領域４Ｂ、４Ｃが平面視でゲート電極３Ｂ、３Ｃに含まれている点が第１の製造方法と異なる。
【０１１０】
次に、図７（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。これにより、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲む形状となる。
【０１１１】
次に、図７（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターン及びゲート電極３Ａ、３Ｂ及び３Ｃをマスクとして、所定の注入条件でｎ型不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。
【０１１２】
なお、本実施形態においては、増幅トランジスタとアドレストランジスタに対してのみ、カウンタードープによるチャネル領域４Ｂ、４Ｃを形成する方法を示したが、これに限られない。すなわち、画素回路の各ｎ型トランジスタに対して、所望のしきい値電圧に応じて、チャネルドープをｐ型の不純物イオン注入（順ドープ）で行うか、また、ｎ型の不純物イオン注入（カウンタードープ）で行うかを選択すればよく、上記の組み合わせに限定されない。
【０１１３】
（第２の実施形態の一変形例）
以下、第２の実施形態の一変形例に係る固体撮像装置について図８を参照しながら説明する。
【０１１４】
本変形例においては、チャネル領域形成用のｎ型の不純物イオン注入領域が、ゲート幅よりも大きい点が、第２の実施形態と異なる。これにより、チャネル領域形成用のレジストパターンをゲート電極の外側にまで拡大することができるため、リソグラフィ時のマージンを拡大することができる。
【０１１５】
また、このような構成を実現するため、チャネル領域形成用のｎ型の不純物イオンの注入量よりも、素子分離領域形成用のｐ型の不純物イオン注入量の方が多い。このような構成とすることにより、例えば、増幅トランジスタ及びアドレストランジスタを低しきい値のトランジスタとすることができる。
【０１１６】
以下では、第２の実施形態と異なる点について、その製造方法と共に説明する。
【０１１７】
まず、図８（ａ）に示すように、例えば、ｐ型シリコンからなる半導体基板１の上に、リソグラフィ法により、画素回路の各トランジスタ（１０、１２）のチャネル領域形成用のレジストパターンを形成する。このとき、各チャネル領域４Ｂ、４Ｃの幅は、それぞれゲート電極３Ｂ、３Ｃの幅よりも大きくなるように形成しておく。その後、形成したレジストパターンをマスクとして、ｎ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ｂ、４Ｃを形成する。続いて、トランジスタ（１１）のチャネル領域形成用のレジストパターンを形成する。チャネル領域４Ａの幅においても、ゲート電極３Ａの幅よりも大きくなるように形成する。その後、形成したレジストパターンをマスクとして、ｐ型不純物イオンを所定の注入条件でイオン注入することにより、チャネル領域４Ａを形成する。これにより、画素回路の各トランジスタに所望のしきい値電圧を得ることができる。
【０１１８】
次に、図８（ｂ）に示すように、半導体基板１の主面上に、例えばＩＳＳＧ法等によるゲート酸化を行って、酸化シリコンからなるゲート絶縁膜（図示せず）を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜の上に、例えばポリシリコンからなるゲート形成膜を堆積する。その後、リソグラフィ法により、ゲート形成膜の上に、ゲート電極形成用のレジストパターンを形成する。続いて、ドライエッチング法により、レジストパターンをマスクとして、ゲート形成膜からゲート電極３Ａ、３Ｂ及び３Ｃをそれぞれ形成する。この際、チャネル領域４Ｂ、４Ｃのゲート幅方向において、ゲート電極３Ｂ、３Ｃが、平面視でチャネル領域４Ｂ、４Ｃに含まれている点が第２の製造方法と異なる。
【０１１９】
次に、図８（ｃ）に示すように、リソグラフィ法により、画素回路における各トランジスタのソース・ドレイン領域をマスクするレジストパターンを形成する、その後、形成したレジストパターンをマスクとして、所定の注入条件でｐ型不純物イオンをイオン注入することにより、素子分離領域３１を形成する。これにより、素子分離領域３１は、ソース・ドレイン領域及びチャネル領域を囲む形状となる。この際、チャネル領域形成用のｎ型の不純物イオンの注入量よりも、素子分離領域形成用のｐ型の不純物イオンの注入量を多くする。このような構成とすることにより、カウンタードープのｎ型の不純物イオンを素子分離領域形成用のｐ型の不純物イオンで反転することができる。従って、ゲート電極３Ｂ、３Ｃの周囲にチャネル領域が形成されてしまうことを防ぐことができる。
【０１２０】
次に、図８（ｄ）に示すように、リソグラフィ法により、画素回路の各トランジスタのソース・ドレイン形成領域を開口するレジストパターンを形成する。その後、形成したレジストパターン及びゲート電極３Ａ、３Ｂ及び３Ｃをマスクとして、所定の注入条件でｎ型不純物イオンをイオン注入することにより、ｎ型不純物領域４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ及び４０Ｅをそれぞれ形成する。
【０１２１】
なお、本変形例においても、増幅トランジスタとアドレストランジスタに対してのみ、カウンタードープによるチャネル領域４Ｂ、４Ｃを形成する方法を示したが、これに限られない。すなわち、画素回路の各ｎ型トランジスタに対して、所望のしきい値電圧に応じて、チャネルドープをｐ型の不純物イオン注入（順ドープ）で行うか、また、ｎ型の不純物イオン注入（カウンタードープ）で行うかを選択すればよく、上記の組み合わせに限定されない。
【０１２２】
以上、第１の実施形態、第２の実施形態及びその変形例に係る固体撮像装置について説明したが、本開示は、これらの実施形態に限定されない。
【０１２３】
例えば、上記の各実施形態において、第１導電型はｐ型であり、第２導電型はｎ型であるとした。例えば、シリコンからなる半導体基板１の導電型はｐ型であり、画素回路の各トランジスタ１０、１１及び１２はｎチャネル型であるとしたが、半導体基板１の導電型をｎ型とし、画素回路の各トランジスタ１０、１１及び１２をｐチャネル型としても構わない。
【０１２４】
また、上記の各実施形態において、画素回路を構成する各トランジスタは、ＭＯＳトランジスタであるとしたが、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）であればこれに限られない。
【０１２５】
また、上記の各実施形態において、ｐ型半導体基板とは、ｎ型半導体基板に形成されたｐ型ウェル等のｐ型半導体領域をも含めて意味する。
【０１２６】
また、上記の各実施形態において、固体撮像装置を、光電変換部に光電変換膜を用いる積層型としたが、これに限られず、光電変換部として半導体基板にフォトダイオードを設ける構成としてもよい。
【産業上の利用可能性】
【０１２７】
本開示に係る固体撮像装置及びその製造方法は、画素の微細化を進めても画質の劣化を生じ難い固体撮像装置を実現でき、デジタルカメラ等に有用である。
【符号の説明】
【０１２８】
１      半導体基板
２Ａ、２Ｂ、２Ｃ    ゲート絶縁膜
３Ａ、３Ｂ、３Ｃ    ゲート電極
４、４Ａ、４Ｂ、４Ｃ    チャネル領域
５      画素電極
６      光電変換膜
７      透明電極
８      コンタクトプラグ
９      光電変換部
１０    増幅トランジスタ
１１    リセットトランジスタ
１２    アドレストランジスタ
１３    単位画素セル
１４Ａ、１４Ｂ、１４Ｃ    層間絶縁膜
１５    垂直走査部
１６    光電変換部制御線
１７    垂直信号線
１８    負荷部
１９    カラム信号処理部
２０    水平信号読み出し部
２１    電源配線
２２    第１の活性領域
２３    差動増幅器
２４    フィードバック線
２５    第２活性領域
２６Ａ、２６Ｂ、２６Ｃ    配線
２７    リセット信号線
２８    アドレス信号線
２９    リセットトランジスタドレイン周辺領域
３０Ａ、３０Ｂ、３０Ｃ    プラグ
３１    素子分離領域
４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ、４０Ｅ    ｎ型不純物領域
【国際調査報告】
2014002361.tif 000011
2014002361.tif 000012
2014002361.tif 000013
2014002361.tif 000014