【事件の表示】
　特願２０１７−２２１５８１号「表示装置」拒絶査定不服審判事件〔平成３０年３月１５日出願公開、特開２０１８−４１１０１号、請求項の数（４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２０年９月１２日にした特許出願（特願２００８−２３４６０３号）を優先権の主張の基礎として平成２１年９月８日にした特許出願（特願２００９−２０６６５３号）の一部を平成２７年５月５日に新たな特許出願（特願２０１５−９４４９８号）とし、その一部を平成２９年２月２日に新たな特許出願（特願２０１７−１７７０９号）とし、その一部を平成２９年１１月１７日に新たな特許出願（特願２０１７−２２１５８１号）としたものであって、上記優先権の主張を伴うものである。
　本願については、平成３０年９月２５日付けの拒絶理由通知に対し、同年１１月２９日に意見書及び手続補正書が提出され、平成３１年２月２０日付けの最後の拒絶理由通知に対し、令和元年６月２７日に意見書及び手続補正書が提出されたところ、令和元年７月５日付けで、令和元年６月２７日にした補正が却下され、拒絶査定（以下、「原査定」という。）がされた（原査定の謄本の送達日：同年７月１６日）。
　これに対して、令和元年１０月１０日に拒絶査定不服審判の請求がされると同時に手続補正（以下、「本件補正」という。）がされたものである。
第２　本願発明
　本願の請求項１〜４に係る発明（以下、それぞれ「本願発明１」〜「本願発明４」という。）は、本件補正により補正された特許請求の範囲の請求項１〜４に記載された事項により特定される、次のとおりのものである。
　なお、本願発明１の各構成については、当審が符号Ａ〜Ｈ（Ｇ−１等の枝番も含む）を用いて分説した。
「【請求項１】
　Ａ　画素部と、駆動回路部と、端子部と、ＦＰＣとを有する表示装置であって、
　Ｂ　前記画素部は、第１のトランジスタを有し、
　Ｃ　前記第１のトランジスタは、
　チャネル形成領域を有する半導体層と、
　絶縁層を介して、前記チャネル形成領域と重なる第１の導電層と、
　前記半導体層と電気的に接続された第２の導電層と、を有し、
　Ｄ　前記駆動回路部は、前記画素部を駆動する駆動回路を有し、
　Ｅ　前記駆動回路は、第２のトランジスタを有し、
　Ｆ　前記第１のトランジスタ及び前記第２のトランジスタは、同層に形成されたものであり、
　Ｇ　前記端子部は、
　Ｇ−１　前記第１の導電層と同層の第３の導電層と、
　Ｇ−２　前記第２の導電層と同層の第４の導電層と、を有し、
　Ｇ−３　前記第４の導電層は、前記絶縁層を介して前記第３の導電層と重なり、
　Ｇ−４　前記第４の導電層は、前記ＦＰＣと電気的に接続し、
　Ｇ−５　前記第４の導電層は、前記第２のトランジスタと電気的に接続し、
　Ｇ−６　前記第１の導電層と前記第３の導電層は、基板に接し、
　Ｇ−７　前記第３の導電層は、前記駆動回路部、及び前記画素部と電気的に導通せず、
　Ｇ−８　前記第３の導電層の電位は、フローティングである
　Ｈ　表示装置。
　【請求項２】
　画素部と、駆動回路部と、端子部と、ＦＰＣとを有する表示装置であって、
　前記画素部は、第１のトランジスタを有し、
　前記第１のトランジスタは、
　チャネル形成領域を有する半導体層と、
　絶縁層を介して、前記チャネル形成領域と重なる第１の導電層と、
　前記半導体層と電気的に接続された第２の導電層と、を有し、
　前記駆動回路部は、前記画素部を駆動する駆動回路を有し、
　前記駆動回路は、第２のトランジスタを有し、
　前記第１のトランジスタ及び前記第２のトランジスタは、同層に形成されたものであり、
　前記絶縁層は、前記第１の導電層の側面に接する領域を有し、
　前記端子部は、
　前記第１の導電層と同層の第３の導電層と、
　前記第２の導電層と同層の第４の導電層と、を有し、
　前記第４の導電層は、前記絶縁層を介して前記第３の導電層と重なり、
　前記第４の導電層は、前記ＦＰＣと電気的に接続し、
　前記第４の導電層は、前記第２のトランジスタと電気的に接続し、
　前記第３の導電層は、前記駆動回路部、及び前記画素部と電気的に導通せず、
　前記第３の導電層の電位は、フローティングである表示装置。
　【請求項３】
　画素部と、駆動回路部と、端子部と、ＦＰＣとを有する表示装置であって、
　前記画素部は、第１のトランジスタを有し、
　前記第１のトランジスタは、
　チャネル形成領域を有する半導体層と、
　絶縁層を介して、前記チャネル形成領域と重なる第１の導電層と、
　前記半導体層と電気的に接続された第２の導電層と、を有し、
　前記駆動回路部は、前記画素部を駆動する駆動回路を有し、
　前記駆動回路は、第２のトランジスタを有し、
　前記第１のトランジスタ及び前記第２のトランジスタは、同層に形成されたものであり、
　前記端子部は、
　前記第１の導電層と同層の第３の導電層と、
　前記第２の導電層と同層の第４の導電層と、を有し、
　前記第４の導電層は、前記絶縁層を介して前記第３の導電層と重なり、
　前記第４の導電層は、前記ＦＰＣと電気的に接続し、
　前記第４の導電層は、前記第２のトランジスタと電気的に接続し、
　前記第４の導電層は、前記絶縁層に接し、
　前記第３の導電層は、前記駆動回路部、及び前記画素部と電気的に導通せず、
　前記第３の導電層の電位は、フローティングである表示装置。
　【請求項４】
　請求項１乃至請求項３のいずれか一において、
　前記第２の導電層は、前記半導体層よりも低抵抗であり且つ前記半導体層と同じ材料を有する半導体領域を介して、前記半導体層と電気的に接続している表示装置。」
第３　原査定の理由の概要
　原査定の拒絶の理由の概要は、次のとおりである。
　本件補正前の請求項１〜４に係る発明は、下記の引用文献１〜４に記載された発明に基いて、本願の優先日前にその発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　記
　引用文献１：特開２００８−２０３８５６号公報
　引用文献２：特開２００５−２１５３４３号公報
　引用文献３：特開平５−２０３９９４号公報
　引用文献４：国際公開第２００７／１３９１９８号
　なお、引用文献２〜４は、周知技術を示す文献として引用されている。
第４　引用文献、引用発明等
１　引用文献１
　上記引用文献１には、図面とともに次の事項が記載されている（下線は当審で付した。）。
「【００１９】
　図１は、本発明の実施形態による表示基板の概略図である。
【００２０】
　図１を参照すると、
表示基板２００はベース基板（ＧＳ）を含む。前記ベース基板（ＧＳ）内には複数のアクティブ領域１０が形成されている
【００２１】
　
前記アクティブ領域１０は、
単位画素の定義された画素領域（ＰＡ）と、前記画素領域（ＰＡ）に駆動信号を印加するための周辺領域（ＣＡ）とを含む
【００２２】
　
前記周辺領域（ＣＡ）は
画像を制御するための制御信号を発生させるプリント回路基板（ＰＣＢ）と、前記プリント回路基板と前記画素領域とを電気的に接続させる可撓性プリント回路基板と、前記制御信号を駆動信号に変更させる駆動チップ（Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＩＣ）などが配置される領域であって
前記駆動チップと前記データラインとを電気的に接続させるためのＩＣパッド及び前記可撓性プリント回路基板を装着させるためのＦＰＣパッド（可撓性プリント回路用パッド）のような複数のパッド１１が形成される
【００２３】
　また、
前記ベース基板（ＧＳ）上には前記表示基板２００の製造工程時に発生する静電気をベース基板（ＧＳ）全面に分散させるために、前記それぞれのアクティブ領域１０を囲むようにガードリング２０が形成される
【００２４】
　一方、前記表示基板２００の全体領域のうち、液晶表示装置のような表示装置に実質的に適用される領域は、前記アクティブ領域１０であり、前記アクティブ領域１０は、スクライビング工程によって切断され、表示装置のアレイ基板に用いられる。
【００２５】
　したがって、
前記ガードリング２０の形成された領域は、前記スクライビング工程の後に廃棄される領域であり、前記接続ライン１５は、前記スクライビング工程時に切断される
【００２６】
　
前記スクライビング工程によって前記アクティブ領域１０をアレイ基板に用いる複数の表示装置が形成され、それぞれの表示装置には前記接続ライン１５の一部のみが残留するようになる
【００２７】
　図２は、図１の領域Ａを拡大して示した拡大図である。図３は、図２のI-I’及びII-II’に沿って見た断面図である。
【００２８】
　図１ないし図３を参照すると、前記画素領域（ＰＡ）にはゲートライン（ＧＬ）が第１方向に延長され、データライン（ＤＬ）が前記第１方向と交差する第２方向に延長される。また、
前記画素領域（ＰＡ）には複数の単位画素（Ｐ）が定義される
前記ゲートライン（ＧＬ）は、ベース基板（ＧＳ）上に形成され、第１金属パターンから形成される
【００２９】
　前記データライン（ＤＬ）は、前記ゲート絶縁層１１０上に形成され、第２金属パターンに形成される。換言すれば、本実施形態においては、第１金属パターンと第２金属パターンとの間にゲート絶縁層１１０が第１絶縁層として形成されることとなる。前記
単位画素（Ｐ）には、スイッチング素子である薄膜トランジスタ（ＴＦＴ）及び前記薄膜トランジスタ（ＴＦＴ）と電気的に接続された画素電極（ＰＥ）が形成される
【００３０】
　具体的に、
各薄膜トランジスタ（ＴＦＴ）は、ゲート電極（Ｇ）、チャンネル層（Ａ）、ソース電極（Ｓ）、及びドレイン電極（Ｄ）を含む
前記ゲート電極（Ｇ）は、前記ゲートライン（ＧＬ）から突出して形成された第１金属パターンである
【００３１】
　
前記チャンネル層（Ａ）は、前記ゲート電極（Ｇ）に重なるように前記ゲート絶縁層１１０上に形成され
【００３２】
　
前記ソース電極（Ｓ）は、データライン（ＤＬ）から突出して形成された第２金属パターンである
前記ソース電極（Ｓ）は、前記チャンネル層（Ａ）と一部が重なる
前記ドレイン電極（Ｄ）は、前記ソース電極（Ｓ）と同様に第２金属パターンから形成され、前記ソース電極（Ｓ）から所定間隔に離隔して前記チャンネル層（Ａ）と一部が重なる
【００３３】〜【００３５】
（省略）
【００３６】
　
前記周辺領域（ＣＡ）には、
駆動チップと前記データライン（ＤＬ）とを電気的に接続させるためのＩＣパッド及び前記可撓性プリント回路基板を装着させるためのＦＰＣパッドのような複数のパッド１１が形成される
「【００７２】
　図１０は、図１の領域Ａを本発明の他の実施形態によって示した拡大図である。図１１は、図１０のIII-III’及びIV-IV’に沿って見た断面図である。本発明の更に他の実施形態による液晶表示パネル用表示基板は、周辺領域（ＣＡ）に形成されたＦＰＣパッド１２と接続ライン１５との接続関係を除くと、前述した本発明の実施形態と同一の構成を有するので、それの重複される説明は省略し、同一の構成要素に対しては同一の図面符号及び名称を付与する。
【００７３】
　図１０及び図１１を参照すると、前記ＰＦＣパッド１２は、周辺領域（ＣＡ）に形成された回路線（ＣＬ）に接続されて形成される。
前記ＦＰＣパッド１２は、前記ゲートライン（ＧＬ）を形成する第１金属パターンや前記データライン（ＤＬ）を形成する第２金属パターンのうち、少なくとも一つで形成された金属パッド層１３と、前記金属パッド層１３に電気的に接続され、前記画素電極（ＰＥ）と同一層から形成された透明パッド層１４を含む
【００７４】
　図１１では、前記金属パッド層１３を前記第２金属パターンのみで示したが、
前記金属パッド層１３は、前記第２金属パターンのみから形成する
【００７５】
　前記金属パッド層１３と前記透明パッド層１４との間には、前記パッシベーション層１３０及び有機絶縁層１４０が形成されており、前記パッシベーション層１３０及び前記有機絶縁層１４０内には、前記金属パッド層１３を一部露出させる第３ホール（Ｈ３）が形成される。
【００７６】
　
前記透明パッド層１４は、第３ホール（Ｈ３）を通じて前記金属パッド層１３と電気的に接続され
【００７７】
　
前記接続ライン１５は、前記ＦＰＣパッド１２の金属パッド層１３から所定間隔に離隔して形成され、ゲートライン（ＧＬ）と同様に第１金属パターンから形成される
前記ゲート絶縁層１１０上には、前記接続ライン１５の両端部に対応して第１カバーパターン１７及び第２カバーパターン１８を形成することができる。前記第１カバーパターン１７と前記第２カバーパターン１８は第２金属パターンから形成され、前記ゲート絶縁層１１０内に形成されたホール（図示せず）を通じて前記接続ライン１５と接続する
【００７８】
　また、前記パッシベーション層１３０及び有機絶縁層１４０内には、前記第１カバーパターン１７を露出させる第１ホール（Ｈ１）及び第２カバーパターン１８を露出させる第２ホール（Ｈ２）が形成される。前記第１ホール（Ｈ１）及び第２ホール（Ｈ２）それぞれは、一つのホールとして形成することができ、図１０に示したように複数のホールとして形成することもできる。
【００７９】
　
前記透明パッド層１４は、前記第２ホール（Ｈ２）を通じて前記第２カバーパターン１８と接続する
前記ガードリング２０は、前記第１ホール（Ｈ１）を通じて前記第１カバーパターン１７と接続する
【００８０】
　
これによって、前記ＦＰＣパッド１２、前記接続ライン１５、及び前記ガードリング２０は電気的に接続される
「【０１１０】
　図１９は、本発明の実施形態による表示装置の概略図である。
【０１１１】
　図１及び図１９参照すると、本発明の実施形態による表示装置６００は、一例として、
第１基板３００、第２基板４００、及び前記第１基板３００と第２基板４００との間に介在された液晶層（図示せず）を含む液晶表示装置６００
表示基板２００のアクティブ領域１０を前記第１基板３００に用いる
【０１１２】
　具体的に、
前記第１基板３００は、図１の表示基板２００のうち、アクティブ領域１０に沿って切断して形成した基板であって、薄膜トランジスタ及び信号ラインの形成されたアレイ基板である
表示基板２００は第１基板用母基板となる
「【０１１６】
　図２０は、図１９の領域Ｂを拡大して示した拡大図である。
【０１１７】
　図１、図２、及び図２０を参照すると、
前記アクティブ領域１０に沿って前記表示基板２００を切断するスクライビング工程によって前記表示基板２００上に形成された接続ライン１５が切断され、前記表示装置６００の第１基板３００上には接続ライン１５の一部である接続ライン残留部３０のみが残留する
【０１１８】
　即ち、
前記接続ライン残留部３０は、ＦＰＣパッド１２のようなパッド１１にそれぞれ接続され、前記第１基板３００の縁部方向に延長し、前記第１基板３００の縁部で切断された形状に残る
【０１１９】
　
前記接続ライン残留部３０は
接続ライン１５と同一の層に形成され
「【図１】
」
「【図２】
」
「【図３】
」
「【図１１】
」
「【図１９】
」
「【図２０】
」
　上記記載内容及び上記図示内容を総合すると、引用文献１には、以下の発明（以下、「引用発明」という。）が記載されていると認められる。
［引用発明］
「第１基板３００、第２基板４００、及び前記第１基板３００と前記第２基板４００との間に介在された液晶層を含む液晶表示装置６００であって、
（【０１１１】、【図１９】）
　前記第１基板３００は、ベース基板（ＧＳ）内に形成された複数のアクティブ領域１０に沿って第１基板用母基板である表示基板２００を切断して形成したアレイ基板であり、
（【００２０】、【０１１２】、【図１】）
　前記アクティブ領域１０は、単位画素の定義された画素領域（ＰＡ）と、前記画素領域（ＰＡ）に駆動信号を印加するための周辺領域（ＣＡ）とを含み、（【００２１】、【図１】）
　前記画素領域（ＰＡ）には、複数の単位画素（Ｐ）が定義され、前記単位画素（Ｐ）には、スイッチング素子である薄膜トランジスタ（ＴＦＴ）及び前記薄膜トランジスタ（ＴＦＴ）と電気的に接続された画素電極（ＰＥ）が形成され、（【００２８】〜【００２９】、【図２】）
　各薄膜トランジスタ（ＴＦＴ）は、ゲート電極（Ｇ）、チャンネル層（Ａ）、ソース電極（Ｓ）、及びドレイン電極（Ｄ）を含み、
　前記ゲート電極（Ｇ）は、ベース基板（ＧＳ）上に形成されたゲートライン（ＧＬ）から突出して形成された第１金属パターンであり、
（【００２８】、【００３０】、【図２】）
　前記チャンネル層（Ａ）は、前記ゲート電極（Ｇ）に重なるようにゲート絶縁層１１０上に形成され、
　前記ソース電極（Ｓ）は、データライン（ＤＬ）から突出して形成された第２金属パターンであり、前記チャンネル層（Ａ）と一部が重なり、
　前記ドレイン電極（Ｄ）は、前記ソース電極（Ｓ）と同様に第２金属パターンから形成され、前記ソース電極（Ｓ）から所定間隔に離隔して前記チャンネル層（Ａ）と一部が重なり、
（【００３１】〜【００３２】、【図３】）
　前記周辺領域（ＣＡ）には、画像を制御するための制御信号を発生させるプリント回路基板（ＰＣＢ）と、前記プリント回路基板と前記画素領域とを電気的に接続させる可撓性プリント回路基板と、前記制御信号を駆動信号に変更させる駆動チップ（Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＩＣ）などが配置される領域であって、前記駆動チップと前記データラインとを電気的に接続させるためのＩＣパッド及び前記可撓性プリント回路基板を装着させるためのＦＰＣパッド１２（可撓性プリント回路用パッド）のような複数のパッド１１が形成され、
（【００２２】、【００３６】、【図１】、【図２】）
　前記ＦＰＣパッド１２は、前記データライン（ＤＬ）を形成する第２金属パターンのみから形成された金属パッド層１３と、第３ホール（Ｈ３）を通じて前記金属パッド層１３に電気的に接続され、前記画素電極（ＰＥ）と同一層から形成された透明パッド層１４を含み、
（【００７３】〜【００７４】、【００７６】、【図１１】）
　前記ゲートライン（ＧＬ）と同様に第１金属パターンからなる接続ライン１５が、前記ＦＰＣパッド１２の金属パッド層１３から所定間隔に離隔して形成され、
　前記ゲート絶縁層１１０上には、前記接続ライン１５の両端部に対応して、第２金属パターンからなる第１カバーパターン１７及び第２カバーパターン１８が形成され、
　前記第１カバーパターン１７及び前記第２カバーパターン１８は、前記ゲート絶縁層１１０内に形成されたホールを通じて前記接続ライン１５と接続され、（【００７７】、【図１１】）
　前記透明パッド層１４は、第２ホール（Ｈ２）を通じて前記第２カバーパターン１８と接続され、（【００７９】、【図１１】）
　前記表示基板２００の製造工程時に発生する静電気をベース基板（ＧＳ）全面に分散させるために、前記ベース基板（ＧＳ）上のそれぞれのアクティブ領域１０を囲むように形成されたガードリング２０が、第１ホール（Ｈ１）を通じて前記第１カバーパターン１７と接続され、
　これによって、前記ＦＰＣパッド１２、前記接続ライン１５、及び前記ガードリング２０は電気的に接続され、
（【００２３】、【００７９】〜【００８０】、【図１１】）
　前記アクティブ領域１０に沿って前記表示基板２００を切断するスクライビング工程によって前記表示基板２００上に形成された接続ライン１５が切断され、前記ガードリング２０の形成された領域は、前記スクライビング工程の後に廃棄されて、前記表示装置６００の第１基板３００上には接続ライン１５の一部である接続ライン残留部３０のみが残留し、
（【００２５】〜【００２６】、【０１１７】、【図２０】）
　前記接続ライン残留部３０は、前記接続ライン１５と同一の層に形成され、ＦＰＣパッド１２に接続され、前記第１基板３００の縁部方向に延長し、前記第１基板３００の縁部で切断された形状に残る、
（【０１１８】〜【０１１９】）
液晶表示装置６００。」
２　引用文献２
　引用文献２の【００４８】〜【００６８】、【図４】には、次の技術事項（以下、「引用文献２記載事項」という。）が記載されていると認められる。
[引用文献２記載事項]
「液晶表示装置において、（【００４８】）
　画素電極２１がソースバスライン１８と重なるように配置され、
（【００５７】）
　ソースバスライン１８の、画素電極２１に対向している面とは反対の面の側（下側）で、ソースバスライン１８の一つ下層の絶縁体である層間絶縁膜１７を挟んだ位置に、ゲートバスライン１５と同層にシールド電極３１が形成され、（【００６３】、【００６５】）
　シールド電極３１は、フローティング配置されており、（【００６６】）
　シールド電極３１は、画像表示のためにデータ信号をソースバスライン１８に印加すると発生する画素電極２１とソースバスライン１８との間の電界を遮蔽して、画素電極２１とソースバスライン１８とが重なった部分に形成される寄生容量を低減すること。（【００５７】）」
「【図４】
」
３　引用文献３
　引用文献３の【００２５】、【００３４】、【図１】、【図２】には、次の技術事項（以下、「引用文献３記載事項」という。）が記載されていると認められる。
［引用文献３記載事項］
「ＴＦＴアレイ基板１１５と、それに対向する対向電極を有する対向基板と、この対向基板とＴＦＴアレイ基板１１５との間に挟持された液晶層とからその主要部が構成され液晶表示装置において、
　前記ＴＦＴアレイ基板１１５には、ガラス絶縁基板１０１上に列設された走査線１０３と、これに交差して列設された信号線１０５と、これら走査線１０３および信号線１０５に接続されたＴＦＴ１０７と、これに接続された画素電極１０９と、ゲート絶縁層１１１を介して画素電極１０９の周縁部の四辺全てに重なるとともに信号線１０５の一部に重なるシールド電極１１３が形成されており、（【００３４】）
　前記のシールド電極１１３は、電気的にフローティング状態であること。（【００２５】）」
「【図１】
」
「【図２】
」
４　引用文献４
　引用文献４の段落[００２１]〜[００２４]、［図１］、［図２］には、次の技術事項（以下、「引用文献４記載事項」という。）が記載されていると認められる。
［引用文献４記載事項］
「半透過型液晶表示装置において、（［００２１］）
　透明絶縁基板であるガラス基板１上に信号線４及び走査線２５が交差して形成され、信号線４及び走査線２５に囲まれた領域には画素電極が形成されており、
　前記画素電極は光を透過させる透明電極６及び光を反射させる反射電極８からなり、反射電極８は透明電極６の周囲を囲む枠部を備えており、枠部の一部は信号線４に沿って平行に形成されており、
　信号線４及び走査線２５の交点付近には薄膜トランジスタ２６が形成され、画素電極は薄膜トランジスタ２６に接続されており、（［００２２］）
　ガラス基板１上には遮光膜２が形成され、この遮光膜２を覆うようにガラス基板１上にはゲート絶縁膜３が形成されており、
　ゲート絶縁膜３上には信号線４が形成され、信号線４の幅は遮光膜２の幅よりも小さく、平面視すれば、信号線４は遮光膜２に重合し、遮光膜２は信号線４に沿って延設されており、
　前記遮光膜２は電気的にフローティングされた金属膜であること。
（［００２３］）」
「[図１]
」
「[図２]
」
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。
　なお、対比の見出しは、本願発明１の構成の符号Ａ、Ｂ等に対応させた記号（ａ）、（ｂ）等を用いている。
（ａ）引用発明の「第１基板用母基板である表示基板２００を切断して形成したアレイ基板」である「第１基板３００」の「アクティブ領域１０」に含まれる「画素領域（ＰＡ）」において「定義され」た「単位画素」は、本願発明１の「画素部」に相当する。
　また、引用発明の「アクティブ領域１０」に含まれる「前記画素領域（ＰＡ）に駆動信号を印加するための周辺領域（ＣＡ）」には、「画像を制御するための制御信号を発生させるプリント回路基板（ＰＣＢ）と、前記プリント回路基板と前記画素領域とを電気的に接続させる可撓性プリント回路基板と、前記制御信号を駆動信号に変更させる駆動チップ（Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＩＣ）などが配置」されるから、かかる配置後の「駆動チップ」は、本願発明１の「駆動回路部」に相当し、かかる配置後の「可撓性プリント回路基板」は、本願発明１の「ＦＰＣ」に相当する。
　さらに、引用発明の「周辺領域（ＣＡ）」には、「前記駆動チップと前記データラインとを電気的に接続させるためのＩＣパッド及び前記可撓性プリント回路基板を装着させるためのＦＰＣパッド１２（可撓性プリント回路用パッド）のような複数のパッド１１が形成され」ており、この「ＦＰＣパッド１２」が、本願発明１の「端子部」に相当する。
　そうすると、引用発明の「第１基板３００」「を含む液晶表示装置６００」は、本願発明１の構成Ａの「画素部と、駆動回路部と、端子部と、ＦＰＣとを有する表示装置」に相当する。
（ｂ）引用発明の「スイッチング素子である薄膜トランジスタ（ＴＦＴ）」は、本願発明１の「第１のトランジスタ」に相当する。
　よって、引用発明の「画素領域（ＰＡ）」に「定義され」た「複数の単位画素（Ｐ）」に「スイッチング素子である薄膜トランジスタ（ＴＦＴ）」が「形成され」ていることは、本願発明１の構成Ｂの「前記画素部は、第１のトランジスタを有」することに相当する。
（ｃ）引用発明の「薄膜トランジスタ（ＴＦＴ）」に含まれる「チャンネル層（Ａ）」は、本願発明１の「第１のトランジスタ」の「チャネル形成領域を有する半導体層」に相当する。
　また、引用発明の「チャンネル層（Ａ）」は、「ゲート電極（Ｇ）に重なるようにゲート絶縁層１１０上に形成され」るから、この「ゲート絶縁層１１０」及び「ゲート電極（Ｇ）」は、それぞれ本願発明１の「絶縁層」及び「前記チャネル形成領域と重なる第１の導電層」に相当する。
　さらに、引用発明の「チャンネル層（Ａ）と一部が重な」る「ソース電極（Ｓ）」及び「ドレイン電極（Ｄ）」は、本願発明１の「前記半導体層と電気的に接続された第２の導電層」に相当する。
　よって、引用発明の「薄膜トランジスタ（ＴＦＴ）」は、本願発明１の構成Ｃに相当する構成を備えている。
（ｄ）引用発明の「アクティブ領域１０」に含まれる「前記画素領域（ＰＡ）に駆動信号を印加するための周辺領域（ＣＡ）」に配置された「駆動チップ（Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＩＣ）」は、「画素領域（ＰＡ）」に「定義され」た「複数の単位画素（Ｐ）」にある「スイッチング素子である薄膜トランジスタ（ＴＦＴ）」を駆動する回路を有していると認められる。
　よって、引用発明の「駆動チップ（Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ、ＩＣ）」は、本願発明１の構成Ｄの「前記画素部を駆動する駆動回路」を有する「前記駆動回路部」に相当する。
（ｇ−１）引用発明の「接続ライン残留部３０」は、「スクライビング工程によって」「切断され」た「接続ライン１５の一部」が「残留」したものであり、「接続ライン１５」は、「ゲートライン（ＧＬ）と同様に第１金属パターンからな」り、「前記ゲート電極（Ｇ）は、ベース基板（ＧＳ）上に形成されたゲートライン（ＧＬ）から突出して形成された第１金属パターン」であるから、引用発明の「ゲート電極（Ｇ）」と「接続ライン残留部３０」は同層で形成されているといえる。
　よって、引用発明の「接続ライン残留部３０」は、本願発明１の構成Ｇ−１の「前記第１の導電層と同層の第３の導電層」に相当する。
（ｇ−６）引用発明の「ゲート電極（Ｇ）」と「接続ライン残留部３０」は、「ベース基板（ＧＳ）上」に同層で形成されているといえるから、このことは、本願発明１の構成Ｇ−６の「前記第１の導電層と前記第３の導電層は、基板に接」することに相当する。
（ｇ−２）引用発明の「ゲート絶縁層１１０上」に、「接続ライン１５の両端部に対応して」形成された「第２金属パターンからなる第１カバーパターン１７及び第２カバーパターン１８」のうち、「第２カバーパターン１８」は、「ソース電極（Ｓ）」及び「ドレイン電極（Ｄ）」と同様に「第２金属パターン」から形成されているから、本願発明１の構成Ｇ−２の「前記第２の導電層と同層の第４の導電層」に相当する。
（ｇ−３）引用発明の「前記第２カバーパターン１８は、前記ゲート絶縁層１１０内に形成されたホールを通じて前記接続ライン１５と接続され」るから、「第２カバーパターン１８」と「接続ライン残留部３０」は、「ゲート絶縁層１１０」を介して重なっているといえる。このことは、本願発明１の構成Ｇ−３の「前記第４の導電層は、前記絶縁層を介して前記第３の導電層と重な」ることに相当する。
（ｇ−４）引用発明の「ＦＰＣパッド１２」の「透明パッド層１４」は、「第２ホール（Ｈ２）を通じて前記第２カバーパターン１８と接続され」ているから、引用発明において「ＦＰＣパッド１２」に「可撓性プリント回路基板」（ＦＰＣ）が「装着」されることは、本願発明１の構成Ｇ−４の「前記第４の導電層は、前記ＦＰＣと電気的に接続」されることに相当する。
（ｇ）引用発明の「接続ライン残留部３０」は「第２カバーパターン１８」を介して「ＦＰＣパッド１２に接続され」るから、「接続ライン残留部３０」（本願発明１の「第３の導電層」に相当）及び「第２カバーパターン１８」（本願発明１の「第４の導電層」に相当）は、「ＦＰＣパッド１２」（本願発明１の「端子部」に相当）に属しているといえる。
　そして、このことは、本願発明１の構成Ｇの「端子部」が「第３の導電層」と「第４の導電層」とを有することに相当する。
（ｈ）上記（ａ）において検討した内容を踏まえると、引用発明の「液晶表示装置６００」は、本願発明１の構成Ｈの「表示装置」に相当する。
　以上より、本願発明１と引用発明とは、以下の一致点で一致し、以下の相違点１及び２で相違する。
［一致点］
「画素部と、駆動回路部と、端子部と、ＦＰＣとを有する表示装置であって、
　前記画素部は、第１のトランジスタを有し、
　前記第１のトランジスタは、
　チャネル形成領域を有する半導体層と、
　絶縁層を介して、前記チャネル形成領域と重なる第１の導電層と、
　前記半導体層と電気的に接続された第２の導電層と、を有し、
　前記駆動回路部は、前記画素部を駆動する駆動回路を有し、
　前記端子部は、
　前記第１の導電層と同層の第３の導電層と、
　前記第２の導電層と同層の第４の導電層と、を有し、
　前記第４の導電層は、前記絶縁層を介して前記第３の導電層と重なり、
　前記第４の導電層は、前記ＦＰＣと電気的に接続し、
　前記第１の導電層と前記第３の導電層は、基板に接する、
表示装置。」
［相違点１］
　本願発明１では、「前記駆動回路は、第２のトランジスタを有し」（構成Ｅ）、「前記第１のトランジスタ及び前記第２のトランジスタは、同層に形成されたものであり」（構成Ｆ）、「前記第４の導電層は、前記第２のトランジスタと電気的に接続」（構成Ｇ−５）されたものであるのに対して、引用発明の「駆動チップ」の回路には、「第２カバーパターン１８」と電気的に接続されたトランジスタが含まれていると認められるとしても、当該トランジスタは、「画素領域（ＰＡ）」に「定義され」た「複数の単位画素（Ｐ）」にある「スイッチング素子である薄膜トランジスタ（ＴＦＴ）」と同層に形成されたものではない点。
［相違点２］
　本願発明１では、「前記第３の導電層は、前記駆動回路部、及び前記画素部と電気的に導通せず」（構成Ｇ−７）、「前記第３の導電層の電位は、フローティングである」（構成Ｇ−８）のに対して、引用発明の「接続ライン残留部３０」は「ＦＰＣパッド１２に接続され」ており、「駆動チップ」に電気的に導通していないとはいえず、その電位はフローティングであるともいえない点。
（２）判断
　事案に鑑み、まず上記相違点２について、検討する。
　ア　本願発明１において、「前記第３の導電層は、前記駆動回路部、及び前記画素部と電気的に導通せず」（構成Ｇ−７）、「前記第３の導電層の電位は、フローティングである」（構成Ｇ−８）としているのは、本願の明細書の段落【００８０】に「また、図７（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁層１０２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続している。」との記載があることから、ゲート配線と同じ材料で形成される電極１５６（「第３の導電層」）と、ソース配線と電気的に接続される第２の端子１５０（「第４の導電層」）とを、ゲート絶縁層１０２（１５２）を介して重ね、電極１５６を第２の端子１５０と異なる電位にして、ノイズ対策のための容量または静電気対策のための容量を端子部において形成するためである。
　イ　他方、引用発明では、「表示基板２００の製造工程時に発生する静電気をベース基板（ＧＳ）全面に分散させるために、前記ベース基板（ＧＳ）上のそれぞれのアクティブ領域１０を囲むように」「ガードリング２０」が形成されているものの、「前記アクティブ領域１０に沿って前記表示基板２００を切断するスクライビング工程によって前記表示基板２００上に形成された接続ライン１５が切断され」ると、「前記ガードリング２０の形成された領域は、前記スクライビング工程の後に廃棄されて、前記表示装置６００の第１基板３００上には接続ライン１５の一部である接続ライン残留部３０のみが残留」するから、「液晶表示装置６００」として完成した後の「第１基板３００」には、静電気対策として「ガードリング２０」はもはや存在しないことになる。
　そうすると、引用発明では、「接続ライン残留部３０」を含む「ＦＰＣパッド１２」周辺において、静電気対策を講じようとする契機を見いだすことはできない。
　ウ　この点に関し、表示装置の誤動作を防ぐために、信号線の耐ノイズ性を高めることは一般的な課題であり、また、信号線の近傍にフローティング電位のシールド電極を設けることは、上記引用文献２〜４に記載されているように周知の技術である。
　エ　しかしながら、上記周知の技術は、いずれも画素部周辺においてフローティング電位のシールド電極を設けるものであって、画素部から離れた端子部周辺において設けられるものではないから、表示装置の誤動作を防ぐために、信号線の耐ノイズ性を高めることが一般的な課題であるとしても、かかるノイズ対策を画素部周辺ではなく、端子部周辺において実施しようとする契機を欠く引用発明に上記周知の技術を適用すること自体がそもそも困難であり、よって、上記相違点２に係る本願発明１の構成とすることは当業者といえども困難であるというべきである。
　オ　そうすると、引用発明に上記引用文献２〜４記載事項を如何に適用しても、上記相違点２に係る本願発明１の構成を得ることは、当業者にとって容易に想到し得たものであるとはいえないから、他の相違点について検討するまでもなく、本願発明１は、当業者であっても、容易に発明をすることができたものとはいえない。
２　本願発明２〜４について
　本願発明２〜４も、上記相違点２に係る本願発明１の構成と同じものを含むから、本願発明１と同様の理由により、当業者であっても、容易に発明をすることができたものとはいえない。
３　小括
　上記１及び２において検討したとおりであるから、本願発明１〜４は、特許法第２９条第２項の規定により特許を受けることができないとはいえない。
第６　原査定について
　原査定は、本件補正前の請求項１〜４に係る発明が、引用文献１〜４に記載された発明に基いて、当業者が容易に想到し得たものであるから、特許法第２９条第２項の規定により特許を受けることができないとしている。
　しかしながら、上記第５の３において述べたとおり、本願発明１〜４は、特許法第２９条第２項の規定により特許を受けることができないとはいえないから、原査定の拒絶の理由を維持することはできない。
第７　むすび
　以上のとおりであるから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。