(57)【要約】  半導体装置（１００Ａ）は、透明導電層（３）と、透明導電層（３）を覆うように形成され、かつ、透明導電層（３）と少なくとも部分的に重なる開口部（５ｕ）を有する絶縁層（５）と、絶縁層（５）上および開口部（５ｕ）内に形成された金属層（７ｄ）と、透明導電層（３）と金属層（７ｄ）とを接続するコンタクト部９０とを備え、コンタクト部（９０）において、透明導電層（３）と金属層（７ｄ）のうち開口部（５ｕ）内に位置する部分との間には高融点金属の窒化物層（２０）が配置されており、高融点金属の窒化物層（２０）は透明導電層（３）の上面と接している。
2014021252.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板に支持された透明導電層と、
前記透明導電層を覆うように形成され、かつ、前記透明導電層と少なくとも部分的に重なる開口部を有する絶縁層と、
前記絶縁層上および前記開口部内に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層のうち前記開口部内に位置する部分との間には高融点金属の窒化物層が配置されており、
前記高融点金属の窒化物層は前記透明導電層の上面と接している半導体装置。
【請求項２】
前記基板の法線方向から見たとき、前記高融点金属の窒化物層の形状と、前記金属層の形状とは異なっている請求項１に記載の半導体装置。
【請求項３】
前記高融点金属の窒化物層は前記金属層の前記開口部内に位置する部分と接している請求項１または２に記載の半導体装置。
【請求項４】
前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記絶縁層は前記ゲート絶縁層を含み、
前記透明導電層は画素電極として機能する請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第１のゲート層を含む請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第１のゲート層上に配置された第２のゲート層をさらに含み、前記第２のゲート層は前記第１のゲート層とは異なる材料から形成されている請求項５に記載の半導体装置。
【請求項７】
前記高融点金属の窒化物層と前記金属層との間に、前記第２のゲート層と同一の導電膜から形成された導電層をさらに有する請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極と前記透明導電層および前記絶縁層との間に、さらなる絶縁層を有している請求項４から７のいずれかに記載の半導体装置。
【請求項９】
前記基板と前記ゲート電極および前記透明導電層との間に、下地絶縁層を有している請求項４から７のいずれかに記載の半導体装置。
【請求項１０】
前記窒化物層の上面の少なくとも一部は前記絶縁層と接している請求項１から６のいずれかに記載の半導体装置。
【請求項１１】
基板と、
基板に支持された透明導電層と、
前記透明導電層の上に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層との間には高融点金属の窒化物層が配置されており、
前記高融点金属の窒化物層は、前記透明導電層の上面と接しており、
前記基板の法線方向から見たとき、前記高融点金属の窒化物層は前記金属層と前記透明導電層とが重なった領域に配置され、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっている半導体装置。
【請求項１２】
前記基板の法線方向から見たとき、前記高融点金属の窒化物層は、前記金属層と前記透明導電層とが重なった領域の全体に配置されている請求項１１に記載の半導体装置。
【請求項１３】
前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層および前記透明導電層は、前記ゲート絶縁層の上に配置されており、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記透明導電層は画素電極として機能する請求項１１または１２に記載の半導体装置。
【請求項１４】
前記ソース電極および前記ドレイン電極の上に形成された保護層と、
前記保護層を介して前記透明導電層の少なくとも一部と重なるように配置された共通電極とをさらに有する請求項４または１３に記載の半導体装置。
【請求項１５】
前記半導体層は酸化物半導体層である請求項４から９、１３および１４のいずれかに記載の半導体装置。
【請求項１６】
前記酸化物半導体層はＩｎ、ＧａおよびＺｎを含む請求項１５に記載の半導体装置。
【請求項１７】
請求項４または１３に記載の半導体装置の製造方法であって、
前記基板上に、前記透明導電層を形成した後、前記ゲート電極および前記絶縁層を形成する前に、前記窒化物層を形成する半導体装置の製造方法。
【請求項１８】
基板を用意する工程（ａ）と、
前記基板の表面の一部上に透明導電層を形成する工程（ｂ）と、
前記基板の前記表面上および前記透明導電層上に高融点金属の窒化物からなる金属窒化膜と、前記金属窒化膜とは異なる材料からなる導電膜とをこの順で形成する工程（ｃ）と、
ハーフトーン露光法により、１つのフォトマスクから前記金属窒化膜および前記導電膜をパターニングすることによって、前記基板の前記表面のうち前記透明導電層が形成されていない部分に、前記金属窒化膜および前記導電膜からなるゲート電極を形成するとともに、前記透明導電層上に、前記金属窒化膜から窒化物層を形成する工程（ｄ）と、
前記ゲート電極、前記透明導電層および前記窒化物層を覆い、かつ、前記窒化物層の表面の少なくとも一部を露出する開口部を有する絶縁層を形成する工程（ｅ）と、
前記絶縁層上に半導体層を形成する工程（ｆ）と、
前記半導体層上、前記絶縁層上および前記開口部内に金属膜を形成する工程（ｇ）と、
前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記開口部内で前記窒化物層と接する工程（ｈ）と
を包含する半導体装置の製造方法。
【請求項１９】
基板を用意する工程（ａ）と、
前記基板の表面の一部上にゲート電極を形成し、前記ゲート電極上にゲート絶縁層を介して半導体層を形成する工程（ｂ）と、
前記ゲート絶縁層上および前記半導体層上に、透明導電膜、および高融点金属の窒化物からなる金属窒化膜を形成する工程（ｃ）と、
ハーフトーン露光法により、１つのフォトマスクから前記透明導電膜および前記金属窒化膜をパターニングすることによって、前記基板の前記表面のうち前記ゲート電極が形成されていない部分に、前記透明導電膜から透明導電層を形成するとともに、前記透明導電層の一部上に、前記金属窒化膜から窒化物層を形成する工程（ｄ）と、
前記半導体層、前記透明導電層および前記窒化物層を覆う金属膜を形成する工程（ｅ）と、
前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記窒化物層と接する工程（ｆ）と
を包含する半導体装置の製造方法。
【請求項２０】
前記酸化物半導体層は結晶性を有する、請求項１６に記載の半導体装置。
【請求項２１】
前記半導体層は酸化物半導体層である、請求項１８または１９に記載の半導体装置の製造方法。
【請求項２２】
前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記酸化物半導体層は結晶性を有する、請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。また、近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることも提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。【０００３】
表示装置に用いられるアクティブマトリクス基板では、画素毎にＴＦＴが設けられ、スイッチング素子として機能する。各ＴＦＴのドレイン電極は画素電極と接続されている。例えば特許文献１は、ＩＰＳ（Ｉｎ−Ｐｌａｉｎ  Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置に用いられるアクティブマトリクス基板を開示している。特許文献１に開示されているアクティブマトリクス基板では、層間絶縁層に形成されたコンタクトホール内で、画素電極とＴＦＴのドレイン電極とを接続させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２８２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、ＴＦＴを備えたアクティブマトリクス基板（ＴＦＴ基板）などの半導体装置では、例えば画素電極などの透明導電層とドレイン電極などの金属層とを接続するためのコンタクト部が設けられる。【０００６】
本発明者が検討したところ、透明導電層と金属層とのコンタクト部では、コンタクト部の構成や各層の材料によっては、コンタクト抵抗が高くなったり、密着性が低下する場合があることを見出した。これは、本発明者が、アクティブマトリクス基板などの半導体装置の種々の構成を検討するなかで見出した知見である。詳しい説明は後述する。【０００７】
コンタクト部の抵抗が高くなると、所望の特性が得られなくなるおそれがある。また、コンタクト部における金属層と透明導電層との密着性の低下により、半導体装置の信頼性を確保できなくなるおそれがある。【０００８】
上記事情に鑑み、本発明の一実施形態の目的は、透明導電層と金属層とのコンタクト部を備えた半導体装置において、コンタクト部における抵抗の増大や密着性の低下を抑制することにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態の半導体装置は、基板と、基板に支持された透明導電層と、前記透明導電層を覆うように形成され、かつ、前記透明導電層と少なくとも部分的に重なる開口部を有する絶縁層と、前記絶縁層上および前記開口部内に形成された金属層と、前記透明導電層と前記金属層とを接続するコンタクト部とを備え、前記コンタクト部において、前記透明導電層と前記金属層のうち前記開口部内に位置する部分との間には高融点金属の窒化物層が配置されており、前記高融点金属の窒化物層は前記透明導電層の上面と接している。【００１０】
ある実施形態において、前記基板の法線方向から見たとき、前記高融点金属の窒化物層の形状と、前記金属層の形状とは異なっている。【００１１】
ある実施形態において、前記高融点金属の窒化物層は前記金属層の前記開口部内に位置する部分と接している。【００１２】
ある実施形態において、上記半導体装置は、前記基板に支持された薄膜トランジスタをさらに備え、前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、前記絶縁層は前記ゲート絶縁層を含み、前記透明導電層は画素電極として機能する。【００１３】
ある実施形態において、前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第１のゲート層を含む。【００１４】
ある実施形態において、前記ゲート電極は、前記第１のゲート層上に配置された第２のゲート層をさらに含み、前記第２のゲート層は前記第１のゲート層とは異なる材料から形成されている。【００１５】
ある実施形態において、上記半導体装置は、前記高融点金属の窒化物層と前記金属層との間に、前記第２のゲート層と同一の導電膜から形成された導電層をさらに有する。【００１６】
ある実施形態において、上記半導体装置は、前記ゲート電極と前記透明導電層および前記絶縁層との間に、さらなる絶縁層を有している。【００１７】
ある実施形態において、上記半導体装置は、前記基板と前記ゲート電極および前記透明導電層との間に、下地絶縁層を有している。【００１８】
ある実施形態において、前記窒化物層の上面の少なくとも一部は前記絶縁層と接している。【００１９】
本発明の他の実施形態の半導体装置は、基板と、基板に支持された透明導電層と、前記透明導電層の上に形成された金属層と、前記透明導電層と前記金属層とを接続するコンタクト部とを備え、前記コンタクト部において、前記透明導電層と前記金属層との間には高融点金属の窒化物層が配置されており、前記高融点金属の窒化物層は、前記透明導電層の上面と接しており、前記基板の法線方向から見たとき、前記高融点金属の窒化物層は前記金属層と前記透明導電層とが重なった領域に配置され、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっている。【００２０】
ある実施形態において、前記基板の法線方向から見たとき、前記高融点金属の窒化物層は、前記金属層と前記透明導電層とが重なった領域の全体に配置されている。【００２１】
ある実施形態において、上記半導体装置は、前記基板に支持された薄膜トランジスタをさらに備え、前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、前記金属層および前記透明導電層は、前記ゲート絶縁層の上に配置されており、前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、前記透明導電層は画素電極として機能する。【００２２】
ある実施形態において、上記半導体装置は、前記ソース電極および前記ドレイン電極の上に形成された保護層と、前記保護層を介して前記透明導電層の少なくとも一部と重なるように配置された共通電極とをさらに有する。【００２３】
ある実施形態において、前記半導体層は酸化物半導体層である。【００２４】
ある実施形態において、前記酸化物半導体層はＩｎ、ＧａおよびＺｎを含む。【００２５】
ある実施形態において、前記酸化物半導体層は結晶性を有する。【００２６】
本発明の実施形態の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記基板上に、前記透明導電層を形成した後、前記ゲート電極および前記絶縁層を形成する前に、前記窒化物層を形成する。【００２７】
本発明の他の実施形態の半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板の表面の一部上に透明導電層を形成する工程（ｂ）と、前記基板の前記表面上および前記透明導電層上に高融点金属の窒化物からなる金属窒化膜と、前記金属窒化膜とは異なる材料からなる導電膜とをこの順で形成する工程（ｃ）と、ハーフトーン露光法により、１つのフォトマスクから前記金属窒化膜および前記導電膜をパターニングすることによって、前記基板の前記表面のうち前記透明導電層が形成されていない部分に、前記金属窒化膜および前記導電膜からなるゲート電極を形成するとともに、前記透明導電層上に、前記金属窒化膜から窒化物層を形成する工程（ｄ）と、前記ゲート電極、前記透明導電層および前記窒化物層を覆い、かつ、前記窒化物層の表面の少なくとも一部を露出する開口部を有する絶縁層を形成する工程（ｅ）と、前記絶縁層上に半導体層を形成する工程（ｆ）と、前記半導体層上、前記絶縁層上および前記開口部内に金属膜を形成する工程（ｇ）と、前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記開口部内で前記窒化物層と接する工程（ｈ）とを包含する。【００２８】
本発明のさらに他の実施形態の半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板の表面の一部上にゲート電極を形成し、前記ゲート電極上にゲート絶縁層を介して半導体層を形成する工程（ｂ）と、前記ゲート絶縁層上および前記半導体層上に、透明導電膜、および高融点金属の窒化物からなる金属窒化膜を形成する工程（ｃ）と、ハーフトーン露光法により、１つのフォトマスクから前記透明導電膜および前記金属窒化膜をパターニングすることによって、前記基板の前記表面のうち前記ゲート電極が形成されていない部分に、前記透明導電膜から透明導電層を形成するとともに、前記透明導電層の一部上に、前記金属窒化膜から窒化物層を形成する工程（ｄ）と、前記半導体層、前記透明導電層および前記窒化物層を覆う金属膜を形成する工程（ｅ）と、前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記窒化物層と接する工程（ｆ）とを包含する。【００２９】
ある実施形態において、前記半導体層は酸化物半導体層である。【００３０】
ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む。【００３１】
ある実施形態において、前記酸化物半導体層は結晶性を有する。
【発明の効果】
【００３２】
本発明の実施形態では、透明導電層と、透明導電層の上に形成された金属層とを接続させるコンタクト部において、透明導電層と金属層との間に、透明導電層の上面に接するように高融点金属の窒化層を介在させる。これにより、透明導電層と金属層との間の抵抗を低く抑えることができる。また、金属層と透明導電層との密着性が低いことに起因する特性や信頼性の低下を抑制できる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は本発明による第１の実施形態のＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｄ）はコンタクト部の拡大断面図である。
【図２】ＴＦＴ基板１００Ａの製造方法の一例を説明するためのブロック図である。
【図３】（ａ）〜（ｇ）は、それぞれ、ＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な断面図である。
【図４】本発明による第２の実施形態のＴＦＴ基板１００Ｂの模式的な断面図である。
【図５】ＴＦＴ基板１００Ｂの製造方法の一例を説明するためのブロック図である。
【図６】（ａ）〜（ｇ）は、それぞれ、ＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図である。
【図７】（ａ）〜（ｅ）は、それぞれ、ＴＦＴ基板１００Ｂの製造方法の他の例を説明するための模式的な断面図である。
【図８】本発明による第３の実施形態のＴＦＴ基板１００Ｃの模式的な断面図である。
【図９】ＴＦＴ基板１００Ｃの製造方法の一例を説明するためのブロック図である。
【図１０】（ａ）〜（ｆ）は、それぞれ、ＴＦＴ基板１００Ｃの製造方法の一例を説明するための模式的な断面図である。
【図１１】本発明による第４の実施形態のＴＦＴ基板１００Ｄの模式的な断面図である。
【図１２】ＴＦＴ基板１００Ｄの製造方法の一例を説明するためのブロック図である。
【図１３】（ａ）〜（ｆ）は、それぞれ、ＴＦＴ基板１００Ｄの製造方法の一例を説明するための模式的な断面図である。
【図１４】（ａ）および（ｂ）は、それぞれ、本発明による第５の実施形態のＴＦＴ基板１００Ｅの模式的な断面図であり、（ａ）は図１（ａ）に示す平面図のＡ−Ａ’線に沿った断面構造を示し、（ｂ）は図１（ａ）に示す平面図のＢ−Ｂ’線に沿った断面構造を示す。
【図１５】ＴＦＴ基板１００Ｅの製造方法の一例を説明するためのブロック図である。
【図１６】（ａ）〜（ｈ）は、それぞれ、ＴＦＴ基板１００Ｅの製造方法の一例を説明するための模式的な断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ、本発明による第６の実施形態のＴＦＴ基板１００Ｆの模式的な断面図であり、（ａ）は図１（ａ）に示す平面図のＡ−Ａ’線に沿った断面構造を示し、（ｂ）は図１（ａ）に示す平面図のＢ−Ｂ’線に沿った断面構造を示す。
【図１８】（ａ）は本発明による第７の実施形態のＴＦＴ基板１００Ｇの模式的な平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に沿ったＴＦＴ基板１００Ｇの模式的な断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線に沿ったＴＦＴ基板１００Ｇの模式的な断面図であり、（ｄ）はコンタクト部の拡大断面図である。
【図１９】ＴＦＴ基板１００Ｇの製造方法の一例を説明するためのブロック図である。
【図２０】（ａ）〜（ｇ）は、それぞれ、ＴＦＴ基板１００Ｇの製造方法の一例を説明するための模式的な断面図である。
【図２１】（ａ）〜（ｅ）は、それぞれ、ＴＦＴ基板１００Ｇの製造方法の他の例を説明するための模式的な断面図である。
【図２２】本発明による実施形態のコンタクト部９０の一例を示す模式的な断面図である。
【図２３】比較例のコンタクト部８０の模式的な断面図である。
【発明を実施するための形態】
【００３４】
本発明者は、例えばアクティブマトリクス基板において、画素電極として機能する透明導電層を、ＴＦＴのドレイン電極よりも下層に配置する構成を検討した。この結果、透明導電層と、ドレイン電極である金属層との間でコンタクト抵抗が増大したり、密着性が低下するという問題があることを見出した。また、画素電極とドレイン電極とのコンタクト部に限らず、透明導電層と、その上層にある電極や配線などの金属層とを接続するコンタクト部でも同様の問題が生じ得ることも分かった。
【００３５】
一方、金属層の上に透明導電層を配置したコンタクト部では、コンタクト抵抗の増大や密着性の低下はそれほど顕著に生じない。このことから、上記の問題は、透明導電層の最表面の特性に起因するものと推察される。
【００３６】
さらに、上記問題は、絶縁層に設けられたコンタクトホール内で、金属層と透明導電層とを接触させる構成では特に顕著であることも分かった。これは、コンタクトホールの形成によって透明導電層の上面の特性が大きく低下する場合があるからと考えられる。
【００３７】
さらに、コンタクトホールの形成プロセスに限定されず、半導体装置のプロセスにおいて、透明導電層を形成した後に行われる種々の処理によって、透明導電層の最表面が改質し、その結果、金属層との接触抵抗がより不安定になる傾向も見られた。
【００３８】
なお、上記問題は、透明導電層が金属層よりも下方（基板側）にあるコンタクト部に生じるものであり、従来は認識されていなかった問題である。
【００３９】
本発明者は、上記問題を解決するために鋭意検討を重ねた結果、透明導電層と金属層との間に高融点金属の窒化物層を配置することによって、コンタクト抵抗の増大や密着性の低下を抑制できることを見出し、本願発明に想到した。
【００４０】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
【００４１】
本発明による実施形態の半導体装置は、透明導電層と、その上に形成された金属層とを電気的に接続するコンタクト部を有している。
【００４２】
図２２は、本実施形態の半導体装置におけるコンタクト部９０を模式的に示す断面図である。また、比較のため、透明導電層３と金属層７ｄとを直接接触させるコンタクト部８０の構成を図２３に示す。
【００４３】
図２２に示すように、本実施形態の半導体装置は、基板２と、基板２に支持された透明導電層３と、透明導電層３を覆うように形成された絶縁層５と、金属層７ｄとを有している。半導体装置には、金属層７ｄと透明導電層３とを電気的に接続するためのコンタクト部９０が設けられている。コンタクト部９０では、絶縁層５に、透明導電層３の上面の一部の上に位置する開口部（コンタクトホール）５ｕが設けられている。開口部５ｕは、透明導電層３と少なくとも部分的に重なるように配置されていればよい。金属層７ｄは、絶縁層５上および開口部５ｕ内に形成されている。さらに、コンタクト部９０において、透明導電層３と、金属層７ｄのうち開口部５ｕ内に位置する部分との間には高融点金属の窒化物層２０が配置されている。窒化物層２０は、透明導電層３の上面と接するように設けられている。
【００４４】
図示する例では、窒化物層２０は、金属層７ｄの開口部５ｕ内に位置する部分と接している。なお、金属層７ｄの開口部５ｕ内に位置する部分と窒化物層２０との間に、さらなる導電層が形成されていてもよい。
【００４５】
図２２に示すコンタクト部９０を備えていると、次のような効果が得られる。
【００４６】
上述したように、比較例のコンタクト部８０では、透明導電層３と金属層７ｄと間で抵抗が高くなる、透明導電層３の上面と金属層７ｄとの密着性が低いといった問題がある。これらの問題は、透明導電層としてインジウム酸化物系の材料を用いた場合に特に顕著である。これに対し、本実施形態によると、透明導電層３と金属層７ｄとの間に窒化物層２０を介在させるので、コンタクト部の抵抗を低く抑えることができる。また、透明導電層３の上面を窒化物層２０で覆うことにより、透明導電層３の上面の特性に起因する密着性の低下を抑制できる。
【００４７】
なお、後述するように、透明導電層３を形成した直後に、透明導電層３の上面に窒化物層２０を形成すると、製造プロセスにおいて透明導電層３の上面が変質して、コンタクト部９０の抵抗が高くなったり、密着性が低くなることをより効果的に抑制できる。
【００４８】
図示する例では、窒化物層２０は金属層７ｄと透明導電層３との界面の一部にのみ配置されており、金属層７ｄは開口部５ｕ内で窒化物層２０および透明導電層３の両方と接している。なお、窒化物層２０は金属層７ｄと透明導電層３との界面全体に配置されていてもよい。例えば基板２の法線方向から見たとき、窒化物層２０の内部に開口部５ｕが配置されていてもよい。その場合、金属層７ｄは開口部５ｕ内で透明導電層３と直接接しないで、窒化物層２０を介して透明導電層３と接続される。
【００４９】
本実施形態は、例えば液晶表示装置に用いられるＴＦＴ基板に適用され得る。その場合、透明導電層３は画素電極であり、金属層７ｄはＴＦＴのドレイン電極７ｄまたはドレイン電極７ｄと電気的に接続された電極層であってもよい。また、絶縁層５はＴＦＴのゲート絶縁層を含んでいてもよい。
【００５０】
なお、本実施形態の半導体装置は、透明導電層３と金属層７ｄとを電気的に接続するコンタクト部９０を有していればよく、そのようなコンタクト部９０はＴＦＴと画素電極とのコンタクト部でなくてもよい。例えば端子部や、配線同士を接続する接続部などであってもよい。
【００５１】
以下、ＴＦＴ基板を例に、本実施形態の半導体装置の構成をより具体的に説明する。
【００５２】
図１（ａ）は本発明の実施形態によるＴＦＴ基板１００Ａの模式的な平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。図１（ｄ）は、ＴＦＴ基板１００Ａにおけるコンタクト部を含む領域を拡大した拡大平面図である。
【００５３】
図１（ａ）〜図１（ｄ）に示すように、ＴＦＴ基板１００Ａは、基板２と、基板２上に形成されたゲート電極４および画素電極（透明導電層）３と、ゲート電極４および画素電極３上に形成された絶縁層５と、絶縁層５を介してゲート電極４と重なる半導体層６と、半導体層６に電気的に接続されたソース電極７ｓおよびドレイン電極（金属層）７ｄと、ドレイン電極７ｄと画素電極３とを電気的に接続するコンタクト部９０が設けられている。
【００５４】
コンタクト部９０では、金属層７ｄのうち絶縁層５に設けられた開口部５ｕ内に位置する部分と、透明導電層３の上面との間に高融点金属の窒化物層２０が配置されている。コンタクト部９０の構成は、図２２を参照しながら前述した構成と同様である。ＴＦＴ基板１００Ａは、このようなコンタクト部９０を備えているので、画素電極３とドレイン電極７ｄとの間の抵抗を低く抑えることができ、かつ、これらの密着性を高めることができる。
【００５５】
本実施形態では、図１（ａ）および（ｄ）から分かるように、基板２の法線方向から見たとき、窒化物層２０の形状と、ドレイン電極（金属層）７ｄの形状とは異なっている。このように、窒化物層２０とドレイン電極７ｄとを別々にパターニングすることにより、必要な領域にのみ窒化物層２０を配置できるので、製造コストを低く抑えることができる。
【００５６】
また、画素電極３を形成した後、絶縁層５の形成前に、窒化物層２０を形成することが好ましい。絶縁層５を窒化物層２０よりも先に形成すると、画素電極３の上面のうち絶縁層５の開口部５ｕで露出される部分が、絶縁層５のパターニング工程によってダメージを受けるおそれがある。これに対し、絶縁層５の形成前に、窒化物層２０を形成すると、絶縁層５のパターニングの際に、画素電極３の上面は窒化物層２０で保護されているので、コンタクト部９０の抵抗の増大や密着性の低下をより効果的に抑制できる。なお、窒化物層２０が絶縁層５よりも前に形成される場合、窒化物層２０の形状が開口部５ｕよりも大きいと、窒化物層２０の上面の少なくとも一部が絶縁層５と接する。
【００５７】
続いて、図１（ｄ）を参照しながら、コンタクト部９０の平面形状をより詳しく説明する。基板２の法線方向から見たとき、窒化物層２０は、絶縁層５の開口部５ｕの少なくとも一部と重なるように配置されていればよい。例えば、図示するように、窒化物層２０の一部が開口部５ｕと重なり、他の部分が開口部５ｕの周辺の領域に位置していてもよい。このように、窒化物層２０を開口部５ｕの一部に掛かって配置させる構成を採用すると、窒化物層２０を開口部５ｕの全体と重なるように配置させる構成と比べて、窒化物層２０のパターンのサイズをより小さくすることが可能になり、開口部５ｕのサイズも小さくできる。従って、コンタクト部９０の設計上の制約も緩和される。
【００５８】
ＴＦＴ基板１００Ａは、ソース電極７ｓおよびドレイン電極７ｄの上に形成された保護層８と、保護層８を介して画素電極３の少なくとも一部と重なる共通電極９とを有してもよい。これにより、保護層８を誘電体層とする補助容量を形成し得る。また、画素電極３および共通電極９を透明な電極材料（例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ））から形成すると、画素の開口率の低下を抑制し得る。透明な材料から形成された補助容量を「透明補助容量」という場合がある。共通電極９は、画素毎に分離されていなくてもよい。例えば表示領域の略全体を覆うように設けられていてもよい。なお、上述した開口部５ｕは共通電極９よりも基板２側にある。
【００５９】
図１（ａ）に示す例では、ＴＦＴ基板１００Ａは、対応する画素のソース電極７ｓに電気的に接続されたソース配線７（ｍ）および７（ｍ＋１）を有する。ソース配線７（ｍ）および７（ｍ＋１）は、絶縁層５の上に形成されている。さらに、隣接する画素の画素電極３（ｍ）および３（ｍ＋１）の間にゲート配線１４が形成されている。画素電極３（ｍ）および３（ｍ＋１）ならびにゲート配線１４はいずれも基板２と絶縁層５との間に形成されている。
【００６０】
ＴＦＴ基板１００Ａでは、画素電極３をゲート絶縁層（ここでは絶縁層５）よりも基板２側に形成し、かつ、ドレイン電極７ｄと画素電極３とを接続させるためのコンタクトホール（開口部５ｕ）を絶縁層５に形成している。このため、ＴＦＴの上に形成される保護層８の上面をほぼ平坦にできる。従って、コンタクトホールの形状が、保護層８の上に配置される液晶層の液晶配向に影響しにくく、表示不良を起こしにくい。これに対し、例えば、ＴＦＴの上に保護層を介して画素電極を配置する構成では、画素電極とドレイン電極とを接続するためのコンタクトホールが保護層に形成される。このため、保護層の上面のコンタクトホール付近は平坦にならないので、コンタクトホールの形状が、保護層の上に配置される液晶層の液晶配向に影響するおそれがある。
【００６１】
また、ＴＦＴ基板１００Ａでは、絶縁層５よりも上層に形成されたドレイン電極７ｄと、絶縁層５よりも下層に形成された窒化物層２０とを、絶縁層５の開口部５ｕ内で接触させているが、後述するように、窒化物層２０とドレイン電極７ｄとの間に絶縁層を形成しなくてもよい。ただし、絶縁層５を形成し、その開口部５ｕ内にコンタクト部９０を形成すると、画素の開口率をより大きくすることが可能になる。この理由は後述する。
【００６２】
次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。
【００６３】
基板２は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板２として、シリコン基板を用いることもできる。
【００６４】
画素電極３（ｍ）、３（ｍ＋１）および共通電極９は、それぞれ、例えばインジウム酸化物、亜鉛酸化物などの透明導電層である。例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、またはＩＺＯ（登録商標）（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）層であってもよい。画素電極３（ｍ）、３（ｍ＋１）および共通電極９の厚さは、それぞれ、例えば２０ｎｍ以上２００ｎｍ以下（例えば約１００ｎｍ）であってもよい。
【００６５】
高融点金属の窒化物層２０は、例えば窒化モリブデン（ＭｏＮ）層、窒化チタン（ＴｉＮ）層、窒素化タンタル（ＴａＮ）層などであってもよい。窒化物層２０の厚さは、例えば５ｎｍ以上であることが好ましい。これにより、コンタクト部９０の抵抗の増大をより確実に抑えることができる。また、窒化物層２０の厚さは、例えば、絶縁層５の厚さ以下（例えば４００ｎｍ以下）であることが好ましい。
【００６６】
ゲート電極４は、ゲート配線１４と一体的に形成されていてもよい。ゲート電極４およびゲート配線１４は、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｃｕ（銅）から選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などの金属膜から形成されてもよい。また、それらの金属膜が積層された構造を有していてもよい。ゲート電極４およびゲート配線１４の厚さは約５０ｎｍ以上６００ｎｍ以下（例えば約４２０ｎｍ）であってもよい。
【００６７】
絶縁層５は、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。絶縁層５の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。なお、低い温度でゲートリーク電流の少ない緻密な絶縁層５を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながら絶縁層５を形成するとよい。
【００６８】
半導体層６は、アモルファスシリコン（ａ−Ｓｉ）層、ポリシリコン（ｐ−Ｓｉ）層、微結晶シリコン（μ−Ｓｉ）層などのシリコン系半導体層であってもよい。あるいは、半導体層６は酸化物半導体層であってもよい。半導体層６の厚さは、例えば約３０ｎｍ以上１００ｎｍ以下（例えば約５０ｎｍ）である。
【００６９】
半導体層６として酸化物半導体層を用いる場合、上述したように酸化物半導体層を有するＴＦＴは高い移動度を有するので、ＴＦＴの大きさを小さくでき、画素の開口率の低下を抑制することが可能になる。また、酸化物半導体層は、シリコン系半導体層よりも低温で形成できるので、耐熱性の低い基板を使用することが可能になる。例えばプラスチック基板やフィルム基材上に酸化物半導体層を形成することにより、フレキシブルディスプレイに適用可能な半導体装置を製造できる。
【００７０】
酸化物半導体層は例えばＩｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）を１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜から形成されている。Ｉｎ、ＧおよびＺｎの割合は適宜選択され得る。
【００７１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜として、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いれば、低温で製造でき、高い移動度を実現できる。ただし、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜に代えて、所定の結晶軸（Ｃ軸）に関して結晶性を示すＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いても良い。
【００７２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の代わりに、他の酸化物半導体膜を用いて半導体層６を形成してもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）膜、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）膜、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）膜、Ｃｄ−Ｇｅ−Ｏ系半導体膜、Ｃｄ−Ｐｂ−Ｏ系半導体膜、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体膜などを用いてもよい。さらに、酸化物半導体層として、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
【００７３】
ソース電極７ｓ、ドレイン電極７ｄ、ソース配線７（ｍ）および７（ｍ＋１）は、例えば、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｃｕ（銅）から選ばれた元素、またはこれらの元素を成分とする合金などの金属膜から形成されてもよい。また、それらの金属膜が積層された構造を有していてもよい。ソース電極７ｓ、ドレイン電極７ｄ、ソース配線７（ｍ）および７（ｍ＋１）の厚さは、それぞれ約５０ｎｍ以上６００ｎｍ以下が好ましい。ソース電極７ｓ、ドレイン電極７ｄ、ソース配線７（ｍ）および７（ｍ＋１）の厚さは例えば約３５０ｎｍである。
【００７４】
保護層８はソース電極７ｓ、ドレイン電極７ｄ、ソース配線７（ｍ）および７（ｍ＋１）の上に形成されている。保護層８として、例えば、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等のＳｉ系窒化物または酸化物を含む無機絶縁膜（パッシベーション膜）を用いることができる。あるいはＡｌ2Ｏ3（酸化アルミニウム）またはＴａ2Ｏ5（酸化タンタル）膜を用いても良い。
【００７５】
図示する例では、共通電極９と画素電極３との間に保護層８が配置されている。従って、保護層８を誘電体層とし、透明な共通電極９と画素電極３とを容量電極とする透明な補助容量が形成される。これにより、ＴＦＴ基板１００Ａを表示パネルに用いたとき、高い開口率を有する表示パネルを製造できる。保護層８の厚さは、例えば約５０ｎｍ以上３００ｎｍ以下（例えば約２００ｎｍ）であることが好ましい。
【００７６】
ＴＦＴ基板１００Ａは、例えば、Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードの液晶表示装置に用いられる。このとき、画素電極３には表示信号電圧が供給され、上層の共通電極９には共通電圧または対向電圧が供給される。共通電極９には、少なくとも１以上のスリット１９が設けられる（図１（ａ）および図１（ｄ）を参照）。
【００７７】
次に、図２および図３を参照しながらＴＦＴ基板１００Ａの製造方法の一例を説明する。図２は、ＴＦＴ基板１００Ａの製造方法を説明するためのブロック図である。図３（ａ）〜図３（ｇ）は、ＴＦＴ基板１００Ａの製造方法を説明するための模式的な断面図である。
【００７８】
図２に示すように、ＴＦＴ基板１００Ａの製造方法は、画素電極形成工程ＰＸ、高融点金属の窒化物層形成工程ＩＭ、ゲート電極形成工程ＧＴ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【００７９】
図３（ａ）〜図３（ｇ）を参照しながら具体的な製造工程を説明する。なお、図３（ａ）〜図３（ｇ）に示す断面図は、図１（ｂ）に示した断面図に対応する。
【００８０】
図３（ａ）に示すように、画素電極形成工程ＰＸでは、基板２上に例えばスパッタ法で不図示の導電膜（例えば、ＩＴＯ膜などの透明導電膜）を形成した後、フォトリソグラフィ法およびウェットエッチング法などでこの導電膜をパターニングして、画素電極３を形成する。なお、画素電極３のパターニング後、パターニングに用いられたレジスト（不図示）を剥離する。
【００８１】
続いて、図３（ｂ）に示すように、高融点金属の窒化物層形成工程ＩＭでは、例えば窒素雰囲気中でスパッタ法により、画素電極３を覆うように高融点金属の窒化膜を形成する。この後、フォトリソグラフィ法およびウェットエッチング法などでこの窒化膜をパターニングして、画素電極３の一部上に窒化物層２０を形成する。この後、レジスト（不図示）を剥離する。
【００８２】
次に、図３（ｃ）に示すように、ゲート電極形成工程ＧＴでは、基板２上に例えばスパッタ法で導電膜を形成した後、フォトリソグラフィ法およびウェットまたはドライエッチング法などでこの導電膜をパターニングして、ゲート電極４を形成する。なお、ゲート電極４は画素電極３と電気的に接続されないように形成される。また、ゲート電極４のパターニングの際、ゲート電極４を形成するための導電膜と窒化物層２０とのエッチレート差を利用して、窒化物層２０を除去せずに残した状態で、導電膜を選択的にエッチングする。ゲート電極４のパターニング後、パターニングに用いたレジスト（不図示）を剥離する。
【００８３】
次に、図３（ｄ）に示すように、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳでは、ゲート電極４および画素電極３上に、不図示の絶縁膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などで形成する。次いで、フォトリソグラフィ法およびドライエッチング法などでこの絶縁膜をパターニングして、開口部５ｕを有する絶縁層５を形成する。開口部５ｕは、基板２の法線方向から見たとき、画素電極３と窒化物層２０とが重なった領域と少なくとも部分的に重なるように配置される。好ましくは、開口部５ｕの全体が画素電極３の上に位置するように、開口部５ｕを形成する。開口部５ｕによって、窒化物層２０の上面の一部（または全部）が露出される。この後、パターニングに用いたレジスト（不図示）を剥離する。
【００８４】
次に、絶縁層５上に、不図示の半導体膜（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜）を例えばスパッタ法などで形成し、フォトリソグラフィ法およびドライエッチング法などでこの半導体膜をパターニングして、半導体層６を形成する。半導体層６は、絶縁層５を介してゲート電極４と重なるように形成される。半導体層６のパターニング後、パターニングに用いたレジスト（不図示）を剥離する。
【００８５】
次に、図３（ｅ）に示すように、ソース・ドレイン電極形成工程ＳＤでは、半導体層６上、絶縁層５上、および開口部５ｕ内に不図示の金属膜を例えばスパッタ法にて形成する。この後、フォトリソグラフィ法およびウェットエッチング法などによりこの金属膜をパターニングして、ソース電極７ｓおよびドレイン電極７ｄを形成する。ソース電極７ｓおよびドレイン電極７ｄのパターニング後、パターニングに用いたレジスト（不図示）を剥離する。
【００８６】
ソース電極７ｓおよびドレイン電極７ｄは、それぞれ、半導体層６に電気的に接続される。半導体層６のうちソース電極７ｓと接する部分がソースコンタクト領域、ドレイン電極７ｄと接する部分がドレインコンタクト領域となり、ソースコンタクト領域とドレインコンタクト領域とに挟まれた部分がチャネル領域となる。ドレイン電極７ｄは、また、開口部５ｕ内で窒化物層２０と接する。開口部５ｕ内で窒化物層２０および画素電極３の両方と接してもよい。このようにして、ドレイン電極７ｄと画素電極３とを接続するコンタクト部９０が得られる。
【００８７】
次に、図３（ｆ）に示すように、保護層形成工程ＰＡＳでは、ソース電極７ｓおよびドレイン電極７ｄ上に例えばＣＶＤ法で不図示の絶縁膜を形成する。次いで、フォトリソグラフィ法およびドライエッチング法などによりこの絶縁膜をパターニングして、保護層８を形成する。保護層８のパターニング後、パターニングに用いたレジスト（不図示）を剥離する。
【００８８】
次に、図３（ｇ）に示すように、共通電極形成工程ＣＴでは、保護層８上に例えばスパッタ法で不図示の導電膜（例えば、透明導電膜）を形成し、フォトリソグラフィ法およびウェットエッチング法などによりこの導電膜をパターニングして、共通電極９を形成する。共通電極９のパターニング後、パターニングに用いたレジスト（不図示）を剥離する。
【００８９】
この例では、共通電極９は、絶縁層５および保護層８を介して画素電極３の一部と重なるように形成される。これにより、絶縁層５および保護層８を誘電体層とする透明な補助容量を形成できる。
【００９０】
上述したように、上記方法によると、画素電極３の形成後、絶縁層５の形成前に窒化物層２０を形成しているので、絶縁層５のパターニングによって画素電極３の上面がダメージを受けることを抑制できる。
【００９１】
また、上記方法では、画素電極３の形成後、ゲート電極４の形成前に窒化物層２０を形成しているが、ゲート電極４を形成した後に窒化物層２０を形成することも可能である。ただし、ゲート電極４の形成前に窒化物層２０を形成すると、ゲート絶縁層形成工程ＧＩおよびその後のプロセスによって画素電極３の表面が改質され、コンタクト部９０の特性を低下させることを抑制できる。特に、画素電極３の形成直後に窒化物層２０を形成し、画素電極３の上面の一部（コンタクト部９０を構成する部分）を被覆（キャップ）すると、より効果的に画素電極３の上面の改質を抑制できる。
【００９２】
画素電極３としてＩＴＯの多結晶体からなる電極層を形成する場合、画素電極３の形成後に行うゲート電極４のパターニング、および、窒化物層２０のパターニングにはウェットエッチングを用いることが好ましい。ドライエッチングによって画素電極３の上面の特性が低下し、密着性の低下や接触抵抗の増大の要因になることを抑制できる。
【００９３】
（第２の実施形態）
以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は表示装置のＴＦＴ基板である。
【００９４】
図４は、本実施形態のＴＦＴ基板１００Ｂの模式的な断面図である。ＴＦＴ基板１００Ｂの平面図およびコンタクト部の拡大平面図は、それぞれ、図１（ａ）および図１（ｄ）を参照する。図４は図１（ａ）のＡ−Ａ’線に沿った断面構造を示している。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【００９５】
図４に示すように、ＴＦＴ基板１００Ｂでは、ゲート電極４（およびゲート配線１４）は、窒化物層２０と同一の金属窒化膜から形成された第１のゲート層２０ａと、第１のゲート層２０ａの上に形成された第２のゲート層４ａとを含む積層構造を有している。第２のゲート層４ａは、第１のゲート層２０ａとは異なる導電材料から形成されている。第２のゲート層４ａとして、例えばＭｏ（モリブデン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｃｕ（銅）から選ばれた元素を含む金属膜を用いてもよい。その他の構成および各構成要素の厚さや材料等は、ＴＦＴ基板１００Ａと同様である。
【００９６】
本実施形態によると、コンタクト部９０において、ドレイン電極（金属層）７ｄと画素電極（透明導電層）３との間に窒化物層２０を介在させるので、実施形態１と同様にコンタクト抵抗の増大および密着性の低下を抑制できる。さらに、第２のゲート層４ａの下に高融点金属の窒化物からなる第１のゲート層２０ａを配置するので、第２のゲート層４ａのヒロックを抑えることができる。また、第１のゲート層２０ａがバッファとして機能するので、第２のゲート層４ａのみでゲート電極を形成する場合と比べて、ゲート電極４とその下地層との密着性を改善できる。
【００９７】
さらに、詳細な説明は後述するが、金属窒化膜の一部をゲート電極４の下層として残す場合には、ゲート電極４と窒化物層２０とを１つのフォトマスクから形成することが可能となる。従って、フォトマスクの数を削減でき製造コストを削減し得る。
【００９８】
次に、図５および図６を参照しながら、ＴＦＴ基板１００Ｂの製造方法の一例を詳細に説明する。図５はＴＦＴ基板１００Ｂの製造方法の一例を説明するためのブロック図である。図６（ａ）〜図６（ｇ）は、ＴＦＴ基板１００Ｂの製造方法の一例を説明するための模式的な断面図であり、図４に対応する。
【００９９】
図５に示すように、ＴＦＴ基板１００Ｂの製造方法は、画素電極形成工程ＰＸ、高融点金属の窒化物層および第１のゲート層形成工程ＩＭ、第２のゲート層形成工程ＧＴ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【０１００】
まず、図６（ａ）に示すように、基板２の上に画素電極３を形成する。画素電極３の形成方法は、図３（ａ）を参照しながら前述した方法と同様である。
【０１０１】
次いで、図６（ｂ）に示すように、基板２の上に高融点金属の窒化膜（不図示）を形成し、これをパターニングすることにより、画素電極３の一部上に位置する窒化物層２０と、画素電極３が形成されていない領域上に位置する第１のゲート層２０ａとを形成する。第１のゲート層２０ａは、ゲート電極およびゲート配線を形成する領域に設ける。窒化膜の形成方法は、図３（ｂ）を参照しながら前述した方法と同様である。
【０１０２】
次いで、図６（ｃ）に示すように、第１のゲート層２０ａの上に、第２のゲート層４ａを形成し、ゲート電極４を得る。第２のゲート層４ａの形成方法は、図３（ａ）を参照しながら前述したゲート電極４の形成方法と同様である。図示する例では、第２のゲート層４ａのパターンと第１のゲート層２０ａのパターンとは整合しているが、第２のゲート層４ａは、第１のゲート層２０ａの少なくとも一部と重なっていればよい。
【０１０３】
本実施形態では、ゲート電極４およびゲート配線の全体が、第１のゲート層２０ａおよび第２のゲート層４ａを含む積層構造を有してもよい。あるいは、ゲート電極およびゲート配線の一部のみがそのような積層構造を有し、他の部分が第１のゲート層２０ａまたは第２のゲート層４ａのいずれか一方のみから構成されていてもよい。
【０１０４】
その後、図６（ｄ）〜（ｇ）に示すように、絶縁層５、半導体層６、ソースおよびドレイン電極７ｓ、７ｄ、保護層８および共通電極９を形成する。これらの形成方法は、図３（ｄ）〜（ｇ）を参照しながら前述した方法と同様である。このようにして、ＴＦＴ基板１００Ｂを得る。
【０１０５】
上記方法では、画素電極３の形成後、第２のゲート層４ａを形成する前に、窒化物層２０を形成して画素電極３の上面の一部を被覆する。従って、製造プロセス中に画素電極３の上面が改質し、コンタクト部９０の特性が低下することを抑制できる。
【０１０６】
ＴＦＴ基板１００Ｂの製造方法は上記の方法に限定されない。例えば、図７（ａ）〜図７（ｅ）に示すように、ハーフトーン露光法を用いて、図５に示す高融点金属の窒化物層および第１のゲート層形成工程ＩＭと、第２のゲート層形成工程ＧＴとを、１つのフォトマスクを用いて行うことができる。
【０１０７】
まず、図７（ａ）に示すように、画素電極３が形成された基板２上に、高融点金属の窒化膜（金属窒化膜）２０’を形成し、金属窒化膜２０’の上に、第２のゲート層を形成するための導電膜４’を形成する。
【０１０８】
次に、図７（ｂ）に示すように、１つのフォトマスク（ハーフトーンマスク）からハーフトーン露光法により、導電膜４’上に、互いに厚さの異なるレジスト膜Ｒ１およびＲ２を所望のパターン形状に形成する。画素電極３上のコンタクト部を形成する領域にはレジスト膜Ｒ１を形成し、ゲート電極およびゲート配線を形成する領域には、レジスト膜Ｒ１よりも厚いレジスト膜Ｒ３を形成する。
【０１０９】
次に、図７（ｃ）に示すように、レジスト膜Ｒ１およびＲ２で覆われていない領域の金属窒化膜２０’および導電膜４’をウェットエッチング法でパターニングする。このパターニングにより、レジスト膜Ｒ１によって規定される領域に、金属窒化膜２０’から窒化物層２０が形成され、導電膜４’から導電層（被エッチング層）４ｂが形成される。また、レジスト膜Ｒ２によって規定される領域に、金属窒化膜２０’から第１のゲート層２０ａが形成され、導電膜４’から第２のゲート層４ａが形成される。第１のゲート層２０ａおよび第２のゲート層４ａはゲート電極４を構成する。
【０１１０】
次に、図７（ｄ）に示すように、ドライエッチング法によりレジスト膜Ｒ１を除去する。このドライエッチング法により、レジスト膜Ｒ２の一部が削られてレジスト膜Ｒ２よりも厚さの小さいレジスト膜Ｒ２’が得られる。
【０１１１】
続いて、さらなるドライエッチング法により、レジスト膜Ｒ２’および導電層４ｂを除去する。レジスト膜Ｒ２’の下にある第２のゲート層４ａは除去されずに残る。
【０１１２】
この後、図示しないが、図６（ｄ）〜図６（ｇ）を参照しながら説明したように、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを経て、ＴＦＴ基板１００Ｂを得る。
【０１１３】
この方法によると、窒化物層２０とゲート電極４とを１枚のフォトマスクから形成できるので、フォトマスクの数を削減でき、製造コストを削減し得る。
【０１１４】
なお、後述するように、導電層４ｂを除去せずに残し、導電層４ｂを介して、窒化物層２０とドレイン電極７ｄとを接続させることもできる。ただし、第２のゲート層４ａとしてＡｌ層やＣｕ層を用いる場合、表面に酸化被膜が形成されるため、上層となるドレイン電極７ｄとの接続が不安定となり、有効接続面積が小さくなる可能性がある。従って、そのような場合には、本実施形態のように、導電層４ｂを除去し、窒化物層２０とドレイン電極７ｄとを直接接触させることが好ましい。
【０１１５】
（第３の実施形態）
以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は表示装置のＴＦＴ基板である。
【０１１６】
図８は、本実施形態のＴＦＴ基板１００Ｃの模式的な断面図である。ＴＦＴ基板１００Ｃの平面図およびコンタクト部の拡大平面図は、それぞれ、図１（ａ）および図１（ｄ）を参照する。図８は図１（ａ）のＡ−Ａ’線に沿った断面構造を示している。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１１７】
ＴＦＴ基板１００Ｃは、窒化物層２０と同一の金属窒化膜を用いてゲート電極４（２０ａ）およびゲート配線１４が形成されている点で前述のＴＦＴ基板１００Ａ（図１）と異なっている。その他の構成および各構成要素の厚さや材料等は、ＴＦＴ基板１００Ａと同様である。
【０１１８】
本実施形態では、ゲート電極４（２０ａ）およびゲート配線と窒化物層２０とを同一の金属窒化膜の単層で形成するので、製造工程数を増やすことなく、コンタクト部９０の抵抗の増大および密着性の低下を抑制できる。また、窒化物層２０とゲート電極４とを別層で形成する場合には、ゲート電極４のエッチングの際に窒化物層２０もエッチングされる可能性があり、窒化物層２０の形成工程が不安定となるが、本実施形態によると、そのような不安定性を改善でき、プロセスの安定性を向上できる。
【０１１９】
次に、図９および図１０を参照しながら、ＴＦＴ基板１００Ｃの製造方法の一例を詳細に説明する。図９はＴＦＴ基板１００Ｃの製造方法の一例を説明するためのブロック図である。図１０（ａ）〜図１０（ｆ）は、ＴＦＴ基板１００Ｃの製造方法の一例を説明するための模式的な断面図であり、図８に対応する。
【０１２０】
図９に示すように、ＴＦＴ基板１００Ｃの製造方法は、画素電極形成工程ＰＸ、高融点金属の窒化物層およびゲート電極形成工程ＩＭ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【０１２１】
まず、図１０（ａ）に示すように、基板２の上に画素電極３を形成する。画素電極３の形成方法は、図３（ａ）を参照しながら前述した方法と同様である。
【０１２２】
次いで、図１０（ｂ）に示すように、基板２の上に高融点金属の窒化膜（不図示）を形成し、これをパターニングすることにより、画素電極３の一部上に位置する窒化物層２０と、画素電極３が形成されていない領域上に位置するゲート電極４（２０ａ）とを形成する。金属窒化膜の形成およびパターニングの方法は、図３（ｂ）を参照しながら前述した方法と同様である。
【０１２３】
次いで、図１０（ｃ）〜（ｆ）に示すように、絶縁層５、半導体層６、ソースおよびドレイン電極７ｓ、７ｄ、保護層８および共通電極９を形成し、ＴＦＴ基板１００Ｃを得る。これらの形成方法は、図３（ｄ）〜（ｇ）を参照しながら前述した方法と同様である。
【０１２４】
上記方法によると、図２および図３を参照しながら前述したＴＦＴ基板１００Ａの製造方法よりも、ゲート電極形成工程ＧＴを削減できるので、フォトマスク数を低減できる。また、画素電極３を形成した後、絶縁層５の形成前に、画素電極３の上に窒化物層２０を形成するので、絶縁層５の形成工程やその後の工程中に、コンタクト部９０に位置する画素電極３の上面が改質されることを抑制できる。
【０１２５】
（第４の実施形態）
図１１は、本実施形態のＴＦＴ基板１００Ｄの模式的な断面図である。ＴＦＴ基板１００Ｄの平面図およびコンタクト部の拡大平面図は、それぞれ、図１（ａ）および図１（ｄ）を参照する。図１１は図１（ａ）のＡ−Ａ’線に沿った断面構造を示している。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１２６】
ＴＦＴ基板１００Ｄでは、ＴＦＴ基板１００Ｂ（図４）と同様に、ゲート電極４（およびゲート配線１４）は、窒化物層２０と同一の金属窒化膜から形成された第１のゲート層２０ａと、第１のゲート層２０ａの上に形成された第２のゲート層４ａとを含む積層構造を有している。第２のゲート層４ａは、第１のゲート層２０ａとは異なる導電材料から形成されている。また、ＴＦＴ基板１００Ｄでは、窒化物層２０とドレイン電極７ｄとの間に、第２のゲート層４ａと同一の導電膜から形成された導電層４ｂを有している。導電層４ｂは、窒化物層２０と接し、かつ、ドレイン電極７ｄのうち開口部５ｕに位置する部分と接している。その他の構成および各構成要素の厚さや材料等は、ＴＦＴ基板１００Ａと同様である。
【０１２７】
本実施形態では、ゲート電極４およびゲート配線と、コンタクト部９０において窒化物層２０とドレイン電極７ｄとの間に形成される導電体層とを、同一の２つの膜（金属窒化膜および導電膜）をパターニングすることによって同時に形成する。このため、製造工程数を増やすことなく、コンタクト部９０の抵抗の増大および密着性の低下を抑制できる。また、窒化物層２０とゲート電極４とを別層で形成する場合には、ゲート電極４のエッチングの際に窒化物層２０もエッチングされる可能性があり、窒化物層２０の形成工程が不安定となるが、本実施形態によると、そのような不安定性を改善でき、プロセスの安定性を向上できる。
【０１２８】
次に、図１２および図１３を参照しながら、ＴＦＴ基板１００Ｄの製造方法の一例を詳細に説明する。図１２はＴＦＴ基板１００Ｄの製造方法の一例を説明するためのブロック図である。図１３（ａ）〜図１３（ｆ）は、ＴＦＴ基板１００Ｄの製造方法の一例を説明するための模式的な断面図であり、図１１に対応する。
【０１２９】
図１２に示すように、ＴＦＴ基板１００Ｄの製造方法は、画素電極形成工程ＰＸ、高融点金属の窒化物層およびゲート電極形成工程ＩＭ／ＧＴ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【０１３０】
まず、図１３（ａ）に示すように、基板２の上に画素電極３を形成する。画素電極３の形成方法は、図３（ａ）を参照しながら前述した方法と同様である。
【０１３１】
次いで、図１３（ｂ）に示すように、基板２の上に高融点金属の窒化膜（不図示）および導電膜（不図示）をこの順で形成する。次いで、これらの膜を同時にパターニングすることにより、画素電極３の一部上に、窒化膜から形成された窒化物層２０と、導電膜から形成された導電層４ｂとを形成する。また、画素電極３が形成されていない領域上に、窒化膜から形成された第１のゲート層２０ａと、導電膜から形成された第２のゲート層４ａとを形成する。
【０１３２】
次いで、図１３（ｃ）〜（ｆ）に示すように、絶縁層５、半導体層６、ソースおよびドレイン電極７ｓ、７ｄ、保護層８および共通電極９を形成し、ＴＦＴ基板１００Ｄを得る。これらの形成方法は、図３（ｄ）〜（ｇ）を参照しながら前述した方法と同様である。なお、本実施形態では、ドレイン電極７ｄは、開口部５ｕ内で導電層４ｂと接するように形成される。
【０１３３】
上記方法によると、ゲート電極４と窒化物層２０とを１つのフォトマスクで形成できるので、ＴＦＴ基板１００Ａの製造方法よりも、工程数（フォトマスク数）を削減できる。また、本実施形態でも、画素電極３を形成した後、絶縁層５の形成前に、画素電極３の上面に窒化物層２０を形成するので、絶縁層５の形成工程やその後の工程中に、コンタクト部９０に位置する画素電極３の上面が改質されることを抑制できる。
【０１３４】
（第５の実施形態）
以下、本発明による半導体装置の第５の実施形態を説明する。本実施形態の半導体装置は表示装置のＴＦＴ基板である。
【０１３５】
図１４（ａ）および（ｂ）は、それぞれ、本実施形態のＴＦＴ基板１００Ｅの模式的な断面図である。ＴＦＴ基板１００Ｅの平面図およびコンタクト部の拡大平面図は、それぞれ、図１（ａ）および図１（ｄ）を参照する。図１４（ａ）および（ｂ）は、それぞれ、図１（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面構造を示している。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１３６】
ＴＦＴ基板１００Ｅはゲート電極４と絶縁層５および画素電極３との間に、さらなる絶縁層５ａが形成されている点で、ＴＦＴ基板１００Ａと異なる。
【０１３７】
ＴＦＴ基板１００Ｅでは、ゲート絶縁層が絶縁層５および絶縁層５ａからなる２層構造を有し、これらの２層の間に画素電極３が設けられている。本実施形態では、絶縁層５ａを「第１ゲート絶縁層」、開口部５ｕが形成される絶縁層５を「第２ゲート絶縁層」と称する。
【０１３８】
第１ゲート絶縁層５ａおよび第２ゲート絶縁層５は、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成され得る。
【０１３９】
また、基板２からの不純物などの拡散防止や製造プロセスの処理時間低減のため、下層の第１ゲート絶縁層５ａは、ＳｉＮx、またはＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）から形成されてもよい。シリコン窒化膜から形成された絶縁層はエッチングレートが大きいので、処理時間を短くできる。また、第１ゲート絶縁層５ａは表示領域の略全面に設けられていてもよい（図１４（ｂ）参照）。
【０１４０】
下層である第１ゲート絶縁層５ａとして、基板２からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。
【０１４１】
なお、ゲート電極４やコンタクト部９０の構成は、図１４に示す構成に限定されない。図１４に示す例では、ＴＦＴ基板１００Ａ（図１）に第１ゲート絶縁層５ａを設けているが、前述の他のＴＦＴ基板１００Ｂ〜１００Ｄに第１ゲート絶縁層５ａを設けてもよい。
【０１４２】
本実施形態によると、コンタクト部９０において、ドレイン電極７ｄと画素電極３との間に窒化物層２０を介在させることにより、コンタクト部９０の抵抗の増大および密着性の低下を抑制できる。また、ゲート電極４と、画素電極３および窒化物層２０とを、絶縁層５ａを挟んで別層で形成するので、画素電極３および窒化物層２０の処理時にゲート電極４が影響を受けたり、ゲート電極４の処理時に窒化物層２０が影響を受けることを抑制できる、従って、プロセスの安定性を向上できる。
【０１４３】
本実施形態は、半導体層６として酸化物半導体層を用いる場合に好適に適用され得る。酸化物半導体ＴＦＴでは、酸化物半導体層の特性を維持するため（低抵抗化を抑制するため）には、ゲート絶縁層のうち酸化物半導体層と接する層となる第２ゲート絶縁層５として、酸素を含む層（例えばＳｉＯ2、ＳｉＯxＮy（ｘ＞ｙ）などの酸化絶縁膜）を用いることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。従って、酸化物半導体層の酸素欠損を低減でき、酸化物半導体層の低抵抗化を抑制できる。一方、そのような酸化絶縁膜の形成には、エッチレートが遅く処理タクトがかかるという問題がある。これに対し、ゲート絶縁層のうちゲート電極側に位置する第１ゲート絶縁層５ａを酸化絶縁膜以外の絶縁膜（例えばＳｉＮｘなどの窒化膜）で形成すると、ゲート絶縁層全体の厚さに対する絶縁酸化膜の厚さの割合（膜厚占有率）を低減できる。これにより、酸化物半導体層の低抵抗化を抑制しつつ、処理タクトを抑えることができる。このように、２層構造のゲート絶縁層を有する酸化物半導体ＴＦＴを備えた半導体装置に本実施形態を適用すると、高いＴＦＴ特性を確保しつつ、ゲート絶縁層の２層を利用して上記効果（プロセスの安定性の向上）を得ることができる。
【０１４４】
次に、図１５および図１６を参照しながら、本発明の実施形態によるＴＦＴ基板１００Ｅの製造方法の一例を説明する。
【０１４５】
図１５はＴＦＴ基板１００Ｅの製造方法を説明するためのブロック図である。図１６（ａ）〜図１６（ｈ）はＴＦＴ基板１００Ｅの製造方法を説明するための模式的な断面図である。なお、図１６（ａ）〜図１６（ｈ）は図１４（ａ）に対応する断面構造を示す。
【０１４６】
図１５に示すように、ＴＦＴ基板１００Ｅの製造方法は、ゲート電極形成工程ＧＴ、第１ゲート絶縁層工程ＧＩ−１、画素電極形成工程ＰＸ、高融点金属の窒化物層形成工程ＩＭ、第２ゲート絶縁層／半導体層形成工程ＧＩ−２／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【０１４７】
まず、図１６（ａ）に示すように、ゲート電極形成工程ＧＴでは、図３（ｃ）を参照しながら前述した方法と同様の方法でゲート電極４を形成する。
【０１４８】
次に、図１６（ｂ）に示すように、第１ゲート絶縁層工程ＧＩ−１では、ゲート電極４上に、例えばＣＶＤ法で不図示の絶縁膜を形成した後、フォトリソグラフィ法およびウェットまたはドライエッチング法などでこの絶縁膜をパターニングして、第１ゲート絶縁層５ａを形成する。また、第１ゲート絶縁層５ａのパターニング後、パターニングに用いられたレジスト（不図示）を剥離する。
【０１４９】
次に、図１６（ｃ）に示すように、画素電極形成工程ＰＸでは、ゲート絶縁層５ａの上に、図３（ａ）を参照しながら前述した方法と同様の方法で画素電極３を形成する。
【０１５０】
次に、図１６（ｄ）に示すように、高融点金属の窒化物層形成工程ＩＭでは、画素電極３の上面の一部上に、図３（ｂ）を参照しながら前述した方法と同様の方法で、窒化物層２０を形成する。
【０１５１】
続いて、図１６（ｅ）に示すように、第２ゲート絶縁層／半導体層形成工程ＧＩ−２／ＰＳでは、第１ゲート絶縁層５ａおよび画素電極３上に、第２ゲート絶縁層５および半導体層６を形成する。第２ゲート絶縁層５および半導体層６の形成方法は、それぞれ、図３（ｄ）を参照しながら前述した絶縁層５および半導体層６の形成方法と同様である。
【０１５２】
次に、図１６（ｆ）〜図１６（ｈ）に示すソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを経て、ソース電極７ｓ、ドレイン電極７ｄ、保護層８および共通電極９を形成する。これらの形成方法は、図３（ｅ）〜（ｇ）を参照しながら前述した方法と同様である。このようにして、ＴＦＴ基板１００Ｅを得る。
【０１５３】
画素電極３としてＩＴＯの多結晶体からなる電極層を形成する場合、上記方法において、画素電極３の形成後に行う窒化物層２０のパターニングとソースおよびドレイン電極のパターニングにはウェットエッチングを用いることが好ましい。ドライエッチングによって画素電極３の上面の特性が低下し、密着性の低下や接触抵抗の増大の要因になることを抑制できる。
【０１５４】
（第６の実施形態）
以下、本発明による半導体装置の第６の実施形態を説明する。本実施形態の半導体装置は表示装置のＴＦＴ基板である。
【０１５５】
図１７（ａ）および（ｂ）は、それぞれ、本実施形態のＴＦＴ基板１００Ｆの模式的な断面図である。ＴＦＴ基板１００Ｆの平面図およびコンタクト部の拡大平面図は、それぞれ、図１（ａ）および図１（ｄ）を参照する。図１７（ａ）および（ｂ）は、それぞれ、図１（ａ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面構造を示している。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１５６】
ＴＦＴ基板１００Ｆは、基板２上に下地絶縁層（バッファ層）１５が形成され、下地絶縁層１５の上にゲート電極４および画素電極３が形成されている点で、ＴＦＴ基板１００Ａと異なる。
【０１５７】
本実施形態によると、第１の実施形態のＴＦＴ基板１００Ａと同様の効果が得られる。さらに、ゲート電極４を構成するメタル材料によっては、基板２との密着性が低い場合があるが、基板２に下地絶縁層１５を形成することにより、ゲート電極４の密着性を高めることができる。また、下地絶縁層１５が基板２の保護層として機能することから、基板２として、アルカリガラスなどのイオン溶出が生じ得る基板を使用することも可能になる。さらに、基板２として、アクリル樹脂などのプラスチック基板や、ＰＥＴなどのフィルム基材を用いることもできる。このように、基板２として、無アルカリガラス以外の基板も広く用いることができるので、基板２の選択性が高くなる。
【０１５８】
基板２として、耐熱性の低いプラスチックやフィルム基材を用いる場合には、半導体層６として酸化物半導体層を用いることが好ましい。酸化物半導体はＳｉ系半導体よりも低温での処理が可能であるので、プラスチックやフィルム基材上に、酸化物半導体膜を形成し、パターニングすることが可能である。従って、基板２としてプラスチックやフィルム基材を使用し、その表面に下地絶縁層１５を形成した後に酸化物半導体ＴＦＴを形成すると、例えばフレキシブルディスプレイに好適に適用可能な半導体装置を製造できる。
【０１５９】
下地絶縁層１５として、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。下地絶縁層１５の厚さは例えば約５０ｎｍ以上６００ｎｍ以下である。
【０１６０】
なお、ゲート電極４やコンタクト部９０の構成は図１７に示す構成に限定されない。図１７では、ＴＦＴ１００Ａ（図１）に下地絶縁層１５を形成しているが、他のＴＦＴ基板１００Ｂ〜１００Ｄに下地絶縁層１５を適用してもよい。
【０１６１】
ＴＦＴ基板１００Ｆは、次のようにして製造できる。まず、基板２上に、ＣＶＤ法などにより下地絶縁層１５を形成する（バッファ層形成工程ＢＵ）。続いて、画素電極形成工程ＰＸ、ゲート電極形成工程ＧＴ、高融点金属の窒化物層形成工程ＩＭ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを行う。下地絶縁層１５の形成後の各工程は、図３（ａ）〜（ｇ）を参照しながら前述した工程と同様である。
【０１６２】
（第７の実施形態）
以下、本発明の半導体装置の第７の実施形態を説明する。本実施形態の半導体装置は、透明導電層と金属層との間に絶縁層が形成されていない点で、前述の実施形態と異なっている。
【０１６３】
本実施形態の半導体装置は、透明導電層と金属層とを接続するコンタクト部を有している。コンタクト部において、透明導電層と金属層との間に高融点金属の窒化物層が配置されており、高融点金属の窒化物層は、透明導電層の上面と接している。また、基板の法線方向から見たとき、高融点金属の窒化物層は、金属層と透明導電層とが重なった領域に配置されており、高融点金属の窒化物層の形状と金属層の形状とは異なっている。金属層は例えばドレイン電極またはドレイン電極と電気的に接続された電極層であり、透明導電層は例えば画素電極である。なお、本実施形態の半導体装置は、上記のような構成のコンタクト部を有していればよく、そのようなコンタクト部はＴＦＴと画素電極とのコンタクト部に限定されず、端子部や接続部であってもよい。
【０１６４】
以下、ＴＦＴ基板を例に、本実施形態の半導体装置の構成をより具体的に説明する。
【０１６５】
図１８（ａ）は本発明の実施形態によるＴＦＴ基板１００Ｇの模式的な平面図である。図１８（ｂ）は、図１８（ａ）のＡ−Ａ’線に沿ったＴＦＴ基板１００Ｇの模式的な断面図、図１８（ｂ）は、図１８（ａ）のＢ−Ｂ’線に沿ったＴＦＴ基板１００Ｇの模式的な断面図である。図１８（ｄ）は、ＴＦＴ基板１００Ｇにおけるコンタクト部を含む領域を拡大した拡大平面図である。図１に示すＴＦＴ基板１００Ａと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１６６】
図１８（ａ）〜図１８（ｄ）に示すように、ＴＦＴ基板１００Ｇは、基板２と、基板２上に形成されたゲート電極４と、ゲート電極４を覆う絶縁層５と、絶縁層５上に形成された画素電極（透明導電層）３と、絶縁層５を介してゲート電極４と重なる半導体層６と、半導体層６に電気的に接続されたソース電極７ｓおよびドレイン電極（金属層）７ｄとを有している。ＴＦＴ基板１００Ｇには、ドレイン電極７ｄと画素電極３とを電気的に接続するコンタクト部９０が設けられている。
【０１６７】
コンタクト部９０では、画素電極３とドレイン電極７ｄとの間には窒化物層２０が配置されている。窒化物層２０は、画素電極３の上面の一部と接している。また、基板２の法線方向から見たとき、窒化物層２０の形状と、ドレイン電極７ｄの形状とは異なっている。本実施形態では、絶縁層５はゲート絶縁層であり、画素電極３および窒化物層２０は、絶縁層５よりも上に設けられている。
【０１６８】
本実施形態のＴＦＴ基板１００Ｇは、ドレイン電極７ｄと画素電極３との間に窒化物層２０を有しているので、画素電極３とドレイン電極７ｄとの間の抵抗を低く抑えることができ、かつ、これらの密着性を高めることができる。また、窒化物層２０の形状と、ドレイン電極７ｄの形状とは異なっている。このように、窒化物層２０とドレイン電極７ｄとは別々にパターニングされているので、必要な領域にのみ窒化物層２０を配置でき、製造コストを低く抑えることができる。
【０１６９】
図示する例では、基板２の法線方向から見たとき、窒化物層２０は、ドレイン電極７ｄと画素電極３とが重なった領域の全体に配置されている。このため、画素電極３の上面はドレイン電極７ｄと直接接していない。このような構成により、画素電極３の上面の特性による密着性の低下や抵抗の増大をより効果的に抑制できる。例えば図１８（ｄ）から分かるように、基板２の法線方向から見たとき、ドレイン電極７ｄの幅よりも窒化物層２０の幅を大きくすることにより、より確実に上記の構成を実現できる。
【０１７０】
前述の第１〜第６の実施形態では、コンタクト部は、絶縁層のコンタクトホール内に形成されるので、接触面積はコンタクトホールの面積に制限される。これに対し、本実施形態では、ドレイン電極７ｄと画素電極３との間に絶縁層を形成しないので、コンタクト部におけるドレイン電極７ｄと窒化物層２０（または窒化物層２０および画素電極３）との接触面積をより大きくできる。従って、表示品位をより安定化できる。
【０１７１】
また、図１８に示す例では、窒化物層２０の幅をドレイン電極７ｄの幅よりも大きくしているので、その分だけ画素の開口面積が小さくなる。しかしながら、本実施形態によると、第１〜第６の実施形態と比べて、同程度の接触面積を確保しつつ、ドレイン電極７ｄのうち画素電極３と重なる部分の長さを抑えることが可能である。従って、ドレイン電極７ｄの長さを抑えることによって、ドレイン電極７ｄの幅を大きくしても、開口率を高く維持できる。
【０１７２】
次に、図１９および図２０を参照しながらＴＦＴ基板１００Ｇの製造方法の一例を説明する。図１９は、ＴＦＴ基板１００Ｇの製造方法を説明するためのブロック図である。図２０（ａ）〜図２０（ｇ）は、ＴＦＴ基板１００Ｇの製造方法を説明するための模式的な断面図である。
【０１７３】
図１９に示すように、ＴＦＴ基板１００Ｇの製造方法は、ゲート電極形成工程ＧＴ、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳ、画素電極形成工程ＰＸ、高融点金属の窒化物層形成工程ＩＭ、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを有し、この順にプロセスが進む。
【０１７４】
図２０（ａ）〜図２０（ｇ）を参照しながら具体的な製造工程を説明する。なお、図２０（ａ）〜図２０（ｇ）に示す断面構造は、図１８（ｂ）に示した断面構造に対応する。また、各膜の形成方法やパターニング方法は、図３を参照しながら前述した方法と同様とする。
【０１７５】
図２０（ａ）に示すように、ゲート電極形成工程ＧＴでは、基板２上に例えばスパッタ法で導電膜を形成した後、この導電膜をパターニングして、ゲート電極４を形成する。
【０１７６】
次に、図２０（ｂ）に示すように、ゲート絶縁層／半導体層形成工程ＧＩ／ＰＳでは、ゲート電極４を覆うように、不図示の絶縁膜を例えばＣＶＤ法などで形成する。次いで、この絶縁膜をパターニングして絶縁層５を形成する。この後、絶縁層５上に、不図示の半導体膜（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜）を例えばスパッタ法などで形成し、この半導体膜をパターニングして、半導体層６を形成する。半導体層６は、絶縁層５を介してゲート電極４と重なるように形成される。
【０１７７】
次に、図２０（ｃ）に示すように、画素電極形成工程ＰＸでは、絶縁層５の上に不図示の導電膜（例えば、ＩＴＯ膜などの透明導電膜）を形成した後、この導電膜をパターニングして、画素電極３を形成する。
【０１７８】
続いて、図２０（ｄ）に示すように、高融点金属の窒化物層形成工程ＩＭでは、例えば窒素雰囲気中でスパッタ法により、画素電極３を覆うように高融点金属の窒化膜を形成する。次いで、この窒化膜をパターニングして、画素電極３の上面の一部上に窒化物層２０を形成する。
【０１７９】
次に、図２０（ｅ）に示すように、ソース・ドレイン電極形成工程ＳＤでは、半導体層６上、絶縁層５上、および窒化物層２０上に不図示の金属膜を例えばスパッタ法にて形成する。この後、フォトリソグラフィ法およびウェットエッチング法などによりこの金属膜をパターニングして、ソース電極７ｓおよびドレイン電極７ｄを形成する。
【０１８０】
ソース電極７ｓおよびドレイン電極７ｄは、それぞれ、半導体層６に電気的に接続される。半導体層６のうちソース電極７ｓと接する部分がソースコンタクト領域、ドレイン電極７ｄと接する部分がドレインコンタクト領域となり、ソースコンタクト領域とドレインコンタクト領域とに挟まれた部分がチャネル領域となる。ドレイン電極７ｄは、また、窒化物層２０を介して画素電極３と電気的に接続される。なお、ドレイン電極７ｄが窒化物層２０および画素電極３の両方と接していてもよい。このようにして、ドレイン電極７ｄと画素電極３とを接続するコンタクト部９０が得られる。
【０１８１】
次に、図２０（ｆ）および図２０（ｇ）に示すように、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを行い、保護層８および共通電極９を形成する。これらの形成方法は、図３（ｆ）および図３（ｇ）を参照しながら前述した方法と同様である。このようにして、ＴＦＴ基板１００Ｇを得る。
【０１８２】
上記方法によると、画素電極３を形成した後、ソースおよびドレイン電極７ｓ、７ｄを形成する前に窒化物層２０を形成し、画素電極３の上面を保護できる。このため、ソースおよびドレイン電極形成工程やその後の工程で、画素電極３の上面が改質することを抑制できるので、コンタクト部の抵抗の増大や信頼性の低下を抑制できる。
【０１８３】
ＴＦＴ基板１００Ｇの製造方法は上記方法に限定されない。例えば、上記方法における画素電極形成工程ＰＸと高融点金属の窒化物層形成工程ＩＭとを同時に行うことも可能である。
【０１８４】
図２１（ａ）〜（ｅ）は、ＴＦＴ基板１００Ｇの製造方法の他の例を説明するための図であり、画素電極の形成と高融点金属の窒化物層の形成とを同時に行う工程ＰＸ／ＩＭを示す断面図である。
【０１８５】
まず、上記と同様の方法で、基板２上にゲート電極４および絶縁層５を形成する。
【０１８６】
次いで、図２１（ａ）に示すように、絶縁層５の上に、透明導電膜３’を形成し、透明導電膜３’の上に高融点金属の窒化膜（金属窒化膜）２０’を形成する。
【０１８７】
次に、図２１（ｂ）に示すように、１つのフォトマスク（ハーフトーンマスク）からハーフトーン露光法により、金属窒化膜２０’上に、互いに厚さの異なるレジスト膜Ｒ３およびＲ４を所望のパターン形状に形成する。ここでは、窒化物層を形成しようとする領域にレジスト膜Ｒ３を形成し、画素電極を形成しようとする領域（窒化物を形成しようとする領域以外）にレジスト膜Ｒ３よりも薄いレジスト膜Ｒ４を形成する。
【０１８８】
次に、図２１（ｃ）に示すように、レジスト膜Ｒ３およびＲ４で覆われていない領域の透明導電膜３’および金属窒化膜２０’をウェットエッチング法でパターニングする。このパターニングにより、透明導電膜３’から画素電極３が形成され、金属窒化膜２０’から窒化物層２０が形成される。
【０１８９】
次に、図２１（ｄ）に示すように、ドライエッチング法によりレジスト膜Ｒ４を除去する。また、このドライエッチング法により、レジスト膜Ｒ３の一部が削られてレジスト膜Ｒ３よりも厚さの小さいレジスト膜Ｒ３’となる。この後、図２１（ｅ）に示すように、レジスト膜Ｒ３’を公知の方法で除去する。
【０１９０】
この後、図３（ｅ）〜図３（ｇ）を参照しながら説明したように、ソース・ドレイン電極形成工程ＳＤ、保護層形成工程ＰＡＳおよび共通電極形成工程ＣＴを経て、図１８に示したＴＦＴ基板１００Ｇが得られる。
【０１９１】
上記方法のように、ハーフトーン露光法を利用すると、画素電極３と窒化物層２０とを１枚のフォトマスクから形成できるので、フォトマスクの数を削減でき、製造コストを削減できる。
【０１９２】
上述した第１〜第６の実施形態では、窒化物層２０とドレイン電極７ｄとの間に絶縁層５を形成しており、コンタクト部９０は、絶縁層５のコンタクトホール内に形成される。第７の実施形態では、窒化物層２０とドレイン電極７ｄとの間に絶縁層が設けられていない。上述したように、第７の実施形態によると、コンタクト部９０におけるドレイン電極７ｄと窒化物層２０、および窒化物層２０と画素電極３との接触面積を大きくできるというメリットがある。一方、第１〜第６の実施形態のように、絶縁層５のコンタクトホール内にコンタクト部９０を形成すると、画素の開口率をさらに高めることが可能になる。以下、図面を参照しながら、この理由を説明する。
【０１９３】
窒化物層２０とドレイン電極７ｄとの間に絶縁層を形成しない構成によると（第７の実施形態）、図１８（ｄ）に示すように、絶縁層５上にソース配線７（ｍ）および７（ｍ＋１）と画素電極３（ｍ）が形成される。画素電極３（ｍ）は、隣接するソース配線７（ｍ）および７（ｍ＋１）の間に形成される。この場合、画素電極３とソース配線７（ｍ）および７（ｍ＋１）との間の距離は、それぞれ例えば５μｍ以上に設定される。これは、画素電極３とソース配線７との間隔が小さすぎると（例えば５μｍ未満）、これらの間で短絡する可能性があるからである。
【０１９４】
これに対し、窒化物層２０とドレイン電極７ｄとの間に絶縁層５を形成する構成によると（第１〜第６の実施形態）、図１（ｄ）に示すように、ソース配線７（ｍ）および７（ｍ＋１）と画素電極３（ｍ）とが異なるレイヤーに形成されるので、基板２の法線方向から見たときに、画素電極３とソース配線７との間隔が例えば５μｍ未満であっても、さらには画素電極３とソース配線７とが最大約１μｍぐらい重なって配置されていても、これらの間で短絡が起きる可能性は低い。従って、基板２の法線方向から見たときの、ソース配線７（ｍ）および７（ｍ＋１）と画素電極３との間の距離を小さく抑えたり、あるいは、重なるように配置することが可能になる。
【０１９５】
なお、上記とは逆に、ゲート配線１４と画素電極３とは、図１８に示す構成では異なるレイヤーに形成され、図１に示す構成では同じレイヤーに形成される。このため、図１８に示す構成の方が、ゲート配線１４と画素電極３との距離を小さくできる。一般的に、例えば液晶表示装置の１画素は、ソース配線７（ｍ）および７（ｍ＋１）の延設方向と平行な方向（列方向）の長さは、列方向と垂直な方向（行方向）の長さよりも長い（例えば、列方向の長さ：行方向の長さ＝３：１）。従って、ソース配線７（ｍ）および７（ｍ＋１）と画素電極３との間の距離を小さくする方が、ゲート配線１４と画素電極３（ｍ）および３（ｍ＋１）との間の距離を小さくするよりも、画素の有効開口領域ｖの面積を大きくすることに対する効果が大きい。よって、図１（ｄ）に示すように、窒化物層２０とドレイン電極７ｄとの間に絶縁層５を形成する構成を採用した方が、画素の開口率をより効果的に向上できる。
【０１９６】
本発明による半導体装置の実施形態は、透明導電層と、その上層にある金属層と、それらの間に配置された窒化物層とを有するコンタクト部を備えていればよく、上述したＴＦＴ基板に限定されず、種々の半導体装置に適用され得る。また、製造プロセスや各構成要素の材料、厚さなども上述した例に限定されない。さらに、ＴＦＴの構造も上述した例に限定されない。例えば酸化物半導体ＴＦＴを形成する場合、チャネル領域と接するようにエッチストップ層が設けられていてもよい。酸化物半導体膜の一部を低抵抗化することにより、酸化物半導体層と画素電極とを同一の酸化物半導体膜から形成することもできる。その場合でも、画素電極（透明な酸化物層）とドレイン電極との間に、画素電極の上面と接するように窒化物層を形成することにより、コンタクト部の抵抗の増大と密着性の低下を抑える効果が得られる。
【０１９７】
上述した実施形態のＴＦＴ基板１００Ａ〜１００Ｇは、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードなどの縦電界駆動方式の表示装置に適用してもよい。その場合には、共通電極９を設けなくてもよい。あるいは、共通電極９の代わりに、画素電極３と対向して補助容量電極として機能する透明導電層を設けて、画素内に透明な補助容量を形成してもよい。
【産業上の利用可能性】
【０１９８】
本発明の実施形態は、透明導電層と金属層とを接続するコンタクト部を備えた種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などにも適用できる。
【符号の説明】
【０１９９】
２      基板
３、３（ｍ）、３（ｍ＋１）      画素電極（透明導電層）
４      ゲート電極
５      絶縁層
５ｕ      開口部
６      半導体層
７ｓ      ソース電極
７ｄ      ドレイン電極（金属層）
７（ｍ）、７（ｍ＋１）      ソース配線
８      保護層
９      共通電極
１４      ゲート配線
１５      下地絶縁層
１９      スリット
２０      窒化物層
１００Ａ〜１００Ｇ      半導体装置（ＴＦＴ基板）
【図１】
2014021252.tif 000003
【図２】
2014021252.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014021252.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2014021252.tif 000016
【図１５】
2014021252.tif 000017
【図１６】
2014021252.tif 000018
【図１７】
2014021252.tif 000019
【図１８】
2014021252.tif 000020
【図１９】
2014021252.tif 000021
【図２０】
2014021252.tif 000022
【図２１】
2014021252.tif 000023
【図２２】
2014021252.tif 000024
【図２３】
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【手続補正書】
【提出日】平成27年12月18日(2015.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
基板に支持された透明導電層と、
前記透明導電層を覆うように形成され、かつ、前記透明導電層と少なくとも部分的に重なる開口部を有する絶縁層と、
前記絶縁層上および前記開口部内に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層のうち前記開口部内に位置する部分との間には高融点金属の窒化物層が配置されており、
前記基板の法線方向から見たとき、前記窒化物層の少なくとも一部は前記開口部と重なっており、かつ、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっており、
前記高融点金属の窒化物層は前記透明導電層の上面と接している半導体装置。
【請求項２】
前記基板の法線方向から見たとき、前記窒化物層は前記開口部の全体と重なっている、請求項１に記載の半導体装置。
【請求項３】
前記高融点金属の窒化物層の上面は前記金属層の前記開口部内に位置する部分と接している請求項１または２に記載の半導体装置。
【請求項４】
前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記絶縁層は前記ゲート絶縁層を含み、
前記透明導電層は画素電極として機能する請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第１のゲート層を含む請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第１のゲート層上に配置された第２のゲート層をさらに含み、前記第２のゲート層は前記第１のゲート層とは異なる材料から形成されている請求項５に記載の半導体装置。
【請求項７】
前記高融点金属の窒化物層と前記金属層との間に、前記第２のゲート層と同一の導電膜から形成された導電層をさらに有する請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極と前記透明導電層および前記絶縁層との間に、さらなる絶縁層を有している請求項４から７のいずれかに記載の半導体装置。
【請求項９】
前記基板と前記ゲート電極および前記透明導電層との間に、下地絶縁層を有している請求項４から７のいずれかに記載の半導体装置。
【請求項１０】
前記窒化物層の上面の少なくとも一部は前記絶縁層と接している請求項１から６のいずれかに記載の半導体装置。
【請求項１１】
前記高融点金属の窒化物層の上面は前記導電層と接し、前記導電層の上面は、前記金属層の前記開口部内に位置する部分と接している請求項７に記載の半導体装置。
【請求項１２】
基板と、
基板に支持された透明導電層と、
前記透明導電層の上に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層との間には高融点金属の窒化物層が配置されており、
前記高融点金属の窒化物層は、前記透明導電層の上面と接しており、
前記基板の法線方向から見たとき、前記高融点金属の窒化物層は前記金属層と前記透明導電層とが重なった領域の全体に配置され、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっている半導体装置。
【請求項１３】
前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層および前記透明導電層は、前記ゲート絶縁層の上に配置されており、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記透明導電層は画素電極として機能する請求項１２に記載の半導体装置。
【請求項１４】
前記ソース電極および前記ドレイン電極の上に形成された保護層と、
前記保護層を介して前記透明導電層の少なくとも一部と重なるように配置された共通電極とをさらに有する請求項４または１３に記載の半導体装置。
【請求項１５】
前記半導体層は酸化物半導体層である請求項４から９、１３および１４のいずれかに記載の半導体装置。
【請求項１６】
前記酸化物半導体層はＩｎ、ＧａおよびＺｎを含む請求項１５に記載の半導体装置。
【請求項１７】
請求項４または１３に記載の半導体装置の製造方法であって、
前記基板上に、前記透明導電層を形成した後、前記ゲート電極および前記絶縁層を形成する前に、前記窒化物層を形成する半導体装置の製造方法。
【請求項１８】
前記酸化物半導体層は結晶性を有する、請求項１６に記載の半導体装置。
【請求項１９】
前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記絶縁層は前記ゲート絶縁層を含み、
前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第１のゲート層を含む請求項１から３のいずれかに記載の半導体装置。
【請求項２０】
前記ゲート電極は、前記第１のゲート層上に配置された第２のゲート層をさらに含み、前記第２のゲート層は前記第１のゲート層とは異なる材料から形成されている請求項１９に記載の半導体装置。
【請求項２１】
前記高融点金属の窒化物層と前記金属層との間に、前記第２のゲート層と同一の導電膜から形成された導電層をさらに有する請求項２０に記載の半導体装置。
【請求項２２】
前記高融点金属の窒化物層の上面は前記導電層と接し、前記導電層の上面は、前記金属層の前記開口部内に位置する部分と接している請求項２１に記載の半導体装置。
【国際調査報告】
2014021252.tif 000026
2014021252.tif 000027
2014021252.tif 000028
2014021252.tif 000029