(57)【要約】  ｐ型薄層（３４）は、ｎ-半導体基板（３７）の裏面からｐ型分離層（３３）の底部に達するＶ字溝（３１）の側壁面に沿って設けられ、ｐ型コレクタ層（３５）とｐ型分離層（３３）とを連結する。コレクタ電極（３６）は、ｐ型コレクタ層（３５）の表面およびｐ型薄層（３４）の表面に接触する。コレクタ電極（３６）は、ｎ-半導体基板（３７）側から順にＡｌ−Ｓｉ膜（４２）とバリア層（４３）とＮｉ系金属膜（４４）とＡｕ系金属膜（４５）とを積層してなる。ｐ型コレクタ層（３５）表面に接するＡｌ−Ｓｉ膜（４２）の厚さは、１．１μｍ〜３．０μｍの範囲内の厚さである。ｐ型薄層（３４）に接するＡｌ−Ｓｉ膜（４２）の厚さは、０．５５μｍ〜１．５μｍの範囲内の厚さである。これにより、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、錫を含有するはんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができる。
2013172394.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面から所定の深さで設けられ、半導体機能領域を取り囲む第２導電型の分離層と、
前記半導体基板の他方の主面から前記分離層の底部に達するＶ字溝と、
前記半導体基板の他方の主面の前記Ｖ字溝に囲まれた部分に設けられた第２導電型半導体層と、
前記Ｖ字溝の側壁に沿って設けられ、前記分離層と前記第２導電型半導体層とを連結する第２導電型半導体薄層と、
前記第２導電型半導体層の表面および前記第２導電型半導体薄層の表面に接触する金属電極と、
を備え、
前記金属電極は、少なくとも、前記半導体基板側から順に、アルミニウムおよびシリコンを含む第１金属膜と、はんだ濡れ性を有する金属を主成分とする第２金属膜と、当該第２金属膜の酸化を防止する第３金属膜と、が積層されてなる積層膜であり、
前記第２導電型半導体層の表面に接する部分における前記第１金属膜の厚さは、１．１μｍ〜３．０μｍの範囲内の厚さであり、
前記第２導電型半導体薄層の表面に接する部分における前記第１金属膜の厚さは、０．５５μｍ〜１．５μｍの範囲内の厚さであることを特徴とする半導体装置。
【請求項２】
前記金属電極は、前記第１金属膜と前記第２金属膜との間に、前記第１金属膜および前記第２金属膜よりも高融点の金属を主成分とするバリア層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２導電型半導体層の表面に積層される部分における前記バリア層の厚さは、０．０８μｍ〜０．２μｍの範囲内の厚さであり、
前記第２導電型半導体薄層の表面に積層される部分における前記バリア層の厚さは、０．０３μｍ〜０．１μｍの範囲内の厚さであることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２金属膜はニッケル膜であり、
前記第２導電型半導体層の表面に積層される部分における前記第２金属膜の厚さは、０．２μｍ〜１．２μｍの範囲内の厚さであり、
前記第２導電型半導体薄層の表面に積層される部分における前記第２金属膜の厚さは、０．１μｍ〜０．６μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第３金属膜は金膜であり、
前記第２導電型半導体層の表面に積層される部分における前記第３金属膜の厚さは、０．１μｍ〜０．４μｍの範囲内の厚さであり、
前記第２導電型半導体薄層の表面に積層される部分における前記第３金属膜の厚さは、０．０５μｍ〜０．２μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第３金属膜は銀膜であり、
前記第２導電型半導体層の表面に積層される部分における前記第３金属膜の厚さは、０．４μｍ〜２．０μｍの範囲内の厚さであり、
前記第２導電型半導体薄層の表面に積層される部分における前記第３金属膜の厚さは、０．２μｍ〜１．０μｍの範囲内の厚さであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体基板の一方の主面側の、主電流の流れる活性領域である前記半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、
前記半導体基板の一方の主面側に設けられ、層間絶縁膜によって前記絶縁ゲート構造と絶縁されたエミッタ電極と、
前記第２導電型半導体層にオーミック接触するコレクタ電極である前記金属電極と、を備えた絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分とすることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電力変換装置は、昨今の二酸化炭素（ＣＯ2）排出抑制対策や、スマートグリットの進展等により需要が伸長してきており、その伸長は将来も続くと見られている。この電力変換装置には、従来よりＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）等のパワー半導体装置が多く搭載されている。【０００３】
電力変換装置は、少なからずエネルギー損失を伴うため、その損失低減は以前のみならず現在もなお課題となっている。電力変換装置の損失低減を図るために、電力変換装置に搭載されるパワー半導体装置は、歴史的には損失の多い電流駆動型のＢＪＴから損失の少ない電圧駆動型のＩＧＢＴやＭＯＳＦＥＴへの置き換えがなされてきた。また、これらの電力変換装置に搭載されるデバイスのうち、特にＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するデバイスであるため、注目されている。【０００４】
さらに、これらの電力変換装置に搭載されるＩＧＢＴやＭＯＳＦＥＴなどのデバイスの製造方法についても微細加工、基板の薄化等の改良が重ねられることにより、デバイス自体のさらなる損失低減が図られると共に、デバイスの小型化や低コスト化も併せて進展してきている。その結果、これらのデバイスの応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。【０００５】
一方、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にすることができる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、順方向および逆方向の双方向に耐圧特性を有するＩＧＢＴ（以下、逆阻止ＩＧＢＴとする）が公知である。【０００６】
この逆阻止ＩＧＢＴを逆並列接続したデバイス構成にすることにより、従来のＩＧＢＴを用いて双方向スイッチングデバイスを構成する場合に必要となる逆阻止用のダイオードが不要になるため、双方向スイッチングデバイスの低損失化を図ることができる。そして、双方向スイッチングデバイスの低損失化が実現することにより、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができる。このため、近年、逆阻止ＩＧＢＴは、市場からも要望されている。逆阻止ＩＧＢＴとは、通常の順方向耐圧（順耐圧）に加えて逆方向耐圧（逆耐圧）にも高信頼性の特性を持つＩＧＢＴであり、そのような特性を持つ逆阻止ＩＧＢＴの低コストでの提供が求められている。【０００７】
従来の逆阻止ＩＧＢＴとして、図５に示す半導体基板（チップ）端部の断面構造を有する逆阻止ＩＧＢＴ１００が知られている（例えば、下記特許文献１参照。）。図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。この逆阻止ＩＧＢＴ１００より以前の逆阻止ＩＧＢＴ（例えば、下記特許文献２の図１４を参照。）は、半導体基板のおもて面から裏面に達する深い拡散層（ｐ型分離層）を必要としていた。しかしながら、この深い拡散層（ｐ型分離層）の形成は、デバイスの特性や製造装置に対して、多くの好ましくない問題点（特性不良、高コスト）を伴うため、その実用性の低いことが知られている。【０００８】
そこで、図５の逆阻止ＩＧＢＴ１００では、従来のような深い拡散層からなるｐ型分離層ではなく、基板おもて面から所定の深さまでのより浅いｐ+型分離層４を形成する構成とすることにより、従来の深い拡散層からなるｐ型分離層を有する逆阻止ＩＧＢＴで生じていた前記問題点を低減し実用性を高めた。このようなｐ+型分離層４を有する逆阻止ＩＧＢＴ１００では、ｐ型分離層４に対向する基板裏面側からｐ+型分離層４の底部に接触する深さでＶ字溝８が形成される。Ｖ字溝８に取り囲まれた裏面平坦部には、ｐ型コレクタ層９が形成される。Ｖ字溝８の内面（側壁部１０）に沿ってｐ型薄層１１が形成される。ｐ型薄層１１は、ｐ+型分離層４およびｐ型コレクタ層９に接する。【０００９】
ｐ型薄層１１がｐ型分離層４とｐ型コレクタ層９とを同導電型で接続するため、ｐ型分離層４は前述の深い拡散層からなるｐ型分離層と同様の機能を有する。このようなｐ型分離層４を含む構成の逆阻止ＩＧＢＴ１００とすることにより、従来の高温で長時間の拡散を必要とする深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-ドリフト層１のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。符号５はガードリング、符号６はフィールド絶縁膜、符号７はフィールドプレート、符号１２はコレクタ電極である。【００１０】
一方、ＩＧＢＴのコレクタ電極の形成技術に関しては、Ａｌ（アルミニウム）スパイク現象により生じる逆耐圧不良を低減させることができることが提案されている。その内容は、コレクタ層の表面に、厚さ（膜厚）が０．３μｍ以上１．０μｍ以下で、Ｓｉ（シリコン）濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のＡｌ−Ｓｉ（アルミニウムシリコン）膜を第１層目とするコレクタ電極を設けるというものである（例えば、下記特許文献２参照。）。【００１１】
Ａｌスパイク現象とは、チップを実装するための組立時におけるコレクタ電極と被接合部材とのはんだ付けの際の温度上昇によって、コレクタ電極を構成するチップの裏面の金属膜のうち、Ｓｉ基板に直接接触するＡｌ−Ｓｉ膜中のＡｌ原子とＳｉ基板中のＳｉ原子とが相互拡散し、Ｓｉ基板からＳｉ原子が抜けた微小な凹みに「Ａｌスパイク」と呼ばれるＡｌ原子が析出する現象である。はんだ付けの際の温度にも関係するが、Ａｌスパイク現象は、Ａｌ−Ｓｉ膜中のＳｉ濃度が低いまたは無い場合に発生し易い。そして、ｎ-ドリフト層とｐ型コレクタ層との間のｐｎ接合の基板裏面からの深さが浅い場合に、基板裏面に発生したＡｌスパイクがｐｎ接合に達しやすくなるため、逆耐圧特性を劣化させるという問題がある。【００１２】
また、ＩＧＢＴのコレクタ電極の形成技術に関して、コレクタ電極として厚さが０．６μｍ〜０．８μｍのＮｉ（ニッケル）膜を含む金属膜を形成することにより、ウエハの反りを少なくし、ウエハ搬送時などにおけるウエハ割れやキズによる不良を低減することができることが提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−１８１７７０号公報（図１〜図３）
【特許文献２】特開２００７−３６２１１号公報（要約、００１６段落）
【特許文献３】特開２００６−５９９２９号公報（００１８〜００１９段落）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、発明者が鋭意研究を重ねた結果、上記特許文献１の記載または上記特許文献１の記載から示唆される、図５に示す構造の従来の逆阻止ＩＧＢＴ１００に対しては、上記特許文献２に記載の条件に見合うＡｌ−Ｓｉ／Ｔｉ（チタン）／Ｎｉ／Ａｕ（金）などの金属積層膜を主体とするコレクタ電極１２を形成しても、Ａｌスパイクの発生に起因する逆耐圧不良が依然として解消されないことが判明した。このＡｌスパイクによる問題は、上記特許文献２によれば、コレクタ電極１２を構成する金属積層膜のうち、ｐ型コレクタ層９表面に接するＡｌ−Ｓｉ膜の厚さが薄く、さらにｐ型コレクタ層９の厚さが薄く、ｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合が基板裏面に非常に近い場合に発生し易い。基板裏面に発生したＡｌスパイクがｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合に達した場合、漏れ電流の増大、耐圧の劣化が発生する虞が高まる。【００１５】
本発明は、上述した従来技術による問題点を解消するため、はんだ付け処理温度が加えられた後でも、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解消し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ｎ型半導体基板の一方の主面から所定の深さで、ｐ型分離層が設けられている。ｐ型分離層は、半導体機能領域を取り囲む。ｎ型半導体基板の他方の主面からｐ型分離層の底部に達するＶ字溝が設けられている。ｎ型半導体基板の他方の主面のＶ字溝に囲まれた部分には、ｐ型半導体層が設けられている。Ｖ字溝の側壁に沿ってｐ型半導体薄層が設けられている。ｐ型半導体薄層は、ｐ型分離層とｐ型半導体層とを連結する。ｐ型半導体層の表面およびｐ型半導体薄層の表面に接触する金属電極が設けられている。金属電極は、少なくとも、ｎ型半導体基板側から順に、Ａｌ−Ｓｉ膜である第１金属膜と、はんだ濡れ性を有する金属を主成分とする第２金属膜と、第２金属膜の酸化を防止する第３金属膜とが積層されてなる積層膜である。そして、ｐ型半導体層の表面に接する部分におけるＡｌ−Ｓｉ膜の厚さは、１．１μｍ〜３．０μｍの範囲内の厚さである。ｐ型半導体薄層の表面に接する部分におけるＡｌ−Ｓｉ膜の厚さは、０．５５μｍ〜１．５μｍの範囲内の厚さである。【００１７】
また、この発明にかかる半導体装置は、上述した発明において、金属電極は、Ａｌ−Ｓｉ膜と第２金属膜との間に、Ａｌ−Ｓｉ膜および第２金属膜よりも高融点の金属を主成分とするバリア層を備えることもできる。【００１８】
また、この発明にかかる半導体装置は、上述した発明において、バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることが好適である。【００１９】
また、この発明にかかる半導体装置は、上述した発明において、ｐ型半導体層の表面に積層される部分におけるバリア層の厚さは、０．０８μｍ〜０．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分におけるバリア層の厚さは、０．０３μｍ〜０．１μｍの範囲内の厚さであることがより好ましい。【００２０】
また、この発明にかかる半導体装置は、上述した発明において、第２金属膜はニッケル膜であり、ｐ型半導体層の表面に積層される部分における第２金属膜の厚さは、０．２μｍ〜１．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第２金属膜の厚さは、０．１μｍ〜０．６μｍのいずれかの厚さとしてもよい。【００２１】
また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は金膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．１μｍ〜０．４μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．０５μｍ〜０．２μｍのいずれかの厚さであることが望ましい。【００２２】
また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は銀膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．４μｍ〜２．０μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．２μｍ〜１．０μｍのいずれかの厚さとしてもよい。【００２３】
また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板の一方の主面側の、主電流の流れる活性領域である半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、ｎ型半導体基板の一方の主面側に設けられ、層間絶縁膜によって絶縁ゲート構造と絶縁されたエミッタ電極と、ｐ型半導体層にオーミック接触するコレクタ電極である金属電極と、を備えた絶縁ゲート型バイポーラトランジスタとすることが望ましい。【００２４】
また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分としてもよい。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、はんだ付け処理温度が加えられた後でも、Ａｌスパイクを抑制することができるため、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。
【図２】図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。
【図３】図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。
【図４】図４は、Ａｌ−Ｓｉの熱平衡状態を示す特性図である。
【図５】図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。
【図６】図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。
【発明を実施するための形態】
【００２７】
以下に、本発明の半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、第１導電型をｎ型、第２導電型をｐ型として以下説明する。ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００２８】
（実施の形態）
実施の形態にかかる半導体装置の構造について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。図１に示す逆阻止ＩＧＢＴ２００は、例えばＳｉ（シリコン）を半導体材料とするｎ-半導体基板３７のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止ＩＧＢＴ２００のｐ型分離層３３は、ｎ-半導体基板３７のおもて面から所定の深さまでの浅いｐ型の不純物拡散層である。ｎ-半導体基板３７の裏面からｐ型分離層３３の底部に達するＶ字溝３１が設けられている。Ｖ字溝３１の側壁部３２は、ｎ-半導体基板３７の裏面に対して所定の傾斜を有するテーパ状となっている。
【００２９】
このｐ型分離層３３の前記所定の深さとは、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から形成したＶ字溝３１の底部がｐ型分離層３３の底部に接触する関係を有する深さである。ｐ型分離層３３を浅くした場合、Ｖ字溝３１は深く形成しなければならない。一方、ｐ型分離層３３を浅くし過ぎた場合、Ｖ字溝３１の形成後、ウエハを割れないように取り扱うことが難しくなる。このため、ｐ型分離層３３の深さは、ｎ-半導体基板３７のおもて面から５０μｍ以上程度であるのが好ましい。図１においてｐ型分離層３３の中央に示す一点鎖線２０はウエハをチップに分割する際の切断線である。Ｖ字溝３１に取り囲まれた裏面平坦部には、ｐ型コレクタ層（第２導電型半導体層）３５が形成される。
【００３０】
Ｖ字溝３１の内壁（側壁部３２および底部）に沿って、ｐ型コレクタ層３５よりも厚さの薄いｐ型薄層（第２導電型半導体薄層）３４が形成される。ｐ型薄層３４は、ｐ型分離層３３およびｐ型コレクタ層３５に接する。ｐ型薄層３４がｐ型分離層３３とｐ型コレクタ層３５とを同導電型で接続するため、ｐ型分離層３３は、従来の深い拡散層からなるｐ型分離層と同様の逆阻止耐圧機能を有する。このような構成のｐ型分離層３３を有する逆阻止ＩＧＢＴ２００とすることにより、従来の高温で長時間の拡散によりｎ-半導体基板３７を貫通する深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-半導体基板３７のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。逆阻止ＩＧＢＴ２００の構成の詳細については後述する。
【００３１】
実施の形態にかかる半導体装置の製造プロセスとしては、従来の逆阻止ＩＧＢＴの製造プロセスと同様であるため、逆阻止ＩＧＢＴ２００を例に概要を説明する。図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。まず、例えばイオン注入および熱拡散により、ｎ-半導体基板３７のおもて面の表面層にｐ型分離層（分離拡散層）３３を選択的に形成する（図６（ａ））。次に、ｎ-半導体基板３７おもて面側のｐ型分離層３３に取り囲まれる内側の、主電流の流れる活性領域（半導体機能領域）に、図示しないソース領域やゲート電極などのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造や、エミッタ電極などのおもて面側半導体機能を有するデバイス構造を形成する工程が順次施される（図６（ｂ））。
【００３２】
次に、ｎ-半導体基板３７（ｎ-ドリフト層）のおもて面側に石英ガラスなどの支持基板を貼付した後、ｎ-半導体基板３７の裏面を研削し、ｎ-半導体基板３７を所定の厚さまで薄くする（図６（ｃ））。次に、ｎ-半導体基板３７の研削後の裏面（研削面）を清浄する。次に、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から例えばアルカリエッチングによりＶ字溝３１を選択的に形成する（図６（ｄ））。このＶ字溝３１は、ｐ型分離層３３の底部に達する深さとする。次に、ｎ-半導体基板３７裏面（Ｖ字溝３１の内壁も含む）にボロン（Ｂ）などのｐ型不純物をイオン注入して、裏面平坦部のｐ型コレクタ層３５、および、Ｖ字溝３１の側壁部３２に沿ったｐ型薄層３４を同時に形成する（図６（ｅ））。
【００３３】
次に、アニール処理により、ｎ-半導体基板３７の裏面（Ｖ字溝３１の内壁も含む）に注入したｐ型不純物を活性化させる（図６（ｆ））。次に、ｐ型コレクタ層３５およびｐ型薄層３４の表面にそれぞれオーミック接触するコレクタ電極３６ａ、３６ｂを例えばスパッタ蒸着などにより同時形成する（図６（ｇ））ことにより、図１に示す逆阻止ＩＧＢＴ２００が完成する。図１において、符号３８は活性領域を囲む耐圧構造領域に設けられるｐ領域からなるガードリングであり、符号３９はフィールド絶縁膜であり、符号４０はフィールドプレートである。コレクタ電極３６ａ、３６ｂの形成条件以外の製造プロセスは、図５に示す従来の逆阻止ＩＧＢＴの製造プロセスと同様であってもよい。
【００３４】
本発明では、図１のように基板裏面側のコレクタ電極３６ａ、３６ｂは、ｎ-半導体基板３７の裏面から順にＡｌ−Ｓｉ（アルミニウムシリコン）膜（第１金属膜）４２と、はんだ濡れ性の良好な金属を主成分とする金属膜として例えばＮｉ（ニッケル）を主成分とする金属膜（以下、Ｎｉ系金属膜４４とする：第２金属膜）と、当該Ｎｉ系金属膜４４の酸化を防止する機能の高い金属を主成分とする最表面金属膜として例えばＡｕ（金）を主成分する金属膜（以下、Ａｕ系金属膜４５とする：第３金属膜）とを含む積層膜を少なくとも備える。Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との間に、バリア層４３として、Ｔｉ（チタン）等の高融点金属を主成分とする金属膜を備えることが好ましい。バリア層４３は、ｎ-半導体基板３７中のシリコン（Ｓｉ）原子や、コレクタ電極３６ａ、３６ｂと被接合部材（例えば絶縁基板のＣｕ（銅）板）との接合層であるはんだ接合層中のＳｎ（錫）原子の拡散を防止する機能を有する。
【００３５】
このようなコレクタ電極３６ａ、３６ｂに関して、従来のコレクタ電極の構成でも、ウエハの状態またはチップの状態ではＡｌスパイクが発生しないので、前述の問題点は顕在化しない。しかし、チップ（ｎ-半導体基板３７）を実装するための組立時のはんだ付け処理工程で、熱がチップに加わるとｎ-半導体基板３７の裏面にＡｌスパイクが成長するため、このＡｌスパイクを原因とする特性不良の発生が多くなることが本発明者によって確認されている。また、前記特許文献２には、コレクタ電極を構成する金属膜のうちのＡｌ−Ｓｉ膜の厚さ（膜厚）を０．３μｍ〜１．０μｍの範囲内の厚さにした場合、Ａｌスパイクの発生に起因する逆耐圧不良問題が解消されることが開示されている。
【００３６】
しかし、本発明のようなＶ字溝３１を有する逆阻止ＩＧＢＴ２００の場合、Ｖ字溝３１のテーパ状の側壁部３２（基板主面に対する角度が例えば５３．７度程度）が形成されている。このため、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂの厚さは、コレクタ電極３６ｂと同時に裏面平坦部に形成されるコレクタ電極３６ａの厚さの約半分になる。その理由は、コレクタ電極３６ａ、３６ｂを形成するためのスパッタリングにおいて、スパッタ粒子の進行方向が裏面平坦部のｐ型コレクタ層３５の表面に対して垂直方向であるからである。また、Ｖ字溝３１の側壁部３２のｐ型薄層３４の厚さは、ｐ型薄層３４と同時に裏面平坦部に形成される裏面平坦部のｐ型コレクタ層３５の厚さの約半分になる。その理由は、ｐ型薄層３４を形成するためのイオン注入がＶ字溝３１の側壁部３２に対して垂直でないからである。
【００３７】
このように、Ａｌ−Ｓｉ膜４２の厚さを特許文献２に記載の０．３μｍ〜１．０μｍの厚さの範囲内の厚さに設定した場合としても、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ−Ｓｉ膜４２の厚さは、それぞれ裏面平坦部のｐ型コレクタ層３５およびＡｌ−Ｓｉ膜４２よりも薄くなる。すなわち、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ−Ｓｉ膜４２に対しては、必ずしも逆耐圧不良を発生させないための充分な厚さとなっているとは言えないことが判明した。従って、本発明の逆阻止ＩＧＢＴ２００において、はんだ付け処理を含む組立工程に起因する逆耐圧不良を無くすには、Ａｌ−Ｓｉ膜４２の厚さは前述の特許文献２に記載の０．３μｍ〜１．０μｍの範囲内の厚さでは不十分である。
【００３８】
そこで、本発明の逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂを構成する各金属膜のそれぞれの厚さについて、逆耐圧不良を無くすために適切な厚さを検討したところ、次の好ましい結果が得られた。この結果について、以下説明する。
【００３９】
本発明の逆阻止ＩＧＢＴ２００においては、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を例えば１．１μｍ〜３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面（Ｖ字溝３１の側壁部３２）に接するコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを例えば０．５５μｍ〜１．５μｍの範囲内の厚さとすることが逆耐圧不良を無くすために最適なＡｌ−Ｓｉ膜４２の厚さであることが分かった。その理由は後述する。コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さは特には２μｍ前後の厚さであるのが最も好ましい。その理由は、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さを２μｍとすることにより、コレクタ電極３６ａと同時形成されるコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを、傾斜部（Ｖ字溝３１の側壁部３２）のため、厚さが薄くなっても少なくとも１μｍ程度にすることができるからである。このようなコレクタ電極３６ａ、３６ｂとすることで、従来の逆阻止ＩＧＢＴ１００と異なり基板裏面（Ｖ字溝３１の内壁も含む）のｐ型コレクタ層３５およびｐ型薄層３４の各表面でそれぞれ発生しやすいＡｌスパイクをどちらも抑制することができ、漏れ電流の増加を抑えることができる。また、Ａｌ−Ｓｉ膜４２にＴｉを添加することも、Ｓｉを半導体材料とするｎ-半導体基板３７からのＳｉ原子の拡散を抑制する効果があるので好ましい。
【００４０】
また、Ａｌ−Ｓｉ膜４２とはんだ濡れ性の良好な金属、例えばＮｉを主成分とする金属膜（Ｎｉ系金属膜４４）との間に、高融点金属を主成分とするバリア層４３を備えるコレクタ電極３６ａ、３６ｂとすることもより好ましいことが判明した。バリア層４３がＴｉ、Ｗ（タングステン）およびＰｔ（プラチナ）のいずれかの金属を主成分とする金属膜であることが好適である。その理由は、上述したようにバリア層４３がＳｉ原子やＳｎ原子などの拡散を防止する効果を有するからである。Ｓｎを含むはんだ中のＳｎ原子が拡散し、Ｎｉ系金属膜４４を通ってＡｌ−Ｓｉ膜４２に達した場合、Ｓｎ原子とＡｌ原子とは合金を形成しないため、Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との界面で剥離が生じ易くなるという不具合が発生する。従って、Ｓｎ原子のＡｌ−Ｓｉ膜４２への拡散を防ぐ必要がある。
【００４１】
また、コレクタ電極３６ａのバリア層４３の厚さ（裏面平坦部の狙い厚さ）を、例えば０．０８μｍ〜０．２μｍの範囲内の厚さ、好ましくは例えば０．１５μｍの厚さにすることで、Ｓｎを含むはんだ接合層からのＳｎ原子の拡散をバリア層４３で有効に止めることができ、Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との界面での前記剥離を回避することができることが分かった。バリア層４３の厚さ（Ｖ字溝の側壁部の狙い厚さ）は、例えば０．０３μｍ〜０．１μｍの範囲内の厚さが好ましい。バリア層４３としては、Ｔｉを主成分とする金属膜とする他に、例えばＷおよびＰｔのいずれかを主成分とする金属膜とすることも好ましい。さらに、バリア層４３をＴｉＮ（窒化チタン）膜とすることもバリア性をいっそう高める効果を有するので好ましい。
【００４２】
Ｎｉ系金属膜４４やＡｕ系金属膜４５は、厚さが極端に薄くなるとはんだの濡れ拡がりが悪くなる。一方、Ｎｉ系金属膜４４やＡｕ系金属膜４５の厚さが厚くなると、膜応力によりｎ-半導体基板３７に反りが生じ易くなったり、またはコスト面で不利となる。このため、Ｎｉ系金属膜４４の厚さは、裏面平坦部（すなわちコレクタ電極３６ａの部分）で例えば０．２μｍ〜１．２μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２（すなわちコレクタ電極３６ｂの部分）で例えば０．１μｍ〜０．６μｍの範囲内の厚さ、特には例えば０．３５μｍ厚さ程度とするのが好ましい。Ａｕ系金属膜４５は、裏面平坦部で例えば０．１μｍ〜０．４μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で例えば０．０５μｍ〜０．２μｍの範囲内の厚さ、特には例えば０．１μｍ厚さ程度とするのが好ましい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加してもよい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加し非磁性素材とすることでスパッタ成膜時のエロージョンを広げることができ、ターゲットライフを延ばすことができるため、コスト面にメリットがあり、好ましい。
【００４３】
Ａｕ系金属膜４５には、はんだ濡れ性を向上させる等の目的で、さらにＳｎやＧｅ（ゲルマニウム）を添加することも好ましい。もしくは、Ａｕはコストが高いので、Ａｕ系金属膜４５の代わりにＡｇ（銀）を主成分とする金属膜（以下、Ａｇ系金属膜とする：第３金属膜）を使うこともできる。Ａｇ系金属膜の場合、Ａｕ系金属膜４５よりも酸化しやすい。このため、Ａｇ系金属膜の厚さは、裏面平坦部で０．４μｍ〜２．０μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で０．２μｍ〜１．０μｍの範囲内の厚さとするなど、Ａｕ系金属膜４５の厚さよりも２倍程度厚くしておく必要がある。また、濡れ性を良くする等の目的でＡｕ系金属膜４５にＰｄ（パラジウム）が添加されることも好ましい。
【００４４】
Ａｌ−Ｓｉ膜４２およびバリア層４３の厚さについて検証した。逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂのＡｌ−Ｓｉ膜４２とバリア層４３（Ｔｉ膜）とをパラメータとするはんだ付け処理温度での保持時間（横軸）に対する逆漏れ電流変化量および逆耐圧変化量（縦軸）をそれぞれ図２、３に示す。図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。図２、３には、Ａｌ−Ｓｉ膜の厚さの異なる４つの試料（Ａｌ−Ｓｉと記載）と、Ａｌ−Ｓｉ膜の厚さを０．５５μｍとしてバリア層の厚さを異ならせた３つの試料（Ｔｉバリア＋ＡｌＳｉ（Ｔｉ品）と記載）と、を示す。
【００４５】
図２、３に示す結果より、Ａｌ−Ｓｉ膜の厚さを２μｍで成膜すると漏れ電流の上昇および逆耐圧の低下はほとんど無いことが分かる。また、図２、３に示す結果は、Ａｌ−Ｓｉ膜の厚さが０．５５μｍであってもバリア層が形成されていれば、漏れ電流の上昇および逆耐圧の低下は小さいことを示している。このことからＡｌ−Ｓｉ膜４２の厚さの下限、すなわち、Ｖ字溝３１の側壁部３２におけるコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さの下限を０．５５μｍとし、Ａｌ−Ｓｉ膜４２の厚さが０．５５μｍ以上であることを本発明の範囲とした。コレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さが０．５５μｍであるときの、裏面平坦部のコレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの下限は１．１μｍとなる。
【００４６】
また、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの上限を上述したように３μｍとしたのは、前述の逆耐圧不良の改善ではなく、Ａｌ−Ｓｉ膜４２中のＳｉ濃度が増加し過ぎるとオン電圧が増加するためであり、この点を考慮して決められた。コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの上限を３μｍとしたときの、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さの上限は１．５μｍになる。従って、Ａｌ−Ｓｉ膜４２の厚さを最も好ましい厚さである１μｍ程度は確実に確保することができる。これらを併せて、上述したように、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を１．１μｍ〜３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面に接するコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを０．５５μｍ〜１．５μｍの範囲内の厚さにすることを導き出した。
【００４７】
次に、チップ実装組み立て時の処理温度とＡｌ−Ｓｉ膜４２の相互拡散との関係について検証した。図４は、Ａｌ−Ｓｉの熱平衡状態を示す特性図（以下、Ａｌ−Ｓｉ平衡状態図とする）である。図４のＡｌ−Ｓｉ平衡状態図に示すように、半導体基板の裏面のｐ型コレクタ層表面との界面におけるＡｌ−Ｓｉ膜中のＳｉ濃度が０．２ｗｔ％程度の低濃度では、はんだ付け温度などの実装組み立ての際の処理温度が３４０℃のとき、相互拡散が始まることが分かる。一方、Ａｌ−Ｓｉ膜の厚さが充分に厚ければ、Ａｌ−Ｓｉ膜の成長過程でＡｌ−Ｓｉ膜中のＳｉ濃度が十分に満たされ、かつＡｌ−Ｓｉ膜の厚さが厚いことでＡｌ−Ｓｉ膜中のＳｉのボリュームが大きくなる。このため、３４０℃のはんだ付け処理温度中でもＡｌ−Ｓｉ膜中のＳｉ濃度を十分確保することができるため、問題は生じない。その理由は、Ａｌ−Ｓｉ膜の厚さが厚いことにより、Ａｌ−Ｓｉ膜中のＳｉ原子がバリア層である例えばＴｉ系金属膜へ拡散する現象が生じても、Ａｌ−Ｓｉ膜の厚さのボリュームとＳｉ原子の拡散長とからＡｌスパイクが入りづらくなるためであると推測される。
【００４８】
Ａｌ−Ｓｉ膜４２の厚さを従来の逆阻止ＩＧＢＴと同程度の厚さとした場合でも、漏れ電流増加の抑制、逆耐圧劣化を防ぐためには、はんだ付け処理温度を下げれば良いことは公知であるし、図４のＡｌ−Ｓｉ平衡状態図からも明らかである。しかし、従来のはんだ付け処理温度を下げる方法では、はんだやＤＣＢ（Ｄｉｒｅｃｔ  Ｃｏｐｐｅｒ  Ｂｏｎｄｉｎｇ：Ｃｕ板などの金属板が接合された絶縁基板）のＣｕ板表面に形成されている酸化膜を水素で還元しづらくなり、チップ下のＤＣＢとはんだとの界面にボイドが発生し易くなるなどの新たな問題が生じる。このため、はんだ付け処理温度を下げることを逆耐圧不良の改善対策とすることはできない。すなわち、はんだ付け処理温度を下げることによってもたらされる、はんだ界面に多発するボイドは、熱抵抗を高くし、チップの熱暴走を引き起こし破壊に繋がるおそれが高まる。
【００４９】
前述したように、本発明においては、Ａｌ−Ｓｉ膜４２の厚さを裏面平坦部で１．１μｍ〜３．０μｍの範囲内の厚さと十分に厚くすることで、はんだ付け処理温度をはんだ界面にボイドが発生しない程度の温度まで上げることができ、かつ漏れ電流の増加、逆耐圧低下を抑制させることができる。
【００５０】
また、例えばＴｉ系金属膜などのバリア層４３の厚さを十分に確保することで、はんだとＡｌ−Ｓｉ膜４２との界面で剥離が生じることを回避することができる。このことについて、以下さらに説明する。はんだの成分であるＳｎ原子と、Ａｌ−Ｓｉ膜４２中のＡｌ原子とは合金層を形成しない。このため、はんだ付けを含む組立工程で、はんだ接合層中のＳｎ原子がＡｌ−Ｓｉ膜４２に拡散してくると、はんだ接合が適正にされず、はんだ接合層の剥離が生じる虞がある。そこで、Ａｌ−Ｓｉ膜４２上にバリア層４３となるＴｉ系金属膜を挟んだ構成でコレクタ電極３６ａ、３６ｂを成膜することにより、ＤＣＢ上に逆阻止ＩＧＢＴチップをはんだ接合させる際に、はんだ中のＳｎ原子がＡｌ−Ｓｉ膜４２に拡散することをバリア層４３によって防止する。はんだ接合層中のＳｎ原子のＡｌ−Ｓｉ膜４２への拡散を防止するために必要なバリア層４３の厚さは、Ｖ字溝３１の側壁部３２で０．０３μｍ以上である。その理由は、次のとおりである。Ｖ字溝３１の側壁部３２におけるＴｉ系金属膜の厚さ（すなわち、コレクタ電極３６ｂのバリア層４３）の厚さが０．０３μｍ未満の場合、はんだ中のＳｎ原子がＴｉ系金属膜を通過してＡｌ−Ｓｉ膜４２に到達する。Ａｌ−Ｓｉ膜４２に到達したＳｎ原子はＡｌ−Ｓｉ膜４２中のＡｌ原子と合金層を形成しないため、Ａｌ−Ｓｉ膜４２との界面で剥離が生じ易くなる問題が発生するからである。
【００５１】
本発明では、ｎ-半導体基板３７の裏面平坦部のコレクタ電極３６ａの厚さが厚くなるが、コレクタ電極３６ａの厚さを厚くしても、ｎ-半導体基板３７の裏面側には、Ｖ字溝３１が設けられているためコレクタ電極３６ａ，３６ｂの収縮する応力がかかる方向がＶ字溝３１で変わるように作用する。その結果、ｎ-半導体基板３７の裏面にＶ字溝３１を有するウエハの反りは、Ｖ字溝３１の無い裏面平坦部にのみコレクタ電極を成膜したウエハの反りよりも小さく抑えることができることもメリットである。
【００５２】
以上、説明したように、実施の形態によれば、少なくとも半導体基板に接する部分がＡｌ−Ｓｉ膜であるコレクタ電極を設け、このＡｌ−Ｓｉ膜の厚さを裏面平坦部で１．１μｍ〜３．０μｍの範囲内の厚さとし、Ｖ字溝の側壁部で０．５５μｍ〜１．５μｍの範囲内の厚さとすることにより、チップ実装におけるはんだ接合を適正に容易に行うことができるとともに、例えばはんだ付けなどのチップ実装組み立て時の処理温度による裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクを抑制することができる。そして、裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクが抑制されることにより、Ａｌスパイクに起因する漏れ電流を低減することができ、逆耐圧不良を防止することができる。また、実施の形態によれば、少なくとも半導体基板側からＡｌ−Ｓｉ膜およびＮｉ系金属膜を積層してなるコレクタ電極を設け、Ａｌ−Ｓｉ膜とＮｉ系金属膜との間にバリア層を設けることにより、Ｓｎを含有するはんだを用いた場合でも、はんだ中のＳｎ原子の拡散をバリア層で止めることができる。このため、はんだ接合層の剥離を回避することができる。
【００５３】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、Ｓｉを半導体材料とする半導体基板を用いる場合を例に説明しているが、これに限らず、例えばＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）を半導体材料とする半導体基板を用いてもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５４】
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置、特に、順方向および逆方向の双方向に高信頼性の耐圧特性を有する逆阻止ＩＧＢＴに有用である。
【符号の説明】
【００５５】
３１  Ｖ字溝
３２  Ｖ字溝の側壁部
３３  ｐ型分離層
３４  ｐ型薄層
３５  ｐ型コレクタ層
３６  コレクタ電極
３６ａ  裏面平坦部のコレクタ電極
３６ｂ  Ｖ字溝の側壁部のコレクタ電極
３７  ｎ-半導体基板
３８  ガードリング
３９  フィールド絶縁膜
４０  フィールドプレート
４２  Ａｌ−Ｓｉ膜
４３  バリア層
４４  Ｎｉ系金属膜
４５  Ａｕ系金属膜
【図１】
2013172394.tif 000003
【図２】
2013172394.tif 000004
【図３】
2013172394.tif 000005
【図４】
2013172394.tif 000006
【図５】
2013172394.tif 000007
【図６】
2013172394.tif 000008
【手続補正書】
【提出日】平成26年9月9日(2014.9.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電力変換装置は、昨今の二酸化炭素（ＣＯ2）排出抑制対策や、スマートグリットの進展等により需要が伸長してきており、その伸長は将来も続くと見られている。この電力変換装置には、従来よりＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）等のパワー半導体装置が多く搭載されている。
【０００３】
電力変換装置は、少なからずエネルギー損失を伴うため、その損失低減は以前のみならず現在もなお課題となっている。電力変換装置の損失低減を図るために、電力変換装置に搭載されるパワー半導体装置は、歴史的には損失の多い電流駆動型のＢＪＴから損失の少ない電圧駆動型のＩＧＢＴやＭＯＳＦＥＴへの置き換えがなされてきた。また、これらの電力変換装置に搭載されるデバイスのうち、特にＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するデバイスであるため、注目されている。
【０００４】
さらに、これらの電力変換装置に搭載されるＩＧＢＴやＭＯＳＦＥＴなどのデバイスの製造方法についても微細加工、基板の薄化等の改良が重ねられることにより、デバイス自体のさらなる損失低減が図られると共に、デバイスの小型化や低コスト化も併せて進展してきている。その結果、これらのデバイスの応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
【０００５】
一方、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にすることができる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順方向および逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、順方向および逆方向の双方向に耐圧特性を有するＩＧＢＴ（以下、逆阻止ＩＧＢＴとする）が公知である。
【０００６】
この逆阻止ＩＧＢＴを逆並列接続したデバイス構成にすることにより、従来のＩＧＢＴを用いて双方向スイッチングデバイスを構成する場合に必要となる逆阻止用のダイオードが不要になるため、双方向スイッチングデバイスの低損失化を図ることができる。そして、双方向スイッチングデバイスの低損失化が実現することにより、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができる。このため、近年、逆阻止ＩＧＢＴは、市場からも要望されている。逆阻止ＩＧＢＴとは、通常の順方向耐圧（順耐圧）に加えて逆方向耐圧（逆耐圧）にも高信頼性の特性を持つＩＧＢＴであり、そのような特性を持つ逆阻止ＩＧＢＴの低コストでの提供が求められている。
【０００７】
従来の逆阻止ＩＧＢＴとして、図５に示す半導体基板（チップ）端部の断面構造を有する逆阻止ＩＧＢＴ１００が知られている（例えば、下記特許文献１参照。）。図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。この逆阻止ＩＧＢＴ１００より以前の逆阻止ＩＧＢＴ（例えば、下記特許文献２の図１４を参照。）は、半導体基板のおもて面から裏面に達する深い拡散層（ｐ型分離層）を必要としていた。しかしながら、この深い拡散層（ｐ型分離層）の形成は、デバイスの特性や製造装置に対して、多くの好ましくない問題点（特性不良、高コスト）を伴うため、その実用性の低いことが知られている。
【０００８】
そこで、図５の逆阻止ＩＧＢＴ１００では、従来のような深い拡散層からなるｐ型分離層ではなく、基板おもて面から所定の深さまでのより浅いｐ型分離層４を形成する構成とすることにより、従来の深い拡散層からなるｐ型分離層を有する逆阻止ＩＧＢＴで生じていた前記問題点を低減し実用性を高めた。このようなｐ型分離層４を有する逆阻止ＩＧＢＴ１００では、ｐ型分離層４に対向する基板裏面側からｐ型分離層４の底部に溝の底部が接触する深さでＶ字溝８が形成される。Ｖ字溝８に取り囲まれた裏面平坦部には、ｐ型コレクタ層９が形成される。Ｖ字溝８の内面（側壁部１０）に沿ってｐ型薄層１１が形成される。ｐ型薄層１１は、ｐ型分離層４およびｐ型コレクタ層９に接する。
【０００９】
ｐ型薄層１１がｐ型分離層４とｐ型コレクタ層９とを同導電型で接続するため、ｐ型分離層４は前述の深い拡散層からなるｐ型分離層と同様の機能を有する。このようなｐ型分離層４を含む構成の逆阻止ＩＧＢＴ１００とすることにより、従来の高温で長時間の拡散を必要とする深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-ドリフト層１のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。符号５はガードリング、符号６はフィールド絶縁膜、符号７はフィールドプレート、符号１２はコレクタ電極である。
【００１０】
一方、ＩＧＢＴのコレクタ電極の形成技術に関しては、Ａｌ（アルミニウム）スパイク現象により生じる逆耐圧不良を低減させることができることが提案されている。その内容は、コレクタ層の表面に、厚さ（膜厚）が０．３μｍ以上１．０μｍ以下で、Ｓｉ（シリコン）濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のＡｌ−Ｓｉ（アルミニウムシリコン）膜を第１層目とするコレクタ電極を設けるというものである（例えば、下記特許文献２参照。）。
【００１１】
Ａｌスパイク現象とは、チップを実装するための組立時におけるコレクタ電極と被接合部材とのはんだ付けの際の温度上昇によって、コレクタ電極を構成するチップの裏面の金属膜のうち、Ｓｉ基板に直接接触するＡｌ−Ｓｉ膜中のＡｌ原子とＳｉ基板中のＳｉ原子とが相互拡散し、Ｓｉ基板からＳｉ原子が抜けた微小な凹みに「Ａｌスパイク」と呼ばれるＡｌ原子が析出する現象である。はんだ付けの際の温度にも関係するが、Ａｌスパイク現象は、Ａｌ−Ｓｉ膜中のＳｉ濃度が低いまたは無い場合に発生し易い。そして、ｎ-ドリフト層とｐ型コレクタ層との間のｐｎ接合の基板裏面からの深さが浅い場合に、基板裏面に発生したＡｌスパイクがｐｎ接合に達しやすくなるため、逆耐圧特性を劣化させるという問題がある。
【００１２】
また、ＩＧＢＴのコレクタ電極の形成技術に関して、コレクタ電極として厚さが０．６μｍ〜０．８μｍのＮｉ（ニッケル）膜を含む金属膜を形成することにより、ウエハの反りを少なくし、ウエハ搬送時などにおけるウエハ割れやキズによる不良を低減することができることが提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−１８１７７０号公報（図１〜図３）
【特許文献２】特開２００７−３６２１１号公報（要約、００１６段落）
【特許文献３】特開２００６−５９９２９号公報（００１８〜００１９段落）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、発明者が鋭意研究を重ねた結果、上記特許文献１の記載または上記特許文献１の記載から示唆される、図５に示す構造の従来の逆阻止ＩＧＢＴ１００に対しては、上記特許文献２に記載の条件に見合うＡｌ−Ｓｉ／Ｔｉ（チタン）／Ｎｉ／Ａｕ（金）などの金属積層膜を主体とするコレクタ電極１２を形成しても、Ａｌスパイクの発生に起因する逆耐圧不良が依然として解消されないことが判明した。このＡｌスパイクによる問題は、上記特許文献２によれば、コレクタ電極１２を構成する金属積層膜のうち、ｐ型コレクタ層９表面に接するＡｌ−Ｓｉ膜の厚さが薄く、さらにｐ型コレクタ層９の厚さが薄く、ｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合が基板裏面に非常に近い場合に発生し易い。基板裏面に発生したＡｌスパイクがｎ-ドリフト層１とｐ型コレクタ層９との間のｐｎ接合に達した場合、漏れ電流の増大、耐圧の劣化が発生する虞が高まる。
【００１５】
本発明は、上述した従来技術による問題点を解消するため、はんだ付け処理温度が加えられた後でも、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解消し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。ｎ型半導体基板の一方の主面から所定の深さで、ｐ型分離層が設けられている。ｐ型分離層は、半導体機能領域を取り囲む。ｎ型半導体基板の他方の主面からｐ型分離層の底部に達するＶ字溝が設けられている。ｎ型半導体基板の他方の主面のＶ字溝に囲まれた部分には、ｐ型半導体層が設けられている。Ｖ字溝の側壁に沿ってｐ型半導体薄層が設けられている。ｐ型半導体薄層は、ｐ型分離層とｐ型半導体層とを連結する。ｐ型半導体層の表面およびｐ型半導体薄層の表面に接触する金属電極が設けられている。金属電極は、少なくとも、ｎ型半導体基板側から順に、Ａｌ−Ｓｉ膜である第１金属膜と、はんだ濡れ性を有する金属を主成分とする第２金属膜と、第２金属膜の酸化を防止する第３金属膜とが積層されてなる積層膜である。そして、ｐ型半導体層の表面に接する部分におけるＡｌ−Ｓｉ膜の厚さは、１．１μｍ〜３．０μｍの範囲内の厚さである。ｐ型半導体薄層の表面に接する部分におけるＡｌ−Ｓｉ膜の厚さは、０．５５μｍ〜１．５μｍの範囲内の厚さである。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、金属電極は、Ａｌ−Ｓｉ膜と第２金属膜との間に、Ａｌ−Ｓｉ膜および第２金属膜よりも高融点の金属を主成分とするバリア層を備えることもできる。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、バリア層は、チタン、タングステンおよびプラチナのいずれかの金属を主成分とする金属膜であることが好適である。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、ｐ型半導体層の表面に積層される部分におけるバリア層の厚さは、０．０８μｍ〜０．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分におけるバリア層の厚さは、０．０３μｍ〜０．１μｍの範囲内の厚さであることがより好ましい。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、第２金属膜はニッケル膜であり、ｐ型半導体層の表面に積層される部分における第２金属膜の厚さは、０．２μｍ〜１．２μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第２金属膜の厚さは、０．１μｍ〜０．６μｍのいずれかの厚さとしてもよい。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は金膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．１μｍ〜０．４μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．０５μｍ〜０．２μｍのいずれかの厚さであることが望ましい。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、第３金属膜は銀膜であり、ｐ型半導体層の表面に積層される部分における第３金属膜の厚さは、０．４μｍ〜２．０μｍの範囲内の厚さであり、ｐ型半導体薄層の表面に積層される部分における第３金属膜の厚さは、０．２μｍ〜１．０μｍのいずれかの厚さとしてもよい。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板の一方の主面側の、主電流の流れる活性領域である半導体機能領域に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、ｎ型半導体基板の一方の主面側に設けられ、層間絶縁膜によって絶縁ゲート構造と絶縁されたエミッタ電極と、ｐ型半導体層にオーミック接触するコレクタ電極である金属電極と、を備えた絶縁ゲート型バイポーラトランジスタとすることが望ましい。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、ｎ型半導体基板は、シリコン、炭化珪素および窒化ガリウムのいずれかの材料を主成分としてもよい。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、はんだ付け処理温度が加えられた後でも、Ａｌスパイクを抑制することができるため、Ａｌスパイクに起因する漏れ電流の上昇がなく、また、はんだ接合を適正に容易に行うことができる逆阻止型半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。
【図２】図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。
【図３】図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。
【図４】図４は、Ａｌ−Ｓｉの熱平衡状態を示す特性図である。
【図５】図５は、従来の逆阻止ＩＧＢＴの要部の構造を示す断面図である。
【図６】図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。
【発明を実施するための形態】
【００２７】
以下に、本発明の半導体装置の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、第１導電型をｎ型、第２導電型をｐ型として以下説明する。ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００２８】
（実施の形態）
実施の形態にかかる半導体装置の構造について、逆阻止ＩＧＢＴを例に説明する。図１は、本発明の実施の形態にかかる逆阻止ＩＧＢＴのＶ字溝近傍の構造を示す断面図である。図１に示す逆阻止ＩＧＢＴ２００は、例えばＳｉ（シリコン）を半導体材料とするｎ-半導体基板３７のおもて面から裏面に達する従来の深い拡散層を必要としない構造である。この逆阻止ＩＧＢＴ２００のｐ型分離層３３は、ｎ-半導体基板３７のおもて面から所定の深さまでの浅いｐ型の不純物拡散層である。ｎ-半導体基板３７の裏面からｐ型分離層３３の底部に達するＶ字溝３１が設けられている。Ｖ字溝３１の側壁部３２は、ｎ-半導体基板３７の裏面に対して所定の傾斜を有するテーパ状となっている。
【００２９】
このｐ型分離層３３の前記所定の深さとは、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から形成したＶ字溝３１の底部がｐ型分離層３３の底部に接触する関係を有する深さである。ｐ型分離層３３を浅くした場合、Ｖ字溝３１は深く形成しなければならない。一方、ｐ型分離層３３を浅くし過ぎた場合、Ｖ字溝３１の形成後、ウエハを割れないように取り扱うことが難しくなる。このため、ｐ型分離層３３の深さは、ｎ-半導体基板３７のおもて面から５０μｍ以上程度であるのが好ましい。図１においてｐ型分離層３３の中央に示す一点鎖線２０はウエハをチップに分割する際の切断線である。Ｖ字溝３１に取り囲まれた裏面平坦部には、ｐ型コレクタ層（第２導電型半導体層）３５が形成される。
【００３０】
Ｖ字溝３１の内壁（側壁部３２および底部）に沿って、ｐ型コレクタ層３５よりも厚さの薄いｐ型薄層（第２導電型半導体薄層）３４が形成される。ｐ型薄層３４は、ｐ型分離層３３およびｐ型コレクタ層３５に接する。ｐ型薄層３４がｐ型分離層３３とｐ型コレクタ層３５とを同導電型で接続するため、ｐ型分離層３３は、従来の深い拡散層からなるｐ型分離層と同様の逆阻止耐圧機能を有する。このような構成のｐ型分離層３３を有する逆阻止ＩＧＢＴ２００とすることにより、従来の高温で長時間の拡散によりｎ-半導体基板３７を貫通する深さの拡散層からなるｐ型分離層を単に形成しないというだけでなく、高温長時間の拡散に伴うｎ-半導体基板３７のドナー化による耐圧低下、結晶欠陥の発生による漏れ電流の増加および設備スループットの悪化などのデメリットをも避けることができる。逆阻止ＩＧＢＴ２００の構成の詳細については後述する。
【００３１】
実施の形態にかかる半導体装置の製造プロセスとしては、従来の逆阻止ＩＧＢＴの製造プロセスと同様であるため、逆阻止ＩＧＢＴ２００を例に概要を説明する。図６は、本発明の実施の形態にかかる逆阻止ＩＧＢＴの製造方法の概要を示すフローチャートである。まず、例えばイオン注入および熱拡散により、ｎ-半導体基板３７のおもて面の表面層にｐ型分離層（分離拡散層）３３を選択的に形成する（図６（ａ））。次に、ｎ-半導体基板３７おもて面側のｐ型分離層３３に取り囲まれる内側の、主電流の流れる活性領域（半導体機能領域）に、図示しないソース領域やゲート電極などのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造や、エミッタ電極などのおもて面側半導体機能を有するデバイス構造を形成する工程が順次施される（図６（ｂ））。
【００３２】
次に、ｎ-半導体基板３７（ｎ-ドリフト層）のおもて面側に石英ガラスなどの支持基板を貼付した後、ｎ-半導体基板３７の裏面を研削し、ｎ-半導体基板３７を所定の厚さまで薄くする（図６（ｃ））。次に、ｎ-半導体基板３７の研削後の裏面（研削面）を清浄する。次に、ｐ型分離層３３に対向するｎ-半導体基板３７の裏面側から例えばアルカリエッチングによりＶ字溝３１を選択的に形成する（図６（ｄ））。このＶ字溝３１は、ｐ型分離層３３の底部に達する深さとする。次に、ｎ-半導体基板３７裏面（Ｖ字溝３１の内壁も含む）にボロン（Ｂ）などのｐ型不純物をイオン注入して、裏面平坦部のｐ型コレクタ層３５、および、Ｖ字溝３１の側壁部３２に沿ったｐ型薄層３４を同時に形成する（図６（ｅ））。
【００３３】
次に、アニール処理により、ｎ-半導体基板３７の裏面（Ｖ字溝３１の内壁も含む）に注入したｐ型不純物を活性化させる（図６（ｆ））。次に、ｐ型コレクタ層３５およびｐ型薄層３４の表面にそれぞれオーミック接触するコレクタ電極３６ａ、３６ｂを例えばスパッタ蒸着などにより同時形成する（図６（ｇ））ことにより、図１に示す逆阻止ＩＧＢＴ２００が完成する。図１において、符号３８は活性領域を囲む耐圧構造領域に設けられるｐ領域からなるガードリングであり、符号３９はフィールド絶縁膜であり、符号４０はフィールドプレートである。コレクタ電極３６ａ、３６ｂの形成条件以外の製造プロセスは、図５に示す従来の逆阻止ＩＧＢＴの製造プロセスと同様であってもよい。
【００３４】
本発明では、図１のように基板裏面側のコレクタ電極３６ａ、３６ｂは、ｎ-半導体基板３７の裏面から順にＡｌ−Ｓｉ（アルミニウムシリコン）膜（第１金属膜）４２と、はんだ濡れ性の良好な金属を主成分とする金属膜として例えばＮｉ（ニッケル）を主成分とする金属膜（以下、Ｎｉ系金属膜４４とする：第２金属膜）と、当該Ｎｉ系金属膜４４の酸化を防止する機能の高い金属を主成分とする最表面金属膜として例えばＡｕ（金）を主成分する金属膜（以下、Ａｕ系金属膜４５とする：第３金属膜）とを含む積層膜を少なくとも備える。Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との間に、バリア層４３として、Ｔｉ（チタン）等の高融点金属を主成分とする金属膜を備えることが好ましい。バリア層４３は、ｎ-半導体基板３７中のシリコン（Ｓｉ）原子や、コレクタ電極３６ａ、３６ｂと被接合部材（例えば絶縁基板のＣｕ（銅）板）との接合層であるはんだ接合層中のＳｎ（錫）原子の拡散を防止する機能を有する。
【００３５】
このようなコレクタ電極３６ａ、３６ｂに関して、従来のコレクタ電極の構成でも、ウエハの状態またはチップの状態ではＡｌスパイクが発生しないので、前述の問題点は顕在化しない。しかし、チップ（ｎ-半導体基板３７）を実装するための組立時のはんだ付け処理工程で、熱がチップに加わるとｎ-半導体基板３７の裏面にＡｌスパイクが成長するため、このＡｌスパイクを原因とする特性不良の発生が多くなることが本発明者によって確認されている。また、前記特許文献２には、コレクタ電極を構成する金属膜のうちのＡｌ−Ｓｉ膜の厚さ（膜厚）を０．３μｍ〜１．０μｍの範囲内の厚さにした場合、Ａｌスパイクの発生に起因する逆耐圧不良問題が解消されることが開示されている。
【００３６】
しかし、本発明のようなＶ字溝３１を有する逆阻止ＩＧＢＴ２００の場合、Ｖ字溝３１のテーパ状の側壁部３２（基板主面に対する角度が例えば５３．７度程度）が形成されている。このため、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂの厚さは、コレクタ電極３６ｂと同時に裏面平坦部に形成されるコレクタ電極３６ａの厚さの約半分になる。その理由は、コレクタ電極３６ａ、３６ｂを形成するためのスパッタリングにおいて、スパッタ粒子の進行方向が裏面平坦部のｐ型コレクタ層３５の表面に対して垂直方向であるからである。また、Ｖ字溝３１の側壁部３２のｐ型薄層３４の厚さは、ｐ型薄層３４と同時に裏面平坦部に形成される裏面平坦部のｐ型コレクタ層３５の厚さの約半分になる。その理由は、ｐ型薄層３４を形成するためのイオン注入がＶ字溝３１の側壁部３２に対して垂直でないからである。
【００３７】
このように、Ａｌ−Ｓｉ膜４２の厚さを特許文献２に記載の０．３μｍ〜１．０μｍの厚さの範囲内の厚さに設定した場合としても、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ−Ｓｉ膜４２の厚さは、それぞれ裏面平坦部のｐ型コレクタ層３５およびＡｌ−Ｓｉ膜４２よりも薄くなる。すなわち、Ｖ字溝３１の側壁部３２に沿って形成されるｐ型薄層３４およびＡｌ−Ｓｉ膜４２に対しては、必ずしも逆耐圧不良を発生させないための充分な厚さとなっているとは言えないことが判明した。従って、本発明の逆阻止ＩＧＢＴ２００において、はんだ付け処理を含む組立工程に起因する逆耐圧不良を無くすには、Ａｌ−Ｓｉ膜４２の厚さは前述の特許文献２に記載の０．３μｍ〜１．０μｍの範囲内の厚さでは不十分である。
【００３８】
そこで、本発明の逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂを構成する各金属膜のそれぞれの厚さについて、逆耐圧不良を無くすために適切な厚さを検討したところ、次の好ましい結果が得られた。この結果について、以下説明する。
【００３９】
本発明の逆阻止ＩＧＢＴ２００においては、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を例えば１．１μｍ〜３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面（Ｖ字溝３１の側壁部３２）に接するコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを例えば０．５５μｍ〜１．５μｍの範囲内の厚さとすることが逆耐圧不良を無くすために最適なＡｌ−Ｓｉ膜４２の厚さであることが分かった。その理由は後述する。コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さは特には２μｍ前後の厚さであるのが最も好ましい。その理由は、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さを２μｍとすることにより、コレクタ電極３６ａと同時形成されるコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを、傾斜部（Ｖ字溝３１の側壁部３２）のため、厚さが薄くなっても少なくとも１μｍ程度にすることができるからである。このようなコレクタ電極３６ａ、３６ｂとすることで、従来の逆阻止ＩＧＢＴ１００と異なり基板裏面（Ｖ字溝３１の内壁も含む）のｐ型コレクタ層３５およびｐ型薄層３４の各表面でそれぞれ発生しやすいＡｌスパイクをどちらも抑制することができ、漏れ電流の増加を抑えることができる。また、Ａｌ−Ｓｉ膜４２にＴｉを添加することも、Ｓｉを半導体材料とするｎ-半導体基板３７からのＳｉ原子の拡散を抑制する効果があるので好ましい。
【００４０】
また、Ａｌ−Ｓｉ膜４２とはんだ濡れ性の良好な金属、例えばＮｉを主成分とする金属膜（Ｎｉ系金属膜４４）との間に、高融点金属を主成分とするバリア層４３を備えるコレクタ電極３６ａ、３６ｂとすることもより好ましいことが判明した。バリア層４３がＴｉ、Ｗ（タングステン）およびＰｔ（プラチナ）のいずれかの金属を主成分とする金属膜であることが好適である。その理由は、上述したようにバリア層４３がＳｉ原子やＳｎ原子などの拡散を防止する効果を有するからである。Ｓｎを含むはんだ中のＳｎ原子が拡散し、Ｎｉ系金属膜４４を通ってＡｌ−Ｓｉ膜４２に達した場合、Ｓｎ原子とＡｌ原子とは合金を形成しないため、Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との界面で剥離が生じ易くなるという不具合が発生する。従って、Ｓｎ原子のＡｌ−Ｓｉ膜４２への拡散を防ぐ必要がある。
【００４１】
また、コレクタ電極３６ａのバリア層４３の厚さ（裏面平坦部の狙い厚さ）を、例えば０．０８μｍ〜０．２μｍの範囲内の厚さ、好ましくは例えば０．１５μｍの厚さにすることで、Ｓｎを含むはんだ接合層からのＳｎ原子の拡散をバリア層４３で有効に止めることができ、Ａｌ−Ｓｉ膜４２とＮｉ系金属膜４４との界面での前記剥離を回避することができることが分かった。バリア層４３の厚さ（Ｖ字溝の側壁部の狙い厚さ）は、例えば０．０３μｍ〜０．１μｍの範囲内の厚さが好ましい。バリア層４３としては、Ｔｉを主成分とする金属膜とする他に、例えばＷおよびＰｔのいずれかを主成分とする金属膜とすることも好ましい。さらに、バリア層４３をＴｉＮ（窒化チタン）膜とすることもバリア性をいっそう高める効果を有するので好ましい。
【００４２】
Ｎｉ系金属膜４４やＡｕ系金属膜４５は、厚さが極端に薄くなるとはんだの濡れ拡がりが悪くなる。一方、Ｎｉ系金属膜４４やＡｕ系金属膜４５の厚さが厚くなると、膜応力によりｎ-半導体基板３７に反りが生じ易くなったり、またはコスト面で不利となる。このため、Ｎｉ系金属膜４４の厚さは、裏面平坦部（すなわちコレクタ電極３６ａの部分）で例えば０．２μｍ〜１．２μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２（すなわちコレクタ電極３６ｂの部分）で例えば０．１μｍ〜０．６μｍの範囲内の厚さ、特には例えば０．３５μｍ厚さ程度とするのが好ましい。Ａｕ系金属膜４５は、裏面平坦部で例えば０．１μｍ〜０．４μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で例えば０．０５μｍ〜０．２μｍの範囲内の厚さ、特には例えば０．１μｍ厚さ程度とするのが好ましい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加してもよい。Ｎｉ系金属膜４４にＶ（バナジウム）を添加し非磁性素材とすることでスパッタ成膜時のエロージョン領域を広げることができ、ターゲットライフを延ばすことができるため、コスト面にメリットがあり、好ましい。
【００４３】
Ａｕ系金属膜４５には、はんだ濡れ性を向上させる等の目的で、さらにＳｎやＧｅ（ゲルマニウム）を添加することも好ましい。もしくは、Ａｕはコストが高いので、Ａｕ系金属膜４５の代わりにＡｇ（銀）を主成分とする金属膜（以下、Ａｇ系金属膜とする：第３金属膜）を使うこともできる。Ａｇ系金属膜の場合、Ａｕ系金属膜４５よりも酸化しやすい。このため、Ａｇ系金属膜の厚さは、裏面平坦部で０．４μｍ〜２．０μｍの範囲内の厚さとし、Ｖ字溝３１の側壁部３２で０．２μｍ〜１．０μｍの範囲内の厚さとするなど、Ａｕ系金属膜４５の厚さよりも２倍程度厚くしておく必要がある。また、濡れ性を良くする等の目的でＡｕ系金属膜４５にＰｄ（パラジウム）が添加されることも好ましい。
【００４４】
Ａｌ−Ｓｉ膜４２およびバリア層４３の厚さについて検証した。逆阻止ＩＧＢＴ２００のコレクタ電極３６ａ、３６ｂのＡｌ−Ｓｉ膜４２とバリア層４３（Ｔｉ膜）の厚さとをパラメータとするはんだ付け処理温度での保持時間（横軸）に対する逆漏れ電流変化量および逆耐圧変化量（縦軸）をそれぞれ図２、３に示す。図２は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆漏れ電流変化量との関係を示す特性図である。図３は、逆阻止ＩＧＢＴの実装時におけるはんだ付け処理温度での保持時間と逆耐圧変化量との関係を示す特性図である。図２、３には、Ａｌ−Ｓｉ膜の厚さの異なる４つの試料（Ａｌ−Ｓｉと記載）と、Ａｌ−Ｓｉ膜の厚さを０．５５μｍとしてバリア層の厚さを異ならせた３つの試料（Ｔｉバリア＋ＡｌＳｉ（Ｔｉ品）と記載）の結果と、を示す。
【００４５】
図２、３に示す結果より、Ａｌ−Ｓｉ膜の厚さを２μｍで成膜すると漏れ電流の上昇および逆耐圧の低下はほとんど無いことが分かる。また、図２、３に示す結果は、Ａｌ−Ｓｉ膜の厚さが０．５５μｍであってもバリア層が形成されていれば、漏れ電流の上昇および逆耐圧の低下は小さいことを示している。このことからＡｌ−Ｓｉ膜４２の厚さの下限、すなわち、Ｖ字溝３１の側壁部３２におけるコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さの下限を０．５５μｍとし、Ａｌ−Ｓｉ膜４２の厚さが０．５５μｍ以上であることを本発明の範囲とした。コレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さが０．５５μｍであるときの、裏面平坦部のコレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの下限は１．１μｍとなる。
【００４６】
また、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの上限を上述したように３μｍとしたのは、前述の逆耐圧不良の改善ではなく、Ａｌ−Ｓｉ膜４２中のＳｉ濃度が増加し過ぎるとオン電圧が増加するためであり、この点を考慮して決められた。コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さの上限を３μｍとしたときの、Ｖ字溝３１の側壁部３２のコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さの上限は１．５μｍになる。従って、Ａｌ−Ｓｉ膜４２の厚さを最も好ましい厚さである１μｍ程度は確実に確保することができる。これらを併せて、上述したように、コレクタ電極３６ａのＡｌ−Ｓｉ膜４２の厚さ（裏面平坦部の狙い厚さ）を１．１μｍ〜３．０μｍの範囲内の厚さとし、ｐ型薄層３４の表面に接するコレクタ電極３６ｂのＡｌ−Ｓｉ膜４２の厚さを０．５５μｍ〜１．５μｍの範囲内の厚さにすることを導き出した。
【００４７】
次に、チップ実装組み立て時の処理温度とＡｌ−Ｓｉ膜４２の相互拡散との関係について検証した。図４は、Ａｌ−Ｓｉの熱平衡状態を示す特性図（以下、Ａｌ−Ｓｉ平衡状態図とする）である。図４のＡｌ−Ｓｉ平衡状態図に示すように、半導体基板の裏面のｐ型コレクタ層表面との界面におけるＡｌ−Ｓｉ膜中のＳｉ濃度が０．２ｗｔ％程度の低濃度では、はんだ付け温度などの実装組み立ての際の処理温度が３４０℃のとき、相互拡散が始まることが分かる。一方、Ａｌ−Ｓｉ膜の厚さが充分に厚ければ、Ａｌ−Ｓｉ膜の成長過程でＡｌ−Ｓｉ膜中のＳｉ濃度が十分に満たされ、かつＡｌ−Ｓｉ膜の厚さが厚いことでＡｌ−Ｓｉ膜中のＳｉのボリュームが大きくなる。このため、３４０℃のはんだ付け処理温度中でもＡｌ−Ｓｉ膜中のＳｉ濃度を十分確保することができるため、問題は生じない。その理由は、Ａｌ−Ｓｉ膜の厚さが厚いことにより、Ａｌ−Ｓｉ膜中のＳｉ原子がバリア層である例えばＴｉ系金属膜へ拡散する現象が生じても、Ａｌ−Ｓｉ膜の厚さのボリュームとＳｉ原子の拡散長とからＡｌスパイクが入りづらくなるためであると推測される。
【００４８】
Ａｌ−Ｓｉ膜４２の厚さを従来の逆阻止ＩＧＢＴと同程度の厚さとした場合でも、漏れ電流増加の抑制、逆耐圧劣化を防ぐためには、はんだ付け処理温度を下げれば良いことは公知であるし、図４のＡｌ−Ｓｉ平衡状態図からも明らかである。しかし、従来のはんだ付け処理温度を下げる方法では、はんだやＤＣＢ（Ｄｉｒｅｃｔ  Ｃｏｐｐｅｒ  Ｂｏｎｄｉｎｇ：Ｃｕ板などの金属板が接合された絶縁基板）のＣｕ板表面に形成されている酸化膜を水素で還元しづらくなり、チップ下のＤＣＢとはんだとの界面にボイドが発生し易くなるなどの新たな問題が生じる。このため、はんだ付け処理温度を下げることを逆耐圧不良の改善対策とすることはできない。すなわち、はんだ付け処理温度を下げることによってもたらされる、はんだとＤＣＢの界面に多発するボイドは、熱抵抗を高くし、チップの熱暴走を引き起こし破壊に繋がるおそれが高まる。
【００４９】
前述したように、本発明においては、Ａｌ−Ｓｉ膜４２の厚さを裏面平坦部で１．１μｍ〜３．０μｍの範囲内の厚さと十分に厚くすることで、はんだ付け処理温度をはんだとＤＣＢの界面にボイドが発生しない程度の温度まで上げることができ、かつ漏れ電流の増加、逆耐圧低下を抑制させることができる。
【００５０】
また、例えばＴｉ系金属膜などのバリア層４３の厚さを十分に確保することで、はんだとＡｌ−Ｓｉ膜４２との界面で剥離が生じることを回避することができる。このことについて、以下さらに説明する。はんだの成分であるＳｎ原子と、Ａｌ−Ｓｉ膜４２中のＡｌ原子とは合金層を形成しない。このため、はんだ付けを含む組立工程で、はんだ接合層中のＳｎ原子がＡｌ−Ｓｉ膜４２に拡散してくると、はんだ接合が適正にされず、はんだ接合層の剥離が生じる虞がある。そこで、Ａｌ−Ｓｉ膜４２上にバリア層４３となるＴｉ系金属膜を挟んだ構成でコレクタ電極３６ａ、３６ｂを成膜することにより、ＤＣＢ上に逆阻止ＩＧＢＴチップをはんだ接合させる際に、はんだ中のＳｎ原子がＡｌ−Ｓｉ膜４２に拡散することをバリア層４３によって防止する。はんだ接合層中のＳｎ原子のＡｌ−Ｓｉ膜４２への拡散を防止するために必要なバリア層４３の厚さは、Ｖ字溝３１の側壁部３２で０．０３μｍ以上である。その理由は、次のとおりである。Ｖ字溝３１の側壁部３２におけるＴｉ系金属膜の厚さ（すなわち、コレクタ電極３６ｂのバリア層４３）の厚さが０．０３μｍ未満の場合、はんだ中のＳｎ原子がＴｉ系金属膜を通過してＡｌ−Ｓｉ膜４２に到達する。Ａｌ−Ｓｉ膜４２に到達したＳｎ原子はＡｌ−Ｓｉ膜４２中のＡｌ原子と合金層を形成しないため、Ａｌ−Ｓｉ膜４２とＳｎ原子が拡散したＴｉ系金属膜の界面で剥離が生じ易くなる問題が発生するからである。
【００５１】
本発明では、ｎ-半導体基板３７の裏面平坦部のコレクタ電極３６ａの厚さが厚くなるが、コレクタ電極３６ａの厚さを厚くしても、ｎ-半導体基板３７の裏面側には、Ｖ字溝３１が設けられているためコレクタ電極３６ａ，３６ｂの収縮する応力がかかる方向がＶ字溝３１で変わるように作用する。その結果、ｎ-半導体基板３７の裏面にＶ字溝３１を有するウエハの反りは、Ｖ字溝３１の無い裏面平坦部にのみコレクタ電極を成膜したウエハの反りよりも小さく抑えることができることもメリットである。
【００５２】
以上、説明したように、実施の形態によれば、少なくとも半導体基板に接する部分がＡｌ−Ｓｉ膜であるコレクタ電極を設け、このＡｌ−Ｓｉ膜の厚さを裏面平坦部で１．１μｍ〜３．０μｍの範囲内の厚さとし、Ｖ字溝の側壁部で０．５５μｍ〜１．５μｍの範囲内の厚さとすることにより、チップ実装におけるはんだ接合を適正に容易に行うことができるとともに、例えばはんだ付けなどのチップ実装組み立て時の処理温度による裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクを抑制することができる。そして、裏面平坦部およびＶ字溝の側壁部でのＡｌスパイクが抑制されることにより、Ａｌスパイクに起因する漏れ電流を低減することができ、逆耐圧不良を防止することができる。また、実施の形態によれば、少なくとも半導体基板側からＡｌ−Ｓｉ膜およびＮｉ系金属膜を積層してなるコレクタ電極を設け、Ａｌ−Ｓｉ膜とＮｉ系金属膜との間にバリア層を設けることにより、Ｓｎを含有するはんだを用いた場合でも、はんだ中のＳｎ原子の拡散をバリア層で止めることができる。このため、はんだ接合層の剥離を回避することができる。
【００５３】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、Ｓｉを半導体材料とする半導体基板を用いる場合を例に説明しているが、これに限らず、例えばＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）を半導体材料とする半導体基板を用いてもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５４】
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置、特に、順方向および逆方向の双方向に高信頼性の耐圧特性を有する逆阻止ＩＧＢＴに有用である。
【符号の説明】
【００５５】
３１  Ｖ字溝
３２  Ｖ字溝の側壁部
３３  ｐ型分離層
３４  ｐ型薄層
３５  ｐ型コレクタ層
３６  コレクタ電極
３６ａ  裏面平坦部のコレクタ電極
３６ｂ  Ｖ字溝の側壁部のコレクタ電極
３７  ｎ-半導体基板
３８  ガードリング
３９  フィールド絶縁膜
４０  フィールドプレート
４２  Ａｌ−Ｓｉ膜
４３  バリア層
４４  Ｎｉ系金属膜
４５  Ａｕ系金属膜
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
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【国際調査報告】
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