【手続補正書】
【提出日】平成27年3月13日(2015.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタおよび第２のトランジスタと、
第３のトランジスタ、第４のトランジスタ、および４の端子を有する第１のトランジスタ群と、
第５乃至第８のトランジスタ、および４の端子を有する第２のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の第１端子および前記第１のトランジスタ群の第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の第３端子は、前記第２のトランジスタ群の第１端子と電気的に接続され、
前記第１のトランジスタ群の第４端子は、前記第２のトランジスタ群の第２端子と電気的に接続され、
前記第２のトランジスタ群の第３端子は、前記第２のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続され、
前記第２のトランジスタ群の第４端子は、前記低電位側電源電位線と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第３のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第２のトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方と、前記第６のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第１端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第２端子と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方と、前記第８のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第３端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方と、前記第７のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第４端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続され、
前記第２のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第３の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第６のトランジスタ、および前記第８のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第７のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第９のトランジスタが設けられ、
前記第９のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記他方と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第９のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第９のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項２】
第１のトランジスタおよび第２のトランジスタと、
第３のトランジスタ、第４のトランジスタ、および４の端子を有する第１のトランジスタ群と、
各々が、第５乃至第８のトランジスタ、および４の端子を有する第２乃至第ｍ（ｍは３以上の自然数）のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の第１端子および前記第１のトランジスタ群の第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の第３端子は、前記第２のトランジスタ群の第１端子と電気的に接続され、
前記第１のトランジスタ群の第４端子は、前記第２のトランジスタ群の第２端子と電気的に接続され、
前記第ｍのトランジスタ群の第１端子は、第ｍ−１群のトランジスタ群の第３端子と電気的に接続され、
前記第ｍのトランジスタ群の第２端子は、第ｍ−１群のトランジスタ群の第４端子と電気的に接続され、
前記第ｍのトランジスタ群の第３端子は、前記第２のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続され、
前記第ｍのトランジスタ群の第４端子は、前記低電位側電源電位線と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第３のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第ｍのトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方と、前記第６のトランジスタのソースおよびドレインの一方は、前記第ｍのトランジスタ群の前記第１端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第ｍのトランジスタ群の前記第２端子と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方と、前記第８のトランジスタのソースおよびドレインの他方は、前記第ｍのトランジスタ群の前記第３端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方と、前記第７のトランジスタのソースおよびドレインの他方は、前記第ｍのトランジスタ群の前記第４端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１乃至前記第ｍのトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２乃至第ｍ＋１の入力端子とそれぞれ電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第６のトランジスタ、および前記第８のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第７のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第９のトランジスタが設けられ、
前記第９のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記他方と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第９のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第９のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第９のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
【請求項４】
第１乃至第４のトランジスタと、
第５のトランジスタ、第６のトランジスタ、および４の端子を有する第１のトランジスタ群と、
第７乃至第１０のトランジスタ、および４の端子を有する第２のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の第１端子および前記第１のトランジスタ群の第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の第３端子は、前記第２のトランジスタ群の第１端子と電気的に接続され、
前記第１のトランジスタ群の第４端子は、前記第２のトランジスタ群の第２端子と電気的に接続され、
前記第２のトランジスタ群の第３端子は、前記第２のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタ群の第４端子は、前記第３のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第３のトランジスタのソースおよびドレインの他方と、前記第４のトランジスタのソースおよびドレインの一方と、出力端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第２のトランジスタ群では、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第１端子と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの一方と、前記第１０のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第２端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの他方と、前記第１０のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第３端子と電気的に接続され、
前記第８のトランジスタのソースおよびドレインの他方と、前記第９のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第４端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続され、
前記第２のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第３の入力端子と電気的に接続され、
前記第２のトランジスタおよび前記第３のトランジスタのゲートは、前記データ電位信号が有していたパリティビットが入力される第４の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、前記第８のトランジスタ、および前記第１０のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ、および前記第９のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第１１のトランジスタを設け、
前記第１１のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記他方と、前記第３のトランジスタのソースおよびドレインの前記他方と、前記第４のトランジスタのソースおよびドレインの前記一方とに電気的に接続され、
前記第１１のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第１１のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項５】
第１乃至第４のトランジスタと、
第５のトランジスタ、第６のトランジスタ、および４の端子を有する第１のトランジスタ群と、
各々が、第７乃至第１０のトランジスタ、および４の端子を有する第２乃至第ｍ（ｍは３以上の自然数）のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の第１端子および前記第１のトランジスタ群の第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の第３端子は、前記第２のトランジスタ群の第１端子と電気的に接続され、
前記第１のトランジスタ群の第４端子は、前記第２のトランジスタ群の第２端子と電気的に接続され、
前記第ｍのトランジスタ群の第１端子は、第ｍ−１群のトランジスタ群の第３端子と電気的に接続され、
前記第ｍのトランジスタ群の第２端子は、第ｍ−１群のトランジスタ群の第４端子と電気的に接続され、
前記第ｍのトランジスタ群の第３端子は、前記第２のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第ｍのトランジスタ群の第４端子は、前記第３のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第３のトランジスタのソースおよびドレインの他方と、前記第４のトランジスタのソースおよびドレインの一方と、出力端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続されており、
前記第５のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第ｍのトランジスタ群では、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第ｍのトランジスタ群の前記第１端子と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの一方と、前記第１０のトランジスタのソースおよびドレインの一方は、前記第ｍのトランジスタ群の前記第２端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの他方と、前記第１０のトランジスタのソースおよびドレインの他方は、前記第ｍのトランジスタ群の前記第３端子と電気的に接続され、
前記第８のトランジスタのソースおよびドレインの他方と、前記第９のトランジスタのソースおよびドレインの他方は、前記第ｍのトランジスタ群の前記第４端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１乃至前記第ｍのトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２乃至第ｍ＋１の入力端子とそれぞれ電気的に接続され、
前記第２のトランジスタおよび前記第３のトランジスタのゲートは、前記データ電位信号が有していたパリティビットが入力される第ｍ＋２の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、前記第８のトランジスタ、および前記第１０のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ、および前記第９のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第１１のトランジスタを設け、
前記第１１のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記他方と、前記第３のトランジスタのソースおよびドレインの前記他方と、前記第４のトランジスタのソースおよびドレインの前記一方とに電気的に接続され、
前記第１１のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第１１のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項６】
請求項４または請求項５において、
前記第１１のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。