(57)【要約】  （１）絶縁性基材にスルーホール及び配線パターンが形成された配線基板表面にソルダーレジストを形成し、（２）半導体チップ搭載面側ソルダーレジストにレーザーで穴径１００μｍ以下のブラインドビアを形成し、（３）ブラインドビアを有する半導体チップ搭載面側のソルダーレジスト表面に無電解めっき被膜を形成し、（４）表面に無電解めっき被膜を形成されたソルダーレジストのブラインドビアに電解めっきによるビアフィリングで電解めっき層を形成し、（５）半導体チップ搭載面側のソルダーレジスト表面のブラインドビア以外の部分の電解めっき層及び無電解めっき被膜をエッチングにより除去し、ソルダーレジストを露出させて、ブラインドビア内に電解めっき層及び無電解めっき被膜からなる表層接続パッドを形成する。
2014024754.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ搭載面及びはんだボール搭載面を有する半導体パッケージ用回路基板を製造する方法であって、
（１）絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板の表面に、ソルダーレジストを形成する工程、
（２）前記（１）で形成された半導体チップ搭載面側のソルダーレジストに対して、レーザーにより穴径１００μｍ以下のブラインドビアを形成する工程、
（３）前記（２）で形成されたブラインドビアを有する半導体チップ搭載面側のソルダーレジスト表面に、無電解めっき被膜を形成する工程、
（４）前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストのブラインドビアに対して、電解めっきによりビアフィリングを行い、電解めっき層を形成する工程、及び、
（５）半導体チップ搭載面側のソルダーレジスト表面のブラインドビア以外の部分について、前記（４）で形成された電解めっき層、及び、前記（３）で形成された無電解めっき被膜をエッチングにより除去し、ソルダーレジストを露出させることにより、ブラインドビア内に電解めっき層及び無電解めっき被膜からなる表層接続パッドを形成する工程、
を有する方法。
【請求項２】
前記（３）で形成された無電解めっき被膜を給電層として、前記（４）の電解めっきによるビアフィリングを行う、請求項１に記載の方法。
【請求項３】
前記（３）と前記（４）との間に、
（３’−１）前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストを有する配線基板の両面に、めっきレジストを形成する工程、及び、
（３’−２）前記（３’−１）で形成されためっきレジストに対して、少なくとも半導体チップ搭載面側のソルダーレジストのブラインドビアが露出するように、開口部を形成する工程、
を有すると共に、
前記（４）と前記（５）との間に、
（４’）前記（３’−１）で形成されためっきレジストを除去する工程、
を有する、請求項１又は２に記載の方法。
【請求項４】
前記（２）のレーザーによるブラインドビアの形成を、ＵＶレーザーを用いて行う、請求項１〜３の何れか一項に記載の方法。
【請求項５】
前記（２）のＵＶレーザーによるブラインドビアの形成を、トレパニング加工により行う、請求項４に記載の方法。
【請求項６】
前記（３）の無電解めっきが、無電解銅めっきである、請求項１〜５の何れか一項に記載の方法。
【請求項７】
前記（５）の後に、
（５’）前記（５）のエッチング後におけるブラインドビア内の表層接続パッドに表面処理を施す工程、
を有する、請求項１〜６の何れか一項に記載の方法。
【請求項８】
前記（５’）の表面処理が、無電解錫めっき処理、無電解金めっき処理、無電解ニッケル金めっき処理、無電解ニッケルパラジウム金めっき処理、及び有機防錆処理から選択される、請求項７に記載の方法。
【請求項９】
請求項１〜８の何れか一項に記載の方法で製造された半導体パッケージ用回路基板。
【請求項１０】
半導体チップ搭載面及びはんだボール搭載面を有する半導体パッケージ用回路基板であって、
（ａ）絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板と、
（ｂ）配線基板の表面に形成され、半導体チップ搭載面及びはんだボール搭載面の各々に複数のブラインドビアを有するソルダーレジストと、
（ｃ）半導体チップ搭載面の複数のブラインドビアに設けられ、配線パターンと導通してなる複数の表層接続パッドと、
（ｄ）はんだボール搭載面の複数のブラインドビアに設けられ、配線パターンと導通してなる複数のはんだボールパッドとを備え、且つ、
（ｉ）表層接続パッドの少なくとも一部が、はんだボールパッドと導通していない配線パターンと導通してなるとともに、
（ii）半導体パッケージ用基板の製造に使用されるが配線パターンとしては使用されない、バスラインを有さない
ことを特徴とする、半導体パッケージ用回路基板。
【請求項１１】
請求項９又は１０に記載の半導体パッケージ用回路基板と、前記半導体パッケージ用回路基板の半導体チップ搭載面に設けられる半導体チップとを備え、前記半導体パッケージ用回路基板のはんだボールパッドにはんだボールが設けられ、前記半導体パッケージ用回路基板の表層接続パッドと前記半導体チップとの導通が確保された、半導体パッケージ。
【請求項１２】
前記半導体パッケージ用回路基板の表層接続パッドと前記半導体チップとの導通がフリップチップボンディングで形成される、請求項１１に記載の半導体パッケージ。
【請求項１３】
集積回路用基板と、前記集積回路用基板上に配置された請求項１１又は１２に記載の半導体パッケージとを備え、前記半導体パッケージのはんだボールと前記集積回路用基板との導通が確保された、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器、電気機器、コンピュータ、通信機器等に用いられる回路基板に用いられる、半導体チップを搭載する半導体パッケージ用回路基板及びその製造方法に関する。
【背景技術】
【０００２】
図６は、従来の半導体パッケージ用回路基板の構成の例を示す模式図である。図６に示すように、半導体パッケージ用回路基板（１００）は、絶縁性基材（１０１）にスルーホール（ＴＨ）及び配線パターン（１０２）が形成された配線基板（１０３）と、これを被覆するソルダーレジスト（１０４）とを備えて構成されるとともに、半導体チップを搭載される半導体チップ搭載面（Ｓ１）と、集積回路用基板に連結されるはんだボール搭載面（Ｓ２）を有する。半導体チップ搭載面（Ｓ１）には、ソルダーレジスト（１０４）の一部が開口されて配線パターン（１０２）の一部が露出した電極部（１０５）が形成される。はんだボール搭載面（Ｓ２）には、ソルダーレジスト（１０４）の一部が開口されて配線パターン（１０２）の一部が露出するとともに、露出した配線パターン（１０２）にはんだボールパッド（１０６）が設けられる。斯かる半導体パッケージ用回路基板（１００）は通常、配線基板（１０３）の半導体チップ搭載面（Ｓ１）及びはんだボール搭載面（Ｓ２）の両面にソルダーレジスト（１０４）を塗布・乾燥した後、パターンマスクを介してＵＶ露光し、現像して開口を形成し、当該開口に電極部（１０５）及びはんだボールパッド（１０６）を設けることにより作製される。【０００３】
図７（ａ）及び（ｂ）は何れも、図６に示す半導体パッケージ用回路基板（１００）を用いた半導体パッケージの構成の例を示す模式図である。図７（ａ）及び（ｂ）に示す半導体パッケージ（９００，９００’）は、半導体パッケージ用回路基板（１００）の半導体チップ搭載面（Ｓ１）に半導体チップ（２００，２００’）を搭載し、両者を電気的に接続することにより形成される。ここで、半導体パッケージ用回路基板（１００）と半導体チップ（２００，２００’）との電気的接続の手法としては、ワイヤーボンディング、フリップチップボンディング等の手法が挙げられるが、高集積化等の目的からは、フリップチップボンディングが好ましく用いられる。図７（ａ）及び（ｂ）に示す例では、フリップチップボンディングを用いて半導体パッケージ用回路基板（１００）と半導体チップ（２００，２００’）とを電気的に接続している。フリップチップボンディングとは、半導体チップ（２００，２００’）の電極部に予め形成したバンプ（２０１，２０１’）を用い、これを半導体パッケージ用回路基板（１００）の電極部（１０５）と電気的に接続する方法である。特に、フリップチップボンディングに使用される半導体チップ搭載面（Ｓ１）の電極部（１０５）は、フリップチップバンプパッドと呼ばれる。半導体チップ（２００，２００’）のバンプ（２０１，２０１’）は、金や銅等のピラーやはんだによって形成される。図７（ａ）でははんだからなるバンプ（２０１）を有する半導体チップ（２００）を用いた例を示し、図７（ｂ）ではピラーからなるバンプ（２０１’）を有する半導体チップ（２００’）を用いた例を示している。半導体パッケージ用回路基板（１００）に半導体チップ（２００，２００’）を実装する工程では、通常、半導体チップ（２００，２００’）のバンプ（２０１，２０１’）と、半導体パッケージ用回路基板（１００）のフリップチップバンプパッド（１０５）とを接触させ、加熱などによる処理で電極部同士を接合する。更に、半導体パッケージと集積回路基板を接続する為のはんだボール（３００）が、はんだボールパッド（１０６）に取り付けられる。はんだボール（３００）の取り付けは、はんだボールパッド（１０６）にはんだボール（３００）を接触させて、加熱などによる処理で接合する方法が一般的である。【０００４】
近年、半導体チップ（２００，２００’）の微細化に伴い、半導体チップ（２００，２００’）の電極の数が増加し、電極に形成するバンプ（２０１，２０１’）も高密度化かつ小型化するなど、半導体チップ（２００，２００’）の高密度実装に向けた動きが拡がっている。しかし、ソルダーレジスト（１０４）を塗布・乾燥した後、パターンマスクを介してＵＶ露光し、現像してソルダーレジスト（１０４）の一部を開口し、半導体パッケージ用回路基板（１００）のフリップチップバンプパッド（１０５）を形成する方法では、小径のフリップチップバンプパッド（１０５）を高密度に形成しようとした場合、正常に露光できない課題や、現像時に使用する薬液が小径のフリップチップバンプパッド（１０５）内に入り込みづらく、現像し切れずソルダーレジスト残渣となり実装時に導通不良となってしまう等の課題がある。また、開口が形成できたとしても、半導体チップ搭載面（Ｓ１）のソルダーレジスト（１０４）表面とフリップチップバンプパッド（１０５）の接続面との間にソルダーレジスト（１０４）厚さ分の高さの差が生じてしまう等の課題があり、高密度での実装に対応できない懸念がある。【０００５】
斯かる課題を解決するために、埋め込みバンプを有する半導体パッケージ用回路基板が提案され、一部実用化されている。図８は、埋め込みバンプを有する半導体パッケージ用回路基板（１００”）の構成の例を示す模式図であり、図９は、図８の半導体パッケージ用回路基板（１００”）を用いた半導体パッケージ（９００”）の構成の例を示す模式図である。図８の半導体パッケージ用回路基板（１００”）は、フリップチップバンプパッド（１０５）上に電解めっきで埋め込みバンプ（１０７）が形成されており、その接続面がソルダーレジスト（１０４）表面と同等又はより高い位置に設定されている。斯かる埋め込みバンプ（１０７）を設けることにより、図９に示すように、半導体チップ（２００’）の実装時に容易且つ確実に、半導体チップ（２００’）のバンプ（２０１’）との導通を確保した半導体パッケージ（９００”）とすることができる。なお、図９ではピラーからなるバンプ（２０１’）を有する半導体チップ（２００’）を用いた例を示しているが、図７（ａ）のようにはんだからなるバンプ（２０１）を有する半導体チップ（２００）を用いる場合も、その構成は同様である。【０００６】
埋め込みバンプ（１０７）を形成するためには、半導体パッケージ用回路基板（１００）のフリップチップバンプパッド（１０５）に、電解めっき用の電流を供給することが必要となる。斯かる給電の手法としては、図１０（ａ）に示すように、半導体パッケージ用回路基板（１００Ａ）の半導体搭載面（Ｓ１）側の配線回路に、電解めっき用のバスライン（１０８）を予め配置しておく手法が挙げられる（例えば特許文献１（特開昭５２−１２５７５）等）。バスライン（１０８）とは、半導体パッケージ用回路基板（１００Ａ）の所定位置のフリップチップバンプパッド（１０５）に、電解めっきに必要な電流を供給するためのワークパネル内配線のことである。しかし、斯かるバスライン（１０８）は、電解めっきによる埋め込みバンプ（１０７）の形成時にしか使用されず、半導体パッケージ用回路基板（１００Ａ）の完成後には不要となってしまう。斯かる余分なバスライン（１０８）の存在は、配線の高密度化において大きな妨げとなる。また、半導体パッケージ用回路基板（１００Ａ）の完成後にバスライン（１０８）をレーザー等の手段により除去することも考えられるが、全てを除去することは難しく、残存したバスライン（１０８）が半導体パッケージの動作に悪影響を与えてしまうという課題もある。また、バスラインを事後的に除去しても、除去後の領域を配線形成に使用できる訳ではないため、配線密度の低下は避けられない。【０００７】
斯かる課題を解決するため、半導体チップ搭載面（Ｓ１）にバスラインを形成せず、図１０（ｂ）に示すように、はんだボール搭載面（Ｓ２）に給電用の無電解銅めっき被膜（１０９）を形成し、これを給電層として用いることにより、はんだボールパッド（１０６）と（配線パターン（１０２）を介して）電気的に接続されたフリップチップバンプパッド（１０５）に電流を供給し、電解めっきで埋め込みバンプ（１０７）を形成した半導体パッケージ用回路基板（１００Ｂ）も検討されている（例えば特許文献２（特開２０１１−６１１７９）等）。しかし、この手法では、はんだボール搭載面（Ｓ２）のはんだボールパッド（１０６）と電気的に接続された（即ち、半導体チップ搭載面（Ｓ１）とはんだボール搭載面（Ｓ２）とを接続する配線パターン（１０２）に連結された）フリップチップバンプパッド（１０５ａ）にしか電流を供給できないため、はんだボールパッド（１０６）と電気的に接続されていない（即ち、半導体チップ搭載面（Ｓ１）同士を接続する配線パターン（１０２）に連結された）フリップチップバンプパッド（１０５ｂ）には電流を供給できず、埋め込みバンプ（１０７）を形成できないという課題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５２−１２５７５号公報
【特許文献２】特開２０１１−６１１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記背景から、バスライン等の余剰な配線を設けることなく、全てのブラインドビア内に簡便且つ確実に、半導体チップとの導通を容易にする電極部を形成することが求められてきた。【００１０】
本発明は斯かる課題に鑑みてなされたもので、バスライン等の余剰な配線を設けることなく、全てのブラインドビア内に簡便且つ確実に、半導体チップとの導通を容易にする電極部を形成することが可能な、優れた半導体パッケージ用回路基板の製造方法を提供するとともに、半導体チップ実装時の容易且つ確実な導通確保と、半導体パッケージの配線高密度化とを共に達成可能な、優れた半導体パッケージ用回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者等は、上記課題に鑑み鋭意検討の結果、レーザーを用いてブラインドビアを小径化するとともに、半導体チップ搭載面に無電解めっき被膜を形成して電解めっき用の電流を供給し、且つ、ビアフィリング電解めっきによって表層接続パッドを形成することにより、バスライン等の余剰な配線を設けることなく、全てのブラインドビア内に簡便且つ確実に表層接続パッドを形成し、半導体チップとの導通を確保することが可能となるとともに、半導体パッケージの配線高密度化も達成でき、上記課題が解決できることを見出し、本発明に想到した。【００１２】
即ち、本発明の要旨は、半導体チップ搭載面及びはんだボール搭載面を有する半導体パッケージ用回路基板を製造する方法であって、
（１）絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板の表面に、ソルダーレジストを形成する工程、
（２）前記（１）で形成された半導体チップ搭載面側のソルダーレジストに対して、レーザーにより穴径１００μｍ以下のブラインドビアを形成する工程、
（３）前記（２）で形成されたブラインドビアを有する半導体チップ搭載面側のソルダーレジスト表面に、無電解めっき被膜を形成する工程、
（４）前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストのブラインドビアに対して、電解めっきによりビアフィリングを行い、電解めっき層を形成する工程、及び、
（５）半導体チップ搭載面側のソルダーレジスト表面のブラインドビア以外の部分について、前記（４）で形成された電解めっき層、及び、前記（３）で形成された無電解めっき被膜をエッチングにより除去し、ソルダーレジストを露出させることにより、ブラインドビア内に電解めっき層及び無電解めっき被膜からなる表層接続パッドを形成する工程、
を有する方法に存する。【００１３】
また、本発明の別の要旨は、上記の方法で製造された半導体パッケージ用回路基板に存する。【００１４】
また、本発明の別の要旨は、半導体チップ搭載面及びはんだボール搭載面を有する半導体パッケージ用回路基板であって、
（ａ）絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板と、
（ｂ）配線基板の表面に形成され、半導体チップ搭載面及びはんだボール搭載面の各々に複数のブラインドビアを有するソルダーレジストと、
（ｃ）半導体チップ搭載面の複数のブラインドビアに設けられ、配線パターンと導通してなる複数の表層接続パッドと、
（ｄ）はんだボール搭載面の複数のブラインドビアに設けられ、配線パターンと導通してなる複数のはんだボールパッドとを備え、且つ、
（ｉ）表層接続パッドの少なくとも一部が、はんだボールパッドと導通していない配線パターンと導通してなるとともに、
（ii）半導体パッケージ用基板の製造に使用されるが配線パターンとしては使用されない、バスラインを有さない
ことを特徴とする、半導体パッケージ用回路基板に存する。【００１５】
また、本発明の別の要旨は、上記の半導体パッケージ用回路基板と、半導体パッケージ用回路基板の半導体チップ搭載面に設けられる半導体チップとを備え、前記半導体パッケージ用回路基板のはんだボールパッドにはんだボールが設けられ、前記半導体パッケージ用回路基板の表層接続パッドと前記半導体チップとの導通が確保された、半導体パッケージに存する。【００１６】
また、本発明の別の要旨は、集積回路用基板と、前記集積回路用基板上に配置された上記の半導体パッケージとを備え、前記半導体パッケージのはんだボールと前記集積回路用基板との導通が確保された、集積回路に存する。
【発明の効果】
【００１７】
本発明の半導体パッケージ用回路基板の製造方法によれば、バスライン等の余剰な配線を設けることなく、全てのブラインドビア内に簡便且つ確実に表層接続パッドを形成し、半導体チップとの導通を確保することができる。また、半導体チップとの導通を損なうことなく、レーザーによってブラインドビアを小径化でき、半導体パッケージの配線高密度化にも寄与し得る。【００１８】
また、本発明の半導体パッケージ用回路基板は、半導体チップ実装時の容易且つ確実な導通確保と、半導体パッケージの配線高密度化とを共に達成可能な、優れた半導体パッケージ用回路基板であり、半導体パッケージ及び集積回路の作製に好適に使用できる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）〜（ｇ）は、絶縁性基材にスルーホール及び配線パターンが形成された配線基板の製造手順を示すフローチャートである。また、参考例における配線基板の製造手順の説明にも流用する。
【図２−１】図２（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体パッケージ用回路基板の製造手順を示すフローチャートである。また、実施例１における半導体パッケージ用回路基板の製造手順の説明にも流用する。
【図２−２】図２（ｇ）〜（ｊ）は、本発明の一実施形態に係る半導体パッケージ用回路基板の製造手順を示すフローチャートである。また、実施例１における半導体パッケージ用回路基板の製造手順の説明にも流用する。
【図３−１】図３（ａ）〜（ｆ）は、本発明の別の実施形態に係る半導体パッケージ用回路基板の製造手順を示すフローチャートである。また、実施例２における半導体パッケージ用回路基板の製造手順の説明にも流用する。
【図３−２】図３（ｇ）〜（ｊ）は、本発明の別の実施形態に係る半導体パッケージ用回路基板の製造手順を示すフローチャートである。また、実施例２における半導体パッケージ用回路基板の製造手順の説明にも流用する。
【図４】図４は、本発明の半導体パッケージ用回路基板の構成の例を示す模式図である。
【図５】図５（ａ１）及び（ａ２）は夫々、実施例１で作製された半導体パッケージ用回路基板（１６）の表層接続パッド（１４）領域のＳＥＭ表面写真及び光学断面写真であり、図５（ｂ１）及び（ｂ２）は夫々、実施例２で作製された半導体パッケージ用回路基板（１８）の表層接続パッド（１４）領域のＳＥＭ表面写真及び光学断面写真である。
【図６】図６は、従来の半導体パッケージ用回路基板の構成の例を示す模式図である。
【図７】図７（ａ）及び（ｂ）は何れも、図６の半導体パッケージ用回路基板を用いた半導体パッケージの構成の例を示す模式図である。
【図８】図８は、従来の埋め込みバンプを有する半導体パッケージ用回路基板の構成の例を示す模式図である。
【図９】図９は、図８の従来の埋め込みバンプを有する半導体パッケージ用回路基板を用いた半導体パッケージの構成の例を示す模式図である。
【図１０】図１０（ａ）及び（ｂ）は何れも、従来の埋め込みバンプの形成法を説明するための図である。
【発明を実施するための形態】
【００２０】
［半導体パッケージ用回路基板の製造方法］
本発明の一側面は、ブラインドビア内に表層接続パッドを有する半導体パッケージ用回路基板の製造方法に関する。
【００２１】
上述のように、従来、半導体パッケージ用回路基板のフリップチップバンプパッド上に、電解めっきにより埋め込みバンプを形成する手法としては、半導体搭載面側の配線回路に予め配置されたバスラインを通じて直接、フリップチップバンプパッドに電流を供給し、これを用いて電解めっきにより埋め込みバンプを形成する手法（図１０（ａ）：特許文献１（特開昭５２−１２５７５）等）や、はんだボール搭載面に形成した無電解めっき被膜から、はんだボールパッド及び配線パターンを介して、フリップチップバンプパッドに電流を供給し、これを用いて電解めっきにより埋め込みバンプを形成する手法（図１０（ｂ）：特許文献２（特開２０１１−６１１７９）等）が存在した。
【００２２】
しかし、前者の既設バスラインを給電に用いる手法では、電解めっきによる埋め込みバンプ形成時にしか使用されず、半導体パッケージ用回路基板の完成後には不要となる余分なバスラインを設ける必要があるため、配線高密度化の大きな妨げとなるのに加えて、半導体パッケージ用回路基板の完成後にバスラインをレーザー等の手段により除去しようとしても、全てを除去することは難しく、半導体パッケージ用回路基板の完成後に残存するバスラインが半導体パッケージの動作に悪影響を与えてしまう、という課題があった。
【００２３】
また、後者のはんだボール搭載面に形成された無電解めっき被膜を給電に用いる手法では、はんだボールパッドと電気的に接続された（即ち、半導体チップ搭載面とはんだボール搭載面とを接続する配線パターンに連結された）フリップチップバンプパッドにしか電流を供給できないため、はんだボールパッドと電気的に接続されていない（即ち、半導体チップ搭載面同士を接続する配線パターンに連結された）フリップチップバンプパッドには埋め込みバンプを形成できない、という課題があった。
【００２４】
これに対して、本発明の半導体パッケージ用回路基板の製造方法によれば、半導体チップ搭載面に形成した無電解めっき被膜から直接、ブラインドビア内に露出した配線パターン上に電解めっき用の電流を供給し、これを用いて電解めっきによるビアフィリングを行う。これにより、レーザー形成された小径のブラインドビアについても、余剰バスライン配設による弊害を防ぎつつ、（はんだボールパッドとの電通の有無を問わず）全てのブラインドビア内に、半導体パッケージとの導通を確保するための表層接続パッドを、簡便且つ確実に形成することができ、半導体パッケージの配線高密度化に寄与し得る。
【００２５】
具体的に、本発明の半導体パッケージ用回路基板の製造方法は、以下の工程を備える。なお、冒頭に「＊」を示す工程は、任意の工程である。
（１）絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板の表面に、ソルダーレジストを形成する工程。
（２）前記（１）で形成された半導体チップ搭載面側のソルダーレジストに対して、レーザーにより穴径１００μｍ以下のブラインドビアを形成する工程。
＊（２’）前記（２）で形成されたブラインドビアを有するソルダーレジストに対して表面粗化処理を施す工程。
（３）前記（２）で形成されたブラインドビアを有する半導体チップ搭載面側のソルダーレジスト表面に、無電解めっき被膜を形成する工程。
＊（３’−１）前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストを有する配線基板の両面に、めっきレジストを形成する工程。
＊（３’−２）前記（３’−１）で形成されためっきレジストに対して、少なくとも半導体チップ搭載面側のソルダーレジストのブラインドビアが露出するように、開口部を形成する工程。
（４）前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストのブラインドビアに対して、電解めっきによりビアフィリングを行い、電解めっき層を形成する工程。
＊（４’）前記（３’−１）で形成されためっきレジストを除去する工程。
（５）半導体チップ搭載面側のソルダーレジスト表面のブラインドビア以外の部分について、前記（４）で形成された電解めっき層、及び、前記（３）で形成された無電解めっき被膜をエッチングにより除去し、ソルダーレジストを露出させることにより、ブラインドビア内に電解めっき層及び無電解めっき被膜からなる表層接続パッドを形成する工程。
＊（５’）前記（５）のエッチング後におけるブラインドビア内の表層接続パッドに表面処理を施す工程。
【００２６】
以下、本発明の製造方法に用いられる配線基板について説明した上で、本発明の製造方法の各工程について説明する。
なお、半導体パッケージ用回路基板は、図６等に示すように、半導体チップを搭載される半導体チップ搭載面（Ｓ１）と、集積回路用基板に連結されるはんだボール搭載面（Ｓ２）とを有する。以下の記載では、本発明の製造方法に用いられる配線基板、及びその途中工程で得られる積層体についても、最終的に作製される半導体パッケージ用回路基板との対応に基づいて、各面を夫々半導体チップ搭載面（Ｓ１）及びはんだボール搭載面（Ｓ２）というものとする。
【００２７】
・配線基板：
本発明の製造方法に用いられる配線基板は、絶縁性基材にスルーホール及び配線パターンが形成されたものである。
絶縁性基材の材料としては、従来の半導体パッケージ等に使用される任意の絶縁性材料が使用できる。例としては、エポキシ樹脂、シアネート樹脂、ビスマレイミドトリアジン樹脂、ポリアミド樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリフェニレンエーテル樹脂等の有機材料、Ｅガラス、Ｄガラス、Ｓガラス、Ｔガラス、ＮＥガラス、クォーツ等の無機材料等が挙げられる。これらの材料は一種を単独で用いてもよく、二種以上を任意の組み合わせで用いてもよい。絶縁性基材の形態としては、織布、不織布、ロービング、チョップドストランドマット、サーフェシングマット等が挙げられる。絶縁性基材の形状としては、板状、フィルム状等が挙げられる。絶縁性基材の厚さは任意であり、用途や構成等に応じて適宜選択すればよいが、通常１０μｍ以上、中でも２０μｍ以上の範囲が好適である。
【００２８】
斯かる絶縁性基材にスルーホール及び配線パターンを形成することにより、本発明の製造方法に用いられる配線基板が作製される。スルーホールの形成には、従来公知の任意の手法が用いられ、例としてはメカニカルドリルによる手法、レーザーによる手法が挙げられる。配線パターンの形成にも、従来公知の任意の手法が用いられ、例としてはサブトラクティブ法（パネルメッキ・エッチング法）、パターンメッキ法（極薄金属箔を基礎金属とする手法）、セミアディティブ法（絶縁基材上に無電解金属を付着させ基礎金属とする方法）が挙げられるが、これらに限定されるものではない。配線パターンの元となる導電性材料は特に限定されないが、通常は銅やアルミニウム等の金属、好ましくは銅が用いられる。また、通常はスルーホール内部表面にも金属層を形成することにより、必要な表裏の導通が確保される。
【００２９】
中でも、配線基板の作製法としては、絶縁性基材の片面又は両面に金属箔又は金属フィルムが積層された金属張積層板を用い、或いは必要に応じてこれを複数枚積層した多層積層板等を用い、これにスルーホール形成工程及び配線パターン形成工程を施すことによる手法が好ましい。金属箔又は金属フィルムとしては、例えば銅やアルミニウム等の金属箔又は金属フィルム、好ましくは銅箔又は銅フィルムが挙げられる。特に電解銅箔、圧延銅箔、銅合金フィルム等が好適である。金属箔又は金属フィルムには、例えばニッケル処理やコバルト処理等、公知の表面処理が施されていてもよい。金属箔又は金属フィルムの厚さは任意であり、用途や構成等に応じて適宜選択すればよいが、通常１μｍ以上、中でも１０μｍ以上の範囲が好適である。
【００３０】
斯かる金属張積層板にスルーホールを形成した後、配線パターン形成が行われる。その手法としては、サブトラクティブ法とパターンメッキ法とが挙げられるが、本発明では何れを用いてもよい。サブトラクティブ法は、まず金属張積層板の全面に無電解めっき（例えばパラジウム触媒を用いた無電解銅めっき等）を施し、続いて全面に電解めっき（例えば電解銅めっき等）を施し、めっき金属上にめっきレジストをラミネートし、パターンマスクフィルムを用いた露光・現像によりめっきレジストをパターン化した後、めっきレジスト不在領域のめっき金属をエッチングで除去し、最後にめっきレジストを除去することにより、配線パターンを形成する手法である。一方、パターンメッキ法は、まず金属張積層板上にめっきレジストをラミネートし、パターンマスクフィルムを用いた露光・現像によりめっきレジストをパターン化した後、パターン部のみに電解めっきを施し、更に必要に応じてエッチングのレジスト金属となるめっきを施し、めっきレジストを除去し、不要の金属をエッチングすることにより、配線パターンを形成する手法である。配線パターンの厚さは任意であり、用途や構成等に応じて適宜選択すればよいが、通常１μｍ以上、中でも５μｍ以上の範囲が好適である。
【００３１】
なお、上記各工程に加えて、洗浄、ソフトエッチング、ハーフエッチング、デスミヤ、表面粗化等の工程が付加される場合もある。中でも、本発明の製造方法に供するための前処理として、配線パターン等の金属層の密着性付与処理を行うことが好ましい。
【００３２】
配線基板の作製手順の一例を、図１（ａ）〜（ｇ）のフローチャートに示す。まず、絶縁性基材（１）の両面に金属箔（２）を有する金属張積層板（３）を用意する（図１（ａ））。この金属張積層板（３）にスルーホール（ＴＨ）を形成し、ハーフエッチング、デスミヤ処理を施す（図１（ｂ））。この金属張積層板（３）のスルーホール（ＴＨ）内を含む全面に無電解めっきを施し、無電解めっき層（４）を形成する（図１（ｃ））。この無電解めっき層（４）を電源供給層として電解めっきを施し、電解めっき層（５）を形成する（図１（ｄ））。この積層体の両面にめっきレジスト（６）をラミネートし、パターンマスクフィルムを用いた露光・現像によりパターン化を行う（図１（ｅ））。めっきレジスト（６）が不在の領域の無電解めっき層（４）及び電解めっき層（５）をエッチングで除去する（図１（ｆ））。最後にめっきレジスト（６）を除去し、配線基板（７）を得る（図１（ｇ））。但し、本手順はあくまでも一例であって、配線基板の作製手順はこれに限定されるものではない。
【００３３】
また、こうして形成された配線基板を複数積層することにより、ブラインドビア及びインナービアを通じて表裏の導通を確保した多層配線基板とすることもできる。本発明の製造方法では、斯かる多層配線基板も好適に使用される。
【００３４】
・工程（１）ソルダーレジストの形成：
本工程では、絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板の表面に、ソルダーレジストを形成する。
ソルダーレジストの材料としては、プリント配線板や半導体パッケージ用回路基板に通常使用されるソルダーレジスト材料であればよく、限定されるものではない。例としては、エポキシ樹脂等からなる熱硬化性又は光硬化性レジスト材料や、アクリル−エポキシ樹脂等からなる光硬化性レジスト材料等が挙げられる。具体例としては、太陽インキ株式会社製のＰＳＲ−４０００（液状）やＰＦＲ−８００（フィルム状）等が挙げられる。
【００３５】
ソルダーレジストの形成は、ソルダーレジスト材料を配線基板表面に積層した後、必要に応じてこれをパターン化し、硬化させることにより行う。液状のレジスト材料の場合、配線基板表面に塗布し、乾燥することにより積層する。塗布の方法としては、一般に用いられている塗布方法、例えばスクリーン印刷法、ロールコーター法、スプレーコーター法、カーテンコーター法、ディップコーター法等が用いられる。フィルム状のレジスト材料の場合、配線基板表面にラミネート又は真空プレスすることにより積層する。ソルダーレジスト材料の硬化は、ソルダーレジスト材料の種類に応じた適切な刺激の印加、例えばＵＶ（紫外）光等の光照射や加熱等により行う。ソルダーレジストのパターン化は、例えば光硬化性レジスト材料の場合、レジスト材料層の上にマスキングパターンを形成し、光照射によりパターン化部分のレジスト材料を硬化させた後、マスキング部分の非硬化レジスト材料を除去することにより行うことができる。非硬化ソルダーレジスト材料を除去するための手法は、ソルダーレジスト材料の種類により適宜選択することが可能であるが、例えば炭酸ソーダ（炭酸ナトリウム）等を用いた方法等が挙げられる。また、加熱やＵＶ光による後硬化を実施してもよい。
【００３６】
ソルダーレジストの厚みとしては、配線パターンを表面に露出させることなく被覆できる厚みであれば限定されないが、配線パターンを完全に被覆する必要がある理由から、通常５μｍ以上、中でも１０μｍ以上とすることが好ましい。一方、レーザー加工時のエネルギー消費量をできるだけ少なくする観点からは、通常５０μｍ以下、中でも３０μｍ以下とすることが好ましい。
【００３７】
・工程（２）ブラインドビアの形成：
本工程では、前記（１）で形成された半導体チップ搭載面側のソルダーレジストに対して、レーザーによりブラインドビアを形成する。
ブラインドビアの形成に使用されるレーザーは、プリント配線板や半導体パッケージ用回路基板のビア形成に一般に使用されるレーザーであれば、特に限定されない。例としては、炭酸ガスレーザー、ＵＶレーザー等が用いられる。この中でも、微細なブラインドビアの加工が可能なＵＶレーザーを用いることが好ましい。
【００３８】
ＵＶレーザーによるブラインドビア形成時の加工方法は、特に限定されないが、トレパニング加工を用いるのが好ましい。トレパニング加工とは、穿孔時にレーザービームを円周上（同心円状又はらせん状）に回転させながら孔あけ加工を行う方法で、ビーム径より大きな孔を加工する際に一般的に利用される方法である。トレパニング加工を行うことにより、開口部の壁がほぼ垂直であり、開口部（ソルダーレジスト表面）の径と底部（配線パターン表面）の径とが同程度である形状（例えば前述の図８等に示す形状）のブラインドビアのみならず、開口部（ソルダーレジスト表面）の径よりも底部（配線パターン表面）の径の方が小さいテーパー形状（例えば後述の図２（ｄ）に示すような形状）のブラインドビアを形成することも可能になる。特に後者のようなテーパー形状のブラインドビアによれば、半導体チップとの導通がより容易になるので好ましい。
【００３９】
ブラインドビアの径は、半導体パッケージ等の高集積化の観点から、通常１００μｍ以下、好ましくは８０μｍ以下、より好ましくは５０μｍ以下とする。本発明の製造方法によれば、斯かる微細なブラインドビアであっても、簡便且つ確実に表層接続パッドを形成し、半導体チップとの導通を確保することが可能となるので好ましい。但し、半導体チップとの導通を確実に確保する観点からは、ブラインドビアの径の下限は通常５μｍ以上、中でも１０μｍ以上とすることが好ましい。
【００４０】
但し、上述した１００μｍ以下の径を有する微細なブラインドビアに加えて、１００μｍを超える径を有するより大きなブラインドビアを形成してもよい。言い換えれば、ソルダーレジストに形成されるブラインドビアのうち少なくとも一部が、１００μｍ以下の径を有する微細なブラインドビアであれば、本発明を適用することにより顕著な効果を得ることが可能である。
【００４１】
また、ブラインドビアは、通常はソルダーレジストを貫通し、その下の配線パターン（金属層）が露出するように形成される。このため、ブラインドビアの深さは、通常は配線パターン上のソルダーレジストの厚みと同じとなる。
【００４２】
・工程（２’）表面粗化処理：
本工程では、前記（２）で形成されたブラインドビアを有するソルダーレジストに対して、表面粗化処理を施す。なお、本工程は任意であるが、後記（３）における無電解めっき被膜の形成を好適に行う観点からは、本工程を実施することが好ましい。表面粗化処理の手法としては、過マンガン酸カリウムやクロム酸カリウムを含有する溶液を使用してエッチングを行う化学的処理、プラズマ処理やジェットスクラブ処理、サンドブラスト処理等の微粒子を吹き付けて物理的に粗化を行う物理的処理が挙げられる。中でも、簡易且つ均一に粗化ができる点から、ジェットスクラブ法が好ましい。
【００４３】
・工程（３）無電解めっき被膜の形成：
本工程では、前記（２）で形成されたブラインドビアを有する半導体チップ搭載面側のソルダーレジスト表面に、無電解めっき被膜を形成する。なお、ブラインドビア内部では配線パターン（金属層）が露出しているため、当該露出した配線パターン（金属層）上に無電解めっき被膜が形成されることになる。これにより、半導体チップ搭載面側のソルダーレジスト表面、及び、ブラインドビア内部に露出した配線パターン（金属層）の表面に、後記（４）の電解めっき用の給電層を確保することができる。
【００４４】
無電解めっきの材料となる金属は、特に制限されるものではないが、銅、ニッケル、すず等が好ましく、中でも銅が特に好ましい。
無電解めっきの手法は、特に制限されるものではなく、従来公知の手法を適宜用いればよい。通常は、めっき対象表面に金属触媒を付着させた後、めっき液で処理する手法が挙げられる。
【００４５】
金属触媒としては、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｎｉ、Ｃｏ等の金属が挙げられるが、無電解銅めっきの場合、特にパラジウム（Ｐｄ）が好ましい。これらは１種を単独で使用してもよく、２種以上を任意の比率及び組み合わせで併用してもよい。金属触媒をめっき対象表面に付着させる手法としては、金属触媒を含むアクチベータ溶液にめっき対象を浸漬する方法やめっき対象に金属触媒を蒸着する方法が挙げられる。金属触媒の量は、特に制限されるものではないが、単位表面当たり通常０．１〜２ｍｇ／ｍｍ２の範囲とすることが好ましい。
【００４６】
めっき液の組成は、特に制限されるものではないが、例えば無電解銅メッキ液の場合、通常は、銅イオン及び／又はその塩（例えば硫酸銅等）と、還元剤（例えばホルムアルデヒド等）と、錯化剤（例えばロッシェル塩（酒石酸ナトリウムカリウム）又はＥＤＴＡ（エチレンジアミン四酢酸）等）とを含有するものが用いられる。めっき液による処理を行う手法は特に制限されないが、通常はめっき対象をめっき液に浸漬することにより処理を行う。
【００４７】
無電解銅めっき被膜の厚さは任意であり、適宜選択すればよいが、導通確保の観点からは、通常０．２μｍ以上、中でも１．０μｍ以上が好適である。上限は特に制限はないが、通常は２μｍ以下程度が一般的である。
【００４８】
・工程（３’−１）めっきレジストの形成：
本工程では、前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストを有する回路基板の両面に、めっきレジストを形成する。なお、本工程（３’−１）並びに後述の工程（３’−２）及び（４’）は任意であるが、電解めっき及び無電解めっきの除去量を小さくして、表層接続パッドの高さをよりソルダーレジスト表面に近づける観点からは、本工程を実施することが好ましい。
【００４９】
めっきレジストの材料としては、プリント配線板や半導体パッケージ用回路基板に通常使用されるめっきレジスト材料であればよく、限定されるものではないが、後記（４）の電解めっき等の処理で変形、溶解、剥離等することのない、安定な材料を使用することが好ましい。また、後記（４’）でめっきレジストを除去する際に、その下層のソルダーレジストまでもが一緒に除去されてしまうことのないよう、ソルダーレジストの材料の除去法とは異なる手法で除去可能な材料を使用することが好ましい。斯かるめっきレジスト材料の例としては、アルカリ現像形感光性フィルム（ドライフィルム）等の固形材料等が挙げられる。ドライフィルムの具体例としては、サンフォート（登録商標）シリーズ（旭化成イーマテリアルズ社製）、ＲＹシリーズ（日立化成工業株式会社製）、リストンシリーズ（デュポンＭＲＣドライフィルム株式会社製）等が挙げられる。
【００５０】
めっきレジストは、めっきレジスト材料を回路基板の両面に積層することにより行う。めっきレジスト材料がフィルム状（ドライフィルム）の場合、回路基板の表面にドライフィルムをラミネート又は真空プレスすることにより積層する。
【００５１】
めっきレジストの厚さは任意であり、適宜選択すればよいが、めっきのオーバーハングを防止する観点からは、通常１５μｍ以上、中でも２０μｍ以上が好適であり、また、ドライフィルムの解像性の観点からは、通常４０μｍ以下、中でも３０μｍ以下の範囲が好適である。
【００５２】
・工程（３’−２）めっきレジストの開口部形成：
本工程では、前記（３’−１）で形成されためっきレジストに対して、少なくとも半導体チップ搭載面側のソルダーレジストのブラインドビアが露出するように、開口部を形成する。斯かる開口部の形成は、例えば、めっきレジスト材料として光（ＵＶ）硬化性の材料を用いる場合、レジスト材料層の上にマスキングパターンを形成し、光照射によりパターン化部分のレジスト材料を硬化させた後、マスキング部分の非硬化レジスト材料を除去することにより行うことができる。非硬化めっきレジストの除去の手法は、めっきレジストの種類により適宜選択可能であるが、例えば炭酸ナトリウム等のアルカリ性水溶液による処理等の手法が挙げられる。
【００５３】
なお、本工程において、半導体チップ搭載面側のめっきレジストに形成される開口部の形状は任意であり、少なくともソルダーレジストのブラインドビアが露出する形状であればよい。すなわち、実質的にブラインドビアの部分のみを開口してもよく、半導体チップ搭載面全体を開口（即ち、半導体チップ搭載面のめっきレジストを全て除去）してもよく、その他の形状の開口としてもよい。特に、実質的にブラインドビアの部分のみを開口することにより、後記（４）において、ブラインドビア以外の部分における電解めっき層の形成が抑制され、後記（５）において必要なエッチングの量を低減することができ、惹いてはソルダーレジスト表面と表層接続パッド上面の高さの差がより小さい表層接続パッドを形成することができる。斯かる厚めの構成の表層接続パッドを有する半導体パッケージ用回路基板は、半導体チップとの導通を確保し易いという利点がある（斯かる態様については図２（ａ）〜（ｊ）を用いて後述する。）。一方、半導体チップ搭載面のめっきレジストを全て除去すれば、半導体チップ搭載面のめっきレジストをパターン化する手間を省くことができ、より簡便に半導体パッケージ用回路基板を作製できるという利点がある（斯かる態様については図３（ａ）〜（ｊ）を用いて後述する。）。
【００５４】
・工程（４）電解めっきによるビアフィリング：
本工程では、前記（３）で表面に無電解めっき被膜を形成されたソルダーレジストのブラインドビアに対して、電解めっきによりビアフィリングを行い、電解めっき層を形成する。具体的には、無電解めっき被膜を給電層として電源を供給しながら、半導体チップ搭載面に電解めっき層を施す。電解めっきの材料となる金属は、特に制限されるものではないが、銅、ニッケル、錫等が好ましく、中でも銅が特に好ましい。
【００５５】
本工程では、フィルドめっきという手法を用いることにより、ブラインドビア部分の電解めっき層とそれ以外の部分の電解めっき層とがほぼ同じ高さとなるように、電解めっき層を形成する。これにより、ブラインドビアの内部を電解めっきで充填する（これを「ビアフィリング」という。）ことが可能となる。フィルドめっきの手法は特に限定されないが、例えば特開平１１−１４５６２１等に記載の手法を用いることができる。
【００５６】
例として、電解銅めっきでビアフィリングを行う場合、めっき対象表面（半導体チップ搭載面）を、硫酸銅めっき浴に浸漬させ、硫酸銅めっき浴と接触させた状態で、めっき対象表面をカソードとし、硫酸銅めっき浴に浸漬させたアノードとの間に、外部電源から電流を印加することにより行う。
【００５７】
なお、従来の回路基板のスルーホールめっきやビア充填用の電解銅めっきには、均一電着性を改善するため、銅濃度を低く、硫酸濃度を高くした、ハイスロー浴と呼ばれる硫酸銅めっき浴が用いられてきた。これに対して、本発明では、従来のハイスロー浴よりも更に銅濃度を低下させ、硫酸濃度を高めた硫酸銅めっき浴を使用し、且つ、陰極（カソード）の電流密度を従来よりも低くして電解めっきを行う。これにより、ブラインドビア内部に優先的にめっきが形成され、フィルドめっきによるビアフィリングが達成される。
【００５８】
具体的に、硫酸銅めっき浴における硫酸銅／硫酸の質量比は、通常３０以下、好ましくは８．３３以下の範囲とする。これにより、ブラインドビア内部に優先的にめっきが形成され、フィルドめっきによるビアフィリングが達成される。但し、めっき形成速度を促進し、めっき時間を短縮する観点からは、硫酸銅／硫酸の質量比を通常０．６６以上、中でも１．５以上とすることが好ましい。
【００５９】
硫酸銅めっき浴は、水等を溶媒として、硫酸銅／硫酸の質量比が上記比率となるように、硫酸銅及び硫酸を溶解させることにより調製される。溶媒に対する硫酸銅の使用量は、通常１００ｇ／Ｌ以上、中でも１５０ｇ／Ｌ以上、また、通常３００ｇ／Ｌ以下、中でも２５０ｇ／Ｌ以下の範囲が好ましい。溶媒に対する硫酸の使用量は、通常１０ｇ／Ｌ以上、中でも３０ｇ／Ｌ以上、また、通常１５０ｇ／Ｌ以下、中でも１００ｇ／Ｌ以下の範囲が好ましい。また、塩素イオン含量は、通常２０ｍｇ／Ｌ以上、中でも３０ｍｇ／Ｌ以上、また、通常７０ｍｇ／Ｌ以下、中でも５０ｍｇ／Ｌ以下の範囲が好ましい。
【００６０】
硫酸銅めっき浴には、上記の成分に加えて、他の成分を含有させてもよい。他の成分としては、光沢剤、担体、レベリング剤等が挙げられる。光沢剤の例としては、チオ尿素、チオカルバーメート等の含イオウ有機化合物等が挙げられる。担体の例としては、ポリオキシアルキレングリコール等が挙げられる。レベリング剤の例としては、ポリアミン等が挙げられる。これらの成分の使用量は、従来と同様である。
【００６１】
電解めっき時の陰極（カソード）の電流密度は、通常５Ａ／ｄｍ２以下、好ましくは３Ａ／ｄｍ２以下とする。この電流密度で電解めっきを行うことにより、ブラインドビア内部に優先的にめっきが形成され、フィルドめっきによるビアフィリングが達成される。但し、めっき形成速度を促進し、めっき時間を短縮する観点からは、通常０．５Ａ／ｄｍ２以上、中でも１Ａ／ｄｍ２以上とすることが好ましい。
電解めっき時の温度は特に制限されないが、通常１５℃以上、中でも２０℃以上、また、通常３０℃以下、中でも２５℃以下の範囲とすることが好ましい。
【００６２】
電解めっきの時間は限定されないが、少なくともブラインドビア内部がフィルドめっきによって充填され、ブラインドビア部分とそれ以外の部分との電解めっき層の高低差が殆どなくなり、実質的に平坦となるまで実施すればよい。
【００６３】
電解めっき層の厚さも特に限定されないが、ブラインドビア以外の部分の電解めっき層の厚さが、通常３μｍ以上、中でも５μｍ以上、また、通常４０μｍ以下、中でも３０μｍ以下の範囲であることが好適である。一方、ブラインドビア部分の電解めっき層の厚さは、ブラインドビア以外の部分の電解めっき層の厚さと、ブラインドビアの深さ（即ち、配線パターン上のソルダーレジストの厚み）との和にほぼ等しくなるため、ブラインドビア以外の部分の電解めっき層の厚さよりも遥かに大きくなる。
【００６４】
・工程（４’）めっきレジストの除去：
本工程では、前記（３’−１）で形成されためっきレジストを除去する。めっきレジストの除去は、めっきレジスト材料を除去し得るとともに、電解めっきやソルダーレジストには浸食や変性等の悪影響を与えない手法を、適宜選択して用いることができる。例としては、水酸化ナトリウム水溶液やアミン系水溶液等のアルカリ性水溶液による処理等が挙げられる。
【００６５】
・工程（５）余剰めっきのエッチング除去、表層接続パッドの形成：
本工程では、半導体チップ搭載面側のソルダーレジスト表面のブラインドビア以外の部分に析出した余剰な電解めっき層（前記（４）で形成）及び無電解めっき被膜（前記（３）で形成）をエッチングにより除去し、ソルダーレジストを露出させる。これによって、ブラインドビア間の導通が解消され、ブラインドビア間の電気的な独立性が達成される。ここで、上述のように、前記（４）によりブラインドビア内に充填形成された電解めっき層は、ブラインドビア以外の部分の電解めっき層よりも遥かに厚いため、ブラインドビア以外の部分の電解めっき層及び無電解めっき被膜が除去される程度のエッチング量では除去されず、ブラインドビア内に残存する。従って、ブラインドビア以外の部分の電解めっき層及び無電解めっき被膜は全て除去され、且つ、ブラインドビア部分の電解めっき層及び無電解めっき被膜は残存するような条件で、エッチングを実施することにより、ブラインドビア内に残存した電解めっき層及び無電解めっき被膜によって、表層接続パッドが形成されることになる。
【００６６】
エッチングの手法は特に限定されず、従来公知の任意の手法を使用することが可能である。例えば、電解銅めっきでビアフィリングを行った場合には、銅エッチング液を用いてエッチングを行なう。銅エッチング液としては、銅めっき層を選択的にエッチング可能なものが好適であり、中でも過酸化水素・硫酸系のエッチング液が好ましい。例としては、ＳＥ−０７（三菱ガス化学株式会社製）、ＣＰＥ−７００（三菱ガス化学株式会社製）、ＣＰＥ−８１０（三菱ガス化学株式会社製）、ＣＰＥ−７７０Ｄ（三菱ガス化学株式会社製）、ＣＰＥ−８００（三菱ガス化学株式会社製）、ＣＰＥ−８２０（三菱ガス化学株式会社製）等が挙げられる。
【００６７】
エッチングの条件は、制限されるものではないが、ブラインドビア以外の部分の電解めっき層及び無電解めっき被膜が除去されるとともに、ブラインドビア部分の電解めっき層及び無電解めっき被膜が残存して、所望の厚みの表層接続パッドが形成されるように、適宜選択すればよい。
【００６８】
一例として、後述の実施例１のように、厚さが１μｍの無電解銅めっき被膜と、ブラインドビア以外の部分の厚さが１５μｍの電解銅めっき層を除去する場合、好適なエッチング条件は以下の通りである。即ち、上記例示の銅エッチング液等を、過酸化水素の濃度が５．０〜３０ｇ／Ｌ、硫酸濃度が１０〜１００ｇ／Ｌ、銅濃度が１０〜５０ｇ／Ｌ程度に調整し、噴霧・浸漬等の手段で適用し、２０〜４０℃程度の温度でソルダーレジスト表面が露出するまで処理した後、水酸化ナトリウム、硫酸等の水溶液等を用いて洗浄することが好ましい。
【００６９】
以上はあくまでも一例であるが、当業者であれば、電解めっき層及び無電解めっき被膜の種類や厚み、ソルダーレジストの種類や厚み（ブラインドビアの深さ）等の種々の因子を考慮して、上述の条件を適宜変更する等により、適切な条件を決定することが可能である。
【００７０】
また、上記工程（３）でパラジウム等の金属触媒を用いて無電解めっきを行った場合には、金属触媒の除去を行う。金属触媒の除去には、適切な金属除去液を選択して用いればよい。例としては、硝酸・塩素イオン・カチオン性ポリマー系、硝酸塩・無機酸塩またはその塩系、メルカプト化合物系、含窒素脂肪族有機化合物・含ヨウ素無機化合物系、塩酸系除去液等の除去液を使用する。具体例としては、メックリムーバーＰＪ−９７１０（メック株式会社製）やメックリムーバーＰＪ−９７２０（メック株式会社製）、メルストリップＰＤ−３１１０（メルテックス株式会社製）、ダインスマットＰＤ−２８０（大和化成株式会社性）、パラストリップＩＣ（アトテック株式会社製）等が挙げられる。特に、金属触媒としてパラジウムを使用した場合には、ブラインドビア内に残存する電解めっき層及び無電解めっき被膜を溶解しないよう、銅を溶解し難いパラジウム除去液を使用するのが好ましい。
【００７１】
・工程（５’）表面処理：
本工程では、前記（５）のエッチング後におけるブラインドビア内の電解めっき露出部に、表面処理を施す。本工程は任意であるが、表層接続パッド表面の腐食による接続不良等の観点からは、本工程を実施することが好ましい。表面処理の種類は、半導体パッケージ基板の用途や半導体チップの実装方式により適宜選択されるため、特に限定されないが、無電解錫めっき処理、無電解金めっき処理、無電解ニッケル金めっき処理、無電解ニッケルパラジウム金めっき処理、及び有機防錆処理等が用いられる。
【００７２】
無電解錫めっき処理は、例えば、置換錫めっき浴、置換還元錫めっき浴を用い、浸漬処理により行うことが好ましい。
【００７３】
無電解金めっき処理は、例えば、置換金めっき浴を用い、浸漬処理により行うことが好ましい。
【００７４】
無電解ニッケル金めっき処理は、例えば、還元ニッケルめっき浴、置換金めっき浴または還元金メッキ浴を用い、無電解ニッケルめっき、無電解金メッキの順番で浸漬処理により行うことが好ましい。
【００７５】
無電解ニッケルパラジウム金めっき処理は、例えば、例えば、還元ニッケルめっき浴、還元パラジウムめっき浴、置換金めっき浴または還元金メッキ浴を用い、無電解ニッケルめっき、無電解パラジウムめっき、無電解金メッキの順番で浸漬処理により行うことが好ましい。
【００７６】
・その他の工程：
本発明の半導体パッケージ用回路基板の製造方法は、上述の各工程の他にも、任意の工程を有していてもよい。例えば、工程（１）でのソルダーレジスト形成後、工程（２）での半導体チップ搭載面側ソルダーレジストに対するブラインドビア形成とは別に、はんだボール搭載面のソルダーレジストに対しても、パターン化による開口の形成、電解めっき層の形成等の表面処理、はんだボールの取り付け等の処理を実施することが好ましい。
【００７７】
・半導体パッケージ用回路基板の製造方法の例：
本発明の半導体パッケージ用回路基板の製造方法の一例を、図２（ａ）〜（ｊ）のフローチャートに示す。まず、絶縁性基材にスルーホール及び配線パターンが形成されてなる配線基板（７）を用意する（図２（ａ））。この配線基板（７）の表面にソルダーレジスト（８）を形成し（工程（１））、はんだボール搭載面（Ｓ２）のソルダーレジストをパターン化し、配線パターンを露出させてはんだボールパッド（９）を形成する（図２（ｂ））。はんだボールパッド（９）上に表面処理層として電解めっき層（１０）を形成する（図２（ｃ））。続いて、半導体チップ搭載面（Ｓ１）側ソルダーレジストにレーザーでブラインドビア（ＢＶ）を形成する（工程（２）：図２（ｄ））。これによってブラインドビア（ＢＶ）内の配線パターン（２）が露出する。続いて、半導体チップ搭載面（Ｓ１）側ソルダーレジストに表面粗化処理を施した後（工程（２’））、ソルダーレジスト表面（及びブラインドビア（ＢＶ）内に露出した配線パターン（２）表面）に無電解めっき被膜（１１）を形成する（工程（３）：図２（ｅ））。次いで、配線基板の両面にめっきレジスト（１２）を形成し（工程（３’−１））、半導体チップ搭載面（Ｓ１）側のソルダーレジストのブラインドビアが露出するように開口部（Ｏ）を形成する（工程（３’−２）：図２（ｆ））。続いて、電解めっきによりブラインドビア（ＢＶ）のビアフィリングを行い、電解めっき層（１３）を形成する（工程（４）：図２（ｇ））。その後、めっきレジスト（１２）を除去する（工程（４’）：図２（ｈ））。半導体チップ搭載面（Ｓ１）側ソルダーレジスト表面のブラインドビア（ＢＶ）以外の部分の電解めっき層（１３）及び無電解めっき被膜（１１）をエッチングにより除去し、ソルダーレジストを露出させることにより、ブラインドビア（ＢＶ）内に電解めっき層（１３）及び無電解めっき被膜（１１）からなる表層接続パッド（１４）を形成する（工程（５）：図２（ｉ））。その後、表層接続パッド（１４）に表面処理を施し、無電解めっき層（１５）を形成することにより、半導体パッケージ用回路基板（１６）が作製される（工程（５’）：図２（ｊ））。
【００７８】
本発明の半導体パッケージ用回路基板の製造方法の別の具体例を、図３（ａ）〜（ｊ）のフローチャートに示す。図３（ａ）〜（ｊ）の手順は、以下に説明する点を除き、図２（ａ）〜（ｊ）の手順と同一である。即ち、めっきレジストを、配線基板のはんだボール搭載面（Ｓ２）側のみに形成する（工程（３’−２）：図３（ｆ））。これにより、工程（５）でエッチングによって除去すべき電解めっき層（１３）及び無電解めっき被膜（１１）の量が多くなるため（図３（ｈ）、（ｉ））、結果として得られる表層接続パッド（１４）の厚みは上述の例と比べると薄くなるが（図３（ｊ））、より簡便な操作で半導体パッケージ用回路基板（１８）を得ることができる。
但し、以上の製造方法はあくまでも例であって、本発明の半導体パッケージ用回路基板の製造方法は、これに限定されるものではない。
【００７９】
［半導体パッケージ用回路基板］
本発明の別の側面は、本発明の半導体パッケージ用回路基板の製造方法により製造される半導体パッケージ用回路基板に関する。
【００８０】
本発明の半導体パッケージ用回路基板の構成の例を、図４に模式的に示す。図４に示すように、本発明の半導体パッケージ用回路基板（１６、１８）は、半導体チップ搭載面（Ｓ１）及びはんだボール搭載面（Ｓ２）を有するとともに、
（ａ）絶縁性基材（１）にスルーホール（ＴＨ）及び配線パターン（２）が形成されてなる配線基板（７）と、
（ｂ）配線基板（７）の表面に形成され、半導体チップ搭載面（Ｓ１）及びはんだボール搭載面（Ｓ２）の各々に複数のブラインドビア（ＢＶ）を有するソルダーレジスト（８）と、
（ｃ）半導体チップ搭載面（Ｓ１）の複数のブラインドビア（ＢＶ）に設けられ、配線パターンと導通してなる複数の表層接続パッド（１４）と、
（ｄ）はんだボール搭載面（Ｓ２）の複数のブラインドビア（ＢＶ）に設けられ、配線パターンと導通してなる複数のはんだボールパッド（９）と
を備える。更に任意により、その他の層（例えば表面処理層（図２及び３の符号１０、１５、１７）等）を設けてもよい。なお、各構成要素の詳細については、本発明の半導体パッケージ用回路基板の製造方法において上述したとおりである。
【００８１】
更に、本発明の半導体パッケージ用回路基板（１６、１８）は、半導体チップ搭載面（Ｓ１）とはんだボール搭載面（Ｓ２）とを連結する配線パターン（２ａ）上に形成されたブラインドビア（ＢＶ）のみならず、半導体チップ搭載面（Ｓ１）同士を連結する配線パターン（２ｂ）上に形成されたブラインドビア（ＢＶ）にも、表層接続パッド（１４）を有する。言い換えれば、本発明の半導体パッケージ用回路基板（１６、１８）は、表層接続パッドの少なくとも一部が、はんだボールパッドと導通していない配線パターンと導通してなる。これにより、全ての配線パターン（２ａ，２ｂ）について、確実に導通を確保することができる。斯かる構成は、はんだボール搭載面の無電解めっき被膜からブラインドビア内に電流を供給し、電解めっきにより埋め込みバンプを形成する従来技術（図１０（ｂ）：特許文献２（特開２０１１−６１１７９）等）では、達成できなかった構成である。
【００８２】
また、本発明の半導体パッケージ用回路基板（１６、１８）は、一般的な半導体パッケージ用回路基板の製造において（例えば、フリップチップバンプパッドの表面処理や、埋め込みバンプの形成、表面処理等に）使用されるが、配線パターンとしては使用されない、不要なバスラインを有さない。これに対し、埋め込みバンプ形成用のバスラインを用いる従来技術（図１０（ａ）：特許文献１（特開昭５２−１２５７５）等）では、斯かる不要なバスライン等の存在が、配線高密度化の大きな妨げとなる上に、半導体パッケージの動作に悪影響を与える原因ともなっていた。よって、斯かるバスラインの配設を不要とした本発明の構成は、配線高密度化及び動作安定化の面で非常に有利である。
【００８３】
このように、本発明によれば、半導体パッケージ用回路基板の配線を従来よりも高密度化することができる。具体的に、本発明によれば、半導体パッケージ用回路基板のバンプピッチ（バンプ中心間の距離）を、例えば２００μｍ以下、中でも１３０μｍ以下とすることが可能となる。
上述のように、本発明の半導体パッケージ用回路基板は、従来技術により作製される埋め込みバンプを有する半導体パッケージ用回路基板とは、構成上明確に差別化され、且つ、極めて顕著な効果を有することが明らかである。
【００８４】
［半導体パッケージ］
本発明の別の側面は、本発明の半導体パッケージ用回路基板を用いた半導体パッケージに関する。本発明の半導体パッケージは、上述の本発明の半導体パッケージ用回路基板と、前記半導体パッケージ用回路基板の半導体チップ搭載面に設けられる半導体チップとを備え、前記半導体パッケージ用回路基板の表層接続パッドと半導体チップとの導通が確保された構成を有する。
【００８５】
半導体チップとしては、ＣＰＵ、半導体メモリ（ＳＲＡＭ、ＤＲＡＭ等）等、種々のものが存在する。これらの半導体チップは、目的とする半導体パッケージの仕様や用途に応じて適宜選択され、半導体パッケージ用回路基板の半導体チップ搭載面に配置されて、半導体パッケージ用回路基板との導通が形成される。
【００８６】
半導体パッケージ用回路基板と半導体チップとの導通を形成する手法としては、ワイヤーボンディング、フリップチップボンディング等が挙げられるが、半導体チップの集積化及び半導体パッケージの小型化の観点から、本発明による半導体パッケージ用回路基板と半導体チップとの導通を形成する手法としては、フリップチップボンディングが好ましい。上述のように、フリップチップボンディングは、半導体チップの電極部に予め形成したバンプを、半導体パッケージ用回路基板の電極部（フリップチップバンプパッド）と電気的に接続する方法である。半導体チップの電極部のバンプとしては、一般的に金や銅等の金属からなるピラーやはんだボールが用いられ、これらは目的とする半導体パッケージの仕様や用途に応じて適宜選択される。
【００８７】
本発明の半導体パッケージは、半導体チップの電極部（バンプ）を、本発明の半導体パッケージ用回路基板が有する表層接続パッドと接触させ、電気的に接続することにより構成される。これにより、半導体チップの実装時に容易且つ確実に、半導体チップの電極部（バンプ）との導通を確保することができる。通常は、導通が確保された状態で、半導体チップを半導体パッケージ用回路基板に対して接着等の手段で固定する。更に必要に応じて、他の電子部品の装着や筐体への収納等、各種の工程を加えてもよい。
【００８８】
［集積回路］
本発明の別の側面は、本発明の半導体パッケージを用いた集積回路に関する。本発明の集積回路は、集積回路用基板と、前記集積回路用基板上に配置された上述の本発明の半導体パッケージとを備え、半導体パッケージが有するはんだボールと前記集積回路用基板との導通が確保された構成を有する。
【００８９】
集積回路用基板は、半導体パッケージ等を搭載して集積回路を構成するための基板である。通常は、絶縁性基材に、スルーホール及び回路パターンが形成されるとともに、回路パターンと半導体パッケージとの導通を確保するための電極部が構成されてなる。
【００９０】
前記半導体パッケージのはんだボールと前記集積回路用基板の電極部との導通を形成する手法としても、ワイヤーボンディング、フリップチップボンディング等が挙げられるが、集積回路は半導体パッケージよりも大型であるため、その製造における導通の形成には主にはんだボールによる接続が用いられる。はんだボールによる接続は、半導体パッケージのはんだボールと集積回路用基板の電極部とを、はんだボールで連結する手法である。その具体的な条件等は、目的とする集積回路の仕様や用途に応じて適宜選択される。更に通常は、導通が確保された状態で、半導体パッケージを集積回路用基板に対して接着等の手段で固定する。また、必要に応じて、その他の電子部品の装着や筐体への収納等、各種の工程を加えてもよい。
【００９１】
以下、実施例を用いて本発明をより詳細に説明するが、本発明はこれらの実施例に限定されるものではなく、その主旨を逸脱しない範囲で適宜変更を加えて実施することが可能である。
【実施例】
【００９２】
［参考例］
・配線基板の作製：
図１（ａ）〜（ｇ）に示す手順に従って、絶縁性基材にスルーホール及び配線パターンが形成された配線基板を作製した（なお、図１は本発明の実施形態を説明するのに使用した図であるが、参考例における配線基板の製造手順の説明にも流用するものとする。）。具体的には以下の通りである。【００９３】
まず、絶縁性基材（１）（厚さ０．１ｍｍ）の両面に銅箔（２）（厚さ１２μｍ）を有する銅張積層板（３）（三菱ガス化学株式会社製、ＣＣＬ−ＨＬ８３２ＨＳ）を準備した（図１（ａ））。【００９４】
次に、この銅張積層板（３）に対して、ＣＯ２レーザーによりスルーホール（ＴＨ）（穴径φ１００μｍ）を形成し、ハーフエッチング液ＳＥ−０７（三菱ガス化学株式会社製）により両面の銅箔（２）を厚さ５μｍまでエッチングし、アルカリ膨潤処理液・過マンガン酸塩系処理液でデスミヤ処理を行った（図１（ｂ））。【００９５】
続いて、この銅張積層板（３）のスルーホール（ＴＨ）内を含む全面に、アクチベータネオガントＵ（アトテック株式会社製）を用いてパラジウム触媒を付着させ（０．１ｍｇ／ｄｍ２）、プリントガントＰ−ＤＫ（アトテック株式会社製）を用いて無電解銅めっきを施し、パラジウム触媒を含む無電解銅めっき層（４）（厚さ１μｍ）を形成した（図１（ｃ））。【００９６】
次に、この無電解銅めっき層（４）を電源供給層として、銅による電解パネルめっきを施し、電解銅めっき層（５）（厚さ１５μｍ）を形成した（図１（ｄ））。【００９７】
その後、両面にめっきレジスト（ドライフィルム）（６）をラミネートし、パターンマスクフィルムを用いて露光、現像し、めっきレジスト（ドライフィルム）（６）のパターン化を行った（図１（ｅ））。【００９８】
続いて、塩化銅液にてエッチングを行い、めっきレジスト（ドライフィルム）（６）が存在しない領域の無電解銅めっき層（４）及び電解銅めっき層（５）を除去した（図１（ｆ））。【００９９】
その後、苛性ソーダ液でめっきレジスト（ドライフィルム）（６）を除去することにより、絶縁性基材にスルーホール（ＴＨ）及び配線パターン（２）が形成された配線基板（７）を得た（図１（ｇ））。【０１００】
［実施例１］
・半導体パッケージ用回路基板の作製：
参考例の手順で得られた配線基板（７）を用い、図２（ａ）〜（ｊ）に示す手順に従って、以下に説明する通りに半導体パッケージ用回路基板（１６）を作製した（なお、図２は本発明の実施形態を説明するのに使用した図であるが、実施例１における半導体パッケージ用回路基板の製造手順の説明にも流用するものとする。）。【０１０１】
まず、参考例の手順で得られた配線基板（７）を用意し（図２（ａ））、その電解銅めっき層（５）表面に、エッチボンドＣＺ−８１００（メック株式会社製）で表面粗化処理を施した後、感光性ソルダーレジストインクＰＳＲ−４０００ＡＵＳ３０８（太陽インキ製造株式会社製）をロールコーティングし、乾燥した（乾燥後厚さ３０μｍ）。続いて、パターンマスクを介してＵＶ露光し、炭酸ソーダ水溶液で現像して、配線パターン（２）を露出させることにより、はんだボール搭載面にはんだボールパッド（９）を有するソルダーレジスト層（８）を形成した（工程（１）：図２（ｂ））。【０１０２】
得られたソルダーレジスト層（８）のはんだボールパッド（９）表面に、バスラインを使用して電解ニッケルめっき層及び電解金めっき層（１０）を形成した（図２（ｃ））。
その後、半導体チップ搭載面のソルダーレジスト層（８）に、ＵＶ−ＹＡＧレーザーを用いてトレパニング加工によりブラインドビア（ＢＶ）（開口部径φ５０μｍ、底部径φ３０μｍ）を形成した（工程（２）：図２（ｄ））。【０１０３】
続いて、ジェットスクラブ処理（パーミス＃２４０、６０秒）を施してソルダーレジスト層（８）表面を粗化した後（工程（２’））、アクチベータネオガントＵ（アトテック株式会社製）により全面にパラジウム触媒を付着し（０．１ｍｇ／ｄｍ２）、プリントガントＰ−ＤＫ（アトテック株式会社製）により全面に無電解銅めっきを施し、パラジウム触媒を含む無電解銅めっき被膜（１１）（厚さ１μｍ）を形成した（工程（３）：図２（ｅ））。【０１０４】
その後、両面にめっきレジスト（ドライフィルム）（１２）をラミネートし（工程（３’−１））、パターンマスクフィルムを用いて露光、現像し、半導体チップ搭載面のブラインドビア（ＢＶ）部分のめっきレジスト（ドライフィルム）（１２）を除去した。はんだボール面は全面めっきレジスト（ドライフィルム）（１２）を残した（工程（３’−２）：図２（ｆ））。【０１０５】
次に、半導体チップ搭載面の無電解銅めっき被膜（１１）を電源供給層として、ＴＦ−II（荏原ユージライト株式会社製）により電解銅めっきによるビアフィリングを施し、ブラインドビア（ＢＶ）を充填するように電解銅めっき層（１３）を形成した。ブラインドビア（ＢＶ）以外の部分の電解銅めっき層（１３）の厚さは１５μｍであった（工程（４）：図２（ｇ））。
続いて、苛性ソーダ液により全面のめっきレジスト（ドライフィルム）（１２）を除去した（工程（４’）：図２（ｈ））。【０１０６】
次に、ＣＰＥ−８１０（三菱ガス化学株式会社製）によってブラインドビア（ＢＶ）部以外の電解銅めっき層（１３）及び無電解銅めっき被膜（１１）を除去し、更にメックリムーバーＰＪ−９７１０（メック株式会社）によってパラジウム除去処理を行うことにより、表層接続パッド（１４）を形成した（工程（５）：図２（ｉ））。【０１０７】
その後、両面にめっきレジスト（ドライフィルム）をラミネートし、露光し、現像して、半導体チップ搭載面のめっきレジスト（ドライフィルム）を除去した後、表層接続パッド（１４）上に表面処理として、ＩＣＰニコロンＧＩＢ（奥野製薬工業株式会社製）により無電解ニッケルめっき（５μｍ）、ネオパラブライト（高純度化学株式会社製）により無電解パラジウムめっき（０．０６μｍ）、及びゴブライトＴＷＸ−４０（上村工業株式会社製）により無電解金めっき（０．１μｍ）を施し、無電解ニッケル／パラジウム／金めっき層（１５）を形成した（工程（５’）：図２（ｊ））。
以上の手順により、半導体パッケージ用回路基板（１６）を作製した。【０１０８】
・半導体パッケージ用回路基板の評価：
上記手順で得られた半導体パッケージ用回路基板（１６）を、走査型電子顕微鏡（ＳＥＭ）及び光学顕微鏡で観察し、表層接続パッド（１４）の形状を測定したところ、上面径φ４５μｍ、底面径φ３２μｍ、高さ２５μｍ、ソルダーレジスト層（８）表面から表層接続パッド（１４）上面までの高さの差は３μｍであった。表層接続パッド（１４）領域のＳＥＭによる表面写真を図５（ａ１）に、光学顕微鏡による断面写真を図５（ａ２）に夫々示す。
また、上記手順で得られた半導体パッケージ用回路基板（１６）のバンプピッチは、平均１００μｍであった。【０１０９】
また、上記手順で得られた半導体パッケージ用回路基板（１６）について、配線パターン（２）によって連結された表層接続パッド（１４）とはんだボールパッド（９）上の電解めっき層（１０）との間の導通、及び、配線パターン（２）によって連結された表層接続パッド（１４）同士の導通を、導通テスター（横川電気株式会社製７５５５）により検証したところ、何れも導通が確保されており、接続不良は発生しなかった。【０１１０】
［実施例２］
・半導体パッケージ用回路基板の作製：
参考例の手順で得られた配線基板（７）を用い、図３（ａ）〜（ｊ）に示す手順に従って、半導体パッケージ用回路基板（１８）を作製した（なお、図３は本発明の実施形態を説明するのに使用した図であるが、実施例２における半導体パッケージ用回路基板の製造手順の説明にも流用するものとする。）。その手順は、以下に説明する点を除き、図２（ａ）〜（ｊ）に示す実施例１の手順と同様である。【０１１１】
まず、レーザーによるブラインドビア（ＢＶ）の形成時（図３（ｄ））に、ブラインドビア（ＢＶ）の開口部径をφ４５μｍ、底部径をφ２５μｍとした。【０１１２】
また、めっきレジスト（ドライフィルム）（１２）の形成時（図３（ｆ））に、半導体チップ搭載面（Ｓ１）にはめっきレジスト（１２）を形成せず、はんだボール搭載面（Ｓ２）のみにめっきレジスト（１２）を形成した。【０１１３】
また、表層接続パッド（１４）の形成後の表面処理の際（図３（ｊ））に、スタナテック２０００Ｖ（アトテックジャパン株式会社製）により無電解錫めっき（厚さ１．５μｍ）を施し、無電解錫めっき層（１７）を形成した。【０１１４】
・半導体パッケージ用回路基板の評価：
上記手順で得られた半導体パッケージ用回路基板（１８）について、実施例１と同様の手法により、表層接続パッド（１４）の形状を測定したところ、上面径φ３２μｍ、底面径φ２６μｍ、高さ２４μｍ、ソルダーレジスト層（８）表面から表層接続パッド（１４）上面までの高さの差は５μｍであった。表層接続パッド（１４）領域のＳＥＭによる表面写真を図５（ｂ１）に、光学顕微鏡による断面写真を図５（ｂ２）に夫々示す。
また、上記手順で得られた半導体パッケージ用回路基板（１８）のバンプピッチは、平均１００μｍであった。【０１１５】
また、上記手順で得られた半導体パッケージ用回路基板（１８）について、配線パターン（２）によって連結された表層接続パッド（１４）とはんだボールパッド（９）上の電解めっき層（１０）との間の導通、及び、配線パターン（２）によって連結された表層接続パッド（１４）同士の導通を、実施例１と同様の手法で検証したところ、接続不良は発生しなかった。
【産業上の利用可能性】
【０１１６】
本発明によれば、バスライン等の余剰な配線を設けることなく、全てのブラインドビア内に表層接続パッドが形成された半導体パッケージ用回路基板を、簡便且つ安価に作製することができる。また、得られる半導体パッケージ用回路基板は、半導体チップ実装時の容易且つ確実な導通確保と、半導体パッケージの配線高密度化とを共に達成可能である。よって、本発明は、半導体パッケージ及び集積回路の分野において、多大なる利用可能性を有する。
【符号の説明】
【０１１７】
１    絶縁性基材
２    金属層（銅箔）／配線パターン
３    金属積層板（銅張積層板）
４    無電解めっき被膜（無電解銅めっき）
５    電解めっき層（電解銅めっき）
６    めっきレジスト（ドライフィルム）
７    配線基板
８    ソルダーレジスト層
９    はんだボールパッド
１０    表面処理層（電解ニッケル／金めっき）
１１    無電解めっき被膜（無電解銅めっき）
１２    めっきレジスト（ドライフィルム）
１３    電解めっき層（電解銅めっき）
１４    表層接続パッド
１５    表面処理層（無電解ニッケル／パラジウム／金めっき）
１６    半導体パッケージ用回路基板
１７    表面処理層（無電解錫めっき）
１８    半導体パッケージ用回路基板
１００    半導体パッケージ用回路基板
１００”    埋め込みバンプを有する半導体パッケージ用回路基板
１０１    絶縁性基材
１０２    配線パターン
１０３    配線基板
１０４    ソルダーレジスト
１０５    電極部（フリップチップバンプパッド）
１０５ａ    半導体チップ搭載面とはんだボール搭載面とを接続するフリップチップバンプパッド
１０５ｂ    半導体チップ搭載面同士を接続するフリップチップバンプパッド
１０６    はんだボールパッド
１０７    埋め込みバンプ
１０８    バスライン
１０９    給電用無電解銅めっき被膜
２００，２００’    半導体チップ
２００”    埋め込みバンプを用いた半導体パッケージ
２０１    バンプ（はんだ）
２０１’    バンプ（ピラー）
３００    はんだボール
９００，９００’，９００”    半導体パッケージ
ＢＶ    ブラインドビア
Ｏ    開口部
Ｓ１    半導体チップ搭載面
Ｓ２    はんだボール搭載面
ＴＨ    スルーホール
【図１】
2014024754.tif 000003
【図２−１】
2014024754.tif 000004
【図２−２】
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【図３−１】
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【図３−２】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図５】
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【国際調査報告】
2014024754.tif 000015
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