【事件の表示】
　特願２０１６−５５５７５６「マルチレベルハイブリッドインバータ及び動作方法」拒絶査定不服審判事件〔平成２７年９月１１日国際公開、ＷＯ２０１５／１３１７６３、平成２９年４月２７日国内公表、特表２０１７−５１２０５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、２０１５年（平成２７年）２月１５日（パリ条約による優先権主張外国庁受理２０１４年３月６日、アメリカ合衆国）を国際出願日とする出願であって、平成２９年１０月２６日付け拒絶理由通知に応答して平成３０年１月２５日に意見書及び手続補正書が提出されたが、平成３０年２月２７日付けで拒絶査定がなされ、これに対して、平成３０年７月６日に拒絶査定不服審判の請求がなされ、令和１年７月２４日に面接がなされたものである。 
第２　本願発明
　本願の請求項１〜１４に係る発明は、平成３０年１月２５日の手続補正により補正された特許請求の範囲の請求項１〜１４に記載された事項により特定されるものであり、そのうち請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。 
 「【請求項１】
　直流（ｄｃ）源の第１の端子に結合された入力を有する第１のブースト装置と、
　前記直流源の第２の端子に結合された入力を有する第２のブースト装置と、
　第１の半サイクルスイッチング回路網であって、
　　出力フィルタの入力及び前記第１のブースト装置に結合され、
　　第１のダイオードを介して前記出力フィルタの前記入力及び前記直流源の前記第１の端子に結合され、
　　前記直流源の前記第１の端子の電圧が前記出力フィルタの出力の電圧の瞬時値よりも大きい場合、第１の３レベル導電性経路が前記直流源の前記第１の端子と前記出力フィルタの前記入力との間に結合され、前記第１の半サイクルスイッチング回路網が３レベルインバータ動作モードに入り、
　　前記出力フィルタの前記出力の前記電圧の前記瞬時値が前記直流源の前記第１の端子の前記電圧よりも大きい場合、第１の５レベル導電性経路が前記直流源の前記第１の端子及び前記第１のブースト装置の出力に結合され、前記第１の半サイクルスイッチング回路網が５レベルインバータ動作モードに入るように構成されている、
第１の半サイクルスイッチング回路網と、
　第２の半サイクルスイッチング回路網であって、
　　前記出力フィルタの前記入力及び前記第２のブースト装置に結合され、
　　第２のダイオードを介して前記出力フィルタの前記入力及び前記直流源の前記第２の端子に結合された、第２の半サイクルスイッチング回路網と、
を備えるデバイス。」 
第３　原査定の拒絶の理由 
　拒絶査定の理由である、平成２９年１０月２６日付け拒絶理由通知の理由は、概略、次のとおりのものである。
１　理由１
　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２　理由２
　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　引用文献：米国特許出願公開第２０１３／０３０１３１４号明細書
第４　引用文献の記載及び引用発明
１　引用文献の記載
　引用文献には、以下の事項が記載されている（下線は、当審で付した。以下同じ。）。
（１）「
[0018] FIG. 2A illustrates a block diagram of a five-level inverter system in accordance with an embodiment;
[0019] FIG. 2B illustrates a block diagram of a five-level inverter system in accordance with an embodiment;
[0020] FIG. 3 illustrates a block diagram of a five-level inverter system in accordance with another embodiment;
[0021] FIG. 4A illustrates a schematic diagram of the five-level inverter system shown in FIG. 2A in accordance with an embodiment;
[0022] FIG. 4B illustrates a schematic diagram of the five-level inverter system shown in FIG. 2A in accordance with another embodiment;
[0023] FIG. 5A illustrates a timing diagram of various signals in the five-level inverter shown in FIG. 4A;
[0024] FIG. 5B illustrates another timing diagram of various signals in the five-level inverter shown in FIG. 4A」
（当審仮訳：
[0018] 図２Ａは、実施形態に係る5レベルインバータシステムのブロック図を示す図である。
[0019] 図２Ｂは、実施形態に係る5レベルインバータシステムのブロック図を示す図である。
[0020] 図３は、別の実施形態による、5レベルインバータシステムのブロック図を示している。
[0021] 図４Ａは、一実施形態による、図２Ａに示される5レベルインバータシステムの概略図を示す図である。
[0022] 図４Ｂは、別の実施形態による、図２Ａに示した5レベルインバータシステムの概略図を示す図である。
[0023] 図５Ａは、図４Ａに示した5レベルインバータにおける各種信号のタイミングチャートを示す図である。
[0024] 図５Ｂは、図４Ａに示した5レベルインバータにおける各信号の別のタイミング図を示している。）
（２）「
[0067]　In accordance with an embodiment, the first boost apparatus 102 generates an output voltage V2 higher than the input voltage V1 from the first input dc source 110. Likewise, the second boost apparatus 106 generates an output voltage -V2 lower than the input voltage -V1 from the second input dc source 120. In accordance with an embodiment, V2 is approximately equal to 2・V1. A controller (not shown) may be employed to generate gate drive signals in accordance with the operation principles of five-level inverters. In particular, the controller controls the turn-on and turn-off of each switch (e.g., switch 122) so as to achieve the staircase waveform shown in FIG. 2A.
[0068]　
The staircase waveform shown in FIG. 2A can be further divided into three portions, namely portions 212, 214 and 216
During the first portion 212
the output voltage comprises a plurality of pulses switches from 0V to V1.
When both the switch 132 and the switch 122 are turned on, the output is coupled to V1 directly so that the output generates V1
It should be noted that during the first portion 212 of the five-level PWM, the switch 112 is turned off so that the output is free from the higher output voltage V2 of the first boost apparatus 102
[0069]　
When the five-level inverter operates at the second portion 214 of the staircase waveform shown in FIG. 2A, the output voltage Vo switches back and forth between V1 and V2
V2 is higher than V1
[0070]　
The third portion 216 and the first portion 212 are similar because they are symmetrical about the 90° axis
[0071] FIG. 2B illustrates a block diagram of a five-level inverter system in accordance with an embodiment. 
The timing diagram of FIG. 2B is similar to that of FIG. 2A except that the timing diagram of the second portion 14 is different from the timing diagram of the second portion 214 shown in FIG. 2A. In particular, when the five-level inverter operates at the second portion 14 of the staircase waveform shown in FIG. 2B, the output voltage Vo switches back and forth between ground and V2
（当審仮訳：
[0067]一実施形態によれば、第1のブースト装置102は、まず、入力直流電源110からの入力電圧V1より高い電圧V2を生成する。同様に、第2のブースト装置106は、第2の直流電圧源120から入力電圧−V1より低い−V2の出力電圧を生成する。一実施形態によれば、V2が2・V1にほぼ等しい。コントローラ(図示せず)は、5レベルインバータの動作原理に基づいてゲート駆動信号を生成するために使用することができる。具体的には、図２Ａに示す階段状の波形になるように上記各スイッチのターンオン及びターンオフする(例えば、スイッチ122)を制御する。
[0068]
図２Ａに示す階段状波形は、更に3の部分、すなわち、部分212、214、および216に分割することができる
第1の部分212の間
出力電圧は、0VからV1までパルスの複数のスイッチを含む
スイッチ132とスイッチ122が共にオン状態となると、出力はV1に直接に接続され、その出力は、V1を生成するようになっている
5レベルPWMの第1部分212の間、第1昇圧装置102の出力電圧V2は発生しないように、スイッチ112はオフにされることに留意すべきである
[0069]
5レベルインバータは、図２Ａに示す階段状波形の第2の部分214で動作するときに、出力電圧Voは、V1とV2との間で交互に切り換わる
V2はV1よりも大きい
[0070]
第3の部分216と第1部分212とは類似していて、90°軸周りに対称である。
[0071] 図２Ｂは、実施形態に係る5レベルインバータシステムのブロック図を示す。
図２Ｂのタイミング図は、第2部分14のタイミング図である図２Ａに示されている第2の部分214のタイミング図と異なる点を除いて、図２Ａのものと同様である。特に、5レベルインバータは、図２Ｂに示す階段波形の第2の部分14で動作するときに、出力電圧Voは、アースとV2との間で切り換わる
（２）ＦＩＧ.２Ａ
「
」
（３）「
[0074]　FIG. 4A  illustrates a schematic diagram of the five-level inverter system shown in  FIG. 2A  in accordance with an embodiment. 
The first boost apparatus 102  is implemented by a first boost dc/dc converter 402 . Likewise the second boost apparatus 106  is implemented by a second boost dc/dc converter 404 
[0075]　FIG. 4A  further comprises a plurality of switches connected between the output Vo of the five-level inverter 400  and the multilevel input dc sources. More particularly, switches Q6  and Q7  are controlled by a pair of control signals complementary to each other. During the first half cycle of a period, switch Q6  is turned on and switch Q7  is turned off. As a result, the output of the boost dc/dc converte  402  as well as the output of the first dc source 110  may be connected to the output of the five level inverter 400  by turning on switches Q5  and Q3  respectively. Likewise, switch Q7  is turned on during the second half cycle of a period. Switches Q4  and Q8  may be turned on and off to generate -V1 and -V2  respectively during the second half cycle.
[0076]　Both switch Q 3  and switch Q 4  may be a dual-function device. When switch Q3  and switch Q4  are implemented by MOSFET devices, the body diodes of switches Q3  and Q4  can be used to provide a freewheeling channel. It should be noted that when switches Q3  and Q4  are implemented by IGBT devices, a separate freewheeling diode is required to be connected in parallel with its corresponding switch. The operation of switches Q3  and Q4  will be described below with respect to  FIG. 5A .
[0077]　Switches Q9  and Q10  are connected in series to form an isolation switch between the output of five-level inverter and ground. More particularly, when the five-level inverter 400  operates in the second half cycle of a period, the isolation switch formed by Q9  and Q10  helps to isolate the negative output voltage from the dc input ground. It should be noted that the isolation switch formed by a back-to-back connected switch is merely an example, which should not unduly limit the scope of the claims. One of ordinary skill in the art would recognize many variations, alternatives and modifications. For example, a bidirectional isolation switch can be formed by a common emitter bidirectional switch. The common emitter bidirectional switch may comprise two diodes and two IGBT devices. The diodes and IGBT devices are connected in an anti-parallel arrangement. Alternatively, the isolation switch may be implemented by a common collector bidirectional switch. Furthermore, the isolation switch may be implemented by some new semiconductor switches such as anti-paralleled reverse blocking IGBTs arrangement.
[0078]　FIG. 4B  illustrates a schematic diagram of the five-level inverter system shown in  FIG. 2A  in accordance with another embodiment. The schematic diagram of  FIG. 4B  is similar to the schematic diagram of  FIG. 4A  except that a single input power source is employed to provide power for the multilevel inverter system. In addition, two bypass diodes are employed to facilitate the operation of the five-level inverter system when the boost converters do not work. The detailed description of the multilevel inverter system has been discussed above with respect to  FIG. 4A , and hence is not discussed herein to avoid unnecessary repetition.
[0079] FIG. 5A  illustrates a timing diagram of various signals in the five-level inverter shown in  FIG. 4A . Vo1 is the voltage waveform at the output of the L-C filter shown in  FIG. 4A . As shown in  FIG. 5A , the L-C filter helps to filter the five-level PWM voltage Vo to obtain a sinusoidal waveform. 
During the time interval from t0 to t1, switch Q5  is turned off. By switching on and off either switch Q3  or switch Q6 , a PWM waveform can be generated at Vo.
[0080]　
During the time interval from t1 to t4, the five-level inverter 400  (shown in  FIG. 4A ) switches back and forth between V1 and V2. As shown in  FIG. 5A , switch Q6  is turned on during this time interval. Switch Q3  is turned off and the freewheeling diode D3  is forward biased or reverse biased in a pattern complementary to switch Q5 . In particular, when switch Q5  is turned on, the output of the five-level inverter 400  is coupled to the output of the boost converter. On the other hand, when switch Q5  is off, the forward biased freewheeling diode D3  provides a freewheeling path between the output and the input dc source.
[0081]　It should be noted that instead of using freewheeling diode D3 , during the time interval from t1 to 54 , switch Q3  can providing a freewheeling channel by emulating diode operation. It should further be noted that while  FIG. 5A  shows switch Q1  of the boost dc/dc converter 402  is turned on and off in a pattern similar to that of switch Q5 , the operation of switch Q1  is independent from other switches. One skilled in the art will recognize that the timing diagram of the switch Q1  shown in  FIG. 5A  is merely an example. In fact, a controller (not shown) may turn on and off switch Q1  based upon the operation principles of boost dc/dc converters. It is not necessary for switch Q1  to operate in phase with switch Q5 .
[0082]　FIG. 5B  illustrates another timing diagram of various signals in the five-level inverter shown in  FIG. 4A . The timing diagram of  FIG. 5B  is similar to that of  FIG. 5A  except that the gate drive signals of Q5  and Q8  are different from their corresponding signals shown in  FIG. 5A . One person skilled in the art will recognize that the switching patterns shown in  FIG. 5B  may help to reduce the switching losses.」
（当審仮訳：
[0074]　図４Ａは、一実施形態による、図２Ａに示される5レベルインバータシステムの概略図を示す。
第1のブースト装置102は、ブーストDC/DCコンバータ402によって実現される。同様に、第2のブースト装置106は、第2のブーストDC/DCコンバータ404によって実現される
[0075]さらに、図４Ａは、5レベルインバータ400の出力Voと、マルチレベル入力DC源との間に接続された、複数のスイッチを有することを示している。より詳細には、スイッチQ6及びQ7は互いに相補な制御信号とによって制御される。第1の半サイクルの期間の間、スイッチQ6がオンされ、スイッチQ7がオフされている。その結果、ブーストDC/DCコンバータ402の出力だけでなく、第1の直流電源110の出力は、スイッチQ5、Q3のオンにより5レベルインバータ400の出力に接続される。同様に、スイッチQ7は、第2の半サイクルの期間の間にオンにされる。スイッチQ4及びQ8は、第2の半サイクル中に−V1と−V2をそれぞれ生成するように、オン及びオフする。
[0076]スイッチQ3とスイッチQ4の両方は、二重機能装置であってもよい。スイッチQ3とスイッチQ4はMOSFETデバイスを用いて実現されると、スイッチQ3とQ4のボディ・ダイオードは、フリーホイール経路を提供するために使用することができる。なお、スイッチQ3およびQ4は、IGBT素子で実現した場合、フリーホイーリングダイオードは対応するスイッチと別に、並列に接続する必要があることに留意すべきである。スイッチQ3およびQ4の動作は、図５Ａに関連して以下に説明する。
[0077]スイッチQ9、Q10は5レベルインバータの出力と接地との間に分離スイッチを形成するように直列に接続されている。より具体的には、5レベルインバータ400は、第2のサイクル期間で動作する場合には、Q9及びQ10によって形成される絶縁スイッチは、直流入力電圧がグランドから負出力電圧を絶縁するのに役立つ。なお、逆並列接続されたスイッチによって形成された分離スイッチは一例であり、特許請求の範囲を不当に制限するものではないことに留意すべきである。当業者であれば、多くの変形、代替、および修正を認識するであろう。例えば、双方向遮断スイッチは、共通エミッタ双方向スイッチによって形成することができる。双方向スイッチは、2個のダイオードと2個のIGBT素子を含んでいてもよい。ダイオードとIGBT素子配列は、逆平行に接続されている。あるいは、分離スイッチのコレクタが共通である双方向スイッチによって実現されてもよい。また、分離スイッチは、逆並列逆阻止IGBT構成のようないくつかの新たな半導体スイッチによって実現することができる。
[0078]図４Ｂは、別の実施形態による、図２Ａに示される5レベルインバータシステムの概略図を示す。図４Ｂの概略図は、単一の入力電源は、マルチレベルインバータシステムのための電力を提供するために使用されることを除いて、図４Ａの概略図に類似している。また、ブーストコンバータが動作しない場合、バイパスダイオードは、5レベルインバータシステムの動作を容易にするために使用される。マルチレベルインバータシステムの詳細な説明は、図４Ａに関して上記で論議されており、従って本明細書で説明の不必要な繰り返しを回避することにある。
[0079]図５Ａは、図４Ａに示した5レベルインバータにおける様々な信号のタイミング図を示している、図４Ａに示されているL-Cフィルタの出力における電圧波形である。図５Ａに示すように、L-Cフィルタは、5レベルPWM電圧Voをフィルタし、正弦波波形を得るのに役立つ。
t0からt1までの時間間隔において、スイッチQ5はターンオフされる。スイッチQ3、またはスイッチQ6をオン及びオフに切り換えることにより、Voを発生させる
[0080]
t1からt4までの期間は、5レベルインバータ400(図４Ａに示す)はV1とV2との間で交互に切り換わる。図５Ａに示すように、スイッチQ6は、この時間間隔中にターンオンされる。スイッチQ3は、オフにされ、フリーホイーリングダイオードD3はスイッチQ5と相補的なパターンで付勢されて順方向または逆方向である。具体的には、スイッチQ5がオンになると、5レベルインバータ400の出力は、ブーストコンバータの出力に結合されている。一方、スイッチQ5がオフの時、順方向にバイアスされているフリーホイーリングダイオードD3は、出力および入力直流電源との間にフリーホイーリングパスを提供する。
[0081]なお、フリーホイールダイオードD3を使用する代わりに、t1から54〔注：t4の誤記と思われる〕までの間、スイッチQ3は、ダイオードの動作をエミュレートすることによりフリーホイーリング路を提供することができることに留意すべきである。また、図５Ａは、ブーストDC/DCコンバータ402のスイッチQ1は、スイッチQ5と同様のパターンでオンオフされ、スイッチQ1の動作は、他のスイッチから独立していることに留意すべきである。当業者であれば、図５Ａに示すスイッチQ1のタイミング図は、一例に過ぎないことを認識するであろう。実際には、ブーストDC/DCコンバータの動作原理に基づいてスイッチQ1をオンオフしても良い(図示せず)。スイッチQ1は、スイッチQ5と同相で動作する必要はない。
[0082] 図５Ｂは、図４Ａに示した5レベルインバータにおける様々な信号のタイミング図を示す。図５Ｂのタイミング図は、Q5及びQ8のゲート駆動信号は、図５Ａに示した対応する信号と異なる点を除いて、図５Ａのものと同様である。当業者は、図５Ｂに示すスイッチングパターンでは、スイッチング損失を減少させるのを助けることができることを認識するであろう。）
（４）ＦＩＧ．４Ａ
「
」
（５）ＦＩＧ.４Ｂ
「
」
（６）ＦＩＧ．５Ａ
「
」
（７）ＦＩＧ.５Ｂ
「
」
　図４Ａと４Ｂとは、各々図２Ａに示される５レベルインバータシステムの一実施形態を示したものであり（[0021]−[0022]）、図５Ａ及び５Ｂは、各々図４Ａと図４Ｂにおける各種信号のタイミング図である（[0023]−[0024]）ところ、図４Ａ及び４Ｂ回路の双方で、図２Ｂに図示された出力Ｖ0の拡大図にある１２、１４、１６の波形は、図５Ａ及び図５Ｂの、各々上から２段目に示されている。
　図５Ａ及び５Ｂの第１段目に示されたＬ−Ｃフィルタを介しての出力Ｖ01の正弦波と、２段目以降のタイミングとを照合すると、該出力Ｖ01が正の出力電圧を示す０からｔ１までの間と、ｔ４からｔ５までの間は、マルチレベルＤＣ源の出力電圧Ｖ１はＬ−Ｃフィルタの出力Ｖ01より大きいことが看取できる。また、０からｔ１までの間及びｔ４からｔ５までの間は、第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオンしておらず、スイッチＱ３及びスイッチＱ６がオンしている。
　該出力Ｖ01が正の出力電圧を示すｔ１からｔ４の間、Ｌ−Ｃフィルタの出力Ｖ01はマルチレベルＤＣ源の出力電圧Ｖ1を超えている期間であり、第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオンすることで回路出力Ｖ0にはＶ2の電圧が発生することが看取できる。また、この期間にはＱ５、Ｑ６がオンされる。
　また、該出力Ｖ01が負の出力電圧を示すｔ５からｔ８の間も、第２のブーストｄｃ／ｄｃコンバータ４０４は、出力電圧Ｖ1がマルチレベルＤＣ源の出力−Ｖ１を下回るｔ６からｔ７の間のみ動作し、その他の期間はスイッチＱ４及びＱ７がオンする。
　上記の看取事項と、マルチレベルインバータに関する技術常識を併せると、０からｔ１までの間と、ｔ４からｔ５までの間とに、回路が動作する状態は、マルチレベルＤＣ源の発生電圧であるＶ１のみを用いた動作であるから、３レベルインバータとして動作している状態であるといえ、ｔ１からｔ４の間は、マルチレベルＤＣ源の電圧を昇圧した電圧であるＶ２と、マルチレベルＤＣ源の電圧Ｖ１の双方を用いて動作しているので、５レベルインバータとして動作している状態であるといえる。
２　引用発明
　上記１からみて、引用文献には以下の発明が記載されている（以下「引用発明」という。）。
　引用発明
「５レベルインバータ４００の出力Ｖ01とマルチレベルＤＣ源との間に接続される回路であって、
　前記回路は、出力Ｖ0に階段波状の交流電圧を提供するものであり、
　該回路は、前記マルチレベルＤＣ源の正電圧端子に結合された第１のブーストｄｃ／ｄｃコンバータ４０２と、前記マルチレベルＤＣ源の負電圧端子に結合された第２のブーストｄｃ／ｄｃコンバータ４０４と、出力を正とする第１半周期の間に正の出力電圧を発生させる回路部分と、出力を負とする第２半周期の間に負の出力電圧を発生させる回路部分とからなり、
　前記正の出力電圧を発生させる回路部分は、スイッチＱ５、スイッチＱ６、スイッチＱ３、及びダイオードＤ３からなり、前記スイッチＱ５は前記第１のブーストｄｃ／ｄｃコンバータ４０２の出力を入力とし、前記スイッチＱ３は前記マルチレベルＤＣ源の正電圧端子を入力とし、前記スイッチＱ６は前記スイッチＱ５とＱ３の出力を入力として出力をＬ−Ｃフィルタの入力に結合するものであり、
　前記ダイオードＤ３は、マルチレベルＤＣ源の正の電圧ラインと前記回路のスイッチＱ６の入力との間に接続され、
　前記負の出力電圧を発生させる回路部分は、スイッチＱ７、スイッチＱ８、スイッチＱ４、及びダイオードＤ４からなり、前記スイッチＱ８は前記第２のブーストｄｃ／ｄｃコンバータ４０４の出力を入力とし、前記スイッチＱ４は前記マルチレベルＤＣ源の負電圧端子を入力とし、前記スイッチＱ７は前記スイッチＱ４とＱ８の出力を入力として出力をＬ−Ｃフィルタの入力に結合するものであり、
　前記ダイオードＤ４は、マルチレベルＤＣ源の負の電圧ラインと前記回路のスイッチＱ７の出力との間に接続され、
　前記マルチレベルＤＣ源の出力電圧Ｖ１がＬ−Ｃフィルタの出力Ｖ01より大きい、０からｔ１までの間及びｔ４からｔ５までの間、スイッチＱ３及びスイッチＱ６がオンし、３レベルインバータとして動作し
　前記Ｌ−Ｃフィルタの出力Ｖ01がマルチレベルＤＣ源の出力電圧Ｖ1を超えている、ｔ１からｔ４の間、第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオン動作し、回路出力Ｖ0にはスイッチＱ５がオンした時はＶ2の電圧が発生し、Ｑ５がオフした時はＱ３ないしＤ３にてＶ１の電圧が発生し、スイッチＱ５、スイッチＱ６、スイッチＱ９がオンし、５レベルインバータとして動作する
　回路。」
第５　対比 
　本願発明と引用発明を対比すると、以下のとおりとなる。
　引用発明の「マルチレベルＤＣ源」は、本願発明の「直流（ｄｃ）源」に相当し、
　引用発明の「前記マルチレベルＤＣ源の正電圧端子に結合された第１のブーストｄｃ／ｄｃコンバータ４０２」は、本願発明の「直流（ｄｃ）源の第１の端子に結合された入力を有する第１のブースト装置」に相当し、
　引用発明の「前記マルチレベルＤＣ源の負電圧端子に結合された第２のブーストｄｃ／ｄｃコンバータ４０４」は、本願発明の「前記直流源の第２の端子に結合された入力を有する第２のブースト装置」に相当し、
　引用発明の「出力を正とする第１半周期の間に正の出力電圧を発生させる回路部分」でありかつ「スイッチＱ５、スイッチＱ６、スイッチＱ３、及びダイオードＤ３からなり、前記スイッチＱ５は前記第１のブーストｄｃ／ｄｃコンバータ４０２の出力を入力とし、前記スイッチＱ３は前記マルチレベルＤＣ源の正電圧端子を入力とし、前記スイッチＱ６は前記スイッチＱ５とＱ３の出力を入力として出力をＬ−Ｃフィルタの入力に結合する」回路部分は、本願発明の「出力フィルタの入力及び前記第１のブースト装置に結合され」た「第１の半サイクルスイッチング回路網」に相当し、
　引用発明の「Ｌ−Ｃフィルタ」は、本願発明の「出力フィルタ」に相当し、
　引用発明の「前記マルチレベルＤＣ源の出力電圧Ｖ１がＬ−Ｃフィルタの出力Ｖ01より大きい、０からｔ１までの間及びｔ４からｔ５までの間、スイッチＱ３及びスイッチＱ６がオンし、３レベルインバータとして動作」することは、本願発明の「前記直流源の前記第１の端子の電圧が前記出力フィルタの出力の電圧の瞬時値よりも大きい場合、」「前記第１の半サイクルスイッチング回路網が３レベルインバータ動作モードに入」ることに相当し、
　引用発明の「前記Ｌ−Ｃフィルタの出力Ｖ01がマルチレベルＤＣ源の出力電圧Ｖ1を超えている、ｔ１からｔ４の間、第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオン動作し、回路出力Ｖ0にはスイッチＱ５がオンした時はＶ2の電圧が発生し、Ｑ５がオフした時はスイッチＱ３ないしＤ３にてＶ１の電圧が発生し、スイッチＱ５、スイッチＱ６、スイッチＱ９がオンし、５レベルインバータとして動作する」ことは、本願発明の「前記出力フィルタの前記出力の前記電圧の前記瞬時値が前記直流源の前記第１の端子の前記電圧よりも大きい場合、第１の５レベル導電性経路が前記直流源の前記第１の端子及び前記第１のブースト装置の出力に結合され、前記第１の半サイクルスイッチング回路網が５レベルインバータ動作モードに入る」ことに相当し、
　引用発明の「出力を負とする第２半周期の間に負の出力電圧を発生させる回路部分」でありかつ「スイッチＱ７、スイッチＱ８、スイッチＱ４、及びダイオードＤ４からなり、前記スイッチＱ８は前記第２のブーストｄｃ／ｄｃコンバータ４０４の出力を入力とし、前記スイッチＱ４は前記マルチレベルＤＣ源の負電圧端子を入力とし、前記スイッチＱ７は前記スイッチＱ４とＱ８の出力を入力として出力をＬ−Ｃフィルタの入力に結合する」回路部分は、本願発明の「前記出力フィルタの前記入力及び前記第２のブースト装置に結合され、第２のダイオードを介して前記出力フィルタの前記入力及び前記直流源の前記第２の端子に結合された」とする「第２の半サイクルスイッチング回路網」に相当する。
　また、本願発明の「第１の半サイクルスイッチング回路」が「第１のダイオードを介して前記出力フィルタの前記入力及び前記直流源の前記第１の端子に結合され」と特定されているところについては、上記第１の令和１年７月２４日に行った面接にて、請求人代理人から、本件の添付図面の図４の図示中で示した、１０２の上半分にあるダイオードＤ３が直流源ＰＶ１の正端子出力であるＶ１に繋がれ、該ダイオードの他端がスイッチＱ５及びスイッチＱ７を介して出力フィルタに繋がる様を指すと説明された。
　同じく、本願発明の「第２の反サイクルスイッチング回路」が「第２のダイオードを介して前記出力フィルタの前記入力及び前記直流源の前記第２の端子に結合された」についても、面接にて請求人代理人から、図４中のダイオードＤ４が接続された様を指すと説明された。
　上述の請求人側の説明を踏まえて、ダイオードに関する両者の接続を対比すると、引用発明の「前記ダイオードＤ３は、マルチレベルＤＣ源の正の電圧ラインと前記回路のスイッチＱ６の入力との間に接続され」及び「前記ダイオードＤ４は、マルチレベルＤＣ源の負の電圧ラインと前記回路のスイッチＱ７の出力との間に接続され」とした事項は、いずれも本願発明の一形態である図４中で、ダイオードＤ３が直流源ＰＶ１の正端子出力であるＶ１に繋がれ、該ダイオードの他端がスイッチＱ５及びスイッチＱ７の入力に接続されていること、及び、ダイオードＤ４が直流源ＰＶ１の負端子出力である−Ｖ１に繋がれ、該ダイオードの他端がスイッチＱ６及びスイッチＱ８の出力に接続されていることに相当する。
　そうすると、引用発明の「ダイオードＤ３」及び「ダイオードＤ４」は、各々、本願発明の「第１のダイオード」及び「第２のダイオード」に相当し、両者の回路上の接続も一致すると認められる。
　更に、引用発明の「３レベルインバータ動作モード」に関する、「第１の３レベル導電性経路が前記直流源の前記第１の端子と前記出力フィルタの前記入力との間に結合され」るとした事項について検討すると、引用発明においては、前記マルチレベルＤＣ源の出力電圧Ｖ１がＬ−Ｃフィルタの出力Ｖ01より大きい、０からｔ１までの間及びｔ４からｔ５までの間、「スイッチＱ３及びスイッチＱ６がオンし、３レベルインバータとして動作」するとの特定事項は存在する。当該事項により生じる電流経路をみると、マルチレベルＤＣ源から出力点Ｖ0までに至る、スイッチＱ３ないしダイオードＤ３及びスイッチＱ６を通る電流経路が成立することは、回路図である図２Ｂ、４Ａ、４Ｂのいずれからも明らかである。そうすると、引用発明においても、「スイッチＱ３及びスイッチＱ６がオンし、３レベルインバータとして動作」とした事項により、マルチレベルＤＣ源の正極端子から、Ｌ−Ｃフィルタの入力との間に、電流経路が同様に形成されることになるため、本願発明の「第１の３レベル導電性経路が前記直流源の前記第１の端子と前記出力フィルタの前記入力との間に結合され」るとした事項に関して、引用発明との間に実質的な相違は生じない。
　同様に、引用発明の「５レベルインバータ動作モード」に関する、「第１の５レベル導電性経路が前記直流源の前記第１の端子及び前記第１のブースト装置の出力に結合され」るとした事項について検討すると、引用発明においては、前記Ｌ−Ｃフィルタの出力Ｖ01がマルチレベルＤＣ源の出力電圧Ｖ1を超えている、ｔ１からｔ４の間、「第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオン動作し、回路出力Ｖ0にはスイッチＱ５がオンした時はＶ2の電圧が発生し、Ｑ５がオフした時はＱ３ないしＤ３にてＶ１の電圧が発生し、スイッチＱ５、スイッチＱ６、スイッチＱ９がオン」するとの特定事項は存在する。当該事項により生じる電流経路をみると、マルチレベル電圧源と、第１のブーストｄｃ／ｄｃコンバータ４０２との双方から出力点Ｖ0までに至る、スイッチＱ３ないしダイオードＤ３、スイッチＱ５及びスイッチＱ６を通る２つの電流経路が成立することは、回路図である図２Ｂ、４Ａ、４Ｂのいずれからも明らかである。そうすると、引用発明においても、「第１のブーストｄｃ／ｄｃコンバータ４０２のスイッチＱ１はオン動作し、回路出力Ｖ0にはスイッチＱ５がオンした時はＶ2の電圧が発生し、Ｑ５がオフした時はＱ３ないしＤ３にてＶ１の電圧が発生し、スイッチＱ５、スイッチＱ６、スイッチＱ９がオン」とした事項により、マルチレベルＤＣ源の正極端子から、Ｌ−Ｃフィルタの入力との間に、電流経路が同様に形成されることになるため、本願発明の「第１の５レベル導電性経路が前記直流源の前記第１の端子及び前記第１のブースト装置の出力に結合され」るとした事項に関して、引用発明との間に実質的な相違は生じない。
　以上のことから、本願発明と引用発明とに相違するところはないから、本願発明は、本願出願の優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献に記載された発明である。
第６　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第１項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。