Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成27年3月10日(2015.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
近接場トランスデューサ（ＮＦＴ）を備え、前記ＮＦＴは５つの露出表面を有するペグを含み、前記ペグは第１の材料を含み、さらに、
上方構造と、
前記ペグと前記上方構造との間に位置決めされる少なくとも１つの相互混合層とを備え、前記少なくとも１つの相互混合層は、前記ペグの前記５つの表面のうち少なくとも１つの上に位置決めされ、前記相互混合層は、少なくとも前記第１の材料と第２の材料とを含む、装置。
【請求項２】
装置であって、
近接場トランスデューサ（ＮＦＴ）を備え、前記ＮＦＴは５つの露出表面を有するペグを含み、さらに、
少なくとも１つのシード層を備え、前記少なくとも１つのシード層は、前記ペグの前記５つの表面のうち少なくとも１つの上に位置決めされ、前記シード層は第１の材料を含み、さらに、
上方構造と、
前記シード層と前記上方構造との間に位置決めされる少なくとも１つの相互混合層とを備え、前記少なくとも１つの相互混合層は、前記ペグの前記５つの表面のうち少なくとも１つの上に位置決めされ、前記相互混合層は、少なくとも前記第１の材料と第２の材料とを含む、装置。
【請求項３】
前記第２の材料は、
レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、テクネチウム（Ｔｃ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ベリリウム（Ｂｅ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、イットリウム（Ｙ）、バナジウム（Ｖ）、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、錫（Ｓｎ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、スカンジウム（Ｓｃ）、ルテニウム（Ｒｕ）、ゲルマニウム（Ｇｅ）、ネオジム（Ｎｄ）、鉄（Ｆｅ）、およびこれらの組み合わせ、
窒化クロム（ＣｒＮ）、窒化ホウ素（ＢＮ）、窒化チタン（ＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ハフニウム（ＨｆＮ）、窒化ニオブ（ＮｂＮ）、およびこれらの組み合わせ、
酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化ベリリウム（ＢｅＯ）、酸化シリコン（ＳｉＯ）、酸化鉄（ＦｅＯ）、酸化チタン（ＴｉＯ）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（ＴａＯ）、酸化マンガン（ＭｎＯ）、酸化カドミウム（ＣｄＯ）、酸化マグネシウム（ＭｇＯ）、酸化ハフニウム（ＨｆＯ）、酸化アルミニウム（ＡｌＯ）、酸化イットリウム（ＹＯ）、酸化クロム（ＣｒＯ）、酸化ストロンチウム（ＳｒＯ）、酸化ニオブ（ＮｂＯ）、およびこれらの組み合わせ、
炭化タンタル（ＴａＣ）、炭化ウラン（ＵＣ）、炭化ハフニウム（ＨｆＣ）、炭化ジルコニウム（ＺｒＣ）、炭化スカンジウム（ＳｃＣ）、炭化マンガン（ＭｎＣ）、炭化鉄（ＦｅＣ）、炭化ニオブ（ＮｂＣ）、炭化テクネチウム（ＴｃＣ）、炭化レニウム（ＲｅＣ）、炭化バナジウム（ＶＣ）、炭化タングステン（ＷＣ）、炭化チタン（ＴｉＣ）、炭化クロム（ＣｒＣ）、炭化コバルト（ＣｏＣ）、炭化ニッケル（ＮｉＣ）、炭化イットリウム（ＹＣ）、炭化モリブデン（ＭｏＣ）、炭化シリコン（ＳｉＣ）、水素化炭化シリコン（ＳｉＣ：Ｈ）、およびこれらの組み合わせ、ならびに、
硫化ジルコニウム、硫化亜鉛、硫化チタン、硫化コバルト、硫化銀、硫化銅、硫化インジウム、硫化カドミウム、硫化錫、硫化ビスマス、硫化鉛、硫化セレニウム、硫化鉄、硫化モリブデン、およびこれらの組み合わせから選択される、請求項１または請求項２に記載の装置。
【請求項４】
前記少なくとも１つの相互混合層は、前記相互混合層にわたって前記相互混合層の第１の表面から前記相互混合層の第２の対向する表面へ組成勾配を有する、請求項１から請求項３のいずれか一項に記載の装置。
【請求項５】
エネルギー源をさらに備える、請求項１から請求項４のいずれか一項に記載の装置。
【手続補正書】
【提出日】平成27年11月5日(2015.11.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図５は、各実施例に適用されるリミッタ３の一例を示す回路図である。図５に示されるように、リミッタ３は、例えば、差動の高周波入力信号ＲＦinP，ＲＦinMに対して、それぞれ同様の回路構成が適用されている。なお、以下の説明では、各信号を差動(相補)信号として説明するが、シングルエンドの信号であってもよいのはもちろんである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
これにより、差動の高周波入力信号ＲＦinP，ＲＦinMは、インバータ３２，３５および帰還抵抗３３，３６に応じて制限され(振り切らされ)、入力信号の周波数に応じて高レベル『Ｈ』または低レベル『Ｌ』になる位相信号ＳpP，ＳpMが出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図６(b)に示すミキサは、上記の問題を解決するものであり、負論理の電圧振幅信号(ＳeM)を生成するトランジスタを、ｎＭＯＳトランジスタ１４'，１６'としたものである。すなわち、図６(b)に示すミキサ１は、容量１１，１２、ｐＭＯＳトランジスタ１３，１５、ｎＭＯＳトランジスタ１４'，１６'、および、ＤＣレベルシフタ１８，１９を有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
ここで、リミッタ３としては、例えば、上述した図５のリミッタを適用することができ、ミキサ１としては、例えば、上述した図６(b)のミキサを適用することができる。ここで、ミキサ１におけるＭＯＳトランジスタ(１３，１４'，１５，１６')は、ほぼ理想スイッチに近い動作をする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
リミッタ３は、高周波入力信号ＲＦinを受け取り、その入力信号ＲＦinをリミット電圧に振り切らせて(ほぼ矩形波形とし)、位相成分(周波数成分)を示す位相信号＜Ｓp＞として出力する。ここで、位相信号Ｓpを規定するリミット電圧は、例えば、ＤＣレベルシフタ１８，１９を介してトランジスタ１３，１４'，１５，１６'のスイッチングを制御するためのもので、厳密に所定のレベルに制御されなくてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
ミキサ１において、ＭＯＳトランジスタ１３，１４'，１５，１６'は、リミッタ３からの位相信号＜Ｓp＞が高電位『Ｈ』か低電位『Ｌ』かに従ってスイッチング制御される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
このように、振幅信号Ｓeが小さくなると、Ｓ／Ｎ(signal to noise)比が劣化して相対的にノイズが大きくなってしまう。そこで、図１１に示す第３実施例では、入力信号ＲＦinを入力するミキサ１の第１入力の前段にバッファ６を設け、バッファ６の遅延時間を、リミッタ３の遅延時間とほぼ同等とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
これにより、ミキサ１の第１入力端子に入力される信号ＲＦinと、第２入力端子に入力される位相信号Ｓpのタイミング誤差を低減し、生成される振幅信号Ｓeが小さくなるのを防止することができる。これにより、Ｓ／Ｎ比が劣化してノイズが増大するのを防止することが可能になる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
図１３は、各実施例に適用されるバッファの一例を示す回路図である。図１３に示されるように、バッファ６は、差動の高周波入力信号ＲＦinP，ＲＦinMに対して、それぞれ同様の回路構成が適用されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
（付記１１）
さらに、
前記バッファは、前記リミッタにおける遅延時間に相当する遅延時間を有する、
ことを特徴とする付記１０に記載の信号生成回路。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2014187513.tif 000001
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2014187513.tif 000002
【手続補正書】
【提出日】平成27年2月17日(2015.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されてなる直方体状の積層体であって、積層方向の両端に位置する上面及び底面、互いに対向する第１の端面及び第２の端面、並びに、互いに対向している第１の側面及び第２の側面を有している積層体と、
前記誘電体層と共に積層され、かつ、該誘電体層を介して互いに対向している第１のコンデンサ導体及び第２のコンデンサ導体と、
前記第１の端面及び前記第１の側面のそれぞれに設けられ、かつ、前記第１のコンデンサ導体と接続されている第１の外部電極及び第２の外部電極と、
前記第２の端面及び前記第２の側面のそれぞれに設けられ、かつ、前記第２のコンデンサ導体と接続されている第３の外部電極及び第４の外部電極と、
を備えており、
前記第１の端面と前記第２の端面との間の距離は、前記第１の側面と前記第２の側面との距離よりも長く、
前記第１の端面及び前記第１の側面において、前記第１の外部電極と前記第２の外部電極との間には、該第１の外部電極及び該第２の外部電極と異なる電位に保たれる外部電極が設けられておらず、
前記第２の端面及び前記第２の側面において、前記第３の外部電極と前記第４の外部電極との間には、該第３の外部電極及び該第４の外部電極と異なる電位に保たれる外部電極が設けられておらず、
回路基板の実装の際に、鳴きの抑制のために、前記第１の外部電極又は前記第２の外部電極のいずれか一方を該回路基板のランド電極に接続し、かつ、前記第３の外部電極又は前記第４の外部電極のいずれか一方を該回路基板のランド電極に接続すること、
を特徴とする電子部品。
【請求項２】
請求項１に記載の電子部品と、
基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、
を備えており、
前記第１の外部電極と前記第１のランド電極とが接続され、
前記第３の外部電極と前記第３のランド電極とが接続され、
前記第２の外部電極と前記第２のランド電極とが接続されず、
前記第４の外部電極と前記第４のランド電極とが接続されないこと、
を特徴とする実装構造体。
【請求項３】
請求項１に記載の電子部品と、
基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、
を備えており、
前記第２の外部電極と前記第２のランド電極とが接続され、
前記第４の外部電極と前記第４のランド電極とが接続され、
前記第１の外部電極と前記第１のランド電極とが接続されず、
前記第３の外部電極と前記第３のランド電極とが接続されないこと、
を特徴とする実装構造体。
【請求項４】
前記基板本体は、該基板本体の主面の法線方向から平面視したときに、長方形状をなしており、
前記第１のランド電極と前記第３のランド電極とは、前記基板本体の主面の法線方向から平面視したときに、該基板本体の長辺が延在する方向に並んでおり、
前記第２のランド電極と前記第４のランド電極とは、前記基板本体の主面の法線方向から平面視したときに、該基板本体の短辺が延在する方向に並んでいること、
を特徴とする請求項２又は請求項３のいずれかに記載の実装構造体。
【請求項５】
前記第１のランド電極ないし前記第４のランド電極は、前記基板本体の主面の法線方向から平面視したときに、該基板本体の主面の中央に設けられていること、
を特徴とする請求項４に記載の実装構造体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体であって、積層方向の両端に位置する上面及び底面、互いに対向する第１の端面及び第２の端面、並びに、互いに対向している第１の側面及び第２の側面を有している積層体と、前記誘電体層と共に積層され、かつ、該誘電体層を介して互いに対向している第１のコンデンサ導体及び第２のコンデンサ導体と、前記第１の端面及び前記第１の側面のそれぞれに設けられ、かつ、前記第１のコンデンサ導体と接続されている第１の外部電極及び第２の外部電極と、前記第２の端面及び前記第２の側面のそれぞれに設けられ、かつ、前記第２のコンデンサ導体と接続されている第３の外部電極及び第４の外部電極と、を備えており、前記第１の端面と前記第２の端面との間の距離は、前記第１の側面と前記第２の側面との距離よりも長く、前記第１の端面及び前記第１の側面において、前記第１の外部電極と前記第２の外部電極との間には、該第１の外部電極及び該第２の外部電極と異なる電位に保たれる外部電極が設けられておらず、前記第２の端面及び前記第２の側面において、前記第３の外部電極と前記第４の外部電極との間には、該第３の外部電極及び該第４の外部電極と異なる電位に保たれる外部電極が設けられておらず、回路基板の実装の際に、鳴きの抑制のために、前記第１の外部電極又は前記第２の外部電極のいずれか一方を該回路基板のランド電極に接続し、かつ、前記第３の外部電極又は前記第４の外部電極のいずれか一方を該回路基板のランド電極に接続すること、を特徴とする。
【手続補正書】
【提出日】平成27年2月5日(2015.2.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
次に、図３（ｂ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
次に、図３（ｃ）に表したように、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１１０が完成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０の付近及び絶縁体６０の付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方及び絶縁体６０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
このように、オン状態では、アノード側からカソード側に正孔（ｈ）が流れ、カソード側からアノード側に電子（ｅ）が流れる。ここで、アノード側では、ｐ＋形アノード層３０は正孔（ｈ）の注入に寄与するのに対して、ｐ−形アノード層４０は電子（ｅ）の排出のみに寄与する。そのため、ｐ−形アノード層４０を設けない半導体装置に比べて正孔（ｈ）の注入量が抑制される。また、半導体装置１２０では、ｐ＋形アノード層３０の不純物濃度（第３不純物濃度）を低くできるため、正孔（ｈ）の注入量がさらに抑制される。
これにより、半導体装置１２０では、スイッチング速度が高速化する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
次に、図５（ｂ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが低くなるようにアノード・カソード間に電圧（逆バイアス）を印加すると、半導体装置１２０はオフ状態になる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
次に、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
次に、図６（ｃ）に表したように、絶縁体６０の上、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１２０が完成する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
次に、図８（ｃ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
次に、図１０（ｃ）に表したように、構造体１０１の第１面１０１ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
一方、ｎ＋形カソード層１０とカソード電極８１との間には第２バリアメタル５２が介在しないため、カソード電極８１とｎ＋形カソード層１０との間で確実なオーミック接触が得られる。すなわち、半導体装置１５０では、ｎ＋形カソード層１０の不純物濃度（第１不純物濃度）を低くしても、ｎ＋形カソード層１０とカソード電極８１との間で十分なオーミック接触が得られる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
半導体装置１５０では、ｎ形バッファ層１１は、カソード電極８１とショットキー接合している。したがって、ｎ形バッファ層１１とカソード電極８１間は、電子によってはエネルギー障壁となるが、正孔にとってはエネルギー障壁とはならない。これにより、正孔はｐ＋形アノード層３０からｎ−形ベース層２０及びｎ形バッファ層１１を経由してカソード電極８１に流れ込む。これにより、カソード・アノード間には、正孔電流が形成される。
【手続補正書】
【提出日】平成27年8月31日(2015.8.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
本発明による研磨方法における研磨条件として、研磨荷重が挙げられる。一般に荷重が高くなればなるほど砥粒による摩擦力が大きくなり、機械的な加工力が向上するため研磨速度が上昇する。本発明による研磨方法における荷重の下限値は特に限定されないが、基板の単位面積当たりにおいて５０ｇ／ｃｍ２以上であることが好ましく、１００ｇ／ｃｍ２以上であることがより好ましく、３００ｇ／ｃｍ２以上であることがさらに好ましい。一方、荷重の上限値は特に制限されないが、１，０００ｇ／ｃｍ２以下であることが好ましく、８００ｇ／ｃｍ２以下であることがより好ましく、６００ｇ／ｃｍ２以下であることがさらに好ましい。研磨荷重が低いと十分な研磨速度が発揮されない場合がある。また、研磨荷重が高いと、荷重により基板が破損することや、表面に傷などの欠陥が発生する場合がある。
【手続補正書】
【提出日】平成27年5月29日(2015.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
支持基板と、
当該支持基板上に設けられた第１電極層と、
前記第１電極層と対向するように設けられた第２電極層と、
前記第１電極層と前記第２電極層との間に配置された第１薄膜誘電体層と、
を備え、
前記第１薄膜誘電体層の主成分が、組成式Ba1-xSrxTiO3（ただし、0.6≦x≦0.8）で表され、
かつ前記第１薄膜誘電体層の膜厚が30nm〜150nmである、
可変容量コンデンサ素子。
【請求項２】
前記第１薄膜誘電体層がMn又はNbのうちの1種以上を添加物として含む請求項１に記載の可変容量コンデンサ素子。
【請求項３】
前記第１電極層と対向するように設けられた第３電極層と、
前記第１電極層と前記第３電極層との間に配置された第２薄膜誘電体層と、
をさらに備え、
前記第２薄膜誘電体層の主成分が、組成式Ba1-xSrxTiO3（ただし、0.6≦x≦0.8）で表され、かつ前記第２薄膜誘電体層の膜厚が30nm〜150nmである請求項１に記載の可変容量コンデンサ素子。
【請求項４】
アンテナコイルを含むアンテナ回路と、
当該アンテナ回路に電気的に接続された請求項１ないし請求項３のいずれか１項に記載の可変容量コンデンサ素子と、
を備える共振回路。
【請求項５】
前記共振回路は、その共振周波数が13.56MHzとなるように設計されていることを特徴とする請求項４に記載の共振回路。
【請求項６】
前記第1薄膜誘電体層および／または前記第２薄膜誘電体層は、３Ｖのバイアス電圧で動作可能に構成されることを特徴とする請求項４又は請求項５に記載の共振回路。
【請求項７】
アンテナコイルを含むアンテナ回路と、
当該アンテナ回路に電気的に接続された可変容量コンデンサ素子と、
を備え、
前記可変容量コンデンサ素子は、
支持基板と、
当該支持基板上に設けられた第１電極層と、
前記第１電極層と対向するように設けられた第２電極層と、
前記第１電極層と前記第２電極層との間に配置された第１薄膜誘電体層と、
を備え、
前記第１薄膜誘電体層の主成分が、組成式Ba1-xSrxTiO3（ただし、0.5≦x≦0.8）で表され、かつ前記第１薄膜誘電体層の膜厚が30nm〜150nmであり、
前記第1薄膜誘電体層および／または前記第２薄膜誘電体層は３Ｖのバイアス電圧で動作可能に構成される、共振回路。
【請求項８】
前記可変容量コンデンサ素子は、
前記第１電極層と対向するように設けられた第３電極層と、
前記第１電極層と前記第３電極層との間に配置された第２薄膜誘電体層と、
をさらに備え、
前記第２薄膜誘電体層の主成分が、組成式Ba1-xSrxTiO3（ただし、0.5≦x≦0.8）で表され、かつ前記第２薄膜誘電体層の膜厚が30nm〜150nmである、請求項７に記載の共振回路。
【請求項９】
その共振周波数が13.56MHzとなるように設計されていることを特徴とする請求項７又は請求項８に記載の共振回路。
【請求項１０】
前記第１薄膜誘電体層がMn又はNbのうちの1種以上を添加物として含む請求項７ないし請求項９のいずれか１項に記載の共振回路。
【手続補正書】
【提出日】平成27年1月29日(2015.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極および第１絶縁膜を露出させた貼合せ面を有する第１基板と、
前記第１基板の貼合せ面を覆う絶縁性薄膜と、
第２電極および第２絶縁膜を露出させた貼合せ面を有し、前記貼合せ面と前記第１基板の貼合せ面との間で前記絶縁性薄膜を挟持して貼り合わせられると共に、前記第１電極と当該第２電極が前記絶縁性薄膜の一部を変形・破壊して直接電気的に接続された状態の、前記第１基板に貼り合わせられた第２基板と
を備える半導体装置。
【請求項２】
前記絶縁性薄膜は酸化膜である
請求項１に記載の半導体装置。
【請求項３】
前記絶縁性薄膜は窒化膜である
請求項１に記載の半導体装置。
【請求項４】
前記絶縁性薄膜は、積層構造である
請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁性薄膜は、前記各貼合せ面の全面を覆う状態で設けられた後、貼り合わせ面の電極間のみが変形・破壊されている
請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１基板の貼合せ面、および前記第２基板の貼合せ面は、平坦化面である
請求項１から５のいずれかに記載の半導体装置。
【請求項７】
半導体装置の製造方法において、
電極および絶縁膜が露出された貼合せ面を有する２枚の基板のうち少なくとも一方の貼合せ面を覆う状態で、絶縁性薄膜を成膜し、
前記絶縁性薄膜を介して前記２枚の基板の貼合せ面同士を対向配置し、
前記２枚の基板の電極同士が前記絶縁性薄膜を介して電気的に接続される状態に位置合わせをして、前記２枚の基板を貼り合わせることを行なう
製造方法。
【請求項８】
貼り合わされた前記２枚の基板を熱処理して、第１電極および第２電極で狭持された絶縁性薄膜を、電極を構成する金属の変形・移動によって破壊し、前記第１電極と前記第２電極同士を直接接触させる
請求項７に記載の製造方法。
【請求項９】
前記熱処理の温度は、前記第１電極または前記第２電極の少なくとも一方の成膜温度よりも十分低い
請求項８に記載の製造方法。
【請求項１０】
前記２枚の基板の両方に、前記絶縁性薄膜を成膜する
請求項７に記載の製造方法。
【請求項１１】
前記２枚の基板の両方に、同じ材料からなる前記絶縁性薄膜を成膜する
請求項７から１０のいずれかに記載の製造方法。
【請求項１２】
原子層堆積法により前記絶縁性薄膜を成膜する
請求項７から１１のいずれかに記載の製造方法。
【請求項１３】
前記２枚の基板の貼合せ面は、平坦化処理によって形成されている
請求項７から１２のいずれかに記載の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
以上の工程により、第２電極６７と第２絶縁膜６９とが露出された平坦な貼合せ面７１を有する第２基板７が、回路基板として作製される。
ここまでの工程は、通常の工程手順で行えばよく、また特に工程手順が限定されることはなく、適宜の手順で行うことができる。ただし、貼り合わせ面となる第２電極６７の形成において、銅（Ｃｕ）の成膜温度は例えば100℃程度に低くし、貼り合わせ後の熱処理温度（例えば400℃）との温度差を可能な限り大きくする。本開示では、次の絶縁性薄膜の成膜、および基板の貼り合わせが特徴的な工程となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】削除
【補正の内容】
【手続補正書】
【提出日】平成27年9月25日(2015.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
多層プリント配線板の貫通孔に存在するスタブを除去するバックドリル加工方法において、除去すべきスタブに電気的接続される内層と当該内層に電気的接続され外部との電気的接続が可能な外部接続端子とを多層プリント配線板に設けておき、電圧が供給される先端部が導体で当該先端部に続く後続部分の表面が絶縁体で覆われているドリルにより前記スタブのバックドリル加工を行っていき、前記外部接続端子から電圧が検出されなくなった位置を基準に所定の深さまで加工することを特徴とする多層プリント配線板のバックドリル加工方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
多層プリント配線板のバックドリル加工を行うための基板穴明け装置において、除去すべきスタブに電気的接続される内層と当該内層と電気的接続され外部との電気的接続が可能な外部接続端子とを有する多層プリント配線板が載置されるテーブルと、前記多層プリント配線板の前記外部接続端子に接続するための接触子と、当該接触子に電気的接続される電圧検出回路と、電圧が供給される先端部が導体で当該先端部に続く後続部分の表面が絶縁体で覆われているドリルの送りを制御するドリル送り制御部とを備え、当該ドリル送り制御部は前記電圧検出回路で電圧が検出されなくなった位置を基準に送り量を制御することを特徴とする基板穴明け装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題を解決するため、請求項１に記載の多層プリント配線板のバックドリル加工方法においては、多層プリント配線板の貫通孔に存在するスタブを除去するバックドリル加工方法において、除去すべきスタブに電気的接続される内層と当該内層に電気的接続され外部との電気的接続が可能な外部接続端子とを多層プリント配線板に設けておき、電圧が供給される先端部が導体で当該先端部に続く後方部分の表面が絶縁体で覆われているドリルにより前記スタブのバックドリル加工を行っていき、前記外部接続端子から電圧が検出されなくなった位置を基準に所定の深さまで加工することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また請求項３に記載の多層プリント配線板のバックドリル加工を行うための基板穴明け装置においては、除去すべきスタブに電気的接続される内層と当該内層と電気的接続され外部との電気的接続が可能な外部接続端子とを有する多層プリント配線板が載置されるテーブルと、前記多層プリント配線板の前記外部接続端子に接続するための接触子と、当該接触子に電気的接続される電圧検出回路と、電圧が供給される先端部が導体で当該先端部に続く後方部分の表面が絶縁体で覆われているドリルの送りを制御するドリル送り制御部とを備え、当該ドリル送り制御部は前記電圧検出回路で電圧が検出されなくなった位置を基準に送り量を制御することを特徴とする。
【手続補正書】
【提出日】平成27年6月15日(2015.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セラミックスからなり外表面に試料保持面を有するとともに内部に熱媒体の流路を有する試料保持具であって、前記熱媒体の進行方向に直交する断面で見たときに、前記流路は、内表面に互いに対向する凸部および凹部を有することを特徴とする試料保持具。
【請求項２】
前記凸部および前記凹部が前記熱媒体の前記進行方向に沿って長いことを特徴とする請求項１に記載の試料保持具。
【請求項３】
前記熱媒体の進行方向に平行な断面で見たときに、前記凸部の先端が曲線状であることを特徴とする請求項１または請求項２に記載の試料保持具。
【請求項４】
前記試料保持面側から透視したときに、前記流路が弧状に形成されている部位を有しており、この弧状に形成されている部位において、外側の前記内表面に前記凸部を有するとともに内側の前記内表面に前記凹部を有することを特徴とする請求項１乃至請求項３のいずれかに記載の試料保持具。
【請求項５】
前記熱媒体の進行方向に平行な断面で見たときに、前記流路の前記内表面に対する前記凸部の角度が４５°以上９０°未満であることを特徴とする請求項１乃至請求項４のいずれかに記載の試料保持具。
【請求項６】
前記熱媒体の進行方向に平行な断面で見たときに、前記流路の前記内表面に対する前記凸部の角度が９０°以上１３５°未満であることを特徴とする請求項１乃至請求項４のいずれかに記載の試料保持具。
【請求項７】
内部に発熱抵抗体をさらに有するとともに、前記流路は、前記発熱抵抗体の近傍において前記凸部および前記凹部を有することを特徴とする請求項１乃至請求項６のいずれかに記載の試料保持具。
【請求項８】
前記発熱抵抗体が、前記試料保持面と前記流路との間に位置していることを特徴とする請求項７に記載の試料保持具。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2014187214.tif 000001
【手続補正書】
【提出日】平成27年2月12日(2015.2.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
アレイ内部のビット線接続トランジスタと比較して、アレイ端のビット線接続トランジスタは、パンチスルーストッパ層２３に近接しているため、素子分離領域２２下端のボロン濃度が濃い不純物分布となっている。消去電圧が印加されることにより、ビット線接続トランジスタのドレイン層の空乏層が拡大する。この時、パンチスルーストッパ層２３があると、素子分離領域２２下端の角での不純物濃度勾配が大きくなるため、ドレイン層の空乏層の伸びが抑制され、高電界がかかりやすい。特に、図６のようなビット線接続トランジスタの配置では、端のビット線接続トランジスタほど、パンチスルーストッパ層２３からビット線接続トランジスタまでの距離が近く、ドレイン層の空乏層が伸びにくいため、空乏層で律速される耐圧が劣化する。
なお、図８の実験では、ビット線接続トランジスタ間の素子分離の間隔に対して、ビット線接続トランジスタとパンチスルーストッパ層２３との距離を１．５倍以上十分確保して、単体のトランジスタの評価で耐圧劣化が無いほどの距離を維持しているが、ビット線接続トランジスタをアレイ状に配置すると、耐圧に影響が見られた。
ビット線接続トランジスタの耐圧を向上させるためには、ドレイン層表層および素子分離領域２２下端の電界を緩和することが重要である。これらの電界を緩和するには、図７（ａ）の距離Ｌ２〜Ｌ４を増大させればよい。ここで、中心部分のビット線接続トランジスタよりも、周辺部分のビット線接続トランジスタの耐圧が３Ｖ以上劣化する要因があることを考慮し、周辺部分のみ図７（ｂ）または図７（ｃ）のようなビット線接続トランジスタを配置することにより、チップ面積の増大を抑えつつ、ビット線接続回路９の信頼性を向上させることができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
図１０（ｂ）において、図９の外側レイアウト領域Ｒ１にチャネル長方向に沿って配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４より長い。そして、外側レイアウト領域Ｒ１にチャネル長方向に沿って配置されたビット線接続トランジスタのチャネル幅Ｌ１´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタのチャネル幅Ｌ１より長い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
図１０（ｃ）において、図９の外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル長方向の距離Ｌ３より長い。また、外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離Ｌ４より長い。さらに、外側レイアウト領域Ｒ１の４隅に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２´は、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタの高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離Ｌ２より長い。
なお、図１０（ｃ）において、高濃度不純物拡散層２６とゲート電極２７との間のチャネル長方向の距離を、図４の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタと同様内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタにおける距離Ｌ２と等しくしてもよい。また、図１０（ｂ）および図１０（ｃ）において、各ビット線接続トランジスタの高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離を、高濃度不純物拡散層２６の両側で内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタに比べて長くなるようにしたが、パンチスルーストッパ層２３に近接する側についてのみ高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離を長くして、内側レイアウト領域Ｒ２に近接する側の高濃度不純物拡散層２６と素子分離領域２２との間のチャネル幅方向の距離については、内側レイアウト領域Ｒ２に配置されたビット線接続トランジスタが有する距離Ｌ４と等しくなるようにしてもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
ただし、ビット線接続回路９のレイアウト領域における高濃度不純物拡散層２４と低濃度不純物拡散層２５の配置を入れ換えることで、ウェル３１、５１と近接する側の外側レイアウト領域Ｒ１に配置されたビット線接続トランジスタでは、センスアンプ回路８に接続される高濃度不純物拡散層２４に対してビット線ＢＬ１〜ＢＬｍに接続される高濃度不純物拡散層２６が内側に配置されている。
【手続補正書】
【提出日】平成27年2月25日(2015.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記ポリオレフィン系フィルムに対する電子線の積算照射量が１１５ｋＧｙ以上３５０ｋＧｙ以下である、請求項１または２に記載のダイシングシート用基材フィルム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
上記発明（発明１、２）において、前記ポリオレフィン系フィルムに対する電子線の積算照射量が１１５ｋＧｙ以上３５０ｋＧｙ以下であることが好ましい（発明３）。
【手続補正書】
【提出日】平成27年8月18日(2015.8.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ガラス部材と、前記ガラス部材の側方を支持する枠体と、前記ガラス部材と前記枠体とを接着する接着部材と、を有するガラス複合体であって、
前記ガラス部材の表面と裏面との間を繋ぐ側面と、前記側面と対向する前記枠体の内壁面との間に隙間が形成されており、
前記側面は、前記ガラス部材の表面側から裏面方向に向けて傾斜する第１の傾斜面と、前記第１の傾斜面と前記ガラス部材の表面との間に形成された垂直面とを有して構成され、
前記内壁面は、第２の傾斜面を有して構成されており、
前記ガラス複合体の水平面に対する前記第１の傾斜面の傾斜角をθ１、前記第２の傾斜面の傾斜角をθ２としたとき、前記傾斜角θ２は前記傾斜角θ１よりも小さくなっており、
前記第１の傾斜面及び前記垂直面と前記第２の傾斜面との間に前記隙間が形成されており、前記接着部材が前記隙間内に充填されていることを特徴とするガラス複合体。
【請求項２】
前記ガラス部材の厚さ寸法をＨ１、前記垂直面の厚さ方向における長さ寸法をＨ２としたとき、（Ｈ２／Ｈ１）×１００（％）は、０より大きく４０％以下である請求項１に記載のガラス複合体。
【請求項３】
前記第２の傾斜面と前記裏面との間には、前記第２の傾斜面の裏面側に位置する基端から前記枠体の外壁面方向に向けて凹部が形成されている請求項１に記載のガラス複合体。
【請求項４】
前記凹部は、前記第２の傾斜面の基端の全周囲から形成されている請求項３に記載のガラス複合体。
【請求項５】
前記凹部は、前記第２の傾斜面の基端の一部から形成されている請求項３に記載のガラス複合体。
【請求項６】
前記凹部を複数に分離して形成し、前記枠体の中点に対して各凹部が点対称に配置されている請求項５に記載のガラス複合体。
【請求項７】
前記枠体の内壁面におけるコーナー部Ｃには前記凹部が形成されている請求項５に記載のガラス複合体。
【請求項８】
前記凹部を設けた箇所と前記凹部を設けていない箇所との境界部は、前記境界部に通ずる前記凹部の端部が傾斜又はＲ形状である請求項５に記載のガラス複合体。
【請求項９】
前記凹部の内奥面は、前記枠体の裏面と平行な面で形成される請求項３から請求項８のいずれか１項に記載のガラス複合体。
【請求項１０】
前記凹部の内奥面は、前記水平面に対して斜めに傾いており、前記内奥面の前記水平面に対する傾斜角θ３は、前記傾斜角θ２より小さい請求項３から請求項８のいずれか１項に記載のガラス複合体。
【請求項１１】
前記第２の傾斜面と前記凹部の内奥面との境界である前記第２の傾斜面の基端は、断面形状においてＲ形状である請求項３から請求項８のいずれか１項に記載のガラス複合体。
【請求項１２】
前記ガラス部材の厚さ寸法をＨ１、前記凹み部の深さ寸法をＨ３としたとき、（Ｈ３／Ｈ１）×１００（％）は、１０％以上で３５％以下である請求項３から請求項８のいずれか１項に記載のガラス複合体。
【請求項１３】
前記凹部の深さ寸法Ｈ３は、０．０５ｍｍ以上０．４ｍｍ以下である請求項１２に記載のガラス複合体。
【請求項１４】
前記表面における前記ガラス部材及び枠体は同一平面で形成される請求項１又は請求項２に記載のガラス複合体。
【請求項１５】
前記枠体が、樹脂で形成される請求項１又は請求項２に記載のガラス複合体。
【請求項１６】
前記接着剤接着部材は、紫外線硬化型の樹脂である請求項１又は請求項２に記載のガラス複合体。
【請求項１７】
請求項１又は請求項２に記載されたガラス複合体と、操作体により操作面上を操作した際に操作位置を検出可能なセンサ部材と、を有することを特徴とする入力装置。
【請求項１８】
請求項１７に記載の入力装置の裏面側に、表示装置が配置されていることを特徴とする電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また本発明では、前記凹部は、前記第２の傾斜面の基端の全周囲から形成されている構成にしてもよいし、前記凹部は、前記第２の傾斜面の基端の一部から形成されている構成にすることもできる。
さらにまた本発明では、前記凹部を複数に分離して形成し、前記枠体の中点に対して各凹部が点対称に配置されていることが好ましい。また、前記枠体の内壁面におけるコーナー部Ｃには前記凹部が形成されていることが好ましい。さらにまた、前記凹部を設けた箇所と前記凹部を設けていない箇所との境界部は、前記境界部に通ずる前記凹部の端部が傾斜又はＲ形状であることが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また本発明では、前記凹部の内奥面は、前記枠体の裏面と平行な面で形成される構成にしてもよいし、前記凹部の内奥面は、前記水平面に対して斜めに傾いており、前記内奥面の前記水平面に対する傾斜角θ３は、前記傾斜角θ２より小さい構成にすることもできる。接着部材を隙間内に充填する際には、ガラス複合体をひっくり返して、充填間口を上側に向けるので、充填の際には、凹部の内奥面は底面となる。このとき本発明では、凹部の底面（内奥面）が隙間に向けて下方に傾いているので、接着部材の粘度が高くても、スムースに隙間内に接着部材を充填できる。
さらにまた本発明では、前記第２の傾斜面と前記凹部の内奥面との境界である前記第２の傾斜面の基端は、断面形状においてＲ形状であることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また本発明では、前記ガラス部材の厚さ寸法をＨ１、前記凹み部の深さ寸法をＨ３としたとき、（Ｈ３／Ｈ１）×１００（％）は、１０％以上で３５％以下であることが好ましい。これにより相当ひずみの最大値を低く抑えることができ、耐荷重強度の低下を抑制できる。
さらにまた本発明では、前記凹部の深さ寸法Ｈ３は、０．０５ｍｍ以上０．４ｍｍ以下であることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明では、前記枠体が樹脂で形成されることが好ましい。枠体を樹脂で形成することにより、ガラスよりも耐衝撃性に優れ、軽量且つ複雑な曲部や孔部を有する形状を容易に形成することができる。
また、本発明では、前記接着剤接着部材は、紫外線硬化型の樹脂であることが好ましい。
【手続補正書】
【提出日】平成27年6月4日(2015.6.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
（２）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、を有し、前記工程（ａ）は、前記シリコン（Ｓｉ）を含む層の上に、酸窒化ジルコニウム（ＺｒＯＮ）層を形成する工程であってもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置の絶縁層を、酸窒化ジルコニウム（ＺｒＯＮ）層と、シリコン（Ｓｉ）を含む層とで構成することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
（４）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の後であり、かつ、前記工程（ｂ）の前に、（ｅ）前記酸窒化ジルコニウム（ＺｒＯＮ）層を加熱する工程、を備えてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、印加電圧の周波数が異なる場合であっても、ＭＩＳ型半導体装置の最大静電容量のばらつきを抑制できる。したがって、ＭＩＳ型半導体装置の動作の安定性を向上できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
（５）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ｅ）における加熱は、摂氏４００度以上の温度で行われてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置における最大静電容量のばらつきをより確実に抑制できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
（７）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ａ）の前に、（ｄ）基板上にシリコン（Ｓｉ）を含む層を形成する工程、を有し、前記工程（ｄ）の後であり、かつ、前記工程（ａ）の前に、（ｆ）前記シリコン（Ｓｉ）を含む層を加熱する工程、を備えてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置における閾値電圧のばらつきをより確実に抑制できる。また、ＭＩＳ型半導体装置における閾値電圧のばらつきと最大静電容量のばらつきの両方を、より確実に抑制できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
（８）上記形態のＭＩＳ型半導体装置の製造方法において、前記工程（ｆ）における加熱は、摂氏４００度以上の温度で行われてもよい。この形態のＭＩＳ型半導体装置の製造方法によれば、ＭＩＳ型半導体装置における閾値電圧のばらつきをより確実に抑制できる。また、ＭＩＳ型半導体装置における閾値電圧のばらつきと最大静電容量のばらつきの両方を、より確実に抑制できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
なお、本発明は、種々の態様で実現することが可能であり、例えば、ＭＩＳ型半導体装置や、ＭＩＳ型半導体装置の製造装置や、ＭＩＳ型半導体装置を備える電力変換装置等の形態で実現することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
以上の手順により、第１実施形態の半導体装置１００が完成する。完成した半導体装置１００を利用してＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）を製造することができる。例えば、第１電極層１４０および第２電極層１５０をゲート電極として用い、さらに、ソース電極およびドレーン電極を形成することにより、ｎ型ＭＩＳＦＥＴを製造することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
Ｃ．実施例：
Ｃ１．第１実施例：
上述した第１実施形態に基づく第１実施例として、２種類の半導体装置（試料１および試料２）を製造した。また、比較例として、２種類の半導体装置（試料３および試料４）を製造した。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
Ｃ２．第２実施例：
上述した第１実施形態に基づく第２実施例として、１種類の半導体装置（試料５）を製造した。この第２実施例では、第３アニール（ステップＳ１４０）における温度を摂氏７００度とした点において、第１実施例と異なり、他の手順は第１実施例と同じである。そして、製造された試料５について、ＣＶ測定を行った。なお、第３アニールにおける処理時間（加熱時間）は、５分間であった。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
Ｃ３．第３実施例：
上述した第２実施形態に基づく第３実施例として、２種類の半導体装置（試料６および試料７）を製造した。また、比較例として、２種類の半導体装置（試料８および試料９）を製造した。