(57)【要約】  単結晶層を有する半導体結晶層形成基板を用いた複合基板の製造方法であって、（ａ）半導体結晶層形成基板の単結晶層の上に犠牲層および半導体結晶層を順次に形成するステップと、（ｂ）半導体結晶層形成基板側の表面である第１表面と、転写先基板側の表面であって第１表面に接することとなる第２表面とを向かい合わせ半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、（ｃ）犠牲層をエッチングし、転写先基板に半導体結晶層を残した状態で半導体結晶層形成基板と転写先基板とを分離するステップとを有し、（ｃ）ステップで分離した半導体結晶層形成基板を用いて、（ａ）から（ｃ）の各ステップを繰り返す複合基板の製造方法を提供する。
2014020906.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板の表面または裏面のうち一方の面に直接または中間層を介して支持された単結晶層とを有する半導体結晶層形成基板を用いた、複合基板の製造方法であって、
（ａ）前記半導体結晶層形成基板の前記単結晶層の上に、犠牲層および半導体結晶層を、前記単結晶層、前記犠牲層、前記半導体結晶層の順に形成するステップと、
（ｂ）前記半導体結晶層形成基板に形成された層の表面である第１表面と、転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、を向かい合わせ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
（ｃ）前記犠牲層をエッチングし、前記転写先基板に前記半導体結晶層を残した状態で前記半導体結晶層形成基板と前記転写先基板とを分離するステップと、を有し、
前記（ｃ）ステップで分離した前記半導体結晶層形成基板を用いて、前記（ａ）から前記（ｃ）の各ステップを繰り返す
前記転写先基板の上に前記半導体結晶層を有する複合基板の製造方法。
【請求項２】
前記（ａ）ステップの前に、前記半導体結晶層形成基板の前記単結晶層の表面を平滑化するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項３】
前記（ａ）ステップの後、前記（ｂ）ステップの前に、前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項４】
前記（ａ）ステップの後、前記（ｂ）ステップの前に、前記第１表面および前記第２表面から選択された１以上の表面を活性化するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項５】
前記（ａ）ステップの後、前記（ｂ）ステップの前に、前記半導体結晶層の上に絶縁層を形成するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項６】
前記（ｂ）ステップの前に、前記転写先基板または前記転写先基板に形成された層の表面であって前記半導体結晶層形成基板側に位置する表面に絶縁層を形成するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項７】
前記転写先基板が、直径２００ｍｍの円、または、それより面積の大きい任意の平面形状を有する
請求項１に記載の複合基板の製造方法。
【請求項８】
前記（ｂ）ステップの前に、前記転写先基板または前記転写先基板に形成された層の表面であって前記半導体結晶層形成基板側に位置する表面に接着層を形成するステップと、
前記（ｃ）ステップの後、前記転写先基板上の前記半導体結晶層の表面または前記半導体結晶層の上に形成された層の表面である第３表面と、第２転写先基板または前記第２転写先基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、を向かい合わせ、前記転写先基板と前記第２転写先基板とを貼り合わせるステップと、
前記転写先基板の前記接着層を除去し、前記第２転写先基板に前記半導体結晶層を残した状態で前記転写先基板と前記第２転写先基板とを分離するステップと、
をさらに有する請求項１に記載の複合基板の製造方法。
【請求項９】
請求項１に記載の複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、
前記支持基板の前記単結晶層と接することとなる第５表面、および、前記単結晶層の前記支持基板と接することとなる第６表面から選択された１以上の表面を平滑化するステップと、
前記第５表面および前記第６表面から選択された１以上の表面を活性化するステップと、
前記第５表面と前記第６表面とを向い合せ、前記支持基板と前記単結晶層とを貼り合せることで前記支持基板上に前記単結晶層を形成するステップと、
を有する、半導体結晶層形成基板の製造方法。
【請求項１０】
請求項１に記載の複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、
前記支持基板の前記単結晶層側に位置する表面、および、前記単結晶層の前記支持基板側に位置する表面から選択された１以上の表面に、耐熱性の中間層を形成するステップと、
前記支持基板、または、前記支持基板に形成された前記中間層の表面である第７表面と、前記単結晶層または前記単結晶層に形成された前記中間層の表面であって前記第７表面と接することとなる第８表面と、を向い合せ、前記支持基板と前記単結晶層とを貼り合せることで前記支持基板上に前記単結晶層を形成するステップと、
を有する、半導体結晶層形成基板の製造方法。
【請求項１１】
前記中間層を形成するステップの後、前記貼り合せるステップの前に、前記第７表面および前記第８表面から選択された１以上の表面を活性化するステップをさらに有する
請求項１０に記載の半導体結晶層形成基板の製造方法。
【請求項１２】
前記中間層を形成するステップの後、前記活性化するステップの前に、前記第７表面および前記第８表面から選択された１以上の表面を平滑化するステップをさらに有する
請求項１１に記載の半導体結晶層形成基板の製造方法。
【請求項１３】
前記貼り合せるステップにおいて、前記支持基板および前記単結晶層を１００〜２００℃に加熱する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項１４】
前記支持基板が、直径２００ｍｍの円、または、それより面積の大きい任意の平面形状を有する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項１５】
前記支持基板に貼り合わされた前記単結晶層の平面形状が角部を有し、
前記支持基板と前記単結晶層とを貼り合せるステップの後、前記単結晶層の前記角部を丸める加工を施すステップをさらに有する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項１６】
請求項１に記載の複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、
前記支持基板の上に、エピタキシャル結晶成長法を用いて単結晶成長層を形成するステップと、
前記単結晶成長層をパターニングすることで前記支持基板上に前記単結晶層を形成するステップと、
を有する、半導体結晶層形成基板の製造方法。
【請求項１７】
前記支持基板上に前記単結晶層を形成するより前に、前記支持基板上に凹部を形成するステップをさらに有し、
前記単結晶層を形成するステップにおいて、前記単結晶層を前記凹部に形成する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項１８】
前記凹部に形成された前記単結晶層の表面と前記支持基板の表面とが実質的に同一の平面になるよう、前記単結晶層または前記支持基板を研磨するステップをさらに有する
請求項１７に記載の半導体結晶層形成基板の製造方法。
【請求項１９】
前記支持基板上に前記単結晶層を形成するより前に、前記支持基板の前記単結晶層を形成する領域または形成しない領域のいずれか一方の領域に表面処理を施すステップをさらに有し、
前記単結晶層を形成するステップにおいて、前記単結晶層を、前記表面処理を施した領域または施さなかった領域のいずれか一方の領域に自己整合させて形成する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項２０】
単一の前記支持基板の面内に複数の前記単結晶層が形成され、隣接する二つの前記単結晶層と前記支持基板とで溝が構成され、前記溝を埋める充填層を形成するステップをさらに有する
請求項９に記載の半導体結晶層形成基板の製造方法。
【請求項２１】
前記単結晶層の表面と前記充填層の表面とが実質的に同一の平面になるよう、前記単結晶層または前記充填層を研磨するステップをさらに有する
請求項２０に記載の半導体結晶層形成基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合基板の製造方法および半導体結晶層形成基板の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（本明細書においては単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現することができる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。【０００３】
単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、半導体結晶層形成基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
[非特許文献１]S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
[非特許文献２]Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層とを単一基板上に形成する技術が必要になる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上に、ｎＭＩＳＦＥＴあるいはｐＭＩＳＦＥＴ用の半導体結晶層を形成することが好ましい。非特許文献２の技術を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層を単一基板上に形成することができ、これら半導体結晶層を、製造に有利なシリコン基板上に形成することができる。【０００５】
転写対象の半導体結晶層を形成するための半導体結晶層形成基板には、化合物半導体の単結晶基板（ウェハ）等、高価な材料が用いられる。非特許文献２に記載の犠牲層を用いることで、半導体結晶層形成基板の再利用が可能となり、製造コストの低減に一定の効果が期待できる。しかし、より一層のコスト削減が望まれている。また、半導体結晶層形成基板として大口径の化合物半導体単結晶ウェハを得ることは困難なので、基板サイズの大口径化による製造コストの低減を図ることができない。さらに、半導体結晶層を転写先基板に転写した後の平面形状（パターン）を考慮して半導体結晶層を半導体結晶層形成基板に形成することができれば、プロセスを簡略化することが可能になり、製造コストを削減できる可能性が高くなる。【０００６】
本発明の目的は、複数回使用することができる大口径の半導体結晶層形成基板を提供することにある。また、当該大口径の半導体結晶層形成基板を用いて半導体結晶層を形成する複合基板の製造方法を提供することにある。また、転写先基板に用いる半導体結晶層のパターンを予め半導体結晶層の形成段階で作り込むことが可能な半導体結晶層形成基板を提供することにある。さらに、複数回の使用においても安定して使用することができる半導体結晶層形成基板を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、支持基板と、支持基板の表面または裏面のうち一方の面に直接または中間層を介して支持された単結晶層とを有する半導体結晶層形成基板を用いた、複合基板の製造方法であって、（ａ）半導体結晶層形成基板の単結晶層の上に、犠牲層および半導体結晶層を、単結晶層、犠牲層、半導体結晶層の順に形成するステップと、（ｂ）半導体結晶層形成基板に形成された層の表面である第１表面と、転写先基板または転写先基板に形成された層の表面であって第１表面に接することとなる第２表面と、を向かい合わせ、半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、（ｃ）犠牲層をエッチングし、転写先基板に半導体結晶層を残した状態で半導体結晶層形成基板と転写先基板とを分離するステップと、を有し、（ｃ）ステップで分離した半導体結晶層形成基板を用いて、（ａ）から（ｃ）の各ステップを繰り返す転写先基板の上に半導体結晶層を有する複合基板の製造方法を提供する。【０００８】
（ａ）ステップの前に、半導体結晶層形成基板の単結晶層の表面を平滑化するステップをさらに有してもよい。（ａ）ステップの後、（ｂ）ステップの前に、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップをさらに有してもよい。（ａ）ステップの後、（ｂ）ステップの前に、第１表面および第２表面から選択された１以上の表面を活性化するステップをさらに有してもよい。（ａ）ステップの後、（ｂ）ステップの前に、半導体結晶層の上に絶縁層を形成するステップをさらに有してもよい。（ｂ）ステップの前に、転写先基板または転写先基板に形成された層の表面であって半導体結晶層形成基板側に位置する表面に絶縁層を形成するステップをさらに有してもよい。転写先基板が、直径２００ｍｍの円またはそれより面積の大きい任意の平面形状を有してもよい。（ｂ）ステップの前に、転写先基板または転写先基板に形成された層の表面であって半導体結晶層形成基板側に位置する表面に接着層を形成するステップと、（ｃ）ステップの後、転写先基板上の半導体結晶層の表面または半導体結晶層の上に形成された層の表面である第３表面と、第２転写先基板または第２転写先基板に形成された層の表面であって第３表面に接することとなる第４表面と、を向かい合わせ、転写先基板と第２転写先基板とを貼り合わせるステップと、転写先基板の接着層を除去し、第２転写先基板に半導体結晶層を残した状態で転写先基板と第２転写先基板とを分離するステップと、をさらに有してもよい。【０００９】
本発明の第２の態様においては、上記した複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、支持基板の単結晶層と接することとなる第５表面、および、単結晶層の支持基板と接することとなる第６表面から選択された１以上の表面を平滑化するステップと、第５表面および第６表面から選択された１以上の表面を活性化するステップと、第５表面と第６表面とを向い合せ、支持基板と単結晶層とを貼り合せることで支持基板上に単結晶層を形成するステップと、を有する、半導体結晶層形成基板の製造方法を提供する。【００１０】
あるいは本発明の第３の態様においては、上記した複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、支持基板の単結晶層側に位置する表面、および、単結晶層の支持基板側に位置する表面から選択された１以上の表面に、耐熱性の中間層を形成するステップと、支持基板または支持基板に形成された中間層の表面である第７表面と、単結晶層または単結晶層に形成された中間層の表面であって第７表面と接することとなる第８表面と、を向い合せ、支持基板と単結晶層とを貼り合せることで支持基板上に単結晶層を形成するステップと、を有する、半導体結晶層形成基板の製造方法を提供する。【００１１】
第３の態様において、中間層を形成するステップの後、貼り合せるステップの前に、第７表面および第８表面から選択された１以上の表面を活性化するステップをさらに有してもよい。さらに中間層を形成するステップの後、活性化するステップの前に、第７表面および第８表面から選択された１以上の表面を平滑化するステップをさらに有してもよい。【００１２】
第２の態様および第３の態様において、平滑化するステップとして、表面をＣＭＰ法により研磨するステップを例示することができる。また、活性化するステップとして、表面にイオンビームを照射するステップを例示することができる。貼り合せるステップにおいて、支持基板および単結晶層を１００〜２００℃に加熱することができる。支持基板が、直径２００ｍｍの円またはそれより面積の大きい任意の平面形状を有してもよい。支持基板に貼り合わされた単結晶層の平面形状が角部を有する場合、支持基板と単結晶層とを貼り合せるステップの後、単結晶層の角部を丸める加工を施すステップをさらに有してもよい。【００１３】
あるいは本発明の第４の態様においては、上記した複合基板の製造方法で用いる半導体結晶層形成基板の製造方法であって、支持基板の上に、エピタキシャル結晶成長法を用いて単結晶成長層を形成するステップと、単結晶成長層をパターニングすることで支持基板上に単結晶層を形成するステップと、を有する、半導体結晶層形成基板の製造方法を提供する。【００１４】
第２の態様、第３の態様および第４の態様において、支持基板上に単結晶層を形成するより前に、支持基板上に凹部を形成するステップをさらに有することができ、この場合、単結晶層を形成するステップにおいて、単結晶層を凹部に形成することができる。単結晶層を凹部に形成する場合、凹部に形成された単結晶層の表面と支持基板の表面とが実質的に同一の平面になるよう、単結晶層または支持基板を研磨するステップをさらに有することができる。【００１５】
第２の態様、第３の態様および第４の態様において、支持基板上に単結晶層を形成する場合に、支持基板上に単結晶層を形成するより前に、支持基板の単結晶層を形成する領域または形成しない領域のいずれか一方に表面処理を施すステップをさらに有することができ、この場合、単結晶層を形成するステップにおいて、単結晶層を、表面処理を施した領域または施さなかった領域のいずれか一方に自己整合させて形成することができる。この場合、支持基板上に単結晶層を形成した後、単結晶層を薄化するステップをさらに有することができる。単一の支持基板上に複数の単結晶層が形成される場合には、単結晶層を薄化するステップにおいて、支持基板上の全ての単結晶層の表面を同時に研磨することで単結晶層を薄化することができる。【００１６】
第２の態様、第３の態様および第４の態様において、単一の支持基板の面内に複数の単結晶層が形成され、隣接する二つの単結晶層と支持基板とで溝が構成される場合に、溝を埋める充填層を形成するステップをさらに有することができる。この場合、単結晶層の表面と充填層の表面とが実質的に同一の平面になるよう、単結晶層または充填層を研磨するステップをさらに有することができる。【００１７】
支持基板上に形成された単結晶層の側面、側面の上に形成された層の表面、単結晶層が形成されていない非形成領域における支持基板の表面および非形成領域において支持基板上に形成された層の表面、から選択された１以上の面に、半導体結晶層の成長を阻害する成長阻害層を形成するステップをさらに有することができる。支持基板上に単結晶層を形成した後、単結晶層上にバッファ層を形成するステップをさらに有することができる。支持基板上に単結晶層を形成した後、単結晶層を覆う保護層を、単結晶層が形成された支持基板面の全面に渡り形成するステップと、単結晶層または単結晶層上に形成された層の表面が露出するように、保護層の一部を除去するステップと、をさらに有することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態１の複合基板の製造方法で用いる半導体結晶層形成基板１００の平面図である。
【図２】実施形態１の複合基板の製造方法で用いる半導体結晶層形成基板１００の断面図である。
【図３】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図４】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図５】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図６】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図７】実施形態１の複合基板の製造方法を工程順に示した平面図である。
【図８】分割体１０８の平面形状の例を示した平面図である。
【図９】分割体１０８の平面形状の例を示した平面図である。
【図１０】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１１】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１２】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１３】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１４】実施形態１の方法で製造した複合基板２００の平面図である。
【図１５】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１６】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１７】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１８】実施形態３の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図１９】実施形態３の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２０】実施形態３の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２１】実施形態３の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２２】実施形態３の方法で製造した半導体結晶層形成基板１００の断面図である。
【図２３】実施形態４の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２４】実施形態４の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２５】実施形態４の方法で製造した半導体結晶層形成基板３００の断面図である。
【図２６】半導体結晶層形成基板４００の平面図である。
【図２７】実施形態５の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２８】実施形態５の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図２９】実施形態５の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３０】実施形態５の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３１】実施形態５の方法で製造した半導体結晶層形成基板５００の断面図である。
【図３２】実施形態６の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３３】実施形態６の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３４】実施形態６の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３５】実施形態６の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３６】実施形態６の方法で製造した半導体結晶層形成基板６００の断面図である。
【図３７】実施形態７の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３８】実施形態７の半導体結晶層形成基板の製造方法を工程順に示した断面図である。
【図３９】実施形態７の方法で製造した半導体結晶層形成基板７００の断面図である。
【図４０】半導体結晶層形成基板８００の断面図である。
【図４１】半導体結晶層形成基板９００の製造方法を示した断面図である。
【図４２】半導体結晶層形成基板９００の断面図である。
【図４３】実施形態８の半導体結晶層形成基板１０００の平面図である。
【図４４】実施形態８の半導体結晶層形成基板１０００の断面図である。
【図４５】半導体結晶層形成基板１０００を用いた複合基板の製造方法を工程順に示した断面図である。
【図４６】半導体結晶層形成基板１０００を用いた複合基板の製造方法を工程順に示した断面図である。
【図４７】半導体結晶層形成基板１０００を用いた複合基板の製造方法を工程順に示した断面図である。
【図４８】半導体結晶層形成基板１０００を用いた複合基板の製造方法を工程順に示した断面図である。
【発明を実施するための形態】
【００１９】
（実施形態１）
図１は、実施形態１の複合基板の製造方法で用いる半導体結晶層形成基板１００の平面図である。図２は、当該半導体結晶層形成基板１００の断面図である。図２は、図１のＡ−Ａ線における断面を示す。半導体結晶層形成基板１００は、支持基板１０１と単結晶層１０２とを有する。単結晶層１０２は、支持基板１０１の表面または裏面のうち一方の面に直接支持されている。つまり、単結晶層１０２は、支持基板１０１の表面または裏面のうち一方の面に接して形成されている。
【００２０】
支持基板１０１は、非可撓性であることが好ましい。支持基板１０１は、後に説明するエピタキシャル成長において成長温度に耐え得る耐熱性を有する。支持基板１０１の材料として、シリコン、ＳｉＣ、石英、サファイア、ＡｌＮ，多結晶アルミナ、多結晶ＡｌＮ、グラッシーカーボン、グラファイト、ダイヤモンドライクカーボン、および、ゲルマニウムなどを挙げることができる。耐熱性、コスト、半導体プロセスにおける取扱の容易性から、支持基板１０１の材料は、シリコンウェハ、または、ゲルマニウムウェハが好ましい。また、シリコンウェハ、または、ゲルマニウムウェハの表面に酸化物層を形成したウェハも、支持基板１０１として使用できる。本例の支持基板１０１は、直径２００ｍｍの円、または、それより面積の大きい任意の平面形状を有する。大きな支持基板１０１とすることにより、複合基板の製造における生産性（スループット）を向上できる。任意の平面形状には、円形、長方形、正方形、菱形等が含まれる。なお、本明細書において平面形状とは、支持基板１０１等の基板の表面または裏面に平行な面における形状を指す。
【００２１】
支持基板１０１に支持される単結晶層１０２は、支持基板１０１の一方の面（表面または裏面）の全部を覆ってもよく、一部を覆ってもよい。単結晶層１０２は、単一または複数の何れでもよい。すなわち、単一の支持基板１０１の面内に複数の単結晶層１０２が形成されてもよく、単一の支持基板１０１に単一の単結晶層１０２が形成されてもよい。単一の支持基板１０１に複数の単結晶層１０２が形成される場合、単結晶層１０２の平面形状の大きさをダイサイズ程度の大きさ、たとえば一辺が０．５ｃｍ〜３ｃｍ程度の正方形とすることができる。あるいは長辺または短辺が０．５ｃｍ〜３ｃｍ程度の長方形とすることができる。これにより、一つの単結晶層１０２の上に形成される半導体結晶層を、一つのダイに対応するデバイス形成用基板として取り扱うことができる。単一の支持基板１０１に単一の単結晶層１０２が形成される場合、たとえば、支持基板１０１としてシリコン基板（ウェハ）を適用し、単結晶層１０２としてゲルマニウム層を適用できる。すなわち、支持基板１０１として取り扱いに十分習熟しているシリコン基板を用い、単結晶層１０２としてゲルマニウムを適用することにより、単結晶層１０２上にＧａＡｓ等の化合物半導体のエピタキシャル成長を可能にすることができる。支持基板１０１をシリコンとすることにより、コストを低減することもできる。
【００２２】
単結晶層１０２の平面形状は、上記した他、一辺が１００μｍ以上０．５ｃｍ未満の正方形とすることができる。また、単結晶層１０２の平面形状の他の例として、一辺が１００μｍ〜５０ｃｍ程度であって他の一辺が５０ｃｍ〜１００μｍの長方形が挙げられる。さらに、単結晶層１０２の平面形状を、１００μｍ〜５ｍｍの幅の線（単結晶層）と、１μｍ〜２０ｍｍの幅の溝を交互に配置して敷き詰めた、いわゆるラインアンドスペースパターンとしてもよい。いわゆるラインの長さとしては、５ｃｍ〜５０ｃｍ、あるいは、支持基板１０１の大きさで制限される最大の長さ（支持基板１０１の端面から端面までの長さ）が挙げられる。本明細書において、３００μｍ幅の線と２００μｍ幅の溝を敷き詰めた、いわゆるラインアンドスペースパターンを、ライン（線部分）とスペース（溝部分）の幅を用いて「３００／２００μｍＬＳパターン」と称する。
【００２３】
単結晶層１０２は、エピタキシャル成長等の膜成長法により形成された薄膜結晶層（単結晶成長層）であってよい。また、単結晶層１０２は、バルク成長法により形成されたバルク結晶をウェハ状等の板状に整形し、当該板状結晶をさらに劈開等により適切な大きさに加工形成されたものであってもよい。単結晶層１０２に、エピタキシャル成長法により形成された薄膜単結晶層（単結晶成長層）を用いる場合、支持基板１０１の上に、エピタキシャル結晶成長法を用いて単結晶成長層を形成し、当該単結晶成長層をパターニングすることで支持基板１０１上に単結晶層１０２を形成することができる。
【００２４】
単結晶層１０２は、高品位な半導体結晶層をエピタキシャル成長により形成するためのシード層である。好ましい単結晶層１０２の材料は、エピタキシャル成長させる半導体結晶層の材料に依存する。一般に、単結晶層１０２は、形成しようとする半導体結晶層と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層としてＩｎＰ層をエピタキシャル成長法により形成する場合、単結晶層１０２は、ＩｎＰ単結晶基板が好ましい。また、単結晶層１０２として、サファイア、Ｇｅ、ＳｉＣ等の単結晶基板を選択することができる。また、半導体結晶層としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、単結晶層１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶基板が選択可能である。単結晶層１０２がＧａＡｓ単結晶基板またはＩｎＰ単結晶基板である場合、半導体結晶層が形成される面方位として（１００）面または（１１１）面が挙げられる。なお、上述した通り、単結晶層１０２として単結晶基板を選択できるので、本明細書では単結晶層１０２を基板として扱う場合がある。
【００２５】
単結晶層１０２の厚さは、支持基板１０１から剥離しない限りにおいて厚い方が好ましい。単結晶層１０２の厚さとして、たとえば、０．１〜６００μｍを挙げることができる。単結晶層１０２は、支持基板１０１の面内において、予め分割して配置することが好ましい。単結晶層１０２を分割して配置することで、半導体結晶層形成基板１００の全体の反りを抑制できる。
【００２６】
図３から図１３は、実施形態１の複合基板の製造方法を工程順に示した断面図または平面図である。以下図面に従って複合基板の製造方法を説明する。本例の断面図においては、図２と同様に一つの単結晶層１０２に対応する部分を示している。
【００２７】
図３に示すように、半導体結晶層形成基板１００の単結晶層１０２の表面を平滑化する。単結晶層１０２は、たとえば化学機械研磨（ＣＭＰ）法で研磨できる。化学機械研磨法による研磨においては、研磨剤および研磨液を混合したスラリを供給しつつ研磨パッド１０３により単結晶層１０２の表面を摺動する。平滑化のステップにより、単結晶層１０２の表面を平滑にするとともに、結晶の劈開等により発生したパーティクルを除去できる。なお、本平滑化のステップは必須ではない。平滑化のステップは必要に応じて実施すればよい。平滑化に続いて単結晶層１０２の表面を洗浄してもよい。
【００２８】
次に図４に示すように、半導体結晶層形成基板の単結晶層１０２の上に、犠牲層１０４および半導体結晶層１０６を、単結晶層１０２、犠牲層１０４、半導体結晶層１０６の順に形成する。
【００２９】
犠牲層１０４は、単結晶層１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、単結晶層１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、単結晶層１０２および半導体結晶層１０６が残る必要があるため、犠牲層１０４のエッチング速度は、単結晶層１０２および半導体結晶層１０６のエッチング速度より大きい、好ましくは数倍以上大きい。単結晶層１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ≦１）層が好ましく、さらにＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層が選択できる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。
【００３０】
犠牲層１０４は、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、ＭＢＥ（Molecular Beam Epitaxy）法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。ＣＶＤ法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法が挙げられる。ＩＩＩ−Ｖ族化合物半導体のエピタキシャル成長には、ＭＯＣＶＤ法が用いられ、ＩＶ族半導体のエピタキシャル成長にはＣＶＤ法が用いられる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。
【００３１】
半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が単結晶層１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される。また、半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の基板上に形成することが可能になる。
【００３２】
半導体結晶層１０６として、Ｇｅ結晶層またはＧｅｘＳｉ１−ｘ（０＜ｘ＜１）結晶層が挙げられる。ＧｅｘＳｉ１−ｘ結晶層のＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅ層に近い半導体特性を得ることができる。半導体結晶層１０６としてＧｅｘＳｉ１−ｘ（０＜ｘ≦１）結晶層、好ましくはＧｅｘＳｉ１−ｘ（０．９＜ｘ≦１）結晶層、より好ましくはＧｅ結晶層を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
【００３３】
半導体結晶層１０６の厚さは、０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６を１μｍ未満とすることにより、さらに好ましくは２００ｎｍ未満とすることにより、特に好ましくは２０ｎｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。
【００３４】
半導体結晶層１０６は、ＣＶＤ法、スパッタ法、ＭＢＥ法またはＡＬＤ法により形成することができる。ＣＶＤ法として、ＭＯＣＶＤ法が挙げられる。半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。
【００３５】
次に図５に示すように、半導体結晶層１０６の上に絶縁層１０７を形成する。絶縁層１０７は、転写先基板への接着層として機能させることができる。絶縁層１０７として、ＡＬＤ法による酸化アルミニウム層を例示することができる。絶縁層１０７として、ＣＶＤ法によるシリコン酸化物層またはシリコン窒化物層を適用してもよい。なお、絶縁層１０７は必須ではない、必要に応じて絶縁層１０７を形成すればよい。
【００３６】
次に、図６に示すように、犠牲層１０４の一部が露出するように絶縁層１０７および半導体結晶層１０６をエッチングし、絶縁層１０７および半導体結晶層１０６を複数の分割体１０８に分割する。分割体１０８は、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する。このエッチングにより分割体１０８と隣接する分割体１０８との間に溝１１０が形成される。ここで、「犠牲層１０４の一部を露出するように」とは、溝１１０が形成されるエッチング領域において、犠牲層１０４が実質的に露出していると言える以下のような場合を含む。すなわち、（１）溝１１０の底部において犠牲層１０４が完全にエッチングされ、溝１１０の底部に単結晶層１０２が露出され、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合、（２）単結晶層１０２に溝１１０が掘り込まれ、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合、（３）溝１１０が形成される領域において犠牲層１０４の途中までエッチングされ、溝１１０の底面に犠牲層１０４が露出されるような場合、（４）溝１１０の底部の一部に半導体結晶層１０６が残存し、溝１１０の底部において犠牲層１０４が一部露出しているような場合、（５）溝１１０の底部全体に極薄い半導体結晶層１０６が残存するものの、残存する半導体結晶層１０６の厚さはエッチング液が浸透する程度に薄く、実質的に犠牲層１０４が露出していると言える場合、を含む。
【００３７】
溝１１０を形成するエッチングには、ドライ方式またはウェット方式の何れのエッチング方式も採用できる。ドライエッチングの場合、エッチングガスには、ＳＦ６、ＣＨ４−ｘＦｘ（ｘ＝１〜４の整数）等のハロゲンガスが利用できる。ウェットエッチングの場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液が利用できる。エッチングのマスクには、エッチング選択比を有する適当な有機物または無機物が利用でき、マスクをパターニングすることにより、溝１１０のパターンを任意に形成できる。なお、溝１１０を形成するエッチングにおいて、単結晶層１０２をエッチングストッパに利用することが可能であるが、単結晶層１０２を再利用することを考慮すれば、犠牲層１０４の表面または途中でエッチングを停止することが望ましい。半導体結晶層１０６が薄い場合、たとえば半導体結晶層１０６の厚さが２μｍ以下である場合、単結晶層１０２まで溝１１０を掘り込むことが望ましい場合もある。
【００３８】
溝１１０を形成することにより、犠牲層１０４のエッチングにおいて、エッチング液が溝１１０から供給され、溝１１０を多く形成することで、犠牲層１０４のエッチングが必要な距離を短くし、犠牲層１０４の除去に必要な時間を短縮できる。図７は、半導体結晶層形成基板１００を上方から見た平面図であり、支持基板１０１上の単結晶層１０２に分割体１０８が多数形成されている。
【００３９】
溝１１０のパターンによって分離される半導体結晶層１０６の平面形状（分割体１０８の平面形状）は、分割体１０８の辺縁の点から当該点における法線方向へ等速度に当該平面形状が縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状であることが好ましい。また、当該仮定において、平面形状の縮小は、各点において同時に開始する。ここで、辺縁とは、平面形状の外形を示す線を指す。また、平面形状は、各層の積層方向とは垂直な面における形状を指す。また、平面形状の縮小および消滅の仮定とは、半導体結晶層１０６を実際に縮小および消滅させるのではなく、平面形状の形を定義すべく、仮想的に平面形状を縮小および消滅させる操作を指す。本例では、当該操作によって平面形状が消滅する直前の形状を用いて、縮小させる前の平面形状（すなわち、実際の半導体結晶層１０６の平面形状）を定義している。分割体１０８の好ましい平面形状として、平行な２本の線分と、当該２本の線分のそれぞれの端点間を結ぶ２本の線とで囲まれた平面の形状を挙げることができる。但し、半導体結晶層１０６の平面形状は、正円および正ｎ角形（ｎは３以上の整数）以外の形状である。例えば、当該４本の線のうち、少なくとも一つの線の長さは、他の線の長さと異なってよい。また、半導体結晶層１０６の平面形状の辺のうち、最も長い長辺は、最も短い短辺に対して、２倍以上大きくてよく、４倍以上大きくてよく、１０倍以上大きくてもよい。また、端点間を結ぶ線として、直線、曲線または折れ線を挙げることができる。図８（ａ）は、互いに平行な２本の線分の端点を直線で結んだ平面形状の例を示す。図８（ｂ）は、互いに平行な２本の線分の端点を曲線で結んだ平面形状の例を示す。図８（ｃ）は、互いに平行な２本の線分の端点を折れ線で結んだ平面形状の例を示す。端点を結ぶ２本の線が何れも直線であって、平行な２本の線分と端点を結ぶ直線とが垂直な関係にある場合、平面形状は長方形になる。平面形状が長方形である場合、図９(ａ)の矢印に示すように等速度に分割体の平面形状が縮小すると、破線で示す縮小された分割体の平面形状は、消滅直前には直線になる。細長いライン形状の分割体１０８を繰り返して配置するラインアンドスペースパターンの場合や、図９（ｂ）に示すような角が曲線に置き換えられた長方形状（rounded rectangle）も、図９(ａ)の長方形と同様に消滅直前の図形は直線になる。図９（ｃ）に示すようなＩ型の場合、消滅直前の平面形状は２点に集約される。図９（ｄ）に示すようなＴ型あるいは図９（ｅ）に示すようなガルウイング型の場合、消滅直前の平面形状は直線の組み合わせあるいは曲線となる。
【００４０】
犠牲層１０４のエッチング工程においては、ガス状の生成物により、半導体結晶層１０６は単結晶層１０２から離れる方向に力を受ける。そして、犠牲層１０４が全て溶解される直前において犠牲層１０４の残りが単一の点に集中されると、当該犠牲層１０４の残存部分の一点に力が集中される。このような状況では比較的大きな力で半導体結晶層１０６と単結晶層１０２が分離され、分離時の衝撃によって半導体結晶層１０６がダメージを受ける。これが原因で、転写された半導体結晶層１０６のパターン中央付近に穴または凹部が発生する場合がある。しかし、分割体１０８の平面形状を図８または図９に示すような形状とすることで、犠牲層１０４の残存部分を一点ではなく、複数点または直線とすることができ、半導体結晶層１０６が単結晶層１０２から分離される時の衝撃を緩和することができる。これにより転写された半導体結晶層１０６の平面形状のパターン中央付近の穴または凹部の発生を抑制でき、転写不良を少なくすることができる。
【００４１】
次に、図１０に示すように、転写先基板１２０と絶縁層１０７および半導体結晶層１０６との接着性を強化する接着性強化処理を転写先基板１２０の表面および絶縁層１０７の表面に施す。ここで、単結晶層１０２上の、溝１１０以外の部分の絶縁層１０７の表面は、単結晶層１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。
【００４２】
接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または絶縁層１０７の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化の処理として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と絶縁層１０７との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。
【００４３】
転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。転写先基板１２０は、有機物、無機物の何れであってもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。転写先基板１２０がシリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。
【００４４】
なお、転写先基板１２０に耐熱性の絶縁層を形成してもよい。耐熱性の絶縁層として、ＡＬＤ法によるＡｌ２Ｏ３、ＣＶＤ法によるＳｉＯ２、Ｓｉ３Ｎ４を例示することができる。転写先基板１２０は、直径２００ｍｍの円、または、それより面積の大きい任意の平面形状を有することが好ましい。転写先基板１２０を大きくすることで、生産性を高めることができる。なお、任意の平面形状には、円形、長方形、正方形、菱形等が含まれる。
【００４５】
次に、図１１に示すように、転写先基板１２０の表面（第２表面１２２）と絶縁層１０７の表面（第１表面１１２）とを向かい合わせ、転写先基板１２０と半導体結晶層形成基板１００とを貼り合わせる。貼り合わせにおいて、第１表面１１２である絶縁層１０７の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１００とを貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。貼り合わせにおいて、半導体結晶層形成基板１００と転写先基板１２０を圧着してもよい。この場合の圧力範囲は０．０１ＭＰａ〜１ＧＰａの範囲で適宜選択できる。圧着により接着強度を向上させることができる。圧着時または圧着後に加熱してもよい。加熱温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。なお、半導体結晶層形成基板１００と転写先基板１２０は、貼り合わせると同時に上記した圧力範囲で圧着してもよい。
【００４６】
貼り合わせにより、図１２に示すように、溝１１０の内壁と転写先基板１２０の表面とによって空洞１４０が形成される。空洞１４０にエッチング液１４２を供給し、犠牲層１０４をエッチングする。なお、エッチングはエッチングガスによるドライエッチングでもよい。犠牲層１０４がＡｌＡｓ層である場合、エッチング液１４２として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。
【００４７】
空洞１４０にエッチング液１４２を供給する方法として、毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端をエッチング液１４２に浸漬し、他端からエッチング液１４２を吸引することで強制的にエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端が開放され他端が閉塞されている場合に、転写先基板１２０および半導体結晶層形成基板１００を減圧状態に置き、空洞１４０の開放されている一端をエッチング液１４２に浸漬した後、転写先基板１２０および半導体結晶層形成基板１００を大気圧状態にすることで、強制的にエッチング液１４２を空洞１４０内に供給する方法、を挙げることができる。
【００４８】
毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法の具体例として、空洞１４０の一端にエッチング液１４２をマイクロピペッター等により滴下する方法を挙げることができる。毛細管現象を利用してエッチング液１４２を空洞１４０内に供給するには、空洞１４０の他端は開放されている必要がある。空洞１４０の一端にエッチング液１４２を滴下して空洞１４０内のエッチング液１４２を供給する場合、エッチング液１４２を簡便かつ確実に空洞１４０内に供給することができる。なお、空洞１４０の内部がエッチング液１４２で満たされた後、転写先基板１２０および半導体結晶層形成基板１００の全体を、エッチング液１４２で満たしたエッチング槽に浸漬してエッチングを進行することができる。あるいは、空洞１４０の一端にエッチング液１４２を供給し続けてエッチングを進行することができる。空洞１４０の一端にエッチング液１４２を滴下により供給し続ける場合、使用するエッチング液１４２の量はごく微量で済むため、エッチング液１４２の削減が可能となり、コストの低減およびエッチング液１４２の廃棄に伴う環境負荷の低減を図ることができる。
【００４９】
また、空洞１４０をエッチング液１４２に浸漬する場合、貼り合わせた基板の側面の一部にグリースを付着させこともできる。この場合、基板の側面にグリースを付着することで、エッチング液が側面から空洞１４０の内部に浸透することが抑制される。毛細管現象により空洞１４０の内部にエッチング液を充填しようとする場合、側面からのエッチング液の浸透があると、毛細管現象が阻害され、空洞１４０の内部にエッチング液が十分に充填されない場合がある。しかし、基板側面にグリースを付着させることで側面からのエッチング液の浸透が抑制され、空洞１４０内部にエッチング液が確実に充填される。なお、側面からのエッチング液の浸透を抑制できるものであれば、グリースに限らず、他の物質を用いることも可能である。
【００５０】
犠牲層１０４がエッチングにより除去されると、図１３に示すように、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と単結晶層１０２（半導体結晶層形成基板１００）とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。転写先基板１２０上の半導体結晶層１０６は、図１４に示すように、多数の分割体として形成される。
【００５１】
また、分離された半導体結晶層形成基板１００は、再利用され、図３に示す平滑化のステップから同様に利用される。半導体結晶層形成基板１００は、単結晶層１０２が消耗されて使えなくなるまで再利用が可能であり、再利用による大幅な製造コストの削減が期待できる。
【００５２】
（実施形態２）
図１５から図１７は、実施形態２の複合基板の製造方法を工程順に示した断面図である。実施形態２では、実施形態１の方法で製造した複合基板（転写先基板１２０上に半導体結晶層１０６を有する複合基板）を用いる。実施形態２では、転写先基板１２０上の半導体結晶層１０６を、さらに第２転写先基板１５０に転写し、第２転写先基板１５０上に半導体結晶層１０６を有する複合基板の製造方法について説明する。
【００５３】
図１５に示すように、転写先基板１２０上の半導体結晶層１０６の表面（第３表面１２４）と、第２転写先基板１５０の表面（第４表面１５２）とを向かい合わせ、図１６に示すように、転写先基板１２０と第２転写先基板１５０とを貼り合わせる。なお、半導体結晶層１０６の表面は、転写先基板１２０上の半導体結晶層１０６の表面または半導体結晶層１０６の上に形成された層の表面であって第２転写先基板１５０または第２転写先基板１５０に形成された層に接することとなる第３表面１２４の一例である。また、第２転写先基板１５０の表面は、第２転写先基板１５０または第２転写先基板１５０に形成された層の表面であって第３表面１２４に接することとなる第４表面１５２の一例である。
【００５４】
次に、図１７に示すように、絶縁層１０７を除去し、第２転写先基板１５０に半導体結晶層１０６を残した状態で転写先基板１２０と第２転写先基板１５０とを分離する。なお、絶縁層１０７は、実施形態１においては接着層として機能させたが、ここでは剥離に用いる犠牲層として機能させた。第２実施形態においては、接着層および犠牲層の両方として機能する絶縁層１０７を設けてよく、絶縁層１０７とは別に犠牲層を形成してもよい。
【００５５】
以上のようにして、半導体結晶層１０６を第２転写先基板に転写することができる。さらに他の転写先基板に転写してもよいことは言うまでもない。なお、転写先基板１２０は、フィルム等の可撓性を有する有機物基板であってもよい。この場合、有機物基板を有機溶剤等により溶解もしくは膨潤させて、剥離を容易に行うことができる。
【００５６】
（実施形態３）
図１８から図２１は、実施形態３の半導体結晶層形成基板の製造方法を工程順に示した断面図である。実施形態３では、実施形態１で用いた半導体結晶層形成基板１００の製造方法を説明する。
【００５７】
まず、図１８に示すように、支持基板１０１の単結晶層１０２と接する第５表面１６２、および、単結晶層１０２の支持基板１０１と接する第６表面１６４から選択された１以上の表面を平滑化する。本例の単結晶層１０２は、単結晶基板である。平滑化の処理には、先に説明した通り、ＣＭＰ法を例示することができる。次に、図１９に示すように、第５表面１６２および第６表面１６４から選択された１以上の表面を活性化する。活性化には、先に説明した通り、アルゴンイオンビームを用いることができる。次に、図２０に示すように、第５表面１６２と第６表面１６４とを向い合せ、図２１に示すように、支持基板１０１と単結晶層１０２とを貼り合せる。貼り合わせにおける支持基板１０１および単結晶層１０２の温度として、本発明の実施形態に係る複合基板を利用して製造される部品の使用温度範囲と同様の−２０℃〜８０℃が挙げられ、好ましくは通常の装置の使用温度範囲である０℃〜６０℃が挙げられ、さらに好ましくは貼り合わせプロセス中の常温の温度範囲である２０〜３０℃が挙げられる。支持基板１０１および単結晶層１０２を圧着してもよく、この場合の圧力範囲は、０．０１ＭＰａ〜１ＧＰａが好ましい。以上の工程を複数の単結晶層１０２について施せば、図２２に示すように、半導体結晶層形成基板１００が製造できる。
【００５８】
以上のような半導体結晶層形成基板１００の製造方法によれば、支持基板１０１と単結晶層１０２との間を平滑化し、かつ活性化するので、支持基板１０１と単結晶層１０２とが強固に接着され、エピタキシャル成長法等の層形成プロセスにおける昇温・降温等、熱ストレスを受けても容易には剥離しない半導体結晶層形成基板１００が製造できる。なお、ＣＭＰ法による平滑化により、支持基板１０１または単結晶層１０２の平坦性は、自乗平均平方根粗さ（ＲＲＭＳ）を０．５ｎｍ以下にすることができる。
【００５９】
（実施形態４）
図２３および図２４は、実施形態４の半導体結晶層形成基板の製造方法を工程順に示した断面図である。実施形態３では、支持基板１０１と単結晶層１０２とを直接接触させた場合を説明したが、図２３に示すように、支持基板１０１上に耐熱性の中間層３０２を形成し、図２４に示すように、中間層３０２に単結晶層１０２を貼り合わせてもよい。複数の単結晶層１０２について同様に貼り合わせを行えば、図２５に示すように、半導体結晶層形成基板３００が製造できる。すなわち、支持基板１０１の単結晶層１０２側に位置する表面、および、単結晶層１０２の支持基板１０１側に位置する表面から選択された１以上の表面に、耐熱性の中間層３０２を形成する。そして、支持基板１０１または支持基板１０１に形成された中間層３０２の表面であって単結晶層１０２または単結晶層１０２に形成された中間層３０２に接することとなる第７表面１６６と、単結晶層１０２または単結晶層１０２に形成された中間層３０２の表面であって第７表面１６６と接することとなる第８表面１６８と、を向い合せ、支持基板１０１と単結晶層１０２とを貼り合せることができる。なお、実施形態１において、本実施形態４の半導体結晶層形成基板３００を用いてもよいことは勿論である。
【００６０】
中間層３０２には、たとえばＡＬＤ法による酸化アルミニウム層、ＣＶＤ法による酸化シリコン層または窒化シリコン層を用いることができる。本実施形態４において、中間層３０２を形成した後、貼り合わせる前に、第７表面１６６および第８表面１６８から選択された１以上の表面を活性化することができる。また、中間層３０２を形成した後、活性化する前に、第７表面１６６および第８表面１６８から選択された１以上の表面を平滑化することができる。
【００６１】
なお、上記した実施形態では、単結晶層１０２の平面形状として、正方形を示したが、正方形に限られず、長方形、その他の多角形、円形、楕円形等、任意の形状が可能である。ただし、支持基板１０１に貼り合わされた単結晶層１０２の平面形状が角部４０２を有する場合、図２６に示すように、支持基板１０１と単結晶層１０２とを貼り合せた後、単結晶層１０２の角部４０２を、平面形状において丸める加工を施すことが好ましい。角部４０２を丸めることで、角部４０２からの剥離を少なくすることができる。角部４０２を丸める加工の方法として、等方性エッチング、マスク形成した後のウェットまたはドライエッチングを例示することができる。
【００６２】
（実施形態５）
図２７から図３０は、実施形態５の半導体結晶層形成基板の製造方法を工程順に示した断面図である。図３１は、実施形態５の方法で製造した半導体結晶層形成基板５００の断面図である。実施形態５では、実施形態３および実施形態４とは異なる半導体結晶層形成基板の製造方法を説明する。
【００６３】
支持基板１０１上に単結晶層１０２を形成するより前に、図２７に示すように、支持基板１０１上に凹部５０２を形成する。凹部５０２は、たとえば、支持基板１０１上にフォトレジスト等のマスクを形成し、当該マスクで遮蔽されない領域の支持基板１０１をドライエッチング等によりエッチングして形成できる。
【００６４】
そして、図２８に示すように、凹部５０２に単結晶層１０２を形成する。凹部５０２への単結晶層１０２の形成は、たとえば実施形態３または実施形態４と同様に、単結晶層１０２を支持基板１０１に貼り合わせて形成する。単結晶層１０２の大きさを、予め凹部５０２に適合する大きさに加工しておけば、貼り合わせ時の位置合わせが容易になり、貼り合わせを正確に行うことができる。
【００６５】
図２９に示すように、全ての凹部５０２に単結晶層１０２を貼り合わせて形成し、図３０に示すように、単結晶層１０２の表面を研磨パッド１０３により研磨する。この研磨は、凹部５０２に形成された単結晶層１０２の表面と支持基板１０１の表面とが実質的に同一の平面になるよう研磨する。すなわち、単結晶層１０２の表面と支持基板１０１の表面とが実質的に同一の平面になった段階で研磨を終了する。これにより、図３１に示すように、半導体結晶層形成基板５００が形成される。
【００６６】
半導体結晶層形成基板５００は、単結晶層１０２の表面と支持基板１０１の表面とが実質的に同一の平面になるよう形成されているので、半導体結晶層形成基板５００をエピタキシャル成長等に用いて半導体結晶層１０６等を形成する場合、エピタキシャル成長におけるガス流に乱れが生じず、均一な半導体結晶層１０６を形成できる。また、研磨により単結晶層１０２を薄化していることにもなるので、エピタキシャル成長等における基板温度の上昇により単結晶層１０２に反り等のストレスが発生しても、剥離し難く、半導体結晶層形成基板５００を熱的に安定なものとすることができる。
【００６７】
なお、図３０における説明では、研磨前の単結晶層１０２の表面が支持基板１０１の表面より突出している場合を説明したので、研磨パッド１０３により研磨される対象は単結晶層１０２の表面であった。これに対し、単結晶層１０２が薄く形成され、単結晶層１０２の表面が支持基板１０１の表面より窪んでいてもよい。この場合、研磨パッド１０３により研磨される対象は支持基板１０１の表面である。
【００６８】
上記した実施形態５では、凹部５０２に単結晶層１０２を形成する例を説明したが、支持基板１０１上に単結晶層１０２を形成するより前に、支持基板１０１上に凸部を形成し、当該凸部に単結晶層１０２を形成してもよい。この場合、支持基板１０１上に単結晶層１０２を貼り合わせて形成する場合には、単結晶層１０２を凸部に自己整合させて形成することができる。
【００６９】
（実施形態６）
図３２から図３５は、実施形態６の半導体結晶層形成基板の製造方法を工程順に示した断面図である。図３６は、実施形態６の方法で製造した半導体結晶層形成基板６００の断面図である。実施形態６では、実施形態３から実施形態５とはさらに異なる半導体結晶層形成基板の製造方法を説明する。
【００７０】
図３２に示すように、支持基板１０１上に絶縁層６０２を形成する。絶縁層６０２は、たとえば、自然酸化層である。絶縁層６０２は、たとえばＡＬＤ法により形成されたＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＭＯＣＶＤ法により形成されたＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＳｉＯ２の層であってもよい。絶縁層６０２の厚さは、たとえば１ｎｍから１５ｎｍの範囲とすることができる。
【００７１】
図３３に示すように、絶縁層６０２の一部をパターニングにより除去する。絶縁層６０２の一部の除去は、支持基板１０１の単結晶層１０２を形成する領域または形成しない領域への表面処理の一例であり、支持基板１０１表面の親水化または疎水化の一例である。絶縁層６０２の材料により、絶縁層６０２の有無により親水化または疎水化された領域とすることができる。つまり、支持基板１０１の表面の一部の領域を親水化したい場合、支持基板１０１よりも親水性の高い絶縁層６０２を、当該一部の領域に形成する。また、支持基板１０１の表面の一部の領域を疎水化したい場合、支持基板１０１よりも疎水性の高い絶縁層６０２を、当該一部の領域に形成する。本例では、支持基板１０１よりも親水性の高い絶縁層６０２を、支持基板１０１の表面の一部の領域に形成する。
【００７２】
次に図３４に示すように、絶縁層６０２の表面と単結晶層１０２の表面とを向かい合わせ、支持基板１０１と単結晶層１０２とを貼り合わせる。このとき、単結晶層１０２は、チップソーター等でハンドリングし、粗く位置合わせする。この貼り合わせの際、支持基板１０１の表面が絶縁層６０２により親水化されているので、図３５に示すように、支持基板１０１表面の親水化された部分または疎水化されていない部分と単結晶層１０２の表面との間に存在する水の表面張力作用により、単結晶層１０２が支持基板１０１に対し自己整合して位置合わせされる。当該水は、絶縁層６０２の形成後に、支持基板１０１の表面に供給されてよい。これにより、チップソーターによる粗い位置合わせであっても、正確に位置合わせでき、位置のずれに起因する結晶方位の相違等、電子デバイスの性能低下につながる可能性のある位置ばらつきを低減することができる。
【００７３】
図３６に示すように、支持基板１０１上に必要な単結晶層１０２を全て配置する。なお、複数個の単結晶層１０２は、個々にピックアップして配置してもよく、複数個を同時にハンドリングしてもよい。以上のようにして、半導体結晶層形成基板６００が形成される。すなわち、支持基板１０１上に単結晶層１０２を形成するより前に、支持基板１０１の単結晶層１０２を形成する領域または形成しない領域のいずれか一方に表面処理を施す。そして、単結晶層１０２を形成するステップにおいて、単結晶層１０２を、表面処理を施した領域または施さなかった領域のいずれか一方に自己整合させて形成する。
【００７４】
以上のようにして形成した半導体結晶層形成基板６００は、単結晶層１０２が支持基板１０１に対し自己整合して形成されるため、単結晶層１０２が支持基板１０１上に正確に位置合わせされて形成される。単結晶層１０２の位置のずれに起因する結晶方位の相違等があれば、半導体結晶層形成基板６００を用いて形成された半導体結晶層１０６にも結晶方位の相違等が発生し、電子デバイスの性能低下につながる可能性がある。しかし、半導体結晶層形成基板６００の場合、そのような不具合は抑制される。
【００７５】
なお、支持基板１０１上に単結晶層１０２を形成した後、単結晶層１０２を薄化してもよい。単結晶層１０２を薄化することにより、支持基板１０１および単結晶層１０２が熱ストレスを受けても剥離等が発生し難くなる。また、単一の支持基板１０１上に複数の単結晶層１０２が形成され、当該複数の単結晶層１０２を薄化するとき、支持基板１０１上の全ての単結晶層１０２の表面を同時に研磨することで単結晶層１０２を薄化することが好ましい。全ての単結晶層１０２の表面を同時に研磨することで、それぞれの単結晶層１０２の表面を、実質的に同一の平面にすることができる。
【００７６】
（実施形態７）
図３７および図３８は、実施形態７の半導体結晶層形成基板の製造方法を工程順に示した断面図である。図３９は、実施形態７の方法で製造した半導体結晶層形成基板７００の断面図である。実施形態７では、図２２に示した半導体結晶層形成基板１００のように、単一の支持基板１０１上に複数の単結晶層１０２が形成され、隣接する二つの単結晶層１０２と支持基板１０１とで溝が構成される場合の形態を示す。
【００７７】
図２２に示す半導体結晶層形成基板１００を形成した後、図３７に示すように、充填層７０２を形成し、隣接する二つの単結晶層１０２と支持基板１０１とで構成される溝を充填層７０２で埋める。充填層７０２として、ステップカバレッジ（溝を埋め込む特性）に優れた絶縁層、たとえば、ＴＥＯＳ（テトラエトキシシラン）またはＴＭＯＳ（テトラメトキシシラン）を原料ガスとするＣＶＤ法により形成された酸化シリコン層、ＳＯＧ（スピンオンガラス）等を例示することができる。本例では、単結晶層１０２の表面も、充填層７０２で覆っている。
【００７８】
図３８に示すように、充填層７０２を研磨パッド１０３で研磨する。なお、図３９に示すように、単結晶層１０２の表面と充填層７０２の表面とが実質的に同一の平面になるよう充填層７０２を研磨する。このようにして、半導体結晶層形成基板７００が形成される。
【００７９】
半導体結晶層形成基板７００は、単結晶層１０２の表面と充填層７０２の表面とが実質的に同一の平面になるよう形成されている。このため、半導体結晶層形成基板７００をエピタキシャル成長等に用いて半導体結晶層１０６等を形成する場合、エピタキシャル成長におけるガス流に乱れが生じず、均一な半導体結晶層１０６を形成できる。
【００８０】
なお、上記した各実施形態において、図４０に示すように、単結晶層１０２が形成されていない、たとえば、単結晶層１０２の間の溝の部分に、半導体結晶層１０６の成長を阻害する成長阻害層８０２を形成してもよい。実施形態７においては、成長阻害層８０２は、充填層７０２に代えて形成されてよい。成長阻害層８０２により、所望の部分にのみ半導体結晶層１０６を形成できるようになる。なお、成長阻害層８０２を形成しても良い領域は、支持基板１０１上に形成された単結晶層１０２の側面、側面の上に形成された層の表面（すなわち、単結晶層１０２の側面に対して支持基板１０１の表面と平行な方向に延伸して形成された層の、露出している面）、単結晶層１０２が形成されていない非形成領域における支持基板１０１の表面および非形成領域において支持基板１０１上に形成された層の表面、である。成長阻害層８０２は、単結晶層１０２の形成前に形成されてもよく、単結晶層１０２の形成後に形成されてもよい。
【００８１】
上記した各実施形態において、支持基板１０１上に単結晶層１０２を形成した後、単結晶層１０２上にバッファ層を形成してもよい。バッファ層を形成することにより、半導体結晶層１０６の形成を容易にすることできる場合がある。バッファ層は、例えば単結晶層１０２および半導体結晶層１０６の間の格子定数を有する層である。
【００８２】
上記した各実施形態において、図４１に示すように、支持基板１０１上に単結晶層１０２を形成した後、単結晶層１０２を覆う保護層９０２を、単結晶層１０２が形成された支持基板１０１面の全面に渡り形成する。そして、図４２に示すように、単結晶層１０２または単結晶層１０２上に形成された層（たとえばバッファ層）の表面が露出するように、保護層９０２の一部を除去する。保護層９０２は、バッファ層等の単結晶層１０２上の層を形成した後に、支持基板１０１の全面を覆うように形成してよい。保護層９０２の除去には、フォトリソグラフィとエッチングを用いた方法、または、研磨を用いることができる。
【００８３】
貼り合わせる前の単結晶層１０２を僻開で形成する場合には、僻開部に発生するバリの除去、劈開時に発生する粉の除去、液中での僻開、僻開前にレジスト等での保護等により、粉塵の付着を防止することができる。粉塵の付着により接着性が低下する恐れがあるので、これら対策により接着性を高めることが期待できる。
【００８４】
（実施形態８）
図４３は、半導体結晶層形成基板１０００の平面図である。図４４は、半導体結晶層形成基板１０００の断面図である。図４４は、図４３のＢ−Ｂ線における断面を示す。本実施形態８では、支持基板１０１上の単結晶層１０２の平面形状が、図７等において示した分割体１０８の平面形状と一致する場合を説明する。つまり、本例におけるそれぞれの単結晶層１０２は、複数の分割体１０８に分割されない。
【００８５】
本実施形態８の半導体結晶層形成基板１０００は、支持基板１０１および単結晶層１０２を有する。半導体結晶層形成基板１０００の支持基板１０１および単結晶層１０２は、以下に述べる点を除き上記した各実施形態と同様である。ただし、半導体結晶層形成基板１０００の単結晶層１０２の平面形状は、１００μｍ〜５ｍｍの幅の線（単結晶層）と１μｍ〜２０ｍｍの幅の溝を交互に敷き詰めた、ＬＳパターンである。いわゆるラインの長さは、５ｃｍ〜５０ｃｍとすることができる。ラインの長さは、図４３に示すように、支持基板１０１の面積（または口径）で制限される最大の長さ（支持基板１０１の端面から端面までの長さ）とすることもできる。
【００８６】
半導体結晶層形成基板１０００は、以下のようにして製造できる。すなわち、半導体結晶層の成長用基板の全面に、犠牲層と単結晶層１０２となる結晶層を、たとえばエピタキシャル成長法を用いて順次形成する。成長用基板の全面に形成した結晶層をエッチングして、犠牲層または成長用基板の一部を露出させる。これにより、結晶層を複数の分割体に分割する。成長用基板に形成された結晶層の分割体は、後に支持基板１０１に転写されて単結晶層１０２になる。
【００８７】
結晶層の分割体の形成方法は以下の通りである。分割体の大きさおよび溝の幅を有するマスクパターンを用い、ポジ型レジストを用いて結晶層の上にレジストマスクを形成する。当該レジストマスクをマスクとして、結晶層をエッチングし、結晶層の分割体を形成する。当該エッチングでは、成長用基板に至るまでエッチングすることが好ましい。つまり、当該エッチングにより、犠牲層を貫通して成長用基板が露出することが好ましい。
【００８８】
結晶層の分割体が形成された成長用基板と、転写先の支持基板１０１の表面とを、イオンビームを用いて活性化することで、接着性を強化する。その後、結晶層の分割体を有する成長用基板および支持基板１０１の表面を向かい合わせて貼り合わせ、貼り合わせ基板を得る。貼りあわせ時には、必要に応じて成長用基板および支持基板１０１を圧着する。この貼り合わせにより、隣接する分割体の間に形成されている溝の内壁と、支持基板１０１とによって空洞が形成される。
【００８９】
上記した貼り合わせにより形成された空洞にエッチング剤を導入し、成長用基板の犠牲層をエッチングすることで、結晶層の分割体（単結晶層１０２）を支持基板１０１に残した状態で、支持基板１０１と成長用基板とを分離する。このようにして、支持基板１０１上に単結晶層１０２を有する半導体結晶層形成基板１０００が製造できる。
【００９０】
図４５〜図４８は、半導体結晶層形成基板１０００を用いた複合基板の製造方法を工程順に示した断面図である。上記のように形成した半導体結晶層形成基板１０００の全面に、図４５に示すように、犠牲層１０４および半導体結晶層１０６を、たとえばエピタキシャル成長法により順次形成する。
【００９１】
犠牲層１０４と半導体結晶層１０６を形成した半導体結晶層形成基板１０００に対し、犠牲層１０４の一部が露出するように半導体結晶層１０６をエッチングする。本例では、図４６に示すように、単結晶層１０２のＬＳパターンと同様のＬＳパターンで、半導体結晶層１０６をエッチングする。これにより、半導体結晶層１０６が複数の分割体１０８に分割され、隣接する分割体１０８との間には溝が形成される。
【００９２】
分割体１０８は以下のように形成できる。単結晶層１０２と同じ線幅および溝幅のＬＳパターンのポジ型レジストマスクを単結晶層１０２のパターンに合わせて半導体結晶層１０６上に形成する。次に、当該ポジ型レジストマスクをマスクとして、半導体結晶層１０６および犠牲層１０４をエッチングする。当該エッチングでは、支持基板１０１に至るまでエッチングすることが好ましい。
【００９３】
半導体結晶層１０６を有する半導体結晶層形成基板１０００と転写先基板１２０の表面を、イオンビームを用いて活性化することで接着性を強化する。次に、半導体結晶層１０６の表面と転写先基板１２０の表面を向かい合わせて貼り合わせ、図４７に示すように、貼り合わせ基板を得る。貼り合わせ時には、必要に応じて圧着する。この貼り合わせにより、隣接する分割体１０８の間の溝と、転写先基板１２０の表面によって空洞が形成される。
【００９４】
図４８に示すように、空洞にエッチング剤を導入することで犠牲層１０４をエッチングする。犠牲層１０４をエッチングにより除去することで、半導体結晶層１０６を転写先基板１２０に残した状態で、転写先基板１２０と半導体結晶層形成基板１０００とを分離することができる。犠牲層１０４のエッチングは、貼り合わせ基板の側面を、エッチング液（剤）に浸漬させ、空洞内に毛細管現象によりエッチング液を供給し、静置することで実行できる。これにより犠牲層１０４のエッチングが進行し、転写先基板１２０と半導体結晶層形成基板１０００とが分離され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が得られる。なお、半導体結晶層形成基板１０００は再利用される。
【００９５】
上記した実施形態５〜８において、実施形態３の平滑化および活性化を適用してもよく、実施形態４の中間層３０２を適用してもよい。また、図２６に示す角部４０２を適用してもよい。
【００９６】
上記した実施形態において、転写先基板１２０あるいは第２転写先基板１５０には、半導体素子等で構成された電子回路が形成されていてもよい。電子回路が形成された基板の表面全体に絶縁層を形成した後、転写先基板１２０あるいは第２転写先基板１５０は平坦化されていてもよい。転写先基板１２０あるいは第２転写先基板１５０の電子回路が形成された領域とは別の領域に半導体結晶層１０６を貼り合わせてもよく、電子回路が形成された領域に重ねて半導体結晶層１０６を貼り合わせてもよい。
【００９７】
（実施例１）
実施形態８で説明した半導体結晶層形成基板１０００の製造方法を具体的に説明する。半導体結晶層形成基板１０００の単結晶層１０２となる半導体結晶層の成長用基板として４インチＧａＡｓ基板を用いた。半導体結晶層形成基板１０００の支持基板１０１として４インチＳｉ基板を用い、単結晶層１０２となる半導体結晶層としてＧａＡｓ結晶層を用いた。
【００９８】
成長用基板である４インチＧａＡｓ基板の全面に、犠牲層となるＡｌＡｓ結晶層および単結晶層１０２となるＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々７ｎｍおよび１．０μｍとした。
【００９９】
３００／２００μｍＬＳパターンのポジ型レジスト膜をＧａＡｓ結晶層上に形成し、当該レジスト膜をマスクにして、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を４インチＧａＡｓ基板に至るまでエッチングした。当該エッチングによりＧａＡｓ結晶層を複数の分割体に分割した。ＧａＡｓ結晶層に対するエッチング剤としてリン酸系エッチャントを用いた。
【０１００】
４インチＧａＡｓ基板のＧａＡｓ結晶層表面と支持基板１０１である４インチＳｉ基板の表面に真空中でアルゴンイオンビームを照射して、当該表面を活性化した。その後、真空中でＧａＡｓ結晶層の表面と４インチＳｉ基板の表面を向かい合わせ、４インチＧａＡｓ基板と４インチＳｉ基板とを貼り合わせた。貼り合わせの際、１０００００Ｎの荷重（圧力：１２．３ＭＰａ）を加えて両基板を圧着した。圧着は常温で行った。
【０１０１】
ＧａＡｓ結晶層の隣接する分割体間の溝による空洞にエッチング液を導入し、犠牲層であるＡｌＡｓ結晶層をエッチングにより除去して、４インチＳｉ基板上にＧａＡｓ結晶層を残した状態で４インチＧａＡｓ基板と４インチＳｉ基板とを分離した。ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）に浸漬させ、空洞内に毛細管現象によりエッチング液を供給し、静置することで実行した。以上のようにして、４インチＳｉ基板上に、厚さ１．０μｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する半導体結晶層形成基板が得られた。
【０１０２】
（実施例２）
実施例１で得られた半導体結晶層形成基板１０００を用い、実施形態８で説明した方法により複合基板を製造した。犠牲層１０４として厚さ７ｎｍのＡｌＡｓ結晶層を用い、半導体結晶層１０６として厚さ１００ｎｍのＧａＡｓ結晶層を用いた。転写先基板１２０として４インチＳｉ基板を用いた。
【０１０３】
半導体結晶層形成基板１０００の全面に、厚さ７ｎｍのＡｌＡｓ結晶層および厚さ１００ｎｍのＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。単結晶層１０２であるＧａＡｓ結晶層の３００／２００μｍＬＳパターンに合わせて、３００／２００μｍＬＳパターンのポジ型レジスト膜を厚さ１００ｎｍのＧａＡｓ結晶層上に形成し、当該ポジ型レジスト膜をマスクとして、ＧａＡｓ結晶層およびＡｌＡｓ結晶層を支持基板１０１であるＳｉ基板に至るまでエッチングした。ＧａＡｓ結晶層のエッチングにはリン酸系エッチャントを用いた。
【０１０４】
半導体結晶層１０６であるＧａＡｓ結晶層の表面と転写先基板１２０である４インチＳｉ基板の表面に真空中でアルゴンイオンビームを照射して、当該表面を活性化した。その後、真空中でＧａＡｓ結晶層の表面と４インチＳｉ基板の表面とを向かい合わせ、半導体結晶層形成基板１０００と４インチＳｉ基板とを貼り合わせた。貼り合わせの際、１０００００Ｎの荷重（圧力：１２．３ＭＰａ）を加えて両基板を圧着した。圧着は常温で行った。
【０１０５】
半導体結晶層１０６（分割体１０８）の間の溝による空洞にエッチング液を導入し、犠牲層１０４であるＡｌＡｓ結晶層をエッチングにより除去して、４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を残した状態で半導体結晶層形成基板１０００と４インチＳｉ基板とを分離した。以上のようにして、転写先基板１２０である４インチＳｉ基板上に、厚さ１００ｎｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する複合基板が得られた。ここで得られた半導体結晶層形成基板を成長用基板として用い、上述の工程を複数の転写先基板１２０に対して繰り返すことにより、４インチＳｉ基板上に、厚さ１００ｎｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する複合基板を繰り返し得た。
【０１０６】
（実施例３）
支持基板１０１として１２インチＳｉ基板を用いた以外は実施例１と同様に半導体結晶層形成基板を形成した。支持基板１０１として１２インチＳｉ基板を用いた場合も実施例１と同様に、１２インチＳｉ基板上に、厚さ１．０μｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する半導体結晶層形成基板が得られた。
【０１０７】
（実施例４）
半導体結晶層形成基板１０００として実施例３で得られた半導体結晶層形成基板を用い、転写先基板１２０として１２インチＳｉ基板を用いた以外は実施例２と同様に複合基板を形成する。ただし、貼り合わせの際の荷重は、１０００００Ｎ（圧力：１．３７ＭＰａ）とする。転写先基板１２０として１２インチＳｉ基板を用いた場合も、実施例２と同様に、１２インチＳｉ基板上に、厚さ１００ｎｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する複合基板が得られる。
【０１０８】
（実施例５）
半導体結晶層１０６として厚さ１００ｎｍのＧａＡｓ結晶層の代わりに厚さ１μｍのＧｅ結晶層を用いる以外は、実施例２と同様の方法で複合基板を製造した。これにより、実施例１で得られた半導体結晶層形成基板１０００を用い、実施例２と同様の方法で、転写先基板１２０である４インチＳｉ基板上に、厚さ１μｍ、３００／２００μｍＬＳパターンのＧｅ結晶層を有する複合基板が得られた。
【０１０９】
ここで得られた半導体結晶層形成基板を成長用基板として用い、上述の工程を複数の転写先基板１２０に対して繰り返すことにより、４インチＳｉ基板上に、厚さ１μｍ、３００／２００μｍＬＳパターンのＧｅ結晶層を有する複合基板を繰り返し得た。
【０１１０】
（実施例６）
半導体結晶層形成基板１０００の製造方法を具体的に説明する。半導体結晶層形成基板１０００の単結晶層１０２となる半導体結晶層の成長用基板として、４インチＧａＡｓ基板を用いた。半導体結晶層形成基板１０００の支持基板１０１として４インチＳｉ基板を用い、単結晶層１０２となる半導体結晶層としてＧａＡｓ結晶層を用いた。
【０１１１】
４インチＧａＡｓ基板の表面をレジストで保護した後、１辺が２ｃｍの正方形の板状に劈開し、平面形状が２ｃｍ角のサンプルを４つ得た。表面のレジストをアセトンで除去した後、２ｃｍ角のＧａＡｓ基板表面と支持基板１０１である４インチＳｉ基板の表面に真空中でアルゴンイオンビームを照射して、当該表面を活性化した。その後、真空中でＧａＡｓ結晶層の表面と４インチＳｉ基板の表面を向かい合わせ、２ｃｍ角のＧａＡｓ基板４枚と４インチＳｉ基板とを貼り合わせた。貼り合わせの際、３０００Ｎの荷重（圧力：１．８８ＭＰａ）を加えて両基板を圧着した。圧着は常温で行った。４インチＳｉ基板上に、２ｃｍ角のＧａＡｓ基板を４つ有する半導体結晶層形成基板が得られた。さらにこの半導体結晶層形成基板のＧａＡｓ基板表面をＣＭＰ処理した。
【０１１２】
（実施例７）
実施例６で得られた半導体結晶層形成基板１０００を用い、実施例２と同様の方法で複合基板を製造した。これにより、転写先基板１２０である４インチＳｉ基板上に、厚さ１００ｎｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する複合基板が得られた。ここで得られる半導体結晶層形成基板を成長用基板として用い、上述の工程を複数の転写先基板１２０に対して繰り返すことにより、４インチＳｉ基板上に、厚さ１００ｎｍ、３００／２００μｍＬＳパターンのＧａＡｓ結晶層を有する複合基板を繰り返し得た。
【０１１３】
なお本明細書において、層または基板などの第１の要素の「上」に第２の要素があるという場合は、第２の要素が第１の要素の上に直接的に配置される場合だけでなく、第２の要素および第１の要素の間にその他の要素が介在して、第２の要素が第１の要素の上に間接的に配置される場合も含むことができる。第１の要素の「上」に第２の要素を形成する場合も、前記と同様に、第１の要素の上に直接的または間接的に第２の要素を形成する場合を含むことができる。また、「上」、「下」等の方向を指す語句は、半導体基板、複合基板およびデバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を示さなくてもよい。
【符号の説明】
【０１１４】
１００・・・半導体結晶層形成基板、１０１・・・支持基板、１０２・・・単結晶層、１０３・・・研磨パッド、１０４・・・犠牲層、１０６・・・半導体結晶層、１０７・・・絶縁層、１０８・・・分割体、１１０・・・溝、１１２・・・第１表面、１２０・・・転写先基板、１２２・・・第２表面、１２４・・・第３表面、１３０・・・イオンビーム生成器、１４０・・・空洞、１４２・・・エッチング液、１５０・・・第２転写先基板、１５２・・・第４表面、１６２・・・第５表面、１６４・・・第６表面、１６６・・・第７表面、１６８・・・第８表面、２００・・・複合基板、３００・・・半導体結晶層形成基板、３０２・・・中間層、４００・・・半導体結晶層形成基板、４０２・・・角部、５００・・・半導体結晶層形成基板、５０２・・・凹部、６００・・・半導体結晶層形成基板、６０２・・・絶縁層、７００・・・半導体結晶層形成基板、７０２・・・充填層、８００・・・半導体結晶層形成基板、８０２・・・成長阻害層、９００・・・半導体結晶層形成基板、９０２・・・保護層、１０００・・・半導体結晶層形成基板
【図１】
2014020906.tif 000003
【図２】
2014020906.tif 000004
【図３】
2014020906.tif 000005
【図４】
2014020906.tif 000006
【図５】
2014020906.tif 000007
【図６】
2014020906.tif 000008
【図７】
2014020906.tif 000009
【図８】
2014020906.tif 000010
【図９】
2014020906.tif 000011
【図１０】
2014020906.tif 000012
【図１１】
2014020906.tif 000013
【図１２】
2014020906.tif 000014
【図１３】
2014020906.tif 000015
【図１４】
2014020906.tif 000016
【図１５】
2014020906.tif 000017
【図１６】
2014020906.tif 000018
【図１７】
2014020906.tif 000019
【図１８】
2014020906.tif 000020
【図１９】
2014020906.tif 000021
【図２０】
2014020906.tif 000022
【図２１】
2014020906.tif 000023
【図２２】
2014020906.tif 000024
【図２３】
2014020906.tif 000025
【図２４】
2014020906.tif 000026
【図２５】
2014020906.tif 000027
【図２６】
2014020906.tif 000028
【図２７】
2014020906.tif 000029
【図２８】
2014020906.tif 000030
【図２９】
2014020906.tif 000031
【図３０】
2014020906.tif 000032
【図３１】
2014020906.tif 000033
【図３２】
2014020906.tif 000034
【図３３】
2014020906.tif 000035
【図３４】
2014020906.tif 000036
【図３５】
2014020906.tif 000037
【図３６】
2014020906.tif 000038
【図３７】
2014020906.tif 000039
【図３８】
2014020906.tif 000040
【図３９】
2014020906.tif 000041
【図４０】
2014020906.tif 000042
【図４１】
2014020906.tif 000043
【図４２】
2014020906.tif 000044
【図４３】
2014020906.tif 000045
【図４４】
2014020906.tif 000046
【図４５】
2014020906.tif 000047
【図４６】
2014020906.tif 000048
【図４７】
2014020906.tif 000049
【図４８】
2014020906.tif 000050
【国際調査報告】
2014020906.tif 000051
2014020906.tif 000052
2014020906.tif 000053
2014020906.tif 000054