(57)【要約】  並列型ＡＤ変換器にて、互いに異なる比較基準電位が入力され、その比較基準電位と入力されるアナログ入力信号とを比較する複数の比較器と、複数の比較器の出力をエンコードしてデジタル信号を出力するエンコーダと、基準電圧を抵抗分圧して比較基準電位を生成し抵抗間の出力ノードより比較器に供給する抵抗ラダー回路とを備え、抵抗ラダー回路における比較基準電位の出力ノードに対して、比較器が発生する雑音電流に応じた補正電流を供給するようにして、比較器が発生する雑音電流を補正電流によって打ち消し、抵抗ラダー回路のバイアス電流を低減でき、かつＡＤ変換における精度劣化を抑制できるようにする。
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【特許請求の範囲】
【請求項１】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、
直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、
前記抵抗ラダー回路は、前記比較器が発生する雑音電流による前記比較基準電位の変動を前記出力ノードに電流を供給することによって補正する補正回路を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記補正回路が前記出力ノードに供給する電流は、前記比較器が発生する雑音電流と大きさが同じで逆方向の電流であることを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
前記補正回路は、前記比較器が発生する雑音電流を模擬して検出するモニタ回路と、
前記モニタ回路により検出された電流に基づいて、前記出力ノードに供給する電流を調整する電流制御回路とを有することを特徴とする請求項２記載のアナログデジタル変換器。
【請求項４】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜３の何れか１項に記載のアナログデジタル変換器。
【請求項５】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードのうちの一部の出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜３の何れか１項に記載のアナログデジタル変換器。
【請求項６】
前記抵抗ラダー回路における両端の出力ノードから約２０％の位置にある出力ノードを少なくとも含む出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜３の何れか１項に記載のアナログデジタル変換器。
【請求項７】
前記抵抗ラダー回路における両端の出力ノードから約２０％の位置にある出力ノードに対してのみ前記補正回路が接続されることを特徴とする請求項１〜３の何れか１項に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器（ＡＤ変換器）に関する。
【背景技術】
【０００２】
図６Ａは、並列型アナログデジタル変換器（ＡＤ変換器）の構成例を示す図である。図６Ａには、入力されたアナログ入力信号をｎビット（ｎは自然数）のデジタル信号ＤＯ［ｎ−１：０］に変換する並列型ＡＤ変換器（フラッシュＡＤ変換器）を示している。図６Ａにおいて、Ｒ０〜Ｒｍ（ｍ＝２n−１）は抵抗であり、ＣＭＰ１〜ＣＭＰｍは比較器（コンパレータ）であり、ＥＮＣはエンコーダである。【０００３】
抵抗Ｒ０〜Ｒｍは、低電位側の基準電圧ＶBが供給される電源端子と高電位側の基準電圧ＶTが供給される電源端子との間に、抵抗Ｒ０、Ｒ１、Ｒ２、・・・、Ｒ（ｍ−３）、Ｒ（ｍ−２）、Ｒ（ｍ−１）、Ｒｍの順で直列に接続される。ｉ＝１〜ｍの整数として、抵抗Ｒ（ｉ−１）と抵抗Ｒｉとの接続点ＲＥＦ＜ｉ＞の電位が、比較基準電位ＶＲＥＦ＜ｉ＞として比較器ＣＭＰ１〜ＣＭＰｍに入力される。すなわち、抵抗Ｒ０〜Ｒｍからなる抵抗ラダー回路は、電圧ＶBと電圧ＶTの間を抵抗分圧することで比較基準電位ＶＲＥＦ＜ｉ＞を生成して比較器ＣＭＰ１〜ＣＭＰｍに供給する。【０００４】
比較器ＣＭＰｉは、入力端子ＩＮＰから入力されるアナログ入力信号ＶＩＮＰ、及び入力端子ＩＮＮから入力されるアナログ入力信号ＶＩＮＮが入力される。また、比較器ＣＭＰｉには、抵抗ラダー回路の接続点ＲＥＦ＜ｉ＞の電位である比較基準電位ＶＲＥＦ＜ｉ＞、及び抵抗ラダー回路の接続点ＲＥＦ＜ｍ−ｉ＋１＞の電位である比較基準電位ＶＲＥＦ＜ｍ−ｉ＋１＞が入力される。比較器ＣＭＰｉは、比較基準電位ＶＲＥＦ＜ｉ＞とアナログ入力信号ＶＩＮＰの差（差電圧）、及び比較基準電位ＶＲＥＦ＜ｍ−ｉ＋１＞とアナログ入力信号ＶＩＮＮの差（差電圧）を比較し、その比較結果を出力する。エンコーダＥＮＣは、各比較器ＣＭＰｉの比較結果が入力され、それらをエンコードしてデジタル信号ＤＯ［ｎ−１：０］に変換し出力する。【０００５】
前述の並列型ＡＤ変換器は、比較器を並列に動作させて、アナログ入力信号と複数の比較基準電位との比較を並列に実行することで、高速にＡＤ変換を行うことが可能である。その反面、例えばｎビット並列型ＡＤ変換器（全ビットフラッシュＡＤ変換器）の場合には（２n−１）個の比較器が必要となり、消費電力が大きくなる。しかし、近年、比較器の低電力化が進み、並列型ＡＤ変換器の消費電力において抵抗ラダー回路での消費電力が大きな割合を占めるようになってきている。【０００６】
ここで、図６Ａに示したような並列型ＡＤ変換器では、比較器ＣＭＰ１〜ＣＭＰｍに比較基準電位ＶＲＥＦ＜ｉ＞を供給する、抵抗Ｒ０〜Ｒｍからなる抵抗ラダー回路は重要な要素回路であり、抵抗ラダー回路の精度が並列型ＡＤ変換器全体の精度に影響を及ぼす。抵抗ラダー回路の精度を劣化させる要因の一つに比較器ＣＭＰ１〜ＣＭＰｍからの雑音がある。比較器ＣＭＰ１〜ＣＭＰｍが動作する過程で発生する雑音電流Ｉｎにより、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞が変動し、例えば図６ＢにおいてＬＶ６１に示す理想の比較基準電位に対して、ＬＶ６２に示すように比較基準電位が変動する。この雑音電流Ｉｎによる比較基準電位ＶＲＥＦ＜ｉ＞の変動は、ＡＤ変換における変換誤差を増大させ、並列型ＡＤ変換器の精度を劣化させる。従来においては、抵抗ラダー回路のバイアス電流Ｉｂｉａｓを雑音電流Ｉｎよりも十分大きく設定し、雑音電流Ｉｎによる影響を非常に小さくすることで、並列型ＡＤ変換器の精度が劣化するのを抑制していた。【０００７】
スイッチトキャパシタ積分回路を備えるＡＤ変換器において、回路の形成面積の増加を抑制しつつ、スイッチング動作に起因して発生するキックバックノイズの影響を抑制する技術が提案されている（特許文献１参照）。【０００８】
しかし、前述のように並列型ＡＤ変換器の精度劣化を抑制するために、抵抗ラダー回路のバイアス電流Ｉｂｉａｓを雑音電流Ｉｎよりも十分大きく設定すると、抵抗ラダー回路での消費電力が増加するという問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−３３３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、消費電力の増加を抑制しつつ比較基準電位の変動を抑え、並列型ＡＤ変換器の精度劣化を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、前記抵抗ラダー回路は、前記比較器が発生する雑音電流による前記比較基準電位の変動を前記出力ノードに電流を供給することによって補正する補正回路を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、抵抗ラダー回路の補正回路により、比較器が発生する雑音電流による比較基準電位の変動が補正されるので、抵抗ラダー回路のバイアス電流を低減し、かつアナログデジタル変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なアナログデジタル変換器を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図２】図２は、本発明の第２の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図３】図３は、第２の実施形態における雑音電流のモニタ回路の構成例を示す図である。
【図４Ａ】図４Ａは、本発明の第４の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図４Ｂ】図４Ｂは、第４の実施形態における抵抗ラダー回路が有する抵抗の抵抗値の例を示す図である。
【図４Ｃ】図４Ｃは、第４の実施形態における電位変動量を示す図である。
【図５】図５は、本発明の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。
【図６Ａ】図６Ａは、並列型アナログデジタル変換器の構成例を示す図である。
【図６Ｂ】図６Ｂは、並列型アナログデジタル変換器における比較基準電位の変動を説明するための図である。
【図７】図７は、並列型アナログデジタル変換器で用いられる比較器の構成例を示す図である。
【図８Ａ】図８Ａは、抵抗ラダー回路に流れる雑音電流の例を示す図である。
【図８Ｂ】図８Ｂは、抵抗ラダー回路の電位変動の例を示す図である。
【図９】図９は、本発明の第３の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図１０】図１０は、第３の実施形態におけるアナログデジタル変換器の消費電力を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
まず、並列型アナログデジタル変換器（ＡＤ変換器）で用いられる比較器が発生する雑音電流について説明する。図７は、並列型ＡＤ変換器で用いられる比較器の構成例を示す図である。図７には、並列型ＡＤ変換器で多用されるスイッチトキャパシタ回路を入力部に有する比較器を一例として示している。図７に示す比較器は、ＭＯＳ（metal oxide semiconductor）トランジスタ７１Ｐ、７１Ｎ、抵抗７２Ｐ、７２Ｎ、電流源７３、アナログラッチ７４、容量７５Ｐ、７５Ｎ、及びスイッチＳＷ１Ｐ、ＳＷ１Ｎ、ＳＷ２Ｐ、ＳＷ２Ｎ、ＳＷ３Ｐ、ＳＷ３Ｎを有する。
【００１６】
トランジスタ７１Ｐ、７１Ｎは、増幅を司る差動対のトランジスタであり、駆動素子をなすものである。トランジスタ７１Ｐ、７１Ｎのソースは、電流源７３に接続される。また、トランジスタ７１Ｐのドレインは、負荷素子をなす抵抗７２Ｐの一端に接続され、トランジスタ７１Ｎのドレインは、負荷素子をなす抵抗７２Ｎの一端に接続される。抵抗７２Ｐ、７２Ｎの他端は、電源電圧（Ｖｃｃ）に接続される。
【００１７】
トランジスタ７１Ｐのゲートは、サンプリング容量としての容量７５Ｐの一方の電極に接続される。容量７５Ｐの他方の電極には、スイッチＳＷ１Ｐを介して正相アナログ入力信号ＶＩＮＰが供給され、スイッチＳＷ２Ｐを介して正相比較基準電位ＶＲＥＦＰ＜ｉ＞が供給される。また、トランジスタ７１Ｎのゲートは、サンプリング容量としての容量７５Ｎの一方の電極に接続される。容量７５Ｎの他方の電極には、スイッチＳＷ１Ｎを介して逆相アナログ入力信号ＶＩＮＮが供給され、スイッチＳＷ２Ｎを介して逆相比較基準電位ＶＲＥＦＮ＜ｉ＞が供給される。例えば正相比較基準電位ＶＲＥＦＰ＜ｉ＞を電位ＶＲＥＦ＜ｉ＞とすると、逆相比較基準電位ＶＲＥＦＮ＜ｉ＞は電位ＶＲＥＦ＜ｍ−ｉ＋１＞である。また、トランジスタ７１Ｐ、７１Ｎのゲートと容量７５Ｐ、７５Ｎの一方の電極との接続点には、スイッチＳＷ３Ｐ、ＳＷ３Ｎを介してコモン電位ＶＣが供給可能となっている。
【００１８】
アナログラッチ７４は、トランジスタ７１Ｐのドレインと抵抗７２Ｐの接続点の電位、及びトランジスタ７１Ｎのドレインと抵抗７２Ｎの接続点の電位を入力として受け、その入力の判定動作を行って最終的に“１”又は“０”の値に判定し、判定結果を出力信号ＶＯＵＴＰ、ＶＯＵＴＮとして出力する。なお、図７に示す容量７６Ｐ、７６Ｎは、寄生容量である。
【００１９】
図７に示した比較器は、リセット期間において、スイッチＳＷ１Ｐ、ＳＷ１Ｎが非導通状態（開状態、オフ状態）とされ、スイッチＳＷ２Ｐ、ＳＷ２Ｎが導通状態（閉状態、オン状態）とされて、容量７５Ｐ、７５Ｎの一方の電極に比較基準電位ＶＲＥＦＰ＜ｉ＞、ＶＲＥＦＮ＜ｉ＞が供給される。そして、比較器は、リセット期間に続く比較期間において、スイッチＳＷ１Ｐ、ＳＷ１Ｎが導通状態（閉状態、オン状態）とされ、スイッチＳＷ２Ｐ、ＳＷ２Ｎが非導通状態（開状態、オフ状態）とされて、容量７５Ｐ、７５Ｎの一方の電極にアナログ入力信号ＶＩＮＰ、ＶＩＮＮが供給される。このように、各スイッチＳＷ１Ｐ、ＳＷ１Ｎ、ＳＷ２Ｐ、ＳＷ２Ｎが適宜制御されることで、比較器は、比較基準電位ＶＲＥＦＰ＜ｉ＞とアナログ入力信号ＶＩＮＰの差（差電圧）、及び比較基準電位ＶＲＥＦＮ＜ｉ＞とアナログ入力信号ＶＩＮＮの差（差電圧）を比較し、その比較結果を出力する。
【００２０】
ここで、サンプリング容量である容量７５Ｐ、７５Ｎの容量値をＣｓ、寄生容量７６Ｐ、７６Ｎの容量値をＣｐとすると、比較器が動作する過程で発生する正相側の雑音電流Ｉｎｐ＜ｉ＞及び逆相側の雑音電流Ｉｎｎ＜ｉ＞は（式１）で表される。なお、ｔcはサイクル時間（＝１／動作周波数）である。
【００２１】
【数１】
2013183688.tif 000003
【００２２】
したがって、抵抗ラダー回路における比較基準電位ＶＲＥＦ＜ｉ＞の出力ノードに対応する接続点ＲＥＦ＜ｉ＞に対して流れる雑音電流Ｉｎ＜ｉ＞は（式２）で表される。
【００２３】
【数２】
2013183688.tif 000004
【００２４】
前記（式２）から明らかなように、接続点ＲＥＦ＜ｉ＞に対して流れる雑音電流Ｉｎ＜ｉ＞は入力信号に依存せず、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の位置のみで決まる。６４個の抵抗からなる抵抗ラダー回路、すなわち６ビットの並列型ＡＤ変換器が備える抵抗ラダー回路に流れる雑音電流Ｉｎの一例を図８Ａに示し、その雑音電流Ｉｎによる接続点ＲＥＦ＜ｉ＞での電位変動ΔＶの一例を図８Ｂに示す。図８Ａに示されるように、抵抗ラダー回路の中心部から端部に向かって雑音電流Ｉｎの大きさは大きくなる。また、抵抗ラダー回路に流れる雑音電流Ｉｎによる電位変動ΔＶは、図８Ｂに示すような特徴的なパターンを有する。すなわち、抵抗ラダー回路の両端及び中心部では電位変動が小さく、両端からラダー長の約２０％の位置で電位変動が最大となる。また、図８Ｂにおいて、抵抗ラダー回路を構成する抵抗の抵抗値ＲはＲ１＜Ｒ２＜Ｒ３であり、抵抗値が大きいほど電位変動が大きくなる。
【００２５】
このように、雑音電流Ｉｎ＜ｉ＞による接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞の変動量は、入力信号に依存しない。したがって、回路構成、及び抵抗ラダー回路に供給される基準電圧や動作周波数等の動作条件が決まれば、接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞の変動量をあらかじめ予測し補正することが可能となる。
【００２６】
（第１の実施形態）
本発明の第１の実施形態について説明する。
第１の実施形態におけるＡＤ変換器は、比較基準電位ＶＲＥＦ＜ｉ＞の出力ノードに対応する抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞に対して、比較器が発生する雑音電流Ｉｎ＜ｉ＞と大きさが同じで逆方向の電流を供給することで、雑音電流Ｉｎ＜ｉ＞を打ち消し、抵抗ラダー回路での電位変動を抑制する。図１は、第１の実施形態におけるＡＤ変換器の構成例を示す図である。図１には、入力されたアナログ入力信号をｎビット（ｎは自然数）のデジタル信号ＤＯ［ｎ−１：０］に変換する並列型ＡＤ変換器（フラッシュＡＤ変換器）を一例として示している。図１において、Ｒ０〜Ｒｍ（ｍ＝２n−１）は抵抗であり、ＩＳ１〜ＩＳｍは電流源である。また、ＣＭＰ１〜ＣＭＰｍは比較器（コンパレータ）であり、ＥＮＣはエンコーダである。
【００２７】
抵抗Ｒ０〜Ｒｍは、例えば電圧ＶB（低電位側の基準電圧）が供給される電源端子と電圧ＶT（高電位側の基準電圧）が供給される電源端子との間に、抵抗Ｒ０、Ｒ１、Ｒ２、Ｒ３、・・・、Ｒ（ｍ−３）、Ｒ（ｍ−２）、Ｒ（ｍ−１）、Ｒｍの順で直列に接続される。抵抗Ｒ（ｉ−１）と抵抗Ｒ（ｉ）との接続点ＲＥＦ＜ｉ＞が比較基準電位ＶＲＥＦ＜ｉ＞の出力ノードに対応し、接続点ＲＥＦ＜ｉ＞の電位が、比較基準電位ＶＲＥＦ＜ｉ＞として比較器ＣＭＰ１〜ＣＭＰｍに入力される。なお、ｉは添え字であり、ｉ＝１〜ｍの整数である。すなわち、抵抗Ｒ０〜Ｒｍからなる抵抗ラダー回路は、電圧ＶBと電圧ＶTの間を抵抗分圧することで比較基準電位ＶＲＥＦ＜ｉ＞を生成して比較器ＣＭＰ１〜ＣＭＰｍに供給する。
【００２８】
比較器ＣＭＰｉは、例えば図７に例示したような比較器である。比較器ＣＭＰｉは、その入力が入力端子ＩＮＰ、ＩＮＮに接続されて、アナログ入力信号ＶＩＮＰ、ＶＩＮＮが入力される。また、比較器ＣＭＰｉは、その入力が、抵抗Ｒ（ｉ−１）と抵抗Ｒ（ｉ）の接続点ＲＥＦ＜ｉ＞、及び抵抗Ｒ（ｍ−ｉ）と抵抗Ｒ（ｍ−ｉ＋１）の接続点ＲＥＦ＜ｍ−ｉ＋１＞に接続されて、比較基準電位ＶＲＥＦ＜ｉ＞、ＶＲＥＦ＜ｍ−ｉ＋１＞が入力される。比較器ＣＭＰｉは、比較基準電位ＶＲＥＦ＜ｉ＞とアナログ入力信号ＶＩＮＰの差（差電圧）、及び比較基準電位ＶＲＥＦ＜ｍ−ｉ＋１＞とアナログ入力信号ＶＩＮＮの差（差電圧）を比較し、その比較結果を出力する。エンコーダＥＮＣは、各比較器ＣＭＰｉの比較結果が入力され、それらをエンコードしてデジタル信号ＤＯ［ｎ−１：０］に変換し出力する。
【００２９】
電流源ＩＳｉは、比較器ＣＭＰｉが発生する雑音電流Ｉｎ＜ｉ＞を打ち消すための補正電流源である。電流源ＩＳｉは、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞に接続され、比較器が発生する雑音電流Ｉｎ＜ｉ＞と大きさが同じで逆方向の電流Ｉｃ＜ｉ＞を接続点ＲＥＦ＜ｉ＞に対して供給する。これにより、電流源ＩＳｉが供給する補正電流Ｉｃ＜ｉ＞によって、比較器が発生する雑音電流Ｉｎ＜ｉ＞を打ち消し、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞の変動を抑制することができる。
【００３０】
ここで、補正電流源である電流源ＩＳｉが供給する補正電流Ｉｃ＜ｉ＞の大きさは、抵抗ラダー回路の通常のバイアス電流と比較すると小さく（例えば数百分の１程度であり）、電流源ＩＳｉによる消費電力の増加はほとんどない。なお、補正電流Ｉｃ＜ｉ＞を供給するための電流源ＩＳｉは、抵抗ラダー回路における接続点ＲＥＦ＜１＞〜ＲＥＦ＜ｍ＞の各々に対して設けなくとも良い。
【００３１】
第１の実施形態によれば、抵抗ラダー回路において、比較基準電位ＶＲＥＦ＜ｉ＞の出力ノードに対応する接続点ＲＥＦ＜ｉ＞に対し、比較器が発生する雑音電流Ｉｎ＜ｉ＞に応じた補正電流Ｉｃ＜ｉ＞を電流源ＩＳｉが供給する。これにより、電流源ＩＳｉが供給する補正電流Ｉｃ＜ｉ＞によって、比較器が発生する雑音電流Ｉｎ＜ｉ＞を打ち消すことができ、抵抗ラダー回路のバイアス電流を低減し、かつＡＤ変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なＡＤ変換器が実現できる。
【００３２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
比較器が発生する雑音電流Ｉｎ＜ｉ＞による抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位変動ΔＶ＜ｉ＞は、（式３）で計算できる。
【００３３】
【数３】
2013183688.tif 000005
【００３４】
前記（式３）において、Ｒは抵抗ラダー回路を構成する抵抗の抵抗値、Ｃｓは比較器が有するサンプリング容量の容量値、Ｃｐは比較器における寄生容量の容量値である。また、Ｎは抵抗ラダー回路を構成する抵抗の数（抵抗ラダー回路が生成する比較基準電位により分割される電位範囲の数）、ＶTは高電位側の基準電圧、ＶBは低電位側の基準電圧、ｔcはサイクル時間（＝１／動作周波数）である。前記（式３）から明らかなように、雑音電流Ｉｎ＜ｉ＞による接続点ＲＥＦ＜ｉ＞の電位変動ΔＶ＜ｉ＞は、入力信号には依存しないが、比較器の動作周波数や寄生容量の容量値等に依存して変化する。例えば、比較器は、その動作周波数に、例えば５００ＭＨｚ〜１ＧＨｚなどのある幅を持たせて設計されることもあり、比較基準電位ＶＲＥＦ＜ｉ＞の出力ノードに対応する接続点ＲＥＦ＜ｉ＞の電位変動ΔＶ＜ｉ＞が事前に予測できないこともある。
【００３５】
そこで、第２の実施形態では、比較器が発生する雑音電流を測定するモニタ回路、及びその測定結果に応じて接続点ＲＥＦ＜ｉ＞に対して供給する補正電流を制御する制御回路を設ける。これにより、比較器の動作周波数や寄生容量の容量値等により比較器の発生する雑音電流が変化しても、接続点ＲＥＦ＜ｉ＞に対して補正電流を適切に供給することが可能になり、雑音電流Ｉｎ＜ｉ＞を打ち消し、抵抗ラダー回路での電位変動を抑制することができる。
【００３６】
図２は、第２の実施形態におけるＡＤ変換器の構成例を示す図である。図２には、入力されたアナログ入力信号を６ビットのデジタル信号ＤＯ５〜ＤＯ０に変換する並列型ＡＤ変換器を一例として示している。図２において、Ｒ０〜Ｒ６３は抵抗であり、ＩＳ１〜ＩＳ６３は電流源であり、ＣＭＰ１〜ＣＭＰ６３は比較器（コンパレータ）であり、ＥＮＣはエンコーダである。また、２１はモニタ回路（ＩＤＥＴ）であり、２２は電流制御回路（ＩＣＴＲＬ）である。抵抗Ｒ０〜Ｒ６３、電流源ＩＳ１〜ＩＳ６３、比較器ＣＭＰ１〜ＣＭＰ６３は、第１の実施形態における抵抗Ｒ０〜Ｒｍ、電流源ＩＳ１〜ＩＳｍ、比較器ＣＭＰ１〜ＣＭＰｍの値ｍを６３としたものに対応するので、これらについての重複する説明は省略する。
【００３７】
モニタ回路２１は、比較器が発生する雑音電流と同様の雑音電流を発生させて測定する。電流制御回路２２は、モニタ回路２１によって測定された雑音電流に基づいて、電流源ＩＳ１〜ＩＳ６３を制御し補正電流Ｉｃ＜１＞〜Ｉｃ＜６３＞を調整する。
例えば、図３に示すように、モニタ回路２１は、モニタ用の比較器ＤＣＭＰを用いて、比較器ＣＭＰ１〜ＣＭＰ６３が発生する雑音電流を模擬し、その電流を検出する。モニタ回路２１は、ＭＯＳトランジスタ３１Ｐ、３１Ｎ、抵抗３２Ｐ、３２Ｎ、及び電流源３３Ｐ、３３Ｎを有する。トランジスタ３１Ｐは、ソースが電流源３３Ｐに接続され、ドレインが抵抗３２Ｐを介して電源電圧（Ｖｃｃ）に接続され、ゲートに制御電圧ＶＲＰが供給される。また、トランジスタ３１Ｎは、ソースが電流源３３Ｎに接続され、ドレインが抵抗３２Ｎを介して電源電圧（Ｖｃｃ）に接続され、ゲートに制御電圧ＶＲＮが供給される。
【００３８】
トランジスタ３１Ｐのソースの電位が比較基準電位ＶＲＥＦＰとしてモニタ用の比較器ＤＣＭＰに入力され、トランジスタ３１Ｎのソースの電位が比較基準電位ＶＲＥＦＮとしてモニタ用の比較器ＤＣＭＰに入力される。ここで、比較基準電位ＶＲＥＦＰ、ＶＲＥＦＮは、比較器ＣＭＰ１〜ＣＭＰ６３に入力される比較基準電位と同様に、一方が電位ＶＲＥＦ＜ｉ＞、他方が電位ＶＲＥＦ＜６３−ｉ＋１＞となる関係を満たし、トランジスタ３１Ｐ、３１Ｎのソースの電位がこのような電位となるように制御電圧ＶＲＰ、ＶＲＮが制御されている。トランジスタ３１Ｐ、３１Ｎのドレインと抵抗３２Ｐ、３２Ｎとの各々の接続点に電流制御回路２２が接続される。
【００３９】
また、モニタ用の比較器ＤＣＭＰには、入力端子ＩＮＰ、ＩＮＮから入力されるアナログ入力信号ＶＩＮＰ、ＶＩＮＮが供給される。モニタ用の比較器ＤＣＭＰは、比較器ＣＭＰ１〜ＣＭＰ６３と同様に動作し、比較基準電位ＶＲＥＦＰとアナログ入力信号ＶＩＮＰの差（差電圧）、及び比較基準電位ＶＲＥＦＮとアナログ入力信号ＶＩＮＮの差（差電圧）を比較し、その比較結果を出力する。したがって、モニタ用の比較器ＤＣＭＰの動作によって、比較器ＣＭＰ１〜ＣＭＰ６３と同様の雑音電流が発生する。この雑音電流によりトランジスタ３１Ｐ、３１Ｎのドレインと抵抗３２Ｐ、３２Ｎとの接続点の電位が変化する。電流制御回路２２は、この電位変化に基づいて、比較器ＣＭＰ１〜ＣＭＰ６３が発生する雑音電流Ｉｎ＜１＞〜Ｉｎ＜６３＞に応じた補正電流Ｉｃ＜１＞〜Ｉｃ＜６３＞を供給するように電流源ＩＳ１〜ＩＳ６３を制御する。
【００４０】
第２の実施形態によれば、比較器の動作周波数や寄生容量の容量値等により比較器の発生する雑音電流が変化しても、発生する雑音電流に応じた補正電流を適切に供給することができ、電流源ＩＳｉが供給する補正電流Ｉｃ＜ｉ＞によって、比較器が発生する雑音電流Ｉｎ＜ｉ＞を打ち消すことができ、抵抗ラダー回路のバイアス電流を低減し、かつＡＤ変換における精度劣化を抑制することができる。したがって、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なＡＤ変換器が実現できる。
【００４１】
なお、第２の実施形態においても、補正電流Ｉｃ＜ｉ＞を供給するための電流源ＩＳｉは、抵抗ラダー回路における接続点ＲＥＦ＜１＞〜ＲＥＦ＜ｍ＞の各々に対して設けなくとも良い。例えば、雑音電流Ｉｎ＜ｉ＞による電位ＶＲＥＦ＜ｉ＞の変動が大きいと予測される接続点ＲＥＦ＜ｉ＞にだけ電流源ＩＳｉを設けても良く、雑音電流Ｉｎ＜ｉ＞による抵抗ラダー回路の電位変動を改善することができる。
【００４２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
第１及び第２の実施形態においては、抵抗ラダー回路における接続点ＲＥＦ＜１＞〜ＲＥＦ＜ｍ＞の各々に対して、補正電流Ｉｃ＜ｉ＞を供給するための電流源ＩＳｉを設けているが、前述したように雑音電流Ｉｎ＜ｉ＞による電位ＶＲＥＦ＜ｉ＞の変動が大きいと予測される接続点ＲＥＦ＜ｉ＞にだけ電流源ＩＳｉを設けることで、雑音電流Ｉｎ＜ｉ＞による抵抗ラダー回路の電位変動を改善することができる。
【００４３】
以下に説明する第３の実施形態では、抵抗ラダー回路における雑音電流Ｉｎ＜ｉ＞による電位ＶＲＥＦ＜ｉ＞の変動が大きいと予測される接続点ＲＥＦ＜ｉ＞に対して電流源ＩＳｉを設ける。図９は、第３の実施形態におけるＡＤ変換器の構成例を示す図である。図９においては、最も電位変動が大きいと予測される、抵抗ラダー回路の両端からラダー長の約２０％の位置の接続点ＲＥＦ＜ｉ＞（図９に例示した６４個の抵抗からなる抵抗ラダー回路の場合には、接続点ＲＥＦ＜１３＞及びＲＥＦ＜５１＞）、言い換えれば抵抗ラダー回路の両端の比較基準電位の出力ノードから２０％付近の位置に存在する比較基準電位の出力ノードに対して電流源ＩＳｉを設けている。
【００４４】
図９には、入力されたアナログ入力信号を６ビットのデジタル信号ＤＯ５〜ＤＯ０に変換する並列型ＡＤ変換器を一例として示している。図９において、Ｒ０〜Ｒ６３は抵抗であり、ＩＳ１３、ＩＳ５１は電流源であり、ＣＭＰ１〜ＣＭＰ６３は比較器（コンパレータ）であり、ＥＮＣはエンコーダである。抵抗Ｒ０〜Ｒ６３、比較器ＣＭＰ１〜ＣＭＰ６３は、第１の実施形態における抵抗Ｒ０〜Ｒｍ、比較器ＣＭＰ１〜ＣＭＰｍの値ｍを６３としたものに対応し、電流源ＩＳ１３、ＩＳ５１は、第１の実施形態における電流源ＩＳ１〜ＩＳｍの内の電流源ＩＳ１３、ＩＳ５１に対応するので、これらについての重複する説明は省略する。
【００４５】
このように、抵抗ラダー回路において、最も電位変動が大きいと予測される両端からラダー長の約２０％の位置の接続点である接続点ＲＥＦ＜１３＞及びＲＥＦ＜５１＞）に対して電流源ＩＳ１３、ＩＳ５１を設けることで、回路の増加及び消費電力の増加をともに抑制しつつ、前述した実施形態と同様に、比較器が発生する雑音電流による抵抗ラダー回路の電位変動を改善する効果が得られ、低消費電力かつ高精度なＡＤ変換器が実現できる。
【００４６】
例えば、図１０は、図９に示した第３の実施形態における並列型ＡＤ変換器の消費電力を示す図であり、従来の並列型ＡＤ変換器と比較して、本実施形態では、抵抗ラダー回路における消費電力を８０％削減でき、またＡＤ変換器全体での消費電力を３０％削減することが可能である。なお、図１０には、製造プロセスを６５ｎｍのＣＭＯＳプロセスとするフォアグラウンドキャリブレーションを使用したサブレンシング型の並列ＡＤ変換器とし、電源電圧が０．８Ｖ、サンプリング周波数が１ＧＨｚ、入力信号の周波数が４９６ＭＨｚとして計算により見積もった結果を示している。
【００４７】
なお、図９には、第１の実施形態における並列型ＡＤ変換器において、抵抗ラダー回路における雑音電流Ｉｎ＜ｉ＞による電位ＶＲＥＦ＜ｉ＞の変動が大きいと予測される接続点ＲＥＦ＜ｉ＞に対して電流源ＩＳｉを設けた例を示したが、第２の実施形態における並列型ＡＤ変換器においても同様に適用できる。また、前述した例では、抵抗ラダー回路の両端からラダー長の約２０％の位置の接続点ＲＥＦ＜ｉ＞に対して電流源ＩＳｉを設けた例を示したが、電位変動が大きいと予測される範囲の接続点ＲＥＦ＜ｉ＞、例えば抵抗ラダー回路の両端からラダー長の１０％〜３０％の位置の接続点ＲＥＦ＜ｉ＞に対して電流源ＩＳｉを設けても雑音電流による抵抗ラダー回路の電位変動を改善する効果が得られる。また、抵抗ラダー回路の両端からラダー長の約２０％の位置の接続点ＲＥＦ＜ｉ＞を含む複数の接続点ＲＥＦ＜ｉ＞に対して電流源ＩＳｉを設けるようにしても良い。
【００４８】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
前述の第１及び第２の実施形態では、抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞に対して、補正電流Ｉｃ＜ｉ＞を供給する電流源ＩＳｉを設けることで、比較器が発生する雑音電流Ｉｎ＜ｉ＞を打ち消している。以下に説明する第４の実施形態では、比較器が発生する雑音電流Ｉｎ＜ｉ＞を打ち消すのではなく、雑音電流Ｉｎ＜ｉ＞による電位変動を含めて抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位ＶＲＥＦ＜ｉ＞が所望の電位となるように抵抗ラダー回路の抵抗値を調整する。
【００４９】
図４Ａは、第４の実施形態におけるＡＤ変換器の構成例を示す図である。図４Ａには、入力されたアナログ入力信号を６ビットのデジタル信号ＤＯ５〜ＤＯ０に変換する並列型ＡＤ変換器を一例として示している。図４Ａにおいて、Ｒ０〜Ｒ６３は抵抗であり、ＣＭＰ１〜ＣＭＰ６３は比較器（コンパレータ）であり、ＥＮＣはエンコーダである。抵抗Ｒ０〜Ｒ６３、比較器ＣＭＰ１〜ＣＭＰ６３は、第１の実施形態における抵抗Ｒ０〜Ｒｍ、比較器ＣＭＰ１〜ＣＭＰｍの値ｍを６３としたものに対応するが、第４の実施形態では抵抗Ｒ０〜Ｒｍの抵抗値は同一ではなく抵抗ラダー回路の位置に応じて異なっている。
【００５０】
比較器が発生する雑音電流Ｉｎ＜ｉ＞による抵抗ラダー回路における接続点ＲＥＦ＜ｉ＞の電位変動ΔＶ＜ｉ＞は、前述したように（式３）で計算できる。第４の実施形態では、この電位変動ΔＶ＜ｉ＞と逆の電位変動を発生するように抵抗ラダー回路の抵抗を設計し、比較器の発生する雑音電流Ｉｎ＜ｉ＞が流れた状態で電位変動が０となるようにする。このため、第４の実施形態における並列型ＡＤ変換器では、抵抗ラダー回路を構成する抵抗Ｒ０〜Ｒ６３の抵抗値を図４Ｂに実線４１で示すように設定する。すなわち、抵抗ラダー回路を構成する抵抗Ｒ０〜Ｒ６３の抵抗値は、通常は破線４２で示すようにすべて同じであるが、本実施形態では雑音電流Ｉｎ＜ｉ＞の大きさが大きい抵抗ラダー回路の端部では抵抗を小さくし、雑音電流Ｉｎ＜ｉ＞の大きさが小さい抵抗ラダー回路の中央部では抵抗を大きくする。これにより図４Ｃに示すように、抵抗ラダー回路を構成する抵抗Ｒ０〜Ｒ６３の抵抗値をすべて同じくした場合に生じる破線４５で示す電位変動を改善し、実線４４で示すように雑音電流Ｉｎ＜ｉ＞による電位変動を抑制することができる。
【００５１】
（他の実施形態）
なお、前述した実施形態においては、並列型ＡＤ変換器（全ビットフラッシュＡＤ変換器）を一例として説明したが、本発明はこれに限定されるものではない。例えば、図５に示すようなサブレンジング型ＡＤ変換器＜subranging AD converter＞にも適用可能である。図５は、本発明の実施形態におけるＡＤ変換器の他の構成例を示す図である。図５には、入力されるアナログ入力信号ＶＩＮを（ｍ＋ｎ）ビット（ｍ、ｎは自然数）のデジタル信号ＤＯ［１：ｍ＋ｎ］に変換するサブレンジング型ＡＤ変換器を一例として示している。
【００５２】
図５において、５１はトラックアンドホールド回路であり、５２はｍビット並列型ＡＤ変換器（フラッシュＡＤ変換器）であり、５３はデジタルアナログ変換器（ＤＡ変換器）である。５４は演算器であり、５５はｎビット並列型ＡＤ変換器（フラッシュＡＤ変換器）であり、５６はエンコーダである。ｍビット並列型ＡＤ変換器５２は、デジタル信号ＤＯ［１：ｍ＋ｎ］のうちの上位側のｍビットについてのＡＤ変換処理を行い、ｎビット並列型ＡＤ変換器５５は、デジタル信号ＤＯ［１：ｍ＋ｎ］のうちの下位側のｎビットについてのＡＤ変換処理を行う。並列型ＡＤ変換器５２、５５のそれぞれを、前述した各実施形態に示した並列型ＡＤ変換器と同様に構成することで、回路規模を削減し、低消費電力かつ高精度のＡＤ変換器を実現することができる。
【００５３】
図５に示したサブレンジング型ＡＤ変換器において、入力されたアナログ入力信号ＶＩＮは、トラックアンドホールド回路５１により入力及び保持されて、ｍビット並列型ＡＤ変換器５２及び演算器５４に供給される。ｍビット並列型ＡＤ変換器５２では、供給されるアナログ入力信号ＶＩＮを用いてＡＤ変換処理が行われ、デジタル信号ＤＯ［１：ｍ＋ｎ］のうちのデジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］がｍビット並列型ＡＤ変換器５２から出力される。ｍビット並列型ＡＤ変換器５２から出力されたデジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］は、ＤＡ変換器５３に供給されるとともにエンコーダ５６に出力される。
【００５４】
ＤＡ変換器５３に供給されたデジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］はＤＡ変換処理され、デジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］に応じたアナログ信号がＤＡ変換器５３から出力される。そして、トラックアンドホールド回路５１より出力されたアナログ入力信号ＶＩＮからＤＡ変換器５３より出力されたアナログ信号が、演算器５４によって減算されてｎビット並列型ＡＤ変換器５５に供給される。これにより、入力されたアナログ入力信号ＶＩＮから、ｍビット並列型ＡＤ変換器５２により決定されたデジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］に応じたアナログ信号を減じた残差成分がｎビット並列型ＡＤ変換器５５に供給される。
【００５５】
ｎビット並列型ＡＤ変換器５５では、演算器５４より供給されるアナログ信号のＡＤ変換処理が行われ、デジタル信号ＤＯ［１：ｍ＋ｎ］のうちのデジタル信号ＤＯ［１：ｎ］がｎビット並列型ＡＤ変換器５５からエンコーダ５６に出力される。エンコーダ５６は、ｍビット並列型ＡＤ変換器５２から出力されたデジタル信号ＤＯ［ｎ＋１：ｍ＋ｎ］と、ｎビット並列型ＡＤ変換器５５から出力されたデジタル信号ＤＯ［１：ｎ］とを結合する。以上のようにして、入力されたアナログ入力信号ＶＩＮが（ｍ＋ｎ）ビットのデジタル信号ＤＯ［１：ｍ＋ｎ］に変換され出力される。
【００５６】
なお、前述した各実施形態では、スイッチトキャパシタ回路を入力部に有する比較器を例に説明したが、本発明はこれに限定されるものではなく、それ以外の構成の比較器であっても、それが発生する雑音電流を打ち消すという本発明の基本概念は適用可能である。スイッチトキャパシタ回路を入力部に有する比較器とは構成が異なる比較器が用いられる場合には、比較器が発生する雑音電流は、前述した説明で示した関数とは異なる依存性を持つので、その依存性に合わせて補正電流の電流値等を決定すれば良い。
【００５７】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００５８】
抵抗ラダー回路の補正回路により比較器が発生する雑音電流による基準電位の変動を抑制することで、消費電力の増加を抑制しつつ比較器が発生する雑音電流による影響を抑えることができ、低消費電力かつ高精度なアナログデジタル変換器を提供することができる。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成26年1月16日(2014.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、
直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、
前記抵抗ラダー回路は、前記比較器が前記比較基準電位を供給される出力ノードの前記抵抗ラダー回路における位置に応じて変動する、当該比較器が発生する雑音電流による前記比較基準電位の変動を、前記出力ノードごとに前記抵抗ラダー回路における出力ノードの位置に応じた電流を前記出力ノードに供給することによって補正する補正回路を有することを特徴とするアナログデジタル変換器。
【請求項２】
前記補正回路が前記出力ノードに供給する電流は、前記比較器が発生する雑音電流と大きさが同じで逆方向の電流であることを特徴とする請求項１記載のアナログデジタル変換器。
【請求項３】
前記補正回路は、前記比較器が発生する雑音電流を模擬して検出するモニタ回路と、
前記モニタ回路により検出された電流に基づいて、前記出力ノードに供給する電流を調整する電流制御回路とを有することを特徴とする請求項２記載のアナログデジタル変換器。
【請求項４】
前記補正回路が前記出力ノードに供給する電流は、前記抵抗ラダー回路における出力ノードの位置に応じて互いに異なることを特徴とする請求項１記載のアナログデジタル変換器。
【請求項５】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜４の何れか１項に記載のアナログデジタル変換器。
【請求項６】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードのうちの一部の出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜４の何れか１項に記載のアナログデジタル変換器。
【請求項７】
前記抵抗ラダー回路における両端の出力ノードから約２０％の位置にある出力ノードを少なくとも含む出力ノードに対して前記補正回路が接続されることを特徴とする請求項１〜４の何れか１項に記載のアナログデジタル変換器。
【請求項８】
前記抵抗ラダー回路における両端の出力ノードから約２０％の位置にある出力ノードに対してのみ前記補正回路が接続されることを特徴とする請求項１〜４の何れか１項に記載のアナログデジタル変換器。
【国際調査報告】
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