(57)【要約】  高周波増幅回路（１）は、トランジスタ（１０１）と出力側整合回路（１０３）とをパッケージ（１１２）内の実装面上に備え、出力側整合回路（１０３）は、第１ワイヤ（１２１）を介してトランジスタ（１０１）からの高周波信号が伝達される第１の分布定数線路（１０５）と、第２ワイヤ（１２２）を介して第１の分布定数線路（１０５）からの高周波信号をパッケージ（１１２）外部へ伝送する平板状のリード端子（１０６）と、一方の電極が第３ワイヤ（１２３）を介してリード端子（１０６）に接続され他方の電極が接地された容量素子（１０８）とを備え、リード端子（１０６）の裏面は樹脂基板と接合されており、容量素子（１０８）および第１の分布定数線路（１０５）の並び方向が、第１の分布定数線路（１０５）およびリード端子（１０６）の並び方向と上記実装面において交差するよう、容量素子（１０８）と第１の分布定数線路（１０５）とが隣接配置されている。
2013175690.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、
前記出力側整合回路は、
並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、
並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、
一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、
前記リード端子の一部は、前記第１の分布定数回路の誘電率より低い誘電率を有する封止樹脂と接合されており、
前記容量素子および前記第１の分布定数線路との並び方向が、前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差するように、前記容量素子および前記第１の分布定数線路が隣接して配置されている
高周波増幅回路。
【請求項２】
さらに、前記第１の分布定数線路と前記トランジスタとの間には、並列に配置された複数の第４ワイヤを介して前記トランジスタと接続され、かつ、前記複数の第１ワイヤを介して前記第１の分布定数線路と接続された第２の分布定数線路が配置されている
請求項１に記載の高周波増幅回路。
【請求項３】
前記第１の分布定数線路と前記容量素子とは、連続した同一の誘電体基板で構成されている
請求項１または２に記載の高周波増幅回路。
【請求項４】
前記第１の分布定数線路の前記交差する方向の両側に、対称に前記容量素子が配置されている
請求項１に記載の高周波増幅回路。
【請求項５】
前記トランジスタは、複数個配置されており、
前記トランジスタごとに設けられた、前記第１の分布定数線路と前記容量素子とで構成された単位伝送線路は、複数の前記トランジスタと前記リード端子との間に、複数個並列に配置されている
請求項１に記載の高周波増幅回路。
【請求項６】
隣接する前記単位伝送線路同士は、抵抗を介して接続されている
請求項５に記載の高周波増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波増幅回路に関し、特に高周波増幅回路の出力側に接続された整合回路の構造に関する。
【背景技術】
【０００２】
一般に、高周波増幅回路は、高い出力を得るために単位トランジスタを並列接続した構造となる。その結果、入力および出力インピーダンスは低下し、例えば、出力が１００Ｗを超えるような場合には、入力および出力インピーダンスが３Ω以下となることもある。よって、高周波増幅回路が接続される５０Ω系の外部回路とは、インピーダンスの不整合が起こるため、高周波増幅回路の入力側および出力側に整合回路を接続することが必要である。【０００３】
ここで、ほぼショート状態となる高周波増幅回路の低インピーダンスから５０Ωへ整合させるための整合回路は、一例として信号経路に対して直列接続されたワイヤおよび分布定数線路による誘導性素子と、信号経路に並列接続された容量による容量性素子との組合せにより構成される。【０００４】
従来の整合回路は、例えば、特許文献１および特許文献２に示されたような構造を有している。【０００５】
図８は、特許文献１に記載された従来の高出力増幅器のパッケージ内部の構成を示す図である。同図に記載された高出力増幅器は、トランジスタ８０１と、入力側整合回路８０２と、出力側整合回路８０３とを備える。入力側整合回路８０２および出力側整合回路８０３は、それぞれ、リード端子８０４を有している。リード端子８０４は、それぞれの整合回路からパッケージ枠体８０５の外側へ信号を取り出す。【０００６】
入力側整合回路８０２は、抵抗８０６と容量８０７から構成された並列回路と分布定数線路とが直列接続され、さらに、これらにリード端子が接続された構成となっている。この構成により回路の安定化が図られ、発振を防止することができる。また、容量８０７に対して抵抗８０６を複数設けた構成とすることで、ワイヤの接続箇所によって抵抗値を可変することができるため、実装後に回路特性を容易に調整することができる。【０００７】
一方、出力側整合回路８０３は、トランジスタ８０１に近い方から、第１の分布定数線路、第２の分布定数線路、およびリード端子８０４で構成される。なお、分布定数線路を平行平板容量として動作させてもよい。【０００８】
図９Ａおよび図９Ｂは、それぞれ、特許文献２に記載された従来の高周波増幅器の構成を示す図である。図９Ａに記載された高周波増幅器は、トランジスタ９０１と入力側整合回路９０２と、出力側整合回路９０３Ａとを備える。出力側整合回路９０３Ａは、高誘電率基板で構成された分布定数線路９０４および９０６と、当該高誘電率基板と異なる誘電率基板で構成された分布定数線路９０５とが、ワイヤによって従属接続された構成となっている。図８の出力側整合回路８０３と同様に、低インピーダンスから高インピーダンスへの変成を行うために、ワイヤと平行平板容量の機能も有する分布定数線路とを３段構成とすることで電気長を確保している。ここで、分布定数線路９０４および９０６が構成される高誘電率基板の比誘電率および厚みが同じである場合には、図９Ｂに示されるように、分布定数線路９０４および９０６を同一の高誘電率基板９１０で構成することができる。図９Ａの出力側整合回路９０３Ａの構成要素の一部を、図９Ｂの出力側整合回路９０３Ｂのように、同一基板上に形成することで、整合回路の構成を変更せずに長手方向のサイズを小型化することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００７−１１９２６６号
【特許文献２】特開２００７−２９５３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に示された従来の高出力増幅器では、多段化された整合回路が従属接続されているために、回路サイズが大きくなる傾向があり、これに伴い収容するパッケージのサイズも大型化し、コストも高くなる。【００１１】
また、特許文献２に示された従来の高周波増幅器では、複数の分布定数線路が同一基板で構成されているため小型化は可能である。しかしながら、この場合には、比誘電率と基板厚みとを同一にする必要があるため設計の自由度が低下する。また、複数の単位トランジスタが並列接続された高出力のトランジスタ９０１を想定し、さらに信号の流れを考えると、トランジスタ９０１の中央と端とに配置された単位トランジスタでは、分布定数線路９０４、９０５Ａ、９０５Ｂおよび９０６での電気長が異なるため、整合が単位トランジスタごとに不均一となる。この整合の不均一さは、整合回路における伝送ロスを発生させる。図９Ｂにその電気長の違いの一例を点線矢印で示している。【００１２】
本発明は、上記課題に鑑みてなされたものであり、小型化かつインピーダンス整合のとれた高周波増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の一態様に係る高周波増幅回路は、高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、前記出力側整合回路は、並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、前記リード端子の一部は、前記第１の分布定数回路の誘電率より低い誘電率を有する封止樹脂と接合されており、前記容量素子および前記第１の分布定数線路との並び方向が、前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差するように、前記容量素子および前記第１の分布定数線路が隣接して配置されていることを特徴とする。
【発明の効果】
【００１４】
本発明の高周波増幅回路によれば、第１の分布定数線路と容量素子との間の信号伝送は、低誘電率の樹脂に一部が覆われたリード端子によってなされる。さらにパッケージを金属製の測定治具に実装することでグランド面となるため、これにより、リード端子が低誘電率を有するマイクロストリップ型線路として機能するので、高誘電率の材料を用いた場合と比較して、第１の分布定数線路から容量素子までの電気長を低減することができる。よって、分布定数線路上に並列に存在する信号伝送経路の間での電気長のずれを低減できるので、整合回路のロスを低減することが可能となる。さらに、容量素子は、第１の分布定数線路とリード端子との並び方向と実装面において交差するように配置されるので、高周波信号の伝送方向の回路サイズが短縮され省面積化が可能となる。よって、整合回路の小型化およびデバイス性能の確保の両立が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態１に係る高周波増幅回路の回路構成図である。
【図２】図２は、実施の形態１に係る高周波増幅回路のレイアウト図である。
【図３Ａ】図３Ａは、実施の形態１に係る高周波増幅回路のＹ−Ｙ’における構造断面図である。
【図３Ｂ】図３Ｂは、実施の形態１に係る高周波増幅回路のＸ−Ｘ’における構造断面図である。
【図４】図４は、実施の形態１に係る整合回路のインピーダンスの変成を示したアドミタンスチャートである。
【図５】図５は、実施の形態１に係るパッケージの比誘電率と電気長および整合回路ロスとの関係を表すグラフである。
【図６】図６は、実施の形態２に係る高周波増幅回路のレイアウト図である。
【図７】図７は、実施の形態３に係る高周波増幅回路のレイアウト図である。
【図８】図８は、特許文献１に記載された従来の高周波増幅回路のパッケージ内部の構成を示す図である。
【図９Ａ】図９Ａは、特許文献２に記載された従来の高周波増幅回路の第１の構成を示す図である。
【図９Ｂ】図９Ｂは、特許文献２に記載された従来の高周波増幅回路の第２の構成を示す図である。
【発明を実施するための形態】
【００１６】
本発明の一態様に係る高周波増幅回路は、高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、前記出力側整合回路は、並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、前記リード端子の一部は、前記第１の分布定数回路の誘電率より低い誘電率を有する封止樹脂と接合されており、前記容量素子および前記第１の分布定数線路との並び方向が、前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差するように、前記容量素子および前記第１の分布定数線路が隣接して配置されていることを特徴とする。
【００１７】
本態様によれば、第１の分布定数線路と容量素子との間の信号伝送は、低誘電率の樹脂が接合されたリード端子によってなされる。これにより、リード端子が低誘電率を有するマイクロストリップ型線路として機能するので、第１の分布定数線路から容量素子までの電気長を低減することができる。よって、整合回路の基板同士は、並列に配置された複数のワイヤで接続されているが、分布定数線路上に並列に存在する複数の信号伝送経路の間での電気長のずれを低減できるので、整合回路のロスを低減することが可能となる。さらに、容量素子は、第１の分布定数線路とリード端子との並び方向と実装面において交差する方向に配置されるので、高周波信号の伝送方向の回路サイズが短縮され省面積化が可能となる。よって、整合回路の小型化とデバイス性能の確保との両立が可能となる。
【００１８】
また、例えば、さらに、前記第１の分布定数線路と前記トランジスタとの間には、並列に配置された複数の第４ワイヤを介して前記トランジスタと接続され、かつ、前記複数の第１ワイヤを介して第１の分布定数線路と接続された第２の分布定数線路が配置されていてもよい。
【００１９】
本態様によれば、異なる誘電率で構成された分布定数線路を従属配置できるので、整合回路によりインピーダンス整合の自由度が向上する。
【００２０】
また、例えば、前記第１の分布定数線路と前記容量素子とは、連続した同一の誘電体基板で構成されていてもよい。
【００２１】
これにより、整合回路の基板を少なくすることができるため、実装が容易となり、製造工程のコスト低減および簡素化が可能となる。また、第１の分布定数線路と前記容量素子とは、同一の誘電体基板で構成されるので、第１の分布定数線路とリード端子との並び方向と実装面において交差する方向に、無駄な領域をあけることなく隣接して配置することが可能となる。よって、高周波信号の伝送方向だけでなく、当該伝送方向と交差する方向においても回路サイズを短縮することが可能となる。
【００２２】
また、例えば、前記第１の分布定数線路の前記交差する方向の両側に、対称に前記容量素子が配置されていてもよい。
【００２３】
これにより、容量素子を対称配置とすることで、均一動作させることができ、不要な反射を低減して整合回路のロスを低減することができる。
【００２４】
また、例えば、前記トランジスタは、複数個配置されており、前記トランジスタごとに設けられた、前記第１の分布定数線路と前記容量素子とで構成された単位伝送線路は、複数の前記トランジスタと前記リード端子との間に、複数個並列に配置されていてもよい。
【００２５】
これにより、トランジスタのチップサイズを低減することができるので、実装面における各トランジスタの反りが抑制され、当該実装面と各トランジスタとの密着性が向上する。これにより、各トランジスタの放熱性能を改善することが可能となる。よって、実装歩留まりが向上し、低コスト化を図ることができる。
【００２６】
また、例えば、隣接する前記単位伝送線路同士は、抵抗を介して接続されていてもよい。
【００２７】
これにより、並列配置された単位伝送線路の電力合成において発生することが懸念される発振を防止することが可能となる。
【００２８】
以下、本発明の一態様に係る高周波増幅回路について、図面を参照しながら説明する。また、以下の図面において同一の構成要素には同一の符号を用いている。
【００２９】
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
【００３０】
（実施の形態１）
図１は、実施の形態１に係る高周波増幅回路の回路構成図である。本実施の形態に係る高周波増幅回路１は、トランジスタ１０１と、入力側整合回路１０２と、出力側整合回路１０３とで構成されている。
【００３１】
トランジスタ１０１は、高出力を得るために単位トランジスタを並列接続した構造となっている。この結果、入力および出力インピーダンスは低く、例えば、出力が１００Ｗを超えるような場合には、入力および出力インピーダンスが数Ω以下となることがある。よって、トランジスタ１０１を、５０Ω系の外部回路と直接接続した場合には、インピーダンスの不整合が起こる。この不整合を解消するため、トランジスタ１０１の入力側および出力側に、それぞれ、入力側整合回路１０２および出力側整合回路１０３が接続された構成をとっている。トランジスタ１０１は、例えば、Ｓｉ、ＧａＡｓ、およびＧａＮといった材料からなる増幅器であり、トランジスタの種類も、ＦＥＴやＨＦＥＴなど、種類は問わない。
【００３２】
出力側整合回路１０３は、第２の分布定数線路１０４と、第１の分布定数線路１０５と、高周波増幅回路を内蔵するパッケージ１１２の外部へ信号を伝送するためのリード端子１０６と、容量素子１０８とで構成される。トランジスタ１０１の出力端子と第２の分布定数線路１０４の入力側とは、第４ワイヤ１２４により接続されている。第２の分布定数線路１０４の出力側と第１の分布定数線路１０５の入力側とは、第１ワイヤ１２１により接続されている。第１の分布定数線路１０５の出力側とリード端子１０６の入力側とは、第２ワイヤ１２２により接続されている。容量素子１０８の一方の電極とリード端子１０６の入力側とは、第３ワイヤ１２３により接続されている。また、容量素子１０８の他方の電極は接地されている。
【００３３】
なお、入力側整合回路１０２は、特に構造上の制限は無く、インピーダンス変成が行われ、トランジスタ１０１とリード端子１０６との間に配置された構成であればよい。
【００３４】
図２は、実施の形態１に係る高周波増幅回路のレイアウト図である。同図に示された高周波増幅回路１は、高周波信号を増幅するトランジスタ１０１と入力側整合回路１０２と出力側整合回路１０３とをパッケージ１１２内のベース基板１０７上に備える。また、トランジスタ１０１は、ベース基板１０７に実装する際に、放熱性向上のためＡｕＳｎやＡｕＳｉなどの導電性材料を介して接合される。本実施の形態では、トランジスタ１０１が実装されるパッケージ１１２内の実装面には、上述した導電性材料が形成されている。また、トランジスタ１０１が形成されるパッケージ１１２の実装面を含むベース基板１０７は、例えば、導電性金属で構成されている。
【００３５】
第１の分布定数線路１０５は、並列に配置された複数の第１ワイヤ１２１を介してトランジスタ１０１からの高周波信号が伝達される。第１の分布定数線路１０５は、例えば、誘電体基板１３１と、当該誘電体基板１３１上に形成された導電膜と、誘電体基板１３１を実装する実装面を含むベース基板とで構成されたマイクロストリップ型線路を構成している。
【００３６】
第２の分布定数線路１０４は、第１の分布定数線路１０５とトランジスタ１０１との間に配置されている。第２の分布定数線路１０４は、並列に配置された複数の第４ワイヤ１２４を介してトランジスタ１０１と接続され、かつ、複数の第１ワイヤ１２１を介して第１の分布定数線路１０５と接続されている。第２の分布定数線路１０４は、例えば、誘電体基板１３２と、当該誘電体基板１３２上に形成された導電膜と、誘電体基板１３２を実装するベース基板とで構成されたマイクロストリップ型線路を構成している。
【００３７】
本実施の形態では、第２の分布定数線路１０４は、トランジスタ１０１に近い側において、トランジスタ１０１と同等の線路幅を有し、第１の分布定数線路１０５に近い側において、第１の分布定数線路幅１０５と同等の線路幅を有している。しかし、トランジスタ１０１などの能動デバイスおよび使用する伝送線路により、第２の分布定数線路１０４の線路幅は、上記関係と異なっていてもよく、線路幅が両端で同一の場合、または、トランジスタ１０１に近い側の方において、線路幅が狭くてもよい。
【００３８】
出力側整合回路１０３のリード端子１０６は、平板形状であり、並列に配置された複数の第２ワイヤ１２２を介して第１の分布定数線路１０５からの高周波信号が伝達され、当該高周波信号をパッケージ１１２の外部へ伝送する。なお、図２では、見易さのためにリード端子１０６は封止樹脂１１０で覆われていない状態を示しているが、封止後のパッケージとしてみた場合には、リード端子１０６は、一部が封止樹脂１１０に埋没したような構造となっている。
【００３９】
容量素子１０８は、例えば、誘電体材料を平行平板で挟んだ構造となっており、一方の電極が、第３ワイヤ１２３を介してリード端子１０６に接続され、他方の電極がベース基板１０７に接地されている。容量素子１０８は、例えば、誘電体基板１３１と、当該誘電体基板１３１上に形成された導電膜と、誘電体基板１３１を実装するベース基板１０７とで構成された平行平板型のコンデンサを構成している。また、本実施の形態では、容量素子１０８を構成する誘電体は、第１の分布定数線路１０５を構成する誘電体基板１３１と連続した同一基板で構成されている。容量素子１０８は、リード端子１０６および第３ワイヤ１２３を介して第１の分布定数線路１０５と接続される。なお、図２では、容量素子１０８は、単一構造ではなく、単位容量が複数並列に接続された構成をとっているが、容量素子１０８の分割数は限定されない。なお、容量素子１０８は、第１の分布定数線路１０５の伝送方向と交差する方向の両側に、対称に配置されていることが好ましい。これにより、均一動作させることができ、不要な反射を低減して整合回路のロスを低減することができる。
【００４０】
入力側整合回路１０２は、第３の分布定数線路１０９と、高周波増幅回路を内蔵するパッケージ１１２の外部からの信号を伝送するためのリード端子１０６とで構成される。トランジスタ１０１の入力端子と第３の分布定数線路１０９の出力側とは、並列に配置された複数のワイヤにより接続されている。第３の分布定数線路１０９は、例えば、誘電体基板と、当該誘電体基板上に形成された導電膜と、誘電体基板を実装するベース基板とで構成されたマイクロストリップ型線路を構成している。
【００４１】
従来の高周波増幅回路では、第１の分布定数線路１０５からワイヤを介して直接容量素子１０８が接続された構造となるが、この場合には、信号伝送方向の回路サイズが大きくなってしまう。また、容量素子１０８と第１の分布定数線路１０５とが同一基板上に形成されており、容量素子１０８を、第１の分布定数線路１０５とリード端子１０６との並び方向と交差する方向に配置される構成が想定される。この構成であったとしても、第１の分布定数線路１０５と容量素子１０８とがワイヤを介して直接接続された上記従来の構成の場合では、特許文献２と同様に、電気長が異なることで整合ロスが増加するという課題が生じる。電気長の相違による整合ロスの増加という課題を解決するためには、第１の分布定数線路１０５の比誘電率を小さくすることが有効である。しかしこの場合には、インピーダンスを変成する量が少なくなってしまい、低誘電率では変成量を得るために、さらに線路長を長くする必要がある。そのため、高インピーダンス化するための整合回路としての自由度が低下する。よって、第１の分布定数回路１０５の比誘電率を小さくして電気長を短くすることは得策ではない。
【００４２】
これに対して、本実施の形態１に係る出力側整合回路１０３は、以下のような構成をとることより上記課題を解決している。
【００４３】
図２のレイアウト図に示されたように、第１の分布定数線路１０５と容量素子１０８とは、低誘電率の樹脂に覆われたリード端子１０６を介して電気的に接続されている。さらに、容量素子１０８および第１の分布定数線路１０５の並び方向が、第１の分布定数線路１０５および出力側整合回路１０３のリード端子１０６の並び方向と上記実装面において交差するように、容量素子１０８および第１の分布定数線路１０５が隣接して配置されている。これにより、第１の分布定数線路１０５と容量素子１０８との間の信号伝送経路の電気長が短くなり、かつ、高周波信号の伝送方向の回路サイズが短縮され省面積化が可能となる。よって、整合回路の小型化とデバイス性能の確保との両立が可能となる。
【００４４】
図３Ａは、実施の形態１に係る高周波増幅回路のＹ−Ｙ’における構造断面図である。また、図３Ｂは、実施の形態１に係る高周波増幅回路のＸ−Ｘ’における構造断面図である。ただし、パッケージ１１２だけではなく、測定治具１１３を併せて示している。測定治具１１３は、トランジスタ１０１からの熱を、ベース基板１０７を介して外部へ放射するために、低い熱抵抗であることが好ましい。よって、例えば、ＣｕやＡｌといった金属材料が使用される。測定治具１１３は、パッケージ１１２を収容するための凹み部分を備えている。パッケージ１１２のリード端子１０６と、測定治具１１３の導体部分の接触不良を回避するために、ネジ止めや押さえ治具を使用してもよい。パッケージ１１２が測定治具１１３に実装されることで、リード端子１０６の封止樹脂１１０で覆われた領域は、測定治具１１３の金属がグランドとなり、マイクロストリップ型線路として動作する。一般的なセラミック製のパッケージでは、そのセラミック基板の比誘電率が１０前後であり高誘電率を有するのに対して、樹脂の比誘電率は５以下であり低誘電率を有する。第１の分布定数線路１０５から容量素子１０８までの信号伝送経路に、リード端子１０６と低誘電率の樹脂と測定治具１１３のグランドとで構成されたマイクロストリップ型線路を適用することで、当該信号伝送経路が高誘電率基板で構成された場合に比べて、当該信号伝送経路の電気長は短くなる。これにより、第１の分布定数線路１０５から容量素子１０８までに発生する複数の信号伝送経路（図２におけるＥ１およびＥ２）の間の電気長のずれを低減することが可能となり、出力側整合回路１０３における整合ロスが低減される。なお、図３Ａおよび図３Ｂにおいて、リード端子１０６と測定治具１１３は誘電体基板を介して接している。また、図３Ａおよび図３Ｂの断面図では、樹脂封止された後の状態を示している。
【００４５】
なお、パッケージ１１２は、製品段階において、上記測定治具１１３に固定された状態ではなく、直接実装基板上に実装された状態であってもよい。この場合には、パッケージ１１２が実装基板のグランド上に実装されることにより、リード端子１０６と当該グランドとで封止樹脂１１０を挟んだ構造が、マイクロストリップ構造を構成する。
【００４６】
図４は、実施の形態１に係る整合回路のインピーダンス変成を示したアドミタンスチャートである。同図に示されたアドミタンスチャートでは、低インピーダンス側の領域（アドミタンスチャートの左側）を拡大して表している。以下、同図に記載されたアドミタンスチャートにおけるインピーダンス変成が測定された高周波増幅回路１の回路パラメータおよび構造パラメータを示し、併せてインピーダンス変成の結果を示す。
【００４７】
トランジスタ１０１には、ゲート幅Ｗｇ＝４８ｍｍのＧａＮ−ＨＦＥＴを使用し、動作周波数を２．１４ＧＨｚと設定している。トランジスタ１０１の出力インピーダンスは、例えば、Ｚｏｕｔ＝（１．５−ｊ２．０）Ωである。トランジスタ１０１の出力から第２の分布定数線路１０４へは、第４ワイヤ１２４を介して接続されており、第４ワイヤ１２４と第２の分布定数線路１０４とは、いずれも直列接続された誘導性素子である。同様に、第２の分布定数線路１０４は、第１ワイヤ１２１を介して第１の分布定数線路１０５へ接続されており、第１ワイヤ１２１と第１の分布定数線路１０５とは、いずれも直列接続された誘導性素子である。よって、図１に記載されたＺ１における出力インピーダンスは、図４のアドミタンスチャート上では、ＺｏｕｔからＺ１へ変成される。このとき、第２の分布定数線路１０４は、比誘電率が９．８、および厚みが０．５ｍｍの誘電体基板を使用しており、線路長さは１．２ｍｍ、トランジスタ１０１側の線路幅は６．０ｍｍ、および、第１の分布定数線路１０５側の線路幅は２．５ｍｍとしている。また、第１の分布定数線路１０５は、比誘電率が９３、および厚みが０．５ｍｍの誘電体基板を使用しており、線路長さは２．９ｍｍ、線路幅は２．５ｍｍである。
【００４８】
さらに、第１の分布定数線路１０５は、リード端子１０６および第３ワイヤ１２３を介して容量素子１０８に接続されている。ここで、容量素子１０８は、第１の分布定数線路１０５と同一基板上に形成されている。第１の分布定数線路１０５と容量素子１０８との間隔、および、容量素子１０８同士の間隔は、ともに１５０μｍである。容量素子１０８のパターン寸法は、５００μｍ×７５０μｍである。図１の回路構成図に示されるように、容量素子１０８は、信号経路に対して並列に接続されている。これより、図１に記載されたＺ２における出力インピーダンスは、第３ワイヤ１２３と容量素子１０８により、図４で表されたＺ２に変成される。
【００４９】
さらに、リード端子１０６は、第２ワイヤ１２２を介して第１の分布定数線路１０５へ接続されており、第３ワイヤ１２３を介して容量素子１０８へ接続されている。よって、パッケージの出力端子であるＺ３における出力インピーダンスは、高インピーダンスへと変成する。本実施の形態では、結果として、出力インピーダンスは（８．１＋ｊ２．６）Ωまで変成される。
【００５０】
上記結果により、トランジスタ１０１の出力インピーダンスは、本実施の形態に係る出力側整合回路１０３により、例えば、（１．５−ｊ２．０）Ωから（８．１＋ｊ２．６）Ωへと高インピーダンス化される。上記結果は、本発明の実施の形態１に係る高周波増幅回路１が、整合回路の小型化およびデバイス性能の確保の両立を達成していることを示すものである。
【００５１】
なお、本実施の形態では、出力側整合回路１０３は、第２の分布定数線路１０４、第１の分布定数線路１０５、リード端子１０６、第１ワイヤ１２１〜第４ワイヤ１２４、および容量素子１０８により構成されるとしたが、出力側整合回路１０３の構成はこれに限るものではない。また、上記分布定数線路の線路長および線路幅は、使用するデバイスによって適宜変更してもよい。また、第１の分布定数線路１０５および第２の分布定数線路１０４を構成する誘電体基板も、上記で例示した比誘電率以外の比誘電率を有するものを使用してもよい。例えば、誘電体基板として、高抵抗Ｓｉ基板上にＳｉＯ２などの絶縁層を形成し、この上に導電層のパターンを形成してもよい。あるいは、ＧａＡｓ基板などで構成してもよい。また、容量素子１０８は、図２のレイアウト図では、合計６つのパターンが描かれているが、数、寸法および構成は一例である。同様に、入力側整合回路１０２も、２段のワイヤと第３の分布定数線路１０９とで構成しているが、これに限るものではない。
【００５２】
また、樹脂で構成されたパッケージ１１２は、図面の見易さを考慮して、パッケージ内の回路構成が確認できるように枠体形状で示されているが、実際には、さらに樹脂をポッティングして封止する工程が追加される。このように封止方法は、インサート成型方式を使用することができる。あるいは、ベース基板１０７上にトランジスタ１０１、入力側整合回路１０２、および出力側整合回路１０３を実装しておき、上下から金型をセットした後に樹脂を金型内に注入して封止するトランスファーモールド方式を利用してもよい。
【００５３】
図５は、実施の形態１に係るパッケージの比誘電率と電気長および整合回路ロスとの関係を表すグラフである。同図には、リード端子１０６を覆う封止樹脂１１０の比誘電率を変化させたときの、伝送線路の電気長および出力整合回路１０３のロスを計算した結果を示す。なお、電気長を計算するときの条件として、伝送線路長さは３ｍｍとしている。同図に表されたように、一般的なセラミックに近い定数である比誘電率１０の場合には、電気長は２３．６°となる。一方、パッケージ１１２の材料を、本実施の形態で使用した樹脂（比誘電率４．７）とした場合には、電気長は１６．７°となり、７°程度の電気長の短縮が可能である。
【００５４】
上記条件で、回路シミュレータにより、出力側整合回路１０３の通過特性（Ｓ２１）を計算した結果、比誘電率が１０の場合には、整合回路ロスは０．６８ｄＢである。一方、比誘電率が４．７の場合には、整合回路ロスは０．４３ｄＢであり、本実施の形態に係る出力側整合回路１０３により、０．２５ｄＢ前後の改善効果が得られる。さらに、トランジスタ１０１の入出力特性に換算すると、同じ入力電力であっても電力損失は０．２５ｄＢ改善される。つまり、トランジスタ１０１の利得が、０．２５ｄＢ増加すると考えることができる。ここで、例えば、比誘電率が１０の場合に利得が１５．７５ｄＢ、およびドレイン効率が７０％と仮定する。これを、比誘電率を４．７とすることで、利得は１６．０ｄＢ、ドレイン効率は７４．５％まで改善できる。同様に、比誘電率が１０の場合の出力が１００Ｗと仮定すると、比誘電率を４．７とすることで０．２５ｄＢの利得改善となり１０６Ｗまで出力が改善される。よって、上記の構造とすることで、基本波の整合回路のレイアウトを小型化した場合でも、特性劣化を起こすことがなく、デバイス性能を確保することが可能となる。
【００５５】
（実施の形態２）
図６は、実施の形態２に係る高周波増幅回路のレイアウト図である。本実施の形態に係る高周波増幅回路は、トランジスタ１０１と、入力側整合回路１０２と、出力側整合回路１４３とで構成されている。本実施の形態に係る高周波増幅回路は、実施の形態１に係る高周波増幅回路１と比較して、出力側整合回路における分布定数線路の構成のみが異なる。以下、実施の形態１に係る高周波増幅回路１と異なる点を中心に説明する。
【００５６】
出力側整合回路１４３は、第１の分布定数線路１１１と、高周波増幅回路を内蔵するパッケージ２１２の外部へ信号を伝送するためのリード端子１０６と、容量素子１０８とで構成される。トランジスタ１０１の出力端子と第１の分布定数線路１１１の入力側とは、第１ワイヤ１２５により接続されている。第１の分布定数線路１１１の出力側とリード端子１０６の入力側とは、第２ワイヤ１２２により接続されている。容量素子１０８の一方の電極とリード端子１０６の入力側とは、第３ワイヤ１２３により接続されている。また、容量素子１０８の他方の電極は接地されている。
【００５７】
以上の構成とすることで、ベース基板１０７の表面である実装面には、トランジスタ１０１、第３の分布定数線路１０９が形成された誘電体基板、第１の分布定数線路１１１および容量素子１０８が形成された誘電体基板１３３を実装するだけでよい。また、リード端子１０６は樹脂で構成された封止樹脂１１０と予め一体成型できるため、上記実装面への基板実装回数を減少できる。これにより、基板の実装ずれを低減することができ実装精度が向上する。また、分布定数線路同士を接続するワイヤ群も削減できる。よって小型化や整合回路の性能確保に加え、低コスト化にも貢献できる。
【００５８】
（実施の形態３）
本実施の形態では、誘導性を有する分布定数線路とリード端子に並列接続された容量素子とを１つの単位伝送線路として、これを複数並列に備えた整合回路を有する高周波増幅回路について説明する。
【００５９】
図７は、実施の形態３に係る高周波増幅回路のレイアウト図である。本実施の形態に係る高周波増幅回路は、トランジスタ１０１Ａおよび１０１Ｂと、入力側整合回路１０２と、出力側整合回路１５３とで構成されている。本実施の形態に係る高周波増幅回路は、実施の形態２に係る高周波増幅回路と比較して、複数のトランジスタの各々に対して出力側に整合回路が配置されている点が構成として異なる。以下、実施の形態２に係る高周波増幅回路２と異なる点を中心に説明する。
【００６０】
図７において、出力側整合回路１５３は、第１の分布定数線路１１１Ａおよび１１１Ｂと、高周波増幅回路を内蔵するパッケージ３１２の外部へ信号を伝送するためのリード端子１０６と、容量素子１０８とで構成される。第１の分布定数線路１１１Ａの入力側は第１ワイヤ１２５Ａを介してトランジスタ１０１Ａの出力端子に接続されている。第１の分布定数線路１１１Ａの出力側とリード端子１０６の入力側とは、第２ワイヤ１２２Ａにより接続されている。容量素子１０８の一方の電極とリード端子１０６の入力側とは、第３ワイヤ１２３により接続されている。また、容量素子１０８の他方の電極は接地されている。また、第１の分布定数線路１１１Ｂの入力側は第１ワイヤ１２５Ｂを介してトランジスタ１０１Ｂの出力端子に接続されている。第１の分布定数線路１１１Ｂの出力側とリード端子１０６の入力側とは、第２ワイヤ１２２Ｂにより接続されている。第１の分布定数線路１１１Ａおよび１１１Ｂは、それぞれ、トランジスタに近い側ではトランジスタ１０１Ａおよび１０１Ｂ（上記例の場合はＷｇ＝２４ｍｍ）の長手方向の長さと同程度の線路幅を有している。また、第１の分布定数線路１１１Ａおよび１１１Ｂ、ならびに容量素子１０８は、同一の誘電体基板１３３で構成されている。
【００６１】
つまり、第１の分布定数線路の各々と容量素子１０８とで構成された単位伝送線路は、トランジスタとリード端子１０６との間に、複数個並列に配置されている。
【００６２】
例えば、ゲート幅Ｗｇが４８ｍｍのトランジスタでは、単位ゲート長さを０．８ｍｍとすると、トランジスタの長手方向のサイズは６ｍｍ程度となり非常に大きい。このように、サイズが大きいトランジスタ１０１をベース基板１０７へ実装する場合は、トランジスタ１０１の反りが発生しやすいため、ベース基板１０７とトランジスタ１０１との密着性が不十分となる可能性がある。特に高出力動作時には、トランジスタ１０１が高温となるため、ベース基板１０７との密着性が悪いと放熱が出来ずにトランジスタ１０１の特性不良や破壊が生じる。この対策として、１つのトランジスタでゲート幅Ｗｇ＝４８ｍｍとして高い出力を得るのではなく、例えば、２つのトランジスタを並列配置した構造を採用することも考えられる。この場合、例えば、それぞれのトランジスタのゲート幅Ｗｇを２４ｍｍとする。そして、２つのトランジスタの出力を合成する。図７に示したレイアウトでは、以上のように２チップ合成がされた出力側整合回路の一構成例である。
【００６３】
以上の構成により、出力側整合回路１５３は、１つの誘電体基板１３３上に形成されることとなり、実装が容易となる。さらに、トランジスタ１０１Ａおよび１０１Ｂのチップサイズが低減したことによって、各トランジスタの反りが抑制され、ベース基板と各トランジスタとの密着性が向上する。これにより、各トランジスタの放熱性能を改善することが可能となる。よって、実装歩留まりが向上し、低コスト化を図ることができる。さらに、本実施の形態のように、トランジスタ１０１Ａおよび１０１Ｂから離れたところで電力合成がなされる構成では、発振によりトランジスタ性能が不安定になる場合がある。上記発振を防止する構造として、第１の分布定数線路１１１Ａと１１１Ｂとの連結部分を、抵抗１１４を介して接続した構造としてもよい。つまり、隣接する上記単位伝送線路同士が、抵抗１１４を介して接続されている構成でもよい。
【００６４】
なお、第１の分布定数線路１１１Ａおよび１１１Ｂとリード端子１０６との接続態様、および容量素子１０８の分割数は、図７に記載されたレイアウトに限るものではない。例えば図２に示されたレイアウトのように、容量素子１０８は、外側に３個ずつ分割配置されていてもよいし、さらに多数配置されていてもよい。つまり、出力側整合回路１５３に要求される整合特性に応じて決定される。
【００６５】
以上、本発明の高周波増幅回路について、実施の形態に基づいて説明したが、本発明は、上述した実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００６６】
本発明の高周波増幅回路は、高周波信号を高出力で扱う移動体通信用の基地局、あるいは電子レンジなどのマイクロ波家電等に適用できる。
【符号の説明】
【００６７】
１    高周波増幅回路
１０１、１０１Ａ、１０１Ｂ、８０１、９０１    トランジスタ
１０２、８０２、９０２    入力側整合回路
１０３、１４３、１５３、８０３、９０３Ａ、９０３Ｂ    出力側整合回路
１０４    第２の分布定数線路
１０５、１１１、１１１Ａ、１１１Ｂ    第１の分布定数線路
１０６、８０４    リード端子
１０７    ベース基板
１０８    容量素子
１０９    第３の分布定数線路
１１０    封止樹脂
１１２、２１２、３１２    パッケージ
１１３    測定治具
１１４、８０６    抵抗
１２１、１２５、１２５Ａ、１２５Ｂ    第１ワイヤ
１２２、１２２Ａ、１２２Ｂ    第２ワイヤ
１２３    第３ワイヤ
１２４    第４ワイヤ
１３１、１３２、１３３    誘電体基板
８０５    パッケージ枠体
８０７    容量
９０４、９０５Ａ、９０５Ｂ、９０６    分布定数線路
９１０    高誘電率基板
【図１】
2013175690.tif 000003
【図２】
2013175690.tif 000004
【図３Ａ】
2013175690.tif 000005
【図３Ｂ】
2013175690.tif 000006
【図４】
2013175690.tif 000007
【図５】
2013175690.tif 000008
【図６】
2013175690.tif 000009
【図７】
2013175690.tif 000010
【図８】
2013175690.tif 000011
【図９Ａ】
2013175690.tif 000012
【図９Ｂ】
2013175690.tif 000013
【手続補正書】
【提出日】平成27年7月22日(2015.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、
前記出力側整合回路は、
並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、
並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、
一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、
前記リード端子の一部は、前記第１の分布定数線路の誘電率より低い誘電率を有する封止樹脂と接合されており、
前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差する方向に、前記容量素子および前記第１の分布定数線路が隣接して配置されている
高周波増幅回路。
【請求項２】
さらに、前記第１の分布定数線路と前記トランジスタとの間には、並列に配置された複数の第４ワイヤを介して前記トランジスタと接続され、かつ、前記複数の第１ワイヤを介して前記第１の分布定数線路と接続された第２の分布定数線路が配置されている
請求項１に記載の高周波増幅回路。
【請求項３】
前記第１の分布定数線路と前記容量素子とは、連続した同一の誘電体基板で構成されている
請求項１または２に記載の高周波増幅回路。
【請求項４】
前記第１の分布定数線路の前記交差する方向の両側に、対称に前記容量素子が配置されている
請求項１に記載の高周波増幅回路。
【請求項５】
前記トランジスタは、複数個配置されており、
前記トランジスタごとに設けられた、前記第１の分布定数線路と前記容量素子とで構成された単位伝送線路は、複数の前記トランジスタと前記リード端子との間に、複数個並列に配置されている
請求項１に記載の高周波増幅回路。
【請求項６】
隣接する前記単位伝送線路同士は、抵抗を介して接続されている
請求項５に記載の高周波増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記課題を解決するために、本発明の一態様に係る高周波増幅回路は、高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、前記出力側整合回路は、並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、前記リード端子の一部は、前記第１の分布定数線路の誘電率より低い誘電率を有する封止樹脂と接合されており、前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差する方向に、前記容量素子および前記第１の分布定数線路が隣接して配置されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の一態様に係る高周波増幅回路は、高周波信号を増幅するトランジスタと入力側整合回路と出力側整合回路とをパッケージ内の実装面上に備え、前記出力側整合回路は、並列に配置された複数の第１ワイヤを介して前記トランジスタからの高周波信号が伝達される第１の分布定数線路と、並列に配置された複数の第２ワイヤを介して前記第１の分布定数線路からの高周波信号が伝達され、当該高周波信号を前記パッケージ外部へ伝送する平板状のリード端子と、一方の電極が、第３ワイヤを介して前記リード端子に接続され、他方の電極が接地された容量素子とを備え、前記リード端子の一部は、前記第１の分布定数線路の誘電率より低い誘電率を有する封止樹脂と接合されており、前記第１の分布定数線路および前記リード端子の並び方向と前記実装面において交差する方向に、前記容量素子および前記第１の分布定数線路が隣接して配置されていることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
従来の高周波増幅回路では、第１の分布定数線路１０５からワイヤを介して直接容量素子１０８が接続された構造となるが、この場合には、信号伝送方向の回路サイズが大きくなってしまう。また、容量素子１０８と第１の分布定数線路１０５とが同一基板上に形成されており、容量素子１０８を、第１の分布定数線路１０５とリード端子１０６との並び方向と交差する方向に配置していたとしても、第１の分布定数線路１０５と容量素子１０８とがワイヤを介して直接接続された上記従来の構成の場合、特許文献２と同様に、電気長が異なることで整合ロスが増加するという課題が生じる。上記課題を解決するためには、第１の分布定数線路１０５の比誘電率を小さくすることが有効であるが、インピーダンスを変成する量が少なくなってしまい、低誘電率では変成量を得るために、さらに線路長を長くする必要がある。そのため、高インピーダンス化するための整合回路としての自由度が低下する。よって、第１の分布定数線路１０５の比誘電率を小さくして電気長を短くすることは得策ではない。
【国際調査報告】
2013175690.tif 000014
2013175690.tif 000015