【手続補正書】
【提出日】平成27年10月1日(2015.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マルチＣＰＵプロセッサ（ｍｕｌｔｉ−ＣＰＵ  ｐｒｏｃｅｓｓｏｒ）を含み、
前記マルチＣＰＵプロセッサは、
少なくとも第１コア、第１キャッシュ、及び前記第１キャッシュをアクセスするための第１キャッシュコントローラを含む第１ＣＰＵと、
少なくとも第２コア及び第２キャッシュをアクセスするための第２キャッシュコントローラを含む第２ＣＰＵと、を含み、前記第１キャッシュは、前記第２キャッシュの共有領域から具現されるマルチＣＰＵデータ処理システム。
【請求項２】
選択信号に基づいて、前記第１キャッシュコントローラまたは前記第２キャッシュコントローラからデータを前記第１キャッシュに入力する共有回路をさらに含む請求項１に記載のマルチＣＰＵデータ処理システム。
【請求項３】
前記第１ＣＰＵ、前記第２ＣＰＵ、及び前記第１キャッシュを独立してターンオンまたはターンオフするための複数の制御信号を出力する電力管理ユニットをさらに含む請求項１に記載のマルチＣＰＵデータ処理システム。
【請求項４】
前記電力管理ユニットは、前記第１キャッシュに電源を保持する間に、前記第１キャッシュを除いた前記第１ＣＰＵと前記第２ＣＰＵとの間で選択的に電源をスイッチする請求項３に記載のマルチＣＰＵデータ処理システム。
【請求項５】
前記第１キャッシュと前記共有回路は、第１ＳｏＣに埋設され、前記第１キャッシュを除いた前記第１ＣＰＵは、第２ＳｏＣに埋設される請求項２に記載のマルチＣＰＵデータ処理システム。
【請求項６】
前記第１キャッシュを除いた前記第１ＣＰＵは、第１電力領域に具現され、前記第１キャッシュを除いた前記第２ＣＰＵは、第２電力領域に具現され、前記第１キャッシュは、第３電力領域に具現され、
前記第１電力領域、前記第２電力領域、及び前記第３電力領域のそれぞれは、独立して制御可能な請求項５に記載のマルチＣＰＵデータ処理システム。
【請求項７】
少なくとも第１コア、第１キャッシュ、及び前記第１キャッシュからデータをアクセスするための第１キャッシュコントローラを含む第１ＣＰＵと、
少なくとも第２コア及び第２キャッシュからデータをアクセスするための第２キャッシュコントローラを含む第２ＣＰＵと、を含み、
前記第１キャッシュは、前記第２キャッシュの共有領域から具現され、
前記第１キャッシュを除いた前記第１ＣＰＵは、第１ダイに具現され、前記第２ＣＰＵは、第２ダイに具現されるマルチＣＰＵデータ処理システム。
【請求項８】
選択信号に基づいて、前記第１キャッシュから前記第１キャッシュコントローラまたは前記第２キャッシュコントローラにデータを出力する共有回路をさらに含み、前記共有回路は、前記第２ダイ内に具現される請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項９】
前記共有回路のための複数の制御信号ラインは、前記第１ダイと前記第２ダイとの間に接続して連結される複数のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を含む請求項８に記載のマルチＣＰＵデータ処理システム。
【請求項１０】
Ｌ１キャッシュと前記第１キャッシュは、共通基板に具現される請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項１１】
少なくとも１つのアドレスラインは、Ｌ１キャッシュと前記第１キャッシュとに共通する請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項１２】
前記第１キャッシュを除いた前記第１ＣＰＵは、第１電力領域に位置し、前記第１キャッシュを除いた前記第２ＣＰＵは、第２電力領域に位置し、前記第１キャッシュは、第３電力領域に位置する請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項１３】
前記第３電力領域がパワーオンを保持する間に、前記第１電力領域と前記第２電力領域とに電力を選択的に供給する電力管理ユニットをさらに含む請求項１２に記載のマルチＣＰＵデータ処理システム。
【請求項１４】
前記マルチＣＰＵデータ処理システムは、スマートフォン、ラップトップＰＣ、またはタブレットＰＣとして具現される請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項１５】
前記第１キャッシュは、Ｌ２キャッシュまたはＬ３キャッシュである請求項７に記載のマルチＣＰＵデータ処理システム。
【請求項１６】
第１ＣＰＵが第１キャッシュコントローラを通じて第１キャッシュをアクセスする段階と、
第２ＣＰＵが第２キャッシュコントローラを通じて第２キャッシュをアクセスする段階と、
前記第１キャッシュのフラッシング（ｆｌｕｓｈｉｎｇ）なしに前記第１ＣＰＵから前記第２ＣＰＵにキャッシュアクセス動作をスイッチする段階と、を含み、
前記第１キャッシュは、前記第２キャッシュの共有領域から具現されるマルチＣＰＵプロセッサを利用したデータ処理方法。
【請求項１７】
選択信号に基づいて、前記第１ＣＰＵまたは前記第２ＣＰＵから前記第２キャッシュに入力されるデータをマルチプレクシング（Ｍｕｌｔｉｐｌｅｘｉｎｇ）する段階をさらに含む請求項１６に記載のマルチＣＰＵプロセッサを利用したデータ処理方法。
【請求項１８】
スヌーピング（ｓｎｏｏｐｉｎｇ）なしに前記第１ＣＰＵから前記第２ＣＰＵにキャッシュアクセス動作をスイッチングする段階をさらに含む請求項１６に記載のマルチＣＰＵプロセッサを利用したデータ処理方法。
【請求項１９】
前記第２ＣＰＵから前記第１ＣＰＵにキャッシュアクセス動作をスイッチングし、前記第２キャッシュの非共有領域に対するフラッシング動作を行う段階をさらに含む請求項１６に記載のマルチＣＰＵプロセッサを利用したデータ処理方法。
【請求項２０】
前記第２ＣＰＵから前記第１ＣＰＵにキャッシュアクセス動作をスイッチングし、前記第２キャッシュの非共有領域に対するスヌーピング動作を行う段階をさらに含む請求項１６に記載のマルチＣＰＵプロセッサを利用したデータ処理方法。
【請求項２１】
少なくとも第１コア、第１キャッシュ、前記第１キャッシュをアクセスするための第１キャッシュコントローラを含む第１ＣＰＵと、
少なくとも第２コア及び前記第１キャッシュの保存容量よりも大きな保存容量を有する第２キャッシュをアクセスするための第２キャッシュコントローラを含む第２ＣＰＵと、
選択信号に基づいて、前記第１キャッシュコントローラを通じて前記第１コアまたは前記第２キャッシュコントローラを通じて前記第２コアから前記第１キャッシュにデータを伝送するマルチプレクサと、
前記選択信号に基づいて、前記第１キャッシュから前記第１キャッシュコントローラを通じて前記第１コアまたは前記第２キャッシュコントローラを通じて前記第２コアへデータを伝送するためのデマルチプレクサと、
を含むプロセッサ。
【請求項２２】
前記第１キャッシュは、前記第２キャッシュの共有領域から具現される請求項２１に記載のプロセッサ。
【請求項２３】
マルチＣＰＵプロセッサを含み、
前記マルチＣＰＵプロセッサは、
少なくとも第１コア、第１キャッシュ、前記第１キャッシュをアクセスするための第１キャッシュコントローラを含む第１ＣＰＵと、
少なくとも第２コア及び第２キャッシュをアクセスするための第２キャッシュコントローラを含む第２ＣＰＵと、
前記第１ＣＰＵと前記第２ＣＰＵとのうち少なくとも１つ及び前記第１キャッシュに電源を選択的に供給する電力管理ユニット（ＰＭＵ）と、
データバスを通じて前記マルチＣＰＵプロセッサへの／からのメモリアクセスを制御するメモリコントローラと、を含み、前記第１キャッシュは、前記第２キャッシュの共有領域から具現されるマルチＣＰＵデータ処理システム。
【請求項２４】
前記電力管理ユニットは、前記第１キャッシュに電源が供給される間に、前記第１ＣＰＵと前記第２ＣＰＵとのターンオンまたはターンオフを独立して制御するための複数の制御信号を出力する請求項２３に記載のマルチＣＰＵデータ処理システム。
【請求項２５】
前記第１キャッシュを除いた前記第１ＣＰＵは、第１電力領域に位置し、前記第１キャッシュを除いた前記第２ＣＰＵは、第２電力領域に位置し、前記第１キャッシュは、第３電力領域に位置する請求項２３に記載のマルチＣＰＵデータ処理システム。
【請求項２６】
前記電力管理ユニットは、前記第３電力領域に電源が供給される間に、前記第１電力領域と前記第２電力領域との間で電力を選択的にスイッチする請求項２５に記載のマルチＣＰＵデータ処理システム。
【請求項２７】
前記マルチＣＰＵデータ処理システムは、スマートフォン、ラップトップＰＣ、またはタブレットＰＣとして具現される請求項２３に記載のマルチＣＰＵデータ処理システム。