(57)【要約】  固体撮像装置は、半導体基板（２０１）と、半導体基板（２０１）に形成された画素部（２５０）と、半導体基板（２０１）の画素部（２５０）の周辺に形成された周辺回路部（２６０）とを備え、画素部（２５０）は、入射光を光電変換することで電荷を生成する光電変換膜（２１７）と、前記電荷を保持するためのｎ型拡散層（２０５）とを備え、周辺回路部（２６０）は、ゲート電極（２０４Ｄ）と２つのｎ型ソース・ドレイン拡散層（２３６）とを備えるＮｃｈＭＯＳトランジスタ（２２５）を備え、２つのｎ型ソース・ドレイン拡散層（２３６）の不純物濃度は、ｎ型拡散層（２０５）の不純物濃度よりも高い。
2014002390.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された画素部と、
前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備え、
前記画素部は、
入射光を光電変換することで電荷を生成する光電変換膜と、
前記電荷を保持するための浮遊拡散層とを備え、
前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるＭＯＳトランジスタを備え、
前記２つのソース・ドレイン拡散層の不純物濃度は、前記浮遊拡散層の不純物濃度よりも高い
固体撮像装置。
【請求項２】
前記２つのソース・ドレイン拡散層の深さは、前記ゲート電極の高さ以下である
請求項１に記載の固体撮像装置。
【請求項３】
前記浮遊拡散層の深さは、前記ゲート電極の高さ以上ある
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記２つのソース・ドレイン拡散層の不純物濃度は、１×１０２０ｃｍ−３以上である
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記浮遊拡散層の不純物濃度は、１×１０１９ｃｍ−３以下である
請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記ゲート電極の長さは６５ｎｍ以下である
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記浮遊拡散層に接続されている非金属のコンタクトプラグと、
前記コンタクトプラグに接続された配線とを備え、
前記コンタクトプラグ及び前記配線を介して、前記浮遊拡散層と前記光電変換膜とは接続されている
請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記光電変換膜は有機系材料で形成されている
請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備える固体撮像装置の製造方法であって、
前記画素部は、
入射光を光電変換することで電荷を生成する光電変換膜と、
前記電荷を保持するための浮遊拡散層とを備え、
前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるＭＯＳトランジスタを備え、
前記固体撮像装置の製造方法は、
前記半導体基板の上に前記ゲート電極を形成する第１工程と、
前記第１工程の後に、前記浮遊拡散層を形成するために、前記半導体基板に第１の不純物を注入する第２工程と、
前記第２工程の後に第１の熱処理を行う第３工程と、
前記第３工程の後に、前記２つのソース・ドレイン拡散層に含まれる低濃度拡散層を形成するために、前記半導体基板に第２の不純物を注入する第４工程と、
前記第４工程の後に、前記ゲート電極の側壁にサイドウォールを形成する第５工程と、
前記第５工程の後に、前記２つのソース・ドレイン拡散層に含まれる高濃度拡散層を形成するために、前記半導体基板に第３の不純物を注入する第６工程と、
前記第６工程の後に、第２の熱処理を行う第７工程とを含む
固体撮像装置の製造方法。
【請求項１０】
前記第１の熱処理は、拡散炉を用いた８００℃以上の熱処理である
請求項９に記載の固体撮像装置の製造方法。
【請求項１１】
前記第２の熱処理は、ランプ・アニール装置を用いた９００℃以上の熱処理である
請求項９又は１０に記載の固体撮像装置の製造方法。
【請求項１２】
前記固体撮像装置の製造方法は、さらに、
前記第７工程の後に、前記浮遊拡散層に接続される非金属コンタクトプラグを形成する工程を含む
請求項９〜１１のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１３】
前記非金属コンタクトプラグは、前記第１の不純物と同じ導電型の不純物を含む多結晶シリコンである
請求項１２に記載の固体撮像装置の製造方法。
【請求項１４】
前記固体撮像装置の製造方法は、さらに、
前記第７工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、
前記第３の熱処理の温度は前記第１の熱処理の温度以下である
請求項９〜１３のいずれか１項に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、半導体基板に形成された、入射光を光電変換することで電気信号を得る光電変換部を備えた画素部と、画素部の周辺に形成された周辺回路部とを有する。このようなＭＯＳイメージセンサ等の固体撮像装置において、近年、周辺回路部に対する高速動作の要求が高まってきている。それに伴い、周辺回路部を構成するＭＯＳトランジスタの微細化が要求されている（例えば、特許文献１参照）。【０００３】
また、特許文献２には、シリコン基板上ではなく配線上に光電変換素子（光電変換膜）を形成する新しいイメージセンサ（積層型イメージセンサ）が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０５６５１５号公報
【特許文献２】特開２０１２−０１９１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下、固体撮像装置の構成を説明する。図２１は、固体撮像装置が有する画素部１５０の断面図である。この画素部１５０は、選択トランジスタ１２１と、増幅トランジスタ１２２と、リセットトランジスタ１２３と、転送トランジスタ１２４と、フォトダイオード１２５とを備える。選択トランジスタ１２１、増幅トランジスタ１２２、リセットトランジスタ１２３、及び転送トランジスタ１２４は、半導体基板１０１の表面に形成された素子分離領域１０２により分離されている。【０００６】
図２２は、固体撮像装置が有する周辺回路部１６０の断面図である。この周辺回路部１６０は、ＮｃｈＭＯＳトランジスタ１２６と、ＰｃｈＭＯＳトランジスタ１２７とを備える。ＮｃｈＭＯＳトランジスタ１２６とＰｃｈＭＯＳトランジスタ１２７とは、半導体基板１０１の表面に形成された素子分離領域１０２により分離されている。【０００７】
図２１に示す選択トランジスタ１２１は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａの上に形成されたゲート電極１０４Ａと、ゲート電極１０４Ａの側壁に形成されたサイドウォール１０９Ａと、２つのｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層１０６Ａと、２つのｎ型ソース・ドレイン拡散層１０７Ａとを備える。２つのｎ型ＬＤＤ拡散層１０６Ａ及び２つのｎ型ソース・ドレイン拡散層１０７Ａは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ａは、ゲート電極１０４Ａを挟むゲート電極１０４Ａの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ａは、ゲート電極１０４Ａ及びサイドウォール１０９Ａを挟むサイドウォール１０９Ａの両側にそれぞれ形成されている。【０００８】
増幅トランジスタ１２２は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｂと、ゲート絶縁膜１０３Ｂの上に形成されたゲート電極１０４Ｂと、ゲート電極１０４Ｂの側壁に形成されたサイドウォール１０９Ｂと、２つのｎ型ＬＤＤ拡散層１０６Ｂと、２つのｎ型ソース・ドレイン拡散層１０７Ｂとを備える。２つのｎ型ＬＤＤ拡散層１０６Ｂ及び２つのｎ型ソース・ドレイン拡散層１０７Ｂは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ｂは、ゲート電極１０４Ｂを挟むゲート電極１０４Ｂの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ｂは、ゲート電極１０４Ｂ及びサイドウォール１０９Ｂを挟むサイドウォール１０９Ｂの両側にそれぞれ形成されている。【０００９】
リセットトランジスタ１２３は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｃと、ゲート絶縁膜１０３Ｃの上に形成されたゲート電極１０４Ｃと、ゲート電極１０４Ｃの側壁に形成されたサイドウォール１０９Ｃと、２つのｎ型ＬＤＤ拡散層１０６Ｃと、２つのｎ型ソース・ドレイン拡散層１０７Ｃとを備える。２つのｎ型ＬＤＤ拡散層１０６Ｃ及び２つのｎ型ソース・ドレイン拡散層１０７Ｃは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ｃは、ゲート電極１０４Ｃを挟むゲート電極１０４Ｃの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ｃは、ゲート電極１０４Ｃ及びサイドウォール１０９Ｃを挟むサイドウォール１０９Ｃの両側にそれぞれ形成されている。【００１０】
転送トランジスタ１２４は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｄと、ゲート絶縁膜１０３Ｄの上に形成されたゲート電極１０４Ｄと、ゲート電極１０４Ｄの側壁に形成されたサイドウォール１０９Ｄと、ゲート電極１０４Ｄの一方側に形成されたｎ型ＬＤＤ拡散層１０６Ｄと、サイドウォール１０９Ｄの一方側に形成されたｎ型ソース・ドレイン拡散層１０７Ａと、ゲート電極１０４Ｄの他方側に形成されたｎ型埋め込み拡散層１０８とを備える。なお、ｎ型埋め込み拡散層１０８は、フォトダイオード１２５としても機能する。また、ｎ型ＬＤＤ拡散層１０６Ｄと、ｎ型ソース・ドレイン拡散層１０７Ａと、ｎ型埋め込み拡散層１０８とは、半導体基板１０１の表面に形成されている。【００１１】
ここで、フォトダイオード１２５は入射光を光電変換することで電気信号（電荷）を生成する光電変換部である。また、ｎ型ＬＤＤ拡散層１０６Ｃ、ｎ型ソース・ドレイン拡散層１０７Ｃ、ｎ型ＬＤＤ拡散層１０６Ｄ、及びｎ型ソース・ドレイン拡散層１０７Ｄは、フォトダイオード１２５で生成され、転送トランジスタ１２４を介して転送された電荷を保持する浮遊拡散層として機能する。【００１２】
図２２に示すＮｃｈＭＯＳトランジスタ１２６は、半導体基板１０１の上に形成されたゲート絶縁膜１３３Ｅと、ゲート絶縁膜１３３Ｅの上に形成されたゲート電極１０４Ｅと、ゲート電極１０４Ｅの側壁に形成されたサイドウォール１０９Ｅと、２つのｎ型エクステンション拡散層１３４と、２つのｎ型ソース・ドレイン拡散層１３６とを備える。２つのｎ型エクステンション拡散層１３４及び２つのｎ型ソース・ドレイン拡散層１３６は、半導体基板１０１の表面に形成されている。また、２つのｎ型エクステンション拡散層１３４は、ゲート電極１０４Ｅを挟むゲート電極１０４Ｅの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１３６は、ゲート電極１０４Ｅ及びサイドウォール１０９Ｅを挟むサイドウォール１０９Ｅの両側にそれぞれ形成されている。【００１３】
ＰｃｈＭＯＳトランジスタ１２７は、半導体基板１０１の上に形成されたゲート絶縁膜１３３Ｆと、ゲート絶縁膜１３３Ｆの上に形成されたゲート電極１０４Ｆと、ゲート電極１０４Ｆの側壁に形成されたサイドウォール１０９Ｆと、２つのｐ型エクステンション拡散層１３５と、２つのｐ型ソース・ドレイン拡散層１３７とを備える。２つのｐ型エクステンション拡散層１３５及び２つのｐ型ソース・ドレイン拡散層１３７は、半導体基板１０１の表面に形成されている。また、ｐ型エクステンション拡散層１３５は、ゲート電極１０４Ｆを挟むゲート電極１０４Ｆの両側にそれぞれ形成されている。２つのｐ型ソース・ドレイン拡散層１３７は、ゲート電極１０４Ｆ及びサイドウォール１０９Ｆを挟むサイドウォール１０９Ｆの両側にそれぞれ形成されている。【００１４】
このような固体撮像装置の形成方法としては、まず、半導体基板１０１の表面に素子分離領域１０２が形成される。次に、画素部１５０にフォトダイオード１２５のｎ型埋め込み拡散層１０８がイオン注入により形成される。【００１５】
次に、画素部１５０にゲート酸化膜が成膜され、周辺回路部１６０にゲート絶縁膜が成膜される。次に、画素部１５０及び周辺回路部１６０にゲート電極材料が成膜される。次に、ゲート酸化膜、ゲート絶縁膜及びゲート電極材料が所望形状にパターニングされることで、画素部１５０にゲート絶縁膜１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄと、ゲート電極１０４Ａ、１０４Ｂ、１０４Ｃ及び１０４Ｄとが形成されるとともに、周辺回路部１６０にゲート絶縁膜１３３Ｅ及び１３３Ｆと、ゲート電極１０４Ｅ及び１０４Ｆとが形成される。【００１６】
次に、周辺回路部１６０の半導体基板１０１の表面にｎ型エクステンション拡散層１３４がイオン注入により選択的に形成される。【００１７】
次に、画素部１５０の半導体基板１０１の表面に、ｎ型ＬＤＤ拡散層１０６Ａ、１０６Ｂ、１０６Ｃ及び１０６Ｄがイオン注入により選択的に形成される。【００１８】
次に、周辺回路部１６０の半導体基板１０１の表面にｐ型エクステンション拡散層１３５がイオン注入により選択的に形成される。【００１９】
次に、ゲート電極１０４Ａ〜１０４Ｆの側壁に、サイドウォール１０９Ａ〜１０９Ｆが形成される。【００２０】
次に、周辺回路部１６０の半導体基板１０１の表面にｎ型ソース・ドレイン拡散層１３６がイオン注入により選択的に形成される。【００２１】
次に、画素部１５０の半導体基板１０１の表面にｎ型ソース・ドレイン拡散層１０７Ａ、１０７Ｂ、１０７Ｃ及び１０７Ｄがイオン注入により選択的に形成される。【００２２】
次に、周辺回路部１６０の半導体基板１０１の表面にｐ型ソース・ドレイン拡散層１３７がイオン注入により選択的に形成される。【００２３】
次に、拡散層の不純物を活性化させるために、ランプ・アニール装置を用いて８００〜１１００℃の温度帯で熱処理が施される。ここで、ランプ・アニール装置を使うことにより、短時間の熱処理で不純物の活性化が可能となる。これにより、拡散層の熱拡散を抑制することが可能である。すなわち、周辺回路部１６０のｎ型エクステンション拡散層１３４及びｐ型エクステンション拡散層１３５の熱拡散を抑制することで、ＮｃｈＭＯＳトランジスタ１２６及びＰｃｈＭＯＳトランジスタ１２７のゲート長を短くすることができる。これにより、周辺回路部１６０に含まれるトランジスタの微細化が可能となる。【００２４】
しかし、図２１及び図２２で示す固体撮像装置は、画素部１５０のｎ型ソース・ドレイン拡散層１０７Ａ、１０７Ｂ、１０７Ｃ及び１０７Ｄの不純物濃度は高濃度（例えば、１０２０ｃｍ−３以上）である必要がある。このため、イオン注入のダメージによる欠陥が半導体基板１０１の表面に生じる。【００２５】
また、これら拡散層を活性化させるためにランプ・アニール装置を用いて熱処理を行う場合は、この半導体基板１０１の表面の欠陥を十分に回復させることができない。そのため、特に、浮遊拡散層として機能するｎ型ソース・ドレイン拡散層１０７Ｃ及びｎ型ソース・ドレイン拡散層１０７Ｄにおける欠陥はリーク電流源として機能するので、画素特性を悪化させる。【００２６】
また、例えば、特許文献２に示される積層型イメージセンサに、特許文献１に開示された技術を適用する場合を考える。この場合、まず、画素部のｎ型ソース・ドレイン拡散層に高濃度な不純物拡散層がイオン注入により形成される。次に、そのイオン注入のダメージによる欠陥を防ぐために、光電変換膜が形成された後に、高温シンター処理（例えば、４００度以上）が行われる。この場合、積層膜の光電変換特性が劣化するという課題が生じる。【００２７】
そこで本開示は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本開示の一形態に係る固体撮像装置は、半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備え、前記画素部は、入射光を光電変換することで電荷を生成する光電変換膜と、前記電荷を保持するための浮遊拡散層とを備え、前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるＭＯＳトランジスタを備え、前記２つのソース・ドレイン拡散層の不純物濃度は、前記浮遊拡散層の不純物濃度よりも高い。【００２９】
この構成によれば、本開示の一形態に係る固体撮像装置は、周辺回路部のＭＯＳトランジスタのソース・ドレイン拡散層の広がりを抑制することが可能であるため、周辺回路部のＭＯＳトランジスタのゲート長を短くすることが可能である。また、当該固体撮像装置は、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する半導体基板表面における欠陥を回復することが可能である。このように、当該固体撮像装置は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。【００３０】
また、前記２つのソース・ドレイン拡散層の深さは、前記ゲート電極の高さ以下であってもよい。【００３１】
この構成は、ソース・ドレイン拡散層の広がりが抑制されている結果である。つまり、周辺回路部のＭＯＳトランジスタのゲート長を短くすることが可能となる。【００３２】
また、前記浮遊拡散層の深さは、前記ゲート電極の高さ以上あってもよい。【００３３】
この構成は、浮遊拡散層が十分に拡散されている結果である。よって、浮遊拡散層がなだらかに広がることでＰＮ接合におけるリーク電流を抑制できる。これにより、画素の高感度化が可能である。【００３４】
また、前記２つのソース・ドレイン拡散層の不純物濃度は、１×１０２０ｃｍ−３以上であってもよい。【００３５】
この構成によれば、ソース・ドレイン拡散層が低抵抗であるので、ＭＯＳトランジスタの駆動能力を高めることが可能である。【００３６】
また、前記浮遊拡散層の不純物濃度は、１×１０１９ｃｍ−３以下であってもよい。【００３７】
この構成によれば、浮遊拡散層をなだらかに広げることができる。【００３８】
また、前記ゲート電極の長さは６５ｎｍ以下であってもよい。【００３９】
この構成によれば、周辺回路部に含まれるＭＯＳトランジスタの駆動能力を高めることが可能である。【００４０】
また、前記固体撮像装置は、さらに、前記浮遊拡散層に接続されている非金属のコンタクトプラグと、前記コンタクトプラグに接続された配線とを備え、前記コンタクトプラグ及び前記配線を介して、前記浮遊拡散層と前記光電変換膜とは接続されていてもよい。【００４１】
この構成によれば、一般的なタングステン等の金属で構成されるコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。【００４２】
また、前記光電変換膜は有機系材料で形成されていてもよい。【００４３】
また、本開示の一形態に係る固体撮像装置の製造方法は、半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備える固体撮像装置の製造方法であって、前記画素部は、入射光を光電変換することで電荷を生成する光電変換膜と、前記電荷を保持するための浮遊拡散層とを備え、前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるＭＯＳトランジスタを備え、前記固体撮像装置の製造方法は、前記半導体基板の上に前記ゲート電極を形成する第１工程と、前記第１工程の後に、前記浮遊拡散層を形成するために、前記半導体基板に第１の不純物を注入する第２工程と、前記第２工程の後に第１の熱処理を行う第３工程と、前記第３工程の後に、前記２つのソース・ドレイン拡散層に含まれる低濃度拡散層を形成するために、前記半導体基板に第２の不純物を注入する第４工程と、前記第４工程の後に、前記ゲート電極の側壁にサイドウォールを形成する第５工程と、前記第５工程の後に、前記２つのソース・ドレイン拡散層に含まれる高濃度拡散層を形成するために、前記半導体基板に第３の不純物を注入する第６工程と、前記第６工程の後に、第２の熱処理を行う第７工程とを含む。【００４４】
これによれば、本開示の一形態に係る固体撮像装置の製造方法は、浮遊拡散層に対しては第１の熱処理により、イオン注入によるダメージに起因する欠陥を低減できる。また、当該製造方法は、第２の熱処理の条件を適切に設定することにより、周辺回路部のソース・ドレイン拡散層の広がり抑制できるので、ＭＯＳトランジスタのゲート長を短くすることができる。このように、当該製造方法は、周辺回路部２６０に含まれるトランジスタの微細化と、画素部２５０の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。【００４５】
また、前記第１の熱処理は、拡散炉を用いた８００℃以上の熱処理であってもよい。【００４６】
これによれば、第２工程のイオン注入のダメージにより生じる画素部２５０における半導体基板２０１の表面の欠陥を回復することが可能である。【００４７】
また、前記第２の熱処理は、ランプ・アニール装置を用いた９００℃以上の熱処理であってもよい。【００４８】
これによれば、周辺回路部の半導体基板の表面に注入された第２の不純物、及び、第３の不純物に対して、不純物の活性化と、不純物の熱拡散の抑制とを両立することが可能である。これにより、周辺回路部のＭＯＳトランジスタのゲート長を短くすることが可能である。【００４９】
また、前記固体撮像装置の製造方法は、さらに、前記第７工程の後に、前記浮遊拡散層に接続される非金属コンタクトプラグを形成する工程を含んでもよい。【００５０】
これによれば、一般的なタングステン等の金属のコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。【００５１】
また、前記非金属コンタクトプラグは、前記第１の不純物と同じ導電型の不純物を含む多結晶シリコンであってもよい。【００５２】
また、前記固体撮像装置の製造方法は、さらに、前記第７工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、前記第３の熱処理の温度は前記第１の熱処理の温度以下であってもよい。【００５３】
これによれば、第２の熱処理にランプ・アニール装置を用いた場合に生じる、画素部のゲート絶縁膜と半導体基板との界面に生じるダングリングボンドを低減することが可能である。また、第３の熱処理の温度が第１の熱処理の温度以下であるので、周辺回路部の半導体基板の表面に注入された第２の不純物の熱拡散を抑制することが可能である。これにより、周辺回路部のＭＯＳトランジスタのゲート長を短くすることが可能である。【００５４】
また、本開示は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置（カメラ）として実現したりできる。
【発明の効果】
【００５５】
本開示は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００５６】
【図１】図１は、実施の形態に係る固体撮像装置の画素部の断面図である。
【図２】図２は、実施の形態に係る固体撮像装置の周辺回路部の断面図である。
【図３】図３は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図４】図４は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図５】図５は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図６】図６は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図７】図７は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図８】図８は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図９】図９は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１０】図１０は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１１】図１１は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１２】図１２は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１３】図１３は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１４】図１４は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１５】図１５は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１６】図１６は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１７】図１７は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１８】図１８は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１９】図１９は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図２０】図２０は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図２１】図２１は、固体撮像装置の画素部の断面図である。
【図２２】図２２は、固体撮像装置の周辺回路部の断面図である。
【発明を実施するための形態】
【００５７】
以下、図面を参照しながら、本実施の形態に係る固体撮像装置、及びその製造方法について説明する。
【００５８】
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００５９】
まず、本実施の形態に係る固体撮像装置の構成を説明する。
【００６０】
本実施の形態に係る固体撮像装置は、画素部２５０と、画素部２５０の周辺に形成された周辺回路部２６０とを含む。図１は、本実施の形態に係る固体撮像装置に含まれる画素部２５０の断面図である。また、図２は、本実施の形態に係る固体撮像装置に含まれる周辺回路部２６０の断面図である。
【００６１】
図１に示す画素部２５０は、選択トランジスタ２２１と、増幅トランジスタ２２２と、リセットトランジスタ２２３と、光電変換部２２４とを備える。
【００６２】
また、増幅トランジスタ２２２とリセットトランジスタ２２３とは素子分離領域２０２（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により分離されている。なお、素子分離領域２０２として、ＳＴＩの代わりに、注入分離を用いても良い。注入分離を用いることで、素子分離領域２０２と半導体基板２０１との界面に存在する結晶欠陥に起因するリーク電流を低減することが可能である。
【００６３】
選択トランジスタ２２１は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ａと、ゲート絶縁膜２０３Ａの上に形成されたゲート電極２０４Ａと、ゲート電極２０４Ａの側壁に形成されたサイドウォール２０９Ａと、ゲート電極２０４Ａの一方側に形成されたｎ型拡散層２０６Ａと、ゲート電極２０４Ａの他方側に形成されたｎ型拡散層２０６Ｂとを備える。サイドウォール２０９Ａはシリコン酸化膜２０７Ａとシリコン窒化膜２０８Ａとを含む。また、ｎ型拡散層２０６Ａ及びｎ型拡散層２０６Ｂは、半導体基板２０１の表面に形成されている。
【００６４】
増幅トランジスタ２２２は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ｂと、ゲート絶縁膜２０３Ｂの上に形成されたゲート電極２０４Ｂと、ゲート電極２０４Ｂの側壁に形成されたサイドウォール２０９Ｂと、ゲート電極２０４Ｂの一方側に形成されたｎ型拡散層２０６Ｂと、ゲート電極２０４Ｂの他方側に形成されたｎ型拡散層２０６Ｃとを備える。サイドウォール２０９Ｂは、シリコン酸化膜２０７Ｂとシリコン窒化膜２０８Ｂとを含む。また、ｎ型拡散層２０６Ｂ及びｎ型拡散層２０６Ｃは、半導体基板２０１の表面に形成されている。
【００６５】
リセットトランジスタ２２３は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ｃと、ゲート絶縁膜２０３Ｃの上に形成されたゲート電極２０４Ｃと、ゲート電極２０４Ｃの側壁に形成されたサイドウォール２０９Ｃと、ゲート電極２０４Ｃの一方側に形成されたｎ型拡散層２０５と、ゲート電極２０４Ｃの他方側に形成されたｎ型拡散層２０６Ｄとを備える。サイドウォール２０９Ｃは、シリコン酸化膜２０７Ｃとシリコン窒化膜２０８Ｃとを含む。また、ｎ型拡散層２０５及びｎ型拡散層２０６Ｄは、半導体基板２０１の表面に形成されている。
【００６６】
光電変換部２２４は、光電変換膜２１７を含む。光電変換膜２１７は、入射光を光電変換することで電気信号（電荷）を生成する。
【００６７】
増幅トランジスタ２２２に含まれるゲート電極２０４Ｂは非金属コンタクトプラグ２１０Ｂに接続されている。ｎ型拡散層２０５は非金属コンタクトプラグ２１０Ｃに接続されている。非金属コンタクトプラグ２１０Ｂ及び２１０Ｃは金属配線２１４Ａに接続されている。すなわち、増幅トランジスタ２２２のゲート電極２０４Ｂとｎ型拡散層２０５とは、非金属コンタクトプラグ２１０Ｂ、２１０Ｃ及び金属配線２１４Ａを介して電気的に接続されている。また、金属配線２１４Ａは、金属プラグ２１５Ａを介して光電変換膜２１７に接続されている。
【００６８】
ｎ型拡散層２０５は光電変換膜２１７で生成された電荷を保持する浮遊拡散層として機能する。
【００６９】
ここで、ゲート電極２０４Ｃの高さであるＨｒと、ｎ型拡散層２０５の接合深さであるＤｆとは、Ｈｒ＜Ｄｆの関係を有する。つまり、ｎ型拡散層２０５の接合深さＤｆは、ゲート電極２０４Ｃの高さＨｒより大きい。ここで、本実施の形態では、ｎ型拡散層２０５と半導体基板２０１との間のＰＮ接合におけるリーク電流を抑制するために、熱拡散を行う。これにより、ｎ型拡散層２０５は、半導体基板２０１の表面近傍において十分に広がった形状となるとともに、上記のように接合深さが深くなる。また、ＰＮ接合におけるリーク電流を抑制するためには、ｎ型拡散層２０５の不純物濃度は、例えば、１×１０１９ｃｍ−３以下であることが好ましい。
【００７０】
また、非金属コンタクトプラグ２１０Ｂ及び２１０Ｃは、例えば、ｎ型拡散層２０５と同じ導電型の不純物を含む多結晶シリコンである。
【００７１】
また、図２に示す周辺回路部２６０は、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とを備える。また、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とは、半導体基板２０１の表面において素子分離領域２０２により分離されている。
【００７２】
ＮｃｈＭＯＳトランジスタ２２５は、半導体基板２０１の表面に形成されたｐ型ウエル２３１と、半導体基板２０１の上に形成されたゲート絶縁膜２３３Ｄと、ゲート絶縁膜２３３Ｄの上に形成されたゲート電極２０４Ｄと、ゲート電極２０４Ｄの側壁に形成されたサイドウォール２０９Ｄと、ゲート電極２０４Ｄを挟んでゲート電極２０４Ｄの両側に位置する半導体基板２０１の表面に形成されたｎ型エクステンション拡散層２３４と、ゲート電極２０４Ｄ及びサイドウォール２０９Ｄを挟んでサイドウォール２０９Ｄの両側に位置する半導体基板２０１の表面に形成されたｎ型ソース・ドレイン拡散層２３６と、ｎ型ソース・ドレイン拡散層２３６及びゲート電極２０４Ｄの表面に形成されたシリサイド膜２３８Ｄ及び２４０Ｄとを備える。サイドウォール２０９Ｄは、シリコン酸化膜２０７Ｄとシリコン窒化膜２０８Ｄとを含む。
【００７３】
ＰｃｈＭＯＳトランジスタ２２６は、半導体基板２０１の表面に形成されたｎ型ウエル２３２と、半導体基板２０１の上に形成されたゲート絶縁膜２３３Ｅと、ゲート絶縁膜２３３Ｅの上に形成されたゲート電極２０４Ｅと、ゲート電極２０４Ｅの側壁に形成されたサイドウォール２０９Ｅと、ゲート電極２０４Ｅを挟んでゲート電極２０４Ｅの両側に位置する半導体基板２０１の表面に形成されたｐ型エクステンション拡散層２３５と、ゲート電極２０４Ｅ及びサイドウォール２０９Ｅを挟んでサイドウォール２０９Ｅの両側に位置する半導体基板２０１の表面に形成されたｐ型ソース・ドレイン拡散層２３７と、ｐ型ソース・ドレイン拡散層２３７及びゲート電極２０４Ｅの表面に形成されたシリサイド膜２３８Ｅ及び２４０Ｅとを備える。サイドウォール２０９Ｅは、シリコン酸化膜２０７Ｅとシリコン窒化膜２０８Ｅとを含む。
【００７４】
シリサイド膜２３８Ｄ、２３８Ｅ、２４０Ｄ及び２４０Ｅは、金属コンタクトプラグ２３９と接続されている。金属コンタクトプラグ２３９は金属配線２１４Ｄと接続されている。
【００７５】
ここで、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のソース及びドレインの寄生抵抗を低減して駆動能力を高めるために、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は１×１０２０ｃｍ−３以上であることが好ましい。
【００７６】
また、ゲート電極２０４Ｄの高さであるＨｎと、ゲート電極２０４Ｅの高さであるＨｐと、ｎ型ソース・ドレイン拡散層２３６の接合深さであるＤｎと、ｐ型ソース・ドレイン拡散層２３７の接合深さであるＤｐとは、Ｈｎ≧Ｄｎ、及び、Ｈｐ≧Ｄｐの関係を有する。つまり、ｎ型ソース・ドレイン拡散層２３６の接合深さＤｎは、ゲート電極２０４Ｃの高さＤｎ以下であり、ｐ型ソース・ドレイン拡散層２３７の接合深さＤｐは、ゲート電極２０４Ｅの高さＨｐ以下である。また、本実施の形態では、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めるために、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の熱拡散による広がりを抑制している。これにより、ＮｃｈＭＯＳトランジスタのゲート長Ｌｎ及びＰｃｈＭＯＳトランジスタ２２６のゲート長Ｌｐを短くできる。例えば、ゲート長Ｌｎ及びＬｐを６５ｎｍ以下に設定することで、各ＭＯＳトランジスタの駆動能力を高めることが可能である。
【００７７】
以上、図面を用いて説明したように、本実施の形態に係る固体撮像装置は、半導体基板２０１に形成された、画素部２５０と、画素部２５０の周辺に形成された周辺回路部２６０とを備える。画素部２５０は、入射光を光電変換することで電荷を生成する光電変換膜２１７と、光電変換膜２１７で生成された電荷を保持するための浮遊拡散層（ｎ型拡散層２０５）を備える。周辺回路部２６０は、ゲート電極２０４Ｄと２つのｎ型ソース・ドレイン拡散層２３６とを含むＮｃｈＭＯＳトランジスタ２２５と、ゲート電極２０４Ｅと２つのｐ型ソース・ドレイン拡散層２３７とを含むＰｃｈＭＯＳトランジスタ２２６とを備える。２つのｎ型ソース・ドレイン拡散層２３６、及び２つのｐ型ソース・ドレイン拡散層２３７の不純物濃度は、ｎ型拡散層２０５（浮遊拡散層）の不純物濃度よりも高い。
【００７８】
これにより、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がりを抑制できる。よって、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くできる。さらに、画素部２５０の浮遊拡散層における、イオン注入によるダメージに起因する半導体基板２０１の表面における欠陥を回復することが可能であるので、高感度な画素特性を実現することできる。つまり、光電変換膜２１７の形成後に光電変換膜２１７の特性劣化の原因となる高温シンター処理（例えば、４００℃以上）をすることなく、ダングリングボンド等の欠陥を低減させることができる。なお、光電変換膜２１７を有機系材料で形成した場合は膜耐熱性が問題となることが多い。よって、光電変換膜２１７を有機系材料で形成した場合は、光電変換膜２１７を無機系材料で形成した場合よりも本実施の形態の効果が顕著となる。また、光電変換膜２１７での光反射に起因して固体撮像装置の特性が悪化するという課題がある。光電変換膜２１７を有機系材料で形成することにより、この特性の悪化を低減できる。
【００７９】
また、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の深さは、ゲート電極２０４Ｄ及び２０４Ｅの高さ以下であってもよい。これは、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がりが抑制されている結果である。つまり、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能となる。
【００８０】
また、浮遊拡散層（ｎ型拡散層２０５）の深さは、ゲート電極２０４Ａ〜２０４Ｃの高さ以上であってもよい。これは、浮遊拡散層が十分に拡散されている結果である。よって、浮遊拡散層がなだらかに広がることでＰＮ接合におけるリーク電流を抑制できる。これにより、画素の高感度化が可能である。
【００８１】
また、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は、１×１０２０ｃｍ−３以上であってもよい。これにより、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７が低抵抗であるので、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能である。
【００８２】
また、浮遊拡散層（ｎ型拡散層２０５）の不純物濃度は、１×１０１９ｃｍ−３以下であってもよい。これにより、浮遊拡散層をなだらかに広げることができる。
【００８３】
また、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート電極２０４Ｄ及び２０４Ｅの長さは６５ｎｍ以下であってもよい。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能である。
【００８４】
また、浮遊拡散層（ｎ型拡散層２０５）に非金属コンタクトプラグ２１０Ｃが接続されており、非金属コンタクトプラグ２１０Ｃ及び金属配線２１４Ａを介して、浮遊拡散層と光電変換膜２１７とが接続されてもよい。これにより、一般的なタングステン等の金属で構成されるコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【００８５】
なお、本実施の形態に係る固体撮像装置は、上記構成に限定されることはなく、他の構成の固体撮像装置にも適用することができる。例えば、上記説明では光電変換部として光電変換膜を用いる固体撮像装置に本開示を適用する例を述べたが、半導体基板に形成された埋め込み拡散層を有するフォトダイオードを備える固体撮像装置に本開示を適用してもよい。
【００８６】
また、上記説明では画素部２５０に含まれるトランジスタはＮｃｈトランジスタであるが、当該トランジスタの一部又は全てがＰｃｈトランジスタであってもよい。
【００８７】
また、上記説明では、周辺回路部２６０は、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とを含むが、いずれか一方のみを含んでも良い。
【００８８】
また、素子分離領域２０２として、ＳＴＩの代わりに、注入分離を用いても良い。このようにすることで、ＳＴＩと半導体基板との界面に存在する結晶欠陥に起因するリーク電流を低減することが可能である。
【００８９】
また、上記実施例の金属配線層は単一層であるが、多層配線であっても良い。
【００９０】
以下、本実施の形態に係る固体撮像装置の製造方法を、図３〜図２０を用いて説明する。図３、図５、図７、図９、図１１、図１３、図１５、図１７及び図１９は、本実施の形態に係る固体撮像装置の製造過程における画素部２５０の断面図である。また、図４、図６、図８、図１０、図１２、図１４、図１６、図１８及び図２０は、本実施の形態に係る固体撮像装置の製造過程における周辺回路部２６０の断面図である。
【００９１】
始めに、図３及び図４に示すように、半導体基板２０１の表面に素子分離領域２０２が形成される。ここで、画素部２５０には、増幅トランジスタ２２２が形成される増幅トランジスタ領域と、リセットトランジスタ２２３が形成されるリセットトランジスタ領域とを分離するように素子分離領域２０２が形成される。このとき、選択トランジスタ２２１が形成される選択トランジスタ領域と、増幅トランジスタ領域とを分離するように素子分離領域２０２が形成されても良い。また、これと同時に図４に示すように周辺回路部２６０ではＮｃｈＭＯＳトランジスタ２２５が形成されるＮｃｈＭＯＳトランジスタ領域と、ＰｃｈＭＯＳトランジスタ２２６が形成されるＰｃｈＭＯＳトランジスタ領域とを分離するように素子分離領域２０２が形成される。
【００９２】
その後、図４に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にｐ型ウエル２３１がイオン注入により形成される。次にＰｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にｎ型ウエル２３２がイオン注入により形成される。
【００９３】
次に、図５に示すように、画素部２５０の選択トランジスタ領域、増幅トランジスタ領域、及び、リセットトランジスタ領域の半導体基板２０１の表面にゲート酸化膜及び多結晶シリコン膜がこの順で成膜される。そして、これらのゲート酸化膜及び多結晶シリコン膜が、所望の形状にパターニングされる。これにより、選択トランジスタ領域にはゲート絶縁膜２０３Ａ及びゲート電極２０４Ａが形成され、増幅トランジスタ領域にはゲート絶縁膜２０３Ｂ及びゲート電極２０４Ｂが形成され、増幅トランジスタ領域にはゲート絶縁膜２０３Ｃ及びゲート電極２０４Ｃが形成される。
【００９４】
また、図６に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域、及び、ＰｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にゲート絶縁膜及び多結晶シリコン膜がこの順で成膜される。そして、これらのゲート酸化膜及び多結晶シリコン膜が、所望の形状にパターニングされる。これにより、ＮｃｈＭＯＳトランジスタ領域にはゲート絶縁膜２３３Ｄ及びゲート電極２０４Ｄが形成され、ＰｃｈＭＯＳトランジスタ領域にはゲート絶縁膜２３３Ｅ及びゲート電極２０４Ｅが形成される。
【００９５】
このとき、例えば、画素部２５０の選択トランジスタ領域、増幅トランジスタ領域、及び、リセットトランジスタ領域に対して同一工程でゲート酸化膜が成膜される。なお、各トランジスタの膜厚が異なる場合には、各領域にゲート酸化膜を別々の工程で成膜してもよい。また、例えば、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域及びＰｃｈＭＯＳトランジスタ領域に対して同一工程でゲート酸化膜が成膜される。
【００９６】
また、画素部２５０及び周辺回路部２６０に対して多結晶シリコン膜が同一工程で成膜される。例えば、ここでは、多結晶シリコン膜の膜厚は１２０ｎｍとする。また、画素部２５０及び周辺回路部２６０に対して同一工程で、ゲート酸化膜及び多結晶シリコン膜が所望の形状にパターニングされる。
【００９７】
ここで、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５のゲート電極２０４Ｄの長さＬｎ、及び、ＰｃｈＭＯＳトランジスタ２２６のゲート電極２０４Ｅの長さＬｐは、各ＭＯＳトランジスタのゲート長である。また、それぞれの最小のゲート長は６５ｎｍ以下であることが望ましい。これにより、各ＭＯＳトランジスタの駆動能力を高めることが可能となる。
【００９８】
次に、図７に示すように、画素部２５０においてリセットトランジスタ領域の半導体基板２０１の表面の一部が開口するようにレジスト２４１がパターニングされる。そして、イオン注入により、ゲート電極２０４Ｃの一方側、かつ半導体基板２０１の表面にｎ型拡散層２０５Ａが選択的に形成される。ここでのイオン注入の条件は、ゲート電極２０４Ｃを突き抜けてゲート絶縁膜２０３Ｃの下の半導体基板２０１の表面にイオン注入が到達しないような条件である。
【００９９】
また、イオン注入のダメージによる欠陥を抑制するためにイオン注入のドーズ量を低く設定することが望ましい。例えば、ここでのイオン注入の条件は、ドーパント（不純物）が燐であり、注入エネルギーが３０ｋｅＶであり、ドーズ量が１×１０１１〜１×１０１３ｃｍ−２である。また、このとき、図８に示すように、周辺回路部２６０の全面がレジスト２４１で被覆される。
【０１００】
次に、図９及び図１０に示すように、拡散炉を用いて熱処理を行う。これにより、ｎ型拡散層２０５Ａが熱拡散されｎ型拡散層２０５が形成される。ここで、ｎ型拡散層２０５は、光電変換部２２４で入射光が光電変換された電気信号を保持する浮遊拡散層である。また、この熱処理により、画素部２５０のｎ型拡散層２０５におけるイオン注入のダメージによる欠陥が回復する。さらに、この熱拡散によりｎ型拡散層２０５の不純物プロファイルがなだらかになるのでｎ型拡散層２０５と半導体基板２０１との間のＰＮ接合におけるリーク電流が抑制される。この熱処理の条件は、例えば、温度が８００〜９００℃であり、かつ、時間が１２０分以内である。
【０１０１】
また、この熱拡散によりｎ型拡散層２０５が十分拡散されることでｎ型拡散層２０５の深さが十分に深くなる。その結果、ゲート電極２０４Ｃの高さであるＨｒと、熱処理後のｎ型拡散層２０５の深さであるＤｆとは、Ｈｒ＜Ｄｆの関係を有する。
【０１０２】
次に、図１１に示すように、画素部２５０のｎ型拡散層２０５の領域以外を開口するようにレジスト２４２がパターニングされる。そして、イオン注入によりｎ型拡散層２０６Ａ、２０６Ｂ、２０６Ｂ及び２０６Ｃ及び２０６Ｃが同一工程で選択的に半導体基板２０１の表面に形成される。ここで、ｎ型拡散層２０６Ａ及び２０６Ｂは、選択トランジスタ領域のゲート電極２０４Ａの両側にそれぞれ形成される。ｎ型拡散層２０６Ｂ及び２０６Ｃは、増幅トランジスタ領域のゲート電極２０４Ｂの両側にそれぞれ形成される。ｎ型拡散層２０６Ｃは、リセットトランジスタ領域のゲート電極２０４Ｃの片側であってゲート電極２０４Ｃを挟んでｎ型拡散層２０５と対向する側に形成される。
【０１０３】
このイオン注入の条件は、例えば、ドーパントが燐であり、注入エネルギーが２０ｋｅＶであり、ドーズ量が１×１０１２〜１×１０１４ｃｍ−２である。ここで、ｎ型拡散層２０６Ａ、２０６Ｂ及び２０６Ｃを別々に形成することが望ましい場合は、それぞれのｎ型拡散層に対応する領域に開口を有する複数のレジストが順次パターニングされ、各ｎ型拡散層が別々の注入条件で形成される。また、このとき、図１２に示すように、周辺回路部２６０の全面がレジスト２４２で被覆される。また、このイオン注入工程は、図９及び図１０に示す熱処理工程より前に行われても良い。
【０１０４】
次に、図１３及び図１４に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域において、ゲート電極２０４Ｄの両側、かつ半導体基板２０１の表面に２つのｎ型エクステンション拡散層２３４がイオン注入により形成される。その後、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅの両側、かつ半導体基板２０１の表面に２つのｐ型エクステンション拡散層２３５がイオン注入により形成される。ここで、ｎ型エクステンション拡散層２３４のイオン注入の条件は、例えば、ドーパントが砒素であり、注入エネルギーが５ｋｅＶであり、ドーズ量が１×１０１４〜１×１０１５ｃｍ−２である。また、ｐ型エクステンション拡散層２３５のイオン注入の条件は、例えば、ドーパントがボロンであり、注入エネルギーが１ｋｅＶであり、ドーズ量が１×１０１４〜１×１０１５ｃｍ−２である。
【０１０５】
次に、図１５及び図１６に示すように、半導体基板２０１の表面にシリコン酸化膜とシリコン窒化膜とがこの順に成膜される。そして、これらのシリコン酸化膜とシリコン窒化膜とがドライエッチングされることにより、サイドウォール２０９Ａ、２０９Ｂ、２０９Ｃ、２０９Ｄ及び２０９Ｅが同一工程で形成される。ここで、サイドウォール２０９Ａは、選択トランジスタ領域のゲート電極２０４Ａの側壁に形成され、シリコン酸化膜２０７Ａとシリコン窒化膜２０８Ａとを含む。サイドウォール２０９Ｂは、増幅トランジスタ領域のゲート電極２０４Ｂの側壁に形成され、シリコン酸化膜２０７Ｂとシリコン窒化膜２０８Ｂとを含む。サイドウォール２０９Ｃは、リセットトランジスタ領域のゲート電極２０４Ｃの側壁に形成され、シリコン酸化膜２０７Ｃとシリコン窒化膜２０８Ｃとを含む。サイドウォール２０９Ｄは、ＮｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｄの側壁に形成され、シリコン酸化膜２０７Ｄとシリコン窒化膜２０８Ｄとを含む。サイドウォール２０９Ｅは、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅの側壁に形成され、シリコン酸化膜２０７Ｅとシリコン窒化膜２０８Ｅとを含む。
【０１０６】
その後、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域におけるゲート電極２０４Ｄ及びサイドウォール２０９Ｄを挟むサイドウォール２０９Ｄの両側に２つのｎ型ソース・ドレイン拡散層２３６がイオン注入により選択的に形成される。また、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅ及びサイドウォール２０９Ｅを挟むサイドウォール２０９Ｅの両側に２つのｐ型ソース・ドレイン拡散層２３７がイオン注入により選択的に形成される。また、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７は、半導体基板２０１の表面に形成される。
【０１０７】
その後、ランプ・アニール装置を用いた熱処理が行われる。これにより、画素部２５０のｎ型拡散層２０６Ａ、２０６Ｂ、２０６Ｃ及び２０６Ｄと、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７との不純物が活性化される。ここで、例えば、膜厚が５〜２０ｎｍのシリコン酸化膜がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて成膜される。また、膜厚が３０〜６０ｎｍのシリコン窒化膜がＣＶＤ装置又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて成膜される。
【０１０８】
ここでのｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７のイオン注入の条件は、ゲート電極２０４Ｄ及びゲート電極２０４Ｅを突き抜けてゲート絶縁膜２３３Ｄ及びゲート絶縁膜２３３Ｅの下の半導体基板２０１の表面にイオン注入が到達しないような条件である。例えば、ｎ型ソース・ドレイン拡散層２３６のイオン注入の条件は、ドーパントが砒素であり、注入エネルギーが３０ｋｅＶであり、ドーズ量が１×１０１５〜１×１０１６ｃｍ−２である。また、例えば、ｐ型ソース・ドレイン拡散層２３７のイオン注入の条件は、ドーパントがボロンであり、注入エネルギーが５ｋｅＶであり、ドーズ量が１×１０１５〜１×１０１６ｃｍ−２である。また、ここでの熱処理の条件は、例えば、温度が９００℃以上であり、時間が５秒以下又はスパイク（０秒）である。
【０１０９】
このような熱処理条件により、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６、及び、ｐ型ソース・ドレイン拡散層２３７の不純物が活性化されると同時に、各拡散層の熱拡散を抑制することが可能となる。従って、周辺回路部２６０のゲート長を短くすることが可能となるので、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能となる。
【０１１０】
また、ここでのランプ・アニール装置を用いた熱処理は急速な昇温及び降温処理を伴うため、ゲート絶縁膜２０３Ａ、２０３Ｂ、２０３Ｃ、２３３Ｄ及び２３３Ｅと半導体基板２０１との界面においてダングリングボンドが増大する可能性がある。このダングリングボンドは、特に増幅トランジスタ２２２においてリーク源となることで、画素特性を劣化させる可能性がある。このダングリングボンドを低減させるために、ランプ・アニール装置による熱処理の後に、拡散炉による熱処理が行われてもよい。ただし、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６、及び、ｐ型ソース・ドレイン拡散層２３７の熱拡散をできる限り低減する必要があるため、この拡散炉による熱処理の温度は、可能な範囲において低いことが好ましい。例えば、この熱処理の条件は、温度が７００〜８００℃であり、時間が１５分以内である。
【０１１１】
以上の工程を経て、ｎ型拡散層２０５の不純物濃度は、１×１０１９ｃｍ−３以下となり、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は１×１０２０ｃｍ−３以上となる。つまり、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は、ｎ型拡散層２０５（浮遊拡散層）の不純物濃度よりも高い。
【０１１２】
次に、図１７及び図１８に示すように、周辺回路部２６０のｎ型ソース・ドレイン拡散層２３６の表面、ゲート電極２０４Ｄの上面、ｐ型ソース・ドレイン拡散層２３７の表面、及び、ゲート電極２０４Ｅの上面に、シリサイド膜２３８Ｄ、２４０Ｄ、２３８Ｅ、及び、２４０Ｅがそれぞれ形成される。このとき、画素部２５０にはシリコン酸化膜で構成されるシリサイドブロック膜２１８が形成される。これにより、画素部２５０にシリサイドが形成さることが防止される。このように、画素部２５０にシリサイドが形成されることを防止することで、金属原子が浮遊拡散層であるｎ型拡散層２０５まで到達してリーク電流源となることが防止される。これにより、画素特性を向上させることが可能である。
【０１１３】
次に、図１９に示すように、画素部２５０に層間絶縁膜２１３Ａが形成される。次に、増幅トランジスタ領域のゲート電極２０４Ｂの表面の一部、及び、ｎ型拡散層２０５の表面の一部を開口させるように、層間絶縁膜２１３Ａにホールが形成される。次に、形成されたホールに非金属コンタクトプラグ２１０Ｂ及び２１０Ｃが形成される。次に、非金属コンタクトプラグ２１０Ｂと非金属コンタクトプラグ２１０Ｃとを接続する金属配線２１４Ａが形成される。次に、層間絶縁膜２１６Ａが形成される。次に、金属配線２１４Ａの一部を開口させるように層間絶縁膜２１６Ａにホールが形成される。次に、形成されたホールに金属プラグ２１５Ａが形成される。次に、金属プラグ２１５Ａの上に光電変換膜２１７が成膜される。
【０１１４】
ここで、光電変換膜２１７は入射光を電気信号に光電変換する光電変換部である。また周辺回路部２６０に層間絶縁膜２１３Ｄが形成される。次に、シリサイド膜２３８Ｄ、２３８Ｅ、２４０Ｄ、及び、２４０Ｅの表面の一部が開口するように、層間絶縁膜２１３Ｄにホールが形成される。次に、形成されたホールに、例えばタングステンで構成される金属コンタクトプラグ２３９が形成される。次に、複数の金属コンタクトプラグ２３９を接続する金属配線２１４Ｄが形成される。次に、層間絶縁膜２１６Ｄが形成される。
【０１１５】
ここで、画素部２５０の層間絶縁膜２１３Ａと周辺回路部２６０の層間絶縁膜２１３Ｄとは同時に形成されても良い。また、画素部２５０の層間絶縁膜２１６Ａと周辺回路部２６０の層間絶縁膜２１６Ｄとは同時に形成されても良い。また、非金属コンタクトプラグ２１０Ｃの材料は、例えば、ｎ型拡散層２０５と同じ導電型の不純物を含む多結晶シリコンである。ここで、ｎ型拡散層２０５の不純物濃度は比較的低いために、コンタクトプラグにタングステン等の金属材料を用いると、ｎ型拡散層２０５とコンタクトプラグとの接触抵抗が大きくなる。これに対して、非金属で構成されるコンタクトプラグを用いることで、ｎ型拡散層２０５とコンタクトプラグとの接触抵抗を低減することが可能となる。
【０１１６】
以上、図面を用いて説明したように、本実施の形態に係る固体撮像装置の製造方法は、半導体基板２０１に形成された画素部２５０と、半導体基板２０１の当該画素部２５０の周辺に形成された周辺回路部２６０とを備える固体撮像装置の製造方法である。画素部２５０は、入射光を光電変換することで電荷を生成する光電変換膜２１７と、生成された電荷を保持するための浮遊拡散層（ｎ型拡散層２０５）とを備える。周辺回路部２６０は、ゲート電極２０４Ｄと２つのｎ型ソース・ドレイン拡散層２３６とを備えるＮｃｈＭＯＳトランジスタ２２５と、ゲート電極２０４Ｅと２つのｐ型ソース・ドレイン拡散層２３７とを備えるＰｃｈＭＯＳトランジスタ２２６とを備える。当該固体撮像装置の製造方法は、画素部２５０及び周辺回路部２６０の半導体基板２０１の上にゲート電極２０４Ａ〜２０４Ｅを形成する第１工程と、第１工程の後に、浮遊拡散層（ｎ型拡散層２０５）を形成するために、画素部２５０の半導体基板２０１の表面に第１の不純物を注入する第２工程と、第２工程の後に第１の熱処理を行う第３工程と、第３工程の後に、２つのソース・ドレイン拡散層に含まれる低濃度拡散層（ｎ型エクステンション拡散層２３４及びｐ型エクステンション拡散層２３５）を形成するために、周辺回路部２６０の半導体基板２０１の表面に第２の不純物を注入する第４工程と、第４工程の後にゲート電極２０４Ｄ及び２０４Ｅの側壁にサイドウォール２０９Ｄ及び２０９Ｅを形成する第５工程と、第５工程の後に、２つのソース・ドレイン拡散層に含まれる高濃度拡散層（ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７）を形成するために、周辺回路部２６０の表面に第３の不純物を注入する第６工程と、第６工程の後に第２の熱処理を行う第７工程とを含む。
【０１１７】
これにより、本実施の形態に係る固体撮像装置の製造方法は、浮遊拡散層に対しては第１の熱処理により、イオン注入によるダメージに起因する欠陥を低減できる。また、当該製造方法は、第２の熱処理の条件を適切に設定することで、周辺回路部２６０のｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がり抑制できるので、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることができる。このように、当該製造方法は、周辺回路部２６０に含まれるトランジスタの微細化と、画素部２５０の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。
【０１１８】
また、第１の熱処理は拡散炉を用いた８００℃以上の熱処理であってもよい。これにより、第２工程のイオン注入のダメージにより生じる画素部２５０における半導体基板２０１の表面の欠陥を回復することが可能である。
【０１１９】
また、第２の熱処理はランプ・アニール装置を用いた９００℃以上の熱処理であってもよい。これにより、周辺回路部２６０の半導体基板２０１の表面に注入された第２の不純物、及び、第３の不純物に対して、不純物の活性化と、不純物の熱拡散の抑制とを両立することが可能である。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能である。
【０１２０】
また、本実施の形態に係る固体撮像装置の製造方法は、さらに、第７工程の後に、画素部２５０に非金属コンタクトプラグ２１０Ｃを形成する第８工程を含んでも良い。これにより、一般的なタングステン等の金属のコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【０１２１】
また、非金属コンタクトプラグ２１０Ｃは、不純物を含む多結晶シリコンであってもよい。
【０１２２】
また、本実施の形態に係る固体撮像装置の製造方法は、さらに、第７工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、第３の熱処理の温度は第１の熱処理の温度以下であってもよい。これにより、第２の熱処理にランプ・アニール装置を用いた場合に生じる、画素部２５０のゲート絶縁膜２０３Ａ〜２０３Ｃと半導体基板２０１との界面に生じるダングリングボンドを低減することが可能である。また、第３の熱処理の温度が第１の熱処理の温度以下であるので、周辺回路部２６０の半導体基板２０１の表面に注入された第２の不純物の熱拡散を抑制することが可能である。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能である。
【０１２３】
以上、本実施の形態に係る固体撮像装置及びその製造方法について説明したが、本開示は、この実施の形態に限定されるものではない。
【０１２４】
また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１２５】
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本開示に含まれる。
【０１２６】
また、上記実施の形態に係る、固体撮像装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１２７】
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０１２８】
更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
【産業上の利用可能性】
【０１２９】
本開示は固体撮像装置に適用できる。また、本開示は、小型で動画像撮影を目的とする画像ピックアップ装置等に有効である。
【符号の説明】
【０１３０】
１０１、２０１  半導体基板
１０２、２０２  素子分離領域
１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１３３Ｅ、１３３Ｆ、２０３Ａ、２０３Ｂ、２０３Ｃ、２３３Ｄ、２３３Ｅ  ゲート絶縁膜
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、１０４Ｆ、２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄ、２０４Ｅ  ゲート電極
１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ  ｎ型ＬＤＤ拡散層
１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ、１３６、２３６  ｎ型ソース・ドレイン拡散層
１０８  ｎ型埋め込み拡散層
１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄ、１０９Ｅ、１０９Ｆ、２０９Ａ、２０９Ｂ、２０９Ｃ、２０９Ｄ、２０９Ｅ  サイドウォール
１２１、２２１  選択トランジスタ
１２２、２２２  増幅トランジスタ
１２３、２２３  リセットトランジスタ
１２４  転送トランジスタ
１２５  フォトダイオード
１２６、２２５  ＮｃｈＭＯＳトランジスタ
１２７、２２６  ＰｃｈＭＯＳトランジスタ
１３４、２３４  ｎ型エクステンション拡散層
１３５、２３５  ｐ型エクステンション拡散層
１３７、２３７  ｐ型ソース・ドレイン拡散層
１５０、２５０  画素部
１６０、２６０  周辺回路部
２０５、２０５Ａ、２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄ  ｎ型拡散層
２０７Ａ、２０７Ｂ、２０７Ｃ、２０７Ｄ、２０７Ｅ  シリコン酸化膜
２０８Ａ、２０８Ｂ、２０８Ｃ、２０８Ｄ、２０８Ｅ  シリコン窒化膜
２１０Ｂ、２１０Ｃ  非金属コンタクトプラグ
２１３Ａ、２１３Ｄ  層間絶縁膜
２１４Ａ、２１４Ｄ  金属配線
２１５Ａ  金属プラグ
２１６Ａ、２１６Ｄ  層間絶縁膜
２１７  光電変換膜
２１８  シリサイドブロック膜
２２４  光電変換部
２３１  ｐ型ウエル
２３２  ｎ型ウエル
２３８Ｄ、２３８Ｅ、２４０Ｄ、２４０Ｅ  シリサイド膜
２３９  金属コンタクトプラグ
２４１、２４２  レジスト
【図１】
2014002390.tif 000003
【図２】
2014002390.tif 000004
【図３】
2014002390.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2014002390.tif 000013
【図１２】
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【図１３】
2014002390.tif 000015
【図１４】
2014002390.tif 000016
【図１５】
2014002390.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成26年8月21日(2014.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された画素部と、
前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備え、
前記画素部は、
入射光を光電変換することで電荷を生成する光電変換膜と、
前記電荷を保持するための浮遊拡散層とを備え、
前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるトランジスタを備え、
前記２つのソース・ドレイン拡散層の不純物濃度は、前記浮遊拡散層の不純物濃度よりも高い、
固体撮像装置。
【請求項２】
前記２つのソース・ドレイン拡散層の深さは、前記ゲート電極の高さ以下である、
請求項１に記載の固体撮像装置。
【請求項３】
前記浮遊拡散層の深さは、前記ゲート電極の高さ以上である、
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記２つのソース・ドレイン拡散層の不純物濃度は、１×１０２０ｃｍ−３以上である、
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記浮遊拡散層の不純物濃度は、１×１０１９ｃｍ−３以下である、
請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記ゲート電極の長さは６５ｎｍ以下である、
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記浮遊拡散層に接続されている非金属のコンタクトプラグと、
前記コンタクトプラグに接続された配線とを備え、
前記浮遊拡散層と前記光電変換膜とが、前記コンタクトプラグ及び前記配線を介して接続されている、
請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記光電変換膜は有機系材料で形成されている、
請求項１〜７のいずれか１項に記載の固体撮像装置。
【請求項９】
半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備える固体撮像装置の製造方法であって、
前記画素部は、
入射光を光電変換することで電荷を生成する光電変換膜と、
前記電荷を保持するための浮遊拡散層とを備え、
前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるトランジスタを備え、
前記固体撮像装置の製造方法は、
前記半導体基板の上に前記ゲート電極を形成する第１工程と、
前記第１工程の後に、前記浮遊拡散層を形成するために、前記半導体基板に第１の不純物を注入する第２工程と、
前記第２工程の後に第１の熱処理を行う第３工程と、
前記第３工程の後に、前記２つのソース・ドレイン拡散層を形成する第４工程と、を含む、
固体撮像装置の製造方法。
【請求項１０】
前記第４工程は、
前記２つのソース・ドレイン拡散層に含まれる低濃度拡散層を形成するために、前記半導体基板に第２の不純物を注入する第５工程と、
前記第５工程の後に、前記ゲート電極の側壁にサイドウォールを形成する第６工程と、
前記第６工程の後に、前記２つのソース・ドレイン拡散層に含まれる高濃度拡散層を形成するために、前記半導体基板に第３の不純物を注入する第７工程と、
前記第７工程の後に、第２の熱処理を行う第８工程と、を含む、
請求項９に記載の固体撮像装置の製造方法。
【請求項１１】
前記第１の熱処理は、拡散炉を用いた８００℃以上の熱処理である、
請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
前記第２の熱処理は、ランプ・アニール装置を用いた９００℃以上の熱処理である、
請求項１０又は１１に記載の固体撮像装置の製造方法。
【請求項１３】
前記固体撮像装置の製造方法は、
前記第８工程の後に、前記浮遊拡散層に接続される非金属コンタクトプラグを形成する工程を含む、
請求項１０〜１２のいずれか１項に記載の固体撮像装置の製造方法。
【請求項１４】
前記非金属コンタクトプラグは、前記第１の不純物と同じ導電型の不純物を含む多結晶シリコンである、
請求項１３に記載の固体撮像装置の製造方法。
【請求項１５】
前記固体撮像装置の製造方法は、
前記第８工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、
前記第３の熱処理の温度は前記第１の熱処理の温度以下である、
請求項１０〜１４のいずれか１項に記載の固体撮像装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサは、半導体基板に形成された、入射光を光電変換することで電気信号を得る光電変換部を備えた画素部と、画素部の周辺に形成された周辺回路部とを有する。このようなＭＯＳイメージセンサ等の固体撮像装置において、近年、周辺回路部に対する高速動作の要求が高まってきている。それに伴い、周辺回路部を構成するＭＯＳトランジスタの微細化が要求されている（例えば、特許文献１参照）。
【０００３】
また、特許文献２には、シリコン基板上ではなく配線上に光電変換素子（光電変換膜）を形成する新しいイメージセンサ（積層型イメージセンサ）が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０５６５１５号公報
【特許文献２】特開２０１２−０１９１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下、固体撮像装置の構成を説明する。図２１は、固体撮像装置が有する画素部１５０の断面図である。この画素部１５０は、選択トランジスタ１２１と、増幅トランジスタ１２２と、リセットトランジスタ１２３と、転送トランジスタ１２４と、フォトダイオード１２５とを備える。選択トランジスタ１２１、増幅トランジスタ１２２、リセットトランジスタ１２３、及び転送トランジスタ１２４は、半導体基板１０１の表面に形成された素子分離領域１０２により分離されている。
【０００６】
図２２は、固体撮像装置が有する周辺回路部１６０の断面図である。この周辺回路部１６０は、ＮｃｈＭＯＳトランジスタ１２６と、ＰｃｈＭＯＳトランジスタ１２７とを備える。ＮｃｈＭＯＳトランジスタ１２６とＰｃｈＭＯＳトランジスタ１２７とは、半導体基板１０１の表面に形成された素子分離領域１０２により分離されている。
【０００７】
図２１に示す選択トランジスタ１２１は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａの上に形成されたゲート電極１０４Ａと、ゲート電極１０４Ａの側壁に形成されたサイドウォール１０９Ａと、２つのｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層１０６Ａと、２つのｎ型ソース・ドレイン拡散層１０７Ａとを備える。２つのｎ型ＬＤＤ拡散層１０６Ａ及び２つのｎ型ソース・ドレイン拡散層１０７Ａは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ａは、ゲート電極１０４Ａを挟むゲート電極１０４Ａの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ａは、ゲート電極１０４Ａ及びサイドウォール１０９Ａを挟むサイドウォール１０９Ａの両側にそれぞれ形成されている。
【０００８】
増幅トランジスタ１２２は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｂと、ゲート絶縁膜１０３Ｂの上に形成されたゲート電極１０４Ｂと、ゲート電極１０４Ｂの側壁に形成されたサイドウォール１０９Ｂと、２つのｎ型ＬＤＤ拡散層１０６Ｂと、２つのｎ型ソース・ドレイン拡散層１０７Ｂとを備える。２つのｎ型ＬＤＤ拡散層１０６Ｂ及び２つのｎ型ソース・ドレイン拡散層１０７Ｂは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ｂは、ゲート電極１０４Ｂを挟むゲート電極１０４Ｂの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ｂは、ゲート電極１０４Ｂ及びサイドウォール１０９Ｂを挟むサイドウォール１０９Ｂの両側にそれぞれ形成されている。
【０００９】
リセットトランジスタ１２３は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｃと、ゲート絶縁膜１０３Ｃの上に形成されたゲート電極１０４Ｃと、ゲート電極１０４Ｃの側壁に形成されたサイドウォール１０９Ｃと、２つのｎ型ＬＤＤ拡散層１０６Ｃと、２つのｎ型ソース・ドレイン拡散層１０７Ｃとを備える。２つのｎ型ＬＤＤ拡散層１０６Ｃ及び２つのｎ型ソース・ドレイン拡散層１０７Ｃは、半導体基板１０１の表面に形成されている。また、２つのｎ型ＬＤＤ拡散層１０６Ｃは、ゲート電極１０４Ｃを挟むゲート電極１０４Ｃの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１０７Ｃは、ゲート電極１０４Ｃ及びサイドウォール１０９Ｃを挟むサイドウォール１０９Ｃの両側にそれぞれ形成されている。
【００１０】
転送トランジスタ１２４は、半導体基板１０１の上に形成されたゲート絶縁膜１０３Ｄと、ゲート絶縁膜１０３Ｄの上に形成されたゲート電極１０４Ｄと、ゲート電極１０４Ｄの側壁に形成されたサイドウォール１０９Ｄと、ゲート電極１０４Ｄの一方側に形成されたｎ型ＬＤＤ拡散層１０６Ｄと、サイドウォール１０９Ｄの一方側に形成されたｎ型ソース・ドレイン拡散層１０７Ａと、ゲート電極１０４Ｄの他方側に形成されたｎ型埋め込み拡散層１０８とを備える。なお、ｎ型埋め込み拡散層１０８は、フォトダイオード１２５としても機能する。また、ｎ型ＬＤＤ拡散層１０６Ｄと、ｎ型ソース・ドレイン拡散層１０７Ａと、ｎ型埋め込み拡散層１０８とは、半導体基板１０１の表面に形成されている。
【００１１】
ここで、フォトダイオード１２５は入射光を光電変換することで電気信号（電荷）を生成する光電変換部である。また、ｎ型ＬＤＤ拡散層１０６Ｃ、ｎ型ソース・ドレイン拡散層１０７Ｃ、ｎ型ＬＤＤ拡散層１０６Ｄ、及びｎ型ソース・ドレイン拡散層１０７Ｄは、フォトダイオード１２５で生成され、転送トランジスタ１２４を介して転送された電荷を保持する浮遊拡散層として機能する。
【００１２】
図２２に示すＮｃｈＭＯＳトランジスタ１２６は、半導体基板１０１の上に形成されたゲート絶縁膜１３３Ｅと、ゲート絶縁膜１３３Ｅの上に形成されたゲート電極１０４Ｅと、ゲート電極１０４Ｅの側壁に形成されたサイドウォール１０９Ｅと、２つのｎ型エクステンション拡散層１３４と、２つのｎ型ソース・ドレイン拡散層１３６とを備える。２つのｎ型エクステンション拡散層１３４及び２つのｎ型ソース・ドレイン拡散層１３６は、半導体基板１０１の表面に形成されている。また、２つのｎ型エクステンション拡散層１３４は、ゲート電極１０４Ｅを挟むゲート電極１０４Ｅの両側にそれぞれ形成されている。２つのｎ型ソース・ドレイン拡散層１３６は、ゲート電極１０４Ｅ及びサイドウォール１０９Ｅを挟むサイドウォール１０９Ｅの両側にそれぞれ形成されている。
【００１３】
ＰｃｈＭＯＳトランジスタ１２７は、半導体基板１０１の上に形成されたゲート絶縁膜１３３Ｆと、ゲート絶縁膜１３３Ｆの上に形成されたゲート電極１０４Ｆと、ゲート電極１０４Ｆの側壁に形成されたサイドウォール１０９Ｆと、２つのｐ型エクステンション拡散層１３５と、２つのｐ型ソース・ドレイン拡散層１３７とを備える。２つのｐ型エクステンション拡散層１３５及び２つのｐ型ソース・ドレイン拡散層１３７は、半導体基板１０１の表面に形成されている。また、ｐ型エクステンション拡散層１３５は、ゲート電極１０４Ｆを挟むゲート電極１０４Ｆの両側にそれぞれ形成されている。２つのｐ型ソース・ドレイン拡散層１３７は、ゲート電極１０４Ｆ及びサイドウォール１０９Ｆを挟むサイドウォール１０９Ｆの両側にそれぞれ形成されている。
【００１４】
このような固体撮像装置の形成方法としては、まず、半導体基板１０１の表面に素子分離領域１０２が形成される。次に、画素部１５０にフォトダイオード１２５のｎ型埋め込み拡散層１０８がイオン注入により形成される。
【００１５】
次に、画素部１５０にゲート酸化膜が成膜され、周辺回路部１６０にゲート絶縁膜が成膜される。次に、画素部１５０及び周辺回路部１６０にゲート電極材料が成膜される。次に、ゲート酸化膜、ゲート絶縁膜及びゲート電極材料が所望形状にパターニングされることで、画素部１５０にゲート絶縁膜１０３Ａ、１０３Ｂ、１０３Ｃ及び１０３Ｄと、ゲート電極１０４Ａ、１０４Ｂ、１０４Ｃ及び１０４Ｄとが形成されるとともに、周辺回路部１６０にゲート絶縁膜１３３Ｅ及び１３３Ｆと、ゲート電極１０４Ｅ及び１０４Ｆとが形成される。
【００１６】
次に、周辺回路部１６０の半導体基板１０１の表面にｎ型エクステンション拡散層１３４がイオン注入により選択的に形成される。
【００１７】
次に、画素部１５０の半導体基板１０１の表面に、ｎ型ＬＤＤ拡散層１０６Ａ、１０６Ｂ、１０６Ｃ及び１０６Ｄがイオン注入により選択的に形成される。
【００１８】
次に、周辺回路部１６０の半導体基板１０１の表面にｐ型エクステンション拡散層１３５がイオン注入により選択的に形成される。
【００１９】
次に、ゲート電極１０４Ａ〜１０４Ｆの側壁に、サイドウォール１０９Ａ〜１０９Ｆが形成される。
【００２０】
次に、周辺回路部１６０の半導体基板１０１の表面にｎ型ソース・ドレイン拡散層１３６がイオン注入により選択的に形成される。
【００２１】
次に、画素部１５０の半導体基板１０１の表面にｎ型ソース・ドレイン拡散層１０７Ａ、１０７Ｂ、１０７Ｃ及び１０７Ｄがイオン注入により選択的に形成される。
【００２２】
次に、周辺回路部１６０の半導体基板１０１の表面にｐ型ソース・ドレイン拡散層１３７がイオン注入により選択的に形成される。
【００２３】
次に、拡散層の不純物を活性化させるために、ランプ・アニール装置を用いて８００〜１１００℃の温度帯で熱処理が施される。ここで、ランプ・アニール装置を使うことにより、短時間の熱処理で不純物の活性化が可能となる。これにより、拡散層の熱拡散を抑制することが可能である。すなわち、周辺回路部１６０のｎ型エクステンション拡散層１３４及びｐ型エクステンション拡散層１３５の熱拡散を抑制することで、ＮｃｈＭＯＳトランジスタ１２６及びＰｃｈＭＯＳトランジスタ１２７のゲート長を短くすることができる。これにより、周辺回路部１６０に含まれるトランジスタの微細化が可能となる。
【００２４】
しかし、図２１及び図２２で示す固体撮像装置は、画素部１５０のｎ型ソース・ドレイン拡散層１０７Ａ、１０７Ｂ、１０７Ｃ及び１０７Ｄの不純物濃度は高濃度（例えば、１０２０ｃｍ−３以上）である必要がある。このため、イオン注入のダメージによる欠陥が半導体基板１０１の表面に生じる。
【００２５】
また、これら拡散層を活性化させるためにランプ・アニール装置を用いて熱処理を行う場合は、この半導体基板１０１の表面の欠陥を十分に回復させることができない。そのため、特に、浮遊拡散層として機能するｎ型ソース・ドレイン拡散層１０７Ｃ及びｎ型ソース・ドレイン拡散層１０７Ｄにおける欠陥はリーク電流源として機能するので、画素特性を悪化させる。
【００２６】
また、例えば、特許文献２に示される積層型イメージセンサに、特許文献１に開示された技術を適用する場合を考える。この場合、まず、画素部のｎ型ソース・ドレイン拡散層に高濃度な不純物拡散層がイオン注入により形成される。次に、そのイオン注入のダメージによる欠陥を防ぐために、光電変換膜が形成された後に、高温シンター処理（例えば、４００度以上）が行われる。この場合、積層膜の光電変換特性が劣化するという課題が生じる。
【００２７】
そこで本開示は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本開示の一形態に係る固体撮像装置は、半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備え、前記画素部は、入射光を光電変換することで電荷を生成する光電変換膜と、前記電荷を保持するための浮遊拡散層とを備え、前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるトランジスタを備え、前記２つのソース・ドレイン拡散層の不純物濃度は、前記浮遊拡散層の不純物濃度よりも高い。
【発明の効果】
【００２９】
本開示は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００３０】
【図１】図１は、実施の形態に係る固体撮像装置の画素部の断面図である。
【図２】図２は、実施の形態に係る固体撮像装置の周辺回路部の断面図である。
【図３】図３は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図４】図４は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図５】図５は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図６】図６は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図７】図７は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図８】図８は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図９】図９は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１０】図１０は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１１】図１１は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１２】図１２は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１３】図１３は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１４】図１４は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１５】図１５は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１６】図１６は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１７】図１７は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図１８】図１８は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図１９】図１９は、実施の形態に係る固体撮像装置の製造過程における画素部の断面図である。
【図２０】図２０は、実施の形態に係る固体撮像装置の製造過程における周辺回路部の断面図である。
【図２１】図２１は、固体撮像装置の画素部の断面図である。
【図２２】図２２は、固体撮像装置の周辺回路部の断面図である。
【発明を実施するための形態】
【００３１】
本開示の一形態に係る固体撮像装置は、半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備え、前記画素部は、入射光を光電変換することで電荷を生成する光電変換膜と、前記電荷を保持するための浮遊拡散層とを備え、前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるトランジスタを備え、前記２つのソース・ドレイン拡散層の不純物濃度は、前記浮遊拡散層の不純物濃度よりも高い。
【００３２】
この構成によれば、本開示の一形態に係る固体撮像装置は、周辺回路部のトランジスタのソース・ドレイン拡散層の広がりを抑制することが可能であるため、周辺回路部のトランジスタのゲート長を短くすることが可能である。また、当該固体撮像装置は、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する半導体基板表面における欠陥を回復することが可能である。このように、当該固体撮像装置は、周辺回路部に含まれるトランジスタの微細化と、画素部の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。
【００３３】
また、前記２つのソース・ドレイン拡散層の深さは、前記ゲート電極の高さ以下であってもよい。
【００３４】
この構成は、ソース・ドレイン拡散層の広がりが抑制されている結果である。つまり、周辺回路部のトランジスタのゲート長を短くすることが可能となる。
【００３５】
また、前記浮遊拡散層の深さは、前記ゲート電極の高さ以上であってもよい。
【００３６】
この構成は、浮遊拡散層が十分に拡散されている結果である。よって、浮遊拡散層がなだらかに広がることでＰＮ接合におけるリーク電流を抑制できる。これにより、画素の高感度化が可能である。
【００３７】
また、前記２つのソース・ドレイン拡散層の不純物濃度は、１×１０２０ｃｍ−３以上であってもよい。
【００３８】
この構成によれば、ソース・ドレイン拡散層が低抵抗であるので、トランジスタの駆動能力を高めることが可能である。
【００３９】
また、前記浮遊拡散層の不純物濃度は、１×１０１９ｃｍ−３以下であってもよい。
【００４０】
この構成によれば、浮遊拡散層をなだらかに広げることができる。
【００４１】
また、前記ゲート電極の長さは６５ｎｍ以下であってもよい。
【００４２】
この構成によれば、周辺回路部に含まれるトランジスタの駆動能力を高めることが可能である。
【００４３】
また、前記固体撮像装置は、さらに、前記浮遊拡散層に接続されている非金属のコンタクトプラグと、前記コンタクトプラグに接続された配線とを備え、前記浮遊拡散層と前記光電変換膜とが、前記コンタクトプラグ及び前記配線を介して接続されていてもよい。
【００４４】
この構成によれば、一般的なタングステン等の金属で構成されるコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【００４５】
また、前記光電変換膜は有機系材料で形成されていてもよい。
【００４６】
また、本開示の一形態に係る固体撮像装置の製造方法は、半導体基板と、前記半導体基板に形成された画素部と、前記半導体基板の前記画素部の周辺に形成された周辺回路部とを備える固体撮像装置の製造方法であって、前記画素部は、入射光を光電変換することで電荷を生成する光電変換膜と、前記電荷を保持するための浮遊拡散層とを備え、前記周辺回路部は、ゲート電極と２つのソース・ドレイン拡散層とを備えるトランジスタを備え、前記固体撮像装置の製造方法は、前記半導体基板の上に前記ゲート電極を形成する第１工程と、前記第１工程の後に、前記浮遊拡散層を形成するために、前記半導体基板に第１の不純物を注入する第２工程と、前記第２工程の後に第１の熱処理を行う第３工程と、前記第３工程の後に、前記２つのソース・ドレイン拡散層を形成する第４工程と、を含む。
【００４７】
また、前記第４工程は、前記２つのソース・ドレイン拡散層に含まれる低濃度拡散層を形成するために、前記半導体基板に第２の不純物を注入する第５工程と、前記第５工程の後に、前記ゲート電極の側壁にサイドウォールを形成する第６工程と、前記第６工程の後に、前記２つのソース・ドレイン拡散層に含まれる高濃度拡散層を形成するために、前記半導体基板に第３の不純物を注入する第７工程と、前記第７工程の後に、第２の熱処理を行う第８工程と、を含んでもよい。
【００４８】
これによれば、本開示の一形態に係る固体撮像装置の製造方法は、浮遊拡散層に対しては第１の熱処理により、イオン注入によるダメージに起因する欠陥を低減できる。また、当該製造方法は、第２の熱処理の条件を適切に設定することにより、周辺回路部のソース・ドレイン拡散層の広がり抑制できるので、トランジスタのゲート長を短くすることができる。このように、当該製造方法は、周辺回路部２６０に含まれるトランジスタの微細化と、画素部２５０の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。
【００４９】
また、前記第１の熱処理は、拡散炉を用いた８００℃以上の熱処理であってもよい。
【００５０】
これによれば、第２工程のイオン注入のダメージにより生じる画素部２５０における半導体基板２０１の表面の欠陥を回復することが可能である。
【００５１】
また、前記第２の熱処理は、ランプ・アニール装置を用いた９００℃以上の熱処理であってもよい。
【００５２】
これによれば、周辺回路部の半導体基板の表面に注入された第２の不純物、及び、第３の不純物に対して、不純物の活性化と、不純物の熱拡散の抑制とを両立することが可能である。これにより、周辺回路部のトランジスタのゲート長を短くすることが可能である。
【００５３】
また、前記固体撮像装置の製造方法は、前記第８工程の後に、前記浮遊拡散層に接続される非金属コンタクトプラグを形成する工程を含んでもよい。
【００５４】
これによれば、一般的なタングステン等の金属のコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【００５５】
また、前記非金属コンタクトプラグは、前記第１の不純物と同じ導電型の不純物を含む多結晶シリコンであってもよい。
【００５６】
また、前記固体撮像装置の製造方法は、前記第８工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、前記第３の熱処理の温度は前記第１の熱処理の温度以下であってもよい。
【００５７】
これによれば、第２の熱処理にランプ・アニール装置を用いた場合に生じる、画素部のゲート絶縁膜と半導体基板との界面に生じるダングリングボンドを低減することが可能である。また、第３の熱処理の温度が第１の熱処理の温度以下であるので、周辺回路部の半導体基板の表面に注入された第２の不純物の熱拡散を抑制することが可能である。これにより、周辺回路部のトランジスタのゲート長を短くすることが可能である。
【００５８】
また、本開示は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置（カメラ）として実現したりできる。
【００５９】
以下、図面を参照しながら、本実施の形態に係る固体撮像装置、及びその製造方法について説明する。
【００６０】
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００６１】
まず、本実施の形態に係る固体撮像装置の構成を説明する。
【００６２】
本実施の形態に係る固体撮像装置は、画素部２５０と、画素部２５０の周辺に形成された周辺回路部２６０とを含む。図１は、本実施の形態に係る固体撮像装置に含まれる画素部２５０の断面図である。また、図２は、本実施の形態に係る固体撮像装置に含まれる周辺回路部２６０の断面図である。
【００６３】
図１に示す画素部２５０は、選択トランジスタ２２１と、増幅トランジスタ２２２と、リセットトランジスタ２２３と、光電変換部２２４とを備える。
【００６４】
また、増幅トランジスタ２２２とリセットトランジスタ２２３とは素子分離領域２０２（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により分離されている。なお、素子分離領域２０２として、ＳＴＩの代わりに、注入分離を用いても良い。注入分離を用いることで、素子分離領域２０２と半導体基板２０１との界面に存在する結晶欠陥に起因するリーク電流を低減することが可能である。
【００６５】
選択トランジスタ２２１は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ａと、ゲート絶縁膜２０３Ａの上に形成されたゲート電極２０４Ａと、ゲート電極２０４Ａの側壁に形成されたサイドウォール２０９Ａと、ゲート電極２０４Ａの一方側に形成されたｎ型拡散層２０６Ａと、ゲート電極２０４Ａの他方側に形成されたｎ型拡散層２０６Ｂとを備える。サイドウォール２０９Ａはシリコン酸化膜２０７Ａとシリコン窒化膜２０８Ａとを含む。また、ｎ型拡散層２０６Ａ及びｎ型拡散層２０６Ｂは、半導体基板２０１の表面に形成されている。
【００６６】
増幅トランジスタ２２２は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ｂと、ゲート絶縁膜２０３Ｂの上に形成されたゲート電極２０４Ｂと、ゲート電極２０４Ｂの側壁に形成されたサイドウォール２０９Ｂと、ゲート電極２０４Ｂの一方側に形成されたｎ型拡散層２０６Ｂと、ゲート電極２０４Ｂの他方側に形成されたｎ型拡散層２０６Ｃとを備える。サイドウォール２０９Ｂは、シリコン酸化膜２０７Ｂとシリコン窒化膜２０８Ｂとを含む。また、ｎ型拡散層２０６Ｂ及びｎ型拡散層２０６Ｃは、半導体基板２０１の表面に形成されている。
【００６７】
リセットトランジスタ２２３は、半導体基板２０１の上に形成されたゲート絶縁膜２０３Ｃと、ゲート絶縁膜２０３Ｃの上に形成されたゲート電極２０４Ｃと、ゲート電極２０４Ｃの側壁に形成されたサイドウォール２０９Ｃと、ゲート電極２０４Ｃの一方側に形成されたｎ型拡散層２０５と、ゲート電極２０４Ｃの他方側に形成されたｎ型拡散層２０６Ｄとを備える。サイドウォール２０９Ｃは、シリコン酸化膜２０７Ｃとシリコン窒化膜２０８Ｃとを含む。また、ｎ型拡散層２０５及びｎ型拡散層２０６Ｄは、半導体基板２０１の表面に形成されている。
【００６８】
光電変換部２２４は、光電変換膜２１７を含む。光電変換膜２１７は、入射光を光電変換することで電気信号（電荷）を生成する。
【００６９】
増幅トランジスタ２２２に含まれるゲート電極２０４Ｂは非金属コンタクトプラグ２１０Ｂに接続されている。ｎ型拡散層２０５は非金属コンタクトプラグ２１０Ｃに接続されている。非金属コンタクトプラグ２１０Ｂ及び２１０Ｃは金属配線２１４Ａに接続されている。すなわち、増幅トランジスタ２２２のゲート電極２０４Ｂとｎ型拡散層２０５とは、非金属コンタクトプラグ２１０Ｂ、２１０Ｃ及び金属配線２１４Ａを介して電気的に接続されている。また、金属配線２１４Ａは、金属プラグ２１５Ａを介して光電変換膜２１７に接続されている。
【００７０】
ｎ型拡散層２０５は光電変換膜２１７で生成された電荷を保持する浮遊拡散層として機能する。
【００７１】
ここで、ゲート電極２０４Ｃの高さであるＨｒと、ｎ型拡散層２０５の接合深さであるＤｆとは、Ｈｒ＜Ｄｆの関係を有する。つまり、ｎ型拡散層２０５の接合深さＤｆは、ゲート電極２０４Ｃの高さＨｒより大きい。ここで、本実施の形態では、ｎ型拡散層２０５と半導体基板２０１との間のＰＮ接合におけるリーク電流を抑制するために、熱拡散を行う。これにより、ｎ型拡散層２０５は、半導体基板２０１の表面近傍において十分に広がった形状となるとともに、上記のように接合深さが深くなる。また、ＰＮ接合におけるリーク電流を抑制するためには、ｎ型拡散層２０５の不純物濃度は、例えば、１×１０１９ｃｍ−３以下であることが好ましい。
【００７２】
また、非金属コンタクトプラグ２１０Ｂ及び２１０Ｃは、例えば、ｎ型拡散層２０５と同じ導電型の不純物を含む多結晶シリコンである。
【００７３】
また、図２に示す周辺回路部２６０は、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とを備える。また、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とは、半導体基板２０１の表面において素子分離領域２０２により分離されている。
【００７４】
ＮｃｈＭＯＳトランジスタ２２５は、半導体基板２０１の表面に形成されたｐ型ウエル２３１と、半導体基板２０１の上に形成されたゲート絶縁膜２３３Ｄと、ゲート絶縁膜２３３Ｄの上に形成されたゲート電極２０４Ｄと、ゲート電極２０４Ｄの側壁に形成されたサイドウォール２０９Ｄと、ゲート電極２０４Ｄを挟んでゲート電極２０４Ｄの両側に位置する半導体基板２０１の表面に形成されたｎ型エクステンション拡散層２３４と、ゲート電極２０４Ｄ及びサイドウォール２０９Ｄを挟んでサイドウォール２０９Ｄの両側に位置する半導体基板２０１の表面に形成されたｎ型ソース・ドレイン拡散層２３６と、ｎ型ソース・ドレイン拡散層２３６及びゲート電極２０４Ｄの表面に形成されたシリサイド膜２３８Ｄ及び２４０Ｄとを備える。サイドウォール２０９Ｄは、シリコン酸化膜２０７Ｄとシリコン窒化膜２０８Ｄとを含む。
【００７５】
ＰｃｈＭＯＳトランジスタ２２６は、半導体基板２０１の表面に形成されたｎ型ウエル２３２と、半導体基板２０１の上に形成されたゲート絶縁膜２３３Ｅと、ゲート絶縁膜２３３Ｅの上に形成されたゲート電極２０４Ｅと、ゲート電極２０４Ｅの側壁に形成されたサイドウォール２０９Ｅと、ゲート電極２０４Ｅを挟んでゲート電極２０４Ｅの両側に位置する半導体基板２０１の表面に形成されたｐ型エクステンション拡散層２３５と、ゲート電極２０４Ｅ及びサイドウォール２０９Ｅを挟んでサイドウォール２０９Ｅの両側に位置する半導体基板２０１の表面に形成されたｐ型ソース・ドレイン拡散層２３７と、ｐ型ソース・ドレイン拡散層２３７及びゲート電極２０４Ｅの表面に形成されたシリサイド膜２３８Ｅ及び２４０Ｅとを備える。サイドウォール２０９Ｅは、シリコン酸化膜２０７Ｅとシリコン窒化膜２０８Ｅとを含む。
【００７６】
シリサイド膜２３８Ｄ、２３８Ｅ、２４０Ｄ及び２４０Ｅは、金属コンタクトプラグ２３９と接続されている。金属コンタクトプラグ２３９は金属配線２１４Ｄと接続されている。
【００７７】
ここで、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のソース及びドレインの寄生抵抗を低減して駆動能力を高めるために、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は１×１０２０ｃｍ−３以上であることが好ましい。
【００７８】
また、ゲート電極２０４Ｄの高さであるＨｎと、ゲート電極２０４Ｅの高さであるＨｐと、ｎ型ソース・ドレイン拡散層２３６の接合深さであるＤｎと、ｐ型ソース・ドレイン拡散層２３７の接合深さであるＤｐとは、Ｈｎ≧Ｄｎ、及び、Ｈｐ≧Ｄｐの関係を有する。つまり、ｎ型ソース・ドレイン拡散層２３６の接合深さＤｎは、ゲート電極２０４Ｃの高さＤｎ以下であり、ｐ型ソース・ドレイン拡散層２３７の接合深さＤｐは、ゲート電極２０４Ｅの高さＨｐ以下である。また、本実施の形態では、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めるために、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の熱拡散による広がりを抑制している。これにより、ＮｃｈＭＯＳトランジスタのゲート長Ｌｎ及びＰｃｈＭＯＳトランジスタ２２６のゲート長Ｌｐを短くできる。例えば、ゲート長Ｌｎ及びＬｐを６５ｎｍ以下に設定することで、各ＭＯＳトランジスタの駆動能力を高めることが可能である。
【００７９】
以上、図面を用いて説明したように、本実施の形態に係る固体撮像装置は、半導体基板２０１に形成された、画素部２５０と、画素部２５０の周辺に形成された周辺回路部２６０とを備える。画素部２５０は、入射光を光電変換することで電荷を生成する光電変換膜２１７と、光電変換膜２１７で生成された電荷を保持するための浮遊拡散層（ｎ型拡散層２０５）を備える。周辺回路部２６０は、ゲート電極２０４Ｄと２つのｎ型ソース・ドレイン拡散層２３６とを含むＮｃｈＭＯＳトランジスタ２２５と、ゲート電極２０４Ｅと２つのｐ型ソース・ドレイン拡散層２３７とを含むＰｃｈＭＯＳトランジスタ２２６とを備える。２つのｎ型ソース・ドレイン拡散層２３６、及び２つのｐ型ソース・ドレイン拡散層２３７の不純物濃度は、ｎ型拡散層２０５（浮遊拡散層）の不純物濃度よりも高い。
【００８０】
これにより、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がりを抑制できる。よって、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くできる。さらに、画素部２５０の浮遊拡散層における、イオン注入によるダメージに起因する半導体基板２０１の表面における欠陥を回復することが可能であるので、高感度な画素特性を実現することできる。つまり、光電変換膜２１７の形成後に光電変換膜２１７の特性劣化の原因となる高温シンター処理（例えば、４００℃以上）をすることなく、ダングリングボンド等の欠陥を低減させることができる。なお、光電変換膜２１７を有機系材料で形成した場合は膜耐熱性が問題となることが多い。よって、光電変換膜２１７を有機系材料で形成した場合は、光電変換膜２１７を無機系材料で形成した場合よりも本実施の形態の効果が顕著となる。また、光電変換膜２１７での光反射に起因して固体撮像装置の特性が悪化するという課題がある。光電変換膜２１７を有機系材料で形成することにより、この特性の悪化を低減できる。
【００８１】
また、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の深さは、ゲート電極２０４Ｄ及び２０４Ｅの高さ以下であってもよい。これは、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がりが抑制されている結果である。つまり、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能となる。
【００８２】
また、浮遊拡散層（ｎ型拡散層２０５）の深さは、ゲート電極２０４Ａ〜２０４Ｃの高さ以上であってもよい。これは、浮遊拡散層が十分に拡散されている結果である。よって、浮遊拡散層がなだらかに広がることでＰＮ接合におけるリーク電流を抑制できる。これにより、画素の高感度化が可能である。
【００８３】
また、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は、１×１０２０ｃｍ−３以上であってもよい。これにより、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７が低抵抗であるので、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能である。
【００８４】
また、浮遊拡散層（ｎ型拡散層２０５）の不純物濃度は、１×１０１９ｃｍ−３以下であってもよい。これにより、浮遊拡散層をなだらかに広げることができる。
【００８５】
また、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート電極２０４Ｄ及び２０４Ｅの長さは６５ｎｍ以下であってもよい。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能である。
【００８６】
また、浮遊拡散層（ｎ型拡散層２０５）に非金属コンタクトプラグ２１０Ｃが接続されており、非金属コンタクトプラグ２１０Ｃ及び金属配線２１４Ａを介して、浮遊拡散層と光電変換膜２１７とが接続されてもよい。これにより、一般的なタングステン等の金属で構成されるコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【００８７】
なお、本実施の形態に係る固体撮像装置は、上記構成に限定されることはなく、他の構成の固体撮像装置にも適用することができる。例えば、上記説明では光電変換部として光電変換膜を用いる固体撮像装置に本開示を適用する例を述べたが、半導体基板に形成された埋め込み拡散層を有するフォトダイオードを備える固体撮像装置に本開示を適用してもよい。
【００８８】
また、上記説明では画素部２５０に含まれるトランジスタはＮｃｈトランジスタであるが、当該トランジスタの一部又は全てがＰｃｈトランジスタであってもよい。
【００８９】
また、上記説明では、周辺回路部２６０は、ＮｃｈＭＯＳトランジスタ２２５とＰｃｈＭＯＳトランジスタ２２６とを含むが、いずれか一方のみを含んでも良い。
【００９０】
また、素子分離領域２０２として、ＳＴＩの代わりに、注入分離を用いても良い。このようにすることで、ＳＴＩと半導体基板との界面に存在する結晶欠陥に起因するリーク電流を低減することが可能である。
【００９１】
また、上記実施例の金属配線層は単一層であるが、多層配線であっても良い。
【００９２】
以下、本実施の形態に係る固体撮像装置の製造方法を、図３〜図２０を用いて説明する。図３、図５、図７、図９、図１１、図１３、図１５、図１７及び図１９は、本実施の形態に係る固体撮像装置の製造過程における画素部２５０の断面図である。また、図４、図６、図８、図１０、図１２、図１４、図１６、図１８及び図２０は、本実施の形態に係る固体撮像装置の製造過程における周辺回路部２６０の断面図である。
【００９３】
始めに、図３及び図４に示すように、半導体基板２０１の表面に素子分離領域２０２が形成される。ここで、画素部２５０には、増幅トランジスタ２２２が形成される増幅トランジスタ領域と、リセットトランジスタ２２３が形成されるリセットトランジスタ領域とを分離するように素子分離領域２０２が形成される。このとき、選択トランジスタ２２１が形成される選択トランジスタ領域と、増幅トランジスタ領域とを分離するように素子分離領域２０２が形成されても良い。また、これと同時に図４に示すように周辺回路部２６０ではＮｃｈＭＯＳトランジスタ２２５が形成されるＮｃｈＭＯＳトランジスタ領域と、ＰｃｈＭＯＳトランジスタ２２６が形成されるＰｃｈＭＯＳトランジスタ領域とを分離するように素子分離領域２０２が形成される。
【００９４】
その後、図４に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にｐ型ウエル２３１がイオン注入により形成される。次にＰｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にｎ型ウエル２３２がイオン注入により形成される。
【００９５】
次に、図５に示すように、画素部２５０の選択トランジスタ領域、増幅トランジスタ領域、及び、リセットトランジスタ領域の半導体基板２０１の表面にゲート酸化膜及び多結晶シリコン膜がこの順で成膜される。そして、これらのゲート酸化膜及び多結晶シリコン膜が、所望の形状にパターニングされる。これにより、選択トランジスタ領域にはゲート絶縁膜２０３Ａ及びゲート電極２０４Ａが形成され、増幅トランジスタ領域にはゲート絶縁膜２０３Ｂ及びゲート電極２０４Ｂが形成され、増幅トランジスタ領域にはゲート絶縁膜２０３Ｃ及びゲート電極２０４Ｃが形成される。
【００９６】
また、図６に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域、及び、ＰｃｈＭＯＳトランジスタ領域の半導体基板２０１の表面にゲート絶縁膜及び多結晶シリコン膜がこの順で成膜される。そして、これらのゲート酸化膜及び多結晶シリコン膜が、所望の形状にパターニングされる。これにより、ＮｃｈＭＯＳトランジスタ領域にはゲート絶縁膜２３３Ｄ及びゲート電極２０４Ｄが形成され、ＰｃｈＭＯＳトランジスタ領域にはゲート絶縁膜２３３Ｅ及びゲート電極２０４Ｅが形成される。
【００９７】
このとき、例えば、画素部２５０の選択トランジスタ領域、増幅トランジスタ領域、及び、リセットトランジスタ領域に対して同一工程でゲート酸化膜が成膜される。なお、各トランジスタの膜厚が異なる場合には、各領域にゲート酸化膜を別々の工程で成膜してもよい。また、例えば、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域及びＰｃｈＭＯＳトランジスタ領域に対して同一工程でゲート酸化膜が成膜される。
【００９８】
また、画素部２５０及び周辺回路部２６０に対して多結晶シリコン膜が同一工程で成膜される。例えば、ここでは、多結晶シリコン膜の膜厚は１２０ｎｍとする。また、画素部２５０及び周辺回路部２６０に対して同一工程で、ゲート酸化膜及び多結晶シリコン膜が所望の形状にパターニングされる。
【００９９】
ここで、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５のゲート電極２０４Ｄの長さＬｎ、及び、ＰｃｈＭＯＳトランジスタ２２６のゲート電極２０４Ｅの長さＬｐは、各ＭＯＳトランジスタのゲート長である。また、それぞれの最小のゲート長は６５ｎｍ以下であることが望ましい。これにより、各ＭＯＳトランジスタの駆動能力を高めることが可能となる。
【０１００】
次に、図７に示すように、画素部２５０においてリセットトランジスタ領域の半導体基板２０１の表面の一部が開口するようにレジスト２４１がパターニングされる。そして、イオン注入により、ゲート電極２０４Ｃの一方側、かつ半導体基板２０１の表面にｎ型拡散層２０５Ａが選択的に形成される。ここでのイオン注入の条件は、ゲート電極２０４Ｃを突き抜けてゲート絶縁膜２０３Ｃの下の半導体基板２０１の表面にイオン注入が到達しないような条件である。
【０１０１】
また、イオン注入のダメージによる欠陥を抑制するためにイオン注入のドーズ量を低く設定することが望ましい。例えば、ここでのイオン注入の条件は、ドーパント（不純物）が燐であり、注入エネルギーが３０ｋｅＶであり、ドーズ量が１×１０１１〜１×１０１３ｃｍ−２である。また、このとき、図８に示すように、周辺回路部２６０の全面がレジスト２４１で被覆される。
【０１０２】
次に、図９及び図１０に示すように、拡散炉を用いて熱処理を行う。これにより、ｎ型拡散層２０５Ａが熱拡散されｎ型拡散層２０５が形成される。ここで、ｎ型拡散層２０５は、光電変換部２２４で入射光が光電変換された電気信号を保持する浮遊拡散層である。また、この熱処理により、画素部２５０のｎ型拡散層２０５におけるイオン注入のダメージによる欠陥が回復する。さらに、この熱拡散によりｎ型拡散層２０５の不純物プロファイルがなだらかになるのでｎ型拡散層２０５と半導体基板２０１との間のＰＮ接合におけるリーク電流が抑制される。この熱処理の条件は、例えば、温度が８００〜９００℃であり、かつ、時間が１２０分以内である。
【０１０３】
また、この熱拡散によりｎ型拡散層２０５が十分拡散されることでｎ型拡散層２０５の深さが十分に深くなる。その結果、ゲート電極２０４Ｃの高さであるＨｒと、熱処理後のｎ型拡散層２０５の深さであるＤｆとは、Ｈｒ＜Ｄｆの関係を有する。
【０１０４】
次に、図１１に示すように、画素部２５０のｎ型拡散層２０５の領域以外を開口するようにレジスト２４２がパターニングされる。そして、イオン注入によりｎ型拡散層２０６Ａ、２０６Ｂ、２０６Ｂ及び２０６Ｃ及び２０６Ｃが同一工程で選択的に半導体基板２０１の表面に形成される。ここで、ｎ型拡散層２０６Ａ及び２０６Ｂは、選択トランジスタ領域のゲート電極２０４Ａの両側にそれぞれ形成される。ｎ型拡散層２０６Ｂ及び２０６Ｃは、増幅トランジスタ領域のゲート電極２０４Ｂの両側にそれぞれ形成される。ｎ型拡散層２０６Ｃは、リセットトランジスタ領域のゲート電極２０４Ｃの片側であってゲート電極２０４Ｃを挟んでｎ型拡散層２０５と対向する側に形成される。
【０１０５】
このイオン注入の条件は、例えば、ドーパントが燐であり、注入エネルギーが２０ｋｅＶであり、ドーズ量が１×１０１２〜１×１０１４ｃｍ−２である。ここで、ｎ型拡散層２０６Ａ、２０６Ｂ及び２０６Ｃを別々に形成することが望ましい場合は、それぞれのｎ型拡散層に対応する領域に開口を有する複数のレジストが順次パターニングされ、各ｎ型拡散層が別々の注入条件で形成される。また、このとき、図１２に示すように、周辺回路部２６０の全面がレジスト２４２で被覆される。また、このイオン注入工程は、図９及び図１０に示す熱処理工程より前に行われても良い。
【０１０６】
次に、図１３及び図１４に示すように、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域において、ゲート電極２０４Ｄの両側、かつ半導体基板２０１の表面に２つのｎ型エクステンション拡散層２３４がイオン注入により形成される。その後、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅの両側、かつ半導体基板２０１の表面に２つのｐ型エクステンション拡散層２３５がイオン注入により形成される。ここで、ｎ型エクステンション拡散層２３４のイオン注入の条件は、例えば、ドーパントが砒素であり、注入エネルギーが５ｋｅＶであり、ドーズ量が１×１０１４〜１×１０１５ｃｍ−２である。また、ｐ型エクステンション拡散層２３５のイオン注入の条件は、例えば、ドーパントがボロンであり、注入エネルギーが１ｋｅＶであり、ドーズ量が１×１０１４〜１×１０１５ｃｍ−２である。
【０１０７】
次に、図１５及び図１６に示すように、半導体基板２０１の表面にシリコン酸化膜とシリコン窒化膜とがこの順に成膜される。そして、これらのシリコン酸化膜とシリコン窒化膜とがドライエッチングされることにより、サイドウォール２０９Ａ、２０９Ｂ、２０９Ｃ、２０９Ｄ及び２０９Ｅが同一工程で形成される。ここで、サイドウォール２０９Ａは、選択トランジスタ領域のゲート電極２０４Ａの側壁に形成され、シリコン酸化膜２０７Ａとシリコン窒化膜２０８Ａとを含む。サイドウォール２０９Ｂは、増幅トランジスタ領域のゲート電極２０４Ｂの側壁に形成され、シリコン酸化膜２０７Ｂとシリコン窒化膜２０８Ｂとを含む。サイドウォール２０９Ｃは、リセットトランジスタ領域のゲート電極２０４Ｃの側壁に形成され、シリコン酸化膜２０７Ｃとシリコン窒化膜２０８Ｃとを含む。サイドウォール２０９Ｄは、ＮｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｄの側壁に形成され、シリコン酸化膜２０７Ｄとシリコン窒化膜２０８Ｄとを含む。サイドウォール２０９Ｅは、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅの側壁に形成され、シリコン酸化膜２０７Ｅとシリコン窒化膜２０８Ｅとを含む。
【０１０８】
その後、周辺回路部２６０のＮｃｈＭＯＳトランジスタ領域におけるゲート電極２０４Ｄ及びサイドウォール２０９Ｄを挟むサイドウォール２０９Ｄの両側に２つのｎ型ソース・ドレイン拡散層２３６がイオン注入により選択的に形成される。また、ＰｃｈＭＯＳトランジスタ領域のゲート電極２０４Ｅ及びサイドウォール２０９Ｅを挟むサイドウォール２０９Ｅの両側に２つのｐ型ソース・ドレイン拡散層２３７がイオン注入により選択的に形成される。また、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７は、半導体基板２０１の表面に形成される。
【０１０９】
その後、ランプ・アニール装置を用いた熱処理が行われる。これにより、画素部２５０のｎ型拡散層２０６Ａ、２０６Ｂ、２０６Ｃ及び２０６Ｄと、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７との不純物が活性化される。ここで、例えば、膜厚が５〜２０ｎｍのシリコン酸化膜がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて成膜される。また、膜厚が３０〜６０ｎｍのシリコン窒化膜がＣＶＤ装置又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて成膜される。
【０１１０】
ここでのｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７のイオン注入の条件は、ゲート電極２０４Ｄ及びゲート電極２０４Ｅを突き抜けてゲート絶縁膜２３３Ｄ及びゲート絶縁膜２３３Ｅの下の半導体基板２０１の表面にイオン注入が到達しないような条件である。例えば、ｎ型ソース・ドレイン拡散層２３６のイオン注入の条件は、ドーパントが砒素であり、注入エネルギーが３０ｋｅＶであり、ドーズ量が１×１０１５〜１×１０１６ｃｍ−２である。また、例えば、ｐ型ソース・ドレイン拡散層２３７のイオン注入の条件は、ドーパントがボロンであり、注入エネルギーが５ｋｅＶであり、ドーズ量が１×１０１５〜１×１０１６ｃｍ−２である。また、ここでの熱処理の条件は、例えば、温度が９００℃以上であり、時間が５秒以下又はスパイク（０秒）である。
【０１１１】
このような熱処理条件により、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６、及び、ｐ型ソース・ドレイン拡散層２３７の不純物が活性化されると同時に、各拡散層の熱拡散を抑制することが可能となる。従って、周辺回路部２６０のゲート長を短くすることが可能となるので、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６の駆動能力を高めることが可能となる。
【０１１２】
また、ここでのランプ・アニール装置を用いた熱処理は急速な昇温及び降温処理を伴うため、ゲート絶縁膜２０３Ａ、２０３Ｂ、２０３Ｃ、２３３Ｄ及び２３３Ｅと半導体基板２０１との界面においてダングリングボンドが増大する可能性がある。このダングリングボンドは、特に増幅トランジスタ２２２においてリーク源となることで、画素特性を劣化させる可能性がある。このダングリングボンドを低減させるために、ランプ・アニール装置による熱処理の後に、拡散炉による熱処理が行われてもよい。ただし、周辺回路部２６０のｎ型エクステンション拡散層２３４、ｐ型エクステンション拡散層２３５、ｎ型ソース・ドレイン拡散層２３６、及び、ｐ型ソース・ドレイン拡散層２３７の熱拡散をできる限り低減する必要があるため、この拡散炉による熱処理の温度は、可能な範囲において低いことが好ましい。例えば、この熱処理の条件は、温度が７００〜８００℃であり、時間が１５分以内である。
【０１１３】
以上の工程を経て、ｎ型拡散層２０５の不純物濃度は、１×１０１９ｃｍ−３以下となり、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は１×１０２０ｃｍ−３以上となる。つまり、ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の不純物濃度は、ｎ型拡散層２０５（浮遊拡散層）の不純物濃度よりも高い。
【０１１４】
次に、図１７及び図１８に示すように、周辺回路部２６０のｎ型ソース・ドレイン拡散層２３６の表面、ゲート電極２０４Ｄの上面、ｐ型ソース・ドレイン拡散層２３７の表面、及び、ゲート電極２０４Ｅの上面に、シリサイド膜２３８Ｄ、２４０Ｄ、２３８Ｅ、及び、２４０Ｅがそれぞれ形成される。このとき、画素部２５０にはシリコン酸化膜で構成されるシリサイドブロック膜２１８が形成される。これにより、画素部２５０にシリサイドが形成さることが防止される。このように、画素部２５０にシリサイドが形成されることを防止することで、金属原子が浮遊拡散層であるｎ型拡散層２０５まで到達してリーク電流源となることが防止される。これにより、画素特性を向上させることが可能である。
【０１１５】
次に、図１９に示すように、画素部２５０に層間絶縁膜２１３Ａが形成される。次に、増幅トランジスタ領域のゲート電極２０４Ｂの表面の一部、及び、ｎ型拡散層２０５の表面の一部を開口させるように、層間絶縁膜２１３Ａにホールが形成される。次に、形成されたホールに非金属コンタクトプラグ２１０Ｂ及び２１０Ｃが形成される。次に、非金属コンタクトプラグ２１０Ｂと非金属コンタクトプラグ２１０Ｃとを接続する金属配線２１４Ａが形成される。次に、層間絶縁膜２１６Ａが形成される。次に、金属配線２１４Ａの一部を開口させるように層間絶縁膜２１６Ａにホールが形成される。次に、形成されたホールに金属プラグ２１５Ａが形成される。次に、金属プラグ２１５Ａの上に光電変換膜２１７が成膜される。
【０１１６】
ここで、光電変換膜２１７は入射光を電気信号に光電変換する光電変換部である。また周辺回路部２６０に層間絶縁膜２１３Ｄが形成される。次に、シリサイド膜２３８Ｄ、２３８Ｅ、２４０Ｄ、及び、２４０Ｅの表面の一部が開口するように、層間絶縁膜２１３Ｄにホールが形成される。次に、形成されたホールに、例えばタングステンで構成される金属コンタクトプラグ２３９が形成される。次に、複数の金属コンタクトプラグ２３９を接続する金属配線２１４Ｄが形成される。次に、層間絶縁膜２１６Ｄが形成される。
【０１１７】
ここで、画素部２５０の層間絶縁膜２１３Ａと周辺回路部２６０の層間絶縁膜２１３Ｄとは同時に形成されても良い。また、画素部２５０の層間絶縁膜２１６Ａと周辺回路部２６０の層間絶縁膜２１６Ｄとは同時に形成されても良い。また、非金属コンタクトプラグ２１０Ｃの材料は、例えば、ｎ型拡散層２０５と同じ導電型の不純物を含む多結晶シリコンである。ここで、ｎ型拡散層２０５の不純物濃度は比較的低いために、コンタクトプラグにタングステン等の金属材料を用いると、ｎ型拡散層２０５とコンタクトプラグとの接触抵抗が大きくなる。これに対して、非金属で構成されるコンタクトプラグを用いることで、ｎ型拡散層２０５とコンタクトプラグとの接触抵抗を低減することが可能となる。
【０１１８】
以上、図面を用いて説明したように、本実施の形態に係る固体撮像装置の製造方法は、半導体基板２０１に形成された画素部２５０と、半導体基板２０１の当該画素部２５０の周辺に形成された周辺回路部２６０とを備える固体撮像装置の製造方法である。画素部２５０は、入射光を光電変換することで電荷を生成する光電変換膜２１７と、生成された電荷を保持するための浮遊拡散層（ｎ型拡散層２０５）とを備える。周辺回路部２６０は、ゲート電極２０４Ｄと２つのｎ型ソース・ドレイン拡散層２３６とを備えるＮｃｈＭＯＳトランジスタ２２５と、ゲート電極２０４Ｅと２つのｐ型ソース・ドレイン拡散層２３７とを備えるＰｃｈＭＯＳトランジスタ２２６とを備える。当該固体撮像装置の製造方法は、画素部２５０及び周辺回路部２６０の半導体基板２０１の上にゲート電極２０４Ａ〜２０４Ｅを形成する第１工程と、第１工程の後に、浮遊拡散層（ｎ型拡散層２０５）を形成するために、画素部２５０の半導体基板２０１の表面に第１の不純物を注入する第２工程と、第２工程の後に第１の熱処理を行う第３工程と、第３工程の後に、２つのソース・ドレイン拡散層に含まれる低濃度拡散層（ｎ型エクステンション拡散層２３４及びｐ型エクステンション拡散層２３５）を形成するために、周辺回路部２６０の半導体基板２０１の表面に第２の不純物を注入する第４工程と、第４工程の後にゲート電極２０４Ｄ及び２０４Ｅの側壁にサイドウォール２０９Ｄ及び２０９Ｅを形成する第５工程と、第５工程の後に、２つのソース・ドレイン拡散層に含まれる高濃度拡散層（ｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７）を形成するために、周辺回路部２６０の表面に第３の不純物を注入する第６工程と、第６工程の後に第２の熱処理を行う第７工程とを含む。
【０１１９】
これにより、本実施の形態に係る固体撮像装置の製造方法は、浮遊拡散層に対しては第１の熱処理により、イオン注入によるダメージに起因する欠陥を低減できる。また、当該製造方法は、第２の熱処理の条件を適切に設定することで、周辺回路部２６０のｎ型ソース・ドレイン拡散層２３６及びｐ型ソース・ドレイン拡散層２３７の広がり抑制できるので、ＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることができる。このように、当該製造方法は、周辺回路部２６０に含まれるトランジスタの微細化と、画素部２５０の浮遊拡散層におけるイオン注入によるダメージに起因する欠陥の低減とを両立できる。
【０１２０】
また、第１の熱処理は拡散炉を用いた８００℃以上の熱処理であってもよい。これにより、第２工程のイオン注入のダメージにより生じる画素部２５０における半導体基板２０１の表面の欠陥を回復することが可能である。
【０１２１】
また、第２の熱処理はランプ・アニール装置を用いた９００℃以上の熱処理であってもよい。これにより、周辺回路部２６０の半導体基板２０１の表面に注入された第２の不純物、及び、第３の不純物に対して、不純物の活性化と、不純物の熱拡散の抑制とを両立することが可能である。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能である。
【０１２２】
また、本実施の形態に係る固体撮像装置の製造方法は、さらに、第７工程の後に、画素部２５０に非金属コンタクトプラグ２１０Ｃを形成する第８工程を含んでも良い。これにより、一般的なタングステン等の金属のコンタクトプラグを用いる場合と比較して、浮遊拡散層とコンタクトプラグとの接触抵抗を低減することが可能である。
【０１２３】
また、非金属コンタクトプラグ２１０Ｃは、不純物を含む多結晶シリコンであってもよい。
【０１２４】
また、本実施の形態に係る固体撮像装置の製造方法は、さらに、第７工程の後に、拡散炉を用いた第３の熱処理を行う工程を含み、第３の熱処理の温度は第１の熱処理の温度以下であってもよい。これにより、第２の熱処理にランプ・アニール装置を用いた場合に生じる、画素部２５０のゲート絶縁膜２０３Ａ〜２０３Ｃと半導体基板２０１との界面に生じるダングリングボンドを低減することが可能である。また、第３の熱処理の温度が第１の熱処理の温度以下であるので、周辺回路部２６０の半導体基板２０１の表面に注入された第２の不純物の熱拡散を抑制することが可能である。これにより、周辺回路部２６０のＮｃｈＭＯＳトランジスタ２２５及びＰｃｈＭＯＳトランジスタ２２６のゲート長を短くすることが可能である。
【０１２５】
以上、本実施の形態に係る固体撮像装置及びその製造方法について説明したが、本開示は、この実施の形態に限定されるものではない。
【０１２６】
また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１２７】
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本開示に含まれる。
【０１２８】
また、上記実施の形態に係る、固体撮像装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１２９】
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０１３０】
更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
【産業上の利用可能性】
【０１３１】
本開示は固体撮像装置に適用できる。また、本開示は、小型で動画像撮影を目的とする画像ピックアップ装置等に有効である。
【符号の説明】
【０１３２】
１０１、２０１  半導体基板
１０２、２０２  素子分離領域
１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１３３Ｅ、１３３Ｆ、２０３Ａ、２０３Ｂ、２０３Ｃ、２３３Ｄ、２３３Ｅ  ゲート絶縁膜
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、１０４Ｆ、２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄ、２０４Ｅ  ゲート電極
１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ  ｎ型ＬＤＤ拡散層
１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ、１３６、２３６  ｎ型ソース・ドレイン拡散層
１０８  ｎ型埋め込み拡散層
１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄ、１０９Ｅ、１０９Ｆ、２０９Ａ、２０９Ｂ、２０９Ｃ、２０９Ｄ、２０９Ｅ  サイドウォール
１２１、２２１  選択トランジスタ
１２２、２２２  増幅トランジスタ
１２３、２２３  リセットトランジスタ
１２４  転送トランジスタ
１２５  フォトダイオード
１２６、２２５  ＮｃｈＭＯＳトランジスタ
１２７、２２６  ＰｃｈＭＯＳトランジスタ
１３４、２３４  ｎ型エクステンション拡散層
１３５、２３５  ｐ型エクステンション拡散層
１３７、２３７  ｐ型ソース・ドレイン拡散層
１５０、２５０  画素部
１６０、２６０  周辺回路部
２０５、２０５Ａ、２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄ  ｎ型拡散層
２０７Ａ、２０７Ｂ、２０７Ｃ、２０７Ｄ、２０７Ｅ  シリコン酸化膜
２０８Ａ、２０８Ｂ、２０８Ｃ、２０８Ｄ、２０８Ｅ  シリコン窒化膜
２１０Ｂ、２１０Ｃ  非金属コンタクトプラグ
２１３Ａ、２１３Ｄ  層間絶縁膜
２１４Ａ、２１４Ｄ  金属配線
２１５Ａ  金属プラグ
２１６Ａ、２１６Ｄ  層間絶縁膜
２１７  光電変換膜
２１８  シリサイドブロック膜
２２４  光電変換部
２３１  ｐ型ウエル
２３２  ｎ型ウエル
２３８Ｄ、２３８Ｅ、２４０Ｄ、２４０Ｅ  シリサイド膜
２３９  金属コンタクトプラグ
２４１、２４２  レジスト
【国際調査報告】
2014002390.tif 000025
2014002390.tif 000026
2014002390.tif 000027
2014002390.tif 000028