(57)【要約】  経路切替用ＦＥＴ(１２１，１２２)及びシャント用ＦＥＴ(１２３，１２４)は、キャパシタ(１３１〜１３８)でそれぞれ分離されている。経路切替用ＦＥＴのゲートと、シャント用ＦＥＴのゲートとは、第１の内部電源電圧ＩｎｔＶＤＤ１（例えば２．５Ｖ）を電源とするインバータ回路(３１１，３１２，３１５，３１６)を用いて制御される。経路切替用ＦＥＴのソース・ドレインと、シャント用ＦＥＴのソース・ドレインとは、ＩｎｔＶＤＤ１よりも小さい第２の内部電源電圧ＩｎｔＶＤＤ２（例えば１．２５Ｖ）を電源とするインバータ回路(３１３，３１４，３１７，３１８)を用いて制御される。
2014024340.tif 000002
【特許請求の範囲】
【請求項１】
１つの共通入出力端子、２つ以上の個別入出力端子、及び前記個別入出力端子に対応した２つ以上の制御端子と、
前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた２組以上の経路切替用ＦＥＴ段と、
グランドと前記２つ以上の個別入出力端子のうち少なくとも１つとの間に設けられた１組以上のシャント用ＦＥＴ段と、
前記２組以上の経路切替用ＦＥＴ段の両端にそれぞれ設けられた直流カットキャパシタと、
前記１組以上のシャント用ＦＥＴ段の両端にそれぞれ設けられた直流カットキャパシタと、
前記２組以上の経路切替用ＦＥＴ段と前記１組以上のシャント用ＦＥＴ段とのそれぞれのソースバイアス抵抗とを含み、
前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ、かつ残りを遮断させるべく前記２つ以上の制御端子それぞれに入力された制御電圧を、前記２組以上の経路切替用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された電圧の反転電位の制御電圧を、前記１組以上のシャント用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された電圧の反転でかつ絶対値が小さな制御電圧を、前記２組以上の経路切替用ＦＥＴ段のそれぞれのソース又はドレインに印加し、
前記２つ以上の制御端子それぞれに入力された電圧の正転でかつ絶対値が小さな制御電圧を、前記１組以上のシャント用ＦＥＴ段のそれぞれのソース又はドレインに印加することを特徴とする高周波半導体スイッチ回路。
【請求項２】
請求項１記載の高周波半導体スイッチ回路において、
電源電圧として第１の内部電源電圧を持つインバータ回路と、
電源電圧として前記第１の内部電源電圧よりも小さな値である第２の内部電源電圧を持つインバータ回路とを含み、
前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ、かつ残りを遮断させるべく前記２つ以上の制御端子それぞれに入力された制御電圧を、電源電圧として前記第１の内部電源電圧を持つ２段のインバータ回路又は同論理を実現する回路を経由して、前記２組以上の経路切替用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、電源電圧として前記第１の内部電源電圧を持つ１段のインバータ回路又は同論理を実現する回路を経由して、前記１組以上のシャント用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、電源電圧として前記第２の内部電源電圧を持つ１段のインバータ回路又は同論理を実現する回路を経由して、前記２組以上の経路切替用ＦＥＴ段それぞれのソースに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、電源電圧として前記第２の内部電源電圧を持つ２段のインバータ回路又は同論理を実現する回路を経由して、前記１組以上のシャント用ＦＥＴ段それぞれのソースに印加することを特徴とする高周波半導体スイッチ回路。
【請求項３】
請求項１記載の高周波半導体スイッチ回路において、
インバータ回路と電圧分割用抵抗とを含み、
前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ、かつ残りを遮断させるべく前記２つ以上の制御端子それぞれに入力された制御電圧を、２段のインバータ回路又は同論理を実現する回路を経由して、前記２組以上の経路切替用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、１段のインバータ回路又は同論理を実現する回路を経由して、前記１組以上のシャント用ＦＥＴ段それぞれのゲートに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、１段のインバータ回路又は同論理を実現する回路を経由し、かつ前記電圧分割用抵抗を介して分圧した電圧を、前記２組以上の経路切替用ＦＥＴ段それぞれのソースに印加し、
前記２つ以上の制御端子それぞれに入力された制御電圧を、２段のインバータ回路又は同論理を実現する回路を経由し、かつ前記電圧分割用抵抗を介して分圧した電圧を、前記１組以上のシャント用ＦＥＴ段それぞれのソースに印加することを特徴とする高周波半導体スイッチ回路。
【請求項４】
請求項１〜３のいずれか１項に記載の高周波半導体スイッチ回路において、
半導体基板がＳＯＩ基板又はＳＯＳ基板であることを特徴とする高周波半導体スイッチ回路。
【請求項５】
請求項１〜３のいずれか１項に記載の高周波半導体スイッチ回路において、
前記経路切替用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成されたことを特徴とする高周波半導体スイッチ回路。
【請求項６】
請求項１〜３のいずれか１項に記載の高周波半導体スイッチ回路において、
前記シャント用ＦＥＴ段は、複数のＭＯＳＦＥＴを直列接続して構成されたことを特徴とする高周波半導体スイッチ回路。
【請求項７】
請求項１〜６のいずれか１項に記載の高周波半導体スイッチ回路を備えたことを特徴とする高周波無線システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の小型・軽量・低消費電力の無線通信機に搭載される高周波半導体スイッチ回路及びそれを用いた高周波無線システムに関するものである。
【背景技術】
【０００２】
携帯電話機に代表されるモバイル通信機器にとって、アンテナの送信及び受信の切替等、高周波の信号伝達経路を切り替えるために、小型、低消費電力の高周波半導体スイッチ回路が望まれている。例えば、高周波特性及び低消費電力性に優れたＧａＡｓＦＥＴ（Gallium Arsenide Field Effect Transistor）をスイッチング素子として用いた高周波半導体スイッチ回路が用いられている。【０００３】
近年では、ＳＯＳ（Silicon On Sapphire）基板やＳＯＩ（Silicon OnInsulator）基板に代表される、絶縁性に優れる半導体基板の改良も進んでいる。また、高周波半導体スイッチ回路に不利であったＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を経路切替用のスイッチング素子として採用する技術も開発されている。【０００４】
具体的には、共通入出力端子と複数の個別入出力端子の各々との間に経路切替用ＦＥＴを設けた高周波半導体スイッチ回路が知られている。しかしながら、経路切替用ＦＥＴのみで高周波半導体スイッチ回路が構成される場合、挿入損失を劣化させることなく、アイソレーション特性を向上させることが難しいという課題があった。【０００５】
そこで、特許文献１及び２では、経路切替用ＦＥＴとシャント用ＦＥＴとを併用する。ところが、経路切替用ＦＥＴ及びシャント用ＦＥＴをそれぞれ個別に制御することができないため、オフしているＦＥＴのアイソレーションが劣化するという課題があった。【０００６】
これに対して、特許文献３では、経路切替用ＦＥＴとシャント用ＦＥＴとのそれぞれをキャパシタによって分離しているので、各ＦＥＴを個別の電圧で制御することが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−８５６４１号公報
【特許文献２】特開２００８−１０９５９１号公報
【特許文献３】特開２０１２−１１４７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、特許文献３の技術では、経路切替用ＦＥＴ及びシャント用ＦＥＴの各々のゲート、ソース及びドレインをＨｉｇｈ電圧（例えば２．５Ｖ）又はＬｏｗ電圧（０Ｖ）で制御している。したがって、共通入出力端子に大振幅信号が入力された場合（例えば２Ｖｐｐ）に、オフ状態のＦＥＴでは２．５Ｖを中心に１．５Ｖから３．５Ｖまで振れるため、耐圧（例えば最大定格２．７Ｖ）を超えてしまう。そのため、共通入出力端子へのＲＦ入力信号の振幅に制限を設けるか、又は耐圧の高いＦＥＴに変更する必要が出てくる。ところが、ＲＦ入力信号の振幅に制限を設けると、要望特性を満たさなくなる。また、耐圧の高いＦＥＴに変更すると、挿入損失の劣化を招き、またチップサイズが増大するといった課題があった。【０００９】
本発明の目的は、チップサイズの増大、オン経路の挿入損失の悪化を解決し、かつＦＥＴの耐圧に制限されない高周波半導体スイッチ回路を提供することにある。【００１０】
本発明の他の目的は、マルチバンド化の際に困難であったアイソレーションの確保を実現し、高性能な高周波半導体スイッチ回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係る高周波半導体スイッチ回路は、１つの共通入出力端子、２つ以上の個別入出力端子、及び前記個別入出力端子に対応した２つ以上の制御端子と、前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた２組以上の経路切替用ＦＥＴ段と、グランドと前記２つ以上の個別入出力端子のうち少なくとも１つとの間に設けられた１組以上のシャント用ＦＥＴ段と、前記２組以上の経路切替用ＦＥＴ段の両端にそれぞれ設けられた直流カットキャパシタと、前記１組以上のシャント用ＦＥＴ段の両端にそれぞれ設けられた直流カットキャパシタと、前記２組以上の経路切替用ＦＥＴ段と前記１組以上のシャント用ＦＥＴ段とのそれぞれのソースバイアス抵抗とを含む構成を採用し、前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも１つを導通させ、かつ残りを遮断させるべく前記２つ以上の制御端子それぞれに入力された制御電圧を、前記２組以上の経路切替用ＦＥＴ段それぞれのゲートに印加し、前記２つ以上の制御端子それぞれに入力された電圧の反転電位の制御電圧を、前記１組以上のシャント用ＦＥＴ段それぞれのゲートに印加し、前記２つ以上の制御端子それぞれに入力された電圧の反転でかつ絶対値が小さな制御電圧を、前記２組以上の経路切替用ＦＥＴ段のそれぞれのソース又はドレインに印加し、前記２つ以上の制御端子それぞれに入力された電圧の正転でかつ絶対値が小さな制御電圧を、前記１組以上のシャント用ＦＥＴ段のそれぞれのソース又はドレインに印加することとしたものである。
【発明の効果】
【００１２】
本発明によれば、低挿入損失及び高アイソレーションといった良好な特性を維持しつつ、耐電力特性が大きい高機能の高周波半導体スイッチ回路を小型かつ低消費電力で実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る高周波半導体スイッチ回路の構成例を示す回路図である。
【図２】図１中の電源回路の構成例を示す回路図である。
【図３】図１の高周波半導体スイッチ回路の制御論理表を示す図である。
【図４】図１の高周波半導体スイッチ回路の第１変形例を示す回路図である。
【図５】図１の高周波半導体スイッチ回路の第２変形例を示す回路図である。
【図６】本発明の第２の実施形態に係る高周波半導体スイッチ回路の構成例を示す回路図である。
【図７】本発明の高周波半導体スイッチ回路を含む、本発明の第３の実施形態に係る高周波無線システムの構成例を示す模式図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００１５】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る高周波半導体スイッチ回路の構成例を示す回路図である。図１の高周波半導体スイッチ回路は、共通入出力端子１０１と、２つの個別入出力端子１０２，１０３とを有し、共通入出力端子１０１と一方の個別入出力端子１０２との間には、直流カットキャパシタ１３１と経路切替用ＦＥＴ１２１と直流カットキャパシタ１３２との直列回路が、共通入出力端子１０１と他方の個別入出力端子１０３との間には、直流カットキャパシタ１３５と経路切替用ＦＥＴ１２２と直流カットキャパシタ１３６との直列回路がそれぞれ接続されている。経路切替用ＦＥＴ１２１、経路切替用ＦＥＴ１２２をそれぞれオンあるいはオフとすることで、共通入出力端子１０１と、個別入出力端子１０２及び個別入出力端子１０３との信号経路を切り替えることができる構成となっている。
【００１６】
経路切替用ＦＥＴ１２１，１２２はそれぞれＭＯＳＦＥＴで構成されており、ゲートバイアス抵抗１４１を経由して、経路切替用ＦＥＴ１２１のゲートをオン又はオフするために必要な電圧を印加することができ、ゲートバイアス抵抗１４２を経由して、経路切替用ＦＥＴ１２２のゲートをオン又はオフするために必要な電圧を印加することができる。
【００１７】
個別入出力端子１０２とグランドとの間には、直流カットキャパシタ１３３とシャント用ＦＥＴ１２３と直流カットキャパシタ１３４との直列回路が、個別入出力端子１０３とグランドとの間には、直流カットキャパシタ１３７とシャント用ＦＥＴ１２４と直流カットキャパシタ１３８との直列回路がそれぞれ接続されている。
【００１８】
シャント用ＦＥＴ１２３，１２４はそれぞれＭＯＳＦＥＴで構成されており、ゲートバイアス抵抗１４３を経由して、シャント用ＦＥＴ１２３のゲートをオン又はオフするために必要な電圧を印加することができ、ゲートバイアス抵抗１４４を経由して、シャント用ＦＥＴ１２４のゲートをオン又はオフするために必要な電圧を印加することができる。シャント用ＦＥＴ１２３、シャント用ＦＥＴ１２４をそれぞれ経路切替用ＦＥＴ１２１、経路切替用ＦＥＴ１２２とは逆の極性でオンあるいはオフとすることで、高アイソレーション特性を実現する。
【００１９】
また、ソースバイアス抵抗１４９を経由して、経路切替用ＦＥＴ１２１のソースに電圧を印加することができ、ソースバイアス抵抗１５０を経由して、経路切替用ＦＥＴ１２２のソースに電圧を印加することができる。経路切替用ＦＥＴ１２１のソース電圧と経路切替用ＦＥＴ１２２のソース電圧とは逆の極性の電圧を印加する。また、ソースバイアス抵抗１５１を経由して、シャント用ＦＥＴ１２３のソースに電圧を印加することができ、ソースバイアス抵抗１５２を経由して、シャント用ＦＥＴ１２４のソースに電圧を印加することができる。シャント用ＦＥＴ１２３のソース電圧とシャント用ＦＥＴ１２４のソース電圧とは逆の極性の電圧を印加する。以上のとおり、ＦＥＴ１２１，１２２，１２３，１２４のゲート電圧とソース電圧とを個別に制御できる。
【００２０】
ＦＥＴ１２１，１２２，１２３，１２４のソース・ドレイン間にはそれぞれソース・ドレイン短絡抵抗１４５，１４６，１４７，１４８が接続されており、ＦＥＴ１２１，１２２，１２３，１２４のソース・ドレイン間を同電位にしている。なお、ソース・ドレイン短絡抵抗１４５，１４６，１４７，１４８については、少なくとも１本がない態様も可能である。
【００２１】
図１の高周波半導体スイッチ回路では、ＦＥＴ１２１，１２２，１２３，１２４にゲート電圧とソース電圧とを供給する手段として、電源回路３００、制御端子３０１，３０２、及びインバータ回路３１１〜３１８を用いている。
【００２２】
具体的には、制御端子３０１から２段のインバータ回路３１１，３１２とゲートバイアス抵抗１４１とを経由して、経路切替用ＦＥＴ１２１のゲートをオン又はオフするために必要な電圧を印加することができ、制御端子３０２から２段のインバータ回路３１５，３１６とゲートバイアス抵抗１４２とを経由して、経路切替用ＦＥＴ１２２のゲートをオン又はオフするために必要な電圧を印加することができる。また、制御端子３０１から１段のインバータ回路３１１とゲートバイアス抵抗１４３とを経由して、シャント用ＦＥＴ１２３のゲートをオン又はオフするために必要な電圧を印加することができ、制御端子３０２から１段のインバータ回路３１５とゲートバイアス抵抗１４４とを経由して、シャント用ＦＥＴ１２４のゲートをオン又はオフするために必要な電圧を印加することができる。更に、制御端子３０１から１段のインバータ回路３１３とソースバイアス抵抗１４９とを経由して、経路切替用ＦＥＴ１２１のソースに電圧を印加することができ、制御端子３０２から１段のインバータ回路３１７とソースバイアス抵抗１５０とを経由して、経路切替用ＦＥＴ１２２のソースに電圧を印加することができる。また、制御端子３０１から２段のインバータ回路３１３，３１４とソースバイアス抵抗１５１とを経由して、シャント用ＦＥＴ１２３のソースに電圧を印加することができ、制御端子３０２から２段のインバータ回路３１７，３１８とソースバイアス抵抗１５２とを経由して、シャント用ＦＥＴ１２４のソースに電圧を印加することができる。
【００２３】
インバータ回路３１１〜３１８の電源は電源回路３００から供給されており、各ＦＥＴのゲートに接続されるインバータ回路３１１，３１２，３１５，３１６には第１の内部電源電圧ＩｎｔＶＤＤ１が、各ＦＥＴのソースに接続されるインバータ回路３１３，３１４，３１７，３１８には第２の内部電源電圧ＩｎｔＶＤＤ２がそれぞれ供給される。ここでＩｎｔＶＤＤ１はＩｎｔＶＤＤ２よりも大きく例えば、ＩｎｔＶＤＤ１は２．５Ｖ、ＩｎｔＶＤＤ２は１．２５Ｖである。ＩｎｔＶＤＤ１、ＩｎｔＶＤＤ２は、例えばバッテリからの入力電圧Ｖｂａｔをもとに、電源回路３００で生成される。
【００２４】
図２は、電源回路３００の構成例を示す回路図である。図２の電源回路３００は、ＰＭＯＳＦＥＴ５１１，５１２、ＮＭＯＳＦＥＴ５１３，５１４、抵抗５１５〜５１８及び電流源５１９で構成されている。
【００２５】
電流源５１９で発生した電流をドレインとゲートとが接続されたＰＭＯＳＦＥＴ５１１に供給する。ＰＭＯＳＦＥＴ５１１のゲートとＰＭＯＳＦＥＴ５１２のゲートとは接続され、共にソースは電源回路３００の入力電圧Ｖｂａｔに接続されている。ＰＭＯＳＦＥＴ５１２のドレインとグランドとの間には抵抗５１５と抵抗５１６との直列回路が挿入されている。抵抗５１５とＰＭＯＳＦＥＴ５１２との間の接続点をＮＭＯＳＦＥＴ５１３のゲートに接続し、抵抗５１５と抵抗５１６との間の接続点をＮＭＯＳＦＥＴ５１４のゲートに接続し、ＮＭＯＳＦＥＴ５１３のソースとグランドとの間に抵抗５１７を挿入し、ＮＭＯＳＦＥＴ５１４のソースとグランドとの間に抵抗５１８を挿入している。ＮＭＯＳＦＥＴ５１３と抵抗５１７との間の接続点を外に取り出し、その電圧をＩｎｔＶＤＤ１とする。また、ＮＭＯＳＦＥＴ５１４と抵抗５１８との間の接続点を外に取り出し、その電圧をＩｎｔＶＤＤ２とする。このような回路構成にすることで、ＩｎｔＶＤＤ１とＩｎｔＶＤＤ２といった大きさの違う２種類の電位を容易に作成することができる。
【００２６】
図３は、図１の高周波半導体スイッチ回路の制御論理表を示す図である。図３には４つの場合が示されているが、ここでは、下から４行目の場合について説明する。つまり、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路を導通状態にし、かつ共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路を遮断状態にする場合を想定する。以下の説明では、ＨｉｇｈレベルとＬｏｗレベルとの中間の電位をＭｉｄレベルと呼ぶ。
【００２７】
各制御端子には、図３の制御論理表に示すような値を供給する。すなわち、制御端子３０１はＨｉｇｈレベル、制御端子３０２はＬｏｗレベルである。このとき、経路切替用ＦＥＴ１２１のゲート電圧はＨｉｇｈレベル例えば２．５Ｖとなり、経路切替用ＦＥＴ１２１のソース及びドレイン電圧はＬｏｗレベル例えば０Ｖとなるため、経路切替用ＦＥＴ１２１はオン状態となる。経路切替用ＦＥＴ１２２のゲート電圧はＬｏｗレベル例えば０Ｖとなり、経路切替用ＦＥＴ１２２のソース及びドレイン電圧はＭｉｄレベル例えば１．２５Ｖとなるため、経路切替用ＦＥＴ１２２はオフ状態となる。シャント用ＦＥＴ１２３のゲート電圧はＬｏｗレベル例えば０Ｖとなり、シャント用ＦＥＴ１２３のソース及びドレイン電圧はＭｉｄレベル例えば１．２５Ｖとなるため、シャント用ＦＥＴ１２３はオフ状態となる。シャント用ＦＥＴ１２４のゲート電圧はＨｉｇｈレベル例えば２．５Ｖとなり、シャント用ＦＥＴ１２４のソース及びドレイン電圧はＬｏｗレベル例えば０Ｖとなるため、シャント用ＦＥＴ１２４はオン状態となる。よって、共通入出力端子１０１から個別入出力端子１０２へ信号が通過し、共通入出力端子１０１から個別入出力端子１０３へは信号は通過しない。つまり、オン・オフ制御を確実に行うことができ、オフ状態の信号経路へのリークの抑制につながり、高アイソレーション、低歪といった良好な特性を有する高周波半導体スイッチ回路を実現することができる。
【００２８】
また、オフ状態の経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３のソース及びドレイン電圧をＭｉｄレベルとしたことで、共通入出力端子１０１に大振幅信号が入力された場合においても経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３の耐圧を超えることはない。具体的には、共通入出力端子１０１に２Ｖｐｐ（片側１Ｖ）の高周波信号が入力されたとき、経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３のソースには最大で１．２５Ｖ＋１Ｖの電圧が印加される。経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３の耐圧が例えば２．７Ｖの場合、耐圧を超えることはなく、これらのＦＥＴ１２２，１２３は正常に動作する。
【００２９】
以上のとおり、本実施形態に係る高周波半導体スイッチ回路では、低挿入損失と高アイソレーション特性とを両立させ、かつ、チップサイズを縮小させることが可能である。また、電源回路３００とインバータ回路３１１〜３１８とを用いることで、本実施形態に係る高周波半導体スイッチ回路を１チップ内に容易に実現することが可能である。
【００３０】
なお、上記インバータ回路３１１〜３１８は、低消費電力かつチップサイズの小型化のため、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとで構成される一般的なインバータ回路を想定しているが、同等の機能を持つ回路であれば、他の回路でも問題はない。また、図１では、インバータ回路を２段に接続しているが、同等の論理が実現できれば、段数や接続形式、また回路形式が異なっていても問題ない。
【００３１】
また、本実施形態は、２つの個別入出力端子１０２，１０３を有する高周波半導体スイッチ回路に限定されず、３つ以上の個別入出力端子を有する高周波半導体スイッチ回路に変形可能である。
【００３２】
図４は、図１の高周波半導体スイッチ回路の第１変形例を示す回路図である。図４の高周波半導体スイッチ回路は、図１中の１つの高周波信号経路のみにアイソレーション確保用のシャント用ＦＥＴ１２３を接続した場合を表している。つまり、図１では高周波信号経路それぞれにシャント用ＦＥＴ１２３，１２４を接続していたが、図４のように特定の高周波信号経路のみにシャント用ＦＥＴ１２３が接続される場合にも、本実施形態は適用可能である。
【００３３】
図５は、図１の高周波半導体スイッチ回路の第２変形例を示す回路図である。図５の高周波半導体スイッチ回路では、４つの経路切替用ＦＥＴ８０１ａ〜８０１ｄの直列接続により１つの経路切替用ＦＥＴ段が、４つの経路切替用ＦＥＴ８０２ａ〜８０２ｄの直列接続により他の１つの経路切替用ＦＥＴ段がそれぞれ構成されている。８１１ａ〜８１１ｄはゲートバイアス抵抗、８２１ａ〜８２１ｄはソース・ドレイン短絡抵抗、８１２ａ〜８１２ｄはゲートバイアス抵抗、８２２ａ〜８２２ｄはソース・ドレイン短絡抵抗である。また、４つのシャント用ＦＥＴ８０３ａ〜８０３ｄの直列接続により１つのシャント用ＦＥＴ段が、４つのシャント用ＦＥＴ８０４ａ〜８０４ｄの直列接続により他の１つのシャント用ＦＥＴ段がそれぞれ構成されている。８１３ａ〜８１３ｄはゲートバイアス抵抗、８２３ａ〜８２３ｄはソース・ドレイン短絡抵抗、８１４ａ〜８１４ｄはゲートバイアス抵抗、８２４ａ〜８２４ｄはソース・ドレイン短絡抵抗である。つまり、図１では各高周波信号経路に設けられた経路切替用ＦＥＴ段及びシャント用ＦＥＴ段を構成するＭＯＳＦＥＴが１つの場合を例示したが、２つ以上のＭＯＳＦＥＴを直列接続する場合にも本実施形態は適用される。このように、複数のＭＯＳＦＥＴを直列接続して経路切替用ＦＥＴ段及びシャント用ＦＥＴ段を構成することよって、アイソレーション特性や耐圧の向上が図られる。
【００３４】
《第２の実施形態》
図６は、第２の実施形態に係る高周波半導体スイッチ回路の構成例を示す回路図である。図６の高周波半導体スイッチ回路は、共通入出力端子１０１、個別入出力端子１０２，１０３、経路切替用ＦＥＴ１２１，１２２、シャント用ＦＥＴ１２３，１２４、ゲートバイアス抵抗１４１〜１４４、ソース・ドレイン短絡抵抗１４５〜１４８、ソースバイアス抵抗１４９〜１５２、直流カットキャパシタ１３１〜１３８、インバータ回路３１１〜３１８を備えている。これらの構成は、図１の高周波半導体スイッチ回路と同じである。ただし、図１ではインバータ回路３１１，３１２，３１５，３１６の電源端子はＩｎｔＶＤＤ１に、インバータ回路３１３，３１４，３１７，３１８の電源端子はＩｎｔＶＤＤ２にそれぞれ接続されていたが、図６ではインバータ回路３１１〜３１８の全ての電源端子がＩｎｔＶＤＤ１に接続されている。また、ソースバイアス抵抗１４９と経路切替用ＦＥＴ１２１のソース端子との接続点とグランドとの間に電圧分割用抵抗９０１が、ソースバイアス抵抗１５１とシャント用ＦＥＴ１２３のソース端子との接続点とグランドとの間に電圧分割用抵抗９０２が、ソースバイアス抵抗１５０と経路切替用ＦＥＴ１２２のソース端子との接続点とグランドとの間に電圧分割用抵抗９０３が、ソースバイアス抵抗１５２とシャント用ＦＥＴ１２４のソース端子との接続点とグランドとの間に電圧分割用抵抗９０４がそれぞれ接続されている。
【００３５】
インバータ回路３１３の出力に対して、ソースバイアス抵抗１４９と電圧分割用抵抗９０１とで電圧を抵抗分割することにより、経路切替用ＦＥＴ１２１のソースにかかる電圧をＩｎｔＶＤＤ１よりも低い値とすることが可能となる。インバータ回路３１４の出力に対して、ソースバイアス抵抗１５１と電圧分割用抵抗９０２とで電圧を抵抗分割することにより、シャント用ＦＥＴ１２３のソースにかかる電圧をＩｎｔＶＤＤ１よりも低い値とすることが可能となる。インバータ回路３１７の出力に対して、ソースバイアス抵抗１５０と電圧分割用抵抗９０３とで電圧を抵抗分割することにより、経路切替用ＦＥＴ１２２のソースにかかる電圧をＩｎｔＶＤＤ１よりも低い値とすることが可能となる。インバータ回路３１８の出力に対して、ソースバイアス抵抗１５２と電圧分割用抵抗９０４とで電圧を抵抗分割することにより、シャント用ＦＥＴ１２４のソースにかかる電圧をＩｎｔＶＤＤ１よりも低い値とすることが可能となる。このようにして、共通入出力端子１０１に大振幅信号が入力された場合（例えば２Ｖｐｐ）にもオフ状態のＦＥＴを最適な動作範囲で制御することが可能となり、耐圧を超えることもない。
【００３６】
図６の高周波半導体スイッチ回路の動作例として、２つの経路のうちのいずれか１つ以上を導通状態にする場合を例に挙げて説明する。ここでも、共通入出力端子１０１と個別入出力端子１０２との間の高周波信号経路を導通状態とし、共通入出力端子１０１と個別入出力端子１０３との間の高周波信号経路を遮断状態にする場合を想定する。すなわち、制御端子３０１はＨｉｇｈレベル、制御端子３０２はＬｏｗレベルである。このとき、経路切替用ＦＥＴ１２１のゲート電圧はＨｉｇｈレベル例えば２．５Ｖとなり、経路切替用ＦＥＴ１２１のソース及びドレイン電圧は、Ｌｏｗレベルの電圧をソースバイアス抵抗１４９と電圧分割用抵抗９０１とで分割した値例えば０Ｖとなるため、経路切替用ＦＥＴ１２１はオン状態となる。経路切替用ＦＥＴ１２２のゲート電圧はＬｏｗレベル例えば０Ｖとなり、経路切替用ＦＥＴ１２２のソース及びドレイン電圧はＨｉｇｈレベルの電圧をソースバイアス抵抗１５０と電圧分割用抵抗９０３とで分割した値例えば１．２５Ｖとなるため、経路切替用ＦＥＴ１２２はオフ状態となる。シャント用ＦＥＴ１２３のゲート電圧はＬｏｗレベル例えば０Ｖとなり、シャント用ＦＥＴ１２３のソース及びドレイン電圧はＨｉｇｈレベルの電圧をソースバイアス抵抗１５１と電圧分割用抵抗９０２とで分割した値例えば１．２５Ｖとなるため、シャント用ＦＥＴ１２３はオフ状態となる。シャント用ＦＥＴ１２４のゲート電圧はＨｉｇｈレベル例えば２．５Ｖとなり、シャント用ＦＥＴ１２４のソース及びドレイン電圧は、Ｌｏｗレベルの電圧をソースバイアス抵抗１５２と電圧分割用抵抗９０４とで分割した値例えば０Ｖとなるため、シャント用ＦＥＴ１２４はオン状態となる。よって、共通入出力端子１０１から個別入出力端子１０２へ信号が通過し、共通入出力端子１０１から個別入出力端子１０３へは信号は通過しない。つまり、オン・オフ制御を確実に行うことができ、オフ状態の信号経路へのリークの抑制につながり、高アイソレーション、低歪といった良好な特性を有する高周波半導体スイッチ回路を実現することができる。
【００３７】
また、オフ状態の経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３のソース及びドレイン電圧を抵抗分割で生成したＭｉｄレベルとしたことで、共通入出力端子１０１に大振幅信号が入力された場合においても経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３の耐圧を超えることはない。具体的には、共通入出力端子１０１に２Ｖｐｐ（片側１Ｖ）の高周波信号が入力されたとき、経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３のソースには最大で１．２５Ｖ＋１Ｖの電圧が印加される。経路切替用ＦＥＴ１２２、シャント用ＦＥＴ１２３の耐圧が例えば２．７Ｖの場合、耐圧を超えることはなく、これらのＦＥＴ１２２，１２３は正常に動作する。
【００３８】
以上のとおり、第２の実施形態によれば、第１の実施形態の効果と同等の効果を実現可能である。しかも、第２の実施形態でも、基本的には第１の実施形態と同様の変形例を採用できる。例えば、図６の構成は、３つ以上の個別入出力端子を有する高周波半導体スイッチ回路に変形可能である。また、特定の高周波信号経路のみにシャント用ＦＥＴ段が接続される場合にも、本実施形態は適用可能である。各高周波信号経路のＦＥＴ段を構成するＦＥＴの直列数が２以上である場合にも、本実施形態は適用可能である。
【００３９】
なお、上記第１及び第２の実施形態に係る高周波半導体スイッチ回路を形成する半導体基板として、ＳＯＩ基板又はＳＯＳ基板を採用することができる。
【００４０】
《第３の実施形態》
図７は、本発明の第３の実施形態に係る高周波無線システムの構成例を示す模式図である。図７の高周波無線システムは、例えば準マイクロ波帯のモバイル通信機器において、アンテナＡＮＴに対して送信受信の切替を行い、かつ大小異なる２つ以上の高周波電力を扱うシステムである。ｍ及びｎをそれぞれ整数とするとき、送信部ＴＸはｍ個の送信回路ＴＸ１〜ＴＸｍを備え、受信部ＲＸはｎ個の受信回路ＲＸ１〜ＲＸｎを備える。ＳＷ１は送信用スイッチ回路、ＳＷ２は受信用スイッチ回路である。例えば、上記第１及び第２の実施形態にて、図１、図４、図５及び図６を以て説明した高周波半導体スイッチ回路は、図７中の送信回路ＴＸ１に接続された送信用スイッチ回路ＳＷ１と、受信回路ＲＸ１に接続された受信用スイッチ回路ＳＷ２とを含む高周波半導体スイッチ回路に相当する。
【００４１】
なお、高周波信号経路を構成するＭＯＳＦＥＴで大電力をとり扱う場合、遮断状態のＭＯＳＦＥＴにおいて歪を発生しやすくなる。このため、積極的に、複数のＭＯＳＦＥＴを直列接続して多段化することにより大電力の高周波信号を取り扱えるようにする。
【００４２】
受信用スイッチ回路ＳＷ２が複数の高周波信号経路を有する場合には、経路切替用ＦＥＴ段の各々を複数のＭＯＳＦＥＴの直列回路で構成するとともに（図５参照）、複数の経路切替用ＦＥＴ段のうちの一部のＭＯＳＦＥＴを共通化することができる。これにより、従来と同等の歪特性を有するアンテナスイッチ回路を小型化することが可能となる。
【産業上の利用可能性】
【００４３】
本発明の高周波半導体スイッチ回路は、小型、軽量、低消費電力が要請される携帯電話機等の高周波無線システムにとって有用である。
【符号の説明】
【００４４】
１０１  共通入出力端子
１０２，１０３  個別入出力端子
１２１，１２２  経路切替用ＦＥＴ
１２３，１２４  シャント用ＦＥＴ
１３１〜１３８  直流カットキャパシタ
１４１〜１４４  ゲートバイアス抵抗
１４５〜１４８  ソース・ドレイン短絡抵抗
１４９〜１５２  ソースバイアス抵抗
３００  電源回路
３０１〜３０２  制御端子
３１１〜３１８  インバータ回路
５１１，５１２  ＰＭＯＳＦＥＴ
５１３，５１４  ＮＭＯＳＦＥＴ
５１５〜５１８  抵抗
５１９  電流源
８０１ａ〜ｄ，８０２ａ〜ｄ  経路切替用ＦＥＴ
８０３ａ〜ｄ，８０４ａ〜ｄ  シャント用ＦＥＴ
８１１ａ〜ｄ，８１２ａ〜ｄ，８１３ａ〜ｄ，８１４ａ〜ｄ  ゲートバイアス抵抗
８２１ａ〜ｄ，８２２ａ〜ｄ，８２３ａ〜ｄ，８２４ａ〜ｄ  ソース・ドレイン短絡抵抗
９０１〜９０４  電圧分割用抵抗
ＡＮＴ  アンテナ
ＩｎｔＶＤＤ１，ＩｎｔＶＤＤ２  内部電源電圧
ＲＸ  受信部
ＳＷ１〜２  スイッチ回路
ＴＸ  送信部
Ｖｂａｔ  電源回路の入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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