(57)【要約】  半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチ２と、トレンチ２の内部にゲート絶縁膜８を介して形成されたゲート電極１と、を有する炭化珪素半導体装置であって、トレンチ２の深さが、トレンチ２が相互に平行に形成された部分よりもトレンチ２が交差して形成された部分の方が浅いことを特徴とする。これにより、ゲート電極と半導体装置裏面のドレイン電極との間の耐圧を高めて絶縁破壊を防止し、同時にゲート電極の面積が広く、単位面積当たりのチャネル密度が高く、オン抵抗が低い炭化珪素半導体装置が得られる。
2014021199.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、
前記トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、
前記トレンチの深さが、
前記トレンチが相互に平行に形成された部分よりも
前記トレンチが交差して形成された部分の方が浅いことを特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチが交差して形成された部分の深さが、前記トレンチが相互に平行に形成された部分の深さの４０％〜８０％の範囲であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチが交差して形成された部分の前記トレンチの幅で前記トレンチの深さを除した値であるアスペクト比が、０．１〜１の範囲であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記トレンチが交差して形成された部分の前記トレンチの幅が、前記トレンチが相互に平行に形成された部分の前記トレンチの幅よりも広いことを特徴とする請求項１乃至３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチが交差して形成された部分の前記トレンチの幅が、交差した前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成された部分の幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
炭化珪素半導体基板が、ｎ型半導体層の上層にｐ型半導体層が形成された構造を有し、
トレンチが交差して形成された部分の前記トレンチの底面が前記ｐ型半導体層であることを特徴とする請求項１乃至５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素基板上にｎ型半導体層をエピタキシャル成長させる工程と、
前記ｎ型半導体層にｐ型半導体層をイオン注入法により形成する工程と、
前記ｐ型半導体層の上層にｎ＋型半導体層と前記ｎ＋型半導体層中に島状に分布するｐ＋型半導体層とをイオン注入法により形成する工程と、
少なくとも前記ｎ＋型半導体層を貫通して設けられた格子状のトレンチを、前記トレンチが相互に平行に形成された部分より、前記トレンチが交差して形成された部分を浅くドライエッチングにより形成する工程と、
前記トレンチ内にゲート絶縁膜を形成し、さらにＣＶＤ法によりゲート電極材料を埋め込む工程と、
垂直方向のエッチングが優先的に生じる異方性エッチングによりゲート電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。
【請求項８】
前記トレンチを形成する工程が、前記トレンチが浅い交差部分では前記ｐ型半導体層を貫かない深さとすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記格子状のトレンチを形成する工程では、
前記ｎ＋型半導体層上と前記ｐ＋型半導体層上に、前記トレンチのパターンに対応した開口を前記ｎ＋型半導体層上に有する第１のマスクを形成する工程と、
前記開口から露出した前記ｎ＋型半導体層における前記トレンチ同士が交差して形成される領域に、前記ドライエッチングにおけるエッチング速度が前記ｎ＋型半導体層よりも遅い第２のマスクを形成する工程と、
前記第１のマスクと前記第２のマスクとを用いたドライエッチングにより、前記トレンチが相互に平行に形成された部分より前記トレンチが交差して形成された部分を浅く前記トレンチを形成する工程と、
を含むことを特徴とする請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記トレンチを形成する工程では、前記トレンチが交差して形成される部分の前記トレンチの幅を、前記トレンチが相互に平行に形成される部分の前記トレンチの幅よりも広くすることを特徴とする請求項７乃至９のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記トレンチが交差して形成される部分の前記トレンチの幅を、交差する前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成される部分の前記トレンチの幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下とすることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置とその製造方法に関するものであり、詳しくは、トレンチゲート型の炭化珪素半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧・低損失、かつ高速スイッチングが可能な半導体装置として炭化珪素を用いたＭＯＳＦＥＴが広く用いられている。特に、トレンチゲート型炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｅｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、通常のプレーナ型炭化珪素ＭＯＳＦＥＴと比べ、単位面積当たりのチャネル密度を大幅に高め、電流量を大きくすることができ、低オン抵抗化が期待される。【０００３】
トレンチゲート型炭化珪素ＭＯＳＦＥＴは、一般にｎ型半導体基板上に、ｎ型半導体の低欠陥密度のエピタキシャル層を形成し、イオン注入法でｐ型半導体層が形成されている。表面にはソース電極と接続する高濃度ｎ＋層、前記ｐ型半導体層と接続する高濃度ｐ＋層がイオン注入法で形成され、ｐ型半導体層を貫くようにトレンチが形成される。【０００４】
トレンチにはゲート絶縁膜およびゲート電極材料が埋め込まれ、ゲート電極材料をエッチングしてゲート電極が形成される。ｎ型半導体基板の面方向においてトレンチが交差した領域は、ゲート電極材料が完全に埋め込まれずに、中央領域付近に凹部領域が形成される。そして、エッチングによりゲート電極が形成される工程において、この凹部領域に対してサイドエッチングと垂直エッチングが等しく生じて、トレンチが交差した領域に隣接するトレンチ内のゲート電極材料にまでサイドエッチングが進む。この結果、ゲート電極の面積が小さくなり、単位面積当たりのチャネル密度を高めることができず、低オン抵抗化を行うことができない。またトレンチゲート型炭化珪素ＭＯＳＦＥＴではゲート電極が埋め込まれた構造をしているため、ＭＯＳＦＥＴの裏面のドレイン電極とゲート電極との距離が短くなり、絶縁破壊を生じる場合がある。【０００５】
このような問題に対して、トレンチの底部に、その他の部分より厚く絶縁膜（例えばＳｉＯ２）を形成し、ゲート電極の耐圧を高める構造（例えば特許文献１）が提案されている。また、前記のＳｉＯ２に変えてｐ型半導体層をトレンチの底部に形成し、ゲート電極に電圧を印加するとトレンチの底部に空乏層が形成され、耐圧を高める構造（例えば特許文献２）が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００７−５３１２４６号公報
【特許文献２】特表２００７−５２３４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トレンチゲート型炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｅｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、トレンチの底部にＳｉＯ２層またはｐ型半導体層を形成し、ゲート電極と半導体装置裏面のドレイン電極との絶縁耐圧を高めることは可能であるが、同時に非常に複雑な工程を行う必要があるという問題点があった。また、いずれの方法を用いた場合であっても、ゲート電極の面積が小さくなったことによるオン抵抗の上昇は対策することができないという問題もある。【０００８】
本発明は、このような課題を解決するためになされたもので、ゲート電極と半導体装置裏面のドレイン電極との間の耐圧を高めて絶縁破壊を防止し、同時にゲート電極の面積が広く、単位面積当たりのチャネル密度を高め、オン抵抗を低くすることができる、炭化珪素半導体装置を得ることを目的としている。
【課題を解決するための手段】
【０００９】
本発明の炭化珪素半導体装置は、半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、トレンチの深さが、トレンチが相互に平行に形成された部分よりもトレンチが交差して形成された部分の方が浅いことを特徴とするものである。
【発明の効果】
【００１０】
本発明の炭化珪素半導体装置では、トレンチの交差部分の深さがトレンチが平行に配置された部分より浅く形成されている。そのため、トレンチの内側にゲート電極を形成した場合、最も電界集中が生じるトレンチの交差部分では、ゲート電極と半導体装置裏面のドレイン電極との距離が大きくなるため絶縁破壊を生じることがない。また、トレンチ内に埋め込んだゲート電極材料を異方性エッチングにより垂直方向を優先的にエッチングすることができ、ゲート電極面積を狭くすることが無いため、単位面積あたりのオン電流を高くすることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの上面図である。
【図２】図２は、本発明の実施の形態１に係るＭＯＳＦＥＴの断面図である（（ａ）Ａ−Ａ断面図、（ｂ）Ｂ−Ｂ断面図）。
【図３】図３は、本発明の実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である（Ａ−Ａ断面図）。
【図４】図４は、本発明の実施の形態１に係るＭＯＳＦＥＴの製造工程を示す断面図である（Ｂ−Ｂ断面図）。
【図５】図５は、本発明の実施の形態１に用いたエッチングのエッチング深さとトレンチ幅の関係を示す図である。
【図６】図６は、本発明の実施の形態１に用いたエッチングのエッチング速度比とトレンチのアスペクト比の関係を示す図である。
【図７】図７は、本発明の実施の形態２に係るＭＯＳＦＥＴの製造工程を示す断面図である（Ｂ−Ｂ断面図）。
【図８】図８は、本発明の実施の形態３に係るＭＯＳＦＥＴの製造工程を示す断面図である（Ｂ−Ｂ断面図）。
【図９】図９は、本発明の実施の形態４に係るトレンチの形成パターンを示す模式図である。
【発明を実施するための形態】
【００１２】
実施の形態の説明及び各図において、同一の符号を付した部分は、同一又は相当する部分を示すものである。
【００１３】
実施の形態１．
＜トレンチゲート型炭化珪素ＭＯＳＦＥＴの構造＞
図１、図２を用いて、本発明の実施の形態１に係る炭化珪素半導体装置であるトレンチゲート型炭化珪素ＭＯＳＦＥＴの構造を説明する。また図３、図４を用いて本発明の実施の形態１に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴの製造工程の概略を説明する。図１は本発明の実施の形態１に係るＭＯＳＦＥＴの上面図である。また図２は本発明の実施の形態１に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴの断面図であり、図２（ａ）は図１のＡ−Ａ断面図、図２（ｂ）は図１のＢ−Ｂ断面図である。図３、図４は、本実施の形態に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図であり、図３は図１のＡ−Ａ断面、図４はＢ−Ｂ断面についての製造工程を示している。
【００１４】
トレンチゲート型炭化珪素ＭＯＳＦＥＴは、炭化珪素半導体基板に格子状にトレンチ２（トレンチの一例として縦横１本ずつのトレンチ２を図１に太い点線で囲んで示した）が形成されており、トレンチ２の内部にゲート電極を形成することでＭＯＳＦＥＴを高密度に形成することができる。図１では、最上層はソース電極１０が形成されており、トレンチ２の内部のゲート電極１への信号は電気的コンタクト領域３からまとめて入力する。
【００１５】
図１のトレンチを横切るＡ−Ａ断面、トレンチに沿ったＢ−Ｂ断面の断面図を各々図２（ａ）、（ｂ）に示す。また図３、図４にはトレンチゲート型炭化珪素ＭＯＳＦＥＴの製造工程を示す（図３はＭＯＳＦＥＴの断面である図１のＡ−Ａ断面、図４はトレンチに沿った部分の断面である図１のＢ−Ｂ断面を示す）。
【００１６】
トレンチゲート型炭化珪素ＭＯＳＦＥＴは、ｎ型の炭化珪素基板（図示せず）上に低欠陥密度のｎ型エピタキシャル炭化珪素層４が形成され、次にイオン注入法によりｐ型炭化珪素層５が形成される。さらに、この表面にイオン注入法を用いて、ソース電極へ接続する高濃度のｎ＋型炭化珪素層６とｐ型炭化珪素層５との接続部となる高濃度のｐ＋型炭化珪素層７が形成される（図３（ａ）、図４（ａ））。ｎ＋型炭化珪素層６とｐ＋型炭化珪素層７は同一の層に形成され、ｐ＋型炭化珪素層７が島状になるように、マスクを用いてイオンドーパントの注入を制御する。この基板表面に格子状にトレンチを形成する。トレンチ２はｎ＋型炭化珪素層６とｐ型炭化珪素層５を貫くように形成される（図３（ｂ）、図４（ｂ））。
【００１７】
続いて、基板表面とトレンチ２の内壁面とにＳｉＯ２からなるゲート絶縁膜８を形成し（図３（ｃ）、図４（ｃ））、さらにゲート電極１となるポリシリコンをトレンチ２に埋め込み（図３（ｄ）、図４（ｄ））、ポリシリコンをエッチングしてゲート電極１を形成する（図３（ｅ）、図４（ｅ））。最後に図２に示すように（図３、図４には示していない）、ゲート電極１上に絶縁膜９を作成し、パターニングした後、ソース電極１０を形成する。
【００１８】
＜トレンチの形成＞
トレンチ２は炭化珪素層をトレンチ形成用のマスクを用いてドライエッチングすることにより形成した。ドライエッチングは通常の方法を用い、四フッ化炭素（ＣＦ４）／酸素（Ｏ２）／アルゴン（Ａｒ）の混合ガスプラズマによりトレンチ２のエッチングを行った。ＣＦ４とＯ２の比率を１：１となるようにそれぞれ３０ｍｌ／分、全流量に対するＡｒ流量を全流量の４０％である４０ｍｌ／分として、誘導結合型プラズマエッチング装置において１３．５６ＭＨｚのプラズマ生成電力１０００Ｗ、１３．５６ＭＨｚ基板バイアス１２０Ｗの条件を用いた。形成したトレンチ２の幅は約２μｍで、縦方向および横方向に５μｍ間隔でトレンチ２は形成された。
【００１９】
ドライエッチングを用いたトレンチ２の形成において、トレンチ２の幅は形成されるトレンチ２の深さに大きく影響する。つまり、ドライエッチングはプラズマから方向性を持って放出されエッチング深さを深くするエッチング種と、方向性を有しないでエッチングの進行を阻害する堆積種とが影響し合いながら進行し、実エッチング量は堆積量とエッチング量とを合成した量となる。この堆積種は、一般にＯ２濃度を抑制したり、全流量に対するＡｒ流量を低下させると増加する傾向がある。
【００２０】
イオン性のエッチング種は方向性を有するため、狭いトレンチ２内にも入りやすく、狭い部分では相対的にエッチング種の影響が大きくなる。一方、堆積種は中性で方向性を有しないため、狭いトレンチ２内には入りにくく、広い部分には入りやすいため、広い部分では相対的に堆積種の影響が大きくなる。つまり、トレンチ２が各々平行に形成されている部分ではトレンチ２の幅が狭くエッチング種の影響が大きいため深くエッチングされ、トレンチ２の交差した部分ではトレンチ２の幅が広い（約１．４倍）ため堆積種の影響が大きくトレンチ２は浅くエッチングされる。トレンチ２の交差した部分は、ｎ型の炭化珪素基板の面方向において四角形状を呈する。また、トレンチ２の交差した部分におけるトレンチ２の幅は、最大幅を意味しており、四角形状における対角線の長さに該当する。
【００２１】
この傾向に基づき、混合ガスの種類、組成比等のプロセス条件を調整して、炭化珪素層をエッチングしてトレンチ２を形成したところ、図５に示す、エッチング深さとトレンチ２の幅の関係を得た。図５において、横軸がトレンチ２の幅、縦軸は最も深くエッチングされる場合の深さＤで規格化されたエッチング深さを示している。
【００２２】
図５に示すように、トレンチ２の幅が広い場合エッチング深さは浅く、トレンチ２の幅が狭い場合エッチング深さは深くなる。本実施の形態の場合、トレンチ２の幅は約２μｍであり、規格化されたエッチング深さは約０．７Ｄであり、トレンチ２の幅が広い交差部分（トレンチ２の幅は約１．４倍の約２．８μｍ）は約０．５Ｄであることがわかる。
【００２３】
本実施の形態で形成されたトレンチ２の深さは、図２（ｂ）に示すように、トレンチ２が交差した部分では、平行に形成した部分より浅く、トレンチ２がお互いに平行に形成された部分のトレンチ２の深さは約２μｍ、トレンチ２が交差した部分の深さは約１．５μｍであった。なお、平行部分、交差部分のいずれについても、トレンチ２の底部は、ｐ型炭化珪素層５の下層のｎ型エピタキシャル炭化珪素層４であった。
【００２４】
＜ゲート電極の形成＞
トレンチ２を形成した炭化珪素層表面にゲート電極材料であるポリシリコンを熱ＣＶＤ法により成膜する。熱ＣＶＤ法によると、プラズマＣＶＤ法等で成膜した場合のように強い方向性を有しないので、表面の形状に関係なく均等な厚みに成膜される。つまり、本実施の形態の場合、トレンチ２の幅は約２μｍであるので、表面から１μｍの厚みでゲート電極材料であるポリシリコンを熱ＣＶＤで蒸着すると、図３（ｄ）に示すように、トレンチ２がお互いに平行に形成された部分では、トレンチの両面に厚さ約１μｍのポリシリコンを成膜することで周辺から成長しトレンチ２内部をポリシリコンで埋め込むことができる。
【００２５】
交差部分はトレンチ２の幅が広いので底面とトレンチ２の側面とに１μｍのポリシリコンを成膜しても、トレンチ２がお互いに平行な部分とは違って周辺から成長したポリシリコンでトレンチ２内を埋め込むことはできず、トレンチ２の底面から１μｍのポリシリコン層が形成される（図４（ｄ））。すなわち、ｎ型の炭化珪素基板の面方向においてトレンチが交差した領域は、ゲート電極材料が完全に埋め込まれないため、中央領域付近に四角柱形状の凹部領域が形成される。
【００２６】
次に、ゲート電極材料であるポリシリコンのエッチングについて説明する。図６に本発明の実施の形態１に用いたエッチングのエッチング速度比とトレンチ２のアスペクト比の関係を示す。横軸がトレンチ２のアスペクト比で、アスペクト比はトレンチ２の深さ／幅で定義される。縦軸はエッチングの速度比で、サイドエッチング速度／垂直エッチング速度で定義され、垂直エッチング速度は条件によらずほぼ一定であり、サイドエッチング速度が遅い場合エッチング速度比は小さく、サイドエッチング速度が速くなると、等方的（エッチング速度比＝１）に近づく。
【００２７】
本実施の形態では、ゲート電極材料であるポリシリコンのエッチングには、塩素ガスをエッチングガスとし、酸素を微量添加して異方性エッチングを行った。この異方性エッチングでは、トレンチ２のアスペクト比が大きい（トレンチ２の深さが深い）場合サイドエッチングと垂直エッチングがほぼ同じ速度で生じ、トレンチ２のアスペクト比が小さい（トレンチ２の深さが浅い）場合、サイドエッチングはほとんど生じず、垂直エッチングが主に生じることがわかる。
【００２８】
本実施の形態では、図４（ｄ）に示すように、トレンチ２の交差部分は浅く（具体的な大きさは、トレンチ２の幅が２．８μｍ、トレンチ２の深さが１．５μｍ。トレンチ２の底とトレンチ２の両側とに各１μｍのゲート電極材料が形成され、トレンチ２の幅０．８μｍ、深さ０．５μｍ。アスペクト比は０．５μｍ／０．８μｍ＝０．６３）、エッチング速度比は図６より０．２程度であるので、深さ方向に優先的にポリシリコンのエッチングは行われ、サイドエッチングによるゲート電極の面積が小さくなることがほとんどない（図４（ｅ））。すなわち、ｎ型の炭化珪素基板の面方向においてトレンチ２が交差した領域の中央付近に形成された凹部領域から、トレンチ２が交差した領域に隣接するトレンチ２内のポリシリコンにまでサイドエッチングが進むことがほとんどない。従って、サイドエッチングによるゲート電極の面積が小さくなることに起因してオン抵抗が高くなるという問題は生じない。
【００２９】
また本実施の形態のトレンチゲート型炭化珪素ＭＯＳＦＥＴでは、最も電界が集中するトレンチ２の交差部分では、半導体装置裏面のドレイン電極とゲート電極１との距離が、その他の部分よりも大きくなっているため、絶縁破壊による半導体装置劣化も生じることがなく、高い信頼性を得ることができる。
【００３０】
本実施の形態において、トレンチ２の形成にはＣＦ４／Ｏ２／Ａｒの混合ガスプラズマによるドライエッチングを用いたが、これに限定するものではなく、堆積種とエッチング種とのバランス調整が可能で、トレンチ２の幅に応じてトレンチ２の深さを変化させることができるエッチング方法であれば用いることができる。
【００３１】
また、本実施の形態において、ゲート電極材料であるポリシリコンのエッチングには、塩素ガスに酸素を添加したエッチングガスを用いたが、これに限定するものではなく、トレンチ２の深さ、トレンチ２のアスペクト比に応じてサイドエッチングと垂直エッチングが異なった速度で生じるエッチング方法であれば用いることができる。
【００３２】
本実施の形態においては、トレンチ２の幅２μｍ、トレンチ２のピッチ５μｍとしたが、これに限定するものではなく、安定してトレンチ２を形成することができる幅、間隔であれば用いることができる。ただし、トレンチ２の幅が０．５μｍ以下、ピッチ１μｍ以下では、ゲート絶縁膜、ゲート電極材料の成膜、エッチングが安定しない場合があるので注意が必要であり、トレンチ２の幅が５μｍ以上、ピッチが２０μｍ以上となると、エッチング、成膜等は安定するものの、プレーナ型炭化珪素ＭＯＳＦＥＴと単位面積あたりのオン電流が同程度となり、トレンチ構造を用いる効果が減殺されるという問題がある。
【００３３】
本実施の形態においては、上述のようにトレンチ２が平行に形成された部分のトレンチ２の深さは約２μｍ、トレンチ２が交差して形成された部分のトレンチ２の深さは約１．５μｍであった。つまりトレンチ２が交差した部分は、トレンチ２が平行に形成された部分の深さの約７５％であったが、これに限定されるものではなく、トレンチ２が交差した部分はトレンチ２が平行に形成された部分の１０〜９０％の深さであることが本実施の形態の効果を得るために好ましく、４０〜８０％の深さであることがより好ましい。
【００３４】
１０％未満である場合、急激に深さが変化するため、トレンチ２内に形成したゲート電極１も大きな段差が形成され、段差部分から劣化が生じやすくなるという問題がある。またさらに、４０％未満である場合、トレンチ２の交差部分の角部でのゲート電極材料の残膜が少なくなるため、ゲート電極材料の接続性を高めるという本実施の形態における本来の効果が不十分となる場合がある。９０％を超える場合、交差部と平行に形成された部分のトレンチ２の深さにほとんど差がなくなり、半導体装置裏面のドレイン電極からの距離を大きく保つことができる特長が少なく、絶縁破壊を起こしやすくなるという問題がある。さらに、絶縁破壊を抑制する効果を明確に発揮するためには８０％以下とすることが好ましい。
【００３５】
トレンチ２が交差した部分はトレンチ２が平行に平成された部分の９０％以下の深さであること、さらにより好ましくは８０％以下の深さであることは、半導体装置裏面のドレイン電極とゲート電極１との距離を大きく保つことができ、絶縁破壊防止に有効である。
【００３６】
本実施の形態では、トレンチ２の交差部分のアスペクト比を０．６３としたが、特に限定するものではなく、アスペクト比は０．１〜１であれば本実施の形態の効果を得ることができる。また０．１〜０．７であれば好ましく、０．１〜０．４であればより好ましい。アスペクト比が０．１に満たない場合、サイドエッチングの影響が小さいことは好ましいが、トレンチ２のほとんどを深くゲート電極材料で埋める複雑な工程が必要となるという問題がある。またアスペクト比が１を超える場合、エッチングの異方性が不十分で、サイドエッチングも相当量生じるため、電極面積が小さくなり、オン抵抗を低下させる効果が小さくなるという問題もある。
【００３７】
アスペクト比が０．７以下、さらに好ましくは０．４以下の場合、より本実施の形態の効果を発揮することができ、良好な異方性エッチングによりサイドエッチング速度を遅くすることができ、単位面積あたりのゲート電極面積を広く確保することができるため、オン抵抗を低下させることがない。
【００３８】
実施の形態２．
実施の形態１において、炭化珪素層にトレンチ２を形成する工程において、トレンチ２の幅がトレンチ２の深さに影響するエッチング条件を用いてトレンチ２を形成した。炭化珪素半導体基板には、ｎ型エピタキシャル炭化珪素層４、その上層にｐ型炭化珪素層５が形成されており、その表面にｎ＋型炭化珪素層６、ｐ＋型炭化珪素層７が形成されている。トレンチ２が平行に形成された部分とトレンチ２が交差した部分とでは、深さが異なっているものの、形成したトレンチ２はｐ型炭化珪素層５を貫き、トレンチ２の底部は平行に形成した部分も、交差して形成した部分もいずれもｎ型エピタキシャル炭化珪素層４であった。
【００３９】
本実施の形態においては、全体的にトレンチ２の深さを浅く形成し、トレンチ２の交差部分のトレンチ２が浅く形成されている部分では、その底部はｐ型炭化珪素層５であり、トレンチ２が平行に形成されている部分では、トレンチ２が相対的に深く、その底部はｎ型エピタキシャル炭化珪素層４となっている点が異なっている。
【００４０】
図７に本実施の形態のトレンチゲート型炭化珪素ＭＯＳＦＥＴの製造工程を示す。図７は図１のＢ−Ｂ断面を示している。Ａ−Ａ断面は図３と同一であるのでここでは省略する。本実施の形態において、ｎ型の炭化珪素基板への各半導体層の形成、トレンチ２の形成方法、ゲート電極材料であるポリシリコンの成膜、エッチング方法は、実施の形態１と同じ工程を用いた。ただし、トレンチ２の深さのみ実施の形態１とは異なっている。
【００４１】
具体的には、実施の形態１では、トレンチ２が平行に配列した部分のトレンチ２の深さを２μｍ、トレンチ２が交差した部分のトレンチ２の深さを１．５μｍとしてトレンチ２を形成した。本実施の形態においては、トレンチ２が平行に配列した部分のトレンチ２の深さを１．５μｍ、トレンチ２が交差した部分のトレンチ２の深さを１μｍとしてトレンチ２を形成した。
【００４２】
トレンチ２の深さを０．５μｍ浅くしたことによって、実施の形態１ではエッチングしてトレンチ底部に残らなかったｐ型炭化珪素層５が、本実施の形態では、トレンチ２が浅く形成され、トレンチ２の底面にｐ型炭化珪素層５が残存する。この後にゲート絶縁膜８、ゲート電極１を実施の形態１と同様の手法で形成した。
【００４３】
トレンチ２の交差部分では、半導体装置の下面のドレイン電極（図示せず）とゲート電極１間に電圧が印加されると、最も電界集中が起こるトレンチ２の交差部分には、ゲート電極１の下にＰＮ接合が形成されているため、空乏層を生じて電荷の移動を遮断するため、ドレイン電極とゲート電極１との間の絶縁破壊は生じず、信頼性の高い半導体装置を得ることができる。
【００４４】
また、ゲート電極１の単位面積当たりの面積も大きくすることができるため、単位面積あたりのチャネル密度を高め、オン抵抗を低くすることができる。
【００４５】
実施の形態３．
実施の形態１または２においては、炭化珪素層にトレンチ２を形成する工程において、トレンチ２の幅がトレンチ２の深さに対して影響するエッチング条件を用いてトレンチ２を形成した。実施の形態３においては、トレンチ２の幅のトレンチ２の深さへの影響がないエッチング条件においてもトレンチ２の交差部分のトレンチ２を浅く形成できる点が異なっている。以下では、トレンチ２の形成方法に注目して説明する。実施の形態３に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴの基本構造は、実施の形態１または実施の形態２と同様とすることができる。また、トレンチゲート型炭化珪素ＭＯＳＦＥＴの製造工程におけるトレンチ２の形成工程以外の工程は、実施の形態１および実施の形態２で説明した場合と同様とすることができる。
【００４６】
本実施の形態においては、実施の形態１の場合と同様に、トレンチ２をエッチング形成する際にトレンチ２の形成用マスクを用いる。そして、実施の形態３では、トレンチ２をエッチング形成する際に、該トレンチ２の形成用マスクとは異なる他のマスクをさらに使用する。すなわち、実施の形態３では、トレンチ２をエッチング形成する前に、トレンチ２が形成される炭化珪素層の表面におけるトレンチ２が交差して形成される部分のみに、上記トレンチ２の形成用マスクとは異なる他のマスクが形成される。これにより、実施の形態３では、トレンチ２の交差する部分の炭化珪素層のエッチングが進行することが抑制され、トレンチ２の交差部分が浅く形成される。
【００４７】
図８は、実施の形態３に係るＭＯＳＦＥＴの製造工程を示す断面図である。図８は図１のＢ−Ｂ断面に対応している。Ａ−Ａ断面は図３と同一であるのでここでは省略する。実施の形態３において、ｎ型の炭化珪素基板への各半導体層の形成、ゲート電極材料であるポリシリコンの成膜、エッチング方法は、実施の形態１と同じ工程を用いた。
【００４８】
実施の形態３においては、トレンチ２が形成される炭化珪素層の表面に、トレンチ２のエッチング形成用マスクとしてＳｉＯ２マスク（第１のマスク）が形成される。第１のマスクの形成方法は特に限定されず、公知の方法を用いることができる。第１のマスクは、トレンチ２のパターンに対応した開口をｎ＋型炭化珪素層６上に有する。
【００４９】
つぎに、第１のマスクが形成された炭化珪素層の表面に、薄いＳｉＯ２膜が例えばＣＶＤ法により成膜される。つぎに、薄いＳｉＯ２膜の面内においてトレンチ２が交差して形成される領域付近となる部分のみを覆うように、レジストが薄いＳｉＯ２膜上にパターン形成される。そして、該レジストをマスクとして薄いＳｉＯ２膜がエッチングされ、その後レジストが除去される。
【００５０】
このような本実施の形態での追加の工程を経た場合、トレンチ２が形成される炭化珪素層の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が交差して形成される部分のみが薄いＳｉＯ２膜（第２のマスク）で覆われる（図８（ａ））。一方、トレンチ２が形成される炭化珪素層の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が各々平行に形成される他の領域は炭化珪素層（ｎ＋型炭化珪素層６）の表面が露出した状態となる。
【００５１】
このようなマスクの形成に引き続いて、第１のマスクおよび第２のマスクをエッチングマスクとしてトレンチ形成のドライエッチングが実施される。ドライエッチングが開始されると、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域において、トレンチ２が交差して形成される領域以外、すなわちトレンチ２が各々平行に形成される領域ではエッチング開始とともに直ちにエッチングされ始める。
【００５２】
一方、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域においてトレンチ２が交差して形成される領域は、第２のマスク（薄いＳｉＯ２膜）で覆われている。このため、まずこの第２のマスクがエッチングされ、除去される（図８（ｂ））。そして、この第２のマスクがエッチング除去された後に、トレンチ２が交差して形成される領域の炭化珪素層の表面（ｎ＋型炭化珪素層６）のエッチングが開始される。この結果、トレンチ２が交差して形成される領域は、トレンチ２が各々平行に形成される領域よりも遅れてエッチングが開始されることになり、トレンチ２が浅く形成される（図８（ｃ））。
【００５３】
炭化珪素層の表面（ｎ＋型炭化珪素層６）のエッチングが開始される時間差の間にエッチングされる炭化珪素層の表面（ｎ＋型炭化珪素層６）の深さが、トレンチ２の交差部分とそれ以外の部分である平行部分との深さの差になる。この深さの差は、ＳｉＣとＳｉＯ２とのエッチング選択比（エッチング速度比：ＳｉＣのエッチング速度／ＳｉＯ２のエッチング速度）によって決まる。ここでは、ＳｉＯ２膜をＳｉＣ（炭化珪素層）のエッチングのエッチングマスクとして使用しているため、トレンチ形成のエッチング条件はＳｉＣとＳｉＯ２とのエッチング選択比が少なくとも２〜５程度に条件が設定される。なお、ドライエッチング自体の条件は、例えば実施の形態１に準じた条件により実施される。
【００５４】
本実施の形態におけるエッチング条件の場合では、エッチング選択比が４程度であるため、炭化珪素層の表面（ｎ＋型炭化珪素層６）の表面における第１のマスクから露出した領域においてトレンチ２が交差して形成される領域を予め覆う第２のマスク（薄いＳｉＯ２膜）の厚さを１００ｎｍに形成した。したがって、この第２のマスク（ＳｉＯ２膜）が消失して、トレンチ２が交差して形成される領域のエッチングが開始するまでの間に、該領域以外のトレンチ２は４００ｎｍの深さにまで深さが達している。そして、トレンチ２を２μｍの深さまでエッチングした際に、トレンチ２の交差部分の深さは１．６μｍとなる。
【００５５】
これ以降は、実施の形態１および実施の形態２と同様にして実施の形態３に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴを形成することができる（図８（ｄ）〜（図８（ｆ））。
【００５６】
上述したように、本実施の形態においては、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が交差して形成される領域のみが薄いＳｉＯ２膜（第２のマスク）で覆われた状態でドライエッチングが実施される。これにより、トレンチ２が交差して形成される領域では、トレンチ２が各々平行に形成される領域よりもエッチングが開始されるタイミングが遅くなるため、トレンチ２が各々平行に形成される領域よりもトレンチ２が浅く形成される。
【００５７】
本実施の形態においては、トレンチ２の交差部分が浅く形成されているため、ゲート電極材料の埋め込み特性に問題がなく、接続性の良好なゲート電極形成が可能である。また本実施の形態では、実施の形態１および実施の形態２と同様に、最も電界が集中するトレンチ２の交差部分では、半導体装置裏面のドレイン電極とゲート電極１との距離が、その他の部分よりも大きくなっているため、絶縁破壊による半導体装置劣化も生じることがなく、高い信頼性を得ることができる。
【００５８】
本実施の形態においては、トレンチ２の交差部分を覆うＳｉＯ２膜（第２のマスク）は、エッチング条件におけるＳｉＣとＳｉＯ２とのエッチング選択比に合わせて所望のトレンチ２の深さの差が生じるように適切な膜厚で成膜されればよい。したがって、実施の形態１および実施の形態２で説明したトレンチゲート型炭化珪素ＭＯＳＦＥＴの構造を形成する上で自由度が高い。
【００５９】
また、本実施の形態では、炭化珪素層の表面における第１のマスクが形成されていない領域においてトレンチ２が交差して形成される領域を覆う第２のマスクの材料としてＳｉＯ２を使用したが、第２のマスクの材料は特にＳｉＯ２である必要は無く、ポリシリコン、窒化珪素（Ｓｉ３Ｎ４）などＳｉＣのエッチング中に消失する材料であれば同様の効果が得られる。ただし、ＳｉＣのエッチング条件に耐性の高い材料の方が第２のマスクに必要な膜厚が薄くなるため、トレンチ幅の精度を損なうことがなく好ましい。
【００６０】
同様に、本実施の形態では、第１のマスクの材料としてＳｉＯ２を使用したが、第１のマスクの材料は特にＳｉＯ２である必要は無く、ＳｉＣのエッチング条件において十分な耐性を有して確実にトレンチ２を形成可能な材料であればよい。
【００６１】
実施の形態４．
実施の形態４においては、実施の形態１または実施の形態２において説明したように炭化珪素層にトレンチ２を形成する工程において、トレンチ２の幅がトレンチ２の深さに対して、より影響するエッチング条件を用いてトレンチ２を形成した。トレンチ２の深さにトレンチ２の幅がより影響するエッチング条件を用いることにより、トレンチ２が各々平行に形成される領域とトレンチ２が交差して形成される領域とのエッチング深さに、より差を設けることができる。トレンチ２の交差部分のトレンチ幅を変えることにより、エッチング条件の設定自由度を増す効果がある。以下では、炭化珪素半導体基板の面方向におけるトレンチ２の形状に注目して説明する。実施の形態４に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴの基本構造は、実施の形態１または実施の形態２と同様とすることができる。
【００６２】
具体的には図９に示すようにトレンチ２の交差部分のトレンチ幅をより広くすることにより、トレンチ２の交差部分のトレンチ深さを浅く形成することが可能である。図９は実施の形態４に係るトレンチ２の形成パターンを示す模式図である。実施の形態４では、トレンチ２の平行部分のトレンチ幅ＷＴ：１μｍ、トレンチピッチＴＰ：５μｍでｎ型の炭化珪素基板の面方向において格子状に配置したトレンチ２において、トレンチ２の交差部分における交差するトレンチ２の延伸方向に沿った長さＬＴを、該トレンチ２の交差部分に近接している範囲のみを２μｍで形成した。トレンチ２の交差した部分は、ｎ型の炭化珪素基板の面方向において正方形状を呈する。
【００６３】
実施の形態４に係るトレンチゲート型炭化珪素ＭＯＳＦＥＴは、実施の形態１〜実施の形態３で説明した工程を用いることにより形成可能である。この場合、トレンチ２を形成するための、トレンチ２のパターンに対応した開口を有する第１マスクの形状を図９に示すトレンチ２の形成パターンに対応させて形成すればよい。
【００６４】
実施の形態４では、実施の形態１と同様のエッチング条件を使用してトレンチを形成した。その結果、図５に示す規格化したエッチング特性から、トレンチ２の平行部分の深さは１．０Ｄ、トレンチ２の交差部分においては０．５Ｄであり、トレンチ２の交差部分の深さをトレンチ２の平行部分の深さの５０％の深さに形成することが可能となった。トレンチ２の交差部分のトレンチ幅は、２μｍの約１．４倍の約２．８μｍである。すなわち、トレンチ２の交差部分における交差するトレンチ２の延伸方向に沿った長さＬＴをトレンチ２の平行部分のトレンチ幅ＷＴよりも長くすることにより、トレンチ２の交差部分のトレンチ幅をより広くすることができ、トレンチ２の交差部分のトレンチ深さを浅く形成することが可能である。
【００６５】
トレンチ２の交差部分における交差するトレンチ２の延伸方向に沿った長さＬＴの寸法は、トレンチ２が交差するいずれの方向、すなわち交差したトレンチ２の２つの延伸方向（図９におけるＸ方向およびＹ方向）において、トレンチ２が相互に平行に形成された部分の幅（トレンチ２の平行部分のトレンチ幅ＷＴ）にトレンチ２の繰り返しピッチ（トレンチピッチＴＰ）の２０％の寸法を加えた範囲相当までに留めることが好ましい。これは、ｎ＋型炭化珪素層６およびｐ＋型炭化珪素層７に形成するコンタクト領域を確保する必要性からの理由である。
【００６６】
なお、上記の実施の形態において説明した事項は、互いに組み合わせて用いることが可能である。
【符号の説明】
【００６７】
１  ゲート電極、２  トレンチ、３  電気的コンタクト領域、４  ｎ型エピタキシャル炭化珪素層、５  ｐ型炭化珪素層、６  ｎ＋型炭化珪素層、７  ｐ＋型炭化珪素層、８  ゲート絶縁膜、９  絶縁膜、１０  ソース電極、ＬＴ  トレンチの交差部分における交差するトレンチの延伸方向に沿った長さ、ＴＰ  トレンチピッチ、ＷＴ  トレンチの平行部分のトレンチ幅。
【図１】
2014021199.tif 000003
【図２】
2014021199.tif 000004
【図３】
2014021199.tif 000005
【図４】
2014021199.tif 000006
【図５】
2014021199.tif 000007
【図６】
2014021199.tif 000008
【図７】
2014021199.tif 000009
【図８】
2014021199.tif 000010
【図９】
2014021199.tif 000011
【手続補正書】
【提出日】平成27年1月21日(2015.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の炭化珪素半導体装置は、半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、トレンチの内部に形成されたゲート電極は、トレンチの内部において格子状に接続され、炭化珪素基板において、ゲート電極の形成された領域と異なる領域に分散して設けられ、ゲート電極へ信号を入力するための複数の電気的コンタクト領域を有し、トレンチの深さが、トレンチが相互に平行に形成された部分よりもトレンチが交差して形成された部分の方が浅いことを特徴とするものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
＜ゲート電極の形成＞
トレンチ２を形成した炭化珪素層表面にゲート電極材料であるポリシリコンを熱ＣＶＤ法により成膜する。熱ＣＶＤ法によると、プラズマＣＶＤ法等で成膜した場合のように強い方向性を有しないので、表面の形状に関係なく均等な厚みに成膜される。つまり、本実施の形態の場合、トレンチ２の幅は約２μｍであるので、表面から１μｍの厚みでゲート電極材料であるポリシリコンを熱ＣＶＤで蒸着すると、図３（ｄ）に示すように、トレンチ２がお互いに平行に形成された部分では、トレンチの両側面に厚さ約１μｍのポリシリコンを成膜することで周辺から成長しトレンチ２内部をポリシリコンで埋め込むことができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
このような本実施の形態での追加の工程を経た場合、トレンチ２が形成される炭化珪素層の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が交差して形成される部分のみが薄いＳｉＯ２膜（第２のマスク１１）で覆われる（図８（ａ））。一方、トレンチ２が形成される炭化珪素層の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が各々平行に形成される他の領域は炭化珪素層（ｎ＋型炭化珪素層６）の表面が露出した状態となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
このようなマスクの形成に引き続いて、第１のマスクおよび第２のマスク１１をエッチングマスクとしてトレンチ形成のドライエッチングが実施される。ドライエッチングが開始されると、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域において、トレンチ２が交差して形成される領域以外、すなわちトレンチ２が各々平行に形成される領域ではエッチング開始とともに直ちにエッチングされ始める。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
一方、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域においてトレンチ２が交差して形成される領域は、第２のマスク１１（薄いＳｉＯ２膜）で覆われている。このため、まずこの第２のマスク１１がエッチングされ、除去される（図８（ｂ））。そして、この第２のマスク１１がエッチング除去された後に、トレンチ２が交差して形成される領域の炭化珪素層（ｎ＋型炭化珪素層６）の表面のエッチングが開始される。この結果、トレンチ２が交差して形成される領域は、トレンチ２が各々平行に形成される領域よりも遅れてエッチングが開始されることになり、トレンチ２が浅く形成される（図８（ｃ））。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
本実施の形態におけるエッチング条件の場合では、エッチング選択比が４程度であるため、炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクから露出した領域においてトレンチ２が交差して形成される領域を予め覆う第２のマスク１１（薄いＳｉＯ２膜）の厚さを１００ｎｍに形成した。したがって、この第２のマスク１１（ＳｉＯ２膜）が消失して、トレンチ２が交差して形成される領域のエッチングが開始するまでの間に、該領域以外のトレンチ２は４００ｎｍの深さにまで深さが達している。そして、トレンチ２を２μｍの深さまでエッチングした際に、トレンチ２の交差部分の深さは１．６μｍとなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
上述したように、本実施の形態においては、トレンチ２が形成される炭化珪素層（ｎ＋型炭化珪素層６）の表面における第１のマスクが形成されていない領域（第１のマスクから露出した領域）において、トレンチ２が交差して形成される領域のみが薄いＳｉＯ２膜（第２のマスク１１）で覆われた状態でドライエッチングが実施される。これにより、トレンチ２が交差して形成される領域では、トレンチ２が各々平行に形成される領域よりもエッチングが開始されるタイミングが遅くなるため、トレンチ２が各々平行に形成される領域よりもトレンチ２が浅く形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
本実施の形態においては、トレンチ２の交差部分を覆うＳｉＯ２膜（第２のマスク１１）は、エッチング条件におけるＳｉＣとＳｉＯ２とのエッチング選択比に合わせて所望のトレンチ２の深さの差が生じるように適切な膜厚で成膜されればよい。したがって、実施の形態１および実施の形態２で説明したトレンチゲート型炭化珪素ＭＯＳＦＥＴの構造を形成する上で自由度が高い。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
また、本実施の形態では、炭化珪素層の表面における第１のマスクが形成されていない領域においてトレンチ２が交差して形成される領域を覆う第２のマスク１１の材料としてＳｉＯ２を使用したが、第２のマスク１１の材料は特にＳｉＯ２である必要は無く、ポリシリコン、窒化珪素（Ｓｉ３Ｎ４）などＳｉＣのエッチング中に消失する材料であれば同様の効果が得られる。ただし、ＳｉＣのエッチング条件に耐性の高い材料の方が第２のマスク１１に必要な膜厚が薄くなるため、トレンチ幅の精度を損なうことがなく好ましい。
【手続補正１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、
前記トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、
前記トレンチの内部に形成された前記ゲート電極は、前記トレンチの内部において格子状に接続され、
前記炭化珪素基板において、前記ゲート電極の形成された領域と異なる領域に分散して設けられ、前記ゲート電極へ信号を入力するための複数の電気的コンタクト領域を有し、
前記トレンチの深さが、
前記トレンチが相互に平行に形成された部分よりも
前記トレンチが交差して形成された部分の方が浅いことを特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチが交差して形成された部分の深さが、前記トレンチが相互に平行に形成された部分の深さの４０％以上８０％以下の範囲であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチが交差して形成された部分の前記トレンチの幅で前記トレンチの深さを除した値であるアスペクト比が、０．１以上１以下の範囲であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記トレンチが交差して形成された部分の前記トレンチの幅が、前記トレンチが相互に平行に形成された部分の前記トレンチの幅よりも広いことを特徴とする請求項１から３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチが交差して形成された部分の前記トレンチの幅が、交差した前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成された部分の幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素基板が、ｎ型半導体層の上層にｐ型半導体層が形成された構造を有し、
前記トレンチが交差して形成された部分の前記トレンチの底面が前記ｐ型半導体層であることを特徴とする請求項１から５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素基板上にｎ型半導体層をエピタキシャル成長させる工程と、
前記ｎ型半導体層にｐ型半導体層をイオン注入法により形成する工程と、
前記ｐ型半導体層の上層にｎ＋型半導体層と前記ｎ＋型半導体層中に島状に分布するｐ＋型半導体層とをイオン注入法により形成する工程と、
少なくとも前記ｎ＋型半導体層を貫通して設けられた格子状のトレンチを、前記トレンチが相互に平行に形成された部分より、前記トレンチが交差して形成された部分を浅くドライエッチングにより形成する工程と、
前記トレンチ内にゲート絶縁膜を形成し、さらにＣＶＤ法によりゲート電極材料を埋め込む工程と、
垂直方向のエッチングが優先的に生じる異方性エッチングによりゲート電極を形成する工程と、
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記トレンチを形成する工程が、前記トレンチが交差して形成された部分では前記ｐ型半導体層を貫かない深さとすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記格子状のトレンチを形成する工程では、
前記ｎ＋型半導体層上と前記ｐ＋型半導体層上に、前記トレンチのパターンに対応した開口を前記ｎ＋型半導体層上に有する第１のマスクを形成する工程と、
前記開口から露出した前記ｎ＋型半導体層における前記トレンチ同士が交差して形成される領域に、前記ドライエッチングにおけるエッチング速度が前記ｎ＋型半導体層よりも遅い第２のマスクを形成する工程と、
前記第１のマスクと前記第２のマスクとを用いたドライエッチングにより、前記トレンチが相互に平行に形成された部分より前記トレンチが交差して形成された部分を浅く前記トレンチを形成する工程と、
を含むことを特徴とする請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記トレンチを形成する工程では、前記トレンチが交差して形成される部分の前記トレンチの幅を、前記トレンチが相互に平行に形成される部分の前記トレンチの幅よりも広くすることを特徴とする請求項７から９のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記トレンチが交差して形成される部分の前記トレンチの幅を、交差する前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成される部分の前記トレンチの幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下とすることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【手続補正書】
【提出日】平成27年8月5日(2015.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、
前記トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、
前記トレンチの内部に形成された前記ゲート電極は、前記トレンチの内部において格子状に接続され、
前記炭化珪素基板において、前記ゲート電極の形成された領域と異なる領域に分散して設けられ、前記ゲート電極へ信号を入力するための複数の電気的コンタクト領域を有し、
前記トレンチの深さが、
前記トレンチが相互に平行に形成された部分よりも
前記トレンチが交差して形成された部分の方が浅く、
前記トレンチが相互に平行に形成された部分の前記トレンチの底と前記トレンチが交差して形成された部分の前記トレンチの底とが傾斜面により連続してつながっていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチが交差して形成された部分の深さが、前記トレンチが相互に平行に形成された部分の深さの４０％以上８０％以下の範囲であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチが交差して形成された部分の前記トレンチの幅で前記トレンチの深さを除した値であるアスペクト比が、０．１以上１以下の範囲であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記トレンチが交差して形成された部分の前記トレンチの幅が、前記トレンチが相互に平行に形成された部分の前記トレンチの幅よりも広いことを特徴とする請求項１から３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチが交差して形成された部分の前記トレンチの幅が、交差した前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成された部分の幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素基板が、ｎ型半導体層の上層にｐ型半導体層が形成された構造を有し、
前記トレンチが交差して形成された部分の前記トレンチの底面が前記ｐ型半導体層であることを特徴とする請求項１から５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素基板上にｎ型半導体層をエピタキシャル成長させる工程と、
前記ｎ型半導体層にｐ型半導体層をイオン注入法により形成する工程と、
前記ｐ型半導体層の上層にｎ＋型半導体層と前記ｎ＋型半導体層中に島状に分布するｐ＋型半導体層とをイオン注入法により形成する工程と、
少なくとも前記ｎ＋型半導体層を貫通して設けられた格子状のトレンチを、前記トレンチが相互に平行に形成された部分より、前記トレンチが交差して形成された部分を浅くドライエッチングにより形成する工程と、
前記トレンチ内にゲート絶縁膜を形成し、さらにＣＶＤ法によりゲート電極材料を埋め込む工程と、
垂直方向のエッチングが優先的に生じる異方性エッチングによりゲート電極を形成する工程と、
を有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記トレンチを形成する工程が、前記トレンチが交差して形成された部分では前記ｐ型半導体層を貫かない深さとすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記格子状のトレンチを形成する工程では、
前記ｎ＋型半導体層上と前記ｐ＋型半導体層上に、前記トレンチのパターンに対応した開口を前記ｎ＋型半導体層上に有する第１のマスクを形成する工程と、
前記開口から露出した前記ｎ＋型半導体層における前記トレンチ同士が交差して形成される領域に、前記ドライエッチングにおけるエッチング速度が前記ｎ＋型半導体層よりも遅い第２のマスクを形成する工程と、
前記第１のマスクと前記第２のマスクとを用いたドライエッチングにより、前記トレンチが相互に平行に形成された部分より前記トレンチが交差して形成された部分を浅く前記トレンチを形成する工程と、
を含むことを特徴とする請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記トレンチを形成する工程では、前記トレンチが交差して形成される部分の前記トレンチの幅を、前記トレンチが相互に平行に形成される部分の前記トレンチの幅よりも広くすることを特徴とする請求項７から９のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記トレンチが交差して形成される部分の前記トレンチの幅を、交差する前記トレンチの延伸方向のいずれの方向に対しても、前記トレンチが相互に平行に形成される部分の前記トレンチの幅に前記トレンチの繰り返しピッチの２０％を加えた範囲以下とすることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の炭化珪素半導体装置は、半導体層を形成した炭化珪素基板の表面に格子状に形成されたトレンチと、前記トレンチの内部に絶縁膜を介して形成されたゲート電極と、を有する炭化珪素半導体装置であって、前記トレンチの内部に形成された前記ゲート電極は、前記トレンチの内部において格子状に接続され、前記炭化珪素基板において、前記ゲート電極の形成された領域と異なる領域に分散して設けられ、前記ゲート電極へ信号を入力するための複数の電気的コンタクト領域を有し、前記トレンチの深さが、前記トレンチが相互に平行に形成された部分よりも前記トレンチが交差して形成された部分の方が浅く、前記トレンチが相互に平行に形成された部分と前記トレンチが交差して形成された部分との底が傾斜面により連続してつながっていることを特徴とするものである。
【国際調査報告】
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