【手続補正書】
【提出日】平成27年2月18日(2015.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本実施の形態では、画素２０の回路構成において、例えば第１ゲート電極２２０Ａが読み出し制御線Ｌread１に接続され、第２ゲート電極２２０Ｂが読み出し制御線Ｌread２に接続されている。このような構成において、第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂは別々に電圧制御される。具体的には、第１ゲート電極２２０Ａへ印加される電圧は、例えばシステム制御部１６および行走査部１３により制御され、第２ゲート電極２２０Ｂへ印加される電圧は、例えばバイアス電圧制御部１８により制御される。これにより、第１ゲート電極２２０Ａには、行走査信号に相当するパルス電圧Ｖg（第１の電圧）が印加され、第２ゲート電極２２０Ｂには、バイアス電圧Ｖtg（第２の電圧）が印加される。尚、ここでは、パルス電圧が印加される第１ゲート電極２２０Ａを下側（半導体層２２６よりも下方）に配置し、バイアス電圧が印加される第２ゲート電極２２０Ｂを上側（半導体層２２６よりも上方）に配置しているが、上下逆の構造であってもよい。トランジスタ２２のソース（ソース・ドレイン電極２２８）は、例えば信号線Ｌsigに接続されており、ドレイン（ソース・ドレイン電極２２８）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図６Ａは、バイアス電圧制御部１８の機能構成を、読み出し制御線Ｌread２と共に表したものである。尚、図６Ａでは、画素部１１に画素行毎に接続される読み出し制御線Ｌread２のうち、上から３行分の読み出し制御線Ｌread２(1)〜Ｌread２(３)を例示している。バイアス電圧制御部１８は、例えばＦＰＧＡ（field-programmable gate array）制御部１８０と、Ｄ／Ａコンバータ１８１と、ＬＤＯ（Low Drop Out）レギュレータ１８２とを備える。バイアス電圧制御部１８では、ＦＰＧＡ制御部１８０において、バイアス電圧Ｖtgの電圧値および切り替えタイミング等が設定される。例えば、図６Ｂに示したように、バイアス電圧Ｖtgの電圧値ｐ１，ｐ２，ｐ３，ｐ４と、各電圧値の切り替えタイミングｔ１，ｔ２，ｔ３が設定される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図９に、低温多結晶シリコンを用いたトランジスタ２２へＸ線を照射した場合の、ゲート電圧（Ｖg）に対するドレイン電流（Ｉd）の関係（電流電圧特性）について示す。このように、放射線を照射した場合、その照射量が、０Ｇｙ，５４Ｇｙ，７９Ｇｙ，１０４Ｇｙ，１２９Ｇｙ，１５４Ｇｙ，２５４Ｇｙ，３５４Ｇｙと増大するに従って、閾値電圧Ｖthが負側にシフトすることがわかる。また、照射量が増すに従って、Ｓ（サブスレッショルドスウィング）値も悪化している。加えて、この閾値電圧Ｖthのシフト量の増加は、オフ電流およびオン電流の変化を引き起こす。例えば、オフ電流が増して電流リークが生じたり、オン電流が減少して読み出し不能になる等、トランジスタの信頼性を維持することが困難となる。このように、特に低温多結晶ポリシリコンを用いた放射線撮像装置では、被曝によってトランジスタ２２の閾値電圧Ｖthが負側へシフトし、これが信頼性低下の要因となっている。そこで、本実施の形態では、以下のような閾値電圧Ｖthのシフト量を考慮した補正（キャリブレーション）がなされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
以上のように本実施の形態では、各画素２０からの信号電荷の読み出しの際、トランジスタ２２の第１ゲート電極２２０Ａにパルス電圧Ｖgを、第２ゲート電極２２０Ｂにバイアス電圧Ｖtgがそれぞれ印加され、トランジスタのオン・オフ制御がなされる。このとき、所定のタイミングにおいて、バイアス電圧制御部１８が、バイアス電圧Ｖtgを、トランジスタ２２の閾値電圧Ｖthのシフト量に応じて補正する。これにより、トランジスタの閾値電圧のシフトによる影響を緩和して高信頼性を実現することが可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
図１５は、本変形例のバイアス電圧制御部１８Ａの機能構成をシステム制御部１６と共に表したものである。このように、本変形例では、バイアス電圧制御部１８Ａが、読み出し制御線Ｌread２にいわゆる共通接点ｃを有するスイッチ（スイッチＳＷ１２）が設けられている。このスイッチＳＷ１２は、共通接点ｃと、２つの接点ａ，ｂを有する切り替えスイッチであり、これにより、バイアス電圧制御部１８Ａから２値の電圧値を択一的に出力できるようになっている。例えば、バイアス電圧制御部１８Ａは、バイアス電圧Ｖtgの電圧値を生成する回路部１８ａ１と、読み出し／リセット期間中に印加する電圧値を生成する回路部１８ａ２とを有しており、これらの回路部１８ａ１，１８ａ２はＦＰＧＡ制御部１８０によって制御される。回路部１８ａ１はスイッチＳＷ１２の接点ａに、回路部１８ａ２はスイッチＳＷ１２の接点ｂに、それぞれ接続されている。尚、スイッチＳＷ１２の切り替えは、図示しない制御信号によってなされ、例えば、通常時（スイッチＳＷ１２のオフ時）は接点ａにつながり、動作時（スイッチＳＷ１２のオン時）には接点ｂにつながるようになっている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
但し、本変形例では、画素２０Ｂが、２つのトランジスタ２２（トランジスタ２２Ｂ１，２２Ｂ２）を有している。これら２つのトランジスタ２２Ｂ１，２２Ｂ２は、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。または、後述するように半導体層２２６が一体的に連結して形成されている。）。また、各トランジスタ２２Ｂ１，２２Ｂ２における一方のゲートが読み出し制御線Ｌread１に接続され、他方のゲートが読み出し制御線Ｌread２に接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
＜変形例５，６＞
図１９は、変形例５に係る画素（画素２０Ｃ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図２０は、変形例６に係る画素（画素２０Ｄ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例５，６に係る画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
また、これらの変形例５，６において列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
＜変形例７，８＞
図２１Ａおよび図２１Ｂはそれぞれ、変形例７，８に係る撮像部１１の概略構成を模式的に表したものである。上記実施の形態の撮像装置１が、放射線撮像装置である場合には、撮像部１１は、これらの変形例７，８のいずれかの構成を有している。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図７Ｂ
【補正方法】変更
【補正の内容】
【図７Ｂ】
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