【事件の表示】
　特願２０１６−１０９９５７「疑似ページモードのメモリアーキテクチャおよび方法」拒絶査定不服審判事件〔平成２８年　９月１５日出願公開、特開２０１６−１６７３３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２３年１０月１１日（パリ条約による優先権主張２０１０年１０月１２日（以下，「優先日」という。），米国）を出願日とする出願である特願２０１１−２２４００１号の一部を，新たな特許出願として平成２８年６月１日に出願されたものであって，
　平成２８年６月１日付けで審査請求がなされ，平成２９年３月３日付けで審査官により拒絶理由が通知され，これに対して平成２９年５月２日付けで意見書が提出されると共に手続補正がなされたが，平成２９年８月１８日付けで審査官により拒絶査定がなされ，これに対して平成２９年１２月２６日付けで審判請求がなされると共に手続補正がなされ，平成３０年１１月６日付けで補正の却下の決定がされると共に当審より拒絶理由通知（以下，「当審拒絶理由通知」という。）がされ，平成３１年１月１６日に意見書が提出されると共に手続補正（以下，「本件補正」という。）がされたものである。
　
第２　本願発明
　本件補正によって補正された特許請求の範囲の請求項１（以下「本願発明」という。）は，以下のとおりである。
「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって，前記複数の列のそれぞれは，複数のローカル列選択回路と複数のメモリタイルアレイとを備え，前記ローカル列選択回路のそれぞれが，双安定再生回路と，列選択信号に接続された絶縁トランジスタとを備え，前記絶縁トランジスタは，各双安定再生回路を，前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する，不揮発性メモリ内にデータを書き込むための方法であって，
　開始列アドレスをもつ複数のデータを受信するステップと，
　前記開始列アドレスに基づいて複数の列アドレスを生成し，前記複数の列アドレスに対応する複数の列のうちの各列における前記双安定再生回路の中に，前記複数のデータのうちのそれぞれをラッチするステップと，
　前記ラッチされた複数のデータのそれぞれを，前記各列におけるメモリセルの中に，前記列選択信号によって選択された前記絶縁トランジスタを介して同時に書き込むステップと
を含む，方法。」
第３　拒絶の理由
　平成３０年１１月６日に当審が通知した拒絶理由のうちの理由２は，次のとおりのものである。
　本願発明は，本願の出願前に日本国内又は外国において，頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献１に記載された発明及び引用文献２に記載された周知技術に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　
引用文献１：特開２００６−３０２４６５号公報
引用文献２：特表２００７−５０２５１３号公報
　
　
第４　引用文献の記載及び引用発明
１　引用文献１の記載
　当審拒絶理由通知に引用された，本願の優先日前に既に公知である，引用文献１（特開２００６−３０２４６５号公報）には，以下の事項が記載されている（下線は，当審で付した。以下同じ。）。
　
（１）「【００１３】
　したがって，本発明の目的は，書き込み時間を出来るだけ外部から見えなくする方法，すなわち，書き込みサイクル時間を短くし，相変化メモリを用いてＤＲＡＭ互換とするための書き込み方法およびこの方法を実行する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
　前記目的を達成するために本発明の一つのアスペクトに係る
半導体記憶装置の書き込み方法
この方法は，選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出してセンスアンプに保持するステップと，メモリセルに対して第１の状態に書き込みを行うステップと，必要なメモリセルにのみ第２の状態に書き込みを行うステップと，を含む
【００１５】
　第１の展開形態の書込み方法において，第１の状態に書き込みを行うステップは，一括もしくは数回に分けて連続で行うようにしてもよい。
【００１６】
　第２の展開形態の書込み方法において，第２の状態に書き込みを行うステップは，選択されたワード線のプリチャージの時に行うようにしてもよい。
【００１７】
　第３の展開形態の書込み方法において，活性化されたワード線に接続されているメモリセルへ一括書き込みを行う，もしくは書込みデータが転送されたセンスアンプに接続されているメモリセルへの書き込みを行うようにしてもよい。
【００１８】
　本発明の一つのアスペクトに係る
半導体記憶装置は
メモリセル
センスアンプ
書き込み制御部と，を備える
　
（２）「【００２９】
　図１は，本発明の実施例に係る半導体記憶装置の
センスアンプとメモリセル部分の構成を示す回路
センスアンプＳＡは，ＮＭＯＳトランジスタＭＮ１〜ＭＮ９，ＰＭＯＳトランジスタＭＰ１〜ＭＰ４を備える
【００３０】
　
ＮＭＯＳトランジスタＭＮ２の一端は，センスアンプＳＡ内のビット線ＳＡ＿Ｂに接続され，他端には電源ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮ３の一端は，センスアンプＳＡ内のビット線ＳＡ＿Ｔに接続され，他端には電源ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮ４の一端は，ビット線ＳＡ＿Ｂに接続され，他端はビット線ＳＡ＿Ｔに接続される。また，ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４のゲートは，信号線ＰＣ＿ＳＡに接続され，信号線ＰＣ＿ＳＡにハイレベルとなるプリチャージ信号が与えられると，ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４はオンとなり，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔは，ＶＳＳにプリチャージされる
【００３１】
　
ＰＭＯＳトランジスタＭＰ１の一端は，ビット線ＳＡ＿Ｂに接続され，他端は信号線ＶＲＥＦに接続され，ゲート端は信号線ＢＬＥＱ０に接続される。また，ＰＭＯＳトランジスタＭＰ２の一端は，ビット線ＳＡ＿Ｔに接続され，他端は信号線ＶＲＥＦに接続され，ゲート端は信号線ＢＬＥＱ１に接続される。信号線ＢＬＥＱ０，ＢＬＥＱ１にハイレベルが与えられると，ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオンとなって，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔは，ＶＲＥＦにプリチャージされる
【００３２】
　ＮＭＯＳトランジスタＭＮ５，ＭＮ６は，互いにたすきがけに接続され，ラッチ回路を構成し，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔ間の電位差を増幅して信号線ＮＣＳに出力する。また，ＰＭＯＳトランジスタＭＰ３，ＭＰ４も，互いにたすきがけに接続され，ラッチ回路を構成し，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔ間の電位差を増幅して信号線ＰＣＳに出力する。
【００３３】
　ＮＭＯＳトランジスタＭＮ７の一端は，ビット線ＳＡ＿Ｂに接続され，他端はＩ／Ｏとなる信号線ＬＩＯに接続され，ゲート端には信号線ＹＳが接続される。ＮＭＯＳトランジスタＭＮ８の一端は，ビット線ＳＡ＿Ｔに接続され，他端はＩ／Ｏとなる信号線ＲＩＯに接続され，ゲート端には信号線ＹＳが接続される。信号線ＹＳがハイレベルになると，ビット線ＳＡ＿Ｂと信号線ＬＩＯとが導通し，ビット線ＳＡ＿Ｔと信号線ＲＩＯとが導通する。
【００３４】
　
ＮＭＯＳトランジスタＭＮ１（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｂに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｂに接続され，ゲート端には信号線ＴＧ＿Ｌが接続され，信号線ＴＧ＿Ｌにハイレベルが与えられると，ビット線ＳＡ＿Ｂとビット線ＢＬ＿Ｂとが短絡される
【００３５】
　
ＮＭＯＳトランジスタＭＮ９（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｔに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｔに接続され，ゲート端には信号線ＴＧ＿Ｒが接続され，信号線ＴＧ＿Ｒにハイレベルが与えられると，ビット線ＳＡ＿Ｔとビット線ＢＬ＿Ｔとが短絡される
【００３６】
　また，
セルＭＬ０，ＭＣ０〜ＭＣ２は，一端が接地され，他端がそれぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４を介してビット線ＢＬ＿Ｂに接続される。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４のゲート端には，それぞれワード線ＤＭＹＬ，ＷＬ０Ｌ，ＷＬ１Ｌ，ＷＬ２Ｌが接続され，ワード線がハイレベルになると，それぞれのセルがビット線ＢＬ＿Ｂに接続される
【００３７】
　
さらに，ＮＭＯＳトランジスタＭＮ１０の一端は，ビット線ＢＬ＿Ｂに接続され，他端はＶＳＳが与えられ，ゲート端は信号線ＳＥＴ＿Ｌに接続され，信号線ＳＥＴ＿Ｌがハイレベルになると，ビット線ＢＬ＿ＢにはＶＳＳが供給される。ＮＭＯＳトランジスタＭＮ１０は，相変化素子に対してセット書き込みの働きをする
【００３８】
　また，セルＭＲ０，ＭＤ０〜ＭＤ２は，一端が接地され，他端がそれぞれＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介してビット線ＢＬ＿Ｔに接続される。ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４のゲート端には，それぞれワード線ＤＭＹＲ，ＷＬ０Ｒ，ＷＬ１Ｒ，ＷＬ２Ｒが接続され，ワード線がハイレベルになると，それぞれのセルがビット線ＢＬ＿Ｔに接続される。
【００３９】
　さらに，ＮＭＯＳトランジスタＭＮ２０の一端は，ビット線ＢＬ＿Ｔに接続され，他端はＶＳＳが与えられ，ゲート端は信号線ＳＥＴ＿Ｒに接続され，信号線ＳＥＴ＿Ｒがハイレベルになると，ビット線ＢＬ＿ＴにはＶＳＳが供給される。ＮＭＯＳトランジスタＭＮ２０は，相変化素子に対してセット書き込みの働きをする。」
　
（３）「【００４０】
　次に，図１に示す
回路の動作
【００４１】
　まず，
ビット線をＶＳＳにプリチャージしておく。マットが選択されたらプリチャージ用の信号線ＰＣ＿ＳＡを立ち下げる。と同時に，信号線ＢＬＥＱ０，ＢＬＥＱ１を制御して（ハイレベルを与えて）ビット線をＶＲＥＦにプリチャージする
【００４２】
　今，
例えばワード線ＷＬ０Ｌが選択された
これと同時にセンスアンプを挟んで逆側のマットのＤＭＹＲも同時に立ち上げる
【００４３】
　
ワード線ＷＬ０ＬにつながっているセルＭＣ０が低抵抗であった場合，ダミーセルＭＲ０よりも流れる電流量が大きいため，ビット線ＳＡ＿Ｂは，ビット線ＳＡ＿Ｔよりも低い電位になる
選ばれたセルの抵抗値をダミーセルの抵抗値と比較して，比較結果をセンスアンプＳＡでラッチする
センスアンプでセルデータをラッチ直前にＮＭＯＳトランジスタＭＮ１をオフし，メモリセル部とセンスアンプ部とを切り離す
【００４４】
　
その後，選択側のセット書き込み用のＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態にする
その後，ライトを行う場合は，Ｉ／Ｏ線である信号線ＬＩＯ，ＲＩＯからセンスアンプ内に書き込みが行われ，プリチャージコマンドがくるまで，センスアンプ内にのみ書き込みを行い，メモリセルには書き込みを行わない
【００４５】
　
プリチャージコマンドが入力され，ワード線ＷＬ０Ｌをプリチャージする前に，再びＮＭＯＳトランジスタＭＮ１をオンさせて，リセット書き込みを行う。もし，センスアンプに書かれているのがセットデータの場合は，ビット線ＳＡ＿ＢはＶＳＳレベルとなっているので，相変化素子のソース電位とビット線の電位とが同じになるため書き込みは行われず，選択的にリセット書き込みのみが実行される
（４）「【００４８】
　半導体記憶装置は，以上のように書込み動作を行い，
ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する
【００４９】
　相変化メモリの書き込みは，素子に電流を流すことによりジュール熱を発生させて，結晶化／アモルファス化を制御することによって行っている。このため，リード時に流れる電流によっても相変化素子部分に熱が発生して，状態が変化することが懸念される。特にリセット状態（アモルファス）のセルに対して，リードを繰り返すと，徐々に結晶化が進み，抵抗値が下がったり，さらに低抵抗状態の抵抗値が下がりすぎたために，過大な電流を加えないと高抵抗状態に出来なくなることが考えられる。
【００５０】
　これを避けるためには，リテンション（保持特性）に強い材料組成に変更したり，リードで流す電流量を少なくする方法が取られることになる。しかしながら，熱リテンションに強い材料を使用するということは，融点の高い材料を使用することになり，書き換え電流／時間の増加となる。また，リード電流を制限することは，リード時間の増大につながってしまい，ＲＡＭ用途には適していない。
【００５１】
　しかし，本実施例における書き込み方法を採ることによって，リード／ライトに拘わらず，ワード線が活性化されるごとに書き換えが行われる。したがって，図４に示すように抵抗値は，毎回初期状態の値に戻ることになり，抵抗値が下がる問題が解決される。これによって抵抗値の劣化が無く読み出しが可能になる。また，リード時にも再書き込みを行うため，データを破壊読出しで読み出してもよいことになり，読み出し時の電流を増やすことが出来，高速な読み出しが可能になる。」
　
２　引用発明
　
　以上，上記１の記載から，引用文献１には，以下の発明が記載されている（以下「引用発明」という。）。
　
「メモリセルと，センスアンプと，書き込み制御部を備える半導体記憶装置の書き込み方法であって，
　選択されたワード線に接続される上記メモリセルの抵抗値に応じた信号を読み出して上記センスアンプに保持するステップと，
　上記メモリセルに対して第１の状態に書き込みを行うステップと，
　必要なメモリセルにのみ第２の状態に書き込みを行うステップと，
　を含み，
　上記センスアンプは，ＮＭＯＳトランジスタＭＮ１〜ＭＮ９，ＰＭＯＳトランジスタＭＰ１〜ＭＰ４を備え，
　　ＮＭＯＳトランジスタＭＮ２の一端は，センスアンプ内のビット線ＳＡ＿Ｂに接続され，他端には電源ＶＳＳが与えられ，ＮＭＯＳトランジスタＭＮ３の一端は，センスアンプＳＡ内のビット線ＳＡ＿Ｔに接続され，他端には電源ＶＳＳが与えられ，ＮＭＯＳトランジスタＭＮ４の一端は，ビット線ＳＡ＿Ｂに接続され，他端はビット線ＳＡ＿Ｔに接続され，また，上記ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４のゲートは，信号線ＰＣ＿ＳＡに接続され，信号線ＰＣ＿ＳＡにハイレベルとなるプリチャージ信号が与えられると，上記ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４はオンとなり，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔは，ＶＳＳにプリチャージされ，
　　ＰＭＯＳトランジスタＭＰ１の一端は，ビット線ＳＡ＿Ｂに接続され，他端は信号線ＶＲＥＦに接続され，ゲート端は信号線ＢＬＥＱ０に接続され，また，ＰＭＯＳトランジスタＭＰ２の一端は，ビット線ＳＡ＿Ｔに接続され，他端は信号線ＶＲＥＦに接続され，ゲート端は信号線ＢＬＥＱ１に接続され，信号線ＢＬＥＱ０，ＢＬＥＱ１にハイレベルが与えられると，上記ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオンとなって，ビット線ＳＡ＿Ｂ，ＳＡ＿Ｔは，ＶＲＥＦにプリチャージされ，
　　ＮＭＯＳトランジスタＭＮ１（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｂに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｂに接続され，ゲート端には信号線ＴＧ＿Ｌが接続され，信号線ＴＧ＿Ｌにハイレベルが与えられると，ビット線ＳＡ＿Ｂとビット線ＢＬ＿Ｂとが短絡され，
　　ＮＭＯＳトランジスタＭＮ９（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｔに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｔに接続され，ゲート端には信号線ＴＧ＿Ｒが接続され，信号線ＴＧ＿Ｒにハイレベルが与えられると，ビット線ＳＡ＿Ｔとビット線ＢＬ＿Ｔとが短絡される，ものであり，
　上記メモリセルは，ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１４，ＭＮ２０〜ＭＮ２４，相変化素子を含むセルＭＬ０，ＭＣ０〜ＭＣ２，ＭＲ０，ＭＤ０〜ＭＤ２を備え，
　　上記セルＭＬ０，ＭＣ０〜ＭＣ２は，一端が接地され，他端がそれぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４を介してビット線ＢＬ＿Ｂに接続され，上記ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４のゲート端には，それぞれワード線ＤＭＹＬ，ＷＬ０Ｌ，ＷＬ１Ｌ，ＷＬ２Ｌが接続され，ワード線がハイレベルになると，それぞれのセルがビット線ＢＬ＿Ｂに接続され，さらに，ＮＭＯＳトランジスタＭＮ１０の一端は，ビット線ＢＬ＿Ｂに接続され，他端はＶＳＳが与えられ，ゲート端は信号線ＳＥＴ＿Ｌに接続され，信号線ＳＥＴ＿Ｌがハイレベルになると，ビット線ＢＬ＿ＢにはＶＳＳが供給され，上記ＮＭＯＳトランジスタＭＮ１０は，相変化素子に対してセット書き込みの働きをする，ものであり，
　上記センスアンプと上記メモリセルからなる回路の動作として，
　　ビット線をＶＳＳにプリチャージし，マットが選択されたらプリチャージ用の信号線ＰＣ＿ＳＡを立ち下げ，同時に，信号線ＢＬＥＱ０，ＢＬＥＱ１を制御して（ハイレベルを与えて）ビット線をＶＲＥＦにプリチャージし，
　　例えば，ワード線ＷＬ０Ｌが選択された場合に，同時に上記センスアンプを挟んで逆側のマットのＤＭＹＲも同時に立ち上げ，ワード線ＷＬ０ＬにつながっているセルＭＣ０が低抵抗であった場合，ダミーセルＭＲ０よりも流れる電流量が大きいため，ビット線ＳＡ＿Ｂは，ビット線ＳＡ＿Ｔよりも低い電位になり，選ばれたセルの抵抗値をダミーセルの抵抗値と比較して，比較結果を上記センスアンプでラッチし，上記センスアンプでセルデータをラッチ直前にＮＭＯＳトランジスタＭＮ１をオフし，メモリセル部とセンスアンプ部とを切り離し，
　　その後，選択側のセット書き込み用のＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態にし，
　　さらにその後，ライトを行う場合は，Ｉ／Ｏ線である信号線ＬＩＯ，ＲＩＯから上記センスアンプ内に書き込みが行われ，プリチャージコマンドがくるまで，上記センスアンプ内にのみ書き込みを行い，上記メモリセルには書き込みを行わず，
　　プリチャージコマンドが入力され，ワード線ＷＬ０Ｌをプリチャージする前に，再びＮＭＯＳトランジスタＭＮ１をオンさせて，リセット書き込みを行い，もし，上記センスアンプに書かれているのがセットデータの場合は，ビット線ＳＡ＿ＢはＶＳＳレベルとなっているので，相変化素子のソース電位とビット線の電位とが同じになるため書き込みは行われず，選択的にリセット書き込みのみが実行される，ことを行い，
　　これにより，ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する，
　書き込み方法。」
３　周知文献１の記載
　本願の優先日前に既に公知である，特開２００５−１１４８５号公報（以下，これを「周知文献１」という。）には，関連する図面と共に，次の事項が記載されている。
（１）「【００１７】
　このシステムでは，システム内に同時に複数のタイプのメモリを存在させることができる。たとえばメモリの第１の密結合部分をバーストＥＤＯメモリとし，第２の疎結合部分をＥＤＯメモリとすることができる。バーストＥＤＯ形式の第１の部分に第１のアクセス・レートでアクセスし，ＥＤＯ形式の第２の部分には第２のアクセス・レートでアクセスするようにメモリ・コントローラをプログラムする。これによって，ユーザは大きなメモリ容量と，少なくともメモリの一部への高速アクセスとを得ることができる。メイン・メモリの第２の部分をさらに複数のメモリ・バンクに分けることができる。第２の部分の第１のバンクは，主として第１の密結合部分に収まらない情報のための追加容量になるＥＤＯメモリとすることができる。第２の部分の第２のバンクは，バーストＥＤＯメモリとすることができ，追加のシステム・メモリ容量を提供するほかに，高解像度情報ディスプレイをサポートするのに十分な帯域幅を持つディスプレイ・フレーム・バッファとしても使用される。
ＳＤＲＡＭ
　
（２）「【００２５】
　バースト・アクセス・メモリ装置では，アドレス入力１６で追加の列アドレスを使用する必要なしに，列アドレス・カウンタからの新しい各列アドレスをデコードして使用し，メモリ・アレイ内の追加のデータにアクセスする。このバースト・データ・シーケンスは，バースト長に等しい所定のデータ・アクセス数が行われるまで各／ＣＡＳ立ち下がりごとに続く。最後のバースト・アドレスが生成された後に受け取った／ＣＡＳ立ち下がりによって，アドレス入力１６から他の列アドレスがラッチされ，新しいバースト・シーケンスが開始される。第１／ＣＡＳ待ち時間後の／ＣＡＳの各立ち下がりで読取りデータがラッチされ，出力される。
【００２６】
　
バースト書込みサイクルの場合
第１の列アドレス
増分された列アドレス位置に記憶する追加の入力データ・ワード（語）は，連続する／ＣＡＳパルス上の／ＣＡＳによってラッチされる
バースト読取りサイクルのように，所定数のバースト・アクセス書込みが，アドレス線１６で追加の列アドレスを提供する必要性なしに行われる
　
４　周知文献２の記載
　本願の優先日前に既に公知である，特開２００２−２７９７９５号公報（以下，これを「周知文献２」という。）には，関連する図面と共に，次の事項が記載されている。
（１）「【００４１】
ＤＤＲ  ＳＤＲＡＭ３００に対する読み出しおよび書き込みアクセスは，バースト志向である
アクセスは選択された位置で開始され，プログラムされた数の位置にプログラムされた順序で続く
列アドレスカウンタ／ラッチ３３４は，バーストの中から選択された数の列位置をカウントし，これらの列位置を列デコーダ３３８に提供する役割をもつ
【００４２】READまたはWRITEコマンドが発せられると，バースト長に等しい長さの列のブロックが効率的に選択される。そのバーストに対するすべてのアクセスはこのブロック内で行われ，これは，境界に達した場合，バーストがブロック内でラップされることを意味する。プログラムされたバースト長は，読み出しバーストおよび書き込みバーストの双方に適用される。
【００４３】所与のバースト内のアクセス方式は，シーケンシャル方式あるいはインタリーブ方式のいずれの方式にもプログラムすることができる。これはバーストタイプと呼ばれ，一実施形態ではビットＡ３を介して選択される。バースト内のアクセス順序は，バースト長，バーストタイプ，および開始列アドレスによって決まる。」
　
５　周知文献３の記載
　本願の優先日前に既に公知である，特表２０１０−５０１０９８号公報（以下，これを「周知文献３」という。）には，関連する図面と共に，次の事項が記載されている。
（１）「【００１９】
　メモリ制御装置２０２は，専用メモリ制御装置チップ，メモリを直接制御するプロセッサ，メモリ装置の制御装置回路，あるいは他の適切な装置を含む１以上のメモリ装置の動作を制御する任意のエンティティである。各メモリ装置はＳＤＲＡＭ，ＤＲＡＭあるいはＲＡＭのような一時的格納装置，あるいはフラッシュメモリ，ＲＯＭメモリ，ＥＰＲＯＭメモリ，ＥＥＰＲＯＭメモリなどのような長期間格納装置のうち任意のタイプである。当該例において，メモリ装置は
ＳＤＲＡＭ
　
（２）「【００２４】
　行がメモリバンクにおいてオープンになると，
開始列アドレスは制御ロジック４０１からトリガを受け取ったとき列アドレスカウンタ４０５から出力される
書き込み動作を完全にするために，列アドレスカウンタ４０５を増加させてメモリバンク行のメモリブロックにアクセスするのに十分な一連の列アドレスを生成するために使用される
第５　対比 
　本願発明と引用発明を対比すると，以下のとおりとなる。
１　引用発明の「書き込み方法」によりデータが書き込まれる「半導体記憶装置」内の「メモリセル」は，本願発明の「データを書き込むための方法」により書き込まれる「メモリセル」に相当し，また，引用発明では，「メモリセルは，ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１４，ＭＮ２０〜ＭＮ２４，相変化素子を含むセルＭＬ０，ＭＣ０〜ＭＣ２，ＭＲ０，ＭＤ０〜ＭＤ２を備え」ることから，上記「メモリセル」は複数あり，かつ，「ワード線に接続されるメモリセル」との関係を有することからして，複数の上記「メモリセル」に対応して上記「ワード線」も複数存在することは当業者に自明であり，よって，引用発明の複数の上記「ワード線」は，本願発明の「複数のワード線」に相当する。
　引用発明の上記複数の「メモリセル」である「セルＭＬ０，ＭＣ０〜ＭＣ２」及び「ＭＲ０，ＭＤ０〜ＭＤ２」からなる「メモリセル」群は，本願発明の「メモリタイルアレイ」に相当するといえ，また，引用発明は，「例えば，ワード線ＷＬ０Ｌが選択された場合に」，「センスアンプでラッチし」，「その後，選択側のセット書き込み用のＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態に」するよう「ワード線」が選択され，「その後，ライトを行う場合」は，「プリチャージコマンドがくるまで，上記センスアンプ内にのみ書き込みを行い，上記メモリセルには書き込みを行わず，プリチャージコマンドが入力され，ワード線ＷＬ０Ｌをプリチャージする前に，再びＮＭＯＳトランジスタＭＮ１をオンさせて，リセット書き込みを行」うように，「ＮＭＯＳトランジスタＭＮ１」の「ゲート端」に「接続され」た「信号線ＴＧ＿Ｌにハイレベルが与え」ることから，引用発明の上記「メモリセル」群には，対応するラッチ機能を有する「センスアンプ」及び「ＮＭＯＳトランジスタＭＮ１」が存在しており，このうち，上記「ＮＭＯＳトランジスタＭＮ１」は，上記のとおり「ＮＭＯＳトランジスタＭＮ１をオンさせ」れば「メモリセル」に書き込みが可能となることから，そのための「信号線ＴＧ＿Ｌ」に与えられる信号はメモリセルの選択信号であるといえ，さらに，「ＮＭＯＳトランジスタＭＮ１をオフし，メモリセル部とセンスアンプ部とを切り離」すという関係にあることから，上記「ＮＭＯＳトランジスタＭＮ１」に対し「信号線ＴＧ＿Ｌ」にオンする信号が「与え」られるまでは，上記「センスアンプ」と上記「セルＭＬ０，ＭＣ０〜ＭＣ２」とは電気的に分離されているといえ，そうすると，引用発明のメモリセルの選択信号が入力される上記「ＮＭＯＳトランジスタＭＮ１」，選択信号が入力される当該「ＮＭＯＳトランジスタＭＮ１」を備える「センスアンプ」は，それぞれ本願発明の「絶縁トランジスタ」，「ローカル列選択回路」に相当し，そして，引用発明のラッチ機能を有する上記「センスアンプ」は，本願発明のラッチを行う「双安定再生回路」に相当する構成を有しているといえる。
２　本願発明の「列」に対応する構成について検討する。
　上記１で検討した引用発明の上記「メモリセル」群は，「一端が接地され，他端がそれぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４を介してビット線ＢＬ＿Ｂに接続され」または「一端が接地され，他端がそれぞれＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介してビット線ＢＬ＿Ｔに接続され」ていることから，「ビット線」の列に沿って接続配置されており，また，引用発明の上記「メモリセル」群に対応した「センスアンプ」及び「ＮＭＯＳトランジスタＭＮ１」も，「ＮＭＯＳトランジスタＭＮ１（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｂに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｂに接続され」るとともに，「ＮＭＯＳトランジスタＭＮ９（シェアードＭＯＳとも呼ばれる）の一端は，ビット線ＳＡ＿Ｔに接続され，他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｔに接続され」ていることから，「ビット線」の列に沿って接続配置されているといえ，引用発明の当該「メモリセル」群及びそれに対応する「センスアンプ」は一つの列を構成するものであるといえる。
　そして，引用発明の「半導体記憶装置」が，行及び列の両方向にメモリセルを複数配置した構成を有することは当業者に自明であるから，引用発明において上記列を構成する上記「メモリセル」群が行方向にも複数存在し，また，複数ある各「メモリセル」群が，それぞれ対応する「センスアンプ」，「ＮＭＯＳトランジスタＭＮ１」を当然に備えるといえ，そうすると，引用発明の「ビット線」に沿った接続配置にある「メモリセル」群と当該「メモリセル」群に対応する「センスアンプ」が構成する複数の列は，本願発明の「それぞれは，複数のローカル列選択回路と複数のメモリタイルアレイとを備え」る「複数の列」に相当するといえ，また，引用発明の上記「ＮＭＯＳトランジスタＭＮ１をオン」にするために「信号線ＴＧ＿Ｌ」に与えられる選択信号も，データを書き込む「メモリセル」を含む「メモリセル」群の列を複数の列から選択するものであることから列選択信号といい得るので，引用発明の「メモリセル」群の列を選択する選択信号が入力される上記「ＮＭＯＳトランジスタＭＮ１」は，本願発明の「列選択信号に接続された絶縁トランジスタ」に相当するといえる。
　さらに，引用発明の「半導体記憶装置」は，「ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する」ためのものであるとともに，上記１で検討した複数の上記「ワード線」を備え，また，上述のとおり上記複数の列をそれぞれ構成する複数の「メモリセル」群を備えることから，本願発明の「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリ」に相当する。
　
３　上記１及び２を踏まえると，引用発明である「メモリセル」を「備える半導体記憶装置の書き込み方法」であって「ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する，書き込み方法」は，本願発明である「不揮発性メモリ内にデータを書き込むための方法」に相当し，
　また，引用発明の「メモリセル」群及びそれに対応する「センスアンプ」が一つの列を構成し，それが複数存在することは，本願発明の「前記複数の列のそれぞれは，複数のローカル列選択回路と複数のメモリタイルアレイとを備え」ることに相当し，
　また，引用発明の複数の列のうちの各列を構成する「センスアンプ」が「ＮＭＯＳトランジスタＭＮ１」を備え，当該「ＮＭＯＳトランジスタＭＮ１」に「メモリセル」群の列を選択する選択信号が入力されることは，本願発明の「前記ローカル列選択回路のそれぞれが，双安定再生回路と，列選択信号に接続された絶縁トランジスタとを備え」ることに相当し，
　また，引用発明の「ＮＭＯＳトランジスタＭＮ１」が「信号線ＴＧ＿Ｌ」にオンする信号が「与え」られるまでは，「センスアンプ」と「セルＭＬ０，ＭＣ０〜ＭＣ２」を含む「メモリセル」群とは電気的に分離されていることは，本願発明の「前記絶縁トランジスタは，各双安定再生回路を，前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する」ことに相当する。
　以上を総合すると，引用発明である「メモリセル」を「備える半導体記憶装置の書き込み方法」であって「ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する，書き込み方法」で，「メモリセル」群及びそれに対応する「センスアンプ」が一つの列を構成し，それが複数存在し，複数の列のうちの各列を構成する「センスアンプ」が「ＮＭＯＳトランジスタＭＮ１」を備え，当該「ＮＭＯＳトランジスタＭＮ１」に「メモリセル」群の列を選択する選択信号が入力され，「ＮＭＯＳトランジスタＭＮ１」が「信号線ＴＧ＿Ｌ」にオンする信号が「与え」られるまでは，「センスアンプ」と「セルＭＬ０，ＭＣ０〜ＭＣ２」を含む「メモリセル」群とは電気的に分離されていることは，本願発明である「複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって，前記複数の列のそれぞれは，複数のローカル列選択回路と複数のメモリタイルアレイとを備え，前記ローカル列選択回路のそれぞれが，双安定再生回路と，列選択信号に接続された絶縁トランジスタとを備え，前記絶縁トランジスタは，各双安定再生回路を，前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する，不揮発性メモリ内にデータを書き込むための方法」に相当する。
　
４　上記１及び２のとおり，引用発明の複数の「メモリセル」群は，本願発明の「複数のメモリタイルアレイ」に相当するところ，引用発明の複数ある各「メモリセル」群には，同じ列を構成する上記「センスアンプ」からそれぞれ独立してデータの書き込みを行うものであることから，引用発明の「半導体記憶装置」は，複数ある各「メモリセル」群のために，書き込みデータを複数受信しうることとなり，よって，引用発明の複数ある各「メモリセル」群のための複数の上記書き込みデータは，本願発明の「複数のデータ」に相当する。
　そうすると，本願発明における「開始列アドレスをもつ複数のデータを受信するステップ」と，引用発明における複数ある各「メモリセル」群のための複数の書き込みデータを受信することとは，“複数のデータを受信するステップ”である点で共通する。
５　上記１及び４を踏まえると，本願発明における「前記開始列アドレスに基づいて複数の列アドレスを生成し，前記複数の列アドレスに対応する複数の列のうちの各列における前記双安定再生回路の中に，前記複数のデータのうちのそれぞれをラッチするステップ」と，引用発明における複数の列を構成する各「メモリセル」群のための複数の書き込みデータに対し「ライトを行う場合は，Ｉ／Ｏ線である信号線ＬＩＯ，ＲＩＯから上記センスアンプ内に書き込みが行われ，プリチャージコマンドがくるまで，上記センスアンプ内にのみ書き込みを行」うこととは，“複数の列のうちの各列における前記双安定再生回路の中に，前記複数のデータのうちのそれぞれをラッチするステップ”である点で共通する。
　
６　上記４及び５を踏まえると，本願発明における「前記ラッチされた複数のデータのそれぞれを，前記各列におけるメモリセルの中に，前記列選択信号によって選択された前記絶縁トランジスタを介して同時に書き込むステップ」と，引用発明における複数の列を構成する各「メモリセル」群に対し「プリチャージコマンドが入力され，ワード線ＷＬ０Ｌをプリチャージする前に，再びＮＭＯＳトランジスタＭＮ１をオンさせて，リセット書き込みを行い」，「選択的にリセット書き込みのみが実行される」こととは，“前記ラッチされた複数のデータのそれぞれを，前記各列におけるメモリセルの中に，前記列選択信号によって選択された前記絶縁トランジスタを介して書き込むステップ”である点で共通する。
  
　以上の検討から，本願発明と引用発明との間には，次の一致点，相違点があるといえる。 
  
（一致点）
　複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって，前記複数の列のそれぞれは，複数のローカル列選択回路と複数のメモリタイルアレイとを備え，前記ローカル列選択回路のそれぞれが，双安定再生回路と，列選択信号に接続された絶縁トランジスタとを備え，前記絶縁トランジスタは，各双安定再生回路を，前記双安定再生回路に接続されたメモリタイルアレイ内のメモリセルから絶縁する，不揮発性メモリ内にデータを書き込むための方法であって，
　複数のデータを受信するステップと，
　複数の列のうちの各列における前記双安定再生回路の中に，前記複数のデータのうちのそれぞれをラッチするステップと，
　前記ラッチされた複数のデータのそれぞれを，前記各列におけるメモリセルの中に，前記列選択信号によって選択された前記絶縁トランジスタを介して書き込むステップと
を含む，方法。
（相違点１）
　複数のデータを受信するステップに関し，
　本願発明では，複数のデータが「開始列アドレス」をもつのに対して，
　引用発明では，複数の「メモリセル」群への書き込みデータが「開始列アドレス」をもつかは特定されていない点。
（相違点２）
　複数の列のうちの各列における双安定再生回路の中に，複数のデータのうちのそれぞれをラッチするステップに関し，
　本願発明では，「前記開始列アドレスに基づいて複数の列アドレスを生成し，前記複数の列アドレスに対応する」複数の列のうちの双安定再生回路の中にラッチするのに対して，
　引用発明では，そのような特定はされていない点。
　
（相違点３）
　ラッチされた複数のデータのそれぞれを，各列におけるメモリセルの中に，列選択信号によって選択された絶縁トランジスタを介して書き込むステップに関し，
　本願発明では，複数のデータを，各列におけるメモリセルの中に「同時に」書き込むのに対して，
　引用発明では，「同時に」書き込むかについては特定されていない点。
第６　判断 
　上記相違点について，判断する。
１　相違点１及び２について
　
　相違点１及び２に係る構成は，書き込みデータである複数のデータに対し「開始列アドレス」をもたせ，当該「開始列アドレス」からラッチ先の複数の双安定再生回路のための「複数の列アドレスを生成」し，当該「複数の列アドレス」によってラッチを行うというものであるところ，一般にＳＤＲＡＭにおいて，バーストモード等で複数データをまとめて書き込む場合，ライトコマンドとともに開始列アドレスを与えることで，必要な複数のアクセス位置の列アドレスを生成することは，平成２９年３月３日付けの拒絶理由の通知でも言及しているとおり周知技術である（必要であれば，上記第４の３の周知文献１（（１），（２）の記載），同じく４の周知文献２（（１）の記載），同じく５の周知文献３（（１），（２）の記載）を参照されたい。）。
　引用発明は「ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現する」ものであるから，上記周知技術とは共通の技術分野に属するといえ，引用発明の，複数存在する各列を構成する「メモリセル」群のためのラッチ機能を有する「センスアンプ」へのデータラッチについて，上記周知技術を適用することを阻害する事情も認められない。
　そして，引用発明において，複数のデータを，それに対応する複数存在する各列を構成する「メモリセル」群とそのための複数の「センスアンプ」にまとめて書き込む場合には，そのための列アドレスが当然に必要となるから，そうすると，引用発明における，複数存在する各列を構成する「メモリセル」群のためのラッチ機能を有する複数の「センスアンプ」へのデータラッチについて，上記周知技術を適用することで，まとめて書き込む複数のデータに開始列アドレスをもたせ，複数のデータに対応する複数の「センスアンプ」へのデータラッチのために，上記開始列アドレスから必要な列アドレスを複数生成し，当該複数の列アドレスに対応する，複数存在する各列を構成する「センスアンプ」へデータをラッチするよう構成すること，すなわち，相違点１および２に係る構成とすることは，当業者が容易に想到し得たことである。
　よって，相違点１および２は，格別のものではない。
　
２　相違点３について
　
　引用発明における「メモリセル」群へのデータの書き込み（ライト）は，「ＮＭＯＳトランジスタＭＮ１」に，「メモリセル」群の列を選択する選択信号が入力されることで行われるものであるところ，まとまりのある複数データを一括して書き込む際に，書き込み先のメモリにも当該複数のデータが同時に書き込まれるようにすることは通常求められる課題であって，加えて引用発明は，書き込み先である複数の「メモリセル」群へのデータを一旦ラッチする複数の「センスアンプ」を有することから，引用発明における，選択信号によって選択した複数存在する各列を構成する「メモリセル」群に対し，まとまりのある対応の複数のデータをデータ範囲に合わせて「同時に」書き込むよう制御すること，すなわち相違点３に係る構成とすることは，当業者が適宜なし得る程度の事項である。
　よって，相違点３は，格別のものではない。
　そして，本願発明の構成によってもたらされる効果も，当業者であれば容易に予測できる程度のものであって，格別なものとは認められない。
　
第７　むすび
　以上のとおり，本願発明は，その優先日前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった引用発明及び周知技術に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。