【手続補正書】
【提出日】平成26年12月12日(2014.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、前記集積回路は、
メモリセルと、
第１および第２ビット線を介して前記メモリセルに接続されるセンスアンプと
を備え、
前記センスアンプは、
前記第１ビット線を亘って前記メモリセルによって供給された第１データ信号に応答する第１インバータと、
前記第２ビット線を亘って前記メモリセルによって供給された第２データ信号に応答する第２インバータであって、前記第２インバータは、前記第１インバータと交差結合される、第２インバータと、
第１負バイアス温度不安定性補償トランジスタであって、前記第１負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第１インバータのソース電極に接続されたドレイン電極、前記第１データ信号または前記第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える、第１負バイアス温度不安定性補償トランジスタと、
第２負バイアス温度不安定性補償トランジスタであって、前記第２負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極と、前記第２インバータのソース電極に接続されたドレイン電極と、前記第１データ信号または前記第２データ信号の１つに応答する第２論理に接続されたゲート電極であって、前記第２データ信号は前記第１データ信号の論理相補信号である、ゲート電極と、を備える、第２負バイアス温度不安定性補償トランジスタと
を備え、
前記センスアンプはさらに、平衡トランジスタを備え、
前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタのドレイン電極および前記第１インバータのソース電極に接続された第１ソース電極および第１ドレイン電極それぞれと、前記第２負バイアス温度不安定性補償トランジスタのドレイン電極および前記第２インバータのソース電極に接続された第２ソース電極および第２ドレイン電極それぞれと、イネーブル信号を受信するように接続されたゲート電極とを備える、
集積回路。
【請求項２】
前記センスアンプのホールドモードの間、前記平衡トランジスタはオンである、
請求項１記載の集積回路。
【請求項３】
前記センスアンプのセンスモードの間、前記平衡トランジスタはオフである、
請求項１記載の集積回路。
【請求項４】
第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項１記載の集積回路。
【請求項５】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１記載の集積回路。
【請求項６】
前記メモリセルは、前記第１および第２ビット線に接続された複数のメモリセルの１つである、
請求項１記載の集積回路。
【請求項７】
集積回路であって、前記集積回路は、
メモリセルと、
第１および第２ビット線を介して前記メモリセルに接続されるセンスアンプと
を備え、
前記センスアンプは、
前記第１ビット線を亘って前記メモリセルによって供給された第１データ信号に応答する第１インバータと、
前記第２ビット線を亘って前記メモリセルによって供給された第２データ信号に応答する第２インバータであって、前記第２インバータは、前記第１インバータと交差結合される、第２インバータと、
第１負バイアス温度不安定性補償トランジスタであって、前記第１負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極、前記第１インバータのソース電極に接続されたドレイン電極、前記第１データ信号または前記第２データ信号の１つに応答する第１論理に接続されたゲート電極を備える、第１負バイアス温度不安定性補償トランジスタと、
第２負バイアス温度不安定性補償トランジスタであって、前記第２負バイアス温度不安定性補償トランジスタは、基準電圧に接続されたソース電極と、前記第２インバータのソース電極に接続されたドレイン電極と、前記第１データ信号または前記第２データ信号の１つに応答する第２論理に接続されたゲート電極であって、前記第２データ信号は前記第１データ信号の論理相補信号である、ゲート電極と、を備える、第２負バイアス温度不安定性補償トランジスタと
を備え、
前記集積回路はさらに、供給電圧バイアス回路を備え、
前記供給電圧バイアス回路は、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第１供給電圧バイアストランジスタと、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第２供給電圧バイアストランジスタと
を備え、
前記第２供給電圧バイアストランジスタは、前記第１および第２供給電圧バイアストランジスタのドレイン電極に接続されたゲート電極を備える、
請求項１記載の集積回路。
【請求項８】
センスアンプ回路であって、前記センスアンプ回路は、
第１トランジスタおよび第２トランジスタを備える第１インバータであって、前記第１トランジスタは、ソース電極と、第１データノードに接続されたドレイン電極と、第２データノードに接続されたゲート電極とを備え、前記第２トランジスタは、前記第１データノードに接続されたドレイン電極と、ソース電極と、前記第１トランジスタのゲート電極に接続されたゲート電極とを備える、第１インバータと；
第３トランジスタおよび第４トランジスタを備える第２インバータであって、前記第３トランジスタは、前記第１トランジスタの前記ソース電極に接続されたソース電極と、前記第２データノードに接続されたドレイン電極と、前記第１データノードに接続されたゲート電極とを備え、前記第４トランジスタは、前記第２データノードに接続されたドレイン電極と、前記第２トランジスタの前記ソース電極に接続されたソース電極と、前記第３トランジスタのゲート電極に接続されたゲート電極とを備える、第２インバータと；
基準電圧に接続されたソース電極と、前記第１トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第１負バイアス温度不安定性補償トランジスタと；
前記基準電圧に接続されたソース電極と、前記第３トランジスタの前記ソース電極および前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極に接続されたドレイン電極と、ゲート電極とを備える第２負バイアス温度不安定性補償トランジスタと；
前記第１データノードに接続された入力と前記第１負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第１論理であって、前記第１論理は、前記第１データノードによって供給された第１信号とイネーブル信号とに応答する、第１論理と；
前記第２データノードに接続された入力と前記第２負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第２論理であって、前記第２論理は、前記第２データノードによって供給された第２信号とイネーブル信号とに応答する、第２論理と
前記第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタとセンスアンプの供給電圧との間に接続された供給電圧バイアス回路と
を備え、
前記供給電圧バイアス回路は、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極と、イネーブル信号を受信するように接続されたゲート電極とを備える第１供給電圧バイアストランジスタと、
前記センスアンプの供給電圧に接続されたソース電極と、前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続されたドレイン電極とを有する第２供給電圧バイアストランジスタと
を備える、
センスアンプ回路。
【請求項９】
前記第１論理は、論理ハイイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに前記第１データノードを接続するように構成され、
前記第１論理は、論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位を接続するように構成され、
前記第２論理は、前記論理ハイイネーブル信号に応答して、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに前記第２データノードを接続するように構成され、
前記第２論理は、前記論理ローイネーブル信号に応答して、前記第１負バイアス温度不安定性補償トランジスタに前記接地電位を接続するように構成される、
請求項８記載のセンスアンプ回路。
【請求項１０】
第２データ信号は、第１データ信号の論理相補信号である、
請求項８記載のセンスアンプ回路。
【請求項１１】
センスアンプ回路であって、前記センスアンプ回路は、
第１トランジスタおよび第２トランジスタを備える第１インバータであって、前記第１トランジスタは、ソース電極と、第１データノードに接続されたドレイン電極と、第２データノードに接続されたゲート電極とを備え、前記第２トランジスタは、前記第１データノードに接続されたドレイン電極と、ソース電極と、前記第１トランジスタのゲート電極に接続されたゲート電極とを備える、第１インバータと；
第３トランジスタおよび第４トランジスタを備える第２インバータであって、前記第３トランジスタは、前記第１トランジスタの前記ソース電極に接続されたソース電極と、前記第２データノードに接続されたドレイン電極と、前記第１データノードに接続されたゲート電極とを備え、前記第４トランジスタは、前記第２データノードに接続されたドレイン電極と、前記第２トランジスタの前記ソース電極に接続されたソース電極と、前記第３トランジスタのゲート電極に接続されたゲート電極とを備える、第２インバータと；
基準電圧に接続されたソース電極と、前記第１トランジスタの前記ソース電極に接続されたドレイン電極と、ゲート電極とを備える第１負バイアス温度不安定性補償トランジスタと；
前記基準電圧に接続されたソース電極と、前記第３トランジスタのソース電極に接続されたドレイン電極と、前記第１負バイアス温度不安定性補償トランジスタに接続されたドレイン電極と、ゲート電極とを備える第２負バイアス温度不安定性補償トランジスタと；
前記第１データノードに接続された出力と前記第１負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第１論理であって、前記第１論理は、前記第１データノードとイネーブル信号とによって供給された第１信号に応答する、第１論理と；
前記第２データノードに接続された入力と前記第２負バイアス温度不安定性補償トランジスタの前記ゲート電極に接続された出力とを備える第２論理であって、前記第２論理は、前記第２データノードとイネーブル信号とによって供給された第２信号に応答する、第２論理と
を備え、
前記センスアンプ回路はさらに、平衡トランジスタを備え、前記平衡トランジスタは、
前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とに接続された第１ソース／ドレイン電極と；
前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続された第２ソース／ドレイン電極と；
前記イネーブル信号の論理相補信号を受信するように接続されたゲート電極であって、前記平衡トランジスタは、前記第１負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第１トランジスタの前記ソース電極とを、前記第２負バイアス温度不安定性補償トランジスタの前記ドレイン電極と前記第３トランジスタの前記ソース電極とに接続する、ゲート電極と
を備える、
センスアンプ回路。
【請求項１２】
前記第１と前記第２負バイアス温度不安定性補償トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項８記載のセンスアンプ回路。
【請求項１３】
前記第１トランジスタと前記第３トランジスタはそれぞれ、Ｐチャネルトランジスタである、
請求項１２記載のセンスアンプ回路。
【請求項１４】
前記センスアンプ回路はさらに、
メモリセルに接続された第１ビット線と；
前記メモリセルに接続された第２ビット線と
を備え、
前記第１信号は、前記第１ビット線に亘って前記メモリセルによって供給されたデータ信号に応答し、
前記第２信号は、前記第２ビット線に亘って前記メモリセルによって供給された前記データ信号の論理相補信号に応答する、
請求項８記載のセンスアンプ回路。
【請求項１５】
前記メモリセルは、ワンタイムプログラマブルメモリセルである、
請求項１４記載のセンスアンプ回路。
【請求項１６】
前記メモリセルは、前記第１および前記第２ビット線に接続された複数のメモリセルの１つである、
請求項１４記載のセンスアンプ回路。
【請求項１７】
センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法であって、前記補償方法は、
ラッチにおける相当する第１および第２インバータ回路を用いて第１および第２データ信号を格納する格納工程であって、前記第１インバータ回路の供給電圧経路は、第１負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第２インバータ回路の供給電圧経路は、第２負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と；
前記ラッチがホールド状態である時、前記第１負バイアス温度不安定性補償トランジスタのゲートを前記第１インバータ回路のデータノードに接続し、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートを前記第２インバータ回路のデータノードに接続する第１接続工程と；
前記ラッチがセンス状態である時、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第２接続工程と
前記第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタとセンスアンプの供給電圧との間に供給電圧バイアス回路を接続する工程と
を備え、
第１供給電圧バイアストランジスタのソース電極を前記供給電圧に接続する工程と、
前記第１供給電圧バイアストランジスタのドレイン電極を前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続する工程と、
イネーブル信号を受信するように前記第１供給電圧バイアストランジスタのゲート電極を接続する工程と、
第２供給電圧バイアストランジスタのソース電極を前記供給電圧に接続する工程と、
前記第２供給電圧バイアストランジスタのドレイン電極を前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのソース電極に接続する工程と、
前記第２供給電圧バイアストランジスタのゲート電極を前記第１負バイアス温度不安定性補償トランジスタのソース電極および前記第２負バイアス温度不安定性補償トランジスタのドレイン電極に接続する工程と、によって、前記供給電圧バイアス回路が前記第１負バイアス温度不安定性補償トランジスタおよび前記第２負バイアス温度不安定性補償トランジスタとセンスアンプの供給電圧との間に接続される、
補償方法。
【請求項１８】
センスアンプにおける負バイアス温度不安定性（ＮＢＴＩ）を補償するための補償方法であって、前記補償方法は、
ラッチにおける相当する第１および第２インバータ回路を用いて第１および第２データ信号を格納する格納工程であって、前記第１インバータ回路の供給電圧経路は、第１負バイアス温度不安定性補償トランジスタのドレインに接続され、前記第２インバータ回路の供給電圧経路は、第２負バイアス温度不安定性補償トランジスタのドレインに接続される、格納工程と；
前記ラッチがホールド状態である時、前記第１負バイアス温度不安定性補償トランジスタのゲートを前記第１インバータ回路のデータノードに接続し、前記第２負バイアス温度不安定性補償トランジスタの前記ゲートを前記第２インバータ回路のデータノードに接続する第１接続工程と；
前記ラッチがセンス状態である時、前記第１負バイアス温度不安定性補償トランジスタの前記ゲートおよび前記第２負バイアス温度不安定性補償トランジスタの前記ゲートに接地電位に接続する第２接続工程と
前記ラッチがホールド状態である時、前記第１および第２負バイアス温度不安定性補償トランジスタの前記ドレインを接続する平衡デバイスをイネーブルする工程と；
前記ラッチがセンス状態である時、前記平衡デバイスをディスエーブルする工程と
を有する、
補償方法。
【請求項１９】
前記補償方法はさらに、
ワンタイムプログラマブルメモリセルから前記第１および第２データ信号を与える工程を有する、
請求項１７記載の補償方法。