(57)【要約】  複数のチョッパー回路によりパルス幅の異なる複数のパルスを生成し、複数のパルスの各々のパルスで、変化した入力値を複数の動作確認用のラッチ回路がラッチし、パルス幅可変機能を有するチョッパー回路が、動作確認用のラッチ回路の出力に基づいてラッチ回路を駆動するパルスのパルス幅を変更し、そのパルス幅のパルスを生成して出力するようにし、トランジスタ特性に応じた、ラッチ回路に書き込みを行えるパルス幅を速やかに決定する。
2014030209.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅の異なる複数のパルスを生成する第１のパルス生成回路と、
並列に動作し、前記第１のパルス生成回路により生成された前記複数のパルスの各々のパルスで、変化した入力値をラッチする複数の第１のラッチ回路と、
前記複数の第１のラッチ回路の出力に基づいてパルス幅を変更し、当該パルス幅のパルスを生成する第２のパルス生成回路と、
前記第２のパルス生成回路により生成されたパルスで駆動される第２のラッチ回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記複数の第１のラッチ回路の内、変化した入力値のラッチが保証される前記第１のラッチ回路の出力と、他の前記第１のラッチ回路の各々の出力とが、一致するか否かを判定する複数の判定回路を有し、
前記第２のパルス生成回路は、前記複数の判定回路での判定結果に基づいて前記パルス幅を変更することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１のラッチ回路の出力が一致しないとの判定結果が前記判定回路より出力された場合に、当該判定結果を保持する保持回路を有し、
前記第２のパルス生成回路は、前記保持回路に保持されている情報に基づいて前記パルス幅を変更することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第２のパルス生成回路は、変化した入力値のラッチを成功した前記第１のラッチ回路に供給されるパルスの内、最小のパルス幅に対応するパルス幅に変更することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第２のパルス生成回路は、前記最小のパルス幅と同じパルス幅に変更することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第２のパルス生成回路は、前記最小のパルス幅より長いパルス幅に変更することを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記第１のパルス生成回路と前記複数の第１のラッチ回路と前記第２のパルス生成回路と前記第２のラッチ回路との組を、１つのチップ内に複数組有することを特徴とする請求項１記載の半導体集積回路。
【請求項８】
第１のパルス生成回路が生成したパルス幅の異なる複数のパルスの各々のパルスで、変化した入力値を複数の第１のラッチ回路がラッチし、
前記複数の第１のラッチ回路の出力に基づいて、前記複数のパルスの各々のパルスでの前記第１のラッチ回路におけるラッチの可否を判定し、
前記判定の結果を検出して、第２のラッチ回路を駆動するパルスを生成する第２のパルス生成回路に当該結果を設定し、
前記第２のパルス生成回路が、設定された前記結果に応じて生成するパルスのパルス幅を変更することを特徴とするパルス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びパルス生成方法に関する。
【背景技術】
【０００２】
一般に半導体集積回路で用いられるラッチ回路としては、デューティー比が５０％のクロック信号で駆動するクロック駆動型のラッチ回路と、チョッパー回路で生成された細いパルスで駆動するチョッパー駆動型のラッチ回路が存在する。高速動作が要求される回路においては、チョッパー駆動型のラッチ回路が使用されることが多い。チョッパー回路で生成されチョッパー駆動型のラッチ回路に供給される細いパルスのパルス幅は、シミュレーションによってラッチ回路が動作するか確認して決めている。【０００３】
また、半導体デバイスは、トランジスタ特性のばらつきを有する。そのため、半導体デバイスの設計時には、予めばらつき範囲を想定して設計が行われる。しかし、近年では半導体デバイスの微細化に伴い、トランジスタ特性のばらつきが顕著になっており、トランジスタ特性のばらつき範囲を想定して設計しても、それ以上にばらついてしまうことがある。想定外の特性ばらつきにより、チョッパー回路で生成するパルスのパルス幅やチョッパー駆動型のラッチ回路のパルス感度が変わってしまい、パルス幅が不充分である場合に、ラッチ回路に書き込みができず、チップ試験で不良となり歩留まりが低下する問題があった。ラッチ回路のパルス感度とは、パルス幅に対してラッチ回路への書き込みが可能か否かの感度である。【０００４】
想定外の特性ばらつきに対応できるように、チョッパー回路で生成するパルスのパルス幅を広くとり過ぎると、レーシング対策が必要となり使用可能なタイミングウィンドウが狭くなって設計が困難になるという問題が発生する。また、パルス幅可変回路とパルス幅検出回路を用い、パルス幅検出回路での判定結果をパルス幅可変回路にフィードバックさせて集積回路が動作可能なパルス幅を検出する技術が提案されている（特許文献１参照）。しかし、特許文献１に開示の技術では、パルス幅の決定に長い試験時間が必要という問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１９６４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、トランジスタ特性がばらついて、ラッチ回路に供給されるパルスのパルス幅やラッチ回路のパルス感度が変わった場合でも、簡便な方法によりラッチ回路に書き込みを行えるパルス幅を決定できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
半導体集積回路の一態様は、パルス幅の異なる複数のパルスを生成する第１のパルス生成回路と、並列に動作し、複数のパルスの各々のパルスで、変化した入力値をラッチする複数の第１のラッチ回路と、複数の第１のラッチ回路の出力に基づいてパルス幅を変更し、そのパルス幅のパルスを生成する第２のパルス生成回路と、第２のパルス生成回路で生成されたパルスで駆動される第２のラッチ回路とを有する。
【発明の効果】
【０００８】
トランジスタ特性に応じた、ラッチ回路に書き込みを行えるパルス幅を速やかに決定することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施形態における半導体集積回路の構成例を示す図である。
【図２】図２は、本実施形態におけるパルス幅検出回路の構成例を示す図である。
【図３】図３は、本実施形態におけるチョッパー回路の構成例を示す図である。
【図４】図４は、本実施形態におけるラッチ回路の構成例を示す図である。
【図５】図５は、本実施形態におけるパルス幅可変機能を有するチョッパー回路の構成例を示す図である。
【図６】図６は、図５に示すセレクタの構成例を示す図である。
【図７】図７は、本実施形態における半導体集積回路のチップ試験時の処理例を示すフローチャートである。
【図８Ａ】図８Ａは、ラッチ回路への書き込み判定を説明するための図である。
【図８Ｂ】図８Ｂは、ラッチ回路への書き込み判定を説明するための図である。
【図９】図９は、本実施形態におけるパルス幅の設定例を示す図である。
【図１０】図１０は、本実施形態におけるパルス幅検出回路の動作例を示すタイミングチャートである。
【図１１】図１１は、本実施形態における実装例を示す図である。
【図１２】図１２は、本実施形態における他の実装例を示す図である。
【図１３】図１３は、本実施形態におけるパルス幅の設定例を示す図である。
【図１４】図１４は、本実施形態におけるパルス幅検出回路の他の構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
図１は、本発明の実施形態における半導体集積回路の構成例を示す図である。パルス幅検出回路１０は、回路ブロック２０内のチョッパー駆動型のラッチ回路４０を、書き込み不良を発生させることなく動作させるためのパルス幅を検出する。パルス幅検出回路１０は、ラッチ回路４０と同様の動作確認用のラッチ回路を内部に複数有する。パルス幅検出回路１０は、複数の動作確認用のラッチ回路に対してパルス幅が異なる複数のパルスの各々で入力値の書き込みを行い、動作確認用のラッチ回路への書き込みの可否を確認する。パルス幅検出回路１０は、パルス幅が異なる複数のパルスの各々での動作確認用のラッチ回路への書き込みの可否の判定結果を、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃにより出力する。
【００１２】
回路ブロック２０内のチョッパー回路３０は、出力するパルスのパルス幅を変更可能なパルス幅可変機能を有するチョッパー回路である。チョッパー回路３０は、第２のパルス生成回路の一例である。チョッパー回路３０は、パルス幅検出回路１０から出力される信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃが入力され、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値に基づいてパルス幅を変更する。チョッパー回路３０は、入力される信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃに応じたパルス幅のパルスＣＫを生成して出力する。ラッチ回路４０は、チョッパー回路３０で生成されたパルスＣＫで駆動し、入力Ｄの値をラッチする。すなわち、ラッチ回路４０は、供給されるパルスＣＫに基づいて、入力値の書き込みを行う。
【００１３】
ＣＬＫはクロック信号であり、ＲＳＴはリセット信号である。なお、本実施形態において、パルス幅検出回路１０と接続される回路ブロック２０の数は任意である。また、各回路ブロック２０が有するラッチ回路４０の数は、同じでなくとも良く、回路ブロック２０毎に任意である。
【００１４】
図２は、本実施形態におけるパルス幅検出回路１０の構成例を示す図である。パルス幅検出回路１０は、チョッパー回路１１（１１ｒ、１１ａ、１１ｂ、１１ｃ）、１６、及びチョッパー駆動型のラッチ回路１２（１２ｒ、１２ａ、１２ｂ、１２ｃ）、１５（１５ａ、１５ｂ、１５ｃ）を有する。また、パルス幅検出回路１０は、排他的論理和演算回路（ＸＯＲ回路）１３（１３ａ、１３ｂ、１３ｃ）、論理和演算回路（ＯＲ回路）１４（１４ａ、１４ｂ、１４ｃ）、及びインバータ１７を有する。ＸＯＲ回路１３は、判定回路の一例であり、ＯＲ回路１４及びラッチ回路１５は、保持回路の一例である。
【００１５】
チョッパー回路１１は、入力されるクロック信号ＣＬＫを用いて、予め決められた固定のパルス幅のパルスＣＫを生成し出力する。チョッパー回路１１は、第１のパルス生成回路の一例である。チョッパー回路１１ｒはパルス幅がＰＴｒのパルスＣＫｒを生成して出力し、チョッパー回路１１ａはパルス幅がＰＴａのパルスＣＫａを生成して出力する。また、チョッパー回路１１ｂはパルス幅がＰＴｂのパルスＣＫｂを生成して出力し、チョッパー回路１１ｃはパルス幅がＰＴｃのパルスＣＫｃを生成して出力する。
【００１６】
ここで、パルス幅ＰＴｒは、ラッチ回路１２において入力Ｄを必ず書き込める、すなわち書き込み不良が発生することがなく、入力Ｄのラッチを保証する充分に長いパルス幅である。また、パルス幅ＰＴａ、ＰＴｂ、ＰＴｃは、ＰＴａ＜ＰＴｂ＜ＰＴｃ≦ＰＴｒの関係を満たす。すなわち、パルスＣＫａ、Ｃｋｂ、ＣＫｃは、そのパルス幅が互いに異なるとともに、パルスＣＫａのパルス幅が最も短く、パルスＣＫｃのパルス幅が最も長い。
【００１７】
チョッパー回路１１の各々は、図３に示すように、ＯＲ回路１０１、及び入力される信号を遅延させて出力するディレイライン（ＤＬ）１０２を有する。ＯＲ回路１０１は、クロック信号ＣＬＫが入力されるとともに、ディレイライン１０２によってパルス幅分遅延され反転されたクロック信号ＣＬＫが入力され、その演算結果を出力する。つまり、ＯＲ回路１０１の出力は、クロック信号ＣＬＫの１サイクルにおいて、パルス幅分の期間だけローレベルとなり、その他の期間はハイレベルとなる。ＯＲ回路１０１の出力がパルスＣＫとして出力される。ディレイライン１０２は、シミュレーション等によって遅延量が予め決められた固定のパルス幅となるように構成されている。
【００１８】
ラッチ回路１２は、動作確認用のラッチ回路であり、チョッパー回路１１で生成されたパルスＣＫで駆動し、入力Ｄの値をラッチする。すなわち、ラッチ回路１２は、供給されるパルスＣＫに基づいて、入力Ｄの値の書き込みを行う。ラッチ回路１２ｒは、チョッパー回路１１ｒで生成されたパルス幅ＰＴｒのパルスＣＫｒで入力Ｄの書き込みを行い、ラッチ回路１２ａは、チョッパー回路１１ｒで生成されたパルス幅ＰＴａのパルスＣＫａで入力Ｄの書き込みを行う。また、ラッチ回路１２ｂは、チョッパー回路１１ｂで生成されたパルス幅ＰＴｂのパルスＣＫｂで入力Ｄの書き込みを行い、ラッチ回路１２ｃは、チョッパー回路１１ｃで生成されたパルス幅ＰＴｃのパルスＣＫｃで入力Ｄの書き込みを行う。ラッチ回路１２の入力Ｄには、ラッチ回路１２ｒの出力Ｘがインバータ１７により反転されて入力されており、入力Ｄの値はクロックＣＬＫの１サイクル毎に反転する。ラッチ回路１２のリセット入力Ｒには、リセット信号ＲＳＴが入力されている。
【００１９】
ラッチ回路１２の各々は、図４に示すように、インバータ１１１、１１３、１１４、１１５、及びトランスファゲート１１２を有する。トランスファゲート１１２は、ゲートにパルスＣＫが入力されるＰチャネルトランジスタ、及びゲートにパルスＣＫが反転して入力されるＮチャネルトランジスタを有する。トランスファゲート１１２は、パルスＣＫがローレベルのときに導通状態になり、パルスＣＫがハイレベルのときに非導通状態になる。
【００２０】
インバータ１１１には入力Ｄが入力され、インバータ１１１の出力がトランスファゲート１１２を介してインバータ１１３に入力される。インバータ１１３の出力とインバータ１１４の入力とが接続されるとともに、インバータ１１４の出力とインバータ１１３の入力とが接続される。また、インバータ１１４の出力とインバータ１１３の入力との接続点にインバータ１１５の入力が接続され、インバータ１１５の出力がラッチ回路１２の出力Ｘとして出力される。
【００２１】
ＸＯＲ回路１３ａは、ラッチ回路１２ｒの出力Ｘが入力されるとともに、ラッチ回路１２ａの出力Ｘが入力され、その演算結果を出力する。ＸＯＲ回路１３ａは、ラッチ回路１２ｒ及びラッチ回路１２ａの出力Ｘが一致する場合には“０”を出力し、一致しない場合には“１”を出力する。このＸＯＲ回路１３ａの出力がラッチ回路１３ａへの書き込み可否を示しており、“０”出力が書き込みできたこと（ＯＫ）を示し、“１”出力が書き込みできなかったこと（ＮＧ）を示す。
【００２２】
同様に、ＸＯＲ回路１３ｂは、ラッチ回路１２ｒ及びラッチ回路１２ｂの出力Ｘが入力され、その演算結果を出力する。また、ＸＯＲ回路１３ｃは、ラッチ回路１２ｒ及びラッチ回路１２ｃの出力Ｘが入力され、その演算結果を出力する。ＸＯＲ回路１３ｂの出力がラッチ回路１３ｂへの書き込み可否を示し、ＸＯＲ回路１３ｃの出力がラッチ回路１３ｃへの書き込み可否を示し、それぞれ“０”出力が書き込み成功（ＯＫ）を示し、“１”出力が書き込み失敗（ＮＧ）を示す。
【００２３】
ＯＲ回路１４ａは、ＸＯＲ回路１３ａの出力が入力されるとともに、ラッチ回路１５ａの出力Ｘが入力され、その演算結果を出力する。ラッチ回路１５ａは、チョッパー回路１６で生成されたパルス幅ＰＴｒのパルスで、ＯＲ回路１４ａの出力である入力Ｄの書き込みを行いラッチする。したがって、ＸＯＲ回路１３ａから“１”出力があると、ＯＲ回路１４ａ及びラッチ回路１５ａにより、その状態が保持される。ラッチ回路１５ａの出力Ｘが、パルス幅検出回路１０の出力信号ＯＵＴａとして出力される。
【００２４】
ＯＲ回路１４ｂは、ＸＯＲ回路１３ｂの出力が入力されるとともに、ラッチ回路１５ｂの出力Ｘが入力され、その演算結果を出力する。ラッチ回路１５ｂは、チョッパー回路１６で生成されたパルス幅ＰＴｒのパルスで、ＯＲ回路１４ｂの出力である入力Ｄの書き込みを行いラッチする。したがって、ＸＯＲ回路１３ｂから“１”出力があると、ＯＲ回路１４ｂ及びラッチ回路１５ｂにより、その状態が保持される。ラッチ回路１５ｂの出力Ｘが、パルス幅検出回路１０の出力信号ＯＵＴｂとして出力される。
【００２５】
ＯＲ回路１４ｃは、ＸＯＲ回路１３ｃの出力が入力されるとともに、ラッチ回路１５ｃの出力Ｘが入力され、その演算結果を出力する。ラッチ回路１５ｃは、チョッパー回路１６で生成されたパルス幅ＰＴｒのパルスで、ＯＲ回路１４ｃの出力である入力Ｄの書き込みを行いラッチする。したがって、ＸＯＲ回路１３ｃから“１”出力があると、ＯＲ回路１４ｃ及びラッチ回路１５ｃにより、その状態が保持される。ラッチ回路１５ｃの出力Ｘが、パルス幅検出回路１０の出力信号ＯＵＴｃとして出力される。
【００２６】
チョッパー回路１６は、入力されるクロック信号ＣＬＫを用いて、予め決められた固定のパルス幅ＰＴｒのパルスＣＫｒを生成し出力する。なお、ラッチ回路１５ａ、１５ｂ、１５ｃの各々の構成は、図４に示したラッチ回路１２と同様であり、チョッパー回路１６の構成は、図３に示したチョッパー回路１１と同様である。
【００２７】
図２に示したパルス幅検出回路１０は、パルス幅ＰＴａ、ＰＴｂ、ＰＴｃでラッチ回路への書き込みを並列して行い、各パルス幅でのラッチ回路の書き込み可否を確認して判定する。そして、各パルス幅でのラッチ回路の書き込み可否の判定結果をラッチする。したがって、パルス幅検出回路１０は、最短でクロック信号ＣＬＫの２サイクルでパルス幅ＰＴａ、ＰＴｂ、ＰＴｃでのラッチ回路の書き込み可否を判定し、書き込み不良を発生させることなくラッチ回路を動作させるためのパルス幅を検出することができる。
【００２８】
パルス幅検出回路１０による各パルス幅でのラッチ回路の書き込み可否の判定結果は、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃにより出力される。本実施形態では、パルス幅ＰＴａでラッチ回路の書き込み不良が発生しない場合には出力信号ＯＵＴａが“０”であり、書き込み不良が発生した場合には出力信号ＯＵＴａが“１”となる。同様に、パルス幅ＰＴｂでラッチ回路の書き込み不良が発生しない場合には出力信号ＯＵＴｂが“０”であり、書き込み不良が発生した場合には出力信号ＯＵＴｂが“１”となる。パルス幅ＰＴｃでラッチ回路の書き込み不良が発生しない場合には出力信号ＯＵＴｃが“０”であり、書き込み不良が発生した場合には出力信号ＯＵＴｃが“１”となる。
【００２９】
図５は、本実施形態におけるチョッパー回路３０の構成例を示す図である。前述したように、チョッパー回路３０は、出力するパルスのパルス幅を変更可能なパルス幅可変機能を有する。図５に示すチョッパー回路３０は、出力するパルスのパルス幅をＰＴａ、ＰＴｂ、ＰＴｃのいずれかに設定することができる。チョッパー回路３０は、ＯＲ回路１２１、セレクタ１２２、及びディレイライン１２３、１２４、１２５を有する。
【００３０】
ＯＲ回路１２１は、クロック信号ＣＬＫが入力されるとともに、セレクタ１２２の出力Ｘが入力され、その演算結果をパルスＣＫとして出力する。セレクタ１２２は、入力される信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値に応じて、入力ＤＬａ、ＤＬｂ、ＤＬｃのいずれかを選択し、出力Ｘとして出力する。ここで、セレクタ１２２の入力ＤＬａには、ディレイライン１２３により期間ＰＴａだけ遅延されたクロック信号ＣＬＫが入力され、セレクタ１２２の入力ＤＬｂには、ディレイライン１２３、１２４により期間ＰＴｂだけ遅延されたクロック信号ＣＬＫが入力される。セレクタ１２２の入力ＤＬｃには、ディレイライン１２３、１２４、１２５により期間ＰＴｃだけ遅延されたクロック信号ＣＬＫが入力される。
【００３１】
ディレイライン１２３、１２４、１２５のそれぞれは、入力される信号を所定の遅延量だけ遅延させて出力する。ディレイライン１２３は、シミュレーション等によって遅延量がＰＴａとなるように構成されており、ディレイライン１２４は、シミュレーション等によって遅延量が（ＰＴｂ−ＰＴａ）となるように構成されている。また、ディレイライン１２５は、シミュレーション等によって遅延量が（ＰＴｃ−ＰＴｂ−ＰＴａ）となるように構成されている。なお、図５に示した例では、ディレイライン１２３、１２４、１２５を直列に接続する構成としているが、それぞれ期間ＰＴａ、ＰＴｂ、ＰＴｃだけ遅延させるディレイラインを並列に設ける構成であっても良い。
【００３２】
図６は、図５に示したセレクタ１２２の構成例を示す図である。セレクタ１２２は、論理積演算回路（ＡＮＤ回路）１３１ａ、１３１ｂ、１３１ｃ、１３２ａ、１３２ｂ、１３２ｃ、及び否定論理和演算回路（ＮＯＲ回路）１３３を有する。ＡＮＤ回路１３１ａには、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃが反転され入力される。ＡＮＤ回路１３１ｂには、信号ＯＵＴａが入力されるとともに、信号ＯＵＴｂ、ＯＵＴｃが反転され入力される。ＡＮＤ回路１３１ｃには、信号ＯＵＴａ、ＯＵＴｂが入力されるとともに、信号ＯＵＴｃが反転され入力される。
【００３３】
ＡＮＤ回路１３２ａには、ＡＮＤ回路１３１ａの出力が入力されるとともに、期間ＰＴａ遅延されたクロック信号ＣＬＫである信号ＤＬａが入力される。ＡＮＤ回路１３２ｂには、ＡＮＤ回路１３１ｂの出力が入力されるとともに、期間ＰＴｂ遅延されたクロック信号ＣＬＫである信号ＤＬｂが入力される。ＡＮＤ回路１３２ｃには、ＡＮＤ回路１３１ｃの出力が入力されるとともに、期間ＰＴｃ遅延されたクロック信号ＣＬＫである信号ＤＬｃが入力される。ＮＯＲ回路１３３には、ＡＮＤ回路１３１ａ、１３１ｂ、１３１ｃが入力され、その出力がセレクタ１２２の出力として出力される。
【００３４】
すなわち、セレクタ１２２は、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値がすべて“０”であるときには、期間ＰＴａ遅延されたクロック信号ＣＬＫである信号ＤＬａを反転して出力する。また、セレクタ１２２は、信号ＯＵＴａの値が“１”であり、信号ＯＵＴｂ、ＯＵＴｃの値がともに“０”であるときには、期間ＰＴｂ遅延されたクロック信号ＣＬＫである信号ＤＬｂを反転して出力する。また、セレクタ１２２は、信号ＯＵＴａ、ＯＵＴｂの値がともに“１”であり、信号ＯＵＴｃの値が“０”であるときには、期間ＰＴｃ遅延されたクロック信号ＣＬＫである信号ＤＬｃを反転して出力する。
【００３５】
したがって、本実施形態におけるチョッパー回路３０は、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値がすべて“０”であるときには、クロック信号ＣＬＫの１サイクルにおいて、期間ＰＴａだけローレベルとなり、その他の期間はハイレベルとなるパルス幅ＰＴａのパルスＣＫを出力する。同様に、チョッパー回路３０は、信号ＯＵＴａの値が“１”であり、信号ＯＵＴｂ、ＯＵＴｃの値がともに“０”であるときには、パルス幅ＰＴｂのパルスＣＫを出力する。チョッパー回路３０は、信号ＯＵＴａ、ＯＵＴｂの値がともに“１”であり、信号ＯＵＴｃの値が“０”であるときには、パルス幅ＰＴｃのパルスＣＫを出力する。
【００３６】
図７は、本実施形態における半導体集積回路のチップ試験時の処理動作例を示すフローチャートである。
まず、リセット信号ＲＳＴをアサートし、パルス幅検出回路１０内のラッチ回路１２、１５を含む半導体集積回路内のラッチ回路を初期値“０”にリセットする（Ｓ１１）。次に、リセット信号ＲＳＴをネゲートした後、チップ試験を行う（Ｓ１２）。このチップ試験では、パルス幅検出回路１０において、パルス幅ＰＴｒのパルスでラッチ回路１２ｒへの書き込みを行うとともに、異なるパルス幅ＰＴａ、ＰＴｂ、ＰＴｃの複数のパルスでのラッチ回路１２ａ、１２ｂ、１２ｃへの書き込みを行う。
【００３７】
次に、ラッチ回路１２ｒの出力Ｘとラッチ回路１２ａ、１２ｂ、１２ｃの出力Ｘとを比較することでラッチ回路の動作判定を行い、パルス幅ＰＴａ、ＰＴｂ、ＰＴｃでのラッチ回路への書き込み可否を判定する（Ｓ１３）。ここで、パルスＣＫのパルス幅が十分であれば、図８Ａに示すように、ラッチ回路１２の出力Ｘは、変化した入力Ｄに応じた値となる。一方、パルスＣＫのパルス幅が不十分であれば、図８Ｂに示すように、ラッチ回路１２の出力Ｘは、変化した入力Ｄに応じた値にならず、前の値が維持される。したがって、ラッチ回路１２ａ、１２ｂ、１２ｃに対して書き込みが正常に行われれば、対応するラッチ回路の出力Ｘが入力されるＸＯＲ回路１３は“０”を出力し、書き込み不良が発生すれば、対応するラッチ回路の出力Ｘが入力されるＸＯＲ回路１３は“１”を出力する。
【００３８】
次に、パルス幅ＰＴａ、ＰＴｂ、ＰＴｃでのラッチ回路への書き込み可否の結果を示すＸＯＲ回路１３の出力を、ＯＲ回路１４及びラッチ回路１５によりラッチすることで検出し、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃによってチョッパー回路３０に試験結果を設定する（Ｓ１４、Ｓ１５）。続いて、チョッパー回路３０は、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値に応じて、生成するパルスのパルス幅を決定する（Ｓ１５）。なお、前述したＳ１２〜Ｓ１４の動作については、複数回繰り返して行うようにしても良い。
【００３９】
以上のようにして、回路ブロック２０内のラッチ回路４０を駆動するパルスＣＫのパルス幅を決定し、半導体集積回路の実動作での運用を開始する（Ｓ１７）。本実施形態では、例えば図９に示すように、パルス幅ＰＴａ、ＰＴｂ、ＰＴｃでの測定結果が“１”（ＮＧ）である場合には、チップが不良であると判定する。また、パルス幅ＰＴａ、ＰＴｂでの測定結果が“１”（ＮＧ）であり、パルス幅ＰＴｃでの測定結果が“０”（ＯＫ）である場合には、ラッチ回路４０を駆動するパルスＣＫのパルス幅をＰＴｃに決定する。パルス幅ＰＴａでの測定結果が“１”（ＮＧ）であり、パルス幅ＰＴｂ、ＰＴｃでの測定結果が“０”（ＯＫ）である場合には、ラッチ回路４０を駆動するパルスＣＫのパルス幅をＰＴｂに決定する。パルス幅ＰＴａ、ＰＴｂ、ＰＴｃでの測定結果が“０”（ＯＫ）である場合には、ラッチ回路４０を駆動するパルスＣＫのパルス幅をＰＴａに決定する。
【００４０】
図１０は、本実施形態におけるパルス幅検出回路１０の動作例を示すタイミングチャートである。時刻Ｔ０〜時刻Ｔ１の期間において、リセット信号ＲＳＴがアサートされることによりラッチ回路１２、１５が初期値“０”にリセットされる。したがって、時刻Ｔ１において、ラッチ回路１２の各々の入力Ｄの値は“１”であり、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃの値は“０”である。
【００４１】
時刻Ｔ１において、クロック信号ＣＬＫが立ち下がると、チョッパー回路１１ｒからパルス幅ＰＴｒのパルスＣＫｒがラッチ回路１２ｒに出力される。同様に、チョッパー回路１１ａからパルス幅ＰＴａのパルスＣＫａがラッチ回路１２ａに出力され、チョッパー回路１１ｂからパルス幅ＰＴｂのパルスＣＫｂがラッチ回路１２ｂに出力され、チョッパー回路１１ｃからパルス幅ＰＴｃのパルスＣＫｃがラッチ回路１２ｃに出力される。
【００４２】
パルス幅が十分であればラッチ回路１２には入力Ｄの値である“１”が書き込まれて出力Ｘの値が“１”となり、パルス幅が十分でなければ書き込み不良でラッチ回路１２の出力Ｘの値は“０”のままとなる。図１０には、パルス幅ＰＴａでは不十分であり、ラッチ回路１２ａは書き込み不良である例を示している。ラッチ回路１２ａが書き込み不良であると、図中２０１、２０２に示すようにラッチ回路１２ｒ及びラッチ回路１２ａの出力値が不一致となり、ラッチ回路１５ａの入力Ｄの値が“１”に変化する。他のラッチ回路１５ｂ、１５ｃの入力Ｄの値は“０”のままである。
【００４３】
図中２０３に示すように、時刻Ｔ２において、ラッチ回路１５ａの入力Ｄの値“１”が、ラッチ回路１５ａに書き込まれ、信号ＯＵＴａの値が“１”に変化する。信号ＯＵＴａの値が“１”となり、信号ＯＵＴｂ、ＯＵＴｃの値がともに“０”であるので、チョッパー回路３０は、出力するパルスＣＫのパルス幅をＰＴｂに設定する。
【００４４】
以下、本実施形態におけるパルス幅検出回路１０と、パルス幅可変機能を有するチョッパー回路３０及びラッチ回路４０を含む回路ブロック２０との実装例について説明する。
【００４５】
図１１は、本実施形態におけるパルス幅検出回路１０と回路ブロック２０の実装例を示す図である。チップＡ、チップＢ、チップＣは、回路構成が同じであり、回路ブロック２０が１つのパルス幅検出回路１０に接続されている。回路ブロック２０内のラッチ回路４０を駆動するパルスのパルス幅の設計値はＰＴａであるとする。図１１に示すように各チップにパルス幅検出回路１０を実装することで、チップ毎に適切なパルス幅を決定することができ、チップ間の特性ばらつきを吸収することができる。
【００４６】
例えば、チップＢでは、特性ばらつきにより、設計値であるパルス幅ＰＴａではラッチ回路４０が書き込み不良となるが、パルス幅ＰＴｂでは正常に書き込みが行えるとする。この場合には、チップＢにおいて使用するパルスのパルス幅をＰＴｂとすることで、設計値ではラッチ回路の書き込み不良だけの理由で救済できなかった見かけ上不良のチップを救済することができ、歩留まりを向上させることができる。
【００４７】
また、図１２に示すように、１つのチップ内のブロック毎にパルス幅検出回路１０を実装し、各ブロックにおけるラッチ回路の書き込み可否の判定結果に基づいて、ブロック毎に使用するパルスのパルス幅を決定するようにしても良い。これにより、ブロック毎に適切なパルス幅を決定することができ、チップ内における特性ばらつきを吸収することができる。
【００４８】
なお、前述した説明では、パルス幅検出回路１０によりラッチ回路への書き込みが可能と判定されたパルス幅のうち、最小のものを使用するパルスのパルス幅に決定するようにしているが、マージンを持たせるようにしても良い。例えば、図１３に示す構成において、パルス幅検出回路１０によりパルス幅ＰＴａ、ＰＴｂ、ＰＴｃでラッチ回路への書き込みが可能と判定されたとしても、使用するパルスのパルス幅をＰＴｂに決定する。このように、マージンを持たせることでチップの救済率を向上させることができる。なお、マージンを持たせる場合には、例えば、信号ＯＵＴａ、ＯＵＴｂ、ＯＵＴｃによるパルス幅の選択論理を適宜変更すれば良い。
【００４９】
また、パルス幅検出回路１０は、異なる３つのパルス幅ＰＴａ、ＰＴｂ、ＰＴｃに対応するものを一例として示したが、これに限定されるものではなく、パルス幅の設定数は任意である。例えば、図１４に示すように、１つのパルス幅に対して、それぞれ１つのチョッパー回路１１、ラッチ回路１２、ＸＯＲ回路１３、ＯＲ回路１４、及びラッチ回路１５を有する回路ブロック５１を設けることで、任意の数の異なるパルス幅に対応することが可能である。例えば、パルス幅の数を増やし、パルス幅の差を小さくすることで、試験精度を向上させることができる。
【００５０】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００５１】
チョッパー駆動型のラッチ回路を有する半導体集積回路にて、トランジスタ特性に応じた、ラッチ回路に書き込みを行えるパルス幅を速やかに決定することが可能になる。また、ラッチ回路に書き込みを行うためのパルスのパルス幅をトランジスタ特性に応じて適切に決定することができ、ラッチ回路の書き込み不良を救済しチップの歩留まりを向上させることが可能になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成26年10月8日(2014.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パルス幅の異なる複数のパルスを生成する第１のパルス生成回路と、
並列に動作し、前記第１のパルス生成回路により生成された前記複数のパルスの各々のパルスで、変化した入力値をラッチする複数の第１のラッチ回路と、
前記複数の第１のラッチ回路の出力に基づいてパルス幅を変更し、当該パルス幅のパルスを生成する第２のパルス生成回路と、
前記第２のパルス生成回路により生成されたパルスで駆動される第２のラッチ回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記複数の第１のラッチ回路の内、変化した入力値のラッチが保証される前記第１のラッチ回路の出力と、他の前記第１のラッチ回路の各々の出力とが、一致するか否かを判定する複数の判定回路を有し、
前記第２のパルス生成回路は、前記複数の判定回路での判定結果に基づいて前記パルス幅を変更することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１のラッチ回路の出力が一致しないとの判定結果が前記判定回路より出力された場合に、当該判定結果を保持する保持回路を有し、
前記第２のパルス生成回路は、前記保持回路に保持されている情報に基づいて前記パルス幅を変更することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第２のパルス生成回路は、変化した入力値のラッチを成功した前記第１のラッチ回路に供給されるパルスの内、最小のパルス幅に対応するパルス幅に変更することを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。
【請求項５】
第１のパルス生成回路が生成したパルス幅の異なる複数のパルスの各々のパルスで、変化した入力値を複数の第１のラッチ回路がラッチし、
前記複数の第１のラッチ回路の出力に基づいて、前記複数のパルスの各々のパルスでの前記第１のラッチ回路におけるラッチの可否を判定し、
前記判定の結果を検出して、第２のラッチ回路を駆動するパルスを生成する第２のパルス生成回路に当該結果を設定し、
前記第２のパルス生成回路が、設定された前記結果に応じて生成するパルスのパルス幅を変更することを特徴とするパルス生成方法。
【手続補正書】
【提出日】平成27年7月17日(2015.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パルス幅の異なる複数のパルスを生成する第１のパルス生成回路と、
並列に動作し、前記第１のパルス生成回路により生成された前記複数のパルスの各々のパルスで、変化した入力値をラッチする複数の第１のラッチ回路と、
生成するパルスのパルス幅を前記複数の第１のラッチ回路の出力に基づいて変更し、当該パルス幅のパルスを生成する第２のパルス生成回路と、
前記第２のパルス生成回路により生成されたパルスで駆動される第２のラッチ回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記複数の第１のラッチ回路の内、変化した入力値のラッチが保証される前記第１のラッチ回路の出力と、他の前記第１のラッチ回路の各々の出力とが、一致するか否かを判定する複数の判定回路を有し、
前記第２のパルス生成回路は、生成するパルスの前記パルス幅を前記複数の判定回路での判定結果に基づいて変更することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１のラッチ回路の出力が一致しないとの判定結果が前記判定回路より出力された場合に、当該判定結果を保持する保持回路を有し、
前記第２のパルス生成回路は、生成するパルスの前記パルス幅を前記保持回路に保持されている情報に基づいて変更することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第２のパルス生成回路は、生成するパルスの前記パルス幅を、変化した入力値のラッチを成功した前記第１のラッチ回路に供給されるパルスの内、最小のパルス幅に対応するパルス幅に変更することを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。
【請求項５】
第１のパルス生成回路が生成したパルス幅の異なる複数のパルスの各々のパルスで、変化した入力値を複数の第１のラッチ回路がラッチし、
前記複数の第１のラッチ回路の出力に基づいて、前記複数のパルスの各々のパルスでの前記第１のラッチ回路におけるラッチの可否を判定し、
前記判定の結果を検出して、第２のラッチ回路を駆動するパルスを生成する第２のパルス生成回路に当該結果を設定し、
前記第２のパルス生成回路が、設定された前記結果に応じて生成するパルスのパルス幅を変更することを特徴とするパルス生成方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
ラッチ回路１２は、動作確認用のラッチ回路であり、チョッパー回路１１で生成されたパルスＣＫで駆動し、入力Ｄの値をラッチする。すなわち、ラッチ回路１２は、供給されるパルスＣＫに基づいて、入力Ｄの値の書き込みを行う。ラッチ回路１２ｒは、チョッパー回路１１ｒで生成されたパルス幅ＰＴｒのパルスＣＫｒで入力Ｄの書き込みを行い、ラッチ回路１２ａは、チョッパー回路１１ａで生成されたパルス幅ＰＴａのパルスＣＫａで入力Ｄの書き込みを行う。また、ラッチ回路１２ｂは、チョッパー回路１１ｂで生成されたパルス幅ＰＴｂのパルスＣＫｂで入力Ｄの書き込みを行い、ラッチ回路１２ｃは、チョッパー回路１１ｃで生成されたパルス幅ＰＴｃのパルスＣＫｃで入力Ｄの書き込みを行う。ラッチ回路１２の入力Ｄには、ラッチ回路１２ｒの出力Ｘがインバータ１７により反転されて入力されており、入力Ｄの値はクロックＣＬＫの１サイクル毎に反転する。ラッチ回路１２のリセット入力Ｒには、リセット信号ＲＳＴが入力されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
ＸＯＲ回路１３ａは、ラッチ回路１２ｒの出力Ｘが入力されるとともに、ラッチ回路１２ａの出力Ｘが入力され、その演算結果を出力する。ＸＯＲ回路１３ａは、ラッチ回路１２ｒ及びラッチ回路１２ａの出力Ｘが一致する場合には“０”を出力し、一致しない場合には“１”を出力する。このＸＯＲ回路１３ａの出力がラッチ回路１２ａへの書き込み可否を示しており、“０”出力が書き込みできたこと（ＯＫ）を示し、“１”出力が書き込みできなかったこと（ＮＧ）を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
同様に、ＸＯＲ回路１３ｂは、ラッチ回路１２ｒ及びラッチ回路１２ｂの出力Ｘが入力され、その演算結果を出力する。また、ＸＯＲ回路１３ｃは、ラッチ回路１２ｒ及びラッチ回路１２ｃの出力Ｘが入力され、その演算結果を出力する。ＸＯＲ回路１３ｂの出力がラッチ回路１２ｂへの書き込み可否を示し、ＸＯＲ回路１３ｃの出力がラッチ回路１２ｃへの書き込み可否を示し、それぞれ“０”出力が書き込み成功（ＯＫ）を示し、“１”出力が書き込み失敗（ＮＧ）を示す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
ＡＮＤ回路１３２ａには、ＡＮＤ回路１３１ａの出力が入力されるとともに、期間ＰＴａ遅延されたクロック信号ＣＬＫである信号ＤＬａが入力される。ＡＮＤ回路１３２ｂには、ＡＮＤ回路１３１ｂの出力が入力されるとともに、期間ＰＴｂ遅延されたクロック信号ＣＬＫである信号ＤＬｂが入力される。ＡＮＤ回路１３２ｃには、ＡＮＤ回路１３１ｃの出力が入力されるとともに、期間ＰＴｃ遅延されたクロック信号ＣＬＫである信号ＤＬｃが入力される。ＮＯＲ回路１３３には、ＡＮＤ回路１３２ａ、１３２ｂ、１３２ｃの出力が入力され、その出力がセレクタ１２２の出力として出力される。
【国際調査報告】
2014030209.tif 000018
2014030209.tif 000019