【手続補正書】
【提出日】平成26年11月20日(2014.11.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）と前記ストリング選択ラインに対応する共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）との間に位置した複数のワードラインによって定義され、前記方法は、
前記メモリブロックの第１サブブロック（ｆｉｒｓｔ  ｓｕｂ−ｂｌｏｃｋ）をプログラミングする段階と、
前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記不揮発性メモリ装置で判断する段階と、
前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、前記メモリブロックの第２サブブロック（ｓｅｃｏｎｄｓｕｂ−ｂｌｏｃｋ）を部分イレージング（ｐａｒｔｉａｌ  ｅｒａｓｉｎｇ）する段階と、
を含むことを特徴とする方法。
【請求項２】
前記方法は、前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラミングする段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記第２サブブロックを部分イレージングする段階は、前記メモリコントローラから対応する部分イレーズ命令を受信せず、前記不揮発性メモリ装置によって実行されることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１サブブロックをプログラミングする段階は、前記メモリブロックの第１ワードラインから前記メモリブロックの前記基準ワードラインまでを順次プログラミングし、
前記第１ワードラインから前記基準ワードラインまでは、前記メモリブロックの前記第１サブブロックを定義することを特徴とする請求項１に記載の方法。
【請求項５】
前記方法は、前記メモリブロックの前記第１サブブロックをプログラミングする以前に、前記メモリブロックをイレージングする段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記第２サブブロックを部分イレージングのための部分イレーズ時間は、前記メモリブロックをイレージングするための全体イレーズ時間より短いことを特徴とする請求項５に記載の方法。
【請求項７】
前記メモリブロックをイレージングする段階は、前記メモリブロックの前記複数のワードラインに第１イレーズ電圧を供給する段階を含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記メモリブロックは、順次に配列された第１ワードラインから第Ｎワードラインまでを含み、Ｎは複数であり、前記第１サブブロックをプログラミングする段階は、
前記メモリブロックの前記第１ワードラインから第ｍワードラインまでを順次プログラミングし、ｍはＮより小さく、前記第ｍワードラインは、前記基準ワードラインであることを特徴とする請求項２に記載の方法。
【請求項９】
前記基準ワードラインは、第１基準ワードラインであり、前記メモリブロックは、第３サブブロックを含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記不揮発性メモリ装置のパワーアップ（ｐｏｗｅｒ−ｕｐ）の間に、前記基準ワードラインを表わすアドレスを検索（ｒｅｔｒｉｅｖｉｎｇ）する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記不揮発性メモリ装置は、レディ／ビジー（ｒｅａｄｙ／ｂｕｓｙ）信号を発生させ、
前記方法は、前記基準ワードラインの前記プログラミングと前記第２サブブロックの前記部分イレーズとを含む連続した期間の間に、ビジー状態で前記レディ／ビジー信号を保持する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビット（ｌｅａｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＬＳＢ）ページと最上位ビット（ｍｏｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＭＳＢ）ページとをプログラミングするマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）プログラミングであることを特徴とする請求項１に記載の方法。
【請求項１３】
前記メモリブロックは、３次元メモリブロックであり、前記第１サブブロックと前記第２サブブロックは、３次元サブブロックであることを特徴とする請求項１に記載の方法。
【請求項１４】
メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義され、前記方法は、
前記メモリブロックの第１サブブロックをプログラミングする段階と、
前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記メモリコントローラで判断する段階と、
前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
前記部分イレーズ命令に応答して、前記メモリブロックの第２サブブロックを部分イレージングする段階と、
前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラミングする段階と、
を含むことを特徴とする方法。
【請求項１５】
前記方法は、
前記不揮発性メモリ装置で前記基準ワードラインのアドレスを保存する段階と、
前記第１サブブロックのプログラミング以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送する段階と、
をさらに含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記基準ワードラインの前記アドレスを保存する段階は、前記不揮発性メモリ装置のパワーアップの間に、前記基準ワードラインの前記アドレスを読出す段階を含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１サブブロックをプログラミングする段階と前記基準ワードラインがプログラミングされたと判断する段階は、
前記第１サブブロックのために、プログラム命令とプログラムアドレスのシーケンス（ｓｅｑｕｅｎｃｅ）を、前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
伝送されたプログラムアドレスが、前記メモリコントローラによって、前記基準ワードラインに対応すると判断される時、前記部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
を含むことを特徴とする請求項１４に記載の方法。
【請求項１８】
少なくとも一本のワードラインは、前記基準ワードラインと前記第２サブブロックとの間に位置することを特徴とする請求項１４に記載の方法。
【請求項１９】
前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビット（ＬＳＢ）ページと最上位ビット（ＭＳＢ）ページとをプログラミングするマルチレベルセルプログラミングであることを特徴とする請求項１４に記載の方法。
【請求項２０】
ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、
前記メモリブロックの第１サブブロックをプログラムし、前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、前記メモリブロックの第２サブブロックを部分的にイレーズする制御回路と、
を含むことを特徴とする不揮発性メモリ装置。
【請求項２１】
前記制御回路は、前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラムすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２２】
前記制御回路は、外部装置から対応する部分イレーズ命令の受信なしに、前記第２サブブロックを部分イレーズすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２３】
ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、前記不揮発性メモリブロックの複数のワードラインに対してプログラム命令と部分イレーズ命令とを実行する制御回路とを含む不揮発性メモリ装置と、
前記メモリブロックの第１サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送し、前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送し、前記部分イレーズ命令を伝送した後に、前記メモリブロックの前記第２サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送するメモリコントローラと、
を含むことを特徴とするメモリシステム。
【請求項２４】
前記不揮発性メモリ装置はさらに、前記基準ワードラインのアドレスを保存し、
前記メモリコントローラが、前記第１サブブロックをプログラムするために、前記プログラム命令を伝送する以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送することを特徴とする請求項２３に記載のメモリシステム。