(57)【要約】  SiC基板を用いたSiC-MOSFETパワーデバイスにおいて、大きいチャネル移動度と、大きいしきい値電圧を両立するために、ゲート絶縁膜に電荷捕獲特性を有する積層絶縁膜を備えたSiC MOSFETにおいて、SiC MOSFETのチャネル長方向のしきい値電圧を不均一にするものであり、特に、チャネル長方向のしきい値電圧の最大値を有する領域をその他のしきい値電圧を有する領域に比べ短くしたものである。
2014010006.tif 000002
【特許請求の範囲】
【請求項１】
SiC基板上に形成されたMOS型電界効果トランジスタであって、
ゲート絶縁膜と接する面に段差のあるSiCの半導体層を備え、
前記ゲート絶縁膜は、電荷蓄積膜を含む積層膜であることを特徴とするMOS型電界効果トランジスタ。
【請求項２】
請求項１において、
前記SiCの半導体層にトレンチを備え、
前記トレンチ上に前記ゲート絶縁膜を備えていることを特徴とするMOS型電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜は下層電位障壁膜と、前記下層電位障壁膜に接する電荷蓄積膜と、前記電荷蓄積膜と接する上層電位障壁膜を有することを特徴とするMOS型電界効果トランジスタ。
【請求項４】
請求項１において、
前記電荷蓄積膜に電子が捕獲されていることを特徴とするMOS型電界効果トランジスタ。
【請求項５】
請求項４において、
前記電荷蓄積膜には電子が局所的に捕獲されていることを特徴とするMOS型電界効果トランジスタ。
【請求項６】
請求項１において、
ソース電極とドレイン電極との間にチャネルが構成され、
前記チャネルのチャネル長方向のしきい値電圧が2つ以上存在し、しきい値電圧が最も大きい領域のチャネル長が最も小さいことを特徴とするMOS型電界効果トランジスタ。
【請求項７】
請求項１において、
前記段差のゲート絶縁膜の厚さ方向の深さが、ゲート絶縁膜の物理膜厚の5％以上40％以下であることを特徴とするMOS型電界効果トランジスタ。
【請求項８】
請求項６において、
前記しきい値電圧が最も大きい領域がドレイン端部より100nm以上離れていることを特徴とするMOS型電界効果トランジスタ。
【請求項９】
請求項８において、
前記しきい値電圧が最も大きい領域がドレイン端部より200nm以上離れていることを特徴とするMOS型電界効果トランジスタ。
【請求項１０】
請求項1において、
前記ゲート絶縁膜は、前記下層電位障壁膜がSi酸化膜、もしくはSi酸窒化膜、電荷蓄積膜が酸化アルミニウム膜、もしくはSi窒化膜、上層電位障壁膜がSi酸化膜の組み合わせから構成された、積層膜であることを特徴とするMOS型電界効果トランジスタ。
【請求項１１】
請求項２において、
SiC基板側からのFN電子注入により、前記電子の捕獲がなされていることを特徴とするMOS型電界効果トランジスタ。
【請求項１２】
請求項３において、
SiC基板側からのホットキャリア電子注入により、前記電子の捕獲がなされていることを特徴とするMOS型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（SiC）を半導体材料に用いたMOS（Metal-Oxide-Semiconductor）型電界効果トランジスタ（Field-Effect Transistor）に関する。
【背景技術】
【０００２】
SiC MOSFETをパワーデバイスとして用いるには高耐圧を維持するため、しきい値電圧をある程度大きくする必要がある。また同時に低いオン抵抗を実現するため、MOSFETのチャネル移動度を大きくする（チャネル抵抗を小さくする）必要がある。【０００３】
特開２００８−２７０２５８号公報（特許文献１）には、Siトレンチ内にSi酸化膜/Si窒化膜/Si酸化膜（ONO膜）で形成されたゲート絶縁膜や浮遊ゲートを形成し、そのONO膜や浮遊ゲートにキャリアを注入することでSiトレンチ型MOSFETのしきい値電圧を所望の値にシフトさせる方法が記載されている。さらに、電荷を注入する方法として、Si基板側からFN電子注入で電子を注入する方法と、ドレインーソース間に電圧を印加してアバランシェブレークダウンによって電荷を注入する方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０２５８号公報
【特許文献２】特開２０１１−９１１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
SiC MOSFETの課題の１つに、大きいしきい値電圧と、大きいチャネル移動度の両立である。【０００６】
図１７にONO膜をゲート絶縁膜とするSiC MOSFETのゲート電圧（Vg）-ドレイン電流(Id)特性を、図１８にゲート電圧(Vg)-相互コンダクタンス(Gm)特性を示す。例えば、ONO膜に電荷（本図では電子注入）を注入すると、図１７に示したようにVg-Id特性は初期特性から図の右側に平行シフトする。同様に、図１８に示したように相互コンダクタンス(Gm)の最大値は一定のまま、右側に平行シフトする。つまり、チャネル領域の上部に存在するONO膜や浮遊ゲートに電子を注入することで、しきい値電圧は大きくなりサージ等のノイズに対する信頼性を向上させることができる。【０００７】
一方、ゲートドライバのオン電圧出力であるゲート電圧（Vg）を一定にした状態で単純にしきい値電圧を大きくすると、ゲート電極に印加されるオーバードライブ電圧（しきい値電圧を超えて印加される電圧）は減少するため、そのゲート電圧(Vg)におけるドレイン電流(Id)は必ず減少する。図１７の場合、ゲート電圧Vg=20Vのドレイン電流（Id）は、しきい値電圧（Vt）の上昇に伴い大きく減少する。つまり、相対的にはチャネル移動度が小さくなったことと同じ結果になり、大きいしきい値電圧と大きいチャネル移動度を両立する課題の解決にはならない。【０００８】
本発明の目的は、SiC-MOSFETにおいて、大きいチャネル移動度と、大きいしきい値電圧を両立させることにある。
【課題を解決するための手段】
【０００９】
上記課題を達成する一つの手段は、ゲート絶縁膜に電荷捕獲特性を有する積層絶縁膜を備えたSiC MOSFETにおいて、SiC MOSFETのチャネル長方向のしきい値電圧を不均一にするものであり、特に、チャネル長方向のしきい値電圧の最大値を有する領域をその他のしきい値電圧を有する領域に比べ短くしたものである。
【発明の効果】
【００１０】
本発明によれば、大きいしきい値電圧と大きいチャネル移動度を両立したSiC MOSFETを得ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１のSiC DiMOSFET断面構造の一部である。
【図２】実施例１のSiC DiMOSFET断面構造の一部である。
【図３】実施例１のSiC DiMOSFET断面構造の一部である。
【図４】実施例１のSiC DiMOSFET断面構造の一部である。
【図５】実施例１のSiC DiMOSFET断面構造の一部である。
【図６】実施例１のSiC DiMOSFET断面構造の一部である。
【図７】実施例１のSiC DiMOSFET断面構造の一部である。
【図８】実施例１のSiC DiMOSFET断面構造の一部である。
【図９】実施例１のSiC DiMOSFET断面構造の一部である。
【図１０】実施例１のSiC DiMOSFET断面構造の一部である。
【図１１】実施例１のSiC DiMOSFET断面構造の一部である。
【図１２】実施例１のSiC DiMOSFET断面構造の一部である。
【図１３】実施例１のSiC DiMOSFET断面構造の一部である。
【図１４】実施例１のSiC DiMOSFET断面構造の一部である。
【図１５】実施例１のSiC DiMOSFET断面構造の一部である。
【図１６】実施例１の電界集中を説明する図である。
【図１７】従来のSiC MOSFETに電子注入を行った時のゲート電圧-ドレイン電流特性である。
【図１８】従来のSiC MOSFETに電子注入を行った時のゲート電圧-相互インダクタンス特性である。
【図１９】実施例１のSiC MOSFETに電子注入を行った時のゲート電圧-ドレイン電流特性である。
【図２０】実施例１のSiC MOSFETに電子注入を行った時のゲート電圧-相互インダクタンス特性である
【図２１】SiC MOSFETに電子注入を行った場合の、しきい値電圧とドレイン電流比の関係を比較した図である。
【図２２】SiC MOSFETに電子注入を行った場合の、しきい値電圧と最大相互コンダクタンス比の関係を比較した図である
【図２３】実施例２のSiC DiMOSFET断面構造の一部である。
【図２４】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図２５】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図２６】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図２７】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図２８】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図２９】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図３０】実施例３のSiC トレンチゲートMOSFET断面構造の一部である。
【図３１】本発明の効果を説明するチャネル方向とVtの関係を示す図である。
【図３２】本発明の効果を説明する等価回路を示す図である。
【発明を実施するための形態】
【００１２】
本願に含まれる発明のうち、上記課題を達成する一つの手段は、ゲート絶縁膜に電荷捕獲特性を有する積層絶縁膜を備えたSiC MOSFETにおいて、SiC MOSFETのチャネル長方向のしきい値電圧を不均一にするものであり、特に、チャネル長方向のしきい値電圧の最大値を有する領域をその他のしきい値電圧を有する領域に比べ短くしたものである。
【００１３】
具体的には、ゲート絶縁膜に電荷捕獲特性を有する積層絶縁膜を備えたSiC MOSFETを作製し、上記ゲート絶縁膜に電荷(電子)を注入して、しきい値電圧を大きくする。その際、ゲート絶縁膜の局所領域の電子捕獲量だけを大きくすることで、大きいしきい値電圧と大きいチャネル移動度のSiC MOSFETを得ることができる。
【００１４】
このように、局所領域の電子捕獲量を大きくする方法として好ましいのは、局所領域だけ電界集中を発生させゲート絶縁膜の局所領域の電子注入量を増加させる方法である。具体的には、(1)チャネルが形成されるSiC基板表面の局所領域に（微細な）凹凸を形成し、FN電子注入でゲート絶縁膜に電子を注入する方法、(2)ゲート電圧とドレイン電圧(ソース電圧)を調整し、ホットキャリアを発生させてゲート絶縁膜に電子を注入する方法等が挙げられる。
【００１５】
上記(1)の方法は、チャネル領域全面に電子は注入されるが、局所領域中に凸部があった場合、その凸部で電界集中が発生し、他の領域に比べ電子注入量が増加し電子捕獲量が増える。つまり、凸部が存在する局所領域だけVtが大きくなる。
【００１６】
上記(2)の方法は、ホットキャリアによる電子の局所注入であるが、SiC MOSFETがスイッチング動作する場合のソース端部に電子を注入することが重要である。そのためには、通常動作のドレイン側(SiC基板の裏面)を接地し、ソース(SiC基板表面側)とゲート電圧を調整することでホットキャリアを発生させ、ソース端部のゲート絶縁膜に電子を注入させる必要がある。従って、ソース端部へのホットキャリアを注入するためには、チャネル領域となるp型ボディーとソース領域を別々に制御するデバイス構造が必要になる。
【００１７】
ゲート絶縁膜への局所電子注入で注意しなければならない点は、極力ドレイン端部から離れた場所に電子注入を行うことである。通常のスイッチング動作では、ドレイン端部の空乏層がソース側に延びる。この時、ドレイン端部のゲート絶縁膜に注入させた電子の電界がシールドされVtが低下する。つまりドレイン側の電位によってVtが変動することになる。このため、ゲート絶縁膜への電子の局主注入を行う場合は、Vtが最も大きくなる領域を極力ソース側に配置することが重要となる。
【００１８】
電荷捕獲特性を有する積層絶縁膜をSiC MOSFETのゲート絶縁膜として用いているが、電荷捕獲特性を有するゲート絶縁膜としては、電荷捕獲膜の上下に捕獲した電荷に対する電位障壁膜を有する３層積層膜が挙げられる。例えばSi酸化膜/Si窒化膜/Si酸化膜、Si酸化膜/Si窒化膜/Si酸窒化膜、Si酸化膜/アルミナ膜/Si酸化膜、Si酸化膜/アルミナ膜/Si酸窒化膜などが代表的な絶縁膜である。上記積層膜は、中央部のSi窒化膜やアルミナ膜が電荷保持膜で、その上下のSi酸化膜やSi酸窒化膜が電位障壁膜である。本明細書では、電荷捕獲膜の上下側に位置する電位障壁膜を、それぞれトップバリア膜、ボトムバリア膜と記述する。
【００１９】
積層膜に電子を注入するとボトムバリア膜/電荷捕獲膜の界面、及び電荷捕獲膜/トップバリア膜の界面に電子が捕獲される。Si窒化膜やアルミナ膜の電子の捕獲準位は、伝導帯から1eV以上の深さに存在しており、非常に安定した捕獲特性示す。また、フラッシュメモリーに代表されるポリSi膜を用いた浮遊ゲート構造と異なり、離散的な電荷捕獲であるためバリア膜の一部に欠陥が生じても、その局所部分だけの電荷が減少するだけで、MOSFETのしきい値電圧の変動は殆ど起こらないなどの利点もある。
【００２０】
電荷捕獲膜となるSi窒化膜やアルミナ膜の膜厚は、5nm以下になると十分な捕獲特性を示さないため5nm以上にすることが望ましい。電荷捕獲膜の上下に位置するバリア膜の膜厚は、電荷捕獲特性（リテンション特性）を左右するため非常に重要である。我々の検討によれば、例えば、ゲート電界が約3MV/cm、175℃の環境化(10年間)で、しきい値電圧変動量を0.5V以下を保障するには、上下のバリア膜の膜厚は約10nm以上が必要であった。従って、本発明で用いるゲート絶縁膜は電荷捕獲膜が5nm以上、上下のバリア膜がそれぞれ10nm以上必要なので、物理的な膜厚下限は約25nmとなる。
【００２１】
上下のバリア膜の膜厚は同じ膜厚でも問題は無いが、ゲート絶縁膜の設定膜厚が25nm以上であれば、トップバリア膜の膜厚を厚くする方が好ましい。これは、電気的に等価な膜厚のゲート絶縁膜に同じ電子数を捕獲させて比較した場合、トップバリア膜の膜厚が厚いほど、しきい値電圧シフトが大きいためである。言い換えれば、目標とするしきい値電圧を得るにはトップバリア膜の膜厚が厚いほど、捕獲電子数を少なくできるためバリア膜にかかる電界が小さくなる。この結果、リテンション特性が向上する利点がある。
【００２２】
また、同じ膜種で同じ膜厚のバリア膜で比較した場合、電荷捕獲膜はSi窒化膜よりもアルミナ膜を用いる方が好ましい。Si窒化膜は正の固定電荷を、アルミナ膜は負の固定電荷を含んでいる。電子を捕獲する前の、初期のしきい値電圧を比較すると、負の固定電荷を含むアルミナ膜の方が大きい値を示す。このため、アルミナ膜を用いた方が捕獲させる電子数を小さくすることができるので、リテンション特性が更に向上する。
【００２３】
SiC基板に接するボトムバリア膜は、SiC基板を熱酸化して形成したSi酸化膜を、高温のNO雰囲気中で酸窒化処理して形成したSi酸窒化膜、又は化学気相成長法（CVD法）で形成したSi酸化膜を高温のNO雰囲気中で酸窒化処理して形成したSi酸窒化膜、又はSiC基板を高温のNO雰囲気中で直接酸窒化して形成したSi酸窒化膜を用いる方が好ましい。これは、NO酸窒化処理によりSiC基板界面の界面準位が減少するためである。
【実施例１】
【００２４】
実施例１は、４H−SiC基板の(0001)Si面に形成したDiMOSFET(Double-Implanted MOSFET)である。【００２５】
図１は、本実施例で作製したDiMOSFETの断面構造である。101は高濃度n型SiC基板、102は低濃度n型ドリフト層、104はp型ボディ層、106はSiC裏面側の高濃度n型層、109は高濃度n型拡散層、111は高濃度p型拡散層、112、115は絶縁膜、113は電荷保持特性を有するゲート絶縁膜、114はゲート電極、117はシリサイド層、118は裏面シリサイド層（ドレイン電極）、119はアルミ配線（ソース電極）である。【００２６】
図２は図１に示したDiMOSFETのチャネル領域の拡大図である。【００２７】
DiMOSFETのチャネルは、ゲート電極114とp型ボディ層104で挟まれた領域に形成される。本実施例では、この後、このチャネル領域の直上に位置する電荷保持特性を有するゲート絶縁膜113の局所領域に電子を不均一に注入し、この領域のしきい値電圧を不均一にする。【００２８】
ソース電極119をアースに、ドレイン電極118に正電圧を、ゲート電極114に正電圧（しきい値電圧以上）を印加してソース119とドレイン118間に電流を流す(SiC基板の縦方向)。ゲート電圧をしきい値電圧以下に設定すると電流は遮断される。【００２９】
以下、図を用いて本実施例によるDiMOSFETの作製方法を記述する。なお、本実施例では、３仕様のSiC DiMOSを作製する。試料No.1は、従来方法で形成したSiC DiMOS、試料No.2とNo.3は、本発明によるSiC DiMOSである。試料No.2はpボディー形成プロセスでSiC基板表面に微細な凹凸を形成した。また、試料No.3は、高濃度n型拡散層(ソース)形成プロセスでSiC基板表面に微細な凹凸を形成した。従来方法では、SiC基板表面に微細な凹凸は形成されない。【００３０】
まず、低濃度n型ドリフト層102が約10um形成（エピタキシャル成長）された高濃度n型SiC基板101を準備し、p型ボディのイオン注入のマスクとなるSiO2パターン103を形成した(図３)。ここで、試料No.1(従来法)とNo.3(本発明)は、SiO2パターンパターンを形成しただけであるが、試料No.2は、故意に低濃度n型ドリフト層102のエッチングを追加した。ここでは、低濃度n型ドリフト層102のエッチング深さを約10nmとした。【００３１】
次に、上記SiO2パターン103をマスクとしてp型ボディ104となる領域にアルミニウムをイオン注入する(図４)。一般にイオン注入法では、注入イオンの斜め成分があるためSiO2パターン103の両端部から内側の領域にもイオンが注入される。これは注入条件で異なるが、本実施例ではSiO2パターン103エッジから100nm程度の進入長であった。図５に、低濃度n型ドリフト層102のエッチングを追加した試料No.2の断面を示す。図５は図４の破線Ａ領域の拡大図である。なお、試料No.1、No.3は図４のままである。このように試料No.2においては、低濃度n型ドリフト層102表面に約10nm程度の微細な段差105を形成した。この後、ドレインとなるSiC基板101の裏面側に高濃度の窒素をイオン注入し、高濃度n型層106を形成した。【００３２】
次に、上記SiO2パターン103を除去した後、高濃度n型拡散層のイオン注入のマスクとなるSiO2パターン107をSiC基板表面に形成した(図６)。ここでは、試料No.1(従来法)とNo.2(本発明)は、SiO2パターンパターンを形成しただけであるが、試料No.3は、故意に低濃度n型ドリフト層102のエッチングを追加した。ここでも、低濃度n型ドリフト層102のエッチング深さを約10nmとした。【００３３】
続いて、減圧化学気相成長法(LP-CVD法)を用いて、厚さ200nmのSiO2膜108を全面に形成した後、200nmのSiO2膜を異方性ドライエッチングして、上記SiO2パターン107の側壁にSiO2サイドスペーサ108を形成した。この後、SiO2パターン107とサイドスペーサ108をマスクとして高濃度n型拡散層109となる領域に窒素のイオン注入を行った。図８に、低濃度n型ドリフト層102のエッチングを追加した試料No.3の断面を示す。図８は図７の破線Ｂ領域の拡大図である。なお、試料No.1、No.2は図７のままである。このように試料No.3においては、低濃度n型ドリフト層102表面に約10nm程度の微細な段差105を形成した。この窒素イオン注入においてもイオンの斜め成分により、SiO2パターン108エッジから約100nm程度の進入長があった。図８に示したように、試料No.3の低濃度n型ドリフト層102表面に形成した微細な段差105は、高濃度n型拡散層109の外に形成される。高濃度n型拡散層109エッジから微細段差105までの距離は、SiO2サイドスペーサの成膜膜厚で調整可能である。今回の窒素イオン注入条件では、SiO2サイドスペーサの膜厚を100nm以下にした場合、微細段差105は高濃度n型拡散層109内に形成されてしまう。ソース領域となる高濃度n型拡散層109の上部に電子を注入しても、しきい値電圧には全く影響がないため、この微細段差は高濃度n型拡散層109の外に形成する必要がある。本実施例では、高濃度n型拡散層109エッジから約100nm離れた場所に微細段差105を形成した。【００３４】
次に、SiO2パターン107、108を除去した後、高濃度p型拡散層111のイオン注入マスクとなるSiO2パターン110を形成した。続いて、アルミニウムのイオン注入を行い、高濃度p型拡散層111を形成した。この後、全てのSiO2パターンを除去した後、SiC基板の表面と裏面にプラズマCVD法で50nmの炭素膜（表記せず）を形成し、1800℃、2分の活性化アニールを行った。続いて、プラズマエッチングにより上記炭素膜を除去した後、所定の洗浄を行いSiC基板の清浄化を行った。【００３５】
次に、SiC基板の表面側にCVD法により約500nmのSi酸化膜112を形成した後、ゲート絶縁膜113が形成される領域を開口し、SiC基板表面を局所的に露出させた（図１０）。【００３６】
次に、電荷捕獲特性を有する積層ゲート絶縁膜113を形成した（図１１）。本実施例で形成したゲート絶縁膜113は、図１２に示したように3層膜から形成されている。先ず、最初に1300℃のNOガス雰囲気中でSiC基板を熱処理し、10nmのSi酸窒化膜113aを形成した。次に、トリメチルアルミニウム（TMA）とオゾン（O3）を原料ガスとする原子状CVD法(以下、ALD−CVD法と記載)により10nmのアルミナ膜113bを形成した。続いて、ジクロルシラン(SiH2Cl2)と亜酸化窒素(N2O)を原料ガスとするCVD法で、Si酸化膜113cを35nm形成した後、850℃のウエット酸化を10分行い上記Si酸化膜113cの改質を行った。ここで、最下層のSi酸窒化膜113aがボトムバリア膜113a、最上層のSi酸化膜113cがトップバリア膜113c、中間層のアルミナ膜113bが電荷保持膜113bである。【００３７】
本実施例では、上記ボトムバリア膜113aはSi酸窒化膜113aと記載しているが、厳密にはバルク領域の窒素濃度は極僅かであり、殆どの窒素はSiC界面に存在している。このSiC界面に存在する窒素が、4H-SiC基板界面の界面準位密度を小さくしている。我々の検討では、高濃度のNO雰囲気（約90%）で、1300℃の熱処理を行った場合、SiC基板界面の窒素濃度は約1％であった。NOアニールの有無で界面準位密度を比較した結果、NOアニールを行うことで炭化珪素の伝導帯近傍の界面準位は約1桁減少した。【００３８】
次に、ジシラン(Si2H6)とフォスフィン(PH3)を原料ガスとするCVD法により500nmのリンドープ非晶質Si膜を形成した後、高温の熱処理によりリンドープ多結晶Si膜114とした。この後、リソグラフィーとドライエッチング技術を用いて上記リンドープ多結晶Si膜加工してゲート電極114とした。本実施例では、ゲート電極114下のゲート絶縁膜113の一部もドライエッチングにより除去した。図１３に示すように、本実施例で形成するDiMOSFETのゲート電極113エッジは、厚いSi酸化膜112の上で加工されており、ゲート絶縁膜113の信頼性が劣化しないように配慮している。【００３９】
次に、CVD法で絶縁膜115を形成した後、SiC基板の高濃度p型拡散層111と高濃度n型拡散層109が同時に露出する開口部116を形成した。この後、上記開口部116底部の拡散層表面とSiC基板の裏面にニッケルシリサイド117、118を形成した（図１４）。図１４には、図示していないが、この後、ゲート電極114の表面が露出する開口部を形成した。【００４０】
最後に、ニッケルシリサイド表面のドライ洗浄を行いTi/TiN/AL積層膜を堆積した後、上記積層配線を所定の形状に加工してソース配線119とゲート電極パッドを形成した（図１５）。【００４１】
完成した3つの試料に外部から電圧を印加することで、積層ゲート絶縁膜113への電子注入を行った。積層ゲート絶縁膜113への電子注入は、ソース電極119、ドレイン電極118を0Vに固定し、ゲート電極114にパルスの直流電圧(DC)を38V印加して行った。パルス幅は100ナノ秒とし、各しきい値電圧毎のゲート電圧-ドレイン電流特性（Vg-Id特性）やゲート電圧-相互インダクタンス特性(Vg-Gm特性)を比較した。【００４２】
図１７、図１８に従来法である試料No.1の特性を、図１９、図２０に本実施例の試料No.3の特性を示す。なお、本実施例の試料No.2の電気特性の結果は、試料No.3の結果と殆ど同じ特性を示したため、本実施例では試料No.3のデータを記載した。図１７、図１８に示したように、従来法で形成したSiC MOSFETはゲート絶縁膜113への電子注入に伴い、Vg-Id特性やVg-Gm特性は正方向に平行シフトした。一方、図１９、図２０に示したように、本実施例のSiC MOSFETは電子注入に伴い、しきい電圧は大きくなるがVg-Id特性やVg-Gm特性は平行シフトではないことが分かる。具体的には、Vg-Id特性は電子注入に伴い、ドレイン電流が小さい領域は大きく正方向にシフトするが、ドレイン電流が大きい領域の変動は小さい。また、Vg-Gm特性は電子注入に伴いGm最大値が増加していくことが分かる。【００４３】
図１７〜図２０を図２１と図２２に比較して示した。図２１は、ゲート電圧Vg=20Vのドレイン電流を、電子注入前のドレイン電流で規格化した図である。一方、図２２は、相互インダクタンス(Gm)の最大値を、電子注入前のGm最大値で規格化した図である。図２１のドレイン電流で比較すると、従来法は電子注入に伴いドレイン電流が急激に減少するのに対し(例えば、しきい電圧=8Vでドレイン電流は約68％)、本発明におけるドレイン電流の減少は大幅に抑制されていることが分かる（例えば、しきい電圧=8Vでドレイン電流は約92％）。【００４４】
同様に、図２２の最大相互インダクタンス(Gm_max)で比較すると、従来法は電子注入に伴い僅かにGm_maxが減少するのに対し、本発明におけるGm_maxは急激に増加することが分かる。【００４５】
図１６を用いて本発明における電子注入のモデルを説明する。図１６は、p型ボディ104内に形成した微細な段差105の領域を拡大した図である。積層ゲート絶縁膜113に電子注入を行う場合は、ソース拡散層109、ドレイン118、p型ボディ104を０Vに固定し、ゲート電極114に正電圧を印加する。この場合、p型ボディ表面にはチャネルが形成され、SiC基板側からゲート電極に向かって電子が注入される。この際、ゲート電極114からの電気力線はSiC基板の微細な段差105に向かって集中するため、この部分の電子注入量(電流)が他の部分に比べ大きくなる。すなわち、この局所的な段差105近傍のゲート絶縁膜113の電子捕獲量は他の領域に比べ大きくなり、結果的にこの微小な領域のしきい値電圧が上昇する。これは、図３２に示した等価回路と同じようになり、相互コンダクタンス(チャネル移動度含む)の大きい、短チャネルMOS METの特性が発現する。【００４６】
本実施例では、pボディ104や高濃度n型拡散層109形成時にSiC基板表面に微細な段差を形成したが、SiC MOSFETのチャネルが形成される領域であれば、どの段階で形成しても良い。但し、ドレイン端部に近い領域は、ドレインから延びる空乏層の影響で、しきい電圧が変動してしまうため極力ソース側に近い方向に設けることが好ましい。我々は、電界集中を発生させる微細な段差とドレイン端部からの距離とドレイン電圧をパラメータとして、しきい値電圧の変動量に関する検討を行った。その結果、ドレイン端部から100nmでの範囲では、しきい値電圧は大きく変動するが100nm程度から変動量が減少し、約200nm離れた位置であれば、しきい電圧の変動は殆ど無かった。従って、チャネル形成領域に形成する微細な段差は、ドレイン端部から100nm以上の位置に設定することが好ましい。また、ドレイン端部から200nm以上の位置に設定することがより好ましい。【００４７】
一方、電界集中を発生させる微細な段差105の深さ方向についても検討を行った。SiC基板側からゲート絶縁膜113へ電子を注入する場合、ゲート絶縁膜113に掛かる電界集中の大きさは、段差105の曲率半径とゲート絶縁膜113の厚さで決まる。本発明における段差105の曲率半径は、段差105の大きさ(深さ)と考えても良い。我々が検討した範囲では、段差105の深さがゲート絶縁膜113の物理的な膜厚の10%以上であれば、十分な電界集中効果が得られた。但し、段差を大きくし過ぎるとゲート絶縁膜の信頼性劣化や電荷保持特性の劣化を招いた。我々が検討した範囲では、電界集中による本発明の効果が十分に得られ、且つゲート絶縁膜の信頼性劣化を招かないためには、段差の深さをゲート絶縁膜の物理的な厚さの5％以上40％以下の範囲が有効であった。
【実施例２】
【００４８】
次に、実施例２について説明する。実施例１では、ゲート絶縁膜の局所的な電子注入を、構造的な電界集中により実現したが、本発明ではホットキャリア注入による電子の局所注入を行う。但し、実施例1でも記載したように、スイッチング動作時のドレインとなる領域近傍に電子を注入すると、スイッチング動作による、しきい電圧の変動が発生する。従って、ソース端部に電子注入することが必須となる。通常のSiC DiMOSは、pボディとソース拡散層が同電位に固定されているため、ソース端部へのホットキャリア注入は出来ない。このため、本実施例では、ソース電位とpボディの電位を分離できる構造とし、ソース端部に電子注入を行うことを特徴とする。【００４９】
図２３に実施例２で作製したSiC DiMOSの断面構造図を示す。図１に示した実施例1の試料No.1と同様に、pボディ領域には微細な段差を形成していない。実施例１のSiC DiMOSと異なる点は、高濃度n型拡散層209と高濃度p型拡散層211が分離されており、それぞれ、ソース配線219とpボディ配線220に分離して接続されていることである。その他の形成方法や構造は、殆ど同じである。【００５０】
図２３に示したSiC DiMOSを完成後、外部からの電圧制御によりソース209端部のゲート絶縁膜213にホットキャリアによる電子を注入した。なお、通常のスイッチング動作時の電流注入時はSiC DiMOSは裏面側に正電圧を印加するため裏面側がドレインとなるが、本実施例におけるホットキャリア注入時のドレインは、スイッチング動作時のソースであることに注意願いたい。ここでは、混乱を避けるため、スイッチング動作時の呼称で記載する。【００５１】
ホットキャリアの注入条件は、pボディ204の電位を0V、ドレイン218の電位を0V、ソース電位＝ゲート電位として注入した。例えば、ゲート電圧＝ソース電圧＝20Vとし、ソースとなる高濃度n型拡散層209の端部のゲート絶縁膜213の局所領域に電子を注入した。【００５２】
ホットキャリアによる電子注入前後で比較すると、実施例１に示した効果と、殆ど同様の効果が得られた。【００５３】
ホットキャリア注入後、チップのダイシングを行いワイヤボンディングを行う際、上記pボディ配線220とソース配線219を同一のワイヤボンディングで繋げることで、実施例１で作製したSiC DiMOSと同じ動作を行うことが出来た。
【実施例３】
【００５４】
実施例１では、横型のSiC DiMOSの実施例を示したが、本実施例ではトレンチゲート電極型のSiC-MOSFET（以下SiC-UMOSと記載）への適用例を記載する。【００５５】
図２４にSiC UMOSFETの断面構造図を示す。301は高濃度n型SiC基板、302は低濃度n型ドリフト層、304はp型ボディ層、306はSiC裏面側の高濃度n型層、309は高濃度n型拡散層、311は高濃度p型拡散層、312、315は絶縁膜、313は電荷保持特性を有するゲート絶縁膜、314はゲート電極、317はシリサイド層、318は裏面シリサイド層（ドレイン電極）、319はアルミ配線（ソース電極）である。SiC UMOSの特徴は、チャネル領域がp型ボディ304の縦方向（トレンチ溝の側壁）に形成され、オン抵抗が小さい特徴がある。本実施例では、実施例１に示したようにチャネルが形成されるpボディ304領域に、微細な段差を形成し、電界集中を利用したゲート絶縁膜313への電子注入で、高いしきい電圧と大きい移動度を両立することである。【００５６】
以下、本発明の重要な部分を抜粋して説明する。先ず、低濃度n型ドリフト層基板302上に、p型ボディ304、高濃度n型拡散層309をイオン注入法により形成する。次に、SiO2パターン312aを所定の形状に形成し、それをマスクとして高濃度n型拡散層309をドライエッチングする（図２５）。次に、LP-CVD法により厚さ20nmのSiO2膜を全面に形成した後、異方性ドライエッチング法により、上記SiO2パターン312aの側壁部と高濃度n型拡散層309の側壁部にSiO2サイドスペーサ312bを形成する（図２６）。続いて、上記SiO2パターン312aとSiO2サイドスペーサ312bをマスクとして、p型ボディ304、及び低濃度n型ドリフト層基板302の一部をドライエッチングして、ゲート電極314が形成されるトレンチ溝312cを形成する（図２７）。次に、マスクとなっていたSiO2パターンを全て除去すると、図２８に示したように、p型ボディ304の側壁部には、深さが約20nmの微細な段差305が形成される。この段差305の深さは、上記SiO2サイドスペーサ312bの膜厚で制御可能である。また、トレンチ溝312c内の縦方向の位置は、高濃度n型拡散層309をエッチングする深さで制御することができる。【００５７】
次に、絶縁膜となるSiO2膜312を形成した後、パターンニングして高濃度n型拡散層309上部を絶縁する（図２９）。次に、電荷保持特性を有する積層ゲート絶縁膜313を形成した後、ゲート電極314を形成する。【００５８】
この後、所定のプロセスにより図２４に示したSiC UMOSを形成した。本実施例においても、p型ボディ304内に微細な段差305が無い従来法と本発明の比較を行った。電子注入条件、評価条件は、実施例1と同じである。本実施例においても、電子注入に伴うドレイン電流減少の抑制効果や、相互コンダクタンスの増加が観測された。すなわち、高いしきい値電圧と大きいチャネル移動度を有するSiC MOSFETが得られた。【００５９】
本実施例では、電荷保持特性を有するゲート絶縁膜として、Si酸化膜/アルミナ膜/Si酸窒化膜の例を示したが、電荷保持特性とその上下に電位障壁膜（バリア膜）を備えた積層膜ならば同様の効果が得られた。例えば、Si酸化膜/Si窒化膜/Si酸化膜、Si酸化膜/Si窒化膜/Si酸窒化膜、Si酸化膜/アルミナ膜/Si酸化膜等の積層膜においても、電子を捕獲させることでしきい電圧を大きくすることが可能である。
【符号の説明】
【００６０】
１０１、２０１、３０１：高濃度n型SiC基板、
１０２、２０２、３０２：低濃度n型ドリフト層、
１０４、２０４、３０４：p型ボディ層、
１０６、２０６、３０６：裏面高濃度n型層、
１０９、２０９、３０９：高濃度n型拡散層、
１１１、２１１、３１１：高濃度p型拡散層、
１１３、２１３、３１３：電荷保持特性を有するゲート絶縁膜、
１１４、２１４、３１４：ゲート電極、
１１２，１１５、２１２、２１５、３１２、３１５：絶縁膜、
１１７、２１７、３１７：シリサイド層、
１１８、２１８、３１８：ドレイン電極（シリサイド層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【手続補正書】
【提出日】平成27年7月29日(2015.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
SiC基板上に形成されたMOS型電界効果トランジスタであって、
ゲート絶縁膜と接する面に段差のあるSiCの半導体層を備え、
前記ゲート絶縁膜は、電荷蓄積膜を含む積層膜であることを特徴とするMOS型電界効果トランジスタ。
【請求項２】
請求項１において、
前記SiCの半導体層にトレンチを備え、
前記トレンチ上に前記ゲート絶縁膜を備えていることを特徴とするMOS型電界効果トランジスタ。
【請求項３】
請求項１において、
前記ゲート絶縁膜は下層電位障壁膜と、前記下層電位障壁膜に接する電荷蓄積膜と、前記電荷蓄積膜と接する上層電位障壁膜を有することを特徴とするMOS型電界効果トランジスタ。
【請求項４】
請求項１において、
前記電荷蓄積膜に電子が捕獲されていることを特徴とするMOS型電界効果トランジスタ。
【請求項５】
請求項４において、  
前記電荷蓄積膜には電子が局所的に捕獲されていることを特徴とするMOS型電界効果トランジスタ。
【請求項６】
請求項１において、
ソース電極とドレイン電極との間にチャネルが構成され、
前記チャネルのチャネル長方向のしきい値電圧が2つ以上存在し、しきい値電圧が最も大きい領域のチャネル長が最も小さいことを特徴とするMOS型電界効果トランジスタ。
【請求項７】
請求項１において、
前記段差のゲート絶縁膜の厚さ方向の深さが、ゲート絶縁膜の物理膜厚の5％以上40％以下であることを特徴とするMOS型電界効果トランジスタ。
【請求項８】
請求項６において、
前記しきい値電圧が最も大きい領域がドレイン端部より100nm以上離れていることを特徴とするMOS型電界効果トランジスタ。
【請求項９】
請求項８において、
前記しきい値電圧が最も大きい領域がドレイン端部より200nm以上離れていることを特徴とするMOS型電界効果トランジスタ。
【請求項１０】
請求項1において、
前記ゲート絶縁膜は、前記下層電位障壁膜がSi酸化膜、もしくはSi酸窒化膜、電荷蓄積膜が酸化アルミニウム膜、もしくはSi窒化膜、上層電位障壁膜がSi酸化膜の組み合わせから構成された、積層膜であることを特徴とするMOS型電界効果トランジスタ。
【請求項１１】
請求項２において、
SiC基板側からのFN電子注入により、前記電子の捕獲がなされていることを特徴とするMOS型電界効果トランジスタ。
【請求項１２】
請求項３において、
SiC基板側からのホットキャリア電子注入により、前記電子の捕獲がなされていることを特徴とするMOS型電界効果トランジスタ。
【国際調査報告】
2014010006.tif 000035
2014010006.tif 000036
2014010006.tif 000037
2014010006.tif 000038