(57)【要約】１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができ、しかも、封止樹脂中の可動イオンによる半導体装置の特性変動を抑えることができる半導体装置の製造方法を実現する。半導体装置の製造方法において、半導体装置（サイリスタ）１００を構成する拡散領域（カソード領域）１０３を固相拡散により形成する固相拡散工程を含み、該固相拡散工程は、半導体基板（Ｎ型シリコン基板）１０１上に不純物の拡散源となる高濃度不純物層を該高濃度不純物層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、熱処理により該高濃度不純物層から不純物を該半導体基板に拡散させて拡散領域を形成する工程と、該熱処理を行った後、該高濃度不純物層を除去する工程とを含む。
2014064873.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を構成する拡散領域を固相拡散により形成する固相拡散工程を含む半導体装置の製造方法であって、
該固相拡散工程は、
半導体基板上に不純物の拡散源となる拡散源層を該拡散源層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、
熱処理により該拡散源層から不純物を該半導体基板に拡散させて該拡散領域を形成する工程と、
該熱処理を行った後他の処理を行う前に該拡散源層を除去する工程と
を含む、半導体装置の製造方法。
【請求項２】
前記他の処理を行った後、前記半導体基板を封止樹脂により封止する前に、該封止樹脂中のイオンが該半導体基板に侵入するのを阻止するイオン侵入阻止層を該半導体基板の全面に形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記固相拡散工程は、
前記半導体基板上に開口を有する絶縁膜を形成する工程を含み、
前記拡散源層の形成工程は、該絶縁膜上に該拡散源層を、該拡散源層が該絶縁膜の開口を介して該半導体基板に接するように堆積する工程である、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜の形成工程は、
前記半導体基板上に前記絶縁膜として熱酸化膜を形成する工程と、
該熱酸化膜を選択的にエッチングして、該半導体基板の不純物を拡散すべき領域に対応する部分に該熱酸化膜の開口を形成するエッチング工程と
を含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記固相拡散工程では、前記拡散源層として、リンをドープした高濃度シリコン酸化膜を用い、
該固相拡散工程後の酸化膜形成工程では、該拡散源層としての高濃度シリコン酸化膜を除去した状態で、前記半導体基板の全面にノンドープのシリコン酸化膜を形成し、続いて、該ノンドープのシリコン酸化膜上にリンをドープした高濃度のシリコン酸化膜を前記イオン注入阻止層として形成する、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、固相拡散により深い拡散領域を形成する工程を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、大電流，高耐圧素子としてサイリスタ等のバイポーラ型半導体素子が用いられているが、一般的にサイリスタのカソード領域の形成には、大電流を扱う関係から半導体基板の深くまで不純物を拡散する拡散処理が必要であり、従来は、不純物の拡散源となる高濃度不純物層を半導体基板上に形成した後、熱処理によりこの高濃度不純物層から半導体基板の所定の領域に不純物を拡散して深いカソード領域を形成している。【０００３】
図１４は、従来のサイリスタを説明する図であり、図１４（ａ）はサイリスタの等価回路を示し、図１４（ｂ）はサイリスタの概念的な構造を示し、図１４（ｃ）はサイリスタを構成する拡散領域のレイアウトを示し、図１４（ｄ）は、図１４（ｃ）のＤａ−Ｄａ’線部分の断面構造を模式的に示している。また、図１５は、図１４（ｃ）のＤｃ−Ｄｃ’線部分の断面構造を模式的に示している。【０００４】
サイリスタ１０は、図１４（ａ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを、一方のトランジスタＴｒ１のベース及びコレクタがそれぞれ他方のトランジスタＴｒ２のコレクタ及びベースとなるように組み合わせたものであり、図１４（ｂ）に示すように、主電流Ｉｍの経路を形成する４つの半導体領域（Ｐ領域Ｒ１、Ｎ領域Ｒ２、Ｐ領域Ｒ３及びＮ領域Ｒ４）から構成されている。ここで、ＰＮＰトランジスタＴｒ１のエミッタがサイリスタのアノード（Ｐ領域Ｒ１）Ａとなっており、ＮＰＮトランジスタＴｒ２のエミッタがサイリスタのカソード（Ｎ領域Ｒ４）Ｃとなっており、また、ＰＮＰトランジスタＴｒ１のコレクタとＮＰＮトランジスタＴｒ２のベースとの共通領域（Ｐ領域Ｒ３）がサイリスタのゲートＧとなっている。【０００５】
また、ゲートＧからカソードＣには、サイリスタ１０のオンオフを制御する制御電流Ｉｃが流れるようになっており、つまり、ゲートＧからカソードＣへ制御電流（ゲート電流）Ｉｃを流すことにより、アノードＡとカソードＣの間を導通させて主電流Ｉｍを流すことができる。なお、フォトトライアックの場合は、ゲート電流（トリガ電流）は、ＬＥＤを発光させて発生させる。【０００６】
このようなサイリスタの用途は、大電流のスイッチングであり、無接点のスイッチング素子として用いられる。【０００７】
具体的には、図１４（ｃ）、図１４（ｄ）、及び図１５に示すように、サイリスタ１０は、Ｎ型基板（例えば、Ｎ型シリコン基板）１１上に対向するよう形成されたＰ＋型半導体領域１２及び１２ａを有し、一方のＰ＋型半導体領域１２内にはＮ＋型半導体領域１３が形成されている。ここで、このＮ＋型半導体領域１３はカソードＣであり、一方のＰ＋型半導体領域１２はゲートＧであり、さらに、他方のＰ＋型半導体領域１２ａはアノードＡであり、カソードＣ、アノードＡ及びゲートＧとしての半導体領域、つまりＮ＋カソード領域１３、Ｐ＋アノード領域１２ａ、及びＰ＋ゲート領域１２にはそれぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図１４（ｃ）では、Ｎ型基板１１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板を示している。【０００８】
また、図１４（ｄ）及び図１５に示すように、Ｎ型基板１１の表面には熱酸化膜（ＳｉＯ２）１４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１４上には、Ｎ＋カソード領域１３を形成するのに用いた拡散源としてのＰＳＧ（リンシリケートガラス）膜１５が形成されており、さらに、これらを覆うようにポリイミド保護膜１６が形成されている。また、Ｎ＋カソード領域１３上には、図１４（ｄ）に示すように熱酸化膜１４及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ１が形成されており、カソード電極２０がコンタクトホールＣ１を介してＮ＋カソード領域１３に接続されている。また、Ｐ＋アノード領域１２ａ上には、図１５に示すように熱酸化膜１４、ＰＳＧ（リンシリケートガラス）膜１５及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ２が形成されており、アノード電極２０ａがコンタクトホールＣ２を介してＰ＋アノード領域１２ａに接続されている。さらに、ポリイミド保護膜１６、カソード電極２０及びアノード電極２０ａは封止樹脂１７により被覆されている。【０００９】
なお、Ｐ＋ゲート領域１２上にも、図１４（ｃ）に示すように、熱酸化膜１４、ＰＳＧ（リンシリケートガラス）膜１５及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がＰ＋ゲート領域１２に接続されている。また、ゲート電極も封止樹脂１７により封止されている。【００１０】
次に、従来のサイリスタの製造方法について説明する。【００１１】
図１６は、従来のサイリスタの製造方法を工程順（図１６（ａ）〜図１６（ｄ））に説明する図であり、図１４（ｃ）のＤｂ−Ｄｂ’線部分の断面構造を示している。【００１２】
Ｎ型基板（ここではウェハ状態の基板）１１の表面側にＰ＋型半導体領域１２を形成した後、全面に熱酸化膜１４ａを形成し、その後、このＰ＋型半導体領域１２の、Ｎ＋カソード領域１３ａを形成すべき領域上に熱酸化膜１４ａの開口部１４ａ１を形成する（図１６（ａ））。なお、Ｐ＋ゲート領域となるＰ＋型半導体領域１２を形成する工程では、Ｐ＋アノード領域１２ａも同時に形成する。ただし、Ｐ＋アノード領域１２ａは、Ｐ＋ゲート領域となるＰ＋型半導体領域１２とは別工程で形成してもよい。【００１３】
次に、リン雰囲気中にＮ型基板１１を晒すと、高濃度ＰＳＧ膜１５が全面に形成される。このとき、Ｎ型基板１１の熱酸化膜１４ａの開口部１４ａ１に対応する部分には浅いＮ＋カソード領域１３ａが形成される（図１６（ｂ））。なお、リン雰囲気中にＮ型基板１１を晒すと、Ｎ型基板の裏面にも高濃度ＰＳＧ膜が形成されるが、Ｎ型基板１１の裏面側の高濃度ＰＳＧ膜は、ウェハダイシング前のウェハ裏面研磨の際に最終的に削除されるので、ここでは図示していない。【００１４】
その後、Ｎ型基板１１の熱処理により高濃度ＰＳＧ膜１５から不純物のリンがＮ型基板１１に固相拡散して、浅いＮ＋カソード領域１３ａが深いＮ＋カソード領域１３に変化する。このとき、高濃度ＰＳＧ膜１５の、深いＮ＋カソード領域１３上に位置する部分は、不純物のリンが拡散によりＮ型基板１１側に移動した結果、熱酸化膜１４ａとしてのＮＳＧ（ＳｉＯ２）と同化して１つのシリコン酸化膜（ＳｉＯ２膜）１４となる（図１６（ｃ））。【００１５】
続いて、ポリイミド保護膜１６をシリコン酸化膜１４及び高濃度ＰＳＧ膜１５を覆うように形成する（図１６（ｄ））。【００１６】
その後、フォトリソグラフィ処理により、Ｎ＋カソード領域１３上にポリイミド保護膜１６及び熱酸化膜１４を貫通するようにコンタクトホールＣ１を形成する。このとき、図１５（ｃ）に示すＰ＋アノード領域１２ａ上にも同様にコンタクトホールＣ２を形成する。その後、さらに、カソード電極２０及びアノード電極２０ａを形成した後、封止樹脂１７により半導体基板の表面側を封止する（図１４（ｄ）参照）。【００１７】
なお、特許文献１には、上記サイリスタなどの大電流、高耐圧のバイポーラ型素子の製造方法において、不純物の拡散源としての高濃度不純物層を半導体基板上に形成した後、高濃度不純物層の熱処理を行ってこの高濃度不純物層からの固相拡散により半導体基板上に不純物拡散領域を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平９−２１３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
ところで、半導体装置の製造ラインでは、１種類の半導体装置（例えば、サイリスタなどのバイポーラ型半導体素子）だけでなく種々の半導体装置（例えば、ＭＯＳ型半導体素子）に対する処理が並行して行われており、１つの処理が完了した半導体装置は一旦保管庫に格納され、他の半導体装置の処理状況に応じて必要な処理装置に送られることとなる。【００２０】
具体的には、上記のようにサイリスタを製造する場合、例えば、図１７に示すように、不純物の拡散源となる高濃度ＰＳＧ膜１５をＣＶＤ法などにより堆積するリンデポジション（処理Ｐ１）を行い（図１６（ｂ））、その後、熱処理により高濃度ＰＳＧ膜１５から不純物を基板の深い部分にまで拡散させる固相拡散（処理Ｐ２）を行った状態（図１６（ｃ））で、Ｎ型基板１１はウェハ状態で第１の保管庫１０ａに一旦格納される（図１８参照）。その後、保護膜の形成などの処理を行うために第１の保管庫１０ａから搬出される（図１８参照）。【００２１】
ところが、Ｎ型基板１１に対して固相拡散（処理Ｐ２）を行った状態では、Ｎ型基板１１は表面に拡散源としての高濃度ＰＳＧ膜１５が露出した状態Ｐ３（図１７）となっている。【００２２】
このため、このような状態Ｐ３で、第１の保管庫１０ａにサイリスタの製造途中のＮ型基板１１が格納されると、第１の保管庫１０ａ内は、高濃度ＰＳＧ膜１５からのリンの拡散により内部の雰囲気がリンにより汚染されることとなる。このように第１の保管庫１０ａ内がリンにより汚染された状態で、別の半導体素子であるＭＯＳ素子の作成途中のウェハが、拡散処理Ｃｍ１が施された表面領域を露出させた状態で第１の保管庫１０ａに格納されると、このＭＯＳ素子の作成途中のウェハがリンにより汚染される恐れがある（後工程でのリン汚染Ｐ４）。【００２３】
なお、半導体装置の製造ラインでは、一般に保管庫は、プロセスの段階で使い分けるようになっており、例えば、サイリスタ製造プロセス、及びＭＯＳ素子製造プロセスのいずれについても、保護膜の形成段階Ｓａ３及びＣｍ２や配線の形成段階Ｓａ４及びＣｍ３では、第１の保管庫１０ａとは別の第２の保管庫１０ｂが利用されるので、サイリスタの製造途中の、高濃度ＰＳＧ膜１５が露出した状態の基板が第２の保管庫１０ｂに格納されることはなく、第２の保管庫１０ｂでのリン汚染の恐れはない。【００２４】
また、上記サイリスタの製造方法では、深いＮ＋カソード領域１３を形成した後は、Ｎ型基板１１の表現側は、熱酸化膜１４及びポリイミド保護膜１６に被覆された状態で封止樹脂１７により封止されているため、封止樹脂１７に含まれる可動イオン（Ｋ，Ｎａなど）が、これらを遮蔽する効果の弱い熱酸化膜１４及びポリイミド保護膜１６を介してＮ＋カソード領域１３に入り込んでサイリスタの特性変動を招くといった問題もある。【００２５】
本発明は、上記のような問題点を解決するためになされたものであり、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができる半導体装置の製造方法を得ることを目的とする。【００２６】
また、本発明は、１つの半導体装置の製造で用いた固相拡散源により他の半導体装置が汚染されるのを防止するだけでなく、半導体装置の封止樹脂中の可動イオンの影響により半導体装置の特性が変動するのを抑えることができる半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る半導体装置の製造方法は、半導体装置を構成する拡散領域を固相拡散により形成する固相拡散工程を含む半導体装置の製造方法であって、該固相拡散工程は、半導体基板上に不純物の拡散源となる拡散源層を該拡散源層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、熱処理により該拡散源層から不純物を該半導体基板に拡散させて該拡散領域を形成する工程と、該熱処理を行った後他の処理を行う前に該拡散源層を除去する工程とを含むものであり、そのことにより上記目的が達成される。【００２８】
本発明は、上記半導体装置の製造方法において、前記他の処理を行った後、前記半導体基板を封止樹脂により封止する前に、該封止樹脂中のイオンが該半導体基板に侵入するのを阻止するイオン侵入阻止層を該半導体基板の全面に形成する工程を含むことが好ましい。【００２９】
本発明は、上記半導体装置の製造方法において、前記固相拡散工程は、前記半導体基板上に開口を有する絶縁膜を形成する工程を含み、前記拡散源層の形成工程は、該絶縁膜上に該拡散源層を、該拡散源層が該絶縁膜の開口を介して該半導体基板に接するように堆積する工程であることが好ましい。【００３０】
本発明は、上記半導体装置の製造方法において、前記絶縁膜の形成工程は、前記半導体基板上に前記絶縁膜として熱酸化膜を形成する工程と、該熱酸化膜を選択的にエッチングして、該半導体基板の不純物を拡散すべき領域に対応する部分に該熱酸化膜の開口を形成するエッチング工程とを含むことが好ましい。【００３１】
本発明は、上記半導体装置の製造方法において、前記固相拡散工程では、前記拡散源層として、リンをドープした高濃度シリコン酸化膜を用い、該固相拡散工程後の酸化膜形成工程では、該拡散源層としての高濃度シリコン酸化膜を除去した状態で、前記半導体基板の全面にノンドープのシリコン酸化膜を形成し、続いて、該ノンドープのシリコン酸化膜上にリンをドープした高濃度のシリコン酸化膜を前記イオン注入阻止層として形成することが好ましい。【００３２】
本発明は、上記半導体装置の製造方法において、前記半導体装置は、バイポーラ型の半導体素子、フォトトライアック、あるいはサイリスタであり、前記拡散領域は、該バイポーラ型の半導体素子のエミッタ、該フォトトライアックのカソード、あるいは該サイリスタのカソードであることが好ましい。【００３３】
本発明は、上記半導体装置の製造方法において、前記半導体装置は、前記半導体基板上に前記拡散領域及び配線層を形成した後、封止樹脂により封止してなるものであり、該封止樹脂と該半導体基板との間には、前記ノンドープのシリコン酸化膜と、前記イオン注入阻止層である高濃度シリコン酸化膜との積層構造の層間絶縁膜が介在していることが好ましい。【００３４】
本発明は、上記半導体装置の製造方法において、前記イオン注入阻止層である高濃度シリコン酸化膜のリン濃度は３ｍｏｌ〜８ｍｏｌであることが好ましい。【００３５】
本発明は、上記半導体装置の製造方法において、前記イオン注入阻止層である高濃度シリコン酸化膜は、１８００ｎｍ〜２４００ｎｍの膜厚を有することが好ましい。【００３６】
本発明は、上記半導体装置の製造方法において、前記ノンドープのシリコン酸化膜は、５００ｎｍ〜６００ｎｍの膜厚を有することが好ましい。【００３７】
本発明は、上記半導体装置の製造方法において、前記熱酸化膜の膜厚は、４００ｎｍ〜５００ｎｍであることが好ましい。【００３８】
本発明は、上記半導体装置の製造方法において、前記拡散源層を形成する工程は、リンを高濃度にドープしたシリコン酸化膜である高濃度ＰＳＧ膜をＣＶＤ法により前記半導体基板上に堆積する工程であり、前記拡散領域を形成する工程は、該高濃度ＰＳＧ膜の熱処理により該高濃度ＰＳＧ膜から該半導体基板にリンを固相拡散する工程であり、該高濃度ＰＳＧ膜のＣＶＤ法による堆積と、該高濃度ＰＳＧ膜の熱処理による固相拡散とは、同一の処理炉内で連続して行われることが好ましい。【００３９】
本願発明は、例えば以下の項目を提供する。
（項目１）
半導体基板と、該半導体基板の表面部分に形成された拡散領域と、該半導体基板上に形成された絶縁膜と、該絶縁膜上に形成され、該絶縁膜に形成されたコンタクトホールを介して該拡散領域に接続された電極と、該絶縁膜及び該電極の上側に形成され、該半導体基板の表面側を封止する封止樹脂とを備えた半導体装置であって、
該絶縁膜は、該封止樹脂中のイオンが該拡散領域に侵入するのを阻止するイオン侵入阻止層を含み、
該イオン侵入阻止層は、該拡散領域の、該コンタクトホール内に位置する部分以外の領域に重なる平面パターンを有している、半導体装置。
（項目２）
前記イオン侵入阻止層は、リンドープシリケートガラス層を含む、項目１に記載の半導体装置。
（項目３）
前記イオン侵入阻止層は、前記リンドープシリケートガラス層に加えて、該リンドープシリケートガラス層上に形成されたシリコン窒化膜を含む、項目２に記載の半導体装置。（項目４）
前記絶縁膜は、
前記半導体基板上に形成された熱酸化膜と、
該熱酸化膜上にノンドープシリケートガラス層とを含み、
前記イオン侵入阻止層は、該ノンドープシリケートガラス層上に形成されている、項目１から項目３のいずれか１つの項目に記載の半導体装置。
（項目５）
前記半導体基板は第１導電型を有し、該半導体基板の表面部分に対向するように形成された一対の第２導電型半導体領域と、該一対の第２導電型半導体領域の一方の領域内に形成された第１導電型半導体領域とを含み、該半導体基板内には、該第１導電型半導体領域をカソード領域とし、該一対の第２導電型半導体領域の一方及び他方をそれぞれ、ゲート領域及びアノード領域とするサイリスタとしての素子構造が形成されている、項目１から項目４のいずれか１つの項目に記載の半導体装置。
（項目６）
前記絶縁膜は、複数の絶縁層からなる多層構造を有し、該複数の絶縁層の各々が有する所定のエッチャントに対するエッチングレートは、前記半導体基板に近い絶縁層ほど小さくなっている、項目１から項目５のいずれか１つの項目に記載の半導体装置。
【発明の効果】
【００４０】
以上のように、本発明によれば、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができる半導体装置の製造方法を実現することができる。【００４１】
また、本発明によれば、１つの半導体装置の製造で用いた固相拡散源により他の半導体装置が汚染されるのを防止するだけでなく、半導体装置の封止樹脂中の可動イオンの影響により半導体装置の特性が変動するのを抑えることができる半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の実施形態１による半導体装置を説明する図であり、図１（ａ）は、この実施形態１の半導体装置であるサイリスタの等価回路を示し、図１（ｂ）は、このサイリスタの模式的な構造を示し、図１（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図１（ｄ）は、図１（ｃ）のＤ１−Ｄ１’線部分の断面構造を模式的に示している。
【図２】図２は、本発明の実施形態１による半導体装置を説明する図であり、図１（ｃ）のＤ３−Ｄ３’線部分の断面構造を模式的に示している。
【図３】図３は、本発明の実施形態１による半導体装置の製造方法を工程順（図３（ａ）〜図３（ｈ））に説明する図であり、図１（ｃ）のＤ２−Ｄ２’線部分の断面構造を示している。
【図４】図４は、本発明の実施形態１による半導体装置の製造方法での処理を工程順に示している。
【図５】図５は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、処理炉内で半導体基板上に拡散源としての高濃度ＰＳＧ膜を堆積する処理を示している。
【図６】図６は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、処理炉内で半導体基板上に堆積した高濃度ＰＳＧ膜からリンを半導体基板に固相拡散させる処理を示している。
【図７】図７は、本発明の実施形態１による半導体装置を説明する図であり、この半導体装置におけるコンタクトホールの断面構造を示している。
【図８】図８は、本発明の実施形態２による半導体装置を説明する図であり、図８（ａ）は、この実施形態２の半導体装置であるサイリスタの等価回路を示し、図８（ｂ）は、このサイリスタの模式的な構造を示し、図８（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図８（ｄ）は、図８（ｃ）のＤ１１−Ｄ１１’線部分の断面構造を模式的に示している。
【図９】図９は、本発明の実施形態２による半導体装置を説明する図であり、図８（ｃ）のＤ３３−Ｄ３３’線部分の断面構造を模式的に示している。
【図１０】図１０は、本発明の実施形態２による半導体装置の製造方法を工程順（図１０（ａ）〜図１０（ｇ））に説明する図であり、図８（ｃ）のＤ２２−Ｄ２２’線部分の断面構造を示している。
【図１１】図１１は、本発明の実施形態２による半導体装置の製造方法での処理を工程順（図１１（ａ）及び図１１（ｂ））に説明する図であり、図８（ｃ）のＤ２２−Ｄ２２’線部分の断面構造を示している。
【図１２】図１２は、本発明の実施形態２による半導体装置の製造方法での処理を工程順に示している。
【図１３】図１３は、本発明の実施形態２による半導体装置の改善された特性を説明する図である。
【図１４】図１４は、従来のサイリスタを説明する図であり、図１４（ａ）はサイリスタの等価回路を示し、図１４（ｂ）はサイリスタの概念的な構造を示し、図１４（ｃ）はサイリスタを構成する拡散領域のレイアウトを示し、図１４（ｄ）は、図１４（ｃ）のＤａ−Ｄａ’線部分の断面構造を模式的に示している。
【図１５】図１５は、従来のサイリスタを説明する図であり、図１４（ｃ）のＤｃ−Ｄｃ’線部分の断面構造を模式的に示している。
【図１６】図１６は、従来のサイリスタの製造方法を工程順（図１６（ａ）〜図１６（ｄ））に説明する図であり、図１４（ｃ）のＤｂ−Ｄｂ’線部分の断面構造を示している。
【図１７】図１７は、従来のサイリスタの製造方法における問題点を説明する図である。
【図１８】図１８は、一般的な半導体装置の製造ラインで用いられる処理中の半導体ウェハを保管する保管庫及びその利用方法を説明する図である。
【発明を実施するための形態】
【００４３】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４４】
（実施形態１）
図１は、本発明の実施形態１による半導体装置を説明する図であり、図１（ａ）は、この実施形態１の半導体装置としてのサイリスタの等価回路を示し、図１（ｂ）は、このサイリスタの模式的な構造を示し、図１（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図１（ｄ）は、図１（ｃ）のＤ１−Ｄ１’線部分の断面構造を模式的に示している。
【００４５】
この実施形態１による半導体装置であるサイリスタ１００は、図１４に示す従来のサイリスタ１０と同様に、図１（ａ）及び図１（ｂ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを組み合わせた構成を有している。
【００４６】
具体的には、図１（ｃ）、図１（ｄ）、及び図２に示すように、この実施形態１のサイリスタ１００は、例えば、Ｎ型シリコン基板などのＮ型基板１０１を有し、このＮ型基板１０１上には対向するようＰ＋型半導体領域１０２及び１０２ａが形成されており、一方のＰ＋型半導体領域１０２内にはＮ＋型半導体領域１０３が形成されている。ここで、このＮ＋型半導体領域１０３はサイリスタのカソードＣであり、一方のＰ＋型半導体領域１０２はサイリスタのゲートＧであり、さらに、他方のＰ＋型半導体領域１０２ａはサイリスタのアノードＡであり、カソードＣ、アノードＡ、及びゲートＧとしての半導体領域、つまりＮ＋カソード領域１０３、Ｐ＋アノード領域１０２ａ、及びＰ＋ゲート領域１０２にはそれぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図１（ｃ）では、Ｎ型基板１０１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板を示している。
【００４７】
また、図１（ｄ）及び図２に示すように、Ｎ型基板１０１の表面には熱酸化膜（ＳｉＯ２）１０４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１０４上には、ＮＳＧ（ノンドープシリケートガラス）膜１０６及びＰＳＧ（リンドープシリケートガラス）膜１０７がこの順にＣＶＤ法により積層されている。
【００４８】
ここで、ＮＳＧ膜（熱酸化膜）１０４の膜厚は４００ｎｍ〜５００ｎｍ程度、ＮＳＧ膜（ＣＶＤ膜）１０６の膜厚は５００ｎｍ〜６００ｎｍ程度である。また、ＰＳＧ膜（ＣＶＤ膜）１０７の膜厚は１８００ｎｍ〜２４００ｎｍ程度であり、そのリン濃度は３ｍｏｌ〜８ｍｏｌ程度（例えば、６ｍｏｌ）である。これらの酸化膜１０４、１０６、１０７を含む絶縁膜は、図７に示すように、耐圧６００Ｖが得られるようにその全体の膜厚Ｔａが３μｍに設定されている。ここで、ＰＳＧ膜（ＣＶＤ膜）１０７は、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止するイオン侵入阻止層であり、このＰＳＧ膜（ＣＶＤ膜）１０７の膜厚は、薄過ぎると、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止する能力が弱くなり、厚すぎると、コンタクトホールの形成のためのエッチングの際に横方向のエッチング量が大きくなってしまうため、１８００ｎｍ〜２４００ｎｍ程度に設定されている。
【００４９】
また、熱酸化膜１０４は、固相拡散（ドライブ拡散）によるカソードの形成時に成長する酸化膜であり、最終的に４５０ｎｍ程度の膜厚が得られるように形成されるが、膜を付ける際の膜厚のバラツキが５０ｎｍ程度あり、４５０±５０ｎｍの膜厚となる。
【００５０】
また、ＮＳＧ膜（ＣＶＤ）１０６は、最終的に５５０ｎｍ程度の膜厚が得られるように形成されるが、膜を付ける際の膜厚のバラツキが５０ｎｍ程度あり、５５０±５０ｎｍの膜厚となる。
【００５１】
このＮＳＧ膜１０６は、前記６００Ｖの耐圧を確保するための酸化膜１０４、１０６、１０７の全膜厚（３μｍ）から熱酸化膜（４００ｎｍ〜５００ｎｍ）１０４とＰＳＧ膜１０７の膜厚を差し引いた不足膜厚分を補うものである。
【００５２】
さらに、Ｎ＋型半導体領域（Ｎ＋カソード領域）１０３上には、図１（ｄ）に示すように熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ１が形成されており、カソード電極１２０がコンタクトホールＣ１を介してＮ＋カソード領域１０３に接続されている。また、Ｐ＋型半導体領域（Ｐ＋アノード領域）１０２ａ上には、図２に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ２が形成されており、このコンタクトホールＣ２を介してアノード電極１２０ａがＰ＋アノード領域１０２ａに接続されている。また、Ｐ＋ゲート領域１０２上にも、図１（ｃ）に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がＰ＋ゲート領域１０２に接続されている。そしてこれらの電極は、ボンディングワイヤ（図示せず）などにより、これらの電極を封止樹脂の外部に引き出すリードに接続されている。
【００５３】
つまり、このようなチップ状態の基板（チップ基板）１０１がリードフレームなどの支持体（図示せず）にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームと一体に封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。完成されたサイリスタでは、ＰＳＧ膜１０７、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）は封止樹脂１１０により被覆されている。
【００５４】
ここで、上記酸化膜１０４、１０６、及び１０７のエッチング液（例えばフッ酸）に対するエッチングレートについては、ＣＶＤ法で付けたＰＳＧ膜１０７のエッチングのレートが一番大きく、次にＣＶＤ法で付けたＮＳＧ膜１０６のエッチングのレートが大きく、熱酸化で付けた酸化膜１０４のエッチングのレートは一番小さい。このため、ＰＳＧ膜１０７上に形成したエッチングマスクを用いたウエットエッチングを行うと、コンタクトホールＣ１の断面形状は図７に示すように上側ほど広がった階段状になり、滑らかな形状となり、電極などを構成するメタル層のカバレッジは良好なものとなる。
【００５５】
また、このＮＳＧ膜（ＣＶＤ膜）１０６は、ＰＳＧ膜（ＣＶＤ膜）１０７とＮＳＧ膜（熱酸化膜）１０４との間に入れることにより、上記のとおり、コンタクトホールをウエットエッチングにより形成したときの断面形状がより滑らかな階段状になり、メタル配線のカバレッジを良好にすることができる。
【００５６】
次に、この実施形態１による半導体装置の製造方法について説明する。
【００５７】
図３は、この実施形態１による半導体装置の製造方法を工程順（図３（ａ）〜図３（ｈ））に説明する図であり、図１（ｃ）のＤ２−Ｄ２’線部分の断面構造を示している。また、図４は、この製造方法における処理工程を順に示している。
【００５８】
まず、図３（ａ）に示すように、Ｎ型基板（ここではウェハ状態の基板）１０１上に、ゲートＧとなるＰ＋型半導体領域１０２及びアノードＡとなるＰ＋型半導体領域１０２ａを形成し（図１（ｃ）、（ｄ）参照）、続いて、全面にノンドープシリケート（ＮＳＧ）膜として熱酸化膜１０４ａを形成し、その後、熱酸化膜１０４ａを選択的にエッチングして、このＰ＋型半導体領域１０２のＮ＋カソード領域１０３ａを形成すべき領域上に熱酸化膜１０４ａの開口１０４ａ１を形成する。
【００５９】
次に、図５に示すように、複数のＮ型基板（ここではウェハ状態の基板Ｗｈ）１０１を基板保持台Ｓｔに支持した状態で、処理炉（基板処理チャンバ）ＣＨ１内に導入し、ＰＯＣｌ３溶液Ｂｂ内に窒素（Ｎ２）ガスを導入してバブリングを行い、窒素ガスをキャリアガスとして原料ガス供給管Ｇｓｐを介してリン化合物を基板処理チャンバＣＨ１内に供給する。これにより、基板処理チャンバＣＨ１に配置されたＮ型基板１０１の表面に、図３（ｂ）に示すように、不純物拡散源としての高濃度ＰＳＧ膜（拡散源層）１０５が形成される（図４に示すリンデポジション工程Ｓ１）。このとき、Ｎ型基板１０１の熱酸化膜１０４ａの開口部１０４ａ１に対応する部分には浅いＮ＋カソード領域１０３ａが形成される。このときの温度は、例えば８００〜１０００℃程度であり、処理時間は１０〜３０分程度である。なお、Ｎ型基板の裏面に形成される高濃度ＰＳＧ膜は、ウェハダイシング前のウェハ裏面研磨の際に最終的に削除されるので、図示していない。
【００６０】
続いて、図６に示すように、同一の基板処理チャンバＣＨ１内に上記複数のＮ型基板（ウェハ状態の基板Ｗｈ）１０１を保持した状態で、この基板処理チャンバＣＨ１に供給するガスを、窒素ガスと水蒸気（Ｈ２Ｏ）に切り換えてＮ型基板１０１に対する熱処理を施す。これにより、高濃度ＰＳＧ膜１０５から不純物のリンがＮ型基板１０１の浅いＮ＋カソード領域１０３ａに固相拡散し、これにより、図３（ｃ）に示すように、浅いＮ＋カソード領域１０３ａが深いＮ＋カソード領域１０３に変化する（図４の深いリン拡散工程Ｓ２）。このときの熱処理温度は１０００〜１２００度程度であり、処理時間は３０分〜６０分程度である。このとき、高濃度ＰＳＧ膜１０５の、深いＮ＋カソード領域１０３上に位置する部分は、不純物のリンが拡散により深いＮ＋領域（カソード）１０３に移動した結果、熱酸化膜１０４ａとしてのＮＳＧ（ノンドープシリケートガラス）膜と同化して１つのシリコン酸化膜（ＳｉＯ２膜）１０４となる。
【００６１】
続いて、図３（ｄ）に示すように、高濃度ＰＳＧ膜１０５をフッ酸により除去する（図４の高濃度ＰＳＧ膜除去工程Ｓ３）。
【００６２】
その後、図３（ｅ）に示すように、ノンドープシリケートガラス（ＮＳＧ）膜１０６をＣＶＤ法により形成し（図４のＮＳＧ膜形成工程Ｓ４）、さらにその上にリンの濃度３〜８ｍｏｌ（例えば６ｍｏｌ）のＰＳＧ膜１０７を常圧ＣＶＤ法により堆積する（図４のＰＳＧ膜デポジション工程Ｓ５）。このＰＳＧ膜１０７の堆積処理は、処理温度３５０℃〜４５０℃の範囲、処理時間３０分〜６０分の範囲で行う。
【００６３】
その後、フォトリソグラフィ処理によりコンタクトホールＣ１〜Ｃ３を形成する。
【００６４】
具体的には、ＰＳＧ膜１０７にレジスト膜のパターニングによりエッチングマスク１０８を形成し、このエッチングマスク１０８を用いて高濃度ＰＳＧ膜１０７、ＮＳＧ膜１０６、及びＳｉＯ２膜１０４を、フッ酸などを用いたウエットエッチングにより選択的にエッチングして、Ｎ＋カソード領域１０３上にコンタクトホールＣ１を、Ｐ＋アノード領域１０２ａ上にコンタクトホールＣ２を形成する（図３（ｆ）、図１（ｄ）、図２参照）。このとき、Ｐ＋ゲート領域１０２上にもコンタクトホールＣ３を形成する。
【００６５】
さらに、上記コンタクトホールＣ１を介して深いＮ＋カソード領域１０３につながるカソード電極１２０を形成するとともに、コンタクトホールＣ２を介してＰ＋領域（アノード）１０２ａにつながるアノード電極（図示せず）を形成する（図３（ｇ））。このとき、上記コンタクトホールＣ３を介してＰ＋ゲート領域１０２につながるゲート電極（図示せず）も形成する。このように電極を形成した後、ダイボンド工程及びワイヤボンディング工程を経て、封止樹脂１１０により半導体基板１０１を封止する（図３（ｈ）、図１（ｄ）、図２参照）。
【００６６】
次に本実施形態１の作用効果について説明する。
【００６７】
このように本実施形態１では、固相拡散に用いた高濃度ＰＳＧ膜１０５を、高濃度ＰＳＧ膜１０５を拡散源とする固相拡散を熱処理により行った直後に除去しているので、半導体装置の製造ラインで、サイリスタの製造プロセスで固相拡散を行ったウェハ基板と、他の半導体素子の製造途中のウェハ基板とで同一の保管庫を共用した場合でも、サイリスタの製造で固相拡散に用いた高濃度ＰＳＧ膜１０５が、他の半導体素子の基板を汚染してしまうのを回避できる。
【００６８】
また、この実施形態１では、半導体基板１０１を封止樹脂１１０で封止する前に、ＰＳＧ膜１０７を半導体基板の全面に形成しているので、封止樹脂中の可動イオン（Ｋ，Ｎａなど）がカソードなどの半導体領域に侵入するのをＰＳＧ膜（イオン侵入阻止層）１０７のゲッタリング効果により阻止することができ、封止樹脂中の可動イオンによるサイリスタのデバイス特性の変動を回避できる。つまり、リンがドープされたシリケートガラス膜であるＰＳＧ膜では、リンのドープによって、外部から侵入したイオンを捕らえる働きが高められており、侵入したイオンのゲッタリング層として機能する。
【００６９】
特に、この実施形態１のサイリスタ１００の素子構造では、封止樹脂中のイオンがカソードなどの半導体領域に侵入するのを阻止するＰＳＧ膜１０７は、Ｎ＋カソード領域１０３の、コンタクトホールＣ１内に露出する部分以外の領域を覆うように形成されているので、電極１２０とＰＳＧ膜１０７との隙間から封止樹脂の可動イオン（Ｋ，Ｎａなど）がカソード領域１０３に侵入するのを阻止することができる。
【００７０】
また、同様に、ＰＳＧ膜１０７は、Ｐ＋アノード領域１０２ａ及びＰ＋ゲート領域１０２の、コンタクトホールＣ２及びＣ３内に位置する部分以外の領域を覆うように形成されているので、アノード電極１２０ａやゲート電極（図示せず）とＰＳＧ膜１０７との隙間から封止樹脂の可動イオン（Ｋ，Ｎａなど）がアノード領域１０２ａ及びゲート領域１０２に侵入するのを阻止することができる。
【００７１】
また、本実施形態１のサイリスタ１００では、半導体基板上に層間絶縁膜として、熱酸化膜１０４、その上のＮＳＧ膜１０６及びその上のＰＳＧ膜１０７の三層構造の層間絶縁膜を形成しているので、半導体基板１０１に形成した拡散領域、つまりＮ＋カソード領域１０３、Ｐ＋アノード領域１０２ａ、及びＰ＋ゲート領域１０２ａと、この層間絶縁膜上に形成したカソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）とを接続するためのコンタクトホールの断面形状は段階的に上側が広がった形状となり（図７参照）、電極を構成するメタル層のカバレッジが良好となり、電極につながる配線の断線や接続不良などの発生を抑えることができる。
【００７２】
（実施形態２）
次に、本発明の実施形態２による半導体装置を説明する。
【００７３】
図８は、本発明の実施形態２による半導体装置を説明する図であり、図８（ａ）は、この実施形態２の半導体装置としてのサイリスタの等価回路を示し、図８（ｂ）は、このサイリスタの模式的な構造を示し、図８（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図８（ｄ）は、図８（ｃ）のＤ１１−Ｄ１１’線部分の断面構造を模式的に示している。
【００７４】
この実施形態２の半導体装置（サイリスタ）２００は、実施形態１の半導体装置（サイリスタ）１００における、封止樹脂１１０中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止するＰＳＧ膜（ＣＶＤ膜）１０７からなるイオン注入阻止層に代えて、ＮＳＧ膜（ＣＶＤ膜）１０６上に形成したＰＳＧ膜（常圧ＣＶＤ膜）１１７ａと、該ＰＳＧ膜（ＣＶＤ膜）１１７ａ上に形成したＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂとからなるイオン注入阻止層を備えたものであり、その他の構成は、実施形態１におけるサイリスタ１００と同一である。
【００７５】
詳述すると、この実施形態２によるサイリスタ２００は、図１に示す実施形態１のサイリスタ１００と同様に、図８（ａ）及び図８（ｂ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを組み合わせた構成を有している。
【００７６】
また、サイリスタ２００を構成するアノードＡ、カソードＣ、及びゲートＧを形成する半導体領域は、実施形態１のサイリスタ１００におけるものと同一であり、カソードＣを形成する領域（Ｎ＋カソード領域）１０３、アノードを形成するＮ＋アノード領域１０２ａ、及びゲートＧを構成するＰ＋ゲート領域１０２上には、それぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図８（ｃ）では、Ｎ型基板１０１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板（チップ基板）を示している。
【００７７】
このチップ状態の基板がリードフレームなどの支持体にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームとともに封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。
【００７８】
この実施形態２のサイリスタ２００では、実施形態１のサイリスタ１００とは、断面構造が異なっている。
【００７９】
図８（ｄ）は、図８（ｃ）のＤ１１−Ｄ１１’線部分の断面構造を模式的に示し、図９は、図８（ｃ）のＤ３３−Ｄ３３’線部分の断面構造を模式的に示している。
【００８０】
具体的には、この実施形態２では、Ｎ型基板（Ｎ型シリコン基板）１０１の表面上には、実施形態１と同様に、熱酸化膜（ＳｉＯ２）１０４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１０４上には、ＮＳＧ（ノンドープシリケートガラス）膜１０６及びＰＳＧ（リンドープシリケートガラス）膜１１７ａがこの順にＣＶＤ法により積層されており、これらの熱酸化膜（ＳｉＯ２）１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａが、複数の絶縁層からなる多層構造の絶縁膜を構成している。ここで、ＰＳＧ膜１１７ａは、実施形態１のサイリスタ１００におけるＰＳＧ膜１０７と同一のものである。
【００８１】
そして、この実施形態２のサイリスタ２００においても、Ｎ＋型半導体領域（Ｎ＋カソード領域）１０３上には、図８（ｄ）に示すように熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ１が形成されており、カソード電極１２０がコンタクトホールＣ１を介してＮ＋カソード領域１０３に接続されている。
【００８２】
また、Ｐ＋型半導体領域（Ｐ＋アノード領域）１０２ａ上には、図９に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ２が形成されており、このコンタクトホールＣ２を介してアノード電極１２０ａがアノード領域１０２ａに接続されている。また、ゲート領域１０２上にも、図８（ｃ）に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がゲート領域１０２に接続されている。
【００８３】
そして、この実施形態２のサイリスタ２００では、ＰＳＧ膜１１７ａの表面を覆うように、表面パッシベーション膜としてＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂが形成されており、このＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂのカソード電極１２０及びアノード電極１２０ａに対応する部分には、ワイヤーボンディングなどによりリードフレームの内部リードと接続するための開口部１１７ｂ１及び１１７ｂ２が形成されている（図８（ｄ）、図９参照）。このＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂのゲート電極（図示せず）に対応する部分にも、ワイヤーボンディングなどによりリードフレームの内部リードと接続するための開口部（図示せず）が形成されている。これらの電極は、ボンディングワイヤ（図示せず）などにより、これらの電極を封止樹脂の外部に引き出すリードに接続されている。
【００８４】
つまり、このようなチップ状態の基板（チップ基板）１０１がリードフレームなどの支持体（図示せず）にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームと一体に封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。完成されたサイリスタでは、パッシベーション膜１１７ｂ、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）は封止樹脂１１０によりボンディングワイヤとともに被覆されている。
【００８５】
ここで、パッシベーション膜１１７ｂとしてのＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂは、１０００ｎｍの膜厚を有している。但し、ＳｉＮ膜１１７ｂの膜厚は１０００ｎｍに限定されるものではなく、少なくとも６００ｎｍ以上であればよく、この膜厚の上限は、半導体装置として要求される仕様によって決まる。このＳｉＮ膜１１７ｂは、窒化膜が酸化膜に比べて緻密であること、さらに、水素シンター処理などが施されていることから、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止する働きがあり、イオン侵入阻止層１１７を、ＰＳＧ膜（常圧ＣＶＤ膜）１１７ａとその上に形成したＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂとの２層構造とすることで、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板の、Ｎ＋カソード領域などの拡散領域への侵入を阻止する効果を高めることができる。
【００８６】
次に、この実施形態２による半導体装置の製造方法について説明する。
【００８７】
図１０及び図１１は、この実施形態２による半導体装置の製造方法を工程順（図１０（ａ）〜図１０（ｇ）及び図１１（ａ）及び図１１（ｂ））に説明する図であり、図８（ｃ）のＤ２２−Ｄ２２’線部分の断面構造を示している。また、図１２は、この製造方法における処理工程を順に示している。
【００８８】
Ｎ型基板（ここではウェハ状態の基板）１０１上に、サイリスタ２００の素子構造として、ゲートＧとなるＰ＋型半導体領域１０２、アノードＡとなるＰ＋型半導体領域１０２ａ、カソードとなるＮ＋半導体領域１０３を形成する処理（図１０（ａ）〜図１０（ｃ））は、実施形態１における図３（ａ）〜図３（ｃ）に示す処理と同様に行われる。
【００８９】
ここで、深いＮ＋カソード領域１０３の形成は、基板処理チャンバＣＨ１に配置されたＮ型基板１０１の表面に、図１０（ｂ）に示すように、不純物拡散源としての高濃度ＰＳＧ膜（拡散源層）１０５を形成し（図１２に示すリンデポジション工程Ｓ１）、その後、熱処理を施すことにより、高濃度ＰＳＧ膜１０５から不純物のリンをＮ型基板１０１の浅いＮ＋カソード領域１０３ａに固相拡散する（図１２の深いリン拡散工程Ｓ２）ことにより行う。
【００９０】
その後、図１０（ｄ）に示すように、高濃度ＰＳＧ膜１０５をフッ酸により除去し（図１２の高濃度ＰＳＧ膜除去工程Ｓ３）、その後、図１０（ｅ）に示すように、ノンドープシリケートガラス（ＮＳＧ）膜１０６をＣＶＤ法により形成し（図１２のＮＳＧ膜形成工程Ｓ４）、さらにその上にリンの濃度３〜８ｍｏｌ（例えば６ｍｏｌ）のＰＳＧ膜１１７ａを常圧ＣＶＤ法により堆積する（図１２のＰＳＧ膜デポジション工程Ｓ５）。
【００９１】
このように、Ｎ型基板１０１上に、ＳｉＯ膜（熱酸化膜）１０４、ＮＳＧ膜（ＣＶＤ膜）１０６、及びＰＳＧ膜（常圧ＣＶＤ膜）１１７ａを形成して多層構造の絶縁膜を形成する処理も、実施形態１の図３（ｄ）及び図３（ｅ）に示す処理と同様に行われる。つまり、ＰＳＧ膜（常圧ＣＶＤ膜）１１７ａは、実施形態１のサイリスタにおけるＰＳＧ膜（常圧ＣＶＤ膜）１０７と同一の処理条件で形成される。
【００９２】
さらに、フォトリソグラフィ処理により、Ｎ＋カソード領域１０３上にコンタクトホールＣ１を形成し、Ｐ＋アノード領域１０２ａ上にコンタクトホールＣ２を形成し、さらに、Ｐ＋ゲート領域１０２上にもコンタクトホールＣ３を形成し、その後、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）を形成する処理（図１０（ｆ）及び図１０（ｇ））も、実施形態１における図３（ｆ）及び図３（ｇ）に示す処理と同様に行われる。
【００９３】
そして、本実施形態２のサイリスタの製造方法では、上記のように電極を形成した後、減圧ＣＶＤ法により、ＳｉＮ膜１１７ｂをＮ型基板１０１の表面側全面に例えば１０００ｎｍの厚さに形成する（図１２の表面保護膜形成工程Ｓ６）。このときの減圧ＣＶＤ処理は、枚様式の処理装置で半導体ウエハの一枚毎に行われ、処理温度は３００℃〜４００℃の範囲（例えば、３５０℃〜３６０℃）であり、処理時間は１分〜２分（例えば、１分半程度）である。その後、ＳｉＮ膜１１７ｂをフォトリソグラフィ技術によりパターニングして、カソード電極１２０、アノード電極１２０ａ上にＳｉＮ膜１１７ｂの開口部１１７ｂ１、１１７ｂ２を形成する（図１１（ａ））。このとき、ゲート電極（図示せず）上にもＳｉＮ膜１１７ｂの開口部（図示せず）を形成する。
【００９４】
その後、ダイボンド工程及びワイヤボンディング工程を経て、封止樹脂１１０によりチップ基板をＳｉＮ膜１１７ｂ及び各電極、並びにボンディングワイヤが封止されるように封止樹脂を形成する（図１１（ｂ）、図８（ｄ）、図９参照）。
【００９５】
このような構成の本実施形態２では、実施形態１と同様に以下の３つの効果が得られる。
【００９６】
第１に、この実施形態２では、サイリスタの製造で固相拡散に用いた高濃度ＰＳＧ膜１０５を、高濃度ＰＳＧ膜１０５を拡散源とする固相拡散を熱処理により行った直後に除去しているので、サイリスタの製造で用いた拡散源である高濃度ＰＳＧ膜１０５が、他の半導体素子の基板を汚染してしまうのを回避できるという効果が得られる。
【００９７】
第２に、Ｎ型基板上に形成した絶縁膜を、封止樹脂中の可動イオンをゲッタリングするＰＳＧ膜１１７ａを含む構造としているので、封止樹脂中の可動イオンによりサイリスタのデバイス特性が劣化するのを回避できる効果が得られる。
【００９８】
第３に、Ｎ型基板上に形成した絶縁膜を、３層の絶縁層１０４ａ、１０６、及び１１７ａを含み、Ｎ型基板に近い絶縁層ほどフッ酸に対するエッチングレートの小さい構造としたので、コンタクトホールの断面形状は段階的に上側が広がった形状として、電極を構成するメタル層のカバレッジを改善できる効果が得られる。
【００９９】
そして、本実施形態２では、上記第１から第３の効果に加えて、Ｎ型基板１１上に形成した絶縁膜を、封止樹脂中の可動イオンをゲッタリングするＰＳＧ膜１１７ａとともに、該ＰＳＧ膜１１７ａ上に形成したＳｉＮ膜１１７ｂとを含む構造としたので、封止樹脂１１０からＮ＋カソード領域１０３などの拡散領域に可動イオンが侵入するのを阻止する効果をより一層高めることができ、サイリスタを構成するＰＮＰトランジスタの電流増幅率ｈＦＥ（ＰＮＰＴｒ）を、実施形態１のサイリスタにおけるものの約６倍程度に高めることができる。
【０１００】
図１３は、この電流増幅率ｈＦＥの測定値を、実施形態１のサイリスタと実施形態２のサイリスタとで比較して示している。
【０１０１】
つまり、実施形態１のサイリスタにおける○Ａ１で示す電流増幅率ｈＦＥ（ＳｉＮ保護膜無し）を１とすると、実施形態２のサイリスタにおける●Ａ２で示す電流増幅率ｈＦＥ（ＳｉＮ保護膜有り）は６程度となり、この実施形態２のサイリスタでは、実施形態１のサイリスタに比べて電流増幅率ｈＦＥが６倍程度向上している。
【０１０２】
なお、上記各実施形態では、半導体装置としてサイリスタを挙げているが、本発明の対象となる半導体装置は、サイリスタに限定されるものではなく、本発明は、トライアック、フォトトライアック、バイポーラ型の半導体素子などにも適用でき、バイポーラ型の半導体素子では、サイリスタのカソードはエミッタに相当する。
【０１０３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０４】
本発明は、半導体装置の製造方法の分野において、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができ、しかも、封止樹脂中の可動イオンによる半導体装置の特性変動を抑えることができる半導体装置の製造方法を実現することができる。
【符号の説明】
【０１０５】
１００、２００  サイリスタ（半導体装置）
１０１  Ｎ型基板
１０２  Ｐ＋型半導体領域（Ｐ＋ゲート領域）
１０２ａ  Ｐ＋型半導体領域（Ｐ＋アノード領域）
１０３  Ｎ＋型半導体領域（Ｎ＋カソード領域）
１０４  ＮＳＧ膜（熱酸化膜）
１０４ａ  熱酸化膜
１０４ａ１  酸化膜開口
１０５  高濃度ＰＳＧ膜（拡散源）
１０６  ＮＳＧ膜（ＣＶＤ膜）
１０７、１１７ａ  ＰＳＧ膜（ＣＶＤ膜）
１０８  フォトレジスト膜
１１０  封止樹脂
１１７ｂ  ＳｉＮ膜
１２０  カソード電極
１２０ａ  アノード電極
Ａ  アノード
Ｂｂ  ＰＯＣｌ３溶液
Ｃ  カソード
Ｃ１，Ｃ２，Ｃ３  コンタクトホール
ＣＨ１  基板処理チャンバ
Ｇ  ゲート
Ｇｓｐ  原料ガス供給管
Ｉｃ  制御電流
Ｉｍ  主電流
Ｓｔ  基板保持台
Ｔｒ１  ＰＮＰトランジスタ
Ｔｒ２  ＮＰＮトランジスタ
Ｗｈ  基板（ウェハ状態）
【図１】
2014064873.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2014064873.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成27年2月13日(2015.2.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の表面部分に形成された拡散領域と、該半導体基板上に形成された絶縁膜と、該絶縁膜上に形成され、該絶縁膜に形成されたコンタクトホールを介して該拡散領域に接続された電極と、該絶縁膜及び該電極の上側に形成され、該半導体基板の表面側を封止する封止樹脂とを備えた半導体装置であって、
該絶縁膜は、該封止樹脂中のイオンが該拡散領域に侵入するのを阻止するイオン侵入阻止層を含み、
該イオン侵入阻止層は、該拡散領域の、該コンタクトホール内に位置する部分以外の領域に重なる平面パターンを有しており、
該イオン侵入阻止層は、リンドープシリケートガラス層を含む、
半導体装置。
【請求項２】
前記イオン侵入阻止層は、前記リンドープシリケートガラス層に加えて、該リンドープシリケートガラス層上に形成されたシリコン窒化膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、
前記半導体基板上に形成された熱酸化膜と、
該熱酸化膜上に形成されたノンドープシリケートガラス層とを含み、
前記イオン侵入阻止層は、該ノンドープシリケートガラス層上に形成されている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は第１導電型を有し、該半導体基板の表面部分に対向するように形成された一対の第２導電型半導体領域と、該一対の第２導電型半導体領域の一方の領域内に形成された第１導電型半導体領域とを含み、該半導体基板内には、該第１導電型半導体領域をカソード領域とし、該一対の第２導電型半導体領域の一方及び他方をそれぞれ、ゲート領域及びアノード領域とするサイリスタとしての素子構造が形成されている、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁膜は、複数の絶縁層からなる多層構造を有し、該複数の絶縁層の各々が有する所定のエッチャントに対するエッチングレートは、前記半導体基板に近い絶縁層ほど小さくなっている、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記コンタクトホールの断面形状は段階的に上側ほど広がった形状である、請求項１から請求項５のいずれか一項に記載の半導体装置。
【国際調査報告】
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