【事件の表示】
　特願２０１７−５３８３４０「相補的電圧源を使用した分割ゲートフラッシュメモリシステム」拒絶査定不服審判事件〔平成２８年　７月２８日国際公開、ＷＯ２０１６／１１８２３８、平成３０年　２月１５日国内公表、特表２０１８−５０４７３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１５年１２月４日（パリ条約による優先権主張外国庁受理２０１５年１月２１日，米国）を国際出願日とする出願であって，平成３０年６月４日付けで拒絶の理由が通知され，同年９月１１日に意見書とともに手続補正書が提出され，平成３１年１月１６日付けで拒絶査定（謄本送達日同年１月２１日）がなされ，これに対して令和１年５月１７日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ，同年６月１８日付けで審査官により特許法１６４条３項の規定に基づく報告がなされ，同年１０月２９日に上申書が提出されたものである。
第２　令和１年５月１７日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
　令和１年５月１７日にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
ア　本件補正の内容は，平成３０年９月１１日になされた手続補正により補正された特許請求の範囲，
「【請求項１】
　不揮発性メモリ装置であって、
　第１導電型の半導体基板と、
　複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ、
　各メモリセルが、
　第２導電型の前記半導体基板の表面上の第１領域と、
　前記第２導電型の前記半導体基板の前記表面上の第２領域と、
　前記第１領域と前記第２領域との間にあるチャネル領域と、
　前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線端子と、
　前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、
　前記浮遊ゲート上に重なる結合ゲートと、
　前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
　前記第１領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
　第１負電圧を発生させるためのチャージポンプ回路と、
　コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と、を備える、不揮発性メモリ装置。
　　【請求項２】
　前記第１負電圧が、−５〜−９ボルトである、請求項１に記載の不揮発性メモリ装置。
　　【請求項３】
　前記制御回路が、負高電圧レベルシフタ回路を備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項４】
　前記制御回路が、負中電圧レベルシフタ回路を備える、請求項３に記載の不揮発性メモリ装置。
　　【請求項５】
　前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項３に記載の不揮発性メモリ装置。
　　【請求項６】
　前記負中電圧レベルシフタ回路が、前記第２負電圧を発生させる、請求項４に記載の不揮発性メモリ装置。
　　【請求項７】
　前記制御回路が、結合ゲートデコーダ回路を備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項８】
　前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項７に記載の不揮発性メモリ装置。
　　【請求項９】
　前記結合ゲートデコーダ回路が、非選択メモリセルの結合ゲートにバイアス電圧を提供する、請求項７に記載の不揮発性メモリ装置。
　　【請求項１０】
　前記第１負電圧を放電するための放電回路を更に備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項１１】
　前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項１に記載の不揮発性メモリ装置。
　　【請求項１２】
　前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項１１に記載の不揮発性メモリ装置。
　　【請求項１３】
　トランジスタのディープＮ型ウェルが、前記チャージポンプが負電圧を発生させるために使用されるときには０ボルトであり、前記チャージポンプが正電圧を発生させるために使用されるときには正電圧である、請求項１２に記載の不揮発性メモリ装置。
　　【請求項１４】
　第１導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイと、を有する型の不揮発性メモリ装置の動作方法であって、ディープＮ型ウェル内のＰ型ウェルに位置付けられた各メモリセルが、第２導電型の前記半導体基板の表面上の第１領域と、前記第２導電型の前記半導体基板の前記表面上の第２領域と、前記第１領域と前記第２領域との間にあるチャネル領域と、前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第１領域の上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、前記第１領域に接続されるビット線と、を有し、前記方法が、
　消去動作中に、第１負電圧を複数の選択メモリセルの各々の前記結合ゲートに印加することと、
　前記消去動作中に、第２負電圧を複数の非選択メモリセルの各々の前記ワード線に印加することと、を含む、方法。
　　【請求項１５】
　前記第１負電圧が、−５〜−９ボルトである、請求項１４に記載の方法。
　　【請求項１６】
　前記メモリ装置が、負高電圧レベルシフタ回路を備える、請求項１４に記載の方法。
　　【請求項１７】
　前記制御回路が、負中電圧レベルシフタ回路を備える、請求項１６に記載の方法。
　　【請求項１８】
　前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項１６に記載の方法。
　　【請求項１９】
　前記負中電圧レベルシフタ回路が、第２負電圧を発生させる、請求項１７に記載の方法。
　　【請求項２０】
　前記メモリ装置が、結合ゲートデコーダ回路を備える、請求項１４に記載の方法。
　　【請求項２１】
　前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項２０に記載の方法。
　　【請求項２２】
　前記結合ゲートデコーダ回路が、非選択メモリセルの前記結合ゲートにバイアス電圧を提供する、請求項２０に記載の方法。
　　【請求項２３】
　放電回路を使用して、前記第１負電圧を放電することを更に含む、請求項１４に記載の方法。
　　【請求項２４】
　前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項１４に記載の方法。
　　【請求項２５】
　前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項２４に記載の方法。
　　【請求項２６】
　０ボルトをトランジスタのディープＮ型ウェルに印加して、負電圧を発生させることを更に含む、請求項２５に記載の方法。
　　【請求項２７】
　正電圧をトランジスタのディープＮ型ウェルに印加して、正電圧を発生させることを更に含む、請求項２５に記載の方法。」（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。） 
を，
「【請求項１】
　不揮発性メモリ装置であって、
　第１導電型の半導体基板と、
　複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ、
　各メモリセルが、
　第２導電型の前記半導体基板の表面上の第１領域と、
　前記第２導電型の前記半導体基板の前記表面上の第２領域と、
　前記第１領域と前記第２領域との間にあるチャネル領域と、
　前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線端子と、
　前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、
　前記浮遊ゲート上に重なる結合ゲートと、
　前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
　前記第１領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
　第１負電圧を発生させるためのチャージポンプ回路と、
　コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と、を備え、
　
前記第１負電圧が、−５〜−９ボルトであり、
　
前記第２負電圧が、０〜−０．５ボルトであ
　　【請求項２】
　前記制御回路が、負高電圧レベルシフタ回路を備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項３】
　前記制御回路が、負中電圧レベルシフタ回路を備える、請求項
２
　　【請求項４】
　前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項
２
　　【請求項５】
　前記負中電圧レベルシフタ回路が、前記第２負電圧を発生させる、請求項
３
　　【請求項６】
　前記制御回路が、結合ゲートデコーダ回路を備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項７】
　前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項
６
　　【請求項８】
　前記結合ゲートデコーダ回路が、非選択メモリセルの結合ゲートにバイアス電圧を提供する、請求項
６
　　【請求項９】
　前記第１負電圧を放電するための放電回路を更に備える、請求項１に記載の不揮発性メモリ装置。
　　【請求項１０】
　前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項１に記載の不揮発性メモリ装置。
　　【請求項１１】
　前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項
１０
　　【請求項１２】
　トランジスタのディープＮ型ウェルが、前記チャージポンプが負電圧を発生させるために使用されるときには０ボルトであり、前記チャージポンプが正電圧を発生させるために使用されるときには正電圧である、請求項
１１
　　【請求項１３】
　第１導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイと、を有する型の不揮発性メモリ装置の動作方法であって、ディープＮ型ウェル内のＰ型ウェルに位置付けられた各メモリセルが、第２導電型の前記半導体基板の表面上の第１領域と、前記第２導電型の前記半導体基板の前記表面上の第２領域と、前記第１領域と前記第２領域との間にあるチャネル領域と、前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第１領域の上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、前記第１領域に接続されるビット線と、を有し、前記方法が、
　消去動作中に、
−５〜−９ボルトである
　前記消去動作中に、
０〜−０．５ボルトである
　　【請求項１４】
　前記メモリ装置が、負高電圧レベルシフタ回路を備える、請求項
１３
　　【請求項１５】
　前記制御回路が、負中電圧レベルシフタ回路を備える、請求項
１４
　　【請求項１６】
　前記負高電圧レベルシフタ回路が、前記第１負電圧を発生させる、請求項
１４
　　【請求項１７】
　前記負中電圧レベルシフタ回路が、第２負電圧を発生させる、請求項
１５
　　【請求項１８】
　前記メモリ装置が、結合ゲートデコーダ回路を備える、請求項
１３
　　【請求項１９】
　前記結合ゲートデコーダ回路が、１つ以上の電流リミッタ回路を備える、請求項
１８
　　【請求項２０】
　前記結合ゲートデコーダ回路が、非選択メモリセルの前記結合ゲートにバイアス電圧を提供する、請求項
１８
　　【請求項２１】
　放電回路を使用して、前記第１負電圧を放電することを更に含む、請求項
１３
　　【請求項２２】
　前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも１つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項
１３
　　【請求項２３】
　前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項
２２
　　【請求項２４】
　０ボルトをトランジスタのディープＮ型ウェルに印加して、負電圧を発生させることを更に含む、請求項
２３
　　【請求項２５】
　正電圧をトランジスタのディープＮ型ウェルに印加して、正電圧を発生させることを更に含む、請求項
２３
に補正するものである。
イ　そして，本件補正は，本件補正前の請求項１に記載の発明を特定するための事項（以下，「発明特定事項」という。）である「第１負電圧」につき，「−５〜−９ボルト」であるとの限定事項を付すとともに，「第２負電圧」につき，「０〜−０．５ボルト」であるとの限定事項を付して本件補正後の請求項１の発明特定事項とすることを含むものである。さらに本件補正は，本件補正前の請求項１４についても同様の限定を付し本件補正後の請求項１３とすることも含むものであって，この限定によって，本件補正前の請求項１及び１４と，本件補正後の請求項１及び１３に係る発明の産業上の利用分野及び解決しようとする課題が変更されるものではない。
ウ　したがって，本件補正の目的は，請求項に記載した発明特定事項を限定するものであって，その補正前の請求項１及び１４に記載された発明とその補正後の請求項１及び１３に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの（以下，「限定的減縮」という。）に該当し，特許法１７条の２第５項２号に掲げられる事項を目的とするものである。
２　独立特許要件
　以上のように，本件補正は，特許法１７条の２第５項２号に掲げる特許請求の範囲の減縮（限定的減縮）を目的とするものである。そこで，限定的減縮を目的として補正された補正後の請求項１に記載された発明が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第６項において準用する同法１２６条７項の規定に適合するか）以下に検討する。
（１）　補正後の本願発明
　本件補正により補正された特許請求の範囲の請求項１の記載（以下，「請求項１記載事項」という。）は，次のとおりである。
「【請求項１】
　不揮発性メモリ装置であって、
　第１導電型の半導体基板と、
　複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ、
　各メモリセルが、
　第２導電型の前記半導体基板の表面上の第１領域と、
　前記第２導電型の前記半導体基板の前記表面上の第２領域と、
　前記第１領域と前記第２領域との間にあるチャネル領域と、
　前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第１領域に隣接して、前記第１領域とほとんど重ならない、又は全く重ならないワード線端子と、
　前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第２領域に隣接する浮遊ゲートと、
　前記浮遊ゲート上に重なる結合ゲートと、
　前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
　前記第１領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
　第１負電圧を発生させるためのチャージポンプ回路と、
　コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と、を備え、
　前記第１負電圧が、−５〜−９ボルトであり、
　前記第２負電圧が、０〜−０．５ボルトである、不揮発性メモリ装置。」
　上記記載中，「第１領域」及び「第２領域」について，本願明細書の発明の詳細な説明の記載と対比しながら検討する。（下線は，説明のために当審で付加。）
ア　本願明細書の段落０００２には，次のとおりの記載（以下，「段落２記載事項」という。）が認められる。
「【０００２】
不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性分割ゲートメモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２導電型の
第１領域
第２領域
第１領域
第２領域
第２領域
第２領域
第１領域
第１領域
第１領域
第１領域
イ　また図面の図１は，次のように図示されている。
「
」
ウ　上記段落２記載事項からは，「第１領域１４」は，「Ｎ型などの第２導電型」であり，「基板１２」の表面に形成されていること，「第２領域１６」は，「Ｎ型」であって，「基板１２」の表面に形成されること，並びに，当該「第１領域１４」及び「第２領域１６」との間には，「チャネル領域１８」が設けられること，のそれぞれを読取ることができ，このことは，請求項１記載事項における，「第２導電型の前記半導体基板の表面上の第１領域」と，「前記第２導電型の前記半導体基板の前記表面上の第２領域」と，「前記第１領域と前記第２領域との間にあるチャネル領域と」を有するとの記載と整合する。
エ　また，段落２記載事項から，「ビット線ＢＬ２０」，「ワード線ＷＬ２２」，及び「浮遊ゲートＦＧ２４」に関し，「ビット線ＢＬ２０」は「
第２領域
第２領域
第１領域
第１領域
　段落２記載事項のうち，「ビット線ＢＬ２０」，「ワード線ＷＬ２２」，及び「浮遊ゲートＦＧ２４」はそれぞれ，請求項１記載事項の，「ビット線端子」，「ワード線端子」，及び「浮遊ゲート」に対応し，請求項１記載事項の，「前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記
第１領域
第１領域
第２領域
第１領域
　そうすると，請求項１記載事項のうち，「ビット線端子」，「ワード線端子」，及び「浮遊ゲート」に係る「第１領域」及び「第２領域」は，それぞれ，「第２領域」及び「第１領域」の誤記であると認められる。
オ　一方，請求項１記載事項のうち，「前記
第１領域
第１領域
カ　上記ウ乃至オの検討により，本件補正後の請求項１における誤記の箇所を訂正した（訂正箇所は下線部）後の請求項１に記載された発明を次のとおりのものと認め，以下これを「本件補正発明」という。
「不揮発性メモリ装置であって、
　第１導電型の半導体基板と、
　複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ、
　各メモリセルが、
　第２導電型の前記半導体基板の表面上の第１領域と、
　前記第２導電型の前記半導体基板の前記表面上の第２領域と、
　前記第１領域と前記第２領域との間にあるチャネル領域と、
　前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第
２
２
　前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第
１
　前記浮遊ゲート上に重なる結合ゲートと、
　前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
　前記第
２
　第１負電圧を発生させるためのチャージポンプ回路と、
　コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と、を備え、
　前記第１負電圧が、−５〜−９ボルトであり、
　前記第２負電圧が、０〜−０．５ボルトである、不揮発性メモリ装置。」
（２）　引用例
（２−１）　引用例１に記載された事項
　原査定の拒絶の理由において引用した，本願の第一国出願前に既に公知である，国際公開第２０１３／１３７９９５号（２０１３年９月２０日公開。以下，これを「引用例１」という。）には，関連する図面と共に，次の事項が記載されている。（下線は説明のために当審で付加。以下同様。）
Ａ　“[0001] 
The present invention relates to a non- volatile memory cell device
BACKGROUND OF THE INVENTION
[0002] 
Non- volatile memory cells
The memory cell 10 comprises a semiconductor substrate 12 of a first conductivity type, such as P type. The substrate 12 has a surface on which there is formed a first region 14 (also known as the source line SL ) of a second conductivity type, such as N type. A second region 16 (also known as the drain line) also of N type is formed on the surface of the substrate 12. Between the first region 14 and the second region 16 is a channel region 18. A bit line BL 20 is connected to the second region 16. A word line WL 22 is positioned above a first portion of the channel region 18 and is insulated therefrom. The word line 22 has little or no over lap with the second region 16. A floating gate FG 24 is over another portion of the channel region 18. 
The floating gate 24 is also adjacent to the first region 14. A coupling gate CG (also known as control gate) 26 is over the floating gate 24 and is insulated therefrom. An erase gate EG 28 is over the first region 14 and is adjacent to the floating gate 24 and the coupling gate 26 and is insulated therefrom. The erase gate 28 is also insulated from the first region 14.
（当審仮訳（なお，以下の仮訳は，引用例１のファミリー文献である，特表２０１５−５１５７４８号公報によるものであり，当該公報の段落番号とともに訳出した。）：
【０００１】
　
本発明は、不揮発性メモリセル装置
に関する
【背景技術】
【０００２】
　
不揮発性メモリセルは
メモリセル１０は、Ｐ型などの第１導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２導電型の第１領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１領域１４と第２領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２領域１６に接続される。ワード線ＷＬ２２は、チャネル領域１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２領域１６とほとんど重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の他の部分の上方にある。
浮遊ゲート２４はまた、第１領域１４にも隣接する。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。消去ゲート２８はまた、第１領域１４から絶縁される。
Ｂ　「
Figure 1(Prior Art)」
Ｃ　「
Figure 2」
Ｄ　“[0019] Referring to Figure 2 there is shown a block level diagram of a non-volatile memory device 50 of the present invention. In the embodiment shown in Figure 2, 
the memory device 50 comprises 
non-volatile memory cells 10 of the type shown in Figure 1, arranged in a plurality of rows and columns in a semiconductor substrate 12.
Adjacent to each array 52 of non-volatile memory cells 10 is a decoder (Xdecoder 54 A and 54B, respectively), for receiving address signals to be decoded and supplied to the word lines 22 of selected and unselected memory cells 10. Each of decoders 54 also has an associate negative charge pump included in a charge pump 56 to generate a negative voltage.
（当審仮訳：
【０００８】
　図２を参照すると、本発明の不揮発性メモリ装置５０のブロックレベルの図が示されている。図２に示される実施形態では、
メモリ装置５０は、半導体基板１２内で複数の行及び列に配置された、図１に示される型の不揮発性メモリセル１０
を備える
不揮発性メモリセル１０の各アレイ５２に隣接するのは、復号されて、選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダ（それぞれＸデコーダ５４Ａ及び５４Ｂ）である。各デコーダ５４はまた、チャージポンプ５６に含まれ負電圧を発生させるための関連する負チャージポンプを有する
Ｅ　“[0021] 
In response to the read, erase or program command, the logic circuit 60 causes the various voltages to be supplied in a timely and least disturb manner to the various portions of both the selected memory cell 10 and the unselected memory cells 10.
[0022] 
For the selected and unselected memory cell 10, the voltage and current applied are as follows. 
the following abbreviations are used: source line or first region 14 (SL), bit line 20 (BL), word line 22 (WL), coupling gate 26 (CG), erase gate 28 (EG).
Read Command
Erase Command
Alternatively, the erase command can be performed with the following voltages:
Erase Command
Alternatively, the erase operation can be performed with P substrate 12 being negative instead of 0v, e.g., Vsub= -6v, in this case, the voltage on the wordline WL 22 is = -4v( to prevent WL oxide breakdown. )
Program Command
Alternatively, the program command can be performed with the following voltages and current:
Program Command
Alternatively, the program operation can be performed with the P substrate Vsub 12 being negative instead of 0v, e.g., -lv to -5v, in this case, the voltage on the selected wordline WL 22 is such that (VWL-Vsub) 〜 = 2v, i.e., Vwl 〜 = 1v to -3v ( to prevent WL oxide breakdown)”
（当審仮訳：
【００１０】
　
読み出し、消去、又はプログラムコマンドに応答して、論理回路６０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時にできるだけディスターブが少ない方法で様々な電圧を供給させる
【００１１】
　
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は次のとおりである
次の略語、つまり、ソース線又は第１領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）、消去ゲート２８（ＥＧ）が使用される
【００１２】
　読み出しコマンド
【００１３】
【表１】
【００１４】
　消去コマンド
【００１５】
【表２】
【００１６】
　
あるいは、消去コマンドを次の電圧で実行することができる。
【００１７】
　消去コマンド
【００１８】
【表３】
【００１９】
　あるいは、例えば、Ｖｓｕｂ＝−６ｖなど０ｖの代わりに負になっているＰ基板１２によって消去動作を実行することができる。この場合、ワード線ＷＬ ２２上の電圧は、＝＜−４ｖである（ＷＬの酸化膜破壊を防止するため）。
【００２０】
　プログラムコマンド
【００２１】
【表４】
【００２２】
　あるいは、プログラムコマンドを次の電圧及び電流で実行することができる。
【００２３】
　プログラムコマンド
【００２４】
【表５】
【００２５】
　あるいは、例えば、−１ｖ〜−５ｖなど０ｖの代わりに負になっているＰ基板のＶｓｕｂ １２を使用してプログラム動作を実行することができる。この場合、選択ワード線ＷＬ ２２上の電圧は、（ＶＷＬ−Ｖｓｕｂ）〜＝＜２ｖ、即ち、Ｖｗｌ〜＝＜１ｖ〜−３ｖである（ＷＬの酸化膜破壊を防止するため）。）
Ｆ　“[0034] Referring to Figure 6 there is shown second embodiment of a high voltage decoding circuit 400 for positive/negative level signals for use in 
the memory device 50 of Triple well CMOS process of the present invention
（当審仮訳：
【００３７】
　図６を参照すると、
本発明のトリプルウェルＣＭＯＳプロセスのメモリ装置５０
（２−２）　引用発明
ア　上記記載事項Ａの「本発明は、不揮発性メモリセル装置…に関する。」との記載，上記記載事項Ｂ及びＣに示す図１及び図２，並びに上記記載事項Ｄの，「メモリ装置５０は、半導体基板１２内で複数の行及び列に配置された、図１に示される型の不揮発性メモリセル１０…中略…を備える。」との記載から，引用例１には，“不揮発性メモリ装置”が“半導体基板１２内で複数の行及び列に配置された不揮発性メモリセル１０”を備えることが記載されているといえる。
イ　上記記載事項Ａの「不揮発性メモリセルは…（中略）…メモリセル１０は、Ｐ型などの第１導電型の半導体基板１２を備える。」との記載，及び上記記載事項Ｂの図１から，当該「不揮発性メモリセル」である「メモリセル１０」は，半導体基板１２上に形成され，当該「メモリセル１０」は，上記記載事項Ａにおける，「不揮発性メモリセル装置」において形成されているものと認められることから，上記アの認定と合わせ，引用例１には，“不揮発性メモリ装置”が“第１導電型の半導体基板１２”を備えることが記載されているといえる。
　そして，上記記載事項Ａの「基板１２は、その上にＮ型などの第２導電型の第１領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２領域１６（ドレイン線としても知られる）もまた、基板１２の表面に形成される。第１領域１４と第２領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２領域１６に接続される。ワード線ＷＬ２２は、チャネル領域１８の第１部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２領域１６とほとんど重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の他の部分の上方にある。…中略…浮遊ゲート２４はまた、第１領域１４にも隣接する。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。消去ゲート２８はまた、第１領域１４から絶縁される。」との記載も合わせ，以上を総合すると，引用例１には，
“不揮発性メモリ装置であって，
　第１導電型の半導体基板１２を備え，
　前記半導体基板１２内で複数の行及び列に配置された不揮発性メモリセル１０を備え，
各不揮発性メモリセル１０は，
　前記半導体基板１２の上にＮ型などの第２導電型のソース線ＳＬとしても知られる第１領域１４が形成されている表面を有し，
　Ｎ型のドレイン線としても知られる第２領域１６もまた，前記半導体基板１２の表面に形成され，
　前記第１領域１４と前記第２領域１６との間は，チャネル領域１８であり，
　ビット線ＢＬ２０は，前記第２領域１６に接続され，
　ワード線ＷＬ２２は，チャネル領域１８の第１部分の上方に位置付けられ，そこから絶縁され，
　前記ワード線ＷＬ２２は，前記第２領域１６とほとんど重ならず，
　浮遊ゲートＦＧ２４は，前記チャネル領域１８の他の部分の上方にあり，
　前記浮遊ゲートＦＧ２４はまた，前記第１領域１４にも隣接し，
　制御ゲートとしても知られる結合ゲートＣＧ２６は，前記浮遊ゲートＦＧ２４の上方に絶縁され，
　消去ゲートＥＧ２８は，前記第１領域１４の上方にあり，前記浮遊ゲートＦＧ２４及び前記結合ゲートＣＧ２６に隣接し絶縁され，
　前記消去ゲート２８はまた，第１領域１４から絶縁され”ることが記載されているといえる。
ウ　上記記載事項Ｄの「不揮発性メモリセル１０の各アレイ５２に隣接するのは、復号されて、選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダ（それぞれＸデコーダ５４Ａ及び５４Ｂ）である。各デコーダ５４はまた、チャージポンプ５６に含まれ負電圧を発生させるための関連する負チャージポンプを有する。」との記載から，引用例１には，“不揮発性メモリセル１０の各アレイ５２に隣接する，復号されて，選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダを備え”ること，及び“前記デコーダはまた，負電圧を発生させるための関連する負チャージポンプを有”することが記載されているといえる。
エ　上記記載事項Ｅの「読み出し、消去、又はプログラムコマンドに応答して、論理回路６０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時にできるだけディスターブが少ない方法で様々な電圧を供給させる。…中略…選択及び非選択メモリセル１０に対し、印加される電圧及び電流は次のとおりである。…中略…あるいは、消去コマンドを次の電圧で実行することができる。」との記載，及び上記記載事項Ｅの“Read Command”，“Erase Command”，“Program Command”の表に対応する，上記翻訳文の表１乃至表５における，「非選択メモリセル」の「ＷＬ」の欄，並びに同表３の「選択メモリセル」の「ＣＧ」の欄，さらに上記記載事項Ｅの「次の略語、つまり、ソース線又は第１領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）、消去ゲート２８（ＥＧ）が使用される。」との記載も参照すると，同表における「ＷＬ」及び「ＣＧ」の略号はそれぞれ，“ワード線ＷＬ２２”及び“結合ゲートＣＧ２６”を意味するものと解されるから，以上を総合して引用例１には，“読み出し，消去，又はプログラムコマンドに応答して，論理回路６０は，選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に，適時にできるだけディスターブが少ない方法で様々な電圧を供給させ，前記コマンド信号が消去動作を示しているときに，選択メモリセルの結合ゲートＣＧ２６に−５〜−９ボルトの第１負電圧を印加し，コマンド信号が読み出し，消去，又はプログラムコマンドを示すとき，非選択メモリセルのワード線ＷＬ２２に０〜−０．５ボルトである第２負電圧を印加”することが記載されているといえる。
オ　以上上記ア乃至エより，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「不揮発性メモリ装置であって，
　第１導電型の半導体基板１２を備え，
　前記半導体基板１２内で複数の行及び列に配置された不揮発性メモリセル１０を備え，
各不揮発性メモリセル１０は，
　前記半導体基板１２の上にＮ型などの第２導電型のソース線ＳＬとしても知られる第１領域１４が形成されている表面を有し，
　Ｎ型のドレイン線としても知られる第２領域１６もまた，前記半導体基板１２の表面に形成され，
　前記第１領域１４と前記第２領域１６との間は，チャネル領域１８であり，
　ビット線ＢＬ２０は，前記第２領域１６に接続され，
　ワード線ＷＬ２２は，チャネル領域１８の第１部分の上方に位置付けられ，そこから絶縁され，
　前記ワード線ＷＬ２２は，前記第２領域１６とほとんど重ならず，
　浮遊ゲートＦＧ２４は，前記チャネル領域１８の他の部分の上方にあり，
　前記浮遊ゲートＦＧ２４はまた，前記第１領域１４にも隣接し，
　制御ゲートとしても知られる結合ゲートＣＧ２６は，前記浮遊ゲートＦＧ２４の上方に絶縁され，
　消去ゲートＥＧ２８は，前記第１領域１４の上方にあり，前記浮遊ゲートＦＧ２４及び前記結合ゲートＣＧ２６に隣接し絶縁され，
　前記消去ゲート２８はまた，第１領域１４から絶縁され
　前記不揮発性メモリセル１０の各アレイ５２に隣接する，復号されて，選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダを備え，
　前記デコーダはまた，負電圧を発生させるための関連する負チャージポンプを有し，
　読み出し，消去，又はプログラムコマンドに応答して，論理回路６０は，選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に，適時にできるだけディスターブが少ない方法で様々な電圧を供給させ，前記コマンド信号が消去動作を示しているときに，選択メモリセルの結合ゲートＣＧ２６に−５〜−９ボルトの第１負電圧を印加し，コマンド信号が読み出し，消去，又はプログラムコマンドを示すとき，非選択メモリセルのワード線ＷＬ２２に０〜−０．５ボルトである第２負電圧を印加する
不揮発性メモリ装置。」
（２−３）　引用例２に記載された事項
　原査定において引用した，本願の第一国出願前に既に公知である，特開２０１３−６９３６４号公報（平成２５年４月１８日公開。以下，これを「引用例２」という。）には，関連する図面と共に，次の事項が記載されている。
Ｇ　「【００８９】
（１−４）不揮発性半導体記憶装置におけるデータの消去動作
　次に、不揮発性半導体記憶装置1におけるデータの消去動作について以下説明する。図１との対応部分に同一符号を付して示す
図４は、不揮発性半導体記憶装置1の回路構成に加えて、ディープＮウェルDNW（図示せず）上に形成されたウェル分割構造をも示した概略図である
Ｈ　「
図４」
（２−４）　引用例３に記載された事項
　原査定において引用した，本願の第一国出願前に既に公知である，特開２０１０−９７６７６号公報（平成２２年４月３０日公開。以下，これを「引用例３」という。）には，関連する図面と共に，次の事項が記載されている。
Ｉ　「【００２０】
　各メモリセルＭＣはＮＭＯＳで構成されており、
メモリセルＭＣの底面がＰウェル９０となっており、そのＰウェル９０の底面を覆うようにディープＮウェル９１が配置され
（３）　対比
　本件補正発明と引用発明とを対比する。
（３−１）引用発明の「不揮発性メモリ装置」及び「第１導電型の半導体基板１２」は，本件補正発明の「不揮発性メモリ装置」及び「第１導電型の半導体基板」に相当するから，引用発明と本件補正発明とは，“不揮発性メモリ装置であって，第１導電型の半導体基板”を備える点で一致するといえる。
（３−２）引用発明の「不揮発性メモリセル１０」は，不揮発性メモリとして代表的なフラッシュメモリのメモリセルを表しているから，引用発明の「不揮発性メモリセル１０」は，本件補正発明の「不揮発性分割ゲートフラッシュメモリセル」と，“不揮発性フラッシュメモリセル”である点で一致するといえる。したがって，引用発明の「半導体基板１２内で複数の行及び列に配置された不揮発性メモリセル１０を備え」る構成と，本件補正発明の「複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ」る構成とは，下記の点（相違点）で相違するものの，“複数の行及び列に配置された前記半導体基板内にある不揮発性フラッシュメモリセルのアレイ”である点で一致する。
（３−３）引用発明の「各不揮発性メモリセル１０」は，「前記半導体基板１２は，その上にＮ型などの第２導電型のソース線ＳＬとしても知られる第１領域１４が形成されている表面を有」するとともに，「Ｎ型のドレイン線としても知られる第２領域１６もまた，前記半導体基板１２の表面に形成され」るものであるから，本件補正発明の「各メモリセル」が，「第２導電型の前記半導体基板の表面上の第１領域」と，「前記第２導電型の前記半導体基板の前記表面上の第２領域」とを有するとの構成に対し，
“各メモリセルが，
　第２導電型の前記半導体基板の表面上の第１領域と，
　前記第２導電型の前記半導体基板の前記表面上の第２領域と，”
を備える点で一致する。
（３−４）引用発明の「チャネル領域１８」，「ワード線ＷＬ２２」，「浮遊ゲートＦＧ２４」，「結合ゲートＣＧ２６」，「消去ゲートＥＧ２８」及び「ビット線ＢＬ２０」は，それぞれ本件補正発明の「チャネル領域」，「ワード線端子」，「浮遊ゲート」，「結合ゲート」，「消去ゲート」及び「ビット線端子」に相当する。
（３−５）引用発明の，「前記第１領域１４と前記第２領域１６との間は，チャネル領域１８であ」るとの構成を，本件補正発明の「前記第１領域と前記第２領域との間にあるチャネル領域」との構成と対比すると，両者は，“前記第１領域と前記第２領域との間にあるチャネル領域”を有する点で一致する。
（３−６）引用発明の，「ビット線ＢＬ２０は，前記第２領域１６に接続され」るとの構成を，本件補正発明の「前記第２領域に接続されるビット線端子」との構成と対比すると，両者は，“前記第２領域に接続されるビット線端子”を有する点で一致する。
（３−７）引用発明の，「ワード線ＷＬ２２は，チャネル領域１８の第１部分の上方に位置付けられ，そこから絶縁され」るとの構成，及び「前記ワード線ＷＬ２２は，前記第２領域１６とほとんど重ならず」との構成を，本件補正発明の「前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第２領域に隣接して、前記第２領域とほとんど重ならない、又は全く重ならないワード線端子」との構成と対比すると，両者は，“前記チャネル領域の第１部分上に重なり，そこから絶縁され，また前記第２領域に隣接して，前記第２領域とほとんど重ならない，又は全く重ならないワード線端子”を有する点で一致する。
（３−８）引用発明の，「浮遊ゲートＦＧ２４は，前記チャネル領域１８の他の部分の上方にあ」るとの構成，及び「前記浮遊ゲートＦＧ２４はまた，前記第１領域１４にも隣接」との構成を，本件補正発明の「前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第１領域に隣接する浮遊ゲート」との構成と対比すると，両者は，“前記チャネル領域の第２部分上に重なり，前記第１部分に隣接し，またそこから絶縁され，前記第１領域に隣接する浮遊ゲート”を有する点で一致する。
（３−９）引用発明の，「制御ゲートとしても知られる結合ゲートＣＧ２６は，前記浮遊ゲートＦＧ２４の上方に絶縁され」るとの構成を，本件補正発明の「前記浮遊ゲート上に重なる結合ゲート」との構成と対比すると，両者は，“浮遊ゲート上に重なる結合ゲート”を有する点で一致する。
（３−１０）引用発明の，「消去ゲートＥＧ２８は，前記第１領域１４の上方にあり，前記浮遊ゲートＦＧ２４及び前記結合ゲートＣＧ２６に隣接し絶縁され」るとの構成，及び「前記消去ゲート２８はまた，第１領域１４から絶縁され」るとの構成を，本件補正発明の「前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲート」との構成と対比すると，両者は，“前記第１領域上に重なり，前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲート”を有する点で一致する。
（３−１１）引用発明は，「前記不揮発性メモリセル１０の各アレイ５２に隣接する，復号されて，選択及び非選択メモリセル１０のワード線２２に供給されるアドレス信号を受信するためのデコーダを備え」るとともに，「前記デコーダはまた，負電圧を発生させるための関連する負チャージポンプを有」するものであるところ，当該「負電圧」を「第１負電圧」と呼称するならば，本件補正発明と，“第１負電圧を発生させるためのチャージポンプ回路”を備える点で一致するといえる。
（３−１２）引用発明の「論理回路６０」は，「読み出し，消去，又はプログラムコマンドに応答」して，「選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に，適時にできるだけディスターブが少ない方法で様々な電圧を供給させ」るとともに，「読み出し，消去，又はプログラムコマンドに応答」して，「前記コマンド信号が消去動作を示しているとき」には，「選択メモリセルの結合ゲートＣＧ２６に−５〜−９ボルトの第１負電圧」を印加し，「コマンド信号が読み出し，消去，又はプログラムコマンドを示すとき」は，「非選択メモリセルのワード線ＷＬ２２に０〜−０．５ボルトである第２負電圧を印加する」ことから，引用発明の上記構成と，本件補正発明の「コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路」，「前記第１負電圧が、−５〜−９ボルトであ」るとの構成，及び「前記第２負電圧が、０〜−０．５ボルトである」との構成とは，
“コマンド信号を受信し，複数の制御信号を発生させて，前記コマンド信号が消去動作を示しているときに，選択メモリセルの結合ゲートに前記第１負電圧を印加し，コマンド信号が読み出し，消去，又はプログラムコマンドを示すとき，非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と，を備え，
　前記第１負電圧が，−５〜−９ボルトであり，
　前記第２負電圧が，０〜−０．５ボルトである”
点で一致するといえる。
（３−１３）以上，（３−１）乃至（３−１２）の検討から，引用発明と本件補正発明とは，次の一致点及び相違点を有する。
〈一致点〉
　不揮発性メモリ装置であって，
　第１導電型の半導体基板と，
　複数の行及び列に配置された前記半導体基板内にある不揮発性フラッシュメモリセルのアレイであって，
　各メモリセルが，
　第２導電型の前記半導体基板の表面上の第１領域と，
　前記第２導電型の前記半導体基板の前記表面上の第２領域と，
　前記第１領域と前記第２領域との間にあるチャネル領域と，
　前記チャネル領域の第１部分上に重なり，そこから絶縁され，また前記第２領域に隣接して，前記第２領域とほとんど重ならない，又は全く重ならないワード線端子と，
　前記チャネル領域の第２部分上に重なり，前記第１部分に隣接し，またそこから絶縁され，前記第１領域に隣接する浮遊ゲートと，
　前記浮遊ゲート上に重なる結合ゲートと，
　前記第１領域上に重なり，前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと，
　前記第２領域に接続されるビット線端子と，を有する，不揮発性フラッシュメモリセルのアレイと，
　第１負電圧を発生させるためのチャージポンプ回路と，
　コマンド信号を受信し，複数の制御信号を発生させて，前記コマンド信号が消去動作を示しているときに，選択メモリセルの結合ゲートに前記第１負電圧を印加し，コマンド信号が読み出し，消去，又はプログラムコマンドを示すとき，非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と，を備え，
　前記第１負電圧が，−５〜−９ボルトであり，
　前記第２負電圧が，０〜−０．５ボルトである，不揮発性メモリ装置。
〈相違点〉
　本件補正発明の不揮発性メモリセルが，「不揮発性分割ゲートフラッシュメモリセル」であり，「各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ」るものであるのに対し，引用発明の不揮発性メモリセルが不揮発性分割ゲートフラッシュメモリセルであることや，各メモリセルが，ディープＮ型ウェル内のＰ型ウェルに位置付けられることなどが特定されていない点。
（４）　判断
　上記相違点につき検討する。
　まず本件補正発明の「不揮発性分割ゲートフラッシュメモリセル」について，どのようなものを示すものかを検討するに，本願明細書の段落０００２には，「不揮発性メモリセルは、
当該技術分野において周知
従来技術の不揮発性分割ゲートメモリセル１０を図１に示す
　次に，本件補正発明の「各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ」る点について検討する。上記（２）（２−１）の記載事項Ｆに記載されているように，引用発明は，トリプルウェルＣＭＯＳプロセスによるメモリ装置であることが示唆されており，また，上記（２）（２−３）の記載事項Ｇや（２−４）の記載事項Ｉに記載されているように，ディープＮ型ウェル内のＰ型ウェルに位置付けられたメモリセルの構造は，本願第１国出願前に周知な構造であり，引用発明において当該周知な構造を採用し，引用発明の各メモリセルをディープＮ型ウェル内のＰ型ウェルに位置付けられるよう構成することは当業者にとって容易というべきである。
　以上検討したとおり，相違点は格別なものとはいえず，またそのことによる効果も，当業者であれば普通に想起し得る程度のことに過ぎない。
　したがって，本件補正発明は，引用発明及び周知技術に基づいて当業者が容易になし得たものである。
　したがって，本件補正発明は，引用発明並びに引用例２及び３に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
（５）　本件補正についてのむすび
　以上のとおり，本件補正は特許法１７条の２第６項において準用する同法１２６条７項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　よって，上記補正の却下の決定の結論のとおり決定する。
第３　本願発明について
１　本願発明
　令和１年５月１７日にされた手続補正は，上記のとおり却下されたので，本願の請求項に係る発明は，平成３０年９月１１日にされた手続補正により補正された特許請求の範囲に記載された事項により特定されるものであるところ，その請求項１に係る発明（以下，「本願発明」という。）は，明細書及び図面の記載からみて，前記第２［理由］１に記載された，本件補正前の請求項１に記載されたものから，上記第２［理由］２（１）で検討した誤記を訂正した，次のとおりのものと認める。（下線部は，訂正箇所を表す。）
「不揮発性メモリ装置であって、
　第１導電型の半導体基板と、
　複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープＮ型ウェル内のＰ型ウェルに位置付けられ、
　各メモリセルが、
　第２導電型の前記半導体基板の表面上の第１領域と、
　前記第２導電型の前記半導体基板の前記表面上の第２領域と、
　前記第１領域と前記第２領域との間にあるチャネル領域と、
　前記チャネル領域の第１部分上に重なり、そこから絶縁され、また前記第
２
２
　前記チャネル領域の第２部分上に重なり、前記第１部分に隣接し、またそこから絶縁され、前記第
１
　前記浮遊ゲート上に重なる結合ゲートと、
　前記第１領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
　前記第
２
　第１負電圧を発生させるためのチャージポンプ回路と、
　コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第１負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第２負電圧を印加するための制御回路と、を備える、不揮発性メモリ装置。」
２　原査定の拒絶の理由
　原査定の拒絶の理由は，この出願の請求項１に係る発明は，本願の第１国出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１，５，６に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
引用文献１：国際公開第２０１３／１３７９９５号
引用文献２〜４：省略
引用文献５：特開２０１３−６９３６４号公報
引用文献６：特開２０１０−９７６７６号公報
３　引用例
　原査定の拒絶の理由で引用された引用文献１，５，６の記載事項は，前記第２の［理由］２（２）において引用例１乃至３の記載事項として摘記したとおりである。
４　対比・判断
　本願発明は，前記第２の［理由］２で検討した本件補正発明から，「前記第１負電圧が、−５〜−９ボルトであり」及び「前記第２負電圧が、０〜−０．５ボルトである」との限定事項を削除したものである。
　そうすると，本願発明の発明特定事項を全て含み，さらに他の事項を付加したものに相当する本件補正発明が，前記第２［理由］２（４），（５）に記載したとおり，引用発明並びに引用例２及び３に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，引用発明並びに引用例２及び３に記載された周知技術に基づいて，当業者が容易に発明することができたものである。
第４　むすび
　以上のとおり，本願発明は，本願第１国出願前に頒布された引用例１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　したがって，その余の請求項に係る発明について論及するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。