【手続補正書】
【提出日】平成27年9月14日(2015.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動対をなして基準電圧および入力電圧をゲートにそれぞれ入力する一対の入力ＭＯＳ-ＦＥＴ、ゲートを相互に接続すると共にドレインを前記一対の入力ＭＯＳ-ＦＥＴの各ドレインにそれぞれ接続した一対の負荷ＭＯＳ-ＦＥＴ、および前記一対の入力ＭＯＳ-ＦＥＴのソースに一定電流を供給する定電流源を具備した差動増幅型の比較器本体と、
前記入力ＭＯＳ-ＦＥＴにおけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有し、前記一対の入力ＭＯＳ-ＦＥＴの各ゲート・ソース間にそれぞれ順方向に並列接続したツェナーダイオードと具備したことを特徴とする比較器。
【請求項２】
差動対をなして基準電圧および入力電圧をゲートにそれぞれ入力する一対の入力ＭＯＳ-ＦＥＴ、ゲートを相互に接続すると共にドレインを前記一対の入力ＭＯＳ-ＦＥＴの各ドレインにそれぞれ接続した一対の負荷ＭＯＳ-ＦＥＴ、および前記一対の入力ＭＯＳ-ＦＥＴのソースに一定電流を供給する定電流源とを具備した差動増幅型の比較器本体と、
前記入力ＭＯＳ-ＦＥＴにおけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有し、前記一対の入力ＭＯＳ-ＦＥＴの各ゲート・ソース間にそれぞれ順方向に並列接続されたツェナーダイオードと、
前記比較器本体の出力電圧を前記一対の負荷ＭＯＳ-ＦＥＴのゲートに負帰還して該比較出力電圧の振幅を制限する帰還ＭＯＳ-ＦＥＴとを具備したことを特徴とする比較器。
【請求項３】
差動対をなして基準電圧および入力電圧をゲートにそれぞれ入力する一対の入力ＭＯＳ-ＦＥＴ、ゲートを相互に接続すると共にドレインを前記一対の入力ＭＯＳ-ＦＥＴの各ドレインにそれぞれ接続した一対の負荷ＭＯＳ-ＦＥＴ、および前記一対の入力ＭＯＳ-ＦＥＴのソースに一定電流を供給する定電流源とを具備した差動増幅型の比較器本体と、
前記入力ＭＯＳ-ＦＥＴにおけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有し、前記一対の入力ＭＯＳ-ＦＥＴの各ゲート・ソース間にそれぞれ順方向に並列接続されたツェナーダイオードと、
前記比較器本体の出力電圧を前記一対の負荷ＭＯＳ-ＦＥＴのゲートに負帰還して該出力電圧の出力振幅を制限する帰還ＭＯＳ-ＦＥＴと
電源電圧以上の逆耐圧特性を有し、前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴの各ソースとの間にそれぞれ介装された半導体整流素子とを具備したことを特徴とする比較器。
【請求項４】
前記一対の入力ＭＯＳ-ＦＥＴはｐチャネル型のＭＯＳ-ＦＥＴであって、前記一対の負荷ＭＯＳ-ＦＥＴはｎチャネル型のＭＯＳ-ＦＥＴからなる請求項１〜３のいずれかに記載の比較器。
【請求項５】
前記帰還ＭＯＳ-ＦＥＴは、ドレインおよびゲートを前記一対の入力ＭＯＳ-ＦＥＴの一方のドレインに接続すると共に、ソースを前記一対の負荷ＭＯＳ-ＦＥＴのゲートに接続したものである請求項２または３に記載の比較器。
【請求項６】
前記半導体整流素子は、整流ダイオードまたはダイオード接続したＭＯＳ-ＦＥＴからなる請求項３に記載の比較器。
【請求項７】
請求項１〜３のいずれかに記載の比較器であって、
更に前記比較器本体の比較出力電圧を反転して外部出力するＣＭＯＳ構造のインバータ回路を備えることを特徴とする比較器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図９は前述した構成の比較器において、電源電圧ＶＤＤを４２Ｖ、基準電圧ＶrefをＶＤＤ／２（＝２１Ｖ）とし、入力電圧Ｖinを０〜ＶＤＤに亘って変化させたときの前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsの変化を示すシミュレーション結果である。この例の場合、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間には、該入力ＭＯＳ-ＦＥＴ１１,１２のゲート間の電圧差が直接加わるので、最大で±ＶＤＤ／２（±２１Ｖ）の電圧が加わることになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
更に本発明に係る比較器は、前記ツェナーダイオードおよび帰還ＭＯＳ-ＦＥＴに加えて、更に電源電圧以上の逆耐圧特性を有する半導体整流素子を、前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴの各ソースとの間にそれぞれ介装したことを特徴としている（第３の発明）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図２は、基準電圧ＶrefをＶＤＤ／２（＝２１Ｖ）とし、入力電圧Ｖinを０〜４２Ｖの範囲で変化させたときの前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsの変化を示すシミュレーション結果である。この図２に示されるように前記入力電圧Ｖinが前記基準電圧Ｖrefよりも７Ｖ以上低いとき（Ｖin＜Ｖref−７）、前記入力電圧Ｖinが印加されてオンとなる前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsは、前記ツェナーダイオード３２によってクランプされ、略７Ｖに保持される（特性Ｂを参照）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
特に前記入力電圧Ｖinが前記基準電圧Ｖrefよりも前記ツェナーダイオード３２のブレークダウン電圧（７Ｖ）以上低いと（Ｖin＜Ｖref−７）、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間に加わる電圧が前記ツェナーダイオード３２のブレークダウン電圧を上回る。すると前記ツェナーダイオード３２がブレークダウンする。そして図２に示すように前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsは、前記ツェナーダイオード３２のブレークダウン電圧（降伏電圧；７Ｖ）に抑制される。この結果、前記入力ＭＯＳ-ＦＥＴ１２のゲート酸化膜への高電圧の印加が阻止され、その破壊が防止される。尚、このとき前記入力ＭＯＳ-ＦＥＴ１１はオフしているので、該入力ＭＯＳ-ＦＥＴ１１のゲート・ソース間には前記ツェナーダイオード３１の順方向降下電圧だけが加わる（特性Ａを参照）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
更に比較器を図５に示すように構成することもできる（第３の発明）。
この比較器は、前述したツェナーダイオード３１,３２および帰還ＭＯＳ-ＦＥＴ３３に加えて、更に前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴ１１,１２の各ソースとの間に整流ダイオード（半導体整流素子）３４,３５をそれぞれ介装して構成される。これらの整流ダイオード３４,３５には、前記電源電圧ＶＤＤ以上の逆耐圧特性を有するものが用いられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
例えば前記基準電圧Ｖrefとして電源電圧ＶＤＤに近い高電圧が設定され、また前記入力電圧Ｖinが接地電位（０Ｖ）に近い低い電圧であるとする。そして前記入力ＭＯＳ-ＦＥＴ１１,１２および前記定電流源をなすＭＯＳ-ＦＥＴ１５のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗが等しいと仮定する。するとこの場合、前記ＭＯＳ-ＦＥＴ１５のゲート・ソース間には、電源電圧ＶＤＤとバイアス電圧Ｖbiasとの差電圧が印加される。よって前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間にも、同様に電源電圧ＶＤＤとバイアス電圧Ｖbiasとの差電圧が加わる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
このときの前記ＭＯＳ-ＦＥＴ１５のドレイン電圧Ｖdは、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間をＶgsとし、前記整流ダイオード３５の順方向降下電圧をＶfとしたとき
Ｖd ＝ Ｖin＋Ｖgs＋Ｖfとなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
尚、前記ＭＯＳ-ＦＥＴ１１,１２,１５のチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが異なる場合には、前記バイアス電圧Ｖbiasが前記ノードＮにそのまま発生することはない。しかしこの場合であっても、前記入力ＭＯＳ-ＦＥＴ１１または１２のゲート電圧が前記ノードＮの電圧以上になったとき、前記整流ダイオード３４または３５により前記入力ＭＯＳ-ＦＥＴ１１,１２が前記定電流源から切り離される。従って前述した例と同様に前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の破壊が防止される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
更には帰還ＭＯＳ-ＦＥＴ３３を用いて前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧を負帰還制御し、該ドレイン電圧（出力電圧）の振幅を抑えるので、前述したツェナーダイオード３２と相俟って該入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsを抑制することができる。同時に前記ドレイン電圧の負帰還制御により前記インバータ回路２０におけるＭＯＳ-ＦＥＴ２２のゲート・ソース間電圧Ｖgsについても、その耐圧以下に抑えることができる。また前記整流ダイオード３４,３５またはダイオード接続されたＭＯＳ-ＦＥＴ３６,３７により、高いゲート電圧が加わる前記入力ＭＯＳ-ＦＥＴ１１，１２を定電流源から切り離すので、そのゲート酸化膜を破壊から保護することができる。