(57)【要約】  シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、を有する
2014049827.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置の製造方法であって、
前記シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、
前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置であって、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、ここで、前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、
前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有することを特徴とする半導体装置。
【請求項７】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
ことを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。【０００３】
従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。【０００４】
このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。【０００５】
そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが示されている（例えば非特許文献１を参照）。【０００６】
しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００９−１８２３１７号公報
【非特許文献】
【０００８】
【非特許文献１】B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, “Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET”, IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、を有することを特徴とする。【００１１】
前記第３の工程の後、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、を有することを特徴とする。【００１２】
また、前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする。【００１３】
また、前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする。【００１４】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする。【００１５】
また、本発明に係る半導体装置は、シリコン基板上に形成された平面状シリコン層と、前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、前記第１及び前記第２のゲート電極に接続されたゲート配線と、前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、を有する、ことを特徴とする。【００１６】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする。【００１７】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする。【００１８】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、ことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。【００２０】
前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、前記第３の工程の後、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。【００２１】
特に、酸化膜ハードマスクにより、ゲート配線形成中にシリコン柱上部を保護することにより、自己整合プロセスを実現している。【００２２】
また、前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜を形成することにより、ゲート配線と基板間の容量を低減することができる。また、ゲート配線と基板間の絶縁をより確かなものとすることができる。【００２３】
また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなる。シリサイドと金属膜とが直接接触するため、低抵抗化をすることができる。【００２４】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれている。第２のｎ型拡散層と、第２のｐ型拡散層とを接続するシリサイドを形成しやすい。従って、高集積化をおこなうことができる。
【図面の簡単な説明】
【００２５】
【図１】（A）は本発明の実施形態に係る半導体装置の平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図１９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図２９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３４】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３５】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３６】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３７】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３８】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図３９】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４０】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４１】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４２】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【図４３】（A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ−Ｘ’線での断面図である。（C）は（A）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２〜図４３を参照しながら説明する。
【００２７】
以下に、シリコン基板上に平面状シリコン層を形成し、平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程を示す。
【００２８】
図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成するための第１のレジスト１０２、１０３を形成する。
【００２９】
図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成する。レジストを用いて柱状シリコンを形成するため、ハードマスクを用いる工程と比べて、工程数を減らすことができる。
【００３０】
図４に示すように、第１のレジスト１０２、１０３を剥離する。
【００３１】
図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
【００３２】
図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
【００３３】
図７に示すように、第２のレジスト１０６を剥離する。
【００３４】
図８に示すように、平面状シリコン層１０７の周囲に素子分離膜１０８を形成する。
以上により、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程が示された。
【００３５】
次に、第１の柱状シリコン層と第２の柱状シリコン層上に酸化膜ハードマスクを形成し、平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程を示す。
【００３６】
図９に示すように、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７を覆うように酸化膜１０９を堆積する。常圧ＣＶＤ（化学気相堆積）による堆積が好ましい。常圧ＣＶＤによる堆積を用いると、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７上に厚い酸化膜を、柱状シリコン層１０４と第２の柱状シリコン層１０５の側壁に薄い酸化膜を堆積することができる。さらに、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に堆積される酸化膜厚を、平面状シリコン層１０７上に堆積される酸化膜厚より厚くすることができる。
【００３７】
図１０に示すように、酸化膜１０９を等方性エッチングにより除去することにより、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に酸化膜ハードマスク１１１、１１２を形成し、平面状シリコン層１０７上にゲート絶縁膜より厚い第２の酸化膜１１０を形成する。
【００３８】
以上により、第１の柱状シリコン層と第２の柱状シリコン層上に酸化膜ハードマスクを形成し、平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程が示された。
【００３９】
次に、第１の柱状シリコン層と第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ポリシリコン膜の膜厚は第１の柱状シリコン層と第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことによりゲート配線を形成する第３の工程を示す。
【００４０】
図１１に示すように、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の周囲にゲート絶縁膜１１３、１１４を形成し、ゲート絶縁膜１１３、１１４の周囲に金属膜１１５及びポリシリコン膜１１６を成膜する。従って、ポリシリコン膜１１６中にボイドが形成されることを防ぐことができる。金属膜１１５は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。ゲート絶縁膜１１３、１１４は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
【００４１】
図１２に示すように、ゲート配線を形成するための第３のレジスト１１７を形成する。本実施例においては、レジスト高さが柱状シリコン層より低くなるように記載した。柱状シリコン層の高さが高いとき、柱状シリコン層上部のレジスト厚さが薄くなり、もしくは、柱状シリコン層上部のポリシリコンが露出することが考えられるからである。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状シリコン層より高くなってもよい。
【００４２】
また、このとき、ゲート配線のための第３のレジスト１１７の中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているよう、第３のレジスト１１７を形成することが好ましい。第２のｎ型拡散層と第２のｐ型拡散層とを接続するシリサイドを形成しやすくなるからである。
【００４３】
図１３に示すように、ポリシリコン膜１１６と金属膜１１５をエッチングする。ゲート電極１１８ａ、１１８ｂ、ゲート配線１１８ｃが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコンが露出していても、酸化膜ハードマスク１１１、１１２により、柱状シリコン層上部が保護される。
【００４４】
図１４に示すように、第２の酸化膜１１０をエッチングする。このとき、酸化膜ハードマスク１１１、１１２もエッチングされるが、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に堆積される酸化膜厚が、平面状シリコン層１０７上に堆積される酸化膜厚より厚いため、酸化膜ハードマスク１１１、１１２は残る。残らない場合は、後の工程において、ポリシリコン膜除去中にシリコン柱がエッチングされることとなる。この場合、エッチングされるシリコン柱の高さ分、露出するポリシリコン膜の高さを増やせばよい。また、第２の酸化膜１１０は、第４の工程の後にエッチングしてもよい。
【００４５】
図１５に示すように、第３のレジスト１１７を剥離する。
【００４６】
以上により、第１の柱状シリコン層と第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ポリシリコン膜の膜厚は第１の柱状シリコン層と第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことによりゲート配線を形成する第３の工程が示された。
【００４７】
次に、第４のレジストを堆積し、第１の柱状シリコン層と第２の柱状シリコン層上部側壁のポリシリコン膜を露出し、露出したポリシリコン膜をエッチングにより除去し、第４のレジストを剥離し、金属膜をエッチングにより除去し、ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程を示す。
【００４８】
図１６に示すように、第４のレジスト１１９を堆積し、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上部側壁のポリシリコン膜１１６を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
【００４９】
図１７に示すように、露出したポリシリコン膜１１６をエッチングにより除去する。等方性ドライエッチングが好ましい。
【００５０】
図１８に示すように、第４のレジスト１１９を除去する。
【００５１】
図１９に示すように、酸化膜１６０を堆積する。
【００５２】
図２０に示すように、第５のレジスト１６１を堆積し、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上部側壁の酸化膜１６０を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
【００５３】
図２１に示すように、露出した酸化膜１６０をエッチングにより除去する。等方性エッチングが好ましい。
【００５４】
図２２に示すように、第５のレジスト１６１を剥離する。
【００５５】
図２３に示すように、金属膜１１５をエッチングにより除去し、ゲート配線１１８ｃに接続する第１のゲート電極１１８ｂと第２のゲート電極１１８ａを形成する。従って、自己整合プロセスとなる。
【００５６】
図２４に示すように、酸化膜ハードマスク１１１、１１２と酸化膜１６０をエッチングにより除去する。
【００５７】
以上により、第４のレジストを堆積し、第１の柱状シリコン層と第２の柱状シリコン層上部側壁のポリシリコン膜を露出し、露出したポリシリコン膜をエッチングにより除去し、第４のレジストを剥離し、金属膜をエッチングにより除去し、ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程が示された。
【００５８】
次に、第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、第１の柱状シリコン層の下部と平面状シリコン層の上部に第２のｎ型拡散層を形成し、第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、第２の柱状シリコン層の下部と平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程を示す。
【００５９】
図２５に示すように、第１のｎ型拡散層と第２のｎ型拡散層を形成するために、第６のレジスト１２０を形成する。第６のレジスト１２０を形成する前に、薄い酸化膜を堆積してもよい。
【００６０】
図２６に示すように、砒素を注入し、第１のｎ型拡散層１２１と第２のｎ型拡散層１２２を形成する。
【００６１】
図２７に示すように、第６のレジスト１２０を剥離する。
【００６２】
図２８に示すように、第１のｐ型拡散層と第２のｐ型拡散層を形成するための第７のレジスト１２３を形成する。
【００６３】
図２９に示すように、ボロンまたは弗化ボロンを注入し、第１のｐ型拡散層１２４と第２のｐ型拡散層１２５を形成する。
【００６４】
図３０に示すように、第７のレジスト１２３を剥離し、窒化膜１２６を堆積し、熱処理を行う。
【００６５】
以上により、第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、第１の柱状シリコン層の下部と平面状シリコン層の上部に第２のｎ型拡散層を形成し、第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、第２の柱状シリコン層の下部と平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程が示された。
【００６６】
次に、第１のｎ型拡散層上と第２のｎ型拡散層上と第１のｐ型拡散層と第２のｐ型拡散層上とゲート配線にシリサイドを形成する第６の工程を示す。
【００６７】
図３１に示すように、窒化膜１２６をエッチングし、窒化膜サイドウォールを形成し、金属を堆積し、熱処理し、未反応の金属を除去することで、第１のｎ型拡散層１２１上と第２のｎ型拡散層１２２上と第１のｐ型拡散層１２４と第２のｐ型拡散層１２５上とゲート配線１１８ｃと、第１のゲート電極１１８ｂと第２のゲート電極１１８ａ上にシリサイド１２８、１３０、１３２、１３４、１２７、１３１、１２９、１３３を形成する。窒化膜サイドウォールは、酸化膜と窒化膜の積層構造にしてもよい。
【００６８】
第２のｎ型拡散層１２２と、第２のｐ型拡散層１２５とは、シリサイド１３０で接続されることとなる。ゲート配線１１８ｃの中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているので、シリサイド１３０を形成しやすい。従って、高集積化をおこなうことができる。
【００６９】
また、ポリシリコン膜１１６が薄いため、ゲート配線１１８ｃは、金属膜１１５とシリサイド１２７の積層構造となりやすい。シリサイド１２７と金属膜１１５とが直接接触するため、低抵抗化をすることができる。
【００７０】
以上により、第１のｎ型拡散層上と第２のｎ型拡散層上と第１のｐ型拡散層と第２のｐ型拡散層上とゲート配線にシリサイドを形成する第６の工程が示された。
【００７１】
図３２に示すように、窒化膜といったコンタクトストッパー１３７を成膜し、層間絶縁膜１３８を形成する。
【００７２】
図３３に示すように、コンタクト孔を形成するための第８のレジスト１３９を形成する。
【００７３】
図３４に示すように、層間絶縁膜１３８をエッチングし、コンタクト孔１４０、１４１を形成する。
【００７４】
図３５に示すように、第８のレジスト１３９を剥離する。
【００７５】
図３６に示すように、コンタクト孔を形成するための第９のレジスト１４２を形成し、層間絶縁膜１３８をエッチングし、コンタクト孔１４３、１４４を形成する。
【００７６】
図３７に示すように、第９のレジスト１４２を剥離する。
【００７７】
図３８に示すように、コンタクトストッパー１３７をエッチングし、コンタクト孔１４０、１４１、コンタクト孔１４３、１４４下のコンタクトストッパー１３７を除去する。
【００７８】
図３９に示すように、金属を堆積し、コンタクト１４５、１４６、１４７、１４８を形成する。
【００７９】
図４０に示すように、金属配線のための金属１４９を堆積する。
【００８０】
図４１に示すように、金属配線を形成するための第１０のレジスト１５０、１５１、１５２、１５３を形成する。
【００８１】
図４２に示すように、金属１４９をエッチングし、金属配線１５４、１５５、１５６、１５７を形成する。
【００８２】
次に、図４３に示すように、第１０のレジスト１５０、１５１、１５２、１５３を剥離する。以上により、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法が示された。
【００８３】
上記製造方法によって得られる半導体装置の構造を図１に示す。図１に示すように、半導体装置は、シリコン基板上１０１に形成された平面状シリコン層１０７と、前記平面状シリコン層１０７上に形成された第１及び第２の柱状シリコン層１０４、１０５と、前記第１の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１１３と、前記ゲート絶縁膜１１３の周囲に形成された金属膜１１５及びポリシリコン膜１１６の積層構造からなる第１のゲート電極１１８ｂと、前記第２の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１１４と、前記ゲート絶縁膜１１４の周囲に形成された金属膜１１５及びポリシリコン膜１１６の積層構造からなる第２のゲート電極１１８ａと、前記ポリシリコン膜１１６の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄く、前記第１及び前記第２のゲート電極１１８ｂ、１１８ａに接続されたゲート配線１１８ｃと、前記ゲート配線１１８ｃの上面の高さは前記第１及び第２のゲート電極１１８ｂ、１１８ａの上面の高さより低く、前記ゲート配線１１８ｃと前記平面状シリコン層１０７との間に形成された前記ゲート絶縁膜１１３、１１４より厚い第２の酸化膜１１０と、前記第１の柱状シリコン層１０４の上部に形成された第１のｎ型拡散層１２１と、前記第１の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１１２と、前記第２の柱状シリコン層１０５の上部に形成された第１のｐ型拡散層１２４と、前記第２の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２５と、を有する。
【００８４】
前記ゲート配線１１８ｃと前記平面状シリコン層１０７との間に形成された前記ゲート絶縁膜１１３、１１４より厚い第２の酸化膜１１０を有するため、ゲート配線と基板間の容量を低減することができ、ゲート配線と基板間の絶縁を確かなものとすることができる。
【００８５】
また、前記ゲート配線１１８ｃは、前記金属膜１１５とシリサイド１２７の積層構造からなる。シリサイド１２７と金属膜１１５とが直接接触するため、低抵抗化をすることができる。
【００８６】
前記ゲート配線１１８ｃの中心線が、前記第１の柱状シリコン層１０４の中心点と前記第２の柱状シリコン層１０５の中心点とを結ぶ線に対して第１の所定量ずれている。第２のｎ型拡散層１２２と、第２のｐ型拡散層１２５とを接続するシリサイド１３０を形成しやすい。従って、高集積化をおこなうことができる。
【００８７】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００８８】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００８９】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１の柱状シリコン層
１０５．第１の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．素子分離膜
１０９．酸化膜
１１０．第２の酸化膜
１１１．酸化膜ハードマスク
１１２．酸化膜ハードマスク
１１３．ゲート絶縁膜
１１４．ゲート絶縁膜
１１５．金属膜
１１６．ポリシリコン膜
１１７．第３のレジスト
１１８ａ．ゲート電極
１１８ｂ．ゲート電極
１１８ｃ．ゲート配線
１１９．第４のレジスト
１２０．第６のレジスト
１２１．第１のｎ型拡散層
１２２．第２のｎ型拡散層
１２３．第７のレジスト
１２４．第１のｐ型拡散層
１２５．第２のｐ型拡散層
１２６．窒化膜
１２７．シリサイド
１２８．シリサイド
１２９．シリサイド
１３０．シリサイド
１３１．シリサイド
１３２．シリサイド
１３３．シリサイド
１３４．シリサイド
１３７．コンタクトストッパー
１３８．層間絶縁膜
１３９．第８のレジスト
１４０．コンタクト孔
１４１．コンタクト孔
１４２．第９のレジスト
１４３．コンタクト孔
１４４．コンタクト孔
１４５．コンタクト
１４６．コンタクト
１４７．コンタクト
１４８．コンタクト
１４９．金属
１５０．第１０のレジスト
１５１．第１０のレジスト
１５２．第１０のレジスト
１５３．第１０のレジスト
１５４．金属配線
１５５．金属配線
１５６．金属配線
１５７．金属配線
１６０．酸化膜
１６１．第５のレジスト
【図１】
2014049827.tif 000003
【図２】
2014049827.tif 000004
【図３】
2014049827.tif 000005
【図４】
2014049827.tif 000006
【図５】
2014049827.tif 000007
【図６】
2014049827.tif 000008
【図７】
2014049827.tif 000009
【図８】
2014049827.tif 000010
【図９】
2014049827.tif 000011
【図１０】
2014049827.tif 000012
【図１１】
2014049827.tif 000013
【図１２】
2014049827.tif 000014
【図１３】
2014049827.tif 000015
【図１４】
2014049827.tif 000016
【図１５】
2014049827.tif 000017
【図１６】
2014049827.tif 000018
【図１７】
2014049827.tif 000019
【図１８】
2014049827.tif 000020
【図１９】
2014049827.tif 000021
【図２０】
2014049827.tif 000022
【図２１】
2014049827.tif 000023
【図２２】
2014049827.tif 000024
【図２３】
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【図２４】
2014049827.tif 000026
【図２５】
2014049827.tif 000027
【図２６】
2014049827.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2014049827.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
2014049827.tif 000037
【図３６】
2014049827.tif 000038
【図３７】
2014049827.tif 000039
【図３８】
2014049827.tif 000040
【図３９】
2014049827.tif 000041
【図４０】
2014049827.tif 000042
【図４１】
2014049827.tif 000043
【図４２】
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【図４３】
2014049827.tif 000045
【手続補正書】
【提出日】平成26年4月8日(2014.4.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置の製造方法であって、
前記シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、
前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記第１の柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置であって、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、ここで、  前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、ここで、  前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、
前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有することを特徴とする半導体装置。
【請求項７】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
ことを特徴とする請求項８に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記第１の柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図９に示すように、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７を覆うように酸化膜１０９を堆積する。常圧ＣＶＤ（化学気相堆積）による堆積が好ましい。常圧ＣＶＤによる堆積を用いると、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７上に厚い酸化膜を、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の側壁に薄い酸化膜を堆積することができる。さらに、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に堆積される酸化膜厚を、平面状シリコン層１０７上に堆積される酸化膜厚より厚くすることができる。
【手続補正書】
【提出日】平成26年8月6日(2014.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置の製造方法であって、
前記シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、
前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
前記第３の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置であって、
シリコン基板上に形成された平面状シリコン層と、
前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、ここで、  前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
前記第１及び前記第２のゲート電極に接続されたゲート配線と、ここで、  前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、
前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、
前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
を有することを特徴とする半導体装置。
【請求項６】
前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
ことを特徴とする請求項７に記載の半導体装置。
【手続補正書】
【提出日】平成26年12月10日(2014.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置の製造方法であって、
前記シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、
前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
前記第３の工程の後、
第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【国際調査報告】
2014049827.tif 000046
2014049827.tif 000047
2014049827.tif 000048
2014049827.tif 000049