(57)【特許請求の範囲】
【請求項１】
記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを有し、
前記クロック差測定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかを測定し、前記ワード判定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかに応じて無効データ数を出力するよう構成したことを特徴とするクロック乗り換え回路。
【請求項２】
記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを有し、
前記ワード判定論理回路は、前記クロック差によって崩されるデータの連続性を元の連続性のあるデータとするために前記書込み及び読出しのうちの一方のタイミングを調整し、前記クロック差測定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかを測定し、前記ワード判定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかに応じて無効データ数を出力するよう構成したことを特徴とするクロック乗り換え回路。
【請求項３】
前記無効データ数を可変自在としたことを特徴とする請求項１または請求項２記載のクロック乗り換え回路。
【請求項４】
前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックを固定とし、速いクロックが変化する場合に前記クロック差を測定するよう構成したことを特徴とする請求項１から請求項３のいずれか記載のクロック乗り換え回路。
【請求項５】
前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックが変化し、速いクロックが固定の場合に前記クロック差を測定するよう構成したことを特徴とする請求項１から請求項３のいずれか記載のクロック乗り換え回路。
【請求項６】
記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを有し、
前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックを固定とし、速いクロックが変化する場合に前記クロック差を測定するよう構成したことを特徴とするクロック乗り換え回路。
【請求項７】
記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを有し、
前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックが変化し、速いクロックが固定の場合に前記クロック差を測定するよう構成したことを特徴とするクロック乗り換え回路。
【請求項８】
前記想定していたクロックを可変自在としたことを特徴とする請求項１から請求項７のいずれか記載のクロック乗り換え回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック乗り換え回路に関し、特に異なるクロックで動作する装置間のデータ転送におけるクロック乗り換え処理に関する。
【０００２】
【従来の技術】
従来、クロック乗り換え処理においては、クロック乗り換え対象のデータをメモリに書込む時のクロックと、そのメモリからクロック乗り換え対象のデータを読出す時のクロックとを変化させることで、クロック乗換えを実現している。
【０００３】
その場合、メモリとしては、ＲＡＭ（ランダムアクセスメモリ）やＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）メモリが用いられ、それらに対する書込みと読出しとをそれぞれ異なるクロック周波数で行っている。
【０００４】
【発明が解決しようとする課題】
上述した従来の装置では、想定していたクロックと違うクロックが与えられると、そのクロックにあった設定が必要となり、クロックが変化するたびに設定が必要となって作業効率が悪くなる。
【０００５】
つまり、想定しているクロックと違うクロックがくると、一定数のワード（ＷＯＲＤ）で構成されているブロック内でのデータの連続性が保たれなくなってしまう。例えば、遅いクロックが４ｎｓで動作していて一回の転送が４バイト（Ｂｙｔｅ）であり、速いクロックが１ｎｓで動作していて、一回の処理が１バイトで行われている装置の場合、４ｎｓで４バイト転送されるものに対して、１ｎｓで１バイト処理を行っている時はデータの連続性が保たれる（１ｎｓ×１バイト×４回＝４ｎｓ×４バイト）。
【０００６】
しかしながら、この速いクロックが０．８ｎｓで動作した場合、４ｎｓで４バイト転送されたものに対して、０．８ｎｓで１バイト処理を行ってしまうため、１バイト分のデータ転送が間に合わず、データの連続性が保たれなくなってしまう。つまり、０．８ｎｓで動作した場合には４ｎｓで５回動作してしまうため、０．８ｎｓ×１バイト×５回＝４ｎｓ×４バイトとなる。
【０００７】
例えば、遅いクロックが連続して８バイトのデータを転送してきた時、速いクロックが０．８ｎｓで動作していると、８ｎｓ間には、処理を４回行い、処理を１回中断し、処理を４回行うという動作をするので、データの連続性が保たれていないことになる。
【０００８】
そこで、本発明の目的は上記の問題点を解消し、与えられるクロックが変化してもデータの連続性を保つことができ、作業効率の悪化を防ぐことができるクロック乗り換え回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるクロック乗り換え回路は、記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを備え、前記クロック差測定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかを測定し、前記ワード判定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかに応じて無効データ数を出力するよう構成している。
また、本発明によるクロック乗り換え回路は、記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを備え、前記ワード判定論理回路は、前記クロック差によって崩されるデータの連続性を元の連続性のあるデータとするために前記書込み及び読出しのうちの一方のタイミングを調整し、前記クロック差測定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかを測定し、前記ワード判定論理回路は、前記想定していたクロックに対して何回速いクロックがきたのかに応じて無効データ数を出力するよう構成している。
また、本発明によるクロック乗り換え回路は、記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを備え、前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックを固定とし、速いクロックが変化する場合に前記クロック差を測定するよう構成している。
また、本発明によるクロック乗り換え回路は、記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路であって、前記書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、前記クロック差測定論理回路の測定結果を基に前記書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを備え、前記クロック差測定論理回路は、前記異なるクロックのうちの遅いクロックが変化し、速いクロックが固定の場合に前記クロック差を測定するよう構成している。
【００１０】
すなわち、本発明のクロック乗り換え回路は、異なるクロックで動作する装置間のデータ転送（以下、クロック乗り換えとする）を行っている装置において、想定していたクロックと異なるクロックに変化した時のクロック差によって崩されるデータの連続性を、元の連続性のあるデータにすることをハードウェアで保証することによって、クロック差を変化させた時の装置運用の手間を軽減させることと、異なるクロックで動作する装置間のクロック乗り換え論理を流用可能にすることで設計する論理を軽減させることを特徴としている。
【００１１】
つまり、本発明では、クロック乗り換えを行わなければならない装置において、想定していたクロックと違うクロックが与えられた場合に、与えられたクロックにあった設定が必要であり、作業効率が悪くなるので、このクロック差をハードウェア的に検出して設定をなくすことで、作業の効率化を図っている。また、このような論理は、様々なクロックの乗り換え論理に流用が可能であることから、設計の効率化が図れる。
【００１２】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるクロック乗り換え回路の構成を示すブロック図である。図１において、本発明の一実施例によるクロック乗り換え回路はＲＡＭ（ランダムアクセスメモリ）リードポインタ（ＲＡ＿Ａ）１０と、ＲＡＭライトポインタ（ＷＡ＿Ａ）１１と、ＲＡＭ１２と、制御部（ＷＡ−ＲＡ）１３と、最終ワード（ＷＯＲＤ）検出論理回路１４と、ＬＢ（レングスバッファ）リードポインタ（ＲＡ＿Ｂ）１５と、ＬＢライトポインタ（ＷＡ＿Ｂ）１６と、レングスバッファ（ＬＢ）１７と、比較回路（≧）１８と、クロック差測定論理回路１９と、ワード判定論理回路２０と、データサンプリング機構２１と、フリップフロップ［以下、Ｆ／Ｆ（Ｆｌｉｐ−Ｆｌｏｐ）とする］回路２２と、アンド回路２３とから構成されている。
【００１３】
ＲＡＭ１２はＦ／Ｆ回路１２ａ〜１２ｅと、ＲＡＭセル１２ｆとから構成され、レングスバッファ１７はデコーダ回路１７ａと、Ｆ／Ｆ回路１７ｂ〜１７ｉと、選択回路１７ｊ，１７ｋとから構成されている。ここで、ＲＡＭリードポインタ１０と、ＲＡＭライトポインタ１１と、ＬＢリードポインタ１５と、ＬＢライトポインタ１６と、Ｆ／Ｆ回路２２，１２ａ〜１２ｅ，１７ｂ〜１７ｉとはそれぞれ速いクロックで動作する。
【００１４】
ＲＡＭリードポインタ１０はＲＡＭ１２内のデータを読出すためのポインタであり、ＲＡＭライトポインタ１１はＲＡＭ１２内にデータを書込むためのポインタである。
【００１５】
データサンプリング機構２１は入力されるデータをサンプリングし、ＲＡＭ１２内にデータを書込むか否かを決める有効ｂｉｔ（以下、Ｖｂｉｔとする）１００と、ＲＡＭ１２に格納するデータ（ＤＡＴＡ）１０１とを出力する。
【００１６】
制御部１３はＲＡＭリードポインタ１０の更新とＲＡＭ１２の読出しタイミングの決定とを行う。最終ワード検出論理回路１４はレングスバッファ１７内のデータを読出すためにＬＢリードポインタ１５の更新タイミングと、読出したレングスバッファ１７内のＶｂｉｔを落とすタイミングとを決定する。
【００１７】
ＬＢリードポインタ１５はレングスバッファ１７内のデータを読出すためのポインタであり、ＬＢライトポインタ１６はレングスバッファ１７内にデータを書込むためのポインタである。レングスバッファ１７はＲＡＭ１２内に格納されたデータを読出すタイミング（ＲＡＭ１２内に格納されたデータのワード数／Ｖｂｉｔ）を格納するバッファである。
【００１８】
クロック差測定論理回路１９は想定していたクロックと与えられたクロックとの差分を検出する。ワード判定論理回路２０はレングスバッファ１７に入れるためのデータを作成する。
【００１９】
次に、本実施例のクロック乗り換え論理について説明する。想定しているクロックと違うクロックがくると、一定数のワードで構成されているブロック内でのデータの連続性が保たれなくなってしまう。例えば、遅いクロックが４ｎｓで動作していて一回の転送が４バイト（Ｂｙｔｅ）であり、速いクロックが１ｎｓで動作していて、一回の処理が１バイトで行われている装置があったとする。
【００２０】
この場合、４ｎｓで４バイト転送されるものに対して、１ｎｓで１バイト処理を行っていた時にはデータの連続性が保たれる。つまり、１ｎｓ×１バイト×４回＝４ｎｓ×４バイトとなる。
【００２１】
しかしながら、この速いクロックが０．８ｎｓで動作した場合、４ｎｓで４バイト転送されたものに対して、０．８ｎｓで１バイト処理を行ってしまうため、１バイト分のデータ転送が間に合わず、データの連続性が保たれなくなってしまう。つまり、０．８ｎｓ×１Ｂｙｔｅ×５回＝４ｎｓ×４バイトとなる。
【００２２】
例えば、遅いクロックが連続して８バイトのデータを転送してきた時、速いクロックが０．８ｎｓで動作していると、８ｎｓ間に４回処理を行い、１回処理を中断して、４回処理を行うという動作をするので、データの連続性が保たれていないことになる。
【００２３】
そこで、想定していたクロックと与えられたクロックとにクロック差があった場合でもデータの連続性を保つ仕組みが必要になる。本実施例ではデータの連続性を保つために、クロック差判定論理回路１９で想定していたクロックと与えられたクロックとの差分を検出し、クロック差によって崩されたデータの連続性を元に戻すようにＲＡＭ１２の読出しタイミングを決めることによって、データの連続性を保つことができる。
【００２４】
図２は図１のクロック差判定論理回路１９の構成例を示すブロック図である。図２において、クロック差判定論理回路１９はＦ／Ｆ回路３１〜３４，３６，３７，４２，４３と、排他的論理和回路３５と、カウンタ３８，３９と、比較回路４０と、アンド回路４１と、減算回路（ＳＵＢ）４４とから構成されている。
【００２５】
遅いクロックで動作するＦ／Ｆ回路３１を遅いクロックをトリガとしてトグル動作させることによって、遅いクロックを１／２周期のパルスに変換する。このデータを速いクロックで動作するＦ／Ｆ回路３２，３３で同期化を行う。ここで、同期化には２段のＦ／Ｆしか使用していないが、データを保証することができる段数のＦ／Ｆを入れる必要がある。
【００２６】
排他的論理和回路３５でＦ／Ｆ回路３３とＦ／Ｆ回路３４との排他的論理和（Ｅｘｃｌｕｓｉｖｅ＿ＯＲ）をとることによって、Ｆ／Ｆ回路３１で作成した１／２周期のパルスを元の遅いクロックと同じ周期で立ち上がるパルス信号２００を作成することができる。このパルス信号２００をＦ／Ｆ回路３６で一旦受けてから、出力される信号２０１をストローブ信号として、カウンタ３８をカウントアップさせていくことによって、遅いクロックの立ち上がり回数がわかる。
【００２７】
比較回路４０でカウンタ３８の結果と、予め設定してある遅いクロックをカウントする回数とが一致した時、出力信号２０２を出力してＦ／Ｆ回路４２をセットする。Ｆ／Ｆ回路４２の出力信号２０３によってカウンタ３８はリセットされる。
【００２８】
また、信号２００をセット条件とするＦ／Ｆ回路３７の出力信号２０４をストローブ信号（ＳＴＢ）として、カウンタ３９を動作させる。このカウンタ３９によって、速いクロックの立ち上がり回数をカウントアップさせていくことによって、速いクロックの立ち上がり回数がわかる。Ｆ／Ｆ回路３７及びカウンタ３９もＦ／Ｆ回路４２の出力信号２０３によってリセット（ＲＳＴ）される。
【００２９】
比較回路４０の出力信号２０２が出力された時のカウンタ３９の値をアンド回路４１を介してＦ／Ｆ回路４３で取り込み、減算回路４４でＦ／Ｆ回路４３に取り込んだ値と予め設定してある速いクロックの想定回数とを比較した結果（カウンタ３９の値−速いクロックの想定回数）が出力信号１０９として出力される。この出力信号１０９の値によって、想定していたクロックに対して何回速いクロックがきたのかを知ることができるので、出力信号１０９を用いてＲＡＭ１２を読出せば、与えられるクロックが変化してもデータの連続性を保つことができる。
【００３０】
図３は図２に示すクロック差判定論理回路１９の動作を示すタイムチャートである。これら図２及び図３を参照してクロック差判定論理回路１９の動作について説明する。
【００３１】
図３においては、遅いクロック（４ｎｓ）が６回きた時に、速いクロック＿Ａ（１ｎｓ）が２４回くることを示している。この速いクロック＿Ａを想定しているクロックとすると、速いクロック＿Ａ（１ｎｓ）が速いクロック＿Ｂ（０．８ｎｓ）となってしまった場合、遅いクロック（４ｎｓ）が６回きた時に、速いクロック＿Ｂ（０．８ｎｓ）が３０回くることがわかる。このことから、速いクロック＿Ｂのパルスが想定していた値より６回（３０回−２４回）多くきたことがわかる。
【００３２】
有効データを示すＶｂｉｔ１００が点灯した時に、ＲＡＭライトポインタ１１が示す値のＲＡＭ１２内の領域にデータ１０１を書込む。その時、ＲＡＭライトポインタ１１も＋１カウントアップさせて、次にきた有効データのＲＡＭ１２内の格納場所を示しておく。この動作は有効データがくる限り、繰り返し行うこととする。
【００３３】
図４は図１のワード判定論理回路２０のワード判定論理を示す図であり、図５及び図６は本発明の一実施例によるクロック乗り換え回路の動作を示すタイムチャートである。これら図１〜図６を参照して本発明の一実施例によるクロック乗り換え回路の動作について説明する。
【００３４】
図５においては、遅いクロックが４バイトｅのデータを送ってきた時に、速いクロックが１バイトずつ処理した場合、データサンプリング機構２１内での遅いクロック（４ｎｓ）から速いクロック（１ｎｓ）でサンプリングした例と、遅いクロック（４ｎｓ）から速いクロック（０．８ｎｓ）でサンプリングした例とを示している。
【００３５】
この場合、遅いクロック（４ｎｓ）→速いクロック（１ｎｓ）の時には４ｎｓで４バイトのデータ転送／処理が行われているため、隙間なくデータが出て行くので、データの連続性が保証される。しかしながら、遅いクロック（４ｎｓ）→速いクロック（０．８ｎｓ）の時には４ｎｓで４バイトのデータ転送に対して、４ｎｓで５バイトの処理を行っているため、隙間が空いてデータが出ていくので、データの連続性が保証されなくなってしまう。
【００３６】
そこで、データ１０１が有効データであった時には、ワード判定論理回路２０において、想定していたクロックより速いクロックで処理が行われるために、データの連続性が保たれなくなる。そのため、ＲＡＭ１２で少し待たせてから読出すということを行うことによって、データの連続性を保つことができるので、送られてきたワード数にある程度の待ち時間を加えてデータの連続性が保たれるようにＲＡＭ１２から読出すタイミングを決める。
【００３７】
このワード数の判定は、「（測定した速いクロックの回数÷想定した速いクロックの回数）×実際のＷＯＲＤ数−実際のＷＯＲＤ数」という式で算出した値の端数を繰り上げることによって得られた値から、どの位の時間をかけてデータが送られてくるかを知ることができる。この式を満たす演算器を実装するのが望ましいが、ハードウェア量が膨大になってしまう。
【００３８】
そこで、図４に示すようなデコーダ（中身の値は変えられるようにしておくと良い）を使用した例を用いて説明をする。クロック差測定論理回路１９からの出力信号１０９とＶｂｉｔ１００とデータ１０１中に含まれているワード情報から得られる実際のワード数とによって、どの位の時間をかけてデータが送られてくるのか、すなわち転送にかかったワード数を知ることができる。
【００３９】
例えば、図４に示すようなデコード機能があり、（測定した速いクロックの回数−想定していた速いクロックの回数＝６回）だった場合で、１２ワードのデータが送られてきたとすると、差分が６回で９〜１２ワードという欄を参照することができるので、無効データが３回入っていたことがわかる。よって、信号１０３を用いてレングスバッファ１７に３回というデータを送出する。
【００４０】
また、ＷＯＲＤ判定論理回路２０が送出したデータが有効であるという信号１０２を、ＬＢライトポインタ１６のカウントアップ信号として送出する。さらに、この信号１０２はレングスバッファ１７のライトタイミング（信号１０３によって得られたデータの書込みタイミング）と、レングスバッファ１７内のＶｂｉｔ点灯のためにも使用する。
【００４１】
レングスバッファ１７に格納された値は信号１０４として比較回路１８へと送出される。ＲＡＭライトポインタ１１とＲＡＭリードポインタ１０との差分が信号１０４以上であった時にＦ／Ｆ回路２２に“１”をセットし、Ｆ／Ｆ回路２２の出力信号（出力Ｖｂｉｔ）１０８と、ＲＡＭリードポインタ１０が示す所によってＲＡＭ１２から読出された出力データ１０７とを出力すると同時に、ＲＡＭリードポインタ１０を＋１カウントアップさせる。この場合、Ｆ／Ｆ回路２２の出力信号１０８は出力データ１０７のＶｂｉｔの役割もかねる。
【００４２】
この時、読出された出力データ１０７を元にして最終ワード検出論理回路１４において最終ワードを検出する。例えば、出力データ１０７に含まれているワード情報と、出力されたワード数のカウント値とが一致したところで、最終ワード検出論理回路１４にて判定を行い、出力信号１０６によってＬＢリードポインタ１５の更新とＦ／Ｆ回路２２のリセットとを同時に行うとともに、レングスバッファ１７内の現在読出し終わったワード数に対するＶｂｉｔを消灯させる。
【００４３】
このような動作を繰り返すことによって、クロック差による不規則なデータ１０１を、連続性を持った出力データ１０７に変換することができる。つまり、想定していたクロックと同じ連続性を持ったデータとして転送が可能になる。
【００４４】
図６においては、本実施例のデータの流れを１２ワードのデータが遅いクロック（４ｎｓ）から送られてきて、速いクロック（０．８ｎｓ）で処理した時の動作を示している。この時の想定した速いクロックは１ｎｓとする。
【００４５】
上記の動作においては、遅いクロックが固定で、速いクロックが変化する場合について説明したが、遅いクロックが変化し、速いクロックが固定の場合にも、上述したような動作を行わせることで、上記と同様の効果が得られる。
【００４６】
従来のクロック乗り換えでは、クロック差測定論理回路１９を備えていなかったので、クロックを変化させるたびに、ワード判定論理回路２０の設定が必要であり、作業の効率が悪いので、このクロック差をハードウェア的に検出して設定をなくすことによって、作業の効率化を図ることができる。
【００４７】
また、クロック差測定論理回路１９の規定値と、ワード判定論理回路２０のデコード値とを可変可能とすることによって、様々なクロックに対応することができるので、本実施例を様々な装置に流用することが可能となり、設計の効率化を図ることができる。
【００４８】
【発明の効果】
以上説明したように本発明は、記憶媒体に対する書込み及び読出しを各々異なるクロックで行ってクロック乗り換えを実行するクロック乗り換え回路において、書込み及び読出しのうちの一方に用いられるクロックが想定していたクロックと異なるクロックに変化した時のクロック差を測定するクロック差測定論理回路と、クロック差測定論理回路の測定結果を基に書込み及び読出しのうちの一方のタイミングを調整するワード判定論理回路とを設けることによって、与えられるクロックが変化してもデータの連続性を保つことができ、作業効率の悪化を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるクロック乗り換え回路の構成を示すブロック図である。
【図２】図１のクロック差判定論理回路の構成例を示すブロック図である。
【図３】図２に示すクロック差判定論理回路の動作を示すタイムチャートである。
【図４】図１のワード判定論理回路のワード判定論理を示す図である。
【図５】本発明の一実施例によるクロック乗り換え回路の動作を示すタイムチャートである。
【図６】本発明の一実施例によるクロック乗り換え回路の動作を示すタイムチャートである。
【符号の説明】
１０  ＲＡＭリードポインタ
１１  ＲＡＭライトポインタ
１２  ＲＡＭ
１２ａ〜１２ｅ，
１７ｂ〜１７ｉ，
２２，３１〜３４，
３６，３７，４２，
４３  フリップフロップ回路
１２ｆ  ＲＡＭセル
１３  制御部
１４  最終ワード検出論理回路
１５  ＬＢリードポインタ
１６  ＬＢライトポインタ
１７  レングスバッファ
１７ａ  デコーダ回路
１７ｊ，１７ｋ  選択回路
１８  比較回路
１９  クロック差測定論理回路
２０  ワード判定論理回路
２１  データサンプリング機構
２３，４１  アンド回路
３５  排他的論理和回路３５
３８，３９  カウンタ
４０  比較回路
４４  減算回路
【図１】
0003565197.tif 000002
【図２】
0003565197.tif 000003
【図３】
0003565197.tif 000004
【図４】
0003565197.tif 000005
【図５】
0003565197.tif 000006
【図６】
0003565197.tif 000007