(57)【特許請求の範囲】
【請求項１】
論理演算を実行する組み合わせ回路の前記論理演算の結果を格納する第１のレジスタと、２進数情報を格納する複数のレジスタを従続接続し、最終段のレジスタの出力端子を初段のレジスタである第２のレジスタの入力端子に接続したシフトレジスタとを有する記憶回路と、
前記シフトレジスタを構成する複数のレジスタに格納された２進数情報のうちの１つと、第１の入力端子群から入力した２進数情報との論理演算を実行し、該論理演算の結果を前記第１のレジスタに出力する前記組み合わせ回路と、
前記シフトレジスタを構成する複数のレジスタのうち、任意の１のレジスタの入力端子に、該１のレジスタの前段のレジスタの出力端子と、前記第１のレジスタの出力端子のいずれか１つを選択して接続するセレクタ回路と
を備えたことを特徴とするプロセッシングエレメント。
【請求項２】
前記組み合わせ回路は、前記第１のレジスタに格納された２進数情報を入力して、さらに論理演算を実行することを特徴とする請求項１に記載のプロセッシングエレメント。
【請求項３】
請求項１または２に記載のプロセッシングエレメントと、画像データを出力するセンサ回路とを有するユニットを格子状に配置したプロセッシングアレイであって、
前記プロセッシングエレメントの前記組み合わせ回路は、前記画像データと、隣接するユニットのプロセッシングエレメントの第１のレジスタの出力とを、前記第１の入力端子群に入力することを特徴とするプロセッシングアレイ。
【請求項４】
２進数情報を格納する複数のレジスタを従続接続し、最終段のレジスタの出力端子を初段のレジスタである第２のレジスタの入力端子に接続したシフトレジスタと、前記最終段のレジスタに格納された２進数情報を格納する第１のレジスタとを有する記憶回路と、
前記シフトレジスタを構成する複数のレジスタのうち、任意の１のレジスタの入力端子に、該１のレジスタの前段のレジスタの出力端子と、前記組み合わせ回路の出力端子のいずれか１つを選択して接続するセレクタ回路と、
前記第１のレジスタに格納された２進数情報と、第１の入力端子群から入力した２進数情報との論理演算を実行し、該論理演算の結果を前記セレクタ回路に出力する前記組み合わせ回路と
を備えたことを特徴とするプロセッシングエレメント。
【請求項５】
前記組み合わせ回路は、前記最終段のレジスタに格納された２進数情報を入力して、さらに論理演算を実行することを特徴とする請求項４に記載のプロセッシングエレメント。
【請求項６】
請求項４または５に記載のプロセッシングエレメントと、画像データを出力するセンサ回路とを有するユニットを格子状に配置したプロセッシングアレイであって、
前記プロセッシングエレメントの前記組み合わせ回路は、前記画像データと、隣接するユニットのプロセッシングエレメントの最終段のレジスタの出力とを、前記第１の入力端子群に入力することを特徴とするプロセッシングアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッシングエレメント及びプロセッシングアレイに関し、より詳細には、組み合わせ回路からレジスタにアクセスする方法を簡素化し、関連する回路要素を削減した並列処理用のプロセッシングエレメント及びプロセッシングアレイに関する。
【０００２】
【従来の技術】
ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）などのセンサで採取した画像データを、２次元に展開した状態で種々の情報処理を行う並列処理ＬＳＩが注目されている。採取した画像データを、そのまま並列処理することにより、従来、個別の部品であったセンサと並列処理ＬＳＩとの間の、低速なデータ伝送を回避することができ、より高速なリアルタイムの画像処理を行うことができる。
【０００３】
並列処理ＬＳＩは、プロセッシングエレメントとよばれる論理回路を、２次元アレイ状に配置して、センサ回路で採取した画素データの並列演算処理を行う。画像処理の精度を高めるためには、プロセッシングエレメントとセンサ回路とを、１つのユニットとしてより密に格子状に配置して、処理の分解能を向上させる必要がある。
【０００４】
図２２に、従来のプロセッシングエレメントの回路構成を示す。プロセッシングエレメント２２０は、組み合わせ回路２２１と、読み出し選択回路２２２と、書き込み選択回路２２３と、レジスタ回路２２４０〜２２４３とから構成されている。レジスタ回路２２４０〜２２４３の構成は、ビット幅１ビット、出力４本となる。読み出し選択回路２２２と書き込み選択回路２２３とは、組み合わせ回路２２１からレジスタ回路２２４０〜２２４３へのアクセスを制御する。読み出し選択回路２２２は、組み合わせ回路２２１の入力ＮＩとして選択するレジスタ回路２２４０〜２２４３を指定する。書き込み選択回路２２３は、組み合わせ回路２２１の出力Ｙを格納するレジスタを指定する。
【０００５】
図２３に、読み出し選択回路の回路構成を示す。読み出し選択回路２２２は、レジスタを指定するアドレス信号ＲＡ［３−０］を用いて、３ステートバッファｇ１〜ｇ４を制御し、レジスタ回路２２４０〜２２４３の１つを選択して、組み合わせ回路２２１の入力ＮＩに入力する。
【０００６】
図２４に、書き込み選択回路の回路構成を示す。書き込み選択回路２２３は、アドレス信号ＷＡ［３−０］を使って、指定したレジスタｇ５〜ｇ８に印加するクロック信号を有効化または無効化する。これにより、クロック信号を印加した時に、指定したレジスタにだけ組み合わせ回路２２１の出力Ｙを格納する。
【０００７】
【発明が解決しようとする課題】
表１に、レジスタ回路のビット幅と出力本数に対する読み出し選択回路２２２と書き込み選択回路２２３との回路規模を、トランジスタ数で示す。また、レジスタ回路の回路規模に対する読み出し選択回路２２２と書き込み選択回路２２３との回路規模の割合も示す。
【０００８】
【表１】
0003566264.tif 000002
【０００９】
ビット幅が１ビットから８ビットになると、レジスタ回路の回路規模に対する、読み出し選択回路２２２と書き込み選択回路２２３との回路規模の割合が小さくなり、選択回路の面積効率がよくなる。逆に、ビット幅が小さい場合には、選択回路の割合が高くなり、面積効率が低下するので、従来の回路構成ではプロセッシングエレメント全体の小型化が困難であるという問題があった。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、レジスタへのアクセス方法を簡素化して、プロセッシングエレメントの回路要素を削減することにより、画像信号処理の高度化、高速化、低消費電力化を図ったプロセッシングエレメント及びプロセッシングアレイを提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、論理演算を実行する組み合わせ回路の前記論理演算の結果を格納する第１のレジスタと、２進数情報を格納する複数のレジスタを従続接続し、最終段のレジスタの出力端子を初段のレジスタである第２のレジスタの入力端子に接続したシフトレジスタとを有する記憶回路と、前記シフトレジスタを構成する複数のレジスタに格納された２進数情報のうちの１つと、第１の入力端子群から入力した２進数情報との論理演算を実行し、該論理演算の結果を前記第１のレジスタに出力する前記組み合わせ回路と、前記シフトレジスタを構成する複数のレジスタのうち、任意の１のレジスタの入力端子に、該１のレジスタの前段のレジスタの出力端子と、前記第１のレジスタの出力端子のいずれか１つを選択して接続するセレクタ回路とを備えたことを特徴とする。
【００１２】
この構成によれば、記憶回路としてシフトレジスタを構成し、組み合わせ回路がシフトレジスタにアクセスする場合には、シフトレジスタ内の特定のレジスタを介してのみ行うようにして、アクセス動作をシフトレジスタのシフト動作という時間軸上に展開することにより、アクセスに必要な固定的な回路要素を削減することができる。
【００１３】
請求項２に記載の発明は、請求項１に記載の前記組み合わせ回路は、前記第１のレジスタに格納された２進数情報を入力して、さらに論理演算を実行することを特徴とする。
【００１４】
請求項３に記載の発明は、請求項１または２に記載のプロセッシングエレメントと、画像データを出力するセンサ回路とを有するユニットを格子状に配置したプロセッシングアレイであって、前記プロセッシングエレメントの前記組み合わせ回路は、前記画像データと、隣接するユニットのプロセッシングエレメントの第１のレジスタの出力とを、前記第１の入力端子群に入力することを特徴とする。
【００１５】
請求項４に記載の発明は、２進数情報を格納する複数のレジスタを従続接続し、最終段のレジスタの出力端子を初段のレジスタである第２のレジスタの入力端子に接続したシフトレジスタと、前記最終段のレジスタに格納された２進数情報を格納する第１のレジスタとを有する記憶回路と、前記シフトレジスタを構成する複数のレジスタのうち、任意の１のレジスタの入力端子に、該１のレジスタの前段のレジスタの出力端子と、前記組み合わせ回路の出力端子のいずれか１つを選択して接続するセレクタ回路と、前記第１のレジスタに格納された２進数情報と、第１の入力端子群から入力した２進数情報との論理演算を実行し、該論理演算の結果を前記セレクタ回路に出力する前記組み合わせ回路とを備えたことを特徴とする。
【００１６】
この構成によれば、記憶回路としてシフトレジスタを構成し、組み合わせ回路がシフトレジスタにアクセスする場合には、シフトレジスタ内の特定のレジスタを介してのみ行うようにして、アクセス動作をシフトレジスタのシフト動作という時間軸上に展開することにより、アクセスに必要な固定的な回路要素を削減することができる。
【００１７】
請求項５に記載の発明は、請求項４に記載の前記組み合わせ回路は、前記最終段のレジスタに格納された２進数情報を入力して、さらに論理演算を実行することを特徴とする。
【００１８】
請求項６に記載の発明は、請求項４または５に記載のプロセッシングエレメントと、画像データを出力するセンサ回路とを有するユニットを格子状に配置したプロセッシングアレイであって、前記プロセッシングエレメントの前記組み合わせ回路は、前記画像データと、隣接するユニットのプロセッシングエレメントの最終段のレジスタの出力とを、前記第１の入力端子群に入力することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態にかかるプロセッシングエレメントの回路構成を示す。プロセッシングエレメント１００は、論理演算を実行する組み合わせ回路１０１と、論理演算結果を格納する１ビットレジスタ１０２と、２−１セレクタ回路１０３と、シフトレジスタ１０４を構成する１ビットレジスタ１０４１〜１０４４とから構成されている。本実施形態では、レジスタ回路のビット幅を１ビットとし、出力本数を５本としたが、これに限られない。
【００２０】
組み合わせ回路１０１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＥＸＩと、１ビットレジスタ１０４４に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力Ｙは、１ビットレジスタ１０２に出力され、格納される。実行する論理演算の種類は、制御信号ＣＴＲによって指定する。１ビットレジスタ１０２は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。格納されたデータを出力信号ＥＸＯとして外部に出力する。
【００２１】
２−１セレクタ回路１０３の入力端子には、１ビットレジスタ１０２と１ビットレジスタ１０４４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタ１０４１の入力端子に接続する。１ビットレジスタ１０４１〜１０４４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタ１０４を構成する。１ビットレジスタ１０４１〜１０４４の各々は、順次直列に従続接続され、１ビットレジスタ１０４４の出力端子が、２−１セレクタ回路１０３の一方の入力端子に接続される。また、１ビットレジスタ１０４４の出力端子は、組み合わせ回路１０１の入力ＮＩにも接続される。本実施形態では、２−１セレクタ回路１０３は、１ビットレジスタ１０４１の入力端子に接続したが、１ビットレジスタ１０４１〜１０４４のいずれの入力端子に接続してもよい。
【００２２】
シフトレジスタ１０４は、２−１セレクタ回路１０３の選択信号ＷＲが“０”の場合には、１ビットレジスタ１０４１〜１０４４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタ１０４１〜１０４４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタ１０４１と１ビットレジスタ１０４４との間でループを開放し、１ビットレジスタ１０２からのデータを１ビットレジスタ１０４１に入力する。
【００２３】
次に、プロセッシングエレメント１００の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタ１０４２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＥＸＩとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタ１０４１の格納データ“ｄ０”に上書きする。シーケンスは大きく３つのステップに分けられる。
【００２４】
図２に、プロセッシングエレメントの初期状態を示す。初期状態において、１ビットレジスタ１０４１〜１０４４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタ１０２には、任意のデータが格納されている。
【００２５】
図３に、第１のステップである読み出しレジスタの指定を示す。１ビットレジスタ１０４２に格納された１ビットの２進数情報“ｄ１”を、組み合わせ回路１０１が読み出す動作を説明する。図３は、読み出し動作を完了した時点における各レジスタ内の格納データを示している。組み合わせ回路１０１の入力ＮＩには、１ビットレジスタ１０４４の出力端子だけが接続されている。１ビットレジスタ１０４２に格納された“ｄ１”を、１ビットレジスタ１０４４までシフトするために、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加する。
【００２６】
図４に、第２のステップである論理演算の実行と実行結果のレジスタへの格納とを示す。組み合わせ回路１０１の出力Ｙを、１ビットレジスタ１０２に格納する。１ビットレジスタ１０４４に２進数情報“ｄ１”を格納した状態で、組み合わせ回路１０１が所定の論理演算を実行するように制御信号ＣＴＲを設定し、第１の書き込み信号ＰＣＫを立ち上げる。これにより、演算結果“ｒｅｓ０”を１ビットレジスタ１０２に格納する。
【００２７】
図５に、第３のステップである書き込みレジスタの指定と格納とを示す。１ビットレジスタ１０２に格納された演算結果“ｒｅｓ０”を、シフトレジスタ１０４内に格納された２進数情報“ｄ０”に上書きする。２−１セレクタ回路１０３の選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを２回連続して印加することにより、２進数情報“ｄ０”を１ビットレジスタ１０４４にシフトする。選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加し、２進数情報“ｄ０”の格納位置に演算結果“ｒｅｓ０”を上書きする。
【００２８】
図６に、本発明の第１の実施形態にかかるプロセッシングエレメントの動作シーケンスを示す。プロセッシングエレメント１００を、２−１セレクタ回路１０３の選択信号ＷＲと、第１の書き込み信号ＰＣＫと、論理演算を指定する制御信号ＣＴＲと、第２の書き込み信号ＲＣＫの４つの信号で制御する。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、論理演算の実行結果を１ビットレジスタ１０２に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタに上書きする。
【００２９】
本実施形態によれば、１ビットレジスタ１０４１〜１０４４によりシフトレジスタ１０４を構成し、組み合わせ回路１０１が、シフトレジスタ１０４にアクセスする場合には、特定の１ビットレジスタを介してのみ行うようにした。このようにして、アクセス動作をシフトレジスタ１０４内のシフト動作という時間軸上に展開することにより、個々の１ビットレジスタに読みだし用の回路及び書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００３０】
（第２の実施形態）
図７に、本発明の第２の実施形態にかかるプロセッシングエレメントの回路構成を示す。プロセッシングエレメント７００は、論理演算を実行する組み合わせ回路７０１と、論理演算結果を格納する１ビットレジスタ１０２と、２−１セレクタ回路１０３と、シフトレジスタ１０４を構成する１ビットレジスタ１０４１〜１０４４とから構成されている。第２の実施形態は、第１の実施形態の組み合わせ回路に変更を加えたものであり、１ビットレジスタ１０２の出力を、組み合わせ回路７０１の入力ＮＲＩとしたものである。本実施形態では、１ビットレジスタ１０２と１ビットレジスタ１０４４との間で論理演算を行うことができる。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【００３１】
（第３の実施形態）
図８に、本発明の第３の実施形態にかかるプロセッシングエレメントの回路構成を示す。プロセッシングエレメント８００は、論理演算を実行する組み合わせ回路１０１と、論理演算結果を格納する１ビットレジスタ１０２と、２−１セレクタ回路１０３と、シフトレジスタ１０４を構成する１ビットレジスタ１０４１〜１０４４とから構成されている。第３の実施形態は、第１の実施形態における各回路要素の接続に変更を加えたものである。
【００３２】
組み合わせ回路１０１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＥＸＩと、１ビットレジスタ１０２に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力Ｙは、２−１セレクタ回路１０３の入力端子の一方に出力される。実行する論理演算の種類は、制御信号ＣＴＲによって指定する。１ビットレジスタ１０２は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。
【００３３】
２−１セレクタ回路１０３の入力端子には、組み合わせ回路１０１の出力Ｙと１ビットレジスタ１０４４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタ１０４１に出力する。１ビットレジスタ１０４１〜１０４４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタ１０４を構成する。１ビットレジスタ１０４１〜１０４４の各々は、順次直列に接続され、１ビットレジスタ１０４４の出力端子が、２−１セレクタ回路１０３の一方の入力端子に接続される。また、１ビットレジスタ１０４４に格納されたデータは、出力信号ＥＸＯとして出力され、１ビットレジスタ１０２の入力端子にも接続される。
【００３４】
シフトレジスタ１０４は、２−１セレクタ回路１０３の選択信号ＷＲが“０”の場合には、１ビットレジスタ１０４１〜１０４４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタ１０４１〜１０４４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタ１０４１と１ビットレジスタ１０４４との間でループを開放し、組み合わせ回路１０１の出力Ｙからのデータを１ビットレジスタ１０４１に入力する。
【００３５】
次に、プロセッシングエレメント８００の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタ１０４２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＥＸＩとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタ１０４１の格納データ“ｄ０”に上書きする。シーケンスは大きく３つのステップに分けられる。
【００３６】
図９に、プロセッシングエレメントの初期状態を示す。初期状態において、１ビットレジスタ１０４１〜１０４４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタ１０２には、任意のデータが格納されている。
【００３７】
図１０に、第１のステップである読み出しレジスタの指定を示す。１ビットレジスタ１０４２に格納された１ビットの２進数情報“ｄ１”を、１ビットレジスタ１０２に転送する動作を説明する。図１０は、２進数情報“ｄ１”を１ビットレジスタ１０４４に転送した時点を示す。図１１に、第１のステップである指定された読み出しレジスタのデータの格納を示す。２進数情報“ｄ１”を１ビットレジスタ１０２に格納した時点を示す。組み合わせ回路１０１の入力ＮＩには、１ビットレジスタ１０２の出力端子だけが接続されている。
【００３８】
１ビットレジスタ１０４２に格納された“ｄ１”を、１ビットレジスタ１０４４までシフトするために、２−１セレクタ回路１０３の選択信号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加する。次に、１ビットレジスタ１０４４に格納された“ｄ１”を、１ビットレジスタ１０２に転送するため、第１の書き込み信号ＰＣＫに立上りパルスを１回印加する。
【００３９】
図１２に、第２のステップである論理演算の実行と実行結果のレジスタへの格納とを示す。組み合わせ回路１０１の出力Ｙを、１ビットレジスタ１０４１に格納された２進数データ“ｄ０”に上書きする。図１２は、上書きしたいデータ“ｄ０”を、１ビットレジスタ１０４４に転送した時点を示している。２−１セレクタ回路１０３の選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを１回印加することにより、２進数情報“ｄ０”を１ビットレジスタ１０４４にシフトする。
【００４０】
図１３に、第３のステップである書き込みレジスタの格納を示す。２−１セレクタ回路１０３の選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加し、データ“ｄ０”の格納位置に演算結果“ｒｅｓ０”を上書きする。
【００４１】
図１４に、本発明の第３の実施形態にかかるプロセッシングエレメントの動作シーケンスを示す。プロセッシングエレメント８００を、２−１セレクタ回路１０３の選択信号ＷＲと、第２の書き込み信号ＲＣＫと、論理演算を指定する制御信号ＣＴＲと、第１の書き込み信号ＰＣＫの４つの信号で制御する。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、実行するデータを１ビットレジスタ１０２に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタ上に上書きする。
【００４２】
本実施形態によれば、１ビットレジスタ１０４１〜１０４４によりシフトレジスタ１０４を構成し、組み合わせ回路１０１が、シフトレジスタ１０４にアクセスする場合には、アクセスしたいレジスタ上のデータを、ある特定のレジスタ上に転送し、特定のレジスタを介してのみ行うようにした。このようにして、アクセス動作をシフトレジスタ１０４内のシフト動作という時間軸上に展開することにより、個々の１ビットレジスタに読みだし用の回路及び書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００４３】
（第４の実施形態）
図１５に、本発明の第４の実施形態にかかるプロセッシングエレメントの回路構成を示す。プロセッシングエレメント１５０は、論理演算を実行する組み合わせ回路７０１と、論理演算結果を格納する１ビットレジスタ１０２と、２−１セレクタ回路１０３と、シフトレジスタ１０４を構成する１ビットレジスタ１０４１〜１０４４とから構成されている。第４の実施形態は、第３の実施形態の組み合わせ回路に変更を加えたものであり、１ビットレジスタ１０４４の出力を、組み合わせ回路７０１の入力ＮＲＩとしたものである。本実施形態では、１ビットレジスタ１０２と１ビットレジスタ１０４４との間で論理演算を行うことができる。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【００４４】
（第５の実施形態）
図１６に、本発明の第５の実施形態にかかるプロセッシングアレイの配置を示す。第１の実施形態または第２の実施形態のプロセッシングエレメントとセンサ回路とを、１つのユニットとして格子状に配置したプロセッシングアレイを示す。プロセッシングアレイ外部のコントローラ回路は、共通した制御信号ＣＴＲと、第１の書き込み信号ＰＣＫと、選択信号ＷＲと、第２の書き込み信号ＲＣＫとを、個々のプロセッシングエレメントに供給する。
【００４５】
図１７に、プロセッシングアレイにおけるプロセッシングエレメントとセンサ回路の入出力を示す。プロセッシングエレメントは、左右上下のプロセッシングエレメントとの間で相互に２進数情報を通信する。センサ回路は、２次元状に分布したアナログ情報をデジタル化し、２進数情報としてプロセッシングエレメントに出力する。プロセッシングエレメントを制御する制御信号ＣＴＲと、第１の書き込み信号ＰＣＫと、選択信号ＷＲと、第２の書き込み信号ＲＣＫとは、全てのプロセッシングエレメントに対して共通に供給される。
【００４６】
図１８に、本発明の第５の実施形態にかかるプロセッシングエレメントの回路構成を示す。図１６および１７に示したプロセッシングアレイに使用するプロセッシングエレメントを示す。プロセッシングエレメントの回路構成は、第１または第２の実施形態に同じであり、各回路要素の端子名に変更を加えた。組み合わせ回路１０１の入力信号ＥＸＩには、隣接するプロセッシングエレメントの出力信号を入力信号Ｅｉ，Ｗｉ，Ｓｉ，Ｎｉとして入力する。また、入力信号ＥＸＩには、センサ回路からの出力信号Ｓも入力する。出力信号ＥＸＯは、隣接するプロセッシングエレメントへの出力信号Ｐｏとして出力する。
【００４７】
このようにして、上述したプロセッシングエレメントを使用することにより、高密度なプロセッシングアレイを実現することができ、画像処理の応用分野において、より高い処理分解能を実現することができる。
【００４８】
（第６の実施形態）
図１９に、本発明の第６の実施形態にかかるプロセッシングアレイの配置を示す。第３の実施形態または第４の実施形態のプロセッシングエレメントとセンサ回路とを、１つのユニットとして格子状に配置したプロセッシングアレイを示す。プロセッシングアレイ外部のコントローラ回路は、共通した制御信号ＣＴＲと、第１の書き込み信号ＰＣＫと、選択信号ＷＲと、第２の書き込み信号ＲＣＫとを、個々のプロセッシングエレメントに供給する。
【００４９】
図２０に、プロセッシングアレイにおけるプロセッシングエレメントとセンサ回路の入出力を示す。プロセッシングエレメントは、左右上下のプロセッシングエレメントとの間で相互に２進数情報を通信する。センサ回路は、２次元状に分布したアナログ情報をデジタル化し、２進数情報としてプロセッシングエレメントに出力する。プロセッシングエレメントを制御する制御信号ＣＴＲと、第１の書き込み信号ＰＣＫと、選択信号ＷＲと、第２の書き込み信号ＲＣＫとは、全てのプロセッシングエレメントに対して共通に供給される。
【００５０】
図２１に、本発明の第６の実施形態にかかるプロセッシングエレメントの回路構成を示す。図１９および２０に示したプロセッシングアレイに使用するプロセッシングエレメントを示す。プロセッシングエレメントの回路構成は、第３または第４の実施形態に同じであり、各回路要素の端子名に変更を加えた。組み合わせ回路１０１の入力信号ＥＸＩには、隣接するプロセッシングエレメントの出力信号を入力信号Ｅｉ，Ｗｉ，Ｓｉ，Ｎｉとして入力する。また、入力信号ＥＸＩには、センサ回路からの出力信号Ｓも入力する。出力信号ＥＸＯは、隣接するプロセッシングエレメントへの出力信号Ｐｏとして出力する。
【００５１】
このようにして、上述したプロセッシングエレメントを使用することにより、高密度なプロセッシングアレイを実現することができ、画像処理の応用分野において、より高い処理分解能を実現することができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、レジスタへのアクセス方法を簡素化して、プロセッシングエレメントの回路要素を削減し、プロセッシングアレイの高密度化を図ることにより、画像信号処理の高度化、プロセッシングエレメントの高速化、低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図２】本発明の第１の実施形態にかかるプロセッシングエレメントの初期状態を説明するための図である。
【図３】第１のステップである読み出しレジスタの指定を説明するための図である。
【図４】第２のステップである論理演算の実行と実行結果のレジスタへの格納とを説明するための図である。
【図５】第３のステップである書き込みレジスタの指定と格納とを説明するための図である。
【図６】本発明の第１の実施形態にかかるプロセッシングエレメントの動作シーケンスを示すタイミングチャートである。
【図７】本発明の第２の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図８】本発明の第３の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図９】本発明の第３の実施形態にかかるプロセッシングエレメントの初期状態を説明するための図である。
【図１０】第１のステップである読み出しレジスタの指定を説明するための図である。
【図１１】第１のステップである指定された読み出しレジスタのデータの格納を説明するための図である。
【図１２】第２のステップである論理演算の実行と実行結果のレジスタへの格納とを説明するための図である。
【図１３】第３のステップである書き込みレジスタの格納を説明するための図である。
【図１４】本発明の第３の実施形態にかかるプロセッシングエレメントの動作シーケンスを示すタイミングチャートである。
【図１５】本発明の第４の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図１６】本発明の第５の実施形態にかかるプロセッシングアレイの配置を示す構成図である。
【図１７】本発明の第５の実施形態にかかるプロセッシングアレイにおけるプロセッシングエレメントとセンサ回路の入出力を示す模式図である。
【図１８】本発明の第５の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図１９】本発明の第６の実施形態にかかるプロセッシングアレイの配置を示す構成図である。
【図２０】本発明の第６の実施形態にかかるプロセッシングアレイにおけるプロセッシングエレメントとセンサ回路の入出力を示す模式図である。
【図２１】本発明の第６の実施形態にかかるプロセッシングエレメントの構成を示す回路図である。
【図２２】従来のプロセッシングエレメントの構成を示す回路図である。
【図２３】プロセッシングエレメントの読み出し選択回路の構成を示す回路図である。
【図２４】プロセッシングエレメントの書き込み選択回路の構成を示す回路図である。
【符号の説明】
１００，１５０，２２０，７００，８００    プロセッシングエレメント
１０１，２２１，７０１    組み合わせ回路
１０２，１０４１〜１０４４    １ビットレジスタ
１０３    ２−１セレクタ回路
１０４    シフトレジスタ
２２２    読み出し選択回路
２２３    書き込み選択回路
２２４０〜２２４３    レジスタ回路
【図１】
0003566264.tif 000003
【図２】
0003566264.tif 000004
【図３】
0003566264.tif 000005
【図４】
0003566264.tif 000006
【図５】
0003566264.tif 000007
【図６】
0003566264.tif 000008
【図７】
0003566264.tif 000009
【図８】
0003566264.tif 000010
【図９】
0003566264.tif 000011
【図１０】
0003566264.tif 000012
【図１１】
0003566264.tif 000013
【図１２】
0003566264.tif 000014
【図１３】
0003566264.tif 000015
【図１４】
0003566264.tif 000016
【図１５】
0003566264.tif 000017
【図１６】
0003566264.tif 000018
【図１７】
0003566264.tif 000019
【図１８】
0003566264.tif 000020
【図１９】
0003566264.tif 000021
【図２０】
0003566264.tif 000022
【図２１】
0003566264.tif 000023
【図２２】
0003566264.tif 000024
【図２３】
0003566264.tif 000025
【図２４】
0003566264.tif 000026