(57)【特許請求の範囲】
【請求項１】
変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて前記検出コイルを接地または開放するスイッチング素子と、を備え、過渡応答電圧が２つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする変位検出器。
【請求項２】
変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと反転信号の論理積を演算する論理積演算手段と、この論理積演算手段からの論理積信号に基づいて前記検出コイルを接地または開放するスイッチング素子と、を備え、過渡応答電圧が２つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする変位検出器。
【請求項３】
変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、前記比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて前記検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が２つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする変位検出器。
【請求項４】
変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
前記パルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと比較信号の否定論理積を演算する否定論理積演算手段と、この否定論理積演算手段からの否定論理積信号に基づいて前記検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が２つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする変位検出器。
【請求項５】
変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と、を備え、前記パルス発生手段が発生するパルス幅に基づいて前記コアの変位を検出し、
中立位置から両方向に変位可能なコアと、中立位置から前記コアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する２個の検出コイルと、この２個の検出コイルのそれぞれに直列に接続される２個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する２個のパルス発生手段と、を備え、前記２個のパルス発生手段が発生するパルス幅の偏差に基づいて前記コアの変位を検出することを特徴とする変位検出器。
【請求項６】
中立位置から両方向に変位可能なコアと、中立位置から前記コアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する２個の検出コイルと、この２個の検出コイルのそれぞれに直列に接続される２個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する２個のパルス発生手段と、を備え、前記２個のパルス発生手段が発生するパルス幅の偏差に基づいて前記コアの変位を検出することを特徴とする請求項１〜４のいずれか１項に記載の変位検出器。
【請求項７】
前記２個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定することを特徴とする請求項５または６記載の変位検出器。
【請求項８】
加えられるトルクに応じて前記コアを変位可能とし、トルクセンサに適用することを特徴とする請求項１〜７のいずれか１項に記載の変位センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は検出コイルのインダクタンス変化に基づいて変位を検出する変位検出器に係り、特に過渡応答電圧が基準電圧値に達するまでの時間に基づいて変位を検出する変位検出器に関する。
【０００２】
【従来の技術】
従来の変位検出器は、本願出願人が特開平７−３３２９１０号公報で開示したように、変位可能なコア、コアの変位量に対応してインダクタンスが変化する検出コイル、基準抵抗を備え、パルス電源を印加してインダクタンスと基準抵抗に対応した過渡応答電圧を検出することにより、インダクタンスの絶対値を検出できるので、コアの変位量に対するインダクタンスの変化を過渡応答電圧で検出することができる。
【０００３】
これにより、コアの変位量を検出コイルのインダクタンスの変化量に変換し、パルス電源を印加してから一定時間後のインダクタンスの変化量に対応した過渡応答電圧を検出するので、過渡応答電圧に対応した精度の高い変位検出を実現することができる。
【０００４】
【発明が解決しようとする課題】
特開平７−３３２９１０号公報で開示した変位検出器は、変位の検出をパルス電源応答の過渡応答電圧（アナログ量）で行うため、過渡応答電圧にノイズが混入する場合には変位の検出精度に影響を及ぼす課題がある。
【０００５】
この発明はこのような課題を解決するためなされたもので、その目的はノイズの影響が少なく検出精度が高い変位検出器を提供することにある。
【０００６】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る変位検出器は、変位可能なコアと、このコアの近傍に配置され、コアの変位に対応してインダクタンスが変化する検出コイルと、この検出コイルに直列に接続される基準抵抗器と、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備え、パルス発生手段が発生するパルス幅に基づいてコアの変位を検出することを特徴とする。
【０００７】
この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備えたので、コアの変位をパルスのパルス幅とするディジタル量で検出することができる。
【０００８】
さらに、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて検出コイルを接地または開放するスイッチング素子を備え、過渡応答電圧が２つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする。
【０００９】
この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００１０】
また、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと反転信号の論理積を演算する論理積演算手段と、この論理積演算手段からの論理積信号に基づいて検出コイルを接地または開放するスイッチング素子を備え、過渡応答電圧が２つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする。
【００１１】
この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００１２】
さらに、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号を反転する反転手段と、この反転手段からの反転信号に基づいて検出コイルを電源に接続または電源から開放するスイッチング素子とを備え、過渡応答電圧が２つの基準電圧値に達する時間を周期としたパルスを発生することを特徴とする。
【００１３】
この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００１４】
また、この発明に係るパルス発生手段は、過渡応答電圧と基準電圧値を比較する比較手段と、２つの基準電圧値を交互に設定する基準電圧設定手段と、比較手段からの比較信号をトリガとして単一パルスを発生する単一パルス発生手段と、この単一パルス発生手段からの単一パルスと比較信号の否定論理積を演算する否定論理積演算手段と、この否定論理積演算手段からの否定論理積信号に基づいて検出コイルを電源に接続または電源から開放するスイッチング素子と、を備え、過渡応答電圧が２つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生することを特徴とする。
【００１５】
この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００１６】
さらに、この発明に係る変位検出器は、中立位置から両方向に変位可能なコアと、中立位置からコアの変位方向に対称に配置され、コアの変位に対応してインダクタンスが差動で変化する２個の検出コイルと、この２個の検出コイルのそれぞれに直列に接続される２個の基準抵抗器と、差動で変化するインダクタンスに伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生する２個のパルス発生手段とを備え、２個のパルス発生手段が発生するパルス幅の偏差に基づいてコアの変位を検出することを特徴とする。
【００１７】
この発明に係る変位検出器は、コアの変位に対応してインダクタンスが差動で変化する２個の検出コイルの過渡応答電圧が基準電圧値に達するまでの時間をパルス幅とした２つのパルスを発生するので、それぞれのパルス幅の偏差に基づいてコアの変位を差動で検出することができ、変位を高感度で検出することができる。
【００１８】
また、この発明に係る２個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定することを特徴とする。
【００１９】
この発明に係る２個のパルス発生手段は、基準電圧値をそれぞれ異なる値に設定するので、出力信号から変位検出器の短絡を検出することができる。
【００２０】
さらに、この発明に係る変位検出器は、加えられるトルクに応じてコアを変位可能とし、トルクセンサに適用することを特徴とする。
【００２１】
この発明に係る変位検出器は、加えられるトルクに応じてコアを変位可能とするので、トルクセンサに適用することができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態を添付図面に基づいて説明する。
なお、本発明は、コアの変位に伴い変化する検出コイルのインダクタンスに対応した過渡応答電圧が基準電圧値に達するまでの時間に基づいて変位をノイズの影響が少なく、高精度に検出するものである。
【００２３】
図１はこの発明に係る変位検出器の基本構成説明図である。
（ａ）図に変位検出器の基本構成図、（ｂ）図に等価回路図、（ｃ）図に過渡応答電圧（ＶO）波形図を示す。
【００２４】
（ａ）図において、変位検出器１は、検出コイル２、検出コイル２の内部に対象物の変位量に対応した変位（Ｘ１、Ｘ２）をする非磁性体よりなるコア３、基準抵抗器ＲFを備える。
【００２５】
検出コイル２の一方の端子２ａにパルス電源５を接続し、検出コイル２の他方の端子２ｂには基準抵抗器ＲFの一端を接続するとともに、基準抵抗器ＲFの他端は接地（ＧＮＤ）する。
また、端子２ｂからＬＲ回路のパルス応答電圧である過渡応答電圧ＶOを検出する。
【００２６】
（ａ）図において、コア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスをＬ、基準抵抗器ＲFを検出コイル２の内部抵抗ｒより充分大きな値に設定すると、内部抵抗ｒは無視でき、（ｂ）図の等価回路（積分回路）が得られる。
【００２７】
（ｂ）図の等価回路において、半周期（Ｔ／２）がインダクタンスＬと基準抵抗ＲFで決定される時定数τ（＝Ｌ／ＲF）よりも充分大きなパルス電源（波高値ＶI）で駆動すると、（ｃ）図に示す過渡応答電圧ＶOの波形となる。
【００２８】
（ｃ）図に示す過渡応答電圧の波形は、立下りパルス幅（０〜Ｔ／２の時間）および立上がりパルス幅（Ｔ／２〜Ｔの時間）のパルス電源５で駆動した時の基準抵抗器ＲF両端間の過渡応答電圧ＶO（ＶOK，ＶOL）である。
なお、過渡応答電圧ＶOKはコア３が検出コイル２の中立位置にあり、インダクタンスＬの状態の波形であり、過渡応答電圧ＶOLはコア３が変位して検出コイル２のインダクタンスが増加（Ｌ1＞Ｌ）した状態の波形である。
【００２９】
パルス幅（０〜Ｔ／２の時間）で、過渡応答電圧ＶOKおよび過渡応答電圧ＶOLが基準電圧値ＶK1に到達する時間をそれぞれｔDO，ｔD1とすると、時間ｔDO，ｔD1は数１で表わされる。
【００３０】
【数１】
ｔDO＝−（Ｌ／ＲF）＊ｌｎ（ＶK1／ＶI）
ｔD1＝−（Ｌ1／ＲF）＊ｌｎ（ＶK1／ＶI）
【００３１】
一方、パルス幅（Ｔ／２〜Ｔの時間）で、過渡応答電圧ＶOKおよび過渡応答電圧ＶOLが基準電圧値ＶK2に到達する時間をそれぞれｔUO，ｔU1とすると、時間ｔUO，ｔU1は数２で表わされる。
【００３２】
【数２】
ｔUO＝−（Ｌ／ＲF）＊ｌｎ（１−ＶK2／ＶI）
ｔU1＝−（Ｌ1／ＲF）＊ｌｎ（１−ＶK2／ＶI）
【００３３】
数１および数２から明らかなように、ｌｎ（ＶK1／ＶI）またはｌｎ（１−ＶK2／ＶI）は一定値であるから、時間ｔDOおよび時間ｔUOはインダクタンスＬに比例し、時間ｔD1および時間ｔU1はインダクタンスＬ1に比例する。
【００３４】
コア３の変位は、数１または数２より、時間ｔD1と時間ｔDOとの偏差（＝ｔD1−ｔDO）あるいは時間ｔU1と時間ｔUOとの偏差（＝ｔU1−ｔUO）から検出することができる。
【００３５】
なお、コア３が変位して検出コイル２のインダクタンスが減少（Ｌ２＜Ｌ）した時の過渡応答電圧（図示せず）が基準電圧値ＶK1、基準電圧値ＶK2に到達する時間をｔD2，ｔU2とすると、時間ｔD2または時間ｔU2は、数１または数２のインダクタンスＬ1に代えてインダクタンスＬ2（＜Ｌ1）とすることで算出することができる。
【００３６】
このように、この発明に係る変位検出器は、コアの変位に対応して変化する検出コイルのインダクタンスによるパルス応答の過渡応答電圧Ｖが基準電圧値に達するまでの時間に基づいてコアの変位を検出するので、検出コイルのインダクタンスの変化に比例した（線形の）時間でコアの変位を検出することができる。
【００３７】
図１に示す変位検出器１は、パルス電源５を独立したパルス発振器、またはマイクロプロセッサに設け、基準クロックを分周したパルス発生器で構成しなければならないが、次に過渡応答電圧が基準電圧値に到達する時間をパルス幅としてパルス発信するパルス発生手段を用いることにより、変位検出の時間をディジタル値として検出する実施の形態について説明する。
【００３８】
図２はこの発明に係る変位検出器の一実施の形態要部ブロック構成図である。
図２において、変位検出器１１は、変位可能なコア３（図１参照）と、コア３の近傍に配置され、コア３の変位に対応してインダクタンスＬが変化する検出コイル２と、検出コイル２に直列に接続される基準抵抗器ＲFと、ダイオードＤと、インダクタンスＬの変化に伴い発生する過渡応答電圧ＶAが基準電圧値ＶBに達するまでの時間をパルス幅としたパルスを発生するパルス発生手段１２を備える。
【００３９】
基準抵抗ＲFは、一端を電源ＶP（例えば、５Ｖ）に接続するとともに、他端を検出コイル２（インダクタンスＬ）に直列接続する。
検出コイル２は、他端をパルス発生手段１２を介して接地（ＧＮＤ）するか開放するように構成する。
ダイオードＤは、検出コイル２の他端と電源ＶP間に接続し、後述するパルス発生手段１２のスイッチング素子１５がオフ動作した時に検出コイル２のインダクタンスＬに発生するサージ電圧を吸収して電源ＶPの電圧（５Ｖ）に抑制する。
なお、過渡応答電圧ＶAは図１の（ｃ）図に示すＶOK，ＶOLに相当する。
【００４０】
パルス発生手段１２は、過渡応答電圧ＶAと基準電圧値ＶBを比較する比較手段１３、２つの基準電圧値ＶTH，ＶTLを交互に設定する基準電圧設定手段１６、比較手段１３からの比較信号ＶCを反転する反転手段１４、反転手段１４からの反転信号ＶDに基づいて検出コイル２を接地または開放するスイッチング素子１５を備える。
【００４１】
比較手段１３は、演算増幅器等のコンパレータで構成し、基準電圧値ＶBが非反転入力（＋入力）に供給され、過渡応答電圧ＶAが反転入力（−入力）に供給される。
また、比較手段１３は、過渡応答電圧ＶAと基準電圧値ＶBを比較し、比較信号ＶCを反転手段１４および抵抗器Ｒ3を介して反転入力（＋入力）に帰還（フィードバック）する。
【００４２】
基準電圧設定手段１６は、比較手段１３、抵抗器Ｒ1〜Ｒ3を備え、電源電圧ＶP（５Ｖ）、比較信号ＶC（５Ｖまたは０Ｖ）を抵抗器Ｒ1〜Ｒ3で分圧して数３で表される比較的高い（高電位の）基準電圧値ＶTHおよび比較的低い（低電位の）基準電圧値ＶTLを交互に比較手段１３の反転入力（＋入力）に供給する。
なお、 基準電圧設定手段１６は、過渡応答電圧ＶAに対して２つの基準電圧値ＶTHおよび基準電圧値ＶTLのヒステリシス特性を有する。
【００４３】
【数３】
ＶTH＝Ｒ2（Ｒ1＋Ｒ3）＊ＶP／Ｒ
ＶTL＝Ｒ2Ｒ3＊ＶP／Ｒ
ただし、Ｒ＝Ｒ1Ｒ2＋Ｒ2Ｒ3＋Ｒ3Ｒ1
【００４４】
反転手段１４は、インバータ等で構成し、比較手段１３から供給される比較信号ＶCの極性を反転させた反転信号ＶDを抵抗器ＲBを介してスイッチング素子１５を構成するＮＰＮトランジスタのベースに供給する。
【００４５】
また、反転信号ＶDは、インダクタンスＬの変化に対応した過渡応答電圧ＶAが２つの基準電圧値ＶTHおよび基準電圧値ＶTLのそれぞれに到達する時間をそれぞれのパルス幅としたパルス発振の出力となる。
【００４６】
スイッチング素子１５は、ＮＰＮトランジスタで構成し、反転手段１４から供給される反転信号ＶDに基づいてオン／オフ動作を行い、インダクタンスＬの検出コイル２を接地（ＧＮＤ）したり、開放したりする。
なお、スイッチング素子１５は、ＮチャネルＭＯＳＦＥＴ（電界効果トランジスタ）で構成してもよい。
【００４７】
次に、図２のパルス発生手段の動作を図３の波形図に基づいて説明する。
図３は図２に示すパルス発生手段の各部動作波形図である。
図３において、丸数字１は過渡応答電圧ＶAの波形、丸数字２は比較信号ＶCの波形、丸数字３は反転信号（パルス発振出力）ＶDの波形を示す。
【００４８】
初期状態で比較信号ＶCがＨレベルの場合、基準電圧値ＶBは基準電圧値ＶTHに設定されており、過渡応答電圧ＶAはＬレベルから時間経過とともに指数関数的に上昇する。
この状態では、比較信号ＶCはＨレベル、反転信号ＶDはＬレベルであり、ＮＰＮトランジスタ（スイッチング素子１５）はオフ状態にある。
【００４９】
過渡応答電圧ＶAが上昇して基準電圧値ＶTHに到達すると、比較信号ＶCはＬレベル、反転信号ＶDはＨレベルとなり、このＨレベルの反転信号ＶDが抵抗器ＲBを介してＮＰＮトランジスタをオン状態に駆動する。
なお、比較信号ＶCがＬレベルになると、基準電圧値ＶBは基準電圧値ＶTLに設定が変更される。
【００５０】
ＮＰＮトランジスタがオン状態になると、過渡応答電圧ＶAは基準電圧値ＶTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号ＶCはＬレベル、反転信号ＶDはＨレベルを保つ。
【００５１】
過渡応答電圧ＶAが下降して設定変更された基準電圧値ＶTLに到達すると、比較信号ＶCはＨレベル、反転信号ＶDはＬレベルとなり、このＬレベルの反転信号ＶDが抵抗器ＲBを介してＮＰＮトランジスタをオフ状態に駆動する。
なお、比較信号ＶCがＨレベルになると、基準電圧値ＶBは再び基準電圧値ＶTHに設定される。
【００５２】
続いて、ＮＰＮトランジスタがオフ状態になると、過渡応答電圧ＶAは再び上昇し、この上昇は基準電圧値ＶTHに到達するまで継続する。
なお、この状態では、比較信号ＶCはＨレベル、反転信号ＶDはＬレベルを保持する。
【００５３】
過渡応答電圧ＶAが基準電圧値ＶTHに到達すると、比較信号ＶCがＬレベル、反転信号ＶDがＨレベルとなり、Ｈレベルの反転信号ＶDが抵抗器ＲBを介してＮＰＮトランジスタをオン状態に駆動する。
なお、比較信号ＶCがＬレベルになると、基準電圧値ＶBは基準電圧値ＶTHに設定される。
【００５４】
以降、過渡応答電圧ＶAが基準電圧値ＶTHから基準電圧値ＶTLに到達する時間を経由し、過渡応答電圧ＶAが基準電圧値ＶTLから基準電圧値ＶTHに到達する時間までを周期としたパルス発振を継続し、反転信号ＶD（パルス発振出力）を出力信号ＶDとして検出することができる。
【００５５】
過渡応答電圧ＶAが基準電圧値ＶTHから基準電圧値ＶTLに達する時間をｔU、過渡応答電圧ＶAが基準電圧値ＶTLから基準電圧値ＶTHに達する時間をｔDとすると、時間ｔUと時間ｔDの和ＴOS（＝ｔU＋ｔD）がパルス発振の周期となる。
【００５６】
コア３の変位に対応して変化した検出コイル２のインダクタンスＬ1に対するパルス発振の周期ＴOS1と、コア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスＬに対するパルス発振の周期ＴOSLの偏差（＝ＴOS1−ＴOSL）を演算することにより、コア３の変位に対応した時間（＝ＴOS1−ＴOSL）を検出することができる。
【００５７】
なお、予めコア３が検出コイル２の中立位置にある状態のパルス発振の周期ＴOSLを記憶しておき、コア３に変位がある時のパルス発振の周期ＴOS1を検出し、周期ＴOS1と周期ＴOSLの偏差を演算してコア３の変位に対応した時間（＝ＴOS1−ＴOSL）を検出してもよい。
【００５８】
また、周期ＴOS1はパルスでディジタル値として検出するので、図２に示すパルス発生手段１２と、演算系を構成するマイクロプロセッサ等を有する制御部が距離的に離れて配線されていても、外乱ノイズなどの影響を少なくして変位検出を実行することができる。
【００５９】
このように、この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段とを備えたので、コアの変位をパルスのパルス幅とするディジタル量で検出することができる。
【００６０】
また、この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００６１】
図４はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図４において、変位検出器２１は、図２に示す変位検出器１１と較べてパルス発生手段２２のみが異なる。
【００６２】
パルス発生手段２２は、過渡応答電圧ＶAと基準電圧値ＶBを比較する比較手段１３、２つの基準電圧値ＶTH，ＶTLを交互に設定する基準電圧設定手段１６、比較手段１３からの比較信号ＶCを反転する反転手段１４、反転手段１４からの反転信号ＶDに基づいて一定パルス幅の単一パルスを発生する単一パルス発生手段１７、反転信号ＶDおよび単一パルス発生手段１７からの出力信号ＶDOの論理積を演算する論理積演算手段１８、この論理積演算手段１８からの論理積信号ＶEに基づいて検出コイル２を接地または開放するスイッチング素子１５を備える。
【００６３】
なお、比較手段１３、基準電圧設定手段１６、反転手段１４およびスイッチング素子１５は、図２に示すパルス発生手段１２と同一の構成ならびに作用を有するので、説明を省略する。
【００６４】
単一パルス発生手段１７は、例えばワンショットマルチバイブレータで構成し、反転手段１４から供給される反転信号ＶDの立下りをトリガとして一定パルス幅のＬレベル単一パルスを発生し、この単一パルスを出力信号ＶDOとして論理積演算手段１８に供給するとともに、インダクタンスＬの変化に対応した過渡応答電圧ＶAが電源ＶP（例えば、５Ｖ）から基準電圧値ＶTLに到達する時間と単一パルス幅をそれぞれのパルス幅としたパルス発振の出力となる。
【００６５】
論理積演算手段１８は、ＡＮＤ回路で構成し、反転手段１４から供給される反転信号ＶDと単一パルス発生手段１７から供給される出力信号ＶDOの論理積を演算し、論理積信号ＶE（＝ＶD＊ＶDO）を抵抗器ＲBを介してスイッチング素子１５を構成するＮＰＮトランジスタのベースに供給する。
【００６６】
論理積演算手段１８から供給される論理積信号ＶEにより、ＮＰＮトランジスタはオン／オフ駆動され、検出コイル２を接地あるいは開放する。
【００６７】
次に、図４のパルス発生手段の動作を図５の波形図に基づいて説明する。
図５は図４に示すパルス発生手段の各部動作波形図である。
図５において、丸数字１は過渡応答電圧ＶAの波形、丸数字２は比較信号ＶCの波形、丸数字３は反転信号ＶDの波形、丸数字４は出力信号ＶDOの波形、丸数字５は論理積信号ＶEの波形を示す。
【００６８】
初期状態で比較信号ＶCがＨレベルの場合、基準電圧値ＶBは基準電圧値ＶTHに設定されており、過渡応答電圧ＶAはＬレベルから時間経過とともに指数関数的に上昇する。
この状態では、比較信号ＶCはＨレベル、反転信号ＶDはＬレベル、出力信号ＶDOはＨレベル、論理積信号ＶEはＬレベルにあり、ＮＰＮトランジスタ（スイッチング素子１５）はオフ状態にある。
【００６９】
過渡応答電圧ＶAが上昇して基準電圧値ＶTHに到達すると、比較信号ＶCはＬレベル、反転信号ＶDはＨレベル、出力信号ＶDOはＨレベル、論理積信号ＶEはＨレベルとなり、このＨレベルの論理積信号ＶEが抵抗器ＲBを介してＮＰＮトランジスタをオン状態に駆動する。
なお、比較信号ＶCがＬレベルになると、基準電圧値ＶBは基準電圧値ＶTLに設定が変更される。
【００７０】
ＮＰＮトランジスタがオン状態になると、過渡応答電圧ＶAは基準電圧値ＶTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号ＶCはＬレベル、反転信号ＶDはＨレベル、出力信号ＶDOはＨレベル、論理積信号ＶEはＨレベルを保つ。
【００７１】
過渡応答電圧ＶAが下降して設定変更された基準電圧値ＶTLに到達すると、比較信号ＶCはＨレベル、反転信号ＶDはＬレベルとなるが、反転信号ＶDの立下り（丸数字３の下向き矢印表示）をトリガにして単一パルス発生手段１７が一定パルス幅（時間Ｔ01）のＬレベル単一パルスの出力信号ＶDOを発生するため、出力信号ＶDOはＬレベル、論理積信号ＶEはＬレベルとなり、このＬレベルの論理積信号ＶEが抵抗器ＲBを介してＮＰＮトランジスタをオフ状態に駆動する。
なお、比較信号ＶCがＨレベルになると、基準電圧値ＶBは再び基準電圧値ＶTHに設定される。
【００７２】
続いて、ＮＰＮトランジスタがオフ状態になると、過渡応答電圧ＶAは再び上昇し、基準電圧値ＶTHに到達すると、比較信号ＶCはＬレベル、反転信号ＶDはＨレベルとなるが、出力信号ＶDOは単一パルスの一定パルス幅（時間Ｔ01）を充分長く設定してＬレベルを保持するため、論理積信号ＶEもＬレベルを保持する。
Ｌレベルの論理積信号ＶEにより、ＮＰＮトランジスタがオフ状態を保持するため、過渡応答電圧ＶAは基準電圧値ＶTHを超えて（ＶA＞ＶTH）も上昇を続け、電源ＶP（例えば、５Ｖ）に限りなく近い値となる。
なお、比較信号ＶCがＬレベルになった時点で、基準電圧値ＶBは基準電圧値ＶTLに設定が変更される。
【００７３】
過渡応答電圧ＶAが基準電圧値ＶTHを超えて電源ＶP（例えば、５Ｖ）に近付いてる状態では、比較信号ＶCはＬレベル、反転信号ＶDはＨレベルを保持する。
【００７４】
過渡応答電圧ＶAが電源ＶP（例えば、５Ｖ）に限りなく近い値の状態で、出力信号ＶDOがＬレベルの単一パルスから復旧（一定パルス幅：時間Ｔ01経過後）してＨレベルになると論理積信号ＶEがＨレベルとなり、抵抗器ＲBを介してＮＰＮトランジスタをオン駆動する。
【００７５】
ＮＰＮトランジスタがオン駆動されると、過渡応答電圧ＶA（ほぼ５Ｖ）は指数関数的に下降して基準電圧値ＶTLに到達すると、比較信号ＶCはＨレベル、反転信号ＶDはＬレベルとなる。
一方、反転信号ＶCの立下りをトリガにして単一パルス発生手段１７がＬレベルの単一パルス（一定パルス幅：時間Ｔ01）の出力信号ＶDOを発生するため、反転信号ＶDと出力信号ＶDOの論理積である論理積信号ＶEはＬレベルとなってＮＰＮトランジスタをオフ駆動する。
過渡応答電圧ＶAがほぼ５Ｖから基準電圧値ＶTLに到達する時間をＴL1とすると、この時間ＴL1はコア３の変位に伴う検出コイル２のインダクタンスの変化（例えば、Ｌ→Ｌ1）に対応した値となる。
【００７６】
この状態以降については、上述した動作を繰り返し、出力信号ＶDOは時間Ｔ01がＬレベルのパルス幅、時間ＴL1がＨレベルのパルス幅の周期ＴOS1（＝Ｔ01＋ＴL1）のパルス発振としてコア３の変位を検出することができる。
【００７７】
コア３の変位に対応する時間は、コア３の変位に対応して変化した検出コイル２のインダクタンスＬ1に対するパルス発振の周期ＴOS1（＝Ｔ01＋ＴL1）と、コア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスをＬに対するパルス発振の周期（例えば、ＴOSL＝Ｔ01＋ＴL）との偏差（＝ＴOS−ＴOSL）を演算することにより、コア３の変位に対応した時間（＝ＴOS1−ＴOSL＝ＴL1−ＴL）を検出することができる。
【００７８】
また、コア３の変位に対応する時間は、周期ＴOS1（＝Ｔ01＋ＴL1）および周期ＴOSL（＝Ｔ01＋ＴL）をそれぞれＮ倍した値の偏差（＝Ｎ＊ＴOS1−Ｎ＊ＴOSL）から検出してもよい。
【００７９】
なお、時間ＴLおよび時間ＴL1は、過渡応答電圧ＶAが電源ＶP（５Ｖ）から基準電圧値ＶTLに到達するまでの時間であり、それぞれ数１に示す時間ｔDOおよび時間ｔD1に相当する。
【００８０】
このように、この発明に係るパルス発生手段は、検出コイルを接地または開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値の低電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００８１】
図２または図４の変位検出器１１，２１は、基準抵抗器ＲFを電源ＶPに接続し、検出コイル２（インダクタンスＬ）を接地（ＧＮＤ）または開放とした構成のものであるが、次に基準抵抗器ＲFを接地（ＧＮＤ）し、検出コイル２を電源ＶPに接続または電源ＶPから開放する変位検出器について説明する。
【００８２】
図６はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図６において、変位検出器２５は、変位可能なコア３（図１参照）と、コア３の近傍に配置され、コア３の変位に対応してインダクタンスＬが変化する検出コイル２と、検出コイル２に直列に接続される基準抵抗器ＲFと、ダイオードＤと、インダクタンスＬの変化に伴い発生する過渡応答電圧ＶAが基準電圧値ＶBに達するまでの時間をパルス幅としたパルスを発生するパルス発生手段２６を備える。
【００８３】
基準抵抗ＲFは、一端を接地（ＧＮＤ）するとともに、他端を検出コイル２（インダクタンスＬ）に直列接続する。
検出コイル２は、他端をパルス発生手段２６を介して電源ＶP（５Ｖ）に接続するか電源ＶP（５Ｖ）から開放するように構成する。
ダイオードＤは、検出コイル２の他端と接地（ＧＮＤ）間に接続し、後述するパルス発生手段２６のスイッチング素子１９がオフ動作した時に検出コイル２のインダクタンスＬに発生する負のサージ電圧を吸収して接地電位（０Ｖ）に抑制する。
なお、過渡応答電圧ＶAは図１の（ｃ）図に示すＶOK，ＶOLに相当する。
【００８４】
パルス発生手段２６は、過渡応答電圧ＶAと基準電圧値ＶBを比較する比較手段１３、２つの基準電圧値ＶTH，ＶTLを交互に設定する基準電圧設定手段１６、比較手段１３からの比較信号ＶCを反転する反転手段１４、反転手段１４からの反転信号ＶDに基づいて検出コイル２を電源ＶP（５Ｖ）に接続または電源ＶP（５Ｖ）から開放するスイッチング素子１９を備える。
なお、比較手段１３、反転手段１４および基準電圧設定手段１６は、図２に示すものと同一構成、作用を有するので説明を省略する。
【００８５】
スイッチング素子１９は、ＰＮＰトランジスタで構成し、反転手段１４から供給される反転信号ＶDに基づいてオン／オフ動作を行い、インダクタンスＬの検出コイル２を電源ＶP（５Ｖ）に接続したり、電源ＶP（５Ｖ）から開放したりする。
なお、スイッチング素子１９は、ＰチャネルＭＯＳＦＥＴ（電界効果トランジスタ）で構成してもよい。
【００８６】
パルス発生手段２６の過渡応答電圧ＶA、比較信号ＶCおよび反転信号（パルス発振出力）ＶDは、図３に示す波形と同じなので説明を省略する。
【００８７】
図３に示すように、パルス発生手段２６は、コア３の変位に対応して変化した検出コイル２のインダクタンスＬ1に対するパルス発振の周期ＴOS1と、コア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスをＬに対するパルス発振の周期ＴOSLの偏差（＝ＴOS1−ＴOSL）を演算することにより、コア３の変位に対応した時間（＝ＴOS1−ＴOSL）を検出することができる。
【００８８】
なお、予めコア３が検出コイル２の中立位置にある状態のパルス発振の周期ＴOSLを記憶しておき、コア３に変位がある時のパルス発振の周期ＴOS1を検出し、周期ＴOS1と周期ＴOSLの偏差を演算してコア３の変位に対応した時間（＝ＴOS1−ＴOSL）を検出してもよい。
【００８９】
このように、この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値に達するそれぞれの時間をパルス幅とした周期のパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【００９０】
図７はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図７において、変位検出器２７は、図６に示す変位検出器２５と較べてパルス発生手段２８のみが異なる。
【００９１】
パルス発生手段２８は、過渡応答電圧ＶAと基準電圧値ＶBを比較する比較手段１３、２つの基準電圧値ＶTH，ＶTLを交互に設定する基準電圧設定手段１６、比較手段１３からの比較ＶCに基づいて一定パルス幅の単一パルスを発生する単一パルス発生手段１７、比較信号ＶCおよび単一パルス発生手段１７からの出力信号ＶDOの否定論理積を演算する否定論理積演算手段３０、この否定論理積演算手段３０からの否定論理積信号ＶEに基づいて検出コイル２を電源ＶP（５Ｖ）に接地または電源ＶP（５Ｖ）から開放するスイッチング素子１９を備える。
【００９２】
なお、比較手段１３、基準電圧設定手段１６およびスイッチング素子１９は、図６に示すパルス発生手段２６と同一の構成ならびに作用を有するので、説明を省略する。
【００９３】
単一パルス発生手段１７は、例えばワンショットマルチバイブレータで構成し、比較手段１３から供給される比較信号ＶCの立下りをトリガとして一定パルス幅のＬレベル単一パルスを発生し、この単一パルスを出力信号ＶDOとして否定論理積演算手段３０に供給するとともに、インダクタンスＬの変化に対応した過渡応答電圧ＶAが接地電圧（０Ｖ）から基準電圧値ＶTHに到達する時間と単一パルス幅をそれぞれのパルス幅としたパルス発振の出力となる。
【００９４】
否定論理積演算手段３０は、ＮＡＮＤ回路で構成し、比較手段１３から供給される比較信号ＶCと単一パルス発生手段１７から供給される出力信号ＶDOの否定論理積を演算し、否定論理積信号ＶE（＝ＶC＊ＶDO）を抵抗器ＲBを介してスイッチング素子１９を構成するＰＮＰトランジスタのベースに供給する。
【００９５】
否定論理積演算手段３０から供給される否定論理積信号ＶEにより、ＰＮＰトランジスタはオン／オフ駆動され、検出コイル２を電源ＶP（５Ｖ）に接続または電源ＶP（５Ｖ）から開放する。
【００９６】
次に、図７のパルス発生手段の動作を図８の波形図に基づいて説明する。
図８は図７に示すパルス発生手段の各部動作波形図である。
図８において、丸数字１は過渡応答電圧ＶAの波形、丸数字２は比較信号ＶCの波形、丸数字３は出力信号ＶDOの波形、丸数字４は否定論理積信号ＶEの波形を示す。
【００９７】
初期状態で比較信号ＶCおよび出力信号ＶDOがＨレベルの場合、否定論理積信号ＶEがＬレベルとなってスイッチング素子１９を構成するＰＮＰトランジスタはオン状態で、基準電圧値ＶBは基準電圧値ＶTHに設定されており、過渡応答電圧ＶAはＬレベルから時間経過とともに指数関数的に上昇する。
【００９８】
過渡応答電圧ＶAが上昇して基準電圧値ＶTHに到達すると、比較信号ＶCはＬレベルとなるが、比較信号ＶCの立下り（丸数字２の下向き矢印表示）をトリガにして単一パルス発生手段１７が一定パルス幅（時間Ｔ02）のＬレベル単一パルスの出力信号ＶDOを発生するため、出力信号ＶDOはＬレベル、否定論理積信号ＶEはＬレベルの比較信号ＶCとＬレベルの出力信号ＶDOの否定論理積であるＨレベルとなり、このＨレベルの否定論理積信号ＶEが抵抗器ＲBを介してＰＮＰトランジスタをオフ状態に駆動する。
なお、比較信号ＶCがＬレベルになると、基準電圧値ＶBは基準電圧値ＶTLに設定が変更される。
【００９９】
ＰＮＰトランジスタがオフ状態になると、過渡応答電圧ＶAは基準電圧値ＶTHから時間経過とともに指数関数的に下降する。
この状態では、比較信号ＶCはＬレベル、出力信号ＶDOはＬレベル、否定論理積信号ＶEはＨレベルを保つ。
【０１００】
過渡応答電圧ＶAが下降して設定変更された基準電圧値ＶTLに到達すると、比較信号ＶCはＨレベルとなるが、出力信号ＶDOは一定パルス幅（時間Ｔ02）までＬレベルを保持する。
なお、出力信号ＶDOの一定パルス幅（時間Ｔ02）は、単一パルス発生手段１７の単一パルス幅を過渡応答電圧ＶAが０Ｖに限りなく近付く時間に設定する。
また、過渡応答電圧ＶAが基準電圧値ＶTLに到達した時点で、基準電圧値ＶBは基準電圧値ＶTHに設定される。
【０１０１】
一定パルス幅（時間Ｔ02）まで時間が経過すると、出力信号ＶDOはＨレベルに復旧し、この時に比較信号ＶCはＨレベルであるから、否定論理積信号ＶEはＬレベルとなり、抵抗器ＲBを介してＰＮＰトランジスタをオン状態に駆動する。
【０１０２】
ＰＮＰトランジスタがオン状態になると、過渡応答電圧ＶAは、ほぼ０Ｖから指数関数的に上昇して基準電圧値ＶTHに到達すると、比較信号ＶCはＬレベル、出力信号ＶDOは再び比較信号ＶCの立下りをトリガとしたＬレベルの単一パルスを発生してＬレベル、否定論理積信号ＶEはＨレベルとなってＰＮＰトランジスタはオフ状態に駆動される。
過渡応答電圧ＶAがほぼ０Ｖから基準電圧値ＶTHに到達する時間をＴL2とすると、この時間ＴL2はコア３の変位に伴う検出コイル２のインダクタンスの変化（例えば、Ｌ→Ｌ1）に対応した値となる。
なお、過渡応答電圧ＶAが基準電圧値ＶTHに到達した時点で、基準電圧値ＶBは基準電圧値ＶTLに設定変更される。
【０１０３】
この状態以降については、上述した動作を繰り返し、出力信号ＶDOは時間Ｔ02がＬレベルのパルス幅、時間ＴL2がＨレベルのパルス幅の周期ＴOS2（＝Ｔ02＋ＴL2）のパルス発振としてコア３の変位を検出することができる。
【０１０４】
コア３の変位に対応する時間は、コア３の変位に対応して変化した検出コイル２のインダクタンスＬ1に対するパルス発振の周期ＴOS2（＝Ｔ02＋ＴL2）と、コア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスをＬに対するパルス発振の周期（例えば、ＴOSL＝Ｔ02＋ＴL）との偏差（＝ＴOS2−ＴOSL）を演算することにより、コア３の変位に対応した時間（＝ＴOS2−ＴOSL＝ＴL2−ＴL）を検出することができる。
【０１０５】
また、コア３の変位に対応する時間は、周期ＴOS2（＝Ｔ02＋ＴL2）および周期ＴOSL（＝Ｔ02＋ＴL）をそれぞれＮ倍した値の偏差（＝Ｎ＊ＴOS2−Ｎ＊ＴOSL）から検出してもよい。
【０１０６】
なお、時間ＴLおよび時間ＴL2は、過渡応答電圧ＶAが０Ｖから基準電圧値ＶTHに到達するまでの時間であり、それぞれ数２に示す時間ｔUOおよび時間ｔU1に相当する。
【０１０７】
このように、この発明に係るパルス発生手段は、検出コイルを電源に接続または電源から開放してインダクタンスの変化に対応した過渡応答電圧が２つの基準電圧値の高電位に達する時間と単一パルスのパルス幅を周期としたパルスを発生するので、このパルス周期に基づいてコアの変位を検出することができる。
【０１０８】
図９はこの発明に係る変位検出器の別実施の形態要部ブロック構成図である。
図９において、変位検出器３１は、図４に示す変位検出器２１を２個並列に接続したものである。
ただし、コアは、中立位置から両方向に変位可能とし、２個の検出コイルは、コアの中立位置からコアの変位方向に対象に配置し、コアの変位に対応してインダクタンスが差動で変化させる構成とする。
【０１０９】
図９において、コアの変位に伴い一方の検出コイルのインダクタンスがＬ1、もう一方の検出コイルのインダクタンスがＬ2（Ｌ1＞Ｌ2）に変化した時、２つのパルス発生手段２２の出力信号ＶDOは、図５の丸数字４に示すようなインダクタンスＬ1に対応した過渡応答電圧ＶS1が電源ＶP（５Ｖ）から基準電圧値ＶTLに到達する時間ＴL1と単一パルスのパルス幅（時間Ｔ01）としたパルス発振の周期ＴS1（＝ＴL1＋Ｔ01）と、インダクタンスＬ2に対応した過渡応答電圧ＶS2が電源ＶP（５Ｖ）から基準電圧値ＶTLに到達する時間ＴLXと単一パルスのパルス幅（時間Ｔ01）としたパルス発振の周期（パルス幅）ＴS2（＝ＴLX＋Ｔ01）として検出することができる。
【０１１０】
インダクタンスＬ1は検出コイルが中立位置にある時のインダクタンスＬを超えた（Ｌ1＞Ｌ）値となり、インダクタンスＬ1と差動で変化するインダクタンスＬ2は検出コイルが中立位置にある時のインダクタンスＬを下回る（Ｌ2＜Ｌ）値であるため、インダクタンスＬ1に対応したパルス発振の周期ＴS1（＝ＴL1＋Ｔ01）とインダクタンスＬ2に対応したパルス発振の周期ＴS2（＝ＴLX＋Ｔ01）の偏差（＝ＴS1−ＴS2＝ＴL1−ＴLX）を取ることにより、コアの変位をインダクタンスの差動の変化に対応した時間変化として検出することができる。
【０１１１】
コアの変位を２個の検出コイルの差動で変化するインダクタンス（Ｌ1、Ｌ2）に対応したパルス発振の周期で検出するので、図４に示す変位検出器２１の２倍の感度で検出することができる。
【０１１２】
並列接続された２個の変位検出器２１の基準電圧設定手段１６の基準電圧値ＶB（基準電圧値ＶTH，ＶTL）をそれぞれ異なる値に設定すると、２個の変位検出器２１相互間で短絡が発生した場合には、出力信号ＶDO（＝ＴS1−ＴS2）が大きく変化し、出力信号ＶDOに対応したステアリング系の操舵補助力も大きく変化することにより、変位検出器２１相互間の短絡を検出することができる。
【０１１３】
なお、変位検出器３１として図４に示す変位検出器２１を２個並列接続した例を説明したが、図２に示す変位検出器１１、図６に示す変位検出器２５、または図７に示す変位検出器２７をそれぞれ２個並列接続して構成してもよい。
【０１１４】
このように、この発明に係る変位検出器は、コアの変位に対応してインダクタンスが差動で変化する２個の検出コイルの過渡応答電圧が基準電圧値に達するまでの時間をパルス幅とした２つのパルスを発生するので、それぞれのパルス幅の偏差に基づいてコアの変位を差動で検出することができ、変位を高感度で検出することができる。
【０１１５】
図１０はこの発明に係る変位検出器で検出した時間データを変位データとして処理する処理手段の要部ブロック構成図である。
図１０において、処理手段３５は、例えば変位検出器２１が搭載される装置の制御部に設けられ、マイクロプロセッサを基本にしたソフト制御機能、アナログ回路等で構成し、計数手段３６、計時手段３７、基準時間設定手段３８、偏差演算手段３９、変換手段４０を備える。
【０１１６】
計数手段３６は、カウンタで構成し、変位検出器２１から供給される出力信号ＶDO（図５に示すパルス発振の周期ＴOS1に等しいＴOS）をＮ回（例えば、１００回）計数し、計数信号ＮO（＝１００＊ＴOS）を計時手段３７に供給する。
【０１１７】
計時手段３７は、マイクロプロセッサの基準クロックＣLをクロックとしたタイマで構成し、計数手段３６から供給される計数信号ＮO（＝１００＊ＴOS）を基準クロックＣLで計時し、タイマ信号ＴOを偏差演算手段３９に供給する。
【０１１８】
基準時間設定手段３８は、ＲＯＭ等のメモリで構成し、予めコア３が検出コイル２の中立位置にある状態の検出コイル２のインダクタンスをＬに対するパルス発振の周期ＴOSLをＮ（例えば、１００）倍した基準時間信号ＴK（＝１００＊ＴOSL）を記憶しておき、基準時間信号ＴKを偏差演算手段３９に供給する。
【０１１９】
偏差演算手段３９は、減算機能を備え、計時手段３７から供給される計数信号ＮO（＝１００＊ＴOS）と基準時間設定手段３８から供給される基準時間信号ＴK（＝１００＊ＴOSL）との偏差｛＝１００＊（ＴOS−ＴOSL）｝を演算し、時間検出信号ＴDとして変換手段４０に提供する。
【０１２０】
変換手段４０は、例えば単一電源駆動の演算増幅器で構成し、偏差演算手段３９から提供される時間検出信号ＴDを変位の検出値ＨXとして出力する。
【０１２１】
図１１は変換手段の一実施の形態回路図である。
図１１において、変換手段４０は、仮想接地点を２.５Ｖとした単一電源ＶP（５Ｖ）駆動の演算増幅器で構成し、時間検出信号ＴDを一定増幅度で増幅し、検出値ＨXを出力する。
【０１２２】
検出値ＨXは、図１２の変位Ｘ−検出値ＨX特性図に示すように、コア３の変位が０の時には２.５Ｖ、時間検出信号ＴDがプラス（＋）となるコア３の変位では２.５Ｖと５Ｖの範囲（２.５Ｖ＜ＨX＜５Ｖ）、時間検出信号ＴDがマイナス（−）となるコア３の変位では０Ｖと２.５Ｖの範囲（０＜ＨX＜２.５Ｖ）で検出することにより、コア３の変位方向と変位量を検出することができる。
【０１２３】
なお、変換手段４０は、予め図１２の変位Ｘ−検出値ＨX特性を記憶したＲＯＭ等のメモリで構成してもよい。
また、処理手段３５は変位検出器に内蔵させることもできる。
【０１２４】
また、図１０において、変位検出器２１に代えて変位検出器１１、変位検出器２５または変位検出器２７を用いてもよい。
なお、変位検出器３１を用いる場合には、基準時間設定手段３８および偏差手段３９を削除し、計数手段３６に図９に示す周期ＴS1（＝ＴL1＋Ｔ01）と周期ＴS2（＝ＴLX＋Ｔ01）の偏差（＝ＴS1−ＴS2＝ＴL1−ＴLX）を供給することで、図１２に示す検出値ＨXを出力することができる。
【０１２５】
コア３の変位を加えられるトルクに対応するように変位検出器を構成することにより、変位検出器をトルク検出器として適用することができ、図１２に示すトルクＴに対する検出値ＨXとして出力することができる。
【０１２６】
【発明の効果】
以上説明したようにこの発明に係る変位検出器は、コアの変位に対応して変化する検出コイルのインダクタンスによるパルス応答の過渡応答電圧が基準電圧値に達するまでの時間に基づいてコアの変位を検出するので、検出コイルのインダクタンスの変化に比例したリニアな特性でコアの変位を検出することができる。
【０１２７】
また、この発明に係る変位検出器は、インダクタンスの変化に伴い発生する過渡応答電圧が基準電圧値に達するまでの時間をパルス幅としたパルスを発生するパルス発生手段と備え、コアの変位をパルスのパルス幅とするディジタル量で検出することができ、外乱ノイズの影響を抑制することができる。
【０１２８】
さらに、この発明に係る変位検出器は、コアの変位をパルス発振のパルス幅として直接検出するので、パルス電源の生成や過渡応答電圧が基準電圧値に到達するタイミングの検知ならびに処理等を不要にしてマイクロプロセッサの負荷を軽減することができる。
【０１２９】
また、この発明に係る変位検出器は、２個の検出コイルのインダクタンスの変化に対応するパルス幅を差動で検出するので、変位を高感度で検出することができる。
【０１３０】
さらに、並列接続された２個の変位検出器の基準電圧値をそれぞれ異なる値に設定することで、変位検出器の短絡を出力信号に対応した操舵補助力から検出することができる。
【０１３１】
また、この発明に係る変位検出器は、トルク検出器としても適用することができる。
【０１３２】
よって、変位検出値がリニアで、外乱ノイズに強く、高感度な変位検出器を提供することができる。
【図面の簡単な説明】
【図１】この発明に係る変位検出器の基本構成説明図
【図２】この発明に係る変位検出器の一実施の形態要部ブロック構成図
【図３】図２に示すパルス発生手段の各部動作波形図
【図４】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図５】図４に示すパルス発生手段の各部動作波形図
【図６】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図７】この発明に係る変位検出器の別実施の形態要部ブロック構成図
【図８】図７に示すパルス発生手段の各部動作波形図
【図９】この発明に係る変位検出器のの別実施の形態要部ブロック構成図
【図１０】この発明に係る変位検出器で検出した時間データを変位データとして処理する処理手段の要部ブロック構成図
【図１１】変換手段の一実施の形態回路図
【図１２】変位Ｘ−検出値ＨX特性図
【符号の説明】
１，１１，２１，２５，２７，３１…変位検出器、２…検出コイル、３…コア、５…パルス電源、１２，２２，２６，２８…パルス発生手段、１３…比較手段、１４…反転手段、１５，１９…スイッチング素子、１６…基準電圧設定手段、１７…単一パルス発生手段、１８…論理積演算手段、３０…否定論理積演算手段、ＲF…基準抵抗器、Ｄ…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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