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　平成　７年特許願第２３９８３７号「高速ＩＧＢＴデバイス」拒絶査定不服審判事件〔平成　８年　７月　２日出願公開、特開平　８−１７２１９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年９月１９日（パリ条約による優先権主張１９９４年９月１９日、アメリカ合衆国）の出願であって、平成１９年１０月１９日付けで拒絶査定がなされ、これに対して平成２０年１月２１日に拒絶査定に対する審判請求がなされるとともに、平成２０年２月２０日に手続補正がなされたものである。
　　　
２．平成２０年２月２０日付けの手続補正（以下、「本件補正」という。）について　　
（１）本件補正の内容　　
　本件補正は、補正前の請求項１ないし６を補正後の請求項１ないし６と補正するものであり、補正前の請求項１ないし６及び補正後の請求項１ないし６は、以下のとおりである。
〈補正前の請求項１ないし６〉　
「【請求項１】　第１ゲート、第１および第２コレクタ領域、エミッタ領域、およびベース領域を有するＩＧＢＴと、
　ソースおよびドレイン領域並びに第２ゲート電極を有するＭＯＳＦＥＴと、が組み合わされ、
　該ＭＯＳＦＥＴの該ソース領域が該ベース領域に接続され、該ＭＯＳＦＥＴの該ドレイン領域と該第１コレクタ領域が互いに接続された高速ＩＧＢＴデバイスであって、
　該第１コレクタ領域が該エミッタ領域に対して横に配置され、該第２コレクタ領域が該エミッタ領域の下方に垂直方向に配置され、該ＩＧＢＴが、該ＭＯＳＦＥＴのチャネル領域と同一の導電性のチャネル領域を有することを特徴とする高速ＩＧＢＴデバイス。
【請求項２】　上記ゲート電極へのゲート電圧の印加および除去により、上記ＩＧＢＴを切り替えることを特徴とする請求項１記載の高速ＩＧＢＴデバイス。
【請求項３】　更に、上記第１ゲートに電圧を印加することにより上記ＩＧＢＴをオンにするための、制御回路手段を含み、
　上記ＭＯＳＦＥＴを最初にオンにし、続いて上記ＩＧＢＴをオフにすることにより、少数キャリアの数を低減することを特徴とする請求項２記載の高速ＩＧＢＴデバイス。
【請求項４】　上記第１コレクタ領域が深い拡散領域を有し、上記エミッタ領域から隔たった、アバランシェ・ブレイクダウンの好ましい経路を限定することを特徴とする請求項１記載の高速ＩＧＢＴデバイス。
【請求項５】　上記ソース領域が、上記コレクタ領域中に拡散されたことを特徴とする請求項１記載の高速ＩＧＢＴデバイス。
【請求項６】　上記ＩＧＢＴと上記ＭＯＳＦＥＴが、Ｎチャネルデバイスである請求項１記載の高速ＩＧＢＴデバイス。」　
〈補正後の請求項１ないし６〉　
「【請求項１】
　高速ＩＧＢＴデバイスであって、
　コレクタ領域、エミッタ領域、およびベース領域を有するＰＮＰバイポーラトランジスタと、ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴとを含み、
　第１ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのベース領域に接続され、
　第１ＭＯＳＦＥＴのドレイン領域とＰＮＰトランジスタのエミッタ領域とは、互いに接続されるとともにエミッタ電極にも接続され、
　更に、高速ＩＧＢＴデバイスは、
　ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴを含み、
　第２ＭＯＳＦＥＴのソース領域とＰＮＰバイポーラトランジスタのコレクタ領域とは、互いに接続されるとともにコレクタ電極にも接続され、
　第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され、
　第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれのゲート電極は、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴをオンまたはオフにすることができ、
　第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、およびＰＮＰトランジスタは共通のシリコンチップに集積され、
　コレクタ電極は、チップの表面上に配置され、
　エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有することを特徴とする高速ＩＧＢＴデバイス。
【請求項２】
　第１ＭＯＳＦＥＴのゲート電極へのゲート電圧の印加および除去により、ＰＮＰトランジスタをそれぞれオンおよびオフとする請求項１に記載の高速ＩＧＢＴデバイス。
【請求項３】
　更に、第１ＭＯＳＦＥＴのゲート電極に電圧を印加することによりＩＧＢＴをオンにしするとともに、第２ＭＯＳＦＥＴをオンにし続いて第１ＭＯＳＦＥＴをオフにすることによりＩＧＢＴをオフにするための制御回路手段を含むことを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。
【請求項４】
　コレクタ領域が、チップの表面のエミッタ領域から離れるように設けられた深くなった拡散領域を有することを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。
【請求項５】
　第２ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのエミッタ領域中に拡散されたことを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。
【請求項６】
　第１ＭＯＳＦＥＴのソース領域は、チップの表面の、ＰＮＰトランジスタのエミッタ領域に拡散されたことを特徴とする請求項５に記載の高速ＩＧＢＴデバイス。」
　
（２）補正内容の整理　
　本件補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１の「第１ゲート、第１および第２コレクタ領域、エミッタ領域、およびベース領域を有するＩＧＢＴと、」を、補正後の請求項１の「高速ＩＧＢＴデバイスであって、　コレクタ領域、エミッタ領域、およびベース領域を有するＰＮＰバイポーラトランジスタと、ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴとを含み、　第１ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのベース領域に接続され、　第１ＭＯＳＦＥＴのドレイン領域とＰＮＰトランジスタのエミッタ領域とは、互いに接続されるとともにエミッタ電極にも接続され、」と補正すること。
〈補正事項２〉
　補正前の請求項１の「ソースおよびドレイン領域並びに第２ゲート電極を有するＭＯＳＦＥＴと、が組み合わされ、　該ＭＯＳＦＥＴの該ソース領域が該ベース領域に接続され、該ＭＯＳＦＥＴの該ドレイン領域と該第１コレクタ領域が互いに接続された高速ＩＧＢＴデバイスであって、」を、補正後の請求項１の「更に、高速ＩＧＢＴデバイスは、　ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴを含み、　第２ＭＯＳＦＥＴのソース領域とＰＮＰバイポーラトランジスタのコレクタ領域とは、互いに接続されるとともにコレクタ電極にも接続され、　第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され、」と補正すること。
〈補正事項３〉
　補正後の請求項１の「第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され、」の後に、補正後の請求項１の「第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれのゲート電極は、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴをオンまたはオフにすることができ、　第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、およびＰＮＰトランジスタは共通のシリコンチップに集積され、」を追加すること。
〈補正事項４〉
　補正前の請求項１の「該第１コレクタ領域が該エミッタ領域に対して横に配置され、該第２コレクタ領域が該エミッタ領域の下方に垂直方向に配置され、該ＩＧＢＴが、該ＭＯＳＦＥＴのチャネル領域と同一の導電性のチャネル領域を有することを特徴とする高速ＩＧＢＴデバイス。」を、補正後の請求項１の「コレクタ電極は、チップの表面上に配置され、　エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有することを特徴とする高速ＩＧＢＴデバイス。」と補正すること。
〈補正事項５〉
　補正前の請求項２の「上記ゲート電極へのゲート電圧の印加および除去により、上記ＩＧＢＴを切り替えることを特徴とする請求項１記載の高速ＩＧＢＴデバイス。」を、補正後の請求項２の「第１ＭＯＳＦＥＴのゲート電極へのゲート電圧の印加および除去により、ＰＮＰトランジスタをそれぞれオンおよびオフとする請求項１に記載の高速ＩＧＢＴデバイス。」と補正すること。
〈補正事項６〉
　補正前の請求項３の「更に、上記第１ゲートに電圧を印加することにより上記ＩＧＢＴをオンにするための、制御回路手段を含み、　上記ＭＯＳＦＥＴを最初にオンにし、続いて上記ＩＧＢＴをオフにすることにより、少数キャリアの数を低減することを特徴とする請求項２記載の高速ＩＧＢＴデバイス。」を、補正後の請求項３の「更に、第１ＭＯＳＦＥＴのゲート電極に電圧を印加することによりＩＧＢＴをオンにしするとともに、第２ＭＯＳＦＥＴをオンにし続いて第１ＭＯＳＦＥＴをオフにすることによりＩＧＢＴをオフにするための制御回路手段を含むことを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。」と補正すること。
〈補正事項７〉
　補正前の請求項４の「上記第１コレクタ領域が深い拡散領域を有し、上記エミッタ領域から隔たった、アバランシェ・ブレイクダウンの好ましい経路を限定することを特徴とする請求項１記載の高速ＩＧＢＴデバイス。」を、補正後の請求項４の「コレクタ領域が、チップの表面のエミッタ領域から離れるように設けられた深くなった拡散領域を有することを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。」と補正すること。
〈補正事項８〉
　補正前の請求項５の「上記ソース領域が、上記コレクタ領域中に拡散されたことを特徴とする請求項１記載の高速ＩＧＢＴデバイス。」を、補正後の請求項５の「第２ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのエミッタ領域中に拡散されたことを特徴とする請求項１に記載の高速ＩＧＢＴデバイス。」と補正すること。
〈補正事項９〉
　補正前の請求項６の「上記ＩＧＢＴと上記ＭＯＳＦＥＴが、Ｎチャネルデバイスである請求項１記載の高速ＩＧＢＴデバイス。」を、補正後の請求項６の「第１ＭＯＳＦＥＴのソース領域は、チップの表面の、ＰＮＰトランジスタのエミッタ領域に拡散されたことを特徴とする請求項５に記載の高速ＩＧＢＴデバイス。」と補正すること。
　
（３）補正事項についての検討
（３−１）新規事項の追加及び補正の目的の適否について
（３−１−１）補正事項１、２及び４について
　補正事項１、２及び４についての補正は、実質的に、補正前の請求項１に記載された各「領域」の相互の接続関係を明りょうにすることにより、「高速ＩＧＢＴデバイス」の構造を明確にするものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、本願の願書に最初に添付した明細書又は図面（以下、「当初明細書」という。）の範囲内でなされたことは明らかであり、特許法第１７条の２第３項に規定する要件を満たすものである。
（３−１−２）補正事項３について
　補正事項３についての補正は、実質的に、補正前の請求項１の「第１ゲート」及び「第２ゲート電極」をそれぞれオンまたはオフにする態様を特定するとともに、補正前の請求項１の「ＩＧＢＴ」及び「ＭＯＳＦＥＴ」が集積される態様を特定するものであるが、補正前の請求項１に記載された構成において、「第１ゲート」及び「第２ゲート電極」は、共通接続されるものではなく、互いに独立してオンまたはオフできるものであることは明らかであり、また、「ＩＧＢＴ」及び「ＭＯＳＦＥＴ」の各「領域」は互いに「接続」されることが記載されているから、共通のチップに集積されることも明らかである。よって、補正事項３についての補正は、補正事項１、２及び４についての補正にともない、補正前の請求項１の記載において明らかな事項を明記するものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、当初明細書の範囲内でなされたことは明らかであり、特許法第１７条の２第３項に規定する要件を満たすものである。
（３−１−３）補正事項５、６、８及び９について
　補正事項５、６、８及び９についての補正は、実質的に、補正事項１ないし４についての補正に対応して、「高速ＩＧＢＴデバイス」を構成する各「領域」の態様を明りょうにしたものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、当初明細書の範囲内でなされたことは明らかであり、特許法第１７条の２第３項に規定する要件を満たすものである。
（３−１−４）補正事項７について
　補正事項７についての補正は、補正前の請求項４の「アバランシェ・ブレイクダウンの好ましい経路を限定する」との明りょうでない記載を明りょうにするために、補正後の請求項４の「コレクタ領域」の構造を具体的に特定する記載に補正したものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、当初明細書の範囲内でなされたことは明らかであり、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−２）まとめ
　上記（３−１）において検討したとおり、本件補正は、当初明細書に記載した事項の範囲内においてなされ、特許法第１７条の２第３項に規定された要件を満たすものであり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる事項を目的とするものであるから、適法になされたものである。
　
３．本願発明
　平成２０年２月２０日付けの手続補正は適法になされたものであるから、本願の請求項１ないし６に係る発明は、平成２０年２月２０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　高速ＩＧＢＴデバイスであって、
　コレクタ領域、エミッタ領域、およびベース領域を有するＰＮＰバイポーラトランジスタと、ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴとを含み、
　第１ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのベース領域に接続され、
　第１ＭＯＳＦＥＴのドレイン領域とＰＮＰトランジスタのエミッタ領域とは、互いに接続されるとともにエミッタ電極にも接続され、
　更に、高速ＩＧＢＴデバイスは、
　ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴを含み、
　第２ＭＯＳＦＥＴのソース領域とＰＮＰバイポーラトランジスタのコレクタ領域とは、互いに接続されるとともにコレクタ電極にも接続され、
　第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され、
　第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれのゲート電極は、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴをオンまたはオフにすることができ、
　第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、およびＰＮＰトランジスタは共通のシリコンチップに集積され、
　コレクタ電極は、チップの表面上に配置され、
　エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有することを特徴とする高速ＩＧＢＴデバイス。」
　
４．刊行物に記載の発明
（１）刊行物１：特開平４−１８７６３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開平４−１８７６３号公報（以下、「刊行物１」という。）には、図２及び３とともに以下の事項が記載されている。
「〔産業上の利用分野〕本発明は、一つの半導体基板上にオンの際にキャリアを供給するためのＭＯＳ構造のほかにオフの際にキャリアを引抜くためのＭＯＳ構造を有するデュアルゲート型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）に関する。」（第２頁左上欄第１行ないし第６行）
「第２図は特開昭６４−５７６７４号公報で公知のデュアルゲート型ＩＧＢＴの例で、ｎ型あるいはｐ型シリコン基板１０の上にｎ−エピタキシャル層１が積層され、その表面部にｐ型のベース領域２１およびドレイン領域２２が形成されている。さらにｐベース領域２１およびドレイン領域２２表面部にそれぞれ第一ｎ＋ソース領域３１および第二ｎ＋ソース領域３２が形成されており、各ソース領域３１、３２とｎ−層１にはさまれて露出しているｐベース領域２１、ドレイン領域２２の表面上にはゲート酸化膜４を介して第一ゲート電極５１、第二ゲート電極５２が設けられている。そして、ｐベース領域２１と第一ソース領域３１に共通にソース電極６が、ドレイン領域２２と第二ソース領域３２に共通にドレイン電極７が接触している。
　以下、本素子の動作を説明する。本素子をオンさせるには、ｎ−層１、ｐベース領域２１、第一ソース領域３１、ゲート酸化膜４および第一ゲート電極５１により構成される第一ＭＯＳＦＥＴのゲート電極５１にゲートしきい値以上の電圧を印加してオン状態にする。第一ＭＯＳＦＥＴがオンすることにより、ソース領域３１からベース領域２１の表面反転層を通って電子がｎ−層１に流入する。ｎ−層１に電子が流入すると、ｐ型ドレイン領域２２から正孔が注入され、ｎ−層１（および基板１０）がいわゆる伝導度変調を受け、本素子は従来のシングルゲート型ＩＧＢＴとして動作する。一方、本素子をオフさせるには、先ず第二ゲート電極５２にゲートしきい値以上の電圧を印加し、ｎ−層１、ドレイン領域２２、第二ソース領域３２、ゲート酸化膜４および第二ゲート電極５２により構成される第二ＭＯＳＦＥＴをオンさせる。これにより、ドレイン領域２２の表面反転層よりｎ−層１中の電子が引抜かれ、ドレイン領域２２からの正孔の注入は急速に低下し、素子はＭＯＳＦＥＴあるいはアノードショート型ＩＧＢＴとして動作する。したがって、ｎ−層１（および基板）に生じていた伝導度変調はなくなり、このあと第一ＭＯＳＦＥＴをオフすることにより、素子を高速度でターンオフすることができる。」（第２頁右上欄第５行ないし同頁右下欄第４行）
「第３図に示した実施例は、薄く一層多量にドープされたエピタキシャル層を用いて高耐圧で低いオン抵抗を得る公知のリサーフ（表面電界減少）技術を用いたもので、ソース電極６に接触するｐ＋分離領域８３および基板１０に達するｐ＋埋込領域８４により、また基板の裏面に接触する基板電極ｌ１により、ｐ−基板１０をソース電位としている。なお、このようにリサーフ技術を使用した場合には、素子がオフ状態になったときにｎ−領域１がすべて空乏化することから、ｐ＋ドレイン領域８１にパンチスルーを防止するバッファとして、第二ベース領域８が役立つ。」（第４頁左上欄第１９行ないし同頁右上欄第１０行）
　
（ア）刊行物１には、「第一ＭＯＳＦＥＴがオンすることにより、ソース領域３１からベース領域２１の表面反転層を通って電子がｎ−層１に流入する。ｎ−層１に電子が流入すると、ｐ型ドレイン領域２２から正孔が注入され、ｎ−層１（および基板１０）がいわゆる伝導度変調を受け、本素子は従来のシングルゲート型ＩＧＢＴとして動作する。」（第２頁左下欄第５行ないし第１１行）と記載されていることから、刊行物１の「ｐ型のドレイン領域２２」、「ｐ型のベース領域２１」及び「ｎ−エピタキシャル層１」がＰＮＰトランジスタを構成し、当該ＰＮＰトランジスタがＩＧＢＴの一部を構成することは明らかである。
（イ）刊行物１には、「本素子をオンさせるには、ｎ−層１、ｐベース領域２１、第一ソース領域３１、ゲート酸化膜４および第一ゲート電極５１により構成される第一ＭＯＳＦＥＴのゲート電極５１にゲートしきい値以上の電圧を印加してオン状態にする。」（第２頁右上欄第２０行ないし同頁左下欄第５行）、「本素子をオフさせるには、先ず第二ゲート電極５２にゲートしきい値以上の電圧を印加し、ｎ−層１、ドレイン領域２２、第二ソース領域３２、ゲート酸化膜４および第二ゲート電極５２により構成される第二ＭＯＳＦＥＴをオンさせる。」（第２頁左下欄第１１行ないし第１６行）、及び「このあと第一ＭＯＳＦＥＴをオフすることにより、素子を高速度でターンオフすることができる。」（第２頁右下欄第２行ないし第４行）と記載されているから、「第一ＭＯＳＦＥＴ」の「第一ゲート電極５１」及び「第二ＭＯＳＦＥＴ」の「第二ゲート電極５２」を、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、それぞれ独立してオンまたはオフにすることができることは、明らかである。
（ウ）刊行物１の第２図より、「デュアルゲート型ＩＧＢＴ」の構成要素が、共通のシリコン基板に形成されることは明らかである。
（エ）刊行物１の第２図より、「ソース電極６」及び「ドレイン電極７」が共通のシリコン基板の表面に形成され、横方向のＩＧＢＴを構成することは明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
「デュアルゲート型ＩＧＢＴであって、
　ｐ型のドレイン領域２２、ｐ型のベース領域２１、及びｎ−エピタキシャル層１からなるＰＮＰバイポーラトランジスタと、ｎ−エピタキシャル層１、第一ｎ＋ソース領域３１、及び第一ゲート電極５１からなる第一ＭＯＳＦＥＴとを含み、
　第一ＭＯＳＦＥＴの第一ｎ＋ソース領域３１とＰＮＰトランジスタのｐ型のベース領域２１とは、互いに接続されるとともにソース電極６にも接続され、
　更に、デュアルゲート型ＩＧＢＴは、
　第二ｎ＋ソース領域３２、ｎ−エピタキシャル層１、および第二ゲート電極５２からなる第二ＭＯＳＦＥＴを含み、
　第二ＭＯＳＦＥＴの第二ｎ＋ソース領域３２とＰＮＰバイポーラトランジスタのｐ型のドレイン領域２２とは、互いに接続されるとともにドレイン電極７にも接続され、
　第一ＭＯＳＦＥＴ及び第二ＭＯＳＦＥＴのそれぞれの第一ゲート電極５１及び第二ゲート電極５２は、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、第一ＭＯＳＦＥＴおよび第二ＭＯＳＦＥＴをオンまたはオフにすることができ、
　第一ＭＯＳＦＥＴ、第二ＭＯＳＦＥＴ、およびＰＮＰトランジスタは共通のシリコン基板に集積され、
　ドレイン電極７は、シリコン基板の表面上に配置され、
　ソース電極６は、横方向のＩＧＢＴを形成し、シリコン基板の表面に形成されることを特徴とするデュアルゲート型ＩＧＢＴ。」
　
５．当審の判断　
（１）対比　
　本願発明と刊行物発明とを対比する。
（ア）刊行物発明の「デュアルゲート型ＩＧＢＴ」は、刊行物１に「このあと第一ＭＯＳＦＥＴをオフすることにより、素子を高速度でターンオフすることができる。」（第２頁右下欄第２行ないし第４行）と記載されていることから明らかなように、高速に動作するものであるから、本願発明の「高速ＩＧＢＴデバイス」に相当する。
（イ）刊行物１には、「デュアルゲート型ＩＧＢＴ」をオンさせる動作について、「ソース領域３１からベース領域２１の表面反転層を通って電子がｎ−層１に流入する。」（第２頁左下欄第６行ないし第７行）と記載されており、「デュアルゲート型ＩＧＢＴ」の電流が「ドレイン電極７」から「ソース電極６」へ流れることは明らかであるから、刊行物発明の「ソース電極６」及び「ドレイン電極７」は、各々本願発明の「エミッタ電極」及び「コレクタ電極」に相当する。
（ウ）刊行物発明の「ｐ型のドレイン領域２２」及び「ｐ型のベース領域２１」は、それぞれ「ドレイン電極７」及び「ソース電極６」に接続するから、本願発明の「コレクタ領域」及び「エミッタ領域」に相当する。また、刊行物発明において、「ｎ−エピタキシャル層１」は「ｐ型のドレイン領域２２」及び「ｐ型のベース領域２１」とともに「ＰＮＰバイポーラトランジスタ」を構成するから、刊行物発明の「ｎ−エピタキシャル層１」は、本願発明の「ベース領域」に相当する。
（エ）刊行物発明の「第一ｎ＋ソース領域３１」は、「ソース電極６」に接続されるから、刊行物発明の「第１ＮチャネルＭＯＳＦＥＴ」の「ドレイン領域」に相当し、さらに、刊行物発明の「ｎ−エピタキシャル層１」及び「第一ゲート電極５１」は、本願発明の「第１ＮチャネルＭＯＳＦＥＴ」の「ソース領域」及び「ゲート電極」に相当する。そして、刊行物発明の「ｎ−エピタキシャル層１、第一ｎ＋ソース領域３１、及び第一ゲート電極５１からなる第一ＭＯＳＦＥＴ」は、本願発明の「ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴ」に相当する。
（オ）刊行物発明において、「ｎ−エピタキシャル層１」は、「ＰＮＰバイポーラトランジスタ」及び「第一ＭＯＳＦＥＴ」の双方の構成要素を兼ねるものであるから、「ＰＮＰバイポーラトランジスタ」及び「第一ＭＯＳＦＥＴ」が「ｎ−エピタキシャル層１」を介して接続していることは明らかであり、刊行物発明の「ｐ型のドレイン領域２２、ｐ型のベース領域２１、及びｎ−エピタキシャル層１からなるＰＮＰバイポーラトランジスタと、ｎ−エピタキシャル層１、第一ｎ＋ソース領域３１、及び第一ゲート電極５１からなる第一ＭＯＳＦＥＴとを含む」構造は、本願発明の「コレクタ領域、エミッタ領域、およびベース領域を有するＰＮＰバイポーラトランジスタと、ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴとを含み、　第１ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのベース領域に接続され」る構造に相当する。
（カ）刊行物発明の「第二ｎ＋ソース領域３２」は、「ドレイン電極７」に接続されるから、本願発明の「第２ＮチャネルＭＯＳＦＥＴ」の「ドレイン領域」に相当し、さらに、刊行物発明の「ｎ−エピタキシャル層１」及び「第二ゲート電極５２」は、本願発明の「第２ＮチャネルＭＯＳＦＥＴ」の「ソース領域」及び「ゲート電極」に相当する。そして、刊行物発明の「第二ｎ＋ソース領域３２、ｎ−エピタキシャル層１、および第二ゲート電極５２からなる第二ＭＯＳＦＥＴ」は、本願発明の「ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴ」に相当する。
（キ）刊行物発明において、「ｎ−エピタキシャル層１」は、「第一ＭＯＳＦＥＴ」及び「第二ＭＯＳＦＥＴ」の双方の構成要素を兼ねるものであるから、「第一ＭＯＳＦＥＴ」及び「第二ＭＯＳＦＥＴ」が「ｎ−エピタキシャル層１」を介して接続していることは明らかであり、刊行物発明の「ｎ−エピタキシャル層１、第一ｎ＋ソース領域３１、及び第一ゲート電極５１からなる第一ＭＯＳＦＥＴ」及び「第二ｎ＋ソース領域３２、ｎ−エピタキシャル層１、および第二ゲート電極５２からなる第二ＭＯＳＦＥＴを含」む構造は、本願発明の「ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴ」及び「ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴを含」み、「第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され」る構造に相当する。
（ク）刊行物発明の「シリコン基板」は、本願発明の「シリコンチップ」に相当する。
　
　よって、本願発明と刊行物発明とは、
「高速ＩＧＢＴデバイスであって、
　コレクタ領域、エミッタ領域、およびベース領域を有するＰＮＰバイポーラトランジスタと、ソース領域、ドレイン領域、およびゲート電極を有する第１ＮチャネルＭＯＳＦＥＴとを含み、
　第１ＭＯＳＦＥＴのソース領域は、ＰＮＰトランジスタのベース領域に接続され、
　第１ＭＯＳＦＥＴのドレイン領域とＰＮＰトランジスタのエミッタ領域とは、互いに接続されるとともにエミッタ電極にも接続され、
　更に、高速ＩＧＢＴデバイスは、
　ソース領域、ドレイン領域、およびゲート電極を有する第２ＮチャネルＭＯＳＦＥＴを含み、
　第２ＭＯＳＦＥＴのソース領域とＰＮＰバイポーラトランジスタのコレクタ領域とは、互いに接続されるとともにコレクタ電極にも接続され、
　第２ＭＯＳＦＥＴのドレイン領域は第１ＭＯＳＦＥＴのソース領域に接続され、
　第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれのゲート電極は、他方のＭＯＳＦＥＴがオンまたはオフのいずれであるかにかかわらず、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴをオンまたはオフにすることができ、
　第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴ、およびＰＮＰトランジスタは共通のシリコンチップに集積され、
　コレクタ電極は、チップの表面上に配置され、
　エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有することを特徴とする高速ＩＧＢＴデバイス。」である点で一致し、以下の点で相違する。
　
〈相違点１〉
　本願発明が、「エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有」するものであるのに対し、刊行物発明は、「ソース電極６は、横方向のＩＧＢＴを形成し、シリコン基板の表面に形成される」が、縦方向のＩＧＢＴを形成する第２の部分を「シリコン基板」の底面に有さないものである点。
　
（２）相違点の検討　
　以下、相違点１について検討する。
〈相違点１について〉
（ア）刊行物１には、「〔産業上の利用分野〕本発明は、一つの半導体基板上にオンの際にキャリアを供給するためのＭＯＳ構造のほかにオフの際にキャリアを引抜くためのＭＯＳ構造を有するデュアルゲート型絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）に関する。」（第２頁左上欄第１行ないし第６行）、及び「第３図に示した実施例は、薄く一層多量にドープされたエピタキシャル層を用いて高耐圧で低いオン抵抗を得る公知のリサーフ（表面電界減少）技術を用いたもので、ソース電極６に接触するｐ＋分離領域８３および基板１０に達するｐ＋埋込領域８４により、また基板の裏面に接触する基板電極ｌ１により、ｐ−基板１０をソース電位としている。なお、このようにリサーフ技術を使用した場合には、素子がオフ状態になったときにｎ−領域１がすべて空乏化することから、ｐ＋ドレイン領域８１にパンチスルーを防止するバッファとして、第二ベース領域８が役立つ。」（第４頁左上欄第１９行ないし同頁右上欄第１０行）と記載されており、また、第３図には、「ソース電極６」が「ｐ型のベース領域２１」に接触し、「ｐ型のベース領域２１」が「ｎ−エピタキシャル層１」の表面に隣接し、「ｐ−基板１０」が「ｎ−エピタキシャル層１」の下方に隣接する構造が図示されている。
　よって、刊行物１には、「デュアルゲート型ＩＧＢＴ」において、「ｎ−エピタキシャル層１」の下方に隣接する「ｐ−基板１０」の裏面に、ソース電位とされた「基板電極ｌ１」を接触させた構造からなる、高耐圧で低いオン抵抗を得る公知のリサーフ（表面電界減少）技術が記載されている。そして、「ソース電極６」が、「ｐ型のベース領域２１」を介して「ｎ−エピタキシャル層１」に接続し、ソース電位が印加されるものであるのと同様に、「基板電極ｌ１」もまた、「ｐ−基板１０」を介して「ｎ−エピタキシャル層１」に接続し、ソース電位が印加されるものであるから、刊行物１に記載された、公知のリサーフ（表面電界減少）技術に関する構造において、「ｎ−エピタキシャル層１」に放出された正孔が、「ｐ型のベース領域２１」を介して「ソース電極６」に流れるのみではなく、「ｐ−基板１０」を介して「基板電極ｌ１」にも流れ得ることは、当業者にとって明らかである。よって、刊行物１の、「「ｐ−基板１０」の裏面に、ソース電位とされた「基板電極ｌ１」を接触させた構造」は、本願発明の「エミッタ電極は、」「縦方向のＩＧＢＴを形成する第２部分をチップの底面に有」する構造に相当する。
（イ）そして、刊行物発明においても、高耐圧で低いオン抵抗を得ることは当然の課題であるから、刊行物１に記載された上記「ｎ−エピタキシャル層１」の下方に隣接する「ｐ−基板１０」の裏面に、ソース電位とされた「基板電極ｌ１」を接触させた構造を適用し、本願発明の如く、「エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有」するものとすることは、当業者が容易に想到し得たことである。
（ウ）なお、刊行物１には、公知のリサーフ（表面電界減少）技術において、「基板電極１１」に積極的に電流を流すことは記載されていないが、仮に、本願発明の「縦方向のＩＧＢＴを形成する」ことが、「エミッタ電極」の「第２部分」に相当量の電流を流すことを意味するものであるとみなしたとしても、リサーフ構造において、伝導度変調層の下方に積極的に電流を流すことは、以下の周知文献１に記載されるように従来周知である。
（エ）周知文献１．特開平４−１７４５６２号公報には、伝導度変調層２の下方に形成されたＰ＋型の埋込み層１９を高キャリア濃度とすることによって、オン状態における伝導度変調層２内の正孔を積極的に埋込み層１９から引き出す技術が記載されている。
「（第８実施例）
　最後に、第８図を参照して本発明による第８実施例を説明する。本実施例は、第１図に示す第１実施例とほぼ同様の構造を有しているが、伝導度変調層２の下にはＰ＋型の埋込み層１９が形成されており、アイソレーション４１と接続されることによって、埋込み層１９にアイソレーション４１を介してソースＳの電位が付与されるようになっている。
　この実施例では、第７実施例と同様にリサーフ構造が採用されているので、素子の高耐圧化を図ることが可能であるが、更に、埋込み層１９が高キャリア濃度とされていることによって、オン状態における伝導度変調層２内の正孔を積極的に埋込み層１９から引き出すことができるので、オン電流を大きくすることができ、電流容量の増大を図ることができる。」（第９頁右上欄第８行ないし同頁左下欄第４行）
（オ）そして、刊行物発明においても、電流容量を増大させることが望ましいことは明らかであるから、刊行物発明において、公知のリサーフ（表面電界減少）技術を適用する際、リサーフ技術に関する上記周知技術を採用し、「ｐ−基板１０」のキャリア濃度を調整し、「エピタキシャル層１」の下方から積極的に電流を引き出すようにして、縦方向のＩＧＢＴを形成し、本願発明の如く、「エミッタ電極は、横方向のＩＧＢＴを形成する第１の部分をチップの表面に有し、縦方向のＩＧＢＴを形成する第２部分をチップの底面に有」するものとすることは、当業者が容易になし得た範囲内のことである。
　
　したがって、本願発明は、周知技術を勘案することにより、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし６について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。