【事件の表示】
　特願２００２−　７３８６４「信号伝送装置及び信号伝送方法、電子装置並びに電子機器」拒絶査定不服審判事件〔平成１５年　９月２６日出願公開、特開２００３−２７３７４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年３月１８日の出願であって、平成１８年６月２６日付けで拒絶査定がなされ、これに対し、同年７月２８日に拒絶査定に対する審判請求がなされるとともに同年８月２５日付けで手続補正がなされ、平成２０年５月３０日付けで当審よりなされた審尋に対して、同年７月２９日付けで回答書の提出があったものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成１８年８月２５日付けの手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は補正前の特許請求の範囲の請求項１に記載された発明を、
　
　「同期して並列に出力される複数の第１のパラレル信号を、少なくとも１ラインのシリアル信号に変換するパラレル／シリアル変換部と、
　前記パラレル/シリアル変換部で変換された前記シリアル信号を伝送する１つ又はそれ以上のシリアル伝送路と、
　前記複数の第１のパラレル信号を出力するパラレル信号出力部と、
　前記複数の第１のパラレル信号を伝送する複数の第１のパラレル伝送路と、
　前記シリアル信号を、複数の第２のパラレル信号に変換するシリアル／パラレル変換部と、
　前記複数の第２のパラレル信号を伝送する複数の第２のパラレル伝送路と、
　を有し、
　前記パラレル信号出力部と、前記複数の第１のパラレル伝送路と、前記パラレル／シリアル変換部とは、第１の部品に設けられ、
　前記シリアル／パラレル変換部と、前記複数の第２のパラレル伝送路とは、第２の部品に設けられ、
　それぞれの前記シリアル伝送路は、前記第１の部品に設けられた第１の伝送部と、前記第２の部品に設けられた第２の伝送部と、を有し、前記第１及び第２の伝送部は接続されてなり、
　前記複数の第１のパラレル信号は、ｎラインのパラレル伝送がされるものであり、
　前記複数の第１のパラレル伝送路の数は、ｎであり、
　前記シリアル信号は、１ラインにｍ個連続して直列伝送されるものであり、
　前記シリアル信号は、ｎ／ｍ本のラインに分けてそれぞれのラインで直列伝送されるものであり、
　前記シリアル伝送路の数は、ｎ／ｍであり、
　前記複数の第２のパラレル伝送路の数は、ｎである信号伝送装置。」
　
という発明（以下、「補正後の発明」という。）に補正することを含むものである。
　
　
２．新規事項の有無、補正の目的要件について
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「複数の第１のパラレル信号」を「ｎラインのパラレル伝送がされるもの」に、また、「複数の第１のパラレル伝送路」の数を「ｎ」に、また、「シリアル信号」を「１ラインにｍ個連続して直列伝送されるもの」および「ｎ／ｍ本のラインに分けてそれぞれのラインで直列伝送されるもの」に、また、「シリアル伝送路の数」を「ｎ／ｍ」に、また、「複数の第２のパラレル伝送路の数」を「ｎ」に、それぞれ限定することで、特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明及び周知技術
　Ａ．原審の拒絶理由に引用された特開２００１−２９０４５７号公報（以下、「引用例」という。）には図面とともに以下の事項イ．が記載されている。
　イ．「【００２０】
【発明の実施の形態】以下、本発明の実施の形態について，図面を参照しながら説明する。
【００２１】［実施形態］本実施形態では、１系統の階調電源線がソース信号線駆動回路に供給され、各Ｄ／Ａ変換回路がそれぞれＲＧＢに対応する３本のソース信号線を駆動する方法について説明する。
【００２２】また、本実施形態では、ＲＧＢ各色それぞれ（ｎ＋１）ビット（ｎは自然数）のデジタル映像信号入力に対応する場合を例にとって説明する。
【００２３】図１には本実施形態の概略回路図が示されている。図１では、デジタル映像信号を順次サンプリングするためのサンプリングパルスを発生させるシフトレジスタ部、前記サンプリングパルスによりデジタル映像信号をラッチするラッチ１回路部、そして、ラッチパルスの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチするラッチ２回路部は図示せず省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０［３ｋ＋１］〜Ｄｎ［３ｋ＋１］、Ｄ０［３ｋ＋２］〜Ｄｎ［３ｋ＋２］、Ｄ０［３ｋ＋３］〜Ｄｎ［３ｋ＋３］（kは０以上の整数））をビット信号毎にまとめシリアルデータに変換する。ここで、Ｄ０［３ｋ＋１］は第（３ｋ＋１）ソース信号線に対する最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ［３ｋ＋１］は同じく第（３ｋ＋１）ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を示す。以降、表記Ｄｌ［ｓ］は第ｓソース信号線に対する第（ｌ＋１）ビットのデジタル映像信号を示すものとする。また、第（３ｋ＋１）ソース信号線はＲを、第（３ｋ＋２）ソース信号線はＧを、第（３ｋ＋３）ソース信号線はＢをそれぞれ表示するためのソース信号線とする。
【００２４】ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第（３ｋ＋１）番目のソース信号線（Ｒを担当するソース信号線）が、ｓｗ２がオンすると第（３ｋ＋２）番目のソース信号線（Ｇを担当するソース信号線）が、ｓｗ３がオンすると第（３ｋ＋３）番目のソース信号線（Ｂを担当するソース信号線）がそれぞれ各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。
【００２５】図１の駆動回路に対する信号動作タイミングを図２に示す。１ゲート線選択期間を３つに分割し、第１番目の期間に選択信号ＳＳ１をＨｉレベルにしｓｗ１をオンし、第２番目の期間に選択信号ＳＳ２をＨｉレベルにしｓｗ２をオンし、第３番目の期間に選択信号ＳＳ３をＨｉレベルにしｓｗ３をオンする動作を示す。なお、各Ｐ／Ｓ変換回路の出力信号（ＰＳ０［ｋ］〜ＰＳｎ［ｋ］）は、上記の選択信号（ＳＳ１〜ＳＳ３）と同期させ、１ゲート線選択期間を３分割した、その第１番目の期間には第（３ｋ＋１）ソース信号線に対するデジタル映像信号を出力し、第２番目の期間には第（３ｋ＋２）ソース信号線に対するデジタル映像信号を出力し、第３番目の期間には第（３ｋ＋３）ソース信号線に対するデジタル映像信号を出力するようにＰ／Ｓ変換回路に入力される選択信号ＳＳにより制御する。こうすることで、各ソース信号線に対応したデジタル映像信号が適切なソース信号線の書き込みに反映される。この様子を、図２のＰＳ０［１］〜ＰＳｎ［１］、ＰＳ０［２］〜ＰＳｎ［２］に示した。ここでは、ＰＳｌ［ｋ］は第ｋ段目のＰ／Ｓ変換回路の第（ｌ＋１）ビット目の出力信号を示す。従って、ＰＳｌ［ｋ］は、Ｄｌ［３ｋ−２］、Ｄｌ［３ｋ−１］、Ｄｌ［３ｋ］のデジタル映像信号から構成される。また、図２において、Ｄｌ[ｓ、ｇ]は第ｓ列第ｇ行の画素に対する第（ｌ＋１）ビット目のデジタル映像信号を示し、表記Ｄｌ[ｓ]にあらわにゲート信号線の情報を付加したものである。
【００２６】つぎに、階調電源線Ｖｒｅｆへの電源電圧の入力方法を図２のＶｒｅｆに示す。図中、Ｖｒｅｆ-Ｒ、Ｖｒｅｆ-Ｇ、Ｖｒｅｆ-Ｂは、それぞれＲ、Ｇ、Ｂの各色に対応した階調電源線の電源電圧を印加することを示す。１ゲート線選択期間を３つに分割した第１番目の期間には、ソース線選択回路により第（３ｋ＋１）番目のソース信号線（Ｒを担当するソース信号線）が選択されているので、Ｒを表示するための電源電圧が階調電源線に印加される。同様に、１ゲート線選択期間を３つに分割した第２、第３番目の期間にはそれぞれＧ、Ｂを表示するための電源電圧がそれぞれ階調電源線に印加される。
【００２７】以上、本実施形態により、1つのＤ／Ａ変換回路でＲＧＢの３本のソース信号線を駆動する形態において、１系統のみの階調電源線がソース信号線駆動回路に供給された場合であっても、画素電極の電圧をＲＧＢ独立に制御することが可能となる。なお、本実施形態では、1つのＤ／Ａ変換回路でＲＧＢの３本のソース信号線を駆動する場合を例に挙げているが、本発明はこれに限定されるものではなく、３本、６本、・・・といった３の倍数本のソース信号線を1つのＤ／Ａ変換回路で駆動する場合にも適用され得る。また、ソース線選択回路がソース信号線を選択する順序は、本実施形態のようにＲ、Ｇ、Ｂの順に限定されるものではなく、他の順序でもよい。さらに、本実施形態では、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）を用いたが、本発明はこの有無に限定されない。すなわち、本発明はＤ／Ａ変換回路に１ゲート線選択期間、複数のソース信号線に対するデジタル映像信号をシリアル入力するいかなる方法に対しても適用され得る。」（４頁６欄〜５頁８欄、段落２０〜２７）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、
　上記イ．の段落２３に記載の、「そして、ラッチパルスの入力により前記ラッチ１回路部に記憶されていたデジタル映像信号を一斉にラッチするラッチ２回路部は図示せず省略した。パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、ラッチ２回路のパラレルな出力データ（Ｄ０［３ｋ＋１］〜Ｄｎ［３ｋ＋１］、Ｄ０［３ｋ＋２］〜Ｄｎ［３ｋ＋２］、Ｄ０［３ｋ＋３］〜Ｄｎ［３ｋ＋３］（kは０以上の整数））をビット信号毎にまとめシリアルデータに変換する。」によれば、ラッチ２回路部から出力される信号は、一斉に出力される複数のパラレルなデータ信号であり、また、パラレル／シリアル変換回路（Ｐ／Ｓ変換回路）は、パラレル信号を、シリアル信号に変換している。
　また、同段落の「ここで、Ｄ０［３ｋ＋１］は第（３ｋ＋１）ソース信号線に対する最下位（第１）ビット（ＬＳＢ）のデジタル映像信号を示し、Ｄｎ［３ｋ＋１］は同じく第（３ｋ＋１）ソース信号線に対する最上位（第（ｎ＋１））ビット（ＭＳＢ）のデジタル映像信号を示す。」との記載と併せると、「第（３ｋ＋１）ソース信号線」「第（３ｋ＋２）ソース信号線」「第（３ｋ＋３）ソース信号線」それぞれに対するデジタル映像信号が、（ｎ＋１）ビットずつの信号として入力されるものであるから、パラレル／シリアル変換回路では、３ｋ個並列に入力された（ｎ＋１）ビットのパラレル信号が、３ｋ／３個の（ｎ＋１）ビットのシリアル信号にシリアル変換される、ということができる。
　また、２５段落の「ここでは、ＰＳｌ［ｋ］は第ｋ段目のＰ／Ｓ変換回路の第（ｌ＋１）ビット目の出力信号を示す。」との記載によれば、ｋが０以上の整数であることを考慮しつつ、ｋの最大値をＫとするとＰ／Ｓ変換回路はＫ＋１個設けられている。
　同じく上記イ．の段落２４の「ソース線選択回路は３つのスイッチｓｗ１、ｓｗ２、ｓｗ３から成り、ｓｗ１がオンすると第（３ｋ＋１）番目のソース信号線（Ｒを担当するソース信号線）が、ｓｗ２がオンすると第（３ｋ＋２）番目のソース信号線（Ｇを担当するソース信号線）が、ｓｗ３がオンすると第（３ｋ＋３）番目のソース信号線（Ｂを担当するソース信号線）がそれぞれ各Ｄ／Ａ変換回路の出力と接続される。ＳＳ１〜ＳＳ３はそれぞれｓｗ１〜ｓｗ３のオン・オフを制御する選択信号である。」との記載、および図１の記載によれば、「ソース選択回路」は、入力されるシリアル信号をパラレルに配置されたソース信号線に選択的に出力しており、前記シリアル信号を並列に設けられた複数本の伝送路に選択的に出力することは、前記シリアル信号を上記とは別のパラレル信号に変換することに他ならないから、この「ソース線選択回路」は、「シリアル／パラレル変換部」ということができる。
　また、図１の記載から、パラレル信号、シリアル信号それぞれが伝送される伝送路を有していることは明らかである。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
　「一斉に並列に出力される複数のパラレル信号を、シリアル信号に変換するパラレル／シリアル変換部と、
　前記パラレル/シリアル変換部で変換された前記シリアル信号を伝送するシリアル伝送路と、
　前記複数のパラレル信号を出力するラッチ２回路部と、
　前記複数のパラレル信号を伝送する複数のパラレル伝送路と、
　前記シリアル信号を、別のパラレル信号に変換するシリアル／パラレル変換部と、
　前記複数の別のパラレル信号を伝送する複数の別のパラレル伝送路と、
　を有し、
　前記複数のパラレル信号は、３（Ｋ＋１）ラインのパラレル伝送がされるものであり、
　前記シリアル信号は、１ラインに３個連続して直列伝送されるものであり、
　前記シリアル信号は、３（Ｋ＋１）／３本のラインに分けてそれぞれのラインで直列伝送されるものであり、
　前記シリアル伝送路の数は、３（Ｋ＋１）／３であり、
　前記複数の別のパラレル伝送路の数は、３（Ｋ＋１）である信号伝送装置。」
　
　Ｂ．原審の拒絶の理由にも引用された特開平４−３３０４８９号公報（以下、「周知例１」という。）には図面とともに以下の事項（ロ．）が記載されており、同じく特開平９−１６１２８号公報（以下、「周知例２」という。）には図面とともに以下の事項（ハ．）が記載されている。
　
　ロ．「【０００２】
【従来の技術】従来の技術としては、図３（液晶表示装置の構成を示すブロック線図）のように、表示デ―タ発生部１　から表示に必要なデ―タを液晶表示部２　に送り、ＬＣＤ（液晶パネル）２ｆ上に所定の液晶表示を行なっている。このときに、表示デ―タ発生部１　は、例えばグラフィックプロセッサ等から成る表示デ―タ発生回路１ａから発生する表示デ―タ（パラレルデ―タ）をＰ／Ｓ（パラレル／シリアル変換器）１ｂでシリアルデ―タに変換して出力するように構成される。液晶表示部２　は、表示デ―タ発生部１　からのシリアルデ―タを高速シリアル伝送線を介してＳ／Ｐ（シリアル／パラレル変換器）２ａで受けてパラレル変換した後に、この変換したパラレルデ―タをＦＭ（フレ―ムメモリ）２ｂ→ＬＴ（ルックアップテ―ブル）２ｃ→Ｄ／Ａ（ディジタルアナログ変換器）２ｄと介してドライバ回路２ｅを駆動し、このドライバ回路２ｅによりＬＣＤ２ｆが駆動されるように構成される。」（周知例１、２頁１欄）
　
　ハ．「【００２０】・・・（省略）・・・図３は、この発明の液晶表示装置の構成を示すブロック図である。図３において、３０は表示パネルである液晶パネル、３２は駆動用集積回路、３１は駆動用集積回路３２の駆動電圧の出力端子で、液晶パネル３０の信号電極に接続されている。３３は平衡信号配線で駆動用集積回路３２の差動入力バッファ３４，３５に接続されている。３６は出力端子３１より出力させる駆動電圧信号を作るために２ビットの直列信号をもとの８ビットの並列信号に再生する直列並列変換回路、３７は制御信号Ｃ１の入力バッファ、３８はデータ信号Ｄ０〜Ｄ７、クロック信号ＣＬＫおよび同期信号ＳＹＮＣ等を入力する制御回路、３９は８ビットのデータ信号Ｄ０〜Ｄ７の並列信号を２ビットの直列信号に変換する並列直列変換回路、４０はクロック変換回路、４１、４２はクロック信号やデータ信号を互いに逆極性の一対の平衡信号に変換する差動出力バッファ、４３は駆動用集積回路３２を制御する信号を発生させる制御信号発生回路である。なお、説明を分かり易くするために、液晶パネルの走査側の説明や電源配線の説明は省略している。」（周知例２、４頁５欄）
　
　上記周知例２の図３から、コントローラ３８がその内部にパラレル伝送路を有していることが読み取れるから、上記周知例１，２に開示されているように、「複数の第１のパラレル伝送路と、パラレル／シリアル変換部とは、第１の部品に設けられ、シリアル／パラレル変換部と、複数の第２のパラレル伝送路とは、第２の部品に設けられ」るように構成することは周知である（周知技術１）。
　
　Ｃ．例えば、特開平１０−９３２１０号公報（以下、「周知例３」という。）には図面とともに以下の事項（ニ．）が記載されており、特開平８−３１６５９０号公報（以下、「周知例４」という。）には図面とともに以下の事項（ホ．）が記載されている。
　
　ニ．「【０００６】本発明の液晶表示装置は、液晶表示素子と、該液晶表示素子の端部と電気的接続される出力端子が一辺に形成されてなり且つ該一辺と交差する二辺の同一面上に入力端子が形成されてなる複数のフレキシブル回路基板と、並設された前記フレキシブル回路基板間を電気的接続するための複数の信号線が一方の面のみに形成されてなる基板とを有し、前記フレキシブル回路基板と前記基板とが重なるように配置されてなり、前記液晶表示素子の端部と前記出力端子とが対向して配置され且つ電気的接続されたことを特徴とする。」（周知例３、２頁２欄）
　
　ホ．「【００３３】《テープキャリアパッケージＴＣＰと液晶表示パネルＰＮＬおよびプリント基板ＰＣＢ１との電気的接続》図５は、テープキャリアパッケージＴＣＰと液晶表示パネルＰＮＬおよびプリント基板ＰＣＢ１との電気的接続を示す要部断面図である。図５において、ＴＰはプリント基板ＰＣＢ１の出力端子、ＡＣＦは出力端子ＴＰの上に設けられた異方性導電膜、ＯＩＬはテープキャリアパッケージＴＣＰの出力側インナーリード、ＩＩＬはテープキャリアパッケージＴＣＰの入力側インナーリードである。この図に示すように、プリント基板ＰＣＢ１の面上に配列形成された多数の出力端子ＴＰと、テープキャリアパッケージＴＣＰの多数の入力端子（入力側アウターリード）ＴＴＢとは、異方性導電膜ＡＣＦを介して接続されている。テープキャリアパッケージＴＣＰの多数の出力端子（出力側アウターリード）ＴＴＭと液晶表示パネルＰＮＬの多数の入力端子ＤＴＭとは同様に異方性導電膜ＡＣＦにより接続されている。また、テープキャリアパッケージＴＣＰに搭載された駆動用ＩＣチップＣＨＩの多数の入力端子（ボンディングパッドＰＡＤ）は、テープキャリアパッケージＴＣＰの多数の出力側インナーリードＯＩＬと接続され、駆動用ＩＣチップＣＨＩの多数の出力端子（ボンディングパッドＰＡＤ）は、テープキャリアパッケージＴＣＰの多数の入力側インナーリードＩＩＬと接続されている。」（周知例４、４頁６欄〜５頁７欄）
　
　上記ニ．の「該液晶表示素子の端部」は信号を伝送していることは明らかであるから、例えば上記周知例３、４に開示されているように第１の部品と第２の部品とそれらを接続する伝送路の関係として、「第１の部品に設けられた第１の伝送部と、第２の部品に設けられた第２の伝送部と、を有し、前記第１及び第２の伝送部は接続され」るように構成することは周知である（周知技術２）。
　
（３）対比・判断
　補正後の発明と引用発明とを対比すると、
　ａ．引用発明の「一斉に」、「ラッチ２回路部」「パラレル信号」、「パラレル伝送路」、「別のパラレル信号」、「別のパラレル伝送路」は、補正後の発明の「同期して」、「パラレル信号出力部」、「第１のパラレル信号」、「第１のパラレル伝送路」、「第２のパラレル信号」、「第２のパラレル伝送路」にそれぞれ相当し、それらの間に実質的な差異はなく、
　ｂ．引用発明の信号伝送装置では、パラレル信号がシリアル信号に変換されているのであるから、「少なくとも１ラインのシリアル信号」に変換されていることは自明である。
　ｃ．引用発明の３（Ｋ＋１）ラインのパラレル信号と本願発明のｎラインの第１のパラレル信号は、ｐ（ｐは正の整数）ラインのパラレル信号である点で一致している。
　ｄ．引用発明の、「１ラインに３個連続して」と本願発明の「１ラインにｍ個連続して」を対比すると、ｍは３を排除するものでない一般化された数であることから、両者は「１ラインにｍ個連続して」である点で一致している。
　ｅ．一般に、パラレル／シリアル変換において、ｘ本のパラレル信号を、１ラインにｙ個連続して直列伝送するとした場合、ｘ／ｙ本のシリアル信号となることは、例を挙げるまでもなく当業者の技術常識であることを考慮に入れると、上記ｃ．、ｄ．で対比した事項から、引用発明の「前記シリアル信号は、３（Ｋ＋１）／３本のラインに分けてそれぞれのラインで直列伝送されるものであり、」および「前記シリアル伝送路の数は、３（Ｋ＋１）／３であり、」における「３（Ｋ＋１）／３」は「ｐ／ｍ」となることは自明であり、
　ｆ．引用発明の３（Ｋ＋１）ラインの別のパラレル信号と本願発明のｎラインの第２のパラレル信号とは、上記ｃ．で対比した事項を考慮に入れると、ｐ（ｐは正の整数）ラインのパラレル信号である点で一致している。
　
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　「同期して並列に出力される複数の第１のパラレル信号を、少なくとも１ラインのシリアル信号に変換するパラレル／シリアル変換部と、
　前記パラレル/シリアル変換部で変換された前記シリアル信号を伝送する１つ又はそれ以上のシリアル伝送路と、
　前記複数の第１のパラレル信号を出力するパラレル信号出力部と、
　前記複数の第１のパラレル信号を伝送する複数の第１のパラレル伝送路と、
　前記シリアル信号を、複数の第２のパラレル信号に変換するシリアル／パラレル変換部と、
　前記複数の第２のパラレル信号を伝送する複数の第２のパラレル伝送路と、
　を有し、
前記複数の第１のパラレル信号は、ｐラインのパラレル伝送がされるものであり、
　前記複数の第１のパラレル伝送路の数は、ｐであり、
　前記シリアル信号は、１ラインにｍ個連続して直列伝送されるものであり、
　前記シリアル信号は、ｐ／ｍ本のラインに分けてそれぞれのラインで直列伝送されるものであり、
　前記シリアル伝送路の数は、ｐ／ｍであり、
　前記複数の第２のパラレル伝送路の数は、ｐである信号伝送装置。」　
　
（相違点１）
　補正後の発明が、「前記パラレル信号出力部と、前記複数の第１のパラレル伝送路と、前記パラレル／シリアル変換部とは、第１の部品に設けられ、
　前記シリアル／パラレル変換部と、前記複数の第２のパラレル伝送路とは、第２の部品に設けられ、」
　ているのに対し、引用発明では、そのように構成されていない点。
　
（相違点２）
　補正後の発明が、「それぞれの前記シリアル伝送路は、前記第１の部品に設けられた第１の伝送部と、前記第２の部品に設けられた第２の伝送部と、を有し、前記第１及び第２の伝送部は接続されてなり、」との構成を有しているのに対し、引用発明では、そのように構成されていない点。
　
（相違点３）
　補正後の発明の「第１のパラレル信号」、および「第１のパラレル伝送路の数」は、それぞれ「ｎライン」、「ｎ」であるのに対し、引用発明では、「３（Ｋ＋１）ライン」、「３（Ｋ＋１）」である点。
　
（相違点４）
　補正後の発明の「シリアル信号」のライン数、および「シリアル伝送路の数」は、それぞれ「ｎ／ｍ本」，「ｎ／ｍ」であるのに対し、引用発明では、「３（Ｋ＋１）／３本」、「３（Ｋ＋１）／３」である点。
　
（相違点５）
　補正後の発明の「第２のパラレル信号」、および「第２のパラレル伝送路の数」は、それぞれ「ｎライン」、「ｎ」であるのに対し、引用発明では、「３（Ｋ＋１）ライン」、「３（Ｋ＋１）」である点。
　
　そこで、まず、上記相違点１について検討するに、例えば上記周知例１、２に開示されているように、「複数の第１のパラレル伝送路と、パラレル／シリアル変換部とは、第１の部品に設けられ、シリアル／パラレル変換部と、複数の第２のパラレル伝送路とは、第２の部品に設けられ」（周知技術１）るように構成することは、周知であるところ、当該周知技術１を引用発明の信号伝送装置に適用する上での阻害要因は何ら見あたらないから、引用発明においても、周知技術１のように構成することは当業者であれば適宜なし得ることである。
　そして、「複数の第１のパラレル伝送路」と、「パラレル／シリアル変換部」が、第１の部品に設けられるのであれば、引用発明の「パラレル信号出力部（ラッチ２回路部）」を第１の部品に設ける程度のことも、当業者であれば適宜なし得ることである。
　
　ついで、上記相違点２について検討するに、例えば上記周知例３、４に開示されているように、「第１の部品に設けられた第１の伝送部と、第２の部品に設けられた第２の伝送部と、を有し、前記第１及び第２の伝送部は接続され」（周知技術２）とする接続構造は、既に周知であるところ、引用発明のシリアル伝送路に該周知技術２を適用する上での阻害要因は何ら見あたらないから、引用発明においても、周知技術２のようにすることは当業者であれば適宜なし得ることである。
　
　ついで、上記相違点３について検討するに、引用発明のパラレル信号の数が３（Ｋ＋１）であるのは、パラレル信号が３個連続して直列伝送されてシリアル信号になり、そのパラレル／シリアル変換器に「ｋ番目」と番号が付されており、ｋが０以上の整数であるから、パラレル／シリアル変換器の個数を数えると（Ｋ＋１）となるという程度の理由に由来するのであるから、これを任意数ｎとすることは、当業者が適宜選択設定すればよい事項に過ぎない。
　
　ついで、上記相違点４について検討するに、１ラインのシリアル信号に連続して直列伝送するパラレル信号の数は、当業者が必要に応じて適宜設定する事項であるから、その数をｍとすることは任意であり、また、一般に、パラレル／シリアル変換において、ｘ本のパラレル信号を、１ラインにｙ個連続して直列伝送するとした場合、ｘ／ｙ本のシリアル信号となることは、例を挙げるまでもなく当業者の技術常識であることを考慮に入れ、さらに、上記相違点３について検討したように、パラレル信号の数をｎとすることは当業者が適宜選択設定すればよい事項であるから、シリアル信号のライン数、およびシリアル伝送路の数をｎ／ｍとすることもまた、当業者が適宜なし得る事項である。
　
　ついで、上記相違点５について検討するに、引用発明の第２のパラレル信号の数が３（Ｋ＋１）であるのは、３個連続して直列伝送されたシリアル信号が分離されてパラレル信号になり、そのシリアル伝送路と同数のパラレル／シリアル変換器に「ｋ番目」と番号が付されており、ｋが０以上の整数であるから、パラレル／シリアル変換器の個数を数えると（Ｋ＋１）となるという程度の理由に由来するのであるから、これを任意数ｎとすることは、当業者が適宜選択設定すればよい事項に過ぎない。
　
　そして、補正後の発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　
第３．本願発明について
１．本願発明
　平成１８年８月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年６月２日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「同期して並列に出力される複数の第１のパラレル信号を、少なくとも
１ラインのシリアル信号に変換するパラレル／シリアル変換部と、
　前記パラレル/シリアル変換部で変換された前記シリアル信号を伝送する１つ又はそれ以上のシリアル伝送路と、
　前記複数の第１のパラレル信号を出力するパラレル信号出力部と、
　前記複数の第１のパラレル信号を伝送する複数の第１のパラレル伝送路と、
　前記シリアル信号を、複数の第２のパラレル信号に変換するシリアル／パラレル変換部と、
　前記複数の第２のパラレル信号を伝送する複数の第２のパラレル伝送路と、
　を有し、
　前記パラレル信号出力部と、前記複数の第１のパラレル伝送路と、前記パラレル／シリアル変換部とは、第１の部品に設けられ、
　前記シリアル／パラレル変換部と、前記複数の第２のパラレル伝送路とは、第２の部品に設けられ、
　それぞれの前記シリアル伝送路は、前記第１の部品に設けられた第１の伝送部と、前記第２の部品に設けられた第２の伝送部と、を有し、前記第１及び第２の伝送部は接続されてなる信号伝送装置。」
　
２．引用発明及び周知技術
　引用発明及び周知技術は、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明及び周知技術」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。