(57)【特許請求の範囲】
【請求項１】
複数のワード線と該複数のワード線と直交する複数のビット線との各交点にメモリセルが設けられたメモリセル領域を有する半導体基板と、
前記メモリセルアレイ領域の外側に前記ワード線と平行に設けられるダミーワード線とを有し、
前記ダミーワード線の外側に延在する前記ビット線は、該ビット線の下に設けられた不純物拡散層と電気的に接続していないことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ領域の外側に前記ビット線と平行にダミービット線を設け、該ダミービット線は該ダミービット線の下に設けられた不純物拡散層と電気的に接続していないことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ダミーワード線の電位と前記ダミービット線の電位は同電位であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセル領域内のビット線は、該ビット線の下に設けられた不純物拡散層と電気的に接続していることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
複数のワード線と該複数のワード線と直交する複数のビット線との各交点にメモリセルが設けられたメモリセル領域を有する半導体基板と、
前記メモリセルアレイ領域の外側に前記ビット線と平行に設けられるダミービット線とを有し、
前記ダミービット線は、該ダミービット線の下に設けられた不純物拡散層と電気的に接続していないことを特徴とする半導体記憶装置。
【請求項６】
前記メモリセル領域内のビット線は、該ビット線の下に設けられた不純物拡散層と電気的に接続していることを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ダミー配線を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、互いに平行に延在する複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交差箇所に設けられた複数のメモリセルとを有するメモリセルアレイと、センスアンプやデコーダ等の周辺回路とからなる。
【０００３】
メモリセルアレイが形成されるメモリセルアレイ部では、集積度が高く、密にパターンが形成されている。一方、上記周辺回路が形成される周辺部では、メモリセルアレイ部に対して集積度が低く、配線間や素子間の空間の広い、粗なパターンが形成されている。
【０００４】
密パターンと粗パターンとの境界付近では、ホトリソグラフィーに於けるレジストの塗布量が均一にならない場合が多い。ここで、境界付近であるメモリセルアレイの最外部に配置されたワード線やビット線とメモリセルアレイ内部に配置されたワード線やビット線とを形成する場合を考える。この場合、上記理由で、同一条件で露光しても、焦点深度の違いにより、最外部のワード線やビット線と内部のワード線やビット線との配線幅が異なってしまうという問題があった。
【０００５】
そこで従来の半導体記憶装置では、メモリセルアレイの外側にダミーワード線やダミービット線が配置されていた。これにより最外部のワード線やビット線と内部のワード線やビット線との配線幅を同一にしていた。
【０００６】
また従来の半導体装置では、ダミービット線又はダミーワード線に対応してダミーアクテイブ領域が設けられ、ダミーアクテイブ領域とビット線やダミービット線とが接続されていた。
【０００７】
【発明が解決しようとする課題】
メモリセルアレイの微細化が進むに従って、メモリセルアレイ外周部の構造的な設計マージンの確保が厳しくなってきている。
【０００８】
上記に示したとおり、メモリセルセルアレイの外周部では、レジスト塗布にばらつきがあるので、ビット線やダミービット線と半導体基板のダミーアクテイブ領域とのコンタクトをとるための絶縁膜開口部を設ける際に、ビット線とダミーワード線又はダミービット線とワード線又はダミービット線とダミーワード線がショートすることがあった。
【０００９】
ダミーワード線は通常、接地電位ＶＳＳが与えられ、ダミービット線は電源電位の半分の電位１／２ＶＤＤが与えられる。
【００１０】
よってこれら配線が上記のようなショートを起こすと、ビット線やダミービット線の電位が下降し、動作マージンの劣化が引き起こされるという問題があった。
【００１１】
【課題を解決するための手段】
請求項１記載の半導体記憶装置の特徴は、互いに平行に配置された複数のワード線と、前記複数のワード線のそれぞれに対応して半導体基板に配置され、対応する前記ワード線の一方の側から他方の側に延在する複数のアクテイブ領域と、前記複数のワード線のそれぞれと交差し、対応する前記アクテイブ領域とそれぞれ接続された複数のビット線と、前記複数のビット線と前記複数のワード線の交差箇所にそれぞれ設けられたキャパシタとを有するメモリセルアレイと、前記複数のワード線に対して平行かつ前記メモリセルアレイの外側に配置されたダミーワード線と、前記ダミーワード線に対応して半導体基板に配置され、前記ダミーワード線の一方の側から他方の側に延在するダミーアクテイブ領域と、前記ダミーアクテイブ領域と、前記ダミーアクテイブ領域に重なる前記ビット線との間に形成された層間絶縁層とを有することにある。
【００１２】
請求項５記載の半導体記憶装置の特徴は、互いに平行に配置された複数のワード線と、前記複数のワード線のそれぞれと交差する複数のビット線と、
前記複数のビット線のそれぞれに対応して半導体基板に配置され、対応する前記ビット線とそれぞれ接続される複数のアクテイブ領域と、前記複数のビット線と前記複数のワード線の交差箇所にそれぞれ設けられたキャパシタとを有するメモリセルアレイと、前記複数のビット線に対して平行かつ前記メモリセルアレイの外側に配置されたダミービット線と、前記ダミービット線に対応して半導体基板に配置されたダミーアクテイブ領域と、前記ダミーアクテイブ領域と前記ダミーアクテイブ領域に重なる前記ダミービット線との間に形成された層間絶縁層とを有することにある。
【００１３】
請求項７記載の半導体記憶装置の特徴は、互いに平行に配置された複数のワード線と、前記複数のワード線のそれぞれと交差する複数のビット線と、
前記複数のビット線と前記複数のワード線の交差箇所にそれぞれ設けられたメモリセルとを有するメモリセルアレイと、前記複数のワード線に対して平行かつ前記メモリセルアレイの外側に配置されたダミーワード線と、前記複数のビット線に対して平行かつ前記メモリセルアレイの外側に配置されたダミービット線と、前記ダミーワード線と前記ダミービット線の電位を同電位とすることにある。
【００１４】
【発明の実施の形態】
図１は本発明の第１実施の形態の半導体記憶装置の要部平面図である。
図１を用いて本発明の第１の実施の形態の半導体記憶装置について説明をする。
【００１５】
図１の半導体記憶装置は、半導体基板上に形成され、互いに平行に延在する複数のワード線ＷＬと、半導体基板上に形成され、複数のワード線ＷＬと交差する方向に配置された複数のビット線ＢＬ、バーＢＬと、複数のワード線ＷＬと複数のビット線ＢＬ、バーＢＬとの交差箇所に設けられた複数のメモリセルとを有するメモリセルアレイと、センスアンプＳＡやデコーダ等の周辺回路（図では、メモリセルを構成するキャパシタ、センスアンプ、デコーダは省略される。）と、メモリセルアレイとセンスアンプとの間に配置されたダミーワード線ＤＷＬと、ビット線と平行かつメモリセルアレイの外側に配置されたダミービット線ＤＢＬを備えている。（図ではダミーワード線ＤＷＬ及びダミービット線ＤＢＬは１本のみ記載されるが、それぞれはメモリセルアレイの外側にすくなくとも２本あるものである。）
またメモリセル領域に於いて、半導体基板のアクテイブ領域ＡＣ以外の領域は、  Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  （以下、ＬＯＣＯＳ酸化膜と称する）で覆われている。アクテイブ領域ＡＣには、ワード線ＷＬをゲート電極とするトランジスタのソース、ドレイン領域である不純物拡散層が形成される。（図示せず）
図１のＡ部黒丸は、ビット線ＢＬ又はビット線バーＢＬ又はダミービット線ＤＢＬとアクテイブ領域ＡＣ又はダミーアクテイブ領域ＤＡＣとが接続するコンタクト部である。
【００１６】
第１の実施の形態の半導体装置は、ダミーワード線ＤＷＬの電位とダミービット線ＤＢＬと電位が同電位であるものである。
【００１７】
ここで、第１の実施の形態の半導体記憶装置では、ダミービット線及びダミーワード線とが同電位であるので、たとえ両方がショートしても動作マージンの劣化を起こすことがなくなる。
【００１８】
図２は本発明の第２実施の形態の半導体記憶装置の要部平面図である。図３は図２のＡ−Ａ‘部分の要部断面図である。図４は図２のＢ−Ｂ‘部分の要部断面図である。
【００１９】
図２、図３及び図４を用いて本発明の第１の実施の形態の半導体記憶装置について説明をする。
【００２０】
図２の半導体記憶装置は、半導体基板上に形成され、互いに平行に延在する複数のワード線ＷＬと、半導体基板上に形成され、複数のワード線ＷＬと交差する方向に配置された複数のビット線ＢＬ、バーＢＬと、複数のワード線ＷＬと複数のビット線ＢＬ、バーＢＬとの交差箇所に設けられた複数のメモリセルとを有するメモリセルアレイと、センスアンプＳＡやデコーダ等の周辺回路（図では、メモリセルを構成するキャパシタ、センスアンプ、デコーダは省略される。）と、メモリセルアレイとセンスアンプとの間に配置されたダミーワード線ＤＷＬと、ビット線と平行かつメモリセルアレイの外側に配置されたダミービット線ＤＢＬを備えている。（図ではダミーワード線ＤＷＬ及びダミービット線ＤＢＬは１本のみ記載されるが、それぞれはメモリセルアレイの外側にすくなくとも２本あるものである。）
またメモリセル領域に於いて、半導体基板のアクテイブ領域ＡＣ以外の領域は、ＬＯＣＯＳ酸化膜で覆われている。アクテイブ領域ＡＣには、ワード線ＷＬをゲート電極とするトランジスタのソース、ドレイン領域である不純物拡散層が形成される。（図示せず）
図２のＡ部黒丸は、ビット線ＢＬ又はビット線バーＢＬとアクテイブ領域ＡＣとが接続するコンタクト部である。
【００２１】
図２のＢ部白丸は、ダミーアクテイブ領域ＤＡＣ（ダミーアクテイブ領域は、メモリセルの外側周辺部で、前記ＬＯＣＯＳ酸化膜に囲まれた領域である。）上にダミーワード線ＤＷＬ又はダミービット線ＤＢＬが形成される領域だが、ダミーアクテイブ領域ＤＡＣとビット線バーＢＬ又はダミービット線ＤＢＬとが接続されないノンコンタクト部である。
【００２２】
図３、図４に於いて、図２のＢ部に対応する領域では、ダミービット線ＤＢＬ及びビット線バーＢＬとそれぞれ対応するダミーアクテイブ領域との間には層間絶縁膜が形成されている。ダミービット線ＤＢＬ及びビット線バーＢＬとそれぞれ対応するダミーアクテイブ領域とは互いに接続されない。
【００２３】
図５に於いて、図２のＡ部に対応する領域では、ビット線ＤＢＬ及びビット線バーＢＬとそれぞれ対応するアクテイブ領域とは層間絶縁層のスルーホールを介して互いに接続される。
【００２４】
第２の実施の形態の半導体装置の製造方法を説明する。
周知の技術により、半導体基板上に、ＬＯＣＯＳ酸化膜を形成する。次に、ゲート絶縁膜、ワード線及びダミーワード線を形成する。次に、ＬＯＣＯＳ酸化膜によって囲まれたアクテイブ領域内に不純物拡散層を形成し、ワード線及びダミーワード線を含む半導体基板上に層間絶縁膜を形成する。その後、ホトリソ、エッチングにより、Ｂ部に対応する箇所の層間絶縁膜はそのまま残し、Ａ部に対応する箇所の層間絶縁膜に開口部を形成する。
【００２５】
その後、層間絶縁膜上にビット線及びダミービット線を形成し、Ａ部に対応するアクテイブ領域と対応するビット線とを接続する。（キャパシタ、周辺回路の形成方法は省略する。）
第２の実施の形態によれば、構造的な設計マージンの確保が厳しくなってきているメモリセルアレイ外周部に於いて、ダミーアクテイブ領域ＤＡＣとビット線又はダミービット線とのコンタクトをとらないようにした。つまりダミーアクテイブ領域とダミーアクテイブ領域に重なるビット線またはダミービット線との間に層間絶縁層が形成されるので、ビット線とダミーワード線、ダミービット線とダミーワード線、ダミービット線とワード線がショートしない。これによって本実施の形態の半導体記憶装置では、上記各線がショートしないので、動作マージンの劣化が起こらない。
【００２６】
次に、第３の実施の形態の半導体記憶装置について説明する。
第３の実施の形態は図２の半導体記憶装置に於いて、ダミーワード線とダミービット線とを同電位とするものである。
【００２７】
本実施の形態によれば、第１及び第２の実施の形態よりさらに、動作マージンの劣化が確実に防止される。
【００２８】
【発明の効果】
本発明では、ビット線とダミーワード線又はダミービット線とワード線又はダミービット線とダミーワード線がショートしないので、動作マージンの劣化を防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態の半導体記憶装置の要部平面図である。
【図２】本発明の第２実施の形態の半導体記憶装置の要部平面図である。
【図３】図２のＡ−Ａ‘部分の要部断面図である。
【図４】図２のＢ−Ｂ‘部分の要部断面図である。
【図５】図２のＣ−Ｃ‘部分の要部断面図である。
【符号の説明】
ＷＬ…ワード線
ＤＷＬ…ダミーワード線
ＡＣ…アクテイブ領域
ＤＡＣ…ダミーアクテイブ領域
ビット線…ＢＬ、バーＢＬ
ＳＡ…センスアンプ
【図１】
0003575988.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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