(57)【特許請求の範囲】
【請求項１】
複数の信号線駆動装置と走査線駆動装置とを有する液晶駆動装置において、
前記信号線駆動装置は、表示データを記憶するメモリとマイクロプロセッサユニットとの間で表示データを入出力するインターフェース回路を有し、
それぞれの前記信号線駆動装置内の前記メモリは、連続したアドレスとして入出力することができる手段を有し、
前記信号線駆動装置は、前記マイクロプロセッサユニットから入力されるアドレスを個々の信号線駆動装置内の相対アドレスに変換するアドレス演算回路を有し、
前記アドレス演算回路は、前記マイクロプロセッサユニットから入力されるアドレスと個々の信号線駆動装置内の相対アドレスとの対応を前記マイクロプロセッサユニットからコマンドによって変更できるようにしたことを特徴とする液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に利用される液晶駆動装置の改良に関する。
【０００２】
【従来の技術】
従来、フラットパネルディスプレイの一例として、単純マトリクス型液晶表示装置においては、信号線駆動装置（信号線ドライバ）内に表示メモリを内蔵することで、モジュールコントロールから随時表示データを転送しなくても内蔵メモリのデータを使用することによって、静止画を表示する方式がある。この方式では、信号線駆動装置はマイクロプロセッサユニットのデータバスに接続され、マイクロプロセッサユニットは、液晶表示とは非同期に内蔵メモリの内容を書き換えることができる。
【０００３】
【発明が解決しようとする課題】
上記従来例において、大画面の画素サイズに対応するために、複数の信号線駆動装置を用いて構成する場合がある。この場合、マイクロプロセッサユニットから別々に各信号線駆動装置内のインターフェース回路を動作状態にするチップセレクト信号を制御して、表示データの入出力を行っていた。またマイクロプロセッサユニットから見て、連続したメモリアドレスとして取り扱うことができなかった。
【０００４】
そこで、上記問題点に鑑み、本発明の目的は、複数の信号線駆動装置を用いた場合でも、１つのチップセレクト信号で制御でき、連続したメモリアドレスとしてマイクロプロセッサユニットと表示データの入出力を行うことができる信号線駆動装置を簡単な回路構成で提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の液晶駆動装置は、複数の信号線駆動装置と走査線駆動装置とを有する液晶駆動装置において、前記信号線駆動装置は、表示データを記憶するメモリとマイクロプロセッサユニットとの間で表示データを入出力するインターフェース回路を有し、それぞれの前記信号線駆動装置内の前記メモリは、連続したアドレスとして入出力することができる手段を有することを特徴とする。
【０００６】
本発明の液晶駆動装置は、前記信号線駆動装置は、前記マイクロプロセッサユニットから入力されるアドレスを個々の信号線駆動装置内の相対アドレスに変換するアドレス演算回路を有することを特徴とする。
【０００７】
本発明の液晶駆動装置は、前記アドレス演算回路は、前記マイクロプロセッサユニットから入力されるアドレスと個々の信号線駆動装置内の相対アドレスとの対応を前記マイクロプロセッサユニットからコマンドによって変更できるようにしたことを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明を液晶駆動装置に適応した実施の形態について、図面を参照して具体的に説明する。
【０００９】
（装置全体の制御系の説明）
図１は、液晶表示パネルを含む液晶駆動装置の全体図を示している。図１において、液晶表示パネル１０は例えば３２０×２４０の画素を備え、３２０本の信号線と２４０本の走査線との交差によって形成される画素位置には、スイッチング素子と液晶層とが直列に接続されて画素が構成される。なお、液晶表示パネル１０は、画素位置の各液晶層に例えばＴＦＴにて代表される３端子型スイッチング素子、あるいはＭＩＭに代表される２端子型スイッチング素子を接続したアクティブマトリックス型液晶表示パネルとすることができる。あるいは、単純マトリックス型液晶表示パネルであってもよい。
【００１０】
この液晶表示パネル１０を駆動するための液晶駆動装置は、大別して信号線駆動装置（信号線ドライバ）２０、走査線駆動装置（走査線ドライバ）３０、電源回路４０及び発振用外付け回路５０を有する。
【００１１】
前記信号線ドライバ２０は、３２０本の信号線にデータ信号を供給するものであり、本実施例では、第１の信号線ドライブＩＣ２２と、第２の信号線ドライブＩＣ２４とを有する。第１の信号線ドライブＩＣ２２は、１〜１６０本目の信号線にデータ信号を供給し、第２の信号線ドライブＩＣ２４は、１６１〜３２０本目の信号線にデータ信号を供給する。なお、本実施例では、最大で４つの信号線ドライブＩＣがカスケード接続可能であり、最大で１６０×４＝６４０本の信号線を駆動できる。
【００１２】
この第１，第２の信号線ドライブＩＣ２２，２４は共に同一の構成を有する。カスケード接続可能な最大４つの信号線ドライブＩＣを第１段〜第４段にて使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの外部端子が設けられ、その外部端子に印加される電位の組合せを異ならせている。第１段目の第１の信号線ドライブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定され、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１では示していないが、第３段目の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｈに設定される。
【００１３】
走査線ドライバ３０は、２４０本の走査線に走査信号を供給するものであり、本実施例では、第１の走査線ドライブＩＣ３２と、第２の走査線ドライブＩＣ３４とを有する。第１の走査線ドライブＩＣ３２は、１〜１２０本目の走査線に走査信号を供給し、第２の走査線ドライブＩＣ３４は、１２１〜２４０本目の走査線に走査信号を供給する。
【００１４】
信号線ドライバ２０及び走査線ドライバ３０には、電源回路４０より電力が供給され、マイクロプロセッサユニット（ＭＰＵ）６０より各種コマンド信号及びデータ信号が供給される。
【００１５】
（信号線ドライブＩＣの説明）
次に、共に同一の構成を有する第１，第２の信号線ドライブＩＣ２２，２４の詳細について、図２を参照して説明する。
【００１６】
図２は信号線ドライブＩＣに共通な構成を示している。この信号線ドライブＩＣは、表示データＲＡＭ１００と、この表示データＲＡＭ１００に対して例えば１バイト単位にて表示データのリード・ライト動作を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ１００より例えば４ライン分の表示データを読み出し制御して、４ライン同時選択のＭＬＳ（マルチ・ライン・セレクション）駆動を可能とするＬＣＤ制御回路１３０とを有する。ＩＣ内部のバスライン１１１には、バス接続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介して接続されている。また、このバスライン１１１には、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力回路１１２を介して接続されている。ＭＰＵインターフェース１１０及び入出力回路１１２を介して入出力される制御データ、表示データは、バスライン１１１を介してバスホールダ１１４にて保持可能である。制御データは、コマンドデコーダ１１６にてデコードされ、ステータス設定回路１１８及びＭＰＵ制御回路１２０へのコマンド信号として用いられる。
【００１７】
ＭＰＵ制御回路１２０は、カラムアドレス制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制御して、表示データを１バイト単位でＲＡＭ１００に対してリード・ライトさせる。
【００１８】
また、ＬＣＤ制御回路１３０は、外部端子ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発振回路１５０と接続されている。このＬＣＤ制御回路１３０は、ラッチ回路１３２、デコード回路１３４を駆動制御して、４ライン分の表示データをＲＡＭ１００より読み出し、液晶駆動回路１３６を介して、前述の液晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信号を供給する。なお、ページ（ロウ）アドレス制御回路１４０は、ページ（ロウ）アドレスデコーダを有し、ＭＰＵ制御回路１２０及びＬＣＤ制御回路１３０の一方からのページアドレスに基づいて、ＲＡＭ１００の１本のワードラインをアクティブにする。
【００１９】
上述の各端子の説明は下記の通りである。
【００２０】
Ｄ７〜Ｄ０…８ビットの双方向性データバスで、８ビット又は１６ビットの標準的なＭＰＵのデータバスに接続される。
【００２１】
Ａ０…ＭＰＵのアドレスバスの最下位ビットに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御データであることを示し、入力が「１」の時にはＤ７〜Ｄ０が表示データであることを示す。
【００２２】
／ＲＥＳ…リセット信号ＲＥＳの反転信号が入力され、入力が「Ｌ」の時に初期設定される。
【００２３】
／ＣＳ…チップセレクト信号ＣＳの反転信号が入力される。但し、本実施例では、ＭＰＵは複数の信号線ドライブＩＣ２２、ＩＣ２４を一つのＩＣとして認識しているので、チップセレクト反転信号／ＣＳは複数の信号線ドライブＩＣに共通して入力される。従って、／ＣＳがアクティブのときに、全ての信号線ドライブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可能となる。一方、／ＣＳがノンアクティブのときに、全ての信号線ドライブＩＣにてＤ７〜Ｄ０がハイインピーダンス状態とされる。
【００２４】
／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接続時と６８系ＭＰＵ接続時とで使い分けされる端子であり、リード・ライトタイミングなどを決定する信号が入力される。
【００２５】
Ｍ／Ｓ…カスケード接続された複数の信号線ドライブＩＣのマスター／スイレブ動作を選択する端子である。信号線ドライブＩＣが１段目に使用される場合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとなる。信号線ドライブＩＣが２段目以降に使用される場合がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとなる。信号線ドライブＩＣは、マスター動作の時に液晶表示に必要な信号を出力し、スレイブ動作の時に液晶表示に必要な信号を入力することで、液晶表示系の同期がとられる。
【００２６】
ＣＬ…表示クロック入出力端子であり、マスター動作の時にクロックが出力され、スレイブ動作の時にそのクロックが入力される。
【００２７】
ＦＲ…液晶交流化信号の入出力端子であり、マスター動作の時に液晶交流化信号が出力され、スレイブ動作の時にその液晶交流化信号が入力される。
【００２８】
ＣＡ…フレーム走査スタート信号の入出力端子であり、マスター動作の時にフレーム走査スタート信号が出力され、スレイブ動作の時にそのフレーム走査スタート信号が入力される。
【００２９】
ＯＳＣ１〜３…信号線ドライブＩＣが第１段目に使用されるマスター動作の場合に、内部発振回路１５０を動作させるための端子である。この場合、図１に示すように抵抗ＲとキャパシタＣとから成る発振用外付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）（Ｈｚ）のクロックが発振可能となり、内部発信回路１５０より出力される。このクロックは、ＬＣＤ制御回路１３０内部でＬＣＤ表示するためのクロックＣＬとなる。信号線ドライブＩＣが第２段目以降に使用されるスレイブ動作の場合には、内部発振回路１５０は動作せず、上記の周波数クロックがＣＬ端子より入力される。
【００３０】
（ＲＡＭ及びその周辺回路の説明）
本実施例は、４ライン同時選択のＭＬＳ駆動を実施するために、図３（Ａ）に示す液晶表示パネル１０の３２０×２４０画素の表示アドレス空間に対して、一つの信号線ドライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図３（Ｂ）に示す通りに異なっている。図３（Ｂ）のメモリアドレス空間は、ページ方向のメモリセルの数が、２４０（本）÷８（ビット）＝３０個であるのに対して、カラム方向のメモリセルの数は、３２０（本）×８（ビット）÷２（ＩＣの数）＝１２８０個となっている。なお、図３（Ｂ）のメモリアドレス空間において、ページアドレスを［０，１，２…２９］とする。図３（Ｂ）のカラム方向では、本実施例が１バイト単位でデータのリード・ライトを行うため、カラムアドレスの数は、１２８０÷８＝１６０である。本実施例では、第１段目の信号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレスを［０，１，２，…１５９］とする。第２段目の信号線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレスを［１６０，１６１，…３１９］とする。なお、最大４個の信号線ドライブＩＣをカスケード接続した場合には、カラムアドレス値の最大は［６３９］となる。
【００３１】
図４は、ＲＡＭ１００及びその周辺回路の回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれメモリセル１０２が接続されている。
【００３２】
図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４に接続された１６本のバスラインは、図４に示すように、それぞれのカラムスイッチ１０４を介して１２８０列のビット線対ＢＬ，／ＢＬに接続されている。
【００３３】
図２に示すカラムアドレス制御回路１２２は、図４に示す通り、一つのトランスファーゲート１０６に接続された８つのカラムスイッチ１０４を同時にオン・オフするための１６０個のカラムアドレスデコーダ１２２Ａを有する。この各々のカラムアドレスデコーダ１２２Ａは、後述の本発明に関するカラムアドレス演算回路１２３より与えられる８ビットのカラムアドレス信号と１ビットの制御信号をデコードして、８つのカラムスイッチ１０４を同時にオン・オフする。各々のカラムアドレスデコーダ１２２Ａは、いずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出力されると、インバータ１０８の出力「Ｈ」と、カラムコントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とにより、一つのトランスファーゲート１０６がオンされ、それに接続された８つのカラムスイッチ１０４が同時にオンする。
【００３４】
図２に示すラッチ回路１３２は、図４に示す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲによってオン・オフされるスイッチ１３２Ａと、その出力をラッチするラッチ用ゲート回路１３２Ｂとを有する。この構成により、ページアドレス制御回路１４０により例えば第１行目のワードラインＷＬ１がアクティブとされた場合には、ラッチ信号ＳＥＬＲがアクティブとされることで、図３（Ａ）の表示アドレス空間上での第１〜第４ラインに接続された画素データが同時にラッチされる。同様に、ラッチ反転信号／ＳＥＬＲがアクティブの時に、図３（Ａ）の表示アドレス空間上での第５〜第８ラインに接続された画素データが同時にラッチされる。アクティブされるワードラインをページアドレス制御回路１４０にて切り換えることで、全ワードラインに接続されたメモリセル１０２のデータが、４ラインずつ順次ラッチされることになる。
【００３５】
図２に示すデコーダ回路１３４は、４ライン同時選択のＭＬＳ駆動用の信号にデコードするもので、図４に示すＰＲ（デコードのプリチャージ信号）、ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパターンを区別するためのフィールド信号）に基づいてラッチ出力をデコードする。
【００３６】
図２に示す液晶駆動回路１３６は、図４に示すように、デコーダ回路１３４の出力と、各種電圧とから、信号線に印加される信号電圧を決定する。
【００３７】
（請求項２記載のアドレス演算回路の説明）
図２に示すカラムアドレス演算回路１２３は、請求項２記載のアドレス演算回路をカラムアドレス側に応用したものである。同様にページアドレス側にも応用することが可能である。カラムアドレス演算回路１２３を例にとり説明する。
【００３８】
図２のようにカラムアドレス演算回路１２３には、ＭＰＵ制御回路より１０ビットのカラムアドレス信号と各信号線ドライブＩＣに設けられているＬＲ０，ＬＲ１の外部端子の設定状態を表す信号が入力される。カラムアドレス演算回路１２３は、前記１０ビットのカラムアドレス信号の上位５ビットの信号によって、その信号が、何段目の信号線ドライブＩＣのカラムアドレスであるかを判断する。例えば、上位５ビットが上位から（０００００，００００１，０００１０，０００１１，００１００）の場合、第１段目の信号線ドライブＩＣであり、（００１０１，００１１０，００１１１，０１０００，０１００１）の場合、第２段目の信号線ドライブＩＣであり、（０１０１０，０１０１１，０１１００，０１１０１，０１１１０）の場合、第３段目の信号線ドライブＩＣであり、（０１１１１，１００００，１０００１，１００１０，１００１１）の場合、第４段目の信号線ドライブＩＣであると判断する。ここで、カラムアドレス信号の上位５ビットの信号によって、第１段目と判断され、かつ、ＬＲ０，ＬＲ１の外部端子の設定が第１段目の設定であり一致するとカラムアドレス制御回路１２２に出力する１ビットの制御信号をアクティブにする。第２段目、第３段目、第４段目も同様である。８ビットのカラムアドレス信号は、個々の信号線ドライブＩＣの相対アドレスに変換されたもので、入力された１０ビットのカラムアドレスから、第１段目と判断された場合（カラムアドレスが０〜１５９）は、０を、第２段目と判断された場合（カラムアドレスが１６０〜３１９）は、１６０を、第３段目と判断された場合（カラムアドレスが３２０〜４７９）は、３２０を、第４段目と判断された場合（カラムアドレスが４８０〜６３９）は、４８０を引いた値となる。従って出力されるカラムアドレスは必ず０〜１５９となる。
【００３９】
図５に示すカラムアドレス演算回路１２３の構成を示す。図中の上位５ビットのカラムアドレス信号が、ＲＯＭ１６０に入力される。ＲＯＭ１６０は、表１のような入出力になるようにコーディングされている。ＲＯＭ１６０の出力のＬＯ０，ＬＯ１信号は、第１段目から第４段目の信号線ドライブＩＣを指定する信号で第１段目の信号線ドライブＩＣはＬＯ０＝Ｌ，ＬＯ１＝Ｌ、第２段目の信号線ドライブＩＣはＬＯ０＝Ｈ，ＬＯ１＝Ｌ、第３段目の信号線ドライブＩＣはＬＯ０＝Ｌ，ＬＯ１＝Ｈ、第４段目の信号線ドライブＩＣはＬＯ０＝Ｈ，ＬＯ１＝Ｈが出力される。ＬＯ０，ＬＯ１信号とＬＲ０，ＬＲ１信号は比較回路１６２に入力され一致した時のみ制御信号をアクティブにする。
【００４０】
（請求項３記載のアドレス演算回路の説明）
図６に示すカラムアドレス演算回路１２３は、請求項２記載のアドレス演算回路のＲＯＭ１６０とは異なるＲＯＭ１６１と信号制御回路１６４を用いて構成されている。ＲＯＭ１６１は、ＲＯＭ１６０と同様の入力信号及びマイクロプロセッサユニットからのコマンドによってその状態が設定されるＬＮ０，ＬＮ１及びＮ／Ｒ信号によって、表２に示す入出力関係を有する。前記信号制御回路１６４は、カラムアドレス下位５ビットの信号が入力され、Ｎ／Ｒ＝Ｈの時は、前記下位５ビットの信号は変化なしでそのまま出力され、Ｎ／Ｒ＝Ｌの時は、前記下位５ビットの信号はデータ反転されて出力する。ＬＮ０，ＬＮ１は使用する信号線ドライブＩＣの個数を表し、ＬＮ０＝Ｌ，ＬＮ１＝Ｌで１個使用を表し、ＬＮ０＝Ｈ，ＬＮ１＝Ｌで２個使用を表し、ＬＮ０＝Ｌ，ＬＮ１＝Ｈで３個使用を表し、ＬＮ０＝Ｈ，ＬＮ１＝Ｈで４個使用を表す。
【００４１】
このようにすることで、信号線ドライブＩＣ１個使用する場合、マイクロプロセッサユニットから入力されるカラムアドレス０は、カラムアドレス１５９にカラムアドレス１はカラムアドレス１５８というように変換し、信号線ドライブＩＣ２個使用する場合、マイクロプロセッサユニットから入力されるカラムアドレス０は、カラムアドレス３１９にカラムアドレス１はカラムアドレス３１８というように変換される。以下信号線ドライブＩＣ３個使用、４個使用も同様にカラムアドレス０が最終のカラムアドレスに変換される。これは、図１の液晶駆動装置にマイクロプロセッサユニットから表示データをに送り、液晶表示パネルで画像を見る場合においては、液晶表示パネルの１の信号線を３２０の信号線に、２の信号線を３１９の信号線にというように逐次変更したような画像となる。
【００４２】
【発明の効果】
以上、説明したように、表示データメモリを内蔵した信号線ドライブＩＣを複数個使用した表示駆動装置において、前記表示データメモリを連続したアドレスとして扱うことができ、複数の信号線ドライブＩＣを１つのチップセレクト信号で制御できる。さらにマイクロプロセッサユニットから入力されたアドレスと個々の信号線駆動装置内の相対アドレスとの対応をマイクロプロセッサユニットからのコマンドで変更することができる。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置のブロック図である。
【図２】図１に示す信号線ドライバの構成を示すブロック図である。
【図３】（Ａ）は図１の液晶表示パネルの２値表示における表示空間アドレスを示す概略説明図であり、（Ｂ）は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説明図である。
【図４】図２に示すＲＡＭ及びその周辺回路を示す回路図である。
【図５】図２に示す請求項２記載のカラムアドレス変換回路のブロック図である。
【図６】図２に示す請求項３記載のカラムアドレス変換回路のブロック図である。
【図７】図５に示す請求項２記載のカラムアドレス変換回路内のＲＯＭの入出力パターン図である。
【図８】図６に示す請求項３記載のカラムアドレス変換回路内のＲＯＭの入出力パターン図である。
【符号の説明】
１０  液晶表示パネル
２０  信号線ドライバ
２２  第１の信号線ドライブＩＣ
２４  第２の信号線ドライブＩＣ
３０  走査線ドライバ
３２、３４  走査線ドライブＩＣ
４０  電源回路
５０  発振用外付け回路
６０  ＭＰＵ
１００  表示データＲＡＭ
１０２  メモリセル
１０４  カラムスイッチ
１０６  トランスファーゲート
１０８  インバータ
１１０  ＭＰＵインターフェース
１１１  バスライン
１１２  入出力回路
１１４  バスホールダ
１１６  コマンドデコーダ
１１８  ステータス設定回路
１２０  ＭＰＵ制御回路
１２２  カラムアドレス制御回路
１２３  カラムアドレス演算回路
１２４  Ｉ／Ｏバッファ
１３０  ＬＣＤ制御回路
１３２  ラッチ回路
１３４  デコード回路
１３６  液晶駆動回路
１４０  ページアドレス制御回路
１５０  内部発振回路
１６０  ＲＯＭ
１６１  ＲＯＭ
１６２  比較回路
１６４  信号制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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