(57)【特許請求の範囲】
【請求項１】
ディジタル変調信号と局部発振信号とをミキシングして中間周波信号に周波数変換し、この中間周波信号に基づいて元のディジタル信号に復調するディジタル放送受信機において、
上記局部発振信号を生成する局部発振回路と、
マイクロコンピュータからの選局情報に基づいて、上記局部発振信号が選局すべきチャンネルに対応する周波数を有するように、上記局部発振回路をＰＬＬ制御する選局用ＰＬＬ回路と、
上記マイクロコンピュータと上記選局用ＰＬＬ回路を接続するバスを断接する断接手段とを備え、
上記断接手段の断接は、チャンネル選局中はアクティブである一方、チャンネル選局完了後にノンアクティブになるリセット信号によって制御され、
上記断接手段は、上記リセット信号がアクティブのときに接状態になる一方、ノンアクティブのときに断状態になると共に、
上記リセット信号がノンアクティブのときに上記復調動作は維持される一方、上記リセット信号がアクティブからノンアクティブになるときに上記復調動作がリセットされることを特徴とするディジタル放送受信機。
【請求項２】
上記リセット信号は、選局情報が伝送される期間中アクティブであることを特徴とする請求項１に記載のディジタル放送受信機。
【請求項３】
上記断接手段は、伝送方向が、上記マイクロコンピュータから上記選局用ＰＬＬへの１方向のみであることを特徴とする請求項１又は２に記載のディジタル放送受信機。
【請求項４】
上記断接手段は、上記リセット信号と上記選局情報を入力し、論理積演算を行う論理積演算回路からなることを特徴とする請求項３に記載のディジタル放送受信機。
【請求項５】
上記断接手段は、伝送方向が、上記マイクロコンピュータと上記選局用ＰＬＬとの間で双方向であることを特徴とする請求項１又は２に記載のディジタル放送受信機。
【請求項６】
上記断接手段は、双方向のアナログスイッチであることを特徴とする請求項５に記載のディジタル放送受信機。
【請求項７】
上記断接手段は、ソースが第１電源電圧にプルアップされ、ドレインが第２電源電圧にプルアップされ、ゲートに上記リセット信号が印加されるＦＥＴであることを特徴とする請求項１又は２に記載のディジタル放送受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、あらゆるタイプのデジタル放送チューナに適用でき、ＰＬＬ周波数シンセサイザによってチャンネル選局を行うディジタル放送受信機に関するものである。
【０００２】
【従来の技術】
従来のＰＬＬ周波数シンセサイザによるチャンネル選局を行う受信機のブロック構成を図７に示す。図７に示す受信機において、ディジタル変調されたＲＦ信号は受信機入力端１を介して入力され、入力フィルタ２及びＲＦ−ＡＧＣ増幅回路３を介してミキサ回路４に入力される。ミキサ回路４に入力された信号は、受信周波数（選局周波数）に応じた局部発振信号とミキシングされ、バンドパスフィルタ５を介してＩＦ（中間周波信号）信号に周波数変換される。
【０００３】
上記局部発振信号は次のようにして生成される。すなわち、マイクロコンピュータ１４から伝送されてくる制御データ信号を受信すると、選局用ＰＬＬ回路１２は、局部発振回路１１の発振周波数を受信制御データ信号および該局部発振回路１１の出力に基づいてＰＬＬ制御し、局部発振信号増幅回路１０を介して上記局部発振信号として上記ミキサ回路４に送る。
【０００４】
周波数変換されたＩＦ信号は、ＩＦ−ＡＧＣ増幅回路６を介してＡ／Ｄコンバータ７に送られ、ここでディジタル信号に変換された後、ディジタル復調回路８にてディジタル復調が施されて元のディジタルデータに復調される。ここで、周波数変換に用いられる局部発振信号は、選局用ＰＬＬ回路１２にてＰＬＬ制御され、その周波数設定はマイクロコンピュータ１４よりシステム制御バス１８を介して送信される制御データ信号にて行われる。
【０００５】
又、ディジタル復調回路８には、復調パラメータ設定のため、マイクロコンピュータ１４からシステム制御バス１８を介して復調制御データが送信される。あるいは、逆に、ディジタル復調回路８からマイクロコンピュータ１４にステータス情報を返すこともある。また、マイクロコンピュータ１４は、選局用ディジタルデータやディジタル復調設定データのみではなく、同一バスを用いてその他のシステム制御にも使用される。
【０００６】
しかしながら、図７で示す従来技術では、システム制御バス１８が、チャンネル選局用バスとディジタル復調制御バスあるいはその他のシステムバスを兼ねているため、チャンネル選局時以外にも選局用ＰＬＬ回路１２にその他の制御データが伝送されることになる。このようにチャンネル選局時以外に伝送されてきた制御データは、選局用ＰＬＬ回路１２及び局部発振回路１１において雑音信号となり、その結果、局部発振回路１１の発振周波数が変動をおこし、図８に示すようにＩＦ信号のスペクトラムに変動が生じ、最終的にディジタル復調出力（ディジタル復調回路８の出力）においてエラーが発生するという問題があった。
【０００７】
そこで、上記問題点を克服するものとして、図９に示す他の従来技術が知られている。なお、図７の従来技術と同じ機能を有する部材には同じ参照符号を付記し、詳細な説明を省略する。
【０００８】
図９に示す従来技術によれば、受信機入力端１からディジタル復調回路８までの構成は図７に示す従来技術と同じであるが、チャンネル選局のための選局用制御バス１８ａは、ディジタル復調制御バス１８ｂと分離され、単独の制御バスとしての機能している点で異なっている。
【０００９】
つまり、図９に示す従来技術によれば、選局用ＰＬＬ回路１２を制御するマイクロコンピュータ１４からの選局用制御バス１８ａ（ＰＬＬ制御バス）がディジタル復調制御バス１８ｂから分離されるので、チャンネル選局時以外に選局に係る制御データ信号以外が選局用ＰＬＬ回路１２に伝送されることはない。したがって、チャンネル選局時以外にマイクロコンピュータ１４からの送信データに起因して局部発振信号の雑音特性が劣化しなくなり、その結果、ビット誤り率が劣化して受信品質が悪くなることが回避される。
【００１０】
【発明が解決しようとする課題】
上述のように、図９に示す従来技術の構成によれば、選局用制御バス１８ａと、ディジタル復調制御バス１８ｂとが互いに分離されているので、図７の受信機に固有の上記問題を克服できる。
【００１１】
しかしながら、図９に示す従来技術の構成では、選局用制御バス１８ａと、ディジタル復調制御バス１８ｂを含むその他のシステムバスとを互いに分離するために、複数系統のバスラインが必要である。これは、マイクロコンピュータ１４において必要とされるＩ／Ｏポート数（無制限にＩ／Ｏポート数があるわけではなくて、制限がある。）が多くなるという問題点や、バスラインを複数系統設けることに伴って制御システムが複雑化するという問題点を招来する。
【００１２】
本発明は、上記問題点に鑑みなされたものであり、その目的は、バスラインを複数系統設けることなく且つ制御システムを複雑化することなく、高受信品質を維持するディジタル放送受信機を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る発明のディジタル放送受信機は、上記課題を解決するために、ディジタル変調信号と局部発振信号とをミキシングして中間周波信号に周波数変換し、この中間周波信号に基づいて元のディジタル信号に復調するディジタル放送受信機において、以下の措置を講じたことを特徴としている。
【００１４】
即ち、上記ディジタル放送受信機は、上記局部発振信号を生成する局部発振回路と、マイクロコンピュータからの選局情報に基づいて、上記局部発振信号が選局すべきチャンネルに対応する周波数を有するように、上記局部発振回路をＰＬＬ制御する選局用ＰＬＬ回路と、上記マイクロコンピュータと上記選局用ＰＬＬ回路を接続するバスを断接する断接手段とを備えたことを特徴としている。
【００１５】
上記の発明によれば、局部発振信号が局部発振回路によって生成される。選局用ＰＬＬ回路は、マイクロコンピュータから選局情報を受け、この選局情報に基づいて上記局部発振回路をＰＬＬ制御する。この制御により、局部発振回路から出力される局部発振信号の周波数は、選局すべきチャンネルに対応したものとなる。このようにして得られた局部発振信号と、入力信号であるディジタル変調信号とがミキシングされて中間周波信号に周波数変換され、この中間周波信号に基づいて元のディジタル信号に復調される。
【００１６】
従来のディジタル放送受信機は、雑音信号による発振周波数の変動がチャンネル選局時以外に生じることを回避するために、選局情報と、その他の情報とは別々のバスを介して伝送されていた。そのため、複数系統のバスが必要となり、マイクロコンピュータにおいて必要とされるＩ／Ｏポート数（無制限にＩ／Ｏポート数があるわけではなくて、制限がある。）が多くなるという問題点や、バスを複数系統設けることに伴って制御システムが複雑化するという問題点を招来していた。
【００１７】
そこで、上記ディジタル放送受信機によれば、マイクロコンピュータと選局用ＰＬＬ回路を接続するバスを断接する断接手段が設けられているので、上記選局情報は該断接手段を介してマイクロコンピュータから選局用ＰＬＬ回路に伝送されることになる。つまり、断接手段が接状態にあるときには選局情報がマイクロコンピュータから選局用ＰＬＬ回路に伝送されるが、断状態にあるときには選局情報は伝送されなくなる。
【００１８】
このように、断接手段が断状態にあるときには選局情報が選局用ＰＬＬ回路に伝送されないので、チャンネル選局時以外に発振周波数に変動が生じることを回避できる。また、上記従来のように複数系統のバスを設ける必要がないので、マイクロコンピュータのＩ／Ｏポート数も一つのバス分だけ用意すればよいと共に、制御システムを複雑化することを確実に回避できる。
【００１９】
上記断接手段の断接は、チャンネル選局中はアクティブである一方チャンネル選局完了後にノンアクティブになるリセット信号によって制御され、上記断接手段は、上記リセット信号がアクティブのときに接状態になる一方、ノンアクティブのときに断状態になると共に、上記リセット信号がノンアクティブのときに上記復調動作は維持される一方、上記リセット信号がアクティブからノンアクティブになるときに上記復調動作がリセットされることが好ましい。
【００２０】
この場合、唯一のリセット信号は、復調動作の制御と断接手段の断接動作の制御の双方に共用される。つまり、従来から復調動作の制御に使用されていたリセット信号を断接手段の断接動作の制御にも利用できるので、断接手段の制御用に別途新たな制御信号を用意する必要がない。したがって、回路構成や制御システムを複雑化することなく、所望の選局制御が高精度に行える。
【００２１】
上記リセット信号は、選局情報が伝送される期間中アクティブであることが好ましい。この場合、一部が欠落することなく確実に選局情報が選局用ＰＬＬ回路に伝送され、適切なＰＬＬ制御を行うことが可能となる。
【００２２】
上記断接手段は、伝送方向が、上記マイクロコンピュータから上記選局用ＰＬＬへの１方向のみであってもよい。この場合、例えば、上記断接手段は、上記リセット信号と上記選局情報を入力し、論理積演算を行う論理積演算回路で実現することができる。
【００２３】
また、上記断接手段は、伝送方向が、上記マイクロコンピュータと上記選局用ＰＬＬとの間で双方向であってもよい。この場合、例えば、上記断接手段は、双方向のアナログスイッチで実現することができる。
【００２４】
また、上記断接手段は、ソースが第１電源電圧にプルアップされ、ドレインが第２電源電圧にプルアップされ、ゲートに上記リセット信号が印加されるＦＥＴで実現することもできる。
【００２５】
この場合、ゲートに入力されるリセット信号がアクティブのときは、ＦＥＴはオンし、マイクロコンピュータから選局情報が選局用ＰＬＬ回路に伝送されるか、又はこれとは逆向きの伝送が行われる。しかも、伝送の結果、マイクロコンピュータ側の信号レベル（第１電源電圧〜グランドレベル）を選局用ＰＬＬ回路側の信号レベル（第２電源電圧〜グランドレベル）にレベル変換するか、又はこの逆のレベル変換を行うことが可能となる。
【００２６】
これに対して、ゲートに入力されるリセット信号がノンアクティブのときは、ＦＥＴはオフし、マイクロコンピュータから選局情報が選局用ＰＬＬ回路に伝送されることはないし、またこれと逆向きの伝送もなされない。
【００２７】
以上のように、上記断接手段をＦＥＴで上記のように構成すれば、選局用ＰＬＬ回路がマイクロコンピュータからデータを受信する場合のみならず、選局用ＰＬＬ回路がマイクロコンピュータに送信する場合にも使用できる。すなわち、マイクロコンピュータと選局用ＰＬＬ回路の間で双方向にデータ信号が伝送されるアプリケーションにおいて使用できる。しかも、この場合、マイクロコンピュータ側と選局用ＰＬＬ回路側とで信号レベルが異なる（動作電源が異なる）システムのアプリケーションにおいて使用可能となる。
【００２８】
【発明の実施の形態】
本発明の実施の一形態について図１乃至図６に基づいて説明すれば、以下のとおりである。なお、前述の図７と同じ機能を有する部材については同じ参照符号を付記する。
【００２９】
本実施の形態に係るディジタル放送受信機は、図１に示すように、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ）信号が受信機入力端１を介して入力される。このＲＦ信号は、入力フィルタ２及びＲＦ−ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）増幅回路３を介してミキサ回路４に入力される。ミキサ回路４に入力された信号は、受信周波数（選局周波数）に応じて変化する局部発振信号（局部発振回路１１の出力）とミキシングされ、バンドパスフィルタ５を介してＩＦ信号（中間周波信号）に周波数変換される。
【００３０】
上記局部発振信号は、次のようにして生成される。すなわち、マイクロコンピュータ１４から伝送されてくるクロック信号及びデータ信号を受信すると、選局用ＰＬＬ回路１２は、局部発振回路１１の発振周波数を受信データ信号および該局部発振回路１１の出力に基づいてＰＬＬ制御し、局部発振信号増幅回路１０を介して上記局部発振信号として上記ミキサ回路４に送る。
【００３１】
周波数変換された上記ＩＦ信号は、ＩＦ−ＡＧＣ増幅回路６を介してＡ／Ｄコンバータ７に入力され、ディジタル信号に変換された後、ディジタル復調回路８にてディジタル復調が施されて元のディジタルデータに復調される。ここで、周波数変換に用いられる局部発振信号は、選局用ＰＬＬ回路１２にてＰＬＬ制御され、その周波数設定は、マイクロコンピュータ１４よりシステム制御バス１８を介して送信される制御データ信号（選局情報）によって行われる。
【００３２】
また、ディジタル復調回路８には、復調パラメータ設定のため、マイクロコンピュータ１４よりシステム制御バス１８を介して復調制御データが送信されるようになっている。あるいは逆に、ディジタル復調回路８からマイクロコンピュータ１４にステータス情報を返すこともある。また、マイクロコンピュータ１４は選局用ディジタルデータ（選局情報）やディジタル復調設定データのみではなく、同一バスを用いてその他のシステム制御にも使用される。
【００３３】
システム制御用のマイクロコンピュータ１４は、選局用ＰＬＬ回路１２やディジタル復調回路８あるいは他のシステム回路（図示しない）と１系統のバスライン（システム制御バス１８）で接続され、マイクロコンピュータ１４と選局用ＰＬＬ回路１２の間には、遮断／伝送（通過）を切り替えるためのスイッチ回路１３（断接手段）が設けられている。
【００３４】
スイッチ回路１３のオン／オフの切替制御には、ディジタル復調のシステムリセット信号１９が用いられる。このディジタル復調のシステムリセット信号１９は、マイクロコンピュータ１４からディジタル復調回路８にも伝送される。
【００３５】
ここで、選局用ＰＬＬ回路１２に対する制御データは、クロック信号とデータ信号から構成されているとする。また、ディジタル復調のシステムリセット信号１９は、ハイレベルからローレベルに立ち下がるときにアクティブになるものとする。つまり、ディジタル復調のシステムリセット信号１９がローレベルではリセット動作が行われずに通常の復調動作状態が維持される一方、ハイレベルからローレベルに立ち下がるときにリセット動作が行われる。
【００３６】
上記リセット動作は、チャンネル選局動作ごとに行われ、且つチャンネル選局動作が終了した後に行われる。また、ディジタル復調のシステムリセット信号１９は、ハイレベルの期間が図２に示すようにＰＬＬ制御データ（選局情報）の伝送期間を完全に含むようにしておくことが好ましい。これにより、一部が欠落することなく確実にＰＬＬ制御データが選局用ＰＬＬ回路１２に伝送され、適切なＰＬＬ制御が行われることになる。
【００３７】
マイクロコンピュータ１４と選局用ＰＬＬ回路１２の間に設けられた遮断／伝送（通過）を切り替えるスイッチ回路１３は、ディジタル復調のシステムリセット信号１９を切替の制御信号として利用しており、これがハイレベルのときに伝送（通過）状態となる一方、ローレベルのときに遮断状態となるように動作するとする。
【００３８】
ここで、ディジタル放送受信機がチャンネル選局を行うとき、ディジタル復調のシステムリセット信号１９はハイレベルとなり、スイッチ回路１３は伝送（通過）状態となる。このとき、スイッチ回路１３を介してチャンネル選局用のクロック信号とデータ信号が選局用ＰＬＬ回路１２に伝送され、局部発振回路１１の発振周波数が選局周波数に応じた周波数に設定され、希望チャンネルが選局される。
【００３９】
チャンネル選局動作が完了した後、ディジタル復調のシステムリセット信号１９は、ハイレベルからローレベルに立ち下がり、ディジタル復調回路８がリセットされ、ローレベル状態で通常の復調動作モードが維持される。このとき、ディジタル復調のシステムリセット信号１９は、ローレベルであるため、スイッチ回路１３は遮断状態にある。この状態で、マイクロコンピュータ１４からディジタル復調回路８やその他のシステムに制御データが送られたり、逆にマイクロコンピュータ１４にステータス情報が送られたりしても、スイッチ回路１３は遮断状態にあるため、送信側から受信側へデータ等が伝送されることはない。その結果、スイッチ回路１３が遮断状態にある間は、局部発振回路１１において、スイッチ回路１３を介して行われるデータ信号の送受信に起因するノイズが発生することはない。
【００４０】
図３は、上記スイッチ回路１３をＡＮＤ回路１５及び１６で構成した場合の具体例を示すディジタル放送受信機の構成ブロック図である。
【００４１】
図３に示すように、マイクロコンピュータ１４のＩ／Ｏポート（図示しない）はＡＮＤゲート１５及び１６の各第１入力端子に入力され、またＡＮＤゲート１５及び１６の各第２入力端子には、ディジタル復調回路８に入力されるディジタル復調のシステムリセット信号１９が供給される。
【００４２】
ディジタル復調のシステムリセット信号１９は、ＡＮＤゲート１５及び１６のゲートの開閉を制御する制御信号の役割を果たしている。すなわち、入力されるディジタル復調のシステムリセット信号１９がハイレベルのときにＡＮＤゲート１５及び１６はゲートが開かれた状態となり、クロック信号及びデータ信号がそれぞれそのまま選局用ＰＬＬ回路１２に伝送される。これに対して、入力されるディジタル復調のシステムリセット信号１９がローレベルのときにＡＮＤゲート１５及び１６はゲートが閉じられた状態となり、クロック信号及びデータ信号は選局用ＰＬＬ回路１２に伝送されることはない（ＡＮＤゲート１５及び１６からはローレベルが選局用ＰＬＬ回路１２に伝送される。）。
【００４３】
より具体的には、上記の構成によれば、ＡＮＤゲート１５及び１６に入力されるディジタル復調のシステムリセット信号１９がハイレベルで、且つマイクロコンピュータ１４からの送信データ信号がハイレベルのときは、ＡＮＤゲート１５及び１６の出力はハイレベルとなり、また、ディジタル復調のシステムリセット信号１９がハイレベルで、且つ、マイクロコンピュータ１４からの送信データ信号がローレベルのときは、ＡＮＤゲート１５および１６の出力はローレベルとなる。これは、マイクロコンピュータ１４からのデータ信号が選局用ＰＬＬ回路１２に入力されることを意味する。
【００４４】
これに対して、ディジタル復調のシステムリセット信号１９がローレベルのときは、マイクロコンピュータ１４からの送信データ信号がハイレベルでもローレベルでも、ＡＮＤゲート１５及び１６の出力は常にローレベルとなる。これは、マイクロコンピュータ１４からの送信データ信号が選局用ＰＬＬ回路１２に伝送されないことを意味する。
【００４５】
図３に示す例は、選局用ＰＬＬ回路１２がデータ受信する場合のみに使用できる。即ち、マイクロコンピュータ１４から選局用ＰＬＬ回路１２に単方向（１方向）に伝送されるアプリケーションにおいて使用できる。
【００４６】
ここで、図４を参照しながら、上記スイッチ回路１３をアナログスイッチ１７で構成した場合の具体例を示すディジタル放送受信機の構成例について説明する。
【００４７】
図４に示すように、マイクロコンピュータ１４のＩ／Ｏポート（図示しない）は双方向のアナログスイッチ１７に入力され、またアナログスイッチ１７の出力端子は選局用ＰＬＬ回路１２のデータ入力端子に接続される。更に、アナログスイッチ１７のコントロール端子には、ディジタル復調回路８に入力されるディジタル復調のシステムリセット信号１９が制御信号として供給される。ディジタル復調のシステムリセット信号１９がハイレベルのときはアナログスイッチ１７がオンする一方、ローレベルのときはオフするとする。
【００４８】
この場合、アナログスイッチ１７のコントロール端子に、ハイレベルのディジタル復調のシステムリセット信号１９が入力されると、マイクロコンピュータ１４からのクロック信号及びデータ信号が選局用ＰＬＬ回路１２に伝送されるか、又は、これとは逆に、選局用ＰＬＬ回路１２からステータス情報等がマイクロコンピュータ１４に伝送される。
【００４９】
これに対して、ローレベルのシステムリセット信号１９が入力されると、マイクロコンピュータ１４からのクロック信号及びデータ信号が選局用ＰＬＬ回路１２に伝送されることはないし、また、これとは逆に、選局用ＰＬＬ回路１２からステータス情報等がマイクロコンピュータ１４に伝送されることもない。
【００５０】
以上のように、図４に示す例は、選局用ＰＬＬ回路１２がマイクロコンピュータ１４からデータを受信する場合のみならず、選局用ＰＬＬ回路１２がマイクロコンピュータ１４にステータス情報等を送信する場合にも使用できる。すなわち、マイクロコンピュータ１４と選局用ＰＬＬ回路１２の間で双方向にデータ信号が伝送されるアプリケーションにおいて使用できる。
【００５１】
図５は、上記スイッチ回路１３をＮＭＯＳＦＥＴであるＱ１及びＱ２で構成した場合の具体例を示すディジタル放送受信機の構成ブロック図である。
【００５２】
マイクロコンピュータ１４のＩ／Ｏポート（図示しない）は、図５に示すように、ＮＭＯＳＦＥＴであるＱ１及びＱ２（以下、説明の便宜上、ＦＥＴＱ１及びＦＥＴＱ２と称す。）のそれぞれのソースに接続される。又、これらソースは抵抗Ｒ５及びＲ６を介して第１電源電圧Ｂ１にそれぞれプルアップされている。ＦＥＴＱ１及びＱ２のドレインは、抵抗Ｒ１及び抵抗Ｒ２を介して第２電源電圧Ｂ２にそれぞれプルアップされている。また、ＦＥＴＱ１及びＱ２のドレインは、選局用ＰＬＬ回路１２のデータ入力端子に接続されている。ＦＥＴＱ１及びＱ２のゲートには、ディジタル復調回路８に入力されるディジタル復調のシステムリセット信号１９がそれぞれ供給される。
【００５３】
この場合、各ゲートに入力されるディジタル復調のシステムリセット信号１９がハイレベルのときは、ＦＥＴＱ１及びＱ２はそれぞれオンし、マイクロコンピュータ１４からクロック信号とデータ信号とが選局用ＰＬＬ回路１２に伝送されるか、又はこれとは逆に、選局用ＰＬＬ回路１２からステータス情報等がマイクロコンピュータ１４に伝送される。
【００５４】
しかも、伝送の結果、マイクロコンピュータ１４側の信号レベル（第１電源電圧Ｂ１〜グランドレベル）を選局用ＰＬＬ回路１２側の信号レベル（第２電源電圧Ｂ２〜グランドレベル）にレベル変換するか、この逆のレベル変換を行うことが可能となる。
【００５５】
これに対して、それぞれゲートに入力されるディジタル復調のシステムリセット信号１９がローレベルのときは、ＦＥＴＱ１及びＱ２はそれぞれオフし、マイクロコンピュータ１４からクロック信号とデータ信号とが選局用ＰＬＬ回路１２に伝送されることはないし、またこれとは逆に、選局用ＰＬＬ回路１２からステータス情報等がマイクロコンピュータ１４に伝送されることもない。
【００５６】
以上のように、図５に示す例は、選局用ＰＬＬ回路１２がマイクロコンピュータ１４からデータを受信する場合のみならず、選局用ＰＬＬ回路１２がマイクロコンピュータ１４にステータス情報等を送信する場合にも使用できる。すなわち、マイクロコンピュータ１４と選局用ＰＬＬ回路１２の間で双方向にデータ信号が伝送されるアプリケーションにおいて使用できる。
【００５７】
しかも、図５に示す例は、マイクロコンピュータ１４側と選局用ＰＬＬ回路１２側とで信号レベルが異なる（動作電源が異なる）システムのアプリケーションにおいて使用可能となる。
【００５８】
図６は、以上説明の各スイッチ回路１３を備えたディジタル放送受信機のＩＦ信号のスペクトラム波形図である。図８の従来技術の場合と比較して、安定したスペクトラム波形が得られた。
【００５９】
以上は、ディジタル復調のシステムリセット信号１９がローレベルで通常動作状態を維持し、ハイレベルからローレベルに立ち下がるときにリセット動作が行われる場合について説明しているが、本発明はこれに限定されるものではなく、例えば、逆に、ディジタル復調のシステムリセット信号１９はハイレベルで通常動作状態を維持し、ローレベルからハイレベルに立ち上がるときにリセット動作が行われる場合、スイッチ回路１３のコントロール信号としてディジタル復調のシステムリセット信号１９を反転した信号を用いることによって、同じ作用、効果を奏する。
【００６０】
上記実施の形態に係るディジタル放送受信機は、以上のように、マイクロコンピュータ１４から選局用ＰＬＬ回路１２につながるバスラインにおいて遮断／伝送（通過）を切り替えるスイッチ回路１３を設け、この切替制御をディジタル復調のシステムリセット信号１９によって行い、ディジタル復調のシステムリセット期間にスイッチ回路１３を伝送（通過）状態にして選局用ＰＬＬデータをマイクロコンピュータ１４から選局用ＰＬＬ回路１２に伝送することによって、所望チャンネルの選局を行い、それ以外の期間はスイッチ回路１３を遮断状態にすることによって、スイッチ回路１３を介して行われるデータ等の伝送を行わない構成を有している。
【００６１】
上記ディジタル放送受信機によれば、チャンネル選局時にのみマイクロコンピュータ１４から選局用ＰＬＬ回路１２にデータを伝送することによってチャンネル選局を行うことができるため、１系統のシステムバスラインによって受信システムを構成しても他の制御データによって局部発振信号が影響されない受信システムを構築できる。
【００６２】
本発明に係る第１ディジタル放送受信機は、以上のように、ＰＬＬ制御された局部発振回路と周波数変換回路にてディジタル変調された任意のチャンネル信号を選局してＩＦ信号に周波数変換する選局部とＩＦ信号をＡ／Ｄ変換した後ディジタル信号に復調を行うディジタル復調部から構成されるディジタル放送受信機であって、ＰＬＬ周波数設定のためマイクロコンピュータからＰＬＬ回路に接続されるデータバスラインに遮断／伝送（通過）を切り替えるスイッチを設け、そのスイッチの切替制御をシステムリセット信号（ディジタル復調システムリセット信号）によって行うものである。
【００６３】
本発明に係る第２ディジタル放送受信機は、以上のように、上記の第１ディジタル放送受信機において、システムリセット期間に上記スイッチを伝送（通過）状態にして選局用ＰＬＬデータを選局用ＰＬＬ回路に伝送して選局を行い、それ以外の期間は上記スイッチを遮断状態にすることを特徴としている。
【００６４】
本発明に係る第３ディジタル放送受信機は、以上のように、上記の第１ディジタル放送受信機において、上記スイッチとして入力から出力方向への１方向のみの伝送素子を用い、上記マイクロコンピュータから選局用ＰＬＬ回路への１方向のみのデータ伝送を行うことを特徴としている。
【００６５】
本発明に係る第４ディジタル放送受信機は、以上のように、上記の第１ディジタル放送受信機において、上記スイッチとして入出力双方向の伝送素子を用い、上記マイクロコンピュータと選局用ＰＬＬ回路の間の双方向データ伝送を行うことを特徴としている。
【００６６】
本発明に係る第５ディジタル放送受信機は、以上のように、上記の第１ディジタル放送受信機において、上記スイッチとしてＦＥＴを用い、上記システムリセット信号でＦＥＴのゲートを制御し、またドレインに抵抗を介して第１のデータ信号レベルを動作させるための第１の電源電圧を加え、またソースに抵抗を介して第２のデータ信号レベルを動作させるための第２の電源電圧を加え、マイクロコンピュータ出力信号レベルとＰＬＬデータ入力信号レベルとで異なる信号レベルに対しても信号レベルシフトを行い、かつドレイン−ソース間の伝送／遮断の切替を行うことを特徴としている。
【００６７】
上記第１乃至第５ディジタル放送受信機によれば、スイッチがマイクロコンピュータと選局用ＰＬＬ回路の間に設けられているので、１系統のシステム制御バスラインにおいて他のシステム制御データによる影響を受けることなく、ＰＬＬ選局を行うことが可能となるので、安価で高性能なディジタル放送受信機を実現することができる。
【００６８】
【発明の効果】
本発明に係る発明のディジタル放送受信機は、以上のように、ディジタル変調信号と局部発振信号とをミキシングして中間周波信号に周波数変換し、この中間周波信号に基づいて元のディジタル信号に復調するディジタル放送受信機において、上記局部発振信号を生成する局部発振回路と、マイクロコンピュータからの選局情報に基づいて、上記局部発振信号が選局すべきチャンネルに対応する周波数を有するように、上記局部発振回路をＰＬＬ制御する選局用ＰＬＬ回路と、上記マイクロコンピュータと上記選局用ＰＬＬ回路を接続するバスを断接する断接手段とを備えたことを特徴としている。
【００６９】
上記の発明によれば、局部発振信号が局部発振回路によって生成される。選局用ＰＬＬ回路は、マイクロコンピュータから選局情報を受け、この選局情報に基づいて上記局部発振回路をＰＬＬ制御する。この制御により、局部発振回路から出力される局部発振信号の周波数は、選局すべきチャンネルに対応したものとなる。このようにして得られた局部発振信号と、入力信号であるディジタル変調信号とがミキシングされて中間周波信号に周波数変換され、この中間周波信号に基づいて元のディジタル信号に復調される。
【００７０】
従来のディジタル放送受信機は、チャンネル選局時以外に雑音信号により発振周波数に変動が生じることを回避するために、選局情報と、その他の情報とは別々のバスを介して伝送されていた。そのため、複数系統のバスが必要となり、マイクロコンピュータにおいて必要とされるＩ／Ｏポート数（無制限にＩ／Ｏポート数があるわけではなくて、制限がある。）が多くなるという問題点や、バスを複数系統設けることに伴って制御システムが複雑化するという問題点を招来していた。
【００７１】
そこで、上記ディジタル放送受信機によれば、マイクロコンピュータと選局用ＰＬＬ回路を接続するバスを断接する断接手段が設けられているので、上記選局情報は該断接手段を介してマイクロコンピュータから選局用ＰＬＬ回路に伝送されることになる。つまり、断接手段が接状態にあるときには選局情報がマイクロコンピュータから選局用ＰＬＬ回路に伝送されるが、断状態にあるときには選局情報は伝送されなくなる。
【００７２】
このように、断接手段が断状態にあるときには選局情報が選局用ＰＬＬ回路に伝送されないので、チャンネル選局時以外に発振周波数に変動が生じることを回避できる。また、上記従来のように複数系統のバスを設ける必要がないので、マイクロコンピュータのＩ／Ｏポート数も一つのバス分だけ用意すればよいと共に、制御システムを複雑化することを回避できるという効果を奏する。
【００７３】
上記断接手段の断接は、チャンネル選局中はアクティブである一方チャンネル選局完了後にノンアクティブになるリセット信号によって制御され、上記断接手段は、上記リセット信号がアクティブのときに接状態になる一方、ノンアクティブのときに断状態になると共に、上記リセット信号がノンアクティブのときに上記復調動作は維持される一方、上記リセット信号がアクティブからノンアクティブになるときに上記復調動作がリセットされることが好ましい。
【００７４】
この場合、唯一のリセット信号は、復調動作の制御と断接手段の断接動作の制御の双方に共用される。つまり、従来から復調動作の制御に使用されていたリセット信号を断接手段の断接動作の制御にも利用できるので、断接手段の制御用に別途新たな制御信号を用意する必要がない。したがって、回路構成や制御システムを複雑化することなく、所望の選局制御が高精度に行えるという効果を併せて奏する。
【００７５】
上記リセット信号は、選局情報が伝送される期間中アクティブであることが好ましい。この場合、一部が欠落することなく確実に選局情報が選局用ＰＬＬ回路に伝送され、適切なＰＬＬ制御を行うことが可能となるという効果を併せて奏する。
【００７６】
上記断接手段は、伝送方向が、上記マイクロコンピュータから上記選局用ＰＬＬへの１方向のみであってもよい。この場合、例えば、上記断接手段は、上記リセット信号と上記選局情報を入力し、論理積演算を行う論理積演算回路で実現することができる。
【００７７】
また、上記断接手段は、伝送方向が、上記マイクロコンピュータと上記選局用ＰＬＬとの間で双方向であってもよい。この場合、例えば、上記断接手段は、双方向のアナログスイッチで実現することができる。
【００７８】
また、上記断接手段は、ソースが第１電源電圧にプルアップされ、ドレインが第２電源電圧にプルアップされ、ゲートに上記リセット信号が印加されるＦＥＴで実現することもできる。
【００７９】
この場合、ゲートに入力されるリセット信号がアクティブのときは、ＦＥＴはオンし、マイクロコンピュータから選局情報が選局用ＰＬＬ回路に伝送されるか、又はこれとは逆向きの伝送が行われる。しかも、伝送の結果、マイクロコンピュータ側の信号レベル（第１電源電圧〜グランドレベル）を選局用ＰＬＬ回路側の信号レベル（第２電源電圧〜グランドレベル）にレベル変換するか、又はこの逆のレベル変換を行うことが可能となる。
【００８０】
これに対して、ゲートに入力されるリセット信号がノンアクティブのときは、ＦＥＴはオフし、マイクロコンピュータから選局情報が選局用ＰＬＬ回路に伝送されることはないし、またこれと逆向きの伝送もなされない。
【００８１】
以上のように、上記断接手段をＦＥＴで上記のように構成すれば、選局用ＰＬＬ回路がマイクロコンピュータからデータを受信する場合のみならず、選局用ＰＬＬ回路がマイクロコンピュータに送信する場合にも使用できる。すなわち、マイクロコンピュータと選局用ＰＬＬ回路の間で双方向にデータ信号が伝送されるアプリケーションにおいて使用できる。しかも、この場合、マイクロコンピュータ側と選局用ＰＬＬ回路側とで信号レベルが異なる（動作電源が異なる）システムのアプリケーションにおいて使用可能となるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明に係るディジタル放送受信機の構成例を示すブロック図である。
【図２】上記ディジタル放送受信機において使用されるディジタル復調のシステムリセット信号とＰＬＬ制御データとの関係を示すタイミングチャート図である。
【図３】上記ディジタル放送受信機において、スイッチ回路の具体的構成例を示すブロック図である。
【図４】上記ディジタル放送受信機において、スイッチ回路の他の具体的構成例を示すブロック図である。
【図５】上記ディジタル放送受信機において、スイッチ回路の更に他の具体的構成例を示すブロック図である。
【図６】上記ディジタル放送受信機のＩＦ信号のスペクトラム波形図である。
【図７】従来のＰＬＬ周波数シンセサイザによるチャンネル選局を行う受信機のブロック構成図である。
【図８】図７の従来の受信機のＩＦ信号のスペクトラム波形図である。
【図９】従来の他のＰＬＬ周波数シンセサイザによるチャンネル選局を行う受信機のブロック構成図である。
【符号の説明】
１    受信機入力端
２    入力フィルタ
３    ＲＦ−ＡＧＣ増幅回路
４    ミキサ回路
５    バンドパスフィルタ
６    ＩＦ−ＡＧＣ増幅回路
７    Ａ／Ｄコンバータ
８    ディジタル復調回路
１０    局部発振信号増幅回路
１１    局部発振回路
１２    選局用ＰＬＬ回路
１３    スイッチ回路（断接手段）
１４    マイクロコンピュータ
１８    システム制御バス
１９    ディジタル復調のシステムリセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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