(57)【特許請求の範囲】
【請求項１】
クロック信号に同期してデータを出力するメモリを搭載可能な情報処理装置であって、
前記メモリを制御するメモリ制御装置を有し、
前記メモリ制御装置は、
前記メモリに供給するクロック信号を出力するクロック出力端子と、
前記メモリが出力したデータを入力するデータ入力端子と、
前記データ入力端子から入力したデータをクロック信号に同期してラッチするデータバッファと、
クロック信号を前記クロック出力端子および前記データバッファに供給する第１の双方向バッファと、
前記メモリに供給するＣＡＳ信号を出力するＣＡＳ出力端子と、
ＣＡＳ信号を前記ＣＡＳ出力端子および前記データバッファに供給する第２の双方向バッファと、を有し、
前記データバッファは、前記データ入力端子から入力したデータをＣＡＳ信号に従いクロック信号に同期してラッチし、
前記第１の双方向バッファは、
クロック信号を前記クロック出力端子に供給する第１のバッファと、
前記第１のバッファから出力されて前記クロック出力端子に入力するクロック信号を前記データバッファに供給する第２のバッファと、を有し、
前記第２の双方向バッファは、
ＣＡＳ信号を前記ＣＡＳ出力端子に供給する第３のバッファと、
前記第３のバッファから出力されて前記ＣＡＳ出力端子に入力するＣＡＳ信号を前記データバッファに供給する第４のバッファと、を有すること
を特徴とする情報処理装置。
【請求項２】
請求項１に記載の情報処理装置であって、
前記データバッファは、複数のデータ格納部を有し、前記データ入力端子から連続して入力したデータをＣＡＳ信号に従いクロック信号に同期して、前記複数のデータ格納部各々へ順番に格納すること
を特徴とする情報処理装置。
【請求項３】
請求項１又は２に記載の情報処理装置であって、
前記メモリ制御装置は、クロック信号に同期したＣＡＳ信号を生成し、前記第２の双方向バッファに供給するＣＡＳ信号生成手段をさらに有すること
を特徴とする情報処理装置。
【請求項４】
請求項３に記載の情報処理装置であって、
前記メモリ制御装置は、クロック信号を生成し、前記第１の双方向バッファおよび前記ＣＡＳ信号生成手段に供給するクロック生成手段をさらに有すること
を特徴とする情報処理装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の情報処理装置であって、
前記メモリ制御装置は、描画表示処理部に設けられており、
前記メモリは、前記描画表示処理部が利用する表示メモリであること
を特徴とする情報処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、パーソナルコンピュータ、ワークステーション等の情報処理装置のメモリ制御方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータやワークステーション等の情報処理装置は、小型高性能化の一途をたどっている。これら情報処理装置の中心であるマイクロプロセッサの処理能力は、半導体プロセス技術の進歩に支えられて急速に向上しており、消費電力を低く押さえながら高速な動作周波数で高性能を発揮する製品が登場してきた。このようなプロセッサ能力の急速な向上にともない、プロセッサに対応できるメモリが必要となる。そこで、プロセッサ能力とメモリの能力との差を埋める新たなメモリ装置として、同期式のダイナミックＲＡＭ（以下、同期式ＤＲＡＭと称す）が登場してきた。
【０００３】
同期式ＤＲＡＭ装置は、与えられた駆動クロックに同期して、１クロック期間ごとにＤＲＡＭからデータの読み出し動作を行なうものであり、マイクロプロセッサの高速な動作周波数に対応できるという特徴がある。現在の製品仕様としては、駆動クロック周波数１００ＭＨｚ（１クロック１０ｎｓ）に対応できる同期式ＤＲＡＭ装置が製品化されている。
【０００４】
また、この種のメモリ制御方式に関しては、例えば、特公昭６０−３６９９号の「メモリインタフェース」などが知られている。
【０００５】
【発明が解決しようとする課題】
同期式ＤＲＡＭ装置を情報処理装置のメモリシステムに適用する場合、メモリ制御用ＬＳＩの入出力バッファ性能、ならびに、温度や電源電圧などに動作環境の変動に対するＤＲＡＭ素子の特性ばらつきを考慮する必要がある。この動作環境の変動によるＤＲＡＭ素子の特性ばらつきが、同期式ＤＲＡＭの高速な動作性能を引き出す上での障害となっており、現在の実用的なメモリシステムの駆動クロック周波数は、３３ＭＨｚ（１クロック３０ｎｓ）程度である。したがって、現状では、同期式ＤＲＡＭの高速の読み出し性能を活かしきれていない。
【０００６】
本発明は、動作環境の変動に係らず、高周波数の駆動クロック信号によって同期式ＤＲＡＭからデータを読みだすことができる情報処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、上記課題を解決するため、入力されたクロック信号に同期させて、１クロック期間ごとにデータを出力する記憶部と、
前記記憶部に前記クロック信号を入力し、前記データを受け取る処理を少なくとも行う制御部と、
前記クロック信号を前記制御部から記憶部に受け渡す第１の配線と、
前記データを前記記憶部から制御部に受け渡す第２の配線と、
前記第１の配線によって前記記憶部に送られるクロック信号を分岐して、前記制御部に引き戻す第３の配線とを有し、
前記制御部の内部には、前記第３の配線によって引き戻されたクロック信号のタイミングで、前記データ配線によって受け渡されたデータを取込み一時保持する一時保持部を備える情報処理装置が提供される。
【０００８】
【作用】
本発明では、第３の配線によって、記憶部に受け渡される直前のクロックを引き戻し、このクロックのタイミングで、データを取り込む。記憶部が駆動クロック同期させて出力し、制御部に受け渡されたデータと、第３の配線によって引き戻された引き戻しクロックには、双方とも、配線によるディレイおよび制御部の内部回路によるディレイが含まれている。これらのディレイは、環境変化によって変動するが、データにも、引き戻しクロックにも、これらのディレイが含まれていることにより、環境の変化によってデータと引き戻しクロックとは同傾向で変動することになる。したがって、両者の遅延時間の差の変動幅を小さくすることが可能となる。よって、駆動クロックに同期して出力されるデータを、環境の変化にかかわらず、常に同じタイミングで取り込むことができるため、クロック周波数を高くすることが可能になる。これにより、記憶部から高速にデータを引き出すことが可能な情報処理装置を構成することができる。
【０００９】
【実施例】
以下、本発明の一実施例の情報処理装置を図面により説明する。
【００１０】
まず、本実施例の情報処理装置の構成を図６、図２（ａ）を用いて説明する。
【００１１】
図６に示すように、本実施例の情報処理装置１００１は、ＣＰＵ１０１１、メモリ・バス制御部１０１２、主メモリ１０１３を備え、メモリ・バス制御部１０１２は、バス１０１４に接続されている。バス１０１４には、この他に、入出力処理部１０１５、補助記憶装置制御部１０１６、描画表示制御部１０１７、表示メモリ１０２３が接続されている。入出力処理部１０１５には、外部のキーボード１０１８、マウス１０１９、通信装置１０２４が接続されている。また、補助記憶装置制御部１０１６には、コンパクトディスク１０２０、ハードディスク１０２１が接続されて、描画表示処理部１０１７には、ディスプレイ１０２２が接続されている。
【００１２】
主メモリ１０１３は、図２（ａ）に示すように、同期式ＤＲＡＭ素子１０２によって構成されている。メモリバス制御部１０１２には、同期式ＤＲＡＭ素子１０２のデータの入出力を制御する回路であるメモリ制御ＬＳＩ１０１が備えられている。メモリ制御ＬＳＩ１０１は、本実施例では、一つのＬＳＩによって構成しているが、必ずしも、一つのＬＳＩにする必要はなく、ＣＰＵ１０１１との入出力を制御する入出力コントローラ等と合わせて一つのＬＳＩにすることもできる。
【００１３】
メモリ制御ＬＳＩ１０１は、図２（ａ）のように、クロック生成部１０３と、出力バッファ１０４と、入力バッファ２０２、１０７と、ラッチ１０８とを有する。出力バッファ１０４、入力バッファ２０２、１０７は、予め定めた時間信号を遅延させて出力する回路である。また、図２では図示していないが、この他に、図７のロウ・アドレス・ストローブ信号（ＲＡＳ）２００３、カラム・アドレス・ストローブ信号（ＣＡＳ）２００４、ライト・イネーブル信号（ＷＥ）２００５を生成する回路と、ＣＰＵ１０１１から受け取ったデータを同期式ＤＲＡＭ１０２に受け渡す回路を少なくとも備えている。メモリ制御ＬＳＩ１０１は、これらの信号を入出力するためのピン２０１１、２０１２、２０１３を少なくとも備えている。
【００１４】
同期式ＤＲＡＭ素子１０２は、駆動クロック信号１１２の立上りエッジに同期して動作するＤＲＡＭ素子である。同期式ＤＲＡＭ素子１０２のデータリード時のタイミングを図７に示す。同期式ＤＲＡＭ素子１０２は、駆動クロック信号（ＣＬＫ）１１２の立上りエッジで、ロウ・アドレス・ストローブ信号（ＲＡＳ）２００３、カラム・アドレス・ストローブ信号（ＣＡＳ）２００４、ライト・イネーブル信号（ＷＥ）２００５の値を判定する。ＲＡＳ信号は、ロウ・アドレスの取込みタイミングを示し、ＣＡＳ信号は、カラム・アドレスの取込みタイミングを示す信号である。この図７に示すように、同期式ＤＲＡＭ素子１０２は、ＣＬＫ１１２に同期して、データ出力信号２００６を連続的に出力する。周波数１００ＭＨｚの駆動クロック信号に対応可能な同期式ＤＲＡＭ素子では、駆動クロック信号の立上りエッジから、新しいデータが出力されるまでのアクセス時間は９ｎｓであり、１０ｎｓ毎に新しいデータを読み出せる仕様となっている。
【００１５】
本実施例では、メモリ制御ＬＳＩ１０１が同期式ＤＲＡＭ１０２に与える駆動クロック信号１１２を、メモリ制御ＬＳＩ１０１へ引き戻し、ラッチクロック信号１１４として使用するものである。したがって、メモリ制御ＬＳＩ１０１のピン２０１１と同期式ＤＲＡＭ素子１０２のクロックピン１１２とを接続する配線２０１６の途中から配線２０１７を分岐させ、分岐させた配線２０１７をメモリ制御ＬＳＩ１０１のピン２０１２から、再びメモリ制御ＬＳＩ１０１の内部に入力させている。
【００１６】
本実施例の情報処理装置において、ＣＰＵ１０１１が主メモリ１０１３からデータを読みだす場合の動作について説明する。
【００１７】
ＣＰＵ１０１１は、メモリ・バス制御部１０１２に主メモリ１０１３からのデータの読みだしを指示する。メモリ・バス制御部１０１２内のメモリ制御ＬＳＩ１０１は、メモリ制御ＬＳＩ１０１内のクロック生成部１０３で内部クロック信号１１１を生成する。内部クロック信号１１１は、出力バッファ１０４を経て、ピン２０１１から外部に出力され、配線２０１６をへて、同期式ＤＲＡＭ素子１０２の駆動クロック（ＣＬＫ）１１２として、クロックピン２０１４から入力される。また、メモリ制御ＬＳＩ１０１は、ＲＡＳ２００３とＣＡＳ２００４を、同期式ＤＲＡＭ素子１０２に入力する。同期式ＤＲＡＭ素子１０２は、駆動クロック信号１１２の立上りエッジを起点に、ＲＡＳ２００３およびＣＡＳ２００４を判定し、新しいメモリデータ１１５を、データ出力ピン２０１５から出力する。このメモリデータ１１５は、配線２０１８を経て、メモリ制御ＬＳＩ１０１のピン２０１３から入力される。そして、入力バッファ１０７を経てメモリ制御ＬＳＩ１０１内のデータラッチ１０８に、リードデータ１１３として入力される。
【００１８】
また、データラッチ１０８には、配線２０１６から分岐した配線２０１７によって、駆動クロック信号１１２が引き戻され、引き戻しクロック２０１として、ピン２０１２から入力される。引き戻しクロック２０１は、入力バッファ２０２を経てデータラッチ１０８にラッチクロック信号１１４として入力される。データラッチ１０８は、ラッチクロック信号１１４の立上りエッジタイミングで、リードデータ１１３をラッチする。そして、ＣＰＵ１０１１のクロックに対応する別のタイミングでＣＰＵ１０１１にデータを受け渡す。または、ＣＰＵ１０１１の指示によってバス１０１４を介して、入出力処理部１０１５や補助記憶装置制御部１０１６や描画表示処理部１０１７に受け渡す。受け渡されたデータは、例えば、通信装置１０１４から外部に通信されたり、コンパクトディスク１０２１等に格納されたり、ディスプレイ１０２２に表示される。
【００１９】
このように、本実施例では、同期式ＤＲＡＭ１０２に与える駆動クロック信号１１２をメモリ制御ＬＳＩ１０１へ引き戻し、ラッチクロック信号１１４として使用する。リードデータ１１３の駆動クロックからのディレイと、ラッチクロック信号１１４の駆動クロックからのディレイの差は、配線ディレイ１０６、２０３の差と、入力バッファのディレイ２０２、２０７の差である。しかしながら、これらのディレイは、共に周囲の温度など動作環境の変動に対して同傾向で変化するため、リードデータ１１３のディレイとラッチクロック信号１１４のディレイとの差の動作環境による変動は非常に小さくなる。従って、図２（ｂ）に示すように、駆動クロックのディレイ最大時にも最小値にも、リードデータ１１３とラッチクロック信号１１４との関係は、ほぼ一定に保たれる。常に同じタイミングでデータをラッチするためには、クロック周期が、リードデータ１１３のディレイとラッチクロック信号１１４のディレイとの差よりも大きい必要があるが、本実施例の構成では、この差が、非常に小さいため、同期式ＤＲＡＭ素子１０２が対応可能な最小周期よりも小さくできる。よって、駆動クロック信号１１２を、同期式ＤＲＡＭ素子が対応できる最大クロック周波数に設定でき、同期式ＤＲＡＭ素子の機能を最大限に発揮させた１アドレス／１クロックのページサイクルを実現することが可能となる。
【００２０】
本発明の別の実施例を図３を用いて説明する。図３は、図２の実施例において、メモリ制御ＬＳＩを別の構成にしたものである。
【００２１】
図３のメモリ制御ＬＳＩ２１０１は、クロック生成部１０３と、システムシーケンサ３０１と、メモリリードシーケンサ３０２と、リードデータパス３０３と、バーストデータバッファ３０４と、セレクタ３０５とを備えている。
【００２２】
クロック生成部１０３は、ＣＰＵからピン２２４６と入力バッファ２２４８を介して入力される信号をうけて、基準クロック２１１８を生成する。基準クロック２１１８は、出力バッファ２１０６を経て、ピン２１３１から出力され、配線２１１５を介して駆動クロック２１１５として同期式ＤＲＡＭ素子１０２に入力される。また、基準クロック２１１８は、クロックバッファ２１３６を経てシステムシーケンサ３０１に入力される。システムシーケンサ３０１は、ＣＡＳ２１１９を生成する。ＣＡＳ２１１９は、出力バッファ２１０７を経て、ピン２１３２から出力され、配線２２４２を経て、同期式ＤＲＡＭ素子１０２に入力される。同期式ＤＲＡＭ素子１０２は、駆動クロック２１１５に同期して、データ２１１７を出力する。本実施例では、４つのデータＤ０，Ｄ１，Ｄ２，Ｄ３を出力する。データ２１１７は、配線２２４５、ピン２１３５、入力バッファ２１１１を経て、リードデータパス３０３でエラー検査などを受け、入力データ２１１２として、バーストデータバッファ３０４に入力される。
【００２３】
一方、メモリリードシーケンサ３０２には、ピン２１３３と配線２２４３によって、入力バッファ２１０８を介して、駆動クロック２１１５が引き戻されている。また、配線２２４４とピン２１３４によって、入力バッファ２１０９を介して、ＣＡＳ２１１６が引き戻されている。メモリリードシーケンサ３０２は、引き戻されたＣＡＳ入力２１１３を引き戻されたクロック２１１４で判別し、ＣＡＳ入力２１１３の２クロック経過後から１クロックごとに、信号１１４を出力する。信号１１４のタイミングによって、連続アクセスの長さ分設けられたバーストデータバッファ３０４の４つのバッファ２１０２、２１０３、２１０４、２１０５に、それぞれデータＤ０，Ｄ１，Ｄ２，Ｄ３を格納される。
【００２４】
システムシーケンサ３０１は、基準クロック２１１８のタイミングで、ＣＡＳ２１１９の５クロック経過後から１クロックごとに信号を出力する。この信号により、セレクタ３０５は切り換わり、バッファ２１０２から２１０５のデータを順に出力する。このデータ２１２０は、出力バッファ２２４９を介して、ピン２２４７から、出力される。
【００２５】
本実施例では、メモリ制御ＬＳＩにピン２１３３とピン２１３４という２個の端子を設けることにより、バーストデータバッファ３０４の取込みタイミングを引き戻されたクロック２１１４をもとに定めることができる。この引き戻されたクロック２１１４の駆動クロック２１１５からのディレイ２３０１と、リードデータパスに入力されるリードデータの駆動クロック２１１５からのディレイとは、双方とも、配線と入力バッファによるディレイである。したがって、周囲の温度など動作環境の変動のために、駆動クロック２１１８の基準クロック２１１８からのディレイ２３０２が大きく変動しても、前述の２つのディレイは、共に周囲の温度など動作環境の変動に対して同傾向で変化する。よって、動作環境の変動による２つのディレイの差の変動は、非常に小さい。これにより、駆動クロックの周期を小さくしても、常に同じタイミングで、データをバッファに格納することができる。したがって、駆動クロックの周波数を、同期式ＤＲＡＭ素子が対応可能な最大周波数にすることができ、高速な読みだしが可能になる。
【００２６】
本発明のさらに別の実施例を図５を用いて説明する。
【００２７】
図５の実施例の図３で示した実施例との相違は、メモリ制御ＬＳＩ１０１において、駆動クロックとＣＡＳをメモリ制御ＬＳＩ１０１の外部からではなく、双方向バッファ５０１、５０２経由で、メモリ制御ＬＳＩ１０１から出力される直前でメモリリードシーケンサ３０２に引き戻していることである。
【００２８】
図５の構成では、メモリリードシーケンサ３０２に引き戻したクロックおよび引き戻したＣＡＳは、入出力バッファ５０１、５０２のディレイを含んでいる。したがって、メモリデータとのディレイの差が小さく、図３の実施例と同じように駆動クロックの周波数を高くすることができる。しかしながら、図３の実施例とは異なり、図５の実施例では、引き戻したクロックおよび引き戻したＣＡＳが、メモリ制御ＬＳＩ１０１と同期式ＤＲＡＭ素子１０２とのあいだの配線のディレイを含んでいないため、図３の実施例よりも、駆動クロックの最高周波数を低く設定する必要がある。他方で、図５の実施例では、図３のメモリ制御ＬＳＩ１０１のピン２１３３、２１３４が不要であり、メモリ制御ＬＳＩ１０１のピン数を少なくすることができるという利点がある。
【００２９】
つぎに、上述の実施例と比較するための比較例を図１を用いて説明する。
【００３０】
図１は同期式ＤＲＡＭに、同期式ではない一般的なＤＲＡＭに対すると同様の制御を行った場合のメモリシステムの例を示す図である。図１（ａ）に示すメモリシステムでは、メモリ制御ＬＳＩ１０１内のクロック生成部１０３で生成された内部クロック信号１１１は、出力バッファ１０４を経て、ピン３００１から外部に出力され、同期式ＤＲＡＭ１０２の駆動クロック信号１１２として、ピン３００２に接続される。同期式ＤＲＡＭ１０２は、駆動クロック信号１１２の立上りエッジを起点に新しいデータを出力する。メモリデータ１１５は、同期式ＤＲＡＭ１０２のピン３００３から出力され、メモリ制御ＬＳＩ１０１のピン３００４に接続され、入力バッファ１０７を経てメモリ制御ＬＳＩ１０１内のデータラッチ１０８に、リードデータ１１３として接続される。データラッチ１０８は、クロックバッファ１０９を経由した内部クロック信号１１１であるラッチクロック信号１１４の立上りエッジタイミングで、リードデータ１１３をラッチする。
【００３１】
ここで、駆動クロック信号１１２には、内部クロック信号１１１に対して、出力バッファ１０４と基板上の配線負荷１０５によるディレイが加わり、リードデータ１１３には、メモリデータ１１５出力に対して、基板上の配線負荷１０６と、入力バッファ１０７によるディレイが加わる。ラッチクロック信号１１４には、内部クロック信号１１１に対して、クロックバッファ１０９によるディレイが加わる。
【００３２】
内部クロック信号１１１を起点とした駆動クロック信号１１２のディレイ（出力バッファ１０４と配線負荷１０５によるディレイ）と、リードデータ１１３のディレイ（配線負荷１０６と、入力バッファ１０７によるディレイ）に、同期式ＤＲＡＭ１０２のアクセス時間（１００ＭＨｚ品で９ｎｓ）を加えた値は経験的に約３０ｎｓ（ティピカル値）である。図１のメモリシステムでは、ディレイ最大時にも最小時にもリードデータ１１３がラッチできるように、ディレイの値に合わせて、内部クロック信号１１１を起点としたラッチクロック信号１１４のディレイの値を予め調整する必要があった。ラッチクロック信号１１４のディレイの値の調節は、クロックバッファ１０９によるディレイの値を調整することにより行っていた。
【００３３】
しかし、図１（ｂ）に示すように、内部クロック信号１１１を起点としたリードデータ１１３のディレイの最大値と最小値の差が同期式ＤＲＡＭ１０２に与える駆動クロック信号１１２の１クロック期間を越えると、同期式ＤＲＡＭ１０２は一つのデータを駆動クロック信号１１２の１クロック期間しか出力しないため、１クロックごとにデータを取り込む設計ができなくなってしまう。例えば、１００ＭＨｚ品（アクセス時間９ｎｓ）の同期式ＤＲＡＭ１０２を使用しても、ディレイのティピカル値が約３０ｎｓの場合、最大値と最小値の差も経験的に約３０ｎｓであるため、駆動クロック信号１１２の周期を３０ｎｓより小さくできない。
【００３４】
このように、比較例である図１の制御方式で実際のメモリシステムを構成する場合、駆動クロック信号１１２のディレイの最大値と最小値の差が、メモリシステム全体の動作周波数を制限してしまい、同期式ＤＲＡＭ１０２の高速性を活かすことができない。
【００３５】
これに対し本発明の図２、図３、図５に示した実施例の情報処理装置では、駆動クロックのディレイの最大値と最小値の差に係わらず、ラッチに用いるクロックとラッチされるデータとのディレイの差が常に小さいため、駆動クロックの周波数を高くすることができる。
【００３６】
上述の実施例では、図６の情報処理装置の主メモリ１０１３に同期式ＤＲＡＭを用い、これを制御するメモリ・バス制御部１０１２のメモリ制御ＬＳＩを図２、図３、図５のような構成にしたが、図２、図３、図５の構成は、同期式ＤＲＡＭを採用するあらゆる場合に適用可能である。例えば、図６における表示メモリ１０２３に同期式ＤＲＡＭ素子を採用する場合に、描画表示処理部１０１７のメモリ制御方法として適用できる。また、バス１０１４と通信装置１０２４の間や、バス１０１４とハードディスク１０２１、コンパクトディスク１０２０等の補助記憶装置との間での、データ転送速度の差を吸収するために、補助記憶装置制御部１０１６や入出力制御部１０１５に同期式ＤＲＡＭを採用したバッファメモリを持たせる場合にも、本発明のメモリ制御方法を適用可能である。
【００３７】
【発明の効果】
本発明は、以上説明したように構成されているので、同期式ＤＲＡＭの駆動クロックのディレイの大小に係わらず、データとラッチクロックの関係をほぼ一定に保つ事が可能となり、同期式ＤＲＡＭの高速性を活かした１アドレス／１クロックのページサイクルを実現することが可能となる。
【図面の簡単な説明】
【図１】比較例のメモリシステムの（ａ）構成を示すブロック図、（ｂ）タイミングチャート。
【図２】本発明の一実施例の情報処理装置のメモリ制御を行う部分の（ａ）構成を示すブロック図、（ｂ）タイミングチャート。
【図３】本発明の別の実施例の情報処理装置のメモリ制御を行う部分の構成を示すブロック図。
【図４】図３の実施例の動作を示すタイミングチャート。
【図５】本発明のさらに別の実施例の情報処理装置のメモリ制御を行う部分の構成を示すブロック図。
【図６】本発明の一実施例の情報処理装置の全体の構成を示すブロック図。
【図７】本発明の一実施例の情報処理装置の同期式ＤＲＡＭのデータ読み出し時のタイミングを示すタイミングチャート。
【符号の説明】
１０１…メモリ制御ＬＳＩ、１０２…同期式ＤＲＡＭ、１０３…クロック生成部、１０４…出力バッファ、１０５…配線負荷、１０６…配線負荷、１０７…入力バッファ、１０８…データラッチ、１０９…クロックバッファ、１１１…内部クロック、１１２…駆動クロック、１１３…リードデータ、１１４…ラッチクロック、１１５…メモリデータ、２０１…引き戻しクロック、２０２…入力バッファ、２０３…配線負荷、３０１…システムシーケンサ、３０２…メモリリードシーケンサ、３０３…リードデータパス、３０４…バーストデータバッファ、３０５セレクタ、５０１…双方向バッファ、５０２…双方向バッファ、１００１…情報処理装置、１０１１…ＣＰＵ、１０１２…メモリ・バス制御部、１０１３…主メモリ、１０１４…バス、１０１５…入出力制御部、１０１６…補助記憶装置制御部、１０１７…描画表示制御部、１０１８…キーボード、１０１９…マウス、１０２０…コンパクトディスク、１０２１…ハードディスク、１０２２…ディスプレイ、１０２３…表示メモリ、１０２４…通信装置
【図１】
0003581666.tif 000002
【図２】
0003581666.tif 000003
【図３】
0003581666.tif 000004
【図４】
0003581666.tif 000005
【図５】
0003581666.tif 000006
【図６】
0003581666.tif 000007
【図７】
0003581666.tif 000008