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　特願２００３−４１５７１６「半導体装置」拒絶査定不服審判事件〔平成１６年８月２６日出願公開、特開２００４−２４１７６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、特許法第４１条に基づく優先権主張を伴う平成１５年１２月１２日（優先日　平成１５年１月１６日）の出願であって、平成１８年７月２５日付けで拒絶査定がなされ、それに対して、同年８月３１日に拒絶査定に対する審判請求がなされるとともに同年９月２８日付けで手続補正がなされ、その後当審において平成２０年１１月１１日付けで審尋がなされ、平成２１年１月１９日に回答書が提出され、さらに、同年４月２０日付けで拒絶の理由が通知され、それに対して、同年６月２２日に意見書が提出されるとともに、同日付けで手続補正がなされたものである。
　
２．本願発明
　本願の請求項１ないし１７に係る発明は、平成２１年６月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】
　相互に積層された複数層の配線層を有し、
　前記各配線層は、層間絶縁膜と、この層間絶縁膜に埋め込まれ相互に離隔する第１及び第２の電極と、前記第１の電極とその上層又は下層に設けられた配線層の前記第１の電極とを相互に接続する第１のビアと、前記第２の電極とその上層又は下層に設けられた配線層の前記第２の電極とを相互に接続する第２のビアと、集積回路部と、を有し、
　前記第１及び第２のビアの形状が配線層の積層方向からみて正方形であり、前記第１及び第２のビアの径が、前記集積回路部内に設けられたビアの径よりも大きいと共に、前記第１の電極及び第１のビアが第１の端子に接続され、前記第２の電極及び第２のビアが第２の端子に接続され、前記第１の電極及び第１のビアと前記第２の電極及び第２のビアとの間でキャパシタが形成され、
　各前記第１及び第２の電極について、前記第１及び第２のビアが夫々複数個前記第１及び第２の電極の長手方向に配列されて設けられていて、前記各配線層の隣接する前記第１のビアと前記第２のビアと間の間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満たしていて、
前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されていることを特徴とする半導体装置。」
　
　ここにおいて、「前記各配線層の隣接する前記第１のビアと前記第２のビア
と間の
との
　
３．刊行物に記載された発明
（１）刊行物１：国際公開第０１／７８１４９号
（１−１）本願の優先権主張の日前に日本国内又は外国において頒布され、当審において平成２１年４月２０日付けで通知した拒絶の理由（以下、「当審拒絶理由」という。）において引用した刊行物である国際公開第０１／７８１４９号（以下、「刊行物１」という。）には、図１ないし３とともに、以下の事項が記載されている。
　「本発明は金属酸化物半導体（ＭＯＳ）のキャパシタ構造に関し、具体的には、深いサブミクロンCMOS用の互いに入り込んだ多層（IM: Interdigitated Multilayer）キャパシタ構造に関する。前記構造は、ビアを介して複数のレベルの導電線を相互接続して垂直キャパシタプレートから成る並行なアレイを構成し、こうしたプレートの電極が交互に替わるように各プレートを相対するノードに交互に相互接続することで形成される。」（明細書第１ページ第１行ないし第６行の訳文）
　「動的ランダムアクセスメモリ（DRAMs）用のトレンチキャパシタ構造の容量密度も高い。こうしたキャパシタは基板にトレンチを食刻して垂直容量構造が形成されるように導電性と誘電性をもつ材料をその溝に充填することで形成されている。しかし、トレンチキャパシタは、食刻およびトレンチ充填処理過程が加わるので製造コストが高い。」（明細書第２ページ第１行ないし第５行の訳文）
　「図２Ａ乃至図２Ｃは、深いサブミクロンＣＭＯＳの容量を生成するための、本発明の実施形態によるお互いに入り込んだ多層（ＩＭ）キャパシタ構造２０を例示している。ＩＭキャパシタ構造２０は、多岐にわたる導体レベル処理（４つの電気導体レベルＬ１−Ｌ４が描かれているが、これは例示目的に過ぎない）における半導体材料（図２Ｂと図２Ｃ）から成る基板２１上に構成されている。第１導体レベルＬ１には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導体レベルＬ２には複数の導電性の水平な配線２３から成る第２並行アレイが形成され、第３導体レベルＬ３には複数の導電性の水平な配線２４から成る第３並行アレイが形成され、第４導体レベルＬ４には複数の導電性の水平な配線２５から成る第４並行アレイが形成されている。第１誘電層２６により基板２１と第１導体レベルＬ１の間の空間が充填され、第２誘電層２７により第１および第２導体レベルＬ１とＬ２の間の空間と第１導体レベルＬ１の複数の配線２２の間の空間が充填され、第３誘電層２８により第２および第３導体レベルＬ２とＬ３の間の空間と第２導体レベルＬ２の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および第４導体レベルＬ３とＬ４の間の空間と第３導体レベルＬ３の複数の配線２４の間の空間が充填され、第５誘電層３４により第４導体レベルＬ４の複数の配線２５の間の空間が充填されている。
  導電性の配線２３−２５から成る４つのレベルＬ１−Ｌ４は垂直方向に行またはスタックとして互いに整列されている。各行の導電性の配線２３−２５は、第２，第３，第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０−３２を介して電気的に相互接続されている。導電性の配線２３−２５の行およびビア３０−３２は垂直方向に延在しているプレート３３の並行アレイを形成し、この垂直プレート３３はキャパシタ構造２０の電極を形成する。垂直プレート３３は、Ａプレートの頂部または底部を第１共通ノードＡに、Ｂプレートの頂部または底部を第２共通ノードＢに電気的に接続することで相対する極性をもつ「Ａ」プレートと「Ｂ」プレートに電気的に互いに入り込んだ構成となる（図２Ａ）。第１および第２ノードＡとＢはＩＭキャパシタ構造２０の端子を形成する。
  本発明のＩＭキャパシタ構造２０が容量を生成するメカニズムは、図３に示す従来の単一レベルの互いに入り込んだキャパシタ構造４０を検討することで最もよく理解できる。互いに入り込んだキャパシタキャパシタ構造４０の総容量ＣＴｏｔａｌは、複数の互いに入り込んだ導電性の配線４１の間の総クロスオーバー容量ＣＣと複数の互いに入り込んだ導電性の配線４１の間の総フリンジ容量Ｃｆの総和にあたる。互いに入り込んだキャパシタ構造４０では、フリンジ容量Ｃｆの量はクロスオーバー容量ＣＣと等しい。
  本発明のＩＭキャパシタ構造２０の総容量ＣＴｏｔａｌも、複数の互いに入り込んだ垂直プレート３３の間の総クロスオーバー容量ＣＣ（隣接する導電性の配線の間のクロスオーバー容量と複数の隣接ビアの間のクロスオーバー容量の総和）と複数の互いに入り込んだ垂直プレート３３の間の総フリンジ容量Ｃｆの総和にあたる。しかし、従来の互いに入り込んだキャパシタ構造４０とは異なり、クロスオーバー容量ＣＣの量は、フリンジ容量Ｃｆの量が変化しないのに対してＩＭキャパシタ構造２０の導体レベルが追加されるに応じて増加する。したがって、ＩＭキャパシタ構造２０のフリンジ容量はその総容量ＣＴｏｔａｌをそれほど左右しない。ＩＭキャパシタ構造２０に導体レベルが追加されるに応じて、クロスオーバー容量ＣＣの量は、フリンジ容量Ｃｆの量が小さい間には、キャパシタの総容量ＣＴｏｔａｌの支配的な因子になる。
  最新技術による深いサブミクロンＣＭＯＳ技術では、導電性の配線の間隔は約０．５μｍ以下が普通である。したがって、本発明のＩＭキャパシタ構造２０の垂直プレートの間の最小距離は通常、約０．５μｍ以下である。（プレートの高さは、導電性の配線の４つのレベルを積み重ねる場合には、通常、約５μｍを越える。）本発明のＩＭキャパシタ構造２０の垂直プレート３３の間のサブミクロン間隔では、従来の並行プレートキャパシタ構造を使用して達成する場合と較べて、容量密度が増加することになる。
  図１Ａと図１Ｂに示す構成と同様の、５枚のプレートで構成され寸法が１５μｍ×３９μｍである従来の並行プレートキャパシタの容量と、本発明による４つの導体レベルで構成され寸法が１４．９μｍ×３９μｍであるキャパシタのそれを比較することで、容量密度が改良されたことが判明する。両キャパシタは０．２５μｍのＣＭＯＳプロセスで構成されたものである。並行プレートキャパシタのノードＡとＢの間の並行プレート容量は９５ｆＦであると判明している。これに対して、ＩＭキャパシタのノードＡとＢの間のクロスオーバー容量は１５０ｆＦと判明している。したがって、本発明のＩＭキャパシタ構造は容量密度が約６０パーセントも増加している。」（明細書第３ページ第１行ないし第４ページ第２９行の訳文）
　
（１−２）ここにおいて、明細書第３ページ第１８行ないし第２１行に記載された「導電性の配線２３−２５」は、「導電性の配線２２−２５」の誤記であることは、刊行物１の図２Ｂ等から明らかである。
　また、刊行物１の図２Ｂより、「導電性の配線２２−２５」について、「導電性のビア３０−３２」が、「導電性の配線２２−２５」の長手方向に配列されて設けられていることが明らかである。
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　
　「導電性の配線２２−２５から成る４つのレベルＬ１−Ｌ４を有し、
　第１導体レベルＬ１には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導体レベルＬ２には複数の導電性の水平な配線２３から成る第２並行アレイが形成され、第３導体レベルＬ３には複数の導電性の水平な配線２４から成る第３並行アレイが形成され、第４導体レベルＬ４には複数の導電性の水平な配線２５から成る第４並行アレイが形成され、第１誘電層２６により基板２１と第１導体レベルＬ１の間の空間が充填され、第２誘電層２７により第１および第２導体レベルＬ１とＬ２の間の空間と第１導体レベルＬ１の複数の配線２２の間の空間が充填され、第３誘電層２８により第２および第３導体レベルＬ２とＬ３の間の空間と第２導体レベルＬ２の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および第４導体レベルＬ３とＬ４の間の空間と第３導体レベルＬ３の複数の配線２４の間の空間が充填され、第５誘電層３４により第４導体レベルＬ４の複数の配線２５の間の空間が充填されており、
　各行の導電性の配線２２−２５は、第２、第３、第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０−３２を介して電気的に相互接続されており、
　導電性の配線２２−２５の行およびビア３０−３２は垂直方向に延在しているプレート３３の並行アレイを形成し、この垂直プレート３３はキャパシタ構造２０の電極を形成し、
　垂直プレート３３は、Ａプレートの頂部または底部を第１共通ノードＡに、Ｂプレートの頂部または底部を第２共通ノードＢに電気的に接続することで相対する極性をもつＡプレートとＢプレートに電気的に互いに入り込んだ構成となり、第１および第２ノードＡとＢはＩＭキャパシタ構造２０の端子を形成し、
　導電性の配線２２−２５について、導電性のビア３０−３２が、配線２２−２５の長手方向に配列されて設けられている、
　金属酸化物半導体（ＭＯＳ）のキャパシタ構造」
　
（２）刊行物２：特開２００２−１２４５７５号公報
　本願の優先権主張の日前に日本国内又は外国において頒布され、当審拒絶理由において引用した刊行物である特開２００２−１２４５７５号公報（以下、「刊行物２」という。）には、図１ないし５とともに、以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は、集積回路構造に関し、より詳細にはチップ上のキャパシタに関する。
【０００２】
【従来の技術】集積回路製造においては、多くの装置が単一の基板上に置かれる。さまざまな装置が電気的に互いに隔離されなければならないが、いくつかの特定の装置は所望の回路機能を実現するために電気的に相互接続されなければならない。多くの回路は、一レベル以上の相互接続を必要とし、そのため複数レベル相互接続が使用される。
【０００３】集積回路技術の１つの目的は、装置速度の増大である。この目的は、集積回路製造において装置寸法を小さくする方法を求め、集積回路全体の機能的複雑性を増加させた。しかし、ＩＣの小型化、従って速度は相互接続技術により制限を受ける。複数レベル相互接続構造に伴なう１つの問題は、高アスペクト比及び変化する深さのコンタクト孔及びバイアを充填することである。これらの問題を解決するために多くのプロセスが開発された。別の問題が、密に配置された導体の混信の傾向であり、１つの線の電位変化が近くの線の性能に影響する。
【０００４】ダマシン（象嵌）プロセスが、ＩＣ上に金属化されたパターンを形成する１つの方法である。最初に、誘電体層内に導電体パターンが食刻されて、誘電体層内に溝を形成する。そして、金属が食刻された溝を充填するために堆積される。しばしば、堆積された金属が周囲の誘電体領域内に拡散することを防止するために、溝の底及び壁上に拡散障壁材料が堆積される中間ステップが含まれる。典型的に、堆積された金属は、堆積方法に依存して、溝のみならずウエハ表面全体を覆う。この余分な金属は化学機械研摩（ＣＭＰ）を使用して除去される。これにより、誘電体材料の溝内に象嵌された金属フインガーを有する滑らかな表面が形成される。
【０００５】二重ダマシーン・プロセスは、元の溝が食刻されるのと同時にバイア及び相互接続パターンが誘電体層内に形成される。この後に、溝とバイアの両方の内に金属が堆積される単一の金属充填が続き、研摩が続く。二重ダマシーン・プロセス内のバイアはしばしば、金属層溝自身と同じ広さである。」
　「【００１６】
【発明の実施の形態】好適な実施の形態に基づいて、本発明の多くの革新的な教示を説明する。しかし、この実施の形態は、本発明の多くの有利な使用の中のいくつかの例を示すにすぎない。一般に、明細書の発明の詳細な説明中の説明は、必ずしも特許請求の範囲の請求項に記載の発明を限定するものではない。さらに、ある説明は特定の請求項に記載の発明に適用されるであろうけれども、他の請求項に記載の発明には適用されないであろう。
【００１７】図面を参照して好適な実施の形態を説明する。図１は、ＣＭＯＳプロセスの相互接続層の上平面図を示す。金属化線１０２が、誘電体材料１０４により分離されて互いに近接して配されている。同じ極性の線が共通バスに接続されている。図１は、２つのバス１０６、１０８を示す。説明の目的のために、１つのバス１０６に「＋」と印し、他のバス１０８に「−」と印す。互いに近接した金属構造間の電位差が容量を作ることができる。本発明は、垂直（レベル間）容量に依存する代りに、以下に詳細に説明するように、より大きな水平（レベル内又は側壁）容量を作る。
【００１８】図２ａは、ＣＭＯＳプロセスの複数レベル側面図である。金属化線２１０は、極性に応じて「＋」又は「−」と印しが付けられた端が示される。典型的なプロセスでは、垂直に整列された金属線の組はレベルからレベルで極性が交替して、レベル間容量及びレベル内容量の両方を生成する。この代りに、好適な実施の形態は、図２ｂに示すように、レベル間で交替しない帯電をした金属線を使用する。これは、ある線の上及び下の金属線２１０は、その線と同じ極性にあることを意味する。ある線と同じレベル内の金属線は、なお、交替する極性である。これは、この構造内でのレベル内の容量の可能性を生成し、そして、レベル間の容量をほとんど除去する。
【００１９】しかし、現在の金属化プロセスにおいては、側壁容量はレベル対レベル容量よりもずっと大きく（金属線のアスペクト比のため）、側対側距離（リソグラフイによりパターン化される）は層対層距離よりもずっと小さい。好適な実施の形態では、同じ極性の線が互いに上下となる「積重ね」構成で可能なバイアの増加された側壁容量を利用するために、レベル対レベル容量を犠牲にしている。
【００２０】図３は、好適な実施の形態の上平面図である。金属線の組合せられたフインガー３０２は、バイア３０４により、上及び下（適当ならば）と接続される。バイア３０４は、「ｘ」で印しが付けられる。レベルはすでに電気的に接続されているため、バイアは、金属線の全て、大部分又はいくつかで長さに沿って全てを接続するトレンチ内に形成することができ、線間に実質的にいくつかのレベルを通して延びる金属の壁を形成する。この側壁の増加が容量をさらに増加する。図４は、金属の連続した壁を形成する、線４０４の全長に沿ったバイア４０２の上平面図を示す。
【００２１】図５は、側面図を示す。金属化線５０２の端が見え、同じ極性の線が垂直に整列している。金属バイア５０４が、各金属線５０２を上及び下の金属線と接続する。各金属線の間の間隙は、誘電体材料５０６により充填される。バイア間は、レベル間誘電体材料５０８が示される。」
「【００３４】金属線は好ましくは、使用されるプロセスの設計規則により決定される最小幅を有する。しかし、代替的に、もし高いＱキャパシタが必要とされるならば、最小幅よりも大きい金属線が与えられる。いずれの場合も、金属線間及びバイア間の横方向の分離は、より高い降伏電圧が望まれなければ、最小に維持される。」
　
４．本願発明と刊行物発明との対比
（１）本願発明と刊行物発明とを対比する。
　刊行物発明の「導電性の配線２２−２５から成る４つのレベルＬ１−Ｌ４」は、本願発明の「相互に積層された複数層の配線層」に相当する。
　また、刊行物発明の「第２、第３、第４誘電層２７−２９」は、本願発明の「層間絶縁膜」に相当する。
　
（２）刊行物発明の「Ａプレート」に含まれる「導電性の配線２２−２５」が本願発明の「第１の電極」に相当し、刊行物発明の「Ｂプレート」に含まれる「導電性の配線２２−２５」が本願発明の「第２の電極」に相当することは明らかである。
　また、刊行物発明において、「Ａプレート」に含まれる「導電性の配線２２−２５」と「Ｂプレート」に含まれる「導電性の配線２２−２５」とが相互に離間していることは自明である。
　そして、刊行物発明の「第１導体レベルＬ１には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導体レベルＬ２には複数の導電性の水平な配線２３から成る第２並行アレイが形成され、第３導体レベルＬ３には複数の導電性の水平な配線２４から成る第３並行アレイが形成され、第４導体レベルＬ４には複数の導電性の水平な配線２５から成る第４並行アレイが形成され、第１誘電層２６により基板２１と第１導体レベルＬ１の間の空間が充填され、第２誘電層２７により第１および第２導体レベルＬ１とＬ２の間の空間と第１導体レベルＬ１の複数の配線２２の間の空間が充填され、第３誘電層２８により第２および第３導体レベルＬ２とＬ３の間の空間と第２導体レベルＬ２の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および第４導体レベルＬ３とＬ４の間の空間と第３導体レベルＬ３の複数の配線２４の間の空間が充填され、第５誘電層３４により第４導体レベルＬ４の複数の配線２５の間の空間が充填されており、　各行の導電性の配線２２−２５は、第２、第３、第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０−３２を介して電気的に相互接続されて」いるという構成から、刊行物発明においては、「Ａプレート」に含まれる「導電性の配線２２−２５」、及び「Ｂプレート」に含まれる「導電性の配線２２−２５」が、各々上層又は下層に設けられた配線層の「導電性の配線２２−２５」と「導電性のビア３０−３２」を介して接続されていることが明らかである。
　したがって、刊行物発明の「第１導体レベルＬ１には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導体レベルＬ２には複数の導電性の水平な配線２３から成る第２並行アレイが形成され、第３導体レベルＬ３には複数の導電性の水平な配線２４から成る第３並行アレイが形成され、第４導体レベルＬ４には複数の導電性の水平な配線２５から成る第４並行アレイが形成され、第１誘電層２６により基板２１と第１導体レベルＬ１の間の空間が充填され、第２誘電層２７により第１および第２導体レベルＬ１とＬ２の間の空間と第１導体レベルＬ１の複数の配線２２の間の空間が充填され、第３誘電層２８により第２および第３導体レベルＬ２とＬ３の間の空間と第２導体レベルＬ２の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および第４導体レベルＬ３とＬ４の間の空間と第３導体レベルＬ３の複数の配線２４の間の空間が充填され、第５誘電層３４により第４導体レベルＬ４の複数の配線２５の間の空間が充填されており、　各行の導電性の配線２２−２５は、第２、第３、第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０−３２を介して電気的に相互接続されて」いる構成は、本願発明の「前記各配線層は、層間絶縁膜と、この層間絶縁膜に埋め込まれ相互に離隔する第１及び第２の電極と、前記第１の電極とその上層又は下層に設けられた配線層の前記第１の電極とを相互に接続する第１のビアと、前記第２の電極とその上層又は下層に設けられた配線層の前記第２の電極とを相互に接続する第２のビア」を有する構成に対応するものであり、両者は、「前記各配線層は、層間絶縁膜と、」「相互に離隔する第１及び第２の電極と、前記第１の電極とその上層又は下層に設けられた配線層の前記第１の電極とを相互に接続する第１のビアと、前記第２の電極とその上層又は下層に設けられた配線層の前記第２の電極とを相互に接続する第２のビア」を有するものである点で共通する。
　
（３）刊行物発明の「第１共通ノードＡ」及び「第２共通ノードＢ」が、各々本願発明の「第１の端子」及び「第２の端子」に相当することは明らかであるから、刊行物発明の「導電性の配線２２−２５の行およびビア３０−３２は垂直方向に延在しているプレート３３の並行アレイを形成し、この垂直プレート３３はキャパシタ構造２０の電極を形成し、　垂直プレート３３は、Ａプレートの頂部または底部を第１共通ノードＡに、Ｂプレートの頂部または底部を第２共通ノードＢに電気的に接続することで相対する極性をもつＡプレートとＢプレートに電気的に互いに入り込んだ構成となり、第１および第２ノードＡとＢはＩＭキャパシタ構造２０の端子を形成」する構成は、本願発明の「前記第１の電極及び第１のビアが第１の端子に接続され、前記第２の電極及び第２のビアが第２の端子に接続され、前記第１の電極及び第１のビアと前記第２の電極及び第２のビアとの間でキャパシタが形成され」る構成に相当する。
　また、刊行物発明の「導電性の配線２２−２５について、導電性のビア３０−３２が、配線２２−２５の長手方向に配列されて設けられている」構成は、本願発明の「各前記第１及び第２の電極について、前記第１及び第２のビアが夫々複数個前記第１及び第２の電極の長手方向に配列されて設けられてい」る構成に相当する。
　さらに、刊行物発明の「金属酸化物半導体（ＭＯＳ）のキャパシタ構造」は、本願発明の「半導体装置」に相当することは明らかである。
　
（４）したがって、本願発明と刊行物発明とは、
　「相互に積層された複数層の配線層を有し、
　前記各配線層は、層間絶縁膜と、相互に離隔する第１及び第２の電極と、前記第１の電極とその上層又は下層に設けられた配線層の前記第１の電極とを相互に接続する第１のビアと、前記第２の電極とその上層又は下層に設けられた配線層の前記第２の電極とを相互に接続する第２のビアとを有し、
　前記第１の電極及び第１のビアが第１の端子に接続され、前記第２の電極及び第２のビアが第２の端子に接続され、前記第１の電極及び第１のビアと前記第２の電極及び第２のビアとの間でキャパシタが形成され、
　各前記第１及び第２の電極について、前記第１及び第２のビアが夫々複数個前記第１及び第２の電極の長手方向に配列されて設けられていることを特徴とする半導体装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「第１及び第２の電極」が、「この層間絶縁膜に埋め込まれ」ているのに対して、刊行物発明は、「Ａプレート」に含まれる「導電性の配線２２−２５」及び「Ｂプレート」に含まれる「導電性の配線２２−２５」についてそのような特定がなされていない点。
（相違点２）
　本願発明は「集積回路部」「を有し」ているのに対して、刊行物発明は「集積回路部」を有することが特定されていない点。
（相違点３）
　本願発明は、「前記第１及び第２のビアの形状が配線層の積層方向からみて正方形であり、前記第１及び第２のビアの径が、前記集積回路部内に設けられたビアの径よりも大きい」のに対して、刊行物発明はそのような特定がなされていない点。
（相違点４）
　本願発明は、「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満たしていて、　前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されている」のに対して、刊行物発明はそのような特定がなされていない点。
　
５．相違点についての当審の判断
（１）相違点１について
　一般に、多層配線において、各配線及び上下の配線間を接続する導電性のビアが層間絶縁膜に埋め込まれた構造とすることは、いわゆる二重ダマシンとして、例えば刊行物２の０００４段落及び０００５段落「【０００４】ダマシン（象嵌）プロセスが、ＩＣ上に金属化されたパターンを形成する１つの方法である。最初に、誘電体層内に導電体パターンが食刻されて、誘電体層内に溝を形成する。そして、金属が食刻された溝を充填するために堆積される。しばしば、堆積された金属が周囲の誘電体領域内に拡散することを防止するために、溝の底及び壁上に拡散障壁材料が堆積される中間ステップが含まれる。典型的に、堆積された金属は、堆積方法に依存して、溝のみならずウエハ表面全体を覆う。この余分な金属は化学機械研摩（ＣＭＰ）を使用して除去される。これにより、誘電体材料の溝内に象嵌された金属フインガーを有する滑らかな表面が形成される。　【０００５】二重ダマシーン・プロセスは、元の溝が食刻されるのと同時にバイア及び相互接続パターンが誘電体層内に形成される。この後に、溝とバイアの両方の内に金属が堆積される単一の金属充填が続き、研摩が続く。二重ダマシーン・プロセス内のバイアはしばしば、金属層溝自身と同じ広さである。」にも記載されているように当業者における周知技術であるから、刊行物発明において当該二重ダマシーン（「二重ダマシン」と同義語）・プロセスを適用し、「Ａプレート」に含まれる「導電性の配線２２−２５」及び「Ｂプレート」に含まれる「導電性の配線２２−２５」が、本願発明のように「この層間絶縁膜に埋め込まれ」ている構成とすることは、当業者が適宜なし得た事項である。
　
（２）相違点２について
　刊行物１には、刊行物発明が「集積回路部」を有するものであることは明記されていないが、刊行物発明は、刊行物１の明細書第１ページ第１行ないし第６行に記載されているように「サブミクロンＣＭＯＳ用の」「キャパシタ構造」に関するものであり、刊行物１の明細書第２ページ第１行ないし第５行の従来技術に関する説明において、「動的ランダムアクセスメモリ（DRAMs）用のトレンチキャパシタ構造の容量密度も高い。こうしたキャパシタは基板にトレンチを食刻して垂直容量構造が形成されるように導電性と誘電性をもつ材料をその溝に充填することで形成されている。しかし、トレンチキャパシタは、食刻およびトレンチ充填処理過程が加わるので製造コストが高い。」と記載されており、半導体集積回路である「動的ランダムアクセスメモリ（DRAMs）」に用いるキャパシタが従来技術として例示されていることからも分かるように、刊行物発明は、キャパシタ単体ではなく、「金属酸化物半導体（ＭＯＳ）」技術により作成された種々の集積化されたデバイス、すなわち「集積回路部」とともに用いられることを前提としたものであることが明らかであるから、相違点２は実質的なものではない。また、仮に相違点２が実質的な相違であったとしても、当業者が容易になし得る範囲に含まれる程度のものにすぎない。
　
（３）相違点３について
（３−１）ビアの形状を正方形とすることは、当業者において常套的に行われている事項である。
　また、一般に、集積回路において使用される各ビアの大きさをどのようにするかは、例えば、以下の各文献に種々の異なった大きさのビアを用いることが記載されていることからも分かるように、当該ビアに求められる機能等を考慮して当業者が適宜選択し得る設計的事項である。
　例えば、本願の優先権主張の日前に日本国内又は外国において頒布された刊行物である特開平９−５５４２３号公報（以下、「周知文献１」という。）には、「【０００２】　【従来の技術】高集積度半導体装置においては、配線形成領域の占有面積の増大を避けるため等の理由により、多層配線は必須の技術である。・・・従来の多層配線の接続構造は１箇所の接続領域に１つの接続孔を開口し、ここに１つのコンタクトプラグを形成することが一般的である。　【０００３】しかしながら、特に電流容量の大きい電源ラインの接続構造等においては配線幅が広く、接続孔の径も大きい。」（０００２段落及び０００３段落）、「【０００９】本発明の好ましい実施態様においては、複数の導電経路のうち、高抵抗率を有する導電材料からなる配線長が短い側の導電経路に供するコンタクトプラグの平面形状、すなわち断面積は、他の導電経路に供するコンタクトプラグの平面形状より大面積であることを特徴とする。」（０００９段落）と記載されており、当該周知文献１には、「高集積度半導体装置」において、本願発明の「ビア」に相当する「コンタクトプラグ」の大きさを異ならせることが記載されているものと認められる。
　また、本願の優先権主張の日前に日本国内又は外国において頒布された刊行物である特開平１−１３７６５０号公報（以下、「周知文献２」という。）には、「〔従来の技術〕　従来、半導体装置では、コンタクト抵抗の低減などの目的から、マージンのゆるすかぎり大きなコンタクト孔を絶縁膜に形成しており、セル部、周辺回路部等でコンタクトサイズはそれぞれ違っており、種々の大きさのもので構成されていた。」（第１ページ左下欄第１５行ないし右下欄第３行）と記載されており、当該周知文献２には、「半導体装置」において、本願発明の「ビア」に相当する「コンタクト孔」について、種々の異なった大きさのものを用いることが記載されているものと認められる。
　さらに、本願の優先権主張の日前に日本国内又は外国において頒布された刊行物である特開平４−１７１９８０号公報（以下、「周知文献３」という。）には、「〔産業上の利用分野〕　本発明は半導体集積回路に関し、特にマスタースライス方式の半導体集積回路に関する。」（第１ページ左下欄第１４行ないし第１６行）、「本発明の半導体集積回路は、・・・層間の配線を接続するコンタクトとを有する半導体集積回路において、前記コンタクトの抵抗値、容量値が規格化され回路の電気的特性に応じて異なる抵抗値、容量値のコンタクトを使い分けて配線間を接続して構成される。」（第２ページ右上欄第１行ないし第９行）、「コンタクトの抵抗値、容量値を変更する・・・その他の方法の例として、コンタクトホールの大きさや形状を、設計規則を満足する範囲内で変更する方法がある。ホールの大きさを大きくすれば抵抗値は小さくなるが容量値が大きくなる。逆に小さくすれば抵抗値は大きくなるが容量値が小さくなる。」（第２ページ左下欄第１４行ないし右下欄第６行）と記載されており、当該周知文献３には、「半導体集積回路」において、本願発明の「ビア」に相当する「コンタクト」の大きさを「設計規則を満足する範囲内で変更する」ことが記載されているものと認められる。
　
　そして、刊行物発明は、「サブミクロンＣＭＯＳ用の」「キャパシタ構造」であり、「サブミクロンＣＭＯＳ」の半導体装置も含め、半導体装置においては、同一機能をできるだけ小さく実現することが当業者における不断の課題であるから、刊行物発明においても、できるだけ小さい寸法で大きな静電容量を得ようとすることは、当業者であれば当然に試みる事項である。
　そして、刊行物発明においては、ビアの径が大きいほど静電容量が大きくなることは、例えば、上記周知文献３の「コンタクトの抵抗値、容量値を変更する・・・その他の方法の例として、コンタクトホールの大きさや形状を、設計規則を満足する範囲内で変更する方法がある。ホールの大きさを大きくすれば抵抗値は小さくなるが容量値が大きくなる。逆に小さくすれば抵抗値は大きくなるが容量値が小さくなる。」（第２ページ左下欄第１４行ないし右下欄第６行）にも記載されているように、当業者にとって自明であるから、刊行物発明において、「導電性のビア３０−３２」の径を、一緒に組み込まれている種々の集積化されたデバイスにおいて使用されているビアの径よりも大きくすること、すなわち、本願発明のように「前記第１及び第２のビアの径が、前記集積回路部内に設けられたビアの径よりも大きい」構成とすることは、当業者が容易に想到し得た事項である。
　
（３−２）なお、これに関連して、請求人は平成２１年６月２２日付けの意見書の「（２）本願発明が特許されるべき理由　４．相違点３について」において、以下のように主張している。
　「「容量部のビア径（第１のビアおよび第２のビアのビア径）が、集積回路部内に設けられたビア径よりも大きい」構成とすることは、刊行物１および刊行物２に開示されていませんが、審判官殿は、そのような構成とすることは当業者が容易に想到し得た事項である、と認定しています。
　しかしながら、通常、ビアはさまざまな場所に設けられ、さまざまなビア密度に対応するために、露光条件、エッチング条件のプロセスウィンドウが狭くなっています。そのため、通常は、安定してビアが形成できるように、同一チップ上では同じ大きさのビアが使われています。
　一方、本発明の容量部分においては、ビア（第１のビアおよび第２のビア）および電極（第１の電極および第２の電極）が規則的に配置されており、発明者は、その点に着目して、集積回路部内で使われているビアの露光条件およびエッチング条件を使っても、集積回路部内に設けられたビア径よりも大きいビア径を有する容量部のビア（第１のビアおよび第２のビア）が安定して形成できることを見出しました。
　したがいまして、容量部のビア径（第１のビアおよび第２のビアのビア径）が、集積回路部内に設けられたビア径よりも大きい構成は、当業者といえども容易に想到できたものではないと思料致します。」
　
　しかしながら、本願の明細書及び図面には、「一方、本発明の容量部分においては、ビア（第１のビアおよび第２のビア）および電極（第１の電極および第２の電極）が規則的に配置されており、発明者は、その点に着目して、集積回路部内で使われているビアの露光条件およびエッチング条件を使っても、集積回路部内に設けられたビア径よりも大きいビア径を有する容量部のビア（第１のビアおよび第２のビア）が安定して形成できる」という効果について記載されておらず、かつ、当該効果が当業者にとって自明であるともいえないから、本願発明が請求人が主張する効果を有するものとは認められない。
　また、仮に、本願発明が請求人の主張する効果を有するものであったとしても、そのことは、上記（３−１）に記載した当業者の思考過程に何ら影響を与えるものではないから、請求人の主張は採用できない。
　
（４）相違点４について
（４−１）まず、本願発明の「前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されている」構成について検討する。
　刊行物１の明細書には、「Ａプレート」に含まれる「導電性のビア３０−３２」（本願発明の「第１のビア」に相当）、「Ｂプレート」に含まれる「導電性のビア３０−３２」（本願発明の「第２のビア」に相当）、「Ａプレート」に含まれる「導電性の配線２２−２５」（本願発明の「第１の電極」に相当）、及び「Ｂプレート」に含まれる「導電性の配線２２−２５」（本願発明の「第２の電極」に相当）が規則的に配列されていることは明記されていないが、刊行物１の図２Ａないし図２Ｃからは、各「導電性のビア３０−３２」及び各「導電性の配線２２−２５」が規則的に配列されていることが見て取れ、刊行物発明においても本願発明と同様に、「前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されている」構成となっているものと解されるから、この点についての相違は実質的なものではない。
　また、仮に、刊行物発明が「前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されている」構成となっているとまではいえないものであったとしても、一般に、半導体集積回路装置においては、配線やビアホールをできる限り規則的に配置する方が、不規則に配置する場合と比較して集積度が向上し、設計も容易となることは当業者にとって自明であるところ、刊行物発明において各「導電性のビア３０−３２」及び各「導電性の配線２２−２５」をわざわざ不規則に配列することについての特段の技術的要求が存在するとは考えられないから、刊行物発明において、本願発明のように「前記第１のビア、前記第２のビア、前記第１の電極、および、前記第２の電極は、規則的に配列されている」構成とすることは当業者が容易に想到し得た事項である。
　
（４−２）次に、本願発明の「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満たしてい」る構成について検討する。
　本願発明においては、「前記第１及び第２のビアの形状が配線層の積層方向からみて正方形」であり、「前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さ」である「ｃ」と「前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さ」である「ｄ」とが等しい、すなわちｃ＝ｄの関係にあるから、上記の「ａ／ｄ＜ｂ／ｃ」は、「ａ＜ｂ」と等価であることが明らかである。
　したがって、本願発明における「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満たしてい」るという構成は、「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし」「たときに、」ａ＜ｂ「なる関係を満たしてい」るという構成と等価である。
　
（４−３）一方、上記（３−１）において検討したとおり、刊行物発明において、できるだけ小さい寸法で大きな静電容量を得ようとすることは、当業者であれば当然に試みる事項であるが、刊行物発明において、「Ａプレート」の「導電性のビア３０−３２」と「Ｂプレート」の「導電性のビア３０−３２」との間隔を小さくすれば、Ａ、Ｂ両プレートの「導電性の配線２２−２５」及び「導電性のビア３０−３２」が接近する結果、静電容量が大きく増大することは当業者にとって自明な事項であるから、刊行物発明において、「Ａプレート」の「導電性のビア３０−３２」と「Ｂプレート」の「導電性のビア３０−３２」との間隔をできるだけ小さくすることは、当業者であれば当然になし得た事項である。現に、刊行物発明と類似の構成を有する刊行物２に記載されたキャパシタにおいても、刊行物２の００３４段落に「金属線は好ましくは、使用されるプロセスの設計規則により決定される最小幅を有する。しかし、代替的に、もし高いＱキャパシタが必要とされるならば、最小幅よりも大きい金属線が与えられる。いずれの場合も、金属線間及びバイア間の横方向の分離は、より高い降伏電圧が望まれなければ、最小に維持される。」と記載されており、当該刊行物２には、刊行物発明における「Ａプレート」の「導電性の配線２２−２５」及び「導電性のビア３０−３２」と「Ｂプレート」の「導電性の配線２２−２５」及び「導電性のビア３０−３２」との距離に相当する「金属線間及びバイア間の横方向の分離」が、「いずれの場合も、」「最小に維持される」ことが示されている。
　
（４−４）ところで、一般に、半導体集積回路装置において、ビアの密度を高くすると、リソグラフィにおける光近接効果の影響により、ビアの大きさが設計値より大きくなってしまい、不都合が生じることは、例えば、本願の優先権主張の日前に日本国内又は外国において頒布され、当審拒絶理由において引用した刊行物である特開２００２−３５１０４６号公報（以下、「刊行物３」という。）の「一般に、ホール形成用パターン１ａ、１ｂが密に配置される（配置ピッチＰが小さくなる）ほど、光近接効果により、ウェハ上のフォトレジスト膜への転写ホール寸法が大きくなる傾向がある。」（００９０段落）という記載、及び本願の優先権主張の日前に日本国内又は外国において頒布され、当審拒絶理由において引用した刊行物である特開２００１−２９６６４７号公報（以下、「刊行物４」という。）の「しかし、コヒーレンスファクタσが０．６以上の大σ照明である場合、隣接ホールパターンとのピッチ（パターンの密集度）によって寸法そのものの変動が避けられない。これは光近接効果の影響であり、一般には密集ホールの寸法が孤立ホールに比べて大きくなる傾向がある。・・・また、図１６は、Ｘ方向のピッチを３４０ｎｍ固定とした場合の、寸法（Ｘ方向寸法とＹ方向寸法の相乗平均、ただし両者の差は２０ｎｍ未満）のＹ方向ピッチ依存性を示すグラフである。いずれの場合も（露光量を孤立ホールに合わせると）密集ホールの寸法が規格を大幅に外れてしまう。」（０００６段落及び０００７段落）という記載からも分かるように、当業者において周知の事項である。
　したがって、刊行物発明において、「Ａプレート」の「導電性のビア３０−３２」と「Ｂプレート」の「導電性のビア３０−３２」との間隔をできるだけ小さくした際に、光近接効果による悪影響を避けるべく、「導電性の配線２２−２５」の長手方向の「導電性のビア３０−３２」の密度を下げる、換言すれば、「導電性の配線２２−２５」の長手方向の「導電性のビア３０−３２」の間隔を、「Ａプレート」の「導電性のビア３０−３２」と「Ｂプレート」の「導電性のビア３０−３２」との間隔に比べて大きくすることは、当業者であれば容易に想到し得た事項である。
　ここにおいて、刊行物発明の「Ａプレート」の「導電性のビア３０−３２」と「Ｂプレート」の「導電性のビア３０−３２」との間隔が、本願発明の「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔」である「ａ」に相当し、刊行物発明の「導電性の配線２２−２５」の長手方向の「導電性のビア３０−３２」の間隔が、本願発明の「前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔」である「ｂ」に相当することは明らかであるから、刊行物発明において、本願発明のように「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし」「たときに、」ａ＜ｂ「なる関係を満たしている」構成とすること、すなわち、「前記各配線層の隣接する前記第１のビアと前記第２のビアとの間隔をａとし、前記各配線層の隣接する前記第１のビア間の間隔及び隣接する前記第２のビア間の間隔をｂとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向の長さをｃとし、前記各配線層の前記第１のビア及び前記第２のビアの前記長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃなる関係を満たしている」構成とすることは、当業者が容易に想到し得た事項である。
　
（４−５）なお、これに関連して、請求人は、平成２１年６月２２日付けの意見書の「（２）本願発明が特許されるべき理由　５．相違点４について」において、以下のように主張している。
　「また、仮に、光近接効果を抑制するためにビア密度を下げることが自明でであったとしても、刊行物１および刊行物２に開示されている容量素子は、隣接する配線が異電位になっており、隣接する配線にそれぞれ形成される隣接する２つのビア間も異電位になっています。一方、同一配線上に形成される隣接する２つのビア間は同電位になっています。
　請求項１にかかる発明のように、ビアを正方形で形成する場合、ビアの配置によって容量を増加させる方法として、以下の２通りあります。
方法１：隣接する配線にそれぞれ形成される隣接する２つのビア間の距離を小さくする方法。
方法２：同一配線上に形成される隣接するビア間の距離を小さくする方法。
　上記において、光近接効果を抑制するために、ビア密度を下げようとすると、方法１、方法２は、以下のようになります。
方法１：隣接する配線にそれぞれ形成される隣接する２つのビア間の距離を小さくして、同一配線上に形成される隣接するビア間の距離を大きくする方法。
方法２：隣接する配線にそれぞれ形成される隣接する２つのビア間の距離を大きくして、同一配線上に形成される隣接するビア間の距離を小さくする方法。
　しかしながら、当業者は、通常、異電位のビア間のリーク電流等を考慮して、異電位のビアの間隔を広くする方法２を選択すると考えられますので、「各配線層の隣接する第１のビアと第２のビアとの間隔をａとし、各配線層の隣接する第１のビア間の間隔及び隣接する第２のビア間の間隔をｂとし、各配線層の第１のビア及び第２のビアの前記長手方向の長さをｃとし、各配線層の第１のビア及び第２のビアの長手方向と垂直の長さをｄとしたときに、ａ／ｄ＜ｂ／ｃ（ａ＜ｂと等価）なる関係を満たしている」構成とすることを当業者が容易に想到できたものではないと思料致します。」
　
　しかしながら、上記（４−３）に記載したとおり、刊行物２の００３４段落には「金属線は好ましくは、使用されるプロセスの設計規則により決定される最小幅を有する。しかし、代替的に、もし高いＱキャパシタが必要とされるならば、最小幅よりも大きい金属線が与えられる。いずれの場合も、金属線間及びバイア間の横方向の分離は、より高い降伏電圧が望まれなければ、最小に維持される。」と記載されており、刊行物２には、刊行物発明と類似の構成を有する刊行物２に記載されたキャパシタにおいて、刊行物発明における「Ａプレート」の「導電性の配線２２−２５」及び「導電性のビア３０−３２」と「Ｂプレート」の「導電性の配線２２−２５」及び「導電性のビア３０−３２」との距離に相当する「金属線間及びバイア間の横方向の分離」が、「いずれの場合も、」「最小に維持される」ことが示されているから、刊行物２に記載された事項を勘案すれば、当業者は（当然、ビア間のリーク電流等が特段の悪影響を及ぼさない範囲内において）上記方法１を選択するものと解される。
　したがって、請求人の主張は採用できず、相違点４は当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５）判断についてのまとめ
　以上検討したとおり、本願発明は、当審拒絶理由において指摘したとおり、刊行物３及び４に記載された周知の事項を勘案することにより、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。