【事件の表示】
　平成　７年特許願第２２９６５０号「比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ＤＭＯＳトランジスタとその製造方法」拒絶査定不服審判事件〔平成　８年　８月　９日出願公開、特開平　８−２０４１９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　
　本願は、平成７年８月１４日（パリ条約による優先権主張１９９４年８月１５日、アメリカ合衆国）の出願であって、平成１９年３月２３日付けで拒絶査定がなされ、これに対して同年６月２５日に拒絶査定に対する審判請求がなされるとともに、同年７月２４日に手続補正がなされたものである。
　　
２．平成１９年７月２４日付けの手続補正（以下、「本件補正」という。）について　
［補正却下の決定の結論］　
　平成１９年７月２４日付けの手続補正を却下する。　
［理由］　
（１）本件補正の内容　
　本件補正は、発明の名称、特許請求の範囲、発明の詳細な説明、及び符号の説明を補正するものであり、特許請求の範囲の補正は、補正前の請求項１及び２を補正後の請求項１及び２と補正し、補正前の請求項３ないし５を削除するものであり、補正前の請求項１及び補正後の請求項１は以下のとおりである。
（補正前の請求項１）
「【請求項１】電界効果トランジスタの製造方法であって、
　主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
　前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
　前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、前記トランジスタの深い本体領域を形成する過程と、
　前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、前記表面領域上の複数の部分は、前記トランジスタの末端領域を含み、前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程と、
　前記基板上に複数の溝を形成する過程と、
　前記溝の内部及び前記酸化層の少なくとも一部の上に導電性材料の層を形成する過程であって、前記溝の内部の前記導電性材料の層の部分がトランジスタのゲートとなる、該過程と、
　前記基板上に前記第２導電型のドーピングを施された第１領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程と、
　前記基板上に前記第１導電型のドーピングを施された第２領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程であって、前記第１及び第２のドーピングを施された領域がそれぞれ前記トランジスタの本体領域及びソース領域となる、該過程と、
　前記主要な表面及び前記導電性材料層の上層をなす、パターンを形成した絶縁体層を形成する過程と、
　前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深い本体領域、本体領域、及びソース領域と接続する金属パターンと、前記ゲート電極と接続する金属パターンとを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」
　
（補正後の請求項１）
「【請求項１】電界効果トランジスタの製造方法であって、
　（ａ）主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
　（ｂ）前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
　（ｃ）前記パターンをなすマスク層によって露出された前記基板の一部に於いて、前記第１導電型と異なる第２導電型のドーパントのドーピングを施して、前記トランジスタのアクティブ領域における深いボディ領域と、前記深いボディ領域を横方向から外囲する形で延在する同心の複数のフィールドリングとを含む、第２導電型の領域を形成する過程と、
　（ｄ）前記パターンをなすマスク層の最外末端領域（１１６）において追加の開口を形成する過程であって、前記最外末端領域（１１６）は、トランジスタのアクティブ領域を外囲する領域であって前記複数のフィールドリングのなかの最外フィールドリングから前記アクティブ領域側でない外側に延在する領域である、該過程と、
　（ｅ）前記最外末端領域（１１６）において追加の開口を形成する（ｄ）過程の後に、前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程と、
　（ｆ）前記酸化層を形成する（ｅ）過程の後に、前記基板上の前記第２の導電型の領域同士の間に複数の溝を形成する過程と、
　（ｇ）前記パターンをなすマスク層を除去する過程と、
　（ｈ）前記溝を形成する（ｆ）過程と前記パターンをなすマスク層を除去する（ｇ）過程によって得られた構造の上に導電性材料の層を形成する過程と、
　（ｉ）前記導電性材料の層をパターン形成して、前記溝の少なくとも１つに前記電界効果トランジスタのゲートを形成する過程と、
　（ｊ）前記基板上に前記第２導電型のドーパントでドーピングを施された第１領域を形成する過程であって、前記第１領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成される、該過程と、
　（ｋ）前記基板上に前記第１導電型のドーパントでドーピングを施された第２領域を形成する過程であって、前記第２領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成され、前記第１及び第２の領域がそれぞれ前記トランジスタのアクティブ領域におけるボディ領域及びソース領域となる、該過程と、
　（ｌ）前記第１の領域を形成する（ｊ）過程と前記第２の領域を形成する（ｋ）過程によって得られた構造の上にパターンを形成した絶縁体層を形成する過程と、
　（ｍ）前記絶縁体層を形成する（ｌ）過程によって得られた構造の上にパターンをなす相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深いボディ領域、ボディ領域、及びソース領域と接続する金属パターンである第１相互接続部分と、前記ゲート電極と接続する金属パターンである第２相互接続部分とを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」
　　
（２）補正内容の整理
　本件補正のうち、請求項１についてなされた補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１の「主要な表面領域を有し」の前に、補正後の請求項１の「（ａ）」を追加すること。
〈補正事項２〉
　補正前の請求項１の「前記主要な表面領域上にパターンをなす」の前に、補正後の請求項１の「（ｂ）」を追加すること。
〈補正事項３〉
　補正前の請求項１の「前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、前記トランジスタの深い本体領域を形成する過程と、」を、補正後の請求項１の「（ｃ）前記パターンをなすマスク層によって露出された前記基板の一部に於いて、前記第１導電型と異なる第２導電型のドーパントのドーピングを施して、前記トランジスタのアクティブ領域における深いボディ領域と、前記深いボディ領域を横方向から外囲する形で延在する同心の複数のフィールドリングとを含む、第２導電型の領域を形成する過程と、」と補正すること。
〈補正事項４〉
　補正前の請求項１の「前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、前記トランジスタの深い本体領域を形成する過程と、」と「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、」との間に、補正後の請求項１の「（ｄ）前記パターンをなすマスク層の最外末端領域（１１６）において追加の開口を形成する過程であって、前記最外末端領域（１１６）は、トランジスタのアクティブ領域を外囲する領域であって前記複数のフィールドリングのなかの最外フィールドリングから前記アクティブ領域側でない外側に延在する領域である、該過程と、」を追加すること。
〈補正事項５〉
　補正前の請求項１の「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、前記表面領域上の複数の部分は、前記トランジスタの末端領域を含み、前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程と、」を、補正後の請求項１の「（ｅ）前記最外末端領域（１１６）において追加の開口を形成する（ｄ）過程の後に、前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程と、」と補正すること。
〈補正事項６〉
　補正前の請求項１の「前記基板上に複数の溝を形成する過程と、」を、補正後の請求項１の「（ｆ）前記酸化層を形成する（ｅ）過程の後に、前記基板上の前記第２の導電型の領域同士の間に複数の溝を形成する過程と、」と補正すること。
〈補正事項７〉
　補正前の請求項１の「前記基板上に複数の溝を形成する過程と、」と補正前の請求項１の「前記溝の内部及び前記酸化層の少なくとも一部の上に導電性材料の層を形成する過程であって、」の間に、補正後の請求項１の「（ｇ）前記パターンをなすマスク層を除去する過程と、」を追加すること。
〈補正事項８〉
　補正前の請求項１の「前記溝の内部及び前記酸化層の少なくとも一部の上に導電性材料の層を形成する過程であって、前記溝の内部の前記導電性材料の層の部分がトランジスタのゲートとなる、該過程と、」を、補正後の請求項１の「（ｈ）前記溝を形成する（ｆ）過程と前記パターンをなすマスク層を除去する（ｇ）過程によって得られた構造の上に導電性材料の層を形成する過程と、　（ｉ）前記導電性材料の層をパターン形成して、前記溝の少なくとも１つに前記電界効果トランジスタのゲートを形成する過程と、」と補正すること。
〈補正事項９〉
　補正前の請求項１の「前記基板上に前記第２導電型のドーピングを施された第１領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程と、」を、補正後の請求項１の「（ｊ）前記基板上に前記第２導電型のドーパントでドーピングを施された第１領域を形成する過程であって、前記第１領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成される、該過程と、」と補正すること。
〈補正事項１０〉
　補正前の請求項１の「前記基板上に前記第１導電型のドーピングを施された第２領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程であって、前記第１及び第２のドーピングを施された領域がそれぞれ前記トランジスタの本体領域及びソース領域となる、該過程と、」を補正後の請求項１の「（ｋ）前記基板上に前記第１導電型のドーパントでドーピングを施された第２領域を形成する過程であって、前記第２領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成され、前記第１及び第２の領域がそれぞれ前記トランジスタのアクティブ領域におけるボディ領域及びソース領域となる、該過程と、」と補正すること。
〈補正事項１１〉
　補正前の請求項１の「前記主要な表面及び前記導電性材料層の上層をなす、パターンを形成した絶縁体層を形成する過程と、」を補正後の請求項１の「（ｌ）前記第１の領域を形成する（ｊ）過程と前記第２の領域を形成する（ｋ）過程によって得られた構造の上にパターンを形成した絶縁体層を形成する過程と、」と補正すること。
〈補正事項１２〉
　補正前の請求項１の「前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深い本体領域、本体領域、及びソース領域と接続する金属パターンと、前記ゲート電極と接続する金属パターンとを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」を、補正後の請求項１の「（ｍ）前記絶縁体層を形成する（ｌ）過程によって得られた構造の上にパターンをなす相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深いボディ領域、ボディ領域、及びソース領域と接続する金属パターンである第１相互接続部分と、前記ゲート電極と接続する金属パターンである第２相互接続部分とを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」と補正すること。
　
（３）補正の目的の適否について
〈補正事項４について〉
　補正事項４についての補正は、実質的に、「パターンをなすマスク層」に「追加の開口」を形成する「過程」を追加するものであるが、補正前の請求項１には、「パターンをなすマスク層を形成する」こと、「前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施」すこと、及び「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる」ことは記載されているものの、「パターンをなすマスク層」にさらに開口を追加して形成することは記載されていないから、上記補正事項４についての補正は、新たな工程を追加するものであり、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項４についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、補正事項４についての補正が、特許法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。　
　したがって、補正事項４についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
〈補正事項５について〉
　補正事項５についての補正は、実質的に、補正前の請求項１の、「酸化層」の厚さについてされた「前記酸化層は前記トランジスタのゲート酸化層より厚く形成される」との特定を削除するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項５についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、補正事項５についての補正が、特許法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　したがって、補正事項５についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
〈補正事項７について〉
　補正事項７についての補正は、実質的に、「前記パターンをなすマスク層を除去する過程」を追加するものであるが、補正前の請求項１には、「パターンをなすマスク層を形成する」こと、「前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施」すこと、及び「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる」ことは記載されているものの、「パターンをなすマスク層」を除去することは記載されていないから、上記補正事項７についての補正は、新たな工程を追加するものであり、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項７についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、補正事項７についての補正が、特許法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。したがって、補正事項についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　したがって、補正事項７についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　　
　以上のとおりであるから、その他の補正事項について検討するまでもなく、補正事項４、５及び７についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　
（４）独立特許要件について
　本件補正は、上記「（３）補正の目的の適否について」において検討したとおり特許法第１７条の２第４項に規定する要件を満たしていないが、以下においては、仮に、本件補正が、特許法第１７条の２第第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものとみなして、本件補正後の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについても、さらに検討する。
　
（４−１）補正後の発明
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記「２．（１）本件補正の内容（補正後の請求項１）」に記載されている事項により特定されるものである。
　
（４−２）刊行物に記載された発明
（４−２−１）刊行物１：特開平６−１１２４９７号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開平６−１１２４９７号公報（以下、「刊行物１」という。）には、図１ないし図１０とともに以下の事項が記載されている。
「【請求項８】ＤＭＯＳ電界効果トランジスタの製造方法であって、
主面を有する第１導電型の半導体基板を提供する過程と、
前記主面上にパターンを施されたマスク層を形成する過程と、
前記パターンを施されたマスク層によって露出された、前記主面の前記部分の下の前記基板の一部に前記トランジスタの第２導電型のドープされた深いボディ領域を形成する過程と、
前記パターンを施されたマスク層によって露出された、前記主面の部分に局部的に酸化層を形成する過程と、
前記パターンを施されたマスク層を取り除き、前記主面の新たな部分を露出させる過程と、
前記主面の前記新たに露出された部分の下にある前記基板の一部に、前記トランジスタのドープされたボディ領域、ドープされたソース領域、及びゲート領域を形成する過程とを有することを特徴とするＤＭＯＳ電界効果トランジスタの製造方法。」
「【０００１】
【産業上の利用分野】本発明は、狭いトレンチと、浅い拡散層とを有し、かつ比較的少ない工程によって形成されるトランジスタを製造するための、６ステップのマスキング過程を用いるトレンチを形成されたＤＭＯＳトランジスタの製造方法に関する。」
「【００１５】図１には、抵抗率０．００１〜０．００５ΩｃｍのＮ＋にドープされたシリコン基板上に形成された、厚さ５〜１０μｍ、抵抗率０．８５〜１ΩｍのＮ−にドープされたエピタキシャル層１００を用いた、本発明に基づくＮチャネルプロセスが示されている。基板は厚さ約５００μｍである。エピタキシャル層１００の主面の上には、厚さ３００Åから５００Åの薄いシリコン酸化層１０２が熱成長させられ、窒化シリコンのマスク層１０４がその上に配置されている。マスク層１０４が従来通りにパターンを施されて、そしてエッチングされる。次に窒化ホウ素プロセスによって、またはイオン加速電圧４０〜６０ｋｅＶでドーズ量２×１０１３のホウ素をマスク層１０４を通して注入することによって、ホウ素をプリデポジションし、そしてドライブインし、約２〜３μｍの深さと、主面での最終的な濃度が１×１０１６〜２×１０１９／ｃｍ３であるドープされたＰ＋ボディ領域１０６、及び１０８が形成され、またＰ＋フィールドリング（ターミネーション構造）１１０、１１２、及び１１４も同様に形成される。
【００１６】次にマスク層１０４を取り除いた後に、図２に示す厚さ５０００〜８０００Åのシリコンからなるローカル酸化層（ＬＯＣＯＳ）１１８が形成され、アクティブトランジスタセル及びトランジスタのターミネーション部分を画定する。（図１から図１０では、トランジスタのターミネーション領域は図の右側に配置され、トランジスタの中心のアクティブセル部分は図の左側に配置されている。また、プロセス過程は模式的に示されていて、その寸法比は実際のものとは異なる。）
【００１７】次に図３では、ＬＴＯ（低い温度で形成された酸化層）第２マスク層（図示されていない）が従来通りに堆積され、そしてパターンを施され、異方性の反応性イオンエッチングによって、深さ１．５〜３μｍ、幅１〜２μｍのトレンチ１２０、１２２、１２４及び１２６が形成される。トレンチ１２０、１２２、及び１２４は、ゲート電極用のトレンチとして働き、トレンチ１２４、及び１２６は、各フィールドリングを分離している。トレンチの壁と両隅が、等方性プラズマラウンドホールエッチング（Ｉｓｏｔｒｏｐｉｃ　ｐｌａｓｍａ　ｒｏｕｎｄ　ｈｏｌｅ　ｅｔｃｈｉｎｇ）と犠牲的な酸化層の成長とによって滑らかにされ、続いてその犠牲的な酸化層を取り除いた後に、ゲート酸化層１３０が従来通りに、厚さ４００〜８００Åで、トレンチ１２０、１２２、１２４、及び１２６の側壁に成長させられる。
【００１８】次に図４に示すように、少なくとも各トレンチの幅と同程度の厚さを有する多結晶シリコン層１３２を堆積することによって、トレンチがプレーナ化（ｐｌａｎａｒｉｚｅｄ）される。この比較的厚い多結晶シリコン層１３２は、マスクをされていない部分が、ドライエッチングによって取り除かれ、他の部分が厚さ０．５μｍで残される。フォトレジスト（図示されていない）によって主面をプロテクトし、基板の裏側の多結晶シリコン及び酸化層が、ウエットケミカルエッチングによって取り除かれる。残された多結晶シリコン層１３２は、続いて２Ω／ｃｍ２未満にドープされる。次に多結晶シリコン層１３２をマスクし、第２の多結晶シリコンのエッチングが実施され、図４に示すような、後続の処理のための窓を画定する構造が形成される。ＬＯＣＯＳ酸化プロセスを用いることによって、酸化層の段差高さが減少され、従来技術の“多結晶シリコンストリンガー”問題が解決される。
【００１９】次に図５に示すように、イオン加速電圧約６０ｋｅＶ及びドーズ量３×１０１３〜４×１０１３／ｃｍ２で、ホウ素を注入し拡散することによって、最終的な表面の不純物濃度が約２×１０１７／ｃｍ３のドープされたＰ−ボディ領域１３４、１３６、及び１３８が形成される。
【００２０】次に、イオン加速電圧６０〜１２０ｋｅＶ及びドーズ量１×１０１５〜１×１０１６／ｃｍ２で、砒素の注入及び拡散が実施され、図６に示すように、最終的な表面の不純物濃度が５×１０１９／ｃｍ３のＮ＋ソース領域１４０、及び１４２が形成される。Ｎ＋ソース領域１４０、及び１４２の深さは約０．５μｍである。
【００２１】次に図７に示すようにホウリンケイ酸ガラス（ＢＰＳＧ）層１４６が、従来通りにトランジスタ構造の全体の上に厚さ約１．３５μｍで堆積される。次に図８に示すように、ＢＰＳＧ層１４６がマスクされそしてパターンされて、トランジスタ構造に、電気的な接続開口部１５０、１５２、１５４、及び１５６を画定する。次にＢＰＳＧ層１４６は従来通りにリィフロー（ｒｅｆｌｏｗ）され、隅を滑らかにされる。
【００２２】次に図９に示すようにトランジスタ構造全体をスパッタし、そして従来通りのパターンを施された金属マスク層を用いてエッチングすることによって、金属層１６０ａ及び１６０ｂ（例えばアルミニウムまたは１％のシリコンが加えられたアルミニウム）が堆積される。エッジターミネーション領域にある多結晶シリコン１３２ａもまた、この過程でエッチングによって取り除かれる。このウェット金属エッチング及び残留シリコン除去エッチング過程では、金属層１６０が、ターミネーション領域でエッチングによって取り除かれ、このターミネーション領域の多結晶シリコン層の不必要な部分１３２ａもまたエッチングによって取り除かれる。従って、この過程では不必要な多結晶シリコン１３２ａを取り除くための分離マスク層が必要ではない。
【００２３】次に図１０に示すように、ＰＳＧまたはプラズマニトリドの様な表面処理層１６２が、従来通りに堆積され、そしてマスク過程によってゲート領域とソース領域とを接続するためのボンディングパッドホール（図示されていない）が形成される。」
「【００３２】また図１０の構造に示されるように、フィールドリング１１２、及び１１４は絶縁されたトレンチ１２６によって分離されているので、フィールドリングを互いに接近して配置することが可能となり、チップ表面の面積を節約することができる。より多くのフィールドリングを同様の方法によって形成することもできる。トレンチ１２６は多結晶シリコンが満たされており、電気的にフロートした状態である。トレンチ１２４にもまた多結晶シリコンが満たされており、そしてトレンチ１２０、及び１２２を満たす多結晶シリコンと（９図以外の平面で）接続されているゲートフィンガ電極に電気的に接続されている。ドレイン電極は、従来通りに基板の裏側面（図示されていない）に形成されている。トレンチ１２２のすぐ右側の領域は、ノンアクティブ（ソースまたはボディ）領域であって、ターミネーション構造に隣接するダミーセルとして働く。このダミーセルはある実施例では省略することができる。また、これまで説明されたプロセスは、ここで説明された以外のターミネーションを有するトランジスタに於ても実施することができる。」
　
（ア）刊行物１の００１６段落には、「次にマスク層１０４を取り除いた後に、図２に示す厚さ５０００〜８０００Åのシリコンからなるローカル酸化層（ＬＯＣＯＳ）１１８が形成され、」と記載されており、「マスク層１０４」を取り除いた後に「ローカル酸化層（ＬＯＣＯＳ）１１８」をどのように形成するのか不明であるが、刊行物１の「【特許請求の範囲】」の「【請求項８】」には、「ＤＭＯＳ電界効果トランジスタの製造方法であって、　主面を有する第１導電型の半導体基板を提供する過程と、　前記主面上にパターンを施されたマスク層を形成する過程と、　前記パターンを施されたマスク層によって露出された、前記主面の前記部分の下の前記基板の一部に前記トランジスタの第２導電型のドープされた深いボディ領域を形成する過程と、　前記パターンを施されたマスク層によって露出された、前記主面の部分に局部的に酸化層を形成する過程と、」と記載されており、「第２導電型のドープされた深いボディ領域」を形成するために用いた「パターンを施されたマスク層」をマスクとして、「局部的に酸化層を形成する」ことが記載されており、刊行物１の００１６段落の記載が、刊行物１の「請求項８」記載された発明の実施例であることを考慮すると、刊行物１の００１６段落の上記記載は誤記であり、刊行物１には、「ドープされたＰ＋ボディ領域１０６、及び１０８」並びに「Ｐ＋フィールドリング１１０、１１２、及び１１４」を形成するのに用いた「マスク層１０４」によって露出された主面の部分に「ローカル酸化層（ＬＯＣＯＳ）１１８」を形成することが記載されていることは明らかである。
（イ）刊行物１の図２より、「ローカル酸化層（ＬＯＣＯＳ）１１８」が複数の箇所に形成されることは明らかである。
（ウ）刊行物１の図１に図示されていた「マスク層１０４」が、図２ないし図１０では図示されていないことから、「マスク層１０４」が除去されることは明らかである。
（エ）刊行物１の００１７段落及び００１８段落には、「トレンチ１２０、１２２、及び１２４は、ゲート電極用のトレンチとして働き、トレンチ１２４、及び１２６は、各フィールドリングを分離している。トレンチの壁と両隅が、等方性プラズマラウンドホールエッチング（Ｉｓｏｔｒｏｐｉｃ　ｐｌａｓｍａ　ｒｏｕｎｄ　ｈｏｌｅ　ｅｔｃｈｉｎｇ）と犠牲的な酸化層の成長とによって滑らかにされ、続いてその犠牲的な酸化層を取り除いた後に、ゲート酸化層１３０が従来通りに、厚さ４００〜８００Åで、トレンチ１２０、１２２、１２４、及び１２６の側壁に成長させられる。　【００１８】次に図４に示すように、少なくとも各トレンチの幅と同程度の厚さを有する多結晶シリコン層１３２を堆積することによって、トレンチがプレーナ化（ｐｌａｎａｒｉｚｅｄ）される。この比較的厚い多結晶シリコン層１３２は、マスクをされていない部分が、ドライエッチングによって取り除かれ、他の部分が厚さ０．５μｍで残される。フォトレジスト（図示されていない）によって主面をプロテクトし、基板の裏側の多結晶シリコン及び酸化層が、ウエットケミカルエッチングによって取り除かれる。残された多結晶シリコン層１３２は、続いて２Ω／ｃｍ２未満にドープされる。次に多結晶シリコン層１３２をマスクし、第２の多結晶シリコンのエッチングが実施され、図４に示すような、後続の処理のための窓を画定する構造が形成される。」と記載されており、刊行物１の図４に示された「多結晶シリコン層１３２」は、「ゲート電極用のトレンチ」内に「ゲート酸化膜１３０」を介して形成されるから、ゲート電極としての機能を有することは明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明１」という。）が記載されている。
「ＤＭＯＳトランジスタの製造方法であって、
　シリコン基板上に、Ｎ−にドープされたエピタキシャル層１００を形成する工程と、
　前記エピタキシャル層１００の主面の上に、窒化シリコンのマスク層１０４が配置され、パターンを施され、そしてエッチングされる工程と、
　ホウ素を、前記マスク層１０４を通して注入することによってプリデポジションし、そしてドライブインし、ドープされたＰ＋ボディ領域１０６及び１０８、並びにＰ＋フィールドリング１１０、１１２及び１１４を形成する工程と、
　前記マスク層１０４によって露出された、前記エピタキシャル層１００の主面の複数の部分に局所的にローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程と、
　前記ローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程の後に、前記Ｐ＋ボディ領域１０６及び１０８、並びに前記Ｐ＋フィールドリング１１０、１１２及び１１４の間にトレンチ１２０、１２２、１２４及び１２６を形成する工程と、
　前記マスク層１０４を除去する工程と、
　前記トレンチ１２０、１２２、１２４及び１２６が形成され、前記マスク層１０４が除去された後に、多結晶シリコン層１３２を堆積する工程と、
　前記多結晶シリコン層１３２のマスクされない部分をエッチングし、ゲート電極を形成する工程と、
　ホウ素を注入し拡散することによって、Ｐ−ボディ領域１３４、１３６及び１３８を形成する工程と、
　砒素を注入し拡散することによって、Ｎ＋ソース領域１４０及び１４２を形成する工程と、
　ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６を全面に堆積し、マスクしてパターンを形成する工程と、
　金属層１６０ａ及び１６０ｂを形成する工程であって、金属層１６０ａは、前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターンであって、金属層１６０ｂは、前記ゲート電極と接続するアルミニウムからなるパターンである、該工程とを有することを特徴とするＤＭＯＳトランジスタの製造方法。」
　
（オ）また、刊行物１の００１６段落及び００１７段落には、「【００１６】次にマスク層１０４を取り除いた後に、図２に示す厚さ５０００〜８０００Åのシリコンからなるローカル酸化層（ＬＯＣＯＳ）１１８が形成され、アクティブトランジスタセル及びトランジスタのターミネーション部分を画定する。（図１から図１０では、トランジスタのターミネーション領域は図の右側に配置され、トランジスタの中心のアクティブセル部分は図の左側に配置されている。また、プロセス過程は模式的に示されていて、その寸法比は実際のものとは異なる。）　【００１７】次に図３では、ＬＴＯ（低い温度で形成された酸化層）第２マスク層（図示されていない）が従来通りに堆積され、そしてパターンを施され、異方性の反応性イオンエッチングによって、深さ１．５〜３μｍ、幅１〜２μｍのトレンチ１２０、１２２、１２４及び１２６が形成される。トレンチ１２０、１２２、及び１２４は、ゲート電極用のトレンチとして働き、トレンチ１２４、及び１２６は、各フィールドリングを分離している。トレンチの壁と両隅が、等方性プラズマラウンドホールエッチング（Ｉｓｏｔｒｏｐｉｃ　ｐｌａｓｍａ　ｒｏｕｎｄ　ｈｏｌｅ　ｅｔｃｈｉｎｇ）と犠牲的な酸化層の成長とによって滑らかにされ、続いてその犠牲的な酸化層を取り除いた後に、ゲート酸化層１３０が従来通りに、厚さ４００〜８００Åで、トレンチ１２０、１２２、１２４、及び１２６の側壁に成長させられる。」と記載されており、刊行物１の「ローカル酸化層（ＬＯＣＯＳ）１１８」の厚さは「５０００〜８０００Å」であり、「ゲート酸化層１３０」の厚さは「４００〜８００Å」であるから、刊行物１には、「ゲート酸化層」よりも厚い「ローカル酸化層（ＬＯＣＯＳ）１１８」を形成することが記載されている。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明２」という。）が記載されている。
「ＤＭＯＳトランジスタの製造方法であって、
　シリコン基板上に、Ｎ−にドープされたエピタキシャル層１００を形成する工程と、
　前記エピタキシャル層１００の主面の上に、窒化シリコンのマスク層１０４が配置され、パターンを施され、そしてエッチングされる工程と、
　ホウ素を、前記マスク層１０４を通して注入することによってプリデポジションし、そしてドライブインし、ドープされたＰ＋ボディ領域１０６及び１０８を形成する工程と、
　前記マスク層１０４によって露出された、前記エピタキシャル層１００の主面の複数の部分に局所的にゲート酸化層よりも厚いローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程と、
　トレンチ１２０、１２２、１２４及び１２６を形成する工程と、
　前記トレンチ１２０、１２２、１２４及び１２６が形成され、前記マスク層１０４が除去された後に、多結晶シリコン層１３２を堆積する工程と、
　前記多結晶シリコン層１３２のマスクされない部分をエッチングし、ゲート電極を形成する工程と、
　ホウ素を注入し拡散することによって、Ｐ−ボディ領域１３４、１３６及び１３８を形成する工程と、
　砒素を注入し拡散することによって、Ｎ＋ソース領域１４０及び１４２を形成する工程と、
　ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６を全面に堆積し、マスクしてパターンを形成する工程と、
　金属層１６０ａ及び１６０ｂを形成する工程であって、金属層１６０ａは、前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターンであって、金属層１６０ｂは、前記ゲート電極と接続するアルミニウムからなるパターンである、該工程とを有することを特徴とするＤＭＯＳトランジスタの製造方法。」
　
（４−２−２）刊行物２：特開昭６３−２６３７６９号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開昭６３−２６３７６９号公報（以下、「刊行物２」という。）には、第１図ないし第５図とともに以下の事項が記載されている。
「〔実施例〕
　第１図は本発明の一実施例を示すものであって、縦形ＭＯＳＦＥＴの形成された半導体装置の周辺部の一部断面図である。同図において、Ｉはユニットセル部で、縦形ＭＯＳＦＥＴの一部が示される。このＭＯＳＦＥＴの構造は第３図で既に説明したものと全く同じであり、第３図と共通の構成部分に対して同一の指示番号記号を与えてある。
ＩＩは周辺部であって、第３図におけるプレーナ構造のフィールド酸化膜１１に対応する部分１４は選択酸化技術により基体内に一部が埋め込まれるように形成した酸化膜、いわゆる“ＬＯＣＯＳ構造”を有するＳｉＯ２膜（１４）である。ユニットセル部周辺のｐ層からなるウェル９のｐｎ接合は上記のＬＯＣＯＳ酸化膜１４の直下に終端部Ｚを有する。
　このような縦形ＭＯＳＦＥＴユニットセルと周辺ＬＯＣＯＳ構造を有する半導体装置を製造するにあたっては、例えば下記のようなプロセスに従う。
（１）　ｎ型Ｓｉ基板１を用意。ドレインｎ＋層２形成。
（２）　ｐ型ウェル３，９の形成。（例えば、ボロン（Ｂ）を選択的にイオン打ち込みする）
（３）　ＳｉＯ２膜、Ｓｉ３Ｎ４膜よりなるマスクの形成。
（４）　ＬＯＣＯＳ酸化膜１４の形成。
（５）　ゲートのためのＳｉＯ２膜５形成。
（６）　ポリＳｉゲート６形成。
（７）　ゲートをマスクにチャネルｐ層３ａ・ソースｎ＋層４のセルファライン拡散。
（８）　ＰＳＧ膜１５デボジション・コンタクトホトエッチ。
（９）　Ａｌスパッタ・パターニングによる電極７、８形成。
　第２図は完成した半導体チップの全体平面図を示し、Ｉは縦形ＭＯＳＦＥＴのユニットセル部、ＩＩはＩを取り囲み、ＬＯＣＯＳ酸化膜を有する周辺部である。
　上記実施膜から得られる作用効果は下記のとおりである。
（１）　プレーナ構造のフィールド酸化膜（１１）は半導体基板の熱処理工程で基板表面に厚く形成され、第４図（Ａ）に示すようにさらにその上にＣＶＤ法によるＰＳＧ膜１５を堆積することで、基板面からの厚さｄ１は１．５〜２．０μｍ程度となる。これに対してＬＯＣＯＳ酸化膜は酸化性雰囲気中での比較的低温酸化により第４図（Ｂ）に示すように基板内部に埋め込まれるように形成され、酸化膜１４の厚さｄ２が０．９μｍであっても、基板より上の高さｄ３は０．４μｍ程度で、この上にＰＳＧ膜１５を堆積しても１．０μｍ程にしかならない。
（２）　上記（１）によってＬＯＣＯＳ酸化膜の場合表面段差が低減され、この上に形成されるＡｌ配線等の段切れが防止される。
（３）　周辺部での酸化膜厚自体は十分に厚く形成できるから、この膜直下でｐｎ接合が終端するｐウェル周辺での電界が緩和され耐圧が確保できる
（４）　縦方向のスケールダウンと同時に横方向のスケールダウンが可能となり、たとえば従来のゲート長５μｍが周辺をＬＯＣＯＳ化することにより２〜３μｍあるいはそれ以下に微細化することができ、パワーＭＯＳＦＥＴの高性能化（低抵抗化）が実現する。
（５）　ＩＣのプロセスの標準化が可能となり、パワーＭＯＳ内蔵ＩＣ化が容易となった。
　以上本発明者によってなされた発明を実施例にもとづき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、本発明は、第５図に示すように、周辺部に、ｐ型拡散層（フィールドミッティングリング）１０を形成してもよい。この場合、前記ｐ型拡散層１０は、ｐ−ウェル領域３，９と同時に、ボロン（Ｂ）のイオン打込みにより形成するか、又は、ＬＯＣＯＳ酸化膜１４を形成後、それをマスクとして、ｐ型不純物のイオン打込みにより形成すればよい。」（第２頁右上欄第２０行ないし第３頁右上欄第１６行）
　
（４−２−３）刊行物３：特開平６−２９５３８号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開平６−２９５３８号公報（以下、「刊行物３」という。）には、図１とともに以下の事項が記載されている。
「【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
【００１３】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１４】図１は、本発明の一実施例である縦型ＭＩＳＦＥＴ（パワートランジスタ）を塔載する単体構造の半導体装置の概略構成を示すチップレイアウト図、図２は、図１に示す一点鎖線で囲まれた領域１Ａの拡大平面図、図３は、図２に示すＡ−Ａ切断線で切った要部断面図、図４は、図２に示すＢ−Ｂ切断線で切った要部断面図である。
【００１５】図１に示すように、本発明の一実施例である縦型ＭＩＳＦＥＴを塔載する単体構造の半導体装置は、平面形状が方形状に形成された半導体チップ１で構成される。
【００１６】前記半導体チップ１の中央領域（有効領域又は活性領域）２０には、複数個の縦型ＭＩＳＦＥＴ（パワートランジスタ）が配置される。この複数個の縦型ＭＩＳＦＥＴは、行列状に規則的に配置され、電気的に並列に接続される。半導体チップ１の中央領域２０の周囲には周辺領域２１が配置される。この周辺領域２１は、縦型ＭＩＳＦＥＴが配列される領域の周囲を取り囲み、平面形状がリング形状で構成される。
【００１７】前記半導体チップ１は、基本的に単層配線構造（単層アルミニウム配線構造）で構成される。半導体チップ１の中央領域２０には、その大半の領域にソース配線１０Ａが構成され、その一部の領域にゲート配線１０Ｂが構成される。また、半導体チップ１の周辺領域２１には、その大半の領域に前記ソース配線１０Ａと同電位の配線（ソースフィールドプレート）１０Ｃが構成され、その一部の領域にゲート配線１０Ｂが構成される。つまり、本実施例の半導体装置は、ゲート抵抗を低減する目的として、ゲート配線１０Ｂを半導体チップ１の周辺領域２１にも配置している。
【００１８】前記半導体チップ１は、図２、図３及び図４に示すように、例えば単結晶珪素からなるｎ＋型半導体基板１１の主面上にｎ型エピタキシャル層１２が形成された半導体基板を主体にして構成される。
【００１９】前記半導体基板の中央領域即ち半導体チップ１の中央領域２０において、ｎ型エピタキシャル層１２の主面には、縦型ＭＩＳＦＥＴが構成される。この縦型ＭＩＳＦＥＴは、フィールド絶縁膜４で周囲を囲まれたｎ型エピタキシャル層１２の活性領域の主面に構成される。つまり、縦型ＭＩＳＦＥＴは、チャネル形成領域、ソース領域、ドレイン領域、ゲート絶縁膜５及びゲート電極６等で構成される。チャネル形成領域は、ｎ型エピタキシャル層１２の主面に形成されたｐ型半導体領域８で構成される。このｐ型半導体領域８には、ソース配線１０Ａとのオーミック接続を目的として、ｐ型半導体領域２が一体に構成される。ソース領域は、ｐ型半導体領域８の主面に形成されたｎ＋型半導体領域７で構成される。ドレイン領域は、半導体基板（ｎ＋型半導体基板１１及びｎ型エピタキシャル層１２）で構成される。ゲート絶縁膜５は例えば熱酸化法で形成された酸化珪素膜で形成される。ゲート電極６は例えば多結晶珪素膜で形成される。フィールド絶縁膜４は例えば選択酸化法で形成された酸化珪素膜で形成される。
【００２０】前記縦型ＭＩＳＦＥＴのチャネル形成領域であるｐ型半導体領域８（及び２）、ソース領域であるｎ＋型半導体領域７の夫々にはソース配線１０Ａが接続される。ソース配線１０Ａは、半導体基板の中央領域２０において、層間絶縁膜９上に延在し、この層間絶縁膜９に形成された接続孔（コンタクト部）９ａを通してｐ型半導体領域８、ｎ＋型半導体領域７の夫々に接続される。層間絶縁膜９は例えばＰＳＧ膜で形成される。
【００２１】前記半導体基板の周辺領域即ち半導体チップ１の周辺領域２１において、ｎ型エピタキシャル層１２の主面にはｐ型半導体領域３が構成される。このｐ型半導体領域３は、ｎ型エピタキシャル層１２とｐｎ接合即ちダイオート接合を形成する。ｐ型半導体領域３は、半導体基板の周辺領域２１に沿って形成され、縦型ＭＩＳＦＥＴが形成された領域（半導体基板の中央領域２０）の周囲を囲んでいる。ｐ型半導体領域３は、ｐ型半導体領域２と同一製造工程で形成される。
【００２２】前記ｎ型エピタキシャル層１２とダイオード接合を形成するｐ型半導体領域３には、前記ソース配線１０Ａと電気的に接続された配線１０Ｃが接続される。この配線１０Ｃは、半導体基板の周辺領域２１において、層間絶縁膜９上に延在し、この層間絶縁膜９に形成された接続孔（第２コンタクト部）９ｃを通してｐ型半導体領域３に接続される。つまり、ｐ型半導体領域３には、ソース領域であるｎ＋型半導体領域７と同電位の電圧が印加される。
【００２３】前記縦型ＭＩＳＦＥＴのゲート電極６にはゲート配線１０Ｂが接続される。このゲート配線１０Ｂは、半導体基板の中央領域２０及び周辺領域２１において、層間絶縁膜９上に延在し、この層間絶縁膜９に形成された接続孔（第１コンタクト部）１０ｂを通してゲート電極６に接続される。
【００２４】前記ソース配線１０Ａ上、ゲート配線１０Ｂ上及び配線１０Ｃ上を含む半導体基板の全面には最終保護膜（図示せず）が形成される。最終保護膜は例えばポリイミド系樹脂膜で形成される。
【００２５】前記ゲート電極１０Ｂのうち、半導体基板の周辺領域２１に延在するゲート配線１０Ｂをゲート電極６に接続する接続孔（第１コンタクト部）９ｂは、ゲート配線１０Ｂの延在方向に沿って複数個設けられている。また、前記ｐ型半導体領域３に配線１０Ｃを接続する接続孔（第２コンタクト部）９ｃは、配線１０Ｃの延在方向に沿って複数個設けられている。これらの接続孔９ｂ、接続孔９ｃの夫々は、ゲート配線１０Ｂの延在方向に沿って交互に配置されている。このように、半導体基板の周辺領域に設けられた接続孔９ｂ、接続孔９ｃの夫々をゲート配線１０Ｂの延在する方向に沿って交互に配置することにより、接続孔９ｂ、接続孔９ｃの夫々の占有面積が相殺されるので、接続孔９ｂ、接続孔９ｃの夫々を並列に配置する場合に比ベて、同一マスクルールにおいて２０〜２５μｍ程度の周辺長を短くすることができる。つまり、周辺長が１５０μｍの素子でチップサイズが５．０ｍｍ×５．０ｍｍの場合、中央領域２０を１．７％程度大きくすることができる。これは、そのままオン抵抗を１．７％低減できることであり、性能向上を意味する。また、オン抵抗を一定とすれば、半導体基板の中央領域２０の面積を１．７％低減することと等価であり、半導体チップ１の縮小に寄生できる。この結果、半導体チップ（半導体基板）１の周辺領域２１の増大を抑えることができる。」
　
（４−３）対比
　補正発明と刊行物発明１とを対比する。
（ア）刊行物発明１の「Ｎ−にドープされたエピタキシャル層１００」が形成された「シリコン基板」、及び「パターンを施され、そしてエッチングされ」た「マスク層１０４」は、それぞれ補正発明の「主要な表面領域を有し第１導電型である半導体基板」及び「パターンをなすマスク層」に相当する。よって、刊行物発明１の「シリコン基板上に、Ｎ−にドープされたエピタキシャル層１００を形成する工程と、　前記エピタキシャル層１００の主面の上に、窒化シリコンのマスク層１０４が配置され、パターンを施され、そしてエッチングされる工程」は、補正発明の「（ａ）主要な表面領域を有し第１導電型である半導体基板を用意する過程と、　（ｂ）前記主要な表面領域上にパターンをなすマスク層を形成する過程」に相当する。
（イ）刊行物発明１の「Ｐ＋ボディ領域１０６及び１０８」、及び「Ｐ＋フィールドリング１１０、１１２及び１１４」は、それぞれ補正発明の「深いボディ領域」及び「フィールドリング」に相当する。よって、刊行物発明１の「ホウ素を、前記マスク層１０４を通して注入することによってプリデポジションし、そしてドライブインし、ドープされたＰ＋ボディ領域１０６及び１０８、並びにＰ＋フィールドリング１１０、１１２及び１１４を形成する工程」は、補正発明の「（ｃ）前記パターンをなすマスク層によって露出された前記基板の一部に於いて、前記第１導電型と異なる第２導電型のドーパントのドーピングを施して、前記トランジスタのアクティブ領域における深いボディ領域と、前記深いボディ領域を横方向から外囲する形で延在する同心の複数のフィールドリングとを含む、第２導電型の領域を形成する過程」に相当する。
（ウ）刊行物発明１の「ローカル酸化層（ＬＯＣＯＳ）１１８」は、補正発明の「酸化層」に相当する。よって、刊行物発明１の「前記マスク層１０４によって露出された、前記エピタキシャル層１００の主面の複数の部分に局所的にローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程」は、補正発明の「（ｅ）」「前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程」に相当する。
（エ）刊行物発明１の「トレンチ１２０、１２２、１２４及び１２６」は、補正発明の「複数の溝」に相当する。よって、刊行物発明１の「前記ローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程の後に、前記Ｐ＋ボディ領域１０６及び１０８、並びに前記Ｐ＋フィールドリング１１０、１１２及び１１４の間にトレンチ１２０、１２２、１２４及び１２６を形成する工程」は、補正発明の「（ｆ）前記酸化層を形成する（ｅ）過程の後に、前記基板上の前記第２の導電型の領域同士の間に複数の溝を形成する過程」に相当する。
（オ）刊行物発明１の「前記マスク層１０４を除去する工程」は、補正発明の「（ｇ）前記パターンをなすマスク層を除去する過程」に相当する。
（カ）刊行物発明１の「多結晶シリコン層１３２」は、補正発明の「導電性材料の層」に相当する。よって、刊行物発明１の「前記トレンチ１２０、１２２、１２４及び１２６が形成され、前記マスク層１０４が除去された後に、多結晶シリコン層１３２を堆積する工程」は、補正発明の「（ｈ）前記溝を形成する（ｆ）過程と前記パターンをなすマスク層を除去する（ｇ）過程によって得られた構造の上に導電性材料の層を形成する過程」に相当する。
（キ）刊行物発明１の「前記多結晶シリコン層１３２のマスクされない部分をエッチングし、ゲート電極を形成する工程」は、補正発明の「（ｉ）前記導電性材料の層をパターン形成して、前記溝の少なくとも１つに前記電界効果トランジスタのゲートを形成する過程」に相当する。
（ク）刊行物発明１の「Ｐ−ボディ領域１３４、１３６及び１３８」及び「Ｎ＋ソース領域１４０及び１４２」は、補正発明の「ボディ領域」及び「ソース領域」に相当する。よって、刊行物発明１の「ホウ素を注入し拡散することによって、Ｐ−ボディ領域１３４、１３６及び１３８を形成する工程と、　砒素を注入し拡散することによって、Ｎ＋ソース領域１４０及び１４２を形成する工程」は、補正発明の「（ｊ）前記基板上に前記第２導電型のドーパントでドーピングを施された第１領域を形成する過程であって、前記第１領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成される、該過程と、　（ｋ）前記基板上に前記第１導電型のドーパントでドーピングを施された第２領域を形成する過程であって、前記第２領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成され、前記第１及び第２の領域がそれぞれ前記トランジスタのアクティブ領域におけるボディ領域及びソース領域となる、該過程」に相当する。
（ケ）刊行物発明１の「ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６」は、補正発明の「絶縁体層」に相当する。よって、刊行物発明１の「ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６を全面に堆積し、マスクしてパターンを形成する工程」は、補正発明の「（ｌ）前記第１の領域を形成する（ｊ）過程と前記第２の領域を形成する（ｋ）過程によって得られた構造の上にパターンを形成した絶縁体層を形成する過程」に相当する。
（コ）刊行物発明１の「前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターン」及び「前記ゲート電極と接続するアルミニウムからなるパターン」は、補正発明の「深いボディ領域、ボディ領域、及びソース領域と接続する金属パターン」及び「前記ゲート電極と接続する金属パターン」に相当する。よって、刊行物発明１の「金属層１６０ａ及び１６０ｂを形成する工程であって、金属層１６０ａは、前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターンであって、金属層１６０ｂは、前記ゲート電極と接続するアルミニウムからなるパターンである、該工程」は、補正発明の「（ｍ）前記絶縁体層を形成する（ｌ）過程によって得られた構造の上にパターンをなす相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深いボディ領域、ボディ領域、及びソース領域と接続する金属パターンである第１相互接続部分と、前記ゲート電極と接続する金属パターンである第２相互接続部分とを含む、該過程」に相当する。また、「ＤＭＯＳトランジスタ」が「電界効果トランジスタ」であることは、当業者に自明な事項である。
　
よって、補正発明と刊行物発明１とは、
「電界効果トランジスタの製造方法であって、
　（ａ）主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
　（ｂ）前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
　（ｃ）前記パターンをなすマスク層によって露出された前記基板の一部に於いて、前記第１導電型と異なる第２導電型のドーパントのドーピングを施して、前記トランジスタのアクティブ領域における深いボディ領域と、前記深いボディ領域を横方向から外囲する形で延在する同心の複数のフィールドリングとを含む、第２導電型の領域を形成する過程と、
　（ｅ）前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程と、
　（ｆ）前記酸化層を形成する（ｅ）過程の後に、前記基板上の前記第２の導電型の領域同士の間に複数の溝を形成する過程と、
　（ｇ）前記パターンをなすマスク層を除去する過程と、
　（ｈ）前記溝を形成する（ｆ）過程と前記パターンをなすマスク層を除去する（ｇ）過程によって得られた構造の上に導電性材料の層を形成する過程と、
　（ｉ）前記導電性材料の層をパターン形成して、前記溝の少なくとも１つに前記電界効果トランジスタのゲートを形成する過程と、
　（ｊ）前記基板上に前記第２導電型のドーパントでドーピングを施された第１領域を形成する過程であって、前記第１領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成される、該過程と、
　（ｋ）前記基板上に前記第１導電型のドーパントでドーピングを施された第２領域を形成する過程であって、前記第２領域は、前記主要な平面の露出された部分から前記基板の内部に延在する形で形成され、前記第１及び第２の領域がそれぞれ前記トランジスタのアクティブ領域におけるボディ領域及びソース領域となる、該過程と、
　（ｌ）前記第１の領域を形成する（ｊ）過程と前記第２の領域を形成する（ｋ）過程によって得られた構造の上にパターンを形成した絶縁体層を形成する過程と、
　（ｍ）前記絶縁体層を形成する（ｌ）過程によって得られた構造の上にパターンをなす相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深いボディ領域、ボディ領域、及びソース領域と接続する金属パターンである第１相互接続部分と、前記ゲート電極と接続する金属パターンである第２相互接続部分とを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」
である点で一致し、以下の点で相違している。
　
〈相違点１〉
　補正発明は、「（ｄ）前記パターンをなすマスク層の最外末端領域（１１６）において追加の開口を形成する過程であって、前記最外末端領域（１１６）は、トランジスタのアクティブ領域を外囲する領域であって前記複数のフィールドリングのなかの最外フィールドリングから前記アクティブ領域側でない外側に延在する領域である、該過程と、　（ｅ）前記最外末端領域（１１６）において追加の開口を形成する（ｄ）過程の後に、前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程」を有し、「前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する」工程の前に、「前記パターンをなすマスク層の最外末端領域（１１６）において追加の開口を形成する」のに対し、刊行物発明１は、そのような工程を有さず、「マスク層１０４によって露出された、エピタキシャル層１００の主面の複数の部分に局所的にローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程」の前に、「マスク層１０４」に追加の開口を形成しない点。
　
（４−４）相違点についての検討
　以下、相違点について検討する。
〈相違点１について〉
（ア）刊行物２の「第１図は本発明の一実施例を示すものであって、縦形ＭＯＳＦＥＴの形成された半導体装置の周辺部の一部断面図である。同図において、Ｉはユニットセル部で、縦形ＭＯＳＦＥＴの一部が示される。このＭＯＳＦＥＴの構造は第３図で既に説明したものと全く同じであり、第３図と共通の構成部分に対して同一の指示番号記号を与えてある。　ＩＩは周辺部であって、第３図におけるプレーナ構造のフィールド酸化膜１１に対応する部分１４は選択酸化技術により基体内に一部が埋め込まれるように形成した酸化膜、いわゆる“ＬＯＣＯＳ構造”を有するＳｉＯ２膜（１４）である。ユニットセル部周辺のｐ層からなるウェル９のｐｎ接合は上記のＬＯＣＯＳ酸化膜１４の直下に終端部Ｚを有する。」（第２頁左下欄第１行ないし同頁同欄第１５行）との記載、「（３）周辺部での酸化膜厚自体は十分に厚く形成できるから、この膜直下でｐｎ接合が終端するｐウェル周辺での電界が緩和され耐圧が確保できる」（第３頁左上欄第１４行ないし同頁同欄第１６行）との記載、第１図及び第２図より、刊行物２には、耐圧を確保するため「縦形ＭＯＳＦＥＴ」の「周辺部」に「ＬＯＣＯＳ酸化膜１４」を形成することが記載されている。そして、刊行物２に記載の「縦形ＭＯＳＦＥＴ」の「周辺部」及び「ＬＯＣＯＳ酸化膜１４」は、補正発明の「最外末端領域」及び「酸化層」に相当する。
（イ）刊行物３の「この縦型ＭＩＳＦＥＴは、フィールド絶縁膜４で周囲を囲まれたｎ型エピタキシャル層１２の活性領域の主面に構成される。つまり、縦型ＭＩＳＦＥＴは、チャネル形成領域、ソース領域、ドレイン領域、ゲート絶縁膜５及びゲート電極６等で構成される。チャネル形成領域は、ｎ型エピタキシャル層１２の主面に形成されたｐ型半導体領域８で構成される。このｐ型半導体領域８には、ソース配線１０Ａとのオーミック接続を目的として、ｐ型半導体領域２が一体に構成される。ソース領域は、ｐ型半導体領域８の主面に形成されたｎ＋型半導体領域７で構成される。ドレイン領域は、半導体基板（ｎ＋型半導体基板１１及びｎ型エピタキシャル層１２）で構成される。ゲート絶縁膜５は例えば熱酸化法で形成された酸化珪素膜で形成される。ゲート電極６は例えば多結晶珪素膜で形成される。フィールド絶縁膜４は例えば選択酸化法で形成された酸化珪素膜で形成される。」（００１９段落）との記載、及び図１ないし図４より、刊行物３には、「縦型ＭＩＳＦＥＴ」の「周囲」に「フィールド絶縁膜４」を形成することが記載されている。そして、刊行物３に記載の「縦型ＭＩＳＦＥＴ」の「周囲」、及び「フィールド絶縁膜４」は、補正発明の「最外末端領域」及び「酸化層」に相当する。
（ウ）また、半導体基板の表面に形成したパターンをなすマスク層を用いてドーパントのドーピングを施し、その後、前記パターンをなすマスク層に追加の開口を形成し、露出する表面を酸化して酸化層を形成することにより、ドーピング用のマスクと酸化用のマスクとを兼用する技術は、以下の周知文献１に記載されているように従来周知である。
・周知文献１．特開平４−２４２９３４号公報（００３７段落ないし００４４段落、及び図３参照）には、「耐酸化性膜パターン」（「パターンをなすマスク層」に相当。）を用いて「不純物のイオン注入」（「ドーパントのドーピング」に相当。）を行い、その後、「耐酸化性膜パターン」をパターニングし、「選択酸化」（「酸化」に相当。）を行うことが記載されている。
「【００３７】ＣＭＯＳ集積回路における素子分離および反転防止不純物層の形成に際し、第１導電型領域の耐酸化性膜パターンをパターニングする際に用いた第１のレジストパターンを残したままで、反転防止不純物層形成のための不純物イオン注入を行い、このレジストパターン除去後、再びレジストパターンを形成し、これをマスクとして第２導電型領域の耐酸化性膜パターンを形成し、さらにこの第２のレジストパターンを残したままで、反転防止不純物層形成のための不純物イオン注入を行い、この後選択酸化を行うものである。
【００３８】この方法を、図３（ａ）乃至図３（ｅ）に示す。
【００３９】まず、面方位（１００）、比抵抗１〜５０Ωｃｍのｐ型またはｎ型シリコン基板１１を用意し、通常の方法でｐウェル１２およびｎウェル１３を順次形成する。次に、図３（ａ）に示すように、この表面に膜厚３０ｎｍ程度の熱酸化膜１４を形成した後、膜厚１５０ｎｍ程度の窒化シリコン膜１５を順次形成する。
【００４０】この後、図３（ｂ）に示すように、通常のフォトレジスト工程により第１の領域（ここではｎチャネルＭＯＳＦＥＴ形成領域）の素子領域上および第２の領域（ここではｐチャネルＭＯＳＦＥＴ形成領域）全体を第１のレジストパターン１６で被覆し、反応性イオンエッチングを用いて第１の領域のフィールド酸化膜形成領域の窒化シリコン膜１５をエッチングする。そしてこの第１のレジストパターン１６を残したまま、この第１のレジストパターン１６をマスクとして、フィールドイオン注入を行い、ｐ型の反転防止不純物層１７を形成する。ここでは、注入イオン種としてボロンを用い、加速電圧６０ｋｅＶ，ドーズ量１×１０１３ｃｍ−２のイオン注入条件で行う。
【００４１】さらに、図３（ｃ）に示すように、第１のレジストパターン１６を剥離除去した後再び通常のフォトレジスト工程により第２の領域（ここではｎチャネルＭＯＳＦＥＴ形成領域）全体および第２の領域（ここではｐチャネルＭＯＳＦＥＴ形成領域）の素子領域を第２のレジストパターン１８で被覆し、反応性イオンエッチングを用いて第２の領域のフィールド酸化膜形成領域の窒化シリコン膜１５をエッチングする。このとき、シリコン基板がエッチングダメージを受けないように酸化シリコン膜１４と窒化シリコン膜１５との間に十分なエッチング選択比がとれるようなエッチング条件を選ぶようにする。これは図３（ｂ）におけるエッチングにおいても同様である。そしてこの第２のレジストパターン１８を残したまま、この第２のレジストパターン１８をマスクとして、フィールドイオン注入を行う。ここではイオン種としてリン（Ｐ）を用い、加速電圧１００ｋｅＶ，ドーズ量１×１０１３ｃｍ−２のイオン注入条件で行う。
【００４２】この後、図３（ｄ）に示すようにレジストパターン１８を除去し、通常の選択酸化法を用いて酸化を行い、耐酸化性膜としての窒化シリコン膜１５から露呈する領域にフィールド酸化膜２０を形成する。
【００４３】そして最後に、図３（ｅ）に示すように素子形成領域を覆う窒化シリコン膜１５および酸化シリコン膜１４を除去し、通常の方法によりこの素子領域内に順次素子を形成するこのようにして極めて容易に素子分離を行うことができる。
【００４４】従来の方法では３回必要であったリソグラフィ工程がこの方法では２回で済み工程の簡略化をはかることができる。」
（エ）刊行物１の００３２段落には、「ドレイン電極は、従来通りに基板の裏側面（図示されていない）に形成されている。」と記載されているから、刊行物発明１の「ＤＭＯＳトランジスタ」が縦型のＭＯＳトランジスタであることは明らかである。そして、刊行物２及び３に記載の発明も縦型のＭＯＳトランジスタであって、刊行物発明１と、刊行物２及び３に記載の発明とは、同一の技術分野に属するものであるから、刊行物発明１に、刊行物２及び３に記載の発明を適用して「フィールドリング１１４」の外側にも「ローカル酸化層（ＬＯＣＯＳ）１１８」を形成することは当業者ならば容易に想到し得たことであり、その際、刊行物発明１の「ローカル酸化層（ＬＯＣＯＳ）１１８」が形成される領域を確定するのは、「ホウ素」を「注入」するためのマスクとしての機能も有する「マスク層１０４」であるから、刊行物発明１において「ホウ素」を「注入」した後であって、「ローカル酸化層（ＬＯＣＯＳ）１１８」を形成する前に「マスク層１０４」をパターニングして「フィールドリング１１４」の外側に追加して開口を形成し、補正発明の如く、「（ｄ）前記パターンをなすマスク層の最外末端領域（１１６）において追加の開口を形成する過程であって、前記最外末端領域（１１６）は、トランジスタのアクティブ領域を外囲する領域であって前記複数のフィールドリングのなかの最外フィールドリングから前記アクティブ領域側でない外側に延在する領域である、該過程と、　（ｅ）前記最外末端領域（１１６）において追加の開口を形成する（ｄ）過程の後に、前記パターンをなすマスク層によって露出された前記主要な表面領域上の複数の部分を酸化して、酸化層を形成する過程」を有するものとすることは、上記周知技術を考慮すれば、当業者が容易になし得たことである。
　
　したがって、補正発明は、刊行物１ないし刊行物３に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができないものである。
　
（５）まとめ
　よって、本件補正は、特許法第１７条の２第４項に規定する要件を満たさないものであり、仮に、本件補正が、特許法第１７条の２第第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものとみなしても、本件補正後の請求項１に係る発明は、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たさないものであり、特許法第１５９条第１号で読み替えて準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１９年７月２４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし請求項５に係る発明は、平成１８年７月１３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項５に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、上記「２．（１）本件補正の内容（補正前の請求項１）」に記載されている事項により特定されるとおりのものである。
　
４．刊行物に記載された発明
　刊行物１に記載される事項及び発明は、上記「２．（４−２−１）刊行物１：特開平６−１１２４９７号公報」に記載したとおりであり、刊行物２に記載される事項は、上記「２．（４−２−２）刊行物２：特開昭６３−２６３７６９号公報」に記載したとおりであり、刊行物３に記載される事項は、上記「２．（４−２−３）刊行物３：特開平６−２９５３８号公報」に記載したとおりである。
　
５．当審の判断
（１）対比
　本願発明と刊行物発明２とを対比する。
（ア）刊行物発明２の「Ｎ−にドープされたエピタキシャル層１００」が形成された「シリコン基板」、及び「パターンを施され、そしてエッチングされ」た「マスク層１０４」は、それぞれ本願発明の「主要な表面領域を有し第１導電型である半導体基板」及び「パターンをなすマスク層」に相当する。よって、刊行物発明２の「シリコン基板上に、Ｎ−にドープされたエピタキシャル層１００を形成する工程と、　前記エピタキシャル層１００の主面の上に、窒化シリコンのマスク層１０４が配置され、パターンを施され、そしてエッチングされる工程と、」は、本願発明の「主要な表面領域を有し第１導電型である半導体基板を用意する過程と、　前記主要な表面領域上にパターンをなすマスク層を形成する過程」に相当する。　
（イ）刊行物発明２の「Ｐ＋ボディ領域１０６及び１０８」は、本願発明の「深い本体領域」に相当する。よって、刊行物発明２の「ホウ素を、前記マスク層１０４を通して注入することによってプリデポジションし、そしてドライブインし、ドープされたＰ＋ボディ領域１０６及び１０８を形成する工程」は、本願発明の「前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、前記トランジスタの深い本体領域を形成する過程」に相当する。
（ウ）刊行物発明２の「ローカル酸化層（ＬＯＣＯＳ）１１８」は、補正発明の「酸化層」に相当する。よって、刊行物発明２の「前記マスク層１０４によって露出された、前記エピタキシャル層１００の主面の複数の部分に局所的にゲート酸化層よりも厚いローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程」は、本願発明の「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、」「前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程」に相当する。
（エ）刊行物発明２の「トレンチ１２０、１２２、１２４及び１２６」は、本願発明の「複数の溝」に相当する。よって、刊行物発明２の「トレンチ１２０、１２２、１２４及び１２６を形成する工程」は、本願発明の「前記基板上に複数の溝を形成する過程」に相当する。
（オ）刊行物発明２の「多結晶シリコン層１３２」は、本願発明の「導電性材料の層」に相当する。よって、刊行物発明２の「前記トレンチ１２０、１２２、１２４及び１２６が形成され、前記マスク層１０４が除去された後に、多結晶シリコン層１３２を堆積する工程と、　前記多結晶シリコン層１３２のマスクされない部分をエッチングし、ゲート電極を形成する工程」は、本願発明の「前記溝の内部及び前記酸化層の少なくとも一部の上に導電性材料の層を形成する過程であって、前記溝の内部の前記導電性材料の層の部分がトランジスタのゲートとなる、該過程」に相当する。
（カ）刊行物発明２の「Ｐ−ボディ領域１３４、１３６及び１３８」及び「Ｎ＋ソース領域１４０及び１４２」は、本願発明の「本体領域」及び「ソース領域」に相当する。よって、刊行物発明２の「ホウ素を注入し拡散することによって、Ｐ−ボディ領域１３４、１３６及び１３８を形成する工程と、　砒素を注入し拡散することによって、Ｎ＋ソース領域１４０及び１４２を形成する工程」は、本願発明の「前記基板上に前記第２導電型のドーピングを施された第１領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程と、　前記基板上に前記第１導電型のドーピングを施された第２領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程であって、前記第１及び第２のドーピングを施された領域がそれぞれ前記トランジスタの本体領域及びソース領域となる、該過程」に相当する。
（キ）刊行物発明２の「ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６」は、本願発明の「絶縁体層」に相当する。よって、刊行物発明２の「ホウリンケイ酸ガラス（ＢＰＳＧ）層１４６を全面に堆積し、マスクしてパターンを形成する工程」は、本願発明の「前記主要な表面及び前記導電性材料層の上層をなす、パターンを形成した絶縁体層を形成する過程」に相当する。
（ク）刊行物発明２の「前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターン」及び「前記ゲート電極と接続するアルミニウムからなるパターン」は、本願発明の「深いボディ領域、ボディ領域、及びソース領域と接続する金属パターン」及び「前記ゲート電極と接続する金属パターン」に相当する。よって、刊行物発明２の「金属層１６０ａ及び１６０ｂを形成する工程であって、金属層１６０ａは、前記Ｐ＋ボディ領域１０６及び１０８、前記Ｐ−ボディ領域１３４、１３６及び１３８、並びに前記Ｎ＋ソース領域１４０及び１４２と接続するアルミニウムからなるパターンであって、金属層１６０ｂは、前記ゲート電極と接続するアルミニウムからなるパターンである、該工程」は、本願発明の「前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深い本体領域、本体領域、及びソース領域と接続する金属パターンと、前記ゲート電極と接続する金属パターンとを含む、該過程」に相当する。また、「ＤＭＯＳトランジスタ」が「電界効果トランジスタ」であることは、当業者に自明な事項である。
　
　したがって、本願発明と刊行物発明２とは、
「電界効果トランジスタの製造方法であって、
　主要な表面領域を有し第１導電型である半導体基板を用意する過程と、
　前記主要な表面領域上にパターンをなすマスク層を形成する過程と、
　前記マスク層によって露出された前記基板の一部に於いて第２導電型の半導体領域にドーピングを施して、前記トランジスタの深い本体領域を形成する過程と、
　前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程と、
　前記基板上に複数の溝を形成する過程と、
　前記溝の内部及び前記酸化層の少なくとも一部の上に導電性材料の層を形成する過程であって、前記溝の内部の前記導電性材料の層の部分がトランジスタのゲートとなる、該過程と、
　前記基板上に前記第２導電型のドーピングを施された第１領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程と、
　前記基板上に前記第１導電型のドーピングを施された第２領域を、前記主要な平面のマスクされていない部分から前記基板の内部に延在する形で形成する過程であって、前記第１及び第２のドーピングを施された領域がそれぞれ前記トランジスタの本体領域及びソース領域となる、該過程と、
　前記主要な表面及び前記導電性材料層の上層をなす、パターンを形成した絶縁体層を形成する過程と、
　前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた相互接続層を形成する過程であって、前記相互接続層は、前記トランジスタの深い本体領域、本体領域、及びソース領域と接続する金属パターンと、前記ゲート電極と接続する金属パターンとを含む、該過程とを有することを特徴とする電界効果トランジスタの製造方法。」
である点で一致し、以下の点で相違する。
　
〈相違点１〉
　本願発明は、「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、前記表面領域上の複数の部分は、前記トランジスタの末端領域を含み、前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程」を有し、「前記表面領域上の複数の部分は、前記トランジスタの末端領域を含」むのに対し、刊行物発明２は、「前記マスク層１０４によって露出された、前記エピタキシャル層１００の主面の複数の部分に局所的にゲート酸化層よりも厚いローカル酸化層（ＬＯＣＯＳ）１１８を形成する工程」を有するものの、「ローカル酸化層（ＬＯＣＯＳ）１１８」がトランジスタの末端領域を含まない点。
　
（２）相違点についての検討
　以下、相違点について検討する。
〈相違点１について〉
（ア）刊行物２の「第１図は本発明の一実施例を示すものであって、縦形ＭＯＳＦＥＴの形成された半導体装置の周辺部の一部断面図である。同図において、Ｉはユニットセル部で、縦形ＭＯＳＦＥＴの一部が示される。このＭＯＳＦＥＴの構造は第３図で既に説明したものと全く同じであり、第３図と共通の構成部分に対して同一の指示番号記号を与えてある。　ＩＩは周辺部であって、第３図におけるプレーナ構造のフィールド酸化膜１１に対応する部分１４は選択酸化技術により基体内に一部が埋め込まれるように形成した酸化膜、いわゆる“ＬＯＣＯＳ構造”を有するＳｉＯ２膜（１４）である。ユニットセル部周辺のｐ層からなるウェル９のｐｎ接合は上記のＬＯＣＯＳ酸化膜１４の直下に終端部Ｚを有する。」（第２頁左下欄第１行ないし同頁同欄第１５行）との記載、「（３）周辺部での酸化膜厚自体は十分に厚く形成できるから、この膜直下でｐｎ接合が終端するｐウェル周辺での電界が緩和され耐圧が確保できる」（第３頁左上欄第１４行ないし同頁同欄第１６行）との記載、第１図及び第２図より、刊行物２には、耐圧を確保するため「縦形ＭＯＳＦＥＴ」の「周辺部」に「ＬＯＣＯＳ酸化膜１４」を形成することが記載されている。そして、刊行物２に記載の「縦形ＭＯＳＦＥＴ」の「周辺部」及び「ＬＯＣＯＳ酸化膜１４」は、本願発明の「末端領域」及び「酸化層」に相当する。
（イ）刊行物３の「この縦型ＭＩＳＦＥＴは、フィールド絶縁膜４で周囲を囲まれたｎ型エピタキシャル層１２の活性領域の主面に構成される。つまり、縦型ＭＩＳＦＥＴは、チャネル形成領域、ソース領域、ドレイン領域、ゲート絶縁膜５及びゲート電極６等で構成される。チャネル形成領域は、ｎ型エピタキシャル層１２の主面に形成されたｐ型半導体領域８で構成される。このｐ型半導体領域８には、ソース配線１０Ａとのオーミック接続を目的として、ｐ型半導体領域２が一体に構成される。ソース領域は、ｐ型半導体領域８の主面に形成されたｎ＋型半導体領域７で構成される。ドレイン領域は、半導体基板（ｎ＋型半導体基板１１及びｎ型エピタキシャル層１２）で構成される。ゲート絶縁膜５は例えば熱酸化法で形成された酸化珪素膜で形成される。ゲート電極６は例えば多結晶珪素膜で形成される。フィールド絶縁膜４は例えば選択酸化法で形成された酸化珪素膜で形成される。」（００１９段落）との記載、及び図１ないし図４より、刊行物３には、「縦型ＭＩＳＦＥＴ」の「周囲」に「フィールド絶縁膜４」を形成することが記載されている。そして、刊行物３に記載の「縦型ＭＩＳＦＥＴ」の「周囲」、及び「フィールド絶縁膜４」は、本願発明の「末端領域」及び「酸化層」に相当する。
（ウ）刊行物１の００３２段落には、「ドレイン電極は、従来通りに基板の裏側面（図示されていない）に形成されている。」と記載されているから、刊行物発明２の「ＤＭＯＳトランジスタ」が縦型のＭＯＳトランジスタであることは明らかである。そして、刊行物２及び３に記載の発明も縦型のＭＯＳトランジスタであって、刊行物発明２と、刊行物２及び３に記載の発明とは、同一の技術分野に属するものであるから、刊行物発明２に、刊行物２及び３に記載の発明を適用して「ＤＭＯＳトランジスタ」の末端領域にも「ローカル酸化層（ＬＯＣＯＳ）１１８」を形成し、本願発明の如く「前記マスク層によって露出された前記主要な表面領域上の複数の部分に酸化層を成長させる過程であって、前記表面領域上の複数の部分は、前記トランジスタの末端領域を含み、前記酸化層は前記トランジスタのゲート酸化層より厚く形成される、該過程」を有するものとすることは当業者ならば容易になし得たことである。
　したがって、本願発明は、刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし５について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。