(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、電源電位と前記電源電位から電源供給を受ける活性領域との間に接続された、異なる深さに設けられ幅が同一かつ互いに並列接続された複数の配線を該幅方向が一致するように重ね合わせてなり幅方向に分岐することのない複数の電源配線を備え、
分布定数回路として機能する前記複数の電源配線が、所定の高周波帯で動作するローパスフィルタ回路の少なくとも一部を構成していることを特徴とする高周波半導体装置の多層配線構造。
【請求項２】
前記電源電位と活性領域の間には、前記複数の電源配線に接続され、前記複数の電源配線よりも大きな電流容量をもつ共通電源配線が接続されてなることを特徴とする請求項１記載の高周波半導体装置の多層配線構造。
【請求項３】
前記共通電源配線は、前記電源電位に接続される電源パッドと前記複数の電源配線との間に設けられてなることを特徴とする請求項２記載の高周波半導体装置の多層配線構造。
【請求項４】
前記共通電源配線は、前記活性領域と前記複数の電源配線との間に設けられてなることを特徴とする請求項２記載の高周波半導体装置の多層配線構造。
【請求項５】
前記共通電源配線は、前記電源電位と前記活性領域との間にその両端が前記複数の電源配線に接続されて設けられることを特徴とする請求項２記載の高周波半導体装置の多層配線構造。
【請求項６】
前記複数の電源配線は、複数の前記活性領域に接続されてなることを特徴とする請求項１記載の高周波半導体装置の多層配線構造。
【請求項７】
前記複数の電源配線は、複数の電源パッドにより電源電位と接続されることを特徴とする請求項１記載の高周波半導体装置の多層配線構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波ＭＭＩＣ（モノリシックマイクロ波集積回路）のうち、高出力電力を取り扱うＭＭＩＣに関する。
【０００２】
高周波ＭＭＩＣの多くは、半導体チップ内にＤＣバイアスが必要とされるトランジスタを内蔵しており、大きな出力電力を得るためにはトランジスタに多くの電流を流す必要がある。本発明は、半導体上の多層配線構造を用いたトランジスタへのＤＣバイアス供給方法に関するものである。
【０００３】
【従来の技術】
図１０は従来の半導体装置説明図であり、図１０（ａ）及び（ｂ）はそれぞれ多層配線構造を表す断面図及び平面図である。
【０００４】
従来の半導体装置では、図１０を参照して、半導体基板１上に絶縁膜２と多層配線（中間層は図示せず。）との積層からなる多層配線構造が形成されており、ＤＣ電源は、半導体装置外側からワイヤー等を用いて、多層配線構造の最上層に設けられた電源パッド９へ供給される。半導体装置の内部では、電源電位は、電源パッド９に接続され半導体基板１上に延在する電源配線４からスルーホール５を通じて半導体基板上に形成された活性領域３、例えばトランジスタのドレイン６に供給される。
【０００５】
【発明が解決しようとする課題】
高周波ＭＭＩＣでは、電源供給回路は単なるＤＣ電源を供給する線路ではなく、ローパスフィルタ特性を有する分布定数回路として設計する必要がある。その結果、電源配線の設計レイアウトでは高周波回路特有の制約条件が課される。このため、設計レイアウト上の高い自由度が渇望されている。
【０００６】
【課題を解決するための手段】
大きな出力電力を得るためには、トランジスタに多くの電流を流す必要がある。そのためには、電源配線も電流容量を確保するために所定の太さが必要である。電源配線が所定の太さを満たさない場合には、例えば、電源配線の抵抗による電圧降下、電源配線からの発熱、あるいは電源配線のマイグレーション等の問題が発生する。
【０００７】
高周波ＭＭＩＣでは、通常、電源配線は高周波を通さない分布定数回路として設計されるが、高周波を通さないようにするには波長の１／４程度の配線長を必要とする。また、配線を密に配置すると配線間の意図しないカップリングが発生し、回路上好ましくない。このため、配線を離して配置する必要がある。この配線間隔は、例えばＭＭＩＣで多用されるマイクロストリップラインの場合には、チップ背面のグランドまでの距離より大きくしなければ、マイクロストリップラインとして機能しない。
【０００８】
従って、高出力を得るためには、１／４波長より長くかつ太い電源配線を疎に配置しなければならない。この太くて長い電源供給回路は、チップ上のレイアウト自由度を阻害し、チップ面積の増大につながっていた。
【０００９】
図１は本発明の原理説明図であり、図１（ａ）は半導体装置の電源配線の断面構造を表す断面図である。また、図１（ｄ）は電源配線構造を表す半導体装置の平面図、図１（ｂ）及び（ｃ）はそれぞれ図１（ｄ）中のＡＡ’断面及びＢＢ’断面を表す断面図である。
【００１０】
本発明では、図１を参照して、電源パッド９と活性領域３（例えばドレイン６）間を接続する電源配線４の少なくとも一部を、深さの異なる複数の電源配線４ａとする。即ち、電源配線４は複数の配線層に配置される。この複数の電源配線４ａは、スルーホール５により相互に接続されている。かかる構成では、電源電流は、複数の電源配線４ａ、即ち多層配線を構成する複数の配線経路のそれぞれの経路に分流されて、活性領域３に給電される。以下、説明を明確にするために、電源配線４のうち複数の電源配線４ａからなる部分を「複数の電源配線４ａ」又は単に「電源配線４ａ」という。
【００１１】
このように、本発明では、複数の配線層に電源配線４ａを配置し、各配線層に電源電流を分流する。従って、各配線層を構成する一つ一つの電源配線４ａを細くしても複数の配線層全体としては、所要の電流容量を有する太い一層の配線と同じ電流容量を確保することができる。このため、電源配線４ａの線幅を狭くすることができ，レイアウトの自由度が向上する。また、電源配線４ａを折り曲げても、電源配線４ａの線路幅が狭いため十分な大きさの線路間距離ｄを確保することができるので、レイアウトの自由度が改善される。
【００１２】
なお、複数の電源配線４ａは２層に限られず、電流値に応じて３層以上としてもかまわない。
【００１３】
次に本発明の変形例を説明する。
１．図２は本発明の第１変形例断面図であり、多層配線構造を表している。本変形例は、図２を参照して、上述した本発明の複数の電源配線４ａの一部区間を，厚い配線からなる共通電源配線４ｂに統合したものである。なお、統合とは、複数の電源配線４ａに流れる電流を一つの共通電源配線４ｂに合流させる、或いは逆に一つの共通電源配線４ｂから複数の電源配線４ａに分流させることをいう。なお、本変形例の共通電源配線４ｂは複数の電源配線４ａより厚いので、複数の電源配線４ａを構成する一本の同一幅の配線よりも大きな電流容量を有する。
【００１４】
本発明でなされる電源配線４の複数の電源配線４ａへの分割は、配線の本数増加につながる。このため、高周波回路配線のレイアウトに余裕のある領域では、複数の電源配線４ａを共通配線４ｂに統合することにより、電源配線４の本数を少なくすることができるので、より効果的なレイアウトが可能になる。
【００１５】
図３及び図４はそれぞれ本発明の第３及び第４変形例断面図であり、多層配線構造を表している。上述の配線層が厚い共通電源配線４ｂは、図２を参照して、電源電位に接続する電源パッド９に直接接続する部分に適用することができる。また、図３を参照して、活性領域３（例えばドレイン６）に接続される配線部分に適用することもできる。さらに、図４を参照して、分離されて設けられた二組の複数の電源配線４ａを接続する部分、即ち複数の電源配線４ａの中間部分に適用することもできる。
２．図５は本発明の第４変形例説明図であり、多層配線構造を表している。なお、図５（ａ）は断面図、図５（ｂ）は平面図である。本変形例は、図５を参照して、上述した本発明の複数の電源配線４ａの一部区間を，幅広の配線からなる共通電源配線４ｂに統合したものである。即ち、上述した第１変形例の共通配線を幅広の配線に代えたものである。
【００１６】
本変形例では、高周波回路配線のレイアウトに余裕のある領域では、第１変形例と同様に電源配線４を幅広に形成された少数の共通電源配線４ａに統合することができるで、より効果的なレイアウトが可能になる。この場合、共通電源配線４ａを高周波回路配線のレイアウトに余裕のある領域に設けることで、レイアウト上の無用の制約の増加、あるいはチップ面積の増加を回避することができる。また、共通電源配線４ｂの厚さを他の配線と同一にすることができるので、共通電源配線４ｂを他の配線と同時に形成することができる。
【００１７】
本変形例の共通電源配線の配置場所は、上述した第１，第２及び第３変形例と同様に、電源電位に接続されるパッドに接続される部分、分割された電源配線の中間部分、活性領域に接続される配線部分等がある。
３．図６は本発明の第５変形例断面図であり、多層配線構造を表している。本変形例では、図６を参照して、上述した本発明の複数の電源配線４ａが複数の活性領域３（例えばドレイン６）に接続され、複数活性領域３への電源を供給する電源バスとして機能する。
【００１８】
本発明によれば、複数の電源配線４ａによって電源供給が行われるため、同じ配線幅の電源配線と比べると、当然ながら電源容量が大きくなる。従って、これを電源バスとして使用し、その電源配線を複数の活性領域３に対する共通の電源配線として使用することもできる。この構造でも、前述と同様に細い配線で電源配線をレイアウトできるため、高周波回路配線のレイアウトの自由度が向上する。
４  ．図７は本発明の第６変形例断面図であり、多層配線構造を表している。本変形例では、図７を参照して、上述した本発明の複数の電源配線４ａは複数の電源パッド９に接続する。
【００１９】
本変形例では、電源が供給される電源パッドを複数備え、複数の電源経路を通り活性領域３に電源が供給される。このため、大容量の電源供給が必要な場合に、同電位の複数の電源パッド９から電源供給することで，その容量に見合った電力を容易に供給することができる。
【００２０】
【発明の実施の形態】
図８は本発明の第１実施形態例平面図であり、ＭＭＩＣの配線パターンを表している。本実施形態例では、図８を参照して、半導体基板表面にドレイン及びソースを含む活性領域３が形成され、その上に櫛歯状のゲート電極８ａ、ソース電極７ａ及びドレイン電極６ａが設けられて、高出力高周波トランジスタが構成される。
【００２１】
電源パッド９は、半導体基板表面上の最上層の配線層に形成される。この電源パッド９は、キャパシタ１０を介してビアホール１１に接地され、ＲＦ的にはグランド電位にショートされる。電源パッド９に供給された電源電流は、蛇行する複数の電源配線４ａを通り、この複数の電源配線４ａに接続する幅広の共通電源配線４ｂからスルーホール５及びドレイン電極６ａを介して上記高周波トランジスタのドレインにＤＣバイアスとして供給される。この蛇行する複数の電源配線４ａは、使用周波数の半導体基板上における波長の１／４の長さを有し、ローパスフィルタとして機能する。
【００２２】
本実施形態例では、フィルタを構成する複数の電源配線４ａの幅を、単一の電源配線で形成する従来の配線よりも狭くすることができる。従って、この部分をフィルタを構成するために折り曲げて配置しても、電源配線４ａ間、及び電源配線４ａと信号線路（高周波回路配線）間の間隔を確保することができるので、レイアウトの自由度が改善される。
【００２３】
図９は、本発明の第２実施形態例平面図であり、ＭＭＩＣの配線パターンを表している。本実施形態例は、図９を参照して、第１実施形態例の複数の電源配線４ａをスパイラルパターンとしたものである。即ち、電源パッド９と共通電源配線４ｂ間を接続する複数の電源配線４ａは、スパイラル形状に形成される。なお、図９中の円内は部分断面図であり、共通電源配線４ｂと複数の電源配線４ａとの上下位置関係をあらわしている。図９中の部分断面図を参照して、スパイラル状の複数の電源配線４ａは、幅広の共通配線４ｂ上を跨ぐ二層の配線で構成されている。この二層は、相互にスルーホールを通して接続される。複数の電源配線４ａのスパイラルの中心端は、スルーホール５を通して下層の共通配線４ｂに接続され、この共通配線４ｂによりスパイラルの外部に配置された共通電源配線４ｂに電気的に接続している。このように、電源線路をスパイラル状に配置することで、線路のインダクタンス成分が増加し、広帯域なバイアス回路を作成することができる。
【００２４】
【発明の効果】
本発明によれば、電源配線を細くすることができるため、チップ面積が縮小され、また高周波半導体装置設計におけるレイアイトの自由度が改善されるので、半導体装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の第１変形例断面図
【図３】本発明の第２変形例断面図
【図４】本発明の第３変形例断面図
【図５】本発明の第４変形例説明図
【図６】本発明の第５変形例断面図
【図７】本発明の第６変形例断面図
【図８】本発明の第１実施形態例平面図
【図９】本発明の第２実施形態例平面図
【図１０】従来の半導体装置説明図
【符号の説明】
１  半導体基板
２  絶縁膜
３  活性領域
４  電源配線
４ａ  複数の電源配線（電源配線）
４ｂ  共通電源配線（電源配線）
５  スルーホール
６  ドレイン（３活性領域）
６ａ  ドレイン電極
７  ソース（３活性領域）
７ａ  ソース電極
８ａ  ゲート電極
８ｂ  ゲート電極配線
９  電源パッド
１０  キャパシタ
１１  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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