【事件の表示】
　平成１１年特許願第１８３０２２号「高速インタフェース装置」拒絶査定不服審判事件〔平成１２年　５月２６日出願公開、特開２０００−１４８３１８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１１年６月２９日の出願であって、平成１８年３月９日付けで拒絶査定がなされ、これに対し、平成１８年６月９日に拒絶査定不服審判が請求されるとともに、平成１８年７月７日付けで手続補正がされたものである。
　
　
第２．平成１８年７月７日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年７月７日付けの手続補正を却下する。
　
［理由］
１．補正内容
　本件補正は、補正前の特許請求の範囲（平成１７年１０月１１日付けで補正）の記載：　
「　【請求項８】
　２ビットのデータ信号を入力としてデコードし、４レベルデータ信号として出力するデータ駆動手段と、
　第１レベルの基準電位を発生させる第１基準電位発生部と、
　前記第１基準電位発生手段と終端電圧印加端の間に連結された第１終端抵抗と、　
　前記第１レベルの基準電位より低い第２レベルの基準電位を発生させる第２基準電位発生部と、
　前記第２基準電位発生手段と前記終端電圧印加端の間に連結された第２終端抵抗と、
　前記４レベルデータ信号と前記第１及び第２レベルの基準電位信号及び前記第１及び第２レベルの基準電位の間の外部から入力される第３基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、２ビットのデータ信号を同時に出力するレシーバー手段とを備えることを特徴とする高速インタフェース装置。」を、　
　
「　【請求項１】
　2ビットのデータ信号を入力としてデコードし、4レベルデータ信号として出力するデータ駆動手段と、
　第1レベルの基準電位を発生させる第1基準電位発生部と、
　前記第1基準電位発生手段と終端電圧印加端の間に連結された第1終端抵抗と、
　前記第1レベルの基準電位より低い第2レベルの基準電位を発生させる第2基準電位発生部と、
　前記第2基準電位発生手段と前記終端電圧印加端の間に連結された第2終端抵抗と、
　前記4レベルデータ信号と前記第1及び第2レベルの基準電位信号及び前記第1及び第2レベルの基準電位の間の外部から入力される第3基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、2ビットのデータ信号を同時に出力するレシーバー手段とを
備え、
　
前記データ駆動手段はイネーブル信号によって2ビットのデータ信号をデコードして第1及び第2プッシュ制御信号及び第1及び第2プール制御信号を出力する2入力4出力デコーダと、
　
前記第1及び第2プッシュ制御信号によって動作が制御されて、電源電位と前記データ駆動手段の出力端子の間に連結された第1及び第2PチャンネルMOSトランジスタと、
　
前記第1及び第2プール制御信号によって動作が制御されて、前記出力端子と接地電位との間に連結された第1及び第2NチャンネルMOSトランジスタからなり、
　
前記イネーブル信号が印加されれば前記第1及び第2P、NチャンネルMOSトランジスタの動作によって前記出力端子の電位が調節されて前記4レベルデータ信号が出力されて、前記イネーブル信号が印加されなければ前記出力端子がフローティング状態になる
　　
と補正することを含むものである。（なお、下線は補正箇所を表す。）　
　
　すなわち、本件補正は、補正前の請求項８において、
　
（ａ）「データ駆動手段」を、「前記データ駆動手段はイネーブル信号によって2ビットのデータ信号をデコードして第1及び第2プッシュ制御信号及び第1及び第2プール制御信号を出力する2入力4出力デコーダと、前記第1及び第2プッシュ制御信号によって動作が制御されて、電源電位と前記データ駆動手段の出力端子の間に連結された第1及び第2PチャンネルMOSトランジスタと、
前記第1及び第2プール制御信号によって動作が制御されて、前記出力端子と接地電位との間に連結された第1及び第2NチャンネルMOSトランジスタからなり、
前記イネーブル信号が印加されれば前記第1及び第2P、NチャンネルMOSトランジスタの動作によって前記出力端子の電位が調節されて前記4レベルデータ信号が出力されて、前記イネーブル信号が印加されなければ前記出力端子がフローティング状態になる」と限定的に減縮する補正を含むものである。
　
２．補正内容の検討
　補正事項（ａ）は、上記したように、補正前の「データ駆動手段」を限定的に減縮するものであるから、本件補正は、特許請求の範囲の減縮を目的とするものである。
　そこで、本件補正後の請求項１に係る発明（以下、「補正発明」という。）が、特許出願の際に独立して特許を受けることができるものであるかについて、以下に検討する。
　
　
３．刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物１（特開昭５６−９４８６２号公報）には、信号伝送回路について、図面とともに以下の記載がある。
　
（ａ）特許請求の範囲
「　第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する送端と、該伝送路から受信した該伝送信号のレベルを第１〜第３の基準レベルと比較し、そしてその比較結果に基づき前記第１および第２の２値信号を再生する受端とを備えてなることを特徴とする信号伝送回路。」
　　
（ｂ）第２ページ左下欄第３−１６行
「　レシーバＲＶは受信した信号Ｘのレベルを、第５図に示す第１〜第３の基準レベルＶＡ，ＶＢ，ＶＣ（Ｌ１＞ＶＡ＞Ｌ２、Ｌ２＞ＶＢ＞Ｌ３、Ｌ３＞ＶＣ＞Ｌ４）で識別するもので、入力段には４個のコンパレータＣＯＭＰ１〜ＣＯＭＰ４を有する。コンパレータＣＯＭＰ１は基準レベルＶＢと入力Ｘとをレベル比較するもので、その出力が第１の２値信号Ａとなる。コンパレータＣＯＭＰ２〜ＣＯＭＰ４は入力Ｘをそれぞれ基準レベルＶＡ、ＶＣ、ＶＢと比較するもので、コンパレータＣＯＭＰ４の出力Ｂ３だけは否定論理、つまりコンパレータＣＯＭＰ１の出力Ａを反転したものとなる。従ってＢ３＝Ａである。アンドゲートＡＮＤおよびオアゲートＯＲはこれら２値信号Ｂ１〜Ｂ３を合成して第２の２値信号Ｂを再生するものである。」　
　
（ｃ）第１図から、コンパレータＣＯＭＰ２の出力がＢ１であり、コンパレータＣＯＭＰ３の出力がＢ２であり、コンパレータＣＯＭＰ４の出力がＢ３であることが読みとれる。　
　　
　したがって、刊行物１には次の発明（以下、「刊行物１記載の発明」という。）が記載されていると認められる。
　
「　第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する送端と、
　該伝送路から受信した該伝送信号のレベルを第１〜第３の基準レベルＶＡ，ＶＢ，ＶＣ（Ｌ１＞ＶＡ＞Ｌ２、Ｌ２＞ＶＢ＞Ｌ３、Ｌ３＞ＶＣ＞Ｌ４）と比較し、
　基準レベルＶＢと入力Ｘとをレベル比較するコンパレータＣＯＭＰ１の出力が第１の２値信号Ａとなり、
　コンパレータＣＯＭＰ２〜ＣＯＭＰ４が入力Ｘをそれぞれ基準レベルＶＡ、ＶＣ、ＶＢと比較した出力である２値信号Ｂ１〜Ｂ３を、アンドゲートＡＮＤおよびオアゲートＯＲが合成して第２の２値信号Ｂを再生するレシーバＲＶとを備えてなることを特徴とする信号伝送回路。」
　
　原査定の拒絶の理由に引用された刊行物２（特開平５−２５２０３８号公報）には、信号伝送回路について、図面とともに以下の記載がある。
　
（ｄ）段落番号【０００８】
「図１に示すように、本実施例は４ビットのＡ／Ｄ変換器の回路を示し、第１の定電圧源１にそれぞれ一端を接続した抵抗負荷Ｒ1 ，Ｒ2 と、これらの抵抗Ｒ1 ，Ｒ2 の他端であるＡ，Ｂ点にそれぞれ接続したＭＯＳトランジスタからなる第１のスイッチＳおよび同様に複数個並列接続された第２のスイッチＳR0〜ＳR3と、これら第１のスイッチＳおよび第２のスイッチＳR0〜ＳR3の他端と第２の定電圧源２との間に接続した第１の定電流源Ｉinおよび２進で重み付けされた第２の定電流源ＩR0〜ＩR3と、Ａ，Ｂ点の電位を比較する比較部３と、この比較結果に基ずき第２のスイッチＳR0〜ＳR3を制御する論理部４とを有する。」　
　
　刊行物３（特開昭５３−１３６４２０号公報）には、図面とともに以下の記載がある。
　　
（ｅ）第２ページ右上欄第７−１７行
「　先ず２つの２値情報系列を一つの４値符号系列に変換する回路例について第１図について説明する。１および２は、２値情報系列Ｄ１，Ｄ２の入力端子、２値情報系列Ｄ１，Ｄ２はＡＮＤゲート３に供給されると共に、ＮＯＴゲート５を通じた２値情報系列Ｄ１と２値情報系列Ｄ２とがＡＮＤゲート４へ供給される。ＡＮＤゲート３、入力端子１、ＮＯＴゲート５、ＡＮＤゲート４の各出力によりそれぞれ電圧制御定電流源６，７，８，９が駆動され、これ等定電流源６〜９の合成出力が４値出力端子１０に得られる。」　
　
（ｆ）第１図から、定電流源６は該定電流源６から４値出力端子１０に向かう方向に定電流値が２Ｉの定電流を流し、定電流源７は該定電流源７から４値出力端子１０に向かう方向に定電流値がＩの定電流を流し、定電流源８は４値出力端子１０から該定電流源８へ引き込む方向に定電流値がＩの定電流を流し、定電流源９は４値出力端子１０から該定電流源９へ引き込む方向に定電流値が２Ｉの定電流を流すことが読み取れる。
　
　刊行物４（特開平７−２８３７３５号公報）には、図面とともに以下の記載がある。
　
（ｇ）段落番号【０００４】
「ところで前述したD/A 変換器では、複数個のレジスタ１の全てに“０”以外のデジタル値、即ち、いずれかのレジスタに“１”を書込むと“１”を書込んだレジスタに対応する選択回路の出力信号は基準電位４となり、抵抗ラダー６で基準電位４及び接地電位５間の電位が抵抗分割される。そのため、基準電位４と接地電位５との間に抵抗ラダー６を介して電流経路が形成される。それにより、D/A 変換器を動作させていないとき、即ちトランスミッションゲートがオフ状態であっても、基準電位から接地電位へ電流が流れ続けるという問題がある。 本発明は斯かる問題に鑑み、D/A 変換器を動作させていないときの省電力化が図れる半導体集積回路を提供することを目的とする。」　
　
（ｈ）段落番号【００１３】
「以上詳述したように、本発明はアナログ電圧が出力されるトランスミッションゲートをオフさせる制御信号により、基準電位又は接地電位を選択する選択回路の出力をフローティング状態になし、基準電位から接地電位へ通じる電流経路を遮断するようにしたので、D/A 変換器を動作させていないときには、基準電位から流れる無用の電流を遮断できる。それにより、D/A 変換器を動作させていないときの省電力化が図れる、D/A 変換器を内蔵した半導体集積回路を提供できる優れた効果を奏する。」
　　
（ｉ）図２では、選択回路３１はＰチャネルトランジスタとＮチャネルトランジスタの直列接続で構成されており、該Ｐチャネルトランジスタと該Ｎチャネルトランジスタの接続点が、選択回路３１の出力端子となっていることが読み取れる。
　
　刊行物５（特開平１０−７９６５９号公報）には、図面とともに以下の記載がある。
　
（ｊ）段落番号【００４０】
「また、出力回路部２３のＰＭＯＳトランジスタＴP3のゲートは同トランジスタＴP3のソースに接続され、ＮＭＯＳトランジスタＴN4のゲートは同トランジスタＴN4のソースに接続される。すると、出力回路部２３は差動増幅回路部２２から切り離され、両ＭＯＳトランジスタＴP3，ＴN4の間のノードＮ２は、フローティングとなる。」　
　
　
４．一致点・相違点
　刊行物１記載の発明の「第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する送端」は、補正発明の「2ビットのデータ信号を入力としてデコードし、4レベルデータ信号として出力するデータ駆動手段」に相当する。
　刊行物１記載の発明においては、ＶＡ＞ＶＢ＞ＶＣであるから、刊行物１記載の発明の基準レベルＶＡ、ＶＢ、ＶＣが、各々、補正発明の第１レベルの基準電位、第３レベルの基準電位、第２レベルの基準電位に相当する。
　
　刊行物１記載の発明のレシーバＲＶでは、「伝送路から受信した該伝送信号のレベルを第１〜第３の基準レベルと比較し、そして基準レベルＶＢと入力Ｘとをレベル比較するコンパレータＣＯＭＰ１の出力が第１の２値信号Ａとなり、コンパレータＣＯＭＰ２〜ＣＯＭＰ４が入力Ｘをそれぞれ基準レベルＶＡ、ＶＣ、ＶＢと比較した出力である２値信号Ｂ１〜Ｂ３を、アンドゲートＡＮＤおよびオアゲートＯＲが合成して第２の２値信号Ｂを再生」しているから、補正発明のレシーバー手段と刊行物１記載の発明のレシーバＲＶとは、「前記4レベルデータ信号と前記第1及び第2レベルの基準電位信号及び第3基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、2ビットのデータ信号を同時に出力するレシーバー手段」である点で共通している。
　
　刊行物１記載の発明の「信号伝送回路」は、１つの伝送路で１つの２値信号を伝送する構成と比較すると、単位時間当たりの情報伝送速度が２倍になっているから、「高速インタフェース装置」であるといえる。
　
　したがって、以上の点を考慮すれば、両者の一致点・相違点は、次のとおりである。
　
［一致点］
「　2ビットのデータ信号を入力としてデコードし、4レベルデータ信号として出力するデータ駆動手段と、
　前記4レベルデータ信号と第1及び第2レベルの基準電位信号及び第3基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、2ビットのデータ信号を同時に出力するレシーバー手段とを備えた高速インタフェース装置。」である点。　　　
　
［相違点］
（ア）補正発明では、「第1レベルの基準電位を発生させる第1基準電位発生部」と「前記第1基準電位発生手段と終端電圧印加端の間に連結された第1終端抵抗」と「前記第1レベルの基準電位より低い第2レベルの基準電位を発生させる第2基準電位発生部」と「前記第2基準電位発生手段と前記終端電圧印加端の間に連結された第2終端抵抗」とを備えているのに対して、
　刊行物１記載の発明では、基準レベルＶＡ、ＶＣの発生方法が規定されていない点。
　
（イ）補正発明では、第3基準電位信号を外部から入力しているのに対して、刊行物１記載の発明では、基準レベルＶＢの発生方法が規定されていない点。
　
（ウ）補正発明では、データ駆動手段が、「イネーブル信号によって2ビットのデータ信号をデコードして第1及び第2プッシュ制御信号及び第1及び第2プール制御信号を出力する2入力4出力デコーダと、
　前記第1及び第2プッシュ制御信号によって動作が制御されて、電源電位と前記データ駆動手段の出力端子の間に連結された第1及び第2PチャンネルMOSトランジスタと、　前記第1及び第2プール制御信号によって動作が制御されて、前記出力端子と接地電位との間に連結された第1及び第2NチャンネルMOSトランジスタからなり、
　前記イネーブル信号が印加されれば前記第1及び第2P、NチャンネルMOSトランジスタの動作によって前記出力端子の電位が調節されて前記4レベルデータ信号が出力されて、前記イネーブル信号が印加されなければ前記出力端子がフローティング状態になる」のに対して、
　刊行物１記載の発明では、「第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する」ための構成が具体的に限定されていない点。
　
　　
５．相違点の検討
（ア）刊行物２のＢ点の電位は、Ａ点の電位を比較部３で比較する際の基準電位であり、第１の定電圧源１に一端を接続した抵抗負荷Ｒ2の他端であるＢ点に複数個並列接続された第２のスイッチＳR0〜ＳR3を接続し、第２のスイッチＳR0〜ＳR3の他端と第２の定電圧源２との間に２進で重み付けされた第２の定電流源ＩR0〜ＩR3を接続することにより発生させている。
　このように、「第１の定電圧源１と第２の定電圧源２との間に抵抗と定電流源を直列接続し、抵抗と定電流源の接続点に基準電位を得ること」は、周知である。
　値の異なる二つの基準電位を常時発生させるのであれば、抵抗と定電流源の直列接続を二組、第１の定電圧源１と第２の定電圧源２との間に接続し、二つの抵抗値を異ならせるか、または二つの定電流値を異ならせるかすればよいことは明らかである。
　したがって、刊行物１記載の発明において、第１の定電圧源１と第２の定電圧源２との間に抵抗と定電流源の直列接続を二組、接続し、二つの抵抗値を異ならせるか、または二つの定電流値を異ならせるかすることにより、値の異なる二つの基準電位を常時発生させ、それら異なる二つの基準電位を、基準レベルＶＡ、ＶＣとして用いることは、容易に想到できたことである。
　このように構成した場合、第１の定電圧源１が補正発明の終端電圧印加端に相当し、二つの抵抗が補正発明の第1終端抵抗及び第２終端抵抗に相当し、二つの定電流源が補正発明の第1基準電位発生手段と第2基準電位発生手段に相当する。
　
（イ）刊行物１記載の発明において、第１の定電圧源１と第２の定電圧源２の間に抵抗負荷と定電流源とを直列接続し、該抵抗負荷と該定電流源の接続点に、基準レベルＶＢを発生させるようにするか、それとも外部から基準レベルＶＢを入力するかは、当業者が適宜選択できた設計的事項であると認められる。
　
（ウ）刊行物３の「２つの２値情報系列を一つの４値符号系列に変換する回路」は、刊行物１記載の発明の「第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、」と同じ機能である。
　したがって、刊行物３の「２値情報系列Ｄ１，Ｄ２はＡＮＤゲート３に供給されると共に、ＮＯＴゲート５を通じた２値情報系列Ｄ１と２値情報系列Ｄ２とがＡＮＤゲート４へ供給され、ＡＮＤゲート３、入力端子１、ＮＯＴゲート５、ＡＮＤゲート４の各出力によりそれぞれ電圧制御定電流源６，７，８，９が駆動され、これ等定電流源６〜９の合成出力が４値出力端子１０に得られ」る回路を、刊行物１記載の発明の「第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する送端」に適用することは、容易に想到できたことである。
　また、このように構成した場合、刊行物３の入力端子１の出力が補正発明の第１プッシュ制御信号に相当し、刊行物３のＡＮＤゲート３の出力が補正発明の第２プッシュ制御信号に相当する。刊行物３の電圧制御定電流源７を、電源電位と４値出力端子１０の間に連結された第１ＰチャンネルＭＯＳトランジスタで構成し、刊行物３の電圧制御定電流源６を、電源電位と４値出力端子１０の間に連結された第２ＰチャンネルＭＯＳトランジスタで構成することは、当業者にとって自明である。
　また、上記のように構成した場合、刊行物３のＮＯＴゲート５の出力が補正発明の第１プール制御信号に相当し、刊行物３のＡＮＤゲート４の出力が補正発明の第２プール制御信号に相当する。刊行物３の電圧制御定電流源８を、４値出力端子１０と接地電位との間に連結された第１ＮチャンネルＭＯＳトランジスタで構成し、刊行物３の電圧制御定電流源９を、４値出力端子１０と接地電位との間に連結された第２ＮチャンネルＭＯＳトランジスタで構成することは、当業者にとって自明である。  　
　また、刊行物３において、「ＡＮＤゲート３、ＮＯＴゲート５及びＡＮＤゲート４によて構成され、２値情報系列Ｄ１，Ｄ２からＡＮＤゲート３、入力端子１、ＮＯＴゲート５、ＡＮＤゲート４の各出力を形成する部分」は、補正発明の2入力4出力デコーダに相当する。
　
　他方、刊行物４のように、「動作させていない回路に電流の流れる経路が存在すると電流が消費されるので、ＰチャネルトランジスタとＮチャネルトランジスタの接続点が回路の出力端子となっている場合には、動作させていないときには、そのＰチャネルトランジスタとＮチャネルトランジスタの接続点をフローティング状態にすること」は、周知である。
　また、刊行物５のように、「ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間のノードをフローティングとするために、ＰＭＯＳトランジスタのゲートを同トランジスタのソースに接続し、ＮＭＯＳトランジスタのゲートを同トランジスタのソースに接続すること」は、周知である。
　したがって、刊行物３の「２つの２値情報系列を一つの４値符号系列に変換する回路」において、回路を動作させていないときには、イネーブル信号により、電圧制御定電流源６，７，８，９を構成する各トランジスタのゲートを同トランジスタのソースに接続して、ＰチャネルトランジスタとＮチャネルトランジスタの接続点として構成される４値出力端子１０をフローティング状態にすることは、当業者にとって自明な事項である。
　
　補正発明の作用効果も、刊行物１及び刊行物３に記載された発明及び周知技術から当業者が予測できる範囲のものである。　
　したがって、補正発明は、刊行物１及び刊行物３に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。　
　
　
６．むすび
　以上のとおり、補正発明は、刊行物１及び刊行物３に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により特許を受けることができない。
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
　
１．本願発明
　平成１８年７月７日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年１０月１１日付けの手続補正書の請求項１に記載された事項により特定される以下のとおりのものである。
　　
「　【請求項１】　
　それぞれ２ビットのデータ信号を入力としてデコードし、４レベルデータ信号として出力するデータ駆動手段と、
　第１レベルの基準電位を発生させる第１基準電位発生部と、
　前記第１基準電位発生手段と終端電圧印加端の間に連結された第１終端抵抗と、
　前記第１レベルの基準電位より低い第２レベルの基準電位を発生させる第２基準電位発生部と、
　前記第２基準電位発生手段と前記終端電圧印加端の間に連結された第２終端抵抗と、
　前記第２レベルの基準電位より低い第３レベルの基準電位を発生させる第３基準電位発生部と、
前記第３基準電位発生手段と前記終端電圧印加端の間に連結された第３終端抵抗と、
　前記４レベルデータ信号及び前記第１ないし第３レベルの基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、２ビットのデータ信号を同時に出力するレシーバー手段とを備えることを特徴とする高速インタフェース装置。」
　
　　
２．刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物及びその記載事項は、前記「第２．３．」に記載したとおりである。」
　
　
３．一致点・相違点
　刊行物１記載の発明の「第１および第２の２値信号の４通りのレベルの組合わせに対応した第１〜第４のレベルを発生させ、そして該第１〜第４のレベルを有する伝送信号を１本の伝送路に送出する送端」は、本願発明の「2ビットのデータ信号を入力としてデコードし、4レベルデータ信号として出力するデータ駆動手段」に相当する。
　刊行物１記載の発明においては、ＶＡ＞ＶＢ＞ＶＣであるから、刊行物１記載の発明の基準レベルＶＡ、ＶＢ、ＶＣが、各々、本願発明の第１レベルの基準電位、第２レベルの基準電位、第３レベルの基準電位に相当する。
　
　刊行物１記載の発明のレシーバＲＶでは、「伝送路から受信した該伝送信号のレベルを第１〜第３の基準レベルと比較し、そして基準レベルＶＢと入力Ｘとをレベル比較するコンパレータＣＯＭＰ１の出力が第１の２値信号Ａとなり、コンパレータＣＯＭＰ２〜ＣＯＭＰ４が入力Ｘをそれぞれ基準レベルＶＡ、ＶＣ、ＶＢと比較した出力である２値信号Ｂ１〜Ｂ３を、アンドゲートＡＮＤおよびオアゲートＯＲが合成して第２の２値信号Ｂを再生」しているから、本願発明のレシーバー手段と刊行物１記載の発明のレシーバＲＶとは、「前記４レベルデータ信号及び前記第１ないし第３レベルの基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、２ビットのデータ信号を同時に出力するレシーバー手段」である点で共通している。
　
　刊行物１記載の発明の「信号伝送回路」は、１つの伝送路で１つの２値信号を伝送する構成と比較すると、単位時間当たりの情報伝送速度が２倍になっているから、「高速インタフェース装置」であるといえる。
　
　したがって、刊行物１記載の発明と本願発明の一致点・相違点は次のとおりである。
　
［一致点］
「それぞれ２ビットのデータ信号を入力としてデコードし、４レベルデータ信号として出力するデータ駆動手段と、
　前記４レベルデータ信号及び第１ないし第３レベルの基準電位信号を入力として、これらをそれぞれ比較して出力された信号をエンコードし、２ビットのデータ信号を同時に出力するレシーバー手段とを備えることを特徴とする高速インタフェース装置。」である点。
　
［相違点］
（エ）本願発明では、「第１レベルの基準電位を発生させる第１基準電位発生部」と「前記第１基準電位発生手段と終端電圧印加端の間に連結された第１終端抵抗」と「前記第１レベルの基準電位より低い第２レベルの基準電位を発生させる第２基準電位発生部」と「前記第２基準電位発生手段と前記終端電圧印加端の間に連結された第２終端抵抗」と「前記第２レベルの基準電位より低い第３レベルの基準電位を発生させる第３基準電位発生部」と「前記第３基準電位発生手段と前記終端電圧印加端の間に連結された第３終端抵抗」とを備えているのに対して、
　刊行物１記載の発明では、基準レベルＶＡ、ＶＢ、ＶＣの発生方法が規定されていない点。　　
　　　
４．相違点の検討 
（エ）刊行物２のＢ点の電位は、Ａ点の電位を比較部３で比較する際の基準電位であり、第１の定電圧源１に一端を接続した抵抗負荷Ｒ2の他端であるＢ点に複数個並列接続された第２のスイッチＳR0〜ＳR3を接続し、第２のスイッチＳR0〜ＳR3の他端と第２の定電圧源２との間に２進で重み付けされた第２の定電流源ＩR0〜ＩR3を接続することにより発生させている。
　このように、「第１の定電圧源１と第２の定電圧源２との間に抵抗と定電流源を直列接続し、抵抗と定電流源の接続点に基準電位を得ること」は、周知である。
　値の異なる三つの基準電位を常時発生させるのであれば、抵抗と定電流源の直列接続を三組、第１の定電圧源１と第２の定電圧源２との間に接続し、三つの抵抗値を異ならせるか、または三つの定電流値を異ならせるかすればよいことは明らかである。
　したがって、刊行物１記載の発明において、第１の定電圧源１と第２の定電圧源２との間に抵抗と定電流源の直列接続を三組、接続し、三つの抵抗値を異ならせるか、または三つの定電流値を異ならせるかすることにより、値の異なる三つの基準電位を常時発生させ、それら異なる三つの基準電位を、基準レベルＶＡ、ＶＢ、ＶＣとして用いることは、容易に想到できたことである。
　このように構成した場合、第１の定電圧源１が本願発明の終端電圧印加端に相当し、三つの抵抗が本願発明の第1終端抵抗、第２終端抵抗及び第３終端抵抗に相当し、三つの定電流源が本願発明の第1基準電位発生手段、第2基準電位発生手段及び第3基準電位発生手段に相当する。
　　　 
　本願発明の作用効果も、刊行物１に記載された発明及び周知技術から当業者が予測できる範囲のものである。　
　したがって、本願発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。　
　
５．むすび
　以上のとおり、本願発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により特許を受けることができない。
　したがって、本願の他の請求項に係る発明について検討するまでもなく本願は拒絶されるべきものである。 
　よって、結論のとおり審決する。