(57)【特許請求の範囲】
【請求項１】
パワートランジスタを介して負荷を接地へスイッチさせる制御回路において、
前記パワートランジスタの駆動ノードの容量を充電させる電流を発生させる第１スイッチング信号（Ｓ1）により制御される第１電流発生器（Ｉ1）、
前記第１スイッチング信号（Ｓ1）の相補的信号（Ｓ2）によって制御され且つ前記パワートランジスタの駆動ノードの容量を放電させる電流を発生させる第２電流発生器、
第３スイッチング信号（Ｓ3）によって制御され且つ前記パワートランジスタが飽和条件近辺に到達するまでターンオフプロセスの第１フェーズ期間中に前記容量を放電するために付加的な電流を発生することが可能な第３電流発生器、
前記パワートランジスタの駆動ノードと本制御回路の接地ノードとの間に接続されており且つ前記第２信号（Ｓ2）によって制御される前記第２電流発生器によって発生される第１電流（Ｉ’2）とカレントミラー（Ｍ１，Ｍ２）の出力分岐を介して発生される付加的な駆動電流（Ｉ4）との和である電流によって駆動される容量放電電流増幅器（Ｑ）、
を有しており、前記カレントミラーは、前記パワートランジスタの駆動ノードと接地との間に接続されており且つ前記第２信号（Ｓ2）のレプリカである第３スイッチング信号（Ｓ3）によって制御される第３電流発生器（Ｉ’3）によって制御され、且つ前記パワートランジスタの駆動ノード上の電圧が前記パワートランジスタの飽和に近い値に降下する場合に前記容量放電電流増幅器（Ｑ）への前記付加的な駆動電流（Ｉ4）を中断させることが可能な手段（Ｍ３）が設けられている、ことを特徴とする制御回路。
【請求項２】
請求項１において、前記付加的な駆動電流を中断させることが可能な手段が、前記カレントミラー（Ｍ１，Ｍ２）の出力分岐へ接続されているダイオード形態のトランジスタ（Ｍ３）によって構成されていることを特徴とする制御回路。
【請求項３】
請求項２において、前記パワートランジスタ及び前記ダイオード形態のトランジスタ（Ｍ３）が両方共ＤＭＯＳトランジスタであることを特徴とする制御回路。
【請求項４】
請求項２において、前記カレントミラー（Ｍ１，Ｍ２）の出力ノードと接地との間に接続されており且つ前記カレントミラーを形成する一対のトランジスタ（Ｍ１，Ｍ２）の制御端子と共通接続されている制御端子を具備しているトランジスタ（Ｍ４）を有しており、前記トランジスタ（Ｍ４）は、前記パワートランジスタの駆動ノード上の電圧が予め設定した値へ降下するとターンオンし従って前記カレントミラー（Ｍ１，Ｍ２）の出力電流（Ｉ4）を接地へ逸らせることを特徴とする制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、スイッチングの遅れを減少させかつコントロールする手段を有しかつ出力シグナルのターンオンとターンオフの遅れを実質的に同一にする出力パワートランジスター（ローサイドドライバー）用のコントロール回路に関する。
【０００２】
【従来技術及びその問題点】
多くのパワーＩＣｓはサプライラインに接続された外部負荷（ローサイドドライバー）を駆動することが要求される。製造技術が許容する際は常にこれらのＩＣｓ中で共通して使用されるパワースイッチは、それが類似のパワー速度のバイポーラトランジスターと比較して多くの利点を有するため、集積ＤＭＯＳトランジスターである。
ＤＭＯＳのゲートを駆動することにより、そのドレーン電圧がつまりローサイドドライバー段の出力ノードの電圧（シグナル）がＶｄｓ＝Ｒｄｓｏｎ×ＩｄとＶｄｓ＝Ｈ．Ｖ．の間で変化し、ここでＩｄはパワートランジスターを通って流れる電流であり、Ｈ．Ｖ．は外部負荷のサプライ電圧である。
【０００３】
それが導電しているときにパワートランジスターを通って消費される電力を最小にするためには、そのＲｄｓｏｎを最小にすることが必要である。これは、約１０Ｖ（過駆動電圧）に等しい良好に限定された量だけパワートランジスターの接地されたソースポテンシャルより高い電圧をゲートに加えることにより得られる。実際には頻繁に集積回路のサプライ電圧Ｖｃｃが導電フェーズの間に出力パワートランジスターのゲートに印加される。
出力パワーＤＭＯＳトランジスターを駆動するために通常使用されるコントロール回路が図１に概略的に示されている。
【０００４】
互いに逆フェーズのスイッチングシグナルＳ1 及びＳ2 により駆動される電流発生器Ｉ1 及びＩ2 はパワーＤＭＯＳの駆動ノード（ゲート）のキャパシタンスをそれぞれチャージ及びディスチャージする機能を有する。図２は、ターンオンフェーズ及びターンオフフェーズの間のパワートランジスターのゲート及びドレーン電圧の時間ダイアグラムを示す。３種類の別個の特性動作領域が両フェーズで見られる。前記特性の第１のゾーンＩのターンオンの間、ゲート電圧はＶｇｓ＝０ＶからＶｇｓ＝Ｖｔｈまで上昇する。この特性領域では、パワートランジスターを通る電流の流れはなく、電流Ｉ1 はゲートキャパシタンスＣｇｓ＋Ｃｇｄをチャージする。
【０００５】
前記第２の特性領域ＩＩでは、出力パワートランジスターが通電を開始し、そのドレーン電圧がＶｄｓ＝Ｈ．Ｖ．からＶｄｓ＝Ｖｏｎ＝Ｒｄｓｏｎ×Ｉｄへ降下し、電流Ｉ１  はこのフェーズではＣｇｓ＋Ｃｇｄ（ΔＶｄｓ／ΔＶｇｓ）で与えられるゲートキャパシタンスをチャージし続け、ここでＣｇｄ（ΔＶｄｓ／ΔＶｇｓ）は所謂ミラー効果に起因するものである。飽和ゾーンとしても参照されるこの特性ゾーンでは、ミラー効果に起因する入力キャパシタンスへの寄与がトランジスターのゲートとソース間の物理的キャパシタンスＣｇｓに対して優勢である。
【０００６】
「トリオード動作」ゾーンとしても知られる第３ゾーンＩＩＩ  では、出力パワートランジスターは完全にオンであり、その入力キャパシタンスは最大駆動電圧（Ｖｃｃ）まで完全にチャージされる。この領域では、ドレーン電圧Ｖｄｓは大きくは変化しない。ＶｃｃはパワートランジスターのＲｄｓｏｎを最小にする役割を果たす過駆動電圧を表す。
その間にトランジスターが特性曲線の第２ゾーンＩＩで機能するインターバルは出力トランジスターのドレーンノードに存在する出力シグナルの所謂降下時間（Ｔｆ）を決定し、他方トランジスターが特性曲線の第１ゾーンＩで機能するインターバルは入力シグナルとして参照される所謂ターンオン遅れ時間を限定する。
【０００７】
「ターンオフ」フェーズの出力ＤＭＯＳの挙動は「ターンオン」フェーズ間のその挙動に類似している。つまりゲートキャパシタンスが３個の別個のフェーズを通してディスチャージする。
パワーＤＭＯＳのスイッチングフェーズの定性的な分析から、Ｉ１  ＝Ｉ２  であると上昇時間は降下時間に等しく、駆動（入力）シグナルとして参照されるターンオフとターンオンの遅れは互いに異なっていることが明らかである。
【０００８】
これは次のように説明できる。つまりＤＭＯＳをオフ状態（飽和ゾーンＩＩの開始時に）に導くためにはゲート電圧の変化はΔＶｇｓ1 ＝Ｖｔｈであり、一方所謂「トリオード」動作ゾーンをミラー効果が起こるゾーンまで移すためには、ゲート電圧の変化はΔＶｇｓ2 ＝（Ｖｃｃ−Ｖｇｓｏｎ）であり、ここでＶｇｓｏｎはＤＭＯＳが完全にオンになると考えられるゲート電圧である。ΔＶｇｓ2 ＞ΔＶｇｓ1 とすることにより発生器Ｉ1 及びＩ2 が同じ値を有するとすると、ターンオフ遅れ時間はターンオン遅れ時間より大きくなる。回路の多くの実用的な用途において、出力パワートランジスターの出力シグナルがつまりドレーン電圧（Ｖｄｓ）が駆動シグナルの「長さ２」と同一の「長さ」を有している。これは両条件Ｔｒ＝Ｔｆ及びＴｐｈｌ＝Ｔｐｌｈが同時に起こることが必要である。
【０００９】
【発明の構成】
本発明の主目的は、上昇及び降下時間だけでなくスイッチング遅れをコントロールすることを許容する出力パワートランジスター用の駆動回路を提供することである。本発明は特に遅れ時間を最小にしかつ対称とすることを意図している。この目的は本発明のドライバー回路により十分に達成され、本発明は、第３のシグナルにより駆動される補助の第３の電流発生器を使用して、ディスチャージプロセスの第１フェーズの間及び出力パワートランジスターが飽和状態近くに達するまで、出力パワートランジスターの駆動ノードキャパシタンスの付加的なディスチャージ電流を与えることを特徴としている。これにより第３のつまり補助電流発生器の作用（時間的に制限されている）を通して上昇時間及び降下時間のコントロールを保持しかつ望ましくは変化せず互いに同一のまま維持し（この目的のために同一の電流発生器Ｉ1 ＝Ｉ2 を使用することにより）、ターンオフ遅れ（Ｔｐｌｈ）は効果的にコントロールされかつ最終的にターンオン遅れ時間（Ｔｐｈｌ）と等しくされる。
【００１０】
添付図面を参照しながら行う引き続く本発明の重要な態様の説明により本発明は更に良好に理解されるであろう。
図１は既述の通り、従来技術による駆動回路の機能的ダイアグラムである。
図２は図１に示した駆動回路の場合のターンオフフェーズ及びターンオンフェーズの間の出力パワートランジスターのドレーン／ソース及びゲート／ソース電圧の時間ダイアグラムである。
図３は本発明による駆動回路の機能的ダイアグラムである。
図４は本発明の駆動回路により得られる出力パワートランジスターのドレーン／ソース及びゲート／ソース電圧の時間ダイアグラムである。
図５は本発明の第１の態様による駆動回路のダイアグラムである。
図６は本発明の駆動回路の第２の態様の回路ダイアグラムである。
【００１１】
本発明に従って形成された駆動回路の基本的ダイアグラムが図３に概略的に示されている。本発明では、駆動回路に第３のスイッチングシグナルＳ3 によりコントロールされる第３の定電流発生器Ｉ3 が設置されている。基本的に本発明は、所望時間（Ｔｐｌｈ）中にパワーＤＭＯＳのゲートキャパシタンスをディスチャージするために、ターンオフフェーズの同じ瞬間に電流発生器Ｉ2 及びＩ3 がＳ2 及びＳ3 によりアクティベートされることを特徴としている。
【００１２】
ＤＭＯＳが飽和状態（ゾーンＩＩ）に入ると第３の電流発生器Ｉ3 がＳ3 によりディスアクティベートされる。その後ゲートキャパシタンスはＩ2 発生器により生ずる電流によってのみディスチャージされ続ける。これにより上昇時間は電流Ｉ2 によってのみ決定され続け、従っＩ1 ＝Ｉ2 とすることにより降下時間と同一に維持される。逆にターンオフ遅れ（Ｔｐｌｈ）がＩ2 及びＩ3 電流の合計（Ｉ2 ＋Ｉ3 ）により決定され、「付加的な」ディスチャージ電流Ｉ3 の大きさを適切に決定することにより、上述の理由に従って、前記ターンオフ遅れをより短くなってしまうターンオン遅れ時間（Ｔｐｈｌ）と同一にすることができる。出力パワートランジスターＤＭＯＳのゲート及びドレーン電圧の時間を基礎とするダイアグラムが図４に示されている。
【００１３】
本発明の駆動回路の実際的なダイアグラムが図５に示されている。この態様によると、パワートランジスターが「トリオード」としての機能を停止し飽和状態に入ったときに、ターンオフプロセスの第１フェーズの間に付加的なディスチャージ電流を提供する第３（補助）の定電流発生器Ｉ3 の「ディスアクティベーション」がターンオフフェーズの間に出力パワートランジスター（ＰＯＷＥＲＤＭＯＳ）のゲート電圧の降下に起因して自動的に生ずる。この好ましい態様によると、後に詳述するように、最早専用コントロールシグナルＳ3 を発生する必要はなくなる。
【００１４】
パワーＤＭＯＳのゲートキャパシタンスのディスチャージはトランジスターＱにより構成される増幅段を通して起こる。トランジスターＱである増幅段はプロセススプレッドと温度に依存しないゲインを有することが望ましい。トランジスターＱはＳ2 シグナルによりコントロールされる第２の定電流発生器Ｉ’2 により駆動される。Ｓ2 シグナルはシグナルＳ1 と相補的であり、これは既知の機能ダイアグラムに従ってターンオンフェーズの間にゲートキャパシタンスのチャージをコントロールする。この第２の電流発生器Ｉ’2 は、βQ ・Ｉ’2 で与えられる駆動ノードキャパシタンスディスチャージ電流Ｉdischarge への寄与が電流発生器Ｉ1 により生ずる電流に等しい電流を伝達する。
【００１５】
本発明によると、増幅トランジスターＱの駆動電流へ、「過駆動」電流Ｉ4 が加えられる（抵抗Ｒを流れる電流は無視できるため、トランジスターＱのベースに完全に加えられる）。図示の態様によると、このような「過駆動」電流Ｉ4 は、第２の電流発生器Ｉ’2 をコントロールする「同じ」シグナルＳ2 によりコントロールされる第３の定電流発生器Ｉ’3 の使用により発生する。第３の電流発生器Ｉ’3 はあるミラー比（Ｎ）を有する１対のトランジスターＭ１及びＭ２から構成される電流ミラーを駆動する。
【００１６】
抵抗Ｒを通る電流を無視できるため、実際にＭ１−Ｍ２電流ミラーの出力電流は完全にＱのベースへ加えられる。大きなミラー比を設定することにより、第３の定電流発生器により発生する電流Ｉ’3 は、出力パワートランジスター（ＰＯＷＥＲＤＭＯＳ）の駆動ノード（ゲート）のディスチャージ電流（Ｉdischarge ）への他の寄与と比較して無視できる値を有している。パワーＤＭＯＳが「トリオード」動作ゾーンから出る直前のディスチャージトランジスターＱへの付加的な駆動電流Ｉ4 の遮断は（出力シグナルの上昇時間に影響をあたえないように）、トランジスターＭ３を使用することにより達成される。Ｍ３トランジスターはローサイドドライバー段で使用されるパワートランジスターと類似の構造を有することが好ましい。これによりトランジスターＭ３はパワートランジスターと同じプロセススプレッドと温度に起因するそのスレッショルド電圧の変化特性を有する。図示の例では両者ともＤＭＯＳトランジスターである。
【００１７】
ターンオフフェーズの間はパワーＤＭＯＳトランジスター用の駆動ノード（ゲート）キャパシタンスは当初多数の寄与の合計に等しい電流でディスチャージする。
Ｉｄｉｓｃｈａｒｇｅ  ＝βＱ  Ｉ′２  ＋βＱ  Ｉ４  ＋Ｉ′３  ＋Ｉ４  ＋Ｉ′２    （１）
ここでβＱ  はプロセススプレッドと温度に依存しないと考えられるディスチャージトランジスターＱの電流ゲインであり、電流Ｉ４  はトランジスターＭ１及びＭ２により形成される電流ミラーの比のＩ′３  倍で与えられる。
【００１８】
従って式（１）では項βＱ  （Ｉ′２  ＋Ｉ４  ）が他の項と比較して優勢であり、他の項は第１次近似では無視できる。パワーＤＭＯＳトランジスターの駆動ノードに存在するゲート／ソース電圧は次の式により与えられる。
Ｖｇｓ（ＤＭＯＳ）＝Ｒｄｓｏｎ（Ｍ２）×Ｉ４  ＋Ｖｇｓ（Ｍ３）＋Ｖｂｅ（２）
Ｖｇｓ（Ｍ３）がスレッショルドＶｔｈ（Ｍ３）に等しいとＭ３トランジスターが通電を停止する。これが起こるＶｇｓ（ＤＭＯＳ）電圧は、実際にパワーＤＭＯＳトランジスターが既に飽和に達していると考えられる電圧の前後である。この事実は多少上昇時間に影響を与える。それにもかかわらず、電流Ｉ′３  を適切に調節することにより、ディスチャージプロセスを「加速」してターンオフ遅れをターンオン遅れと等しくする（Ｔｐｈｌ＝Ｔｐｌｈ）ことが可能である。
【００１９】
図６に示された本発明の回路の代替態様によると、シグナルの先端の正確なコントロール（等化）を確保することも可能である。
未だ飽和ゾーンには入っていないがパワーＤＭＯＳにより「トリオード」動作領域からの確実に生ずる出口と一致する「僅かに高い」電圧でＭ３トランジスターのターンオフを確保する問題は、電流Ｉ４  をグラウンドへ逸らせるために適したサイズを有する付加的なトランジスターＭ４を導入することにより効果的に解決される。
図６を参照すると、そのソース電圧がそのゲート電圧未満であるため付加的なトランジスターＭ４を通して電流は流れない。実際回路のノードＡ及びＢの電圧は次の式により与えられる。
Ｖ（Ａ）＝Ｖｇｓ（Ｍ３）＋Ｖｂｅ（Ｑ）
Ｖ（Ｂ）＝Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ２）
【００２０】
パワーＤＭＯＳトランジスターの駆動ノード（ゲート）の電圧が減少するとＶ（Ｂ）電圧も減少し、一方電流Ｉ４  が一定であるためＶ（Ａ）電圧は一定に維持される。次の条件が生ずると、
Ｖ（Ｂ）≦Ｖ（Ａ）−Ｖｔｈ
トランジスターＭ４がターンオンし、Ｍ３トランジスターを流れる電流Ｉ４  の一部が逸れて流れる。トランジスターＭ４が完全にオンで従ってそれを直接グラウンドへ逸らせることにより全電流Ｉ４  を引くことができる電圧は次の関係で与えられる。
（Ｖｇｓ（Ｍ４）−Ｖｔｈ（Ｍ４））＝√（Ｉ４  ／（ｋ×Ｗ／Ｌ）＝Ｖｇｓ（Ｍ３）＋Ｖｂｅ（Ｑ）−〔Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ１）〕
【００２１】
「トリオード」動作ゾーンからの出口に対応するパワーＤＭＯＳトランジスターのゲート電圧の値を知り、電流Ｉ′３  の値からＶｇｓ（Ｍ１）を設定し、かつＭ１とＭ２の間のエリア比を設定することにより、上記式からトランジスターＭ４の所謂「縦横比」（Ｗ／Ｌ）（チャンネルの幅／長さ）を決定できる。
Ｍ３トランジスターの正確なディメンジョン設定は、ターンオフフェーズ間のパワーＤＭＯＳが飽和に入る直前にＭ３トランジスターの正確なカットオフの瞬間を確保する。
実際に本発明の駆動回路は、電流Ｉ′３  を適切に調節することによりターンオフ遅れ時間を調節し最終的にそれをターンオン遅れ時間と等しくするだけでなく、コントロールされた上昇及び降下時間を得るためにパワートランジスターのゲートのチャージ及びディスチャージ電流レベルを別個にセットできる。
【図面の簡単な説明】
【図１】従来技術による駆動回路の機能的ダイアグラム。
【図２】図１に示した駆動回路の場合のターンオフフェーズ及びターンオンフェーズの間の出力パワートランジスターのドレーン／ソース及びゲート／ソース電圧の時間ダイアグラム。
【図３】本発明による駆動回路の機能的ダイアグラム。
【図４】本発明の駆動回路により得られる出力パワートランジスターのドレーン／ソース及びゲート／ソース電圧の時間ダイアグラム。
【図５】本発明の第１の態様による駆動回路のダイアグラム。
【図６】本発明の駆動回路の第２の態様の回路ダイアグラム。
【符号の説明】
ＰＯＷＥＲ  ＤＭＯＳ・・・パワートランジスター
Ｉ１  ・・・第１電流発振器
Ｉ２  、Ｉ′２  ・・・第２電流発振器
Ｉ３  、Ｉ′３  ・・・第３電流発振器
Ｑ・・・トランジスター（キャパシタンスディスチャージ電流増幅器）
【図１】
0003580853.tif 000002
【図２】
0003580853.tif 000003
【図３】
0003580853.tif 000004
【図４】
0003580853.tif 000005
【図５】
0003580853.tif 000006
【図６】
0003580853.tif 000007