(57)【特許請求の範囲】
【請求項１】
ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が１ライン中に２回以上発生した場合には可状態を次のラインまで保持する保持手段を有することを特徴とする画像読取装置。
【請求項２】
ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有することを特徴とする請求項１記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、ファクシミリ、デジタル複写機のスキャナ部等の画像読取装置に関する。
【０００２】
【従来の技術】
従来より原稿の画像情報を光学的に読み取って電気的な信号に変換するデジタル式の画像読取装置が知られており、大別すると、原稿を所定速度で搬送させながら位置固定の密着型ラインセンサで読み取る所謂シートスキャナと、コンタクトガラス上にセットされた原稿を光学系のスキャニングにより読み取る所謂ブックスキャナとがある。シートスキャナにあっては原稿を搬送させる駆動源としてステッピングモータが用いられ、ブックスキャナにあっては光学系をスキャニングさせる駆動源としてステッピングモータが用いられている。
【０００３】
何れの方式のスキャナにあっても、通常は、画像読取密度が切換え可能とされており、主走査方向に関してはラインセンサに関する電気的な処理により対処している。副走査方向の画像読取密度に関しては、原稿又は光学系を移動させるためのステッピングモータによる移動速度を変更すればよいが、モータの最高速値及び最低速値には自ずと限界がある。そこで、通常は、ステッピングモータの速度は最高の画像読取密度に合わせて一定とし、この速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じてラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を見掛け上、目的とする画像読取密度に合わせるようにしている。この種の手法は、例えば、特開平３−７４９６１号公報等により知られている。
【０００４】
例えば、ステッピングモータの持つ１ステップパルス分の分解能が基準画像読取密度対応の１２００ｄｐｉであるとすると、２００ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、６ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２４０ｄｐｉの画像読取密度の読取りを行ないたい場合であれば、５ステップパルスで１回、１ライン分の画像データを読み取るようにすればよい。２２０ｄｐｉ等のように端数を生じてしまう画像読取密度の場合には、後述する例のように余りを考慮して平均化すればよい。
【０００５】
ところが、ステッピングモータが一定速度で動作中に、ライン割込みが発生する度に次に間引くためのステップパルス数を１ライン毎に計算する手法では、割込み処理内の動作時間が長くなり、ＣＰＵの負荷が大きくなってしまう。
【０００６】
この点、特開平７−２２６８３１号公報によれば、ＣＰＵの負担を軽減し得る手法が示されている。これは、画像データの読取動作を開始する前にステッピングモータのモータステップ数を予め計算してテーブル内に格納しておき、実際の読取動作時には、テーブルに記憶されたライン毎のモータステップ数と駆動中のステッピングモータのステップパルス数からパルスカウンタにより得られるカウント値とをコンパレータで比較し、一致したら次のラインデータを有効ラインデータとして取り込むようにしたものである。
【０００７】
この場合、一定速度で回転駆動されるステッピングモータの１ステップ分が１２００ｄｐｉの分解能を有するものとし、この条件で、２００ｄｐｉの画像読取密度に変更して画像読取りを行うものとすれば、６ステップで１回入力されたラインデータを読めばよいといえる。この場合、まず、読込動作開始前にテーブルカウンタによりテーブルアドレスを更新しながらテーブルにテーブル値として（ＴＡ＋１）分（アドレスＡまで）、モータステップ数“６”が書込まれる。一方、実際の読取動作時にはパルスカウンタによって“６”までステップパルスが計数された時、コンパレータからタイミング発生器に対してイネーブル信号を発生し有効ラインであることを指示する。
【０００８】
また、目標とする画像読取密度が２２０ｄｐｉの場合であれば、
１ライン目  （１２００＋    ０）÷２２０＝５  余り  １００
２ライン目  （１２００＋１００）÷２２０＝５  余り  ２００
３ライン目  （１２００＋２００）÷２２０＝６  余り    ８０
４ライン目  （１２００＋  ８０）÷２２０＝５  余り  １８０
…
のように余りを考慮してステップパルス数が、５，５，６，５，…となるように算出されて、テーブル中に格納される。
【０００９】
従って、従来例において、そのハードウエア構成を考えると、基準画像読取密度１２００ｄｐｉに対して目標画像読取密度が２２０ｄｐｉの場合であれば、テーブル２にはアドレス順に、テーブル値が５，５，６，５，…のように書き込まれ、目標画像読取密度が２００ｄｐｉの場合にはテーブルにはアドレス順に全て同じテーブル値６，６，６，６，…が書き込まれる。即ち、テーブル値等に関係なくテーブル用のメモリとしてはそのアドレス分（ＴＡ＋１）が必ず必要であり、かつ、各テーブル値のメモリ容量やパルスカウンタのビット数として最低限３ビット必要とする（例えば、“６”＝“１１０”であり、３ビット必要）構成となっている。即ち、動作制御上は特に支障ない構成ではあるが、メモリないしはハードウェアの利用面で必ずしも有効に活用しているとはいえず、未だ、有効利用してメモリ容量を節約し得る面、或るいは、削減し得る面を有するものであり、不十分な構成である。
【００１０】
【発明が解決しようとする課題】
このような点を考慮し、ステッピングモータの速度を一定とする条件下で目標画像読取密度（指定解像度）への切換えを確実に行う機能を損なうことなく、極力メモリ容量やハードウェアを削減して、全体として低コスト化を図れるようにした画像読取装置が特願平９−６６４４３号として本出願人により提案されている。
【００１１】
この既提案例の概要を図４を参照して説明する。この既提案例は、前述した特開平７−２２６８３１号公報に示されるような画像読取密度の切換え方式を前提としており、ステッピングモータの速度を一定速度に制御するために制御装置（図示せず；例えば、ＣＰＵ）から送出されるステップパルスＳＰと、画像データの１ライン分を示す信号として画像処理部（図示せず）から送出される入力ゲート信号（ラインゲート信号）とを入力として、ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じ入力ゲート信号の間引きを行って実際に画像読取りを行わせる有効ラインゲート信号なる出力ゲート信号として決定することにより副走査方向の画像読取密度を制御する画像処理装置を備えた画像読取装置に適用される。このような前提的な構成において、既提案例では、１ライン毎に入力される入力ゲート信号を有効ラインゲート信号なる出力ゲート信号とするか否かをステップパルスＳＰ毎に発生するゲートイネーブル信号ＥＮの可否によって決定するように構成することを基本とする。
【００１２】
このため、既提案例の画像処理装置では、まず、ゲートイネーブル信号発生手段１が設けられている。このゲートイネーブル信号発生手段１は、ステップパルスＳＰ毎にゲートイネーブル信号ＥＮを発生させるゲートイネーブル信号生成回路２と、予め１ライン毎のゲートイネーブル信号ＥＮの可否情報（“１”“０”情報）をアドレスとともに記憶するＲＡＭテーブル３と、ステップパルスＳＰに同期してこのＲＡＭテーブル３からＲＡＭデータを順に読み出すためのアドレス情報を更新出力するテーブルカウンタ４とにより構成されている。
【００１３】
ここに、前記ＲＡＭテーブル３に対するデータ作成アルゴリズムは前述した公報例と同様であるが、テーブル値のフォーマットが異なる。例えば、基準画像読取密度１２００ｄｐｉを目標画像読取密度２２０ｄｐｉに変える場合を想定すると、従来はモータステップ数をテーブル値としているため、アドレス順に、５，５，６，５，…のようなテーブル値とされているが、既提案例によれば、
アドレス０    テーブル値０  ＝  ０
アドレス１    テーブル値１  ＝  ０
アドレス２    テーブル値２  ＝  ０
アドレス３    テーブル値３  ＝  ０
アドレス４    テーブル値４  ＝  １
アドレス５    テーブル値５  ＝  ０
アドレス６    テーブル値６  ＝  ０
アドレス７    テーブル値７  ＝  ０
アドレス８    テーブル値８  ＝  ０
アドレス９    テーブル値９  ＝  １
アドレス１０  テーブル値１０＝  ０
アドレス１１  テーブル値１１＝  ０
アドレス１２  テーブル値１２＝  ０
アドレス１３  テーブル値１３＝  ０
アドレス１４  テーブル値１４＝  ０
アドレス１５  テーブル値１５＝  １
（以下、同様）
のように１アドレス１ビットでゲートイネーブル信号ＥＮの可否情報（“１”が可、“０”が否を示す）が実際に読取りを行わせるべきライン位置に対応させて書き込まれている。なお、上例ではアドレス０〜４が１ライン目用、アドレス５〜９が２ライン目用、アドレス１０〜１５が３ライン目用、〜とされている。
【００１４】
一方、入力ゲート信号とＲＡＭテーブル３から読み出されたＲＡＭデータに基づくゲートイネーブル信号生成回路２からのゲートイネーブル信号ＥＮとの入力を１ライン毎に受け、その入力ゲート信号を有効ラインゲート信号とするか否かをゲートイネーブル信号ＥＮの可否によって決定するイネーブル制御手段となるイネーブル制御回路５が設けられている。
【００１５】
このような構成において、実際の画像読取動作時には、ステップパルスＳＰが１パルス出力される毎にテーブルカウンタ４がカウントアップすることにより、ＲＡＭテーブル３の読み出すベきアドレスが＋１ずつ更新され（ＴＡ＋１）、アドレス１（０ｈ）から順にＲＡＭデータが読出され、ゲートイネーブル信号生成回路２からゲートイネーブル信号ＥＮとしてイネーブル制御回路５に出力される。この時、イネーブル制御回路５には入力ゲート信号も適宜入力されており、“１”であるゲートイネーブル信号ＥＮが入力された時に入力ゲート信号が入力されていればその入力ゲート信号に基づきイネーブル制御回路５の内部処理により内部ゲートイネーブル信号が作成され、有効であることを示す出力ゲート信号として出力される。このようにして、基本的には、入力ゲート信号のうち、目標画像読取密度に対応して実際に読取動作を行わせたい位置（ライン）の入力ゲート信号のみを出力ゲート信号として通過させるものである。
【００１６】
既提案例によれば、ＲＡＭテーブル３の構成が１アドレス１ビットで済む上に、ゲートイネーブル信号ＥＮの可否情報を格納しておりライン毎に直接的な判断に供されるので、従来のようなパルスカウンタ、コンパレータ、タイミング発生器等のハードウェアを極力削減することができる。また、ステップパルスＳＰに同期してゲートイネーブル信号ＥＮを読出してイネーブル制御回路５の制御に供しているので、比較的精度のよい密度変換処理を行える。即ち、ステップパルスＳＰが目標とする密度位置分移動した所で、コンパレータなどの回路処理を経ずに比較的すぐにゲートイネーブル信号ＥＮを出力させることができるためである。
【００１７】
ところが、このような既提案例によっても、ステップパルスＳＰとライン信号（入力ゲート信号）との位相関係が非同期の場合、ステップパルスＳＰ毎に読取る間引きパターンとライン信号とが徐々にずれていき、間引かなくてもよいラインを間引いてしまうことがある。この点を図５に示す既提案例のゲートイネーブル信号生成回路２の構成例、及び、図６に示す既提案例のゲート信号間引きタイミングの一例を参照して説明する。
【００１８】
図５に示すゲートイネーブル信号生成回路２の構成例では、ステッピングモータのモータドライバ（図示せず）がステップパルスＳＰの立上りエッジ及び立下りエッジの両方エッジで動作する場合を想定しており、ステップパルスＳＰの立上り、立下りエッジを検出する変化点検出回路１１の出力（エッジ信号）とＲＡＭデータとを入力としてＡＮＤをとるＡＮＤゲート１２が設けられ、このＡＮＤゲート１２の出力がイネーブルエッジ信号とされている。このイネーブルエッジ信号によりセットされるフリップフロップ構成の１ビット記憶素子１３が設けられ、この１ビット記憶素子１３の出力が内部ゲートイネーブル信号とされている。また、入力ゲート信号の立下りエッジを検出する立下りエッジ検出回路１４の出力と前述した内部ゲートイネーブル信号とのＡＮＤをとるＡＮＤゲート１５が設けられている。このＡＮＤゲート１５の出力によりセットされるフリップフロップ構成の１ビット記憶素子１６が設けられ、この１ビット記憶素子１６の出力がゲートイネーブル信号ＥＮとされている。即ち、入力ゲート信号の立下りエッジのタイミングで内部ゲートイネーブル信号が“１”であれば、１ビット記憶素子１６がセットされ、ゲートイネーブル信号ＥＮを生ずる。内部ゲートイネーブル信号（１ビット記憶素子１３）は、立上りエッジ検出回路１７により検出されるゲートイネーブル信号が“１”となる立上りエッジでリセットされる。また、ゲートイネーブル信号ＥＮ（１ビット記憶素子１６）は、立上りエッジ検出回路１８により検出される入力ゲート信号が“１”となる立上りエッジでリセットされる。
【００１９】
図６は、このようなゲートイネーブル信号生成回路２の構成例の下に、入力ゲート信号とステップパルスＳＰとの原稿読取時の現実的なタイミング関係の一例を示すものである。図示例の如く、ステップパルスＳＰの立上り、立下りエッジ毎にメモリアドレスが更新され、それに対応してＲＡＭテーブル３からＲＡＭデータが読出される。ここに、図６のＲＡＭテーブル３中のＲＡＭデータ（可否情報）例“０１０１００１００１００…”は、ステッピングモータの１ステップパルスによる移動距離が１１３０ｄｐｉ相当で、読取解像度が４００ｄｐｉの場合を示している。この場合、図示の如く、入力ゲート信号の１周期中ではＲＡＭデータが“１（可）”となる個所が必ず１個所となっており、毎ラインを通過させる（間引かない）ことを意味している。これにより、ステップパルスＳＰ毎に入力ゲート信号をマスク（間引く）するゲートイネーブル信号ＥＮが生成され、図４に示したようにこのゲートイネーブル信号ＥＮと入力ゲート信号とのＡＮＤをイネーブル制御回路５でとることにより出力ゲート信号が得られる。
【００２０】
ところが、図６に示す例のように、入力ゲート信号とステップパルスＳＰとの位相関係の非同期に起因してイネーブルエッジ信号が入力ゲート信号の１周期中に２パルス分存在することがある（タイミングｔ１，ｔ２）。このとき、タイミングｔ１で示す本来のイネーブルエッジ信号で次の入力ゲート信号を許可（ゲートイネーブル信号ＥＮが“１”となりマスクされない状態）した後、タイミングｔ２のイネーブルエッジ信号で次のライン（タイミングＴに相当するライン）を許可するために内部ゲートイネーブル信号を“１”にするはずが、このタイミングｔ２での内部ゲートイネーブル信号は前ラインの処理をまだ終了していないため、まだ、“１”のままであり（タイミングｔ３より前）、結局、タイミングｔ２のイネーブルエッジ信号に起因する１ラインの許可が無視されてしまう。この結果、タイミングＴでは入力ゲート信号はマスクされてしまい、ライン抜けとなってしまう。
【００２１】
そこで、本発明は、このような既提案例をベースとしつつ、ステップパルスとライン信号との位相関係が非同期の場合に、ステップパルス毎に読取る間引きパターンとライン信号とが徐々にずれていったとしても、ずれてしまったことを検知することで対処可能な画像読取装置を提供することを目的とする。
【００２２】
また、本発明は、このようなずれが検知された場合には次のライン抜けを補完することで正常に対処し得る画像読取装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１記載の発明は、ステッピングモータの速度を一定速度に制御するために制御装置から送出されるステップパルスと、画像データの１ライン分を示す信号として画像処理部から送出されるラインゲート信号とを入力として、前記ステッピングモータの速度により決まる基準画像読取密度と目的とする画像読取密度との比率に応じて前記ラインゲート信号の間引きを行って画像読取りを行わせる有効ラインゲート信号を決定することにより副走査方向の画像読取密度を制御する画像読取装置において、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が１ライン中に２回以上発生した場合には可状態を次のラインまで保持する保持手段を有する。
【００２４】
従って、ステップパルスとライン信号との位相関係の非同期に起因して１ライン中にゲートイネーブル信号を可とする条件が２回以上発生した場合にはその可状態を次のラインまで保持するので、少なくともタイミングずれによる異常なライン抜けを生じ得ることを検知でき、何らかの方法でライン抜けを生じないように対処できる。
【００２５】
請求項２記載の発明は、請求項１記載の画像読取装置において、ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有する。従って、ステップパルスとライン信号との位相関係の非同期に起因するライン抜けを生じ得る事態の検知だけでなく、その異常なライン抜けを生じないように動作させることができる。
【００２６】
【発明の実施の形態】
本発明の一実施の形態を図１ないし図３に基づいて説明する。なお、本実施の形態は、前述した特願平９−６６４４３号による既提案例をベースとするものであり、図４ないし図６で示した部分と同一部分は同一符号を用いて示し、説明も省略する。特に、図４に示した構成はそのまま用いるものであり、図４中に示すゲートイネーブル信号生成回路２の構成が図１に示すように改良されている。
【００２７】
まず、本実施の形態のゲートイネーブル信号生成回路２にあっては、保持手段２１と切換手段２２とが付加されている。保持手段２１はＡＮＤゲート１２より得られるイネーブルエッジ信号と１ビット記憶素子１３から得られる内部ゲートイネーブル信号とを入力とするＡＮＤゲート２３と、このＡＮＤゲート２３の出力によりセットされるフリップフロップ構成の１ビット記憶素子２４と、ゲートイネーブル信号ＥＮの立下りエッジを検出して前記１ビット記憶素子２４をリセットするための立上りエッジ検出回路２５とにより構成されている。即ち、ＡＮＤゲート２３によりゲートイネーブル信号ＥＮを可“１”とする条件が１ライン中に２回発生したか否かをチェックし、２回発生した場合にはＡＮＤゲート２３の出力により１ビット記憶素子２４をセットすることにより、ゲートイネーブル信号ＥＮの立下りが検知されるまでの次のラインまで記憶保持するものである。この１ビット記憶素子２４の出力が誤差吸収信号として機能し、この誤差吸収信号が出力された場合にはタイミングずれによる異常なライン抜けを生じ得ることがわかる。
【００２８】
また、切換手段２２はゲートイネーブル信号ＥＮを出力する１ビット記憶素子１６のセット入力側に付加されており、セット条件を変更するもので、誤差吸収信号と立下りエッジ検出回路１４の出力（入力ゲート信号の立下りエッジ信号）とを入力とするＡＮＤゲート２６とこのＡＮＤゲート２６の出力とＡＮＤゲート１５の出力とのＯＲをとり１ビット記憶素子１６をセットするＯＲゲート２７とにより構成されている。即ち、ＡＮＤゲート２６のルートにより、ゲートイネーブル信号ＥＮを出力し得る許可条件が増やされている。
【００２９】
このような構成において、図６に示したケースの場合の動作のタイムチャートを示す図２を参照して動作を説明する。まず、内部ゲートイネーブル信号が“１”の状態でイネーブルエッジ信号が発生した場合（即ち、ゲートイネーブル信号ＥＮを可“１”とする条件が１ライン中に２回発生した場合）（タイミングｔ２）、ＡＮＤゲート２３の出力により１ビット記憶素子２４がセット（保持）され、誤差吸収信号が出力される。その後、タイミングｔ４において、図６の場合には内部ゲートイネーブル信号が“１”のため、ゲートイネーブル信号はセットされなかったが、本実施の形態の場合には、誤差吸収信号がＯＲ回路２７を通してＯＲ処理されて１ビット記憶素子１６をセットするので、このタイミングｔ４でもゲートイネーブル信号ＥＮが出力される。この結果、次のライン（タイミングＴに相当するライン）でイネーブル制御回路５からは出力ゲート信号がアクティブ状態で出力される。よって、このライン分が誤って間引かれることなく、出力が得られることになる。
【００３０】
ゲートイネーブル信号ＥＮを可“１”とする条件が１ライン中に２回発生しない場合の動作は前述した図６の場合と同様である。
【００３１】
なお、図１中に示す立下りエッジ検出回路１４としては、例えば、図３（ａ）に示すように、入力信号（入力ゲート信号）を遅延回路３１で遅延させた信号と入力信号の反転信号とを入力とするＡＮＤゲート３２により構成すればよい。また、立下りエッジ検出回路１７，１８，２５としては、例えば、図３（ｂ）に示すように入力信号（ゲートイネーブル信号ＥＮや入力ゲート信号）を遅延回路３３で遅延させてさらに反転させた信号と入力信号とを入力とするＡＮＤゲート３４により構成すればよい。さらに、変化点検出回路１１としては、例えば、図３（ｃ）に示すように、入力信号（ステップパルスＳＰ）を遅延回路３５で遅延させた信号と入力信号の反転信号とを入力とするＡＮＤゲート３６と、入力信号（ステップパルスＳＰ）を遅延回路３７で遅延させてさらに反転させた信号と入力信号とを入力とするＡＮＤゲート３８と、これらのＡＮＤゲート３４，３６の出力のＯＲをとるＯＲゲート３９とにより構成すればよい。
【００３２】
【発明の効果】
請求項１記載の発明によれば、１ライン毎に入力されるラインゲート信号を有効ラインゲート信号とするか否かを決定するゲートイネーブル信号を生成するゲートイネーブル信号発生手段と、この生成したゲートイネーブル信号の可否によって前記ラインゲート信号を前記有効ラインゲート信号として決定するイネーブル制御手段と、前記ゲートイネーブル信号の可否情報をアドレスとともに記憶しているテーブルとを備え、前記ゲートイネーブル信号発生手段は、前記ステップパルス毎に出力しようとする前記ゲートイネーブル信号の出力の可否を前記可否情報により決定し、前記ゲートイネーブル信号を可とする条件が１ライン中に２回以上発生した場合には可状態を次のラインまで保持する保持手段を有することで、ステップパルスとライン信号との位相関係の非同期に起因して１ライン中にゲートイネーブル信号を可とする条件が２回以上発生した場合にはその可状態を次のラインまで保持するようにしたので、少なくともタイミングずれによる異常なライン抜けを生じ得ることを検知することができ、よって、何らかの方法でライン抜けを生じないように対処することができる。
【００３３】
請求項２記載の発明によれば、請求項１記載の画像読取装置において、ゲートイネーブル信号発生手段は、ラインゲート信号を有効としない条件下でも保持手段が可状態を保持しているときにはラインゲート信号を有効とするよう切換える切換手段を有するので、ステップパルスとライン信号との位相関係の非同期に起因するライン抜けを生じ得る事態の検知だけでなく、その異常なライン抜けを生じないように動作させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のゲートイネーブル信号生成回路の構成例を示すブロック図である。
【図２】その動作を示すタイムチャートである。
【図３】エッジ検出回路の構成例を示すブロック図である。
【図４】既提案例の画像読取装置の構成例を示すブロック図である。
【図５】そのゲートイネーブル信号生成回路の構成例を示すブロック図である。
【図６】その動作を示すタイムチャートである。
【符号の説明】
１      ゲートイネーブル信号発生手段
５      イネーブル制御手段
２１      保持手段
２２      切換手段
【図１】
0003585155.tif 000002
【図２】
0003585155.tif 000003
【図３】
0003585155.tif 000004
【図４】
0003585155.tif 000005
【図５】
0003585155.tif 000006
【図６】
0003585155.tif 000007