(57)【特許請求の範囲】
【請求項１】
直接入力信号を受け取るための第１の入力と、
反転入力信号を受け取るための第２の入力と、
該直接入力信号を反転かつレベルシフトした反転出力信号を生成するためのレベルシフタ出力と、
電圧フォロワであって、該電圧フォロワの入力は該第１の入力に接続されている電圧フォロワと、
第１の導電型の第１のトランジスタおよび該第１の導電型とは異なる第２の導電型の第２のトランジスタを備えた出力回路であって、該第１のトランジスタの出力電極は該レベルシフタ出力に接続され、該第１のトランジスタの制御電極は該電圧フォロワの出力に接続され、該第２のトランジスタの出力電極は該レベルシフタ出力に接続され、該第２のトランジスタの制御電極は該電圧フォロワの出力に接続され、該第２のトランジスタのコモン電極は該第２の入力に接続されている、出力回路と、
を備えた、電圧レベルシフタ。
【請求項２】
前記電圧フォロワは前記第１の導電型の第３および第４のトランジスタを備えており、
第３および第４のトランジスタの主導電経路は第１および第２の電源入力間に直列に接続され
該第４のトランジスタの制御電極は前記第１の入力に接続され、
前記第１および第２のトランジスタの制御電極は該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続されている、
請求項１に記載のシフタ。
【請求項３】
前記第１のトランジスタのコモン電極は前記第１の電源入力に接続されている、請求項２に記載のシフタ。
【請求項４】
前記第３のトランジスタの制御電極はバイアス電圧入力に接続されている、請求項２に記載のシフタ。
【請求項５】
前記第３のトランジスタの制御電極は前記第２の電源入力に接続されている、請求項２に記載のシフタ。
【請求項６】
前記第３のトランジスタの制御電極は前記第２の入力に接続されている、請求項２に記載のシフタ。
【請求項７】
前記第１および第２のトランジスタの制御電極は前記第２の導電型の第５のトランジスタの出力電極に接続され、
該第５のトランジスタのコモン電極は前記第２の電源入力に接続され、
該第５のトランジスタの制御電極は前記第２の入力に接続されている、
請求項３、４、５および６のいずれかに記載のシフタ。
【請求項８】
前記第１および第２のトランジスタの制御電極は前記第２の導電型の第５のトランジスタの出力電極に接続され、
該第５のトランジスタのコモン電極は前記第２の電源入力に接続され、
前記第３のトランジスタおよび該第５のトランジスタの制御電極はアクティブローゲーティング入力に接続されている、
請求項２に記載のシフタ。
【請求項９】
前記電圧フォロワ入力は前記第２の導電型の第６のトランジスタの主導電経路を介して前記第１の入力に接続され、
該第６のトランジスタの制御電極はアクティブハイゲーティング入力に接続されている、
請求項１に記載のシフタ。
【請求項１０】
前記第２のトランジスタのコモン電極は前記第２の導電型の第７のトランジスタの主導電経路を介して前記第２の入力に接続され、
該第７のトランジスタの制御電極はアクティブハイゲーティング入力に接続されている、
請求項１に記載のシフタ。
【請求項１１】
前記第２のトランジスタのコモン電極および前記第３のトランジスタの制御電極は前記第１の導電型の第８のトランジスタの出力に接続され、
該第８のトランジスタの制御電極はアクティブハイゲーティング入力に接続されている、
請求項９または１０に記載のシフタ。
【請求項１２】
前記各トランジスタは電界効果トランジスタを含み、
前記出力、制御およびコモン電極は、それぞれ、ドレイン、ゲートおよびソース電極を含む、
請求項１に記載のシフタ。
【請求項１３】
前記各トランジスタは非結晶シリコン薄膜トランジスタを含む、請求項１１に記載のシフタ。
【請求項１４】
前記各トランジスタはポリシリコン薄膜トランジスタを含む、請求項１１に記載のシフタ。
【請求項１５】
ＣＭＯＳ集積回路の少なくとも一部を含む、請求項１２、１３および１４のいずれかに記載のシフタ。
【請求項１６】
請求項１４に記載のシフタを少なくとも１つ含む集積ドライバを備えた、ポリシリコンディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧レベルシフタに関する。このような電圧レベルシフタは、例えば、より小さな振幅の信号とインターフェースするための大面積シリコンオンインシュレータ（ＳＯＩ）回路において使用され得る。このような用途の一例は、３．３ボルト〜５ボルトの信号レベルと１０ボルト〜２０ボルトの信号とのインターフェースがしばしば必要とされる、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いて製造される液晶ディスプレイなどのフラットパネルマトリクスディスプレイ用のモノリシックドライバ回路である。本発明は、ポリシリコンディスプレイにも関する。
【０００２】
【従来の技術】
添付の図面の図１に、単純な電圧レベルシフタとして使用できる基本的なＣＭＯＳインバータを示す。このインバータは、Ｐ型トランジスタＴ１およびＮ型トランジスタＴ２を備えている。トランジスタＴ１およびＴ２のドレインは互いに接続されている。トランジスタＴ１およびＴ２のソースは、供給ラインｖｄｄおよびグラウンドｇｎｄにそれぞれ接続されている。トランジスタＴ１およびＴ２のゲートは、互いに接続され、入力端子ＩＮに接続されている。トランジスタＴ１およびＴ２のドレインは、互いに接続され、反転出力！ＯＵＴに接続されている。入力信号は、供給ラインｖｄｄおよびグラウンドｇｎｄによって規定される電圧よりも小さい２つの論理レベルの間でインバータスイッチングポイントを挟んでスイングし得る。このインバータの出力は、供給ラインｖｄｄおよびグラウンドｇｎｄの電圧とほぼ等しい電圧レベル間でスイングするので、このインバータは、レベルシフタとして動作し得る。しかし、実際に得られるレベルシフトは比較的小さい。なぜなら、インバータスイッチングポイントに近い電圧のために、トランジスタＴ１およびＴ２の、同時かつ望ましくない（閾値より高い）導通が生じるからである。これが起こらないようにするための条件は、以下の式に示す通りである。
【０００３】
｜ΔＶＩＮ｜＞ＶＤＤ−ＶＴｎ−｜ＶＴｐ｜
但し、ＶＤＤは供給ラインｖｄｄ上の電圧であり、ＶＴｎおよびＶＴｐは、それぞれ、Ｎ型トランジスタおよびＰ型トランジスタの閾値電圧である。
【０００４】
添付の図面の図２は、例えば、米国特許第４７０７６２３号に記載されているような、別のタイプの低入力電圧用の単一入力レベルシフタを示す。このシフタは、第１の回路部分および第２の回路部分を有する。第１の回路部分は、第１のＰ型トランジスタＴ１および第２のＮ型トランジスタＴ２を有する。トランジスタＴ１およびＴ２のドレインは、互いに接続され、反転出力！ＯＵＴに接続されている。トランジスタＴ１およびＴ２のソースは、それぞれ、供給ラインｖｄｄおよびグラウンドｇｎｄに接続されている。第２の回路部分は、第３および第４のＰ型トランジスタＴ３およびＴ４を有する。第３のトランジスタＴ３のソースは供給ラインｖｄｄに接続され、第４のトランジスタＴ４のドレインはグラウンドｇｎｄに接続されている。トランジスタＴ３のドレインは、トランジスタＴ４のソースおよびトランジスタＴ２のゲートに接続されている。入力ＩＮは、トランジスタＴ１およびＴ４のゲートに接続されている。バイアス電圧入力Ｖｂは、トランジスタＴ３のゲートに接続されている。
【０００５】
トランジスタＴ３およびＴ４は、ソースフォロワとして接続されており、その出力電圧は、トランジスタＴ３およびＴ４がマッチングし、かつ、飽和状態にある場合、おおよそＶＩＮ＋（ＶＤＤ−Ｖｂ）で与えられる。入力信号は、トランジスタＴ１のゲートを直接駆動し、ソースフォロワの出力は、入力信号を正方向に（ＶＤＤ−Ｖｂ）だけシフトしたコピーの信号でトランジスタＴ２のゲートを駆動する。これらの電圧レベルは、ハイ状態論理入力レベルが実質的に供給電圧よりも低く、かつ、ロー状態論理入力レベルがグラウンド電位と実質的に等しいプッシュプル素子として機能するトランジスタＴ１およびＴ２をスイッチングするのに十分なレベルである。
【０００６】
添付の図面の図３は、英国特許第９９０５０４１．１号に開示されているタイプのレベルシフタを示す。図３に示すレベルシフタは、図２に示すレベルシフタと同様であり、以下では、異なる部分のみを説明する。具体的には、第２のトランジスタＴ２のソースは、反転入力信号（即ち、入力ＩＮに供給される直接入力信号の論理補数である信号）を受け取る第２の反転入力！ＩＮに接続されている。
【０００７】
図３のレベルシフタの動作中、入力ＩＮがハイ、かつ、入力！ＩＮがローであるとき、レベルシフタは、図２のレベルシフタについて上記したように振る舞う。従って、出力！ＯＵＴは、ローにプルダウンされる。入力ＩＮがローになり、入力！ＩＮがハイになると、第１のトランジスタＴ１は、強くオンになり、出力！ＯＵＴをハイにプルアップしようとする。第３および第４のトランジスタＴ３およびＴ４によって形成されるソースフォロワは、供給電圧ＶＤＤより低くかつトランジスタＴ２をオンにするのに十分な電圧でトランジスタＴ２のゲートを駆動する。入力！ＩＮのハイ論理入力信号は、トランジスタＴ２のソースに供給され、トランジスタＴ２のゲート−ソース電圧を低減する。これにより、出力！ＯＵＴにおけるゲートオーバードライブおよびプルダウン能力が制限される。結果的に、出力！ＯＵＴは、第１のトランジスタＴ１の動作によってより簡単にプルアップされる。これにより、図２に示すレベルシフタよりも大きな出力スイングが得られる。
【０００８】
【発明が解決しようとする課題】
本発明は、より高い感度を有するレベルシフタを提供し、これにより非常に低い入力電圧での動作を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の電圧レベルシフタは、直接入力信号を受け取るための第１の入力と、反転入力信号を受け取るための第２の入力と、該直接入力信号を反転かつレベルシフトした反転出力信号を生成するためのレベルシフタ出力と、電圧フォロワであって、該電圧フォロワの入力は該第１の入力に接続されている電圧フォロワと、第１の導電型の第１のトランジスタおよび該第１の導電型とは異なる第２の導電型の第２のトランジスタを備えた出力回路であって、該第１のトランジスタの出力電極は該レベルシフタ出力に接続され、該第１のトランジスタの制御電極は該電圧フォロワの出力に接続され、該第２のトランジスタの出力電極は該レベルシフタ出力に接続され、該第２のトランジスタの制御電極は該電圧フォロワの出力に接続され、該第２のトランジスタのコモン電極は該第２の入力に接続されている、出力回路と、を備えた、電圧レベルシフタであって、これにより上記目的が達成される。
【００１０】
前記電圧フォロワは前記第１の導電型の第３および第４のトランジスタを備えており、第３および第４のトランジスタの主導電経路は第１および第２の電源入力間に直列に接続され該第４のトランジスタの制御電極は前記第１の入力に接続され、前記第１および第２のトランジスタの制御電極は該第３のトランジスタの出力電極および該第４のトランジスタのコモン電極に接続されていてもよい。
【００１１】
前記第１のトランジスタのコモン電極は前記第１の電源入力に接続されていてもよい。
【００１２】
前記第３のトランジスタの制御電極はバイアス電圧入力に接続されていてもよい。
【００１３】
前記第３のトランジスタの制御電極は前記第２の電源入力に接続されていてもよい。
【００１４】
前記第３のトランジスタの制御電極は前記第２の入力に接続されていてもよい。
【００１５】
前記第１および第２のトランジスタの制御電極は前記第２の導電型の第５のトランジスタの出力電極に接続され、該第５のトランジスタのコモン電極は前記第２の電源入力に接続され、該第５のトランジスタの制御電極は前記第２の入力に接続されていてもよい。
【００１６】
前記第１および第２のトランジスタの制御電極は前記第２の導電型の第５のトランジスタの出力電極に接続され、該第５のトランジスタのコモン電極は前記第２の電源入力に接続され、前記第３のトランジスタおよび該第５のトランジスタの制御電極はアクティブローゲーティング入力に接続されていてもよい。
【００１７】
前記電圧フォロワ入力は前記第２の導電型の第６のトランジスタの主導電経路を介して前記第１の入力に接続され、該第６のトランジスタの制御電極はアクティブハイゲーティング入力に接続されていてもよい。
【００１８】
前記第２のトランジスタのコモン電極は前記第２の導電型の第７のトランジスタの主導電経路を介して前記第２の入力に接続され、該第７のトランジスタの制御電極はアクティブハイゲーティング入力に接続されていてもよい。
【００１９】
前記第２のトランジスタのコモン電極および前記第３のトランジスタの制御電極は前記第１の導電型の第８のトランジスタの出力に接続され、該第８のトランジスタの制御電極はアクティブハイゲーティング入力に接続されていてもよい。
【００２０】
前記各トランジスタは電界効果トランジスタを含み、前記出力、制御およびコモン電極は、それぞれ、ドレイン、ゲートおよびソース電極を含んでもよい。
【００２１】
前記各トランジスタは非結晶シリコン薄膜トランジスタを含んでもよい。
【００２２】
前記各トランジスタはポリシリコン薄膜トランジスタを含んでもよい。
【００２３】
ＣＭＯＳ集積回路の少なくとも一部を含んでもよい。
【００２４】
また、本発明のポリシリコンディスプレイは、本発明のシフタを少なくとも１つ含む集積ドライバを備えている。
【００２５】
これにより、レベルシフタの性能を向上することができる。具体的には、以下の利点、
（ａ）非常に低い入力電圧での動作を可能にする高い感度
（ｂ）プロセスのばらつきに対する高いロバスト性
（ｃ）改善した論理レベル電圧に起因する低消費電力
（ｄ）Ｎ型閾値電圧が低ければ１つの極性での動作が保証される
（ｅ）単一の信号でゲーティングまたはイネーブルできる
（ｆ）同様のサイズのトランジスタを用いて実現できる
のうちの１つ以上が得られる。
【００２６】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の実施例を説明する。なお、全図面を通して、同一の参照符号は、同一の部材を示す。
【００２７】
図４に、本発明の第１の実施形態によるレベルシフタを示す。図４に示すレベルシフタは、図３に示すレベルシフタと同様であり、以下では、異なる部分のみを説明する。具体的には、第１のトランジスタＴ１のゲートは、第３および第４のトランジスタＴ３およびＴ４によって形成されるソースフォロワの出力に接続されている。バイアス電圧入力Ｖｂはグラウンドｇｎｄに接続され得るが、この場合、第４のトランジスタＴ４は第３のトランジスタＴ３よりも大きな駆動力を必要とする。
【００２８】
トランジスタＴ３およびＴ４によって形成されるＰ型ソースフォロワを用いることによって、入力ＩＮの論理入力信号をシフトした信号がトランジスタＴ１およびＴ２に供給される。第２のトランジスタＴ２のソースは入力！ＩＮに接続されており、トランジスタＴ１およびＴ２は、実質的に、インバータとして機能する。シフトが大きすぎなければ、論理レベル間の差の大きさは、シフトされた入力に応答するこのインバータに転送される。この回路段は、従来のタイプのインバータよりもロバストである。なぜなら、入力電圧が比較的低い場合、第２のトランジスタＴ２のソースを入力！ＩＮに接続して相補入力信号を受け取るようにしていることにより、第２のトランジスタＴ２のゲート−ソースオーバードライブが低減されるからである。
【００２９】
図５に、本発明の第２の実施形態によるレベルシフタを示す。図５に示すレベルシフタは、第３のトランジスタＴ３のゲートが入力！ＩＮに接続されている点で図４に示すレベルシフタと異なる。この接続により、トランジスタＴ１およびＴ２に供給される電圧スイングが大きくなる。具体的には、入力ＩＮの信号がハイのとき、第３のトランジスタＴ３のゲートがローとなり、このソースフォロワのシフト動作は、その出力が最大限に大きくなる最大シフト動作となる。また、入力ＩＮの信号がローのときには、トランジスタＴ３に印加されるバイアス電圧が入力信号ハイレベルに等しくなる。これにより、ソースフォロワは、より小さなブーストで動作（より正確には、正方向においてより小さなシフトで動作）し、その出力が、そうでない場合よりも低くなる。
【００３０】
図６に、図２〜図５のレベルシフタのシミュレーションによって得られた波形の波形図を示す。具体的には、図６は、０ボルトから３ボルトの間でスイッチングされる同一の入力信号に対する各レベルシフタの出力波形を示している。供給電圧ＶＤＤは図示した通り１５ボルトであり、インバータスイッチングレベルは約７．５ボルトである。
【００３１】
このシミュレーションにおいて、全てのトランジスタのゲート長は同じとし、ゲート幅は変化させた。各回路のＰ型ソースフォロワは同一で、トランジスタＴ３およびＴ４間のゲート幅の比を１：４とした。トランジスタＴ１およびＴ２間のゲート幅の比は、その出力が中点値である７．５ボルトを中心にして実質的に対称的にスイングするように選択した。具体的には、トランジスタＴ１およびＴ２間のゲート幅の比は、図２のレベルシフタについては１：２．５、図３のレベルシフタについては１：４．５、図４のレベルシフタについては１：１、そして、図５のレベルシフタについては１：１．５とした。必要に応じて、入力Ｖｂのバイアス電圧は、グラウンド電位に設定した。シミュレーションによるトランジスタ性能は、低温ポリシリコンＴＦＴ技術によって得られるものと同様であった。
【００３２】
図６に示されるように、図３のレベルシフタは、図２に示す公知のレベルシフタよりも大幅に大きな電圧シフトを達成しており、図２のレベルシフタにはない大きな利点を有する。同じ意味で、図４に示すレベルシフタは図３に示すものよりも優れており、図５に示すレベルシフタは図４に示すものよりも優れている。
【００３３】
図７に、本発明の第３の実施形態によるレベルシフタを示す。図７に示すレベルシフタは、第５のＮ型トランジスタＴ５が設けられている点で図５に示すレベルシフタと異なる。第５のＮ型トランジスタＴ５のソース、ゲート、およびドレインは、それぞれ、グラウンド、第２の入力！ＩＮ、および第１および第２のトランジスタＴ１およびＴ２のゲートに接続されている。トランジスタＴ５のゲートは比較的低い電圧信号を受け取るので、トランジスタＴ５の閾値電圧は、この入力電圧よりも十分に小さくなければならない。例えば、トランジスタＴ５をポリシリコンＴＦＴで実施し、５ボルトの入力電圧振幅で機能することが要求される場合、トランジスタＴ５の閾値電圧は、好ましくは、２ボルトである。トランジスタＴ５は、入力ＩＮに供給される信号がローであり、かつ、入力！ＩＮに供給される信号がハイである場合、トランジスタＴ１およびＴ２によって形成されるインバータの入力をローにプルダウンする。これにより、トランジスタＴ５のドレインが接続された回路ノードの電圧スイングが向上する。
【００３４】
図８に、本発明の第４の実施形態によるレベルシフタを示す。図８に示すレベルシフタは、トランジスタＴ３およびＴ５のゲートを反転ゲーティング入力！Ｇに接続してアクティブローゲーティング信号を受け取るようにし、これにより、レベルシフタをゲーティング動作させている点で図７に示すレベルシフタと異なる。このレベルシフタをアクティブにしたい場合、入力！Ｇに供給される反転ゲーティング信号をローにし、これにより、トランジスタＴ３のゲートにおけるバイアス電圧が０ボルトの状態でソースフォロワを動作させ、トランジスタＴ５をオフにする。このレベルシフタをイナクティブにしたい場合、入力！Ｇの信号をハイにする。すると、トランジスタＴ３はオフになり、トランジスタＴ５は、トランジスタＴ１およびＴ２によって形成されるインバータの入力をグラウンドに接続し、これにより、レベルシフタの出力はデフォルトの論理ハイレベルになる。
【００３５】
図９に、本発明の第５の実施形態によるレベルシフタを示す。図９に示すレベルシフタは、その入力ＩＮおよび！ＩＮが、それぞれ、トランジスタＴ６およびＴ７のソース−ドレイン経路を介して、トランジスタＴ４のゲートおよびトランジスタＴ２のソースに接続されている点で図８に示すレベルシフタと異なる。トランジスタＴ６およびＴ７のゲートは、アクティブハイゲーティング信号を受け取るためにゲーティング入力Ｇに接続されている。従って、アクティブハイゲーティング信号がハイであるとき、トランジスタＴ６およびＴ７は、入力信号をトランジスタＴ４のゲートおよびトランジスタＴ２のソースに通過させる。アクティブハイゲーティング信号がローであるとき、入力ＩＮおよび！ＩＮは、このレベルシフタの他のトランジスタ（具体的には、トランジスタＴ４のゲート）から絶縁される。トランジスタＴ４を入力ＩＮから絶縁することにより、ゲートキャパシタンスを絶縁して、入力ＩＮに接続された信号ラインにかかる負荷を低減するという利点が得られる。トランジスタＴ２のソースによって生じる負荷は比較的低く、多くの場合、この負荷を入力！ＩＮに接続された信号ラインから絶縁する必要はないので、トランジスタＴ７は任意に省略可能である。
【００３６】
図１０に、本発明の第６の実施形態によるレベルシフタを示す。図１０に示すレベルシフタは、図４に示すレベルシフタのゲーティングしたものであり、図９に示すトランジスタＴ５〜トランジスタＴ７を備えている。図１０に示すレベルシフタには、さらに、プルアップトランジスタＴ８が設けられている。トランジスタＴ８のドレインは、トランジスタＴ３のゲートおよびトランジスタＴ２のソースに接続されており、トランジスタＴ８のソースは、供給ラインｖｄｄに接続されており、トランジスタＴ８のゲートは、ゲーティング入力Ｇのアクティブハイゲーティング信号を受け取るように接続されている。従って、トランジスタＴ８を設けることによって、イナクティブ期間の間、トランジスタＴ３およびＴ５を介して供給ラインｖｄｄおよびグラウンドｇｎｄ間が導通しないように、トランジスタＴ３のゲートがハイにプルアップされる。イナクティブ期間の間、トランジスタＴ３およびＴ４のゲートキャパシタンスによって表される負荷は、トランジスタＴ６およびＴ７によって、入力ＩＮおよび！ＩＮから絶縁される。
【００３７】
図１１に、本発明の第７の実施形態によるレベルシフタを示す。図１１に示すレベルシフタは、トランジスタＴ５のゲートが、入力！ＩＮからの入力信号を受け取るために、トランジスタＴ２のソースおよびトランジスタＴ３のゲートに接続されている点で図１０に示すレベルシフタと異なる。このレベルシフタがアクティブであるとき、トランジスタＴ５は、図７を参照しながら上述したレベルシフト動作に寄与する。イナクティブ期間の間、レベルシフタの出力が正しいデフォルトの論理ハイ状態になるように、トランジスタＴ５のゲートがトランジスタＴ８によってハイにプルアップされる。
【００３８】
この構成の利点の１つは、レベルシフタのゲーティングが、入力Ｇにおける単一のアクティブハイゲーティング信号または正の論理ゲーティング信号によって制御されることである。また、イナクティブ期間の間、入力ＩＮに接続された信号ラインにかかる負荷がそれほど重要でない場合には、トランジスタＴ６は任意に省略可能である。
【００３９】
図１２は、例えばポリシリコンＴＦＴで構成されたアクティブマトリクス液晶ディスプレイを駆動するためのマトリクスディスプレイ用駆動回路に、本明細書中に開示されるタイプのレベルシフタを適用した例を示す。この駆動回路は、一般的にマトリクスディスプレイ用ソース／ゲートラインドライバの主要構成要素として用いられる２方向性シフトレジスタ１を備えている。シフトレジスタ１は、比較的高い（典型的には、１０ボルト以上の）供給電圧で動作するので、クロックおよびスタートパルスとして供給される高電圧入力信号を必要とする。しかし、互換性の向上および低消費電力化のためには、例えば、振幅３．３〜５．０ボルトの低いパネル入力電圧が好ましい。
【００４０】
本駆動回路は、相補的なクロック信号ＣＫおよび！ＣＫを受け取るために相補的な入力を持つ図７に示すタイプのレベルシフタ２を備えている。これにより、レベルシフタ２およびこれに関連するバッファ回路は、低電圧クロック信号ＣＫおよび！ＣＫから生成される１つ以上の高電圧クロック信号をシフトレジスタ１に供給する。
【００４１】
さらに、本駆動回路では、図１１に示すタイプのレベルシフタ３および４を、それらに関連するバッファ回路と共に用いており、これにより、相補的な低電圧スタートパルスＳＰおよび！ＳＰから生成される高電圧スタートパルスをシフトレジスタ１に供給する。左右方向制御信号ＬＲは、レベルシフタ３のゲーティング入力Ｇ、および、インバータ５を介してレベルシフタ４のゲーティング入力Ｇに供給される。これにより、方向制御信号ＬＲの状態によって、レベルシフタ３および４のいずれがイネーブルされるのかが決定され、これにより、２方向性シフトレジスタ１のどちら側にスタートパルスが供給されるのかが決定される。
【００４２】
本発明の電圧レベルシフタは、供給ラインｖｄｄおよび反転入力！ＩＮの間に接続された相補トランジスタＴ１およびＴ２を備えている。トランジスタＴ１およびＴ２のゲートは、トランジスタＴ３およびＴ４で構成されるソースフォロワから、直接入力信号ＩＮをシフトした信号を受け取る。
【００４３】
【発明の効果】
本発明によれば、非常に低い入力電圧での動作を可能にする高い感度を有し、プロセスのばらつきに対するロバスト性を有し、消費電力が低いレベルシフタを提供することができる。
【図面の簡単な説明】
【図１】公知のタイプのＣＭＯＳインバータを示す回路図である。
【図２】公知のタイプのレベルシフタを示す回路図である。
【図３】英国特許第９９０５０４１．１号に開示されているタイプのレベルシフタを示す回路図である。
【図４】本発明の第１の実施形態によるレベルシフタの回路図である。
【図５】本発明の第２の実施形態によるレベルシフタの回路図である。
【図６】図２〜図５に示すレベルシフタのシミュレーションによって得られた波形を示す図である。
【図７】本発明の第３の実施形態によるレベルシフタの回路図である。
【図８】本発明の第４の実施形態によるレベルシフタの回路図である。
【図９】本発明の第５の実施形態によるレベルシフタの回路図である。
【図１０】本発明の第６の実施形態によるレベルシフタの回路図である。
【図１１】本発明の第７の実施形態によるレベルシフタの回路図である。
【図１２】本発明のレベルシフタを用いたマトリクスディスプレイ用の駆動回路を示す簡略ブロック図である。
【符号の説明】
Ｔ１〜Ｔ８  トランジスタ
１  ２方向性シフトレジスタ
２〜４  レベルシフタ
５  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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