(57)【特許請求の範囲】
【請求項１】
データ入力端子とクロック入力端子と出力端子、およびマスターラッチ部とスレーブラッチ部を有し、該マスターラッチ部の入力が該データ入力端子と接続され、該マスターラッチ部の出力が該スレーブラッチ部の入力に接続され、該スレーブラッチ部の出力が前記出力端子に接続されているフリップフロップ回路において、
前記マスターラッチ部の入力と前記スレーブラッチ部の出力とを比較する比較回路、前記クロック入力端子から入力するクロック入力に接続されるクロック反転回路、前記比較回路の出力と前記クロック反転回路の出力と前記クロック入力とに基づき補助クロック信号の制御とノイズの除去を行う第１の論理回路を有し、
該第１の論理回路の出力を前記補助クロック信号として前記マスターラッチ部と前記スレーブラッチ部に入力することを特徴とするフリップフロップ回路。
【請求項２】
前記第１の論理回路は、論理積を行うことを特徴とする請求項１に記載のフリップフロップ回路。」
【請求項３】
前記補助クロック信号は、前記第１の論理回路の出力を反転させた第１の補助クロック信号と、前記第１の論理回路の出力である第２の補助クロック信号とを含むことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項４】
前記マスターラッチ部は、第１のトランスファゲートと、第２のトランスファゲートと、第１の反転回路と、第２の反転回路とを備え、第１のトランスファゲートと第２のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、
データ入力が第１のトランスファゲートに接続され、第１のトランスファゲートの反対側の出力は第１の反転回路の入力に接続し、第１の反転回路の出力はスレーブラッチ部のデータ入力として出力されると共に次段の第２の反転回路の入力に接続し、第２の反転回路の出力は第２のトランスファゲートに接続し、第２のトランスファゲートの出力は第１のトランスファゲートの出力と共通に第１の反転回路の入力に接続され、
第１のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、第２のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、
前記スレーブラッチ部は、第３のトランスファゲートと、第４のトランスファゲートと、第３の反転回路と、第４の反転回路とを備え、第３のトランスファゲートと第４のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、前記第１の反転回路の出力が第３のトランスファゲートに接続され、第３のトランスファゲートの反対側の出力は第３の反転回路の入力に接続し、第３の反転回路の出力は外部へ出力されると共に次段の第４の反転回路の入力に接続し、第４の反転回路の出力は第４のトランスファゲートに接続し、第４のトランスファゲートの出力は第３のトランスファゲートの出力と共通に第３の反転回路の入力に接続され、
第３のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、第４のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続されている、請求項１から請求項３のいずれか１項に記載のフリップフロップ回路。
【請求項５】
前記マスターラッチ部は、第１のトランスファゲートと、第２のトランスファゲートと、第１の反転回路と第２のＮＡＮＤ回路とを備え、第１のトランスファゲートと第２のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、
データ入力が第１のトランスファゲートに接続され、第１のトランスファゲートの反対側の出力は第１の反転回路の入力に接続し、第１の反転回路の出力はスレーブラッチ部のデータ入力として出力されると共に次段の第２のＮＡＮＤ回路の入力に接続し、第２のＮＡＮＤ回路にはさらにセット信号端子を介してセット信号が入力し、第２のＮＡＮＤ回路の出力は第２のトランスファゲートに接続し、第２のトランスファゲートの出力は第１のトランスファゲートの出力と共通に第１の反転回路の入力に接続され、
第１のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、第２のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、
前記スレーブラッチ部は、第３のトランスファゲートと、第４のトランスファゲートと、第３のＮＡＮＤ回路と、第４の反転回路とを備え、第３のトランスファゲートと第４のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、前記第１の反転回路の出力が第３のトランスファゲートに接続され、第３のトランスファゲートの反対側の出力は第３のＮＡＮＤ回路の入力に接続し、第３のＮＡＮＤ回路にはさらにセット信号端子を介してセット信号が入力し、第３のＮＡＮＤ回路の出力は外部へ出力されると共に次段の第４の反転回路の入力に接続し、第４の反転回路の出力は第４のトランスファゲートに接続し、第４のトランスファゲートの出力は第３のトランスファゲートの出力と共通に第３のＮＡＮＤ回路の入力に接続され、
第３のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、第４のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続されている、請求項１から請求項３のいずれか１項に記載のフリップフロップ回路。
【請求項６】
前記マスターラッチ部は、第１のトランスファゲートと、第２のトランスファゲートと、第２のＮＡＮＤ回路と、第２の反転回路とを備え、第１のトランスファゲートと第２のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、
データ入力が第１のトランスファゲートに接続され、第１のトランスファゲートの反対側の出力がリセット信号端子を介して入力したリセット信号と共に第２のＮＡＮＤ回路の入力に接続し、第２のＮＡＮＤ回路の出力はスレーブラッチ部のデータ入力として出力されると共に次段の第２の反転回路の入力に接続し、第２の反転回路の出力は第２のトランスファゲートに接続し、第２のトランスファゲートの出力は第１のトランスファゲートの出力と共通に第２のＮＡＮＤ回路の入力に接続され、
第１のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、第２のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、
前記スレーブラッチ部は、第３のトランスファゲートと、第４のトランスファゲートと、第３の反転回路と、第３のＮＡＮＤ回路とを備え、第３のトランスファゲートと第４のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、前記第２のＮＡＮＤ回路の出力が第３のトランスファゲートに接続され、第３のトランスファゲートの反対側の出力は第３の反転回路の入力に接続し、第３の反転回路の出力は外部へ出力されると共に次段の第３のＮＡＮＤ回路の入力に接続し、第３のＮＡＮＤ回路にはさらにリセット信号端子を介してリセット信号が入力し、第３のＮＡＮＤ回路の出力は第４のトランスファゲートに接続し、第４のトランスファゲートの出力は第３のトランスファゲートの出力と共通に第３の反転回路の入力に接続され、
第３のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、第４のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続されている、請求項１から請求項３のいずれか１項に記載のフリップフロップ回路。
【請求項７】
前記マスターラッチ部は、第１のトランスファゲートと、第２のトランスファゲートと、第２のＮＡＮＤ回路と、第３のＮＡＮＤ回路とを備え、第１のトランスファゲートと第２のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、
データ入力が第１のトランスファゲートに接続され、第１のトランスファゲートの反対側の出力は、リセット信号端子を介して入力したリセット信号と共に第２のＮＡＮＤ回路の入力に接続し、第２のＮＡＮＤ回路の出力はスレーブラッチ部のデータ入力として出力されると共に次段の第３のＮＡＮＤ回路の入力に接続し、第３のＮＡＮＤ回路の入力にはさらにセット信号端子を介してセット信号が入力し、第３のＮＡＮＤ回路の出力は第２のトランスファゲートに接続し、第２のトランスファゲートの出力は第１のトランスファゲートの出力と共通に第２のＮＡＮＤ回路の入力に接続され、
第１のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、第２のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、
前記スレーブラッチ部は、第３のトランスファゲートと、第４のトランスファゲートと、第４のＮＡＮＤ回路と、第５のＮＡＮＤ回路とを備え、第３のトランスファゲートと第４のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、前記第２のＮＡＮＤ回路の出力が第３のトランスファゲートに接続され、第３のトランスファゲートの反対側の出力は第４のＮＡＮＤ回路の入力に接続し、第４のＮＡＮＤ回路にはさらにセット信号端子を介してセット信号が入力し、第４のＮＡＮＤ回路の出力は外部へ出力されると共に次段の第５のＮＡＮＤ回路の入力に接続し、第５のＮＡＮＤ回路の入力にはさらにリセット信号端子を介してリセット信号が接続され、第５のＮＡＮＤ回路の出力は第４のトランスファゲートに接続し、第４のトランスファゲートの出力は第３のトランスファゲートの出力と共通に第４のＮＡＮＤ回路の入力に接続され、
第３のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、第４のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続されている、請求項１から請求項３のいずれか１項に記載のフリップフロップ回路。
【請求項８】
データ入力端子がスキャン制御信号入力端子、スキャン信号入力端子および補助スキャン制御入力端子とともに、ＮＯＲ回路、第１のＡＮＤ回路および第２のＡＮＤ回路を介してマスターラッチ部の入力と接続され、
データ入力端子を介して入力したデータ入力とスキャン制御信号入力端子を介して入力したスキャン制御信号とが第１のＡＮＤ回路に入力し、スキャン信号入力端子を介して入力したスキャン信号と補助スキャン制御入力端子を介して入力した補助スキャン制御信号とが第２のＡＮＤ回路に入力し、第１のＡＮＤ回路の出力と第２のＡＮＤ回路の出力とがＮＯＲ回路に入力し、ＮＯＲ回路の出力がマスターラッチ部に入力し、
前記マスターラッチ部は、第１のトランスファゲートと、第２のトランスファゲートと、第１の反転回路と、第２の反転回路とを備え、第１のトランスファゲートと第２のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、
前記ＮＯＲ回路の出力が第１のトランスファゲートに接続され、第１のトランスファゲートの反対側の出力は第１の反転回路の入力に接続し、第１の反転回路の出力はスレーブラッチ部のデータ入力として出力されると共に次段の第２の反転回路の入力に接続し、第２の反転回路の出力は第２のトランスファゲートに接続し、第２のトランスファゲートの出力は第１のトランスファゲートの出力と共通に第１の反転回路の入力に接続され、
第１のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、第２のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、
前記スレーブラッチ部は、第３のトランスファゲートと、第４のトランスファゲートと、第３の反転回路と、第４の反転回路とを備え、第３のトランスファゲートと第４のトランスファゲートはＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、前記第１の反転回路の出力が第３のトランスファゲートに接続され、第３のトランスファゲートの反対側の出力は第３の反転回路の入力に接続し、第３の反転回路の出力は外部へ出力されると共に次段の第４の反転回路の入力に接続し、第４の反転回路の出力は第４のトランスファゲートに接続し、第４のトランスファゲートの出力は第３のトランスファゲートの出力と共通に第３の反転回路の入力に接続され、
第３のトランスファゲートのＰＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、第４のトランスファゲートのＰＭＯＳ側のゲート入力は前記第１の補助クロック信号に接続され、ＮＭＯＳ側のゲート入力は前記第２の補助クロック信号に接続されている、請求項１から請求項３のいずれか１項に記載のフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフリップフロップ回路に関し、特にマスタースレーブ型フリップフロップ回路に関する。
【０００２】
【従来の技術】
従来用いられていたマスタースレーブ型フリップフロップ回路の１例を図７に回路図で示す。このフリップフロップで用いられる以下のトランスファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、これを単にトランスファゲートと称する。
【０００３】
図７のマスタースレーブ型フリップフロップ回路では、データ入力端子７０１がマスターラッチ部７３１のデータ入力に接続され、マスターラッチ部７３１の出力はスレーブラッチ部７３２のデータ入力に接続され、スレーブラッチ部０３２の出力は出力端子７０３に接続されている。
【０００４】
マスターラッチ部７３１の内部はデータ入力７０１が第１のトランスファゲート７１１に接続され、第１のトランスファゲート７１１の反対側の出力は第１の反転回路７１５の入力に接続し、第１の反転回路７１５の出力がデータとしてスレーブラッチ部７３２に出力されると共に次段の第２の反転回路７１６の入力に接続し、第２の反転回路７１６の出力は第２のトランスファゲート７１２に接続し、第２のトランスファゲート７１２の出力は前述の第１のトランスファゲート７１１の出力と共通に第１の反転回路７１５の入力に接続される。
【０００５】
第１のトランスファゲート７１１のゲート入力は後述のクロックｃ／クロックｃｂに接続され、ＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。第２のトランスファゲート７１２のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続される。
【０００６】
同様にスレーブラッチ部７３２の内部は、第１の反転回路７１５からのデータ入力が第３のトランスファゲート７１３に接続され、第３のトランスファゲート７１３の反対側の出力が第３の反転回路７１７の入力に接続し、第３の反転回路７１７の出力が出力Ｄとして外部に出力されると共に次段の第４の反転回路７１８の入力に接続し、第４の反転回路７１８の出力は第４のトランスファゲート７１４に接続し、第４のトランスファゲート７１４の出力は前述の第３のトランスファゲート７１３と共通に第３の反転回路７１７の入力に接続される。
【０００７】
第３のトランスファゲート７１３のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続され、第４のトランスファゲート７１４のゲート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。
【０００８】
クロック入力端子７０２は第５の反転回路７２３の入力端子に接続され、第５の反転回路７２３の出力は第６の反転回路７２４の入力端子に接続される。第５の反転回路７２３の出力をクロックｃｂ、第６の反転回路７２４の出力をクロックｃとし、いずれもが上述のようにマスターラッチ部７３１、スレーブラッチ部７３２にクロックとして接続される。
【０００９】
このように従来のフリップフロップ回路ではクロック信号が動作する度に内部のクロックも動作していた。ＣＭＯＳ集積回路でこのフリップフロップを使用していた場合、最近の集積回路は高集積、高速になっているため、フリップフロップのクロック信号だけでも莫大な消費電力を消費する。従って、フリップフロップ内の消費電力を削減する手段が必要となってきた。
【００１０】
図８は特願平９−２３２９２０号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路の回路図である。このフリップフロップ回路はクロック入力信号ＣＫを入力するためのクロック入力端子８０２と、データ入力信号Ｄを入力するためのデータ入力端子８０１と、出力信号Ｑを出力するための出力端子８０３とを有する。
【００１１】
そして第１のｐＭＯＳトランスファゲート８１１の一端と第２のｐＭＯＳトランスファゲート８１２の一端とを電源線８０５に接続し、第１および第２のｐＭＯＳトランスファゲート８１１、８１２のゲート電極を共通接続してクロック入力端子８０２に接続し、第１のｐＭＯＳトランスファゲート８１１の他端を第３のｎＭＯＳトランスファゲート８１３の一端と接続し、第２のｐＭＯＳトランスファゲート８１２の他端を第４のｎＭＯＳトランスファゲート８１４の一端と接続し、第３のｎＭＯＳトランスファゲート８１３のゲート電極がデータ入力端子８０１に接続し、第５の反転回路８２７の入力点がデータ入力端子８０１と接続し、第４のｎＭＯＳトランスファゲート８１４のゲート電極が第５の反転回路８２７の出力点と接続し、第３のｎＭＯＳトランスファゲート８１３の他端が第１の反転回路８１５の入力点と接続し、第４のｎＭＯＳトランスファゲート８１４の他端が第１の反転回路８１５の出力点と接続し、第１の反転回路８１５の出力点は第２の反転回路８１６の入力点と接続し、第２の反転回路８１６の出力点は第１の反転回路８１５の入力点と接続して、第１および第２の反転回路８１５、８１６をマスターラッチ部８３１としている。
【００１２】
また、第５のｎＭＯＳトランスファゲート８２１の一端と第６のｎＭＯＳトランスファゲート８２２の一端とをグランド線８０６に接続し、第５および第６のｐＭＯＳトランスファゲート８２１、８２２のゲート電極を共通接続してクロック入力端子８０２に接続し、第５のｎＭＯＳトランスファゲート８２１の他端を第７のｎＭＯＳトランスファゲート８２３の一端と接続し、第６のｎＭＯＳトランスファゲート８２２の他端を第８のｎＭＯＳトランスファゲート８２４の一端と接続し、第７のｎＭＯＳトランスファゲート８２３のゲート電極をマスタラッチ部８３１を構成する第２の反転回路８１６の出力点に接続し、第８のｎＭＯＳトランスファゲート８２４のゲート電極をマスタラッチ部８３１を構成する第１の反転回路８１５の出力点に接続し、第７のｎＭＯＳトランスファゲート８２３の他端を第３の反転回路８２５の入力点と接続し、第８のｎＭＯＳトランスファゲート８２４の他端を第４の反転回路８２６の入力点と接続し、第３の反転回路８２５の出力点は第４の反転回路８２６の入力点と接続し、第４の反転回路８２６の出力点を第３の反転回路８２５の入力点と接続して、第３および第４の反転回路８２５、８２６をスレーブラッチ部８３２としている。そして第４の反転回路８２６の出力点に第６の反転回路８２８の入力点を接続し、第６の反転回路８２８の出力点を出力端子８０３に接続している。
【００１３】
クロック入力信号ＣＫにより直接、第１および第２のｐＭＯＳトランスファゲート８１１、８１２と、第５および第６のｎＭＯＳトランスファゲート８２１、８２２とを導通または非導通状態にしていることから反転クロック入力信号および反転クロック信号生成用反転回路が不要であり回路の消費電力を著しく削減でき、動作速度も速くなる。
【００１４】
図９は特願平１０−４１７８９号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路の回路図である。このフリップフロップ回路はクロック入力信号ＣＫを入力するためのクロック入力端子９０２と、データ入力信号Ｄを入力するためのデータ入力端子９０１と、出力信号Ｑを出力するための出力端子９０３とを有する。
【００１５】
データＤを入力するためのデータ入力端子９０１がマスターラッチ部９３１のデータ入力に接続され、マスターラッチ部９３１の出力はスレーブラッチ部９３２のデータ入力に接続され、スレーブラッチ部９３２の出力は出力端子９０３に接続され出力Ｑとなる。クロックＣＫはクロック入力端子９０２より入力する。
【００１６】
このフリップフロップで用いられる以下のトランスファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、これを単にトランスファゲートと称する。
【００１７】
マスターラッチ部９３１の内部ではデータ入力９０１が第１のトランスファゲート９１１に接続され、第１のトランスファゲート９１１の反対側の出力は第１の反転回路９１５の入力に接続し、第１の反転回路９１５の出力がデータとしてスレーブラッチ部９３２に出力されると共に次段の第２の反転回路９１６の入力に接続し、第２の反転回路９１６の出力は第２のトランスファゲート９１２に接続し、第２のトランスファゲート９１２の出力は前述の第１のトランスファゲート９１１の出力と共通に第１の反転回路９１５の入力に接続される。
【００１８】
第１のトランスファゲート９１１のゲート入力は後述のクロックｃ／クロックｃｂに接続され、ＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。第２のトランスファゲート９１２のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続される。
【００１９】
同様にスレーブラッチ部９３２の内部は第１の反転回路９１５からのデータ入力が第３のトランスファゲート９１３に接続され、第３のトランスファゲート９１３の反対側の出力が第３の反転回路９１７の入力に接続し、第３の反転回路９１７の出力が次段の第４の反転回路９１８の入力に接続し、第４の反転回路９１８の出力は第４のトランスファゲート９１４に接続し、第４のトランスファゲート９１４の出力は前述の第３のトランスファゲート９１３と共通に第３の反転回路９１７の入力に接続されるとともに外部に出力され第５の反転回路９１９で反転されて出力端子９０３から出力Ｑとして出力される。
【００２０】
第３のトランスファゲート９１３のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続され、第４のトランスファゲート９１４のゲート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。
【００２１】
マスターラッチ部９３１の出力Ａとスレーブラッチ部９３２の第３のトランスファゲート９１３の出力Ｂとは比較回路９２１で比較され出力９０４に出力される。一方、ＮＯＲ回路９２２の入力端子はクロック入力端子９０２と出力９０４に接続され、出力９０５として出力される。その出力９０５は第６の反転回路９２３の入力に接続される。出力９０５をクロックｃｂ、反転回路９２３の出力をクロックｃとし、いずれもが上述のようにマスターラッチ部９３１、スレーブラッチ部９３２にクロックとして接続される。
【００２２】
入力データＤが変化しない限り、クロック回路の入力側に設けられた比較回路９２１の出力により、システムクロックはクロック回路９２０で遮断され、ゲート信号ｃｂ、ｃは固定されている。入力データＤが変化しない限り、クロック回路はシステムクロックにより動作しないため、クロック回路で消費される電力は低減される。
【００２３】
【発明が解決しようとする課題】
しかし、特願平９−２３２９２０号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路では、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを別々にしかも直列に接続している。一般にｐＭＯＳトランジスタはＨのとき、ｎＭＯＳトランジスタはＬのときソース・ドレイン間に電圧降下（約０．７Ｖ）を生ずる。従ってそれを直列に接続している場合には、安定動作をしないおそれがあるという問題点がある。
【００２４】
また、特願平１０−４１７８９号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路では、クロック入力に反転回路を設けていないので、クロック信号ＣＫがＨの間に入力信号Ａと出力信号Ｂが違ってしまうとｃｂ、ｃにノイズが発生してしまい、誤動作を起こす可能性があるという問題点がある。
【００２５】
本発明の目的は、低消費電力型であると共に誤動作を起こすおそれのないマスタースレーブ型のフリップフロップ回路を提供することにある。
【００２６】
【課題を解決するための手段】
本発明のフリップフロップ回路は、
データ入力端子とクロック入力端子と出力端子、およびマスターラッチ部とスレーブラッチ部を有し、そのマスターラッチ部の入力がそのデータ入力端子と接続され、そのマスターラッチ部の出力がそのスレーブラッチ部の入力に接続され、そのスレーブラッチ部の出力が出力端子に接続されているフリップフロップ回路において、マスターラッチ部の入力とスレーブラッチ部の出力とを比較する比較回路、クロック入力端子から入力するクロック入力に接続されるクロック反転回路、その比較回路の出力とそのクロック反転回路の出力とクロック入力とに基づき補助クロック信号の制御とノイズの除去を行う第１の論理回路を有し、その第１の論理回路の出力を補助クロック信号としてマスターラッチ部とスレーブラッチ部に入力する。第１の論理回路は、論理積を行ってもよく、補助クロック信号は、第１の論理回路の出力を反転させた第１の補助クロック信号と、第１の論理回路の出力である第２の補助クロック信号とを含んでいてもよい。
【００２７】
フリップフロップ回路の入力の値と出力の値とを比較してクロック信号を制御することにより、入力の値と出力の値が同じ場合は内部のクロック信号を止め、入力信号と出力信号が違う時のみ、クロック信号を動作させることにより、フリップフロップ内の消費電力を低減することができる。
【００２８】
このフリップフロップで用いられるトランスファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであるので、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを別々にしかも直列に接続していた従来例のような安定動作をしないという問題点は発生しない。
【００２９】
さらに、クロック入力に反転回路が設けているので、クロック信号がＨの間に入力信号と出力信号とが違ってしまっても第１の補助クロック信号、第２の補助クロック信号にノイズが発生することがなく、クロック入力に反転回路を設けていない従来例のような誤動作を起こす可能性がない。
【００３０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。本発明の第１の実施の形態のフリップフロップ回路は、データＤを入力するデータ入力端子１０１とクロックＣＫを入力するクロック入力端子１０２と外部に出力Ｑを出力する出力端子１０３、およびマスターラッチ部１３１とスレーブラッチ部１３２とを有している。マスターラッチ部１３１の入力はデータ入力端子１０１と接続し、マスターラッチ部１３１の出力はスレーブラッチ部１３２の入力に接続され、スレーブラッチ１３２部の出力は出力端子１０３に接続されている。
【００３１】
さらに、このフリップフロップ回路はマスターラッチ部１３１の入力とスレーブラッチ部１３２の出力とを比較する比較回路１２１と、クロック入力端子１０２に接続される第６の反転回路１２４と、比較回路１２１の出力と第６の反転回路１２４の出力およびクロック入力端子１０２の出力との論理積を行うＮＡＮＤ回路１２２と、ＮＡＮＤ回路１２２の出力と接続する第５の反転回路１２３とを有する。ＮＡＮＤ回路１２２の出力と第５の反転回路１２３の出力とはそれぞれマスターラッチ部１３１とスレーブラッチ部１３２とに補助クロック入力ｃｂ、ｃとして接続されている。
【００３２】
このフリップフロップで用いられる以下のトランスファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであり、これを単にトランスファゲートと称する。
【００３３】
マスターラッチ部１３１の内部ではデータ入力１０１が第１のトランスファゲート１１１に接続され、第１のトランスファゲート１１１の反対側の出力は第１の反転回路１１５の入力に接続し、第１の反転回路１１５の出力はスレーブラッチ部１３２のデータ入力として出力されると共に次段の第２の反転回路１１６の入力に接続し、第２の反転回路１１６の出力は第２のトランスファゲート１１２に接続し、第２のトランスファゲート１１２の出力は前述の第１のトランスファゲート１１１の出力と共通に第１の反転回路１１５の入力に接続される。
【００３４】
第１のトランスファゲート１１１のゲート入力は後述のクロックｃ／クロックｃｂに接続され、ＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。第２のトランスファゲート１１２のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続される。
【００３５】
同様にスレーブラッチ部１３２の内部はデータ入力が第３のトランスファゲート１１３に接続され、第３のトランスファゲート１１３の反対側の出力が第３の反転回路１１７の入力に接続し、第３の反転回路１１７の出力が次段の第４の反転回路１１８の入力に接続するとともに出力端子１０３から出力Ｄとして出力され、第４の反転回路１１８の出力は第４のトランスファゲート１１４に接続し、第４のトランスファゲート１１４の出力は前述の第３のトランスファゲート１１３と共通に第３の反転回路１１７の入力に接続される。
【００３６】
第３のトランスファゲート１１３のゲート入力はＰＭＯＳ側がクロックｃｂ、ＮＭＯＳ側がクロックｃに接続され、第４のトランスファゲート１１４のゲート入力はＰＭＯＳ側がクロックｃ、ＮＭＯＳ側がクロックｃｂに接続される。
【００３７】
マスターラッチ部１３１の入力１０１とスレーブラッチ部１３２の出力１０３とは比較回路１２１で比較され出力１０４に出力される。一方、第６の反転回路１２４の入力端子はクロック入力端子１０２に接続され、出力１０５として出力される。その出力１０５、比較回路１２１の出力１０４、およびクロック入力端子１０２の出力をＮＡＮＤ回路１２２で論理積を取り反転する。ＮＡＮＤ回路１２２の出力は第５の反転回路１２３の入力に接続される。第５のＮＡＮＤ回路１２２の出力をクロックｃｂ、反転回路１２３の出力をクロックｃとし、それぞれが上述のようにマスターラッチ部１３１、スレーブラッチ部１３２に補助クロックとして接続される。
【００３８】
以下、本発明の第１の実施の形態のフリップフロップ回路の動作について図１の回路図と図２のタイミングチャートを使用して説明する。
【００３９】
データ入力端子１０１、クロック入力端子１０２の信号はそのまま入力信号１０１、クロック信号１０２として入力されたとする。クロック信号１０２がＬの時はＮＡＮＤ回路１２２の出力ｃｂはＨになり、第５の反転回路１２３の出力クロックｃはＬになる。第１のトランスファゲート１１１のゲート入力のクロックｃ／クロックｃｂがＬ／Ｈの時トランスファゲートのＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯＮ状態となるため、データ入力１０１と第１の反転回路１１５の入力は導通状態となり、入力信号１０１は第１の反転回路１１５にて反転される。同様に第２の反転回路１１６により第１の反転回路１１５の出力は反転されて出力されるが、第２のトランスファゲート１１２のゲート入力はクロックｃ／クロックｃｂはＬ／Ｈとなるため、ＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯＦＦ状態となり、信号は遮断される。
【００４０】
この時、反対にスレーブラッチ部１３２の出力信号１０３は、第３のトランスファゲート１１３のゲート入力のクロックｃ／クロックｃｂはＬ／ＨでトランスファゲートのＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯＦＦ状態となるため、マスターラッチ部１３１の出力と第３の反転回路１１７の入力とは遮断され、一方、第３の反転回路１１７の出力は第４の反転回路１１８にて反転されて出力され、第４のトランスファゲート１１４のゲート入力はクロックｃ／クロックｃｂはＬ／Ｈとなるため、ＰＭＯＳトランジスタ／ＮＭＯＳトランジスタがそれぞれＯＮ状態となり、第４の反転回路１１８の出力と第３の反転回路１１７の入力とは導通状態となる。
【００４１】
出力信号１０３は第４の反転回路１１８で反転され、第３の反転回路１１７で再び反転されるので、安定した信号が保持された状態で出力される。
【００４２】
ここで入力信号１０１と出力信号１０３が違う場合にクロック信号１０２がＬからＨに変化した場合を図２のタイミングチャートを使い説明する。
【００４３】
入力信号１０１と出力信号１０３の値が同じ場合は比較回路１２１の出力１０４の値はＬとなり、入力信号１０１と出力信号１０３の値が違う場合は比較回路１２１の出力１０４はＨとなる。
【００４４】
一方、クロック信号１０２に接続されている第６の反転回路１２４の出力は、クロック信号１０２の反転信号が第６の反転回路１２４の遅延時間だけずれて反転クロック信号１０５として出力される。
【００４５】
入力信号１０１がＬからＨに変化すると、入力信号１０１と出力信号１０３の値が異なるので比較回路１２１の比較回路出力１０４は回路の遅延時間だけずれてＨとなる。比較回路１２１の出力１０４がＨの時、クロック信号１０２がＬからＨに変化すると、反転回路１２４の遅延時間分だけずれてＮＡＮＤ回路１２２の出力クロックｃｂはＬになり、次段の反転回路１２３の出力クロックｃはＨになる。
【００４６】
クロックｃがＬからＨになりクロックｃｂがＨからＬになることにより、マスターラッチ部１３１の第１のトランスファゲート１１１は導通状態から遮断状態になり、反対に第２のトランスファゲート１１２は遮断状態から導通状態になる。第２のトランスファゲート１１２が導通状態になることにより、第１の反転回路１１５の出力と第２の反転回路１１６の出力は互いに信号を反転することにより、第１の反転回路１１５の入力信号は第１のトランスファゲート１１１が遮断する直前の値の信号１０１のＨが保持される。次にスレーブラッチ部１３２は第３のトランスファゲート１１３が遮断状態から導通状態になり、第４のトランスファゲート１１４は導通状態から遮断状態になり、これまでＬであった出力信号１０３は第１の反転回路１１５の入力として保持されている値のＨが第１の反転回路１１５と第３の反転回路１１７の２段を通すことにより、そのままＨに変化して出力される。
【００４７】
ここで、出力信号１０３が変化した直後は入力信号１０１の値と出力信号１０３の値とが同じになるので、比較回路１２１の出力１０４はＨからＬに変化する。従って、ＮＡＮＤ回路１２２の出力クロックｃｂはＬからＨへ、第５の反転回路１２３の出力クロックｃはＨからＬに変化する。
【００４８】
クロックｃ／クロックｃｂの値が元に戻ることにより、マスターラッチ部１３１とスレーブラッチ部１３２の状態も最初に戻る。
【００４９】
入力信号１０１が出力信号１０３と同じ場合は比較回路１２１の出力１０４はＬの状態を継続するので、クロック信号１０２が変化しても、ＮＡＮＤ回路１２２の出力クロックｃｂはＨのまま、第５の反転回路１２４の出力クロックｃはＬのまま変化しないので、スレーブラッチ部１３２の第３のトランスファゲート１１３は遮断状態のままとなり出力信号１０３は変わらず、次に入力信号１０１が変化するまで安定した動作を継続する。
【００５０】
このように、入力信号１０１が変化しない限りマスターラッチ部１３１とスレーブラッチ部１３２のトランスファーゲートのクロック入力は変化しないので電力の消費が節減できる。
【００５１】
またこのフリップフロップで用いられるトランスファゲートはすべてＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース・ドレインを対としたトランスファゲートであるので、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを別々にしかも直列に接続していた従来例のような安定動作をしないという問題点は発生しない。
【００５２】
さらに、クロック入力に反転回路が設けているので、クロック信号ＣＫがＨの間に入力信号１０１と出力信号１０３とが違ってしまってもｃｂ、ｃにノイズが発生することがなく、クロック入力に反転回路を設けていない従来例のような誤動作を起こす可能性がない。
【００５３】
次に、本発明の第２の実施の形態について図面を参照して説明する。図３は本発明の第２の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。本発明第２の実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路をセット付きのフリップフロップ回路としたものであり、外部からのセット信号２４１の入力が追加され、第２の反転回路１１６が第２のＮＡＮＤ回路２１６に、第３の反転回路１１７が第３のＮＡＮＤ回路２１７に変更され、第２のＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２１７とにセット信号２４１が入力する以外は第１の実施の形態と同じなので、第１の実施の形態と同じ回路には同じ参照番号を付して説明する。
【００５４】
セット信号２４１がＬの状態では、第２のＮＡＮＤ回路２１６と第３のＮＡＮＤ回路２１７とはもう一方の入力信号に係わらずＨの状態となるので、マスターラッチ部１３１とスレーブラッチ部１３２は共に作動せず強制的に出力１０３はＨとしてセットされる。
【００５５】
セット信号２４１がＨの状態となると、第２のＮＡＮＤ回路２１６は第２の反転回路１１６と同様に、第３のＮＡＮＤ回路２１７は第３の反転回路１１７と同様に動作するので、フリップフロップ回路は上述の第１の実施の形態と同じ動作を行う。動作の説明は省略するが、入力信号１０１が変化しない限りマスターラッチ部１３１とスレーブラッチ部１３２のトランスファーゲートのクロック入力は変化しないので電力の消費が節減できる。
【００５６】
次に、本発明の第３の実施の形態について図面を参照して説明する。図４は本発明の第３の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。本発明第３の実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路をリセット付きのフリップフロップ回路としたものであり、外部からのリセット信号３４２の入力が追加され、第１の反転回路１１５が第２のＮＡＮＤ回路３１５に、第４の反転回路１１８が第３のＮＡＮＤ回路３１８に変更され、第２のＮＡＮＤ回路３１５と第３のＮＡＮＤ回路３１８とにリセット信号３４２が入力する以外は第１の実施の形態と同じなので、第１の実施の形態と同じ回路には同じ参照番号を付して説明する。
【００５７】
リセット信号３４２がＨの状態では、第２のＮＡＮＤ回路３１５は第１の反転回路１１５と同様に、第３のＮＡＮＤ回路３１８は第４の反転回路１１８と同様に動作するので、フリップフロップ回路は上述の第１の実施の形態と同じ動作を行う。動作の説明は省略するが、入力信号１０１が変化しない限りマスターラッチ部１３１とスレーブラッチ部１３２のトランスファーゲートのクロック入力は変化しないので電力の消費が節減できる。
【００５８】
セット信号２４１がＬに変化すると、第２のＮＡＮＤ回路３１５と第３のＮＡＮＤ回路３１８とは、もう一方の入力信号に係わらずＨの状態となるので、出力信号１０３は強制的にＬとしてリセットされる。
【００５９】
次に、本発明の第４の実施の形態について図面を参照して説明する。図５は本発明の第４の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。本発明の第４の実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路をセットならびにリセット付きのフリップフロップ回路としたものであり、外部からのセット信号４４１の入力とリセット信号４４２との入力とが追加され、第１の反転回路１１５が第２のＮＡＮＤ回路４１５に、第２の反転回路１１６が第３のＮＡＮＤ回路４１６に、第３の反転回路１１７が第４のＮＡＮＤ回路４１７に、第４の反転回路１１８が第５のＮＡＮＤ回路４１８に変更され、第３のＮＡＮＤ回路４１６と第４のＮＡＮＤ回路４１７とにセット信号４４１が入力し、第２のＮＡＮＤ回路４１５と第５のＮＡＮＤ回路４１８とにリセット信号４４２が入力する以外は第１の実施の形態と同じなので、第１の実施の形態と同じ回路には同じ参照番号を付して説明する。
【００６０】
第４の実施の形態は第２の実施の形態のセット回路と第３の実施の形態のリセット回路を組みあわせたものであり、動作は第２の実施の形態と第３の実施の形態の組み合わせとなるので詳細の説明は省略する。
【００６１】
次に、本発明の第５の実施の形態について図面を参照して説明する。図６は本発明の第５の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。本発明の第５の実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路をスキャン付きのフリップフロップ回路としたものであり、入力信号１０１とスキャン制御信号５４１とが入力する第１のＡＮＤ回路５５１と、スキャン信号５４２と補助スキャン制御信号５４３とが入力する第２のＡＮＤ回路５５２と、第１のＡＮＤ回路５５１と第２のＡＮＤ回路５５２との出力が入力するＮＯＲ回路５５３とが設けられ、ＮＯＲ回路５５３の出力が第１のトランスファーゲート１１１に入力する以外は第１の実施の形態と同じなので、第１の実施の形態と同じ回路には同じ参照番号を付して説明する。
【００６２】
スキャン制御信号５４１がＨの場合は、補助スキャン制御信号５４３はＬとなり、入力信号１０１を入力した上述の第１の実施の形態と同じ動作を行う。
【００６３】
スキャン制御信号５４１がＬの場合は、補助スキャン制御信号５４３はＨとなり、スキャン入力信号５４２を入力として、やはり上述の第１の実施の形態と同じ動作を行う。
【００６４】
【発明の効果】
以上説明したように本発明では、フリップフロップ回路の入力の値と出力の値とを比較してクロック信号を制御することにより、入力の値と出力の値とが同じ場合は内部のクロック信号を止め、入力信号と出力信号が違う時のみ、クロック信号を動作させることにより、フリップフロップ内の消費電力を低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。
【図２】本発明の第１の実施の形態のマスタースレーブ型のフリップフロップ回路のタイミングチャートである。
【図３】本発明の第２の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。
【図４】本発明の第３の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。
【図５】本発明の第４の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。
【図６】本発明の第５の実施の形態のマスタースレーブ型のフリップフロップ回路の回路図である。
【図７】従来用いられていたマスタースレーブ型フリップフロップ回路の回路図である。
【図８】特願平９−２３２９２０号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路の回路図である。
【図９】特願平１０−４１７８９号公報に開示された低消費電力型のマスタースレーブ型フリップフロップ回路の回路図である。
【符号の説明】
１０１、７０１、８０１、９０１    データ入力端子
１０２、７０２、８０２、９０２    クロック入力端子
１０３、７０３、８０３、９０３    出力端子
１０４、１０５、９０４、９０５    出力
１１１、７１１、８１１、９１１    第１のトランスファゲート
１１２、７１２、８１２、９１２    第２のトランスファゲート
１１３、７１３、８１３、９１３    第３のトランスファゲート
１１４、７１４、８１４、９１４    第４のトランスファゲート
１１５、７１５、８１５、９１５    第１の反転回路
１１６、７１６、８１６、９１６    第２の反転回路
１１７、７１７、８２５、９１７    第３の反転回路
１１８、７１８、８２６、９１８    第４の反転回路
１２１、９２１    比較回路
１２２    第１のＮＡＮＤ回路
１２３、７２３、９１９    第５の反転回路
１２４、７２４、９２３    第６の反転回路
１３１、７３１、８３１    マスターラッチ部
１３２、７３２、８３２    スレーブラッチ部
２１６、３１５、４１５    第２のＮＡＮＤ回路
２１７、３１８、４１６    第３のＮＡＮＤ回路
２４１、４４１    セット信号端子
３４２、４４２    リセット信号端子
４１７    第４のＮＡＮＤ回路
４１８    第５のＮＡＮＤ回路
５４１    スキャン制御信号入力端子
５４２    スキャン信号入力端子
５４３    補助スキャン制御信号入力端子
５５１    第１のＡＮＤ回路
５５２    第２のＡＮＤ回路
５５３    ＮＯＲ回路
８０５    電源線
８０６    グランド線
８２１    第５のトランスファゲート
８２２    第６のトランスファゲート
８２３    第７のトランスファゲート
８２４    第８のトランスファゲート
８２７    第５の反転回路
８２８    第６の反転回路
９２２    ＮＯＲ回路
【図１】
0003565257.tif 000002
【図２】
0003565257.tif 000003
【図３】
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【図４】
0003565257.tif 000005
【図５】
0003565257.tif 000006
【図６】
0003565257.tif 000007
【図７】
0003565257.tif 000008
【図８】
0003565257.tif 000009
【図９】
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