(57)【特許請求の範囲】
【請求項１】
複数の情報を含むコード信号の供給を受けて該コード信号の立ち上がりを検出する立ち上がり検出回路と、前記立ち上がり検出回路からの立ち上がり検出信号に基づいて所定時間作動を開始するタイマ回路と、前記立ち上がり検出回路からの立ち上がり検出信号あるいは前記タイマ回路からのタイマ信号に基づいてクロックパルス信号を出力するクロックパルス発生回路と、前記クロックパルス信号に基づいて前記コード信号をサンプリングするサンプリング回路と、前記立ち上がり検出回路からの立ち上がり検出信号に基づいて前記サンプリング回路から出力される出力信号を前記複数の情報に区分する信号要素検出回路と、前記信号要素検出回路から出力される区分された各種情報を記憶された基準情報と比較して検定し、正しい情報と検定されたとき制御信号を出力する検定回路とを備えた無線装置のコード識別装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば車両のドアをリモコン装置を用いて施開錠させるのに用いられている無線装置のコード識別装置に関する。
【０００２】
【従来の技術】
従来のこの種の無線装置のコード識別装置を図５に基づいて説明する。
すなわち、図５において、１はフィルタで、図示されない携帯用送信器から送信されてくる車両のドアをロックまたはアンロックするためのコード信号（ヘッダ部分、Ａ部分、ＩＤ（アイデンティティ・デフィニション）部分、データ部分が一組になって形成されている）を受信する車両側受信装置から入力し、その入力信号からノイズを除去して矩形波パルスを出力する。２は前記フィルタ１から出力されるパルス信号の立ち上がり部分を検出するための立ち上がり検出回路で、その立ち上がり時点に同期してパルスを出力し、次の立ち上がり周期計測回路３によって、周期、すなわち立ち上がり時間間隔が計測される。４は第１比較回路で、第１基準値を有して、前記周期が検出される毎に第１基準値と比較して、その第１基準値の範囲内にあれば正規信号としてそれを出力する。
【０００３】
５はハイレベル時間計測回路で、前記フィルタ１からの出力のハイレベル時間を検出して、そのハイレベル時間に相当する信号を出力する。６は第２比較回路で、第２基準値を有し、前記ハイレベル時間計測回路５からの出力信号、すなわち検出されたハイレベル時間が前記第２基準値の範囲内にあれば正規信号としてそれを出力する。
【０００４】
７はＰＷＭ（パルス・ウイドス・モデュレータ）デコーダで、前記第１及び第２比較回路４及び６から供給される信号を前記立ち上がり検出回路２からの立ち上がり検出パルスに同期して復調し、復調されたものがヘッダ部分であればそのシンボルを示す信号をステータスレジスタ８に供給すると共に、そのヘッダ部分を構成するコードを第１メモリ９に供給し、その途中で前記ＰＷＭデコーダ７が入力データに異常があると判断すると前記ステータスレジスタ８及び第１メモリ９にリセット信号を供給し、新規に供給されたデータを廃棄せしめる。
【０００５】
また復調されたものがＩＤ部分であればそのシンボルを示す信号をステータスレジスタ８に供給すると共に、そのＩＤ部分を構成するコードを第１メモリ９に供給し、その途中で前記ＰＷＭデコーダ７が入力データに異常があると判断すると前記ステータスレジスタ８及び第１メモリ９にリセット信号を供給し、新規に供給されたデータを廃棄せしめる。
【０００６】
さらに復調されたものがデータ部分であればそのシンボルを示す信号をステータスレジスタ８に供給すると共に、そのデータ部分を構成するコードを第１メモリ９に供給し、その途中で前記ＰＷＭデコーダ７が入力データに異常があると判断すると前記ステータスレジスタ８及び第１メモリ９にリセット信号を供給し、新規に供給されたデータを廃棄せしめる。
【０００７】
第１メモリ９は、前記ＰＷＭデコーダ７から前記一組のデータ、すなわちヘッダ部分、ＩＤ部分、データ部分が供給されると、それをデータレジスタ１０に供給する。１０はデータレジスタで、前記ステータスレジスタ８が出力する順番、すなわちにヘッダ部分、ＩＤ部分、データ部分のシンボルを示す信号の順番にヘッダ部分、ＩＤ部分、データ部分のそれぞれの部分のデータを出力する。
１１は照合回路で、前記ステータスレジスタ８から供給されるシンボル信号に基づいて第２メモリ１２に記憶されたデータを読み取ると共に、前記データレジスタ１０から供給されたデータから抽出して、比較し、全てのデータが一致すればドアロックタイマ１３を作動してドアロック信号やドアアンロック信号を出力する。
【０００８】
次に上記構成の作用を図６を参照して説明する。
フィルタ１にコード化されたデータ入力、すなわち上述の如くヘッダ部分、ＩＤ部分、データ部分によって構成されたコード信号が供給され、ノイズカットされた後に図に示される信号が、ハイレベル時間計測回路５に供給され、データ入力を形成する各種パルスがハイレベルを維持している時間、すなわち図６に符号Ｗ０  、Ｗ１  、Ｗ２  、Ｗ３  、Ｗ４  、Ｗ５  で示されている時間を計測し、その計測された時間を順次第２比較回路６に供給し、第２比較回路６では供給された各パルスの時間を基準時間を順次換えながら比較、検定して、所定の範囲内に入るならば入力されたパルスを順次ＰＷＭデコーダ７に供給する。
【０００９】
一方、フィルタ１からの出力（図６参照）は立ち上がり検出回路２にも供給され、立ち上がり検出回路２で図６に示される各パルスの立ち上がりが検出され、立ち上がり検出回路２から検出信号（図６参照）が出力され、この検出信号が立ち上がり周期計測回路３に供給されると、検出信号の時間間隔、すなわち図６に符号Ｔ０  、Ｔ１  、Ｔ２  、Ｔ３  、Ｔ４  、Ｔ５  で示される時間が立ち上がり周期として計測され、その計測結果は順次第１比較回路４に供給され、第１比較回路４では供給された各パルスの時間を基準時間を順次換えながら比較、検定して、所定の範囲内に入るならば入力されたパルスを順次ＰＷＭデコーダ７に供給する。
【００１０】
ＰＷＭデコーダ７は、立ち上がり検出回路２からの検出信号に基づいて第１及び第２比較回路４、６からの信号を入力し、入力された信号を信号の種類、すなわちヘッダ部分、ＩＤ部分、データ部分に分割し、信号に順番がヘッダ部分、ＩＤ部分、データ部分の順番になっていることを示すことをステータスレジスタ８に供給すると共に、それらのデータの内容を第１メモリ９に供給する。また、前記ＰＷＭデコーダ７はコード信号を構成するヘッダ部分、ＩＤ部分、データ部分の全てを第１メモリ９及びステータスレジスタ８に供給した場合にはそれぞれにラッチ信号を供給し、又何れかのデータを供給できなかった場合には、リセット信号を供給する。
【００１１】
データレジスタ１０は、前記第１メモリ９に記憶されたデータを入力すると共に、前記ステータスレジスタ８からの信号、すなわちヘッダ部分、ＩＤ部分、データ部分の順番に配列され、対応する順にステータスレジスタ８及びデータレジスタ１０のそれぞれから照合回路１１に供給される。その結果、照合回路１１はステータスレジスタ８から供給されたデータをキーにして第２メモリ１２から読み取り、データレジスタ１０から供給されたデータと照合して、データ内容を検定し、その検定結果に基づいてドアロックタイマ１３を駆動し、ドアアンロック信号、ドアロック信号を出力する。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成の無線装置のコード識別装置にあっては、コード信号を形成する各パルスの周期を求め、かつそのデューティを求めることによって供給されたパルスの持つ情報を識別するようにしていたので、信号処理方法がマイクロコンピュータ向きのものになってしまい、クロック信号の周波数も高く設定する必要があった。
【００１３】
そこで、この発明は、上記のような問題点に着目してなされたもので、信号処理方法を簡素化してマイクロコンピュータでなくても量産時の低コストの可能なカスタムＩＣ化することによって同一機能を果たせるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る無線装置のコード識別装置は、複数の情報を含むコード信号の供給を受けて該コード信号の立ち上がりを検出する立ち上がり検出回路と、前記立ち上がり検出回路からの立ち上がり検出信号に基づいて所定時間作動を開始するタイマ回路と、前記立ち上がり検出回路からの立ち上がり検出信号あるいは前記タイマ回路からのタイマ信号に基づいてクロックパルス信号を出力するクロックパルス発生回路と、前記クロックパルス信号に基づいて前記コード信号をサンプリングするサンプリング回路と、前記立ち上がり検出回路からの立ち上がり検出信号に基づいて前記サンプリング回路から出力される出力信号を前記複数の情報に区分する信号要素検出回路と、前記信号要素検出回路から出力される区分された各種情報を記憶された基準情報と比較して検定し、正しい情報と検定されたとき制御信号を出力する検定回路とを備えたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
図１において、図５で説明した構成と同一のもの、または均等なものには同一符号を付して、その詳細説明を省略する。
すなわち、図１において、２０はサンプリング回路で、フィルタ１と後述のＳ／Ｐ変換回路２２との間に介挿され、かつ後述のサンプリングクロック発生回路２１からのクロックパルスに基づいてサンプリング動作を行う。サンプリングクロック発生回路２１は、立ち上がり検出回路２からの検出パルスに基づいて作動を開始して一定周期Ｔ０  のサンプルパルスをサンプリング回路２０に出力するが、最初のサンプルパルスのみ周期はＴ０  ／２に設定されている。
【００１６】
Ｓ／Ｐ変換回路（シリアル／パラレル変換器）２２は、前記サンプリング回路２０で論理“Ｈ”または“Ｌ”のシリアルな時系列信号に変換された信号（図２Ｂに符号“Ｈ”，“Ｌ”で示されている）を入力し、そのシリアルで、かつ時系列化されたコード信号（Ａ部、ヘッダ部分、ＩＤ（アイデンティティ・デフィニション）部分、データ部分）をパラレル信号に変換して後述の信号要素検出回路２４に出力する。なお、前記Ａ部は、コード信号が送信されるに当たり、これからコード信号のうち重要な部分が供給されることを事前に示す信号部分である。
【００１７】
２３はタイマ回路で、前記コード信号を形成する各種パルスの一周期の時間の内の最大周期のパルスの一周期時間よりも長く、すなわち直前のパルスが立ち下がってから次のパルスが立ち上がるまでの時間幅が最大のものよりも長く設定されており、前記立ち上がり検出回路２からの立ち上がり検出信号に基づいて所定時間の間のタイマ動作を開始する。
【００１８】
２４は信号要素検出回路で、前記立ち上がり検出回路２からの信号を計数し、その計数値が所定値に達すると、１つのコード信号を形成するパルスが全て入力されたとして前記Ｓ／Ｐ変換回路２２から信号を読み取り、それをＡ部、ヘッダ部分、ＩＤ部分、データ部分に分解して、データ部分を第１メモリ２５に、Ａ部を第１フラグ設定回路２６に、ヘッダ部分を第２フラグ設定回路２７にそれぞれ供給し、全てのデータが検出されて出力された場合には、第１メモリ２５に対してラッチ信号を供給し、また全てのデータが検出されなかった場合には、第１メモリ２５に対してリセット信号を供給すると共に、エラーフラグ設定回路２８に対してエラー信号を供給する。また、前記信号要素検出回路２４は、前記タイマ回路２３からのタイマ信号に基づいて作動を中止してスリープ状態に入る。
【００１９】
２６は第１フラグ設定回路で、前記信号要素検出回路２４からＡ部を検出したことを示す信号が供給されると、フラグ“１”が設定される。２７は第２フラグ設定回路で、前記信号要素検出回路２４からヘッダ部分を検出したことを示す信号が供給されると、フラグ“１”が設定される。２８はエラーフラグ設定回路で、前記信号要素検出回路２４からエラー信号が供給されると、フラグ“１”が設定される。２９は第１検定回路で、前記立ち上がり検出回路２から出力される検出パルスに同期して前記第１フラグ設定回路２６の出力を読み取り、ステータスレジスタ８に供給する。
【００２０】
３０は第２検定回路で、前記立ち上がり検出回路２から出力される検出パルスに同期して前記第２フラグ設定回路２７の出力を読み取り、ステータスレジスタ８に供給する。３１はエラー検定回路で、前記立ち上がり検出回路２から出力される検出パルスに同期して前記エラーフラグ設定回路２８の出力を読み取り、ステータスレジスタ８に供給する。
【００２１】
次に上記構成の作用を図２を参照して説明する。
フィルタ１から図２（Ａ）に示されるコード信号が立ち上がり検出回路２に供給されると、図２（Ｃ）に示されるようなコード信号を形成する各種パルス信号の立ち上がりが検出されて、検出パルスがサンプリングクロック発生回路２１に供給され、図２（Ｂ）に示すサンプリングクロック信号が発生し、そのサンプリングクロック信号に基づいてサンプリング回路２０が作動を開始する。
【００２２】
また、サンプリング回路２０は、前記フィルタ１から図２（Ａ）に示すコード信号が入力信号として供給され、前記サンプリングクロックに基づいてサンプリングされ、そのサンプリングクロック信号の立ち上がり時の論理、すなわち図２（Ｂ）に記載の論理“Ｈ”，“Ｌ”の組み合わせが、Ｓ／Ｐ変換回路２２に記憶される。
【００２３】
その記憶された信号は、信号要素検出回路２４が立ち上がり検出回路２からの出力パルスを計数し、その計数値が所定値、すなわち１つのコード信号を形成するパルスが全て供給されたと判断すると、図２Ｄに示すようなＡ部、ヘッダ部分、ＩＤ部分、データ部分に分解し、その結果、全てのデータが供給されていると判断すると、信号要素検出回路２４は、第１及び第２フラグ設定回路２６及び２７を“Ｈ”に設定し、又エラーフラグ設定回路２８を“Ｌ”に設定する。
【００２４】
その結果は、第１及び第２検定回路２９、３０並びにエラー検定回路３１で検定され、ステータスレジスタ８に供給され、Ａ部、ヘッダ部分、ＩＤ部分のそれぞれに対応する指標が配列され、その配列順にステータスレジスタ８は第１メモリ２５からそれぞれに対応するデータを読み取り照合回路１１に供給される。
【００２５】
照合回路１１では、ステータスレジスタ８から供給された指標をキーにして第１メモリ２５から読み取ったデータと第２メモリ１２から読み取ったデータとを照合して、一致すると、そのデータに対応した信号をドアロックタイマ１３に供給して、ドアアンロック信号、ドアロック信号を出力する。
【００２６】
実施の形態２．
図３において、図１で説明した構成と同一のもの、または均等なものには同一符号を付して、その詳細説明を省略する。
すなわち、図３において、２０はサンプリング回路で、フィルタ１と後述のＳ／Ｐ（シリアル／パラレル）変換回路２２との間に介挿され、タイマ回路２３からの出力指示に基づく後述のサンプリングクロック発生回路２１からのクロックパルスに基づいてサンプリング動作を行う。サンプリングクロック発生回路２１は、タイマ回路２３からの作動開始を示すパルスに基づいて作動を開始して一定周期Ｔ０  のサンプルパルスをサンプリング回路２０に出力するが、最初のサンプルパルスのみ周期はＴ０  ／２に設定されている。
【００２７】
Ｓ／Ｐ変換回路２２は、前記サンプリング回路２０で論理“Ｈ”または“Ｌ”のシリアルな時系列信号に変換された信号（図４（Ｂ）に符号“Ｈ”，“Ｌ”で示されている）を入力し、そのシリアルで、かつ時系列化されたコード信号（Ａ部、ヘッダ部分、ＩＤ（アイデンティティ・デフィニション）部分、データ部分）をパラレル信号に変換して後述の信号要素検出回路２４に出力する。なお、前記Ａ部は、コード信号が送信されるに当たり、これからコード信号のうち重要な部分が供給されることを事前に示す信号部分である。
【００２８】
２３はタイマ回路で、前記コード信号一つ分の時間よりも長い所定時間の作動タイマ時間が設定されており、前記コード信号の立ち上がり、すなわちＡ部の立ち上がりである前記立ち上がり検出回路２からの立ち上がり検出信号に基づいて所定時間の間のタイマ動作を開始し、かつその立ち上がり検出信号に基づいて前記サンプリングクロック発生回路２１を作動せしめる信号を出力する。
【００２９】
２４は信号要素検出回路で、入力段にシフトレジスタを有して前記Ｓ／Ｐ変換回路２２からの出力信号を一時記憶すると共に、前記立ち上がり検出回路２からの信号を計数し、その計数値が所定値に達すると、１つ分のコード信号を形成するパルスが全て入力されたとして、レジスタに一時記憶された前記Ｓ／Ｐ変換回路２２からのコード信号を読み取り、それをＡ部、ヘッダ部分、ＩＤ部分、データ部分に分解して、データ部分及びＩＤ部分が検出されれば、その検出されたことを示すハイレベル信号をＩＤ・データフラグ設定回路４６に、Ａ部が検出されれば、その検出されたことを示すハイレベル信号をＡ部フラグ設定回路４７に、ヘッダ部分が検出されれば、その検出されたことを示すハイレベル信号をヘッダフラグ設定回路４８に正規のコード信号が検出されなかったときには、エラーを示すハイレベル信号をエラーフラグ設定回路４９にそれぞれ供給する。
【００３０】
なお、何れかのフラグ設定回路４６〜４９にハイレベル信号が供給されるとき、他の残りのフラグ設定回路は信号要素検出回路２４によりリセットされる。また、前記ＩＤ・データフラグ設定回路４６は、前記信号要素検出回路２４からＩＤ、データが供給されると、その供給されたＩＤ、データを後述の第１メモリ２５に供給する。また、前記信号要素検出回路２４は、前記タイマ回路２３でのタイマ時間の作動が終了するとスリープ状態に入る。
【００３１】
４６はＩＤ・データフラグ設定回路で、前記信号要素検出回路２４からＩＤ・データを検出したことを示すハイレベル信号が供給されると、フラグ“１”を設定して他のフラグ設定回路４７、４８、４９をリセットし、またＩＤ、データの内容が供給されると、その内容を第１メモリ２５に供給する。４７はＡ部フラグ設定回路で、前記信号要素検出回路２４からＡ部を検出したことを示すハイレベル信号が供給されると、フラグ“１”を設定し、他のフラグ設定回路４６、４８、４９をリセットする。４８はヘッダフラグ設定回路で、前記信号要素検出回路２４からヘッダを検出したことを示すハイレベル信号が供給されると、フラグ“１”を設定し、他のフラグ設定回路４６、４７、４９をリセットする。
【００３２】
４９はエラーフラグ設定回路で、前記信号要素検出回路２４で正規のコード信号が入力されなかったと判断した場合には、ハイレベル信号を入力し、フラグ“１”を設定すると共に、フラグ設定回路４６、４７、４８をリセットする。５０はエラー検定回路で、前記立ち上がり検出回路２から出力される検出パルスに同期して前記各フラグ設定回路４６〜４９の出力を読み取り、何れかのフラグ設定回路４６〜４９からハイレベル信号が出力されているかを読み取り、ハイレベル信号を読み取り、ハイレベル信号を出力した順番から正規のコード信号か否を判断し、正規の順番でないと判断した場合には、第１メモリ２５をリセットすると共に、正規の順番であると判断した場合には、ステータスレジスタ３２に供給する。
【００３３】
ステータスレジスタ３２は、前記エラー検定回路５０で入力データに異常がなく、正常であると判断し、かつ前記タイマ回路２３から全てのデータの供給が終了したことを示す信号が供給される。その結果、ステータスレジスタ３２は、後述の照合回路３３に対して照合開始を指示する信号を出力する。照合回路３３は、ステータスレジスタ３２から異常なく検定が終了したことを示す信号を入力すると、第２メモリ３４から対応する記憶内容を読み取ると共に、双方を比較し、ＩＤコードが一致し、さらにドアロック信号が一致するとドアロックタイマ３５を作動させる。
【００３４】
次に上記構成の作用を図４を参照して説明する。
フィルタ１から図４（Ａ）に示されるコード信号が立ち上がり検出回路２に供給されると、コード信号を形成する各種パルス信号の立ち上がりが図４（Ｄ）に示されるように検出されて、その検出パルスの最初のパルスによってタイマ回路２３が所定時間のタイマ作動を開始し、そのタイマ作動期間の間、サンプリングクロック発生回路２１からサンプリングクロックパルスがサンプリングクロック発生回路２１からサンプリング回路２０に供給される。すなわち、図４（Ｂ）に示すサンプリングクロックパルスが発生し、そのサンプリングパルスが供給されている間、サンプリング回路２０が作動を開始する。
【００３５】
また、サンプリング回路２０は、前記フィルタ１から図４（Ａ）に示すコード信号が入力信号として供給され、前記サンプリングパルスに基づいてサンプリングされ、そのサンプリングパルスの立ち上がり時の論理、すなわち図４（Ｂ）に記載の論理“Ｈ”，“Ｌ”の組み合わせが、Ｓ／Ｐ変換回路２２を介して信号要素検出回路２４のレジスタに記憶される。
【００３６】
その記憶された信号は、信号要素検出回路２４が立ち上がり検出回路２からの出力パルスが供給されると、その出力パルスが供給される毎に自動的に図４（Ｄ）に示すようにＡ部、ヘッダ部分、ＩＤ部分、データ部分に分解すると共に、それらの区切られた部分のそれぞれのハイレベル時間を検出して、その検出結果を順次ＩＤ・データフラグ設定回路４６、Ａ部フラグ設定回路４７、ヘッダフラグ設定回路４８、エラーフラグ設定回路４９に供給する。また、信号要素検出回路２４は、ＩＤコード部分、データ部分を記憶すると共に、それをゲート回路３６を介して第１メモリ２５に供給する。すなわち、ＩＤ・データフラグ設定回路４６、Ａ部フラグ設定回路４７、ヘッダフラグ設定回路４８、エラーフラグ設定回路４９は、ラッチ回路として機能し、ＩＤ・データフラグ設定回路４６の出力がハイレベルにラッチされると、そのハイレベル信号とによってゲート回路３６に供給されたＩＤ部分、データ部分が第１メモリ２５に供給される。
【００３７】
エラー検定回路５０はフラグ設定回路４６〜４８のそれぞれからハイレベル信号が供給され、エラーフラグ設定回路４９からフラグ“０”が出力されているとき、正常に受信されたと判断して、ステータスレジスタ３２にＯＫ信号を出力し、またフラグ設定回路４６〜４８の何れかからフラグ“０”が供給されているＮＧ信号をステータスレジスタ３２に供給する。さらに、エラーフラグ設定回路４９からフラグ“０”が供給されていると、ＮＧ信号を出力する。ステータスレジスタ３２にエラー検定回路３１からＯＫ信号が供給され、かつタイマ回路２３からコードデータの受信が終了したことを示す信号が供給されると、照合回路３３に対して照合を指示する。
【００３８】
照合回路１１では、ステータスレジスタ３２からの指示に基づいて第１メモリ２５から読み取ったＩＤコード、データと第２メモリ３４から読み取ったＩＤコード、データとを照合して、一致すると、そのデータに対応した信号をドアロックタイマ３５に供給して、ドアアンロック信号、ドアロック信号を出力する。
【００３９】
【発明の効果】
以上説明したように、この発明よれば、信号処理が単純化されハード化を容易にすることができるという効果が発揮される。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す無線装置のコード識別装置の回路ブロック説明図である。
【図２】図１の作動を説明するための作動説明図である。
【図３】本発明の実施の他の形態を示す無線装置のコード識別装置の回路ブロック説明図である。
【図４】図３の作動を説明するための作動説明図である。
【図５】従来の無線装置のコード識別装置の回路ブロック説明図である。
【図６】図５の作動を説明するための作動説明図である。
【符号の説明】
２  立ち上がり検出回路
２０  サンプリング回路
２１  サンプリングクロック発生回路
２２  Ｓ／Ｐ変換回路
２３  タイマ回路
２４  信号要素検出回路
１２，２５  メモリ
２６，２７，２８，４６，４７，４８，４９  フラグ設定回路
２９，３０  検定回路
３１  エラー検定回路
３２  ステータスレジスタ
３３  照合回路
【図１】
0003566008.tif 000002
【図２】
0003566008.tif 000003
【図３】
0003566008.tif 000004
【図４】
0003566008.tif 000005
【図５】
0003566008.tif 000006
【図６】
0003566008.tif 000007