(57)【特許請求の範囲】
【請求項１】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記ディレイラインは複数の単位遅延素子を縦続接続してあり、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
クロック入力端子に入力されたクロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられる構成としてあることを特徴とするクロック発生回路。
【請求項２】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記ディレイラインは、縦続接続された複数の単位遅延素子と、該複数の単位遅延素子を択一的に選択して前記第１クロックを該選択した単位遅延素子へ入力させる選択手段とを備え、
前記単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
前記第１クロックは、前記選択手段により選択された単位遅延素子の第１の開閉部を介して取り入れられて後段に伝えられる構成としてあることを特徴とするクロック発生回路。
【請求項３】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記ディレイラインと前記第１クロックを入力すべき論理回路とが交互に縦続接続してあり、
前記ディレイラインは複数の単位遅延素子を縦続接続してあり、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
前記第１クロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられ、各ディレイラインから前記論理回路へ入力され、
前記論理回路は前記第１クロックと前記第２クロックとの論理の結果を後段のディレイラインのクロック入力端子へ入力する構成としてあることを特徴とするクロック発生回路。
【請求項４】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記ディレイラインの間に縦続接続され第１クロックを入力すべき論理回路と、
第１クロック及び最後段のディレイラインが出力する第２クロックを入力すべき位相比較器と、
各ディレイラインが出力する第２クロックを前記論理回路を介して入力すべき周波数比較部とを備え、
前記ディレイラインは複数の単位遅延素子を縦続接続してあり、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
クロック入力端子に入力されたクロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられ、各ディレイラインから第２クロックとして前記論理回路へ入力され、
前記論理回路は前記第１クロックと前記第２クロックとの論理の結果を後段のディレイラインのクロック入力端子及び前記周波数比較部へ入力し、
前記周波数比較部は最後段の前記論理回路から得られた第３クロックの周波数が第１クロックの周波数の所定逓倍数となっていない場合に比較結果信号を位相比較器へ出力し、該比較結果信号を受けた位相比較器は出力信号により第３クロックの周波数を第１クロックの周波数の逓倍数にするようにディレイラインの遅延時間を制御する構成にしてあることを特徴とするクロック発生回路。
【請求項５】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記第１クロックは２分周回路を介してディレイラインに入力してあり、
前記ディレイラインは複数の単位遅延素子を縦続接続してあり、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
クロック入力端子に入力されたクロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられる構成としてあることを特徴とするクロック発生回路。
【請求項６】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記ディレイラインは縦続接続された第１ディレイライン部及び第２ディレイライン部を有し、
前記第１ディレイライン部及び第２ディレイライン部はそれぞれ、複数の単位遅延素子を縦続接続してあり、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
クロック入力端子に入力されたクロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられる構成としてあり、
第１ディレイライン部及び第２ディレイライン部の単位遅延素子の遅延時間を異ならせてあることを特徴とするクロック発生回路。
【請求項７】
縦続接続された複数のディレイラインに第１クロックを入力し、各ディレイラインから出力される第２クロックの論理により、前記第１クロックの周波数を逓倍した第３クロックを発生するクロック発生回路において、
前記第１クロック及び最後段のディレイラインから出力される第２クロックを入力すべき第１位相比較器及び第２位相比較器と、
第１位相比較器の出力信号を入力すべき第１制御回路及びロック検出回路と、
第２位比較器の出力信号を入力すべき第２制御回路とを備え、
前記ディレイラインは縦続接続された遅延時間が異なる第１ディレイライン部及び第２ディレイライン部を有し、
前記第１ディレイライン部及び第２ディレイライン部はそれぞれ、複数の単位遅延素子を縦続接続しており、
該単位遅延素子はクロック入力端子に接続された第１の開閉部と、前段の単位遅延素子の出力端子に接続された第２の開閉部と、前記第１及び第２の開閉部の出力側に共通に接続された遅延動作素子とを備え、
クロック入力端子に入力されたクロックは前記第１の開閉部に共通に印加され、前記複数の第１の開閉部から択一的に選択された第１の開閉部を介して取り入れられて後段に伝えられ、
ロック検出回路の検出信号により第２位相比較器及び第２制御回路の出力信号の入断を制御し、
第１制御回路の出力信号により第１ディレイライン部の遅延時間を、第２制御回路の出力信号により第２ディレイライン部の遅延時間をそれぞれ制御すべく構成してあることを特徴とするクロック発生回路。
【発明の詳細な説明】
【０００１】
本発明はクロック発生回路に関するものである。
【０００２】
【従来の技術】
マイクロプロセッサを動作させるためのクロックの周波数はマイクロプロセッサを高速動作させるべく高められる傾向にあって、最近では１００ＭＨｚを超える周波数になってきている。このように高い周波数のクロックはプリント基板上での伝播が難しく、また、信号の伝播に起因して発生する電磁波の影響をうけ易くなる。そこで、半導体チップには、外部から周波数が低い低速のクロックを供給し、マイクロプロセッサにはＰＬＬ  回路  （位相同期回路）  を搭載して、半導体チップ内でクロックの周波数を逓倍することにより、周波数が極めて高いクロックを発生させている。
【０００３】
一方、マイクロプロセッサの動作電圧は低電圧化する方向にあり、従来から良く使用されているアナログＰＬＬ  回路によって１００ＭＨｚを超えるクロックを発生させるためには、ゲインが大きいＶＣＯ（電圧制御発振器）  が必要となる。ゲインが大きいＶＣＯ  は制御電圧に重畳するノイズにより動作が不安定になる虞れがあり、このノイズを低減するために大容量のキャパシタを必要とする。したがって、大きい面積の大容量のキャパシタを半導体チップ上に集積するか、キャパシタを外部接続するかしており、クロック発生回路が大型になる。
そのためアナログＰＬＬ  回路に代えてディジタルのＰＬＬ  回路を用いているクロック発生回路がある。
【０００４】
図３０はそのクロック発生回路の模式的ブロック図である。
クロック  ＣＬＫｉｎはディレイラインＤＬ１，ディレイラインＤＬ２，ディレイラインＤＬ３  を順次伝播するようディレイラインＤＬ１，ＤＬ２，ＤＬ３  が縦続接続される。パルス生成回路ＰＧは３つのＥＸＯＲ回路ＥＯ１  ，  ＥＸＯＲ回路ＥＯ２  ，  ＥＸＯＲ回路ＥＯ３  により構成される。ディレイラインＤＬ１  の入力クロックＣＬＡ  、ディレイラインＤＬ１  の出力クロックＣＬＢ  は、ＥＸＯＲ回路ＥＯ１  の一入力端子、他入力端子へ各入力され、ディレイラインＤＬ２  の出力クロック、つまりディレイラインＤＬ３  の入力クロックＣＬＣ  、ディレイラインＤＬ３  の出力クロックＣＬＤ  はＥＸＯＲ回路ＥＯ２  の一入力端子、他入力端子へ各入力される。ＥＸＯＲ回路ＥＯ１  ，  ＥＯ２  の出力クロックはＥＸＯＲ回路ＥＯ３  の一入力端子、他入力端子へ各入力される。ＥＸＯＲ回路ＥＯ３  から周波数を逓倍したクロック  ＣＬＫｏｕｔ  が出力される。
【０００５】
このクロック発生回路の動作を各部クロックのタイミングチャートを示す図３１により説明する。クロック  ＣＬＫｉｎをディレイラインＤＬ１  へ入力すると、そのクロック  ＣＬＫｉｎがディレイラインＤＬ１，ＤＬ２，ＤＬ３  を順次伝播して、各ディレイラインＤＬ１，ＤＬ２，ＤＬ３  によりクロック  ＣＬＫｉｎが遅延していく。そしてディレイラインＤＬ１  に入力されるクロックＣＬＡ  は図３１（ａ）  に示すように、ディレイラインＤＬ１，ＤＬ２，ＤＬ３  から出力されるクロックＣＬＢ，ＣＬＣ，ＣＬＤ  は図３１（ｂ），（ｃ），（ｄ）  に示すようになる。このように遅延したクロックＣＬＡ，ＣＬＢ，ＣＬＣ，ＣＬＤ  がパルス生成回路ＰＧへ入力されると、図３１（ｅ）  に示すようにクロックＣＬＡ，ＣＬＢ  の論理によりクロック  ＣＬＫｏｕｔ  がＨレベルに、クロックＣＬＣ，ＣＬＤ  の論理によりクロック  ＣＬＫｏｕｔ  がＨレベルになってクロック  ＣＬＫｉｎの周波数を逓倍したクロックを発生することになる。
【０００６】
図３２は１つのディレイラインの構成を示すブロック図である。
単位遅延素子Ｕ１  ，  Ｕ２  ，  Ｕ３  ，  Ｕ４  …Ｕ１５の夫々は２個のインバータを直列接続して構成される。クロック入力端子ＩＮは単位遅延素子Ｕ１  の入力側と接続され、その出力側は単位遅延素子Ｕ２  の入力側と接続される。単位遅延素子Ｕ２  の出力側は単位遅延素子Ｕ３  の入力側と接続され、その出力側は単位遅延素子Ｕ４  の入力側と接続される。
【０００７】
同様にして多数の単位遅延素子Ｕ５  ，  Ｕ６  …Ｕ１５が縦続接続される。クロック入力端子ＩＮと単位遅延素子Ｕ１  との接続中間点は、ゲートＧ０  を構成しているＮＡＮＤ回路の一入力端子と接続され、その他入力端子はディレイ選択信号が入力されるディレイ選択端子ＳＥＬ０と接続される。単位遅延素子Ｕ１  とＵ２  との接続中間点は、ゲートＧ１  を構成しているＮＡＮＤ回路の一入力端子と接続され、その他入力端子はディレイ選択信号が入力されるディレイ選択端子ＳＥＬ１と接続される。
【０００８】
単位遅延素子Ｕ２  とＵ３  との接続中間点は、ゲートＧ２  を構成しているＮＡＮＤ回路の一入力端子と接続され、その他入力端子はディレイ選択信号が入力されるディレイ選択端子ＳＥＬ２と接続される。単位遅延素子Ｕ３  とＵ４  との接続中間点は、ゲートＧ３  を構成しているＮＡＮＤ回路の一入力端子と接続され、その他入力端子はディレイ選択信号が入力されるディレイ選択端子ＳＥＬ３と接続される。
【０００９】
単位遅延素子Ｕ４  とＵ５  との接続中間点は、ゲートＧ４  を構成しているＮＡＮＤ回路の一入力端子と接続され、その他入力端子はディレイ選択信号が入力されるディレイ選択端子ＳＥＬ４と接続される。以下同様にしてゲートＧ５，Ｇ６  …Ｇ１５及びディレイ選択端子ＳＥＬ５，ＳＥＬ６  …ＳＥＬ１５  が設けられる。ゲートＧ２０，  Ｇ２１，  Ｇ２２，  Ｇ２３，  Ｇ３０はＮＡＮＤ回路の出力端子をインバータの入力端子と接続されて構成される。
【００１０】
ゲートＧ０，Ｇ１，Ｇ２，Ｇ３  の各出力端子は、ゲートＧ２０の４入力ＮＡＮＤ回路の入力端子と各接続され、ゲートＧ４，Ｇ５，Ｇ６，Ｇ７  の各出力端子はゲートＧ２１の４入力ＮＡＮＤ回路の入力端子と各接続される。ゲートＧ８，Ｇ９，Ｇ１０，  Ｇ１１の各出力端子はゲートＧ２２の４入力ＮＡＮＤ回路の入力端子と各接続され、ゲートＧ１２，  Ｇ１３，  Ｇ１４，  Ｇ１５の各出力端子は、ゲートＧ２３のＮＡＮＤ回路の入力端子と各接続される。ゲートＧ２０，  Ｇ２１，  Ｇ２２，  Ｇ２３の各出力端子は、ゲートＧ３０の４入力ＮＡＮＤ回路の入力端子と各接続される。ゲートＧ３０の出力端子は、インバータからなるゲートＧ４０の入力端子と接続され、その出力端子はクロック出力端子ＯＵＴ  と接続される。
【００１１】
次にこのディレイラインの動作を説明する。
ディレイ選択端子ＳＥＬ０，ＳＥＬ１  …ＳＥＬ１５  は、常にいずれか１つがＨレベルになるように制御される。例えばディレイ選択端子ＳＥＬ１がＨレベルになるとクロック入力端子ＩＮに入力されたクロックは、単位遅延素子Ｕ１  、ゲートＧ１  、ゲートＧ２０、ゲートＧ３０、ゲートＧ４０を通って出力端子ＯＵＴ  へ伝播する。
【００１２】
またディレイ選択端子ＳＥＬ４がＨレベルになると、クロック入力端子ＩＮに入力されたクロックは単位遅延素子Ｕ１  ，  Ｕ２  ，  Ｕ３  ，  Ｕ４  及びゲートＧ４，ゲートＧ２１，  ゲートＧ３０，  ゲートＧ４０を通ってクロック出力端子ＯＵＴ  に伝播する。そして、ディレイ選択端子ＳＥＬ１がＨレベルである場合に、クロック入力端子ＩＮからクロック出力端子ＯＵＴ  までのクロック伝播遅延時間と、ディレイ選択端子ＳＥＬ４がＨレベルである場合のクロック入力端子ＩＮからクロック出力端子ＯＵＴ  までのクロック伝播遅延時間との時間差は、単位遅延素子Ｕ２  ，  Ｕ３  ，  Ｕ４  の各遅延時間の和になる。
【００１３】
このようにしてＨレベルにするディレイ選択端子を選択することにより、クロック入力端子ＩＮからクロック出力端子ＯＵＴ  までのクロック伝播遅延時間が単位遅延素子による遅延時間の整数倍で変化する。このようにして遅延時間を変化させることによって発生させるクロック  ＣＬＫｏｕｔ  のパルス幅、パルス間隔を変えている。
【００１４】
【発明が解決しようとする課題】
しかし乍ら、ディレイ選択端子ＳＥＬ０をＨレベルにして、クロックの伝播遅延時間を最小にしている場合であっても、クロック入力端子ＩＮに入力されたクロックはゲートＧ０，Ｇ２０，  Ｇ３０，  Ｇ４０を通ってクロック出力端子ＯＵＴ  に伝播されるので、遅延時間はゲートＧ０，Ｇ２０，  Ｇ３０，  Ｇ４０のクロック伝播遅延時間よりも短縮することができず、そのため発生させるクロックの周波数をより高くすることができない。またディレイ選択端子ＳＥＬ０をＨレベルにしている場合でも、クロックは単位遅延素子Ｕ１  ，  Ｕ２  を通って、縦続接続されている単位遅延素子Ｕ３  ，  Ｕ４  …Ｕ１５の全てを伝播する。それにより単位遅延素子を構成しているインバータがスイッチング動作して、全ての単位遅延素子Ｕ１  〜Ｕ１５が電力を消費し消費電力が大きいという問題がある。
【００１５】
本発明は斯かる問題に鑑み、クロックの伝播遅延時間を可及的に短縮でき、また電力消費が極めて小さいクロック発生回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
第１発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部と、該開閉部に共通接続された遅延素子とにより複数の単位遅延素子を構成し、該単位遅延素子を縦続接続する構成にする。
【００１７】
第２発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部と、該開閉部に共通接続された遅延素子とにより複数の単位遅延素子を構成し、該単位遅延素子を縦続接続しており、単位遅延素子を択一的に選択する選択手段を介して単位遅延素子に第１クロックを入力する構成にする。
【００１８】
第３発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部と、該開閉部に共通接続された遅延素子とからなる複数の単位遅延素子を縦続接続して構成しており、ディレイラインと論理回路とを交互に縦続接続して構成する。
【００２０】
第４発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部と、該開閉部に共通に接続した遅延素子とからなる複数の単位遅延素子により構成しており、該単位遅延素子と論理回路とを交互に縦続接続して最前段のディレイラインに入力する第１クロックを各論理回路へ入力し、この第１クロック及び最後段のディレイラインが出力する第２クロックを入力すべき位相比較器と、各ディレイラインが出力する第２クロックを入力すべき周波数比較部とを備え、周波数比較部の出力信号が、所定の論理レベルである場合には、位相比較器の出力信号によりディレイラインの遅延時間を制御する構成にする。
【００２１】
第５発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部及び該開閉部に共通に接続された遅延素子からなる複数の単位遅延素子により構成しており、第１クロックを２分周回路を介してディレイラインに入力する構成にする。
【００２２】
第６発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部及び該開閉部に共通に接続された遅延素子からなる複数の単位遅延素子を縦続接続して、第１ディレイライン部及び第２ディレイライン部を構成し、第１ディレイライン部及び第２ディレイライン部の単位遅延素子の遅延時間を異ならせて構成する。
【００２３】
第７発明に係るクロック発生回路は、ディレイラインを、クロックを入断する２つの開閉部と、該開閉部と共通に接続された遅延素子とからなる複数の単位遅延素子を縦続接続して、遅延時間が異なる第１ディレイライン部及び第２ディレイライン部を構成し、第１ディレイライン部及び第２ディレイライン部を縦続接続して構成しており、最前段のディレイラインに入力する第１クロック及び最後段のディレイラインが出力する第２クロックを入力すべき第１位相比較器及び第２位相比較と、第１位相比較器の出力信号を入力すべき第１制御回路及びロック検出回路と、第２位相比較器の出力信号を入力すべき第２制御回路とを備え、ロック検出回路の検出信号により第２位相比較器及び第２制御回路の出力信号の入断を制御し、第１制御回路の出力信号により第１ディレイライン部の遅延時間を、第２制御回路の出力信号により第２ディレイライン部の遅延時間を制御する構成にする。
【００２８】
第１発明では、第１クロックを複数の単位遅延素子へ入力し、１つの単位遅延素子の一方の開閉部をオンに、他方の開閉部をオフにする。残りの単位遅延素子の一方の開閉部をオフにし、他方の開閉部をオンにする。第１クロックはオンした一方の開閉部及び遅延素子を通って、順次次段の単位遅延素子の他方の開閉部及び遅延素子を通って伝播する。
これにより、第１クロックの遅延時間は遅延素子のみの遅延時間に依存する。また第１クロックは一方の開閉部がオンした単位遅延素子より前段側の単位遅延素子には伝播しない。
【００２９】
第２発明では、第１クロックを選択手段へ入力する。選択手段により複数の単位遅延素子の１つを選択して、第１クロックを入力する。第１クロックは、それを入力した単位遅延素子の一方の開閉部及び遅延素子を通って、順次次段の単位遅延素子に伝播する。
これにより、第１クロックを単位遅延素子へ入力するまでのクロックの伝播路の長さが短縮して、浮遊容量が減少する。
【００３０】
第３発明では、第１クロックが反転すると各論理回路の出力クロックが反転する。ディレイラインによる遅延時間が経過すると、前段のディレイラインの出力クロックが反転し、各論理回路の出力クロックが反転する。
これにより、第１クロックの周波数の整数倍の周波数のクロックが発生する。
【００３２】
第４発明では、第１クロックが反転すると各論理回路の出力クロックが反転する。ディレイラインによる遅延時間が経過すると、前段のディレイラインの出力クロックが反転し、各論理回路の出力クロックが反転する。各ディレイラインの出力クロックの位相比較時における論理レベルによって、所定周波数範囲にあることを検出し、位相比較器の出力信号に応じてディレイラインの遅延時間を制御する。これにより、第１クロックの周波数を整数倍に逓倍したクロックが発生する。
【００３３】
第５発明では、第１クロックを２分周すると、第１クロックのデューティ比が50％以下であっても２分周したクロックのデューティ比は50％になる。この２分周したクロックをディレイラインへ入力すると、各ディレイラインの出力クロックに基づいて第１クロックの周波数を逓倍した周波数のクロックが発生する。これにより、第１クロックのデューティ比に関係なく、周波数を逓倍したクロックのデューティ比は50％になる。
【００３４】
第６発明では、第１ディレイライン部の単位遅延素子の遅延時間と、第２ディレイライン部の単位遅延素子の遅延時間とを異ならせる。これにより、少数の単位遅延素子で、遅延時間が広範囲に変化する。
【００３５】
第７発明では、ディレイラインの第１ディレイライン部の単位遅延素子の遅延時間と、第２ディレイライン部の単位遅延素子の遅延時間とを異ならせる。第１クロックの位相と、最後段のディレイラインの出力クロックの位相とを、第１位相比較器及び第２位相比較器が夫々比較する。出力クロックがロック状態にあることを検出するまでは第１制御回路により第１ディレイライン部の遅延時間を制御する。ロック状態にあることを検出すると、第２位相比較器の出力信号により第２制御回路を制御し、第２制御回路により第２ディレイライン部の遅延時間を制御する。これにより、ロック状態になるまではディレイラインの遅延時間を粗く、ロック状態に達した後は遅延時間を細かく制御する。また、第１クロックの周波数を整数倍したクロックを発生する。
【００４０】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面により詳述する。
実施の形態１．
図１は本発明に係るクロック発生回路の実施の形態１の構成を示す模式的ブロック図である。
クロック  ＣＬＫｉｎはディレイラインＤＬ１  、ディレイラインＤＬ２  、ディレイラインＤＬ３  を順次伝播するようディレイラインＤＬ１，ＤＬ２，ＤＬ３  が縦続接続される。パルス生成回路ＰＧは３つのＥＸＯＲ回路ＥＯ１  ，  ＥＸＯＲ回路ＥＯ２  ，  ＥＸＯＲ回路ＥＯ３  により構成される。ディレイラインＤＬ１  の入力クロックＣＬＡ  、ディレイラインＤＬ１  の出力クロックＣＬＢ  はＥＸＯＲ回路ＥＯ１  の一入力端子、他入力端子へ各入力され、ディレイラインＤＬ２  の出力クロック、つまりディレイラインＤＬ３  の入力クロックＣＬＣ  、ディレイラインＤＬ３  の出力クロックＣＬＤ  はＥＸＯＲ回路ＥＯ２  の一入力端子、他入力端子へ各入力される。ＥＸＯＲ回路ＥＯ１  ，  ＥＯ２  の出力クロックはＥＸＯＲ回路ＥＯ３  の一入力端子、他入力端子へ各入力される。ＥＸＯＲ回路ＥＯ３  からクロック  ＣＬＫｉｎの周波数を逓倍したクロック  ＣＬＫｏｕｔ  が出力される。
【００４１】
次にこのように構成したクロック発生回路の動作を各部のクロックのタイミングチャートを示す図２とともに説明する。クロック  ＣＬＫｉｎをディレイラインＤＬ１  へ入力すると、そのクロック  ＣＬＫｉｎがディレイラインＤＬ１，ＤＬ２，ＤＬ３  を順次伝播して、各ディレイラインＤＬ１，ＤＬ２，ＤＬ３  によりクロック  ＣＬＫｉｎが遅延していく。そして、ディレイラインＤＬ１  に入力されるクロックＣＬＡ  は図２（ａ）  に示すように、ディレイラインＤＬ１，ＤＬ２，ＤＬ３  から出力されるクロックＣＬＢ，ＣＬＣ，ＣＬＤ  は図２（ｂ），（ｃ），（ｄ）  に示すようになる。このように遅延したクロックＣＬＡ，ＣＬＢ，ＣＬＣ，ＣＬＤ  がパルス生成回路ＰＧへ入力されると、図２（ｅ）  に示すようにクロックＣＬＡ，ＣＬＢ  の論理によりクロック  ＣＬＫｏｕｔ  がＨレベルに、クロックＣＬＣ，ＣＬＤ  の論理によりクロック  ＣＬＫｏｕｔ  がＨレベルになってクロック  ＣＬＫｉｎの周波数を逓倍したクロックを発生することになる。
【００４２】
図３はディレイラインの実施例を示すブロック図である。クロック入力端子ＩＮは、単位遅延素子Ｕ０  、単位遅延素子Ｕ１  、単位遅延素子Ｕ２  、単位遅延素子Ｕ３  、単位遅延素子Ｕ４  …単位遅延素子Ｕ１５の各第１入力端子Ａ，  Ａ，  Ａ，  Ａ…Ａと共通に接続される。単位遅延素子Ｕ１５の第２入力端子Ｂは接地される。単位遅延素子Ｕ１５の出力端子Ｃは次段の図示しない単位遅延素子の第２入力端子と接続され、順次同様に接続されて、単位遅延素子Ｕ４  の出力端子Ｃは単位遅延素子Ｕ３  の第２入力端子Ｂと接続される。単位遅延素子Ｕ３  の出力端子Ｃは単位遅延素子Ｕ２  の第２入力端子Ｂと接続され、単位遅延素子Ｕ２  の出力端子Ｃは単位遅延素子Ｕ１  の第２入力端子Ｂと接続される。単位遅延素子Ｕ１  の出力端子Ｃは単位遅延素子Ｕ０  の第２入力端子Ｂと接続され、単位遅延素子Ｕ０  の出力端子Ｃはクロック出力端子ＯＵＴ  と接続される。単位遅延素子Ｕ０  ，Ｕ１  ，  Ｕ２  ，  Ｕ３  …Ｕ１５の制御端子Ｄ，  Ｄ，  Ｄ，  Ｄ…Ｄは、ディレイ選択信号が入力されるディレイ選択端子ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４…ＳＥＬ１５  と各接続される。
【００４３】
図４は単位遅延素子の実施例を示すブロック図である。単位遅延素子Ｕ０  ，  Ｕ１  ，  Ｕ２  …Ｕ１５の第１入力端子ＡはトランスファーゲートＴＧ１  を介して遅延動作するインバータＩ１  の入力端子と接続され、第２入力端子ＢはトランスファーゲートＴＧ３  を介してインバータＩ１  の入力端子と接続される。
【００４４】
前述したディレイ選択端子と接続される制御端子ＤはトランスファーゲートＴＧ１  のＮチャネルトランジスタＮＴのゲート及びトランスファーゲートＴＧ３  のＰチャネルトランジスタＰＴのゲートと接続され、インバータＩ２  を介してトランスファーゲートＴＧ１  のＰチャネルトランジスタＰＴのゲート及びトランスファーゲートＴＧ３  のＮチャネルトランジスタＮＴのゲートと接続される。インバータＩ１  の出力端子はインバータＩ３  の入力端子と接続され、その出力端子は出力端子Ｃと接続される。
【００４５】
次にこのように構成したディレイラインの動作を説明する。
単位遅延素子は、制御端子ＤがＨレベルの場合は、トランスファーゲートＴＧ１  がオンして、第１入力端子Ａに入力されたクロックが、遅延動作するインバータＩ１  ，  Ｉ３  による遅延時間だけ遅延した後、出力端子Ｃへ伝播される。制御端子ＤがＬレベルの場合は、トランスファーゲートＴＧ３  がオンして出力端子Ｃが接地電位に固定される。ディレイラインＤＬ１，ＤＬ２，ＤＬ３  夫々はディレイ選択端子ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４…ＳＥＬ１５  のいずれか１つがＨレベルに制御される。ディレイ選択端子ＳＥＬ１がＨレベルになった場合、単位遅延素子Ｕ１  のみが第１入力端子Ａからクロックを取り込み、他の単位遅延素子Ｕ０  ，  Ｕ２  ，  Ｕ３  ，  Ｕ４  …Ｕ１５は第２入力端子Ｂの信号を取り込み、単位遅延素子Ｕ２  ，  Ｕ３  ，  Ｕ４  …Ｕ１５の出力端子Ｃは接地電位に固定される。
【００４６】
また、単位遅延素子Ｕ０  は単位遅延素子Ｕ１  が取り込んだクロックを取り込む。それによりこの場合のクロックの遅延時間は、単位遅延素子Ｕ１  による遅延時間と、単位遅延素子Ｕ０  による遅延時間との和の遅延時間となる。また、ディレイ選択端子ＳＥＬ２のみがＨレベルになった場合には、クロックの遅延時間は、単位遅延素子Ｕ０  ，  Ｕ１  ，  Ｕ２  の各遅延時間の和の遅延時間となる。このようにディレイ選択端子を選択することによりディレイラインにおける遅延時間が変化する。また、例えばディレイ選択端子ＳＥＬ１のみがＨレベルの場合には、クロックが伝播する単位遅延素子はＵ０  ，Ｕ１  のみであり、他の単位遅延素子Ｕ２  …Ｕ１５にはクロックが伝播しないので、単位遅延素子Ｕ１  ，  Ｕ０  のみが電力を消費する。
【００４７】
そして遅延時間を短くする程、即ち、発生するクロックの周波数が高い程、電力の消費が低減され低消費電力化が図れる。また、ディレイラインは単位遅延素子で遅延したクロックを単位遅延素子以外のゲートを介さずに直接に出力するからクロックの遅延時間を、１つの単位遅延素子の遅延時間まで短縮することができ、クロックの周波数の逓倍数を大幅に高め得て、周波数が極めて高いクロックを発生することができる。
【００４８】
図５はディレイラインの他の実施例を示すブロック図である。デマルチプレクサＤＭＸ  の共通端子にはクロック  ＣＬＫｉｎが入力される。ディレイ選択信号ＳＬにより図示しない複数の切換端子を択一的に選択制御して、前記共通端子に接続するようになっている。複数の切換端子は、図４に示す構造と同構造の単位遅延素子Ｕ１５，  Ｕ１４…Ｕ１  ，  Ｕ０  の第１入力端子Ａと各接続される。単位遅延素子Ｕ１５の第２入力端子Ｂは接地される。単位遅延素子Ｕ１５の出力端子Ｃは遅延動作するバッファＢＦ１５を介して単位遅延素子Ｕ１４の第２入力端子Ｂと接続される。単位遅延素子Ｕ１４の出力端子Ｃは遅延動作するバッファＢＦ１４を介して次段の単位遅延素子の第２入力端子と接続され、同様にして順次単位遅延素子Ｕ１  の第２入力端子Ｂと接続される。単位遅延素子Ｕ１  の出力端子Ｃは遅延動作するバッファＢＦ１  を介して単位遅延素子Ｕ０  の第２入力端子Ｂと接続される。単位遅延素子Ｕ０  の出力端子ＣはバッファＢＦ０  を介してクロック出力端子ＯＵＴ  と接続される。
【００４９】
次にこのクロック発生回路の動作を説明する。ディレイ選択信号ＳＬによりデマルチプレクサＤＭＸ  を選択制御して、クロック  ＣＬＫｉｎが例えば単位遅延素子Ｕ１  の第１入力端子Ａへ入力され、ディレイ選択信号ＳＬによりディレイ選択端子ＳＥＬ１をＨレベルにすると、図３における場合と同様に単位遅延素子Ｕ１  に入力されたクロックは単位遅延素子Ｕ１  により遅延してバッファＢＦ１  に入力されて更に遅延する。そして単位遅延素子Ｕ０  へ入力されて遅延し、バッファＢＦ０  で更に遅延してクロック出力端子ＯＵＴ  へ出力する。
【００５０】
なお、デマルチプレクサＤＭＸ  の選択制御により他の単位遅延素子にクロックを入力した場合も同様に所定の遅延時間でクロックを出力する。即ち図３に示すディレイラインと同様の動作をする。
【００５１】
そしてこのディレイラインによっても遅延時間を変更でき、このディレイラインを用いることによって前述したと同様に消費電力を低減できるとともに、クロックの周波数の逓倍数を高めることができる。更に、デマルチプレクサに入力されたクロックを所要の単位遅延素子に入力するので、クロックの伝播経路が短縮して、その伝播経路に含まれる寄生容量が極めて小さくなり、寄生容量を通る電流を低減でき、これによっても消費電力を低減できる。
【００５２】
実施の形態２．
図６は本発明に係るクロック発生回路の実施の形態２を示すブロック図である。
クロック  ＣＬＫｉｎはディレイラインＤＬ１  へ入力され、ディレイラインＤＬ１  の出力クロックはＥＸＯＲ回路ＥＯ４  の一入力端子へ入力される。ＥＸＯＲ回路ＥＯ４  の出力クロックはディレイラインＤＬ２  へ入力され、ディレイラインＤＬ２  の出力クロックはＥＸＯＲ回路ＥＯ５  の一入力端子へ入力される。ＥＸＯＲ回路ＥＯ５  の出力クロックはディレイラインＤＬ３  へ入力され、ディレイラインＤＬ３  の出力クロックはＥＸＯＲ回路ＥＯ６  の一入力端子へ入力される。またクロック  ＣＬＫｉｎは、ＥＸＯＲ回路ＥＯ４  ，  ＥＯ５  ，  ＥＯ６  の各他入力端子へ入力される。
【００５３】
このクロック発生回路は、クロックのタイミングチャートを示す図７のように、各ディレイラインＤＬ１，ＤＬ２，ＤＬ３  の各入力は、クロック  ＣＬＫｉｎがＬレベルからＨレベルに遷移するときに一斉に反転する。その後、ディレイライン１つの遅延時間Ｔｄ  を経過した後に、前段のディレイラインの出力クロックがＬレベルからＨレベルに遷移するので、各ＥＸＯＲ回路の出力クロック、即ちディレイラインの入力クロックが反転する。このような動作を繰り返すことにより、クロック  ＣＬＫｉｎの周波数の整数倍の周波数のクロックＣＬＤ  が発生する。
【００５４】
実施の形態３．
図８は本発明に係るクロック発生回路の実施の形態３のブロック図である。
ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  は縦続接続される。クロック  ＣＬＫｉｎは位相比較器ＰＤの第１端子へ入力され、ディレイラインＤＬ４  の出力クロックＤ０は位相比較器ＰＤの第２端子へ入力される。位相比較器ＰＤが出力するアップダウン信号Ｕ／Ｄは、リセット信号ＲＳＴ  が入力されるディレイライン制御回路ＤＬＣ  へ入力される。ディレイライン制御回路ＤＬＣ  が出力するディレイ選択信号ＳＬはディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  へ入力される。それ以外の構成は図１に示す構成と同様であり、同一構成部分には同一符号を付している。ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  夫々は図３と同様に構成される。
【００５５】
図９は位相比較器ＰＤのブロック図であり、ラッチ回路により構成される。最後段のディレイラインＤＬ４（図６参照）  から出力される出力クロックＤ０が、一端子へ入力されるトランスファーゲートＴＧ５  の他端子はインバータＩ５  の入力端子と接続され、その出力端子はインバータＩ６  の入力端子と接続される。インバータＩ６  の出力端子はトランスファーゲートＴＧ６  の一端子と接続される。トランスファーゲートＴＧ６  の他端子はインバータＩ７  の入力端子と接続され、その出力端子はインバータＩ８  の入力端子と接続される。インバータＩ８  の出力端子からアップダウン信号Ｕ／Ｄが出力される。
【００５６】
インバータＩ５  ，  Ｉ６  の直列回路にはトランスファーゲートＴＧ７  が並列接続され、インバータＩ７  ，  Ｉ８  の直列回路にはトランスファーゲートＴＧ８  が並列接続される。インバータＩ９  の出力端子は、トランスファーゲートＴＧ５  のＮチャネルトランジスタＮＴ５  、トランスファーゲートＴＧ７  のＰチャネルトランジスタＰＴ７  、トランスファーゲートＴＧ６  のＰチャネルトランジスタＰＴ６  及びトランスファーゲートＴＧ８  のＮチャネルトランジスタＮＴ８  の各ゲートと接続される。インバータＩ９  の入力端子は、トランスファーゲートＴＧ５  のＰチャネルトランジスタＰＴ５  、トランスファーゲートＴＧ６  のＮチャネルトランジスタＮＴ６  及びトランスファーゲートＴＧ８  のＰチャネルトランジスタＰＴ８  の各ゲートと接続される。
【００５７】
この位相比較器ＰＤが出力するアップダウン信号Ｕ／Ｄは、クロック  ＣＬＫｉｎがＬレベルからＨレベルに遷移したときのディレイラインＤＬ４  の出力クロックＤ０の論理レベルをラッチする。即ち、クロック  ＣＬＫｉｎに対する出力クロックＤ０の位相が図１０に示すような場合は、Ｌレベルになる。一方、図１１に示すような場合は、Ｈレベルになる。
【００５８】
図１２はディレイライン制御回路ＤＬＣ  の構成を示すブロック図である。アップダウン信号Ｕ／Ｄ、クロック  ＣＬＫｉｎ、リセット信号ＲＳＴ  はアップダウンカウンタＵＤＣ  の入力端子ＵＤＩ  、クロック端子ＣＫ、リセット端子ＲＳへ各入力される。アップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  はデコーダ回路ＤＥＣ  へ入力され、カウントデータＵＤ  （０〜３）  によりディレイ選択端子ＳＥＬ０〜ＳＥＬ１５  を択一的に選択してＨレベルにするようになっている。
【００５９】
このディレイライン制御回路ＤＬＣ  において、アップダウンカウンタＵＤＣ  はリセット信号ＲＳＴ  がＬレベルになると、カウントデータＵＤ  （０〜３）  の４ビットの値を０，  ０，  ０，  ０にする。アップダウン信号Ｕ／ＤがＨレベルの場合には、クロック  ＣＬＫｉｎに同期してカウントデータの値を“１”減少させる。アップダウン信号Ｕ／ＤがＬレベルの場合には、カウントデータの値を“１”増加させる。クロックはクロック  ＣＬＫｉｎでもよく、クロック  ＣＬＫｉｎに同期して変化する他のクロックであってもよい。デコーダ回路ＤＥＣ  はカウントデータＵＤ  （０〜３）  の値をデコードし、ディレイ選択端子ＳＥＬ０〜ＳＥＬ１５  のいずれか１つをＨレベルにする。カウントデータＵＤ  （０〜３）  の値が０，  ０，  ０，  ０の場合は、ディレイ選択端子ＳＥＬ０が選択され、カウントデータＵＤ  （０〜３）  の値が、１，  １，  １，  １の場合は、ディレイ選択端子ＳＥＬ１５  が選択されるようになっている。
【００６０】
次にこのように構成したクロック発生回路の動作を説明する。
クロック  ＣＬＫｉｎが供給されている状態で、ディレイライン制御回路ＤＬＣ  のリセット信号ＲＳＴ  を少なくとも１サイクルの期間Ｌレベルにする。これによって、ディレイライン制御回路ＤＬＣ  のアップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  の値は０になり、ディレイ選択端子ＳＥＬ０のみがＨレベルになる。リセット直後の状態では、夫々のディレイラインの遅延時間は最小になっている。即ち、図３において単位遅延素子Ｕ０  のみを通る伝播遅延時間になっている。
【００６１】
ここで図１３に示すように伝播遅延時間をＴｄ０とすると、クロック発生回路により図１４に示すようにクロック  ＣＬＫｏｕｔ  を発生する。このとき位相比較器ＰＤが出力するアップダウン信号Ｕ／Ｄは、前述したようにＬレベルになる。したがって、カウントデータＵＤ  （０〜３）  の値は次のクロック  ＣＬＫｉｎに同期して“１”増加する。カウントデータＵＤ  （０〜３）  の値が１増加すれば、夫々のディレイラインの遅延時間は１つの単位遅延素子の遅延時間だけ長くなる。そして、クロック発生回路により発生するクロックの時間幅、間隔が長くなるが、アップダウン信号Ｕ／ＤはＬレベルのままであり、カウントデータＵＤ  （０〜３）  の値は、更に“１”増加して“２”になる。この様子を図１５に示している。
【００６２】
アップダウン信号Ｕ／ＤはＬレベルのままであり、アップダウンカウンタＵＤＣ  のカウント値は更に“１”増加して“３”になる。そして図１５に示すようにこの状態でクロック  ＣＬＫｉｎがＬレベルからＨレベルに遷移すると、アップダウン信号Ｕ／ＤはＨレベルに遷移する。そうするとアップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  は、“１”減少し“２”になる。クロック  ＣＬＫｉｎの次のサイクルでアップダウン信号Ｕ／ＤはＬレベルに遷移し、アップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  の値は“３”になる。これ以降のサイクルではアップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  は交互に“２”，  “３”の値を繰り返す。この状態になるとクロック  ＣＬＫｉｎの周波数の整数倍の周波数でデューティ比が略５０％であるクロックが発生し、所謂ロック状態になる。
【００６３】
位相比較器ＰＤは図１６に示すように構成することができる。最後段のディレイラインＤＬ４（図６参照）  の出力クロックＤ０が入力される端子は、インバータＩ１０の入力端子と接続され、またラッチ回路Ｌ１  のトランジスタＴ１０を介してインバータＩ１１の入力端子と接続される。インバータＩ１１の出力端子はＮＡＮＤ回路ＮＡの一入力端子と接続される。インバータＩ１０の出力端子はインバータＩ１２の入力端子と接続され、その出力端子はインバータＩ１３の入力端子と接続される。インバータＩ１３の出力端子はインバータＩ１４の入力端子と接続される。インバータＩ１４の出力端子は、ラッチ回路Ｌ２  のトランジスタＴ１１を介してインバータＩ１５の入力端子と接続される。インバータＩ１５の出力端子は、ＮＡＮＤ回路ＮＡの他入力端子及びラッチ回路Ｌ３  のトランジスタＴ１２を介してインバータＩ１６の入力端子と接続される。インバータＩ１６からダウン信号ＤＷが出力される。ＮＡＮＤ回路ＮＡの出力端子は、ラッチ回路Ｌ４  のトランジスタＴ１３を介してインバータＩ１７の入力端子と接続される。インバータＩ１７からアップ信号ＵＰが出力される。
【００６４】
クロック  ＣＬＫｉｎが入力される端子は、トランジスタＴ１０，  Ｔ１１のゲートと接続され、インバータＩ１８を介してトランジスタＴ１２，  Ｔ１３のゲートと接続される。この位相比較器ＰＤは、ダウン信号ＤＷ及びアップ信号ＵＰを各出力する。アップ信号ＵＰがＨレベルのときは、アップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  を“１”増加させ、ダウン信号ＤＷがＨレベルのときにはカウントデータＵＤ  （０〜３）  を“１”減少させ、アップ信号ＵＰ及びダウン信号ＤＷがともにＬレベルの場合には、アップダウンカウンタＵＤＣ  は、それまでのカウントデータを保持させることができる。
【００６５】
図９に示す位相比較器ＰＤでは、アップダウン信号Ｕ／ＤがＨレベル、Ｌレベルを交互に繰り返す状態になったとき、図１６に示す位相比較器ＰＤでは、アップ信号ＵＰ及びダウン信号ＤＷがともにＬレベルになり、アップダウンカウンタＵＤＣ  のカウントデータＵＤ  （０〜３）  の値も、交互に“１”増減するのではなく、所定の値に落ち着く。図１６に示す位相比較器ＰＤを用いた場合には、そのような状態をロック状態という。
【００６６】
更に、クロック  ＣＬＫｉｎの周波数が高く、ディレイライン以外でのゲート遅延時間が無視できなくなった場合には、位相比較器ＰＤへ入力するクロックを、クロック  ＣＬＫｉｎを２分周したクロックにして、２サイクルに１回の位相比較をするようにしてもよい。また、この実施の形態３では周波数の逓倍比を４倍にしているが、Ｎ倍の逓倍比を得る場合には、縦続接続しているディレイラインの数をＮ個にすれば達成できる。
【００６７】
実施の形態４．
図１７は本発明に係るクロック発生回路の実施の形態４を示すブロック図である。クロック  ＣＬＫｉｎ、即ちクロックＣＬＡ  は位相比較器ＰＤの第１端子と、ディレイラインＤＬ１  の入力端子とＥＸＯＲ回路ＥＯ１０，  ＥＯ１１，  ＥＯ１２の一入力端子と周波数比較回路ＦＤとに入力される。ディレイラインＤＬ１  の出力クロックはＥＸＯＲ回路ＥＯ１０の他入力端子へ入力され、その出力クロックＣＬＢ  はディレイラインＤＬ２  の入力端子と、周波数比較回路ＦＤとに入力される。ディレイラインＤＬ２  の出力クロックはＥＸＯＲ回路ＥＯ１１の他入力端子へ入力され、その出力クロックＣＬＣ  はディレイラインＤＬ３  の入力端子と周波数比較回路ＦＤとに入力される。
【００６８】
ディレイラインＤＬ３  の出力クロックはＥＸＯＲ回路ＥＯ１２の他入力端子へ入力され、その出力クロックＣＬＤ  はディレイラインＤＬ４  の入力端子と、周波数比較回路ＦＤとに入力される。ディレイラインＤＬ４  の出力クロックＤＯは位相比較器ＰＤの第２端子へ入力される。周波数比較回路ＦＤの比較結果信号ＦＤＥＴは位相比較器ＰＤへ入力される。位相比較器ＰＤが出力するアップダウン信号Ｕ／Ｄはディレイライン制御回路ＤＬＣ  へ入力される。ディレイライン制御回路ＤＬＣ  が出力するディレイ選択信号ＳＬは、ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  の図示しないディレイ選択端子へ入力される。ＥＸＯＲ回路ＥＯ１２から周波数を逓倍したクロック  ＣＬＫｏｕｔ  が出力される。
【００６９】
ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  は図３に示したディレイラインと同様に構成される。位相比較器ＰＤの基本的動作は、図１６に示した位相比較器ＰＤと同様である。しかし、比較結果信号ＦＤＥＴがＨレベルの場合は、クロック  ＣＬＫｉｎとディレイラインＤＬ４  の出力クロックＤＯとの位相に関係なく、ダウン信号ＤＷをＨレベルにするようになっている。
【００７０】
図１８は周波数比較回路ＦＤの構成を示すブロック図である。ディレイラインＤＬ１  に入力するクロックＣＬＡ  はＥＸＯＲ回路ＥＯ２０の一入力端子へ入力される。ＥＸＯＲ回路ＥＯ１０の出力クロックＣＬＢ  はインバータＩ２０を介して３入力ＮＡＮＤ回路ＮＡ２０の第１入力端子へ入力される。ＥＸＯＲ回路ＥＯ１１の出力クロックＣＬＣ  はインバータＩ２１を介してＥＸＯＲ回路ＥＯ２０の他入力端子へ入力される。ＥＸＯＲ回路ＥＯ２０の出力クロックＣＬＦ  は３入力ＮＡＮＤ回路ＮＡ２０の第２入力端子へ入力される。ＥＸＯＲ回路ＥＯ１２の出力クロックＣＬＤ  はインバータＩ２２を介して３入力ＮＡＮＤ回路ＮＡ２０の第３入力端子へ入力される。
【００７１】
３入力ＮＡＮＤ回路ＮＡ２０の出力クロックはインバータＩ２３を介してインバータＩ２４へ入力され、インバータＩ２４から比較結果信号ＦＤＥＴが出力される。この周波数比較回路ＦＤは、図１９に示すように、所定の逓倍数、この場合には４逓倍されていない期間Ｉ，  ＩＩ，  ＩＩＩ  ではクロック  ＣＬＫｉｎの立上り時点でＨレベルの比較結果信号ＦＤＥＴを出力する。
【００７２】
したがって、周波数比較回路ＦＤと位相比較器ＰＤとの組合せにより、アップダウン信号Ｕ／Ｄは出力クロックＣＬＤ  の周波数が所定の逓倍数に達していない場合はクロック  ＣＬＫｉｎとディレイラインＤＬ４  の出力クロックＤＯとの位相に関係なくダウン信号ＤＷがＨレベルになり、出力クロックＣＬＤ  の周波数が所定の逓倍数に達している場合には、図１６に示す位相比較器ＰＤと同様にクロック  ＣＬＫｉｎと出力クロックＤＯとの位相関係にしたがって、アップ信号ＵＰ、ダウン信号ＤＷのいずれかがＨレベルになる。またはいずれもＬレベルになる。このような動作によって、所定の逓倍数より小さい逓倍比でロック状態に陥るのを防止でき、ロック状態に至った場合には出力クロック  ＣＬＫｏｕｔ  の周波数が所定の逓倍数に達していることになる。
【００７３】
実施の形態５．
図２０は本発明に係るクロック発生回路の実施の形態５を示すブロック図である。クロック  ＣＬＫｉｎは２分周回路ＦＡへ入力される。２分周されたクロックはディレイラインＤＬ１  へ入力される。それ以外の構成は図１に示すクロック発生回路の構成と同様であり、同一構成部分には同一符号を付している。
またディレイラインは図３に示した構成と同様の構成としている。
【００７４】
このクロック発生回路はクロック  ＣＬＫｉｎを２分周すると、クロック  ＣＬＫｉｎのデューティ比に関係なくデューティ比が５０％のクロックＣＬＡ  が発生する。このクロックＣＬＡ  をディレイラインＤＬ１，ＤＬ２，ＤＬ３  へ順次入力することにより、図１に示すクロック発生回路の動作と同様の動作でデューティ比が５０％であるクロック  ＣＬＫｏｕｔ  を出力することができる。
【００７５】
２分周回路ＦＡは図２１に示すように構成する。ラッチ回路Ｌ１  とラッチ回路Ｌ２  とを縦続接続し、ラッチ回路Ｌ１  のラッチデータをインバータＩＮＶ  を介してラッチ回路Ｌ１  へ入力する。各ラッチ回路Ｌ１  ，  Ｌ２  は、トランスファーゲートＴＧ２１とインバータＩ２１とインバータＩ２２とが直列接続され、インバータＩ２１とＩ２２との直列回路にトランスファーゲートＴＧ２２が並列接続されて構成される。そして２分周すべきクロック  ＣＬＫｉｎをインバータＩ２３で反転したクロックによりラッチ回路Ｌ１  ，  Ｌ２  のトランスファーゲートＴＧ１  をオン，  オフ制御し、インバータＩ２３で反転したクロックを更にインバータＩ２４で反転したクロックによりラッチ回路Ｌ１  ，  Ｌ２  のトランスファーゲートＴＧ２  をオン，  オフ制御するよう構成される。
【００７６】
この２分周回路ＦＡは、クロック  ＣＬＫｉｎがＨレベルになるとラッチ回路Ｌ１  のトランスファーゲートＴＧ２２及びラッチ回路Ｌ２  のトランスファーゲートＴＧ２１がオンしてクロックＣＬＡ  がＨレベルになる。次にクロック  ＣＬＫｉｎがＬレベルになると、ラッチ回路Ｌ１  のトランスファーゲートＴＧ２１及びラッチ回路Ｌ２  のトランスファーゲートＴＧ２２がオンして、ラッチ回路Ｌ１  がインバータＩＮＶ  で反転したＬレベルをラッチする。このときラッチ回路Ｌ２  のトランスファーゲートＴＧ２１はオフであり、クロックＣＬＡ  はＨレベルを保持する。
【００７７】
次にクロック  ＣＬＫｉｎがＨレベルになると、前述したようにラッチ回路Ｌ１  のトランスファーゲートＴＧ２１がオフし、ラッチ回路Ｌ２  のトランスファーゲートＴＧ２１がオンしてクロックＣＬＡ  はＬレベルに反転する。つまり、クロック  ＣＬＫｉｎがＨレベルに反転する都度、クロックＣＬＡ  が反転してクロック  ＣＬＫｉｎを２分周し、クロックＣＬＡ  のデューティ比は５０％になる。
【００７８】
図２２はディレイラインの他の実施例を示すブロック図である。ディレイラインＤＬは、第１ディレイライン部ＤＬａ  と第２ディレイライン部ＤＬｂ  とが縦続接続されて構成される。第１，  第２ディレイライン部ＤＬａ  ，  ＤＬｂ  は、図３に示すディレイラインと同様に構成されるが、第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間と、第２ディレイライン部ＤＬｂ  の単位遅延素子の遅延時間とを異ならせている。即ち、第２ディレイライン部ＤＬｂ  の最大遅延時間が少なくとも第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間よりも大きくなるように、夫々のディレイラインの単位遅延素子の遅延時間を定める。例えば第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間を２ｎｓｅｃとすると、第２ディレイライン部ＤＬｂ  は０．２ｎｓｅｃ  の遅延時間を有する単位遅延素子を少なくとも２０段縦続接続すればよい。
【００７９】
次にこのディレイラインの動作を説明する。第１ディレイ選択信号ＳＬ１  により、第１ディレイライン部ＤＬａ  の遅延時間を設定する。第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間を２ｎｓｅｃとすると、第１ディレイ選択信号ＳＬ１  により、第１ディレイライン部ＤＬａ  の入力側から出力側までの遅延時間は、２ｎｓｅｃの時間幅で選択することができる。
【００８０】
更に第２ディレイ選択信号ＳＬ２  により、第２ディレイライン部ＤＬｂ  の遅延時間を設定する。第２ディレイライン部ＤＬｂ  を構成する単位遅延素子の遅延時間は０．２ｎｓｅｃ  であるから、第２ディレイライン部ＤＬｂ  の入力側から出力側までの遅延時間は０．２ｎｓｅｃ  の時間幅で選択することができる。
【００８１】
したがって、ディレイラインＤＬ全体では、第１ディレイライン部ＤＬａ  が発生できる最大遅延時間と、第２ディレイライン部ＤＬｂ  が発生できる最大遅延時間の和の遅延時間範囲の遅延時間を、第２ディレイライン部ＤＬｂ  の遅延時間幅で発生することができる。例えば第１ディレイライン部ＤＬａ  の単位遅延素子を縦続接続した段数を４０段とし、単位遅延素子以外のゲートによって発生する遅延時間を無視すると、０ｎｓｅｃから最大８２ｎｓｅｃの範囲の遅延時間を、０．２ｎｓｅｃ  の時間幅で発生させることができる。
【００８２】
そのため、前述した同じ時間範囲の遅延時間を、単一の単位遅延素子で発生しようとすると、０．２ｎｓｅｃ  の単位遅延素子を４１０  段として縦続接続する必要があるが、このように遅延時間の時間幅が異なるディレイライン部を２個用いることにより、必要なディレイラインの回路規模を大幅に縮小できる。
【００８３】
実施の形態６．
図２３は本発明に係るクロック発生回路の実施の形態６を示すブロック図である。ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  夫々は図２２に示したディレイラインＤＬに相当しており、遅延時間の時間幅が異なる第１ディレイライン部ＤＬａ  と第２ディレイライン部ＤＬｂ  とを縦続接続して構成される。ここでは第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間は、第２ディレイライン部ＤＬｂ  が発生できる最大遅延時間の２倍に選定している。
【００８４】
クロック  ＣＬＫｉｎは第１位相比較器ＰＤ１  及び第２位相比較器ＰＤ２  の各第１端子、ディレイラインＤＬ１  及びパルス生成回路ＰＧのＥＸＯＲ回路ＥＯ１  の一入力端子へ入力される。
【００８５】
ディレイラインＤＬ１  に入力されたクロック  ＣＬＫｉｎは、ディレイラインＤＬ２，ＤＬ３，ＤＬ４  を介して第１位相比較器ＰＤ１  及び第２位相比較器ＰＤ２  の各第２端子へ入力される。第１位相比較器ＰＤ１  が出力するアップダウン信号Ｕ／Ｄはロック検出回路ＲＤ及び第１ディレイライン制御回路ＤＬＣ１へ入力される。第１ディレイライン制御回路ＤＬＣ１から出力されるディレイ選択信号ＳＬ１  はディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  の第１ディレイライン部ＤＬａ  へ入力される。
【００８６】
ロック検出回路ＲＤが出力するロック検出信号ＦＤＥＴは、制御信号として第２位相比較器ＰＤ２  及び第１ディレイライン制御回路ＤＬＣ２へ入力される。第２位相比較器ＰＤ２  が出力するアップダウン信号Ｕ／Ｄは第２ディレイライン制御回路ＤＬＣ２へ入力され、第２ディレイライン制御回路ＤＬＣ２から出力されるディレイ選択信号ＳＬ２  は、ディレイラインＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  の第２ディレイライン部ＤＬｂ  へ入力される。ディレイラインＤＬ１  の出力クロックＣＬＢ  は、パルス生成回路ＰＧのＥＸＯＲ回路ＥＯ１  の他入力端子へ入力され、ディレイラインＤＬ２  の出力クロックＣＬＣ  はＥＸＯＲ回路ＥＯ２  の一入力端子へ入力され、ディレイラインＤＬ３  の出力クロックＣＬＤ  はＥＸＯＲ回路ＥＯ２  の他入力端子へ入力される。ＥＸＯＲ回路ＥＯ１  ，  ＥＯ２  の出力クロックは、ＥＸＯＲ回路ＥＯ３  の一入力端子、他入力端子へ各入力される。ＥＸＯＲ回路ＥＯ３  からクロック  ＣＬＫｏｕｔ  が出力される。
【００８７】
なお、第１，  第２ディレイライン制御回路ＤＬＣ１，ＤＬＣ２  及びロック検出回路ＲＤにはクロック  ＣＬＫｉｎ及びその反転クロック＃  ＣＬＫｉｎが入力される。第１ディレイライン制御回路ＤＬＣ１にはリセット信号ＲＳＴ  が入力される。
【００８８】
図２４は位相比較器ＰＤ１，ＰＤ２  の構成を示すブロック図である。ラッチ回路ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４，ＬＡ５  夫々は、トランスファーゲートＴＧ３０とインバータＩ３０とインバータＩ３１との直列回路と、インバータＩ３０，  Ｉ３１の直列回路に並列接続されたトランスファーゲートＴＧ３１とにより構成される。クロック  ＣＬＫｉｎをインバータＩ３２で反転させた反転クロック＃  ＣＬＫｉｎは、オン，  オフ信号としてラッチ回路ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４，ＬＡ５  のトランスファーゲートＴＧ３０，  ＴＧ３１へ与えられる。ディレイラインＤＬ４（図２３参照）  の出力クロックＤＯは、インバータを４個直列接続した遅延素子ＤＬＥ  を介してラッチ回路ＬＡ１  のトランスファーゲートＴＧ３０へ入力され、出力クロックＤＯは直接にラッチ回路ＬＡ２  のトランスファーゲートＴＧ３０へ入力される。
【００８９】
ロック検出回路ＲＤ  （図２３参照）  が出力するロック検出信号ＦＤＥＴはラッチ回路ＬＡ３  のトランスファーゲートＴＧ３０へ入力される。ラッチ回路ＬＡ１  のインバータＩ３０の出力、ラッチ回路ＬＡ２  のインバータＩ３０の出力、ラッチ回路ＬＡ３  のインバータＩ３０の出力は３入力ＮＡＮＤ回路ＮＡ３０の第１，  第２，  第３入力端子へ各入力される。またラッチ回路ＬＡ３  のインバータＩ３０の出力はＮＡＮＤ回路ＮＡ３２の一入力端子へ入力される。ラッチ回路ＬＡ１，ＬＡ２  のインバータＩ３１の出力はＮＡＮＤ回路ＮＡ３１の一入力端子、他入力端子へ各入力される。
【００９０】
ＮＡＮＤ回路ＮＡ３１の出力はＮＡＮＤ回路ＮＡ３２の他入力端子へ入力される。ＮＡＮＤ回路ＮＡ３０の出力はラッチ回路ＬＡ４  のトランスファーゲートＴＧ３０へ入力され、インバータＩ３０の出力をアップ信号ＵＰとして出力する。ＮＡＮＤ回路ＮＡ３２の出力はラッチ回路ＬＡ５  のトランスファーゲートＴＧ３０へ入力され、インバータＩ３０の出力をダウン信号ＤＷとして出力する。
【００９１】
この位相比較器ＰＤ１，ＰＤ２  の遅延素子ＤＬＥ  は、夫々第１ディレイライン部ＤＬａ  の単位遅延素子、第２ディレイライン部ＤＬｂ  の単位遅延素子を夫々少なくとも２個縦続接続し、これにより位相比較器ＰＤ１，ＰＤ２  の位相差に対する検出感度を変更できるようしている。そして第１ディレイライン部ＤＬａ  の単位遅延素子の遅延時間を２ｎｓｅｃ、第２ディレイライン部ＤＬｂ  の単位遅延素子の遅延時間を０．２ｎｓｅｃ  とすると、第１の位相比較器ＰＤ１  は±２ｎｓｅｃの位相誤差には反応しなくなる。また第２の位相比較器ＰＤ２  は±０．２ｎｓｅｃ  の位相誤差まで検出してアップダウン信号Ｕ／Ｄを発生する。
【００９２】
ディレイライン制御回路ＤＬＣ  は図１２に示すように構成したものと同様でよいが、更にロック検出信号ＦＤＥＴが入力されるよう構成して、ロック検出信号ＦＤＥＴがＬレベルのときは、予め定められた特定の値をディレイ選択信号として出力し、ロック検出信号ＦＤＥＴがＨレベルであるときは、位相比較器ＰＤ２  のアップダウン信号Ｕ／Ｄによって、ディレイ選択信号ＳＬ２  の値を増減する。
【００９３】
ここで予め定められた値は、例えば第２ディレイライン部ＤＬｂ  によって発生できる最大遅延時間の１／２  の遅延時間を選択する値にすればよい。このようなディレイライン制御回路ＤＬＣ  は図２４に示すように構成されたアップダウンカウンタと、そのアップダウンカウンタのカウントデータにより図１２に示すようにディレイラインのディレイ選択信号のいずれか１つを出力するデコーダ回路  （図示せず）  とにより構成することができる。
【００９４】
図２５はディレイライン制御回路ＤＬＣ１，ＤＬＣ２  の構成を示すブロック図である。リセット信号ＲＳＴ  又はロック検出信号ＦＤＥＴをクロック  ＣＬＫｉｎ、反転クロック＃  ＣＬＫｉｎに同期してラッチするラッチ回路ＬＡ４０，  ＬＡ４１，  ＬＡ４２，  ＬＡ４３，  ＬＡ４４，  ＬＡ４５と、ラッチ回路ＬＡ４０，  ＬＡ４１，  ＬＡ４２，  ＬＡ４３，  ＬＡ４４，  ＬＡ４５のラッチデータ又は反転ラッチデータをダウン信号ＤＷ、アップ信号ＵＰにより択一的に選択する選択回路ＳＥ４０，  ＳＥ４１，  ＳＥ４２，  ＳＥ４３，  ＳＥ４４，  ＳＥ４５及び選択回路ＳＥ５０，  ＳＥ５１，  ＳＥ５２，  ＳＥ５３，  ＳＥ５４，  ＳＥ５５と、択一的に選択されたデータを、クロック  ＣＬＫｉｎ、反転クロック＃  ＣＬＫｉｎに同期してラッチするラッチ回路ＬＡ５０，  ＬＡ５１，  ＬＡ５２，  ＬＡ５３，  ＬＡ５４，  ＬＡ５５と多数の論理回路とにより構成される。
【００９５】
図２６はロック検出回路ＲＤの構成を示すブロック図である。クロック  ＣＬＫｉｎ、反転クロック＃  ＣＬＫｉｎに同期して、ダウン信号ＤＷをラッチする縦続接続されたラッチ回路ＬＡ６０，  ＬＡ６１，  ＬＡ６２と、クロック  ＣＬＫｉｎ、反転クロック＃  ＣＬＫｉｎに同期して、アップ信号ＵＰをラッチする縦続接続されたラッチ回路ＬＡ６３，  ＬＡ６４，  ＬＡ６５と、ラッチ回路ＬＡ６２及びＬＡ６５のラッチデータの論理に基づくデータをラッチする縦続接続されたラッチ回路ＬＡ６６，  ＬＡ６７，  ＬＡ６８，  ＬＡ６９，  ＬＡ７０，  ＬＡ７１，  ＬＡ７２，  ＬＡ７３，  ＬＡ７４と、ラッチ回路ＬＡ７５のラッチデータをラッチする縦続接続されたラッチ回路ＬＡ７６，  ＬＡ７７，  ＬＡ７８，  ＬＡ７９，  ＬＡ８０，  ＬＡ８１と多数の論理回路とにより構成される。このロック検出回路ＲＤはクロック  ＣＬＫｉｎの２サイクルの期間、位相比較器ＰＤ１，ＰＤ２  がアップ信号ＵＰ及びダウン信号ＤＷが発生しない状態が９サイクル以上継続した場合にはロック検出信号ＦＤＥＴがＨレベルになるようにしている。
【００９６】
次にこのように構成したクロック発生回路の動作を説明する。
第１ディレイライン制御回路ＤＬＣ１のリセット信号ＲＳＴ  は、第１ディレイライン制御回路ＤＬＣ１をリセットした後、Ｈレベルになり動作可能状態になる。初期状態ではクロック  ＣＬＫｉｎの位相と、ディレイラインＤＬ４  の出力クロックＤＯの位相とが大幅に異なっており、第１位相比較器ＰＤ１  及び第２位相比較器ＰＤ２  は、いずれもアップ信号ＵＰ又はダウン信号ＤＷをＨレベルにする。ロック検出回路ＲＤにより、出力クロックＤＯがロック状態に達していないことを検出し、ロック検出信号ＦＤＥＴはＬレベルになる。
【００９７】
したがって、第２ディレイライン制御回路ＤＬＣ２は、予め定めた所定の値、この場合は第２ディレイライン部ＤＬｂ  によって発生できる最大遅延時間の１／２  の遅延時間を発生するように第２ディレイライン部ＤＬｂ  のディレイ選択信号ＳＬ２  を固定する。そして、前述したと同様の動作により、出力クロックＤＯはロック状態に近づいてロック状態に達する。
【００９８】
第１位相比較器ＰＤ１  は位相誤差の検出感度を低下させている場合には、最大±２ｎｓｅｃの位相誤差が生じる可能性があるが、ロック検出回路ＲＤにより、第１ディレイライン部ＤＬａ  による遅延によって出力クロックＤＯがロック状態に達していることを検出すると、ロック検出信号ＦＤＥＴはＨレベルになる。これにより第２ディレイライン制御回路ＤＬＣ２は動作可能な状態になり、ディレイ選択信号ＳＬ２  により第２ディレイライン部ＤＬｂ  、第１ディレイライン部ＤＬａ  と同様の過程を経て出力クロックＤＯがロック状態になる。そうすると、そのロック状態においては、クロック  ＣＬＫｉｎと出力クロックＤＯとの位相誤差は±０．２ｎｓｅｃ  の範囲内になる。
このように位相同期回路を構成することにより、少ない回路素子数でロックが可能であり、逓倍したクロックの周波数範囲が広いクロック発生回路が得られる。
【００９９】
次に各ディレイラインにおいて縦続接続される単位遅延素子の接続段数を決定する方法を説明する。半導体製造時のプロセスのバラツキによって、半導体集積回路に集積されるゲート回路の伝播遅延時間は、製造ロットごとに、又はチップごとに若干異なる。また、半導体集積回路は、所定の電源電圧の範囲及び所定の周囲温度の範囲を定めて、その範囲内での動作が保証されているが、半導体回路の特性によって、電源電圧、周囲温度が変化することによっても、集積されているゲート回路の伝播遅延時間が変化する。
【０１００】
そこで、その様な条件下においても所定の周波数範囲のクロックに対してロック状態に到達することができるよう遅延時間が可変のディレイラインを構成する方法を示す。具体的にはクロック発生回路に入力するクロックの下限周波数を定めたとき、例えば図３に示すディレイラインの単位遅延素子を何段縦続接続したものを使用すれば良いかを示す。
【０１０１】
半導体の製造時のバラツキによって単位遅延素子の伝播遅延時間は例えば図２７に示すように分布する。図２７は横軸を遅延時間とし縦軸を測定した度数としている。そして製造する半導体の種類によって、良品として使用できる遅延時間の上限及び下限が定まる。遅延時間の上限値、下限値自体は電源電圧、周囲温度によって変化するが、例えば電源電圧が３Ｖ、周囲温度が２７℃の条件の上限値、下限値が定まる。この値は半導体の種類、製造プロセスによって定まるので、ここで遅延時間の値を特定することができない。更に半導体の種類によって動作電源電圧範囲、動作周囲温度範囲が定められる。これらの範囲も半導体の種類、製造プロセス等によって定まるものであるから、その範囲を具体的に特定することは出来ないが、例えば動作電源電圧範囲が２．７  Ｖ乃至３．６  Ｖ、動作周囲温度範囲が０℃乃至  １００℃として定め得る。
【０１０２】
このような条件が定まると、動作電源電圧範囲、動作周囲温度範囲のうち半導体製造時のプロセスでのバラツキを含めた単位遅延素子の最小遅延時間が求められる。例えばＣＭＯＳ回路では一般に電源電圧が動作電源電圧範囲の上限であり、周囲温度が動作周囲温度範囲の下限であるとき最小遅延時間になる。この最小遅延時間をＴｄｍｉｎとする。遅延時間が可変であるディレイラインにより発生させ得る遅延時間のうち、可変でない部分、例えば図３においてクロックを、各単位遅延素子に伝播するのに要する遅延時間も同様の条件で最小値になり、この値をＴｍｕｌ  とする。
そして、逓倍すべきクロックの下限周波数をＦｒｅｆ  、周波数の逓倍数をＮとしたとき、遅延時間が可変な１つのディレイラインに要求される最大遅延時間は、１／  （２・Ｎ・Ｆｒｅｆ  ）          …（１）
になる。
【０１０３】
遅延時間が可変なディレイラインで得られる遅延時間は、可変である遅延時間と、可変でない遅延時間Ｔｄｍｉｎとの和であるから、可変である遅延時間として要求される最大遅延時間は、
１／  （２・Ｎ・Ｆｒｅｆ  ）  −Ｔｍｕｌ        …（２）
になる。したがって、縦続接続する単位遅延素子は少なくとも
［｛１／  （２・Ｎ・Ｆｒｅｆ  ）  −Ｔｍｕｌ  ｝］／Ｔｄｍｉｎ    …（３）
が必要である。
【０１０４】
例えば図１５において、下限周波数を１０ＭＨｚ  とすると、この例では４逓倍の場合であるから、遅延時間が可変の１つのディレイラインに要求される最大遅延時間は１２．５ｎｓｅｃになる。そして最小遅延時間Ｔｄｍｉｎを０．２ｎｓｅｃ  とすると、単位遅延素子を少なくとも６３段縦続接続すればよいことになる。
更に、周波数を逓倍すべきクロックの上限周波数をＦｍａｘ  とすると、そのクロックを各単位遅延素子を伝播するのに要する可変できない遅延時間の最小値Ｔｍｕｌ  は、
［｛１／（２・Ｎ・Ｆｍａｘ  ）  −Ｔｍｕｌ  ｝］＞０    …（４）
を満足すればよい。
【０１０５】
図２８は本発明に係るＰＬＬ  回路の実施の形態１を示すブロック図である。クロック発生回路１００  により逓倍されたクロックは公知の位相同期回路１０１  へ入力される。位相同期回路１０１  から出力されるクロックは公知の波形整形回路１０２  へ入力される。波形整形回路１０２  から出力されるクロックは位相同期回路１０１  へ入力される。周波数を逓倍すべきクロック  ＣＬＫｉｎはクロック発生回路１００  及び位相同期回路１０１  へ入力される。クロック発生回路１００  は図８に示すクロック発生回路により構成されている。
【０１０６】
次にこのＰＬＬ  回路の動作を説明する。クロック  ＣＬＫｉｎがクロック発生回路１００  へ入力されると、クロック発生回路１００  は前述した動作によりクロック  ＣＬＫｉｎの周波数を逓倍したクロックを発生し、発生したクロックはロック状態になる。その状態においてクロック発生回路１００  からは、クロック  ＣＬＫｉｎの周波数を逓倍したクロックが得られる。クロック発生回路１００  で発生したクロックは、位相同期回路１０１  へ入力され、これにより位相同期回路１０１  は、それに入力されているクロック  ＣＬＫｉｎと、クロック発生回路１００  から入力されたクロックとの位相同期動作を始め、クロック発生回路１００  で発生させたクロックをクロック  ＣＬＫｉｎに同期させる。
【０１０７】
そして位相同期回路１０１  が出力するクロックが波形整形回路１０２  へ入力されて、クロックを供給すべき負荷の変動によりクロックの波形が歪まないよう波形整形し、波形整形したクロックが位相同期回路１０１  へ入力されて、波形整形されたクロックと、クロック  ＣＬＫｉｎとの位相を同期させて、クロック  ＣＬＫｉｎの周波数の整数倍の周波数であってクロック  ＣＬＫｉｎと同期し、波形整形されたクロックを、波形整形回路１０２  から出力できる。
【０１０８】
図２９は本発明に係るＰＬＬ  回路の実施の形態２を示すブロック図である。位相同期回路１０１  から出力されるクロックはクロック発生回路１００  へ入力される。クロック発生回路１００  から出力されるクロックは波形整形回路１０２  へ入力される。波形整形回路１０２  が出力するクロックは位相同期回路１０１  へ入力される。周波数を逓倍すべきクロック  ＣＬＫｉｎは、位相同期回路１０１  及びクロック発生回路１００  へ入力される。位相同期回路１０１  、クロック発生回路１００  及び波形整形回路１０２  は、図２６における位相同期回路１０１  、クロック発生回路１００  及び波形整形回路１０２  と同様に構成される。
【０１０９】
このＰＬＬ  回路の動作は図２８に示すＰＬＬ  回路の動作と同様であり、クロック発生回路１００  にクロック  ＣＬＫｉｎが入力されると、クロック発生回路１００  はクロック  ＣＬＫｉｎの周波数を逓倍したクロックを発生し、波形整形回路１０２  へ入力してクロックを波形整形する。位相同期回路１０１  は、クロック発生回路１００  及び波形整形回路１０２  において発生する位相のずれを補正するよう動作する。それにより波形整形回路１０２  から、クロック  ＣＬＫｉｎに同期し、周波数を逓倍したクロックを出力する。
【０１１０】
前述したＰＬＬ  回路に用いるクロック発生回路１００  には図３に示すディレイラインを用いる図１のクロック発生回路及び図６，  図１７，  図２０，  図２３のクロック発生回路のいずれかを使用する。
本実施の形態において示したディレイラインの数及び実施例における単位遅延素子の数は単なる例示であり、これに限定されるものではない。
【０１１１】
【発明の効果】
以上詳述したように、第１発明によれば、ディレイラインの遅延時間が、単位遅延素子の遅延素子による遅延時間のみに依存するから、遅延時間を従来より短縮できて、より高い周波数のクロックを発生できる。また、ディレイラインにおいて常に全ての単位遅延素子にクロックを伝播させないから、ディレイラインにおける消費電力が少ないクロック発生回路が得られる。
【０１１２】
第２発明によれば、所定の単位遅延素子を選択して第１クロックを入力するから、第１クロックの伝播経路が短縮し、伝播経路の寄生容量を低減でき、寄生容量の充放電によって発生する電流を低減でき、電力消費がより少ないクロック発生回路が得られる。
【０１１３】
第３発明によれば、単位遅延素子及び論理回路を用いて、より高い周波数のクロックを発生でき、電力消費が少ないクロック発生回路が得られる。
【０１１５】
第４発明によれば、各ディレイラインが出力する第２クロックの周波数を比較して、所定周波数範囲になると、位相比較器の比較結果に応じて遅延時間を制御するので、周波数の逓倍数を整数にできるクロック発生回路が得られる。
【０１１６】
第５発明によれば、第１クロックを２分周するから、第１クロックのデューティ比に関係なくデューティ比50％のクロックが得られて、周波数を逓倍したデューティ比が50％のクロックを発生するクロック発生回路が得られる。
【０１１７】
第６発明によれば、ディレイラインを、第１ディレイライン部と第２ディレイライン部とを縦続接続し、第１ディレイライン部の単位遅延素子の遅延時間と、第２ディレイライン部の単位遅延素子の遅延時間とを異ならせて構成したので、少数の単位遅延素子を用いて遅延時間の変化範囲を広くできるクロック発生回路が得られる。
【０１１８】
第７発明によれば、最後段のディレイラインの出力クロックのロック状態を検出するまでは第１制御回路により第１ディレイラインの遅延時間を制御し、ロック状態を検出すると第２位相比較器の比較結果により第２ディレイラインの遅延時間を制御するようにしたので、ロック状態になるまではディレイラインの遅延時間を粗く、ロック状態になった後は遅延時間を細かく、第２ディレイラインの遅延時間幅の分解能を維持しつつ、短時間で最終的なロック状態に到達するクロック発生回路が得られる。
【図面の簡単な説明】
【図１】本発明に係るクロック発生回路の実施の形態１を示すブロック図である。
【図２】各部クロックのタイミングチャートである。
【図３】ディレイラインの実施例を示すブロック図である。
【図４】単位遅延素子の実施例を示すブロック図である。
【図５】単位遅延素子の他の実施例を示すブロック図である。
【図６】本発明に係るクロック発生回路の実施の形態２を示すブロック図である。
【図７】各部クロックのタイミングチャートである。
【図８】本発明に係るクロック発生回路の実施の形態３を示すブロック図である。
【図９】位相比較器の構成を示すブロック図である。
【図１０】クロック、アップダウン信号のタイミングチャートである。
【図１１】クロック、アップダウン信号のタイミングチャートである。
【図１２】ディレイライン制御回路の構成を示すブロック図である。
【図１３】クロック、アップダウン信号、カウントデータのタイミングチャートである。
【図１４】クロック、アップダウン信号、カウントデータのタイミングチャートである。
【図１５】クロック、アップダウン信号、カウントデータのタイミングチャートである。
【図１６】位相比較器の他の構成を示すブロック図である。
【図１７】本発明に係るクロック発生回路の実施の形態４を示すブロック図である。
【図１８】周波数比較回路の構成を示すブロック図である。
【図１９】クロック、ロック検出信号のタイミングチャートである。
【図２０】本発明に係るクロック発生回路の実施の形態５を示すブロック図である。
【図２１】２分周回路の構成を示すブロック図である。
【図２２】ディレイラインの実施例を示すブロック図である。
【図２３】本発明に係るクロック発生回路の実施の形態６を示すブロック図である。
【図２４】位相比較器の構成を示すブロック図である。
【図２５】ディレイライン制御回路の構成を示すブロック図である。
【図２６】ロック検出回路の構成を示すブロック図である。
【図２７】半導体のプロセス、周囲温度等により定まる遅延時間の分布を示す分布曲線図である。
【図２８】本発明に係るＰＬＬ  回路の実施の形態１を示すブロック図である。
【図２９】本発明に係るＰＬＬ  回路の実施の形態２を示すブロック図である。
【図３０】従来のクロック発生回路の構成を示すブロック図である。
【図３１】各部クロックのタイミングチャートである。
【図３２】ディレイラインの構成を示すブロック図である。
【符号の説明】
ＤＬ１  〜ＤＬ４      ディレイライン、ＰＧ    パルス生成回路、Ｕ０  〜Ｕ１５    単位遅延素子、ＳＥＬ１〜ＳＥＬ１５      ディレイ選択端子、ＥＯ１  〜ＥＯ６      ＥＸＯＲ回路、ＰＤ，ＰＤ１，ＰＤ２    位相比較器、ＤＬＣ，ＤＬＣ１，ＤＬＣ２      ディレイライン制御回路、ＦＤ    周波数比較回路、ＦＡ    ２分周回路、ＤＬａ      第１ディレイライン部、ＤＬｂ      第２ディレイライン部、ＲＤ    ロック検出回路、１００      クロック発生回路、１０１      位相同期回路、１０２      波形整形回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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