(57)【特許請求の範囲】
【請求項１】
ラッチ回路であって、
第１の接合部のところで互いに結合されるとともに、第１の電圧源と第２の電圧源に結合された制御可能なイネーブルスイッチの間で直列に結合された第１および第２のトランジスタであって、該第２のトランジスタのゲートが第１の入力信号を受信する第１の制御可能な入力スイッチに結合されているような第１および第２のトランジスタと、
第２の接合部のところで互いに結合されるとともに、該第１の電圧源と該制御可能なイネーブルスイッチの間で直列に結合された第３および第４のトランジスタであって、該第４のトランジスタのゲートが対応する第２の入力信号を受信する第２の制御可能な入力スイッチに結合され、該第１および第３のトランジスタのゲートが、それぞれ該第２および第１の接合部に結合されているような第３および第４のトランジスタと、
該第１の接合部と該第２の接合部の間に結合された制御可能な初期化スイッチとを含み、
該複数のスイッチは、クロック信号により制御可能になっており、該クロック信号が第１の信号レベルにあるときに、該制御可能なイネーブルスイッチが、該第２および第４のトランジスタを該第２の電圧源に接続し、また該クロック信号が第２の信号レベルにあるときに、該第１および第２の制御可能な入力スイッチが、該入力信号を該第２および第４のトランジスタのゲートに提供し、および該制御可能な初期化スイッチが該第１および第２の接合部を電気的に接続するようになっている、ことを特徴とするラッチ回路。
【請求項２】
請求項１に記載のラッチ回路において、前記第１及び第２の接合部と前記第２の電圧源との間に結合されたそれぞれ第１と第２の抵抗性要素をさらに含むラッチ回路。
【請求項３】
請求項１に記載のラッチ回路において、
前記第１および第２の接合部のうちの少なくとも１つが、初期化モードの期間中に、前記第１および第２の電圧源の大きさの間の大きさを有する信号レベルにバイアスされるようになっているラッチ回路。
【請求項４】
請求項１に記載のラッチ回路において、前記第一及び第二の接合部と前記第四及び第二のトランジスタのゲートとの間に結合されたそれぞれ第一及び第二の交差結合された制御可能なスイッチをさらに含み、前記交差結合されたスイッチが前記クロック信号によって制御され、前記クロック信号が前記第一の信号レベルにある期間に、前記第一及び第二の接合部が、それぞれ前記第四及び第二のトランジスタのゲートに電気的に接続されるようになっているラッチ回路。
【請求項５】
請求項１のラッチ回路と、請求項１のラッチ回路の前記第一と第二の接合部の少なくとも一つに結合される信号入力を有する静的ラッチとを含むフリップ−フロップ。
【請求項６】
請求項５に記載のフリップ−フロップにおいて、前記静的ラッチが、さらに
第１および第２のインバータと、
前記それぞれのラッチ回路の第１および第２の接合部と前記第１および第２のインバータの間に結合された第１の対の制御可能なスイッチと、
前記第１の対の制御可能なスイッチと前記インバータの出力の間に、それぞれ交差結合された第２の対の制御可能なスイッチと、を含むものであるフリップ−フロップ。
【請求項７】
直列データ信号に基づいて、Ｎ個の並列信号を生成するための直列／並列コンバータであって、
各々が該直列データ信号を受信するデータ入力と、データ出力と、クロック信号入力とを有するようなＮ個のフリップ−フロップと、
それぞれのフリップ−フロップのデータ出力に結合された少なくともＮ個の入力と、対応するＮ個の出力であって、該生成された並列信号を提供するためのＮ個の出力とを有するバッファレジスタと、
該Ｎ個のフリップ−フロップのクロック信号入力の各々に結合され、該フリップ−フロップのクロック信号入力に対してそれぞれの制御信号を生成するための制御信号発生器であって、該制御信号が互いに対して順次的に遅延されており、それぞれの制御信号の遅延が該直列データ信号における情報ビット間隔のそれぞれの係数になっているような制御信号発生器とを含み、
該フリップ−フロップのうちの少なくとも１つは、少なくともラッチ回路を含み、このラップ回路は、
該ラッチ回路の第１および第２の接合部の間に結合された制御可能な初期化スイッチと、
該第１の接合部のところで互いに結合されるとともに、第１の電圧源と第２の電圧源に結合された制御可能なイネーブルスイッチの間に直列に結合された第１および第２のトランジスタであって、該第２のトランジスタのゲートが第１の入力信号を受信する第１の制御可能な入力スイッチに結合されているような第１および第２のトランジスタと、
該第２の接合部のところで互いに結合されるとともに、該第１の電圧源と該制御可能なイネーブルスイッチの間に直列に結合された第３および第４のトランジスタであって、該第４のトランジスタのゲートが対応する第２の入力信号を受信する第２の制御可能な入力スイッチに結合され、該第１および第３のトランジスタがそれぞれ該第２および第１の接合部に結合されているような第３および第４のトランジスタとを含み、
該複数のスイッチは、複数の制御信号のうちの対応するものによって制御可能となっており、該制御信号が第１の信号レベルにあるときに、該制御可能なイネーブルスイッチが該第２および第４のトランジスタを該第２の電圧源に電気的に接続し、また該制御信号が第２の信号レベルにあるときに、該第１および第２の制御可能な入力スイッチが該第２および第４のトランジスタのゲートに入力信号を提供し、および該制御可能な初期化スイッチが該第１および第２の接合部を電気的に接続するようになっている、ことを特徴とする直列／並列コンバータ。
【請求項８】
請求項７に記載のコンバータにおいて、前記制御信号発生器が、前記直列データ信号内の前記情報ビット間隔のＮ倍のオーダの期間を持つ前記制御信号を生成するよう動作するコンバータ。
【請求項９】
請求項７に記載のコンバータにおいて、前記制御信号発生器が、直列に接続されたＮ−１個の遅延回路を含み、各遅延回路が、それぞれ、第二のフリップ−フロップないし第Ｎ番目のフリップ−フロップのそれぞれのクロック信号入力に結合され、各遅延回路が前記直列データ信号内の情報ビット間隔のオーダの遅延を提供するようになっているコンバータ。
【請求項１０】
請求項７に記載のコンバータにおいて、
前記フリップ−フロップのうちの少なくとも１つが前記少なくとも１つのラッチ回路を第１のラッチ回路として含み、および前記フリップ−フロップのうちの当該少なくとも１つが、さらに前記第１のラッチ回路の出力に結合された入力を有する、静的ラッチ回路である第２のラッチ回路を含むものであるコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特定の信号レベルをラッチ（格納）し、維持するために用いることが可能なラッチ回路に関する。
【０００２】
【従来の技術】
例えば、家電製品、コンピュータ、電気通信設備、自動車電子工学等を含む現代の電子製品は、データ処理動作の際にデータを格納するためにラッチ回路を用いる。ラッチ回路は、双安定デバイスであり、この出力信号は、入力信号の信号レベルあるいは信号遷移に基づいて２つの安定な状態（レベル）の一つを取る。従来のラッチ回路には、静的なラッチ回路と、動的なラッチ回路とがある。典型的な動的ラッチ回路は、一般的には、静的ラッチ回路と比較して、要求される回路が少なく、データ値を表す入力信号をラッチする時間も速い。ただし、２つの出力信号レベルの一方を生成するために用いられる動的ラッチ内に格納される電荷は、電流漏れを通じて散逸する傾向を持ち、短所として、出力信号を適切なレベルに維持するために、この電荷を断続的にリフレッシュすることが必要となる。
【０００３】
これとは対照的に、静的ラッチによって維持される動作状態は、時間と共に変化することはない。従来のラッチは、一般的には、漏れを補償するためにラッチの出力と入力との間にフィードバックを採用することで、ラッチの状態が変化するのを防ぐ。図１は、クロック方式のフィードバック経路を持つ典型的な従来の技術による静的ラッチ１を簡略的に示す。図１において、第一あるいは第二の論理レベルを持つ入力信号ＩＮが、第一のインバータ５に供給される。第一のインバータ５は、クロック信号ＣＬＫによって制御される第一のスイッチ１０に接続される。第一のスイッチ１０は、さらに、ノードＡに接続され、これはさらに第二のインバータ１５に接続される。第二のインバータ１５の出力は、さらに、第三のインバータ２０に接続され、ラッチ１の出力信号ＯＵＴを供給する。第三のインバータ２０の出力は、第二のスイッチ２５に接続され、これは、さらに、ノードＡに接続される。第二のスイッチ２５は、相補クロック信号／ＣＬＫによって制御される。この相補クロック信号／ＣＬＫは、クロック信号ＣＬＫの信号レベルに対して相補的な信号レベルを持つ信号である。
【０００４】
動作において、クロック信号ＣＬＫの信号レベルは、ラッチ１が、サンプル期間となるべかき、あるいは、ホールド期間となるべきかを決定する。クロック信号ＣＬＫが高値の信号レベルを持ち、これに対応して相補クロック信号／ＣＬＫが低値の信号レベルを持つ場合は、スイッチ１０は閉じ、インバータ５はノードＡに接続され、スイッチ２５は開き、インバータ２０の出力はノードＡから切断される。この結果、ラッチは、サンプル期間となる。このサンプル期間においては、信号ＩＮの論理レベルがインバータ５によって反転され、ノードＡの所に相補信号レベルを持つ信号が生成される。ノードＡの所のこの信号が、次に、インバータ１５によって再び反転され、入力信号ＩＮと同一の信号レベルを持つ出力信号ＯＵＴが生成される。こうして、サンプル期間にあるときは、ラッチ１の出力信号ＯＵＴは、入力信号ＩＮの信号レベルを追跡し、このレベルに保持される。サンプル期間の際に入力信号の論理レベルが変化した場合は、インバータ５、１５の動作遅延の後に、出力信号ＯＵＴもこれに対応して変化する。出力信号ＯＵＴは、インバータ２０にも供給される。インバータ２０は開かれたスイッチ２５の所に、出力信号ＯＵＴに対して相補的な信号レベルを持つ信号を生成する。この反転された信号はホールド期間において用いられる。
【０００５】
クロック信号ＣＬＫが低値の信号レベルになると、スイッチ１０が開き、インバータ５はノードＡから切断され、スイッチ２５が閉じ、インバータ２０はノードＡに接続される。この結果、ラッチはホールド期間に入る。このホールド期間においては、サンプル期間における入力信号と出力信号ＩＮ、ＯＵＴに対して相補的  な論理レベルを持つインバータ２０によって生成された信号が、ノードＡとインバータ１５に供給される。このとき、インバータ１５は、ラッチのサンプル期間の終端におけるのと同一レベルの出力信号ＯＵＴを継続して生成する。このため、ラッチ１は、サンプル期間の終端近傍においては、入力信号ＩＮの信号レベルを、出力信号ＯＵＴの信号レベルとして維持、つまり、ラッチする。そして、ホールド期間の際の入力信号ＩＮの信号レベルの変化は、出力信号ＯＵＴには影響を与えない。
【０００６】
問題は、インバータ５、１５、２０が、電圧、温度、およびインバータを製造するために用いたプロセスに依存する処理遅延を持つことである。そしてこの遅延のために、しばしば、クロック信号ＣＬＫの遷移が不正確となり、出力信号ＯＵＴとして誤ったレベルの信号が生成されることがある。例えば、クロック信号ＣＬＫの信号レベルの遷移の直前に、入力信号ＩＮの信号レベルの遷移が発生した場合、インバータの遅延の程度によっては、ラッチが出力信号ＯＵＴを正しく更新しない場合が起こり得る。
【０００７】
【発明が解決しようとする課題】
セットアップ／ホールド遅延と呼ばれるクロック信号の遷移に対するこれらインバータの遅延およびスイッチング遅延は、ラッチ１が、入力信号内に表されるデータを得るためのセットアップ／ホールド速度を制限する。従来の静的ラッチは、典型的には、５００ピコ秒（ｐｓｅｃ．）  以上のセットアップ／ホールド遅延を持つ。換言すれば、クロック信号がサンプル期間からホールド期間に遷移するまでに５００ピコ秒あるいはそれ以上がかかり、この間は、入力信号ＩＮが変化したにもかかわらず、出力信号ＯＵＴの変化が起らない可能性がある。このために、従来の静的ラッチは、短所として、１ギガビット／秒（Ｇｂｓ／ｓｅｃ）以下のデータ速度を持つ信号しか処理することができなかった。
【０００８】
他方で、電子産業には、１ギガビット／秒よりさらに高速にてデータを処理する必要性が存在する。このために、このような高速なデータも処理できるように、より短いセットアップ／ホールド遅延を持つラッチ回路構成に対する必要性が存在する。
【０００９】
【課題を解決するための手段】
本発明は、長所として、インバータベースのセットアップ／ホールド時間を大幅に短縮する新規のラッチ回路設計を採用する。本発明によるラッチ回路は、センス増幅器構成に接続され第一と第二の入力スイッチを含む。これら入力スイッチは、平衡入力信号の互いに相補的な信号を受信する。ラッチ回路は、交替するクロック信号の信号レベルに基づいて、初期化モードと、出力モードにて動作する。出力モードにおいては、初期化モードの終端における入力信号の規模に基づいて、第一あるいは第二の信号規模を持つ出力信号が生成される。
【００１０】
より詳細には、本発明によるラッチ回路は、第一の接合部の所で互いに結合されると共に、第一の電圧源と、第二の電圧源に結合された制御可能なイネーブルスイッチとの間に直列に接続された第一と第二のトランジスタを含む。前記第二のトランジスタのゲートは、入力信号を受信する第一の制御可能な入力スイッチに結合される。これと対応するように、第三と第四のトランジスタが、第二の接合部の所で互いに結合されると共に、前記第一の電圧源と前記制御可能なイネーブルスイッチとの間に直列に接続される。前記第四のトランジスタのゲートは、相補入力信号、つまり、特定のバイアス電圧を受信する第二の制御可能な入力スイッチに結合される。前記第一と第二、および第三と第四の２つのペアのトランジスタは、それぞれ、前記第二と第一の接合部に結合された前記第一と第三のトランジスタのゲートに交差結合される。
【００１１】
前記第一と第二の接合部の間に制御可能な初期化スイッチが配置される。前記４つのスイッチは、交替するクロック信号によって制御され、前記クロック信号が第一の信号レベルにある期間は、前記イネーブルスイッチは前記第二と第四のトランジスタを前記第二の電圧源に電気的に接続し、他のスイッチは開かれ、このために、ラッチは、出力モードにて動作する。前記クロック信号が第二の信号レベルになると、前記入力スイッチが前記入力信号を前記第二と第四のトランジスタのゲートに供給すると共に、前記初期化スイッチが前記第一と第二の接合部とを電気的に接続する。前記イネーブルスイッチは開き、このため、ラッチは、初期化モードにて動作する。
【００１２】
一例としての動作において、クロック信号が第二の信号レベルにあり、従って、ラッチ回路が初期化モードにて動作している際は、入力スイッチは、平衡入力信号の相補的な信号を第二と第四のトランジスタのゲートに接続する。この結果、第二と第四のトランジスタは、入力信号の信号レベルに基づいてバイアスされる。ただし、初期化モードの間は、初期化スイッチが第一と第二の接合部を互いに接続するために、ラッチ出力信号は、受信された入力信号の規模の変動に関係なく、第一と第二の出力信号の規模の間のレベルの規模に維持される。
【００１３】
次に、クロック信号が第一の信号レベルに変化すると、初期化スイッチが開き、イネーブルスイッチが閉じ、入力信号に起因するバイアスに基づいて、電流が第二と第四のトランジスタに流れる。これらトランジスタに流れる電流のために、それぞれ、第一と第二の接合部の所に、比較的迅速に、所定の規模の第一あるいは第二の出力信号が生成される。この遷移は、従来のラッチと関連するインバータ遅延無しに起こる。
【００１４】
さらに、出力モードの間は、入力信号の変動がラッチの動作に悪影響を与えるのを回避するために、入力スイッチによって入力信号がトランジスタから切断される。このために、本発明のラッチと関連する唯一のセットアップ／ホールド時間は、出力信号が初期化モードにおける中間レベルから所定の規模の第一あるいは第二の出力信号に遷移するために要求される比較的短い時間期間となる。例えば、現在のＣＭＯＳ集積回路技術を用いた場合、このセットアップ／ホールド時間を１００ピコ秒以下に押さえることが可能となる。
【００１５】
このラッチ回路は、初期化期間においては出力信号が中間状態（レベル）に戻るために、クロック信号の期間の半分に対してのみ出力信号を生成する。ただし、このラッチ回路の出力を従来の静的ラッチの入力に結合することで、実質的に全クロック期間を通じて安定な対応する出力信号を持つフリップ−フロップを得ることが可能である。本発明によるラッチ出力は、さらに、例えば、高速直列／並列コンバータ、レジスタ、レベルシフタ、センス増幅器等を含む他の回路構成において用いることも可能である。
【００１６】
本発明のもう一面においては、抵抗性要素が、初期化期間の際に出力信号の規模を実質的に第一と第二の出力信号の規模の中点に維持するために、第一と第二の接合部に接合され、これによって、出力信号が２つの出力信号の規模のどちらかに遷移するのに要求される時間が短縮される。さらに、入力信号を増幅するためにオプションとしての交差結合スイッチを用いることで、ラッチが初期化モードから出力モードに交替する際の出力信号の遷移時間をさらに短縮すことも可能である。この構成は、長所として、比較的小さな入力信号の遷移を検出し、比較的大きな規模を持つ出力信号を生成することを可能にする。
本発明の追加の特徴および長所が、以下の詳細な説明を付録の図面に照らして読むことで一層明白となるものである。
【００１７】
【発明の実施の形態】
図２は、本発明による一例としてのラッチ回路１００を示す。ラッチ回路１００は、第一の接合部１１５の所で互いに結合された第一と第二のトランジスタ１０５と１１０と、第二の接合部１３５の所で互いに結合された第三と第四のトランジスタ１２５と１３０を含む。第一と第三のトランジスタ１０５、１２５はさらに第一の電圧源ＶＤＤに結合される。第二と第四のトランジスタ１１０、１３０は、さらに、イネーブルスイッチ１２０に結合される。イネーブルスイッチ１２０は、さらに、第二の電圧源ＶＳＳに結合される。イネーブルスイッチ１２０は、クロック信号ＣＬＫによって制御され、後に説明されるような方法にて、第二の電圧源ＶＳＳの第二と第四のトランジスタ１１０、１３０のへの接続あるいはこれからの切断を行なう。
【００１８】
より詳細には、クロック信号は、電圧あるいは電流レベル等の第一と第二の信号レベルの期間で交替する。クロック信号ＣＬＫが第一の信号レベルにある期間は、イネーブルスイッチ１２０は閉じ、第二の電圧源がトランジスタ１１０に接続される。同様に、クロック信号ＣＬＫが、第二の信号レベル、例えば、異なる特定の電圧レベルにある期間は、イネーブルスイッチ１２０は開き、第二の電圧源がトランジスタ１１０から切断される。
【００１９】
入力スイッチ１４０、１４５は、可制御的に、それぞれ、入力信号ＩＮと対応する相補入力信号／ＩＮを、それぞれ、第二と第四のトランジスタ１１０、１３０のゲート１１２、１３２に供給する。信号ＩＮと／ＩＮは、平衡入力信号の各部分を表す。相補入力信号／ＩＮは、入力信号ＩＮと位相が１８０゜ずれる。平衡信号は、共通モードノイズの除去に優れるという長所を持つ。この結果として、平衡信号は、回路アセンブリ、例えば、ＰＷＢの各グラウンド層と、これに搭載された集積回路との間の動的電圧差に起因する誘導ノイズを大きく低減する。
【００２０】
入力スイッチ１４０、１４５は、クロック信号ＣＬＫによっても制御される。ただし、入力スイッチ１４０、１４５は、イネーブルスイッチ１２０とは反対に機能する。つまり、スイッチ１４０、１４５は、クロック信号ＣＬＫが第一の信号レベルにある期間は開き、それぞれ、入力信号ＩＮと／ＩＮをトランジスタ１１０、１３０から切断し、クロック信号ＣＬＫが第二の信号レベルにある期間は閉じ、それぞれ、入力信号ＩＮと／ＩＮをトランジスタ１１０、１３０に接続する。
【００２１】
入力スイッチ１４０、１４５を制御するこのクロック信号は、それぞれ、スイッチ１４０、１４５がイネーブルスイッチ１２０とは反対に、すなわち、相補的に動作するために、相補信号／ＣＬＫと呼ばれる。ただし、容易に理解できるように、ラッチ回路１００は、平衡クロック信号の代わりに、単一のクロック信号ＣＬＫに基づいて動作することも可能である。本発明の単一のクロック信号を用いる実現においては、入力スイッチ１４０、１４５に対して用いられるタイプのスイッチは、イネーブルスイッチ１２０に対して用いられる特定のタイプのスイッチと反対に動作する。
【００２２】
第一と第二の接合部１１５、１３５は、さらに、それぞれ、第三と第一のトランジスタ１２５、１０５のゲート１２７、１０７に交差結合される。第一と第二の接合部１１５、１３５は、さらに、初期化スイッチ１５０に接続される。初期化スイッチ１５０は、クロック信号ＣＬＫに基づいて、入力スイッチ１４０、１４５と実質的に同様に動作する。つまり、第一と第二の接合部１１５、１３５は、クロック信号が第二の信号レベルにある期間は互いに接続され、クロック信号が第一の信号レベルにある期間は互いに切断される。第二と第一の接合部１３５、１１５は、さらに、平衡出力信号の対応する出力信号部分ＯＵＴと、その相補出力信号部分／ＯＵＴを提供する。
【００２３】
オプションとしての抵抗性要素Ｒ１  、Ｒ２  が、それぞれ、第二の電圧源ＶＳＳと、第一と第二の接合部１１５、１３５との間に接続される。このオプションとしての抵抗性要素Ｒ１  、Ｒ２  は、後により詳細に説明する入力信号に基づいて出力信号を２つの状態（レベル）の内の一つの状態（レベル）にてラッチ回路１００に供給する際の遅延時間を短縮する機能を持つ。
【００２４】
ラッチ回路１００のトランジスタ、スイッチ、抵抗性要素は、単一の集積回路上に形成することも、複数の集積回路上に形成することも、離散コンポーネント内に形成することも可能である。スイッチ１２０、１４０、１４５、１５０は、ここでは、説明を簡単にするために、簡略的に電子機械スイッチとして示される。ただし、好ましくは、スイッチ１２０、１４０、１４５、１５０の幾つかあるいは全てに対して固体状態スイッチ、例えば、トランジスタを用いる。固体状態スイッチを用いると、コンパクトな寸法と、比較的低電力要件を持つラッチ回路１００を実現することが可能となる。
【００２５】
別の方法として、スイッチ１２０、１４０、１４５、１５０に対して、従来のトランスミッションゲート構成を用いることも可能である。トランスミッションゲートは、ｎ−チャネルトランジスタとｐ−チャネルトランジスタの並列接続を含み、これらトランジスタの各ゲートに、所望のスイッチ動作を得るために、相補的なクロック信号が供給される。トランスミッションゲートの方が、単一のトランジスタスイッチより好ましい。これは、トランスミッションゲートを使用した場合、入力信号を、単一のトランジスタの場合の周知のバック−ゲート−バイアス効果による信号の劣化を受けることなく、トランジスタ１１０、１３０に伝達できるためである。スイッチとして、単一のトランジスタ、トランスミッションゲートのいずれを用いる場合も、単一の集積回路内に非常に多数のラッチ回路を形成することが可能である。
【００２６】
一例としてのラッチ回路１００においては、第一と第三のトランジスタ１０５、１２５に対してはｐ−チャネル電界効果形トランジスタ（ＦＥＴ）が用いられ、第二と第四のトランジスタ１１０、１３０に対してはｎ−チャネルＦＥＴが用いられる。ｐ−チャネルＦＥＴとｎ−チャネルＦＥＴとは反対に動作する。例えば、ｐ−チャネルＦＥＴ１０５は、トランジスタゲート１０７がその閾値電圧近傍、例えば、従来のＣＭＯＳ集積回路の場合はＶＤＤ−０．９Ｖにバイアスされると、第一の電圧源ＶＤＤと第一の接合部１１５との間で電流を流す。そして、この電圧がグラウンド値に接近すると、トランジスタ１０５は、完全にイネーブルされ、実質的に最大の電流がこの間を流れる。反対に、ｎ−チャネルＦＥＴ１１０は、トランジスタゲート１１２が、第一の電圧ＶＤＤにバイアスされたときに、イネーブルスイッチ１２０と第一の接合部１１５との間に実質的に最大の電流を流す傾向を持つ。ｎ−チャネルＦＥＴ１１０のバイアスが、ＶＤＤ以下に低減すると、トランジスタ１１０を流れる電流は低減する。そして、トランジスタ１１０を流れる電流は、ゲートバイアス電圧が、このトランジスタの閾値電圧、例えば、従来のＣＭＯＳ集積回路の場合は０．７Ｖ以下に低減すると、停止する。このようなＣＭＯＳトランジスタを用いた場合、第一と第二の電圧ＶＤＤ、ＶＳＳに対して、それぞれ、２．７Ｖ〜５Ｖと、０Ｖのオーダの相対電圧を用いることが可能となる。
【００２７】
動作において、クロック信号ＣＬＫは、第一と第二の信号レベルの期間で交替し、これに応答して、ラッチ回路１００は、それぞれ、出力モードと、初期化モードにて交互に動作する。クロック信号ＣＬＫが第一の信号レベルにある期間は、ラッチ回路１００は、出力モードにて動作する。この出力モードにおいては、イネーブルスイッチ１２０は閉じ、トランジスタ１１０、１３０が、第二の電圧源ＶＳＳに接続される。入力スイッチ１４０、１４５と初期化スイッチ１５０は開き、入力信号ＩＮと／ＩＮは、それぞれ、トランジスタ１１０、１３０から切断され、第一と第二の接合部１１５、１３５は互いに切断される。これとは反対に、クロック信号ＣＬＫが第二の信号レベルにある期間は、ラッチ回路１００は、初期化モードにて動作する。初期化モードにおいては、イネーブルスイッチ１２０は開き、トランジスタ１１０、１３０は第二の電圧源ＶＳＳから切断される。入力スイッチと初期化スイッチは閉じ、入力信号ＩＮと／ＩＮが、それぞれ、トランジスタ１１０、１３０に接続され、第一と第二の接合部１１５、１３５が互いに接続される。
【００２８】
より詳細には、クロック信号ＣＬＫが第二の信号レベルにあり、ラッチ回路１００が初期化モードにて動作する期間においては、閉じた初期化スイッチ１５０によって、第一と第二の接合部１１５、１３５が互いに接続され、このため、両方の接合部の所に同一の電位が発生する。この結果、ラッチ回路１００の出力信号ＯＵＴと、この相補出力信号／ＯＵＴは、初期化モードの間は、同一の信号レベルに維持される。さらに、初期化モードの間は、閉じた入力スイッチ１４０、１４５によって、それぞれ、入力信号ＩＮとその相補信号／ＩＮが、トランジスタ１１０、１３０のゲート１１２、１３２に接続される。このため、トランジスタ１１０、１３０は、それぞれ、バイアス入力信号ＩＮと／ＩＮの相補的な信号規模に基づいて相補的にバイアスされる。ただし、このような相補的なトランジスタのバイアシングは、第一と第二の接合部１１５、１３５の所の出力電圧信号には影響を与えない。これは、イネーブルスイッチ１２０が開き、このため、電流が、第一の電圧源ＶＤＤから、それぞれ、直列に接続されたトランジスタ１０５、１１０と、１２５、１３０を通って、第二の電圧源ＶＳＳに流れるのが阻止されるためである。
【００２９】
次に、クロック信号ＣＬＫが、第一の信号レベルに交替すると、ラッチ回路１００は、初期化モードから出力モードに交替する。クロック信号ＣＬＫが第一の信号レベルに入いった結果として、入力スイッチ１４０、１４５が開くが、このために、トランジスタ１１２、１３２の所の各入力信号の部分ＩＮと／ＩＮの電圧規模は、この出力モードの期間中、その後のこれら入力信号部分の変化に関係なく、スイッチが開いた時点の規模に留まる。つまり、第二と第四のトランジスタ１１０、１３０は、クロック信号ＣＬＫが第二の信号期間から第一の信号期間に遷移した瞬間において入力信号部分ＩＮと／ＩＮによって与えられたのと同一のレベルにバイアスされた状態に留まる。一方、この遷移のために、初期化スイッチ１５０は開き、第一と第二の接合部１１５、１３５は互いに切断される。こうして、これら接合部は、その後は、異なる電圧規模にて動作することとなる。
【００３０】
さらに、クロック信号ＣＬＫの第二の信号期間から第一の信号期間への遷移の結果として、イネーブルスイッチ１２０は閉じ、このために、第一と第二の電圧源ＶＤＤ、ＶＳＳとの間に直列に接続された各トランジスタ１０５、１１０と、１２５、１３０を通って、電流が流れることが許される。ただし、これらトランジスタを流れることが許される電流の程度は、モード間の遷移の瞬間における入力信号部分ＩＮと／ＩＮに起因するトランジスタ１１０、１３０のおのおのバイアシングによって決定される。さらに、入力部分ＩＮと／ＩＮが平衡入力信号を表すために、ｎ−チャネルトランジスタ１１０、１３０は、相補的にバイアスされ、このため、これらトランジスタ１１０、１３０の片方において他方より大きな電流が流れる。
【００３１】
トランジスタ１１０、１３０を流れるこの電流の差は、それぞれ、接合部１１５、１３５の所に存在する電圧信号に対応する影響を与える。より具体的には、ｎ−チャネルトランジスタ１１０、１３０のどちらか一方により大きな電流が流れるために、関連する接合部１１５、１３５の所の電圧信号は、第二の電圧ＶＳＳに接近する対応する規模に引かれることとなる。例えば、第一の接合部１１５の所の電圧信号が、第一の電圧ＶＤＤではなく第二の電圧ＶＳＳに接近するように引き下げられると、第二の接合部１３５の所の電圧信号は、第二の電圧ＶＳＳではなく第一の電圧ＶＤＤに接近するように引き上げられる。
【００３２】
接合部１１５、１３５の所の電圧信号のこのような変化は、ｐ−チャネルトランジスタ１０５と１２５との交差結合に好ましい二次的な効果を与える。前述の例では、第一の接合部１１５の所のより低い電圧信号は、ｐ−チャネルトランジスタ１２５を、トランジスタ１２５により大きな電流が流れるようにバイアスする。このために、トランジスタ１３０の相補的バイアシングのために相対的に高い電圧が、さらに高く引き上げられ、第一の電圧ＶＤＤにより接近することとなる。同様に、第二の接合部１３５の所のこうして上げられた電圧は、ｐ−チャネルトランジスタ１０５にバイアスを加える。このため、トランジスタ１０５を流れる電流は低減し、この結果、第一の接合部の所の電圧は、第二の電圧ＶＳＳにより接近するように引き下げられる。こうして、トランジスタ１０５、１１０と、１２５、１３０は、出力モードの動作に際は、センス増幅器として動作する。
【００３３】
第一の接合部の所の電圧が、第二の電圧ＶＳＳに接近すると、第三のトランジスタ１２５は、第二の接合部１３５の所の電圧、つまり、ＯＵＴが、第一の電圧ＶＤＤに接近するようにする。同様に、この電圧信号のために、第一のトランジスタ１０５を流れる電流は大きく低減し、第二のトランジスタ１１０は、第一の接合部１１５の所の電圧、つまり、／ＯＵＴを、下方に、第二の電圧ＶＳＳに接近するように引き下げる。
【００３４】
こうして、ラッチ回路１００が初期化モードから出力モードに遷移したとき、入力信号部分ＩＮと／ＩＮが、それぞれ、高値と低値の信号レベルにある場合は、平衡出力信号部分ＯＵＴと／ＯＵＴも、同様に、高値と低値の信号レベルとなる。さらに、ラッチ１００は、対称的な構成を持つために、ラッチが初期化モードから出力モードに遷移したとき、入力信号部分ＩＮと／ＩＮが、それぞれ、低値と高値の信号レベルにある場合、平衡出力信号部分ＯＵＴと／ＯＵＴも、同様に、それぞれ、低値と高値の信号レベルとなる。
【００３５】
この出力信号の規模は、ラッチ回路１００によって、出力モードの期間中、入力信号部分ＩＮと／ＩＮの変化に関係なく維持される。これは、これら入力信号部分が、出力モードの間、トランジスタ１１０、１３０から切断されるためである。ただし、クロック信号ＣＬＫが第二の信号レベルに戻ると、ラッチ回路１００は、初期化モードに反転し、初期化スイッチが閉じる。この結果、出力信号部分ＯＵＴと／ＯＵＴは、電圧ＶＤＤとＶＳＳの間の同一電圧信号レベルとなり、前述のプロセスが再び遂行される。
【００３６】
こうして、ラッチ回路１００は、長所として、クロック信号ＣＬＫの遷移の瞬間における平衡入力信号ＩＮと／ＩＮの相補的な信号レベルに基づいて特定の相補的な信号レベルを持つ平衡出力信号ＯＵＴと／ＯＵＴを生成する。そして、クロック信号ＣＬＫの遷移が発生すると、ラッチは、ラッチ回路が誤り読出し、即ち遷移の瞬間に入力信号を読み出す原因となるインバータ遅延無しに、初期化モードから出力モードに切り替わる。トランジスタ１０５と１２５のこの交差結合構成のために、ラッチ回路１００は、従来のＣＭＯＳ集積回路デバイスを用いて、例えば、１５０ピコ秒程度の小さな遅延の後に、信号ＯＵＴと／ＯＵＴに対する安定な出力信号レベルに到達することが可能なる。そして、この安定した状態においては、入力信号ＩＮと／ＩＮの高値と低値の信号レベルの差は、電圧ＶＤＤとＶＳＳとの間の差のオーダとなる。
【００３７】
前述のような好ましい遅延時間は、オプションとしての抵抗性要素Ｒ１  、Ｒ２  の抵抗値として、初期化モードに際に、第一と第二の接合部１１５、１３５の所の共通電圧信号の規模が、概ね（ＶＤＤ−ＶＳＳ）／２に等しい中点電圧となるような値を用いることで達成することが可能である。このような電圧を達成するために抵抗性要素Ｒ１  、Ｒ２  に対して使用することが可能な一例としての抵抗値は、５０ｋΩのオーダである。抵抗性要素Ｒ１  、Ｒ２  に対して、受動デバイス、例えば、抵抗を用いることも可能である。別の方法として、能動デバイス、例えば、一例として、５μｍの最小のチャネル幅と長さを持つＭＯＳトランジスタを用いることも可能である。この中点電圧の設定のために、ラッチ回路１００が、出力モードに入るとき、接合部１１５、１３５のいずれかの所の電圧信号が、電圧ＶＤＤあるいはＶＳＳの完全な電圧レベルの規模に達するのに要する時間期間が、同一となる。この構成は、ラッチの出力信号解像（読出）時間を、入力信号ＩＮと／ＩＮの初期極性と関係なく、平衡させる。
【００３８】
本発明から逸脱することなく、要素Ｒ１  、Ｒ２  に対して異なる抵抗値を用いて、接合部１１５、１３５の所に、（ＶＤＤ−ＶＳＳ）／２以外の別の共通電圧信号の規模を得ることも可能である。ただし、この場合は、初期化モードから出力モードへの遷移における開始電圧の規模は、もはや、電圧ＶＤＤとＶＳＳの間の概ね中点ではなくなり、このため上昇時間あるいは下降時間が、他方に対して、増加することとなる。
【００３９】
このため、ラッチ回路の出力信号は、クロック信号がある特定の信号レベルにある期間のみに入力信号に対応する。例えば、クロック信号ＣＬＫが、５０％の衝撃係数を持つように生成される場合は、ラッチ回路１００の有効な出力信号は、各クロック期間の半分においてのみ生成されることとなる。ただし、この場合でも、ラッチ回路１００を図１に示すラッチ回路１のような従来のラッチ回路と共に用いることで、クロック信号CLKの全クロック期間に対して有効な出力信号を得ることが可能となる。このような構成においては、ラッチ回路１００の出力信号ＯＵＴが、従来のラッチ回路への入力として用いられ、クロック信号ＣＬＫが両ラッチ回路に対する共通クロック信号として用いられる。これにより、従来のラッチ回路の対応する出力信号は、全期間に渡って、所望の出力信号に対応することとなる。この構成では、幾らかの遅延が追加される。ただし、この程度の遅延では、クロック信号の遷移の直前に入力信号が変化したためにデータが誤って読み出されるということはない。
【００４０】
第一と第三のトランジスタ１０５、１２５に対してはｐ−チャネルＦＥＴを用い、第二と第四のトランジスタ１１０、１３０に対してはｎ−チャネルＦＥＴを用いるように示されるが、ただし、本発明から逸脱することなく、ラッチ回路１００を、トランジスタ１０５、１２５に対してｎ−チャネルＦＥＴを用い、トランジスタ１１０、１３０に対してｐ−チャネルＦＥＴを用いて実現することも可能である。ただし、この場合は、第一と第二の電圧源ＶＤＤ、ＶＳＳへの接続と、スイッチ１２０、１４０、１４５、１５０に対するスイッチ制御信号ＣＬＫと／ＣＬＫは逆転される。さらに、第一と第二のトランジスタ１０５、１２５が、第二と第四のトランジスタ１１０、１３０と有効に反対に動作しさえすれば、ラッチ回路１００を他のタイプのトランジスタ、例えば、エミッタ結合論理（ＥＣＬ）トランジスタ、双極接合トランジスタ（ＢＪＴ）等を用いて実現することも可能である。
【００４１】
図３は、本発明による図２のラッチ回路１００と類似するラッチ回路２００を示す。ただし、この回路では、オプションとしての交差結合スイッチ２０５が採用される。これは、静的ラッチと、入力信号ＩＮと／ＩＮの望ましい増幅を提供することに加え、セットアップ／ホールド時間をさらに短縮する。図２と図３において類似する要素、例えば、トランジスタ１０５、１１０、１２５、１３０、スイッチ１２０、１４０、１４５、１５０は、同一の符号にて示す。
【００４２】
図３に示すように、交差結合スイッチ２０５、２１０は、それぞれ、トランジスタ１１０、１３０のゲート１１２、１３２を、第二と第一の接合部１３５、１１５に接続する。交差結合スイッチ２０５、２１０は、クロック信号ＣＬＫによって制御され、イネーブルスイッチ１２０と実質的に同一に動作する。つまり、交差結合スイッチ２０５、２１０は、ラッチ回路２００が出力モードにて動作している期間は、それぞれ、トランジスタのゲート１１２、１３２を第二と第一の接合部１３５、１１５に接続する。ラッチ回路２００が初期化モードにて動作している期間は、トランジスタのゲート１１２、１３２は、それぞれ、第二と第一の接合部１３５、１１５から切断される。
【００４３】
動作において、交差結合スイッチ２０５、２１０は、さらに、ラッチ回路２００が初期化モードから出力モードに遷移した際に、それぞれ、接合部１１５、１３５が、より速い速度にて、適当な出力信号レベルに引き上げあるいは引き下げられるのを助け、出力信号の遅延をさらに低減する。このため、ラッチ回路２００は、従来のＣＭＯＳ集積回路にて実現して、長所として、１００ピコ秒のオーダの比較的小さなセットアップ／ホールド時間にて、出力信号を生成することが可能となる。このため、長所として、ラッチ回路２００を、例えば、２ギガビット／秒（Ｇｂｓ／ｓｅｃ．）あるいはそれ以上のオーダの比較的高いデータ速度にて受信されるデータを検出・処理するために用いることが可能となる。
【００４４】
さらに、この交差結合構成を用いた場合、ラッチ回路２００は、従来のＣＭＯＳ集積回路を用いて、例えば、５０ｍＶのオーダの比較的小さな入力信号ＩＮと／ＩＮの信号差を検出し、２．７Ｖ〜５．０Ｖのレンジの従来のＣＭＯＳ出力信号ＯＵＴと／ＯＵＴを生成することも可能である。ただし、電圧差が小さくなるほど、所望の規模の出力信号ＯＵＴと／ＯＵＴを生成するために必要とされる時間は長くなる。例えば、従来のＣＭＯＳ集積回路を用いる本発明のラッチ回路は、入力信号ＩＮと／ＩＮの電圧差が５０ｍＶの場合、２５０メガビット／秒（Ｍｂｓ／ｓｅｃ．）の速度で受信されるデータに対して動作し、従来のＣＭＯＳ出力信号のレベルを維持することが可能である。
【００４５】
さらに、本発明によるラッチ回路、例えば、図２、３の回路１００、２００は、単一の非平衡入力信号を受信し、単一の非平衡出力信号を生成することも可能である。回路１００、２００に簡単な修正を施すことで、このような単一の入力信号の処理を行なうことが可能となる。より詳細には、この場合は、ラッチ回路１００、２００の入力スイッチ１３５への相補的な入力信号／ＩＮが、入力信号の高値信号レベルと低値信号レベルの中点の電圧規模を持つ電圧源Ｖｐ  にて置換される。このような単一な入力信号を持つラッチ回路は、本発明による対応する平衡入力信号を持つラッチ回路より信号遅延は幾分長くなるが、それでも、従来のラッチ回路よりは優れる。
【００４６】
本発明によるラッチ回路、例えば、一例としてのラッチ回路１００、２００は、レジスタ、レベルシフタ、センス増幅器を含む多くの回路構成に用いることが可能である。さらに、ラッチ回路の出力を図１に示すような従来の静的ラッチの入力に結合することで、全クロック期間に渡って、対応する安定な出力信号を持つフリップ−フロップを得ることが可能である。このようなフリップ−フロップ構成は、単一の出力信号を提供する。全クロック期間に渡って平衡出力信号を提供する本発明による一例としてのフリップ−フロップ構成２５０を図４に示す。
【００４７】
図４に示すように、本発明によるラッチ回路２５５、例えば、図２あるいは図３のラッチ回路１００あるいは２００は、出力信号ＯＵＴと／ＯＵＴを持ち、これが、交差結合静的ラッチ２６０に供給される。この交差結合静的ラッチ２６０に対する一例としての回路構成が、ラッチ２６０を表す点線の輪郭内に示される。この一例としての構成は、ラッチ２５５のラッチ出力信号ＯＵＴと／ＯＵＴを受信するための第一のペアの制御可能なスイッチ２７０、２７２を含む。スイッチ２７０、２７２は、さらに、それぞれ、インバータ２７５、２７７に接続される。スイッチ２７０、２７２の動作は、クロック信号ＣＬＫによって制御される。インバータ２７５、２７７の出力２８５、２８７は、それぞれ、フリップ−フロップ２５０に対する出力信号／ＦＯＵＴとＦＯＵＴを供給する。さらに、第二のペアのスイッチ２８０、２８２が、それぞれ、第一のペアのスイッチ２７２、２７０と、インバータ出力２８５、２８７との間に交差接続される。第二のペアのスイッチ２８０、２８２の動作は、相補クロック信号／ＣＬＫによって制御される。
【００４８】
動作において、クロック信号ＣＬＫが高値の信号レベルにある期間は、ラッチ２５５は出力モードにて動作し、第一のペアのスイッチは、それぞれ、ラッチ出力信号ＯＵＴと／ＯＵＴを、静的ラッチ２６０のインバータ２７５、２７７に供給する。この時間期間においては、ラッチ回路２５５は、出力信号を、図２、３との関連で前述したように、前の初期化モードの期間の際の入力信号ＩＮと／ＩＮに基づいて生成する。さらに、クロック信号ＣＬＫが高値の信号レベルにある期間において、対応する相補クロック信号／ＣＬＫは、低値の信号レベルにあり、このために、スイッチ２８０と２８２は、インバータ２７５と２７７の交差結合を切断する。この結果、インバータ２７５、２７７は、それぞれ、受信されたラッチ出力信号ＯＵＴと／ＯＵＴに基づいて、フリップ−フロップ出力信号／ＦＯＵＴとＦＯＵＴを生成する。
【００４９】
次に、クロック信号ＣＬＫが低値の信号レベルに変化すると、ラッチ２５５は、初期化モードによる動作を開始し、第一のペアのスイッチは、それぞれ、ラッチ出力信号ＯＵＴと／ＯＵＴを、それぞれ、インバータ２７５、２７７から切断する。さらに、この時間期間においては、対応する相補信号／ＣＬＫは、高値の信号レベルとなり、このために、第二のペアのスイッチ２８０と２８２は、インバータ２７５と２７７を交差結合し、このため、フリップ−フロップの出力信号／ＦＯＵＴとＦＯＵＴは、引き続いて現在の信号レベルに維持される。この結果、フリップ−フロップ２５０は、出力信号／ＦＯＵＴとＦＯＵＴを、それぞれ、ラッチ２５５によって受信される入力信号ＩＮと／ＩＮに基づいて、全クロック期間に渡って生成することとなる。
【００５０】
本発明によるフリップ−フロップ回路は、長所として、比較的高い伝送速度にて直列に送信されるデータ信号に関して動作可能な直列／並列コンバータを構成するのに用いることが可能である。図５は、８個のフリップ−フロップ３１１〜３１８を採用する本発明による一例としての直列／並列コンバータ３００を示す。フリップ−フロップ３１１〜３１８に対して、例えば、ラッチ１００あるいは２００を、静的ラッチ、例えば、図１に示す従来のラッチ構成と共に用いることで、単一のデータ信号と、単一のクロック制御信号を採用することも可能である。さらに、図４との関連で前述した方法にて、平衡相補入力信号と、平衡相補クロック信号を採用し、並列信号を出力することも可能である。ただし、図５のコンバータ３００では、説明を簡単にするために、これらフリップ−フロップに対して、単一のデータと、単一のクロック制御信号を採用される。
【００５１】
動作において、コンバータ３００は、各情報ビットを表す間隔を持つデータ信号ＤＡＴＡを受信する。コンバータ３００は、すると、８個の情報ビットを持つデータ信号ＤＡＴＡの一連の間隔を順番に処理することで、受信された８個の各情報ビットを表す並列な信号ＰＯＵＴ０〜ＰＯＵＴ７を生成する。コンバータ３００は、さらに、データ信号ＤＡＴＡの情報ビットの間隔と同期して、第一と第二のクロック信号のレベルの間で遷移するクロック信号ＳＣＬＫを含む。クロック信号ＳＣＬＫは、制御信号発生器３３０内のクロック分割回路３２０に供給される。クロック分割回路３２０は、クロック信号ＳＣＬＫの期間より８倍長いクロック期間を持つ分割されたクロック信号ＳＣＬＫ０を生成する。クロック分割回路３２０は、第一のフリップ−フロップ３１１と、制御信号発生器３３０内の第一の遅延デバイス３３１とに結合される。分割されたクロック信号ＳＣＬＫ０は、第一のラッチ回路３１１に対する第一の制御信号として用いられる。第一のフリップ−フロップ３１１は、出力信号ＯＵＴ０を生成し、この出力信号は、８ビットバッファレジスタ３２５に供給される。
【００５２】
制御信号発生器３３０内の遅延デバイス３３１〜３３７が、フリップ−フロップ３１２〜３１８にカスケード（縦続）に結合され、各フリップ−フロップに、同期クロック信号ＳＣＬＫに基づいて、対応する遅延された制御信号が供給される。フリップ−フロップ３１２〜３１８は、各出力信号ＯＵＴ１〜ＯＵＴ７を、フリップ−フロップ３１１と同様に、バッファレジスタ３２５に供給する。より詳細には、このカスケード回路構成においては、第一の遅延デバイス３３１は、第一の制御信号ＳＣＬＫ０を受信すると、これに基づいて、遅延の後に、第二の制御信号ＳＣＬＫ１を生成する。第一の遅延デバイス３３１が、第一の制御信号を受信してから第二の制御信号ＳＣＬＫ１を生成するまで遅延間隔は、データ信号ＤＡＴＡによって単一の情報ビットを表すために採用される時間間隔と実質的に等しくされる。
【００５３】
第一の遅延デバイス３３１によって生成された第二の制御信号ＳＣＬＫ１は、第二のフリップ−フロップ３１２と、第二の遅延回路３３２とに供給される。第二の遅延デバイス３３２は、第二の制御信号ＳＣＬＫ１を受信すると、これに基づいて第一の遅延デバイス３３１の場合と実質的に同一の遅延間隔の後に、第三の制御信号ＳＣＬＫ２を生成する。この第三の制御信号ＳＣＬＫ２も同様にフリップ−フロップ３１３と、第三の遅延デバイス３３３とに供給される。第三の遅延デバイス３３３並びに遅延デバイス３３４〜３３７は、第一と第二の遅延デバイス３３１、３３２と実質的に同様にカスケード接続され、おのおのの遅延された制御信号を、残りのフリップ−フロップ３１４〜３１８に供給する。
【００５４】
最後に、遅延デバイス３３７によって生成された８番目の制御信号ＳＣＬＫ７が、バッファレジスタ３２５のイネーブル入力３２７と、フリップ−フロップ３１８とに供給される。バッファレジスタ３２５は、入力信号ＯＵＴ０〜ＯＵＴ７に基づいて、イネーブル入力３２７の所で制御信号ＳＣＬＫ７の正のエッジ信号の遷移が検出されたときに、並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７を生成する。ただし、バッファレジスタ３２５は、正のエッジ信号の遷移がそのイネーブル入力信号内に検出されなくなった後の期間においても、その期間における入力信号ＯＵＴ０〜ＯＵＴ７の変化に関係なく、その出力を前に生成された信号レベルに維持する。
【００５５】
図６は、図５のコンバータ３００の一例としての動作を表す信号のタイミング図４００を示す。図５の信号に対応する図６の波形は、説明を簡単にするために、例えば、制御信号ＳＣＬＫ０、データ信号ＤＡＴＡ、フリップ−フロップ出力信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ７などは、同一の参照符号を持つ。さらに、図６においては、各情報ビットを表すデータ信号ＤＡＴＡの間隔は、ビット位置の番号４０５によって示される。さらに、説明を簡単にするために、分割されたクロック信号、つまり、制御信号ＳＣＬＫ０と、対応する遅延された制御信号ＳＣＬＫ１とＳＣＬＫ７に対する波形のみが示される。同様に、フリップ−フロップ出力信号ＯＵＴ０、ＯＵＴ１、０ＵＴ７に対する波形のみが示される。ただし、８個の並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７については全てが示される。
【００５６】
図５のコンバータ３００の動作について、図５、図６の波形タイミング図との関連で説明する。分割クロック信号の立ち上がりエッジあるいは正のエッジ、すなわち、第一の制御信号ＳＣＬＫ０が、８個の情報ビットのシーケンスの第一の情報ビットが受信された時点、例えば、図６に示す時間Ｔ０  において生成される。時間Ｔ０  は、データ信号ＤＡＴＡ内の８個の情報ビットから成るシーケンス４１０の受信の開始時刻である。第一の制御信号ＳＣＬＫ０が第一のフリップ−フロップ３１１のクロック入力に供給され、フリップ−フロップ３１１は、これに応答して、時間Ｔ０  においてデータ信号ＤＡＴＡに対して受信された情報ビット間隔、すなわち、信号レベルに基づいて、出力信号ＯＵＴ０を生成する。
【００５７】
つまり、フリップ−フロップ３１１は、時間Ｔ０  においてはデータ信号ＤＡＴＡは低値の信号レベルを持つために、低値信号レベルを持つ出力信号ＯＵＴ０を生成する。フリップ−フロップ３１１は、低値信号レベルを持つ出力信号ＯＵＴ０を、第一の制御信号ＳＣＬＫ０が時間Ｔ３  において終端するまでの時間期間だけ生成する。この第一の制御信号ＳＣＬＫ０は、図５の遅延デバイス３３１にも供給され、これは、時間Ｔ１  において、第二の制御信号ＳＣＬＫ１を生成する。この第二の制御信号ＳＣＬＫ１は、第一の制御信号ＳＣＬＫ０と実質的に同一であるが、ただし、データ信号ＤＡＴＡ内の情報ビットの間隔に対応する時間間隔だけ遅延される。こうして、図６に示すように、時間Ｔ０  とＴ１  の間の間隔は、データ信号ＤＡＴＡの情報ビット間隔に対応する。
【００５８】
時間Ｔ１  における第二の制御信号ＳＣＬＫ１の生成の結果として、フリップ−フロップ３１２は、時間Ｔ１においてはデータ信号ＤＡＴＡは高値の信号レベルにあるために、高値信号レベルを持つ出力信号ＯＵＴ１を生成する。この出力信号ＯＵＴ１は、前述の時間Ｔ０  におけるフリップ−フロップ３１１の場合と同様に、制御信号ＳＣＬＫ１の継続期間だけ生成される。結果として、第一のフリップ−フロップ３１１は、データ信号ＤＡＴＡ内のシーケンス４１０の第一の情報ビット（ビット０）に対応する出力信号ＯＵＴ０を生成し、第二のフリップ−フロップ３１２は、シーケンス４１０の第二の情報ビット（ビット１）に対応する出力信号ＯＵＴ１を生成する。こうして、時間Ｔ１の後の、並列な信号ＯＵＴ０とＯＵＴ１は、それぞれ、データ信号ＤＡＴＡのシーケンス４１０内の第一と第二のビットを表す。
【００５９】
フリップ−フロップ３１３〜３１８は、データ信号ＤＡＴＡのシーケンス４１０内の第三〜第八の情報ビットに基づいて、それぞれ、前述の信号ＯＵＴ０、ＯＵＴ１の生成の場合と実質に同様に、対応する並列な信号ＯＵＴ２〜ＯＵＴ７を生成する。このシーケンスに対する最後の並列な信号ＯＵＴ７が、時間Ｔ２  において生成される。こうして、時間Ｔ２  において、並列な信号ＯＵＴ０〜ＯＵＴ７は、データ信号ＤＡＴＡのシーケンス４１０内に表された各情報ビットに対応する。さらに、時間Ｔ２  において、制御信号ＳＣＬＫ７は、正のエッジ信号の遷移を持ち、これがバッファレジスタ３２５に供給される。すると、バッファレジスタ３２５は、これに応答して、それぞれ、入力信号ＯＵＴ０〜ＯＵＴ７の信号レベルを持つ並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７を生成する。
【００６０】
この結果として、時間Ｔ２  を開始点と  して、これら並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、データ信号ＤＡＴＡ内に表される時間Ｔ０  とＴ２  の間の情報ビットのシーケンスに対応する。時間Ｔ２  以前に対する出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、陰影（クロス−ハッチング）によって表されるが、これら出力信号は、図示の無い時間Ｔ０  以前のデータ信号ＤＡＴＡ内に表される情報ビットのシーケンスに基づいて生成される。さらに、出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、シーケンス４１０を表すが、これは、時間Ｔ４  において制御信号ＳＣＬＫ７の次の正の遷移が発生するまで変更されない。
【００６１】
出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、時間Ｔ３  において８個の情報ビットから成る次のシーケンス４２０の受信が開始されてもこのレベルにとどまる。ただし、フリップ−フロップ３１１〜３１８は、時間Ｔ３  〜Ｔ４  の期間において、データ信号ＤＡＴＡ内の情報ビットシーケンス４２０に基づいて、出力信号ＯＵＴ０〜ＯＵＴ７を生成する。次に、時間Ｔ４  において、バッファレジスタ３２５が、情報ビットシーケンス４２０に基づいて、出力信号ＰＯＵＴ０〜ＰＯＵＴ７を生成する。コンバータ３００は、この動作を反復的に遂行することで、直列に受信されたデータ信号ＤＡＴＡを並列な信号に変換する。コンバータ３００は、比較的高いデータ速度、例えば、２ギガビット／秒（２Ｇｂｓ／ｓｅｃ．）の速度の信号に関して直列／並列変換を、従来のＣＭＯＳ集積回路を用いて遂行することが可能であり、平衡信号の入力の電圧差が５０ｍＶのオーダの場合、電力散逸は３０ｍＷ程度に押さえられる。
【００６２】
コンバータ３００は、図５では、８個の情報ビットから成る直列に伝送されたバイトのシーケンスを処理するように示されたが、これは単に解説を目的とするものである。容易に理解できるように、本発明から逸脱することなく、これとは異なる個数のフリップ−フロップと遅延デバイスを用いて、対応する異なる個数の情報ビットから成るバイトのシーケンスを処理することも可能である。さらに、図５においては、制御信号発生器３３０は、説明を簡単にするために、クロック信号分割回路３２０と遅延デバイス３３１〜３３７から形成されるように示される。ただし、制御信号発生器３３０に対して、例えば、生成あるいは受信された同期クロック信号にて駆動されるカウンタ、シフトレジスタ、マルチプレクサ、シーケンサ等の他の様々なタイプの回路を用いて所望の制御信号を所望の遅延間隔の後に生成し、これをフリップ−フロップに供給することも可能である。
【００６３】
さらに、コンバータ３００は、ここでは、一例として図５に示すようなフリップ−フロップ構成を採用するが、別の方法として、本発明から逸脱することなく、フリップ−フロップ３１１〜３１８に対して、単一あるいは平衡信号にて動作する他のタイプのフリップ−フロップ構成、例えば、従来のＤ−タイプフリップ−フロップ構成を用いることも可能である。さらに、レジスタ３２５に対して、図５の単一エッジトリガ型のバッファレジスタとは異なるタイプのレジスタ、例えば、レジスタに所望の間隔にてパルスを供給するパルス発生器と共にパルストリガ型のレジスタを用いることも可能である。
【００６４】
上では本発明の様々な実施形態が詳細に説明されたが、本発明の教示から逸脱することなく、多くの修正を施すことが可能であり、これらの全てが特許請求の範囲に入るものと見做されるものである。例えば、上述の幾つかの実施形態は、ＣＭＯＳ  ＦＥＴトランジスタを用いるラッチを採用するが、本発明から逸脱することなく、ラッチおよびコンバータ内に、ＥＣＬあるいはＢＪＴトランジスタを含む他のタイプのトランジスタを用いることも可能である。
【図面の簡単な説明】
【図１】従来の静的ラッチ回路の略ブロック図を示す図である。
【図２】本発明による一例としてのクロックイネーブルラッチ回路の略ブロック図である。
【図３】本発明による図２のラッチ回路に対する一例としての代替の実施形態の略ブロック図である。
【図４】図２あるいは図３のラッチ回路を採用する一例としてのフリップ−フロップの略ブロック図である。
【図５】本発明による、例えば、図４のフリップ−フロップ回路を採用する一例としての直列／並列コンバータの略ブロック図である。
【図６】図５のコンバータの一例としての動作を表す波形タイミング図である。
【符号の説明】
１００  ラッチ回路
１０５  第一のトランジスタ
１０７  第一のトランジスタのゲート
１１０  第二のトランジスタ
１１５  第一の接合部
１２０  イネーブルスイッチ
１２５  第三のトランジスタ
１２７  第三のトランジスタのゲート
１３０  第四のトランジスタ
１３５  第二の接合部
１４０  入力スイッチ
１４５  入力スイッチ
１５０  初期化スイッチ
【図１】
0003559712.tif 000002
【図２】
0003559712.tif 000003
【図３】
0003559712.tif 000004
【図４】
0003559712.tif 000005
【図５】
0003559712.tif 000006
【図６】
0003559712.tif 000007