【事件の表示】
　平成１１年特許願第３６６９０５号「内部命令信号発生装置及びその方法」拒絶査定不服審判事件〔平成１２年　７月１８日出願公開、特開２０００−２００４８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年１２月２４日（パリ条約優先権主張　１９９８年１２月２４日、韓国）の出願であって、平成１８年２月７日付けで拒絶査定がなされ、これに対して同年５月１５日に拒絶査定に対する審判請求がなされるとともに、同年６月１４日付けで手続補正がなされ、平成２０年８月５日付けで審尋がなされ、同年１１月１２日に回答書が提出されたものである。
　
第２．平成１８年６月１４日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年６月１４日付けの手続補正を却下する。
　［理由］
　１．本件補正の内容
　本件補正は、補正前の請求項１ないし４を、補正後の請求項１ないし４と補正するものであって、補正後の特許請求の範囲の請求項１ないし４（以下、「補正後請求項１」ないし「補正後請求項４」という。）は以下のとおりである。
　「【請求項１】　外部から入力される多数の命令制御信号を、内部回路動作に適する信号レベルでバッファリングする多数の第１バッファリング手段と；
　外部クロック信号をバッファリングして内部回路動作に適する単一の内部クロック信号を発生する第２バッファリング手段と；
　前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファリング手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段と；
　前記多数の遅延手段から出力された前記多数の命令制御信号をデコーディングして多数の内部命令信号を発生する命令デコーディング手段と；
　前記命令デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段を備えてなることを特徴とする内部命令信号発生装置。
　　【請求項２】　前記命令デコーディング手段は、前記内部回路動作を行う前記多数の内部命令信号に対するインタラプトがかかるとき、前記インタラプト内部命令信号生成のため前記多数の命令制御信号をデコーディングすることを特徴とする請求項１に記載の内部命令信号発生装置。
　　【請求項３】　外部で入力される多数の命令制御信号を、内部回路動作に適する信号レベルでそれぞれバッファリングする第１段階と；
　外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２段階と；
　前記第１段階を経てバッファリングされた前記多数の命令制御信号を、前記内部クロック信号とのセットアップ及び保持時間マージン確保のため一定時間それぞれ遅延させる第３段階と；
　前記第３段階を経て遅延された信号等をデコーディングして多数の内部命令信号を発生する第４段階と；
　前記第４段階を経て作られた前記多数の内部命令信号をラッチさせた後、前記内部クロック信号に同期させて出力させる第５段階を備えて行われることを特徴とする内部命令信号発生方法。
　　【請求項４】　前記第４段階は、前記内部回路動作を行う前記多数の内部命令信号に対するインタラプトがかかるとき、前記インタラプト命令信号生成のため前記多数の命令制御信号をデコーディングする段階を備えて行われることを特徴とする請求項３に記載の内部命令信号発生方法。」
　
２．補正事項の整理
　本件補正のうち、請求項１及び３についての補正事項を整理すると、以下のとおりである。
　補正事項１−１
　補正前の請求項１の「外部で入力される多数の命令制御信号を、内部回路動作に適する信号レベルでバッファリングする多数の第１バッファ手段」を、
　補正後の請求項１の「外部から入力される多数の命令制御信号を、内部回路動作に適する信号レベルでバッファリングする多数の第１バッファリング手段」と補正すること。
　補正事項１−２
　補正前の請求項１の「外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２バッファ手段」を、
　補正後の請求項１の「外部クロック信号をバッファリングして内部回路動作に適する単一の内部クロック信号を発生する第２バッファリング手段」と補正すること。
　補正事項１−３
　補正前の請求項１の「多数の内部命令信号が、前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファ手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」を、
　補正後の請求項１の「前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファリング手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」と補正すること。
　補正事項１−４
　補正前の請求項１の「前記多数の遅延手段から出力された制御信号を組合せてデコーディングするデコーディング手段」を、
　補正後の請求項１の「前記多数の遅延手段から出力された前記多数の命令制御信号をデコーディングして多数の内部命令信号を発生する命令デコーディング手段」と補正すること。
　補正事項１−５
　補正前の請求項１の「前記デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段を備えてなること」を、
　補正後の請求項１の「前記命令デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段を備えてなること」と補正すること。
　
　補正事項２−１
　補正前の請求項３の「外部で入力される多数の命令制御信号を、内部回路動作に適する信号レベルでバッファリングする第１段階」を、
　補正後の請求項３の「外部で入力される多数の命令制御信号を、内部回路動作に適する信号レベルでそれぞれバッファリングする第１段階」と補正すること。
　
　補正事項２−２
　補正前の請求項３の「前記第１段階を経てバッファリングされた命令制御信号を入力され、内部命令信号を出力するためこれら信号をデコーディングするが、内部クロック信号とのセットアップ、及び保持時間マージン確保のため要求される所定の遅延時間の間にデコーディングを行う第２段階」を、
　補正後の請求項３の「外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２段階」と補正すること。
　
　補正事項２−３
　補正前の請求項３の「前記第２段階を経て作られた内部命令信号をラッチさせた後、前記内部クロック信号に同期させて発生させる第３段階を備えて行われること」を、
　補正後の請求項３の「前記第１段階を経てバッファリングされた前記多数の命令制御信号を、前記内部クロック信号とのセットアップ及び保持時間マージン確保のため一定時間それぞれ遅延させる第３段階と；
　前記第３段階を経て遅延された信号等をデコーディングして多数の内部命令信号を発生する第４段階と；
　前記第４段階を経て作られた前記多数の内部命令信号をラッチさせた後、前記内部クロック信号に同期させて出力させる第５段階を備えて行われること」と補正すること。
　
３．本件補正についての検討
（１）補正の目的の適否について
　補正事項１−１についての検討
　補正事項１−１についての補正は、補正前の請求項１の「外部で入力される」を、補正後の請求項１の「外部から入力される」と補正すると共に、補正前の請求項１の「第１のバッファ手段」を、補正後の請求項１の「第１のバッファリング手段」と補正するものであるから、補正事項１−１についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　補正事項１−２についての検討
　補正事項１−２についての補正は、補正前の請求項１の「内部クロック信号を発生する第２バッファ手段」を、補正後の請求項１の「単一の内部クロック信号を発生する第２バッファリング手段」と補正するものであるから、補正事項１−２についての補正は、特許法第１７条の２第４項第２号ないし第３号に掲げる特許請求の範囲の減縮及び誤記の訂正を目的とするものに該当する。
　補正事項１−３についての検討
　補正事項１−３についての補正は、補正前の請求項１の「多数の内部命令信号が、前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファ手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」という誤った記載を、補正後の請求項１の「前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファリング手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」と補正するものであるから、補正事項１−３についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　補正事項１−４についての検討
　補正事項１−４についての補正は、補正前の請求項１の「前記多数の遅延手段から出力された制御信号を組合せてデコーディングするデコーディング手段」を、補正後の請求項１の「前記多数の遅延手段から出力された前記多数の命令制御信号をデコーディングして多数の内部命令信号を発生する命令デコーディング手段」と補正するものであるから、補正事項１−４についての補正は、特許法第１７条の２第４項第２号及び第３号に掲げる特許請求の範囲の減縮ないし誤記の訂正を目的とするものに該当する。
　以上のとおりであるから、補正前の請求項１を、補正後の請求項１とする補正は、特許法第１７条の２第４項第２号及び第３号に掲げる、特許請求の範囲の減縮及び誤記の訂正を目的とするものに該当する。
　
　補正事項２−１についての検討
　補正事項２−１についての補正は、補正前の請求項３の「バッファリングする」を、「それぞれバッファリングする」に補正するものであるから、補正事項２−１についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　補正事項２−２についての検討
　補正事項２−２についての補正は、補正前の請求項３に記載されていた「前記第１段階を経てバッファリングされた命令制御信号を入力され、内部命令信号を出力するためこれら信号をデコーディングするが、内部クロック信号とのセットアップ、及び保持時間マージン確保のため要求される所定の遅延時間の間にデコーディングを行う第２段階」を、補正後の請求項３の「外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２段階」と補正するものであり、補正前の請求項３に係る発明の発明特定事項である「第２段階」における「前記第１段階を経てバッファリングされた命令制御信号を入力され、内部命令信号を出力するためこれら信号をデコーディングするが、内部クロック信号とのセットアップ、及び保持時間マージン確保のため要求される所定の遅延時間の間にデコーディングを行う」という構成を実質的に削除するものであるから、補正事項２−２についての補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　補正事項２−３についての検討
　補正事項２−３についての補正は、補正前の請求項３に記載されている「前記第２段階を経て作られた内部命令信号をラッチさせた後、前記内部クロック信号に同期させて発生させる第３段階を備えて行われる」を、
　補正後の請求項３の「前記第１段階を経てバッファリングされた前記多数の命令制御信号を、前記内部クロック信号とのセットアップ及び保持時間マージン確保のため一定時間それぞれ遅延させる第３段階と；
　前記第３段階を経て遅延された信号等をデコーディングして多数の内部命令信号を発生する第４段階と；
　前記第４段階を経て作られた前記多数の内部命令信号をラッチさせた後、前記内部クロック信号に同期させて出力させる第５段階を備えて行われる」と補正することにより、補正前の請求項３に係る発明に対して「第３段階」及び「第４段階」という新たな発明特定事項を追加するものであるから、補正事項２−３についての補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。　
　したがって、補正前の請求項３を、補正後の請求項３とする補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定する要件を満たしていない。
　
（２）独立特許要件の検討
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定を満たしていないが、仮に、本件補正が、特許法第１７条の２第４項の要件を満たしており、かつ、同法同条第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものとして、以下において、同条第５項に規定する要件についても一応検討する。
　
（２−１）刊行物に記載された発明
　刊行物１．特開平７−１４１８７０号公報
　本願の優先権主張日前に国内において頒布され、原査定の拒絶理由に引用された特開平７−１４１８７０号公報（以下、「刊行物」という。）には、図１及び図２とともに、以下の事項が記載されている。
　
　「【００３５】図１には、上記タイミング発生回路ＴＧに含まれるモード判定部の一実施例のブロック図が示されている。クロック信号ＣＬＫは、入力バッファ１を通して取り込まれる。この入力バッファ１は、クロックイネーブル信号ＣＫＥを受ける入力バッファ２と、その出力部に設けられたインバータ回路Ｎ１及びＮ２を通して出力された内部信号ＩＣＫＥにより活性化される。すなわち、入力バッファ１は、上記信号ＩＣＫＥがハイレベルにされたときに活性されて、クロック信号ＣＬＫを取り込んで内部クロック信号ＩＣＬＫを内部回路に供給する。
　【００３６】この実施例では、モード判定タイミングまでの時間短縮化と回路の簡素化を図るために、特に制限されないが、上記／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号は、入力バッファ３、４、５及び６を通して取り込まれて、そのままデコーダ回路７に入力される。
　【００３７】上記デコーダ回路７の出力部には、ラッチ回路８が設けられてモード判定信号ＭＤＥＣＯＵＴを取り込み、上記内部クロック信号ＩＣＬＫの立ち上がりエッジによりラッチする。このラッチ回路８の出力信号がモード判定信号ＭＯＤＥとして出力される。なお、後述するように、最終的なモード判定にはアドレス信号も利用される。アドレス信号は、前記のようにアドレスバッファに設けられたラッチ回路により保持されているので、その信号が上記モード判定信号ＭＯＤＥと組み合わされて使用される。
　【００３８】図２には、上記モード判定部の動作の一例を説明するためのタイミング図が示されている。信号ＣＫＥがハイレベルにされた状態で、クロック信号ＣＬＫが有効とされ、それに対して上記入力バッファ１やインバータ回路Ｎ３，Ｎ４を通した分だけ遅れて内部クロック信号ＩＣＬＫが変化する。
　【００３９】入力信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳ）の各信号は、上記クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つように入力される。この実施例においては、上記入力信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳ）は、入力バッファ３〜６を通してそのままデコーダ回路７に供給する構成が採られているいるので、上記セットアップ時間中に入力された入力信号がセットアップ時間及びホールド時間の間に解読されてデコード信号ＭＤＥＣＯＵＴとして出力されている。
　【００４０】そして、上記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化タイミングで、ラッチ回路８が上記信号ＭＤＥＣＯＵＴをラッチしてモード信号ＭＯＤＥを出力する。これにより、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してモード確定が行われるので、早いタイミングでモード判定出力に対応した内部の各回路を起動させられるから動作の高速化が図られる。つまり、クロック信号ＣＬＫの周期をその分短くできる。クロック信号ＣＬＫの周期が一定なら、モード判定以降のメモリアクセス時間に時間的な余裕を持つことができ、動作マージンの改善や消費電力を低減させることができる。そして、ラッチ回路は、１つに集約できるので、回路の簡素化を図ることもできる。
　【００４１】次の表１には、シンクロナスＤＲＡＭにおけるコマンドの真理値表の一例が示されている。同表において、Ｈはハイレベル、Ｌはロウレベル、ＸはＨでもＬでもよいＤｏｎ’ｔ　ｃａｒｅを表し、Ｖは有効アドレス入力を意味している。また、アドレス端子はＡ０−Ａ９からなり、約４Ｍビットで×１６ビット構成のシンクロナスＤＲＡＭに向けられている。Ａ０−Ａ７によりカラムアドレスが指定される。
　【００４２】
　【表１】
」
　
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されている。
　「外部から入力され、クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つようにされた／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号を、バッファリングする多数の入力バッファ３〜６と；
　前記クロック信号ＣＬＫをバッファリングして内部クロック信号ＩＣＬＫを発生する入力バッファ１と；
　前記多数の入力バッファ３〜６から出力された前記制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号を受け取ってモード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７と；
　前記デコーダ回路７から出力されるモード判定信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８とからなる、モード判定部。」
　　
（２−２）対比
　補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物発明とを対比する。
（ａ）刊行物発明の「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号」は、「デコーダ回路７」に「命令制御信号」として供給されており、補正発明の「外部から入力される多数の命令制御信号」に相当しているから、刊行物発明の「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号を、バッファリングする多数の入力バッファ３〜６」は、補正発明の「外部から入力される多数の命令制御信号を、内部回路動作に適する信号レベルでバッファリングする多数の第１バッファリング手段」に対応しており、両者は、「外部から入力される多数の命令制御信号を、バッファリングする多数の第１バッファリング手段」である点で共通している。
　
（ｂ）刊行物発明の「クロック信号ＣＬＫ」は、外部から供給されているので、補正発明の「外部クロック信号」に相当しており、刊行物発明の「クロック信号ＣＬＫをバッファリングして内部クロック信号ＩＣＬＫを発生する入力バッファ１」は、補正発明の「外部クロック信号をバッファリングして内部回路動作に適する単一の内部クロック信号を発生する第２バッファリング手段」に対応しており、両者は、「外部クロック信号をバッファリングして内部クロック信号を発生する第２バッファリング手段」である点で共通している。
　
（ｃ）刊行物発明の「前記多数の入力バッファ３〜６から出力された前記制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号を受け取ってモード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」は、補正発明の「前記多数の遅延手段から出力された前記多数の命令制御信号をデコーディングして多数の内部命令信号を発生する命令デコーディング手段」に対応しており、両者は、「前記多数の命令制御信号をデコーディングして内部信号を発生するデコーディング手段」である点で共通している。
　
（ｄ）刊行物発明の「前記デコーダ回路７から出力されるデコーディングされた信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８」は、補正発明の「前記命令デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段」に対応しており、両者は、「前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段」である点で共通している。
　
（ｅ）刊行物発明の「モード判定部」は、内部信号を発生しているので、補正発明の「内部命令信号発生装置」に対応しており、両者は、「内部信号発生装置」である点で共通している。
　
　よって、補正発明と刊行物発明とは、
　「外部から入力される多数の命令制御信号を、バッファリングする多数の第１バッファリング手段と；
　外部クロック信号をバッファリングして内部クロック信号を発生する第２バッファリング手段と；
　前記多数の命令制御信号をデコーディングして内部信号を発生するデコーディング手段と；
　前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段を備えてなることを特徴とする内部信号発生装置。」である点で一致し、以下の点で相違する。　
　
　［相違点１］
　「多数の第１バッファリング手段」が、補正発明では、「内部回路動作に適する信号レベルでバッファリング」する機能を備えているのに対して、刊行物発明には、この点が明記されていない点。
　
　［相違点２］
　「第２のバッファリング手段」から発生される「内部クロック信号」が、補正発明では、「内部回路動作に適する単一の」信号であるのに対して、刊行物発明には、この点が明記されていない点。
　
　［相違点３］
　クロック信号に対するセットアップ及び保持時間マージンを確保することに関して、補正発明は、「多数の第１バッファリング手段」と「命令デコーディング手段」との間に「前記多数の第１バッファリング手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」を備え、当該「多数の遅延手段」から出力された信号が「多数の命令制御信号」として「命令デコーディング手段」に与えられているのに対して、刊行物発明は、「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」が「クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つようにされ」、「多数の入力バッファ３〜６」から出力された信号が「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」として「デコーダ回路７」に与えられている点。
　
　［相違点４］
　「前記多数の命令制御信号をデコーディングして内部信号を発生するデコーディング手段」が、補正発明では、「多数の内部命令信号を発生する命令デコーディング手段」であるのに対して、刊行物発明では「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」である点。
　
　［相違点５］
　「前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段」が、補正発明では、「前記命令デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段」であるのに対して、刊行物発明では、「前記デコーダ回路７から出力されるモード判定信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８」である点。
　
　［相違点６］
　「内部信号発生装置」が、補正発明では、「内部命令信号発生装置」であるのに対して、刊行物発明では、「モード判定部」である点。
　
（２−３）各相違点についての検討
　［相違点１について］
　相違点１について検討するに、補正発明における「内部回路動作に適する信号レベルでバッファリングする」の技術的意味が必ずしも明確でないので、発明の詳細な説明の記載を参酌すると、本願明細書の００２７段落に「内部動作制御命令信号の発生のため印加されるTTLレベルの幾つかの外部制御信号（/RAS、/CAS、/WE…）を、内部回路動作に適したCMOSレベルの信号にそれぞれバッファリングする多数個の入力バッファ部（１０）」と記載されており、補正発明における「内部回路動作に適する信号レベル」とは、「ＣＭＯＳレベル」であることは明らかである。
　そして、バッファ回路によって、外部から入力される信号をＣＭＯＳレベルに変換して、メモリの内部動作に適する信号とすることは、例えば、特開平５−４８０２７号公報（「【０００６】【実施例】図４には、この発明が適用されるスタティック型ＲＡＭの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＢｉ−ＣＭＯＳの製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。複数ビットからなるＸ系のアドレス信号ＡＸ０〜ＡＸｉは、Ｘ系アドレスバッファＸＢに入力される。このアドレスバッファＸＢに取り込まれたアドレス信号は、Ｘ系のデコーダ回路ＸＤにより解読され、ここでワード線の選択信号が形成される。このワード線選択信号は、特に制限されないが、ワードドライバＷＤに伝えられる。このようなワードドライバＷＤを設けることにより、多数のメモリセルが結合されることによって比較的大きな負荷容量を持つワード線を高速に選択／非選択に切り換えるようにされる。上記複数ビットからなるＸ系のアドレス信号ＡＸ０〜ＡＸｉはＥＣＬレベルである。アドレスバッファＸＢは、それをＣＭＯＳレベルに変換してデコーダ回路ＸＤに供給する。
　【０００７】複数ビットからなるＹ系のアドレス信号ＡＹ０〜ＡＹｊは、Ｙ系アドレスバッファＹＢに入力される。このアドレスバッファＹＢに取り込まれたアドレス信号は、Ｙ系のデコーダ回路ＹＤにより解読され、ここでデータ線の選択信号、言い換えるならば、カラムスイッチの選択信号が形成される。このカラムスイッチの選択信号は、カラムスイッチ（又はＹセレクタ）ＹＳに伝えられて選択されたデータ線を共通データ線に接続させる。上記複数ビットからなるＹ系のアドレス信号ＡＸ０〜ＡＸｉは、上記同様にＥＣＬレベルである。アドレスバッファＹＢは、それをＣＭＯＳレベルに変換してデコーダ回路ＸＤに供給する。」の記載参照」）、及び、特開平１０−９７７９３号公報（「【００１８】次に上記構成による動作について説明する。アドレス入力端子１０１〜１０８より入力するアドレス信号は、入力バッファ回路１０９でＣＭＯＳレベルに変換され、相補信号１１０〜１１７として次の回路に入力される。次にロウデコード回路１１８において、上記入力アドレス信号から生成した相補信号１１０〜１１４の組合わせにより、ワード選択線１１９〜１２１の内の１本が選択されてＨレベルとなる。同様にカラムデコード回路１５８において、上記入力アドレス信号から生成した相補信号１１５，１１６の組合わせにより、ビット線１２３〜１２６の内の１本が選択されてセンスアンプ回路１６２又は１６３にスイッチングＴｒを介して接続される。」の記載参照）に記載されているように、従来周知の技術事項であるから、刊行物発明の「多数の入力バッファ３〜６」に、「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号」をＣＭＯＳレベルに変換する機能を持たせて補正発明のように構成することは、当業者が必要に応じて適宜なし得たものである。
　
　［相違点２について］
　相違点２について検討すると、刊行物発明においても、「入力バッファ１」から発生される「内部クロック信号ＩＣＬＫ」は、単一の信号であり、且つ「内部回路動作に適する」信号とされることは当然のことと認めるから、この相違点は実質的なものではない。
　
　［相違点３について］
　相違点３について検討すると、外部から入力される外部コマンド信号をクロック信号によってラッチ回路にラッチする際に、クロック信号とのセットアップ及び保持時間マージンの確保のため、前記外部コマンド信号の信号経路に遅延回路を挿入することは、例えば、特開平１０−２０８４６９号公報（図５の「遅延回路５３〜５６」の記載及び段落【０００８】の「ラッチ回路２１〜２４は，ＩＣＬＫに基づき外部コマンド信号をラッチする。これにより，ＣＬＫに対する，外部コマンド信号のセットアップ時間，ホールド時間を規定する。このセットアップ時間，ホールド時間を調整するのが遅延回路５３〜５６である。この遅延回路５３〜５６において，内部クロック発生回路１において，ＣＬＫ，ＣＫＥからＩＣＬＫ信号を生成し，各ラッチ回路２１〜２４に分配するのには，時間がかかるので，ほぼこれに見合う遅延を行う。」の記載参照」）、及び、拒絶査定時に提示した特開平１０−５５６６５号公報（図３の「ＩＮＶ６〜ＩＮＶ１０」の記載及び【００３１】段落の「この同期型半導体記憶装置は、図１に示す同期型半導体記憶装置において、インバータＩＮＶ１１〜ＩＮＶ１３及びＮＡＮＤゲートＮＤ１，ＮＤ２の代りに、インバータＩＮＶ１４，１５、遅延素子ＤＬ１及びＮＯＲゲートＮＲ２を設けた構成となっている。すなわち、入力回路２の出力は、インバータＩＮＶ６の他に、インバータＩＮＶ１４と遅延素子ＤＬ１に入力し、インバータＩＮＶ１４の出力はインバータＩＮＶ１５に入力し、インバータＩＮＶ１５の出力と遅延素子ＤＬ１の出力とがＮＯＲゲートＮＲ２に入力し、ＮＯＲゲートＮＲ２の出力が信号ＣＣＳＡＤＢとしてＮＯＲゲートＮＲ１に入力している。遅延素子ＤＬ１による遅延時間は、例えば、ゲート段数に換算して５段分に相当する値とする。」及び【００３５】段落の「すなわち図３に示す同期型半導体記憶装置においても、本実施の形態では、アドレス信号ＡＤＤから生成される内部信号ＣＡＤＤがイネーブルとなるより早く内部信号ＣＣＳＡＤＢがローレベルとなり、内部信号ＣＡＤＤがディセーブルとなってから内部信号ＣＣＳＡＤＢがハイレベルとなるので、アドレスのセットアップタイム（ｔＡＳ）やホールドタイム（ｔＡＨ）がチップセレクト信号ＣＳＢが制限されることがない。」の記載参照）に記載されているように、従来周知の技術事項であるから、刊行物発明において、外部から入力される多数の命令制御信号と内部クロック信号とのセットアップ及び保持時間マージンの確保を図るに際して、「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」が「クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つように」することに代え、「多数の入力バッファ３〜６」と「デコーダ回路７」との間に多数の遅延手段を設けて、補正発明のように構成することは、当業者が容易になし得たものである。
　
　［相違点４及び６について］
　相違点４及び６について検討すると、刊行物１の図１及び図４に記載されている「Ｍｏｄｅ　Ｄｅｃ７」の出力であるＭＤＥＣＯＵＴが束線の記号が付されていること、あるいは刊行物１の表１に多数の「モード（Ｆｕｎｃｔｉｏｎ）」が記載されていることから、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」からは、多数の「モード判定信号ＭＤＥＣＯＵＴ」が出力されているものと解され、また、仮に、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」からは、１個の「モード判定信号ＭＤＥＣＯＵＴ」しか出力されていないとしても、半導体メモリにおいて、命令デコーディング手段によって、多数の命令制御信号をデコーディングして多数の内部信号を発生させることは、引用例を示すまでもなく、従来周知・慣用されている事項であり、また、半導体メモリにおいて、モードデコーダによって、多数の命令制御信号をデコーディングして多数の内部信号を発生させることは、例えば、特開平５−４７２００号公報（【００１６】この実施例は、ローアドレスストローブ信号ＲＡＳと同期して同一レベルに変化する内部ローアドレスストローブ信号ＩＲＡＳを出力するＲＡＳ系制御回路１と、カラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥが低レベルの活性化レベルで、ローアドレスストローブ信号ＲＡＳが活性化レベルになると活性化レベル（高レベル）になるテストモード信号ＴＥＳＴを発生するテストモード判定回路２と、アウトプットイネーブル信号ＯＥが低レベルの活性化レベルのときカラムアドレスストローブ信号ＣＡＳが高レベルから低レベルになると高レベルの活性化レベルになるアウトプット制御信号ＯＥＣを出力する内部制御信号発生回路としての出力回路３と、内部ローアドレスストローブ信号ＩＲＡＳ及びテストモード信号ＴＥＳＴが活性化レベルでアウトプット制御信号ＯＥＣが非活性化レベル（低レベル）のとき低のレベル、活性化レベルのとき高のレベルとなる（第２の）内部制御信号ＣＣＭを発生するカウンタチェック判定回路４と、ローアドレスストローブ信号ＲＡＳが活性化レベルに変化するときアドレス入力端子Ａ６，Ａ７に印加される通常の論理レベルの信号ＴＳＣ１，ＴＳＣ２のレベルを取込み内部テストモード選択信号ＩＴＳＣ１，ＩＴＳＣ２として出力するローアドレスバッファ回路５と、テストモード信号ＴＥＳＴが活性化レベルで（第２の）内部制御信号ＣＣＭが低レベルのとき標準テストモードのパラレルテストモード信号ＴＳＴを活性化レベルとし、高レベルのとき内部テストモード選択信号ＩＴＳＣ１，ＩＴＳＣ２のレベルに応じて複数のオプションテストモード信号ＯＰＴ１〜ＯＰＴ４のうちの一つを活性化レベルとするテストモード選択回路としてのテストモードデコーダ６とを有する構成となっている。」の記載参照）、及び、特開平５−３０７６５２号公報（「【００２８】より具体的には、動作モードデコーダ４０６は、アドレスデータ識別信号−Ａ／Ｄが「Ｌｏｗ」、リードライト識別信号Ｒ／−Ｗが「Ｌｏｗ」、イレーズ信号ＥＳが「Ｌｏｗ」であるときに、つまりアドレス設定モードとなった状態にてタイミング信号ＢＣＫが順次、供給されると、アドレスラッチ回路４０２の第１〜第３のレジスタを順次起動させるための選択信号Ｓｓをラッチ回路４０２に供給する。また、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となり、リードライト識別信号Ｒ／−Ｗが「Ｌｏｗ」となり、かつ消去識別信号ＥＳが「Ｈｉｇｈ」となった場合に、つまり消去モードとなった状態にてタイミング信号ＢＣＫが順次供給されると、アドレスラッチ回路４０２の第４および第５のレジスタを順次、起動するための選択信号Ｓｓを送出してラッチ回路４０２の第４および第５のレジスタに消去ブロック数をラッチさせる。また、この動作モードデコーダ４０６は、消去モードにおいて消去シーケンサ４０８へ消去モード信号Ｓｅを送出して消去シーケンサ４０８を起動する。さらに、動作モードデコータ４０６は、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となってライトリード識別信号Ｒ／−Ｗが「Ｌｏｗ」となって、消去識別信号ＥＳが「Ｌｏｗ」となった状態、つまり書込みモードとなるとタイミングクロックＢＣＫ　に応動してライトシーケンサ４１０にライトモード信号Ｓｗを送出する。また、アドレスが読み込まれた後に、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となって、リードライト識別信号Ｒ／−Ｗが「Ｈｉｇｈ」となったときには、タイミングクロックＢＣＫに応動して、リードシーケンサ４１２へリードモード信号Ｓｒをそれぞれ送出して起動する制御を行なう。この場合、消去識別信号ＥＳは「Ｌｏｗ」となっている。」の記載参照）に記載されているように従来周知の技術事項である。そして、半導体メモリの分野において、「モードデコーダ」と「命令デコーディング手段」とは、いずれも入力された指令信号をデコードして内部で使用する信号を出力する手段である点できわめて類似するものであるから、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」を、多数の内部命令信号を発生する命令デコーディング手段に代えて、補正発明のような「前記多数の遅延手段から出力された前記多数の命令制御信号をデコーディングして多数の内部命令信号を発生する命令デコーディング手段」を備えた「内部命令信号発生装置」とすることは、当業者が容易に想到し得た事項である。　
　
　［相違点５について］
　相違点５について検討すると、上記相違点４及び６で検討したとおり、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」を、「多数の内部命令信号」を発生する「命令デコーディング手段」に代えることは、当業者が容易に想到し得た事項である。そして、その際、多数の信号をラッチするためには、多数のラッチ回路を設ける必要があることは当業者にとって自明であるから、刊行物発明において、「ラッチ回路８」を多数設けて、補正発明のように構成することは、当業者が容易になし得たものである。
　
　以上のとおりであるから、補正発明は、従来周知の技術事項を勘案することにより刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、その特許出願の際、独立して特許を受けることができない。したがって、本件補正は、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　
４．本件補正についてのむすび
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たしているとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　よって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年６月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年１１月９日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】　外部で入力される命令制御信号を、内部回路動作に適する信号レベルでバッファリングする第１バッファ手段と；
　外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２バッファ手段と；
　多数の内部命令信号が、前記内部クロック信号とのセットアップ及び保持時間マージンの確保のため前記多数の第１バッファ手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段と；
　前記多数の遅延手段から出力された制御信号を組合せてデコーディングするデコーディング手段と；
　前記デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段を備えてなることを特徴とする内部命令信号発生装置。」
　
第４．刊行物に記載された発明
　刊行物１の特開平７−１４１８７０号公報には、「第２．３．（２）（２−１）刊行物に記載された発明」に記載したとおりの以下の発明が記載されている。
　「外部から入力され、クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つようにされた／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号を、バッファリングする多数の入力バッファ３〜６と；
　前記クロック信号ＣＬＫをバッファリングして内部クロック信号ＩＣＬＫを発生する入力バッファ１と；
　前記多数の入力バッファ３〜６から出力された前記制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号を受け取ってモード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７と；
　前記デコーダ回路７から出力されるモード判定信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８とからなる、モード判定部。」
　
第５．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明とを対比する。
（ａ）刊行物発明の「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号」は、「デコーダ回路７」に「命令制御信号」として供給されており、本願発明の「外部で入力される命令制御信号」に相当しているから、刊行物発明の「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号を、バッファリングする多数の入力バッファ３〜６」は、本願発明の「外部で入力される命令制御信号を、内部回路動作に適する信号レベルでバッファリングする第１バッファ手段」に対応しており、両者は、「外部で入力される命令制御信号を、バッファリングする第１バッファ手段」である点で共通している。
　
（ｂ）刊行物発明の「クロック信号ＣＬＫ」は、外部から供給されているので、本願発明の「外部クロック信号」に相当しており、刊行物発明の「クロック信号ＣＬＫをバッファリングして内部クロック信号ＩＣＬＫを発生する入力バッファ１」は、本願発明の「外部クロック信号をバッファリングして内部回路動作に適する内部クロック信号を発生する第２バッファ手段」に対応しており、両者は、「外部クロック信号をバッファリングして内部クロック信号を発生する第２バッファ手段」である点で共通している。
　
（ｃ）刊行物発明の「前記多数の入力バッファ３〜６から出力された前記制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号を受け取ってモード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」は、本願発明の「前記多数の遅延手段から出力された制御信号を組合せてデコーディングするデコーディング手段」に対応しており、両者は、「前記多数の制御信号を組合せてデコーディングするデコーディング手段」である点で共通している。
　
（ｄ）刊行物発明の「前記デコーダ回路７から出力されるデコーディングされた信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８」は、本願発明の「前記デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段」に対応しており、両者は、「前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段」である点で共通している。
　
（ｅ）刊行物発明の「モード判定部」は、内部信号を発生しているので、本願発明の「内部命令信号発生装置」に対応しており、両者は、「内部信号発生装置」である点で共通している。
　
　よって、本願発明と刊行物発明とは、
　「外部で入力される命令制御信号を、バッファリングする第１バッファ手段と；
　外部クロック信号をバッファリングして内部クロック信号を発生する第２バッファ手段と；
　多数の制御信号を組合せてデコーディングするデコーディング手段と；
　前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段を備えてなることを特徴とする内部信号発生装置。」である点で一致し、以下の点で相違する。　
　
　［相違点１］
　「第１バッファ手段」が、本願発明では、「内部回路動作に適する信号レベルでバッファリング」する機能を備えているのに対して、刊行物発明には、この点が明記されていない点。
　
　［相違点２］
　「第２のバッファ手段」から発生される「内部クロック信号」が、本願発明では、「内部回路動作に適する」信号であるのに対して、刊行物発明には、この点が明記されていない点。
　
　［相違点３］
　クロック信号に対するセットアップ及び保持時間マージンを確保することに関して、本願発明は、「多数の第１バッファ手段」と「デコーディング手段」との間に「前記多数の第１バッファ手段から出力された信号をそれぞれ一定時間遅延させる多数の遅延手段」を備え、当該「多数の遅延手段」から出力された信号が「制御信号」として「デコーディング手段」に与えられているのに対して、刊行物発明は、「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」が「クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つようにされ」、「多数の入力バッファ３〜６」から出力された信号が「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」として「デコーダ回路７」に与えられている点。
　
　［相違点４］
　「多数の制御信号を組合せてデコーディングするデコーディング手段」が、本願発明では、「多数の内部命令信号」がデコーディングされる「デコーディング手段」であるのに対して、刊行物発明では「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」である点。
　　
　［相違点５］
　「前記デコーディング手段によりデコーディングされた内部信号をラッチさせた後、前記内部クロック信号に同期されて出力させるラッチ手段」が、本願発明では、「前記デコーディング手段によりデコーディングされた多数の内部命令信号をそれぞれラッチさせた後、前記内部クロック信号に同期されて出力させる多数のラッチ手段」であるのに対して、刊行物発明では、「前記デコーダ回路７から出力されるモード判定信号ＭＤＥＣＯＵＴを、前記内部クロック信号ＩＣＬＫがロウレベルからハイレベルに変化するタイミングで、ラッチしてモード信号ＭＯＤＥを出力するラッチ回路８」である点。
　
　［相違点６］
　「内部信号発生装置」が、本願発明では、「内部命令信号発生装置」であるのに対して、刊行物発明では、「モード判定部」である点。
　
第６．当審の判断
　［相違点１について］
　相違点１について検討するに、本願発明における「内部回路動作に適する信号レベルでバッファリングする」の技術的意味が必ずしも明確でないので、発明の詳細な説明の記載を参酌すると、本願明細書の００２７段落に「内部動作制御命令信号の発生のため印加されるTTLレベルの幾つかの外部制御信号（/RAS、/CAS、/WE…）を、内部回路動作に適したCMOSレベルの信号にそれぞれバッファリングする多数個の入力バッファ部（１０）」と記載されており、本願発明における「内部回路動作に適する信号レベル」とは、「ＣＭＯＳレベル」であることは明らかである。
　そして、バッファ回路によって、外部から入力される信号をＣＭＯＳレベルに変換して、メモリの内部動作に適する信号とすることは、例えば、特開平５−４８０２７号公報（「【０００６】【実施例】図４には、この発明が適用されるスタティック型ＲＡＭの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＢｉ−ＣＭＯＳの製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。複数ビットからなるＸ系のアドレス信号ＡＸ０〜ＡＸｉは、Ｘ系アドレスバッファＸＢに入力される。このアドレスバッファＸＢに取り込まれたアドレス信号は、Ｘ系のデコーダ回路ＸＤにより解読され、ここでワード線の選択信号が形成される。このワード線選択信号は、特に制限されないが、ワードドライバＷＤに伝えられる。このようなワードドライバＷＤを設けることにより、多数のメモリセルが結合されることによって比較的大きな負荷容量を持つワード線を高速に選択／非選択に切り換えるようにされる。上記複数ビットからなるＸ系のアドレス信号ＡＸ０〜ＡＸｉはＥＣＬレベルである。アドレスバッファＸＢは、それをＣＭＯＳレベルに変換してデコーダ回路ＸＤに供給する。
　【０００７】複数ビットからなるＹ系のアドレス信号ＡＹ０〜ＡＹｊは、Ｙ系アドレスバッファＹＢに入力される。このアドレスバッファＹＢに取り込まれたアドレス信号は、Ｙ系のデコーダ回路ＹＤにより解読され、ここでデータ線の選択信号、言い換えるならば、カラムスイッチの選択信号が形成される。このカラムスイッチの選択信号は、カラムスイッチ（又はＹセレクタ）ＹＳに伝えられて選択されたデータ線を共通データ線に接続させる。上記複数ビットからなるＹ系のアドレス信号ＡＸ０〜ＡＸｉは、上記同様にＥＣＬレベルである。アドレスバッファＹＢは、それをＣＭＯＳレベルに変換してデコーダ回路ＸＤに供給する。」の記載参照」）、及び、特開平１０−９７７９３号公報（「【００１８】次に上記構成による動作について説明する。アドレス入力端子１０１〜１０８より入力するアドレス信号は、入力バッファ回路１０９でＣＭＯＳレベルに変換され、相補信号１１０〜１１７として次の回路に入力される。次にロウデコード回路１１８において、上記入力アドレス信号から生成した相補信号１１０〜１１４の組合わせにより、ワード選択線１１９〜１２１の内の１本が選択されてＨレベルとなる。同様にカラムデコード回路１５８において、上記入力アドレス信号から生成した相補信号１１５，１１６の組合わせにより、ビット線１２３〜１２６の内の１本が選択されてセンスアンプ回路１６２又は１６３にスイッチングＴｒを介して接続される。」の記載参照）に記載されているように、従来周知の技術事項であるから、刊行物発明の「多数の入力バッファ３〜６」に、「外部から入力され」る「／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各制御信号」をＣＭＯＳレベルに変換する機能を持たせて本願発明のように構成することは、当業者が必要に応じて適宜なし得たものである。
　
　［相違点２について］
　相違点２について検討すると、刊行物発明においても、「入力バッファ１」から発生される「内部クロック信号ＩＣＬＫ」は、「内部回路動作に適する」信号とされることは当然のことと認めるから、この相違点は実質的なものではない。
　
　［相違点３について］
　相違点３について検討すると、外部から入力される外部コマンド信号をクロック信号によってラッチ回路にラッチする際に、クロック信号とのセットアップ及び保持時間マージンの確保のため、前記外部コマンド信号の信号経路に遅延回路を挿入することは、例えば、特開平１０−２０８４６９号公報（図５の「遅延回路５３〜５６」の記載及び段落【０００８】の「ラッチ回路２１〜２４は，ＩＣＬＫに基づき外部コマンド信号をラッチする。これにより，ＣＬＫに対する，外部コマンド信号のセットアップ時間，ホールド時間を規定する。このセットアップ時間，ホールド時間を調整するのが遅延回路５３〜５６である。この遅延回路５３〜５６において，内部クロック発生回路１において，ＣＬＫ，ＣＫＥからＩＣＬＫ信号を生成し，各ラッチ回路２１〜２４に分配するのには，時間がかかるので，ほぼこれに見合う遅延を行う。」の記載参照」）、及び、拒絶査定時に提示した特開平１０−５５６６５号公報（図３の「ＩＮＶ６〜ＩＮＶ１０」の記載及び【００３１】段落の「この同期型半導体記憶装置は、図１に示す同期型半導体記憶装置において、インバータＩＮＶ１１〜ＩＮＶ１３及びＮＡＮＤゲートＮＤ１，ＮＤ２の代りに、インバータＩＮＶ１４，１５、遅延素子ＤＬ１及びＮＯＲゲートＮＲ２を設けた構成となっている。すなわち、入力回路２の出力は、インバータＩＮＶ６の他に、インバータＩＮＶ１４と遅延素子ＤＬ１に入力し、インバータＩＮＶ１４の出力はインバータＩＮＶ１５に入力し、インバータＩＮＶ１５の出力と遅延素子ＤＬ１の出力とがＮＯＲゲートＮＲ２に入力し、ＮＯＲゲートＮＲ２の出力が信号ＣＣＳＡＤＢとしてＮＯＲゲートＮＲ１に入力している。遅延素子ＤＬ１による遅延時間は、例えば、ゲート段数に換算して５段分に相当する値とする。」及び【００３５】段落の「すなわち図３に示す同期型半導体記憶装置においても、本実施の形態では、アドレス信号ＡＤＤから生成される内部信号ＣＡＤＤがイネーブルとなるより早く内部信号ＣＣＳＡＤＢがローレベルとなり、内部信号ＣＡＤＤがディセーブルとなってから内部信号ＣＣＳＡＤＢがハイレベルとなるので、アドレスのセットアップタイム（ｔＡＳ）やホールドタイム（ｔＡＨ）がチップセレクト信号ＣＳＢが制限されることがない。」の記載参照）に記載されているように、従来周知の技術事項であるから、刊行物発明において、外部から入力される多数の命令制御信号と内部クロック信号とのセットアップ及び保持時間マージンの確保を図るに際して、「制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳの各信号」が「クロック信号ＣＬＫに対してセットアップ時間とホールド時間を持つように」することに代え、「多数の入力バッファ３〜６」と「デコーダ回路７」との間に多数の遅延手段を設けて、本願発明のように構成することは、当業者が容易になし得たものである。
　
　［相違点４及び６について］
　相違点４及び６について検討すると、刊行物１の図１及び図４に記載されている「Ｍｏｄｅ　Ｄｅｃ７」の出力であるＭＤＥＣＯＵＴが束線の記号が付されていること、あるいは刊行物１の表１に多数の「モード（Ｆｕｎｃｔｉｏｎ）」が記載されていることから、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」からは、多数の「モード判定信号ＭＤＥＣＯＵＴ」が出力されているものと解され、また、仮に、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」からは、１個の「モード判定信号ＭＤＥＣＯＵＴ」しか出力されていないとしても、半導体メモリにおいて、命令デコーディング手段によって、多数の命令制御信号をデコーディングして多数の内部信号を発生させることは、引用例を示すまでもなく、従来周知・慣用されている事項であり、また、半導体メモリにおいて、モードデコーダによって、多数の命令制御信号をデコーディングして多数の内部信号を発生させることは、例えば、特開平５−４７２００号公報（【００１６】この実施例は、ローアドレスストローブ信号ＲＡＳと同期して同一レベルに変化する内部ローアドレスストローブ信号ＩＲＡＳを出力するＲＡＳ系制御回路１と、カラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥが低レベルの活性化レベルで、ローアドレスストローブ信号ＲＡＳが活性化レベルになると活性化レベル（高レベル）になるテストモード信号ＴＥＳＴを発生するテストモード判定回路２と、アウトプットイネーブル信号ＯＥが低レベルの活性化レベルのときカラムアドレスストローブ信号ＣＡＳが高レベルから低レベルになると高レベルの活性化レベルになるアウトプット制御信号ＯＥＣを出力する内部制御信号発生回路としての出力回路３と、内部ローアドレスストローブ信号ＩＲＡＳ及びテストモード信号ＴＥＳＴが活性化レベルでアウトプット制御信号ＯＥＣが非活性化レベル（低レベル）のとき低のレベル、活性化レベルのとき高のレベルとなる（第２の）内部制御信号ＣＣＭを発生するカウンタチェック判定回路４と、ローアドレスストローブ信号ＲＡＳが活性化レベルに変化するときアドレス入力端子Ａ６，Ａ７に印加される通常の論理レベルの信号ＴＳＣ１，ＴＳＣ２のレベルを取込み内部テストモード選択信号ＩＴＳＣ１，ＩＴＳＣ２として出力するローアドレスバッファ回路５と、テストモード信号ＴＥＳＴが活性化レベルで（第２の）内部制御信号ＣＣＭが低レベルのとき標準テストモードのパラレルテストモード信号ＴＳＴを活性化レベルとし、高レベルのとき内部テストモード選択信号ＩＴＳＣ１，ＩＴＳＣ２のレベルに応じて複数のオプションテストモード信号ＯＰＴ１〜ＯＰＴ４のうちの一つを活性化レベルとするテストモード選択回路としてのテストモードデコーダ６とを有する構成となっている。」の記載参照）、及び、特開平５−３０７６５２号公報（「【００２８】より具体的には、動作モードデコーダ４０６は、アドレスデータ識別信号−Ａ／Ｄが「Ｌｏｗ」、リードライト識別信号Ｒ／−Ｗが「Ｌｏｗ」、イレーズ信号ＥＳが「Ｌｏｗ」であるときに、つまりアドレス設定モードとなった状態にてタイミング信号ＢＣＫが順次、供給されると、アドレスラッチ回路４０２の第１〜第３のレジスタを順次起動させるための選択信号Ｓｓをラッチ回路４０２に供給する。また、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となり、リードライト識別信号Ｒ／−Ｗが「Ｌｏｗ」となり、かつ消去識別信号ＥＳが「Ｈｉｇｈ」となった場合に、つまり消去モードとなった状態にてタイミング信号ＢＣＫが順次供給されると、アドレスラッチ回路４０２の第４および第５のレジスタを順次、起動するための選択信号Ｓｓを送出してラッチ回路４０２の第４および第５のレジスタに消去ブロック数をラッチさせる。また、この動作モードデコーダ４０６は、消去モードにおいて消去シーケンサ４０８へ消去モード信号Ｓｅを送出して消去シーケンサ４０８を起動する。さらに、動作モードデコータ４０６は、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となってライトリード識別信号Ｒ／−Ｗが「Ｌｏｗ」となって、消去識別信号ＥＳが「Ｌｏｗ」となった状態、つまり書込みモードとなるとタイミングクロックＢＣＫ　に応動してライトシーケンサ４１０にライトモード信号Ｓｗを送出する。また、アドレスが読み込まれた後に、アドレスデータ識別信号−Ａ／Ｄが「Ｈｉｇｈ」となって、リードライト識別信号Ｒ／−Ｗが「Ｈｉｇｈ」となったときには、タイミングクロックＢＣＫに応動して、リードシーケンサ４１２へリードモード信号Ｓｒをそれぞれ送出して起動する制御を行なう。この場合、消去識別信号ＥＳは「Ｌｏｗ」となっている。」の記載参照）に記載されているように従来周知の技術事項である。そして、半導体メモリの分野において、「モードデコーダ」と「命令デコーディング手段」とは、いずれも入力された指令信号をデコードして内部で使用する信号を出力する手段である点できわめて類似するものであるから、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」を、多数の内部命令信号を発生する命令デコーディング手段に代えて、本願発明のような「多数の内部命令信号」がデコーディングされる「デコーディング手段」を備えた「内部命令信号発生装置」とすることは、当業者が容易に想到し得た事項である。　
　
　［相違点５について］
　相違点５について検討すると、上記相違点４及び６で検討したとおり、刊行物発明の「モード判定信号ＭＤＥＣＯＵＴを出力するデコーダ回路７」を、「多数の内部命令信号」がデコーディングされる「デコーディング手段」に代えることは、当業者が容易に想到し得た事項である。そして、その際、多数の信号をラッチするためには、多数のラッチ回路を設ける必要があることは当業者にとって自明であるから、刊行物発明において、「ラッチ回路８」を多数設けて、補正発明のように構成することは、当業者が容易になし得たものである。
　
　よって、本願発明は、従来周知の技術事項を勘案することにより刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし４に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。