【事件の表示】
　特願２０００−　　５２９２「シリコン製ＭＯＳトランジスタの製造方法」拒絶査定不服審判事件〔平成１２年　７月２８日出願公開、特開２０００−２０８６０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１２年１月５日(パリ条約による優先権主張１９９９年１月６日、アメリカ合衆国)の出願であって、平成１８年３月２８日付けで拒絶査定がなされ、これに対して同年７月３日に拒絶査定に対する審判請求がなされるとともに、同年８月２日付けで手続補正がなされ、その後、当審において平成２０年１１月１１日付けで審尋がなされ、平成２１年２月１２日に回答書が提出されたものである。
　
第２　平成１８年８月２日付けの手続補正（以下、「本件補正」という。）の却下について
2-1.　補正却下の決定の結論
　平成１８年８月２日付けの手続補正を却下する。
2-2.　理由
2-2-1.　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項１ないし６に係る発明は以下のとおりである。
「　【請求項１】　複数のデジタルＭＯＳトランジスタデバイスと複数のアナログＭＯＳトランジスタデバイスを含み、前記ＭＯＳトランジスタデバイスの各々はゲートしきい値電圧Ｖｔを有するＭＯＳゲート及び前記ＭＯＳゲート下のＭＯＳチャネルを有し、前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する、改良されたシリコンＭＯＳトランジスタ集積回路であって、
　前記アナログＭＯＳトランジスタの各々が、
　（Ａ）第１導電型のシリコン製基板（３１）と、
　（Ｂ）前記シリコン製基板上のゲート誘電体層（３２）と、
　（Ｃ）前記ゲート誘電体層上のポリシリコン製ゲート（３３）と、
　（Ｄ）前記シリコン製基板内の薄くドープしたドレイン領域であるＬＤＤ領域（３４）と、
　前記ＬＤＤ領域は、前記ポリシリコン製ゲートの下に距離ｘのび、
　（Ｅ）前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）と、
　前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび、ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量に変化させる不純物レベルを有し、
　（Ｆ）前記シリコン製ゲートに隣接した側壁スペーサ（３７）と、
　（Ｇ）前記シリコン製基板内のソース領域とドレイン領域（３８）と、
　（Ｉ）前記ソース領域とドレイン領域への電極と、
　（Ｈ）アナログ信号を、前記シリコンゲートに加える手段と
を有することを特徴とする改良されたシリコン製ＭＯＳトランジスタ集積回路。
　　【請求項２】　前記シリコン製基板は、Ｐ型である
ことを特徴とする請求項１記載のＭＯＳトランジスタ。
　　【請求項３】　前記ディプレーション制御注入は、１×１０13〜１×１０14／ｃｍ2の範囲のドーズ量のホウ素で行われる
ことを特徴とする請求項２記載のＭＯＳトランジスタ。
　　【請求項４】　前記ＬＤＤ領域における注入は、５×１０13〜５×１０14／ｃｍ2の範囲のドーズ量のヒ素で行う
ことを特徴とする請求項３記載のＭＯＳトランジスタ。
　　【請求項５】　前記ＬＤＤ領域における注入は、５×１０13〜５×１０14／ｃｍ2の範囲のドーズ量のリンで行う
ことを特徴とする請求項３記載のＭＯＳトランジスタ。
　　【請求項６】　前記トランジスタのチャネル長さは、最小デザインルールの２倍以上である
ことを特徴とする請求項１記載のＭＯＳトランジスタ。」
　
2-2-2.　補正事項の整理
　本件補正により、補正前の請求項１の「前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび、ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量変化させる不純物レベルを有し、」が、補正後の請求項１の「前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび、ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量に変化させる不純物レベルを有し、」と補正された。
　
2-2-3.　本件補正についての検討
　補正前の請求項１においては、ディプレーション制御注入領域が、ゲートしきい値電圧Ｖｔを「５０ｍＶより小さい量変化させる」不純物レベルを有するものであったのに対して、補正後の請求項１においては、ディプレーション制御注入領域が、ゲートしきい値電圧Ｖｔを「５０ｍＶより小さい量に変化させる」不純物レベルを有するものとなった。すなわち、ディプレーション制御注入領域の不純物レベルについて、補正前においては、しきい値電圧Ｖｔの変化量が５０ｍＶより小さいことにより規定しているのに対し、補正後においては、しきい値電圧Ｖｔ自体を５０ｍＶより小さい値に変化させることにより規定している。
　しかしながら、本願の願書に最初に添付した明細書又は図面には、「ディプレーション制御注入領域」が、「ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量変化させる不純物レベルを有」するものであることは記載されているが、「ディプレーション制御注入領域」が、「ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量に変化させる不純物レベルを有」するものである点は記載も示唆もない。
　したがって、本件補正は、本願の願書に最初に添付した明細書又は図面を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであり、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされたものではないから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしていない。
　
2-2-4.　むすび
　よって、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年８月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成１８年２月２日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるとおりのものであり、そのうち請求項１に係る発明は、その請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】　複数のデジタルＭＯＳトランジスタデバイスと複数のアナログＭＯＳトランジスタデバイスを含み、前記ＭＯＳトランジスタデバイスの各々はゲートしきい値電圧Ｖｔを有するＭＯＳゲート及び前記ＭＯＳゲート下のＭＯＳチャネルを有し、前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する、改良されたシリコンＭＯＳトランジスタ集積回路であって、
　前記アナログＭＯＳトランジスタの各々が、
　（Ａ）第１導電型のシリコン製基板（３１）と、
　（Ｂ）前記シリコン製基板上のゲート誘電体層（３２）と、
　（Ｃ）前記ゲート誘電体層上のポリシリコン製ゲート（３３）と、
　（Ｄ）前記シリコン製基板内の薄くドープしたドレイン領域であるＬＤＤ領域（３４）と、
　前記ＬＤＤ領域は、前記ポリシリコン製ゲートの下に距離ｘのび、
　（Ｅ）前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）と、
　前記ディプレーション制御注入領域は、前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび、ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量変化させる不純物レベルを有し、
　（Ｆ）前記シリコン製ゲートに隣接した側壁スペーサ（３７）と、
　（Ｇ）前記シリコン製基板内のソース領域とドレイン領域（３８）と、
　（Ｉ）前記ソース領域とドレイン領域への電極と、
　（Ｈ）アナログ信号を、前記シリコンゲートに加える手段と
を有することを特徴とする改良されたシリコン製ＭＯＳトランジスタ集積回路。」
（以下、「本願発明」という。）
　
第４　刊行物に記載された発明
4-1.　特開平８−２２２７２９号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平８−２２２７２９号公報（以下、「刊行物１」という。）には、図１，図３及び図７とともに以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は、アナログ回路に用いるのに適したＭＩＳ型ＦＥＴ（金属−絶縁膜−半導体型電界効果トランジスタ）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＩＳ型ＦＥＴの断面図を図３に示す。シリコン基板１表面のゲート絶縁膜１０上にゲート電極３を設け、ここに電圧を印加することでチャネル層を誘起させる。チャネル領域表面の不純物濃度は、ソース領域４ａとドレイン領域４ｂの間で一定であり、所望のしきい値が得られる濃度に設定されている。図において、２は素子分離絶縁膜、８は層間絶縁膜、９は金属配線である。」
「【０００４】
【発明が解決しようとする課題】上記従来の技術は、素子を微細化して高性能アナログ回路に使用する場合に問題があった。つまり、アナログ回路では入出力の比例関係、すなわち、リニアリティが重要である。フィードバック回路を前提に考えると利得が大きく、かつ、リニアリティのあるものが要求される。アンプの利得はトランジスタの相互コンダクタンスと出力抵抗（ドレインコンダクタンスの逆数）の積で決定されるので、出力抵抗が大きく、かつ、バイアス条件に対して一定である必要がある。従来の構造の素子を用いたアナログ回路では、微細化すると出力抵抗が減少するため、許す限り長チャネルのＭＩＳ型ＦＥＴを用いていたが、高速作動のためにはやはり微細化が必要である。微細化したＭＩＳ型ＦＥＴではドレイン出力抵抗が減少するため、微細化に見合った利得の向上ができず、また、ドレイン電圧により出力抵抗が大きく変化するため、リニアリティが悪化するという問題があった。
【０００５】本発明の第１の目的は、出力抵抗が大きく、かつ、その値をバイアス条件によらず一定に保つことのできるＭＩＳ型ＦＥＴを有する半導体装置を提供することにある。本発明の第２の目的は、そのような半導体装置の製造方法を提供することにある。」
「【０００６】
【課題を解決するための手段】上記第１の目的を達成するために、本発明の半導体装置のＭＩＳ型電界効果トランジスタは、そのチャネル領域を第１導電型とするとき、チャネル領域の表面不純物濃度がドレイン領域側からソース領域側に近付くに従って高くなる第１導電型の高濃度不純物領域を設けるようにしたものである。
【０００７】この高濃度不純物領域は、チャネル領域のドレイン領域側あることが好ましい。この高濃度不純物領域の表面不純物濃度の最大値は、チャネル領域の他の部分の表面不純物濃度の１．２倍から２倍の範囲の値とすることが好ましい。チャネル領域のソース領域側の表面不純物濃度は、所望のしきい値が得られる濃度とする。また、ドレイン領域と接する部分の表面不純物濃度も、ソース領域側のそれとほぼ等しい濃度とすることが好ましい。」
「【００１０】
【作用】ドレイン出力抵抗を決める第１の要素はドレイン電圧印加時のチャネル長変調である。これはドレイン電圧とチャネルのピンチオフ点の間に印加される電圧によりチャネル領域が空乏化し、実質的なチャネル長が減少してドレイン電流が増加するためである。本発明ではチャネル領域の、好ましくはドレイン領域側に、チャネル領域よりも高濃度な不純物領域が存在するため、ドレイン電圧を印加しても空乏層が広がりにくく、ドレイン電圧を印加するに従い、空乏層はより高濃度のチャネル領域に広がっていくのでさらに空乏化がしにくくなる。従ってドレイン電圧が高い領域でも出力抵抗の低下を抑さえて、ドレイン電圧によらない一定の出力抵抗を得ることができる。」
「【００１１】
【実施例】以下、本発明の実施例を図面を用いて説明する。実施例ではシリコンＭＯＳＦＥＴを用いて説明するが、他の半導体材料を用いたＭＩＳ型ＦＥＴでも動作原理は同じである。また、実施例では主にｎ形ＭＯＳＦＥＴを例に説明したが、用いる不純物を反対導電形に変えれば、同様にｐ形ＭＯＳＦＥＴを形成することができる。
【００１２】〈実施例１〉本発明の第１の実施例の半導体装置の断面図を図１に示す。チャネル領域のドレイン領域側に高濃度領域５が設けられ、ドレイン領域側からチャネル領域の中央部にかけて基板表面の不純物濃度が高くなっている。なお、高濃度領域５のソース側の端はチャネル領域の中央部近傍よりソース領域側に寄ったところにあってもよい。
【００１３】この半導体装置の製造方法を図２を用いて説明する。ｐ型のシリコン基板１を用い、通常のＭＯＳＦＥＴと同様に素子分離領域２を形成する。通常ではここでしきい値調整用のイオン打ち込みをウェーハ全面にウェーハに垂直に行なうが、本実施例ではそれを行なうことなく、熱酸化によりゲート絶縁膜１０を形成し、次ぎにポリシリコンを２００ｎｍ堆積し、リンをイオン打ち込みして高濃度ｎ型ポリシリコンとし、加工して幅０．５μｍのゲート電極３とする。その後、ソース領域が形成される側からボロンの９０ｋｅＶの４５度の斜めイオン打ち込み行なう。イオン打ち込み量は２×１０12／ｃｍ2とした。この工程により、しきい値調整を行なうと同時に高濃度領域５が形成される。次ぎに、ソース領域４ａ、ドレイン領域４ｂをヒ素のイオン打ち込みにより形成し、以下、通常の通り、ＳｉＯ2を堆積して層間絶縁膜８を形成し、金属配線９を形成する。
【００１４】このようにして形成された本実施例のチャネル領域の表面不純物濃度を図４に示す。従来例ではチャネル領域の表面不純物濃度は図４に点線で示すように一定であるが、本実施例ではドレイン側からチャネル中央方向にかけて基板表面濃度が高くなる濃度分布が形成される。」
「【００１７】〈実施例２〉本発明の第２の実施例の半導体装置の断面図を図７に示す。本実施例は長チャネルのＭＯＳＦＥＴの例である。この半導体装置の製造方法の実施例１と異なる点は次ぎの通りである。ゲート電極３を形成する前にしきい値決定用のボロンのイオン打ち込みを全面に行なう。ドーズ量は１．６×１０12／ｃｍ2とした。ゲート絶縁膜１０、ゲート電極３を形成後、高濃度領域５をドレイン側からボロンを４０ｋｅＶで４５度斜めイオン打ち込みして形成する。ドーズ量は１×１０12／ｃｍ2とした。この場合、しきい値はチャネルの大部分を占めるソース側の領域で決定される。また、ゲート電極幅は１μｍとした。本実施例によれば長チャネルのＭＯＳＦＥＴでもドレイン側からチャネル中央部にかけて濃度が高くなる分布が形成され、出力抵抗の向上とバイアス依存性の低減が可能になる。」
　
4-2.　ここで、０００１段落の記載から、図７に示された実施例２に係るＭＯＳＦＥＴが、アナログ回路に用いるのに適したものであることは明らかであるから、当該ＭＯＳＦＥＴは、アナログ回路に用いるＭＯＳＦＥＴ、すなわちアナログＭＯＳＦＥＴを想定したものであると認められる。
　実施例２に係る「ＭＯＳＦＥＴ」については、００１７段落において「この半導体装置の製造方法の実施例１と異なる点」として記された点以外は、実施例１に係るｎ型ＭＯＳＦＥＴと同様に製造されたものである。それゆえ、実施例２に係るＭＯＳＦＥＴは、実施例１に係るＭＯＳＦＥＴと同様に、「ｐ型のシリコン基板１」、ｐ型のシリコン基板１上に「熱酸化により」「形成」された「ゲート絶縁膜１０」、「ゲート絶縁膜１０」上に「高濃度ｎ型ポリシリコン」を「加工して」形成された「ゲート電極３」、「ソース領域４ａ」、「ドレイン領域４ｂ」、並びに「ソース領域４ａ」及び「ドレイン領域４ｂ」にそれぞれ接続される「金属配線９」を備えるものである。また、実施例１に係るｎ型ＭＯＳＦＥＴと同様に、ソース領域４ａ及びドレイン領域４ｂは、ｐ型シリコン基板１への「ヒ素のイオン打ち込みによ」って形成されるものであり、図７からは、ソース領域４ａ及びドレイン領域４ｂがゲート電極３の下にのびていることが見て取れる。
　また、実施例２に係るＭＯＳＦＥＴにおいては、「高濃度領域５」は、ｐ型シリコン基板１への「ボロンのイオン打ち込み」によって形成されているから、ｐ型の領域であることは明らかである。また、高濃度領域５は、００１７段落における「ドレイン側からチャネル中央部にかけて濃度が高くなる分布が形成され」るとの記載、及び図７から見て、ゲート電極３下にのびる長さは、ドレイン領域４ｂよりも長いことは明らかである。
　
4-3.　したがって、刊行物１には、以下の発明が記載されている。
「アナログＭＯＳＦＥＴであって、
ｐ型シリコン基板１と、
前記ｐ型シリコン基板１上のゲート絶縁膜１０と、
前記ゲート絶縁膜１０上に高濃度ｎ型ポリシリコンを加工して形成されたゲート電極３と、
前記ｐ型シリコン基板１内のソース領域４ａ及びドレイン領域４ｂと、
前記ソース領域４ａ及びドレイン領域４ｂにそれぞれ接続される金属配線９と、
前記ｐ型シリコン基板１内のｐ型の高濃度領域５であって、該高濃度領域５がゲート電極３下にのびる長さは、前記ドレイン領域４ｂがゲート電極３下にのびる長さよりも長いものである、
アナログＭＯＳＦＥＴ。」
（以下、「刊行物発明」という。）
　
第５　対比・判断
5-1.　本願発明と刊行物発明を対比する。
・刊行物発明の「アナログＭＯＳＦＥＴ」は、本願発明の「アナログＭＯＳトランジスタ」に相当する。したがって、刊行物発明の「ＭＯＳＦＥＴ」と本願発明の「複数のデジタルＭＯＳトランジスタデバイスと複数のアナログＭＯＳトランジスタデバイスを含み、前記ＭＯＳトランジスタデバイスの各々はゲートしきい値電圧Ｖｔを有するＭＯＳゲート及び前記ＭＯＳゲート下のＭＯＳチャネルを有し、前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する、改良されたシリコンＭＯＳトランジスタ集積回路」とは、「アナログＭＯＳトランジスタ」を含む装置である点で共通する。
・刊行物発明の「ｐ型シリコン基板１」は、本願発明の「第１導電型のシリコン製基板（３１）」に相当する。
・刊行物発明の「ゲート絶縁膜１０」は、本願発明の「ゲート誘電体層（３２）」に相当する。
・刊行物発明の「高濃度ｎ型ポリシリコンを加工して形成されたゲート電極３」は、ポリシリコンにより構成されていることは明らかであるから、本願発明の「ポリシリコン製ゲート（３３）」に相当する。
・刊行物発明の「ソース領域４ａ及びドレイン領域４ｂ」は、本願発明の「ソース領域とドレイン領域（３８）」に相当する。
・刊行物発明の「金属配線９」は、「ソース領域４ａ及びドレイン領域４ｂにそれぞれ接続され」ているから、本願発明の「ソース領域とドレイン領域への電極」に相当する。
・刊行物発明の「ｐ型の高濃度領域５」は、刊行物１の００１０段落に記載されているように、「ドレイン電圧を印加しても空乏層が広がりにくく」するためのものである。一方、本願明細書においては、「ディプレーション層」は「空乏層」を意味するものととらえられるところ、その０００４段落には、「本発明におけるＭＯＳトランジスタ構造は、・・・ドレインのディプレーション幅を減少させている」及び「この付加された注入領域がディプレーション層の拡散を閉じ込めその幅を制限する」との記載があり、ここで「この付加された注入領域」が本願発明における「ディプレーション制御注入領域」にあたるものと認められる。したがって、刊行物発明の「ｐ型の高濃度領域５」と、本願発明の「第１導電型のディプレーション制御注入領域（３６）」とは、同様の機能を奏するものと認められる。そして、刊行物発明の「ｐ型」は、本願発明の「第１導電型」に相当するから、刊行物発明の「前記ｐ型シリコン基板１内のｐ型の高濃度領域５」は、本願発明の「前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）」に相当する。
　
5-2.　したがって、刊行物発明と本願発明とは、
「アナログＭＯＳトランジスタを含む装置であって、
　前記アナログＭＯＳトランジスタの各々が、
　（Ａ）第１導電型のシリコン製基板（３１）と、
　（Ｂ）前記シリコン製基板（３１）上のゲート誘電体層（３２）と、
　（Ｃ）前記ゲート誘電体層上のポリシリコン製ゲート（３３）と、
　（Ｅ）前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）と、
　（Ｇ）前記シリコン製基板内のソース領域とドレイン領域（３８）と、
　（Ｉ）前記ソース領域とドレイン領域への電極と、
を有することを特徴とする装置。」
である点で一致し、以下の点で相違する。
・相違点１
　本願発明は、「複数のデジタルＭＯＳトランジスタデバイスと複数のアナログＭＯＳトランジスタデバイスを含み、前記ＭＯＳトランジスタデバイスの各々はゲートしきい値電圧Ｖｔを有するＭＯＳゲート及び前記ＭＯＳゲート下のＭＯＳチャネルを有し、前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する、改良されたシリコンＭＯＳトランジスタ集積回路であ」るのに対して、刊行物発明は、単体のアナログＭＯＳＦＥＴである点。
・相違点２
　本願発明は、「（Ｄ）シリコン製基板内の薄くドープしたドレイン領域であるＬＤＤ領域（３４）」であって、「前記ＬＤＤ領域は、前記ポリシリコン製ゲートの下に距離ｘのび」たものを備えているのに対して、刊行物発明はそのようなものを備えていない点。
・相違点３
　「前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）」について、本願発明においては、「前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび」るものであるのに対して、刊行物発明においては、「ドレイン領域４ｂがゲート電極３下にのびる長さよりも長いものである」点。
・相違点４
　「前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）」について、本願発明においては、「ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量変化させる不純物レベルを有」するものであるのに対して、刊行物発明においては、不純物レベルについての特定はなされていない点。
・相違点５
　本願発明においては、「（Ｆ）前記シリコン製ゲートに隣接した側壁スペーサ（３７）」を備えるが、刊行物発明においては、そのようなものを備えていない点。
・相違点６
　本願発明においては、「（Ｈ）アナログ信号を、前記シリコンゲートに加える手段」を有しているのに対して、刊行物発明においては、そのような手段の明示がなされていない点。
　
5-3.　当審の判断
　以下、前記各相違点について検討する。
5-3-1.　相違点１について
　ＭＯＳトランジスタがデバイスであることは当然であるから、本願発明における、「デジタルＭＯＳトランジスタデバイス」及び「アナログＭＯＳトランジスタデバイス」が、それぞれ「デジタルＭＯＳトランジスタ」及び「アナログＭＯＳトランジスタ」を包含することは自明である。また、一般に、ＭＯＳトランジスタにＭＯＳＦＥＴが包含されることも自明である。
　ところで、シリコン（Ｓｉ）製基板に形成された、複数のデジタルＭＯＳトランジスタと複数のアナログＭＯＳトランジスタを含む、シリコンＭＯＳトランジスタ集積回路であって、前記アナログＭＯＳトランジスタのチャネル長が、前記デジタルＭＯＳトランジスタのチャネル長よりも長いものは、いずれも本願の優先権主張の日前に日本国内において頒布された、以下の周知文献１及び２にも示されているように周知である。
　
　周知文献１：特開昭６３−３０４６６０号公報には、第１図とともに、以下の記載がある。
「本発明の半導体集積回路装置は、アナログスイッチを構成するＰチャネルＦＥＴとＮチャネルＦＥＴはロングチャネル型デバイスにより形成している。一方、アナログスイッチ以外の他の回路部に使用されるＰチャネルＦＥＴとＮチャネルＦＥＴはショートチャネル型デバイスにより形成している。」（第２頁右上欄第６行ないし第１２行）
「第１図に示すように、本発明の実施例においては、アナログスイッチを構成するＰチャネルＦＥＴ（７），ＮチヤネルＦＥＴ（８）とアナログスイッチ以外の回路部分を構成するＰチャネルＦＥＴ（９），ＮチャネルＦＥＴ（１０）は構造が異なっている。
　すなわち、アナログスイッチを構成するＰチャネルＦＥＴ（７）はロングチャネル型ＦＥＴとしてＮ型Ｓｉ基板（４）上に形成されている。そしてそのチャネル領域の表面に浅くボロンをドープして、閾値電圧Ｖｔpを下げている。またアナログスイッチを構成するＮチャネルＦＥＴ（８）はＰ型ウェル層（５）にロングチャネル型として形成される。そしてそのチャネル領域の表面にリンを浅くドープして、閾値電圧Ｖｔnを下げている。
　一方、インバータを構成するＮチャネルＦＥＴ（９）はＰ型ウェル層（５）にショートチャネル型として形成されている。そしてそのチャネル領域の深い部分にボロンをドープして、パンチスルー電圧の向上を図っている。またインバータを構成するＰチャネルＦＥＴ（１０）は高濃度のＮ型ウェル層（６）にショートチャネル型として形成され、そしてそのチャネル領域の表面にボロンを浅くドープして閾値電圧Ｖｔpを所定の値に設定している。
　すなわち、アナログスイッチを構成するＦＥＴはロングチャネル型で形成し、かつ閾値電圧を低下させて、アナログスイッチの特性を改善しており、一方、インバータを構成するＦＥＴはショートチャネル型で形成し、かつバンチスルー電圧の向上を図る構成となってる。」（第２頁右下欄第６行ないし第３頁左上欄第１４行）
　ここで、「ロングチャネル型ＦＥＴ」のチャネル長が、「ショートチャネル型」のＦＥＴよりもチャネル長が長いことは、「ロングチャネル」及び「ショートチャネル」の語義から明らかである。また、「アナログスイッチ」は、アナログ回路であるから、アナログスイッチを構成するＰチャネルＦＥＴ（７）及びＮチャネルＦＥＴ（８）は、アナログＭＯＳトランジスタであることは明らかである。また、周知文献１に示された「インバータ」は、デジタル回路であるから、インバータを構成するＮチャネルＦＥＴ（９）及びＰチャネルＦＥＴ（１０）は、デジタルＭＯＳトランジスタであることは明らかである。
　
　周知文献２：特開平３−７１６６５号公報には、次の記載がある。
「本発明は半導体装置の製造方法、特に異なる動作速度を有する複数のＭＯＳＦＥＴを同一半導体基板上に形成する方法の改良に関する。
　近年、アナログ回路とデジタル回路が同一半導体基板上に併設されるＭＯＳＩＣが開発されており、このアナログ・デジタル混載型のＭＯＳＩＣにおいては、比較的遅い動作速度を持つアナログトランジスタと、速い動作速度を持つデジタルトランジスタとが同一半導体基板上に混載されることが要求される。
　そこで工程を簡略化してコストの増大を防ぐために、可能な限り同一の工程を用いて低速、高速両方のトランジスタを形成し、且つそれぞれのトランジスタの性能や信頼度を劣化せしめないような製造方法が望まれている。
　
〔従来の技術〕
　前記アナログ・デジタル混載型のＭＯＳＩＣにおいて、アナログトランジスタに用いられる低速ＭＯＳＦＥＴはゲート絶縁膜が厚く長チャネル長を有するＬＤＤ構造のＭＯＳＦＥＴにより構成され、デジタルトランジスタに用いられる高速ＭＯＳＦＥＴはゲート絶縁膜が薄く、短チャネル長を有するＬＤＤ構造のＭＯＳＦＥＴにより構成される。
　このようなゲート絶縁膜が厚く長チャネル長を有する低動作速度の第１のＭＯＳＦＥＴと、ゲート絶縁膜が薄く短チャネル長を有する高動作速度の第２のＭＯＳＦＥＴとを同一半導体基板上に形成する際、従来は下記に第２図（ａ）〜（ｉ）を参照して説明する方法が用いられていた。
　第２図（ａ）参照
　即ち、例えばｐ型シリコン（Ｓｉ）基板１面に素子間分離用のフィールド酸化膜２で画定された上記第１のＭＯＳＦＥＴが形成される第１の素子形成領域３と上記第２のＭＯＳＦＥＴが形成される第２の素子形成領域４とを形威した後、第１、第２の素子形成領域３、４上に第１の熱酸化により５００Å程度の厚い第１のゲート酸化膜５を形成し、第１の素子形成領域３上に第１のポリＳｉ等からなる第１のゲート電極６を形成し、第１の素子形成領域３上をレジストマスク（図示せず）で覆って第２の素子形成領域４上の第１のゲート酸化膜５を選択的にウォッシュアウトした後、レジストマスク（図示せず）を除去し、第２の熱酸化を行って第２の素子形成領域４上に厚さ２００Å程度の薄い第２のゲート酸化膜７を形成する。」（第２頁右上欄第１５行ないし第３頁左上欄第２行）
　
　刊行物発明に係る「アナログＭＯＳＦＥＴ」は、刊行物１の０００１段落に記載されているように「アナログ回路に用いるのに適した」ものとして発明されたものであるから、前述した周知のシリコンＭＯＳトランジスタ集積回路のアナログＭＯＳトランジスタを、刊行物発明に係る「アナログＭＯＳＦＥＴ」とすることは当業者が容易になし得た事項である。
　そして、刊行物発明に係る「アナログＭＯＳＦＥＴ」のみならず、デジタル回路に用いられるＭＯＳＦＥＴも含むすべてのＭＯＳＦＥＴが、本願発明の「ＭＯＳトランジスタデバイス」のように、「ゲートしきい値電圧Ｖｔを有するＭＯＳゲート及び前記ＭＯＳゲート下のＭＯＳチャネルを有」することは、当業者の技術常識であり、前述した周知のシリコンＭＯＳトランジスタ集積回路において、前記アナログＭＯＳトランジスタのチャネル長を、前記デジタルＭＯＳトランジスタのチャネル長よりもどの程度長いものとするかは、各ＭＯＳトランジスタに要求される特性に応じて設定される事項であるから、周知のシリコンＭＯＳトランジスタ集積回路のアナログＭＯＳトランジスタを、刊行物発明に係る「アナログＭＯＳＦＥＴ」とするに当たり、アナログＭＯＳトランジスタのチャネル長を、デジタルＭＯＳトランジスタのチャネル長の２倍以上とすること、すなわち、本願発明のように「前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する」ものとすることは、当業者が適宜になし得る程度の事項である。さらに、本願明細書の発明の詳細な説明の欄の記載からは、チャネル長が「デザインルールの２倍より小さい」「ショートチャネル」のものと、チャネル長が「デザインルールの２倍以上」である「ロングチャネル」のものが存在することは読み取れるが、「デザインルール」とは無関係に「前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタデバイスは２Ｌより長いチャネル長を有する」旨の記載はないから、本願発明のように「デザインルール」と関係なく「前記デジタルＭＯＳトランジスタデバイスはＬに等しいチャネル長を有し、前記アナログＭＯＳトランジスタは２Ｌより長いチャネル長を有する」構成とすることにより格別な作用効果が奏されるとは認められない。
　
5-3-2.　相違点2について
　ＭＯＳＦＥＴにおいて、一般にＬＤＤ領域と称される、基板内に薄くドープしたドレイン領域を形成することは、例えば前記周知文献２に記載されているように、周知慣用されている技術であり、この周知慣用技術を刊行物発明に適用することは、当業者が適宜になし得ることである。そして、ＬＤＤ領域を設ける際には、ＭＯＳゲート電極下に形成されるＭＯＳチャネルと、ＬＤＤ領域が確実に接続されるように、前記ＬＤＤ領域を前記ＭＯＳゲート電極下にのびるように設けることは当然になされる事項である。
　
5-3-3.　相違点3について
　刊行物１の００１０段落に記載されているように、刊行物発明は、本願発明の「前記シリコン製基板内の、第１導電型のディプレーション制御注入領域（３６）」に相当する「高濃度領域５」を、「チャネル領域の、」「ドレイン領域側に」設けることにより、「ドレイン電圧を印加しても空乏層が広がりにくく」しているものである。そして、前述の周知慣用技術であるＬＤＤ領域はドレイン領域の一部にあたるものであるから、前述のごとくＬＤＤ領域を設けたものにあっては、前記「高濃度領域５」が、該ＬＤＤ領域よりチャネル側、すなわち、ＬＤＤ領域がポリシリコンゲート電極下にのびる長さよりも長くポリシリコンゲート電極下にのびる構成とすること、すなわち本願発明のように「前記ポリシリコンゲートの下に距離ｙ（ｙ＞ｘ）のび」る構成とすることは当業者が当然になし得る事項である。
　
5-3-4.　相違点4について
　刊行物１の００１７段落には「ゲート絶縁膜１０、ゲート電極３を形成後、高濃度領域５をドレイン側からボロンを４０ｋｅＶで４５度斜めイオン打ち込みして形成する。ドーズ量は１×１０12／ｃｍ2とした。この場合、しきい値はチャネルの大部分を占めるソース側の領域で決定される。」との記載がなされている。この記載において、「しきい値」は、ＭＯＳＦＥＴについてゲートしきい値電圧を意味する通常の用語であることは当業者にとって自明である。そうすると、刊行物発明のゲートしきい値電圧は「チャネルの大部分を占めるソース側の領域で決定される」ものと認められるから、刊行物発明においても、本願発明の「前記シリコン製基板内の第１導電型のディプレーション制御注入領域（３６）」に相当する前記「高濃度領域５」の不純物濃度によってゲートしきい値電圧は大きくは変化しない、換言すれば、「高濃度領域５」は、「ゲートしきい値電圧Ｖｔを」「小さい量変化させる不純物レベルを有し」ていることは明らかである。
　そして、本願明細書の記載を見ても、本願発明において「ゲートしきい値電圧Ｖｔを変化させる」量を「５０ｍＶより小さい」ものとすることに臨界的意義は見いだせないから、刊行物発明において、「高濃度領域５」を、本願発明のように、「ゲートしきい値電圧Ｖｔを５０ｍＶより小さい量変化させる不純物レベルを有」するものとすることは、当業者が容易になし得た事項である。
　
5-3-5.　相違点5について
　前述の周知慣用技術であるＬＤＤ領域を設けるにあたり、ゲート電極に隣接した側壁スペーサを設けることもまた、周知慣用技術であるから、刊行物発明において、ＬＤＤ領域とともにゲート電極に隣接した側壁スペーサを設けることは、当業者が適宜になし得る事項である。
　
5-3-6.　相違点6について
　刊行物１の０００２段落に、「シリコン基板１表面のゲート絶縁膜１０上にゲート電極３を設け、ここに電圧を印加することでチャネル層を誘起させる。」と記載されているように、ＭＯＳトランジスタのゲート電極に電圧を印加することは当然になされることであり、そのための手段を有することは自明である。また、刊行物発明はアナログＭＯＳトランジスタであるから、そのゲート電極にアナログ信号を印加することは、ごく普通になされることと認められる。
　
　よって、本願発明は、刊行物１に記載された発明、及び従来周知の技術に基づいて、当業者が容易に発明することができたものである。
　
第６　むすび
　以上のとおりであるから、本願は、請求項２ないし６に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。