(57)【特許請求の範囲】
【請求項１】
電源から所定極性の電圧が印加される第１および第２の電源線と、この第１の電源線に接続された複数のトランジスタからなるカレントミラー回路と、前記各トランジスタと前記第２の電源線との間に接続された負荷回路とから構成される電気回路に対して、前記電源が逆接続された場合に当該電気回路を保護する電源逆接続保護回路において、
前記電源が逆接続された場合に通電状態となるように、前記各トランジスタの制御端子同士の共通接続線と前記第２の電源線との間に接続された一方向性通電回路と、
前記第１の電源線と前記共通接続線との間に接続されたバイアス回路とから構成されていることを特徴とする電源逆接続保護回路。
【請求項２】
前記一方向性通電回路は、ダイオードであることを特徴とする請求項１記載の電源逆接続保護回路。
【請求項３】
前記一方向性通電回路は、ショットキーバリアダイオードであることを特徴とする請求項２記載の電源逆接続保護回路。
【請求項４】
前記一方向性通電回路は、ダイオード接続されたバイポーラトランジスタであることを特徴とする請求項１記載の電源逆接続保護回路。
【請求項５】
前記一方向性通電回路はトランジスタであって、その制御端子が前記第１の電源線に接続されていることを特徴とする請求項１記載の電源逆接続保護回路。
【請求項６】
前記一方向性通電回路はＦＥＴであって、そのゲートが前記第２の電源線に接続されていることを特徴とする請求項１記載の電源逆接続保護回路。
【請求項７】
前記バイアス回路は、抵抗であることを特徴とする請求項１ないし６の何れかに記載の電源逆接続保護回路。
【請求項８】
絶縁分離構造を有する集積回路として構成されていることを特徴とする請求項１ないし７の何れかに記載の電源逆接続保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気回路に電源が逆接続された場合に当該電気回路を保護する電源逆接続保護回路に関する。
【０００２】
【発明が解決しようとする課題】
図９には、この種の電源逆接続保護回路をＩＣ（集積回路）に適用した一例が示されている。この図９において、正側の電源端子１と負側の電源端子２との間には、ダイオード３と保護対象となる電気回路４とが直列に接続されている。この電気回路４は、定電流回路５と、カレントミラー回路６と、カレントミラー回路６の負荷回路である機能回路７、８とから構成されており、ＩＣとして極めて一般的に用いられる回路構成となっている。
【０００３】
そして、電源（図示せず）が電源端子１、２に正常に接続（順接続）されて、電源端子１、２間に正規の極性の電源電圧が印加されると、ダイオード３を介して電源から電気回路４に対し電流が供給される。一方、電源が逆接続されて電源端子２の電位が電源端子１の電位よりも高い場合には、ダイオード３により電流が阻止される。従って、たとえ電気回路４が電源端子２側からダイオード３のカソード側に電流を流し得る回路構成となっていても、電気回路４に電流が流れることがなくなり、電源逆接続に対し電気回路４が保護される。
【０００４】
しかしながら、上記電源逆接続保護回路を構成するダイオード３は、電源が順接続された正常動作状態において電気回路４に対しその全動作電流を流さなければならないため、大きな電流容量を必要とする。このため、例えばＩＣ化された回路の場合、チップ面積が増大してコスト高となってしまう。また、電源が順接続されてダイオード３がオン状態となっても、ダイオード３のアノード・カソード間には順方向電圧（例えば４００ｍＶ〜８００ｍＶ）が残存するので、電源電圧が低下した場合において電気回路４が動作を維持できる最低電源電圧（低電圧動作限界）を引き上げてしまうことになる。
【０００５】
これに対し、低電圧動作限界を改善した電源逆接続保護回路が特開平５−２６０６５２号公報に開示されている。図１０には、この電源逆接続保護回路の適用例が示されている。この図１０において、電源端子１と電気回路４との間には、前記ダイオード３に替えてＰＮＰトランジスタ９のエミッタ・コレクタ間が接続されており、そのトランジスタ９のベースと電源端子２との間には抵抗１０が接続されている。
【０００６】
この構成において、電源が順接続されると、抵抗１０を介してトランジスタ９にベース電流が流れ、トランジスタ９はオン状態となって電気回路４に電流が供給される。一方、電源が逆接続されると、トランジスタ９のベースに抵抗１０を介して電源端子２の電位が印加されるので、そのベース・エミッタ間が逆バイアスとなる。その結果、トランジスタ９はオフ状態となり、電気回路４が保護される。
【０００７】
しかしながら、この回路構成においてもトランジスタ９は大きな電流容量が必要なので、チップ面積が増大しコスト高になるという問題は残る。さらに、電源順接続時において、トランジスタ９のエミッタ・コレクタ間には少なくとも飽和電圧（例えば５０ｍＶ〜２００ｍＶ）が残存する。従って、図９に示した構成に対し低電圧動作限界はやや改善されるものの、依然として低電圧動作限界が引き上げられてしまう。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、カレントミラー回路とその負荷回路とからなる電気回路に対して、電源が逆接続された場合に当該電気回路を保護するとともに、簡単且つ低コストに構成できしかも低電圧動作限界を引き上げることのない電源逆接続保護回路を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した手段によれば、電源が逆接続されて第１および第２の電源線に逆極性の電圧が印加された場合、共通接続線と第２の電源線との間に接続された一方向性通電回路が通電状態となり、この一方向性通電回路を介して第１の電源線と共通接続線との間に接続されたバイアス回路に電流が流れる。これにより、バイアス回路の両端に電圧が発生し、共通接続線の電位つまりカレントミラー回路を構成する各トランジスタの制御端子の電位が、第２の電源線の電位に近付く。その結果、負荷回路に接続されるトランジスタの主端子（例えば、コレクタやドレイン）とトランジスタの制御端子（例えば、ベースやゲート）との電位差が小さくなり、トランジスタはオフ状態となる。
【００１０】
つまり、電源が逆接続された場合、カレントミラー回路を構成する各トランジスタ自体がオフ状態となって、逆方向に流れる電流を遮断して電気回路が保護される。従って、従来構成とは異なり、電源逆接続時にその逆電圧を阻止するための新たな素子を付加する必要がなく、構成が簡単になり低コスト化が図られる。また、ＩＣ化する場合にあっても、チップ面積の増加が少ない。
【００１１】
一方、第１および第２の電源線に電源から所定極性の電圧が印加された場合、一方向性通電回路は非通電状態となる。また、第１の電源線と共通接続線との間に接続されたバイアス回路は、カレントミラー回路の動作に悪影響を与えない。これにより、第１の電源線からカレントミラー回路を介して負荷回路に動作電流が供給される。
【００１２】
電源逆接続保護回路は、第１および第２の電源線に介在されるのではなく、第１の電源線と第２の電源線との間に設けられている。従って、電源が正常に接続された場合において、一方向性通電回路に動作電流が流れず、そこでの損失が発生しない。また、当該電源逆接続保護回路を付加しても電気回路に印加される電源電圧が低下することがないので、電源電圧に対する電気回路の低電圧動作限界が引き上げられることもない。
【００１３】
請求項２に記載した手段によれば、一方向性通電回路をダイオードにより構成したので、回路構成が簡単となる。
請求項３に記載した手段によれば、一方向性通電回路を順方向電圧がより小さいショットキーバリアダイオードにより構成したので、電源逆接続時に、カレントミラー回路を構成する各トランジスタの制御端子の電位が第２の電源線の電位に一層近付く。これにより、各トランジスタはより確実にオフ状態になるとともに、負荷回路への逆電圧印加を防止できる。
【００１４】
請求項４に記載した手段によれば、一方向性通電回路を、等価的にダイオードを構成するように接続されたバイポーラトランジスタにより構成したので、回路構成が簡単となる。
【００１５】
請求項５に記載した手段によれば、一方向性通電回路はトランジスタであって、その制御端子は直接または抵抗等を介して第１の電源線に接続されているので、電源逆接続時において、当該トランジスタの制御端子と（第２の電源線に接続された）主端子との間に電圧が印加され当該トランジスタがオン状態となる。このオン状態において当該トランジスタの主端子間電圧（例えばコレクタ・エミッタ間電圧、ドレイン・ソース間電圧：一方向性通電回路の両端電圧に相当）は非常に小さくなるので、カレントミラー回路を構成する各トランジスタの制御端子の電位が第２の電源線の電位に一層近付く。これにより、各トランジスタはより確実にオフ状態になるとともに、負荷回路への逆電圧印加を防止できる。
【００１６】
請求項６に記載した手段によれば、ＦＥＴのゲートと（第２の電源線に接続された）ソースとの間の電圧が０であるため、電源が正常に接続された場合ＦＥＴは非通電状態となる。一方、電源が逆接続された場合には、ＦＥＴのソースとドレインとの関係が入れ替わるため、ＦＥＴは通電状態となる。
【００１７】
請求項７に記載した手段によれば、バイアス回路は抵抗であるので、回路構成が簡単となる。
請求項８に記載した手段によれば、電源逆接続保護回路は絶縁分離構造を有する集積回路として構成されているので、接合分離構造を有するものとは異なり、寄生トランジスタが形成されず、電源逆接続時において貫通電流が流れることを防止できる。
【００１８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の電源逆接続保護回路をＩＣ（集積回路）として構成した第１の実施形態について図１ないし図４を参照しながら説明する。
図１は、ＩＣ内部の電気的構成を概略的に示している。この図１において、ＩＣ１１の正側電源端子１２および負側電源端子１３には、それぞれ、ＩＣ１１の外部に設けられた電源（図示せず）の正側端子および負側端子が接続され（順接続）、ＩＣ１１はその電源から電源電圧ＶＢの供給を受けて動作するようになっている。
【００１９】
正側電源端子１２および負側電源端子１３には、それぞれ、ＩＣ１１内部の各回路に電源電圧ＶＢを供給するための正側電源線１４（第１の電源線に相当）および負側電源線１５（第２の電源線に相当）が接続されている。このうち正側電源線１４には、ＰＮＰトランジスタ１６、１７、１８から構成されるカレントミラー回路１９が接続されている。すなわち、トランジスタ１６、１７、１８の各エミッタは正側電源線１４に接続され、各ベース（制御端子に相当）は共通のベースライン２０（共通接続線に相当）に接続されている。
【００２０】
トランジスタ１６のコレクタと負側電源線１５との間には定電流回路２１が接続され、トランジスタ１７、１８の各コレクタと負側電源線１５との間にはそれぞれ機能回路２２、２３（負荷回路に相当）が接続されている。こうした回路構成は、電気回路においてよく用いられる回路構成であって、特にＩＣにおいては一般的な回路構成である。
【００２１】
さらに、本実施形態の特徴として、正側電源線１４と負側電源線１５との間に、抵抗２４（バイアス回路に相当）とダイオード２５（一方向性通電回路に相当）とからなる電源逆接続保護回路２６が接続されている。ここで、抵抗２４は、正側電源線１４とベースライン２０との間に接続され、ダイオード２５は、ベースライン２０と負側電源線１５との間に負側電源線１５側をアノードとして接続されている。
【００２２】
図２は、図１における定電流回路２１と機能回路２２、２３を具体的に示した電気的構成図である。定電流回路２１は、周知の自己バイアス方式による定電流回路である。トランジスタ１６は２つのコレクタを備えており、その一方のコレクタと負側電源線１５との間にはＮＰＮトランジスタ２７のコレクタ・エミッタ間が接続され、他方のコレクタと負側電源線１５との間にはＮＰＮトランジスタ２８のコレクタ・エミッタ間と抵抗２９とが接続されている。また、ベースライン２０と負側電源線１５との間には、抵抗３０とＰＮＰトランジスタ３１のエミッタ・コレクタ間が接続されている。これらトランジスタ２７、２８、３１の各ベースは、それぞれトランジスタ２８のエミッタ、トランジスタ２７のコレクタ、トランジスタ２８のコレクタに接続されている。正側電源線１４とトランジスタ２７のコレクタとの間には起動用の抵抗３２が接続されている。
【００２３】
トランジスタ１７のコレクタと負側電源線１５との間に接続された機能回路２２は、コンパレータの比較回路部であって、トランジスタ３３、３４からなる差動対と、カレントミラー接続されたトランジスタ３５、３６からなる能動負荷とから構成されている。ＩＣ１１の非反転入力端子３７および反転入力端子３８は、それぞれ抵抗３９、４０を介してトランジスタ３３、３４のベースに接続されている。
【００２４】
機能回路２３は、コンパレータの出力回路部であって、トランジスタ１８のコレクタと負側電源線１５との間には、ＮＰＮトランジスタ４１のコレクタ・エミッタ間およびＮＰＮトランジスタ４２のベース・エミッタ間が接続されている。トランジスタ４１のベースには前記差動対の出力ノードつまりトランジスタ３４のコレクタが接続され、トランジスタ４２のコレクタはＩＣ１１の出力端子４３に接続されている。
【００２５】
さて、上記回路構成を持つＩＣ１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された絶縁分離構造となっている。図３（ａ）および（ｂ）は、それぞれＳＯＩ基板上に形成されたラテラル型ＰＮＰトランジスタの平面図およびそのＸ−Ｘ線に沿った縦断面を模式的に示す斜視図である。
【００２６】
この図３において、ＳＯＩ基板４４は、シリコン基板４５の主表面上に絶縁膜であるシリコン酸化膜４６を介して単結晶のシリコン層４７を設けた構造となっている。また、シリコン層４７には、その表面からシリコン酸化膜４６に達するトレンチ４８が形成されており、互いに絶縁分離された複数の素子形成用の島状領域が区画形成されている。
【００２７】
この島状領域の表層部には、拡散によってＰ型のエミッタ領域４９およびこのエミッタ領域４９を取り囲む矩形閉ループ状のＰ型のコレクタ領域５０が形成されている。この場合、シリコン層４７がベース領域となり、コレクタ領域５０の外部にベースコンタクト領域５１が形成されている。
【００２８】
次に、本実施形態の作用について説明する。
まず、電源が正側電源端子１２および負側電源端子１３に順接続された場合の動作について図２を用いて説明する。この場合、正側電源線１４から起動用の抵抗３２、トランジスタ２８、抵抗２９を介して起動電流が流れると、定電流回路２１は定電流動作を開始する。その定電流値はトランジスタ２７のベース・エミッタ間電圧と抵抗２９の値によって決定され、その電流が、正側電源線１４からトランジスタ１６、２８およよび抵抗２９を介して負側電源線１５に流れる。そして、トランジスタ１６により、トランジスタ２７にもこれと同じ電流が自己バイアス電流として流れる。つまり、トランジスタ２７のコレクタ電流は一定となり、またトランジスタ２７のコレクタ電位も一定となるので、この定電流回路２１は電源電圧ＶＢの変動の影響を受けにくくなっている。なお、トランジスタ３１は、ベースライン２０からベース電流を流し出すためのものである。
【００２９】
この定電流回路２１で生成された定電流は、カレントミラー回路１９を介して、機能回路２２、２３に供給される。機能回路２２、２３はコンパレータを構成し、非反転入力端子３７への入力電圧が反転入力端子３８への入力電圧よりも高い場合にあっては、トランジスタ４１がオン、トランジスタ４２がオフとなり、非反転入力端子３７への入力電圧が反転入力端子３８への入力電圧よりも低い場合にあっては、トランジスタ４１がオフ、トランジスタ４２がオンとなる。
【００３０】
この場合、ベースライン２０の電圧は、トランジスタ１６、１７、１８のベース・エミッタ間電圧をＶｆとしてほぼ（ＶＢ−Ｖｆ）となり、ダイオード２５には逆方向電圧が印加されている。従って、ダイオード２５はオフ状態（非通電状態）となっており、コンパレータの動作に影響を及ぼすことはない。また、抵抗２４も、カレントミラー回路１９の動作に悪影響を及ぼすことはない。
【００３１】
続いて、ＩＣ１１の正側電源端子１２および負側電源端子１３に、それぞれ電源の負側端子および正側端子が接続され（逆接続）、電源からＩＣ１１に逆極性の電源電圧（−ＶＢ）が印加された場合について以下に説明する。こうした逆接続は、例えば当該ＩＣ１１を搭載した車載装置（図示せず）とバッテリー（電源）との結線を誤った場合などに発生する。
【００３２】
この場合、負側電源線１５が正側電源線１４よりも高電位となるため、ダイオード２５には抵抗２４を介して順方向電圧が印加される。その結果、ダイオード２５はオン状態（通電状態）となり、ベースライン２０の電圧は、正側電源線１４の電位を０Ｖとして負側電源線１５の電圧ＶＢよりもＶｆだけ低い電圧（ＶＢ−Ｖｆ）となる。
【００３３】
カレントミラー回路１９を構成するトランジスタ１６、１７、１８はＰＮＰ型であって、逆電圧印加時においてこれらのコレクタ（Ｐ型）・ベース（Ｎ型）間が順方向となる。しかし、コレクタ・ベース間が通電状態となるには上述した電圧Ｖｆにほぼ等しい電圧が必要となるため、ダイオード２５がオンした状態では定電流回路２１や機能回路２２、２３には殆ど電圧が印加されない。
【００３４】
しかも、一般に定電流回路２１や機能回路２２、２３が逆方向（つまり、負側電源線１５からトランジスタ１６、１７、１８のコレクタの向き）に電流を流すためには、回路構成に応じた電圧が必要となる。この電圧は、定電流回路２１の場合、トランジスタ３１のコレクタ・ベース間電圧Ｖｆとなる。従って、ダイオード２５がオンして負側電源線１５とベースライン２０との電位差がＶｆとなった下では、定電流回路２１や機能回路２２、２３に電流が流れることはない。なお、本実施形態における機能回路２２、２３は、負側電源線１５に接続されるトランジスタ３５、３６、４１、４２が全てＮＰＮ型であるため、印加される逆電圧の如何にかかわらず電流は流れない。
【００３５】
結局、電源逆接続により電源線１４、１５間に印加された逆極性の電圧ＶＢは、その殆どをトランジスタ１６、１７、１８のベース（Ｎ型）・エミッタ（Ｐ型）間が阻止する。このベース・エミッタ間は、電源電圧ＶＢ（例えば１２Ｖ〜１６Ｖ）よりも十分に高い耐圧（例えば３０Ｖ）を有している。
【００３６】
ところで、ＩＣの主な構造として、逆バイアスされたＰＮ接合により各素子を電気的に分離する接合分離構造と、絶縁膜等により各素子を分離する絶縁分離構造とがある。
【００３７】
接合分離構造のＰＮＰトランジスタは模式的に図４に示す構造となっている。すなわち、Ｐ型のシリコン基板５２の上に埋込層５３を挟んでＮ型のエピタキシャル層５４が形成され、そのエピタキシャル層５４の表層部にＰ型のエミッタ領域５５、Ｐ型のコレクタ領域５６およびベースコンタクト領域５７が形成されている。各素子間にはアイソレーション分離のためのＰ型の分離領域５８が形成されている。シリコン基板５２および分離領域５８には、当該ＩＣで用いられる最低電位が与えられるようになっている。
【００３８】
しかし、この接合分離構造では、エミッタ領域５５、コレクタ領域５６、エピタキシャル層５４（ベース領域）からなる本来のトランジスタに加え、シリコン基板５２をエミッタ、エピタキシャル層５４をベース、エミッタ領域５５をコレクタとする寄生トランジスタ（図４において破線で示す）が存在している。従って、図１に示す回路構成に接合分離構造を用いると、電源が逆接続された場合に負側電源線１５から正側電源線１４に対し寄生トランジスタを介した貫通電流が流れる。
【００３９】
そこで、本実施形態のＩＣ１１は、上述し且つ図３に示したように後者の絶縁分離構造を用いている。絶縁分離構造では寄生トランジスタは形成されないため、電源逆接続時に寄生トランジスタによる貫通電流が流れることはない。
【００４０】
以上述べたように、本実施形態のＩＣ１１は、正側電源線１４にカレントミラー回路１９が接続され、そのカレントミラー回路１９と負側電源線１５との間に定電流回路２１および機能回路２２、２３（ここではコンパレータ）が接続された回路形態を備えている。この回路形態は、特に特性の揃ったトランジスタを作り込み易いＩＣにおいて多用される一般的なものである。そして、ＩＣ１１の特徴として、正側電源線１４と負側電源線１５との間に、抵抗２４とダイオード２５とからなる電源逆接続保護回路２６が接続されている。
【００４１】
この構成において、ＩＣ１１の正側電源端子１２、負側電源端子１３に対して電源が逆接続された場合、ダイオード２５がオンしてベースライン２０の電位が負側電源端子１３の電位近くにまで引き上げられる。これにより、定電流回路２１および機能回路２２、２３には殆ど電圧が印加されることがなくなり、印加された逆電圧はカレントミラー回路１９を構成するトランジスタ１６〜１８のベース・エミッタ間により阻止される。これにより、ＩＣ１１は、電源逆接続による逆電圧印加から保護される。
【００４２】
この電源逆接続保護回路２６によれば、カレントミラー回路１９自体が逆電圧を阻止するため、その逆電圧を阻止するための新たな素子を付加する必要がない。また、抵抗２４およびダイオード２５は、電源逆接続時にベースライン２０の電位を固定できれば良いため、大きな電流容量を必要としない。このため、電源逆接続保護回路２６は、その構成が簡単となり、チップ面積の増加も殆どなく、低コストでの構成が可能となる。
【００４３】
また、電源逆接続保護回路２６は、ＩＣ１１に電源が順接続された通常動作の場合、ダイオード２５がオフとなるため、ＩＣ１１の本来的な動作に影響を及ぼすことがない。しかも、電源逆接続保護回路２６は、正側電源線１４や負側電源線１５に介在していないため、順接続時において動作電流による電圧低下が発生しない。このため、電源電圧に対するＩＣ１１の低電圧動作限界が引き上げられることがなく、損失の発生もない。
【００４４】
（第２の実施形態）
図５には、本発明の第２の実施形態が示されており、以下これについて前記第１の実施形態と異なる部分について説明する。
すなわち、この実施形態に示すＩＣ５９は、前述したＩＣ１１における電源逆接続保護回路２６に替えて電源逆接続保護回路６０を備えた構成となっている。この電源逆接続保護回路６０は、ベースライン２０と負側電源線１５との間に前記ダイオード２５に替えてＮＰＮトランジスタ６１のコレクタ・エミッタ間が接続されている。一方向性通電回路に相当するトランジスタ６１は、ベースとエミッタとが接続されており（本発明でいうダイオード接続に相当）、等価的に負側電源線１５側をアノードとするダイオードとして機能するようになっている。
【００４５】
この電源逆接続保護回路６０を備えたＩＣ５９に電源が逆接続された場合、トランジスタ６１がエミッタからコレクタの向きに通電状態となり、ベースライン２０の電圧が負側電源線１５の電圧ＶＢよりもＶｆだけ低い電圧にまで引き上げられる。従って、本実施形態のＩＣ５９によっても、第１の実施形態におけるＩＣ１１と同様の作用および効果を得ることができる。
【００４６】
（第３の実施形態）
図６には、本発明の第３の実施形態が示されており、以下これについて前記第１の実施形態と異なる部分について説明する。
すなわち、この実施形態に示すＩＣ６２は、前述したＩＣ１１における電源逆接続保護回路２６に替えて電源逆接続保護回路６３を備えた構成となっている。この電源逆接続保護回路６３は、ベースライン２０と負側電源線１５との間に前記ダイオード２５に替えてＰＮＰトランジスタ６４のコレクタ・エミッタ間が接続されている。そして、このトランジスタ６４のベースは抵抗６５を介して正側電源線１４に接続されている。
【００４７】
ＩＣ６２に電源が順接続された場合、トランジスタ６４のベースには抵抗６５を介して電源電圧ＶＢが印加される。しかし、この電源電圧ＶＢは、トランジスタ６４のベース・エミッタ間にと対して逆方向電圧となるため、トランジスタ６４はオフとなる。
【００４８】
これに対し、ＩＣ６２に電源が逆接続されると、抵抗６５を介してトランジスタ６４のベース・エミッタ間に順方向電圧が印加されるので、トランジスタ６４はオンとなる。この場合、ベースライン２０の電圧は、正側電源線１４の電位を０Ｖとして負側電源線１５の電圧ＶＢよりもトランジスタ６４の飽和電圧Ｖｓａｔ  だけ低い電圧となる。
【００４９】
従って、本実施形態によればトランジスタ６４が一方向性通電回路として動作するので、第１の実施形態と同様の作用および効果を得ることができる。また、上記電源逆接続保護回路６３によれば、電源逆接続時においてベースライン２０と負側電源線１５との電位差が飽和電圧Ｖｓａｔ  （＜Ｖｆ）となるので、定電流回路２１および機能回路２２、２３への電圧印加をほぼ完全に防止することができ、より確実な電源逆接続保護が可能となる。
【００５０】
（第４の実施形態）
図７には、本発明の第４の実施形態が示されており、以下これについて前記第１の実施形態と異なる部分について説明する。
すなわち、この実施形態に示すＩＣ６６は、前述したＩＣ１１における電源逆接続保護回路２６に替えて電源逆接続保護回路６７を備えた構成となっている。この電源逆接続保護回路６７は、ベースライン２０と負側電源線１５との間に前記ダイオード２５に替えてエンハンスメント型のＮチャネルＭＯＳＦＥＴ６８のドレイン・ソース間が接続されている。このＭＯＳＦＥＴ６８のゲートは負側電源線１５に接続されている。
【００５１】
ＩＣ６６に電源が順接続された場合、ＭＯＳＦＥＴ６８のドレインには抵抗２４を介してベースライン２０の電圧（ＶＢ−Ｖｆ）が印加される。しかし、ＭＯＳＦＥＴ６８は、そのゲート・ソース間が短絡されているためにオフとなる。
【００５２】
これに対し、ＩＣ６６に電源が逆接続されると、ドレインに対してソースとゲートが高電位になる。ＭＯＳＦＥＴ６８は、ドレインとソースについて対称構造となっているため、この電圧印加状態でソースからドレインに対して電流が流れ、ベースライン２０の電圧が負側電源線１５の電圧ＶＢよりも電圧ＶＴＨ（ＭＯＳＦＥＴ６８のしきい値電圧）だけ低い電圧にまで引き上げられる。
【００５３】
このように、本実施形態によれば、ＭＯＳＦＥＴ６８が一方向性通電回路として動作するので、しきい値電圧ＶＴＨを低く設定することにより、第１の実施形態と同様の作用および効果を得ることができる。
【００５４】
（第５の実施形態）
図８には、本発明の第５の実施形態が示されており、以下これについて前記第１の実施形態と異なる部分について説明する。
ＩＣ６９内部の回路構成は、前述したＩＣ１１内部の回路構成において正側電源線１４と負側電源線１５との接続形態を逆にしたものとなっている。すなわち、負側電源線１５（第１の電源線に相当）にはＮＰＮトランジスタ７０、７１、７２からなるカレントミラー回路７３が接続され、正側電源線１４（第２の電源線に相当）とこれらトランジスタ７０、７１、７２の各コレクタとの間には、それぞれ定電流回路７４、機能回路７５、７６（負荷回路に相当）が接続されている。さらに、負側電源線１５とベースライン７７（共通接続線に相当）との間、ベースライン７７と正側電源線１４との間には、それぞれ電源逆接続保護回路７８を構成する抵抗７９（バイアス回路に相当）、ダイオード８０（一方向性通電回路に相当）が接続されている。
【００５５】
この構成によれば、ＩＣ６９に対し電源が順接続された場合にはダイオード８０がオフとなり、電源が逆接続された場合にはダイオード８０がオンとなってベースライン７７の電位を正側電源線１４の電位近くにまで引き上げる。従って、本実施形態によっても、第１の実施形態と同様にして、ＩＣ６９は電源逆接続による逆電圧印加から保護される。
【００５６】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
一方向性通電回路は、ダイオード、トランジスタ、ＦＥＴなどの素子に限定されず、要は一方向に対してのみ電流を流す回路であれば良く、特には通電状態において端子間電圧が低いものが好ましい。また、バイアス回路は、抵抗２４、７９に限定されず、電源逆接続時において一方向性通電回路を通電状態にバイアスすることができる回路構成を備えていれば良い。
【００５７】
各実施形態において、定電流回路２１、７４に替えて可変電流回路やその他の電流源を用いても良い。また、機能回路２２、２３は、コンパレータに限られない。カレントミラー回路１９、７３を構成するトランジスタの数は３に限定されない。さらに、カレントミラー回路はＦＥＴにより構成されていても良い。
【００５８】
第１、第５の実施形態において、ダイオード２５、８０としてショットキーバリアダイオードを採用すると良い。これにより、電源逆接続時におけるベースライン２０と負側電源線１５との電位差、ベースライン７７と正側電源線１４との電位差が一層小さくなり、より確実な電源逆接続保護が可能となる。
【００５９】
第２の実施形態において、一方向性通電回路としてダイオード接続されたトランジスタを用いる場合、そのダイオード接続の形態は他の接続形態としても良い。例えば、ベースライン２０と負側電源線１５との間にＮＰＮトランジスタのエミッタ・コレクタ間を接続し、そのベースとコレクタとを接続しても良い。また、ＮＰＮ型のトランジスタに替えてＰＮＰ型のトランジスタを用いても良い。
【００６０】
第４の実施形態において、ベースライン２０と負側電源線１５との間にＰチャネルＭＯＳＦＥＴのソース・ドレイン間を接続し、そのゲートを正側電源線１４またはベースライン２０に接続した回路構成としても良い。
第５の実施形態においても、第２ないし第４の実施形態と同様の構成が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＩＣ内部の概略的な電気的構成図
【図２】ＩＣ内部の具体的な電気的構成図
【図３】絶縁分離構造を模式的に示す図
【図４】接合分離構造を模式的に示す図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】本発明の第３の実施形態を示す図１相当図
【図７】本発明の第４の実施形態を示す図１相当図
【図８】本発明の第５の実施形態を示す図１相当図
【図９】従来技術を示す図１相当図
【図１０】他の従来技術を示す図１相当図
【符号の説明】
１１、５９、６２、６６、６９はＩＣ（集積回路）、１４は正側電源線（第１の電源線／第２の電源線）、１５は負側電源線（第２の電源線／第１の電源線）、１６、１７、１８、７０、７１、７２はトランジスタ、１９、７３はカレントミラー回路、２０、７７はベースライン（共通接続線）、２２、２３、７５、７６は機能回路（負荷回路）、２４、７９は抵抗（バイアス回路）、２５、８０はダイオード（一方向性通電回路）、２６、６０、６３、６７、７８は電源逆接続保護回路、６１、６４はトランジスタ（一方向性通電回路）、６８はＭＯＳＦＥＴ（一方向性通電回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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