(57)【特許請求の範囲】
【請求項１】
基板上部に形成されたダイアモンド層と、このダイアモンド層上に形成された該ダイアモンド層よりも仕事関数の大きい、または該ダイアモンド層を絶縁被覆する被覆層と、この被覆層上に形成された絶縁層と、この絶縁層上に形成されたゲート層と、このゲート層と前記絶縁層とに形成された開口部と、前記被覆層をエッチング加工し、前記被覆層によって電子放出に寄与する有効放出面を前記開口部の径より小径とした前記ダイアモンド層の露出平面とを具備することを特徴とするダイアモンド電子放出素子。
【請求項２】
基板上部に形成されたダイアモンド層上に、該ダイアモンド層よりも仕事関数の大きい、または該ダイアモンド層を絶縁被覆する被覆層を形成し、さらに前記被覆層上に絶縁層、ゲート層を順次形成する工程と、前記ゲート層と前記絶縁層とを内底部に前記被覆層が露出するまでエッチングして開口部を形成する工程と、前記開口部が形成された前記基板上に回転斜め蒸着によりマスク層を形成する工程と、前記マスク層を用いて前記被覆層をエッチングし、前記被覆層によって電子放出に寄与する有効放出面を前記開口部の径より小径とした前記ダイアモンド層の露出平面を形成する工程を備えることを特徴とするダイアモンド電子放出素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子放出素子及びその製造方法に係わり、特にダイアモンド、ダイアモンド状炭素物質、非結晶性ダイアモンド状物質等のような仕事関数が低い材料を電子放出物質として用いたダイアモンド電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、発達したＳｉ半導体微細加工技術を用いて、半導体デバイスと同程度の微細な電界放出型の電子放出素子の開発が行なわれている。その電子放出物質として、最近、ダイアモンド等の低仕事関数材料が注目されている。その理由の一つとしては、Ｍｏ等の高融点金属を３次元的に加工して電子を放出するエミッタを形成する、従来型の電子放出素子と異なり、作製プロセスの容易な平面エミッタが実現できることが上げられる。
【０００３】
図４（ａ）にダイアモンドを用いた平面型電子放出素子の一例を示す。導電性の基板１上にダイアモンドよりなるエミッタ層２、絶縁層３及び導電性のゲート層４が図示のように形成されており、ゲート層４と絶縁層３を貫通して開口部５が形成されている。このようにして構成された素子６上にはアノード電極７が設けられており、真空中でエミッタ２に対しゲート４に、あるしきい値を超えた正電圧を加えると、エミッタ２より電子が放出される。この際、アノード７に加える電圧が低ければ放出された電子はゲート４に向かうが、アノード７に加える電圧が高くなるにつれ、放出された電子はアノード７に向かうようになる。
【０００４】
図４（ｂ）に図４（ａ）の直径Ｄの開口部５におけるエミッタ表面での電界分布Ｅｚ  と放出電流密度Ｊを示す。電界はｒ＝±Ｄ／２のゲート層４の端で最大となり、ｒ＝０の中央で最小となる。電界放出は電界の大きさに強く依存するため、放出電流密度Ｊではこの傾向はさらに大きくなる。このため、放出電流の大部分はｒ＝±Ｄ／２近傍からのものとなる。この部分から出発した電子は直上にゲート層４があるため、大部分がゲート層に収集される。このため、放出電流の大部分はゲート電流となる。このことは制御側の回路に大きな電流が流れることを意味し、効率が大きく低下することになる。
【０００５】
この問題を解決するために以下に述べるような方法が提案されている（特開平８−５５５６４）  。ここに記載されている電子放出素子は図５（ａ）に示すように導電性の基板１上にダイアモンドよりなるエミッタ層２、接触導電層８、絶縁層３及び導電性のゲート層４が図示のように形成されており、ゲート層４、絶縁層３及び接触導電層８を貫通して開口部５が形成されている。
【０００６】
図５（ｂ）に図５（ａ）の直径Ｄの開口部５におけるエミッタ表面での電界分布Ｅｚ  を示す。接触導電層８が絶縁層３の数分の一程度の厚みであれば、電界はｒ＝±Ｄ／２のゲート層の端では０となり、ｒ＝０の中央で最大となる。このため、ｒ＝±Ｄ／２近傍では電界放出が生ぜず、放出電流の大部分は中央部分からのものとなる。この部分から出発した電子は大部分がアノード電極７に収集される。そのため、前述の従来例における効率が低下する問題を回避することができる。
【０００７】
しかしながら、上述したような接触導電層８を有する電子放出素子においては、ｒ＝０の中央における電界のピーク値が減少するため、素子の動作電圧が高くなるという問題が新たに生じることになる。
【０００８】
【発明が解決しようとする課題】
上記従来のダイアモンド等を用いた平面型の電子放出素子においては、ゲート電流が大きく効率が低いという問題を生じていた。また接触導電層を用いた場合は、ゲート電流を減少させ効率を高めることができるが、一方で動作電圧の増大を招くという問題が生じていた。
【０００９】
本発明は、上記課題を解決するためになされたもので、その目的とするところは、動作電圧を増大させることなく、ゲート電流を減少させ、高効率のダイアモンド電子放出素子及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明は、
基板上部に形成されたダイアモンド層と、このダイアモンド層上に形成された該ダイアモンド層よりも仕事関数の大きい、または該ダイアモンド層を絶縁被覆する被覆層と、この被覆層上に形成された絶縁層と、この絶縁層上に形成されたゲート層と、このゲート層と前記絶縁層とに形成された開口部と、前記被覆層をエッチング加工し、前記被覆層によって電子放出に寄与する有効放出面を前記開口部の径より小径とした前記ダイアモンド層の露出平面とを具備することを特徴とするものである。
【００１１】
請求項２記載の発明は、
基板上部に形成されたダイアモンド層上に、該ダイアモンド層よりも仕事関数の大きい、または該ダイアモンド層を絶縁被覆する被覆層を形成し、さらに前記被覆層上に絶縁層、ゲート層を順次形成する工程と、前記ゲート層と前記絶縁層とを内底部に前記被覆層が露出するまでエッチングして開口部を形成する工程と、前記開口部が形成された前記基板上に回転斜め蒸着によりマスク層を形成する工程と、前記マスク層を用いて前記被覆層をエッチングし、前記被覆層によって電子放出に寄与する有効放出面を前記開口部の径より小径とした前記ダイアモンド層の露出平面を形成する工程を備えることを特徴とする方法である。
【００１２】
本発明のダイアモンド電子放出素子においては、電子放出に寄与する有効放出面の径をゲート層の開口径よりも小さくすることにより、電界分布を変えることなく、ゲート層近傍からの電界放出を無くすため、動作電圧を増大させること無く、ゲート電流のみを減らし、高効率の電子放出素子を実現できる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１４】
（第１の参考例）
図１は本発明の参考となる第１の電子放出素子の製造方法を示す図である。
【００１５】
まず図１（ａ）に示すようにＳｉ基板１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ    Ｖａｐｏｒ    Ｄｅｐｏｓｉｔｉｏｎ）法により絶縁層としてＳｉＯ２  層１２を形成し、次にスパッタリング法によりゲート層としてＭｏ層１３を形成する。
【００１６】
次に図１（ｂ）に示すようにレジストを塗布し、露光、現像等の処理によりレジストをパターンニングし、ＲＩＥ（Ｒｅａｃｔｉｖｅ    Ｉｏｎ    Ｅｔｃｈｉｎｇ）により、Ｓｉ面が露出するまでエッチングを行い、開口部１４を形成する。その後、レジストは除去する。
【００１７】
次に図１（ｃ）に示すように基板を回転させつつ、斜め方向よりＡｌを真空蒸着する、いわゆる回転斜め蒸着により、Ａｌ層１５を形成する。この際、図示のように遮蔽効果により開口部１４内のＳｉ面の中央部分にはＡｌ層が形成されないような角度θを用いる。
【００１８】
次に図１（ｄ）に示すようにｓｅｅｄｉｎｇ処理を行う。ｓｅｅｄｉｎｇはダイアモンド成長の核となる微少なダイアモンド粒子を散布する工程であり、例えばダイアモンド粉末を溶かしたエタノール中に基板を浸し、超音波を加え、その後、基板を引き上げ、乾燥させる等の方法により行う。次に例えばＨ３  ＰＯ４  ：ＨＮＯ３  ：ＣＨ３  ＣＯＯＨ：Ｈ２  Ｏ＝８０：５：５：１０の混合水溶液によりＡｌ層１５のみを選択的にエッチング除去する。この結果、Ｓｅｅｄｉｎｇを施された部分はＳｉ面が露出していた１６の部分のみとなる。
【００１９】
次に図１（ｅ）に示すようにＣＶＤ法によりエミッタ層としてダイアモンド層１７を形成する。ダイアモンドの成長はｓｅｅｄｉｎｇされた１６の部分でのみ起こるため、図示のようにゲート開口径よりも小さな径のダイアモンドよりなるエミッタが形成される。
【００２０】
本参考例においては、エミッタとなるダイアモンド層の径がゲート開口径よりも小さくなるように形成されており、その大きさは回転斜め蒸着の角度θを変えることにより制御することができる。このためアノード電流に寄与する開口部の中央部分のみにダイアモンドを形成することができる。ゲート電流に寄与するゲート層の端の部分は仕事関数の大きなＳｉ面なので電界放出は実質的には生じない。従ってゲート電流が小さい高効率の平面型電子放出素子が作製できる。さらに開口部における電界分布は図４に示した従来例とほぼ同一であるため、動作電圧は増大しない。
【００２１】
（実施例）
図２は本発明の一実施形態に係わる電子放出素子の製造方法を示す図である。図２中、図１と対応する部分には同一の符号を付し、それらの詳細な説明は省略する。
【００２２】
まず図２（ａ）に示すようにＳｉ基板１１にｓｅｅｄｉｎｇを行い、エミッタ層としてダイアモンド層１７を形成、次にダイアモンド面を被覆する薄いＭｏ層１８を形成、次に絶縁層としてＳｉＯ２  層１２を形成、次にゲート層としてＭｏ層１３を形成」する。
【００２３】
次に図２（ｂ）に示すようにパターンニングを行い、薄いＭｏ層１８が露出するまでエッチングして、開口部１４を形成する。
【００２４】
次に図２（ｃ）に示すように回転斜め蒸着によりＡｌ層１５を形成する。
【００２５】
次に図２（ｄ）に示すようにＡｌ層１５をマスクとしてＲＩＥにより、薄いＭｏ層１８をエッチングする。
【００２６】
次に図２（ｅ）に示すようにＡｌ層１５を選択的にエッチング除去して、素子が完成する。
【００２７】
本実施形態においては、ゲート層端の近傍が、薄く仕事関数の大きなＭｏ層に覆われており、第１の参考例と同じ効果を得ることができる。ダイアモンドを被覆する層としては絶縁層を用いてもよい。
【００２８】
（第２の参考例）
図３は本発明の参考となる第２の電子放出素子の製造方法を示す図である。図３中、図２と対応する部分には同一の符号を付し、それらの詳細な説明は省略する。
【００２９】
まず図３（ａ）に示すようにＳｉ基板１１にｓｅｅｄｉｎｇを行い、エミッタ層としてダイアモンド層１７を形成、次に絶縁層としてＳｉＯ２  層１２を形成、次にゲート層としてＡｌ層１９を形成、次にＭｏ層２０を形成する。
【００３０】
次に図３（ｂ）に示すようにパターンニングを行い、Ｍｏ層２０及びＡｌ層１９をエッチングした後、ふっ化アンモニウム水溶液を用いてＳｉＯ２層１２をエッチングし開口部１４を形成する。第１の参考例及び本発明の実施形態と異なり、ウェットエッチングにより開口部１４を形成しているので、アンダーカットにより開口部１４の形状は図示のようになる。
【００３１】
次に図３（ｃ）に示すように例えばＨ３  ＰＯ４  ：ＨＮＯ３  ：ＣＨ３  ＣＯＯＨ：Ｈ２  Ｏ＝８０：５：５：１０の混合水溶液によりＡｌ層１９を選択的にエッチングする。この際、Ｍｏ層２０はマスクとして働くので、Ａｌ層１９のエッチングは下面のみで生じ、図示のようにゲート層であるＡｌ層１９の開口径が大きくなる。
【００３２】
次に図３（ｄ）に示すようにＲＩＥによりＭｏ層２０を選択的にエッチング除去し、素子が完成する。
【００３３】
本参考例は本発明の実施形態においてダイアモンドを被覆するのに絶縁層を用いたものと等価であり、第１の参考例や本発明の実施形態に比して、制御性は劣るものの作製プロセスが容易であるという利点を有している。
【００３４】
以上図示の参考例、実施形態を参照して本発明を説明したが、本発明は上記の実施形態に限定されるものではない。本発明の趣旨を逸脱しない範囲で種々変更実施可能である。
【００３５】
【発明の効果】
本発明のダイアモンド電子放出素子及びその製造方法によれば、動作電圧を増大させることなく、ゲート電流を減少させた高効率の電子放出素子を得ることができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の参考となる第１の参考例に係わる第１の電子放出素子の製造方法を示す図である。
【図２】本発明の実施の形態に係わる電子放出素子の製造方法を示す図である。
【図３】本発明の参考となる第２の参考例に係わる第２の電子放出素子の製造方法を示す図である。
【図４】従来の電子放出素子の全体構成を示す断面図と素子の特性を説明するための図である。
【図５】従来の接触導電層を用いた電子放出素子の全体構成を示す断面図と素子の特性を説明するための図である。
【符号の説明】
１                    基板
２                    エミッタ層
３                    絶縁層
４                    ゲート層
５                    開口部
６                    アノード電極素子
７                接触導電層
１１                    Ｓｉ基板
１２                    ＳｉＯ２  層
１３                    Ｍｏ層
１４                    開口部
１５                    Ａｌ層
１６                    ｓｅｅｄｉｎｇされた部分
１７                    ダイアモンド層
１８                    薄いＭｏ層
１９                    Ａｌ層
２０                    Ｍｏ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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