【事件の表示】
　平成１０年特許願第１７８５５９号「画像処理装置」拒絶査定不服審判事件〔平成１２年　１月１４日出願公開、特開２０００−　１１１９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年６月２５日の出願であって、平成２０年１月２１日付けで拒絶査定がなされ、これに対し、同年２月２８日に拒絶査定に対する審判請求がなされるとともに、同年３月３１日付けで手続補正がなされたものである。
　
２．平成２０年３月３１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２０年３月３１日付けの手続補正を却下する。
　
［理由］
２−１．補正後の本願発明
　平成２０年３月３１日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲の請求項１は、
「複数に分割された複数の記憶モジュールを有し、各記憶モジュールが異なる、少なくとも、赤、緑、青（Ｒ，Ｇ，Ｂ）カラーと深さ（ｚ）データを含むピクセルの画像データを記憶する記憶回路と、
　上記記憶モジュール毎に対応して分割された複数のピクセル処理モジュールを有し、各ピクセル処理モジュールが対応する各記憶モジュールに対し
て、上記Ｒ，Ｇ，Ｂカラーのリード／モディファイ／ライト処理を行うためピクセルの画像データの読み出しと書き戻し、および、上記深さデータの読み出しと該読みだした深さデータを比較してその結果を書き戻すピクセルの画像処理の全てを行う、ロジック回路と
　を有し、
　上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され、
　上記複数の記憶モジュールを有する上記記憶回路および上記複数のピクセル処理モジュールを有する上記ロジック回路が一つの半導体チップ内に混載されている、
　画像処理装置。」
と補正された。
　本件補正は、「ピクセルの画像データ」が「少なくとも、赤、緑、青
（Ｒ，Ｇ，Ｂ）カラーと深さ（ｚ）データを含むピクセルの画像データ」と限定されたので、少なくとも特許請求の範囲の減縮を目的としたものであ
る。
　そこで、本件補正後の前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下、「平成１８年改正前特許法」という。）１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
２−２．引用例
　原査定の拒絶の理由に引用された特開平１０−６５１２４号公報（以下、「引用例」という。）には、図面とともに以下の記載がなされている。
　
（１）「【０００１】
【発明の属する技術分野】本発明は、メモリを集積した半導体集積回路装置に係わり、特に複数のデータ入出力線（I/O線）のようなデータ伝送線をも
つメモリと、論理回路とを同一の半導体チップ上に集積した半導体集積回路装置に適用して有効な技術に関する。」
　
（２）「【０００８】第二の課題は同一の半導体チップに集積するDRAMなどの高集積メモリと論理回路との結合回路に関する。DRAMなどの高集積メモリと論理回路とを同一の半導体チップに集積する場合には、それを単に集積しただけでは個別チップに対して大きなメリットが生じにくい。コストと要求性能を考慮すると、1cm角程度の半導体チップ上に大容量のメモリと大規模
な演算回路等の論理回路とを集積し、両者の間の結合線の本数を数百本以上確保できるようにしておき、データ転送速度を例えば１GigaByte/sec以上のような高速度にできることが望ましい。すなわち、メモリと論理回路とを結合する結合回路として、高速かつ高集積でメモリと論理回路（演算回路）との間のデータ転送経路を様々に切り換えるようにできることが望ましい。
【０００９】上記第一の従来技術は、必要に応じてDRAMマクロの数を増減することにより、メモリ容量を可変にすることをができるので、上記第一の課題にある程度応えることができる。しかし、上記第一の従来技術では、DRAMマクロの数に比例してI/O線の本数が変化してしまうので、I/O線の本数とメモリ容量を自由に設定できないという問題をもつ。」
　
（３）「【００２９】図１の右下に上述のような設計によって得られるチップの例が２つ示されている。半導体チップLSI-Aは、それぞれ図の左側に配
置されたメモリコアMRと、図の右側に配置された論理回路LCとの間に転送回路TGを配置し、メモリコアMRと論理回路LCとを転送回路TGによって結合するようにした４つのブロックA,B,C,Dを設け、その中心にチップ全体を制御す
る制御回路CCを配置したものである。これに対し、半導体チップLSI-Bは、
メモリコアMRと論理回路LCを転送回路TGで結合したブロックA,Bを２つ並べ
て、中心にチップ全体を制御する制御回路CCを配置したものである。
【００３０】本発明では、もちろん一つのメモリコアMRを用いるチップも実現できるが、図示の例のように複数のブロックを集積するチップも容易に設計できる。その場合、各ブロックのメモリコアMR、論理回路LCを異なるものとしてもよいし、同一の構成にしてもよい。前者は、異なる処理を同一の
チップで並列に行なうものに適しており、後者は、同一の処理を並列に行なうものに適している。特に後者は、グラフィックス、自然画像処理、ニューラルネットワークなど並列動作が可能な処理を行なうものに適している。
【００３１】半導体チップLSI-A,LSI-BのどちらもメモリコアMRとデータの
授受を行なう論理回路LCをメモリコアMRに近接配置することとなるため配線遅延の影響が少なく高速のデータ転送が実現できる。また、制御回路CCから各ブロックへの距離が半導体チップLSI-Bでは等しく、半導体チップLSI-Aでも差が少ないので、制御信号のスキューが小さくできるという利点があ
る。」
　
（４）「【００８８】図１８には、本発明を３次元コンピュータグラフィックス（以下3D-CGと記す）の描画処理を行うLSIでのデータ転送に応用した例が示される。
【００８９】転送回路TGは、図１８の（ａ）においてボックス形状をもって表示されている。転送回路TGは、前述の例と同様に、メモリコアMRと論理回路LCとの間に設けられる。転送回路TGの基本転送パターンは、基本的には図３と同様であるので、以下の説明では図３の転送パターン符号Pｉを流用す
る。ここで、RGB-A, RGB-Bは、画素AおよびBの色を示すデータであり、Z-A, Z-Bは画素AおよびBの奥行き座標を示すデータで有り、特に制限されない
が、各々16bit長である。
【００９０】図１８には、Z比較、アルファブレンド及び画面クリアの各転
送パターンが合わせ示されている。
【００９１】3D-CGでは、Z比較という特別な処理がよく行われる。これは、よく知られているように新しくメモリへ画素の書き込みを行う場合、同じ位置の画素とZ値を比較して小さければ書き込み、大きければ書き込まないと
いう処理である。このような処理を画素Aについて行う場合、図１８（ｂ）
に示されるように、まず、転送パターンをP5として、メモリコアMRに既に記憶されているZ値Z-Aoldを読み出す。続いて、論理回路LCで新しい画素のZ値Zinと比較してZinが小さければ、新しい画素のRGBとZ値の書き込みを行う。ここで、転送パターンをP2に切り替えれば、RGBとZ値を並列に書き込むことができる。画素Bの場合には転送パターンP7とP3を用いればよい。すなわ
ち、この場合、転送パターンP7、P3の使用によって画素Ｂに対するＺ値及びRGBデータに対し、画素Aのときの論理回路LC側のI/O線LIOiと同じI/O線が使用される。なお、RGB値が3ByteでZ値が2Byteなどとビット数が異なる場合には、転送回路TGの基本転送パターンを3Byte単位として、Z値を扱う場合には図１６に示されるようなバイトごとのイネーブル信号を設けてマスクをかければよい。
【００９２】3D-CGでは、さらにアルファブレンド処理という透明感を表わ
す処理がある。これを行うには図１８の（ｃ）に示されるようにすればよ
い。アルファブブレンド処理は、よく知られているように新しくメモリへ画素の書き込みを行う場合、同じ位置の画素を読み出し、その読み出した画素データと新しい画素とを所望の係数αで重み付けして加算し、求められた画素データをメモリコアの同じ位置に書き込むいう処理である。このような処理を画素Aについて行う場合、図１８（ｃ）に示されるように、まず、転送
パターンをP4として、メモリコアMRに既に記憶されているRGB-Aoldを読み出す。続いて、論理回路LCで新しい画素のRGBinと係数αで重み付けして加算
し、書き込みを行う。転送パターンは、P4のままでよい。画素Bの場合に
は、画素Aに対するI/O線と同じI/O線を介して論理回路LCとのデータの授受
を行うことから転送パターンP6を用いればよい。この場合もしも論理回路LCに重み付け加算を行う演算回路が一つしかない場合には、バイトごとのイ
ネーブル信号を設けることによってRとGとBの1Byteづつアルファブレンド処理を行うことができる。
【００９３】さらに画面クリアという処理も高速にできる。この処理では、メモリコアMR内のデータの初期化を行う。通常RGBについては、最小値か最
大値、Z値については、奥行の最大になる最大値の書き込みを行う。図１８
（ｄ）に示される実施例では、２つの画素分のI/O線があるので、転送パ
ターンP1を利用すれば、２画素同時に書き込みが行えるため、高速にクリア処理ができる。さらに、図１８には示していないが、転送パターンP0とイ
ネーブル信号を使えば２画素のRGBを同時に読み出すこともできるので高速
の画面表示も行うことができる。以上述べたように、本発明の転送回路TGを用いれば高速の3D-CG描画処理を行うことができる。」
　
　したがって、引用例には次の発明（以下「引用発明」という。）が記載されているといえる。
　
「メモリコアMRと論理回路LCを転送回路TGで結合したブロックA,Bを２つ並
べ、
　メモリコアMRとデータの授受を行なう論理回路LCをメモリコアMRに近接配置した、
　グラフィックスの並列動作が可能な処理を行なうものに適した、メモリコアMRと、論理回路LCとを同一の半導体チップ上に集積した半導体集積回路装置。」
　
２−３．対比
　引用発明の「メモリコアMR」は、データを記憶する機能の点で、本願補正発明の「記憶モジュール」と共通し、２つの「メモリコアMR」は記憶回路を構成しているといえる。
　引用発明の「論理回路LC」は、メモリコアMRとデータの授受を行なうのであるから、結合された対応するメモリコアMRのデータを処理するものであ
り、記憶モジュール毎に対応して分割された複数の処理モジュールといえる点で、本願補正発明の「ピクセル処理モジュール」と共通し、２つの「論理回路LC」は、ロジック回路を構成しているといえる。
　引用発明の「メモリコアMRとデータの授受を行なう論理回路LCをメモリコアMRに近接配置した」とする点は、本願補正発明の「上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され」とする点に対応
し、「グラフィックスの並列動作が可能な処理を行なうものに適した、メモリコアMRと、論理回路LCとを同一の半導体チップ上に集積した半導体集積回路装置」は記憶回路およびロジック回路が一つの半導体チップ内に混載されている画像処理装置といえる。
　また、「グラフィックスの並列動作が可能な処理を行なうものに適した」ものであるから、各「メモリコアMR」は異なるデータを記憶するはずであ
る。
　したがって、本願補正発明と引用発明とを対比すると、次の点で一致す
る。
　
「複数に分割された複数の記憶モジュールを有し、各記憶モジュールが異なるデータを記憶する記憶回路と、
　上記記憶モジュール毎に対応して分割された複数の処理モジュールを有したロジック回路と
　を有し、
　上記対応する各記憶モジュールと各処理モジュールとが近接配置され、
　上記複数の記憶モジュールを有する上記記憶回路および上記複数の処理モジュールを有する上記ロジック回路が一つの半導体チップ内に混載されている、
　画像処理装置。」
　
　また次の点で相違する。
　
　相違点１
　本願補正発明では、記憶モジュールが「少なくとも、赤、緑、青（Ｒ，
Ｇ，Ｂ）カラーと深さ（ｚ）データを含むピクセルの画像データ」を記憶
し、処理モジュールが「対応する各記憶モジュールに対して、上記Ｒ，Ｇ，Ｂカラーのリード／モディファイ／ライト処理を行うためピクセルの画像
データの読み出しと書き戻し、および、上記深さデータの読み出しと該読みだした深さデータを比較してその結果を書き戻すピクセルの画像処理の全てを行う」ピクセル処理モジュールであるのに対して、引用発明では、記憶するデータ及び処理の内容についての具体的な特定がない点。
　
　相違点２
　本願補正発明と引用発明とは、「上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され」とする点で変わりはないが、引用発明では「転送回路TG」を介して近接配置されており一応の相違がある点。
　
２−４．相違点に対する判断
２−４−１．相違点１について
　引用例には、上記２−２．（４）のように、３次元コンピュータグラ
フィックスの描画処理を行うことが記載されている。
　上記描画処理は、画素のRGB値とZ値の読み出し及び書き込みのほかに、新しくメモリへ画素の書き込みを行う場合、同じ位置の画素とZ値を比較して
小さければ書き込み、大きければ書き込まないという処理であるZ比較、及
び、新しくメモリへ画素の書き込みを行う場合、同じ位置の画素を読み出
し、その読み出した画素データと新しい画素とを所望の係数αで重み付けして加算し、求められた画素データをメモリコアの同じ位置に書き込むアル
ファブレンド処理についても記載されており、「メモリコアMR」で画素の
RGB値とZ値を記憶すること、及び「論理回路LC」でRGB値のリード／モディ
ファイ／ライト処理を行うための画素の画像データの読み出しと書き戻し、及び、Z値の読み出しと該読みだしたZ値を比較してその結果を書き戻す画素の画像処理を行うことが示されているといえる。
　引用発明の「メモリコアMR」及び「論理回路LC」も、上記描画処理と同様のデータ及び処理とすることに困難な点はないから、引用発明において、相違点１を本願補正発明と同様のものとすることは、当業者が容易になしえることである。
　
２−４−２．相違点２について
　本願補正発明においては、「上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され」としているが、その具体的な配置については何ら特定されていないから、「近接配置」といえるものであれば、どのような配置のものであってもよいといえる。
　例えば、本件補正の請求項２には、
「【請求項２】
　上記対応する各記憶モジュールと各ピクセル処理モジュールとの近接配置は、上記画像データのやり取りを行うパスが最短になるように、近接配置されている、
　請求項１記載の画像処理装置。」
と記載されており、「最短になるように」との限定のない、本件補正の請求項１に記載された事項によって特定される本願補正発明は、最短になるように近接配置されているもの以外を含むことは明らかである。
　引用発明において「近接配置」することは、上記２−２．（３）のように引用例に明示的に記載されており、「転送回路TG」を介して近接配置されているとしても、この点で実質的な相違があるとはいえない。
　
　なお、記憶回路とロジック回路が一つの半導体チップ内に混載されたものにおいて、記憶回路とロジック回路とを、転送回路のような結合回路を介することなく接続することは、周知のことである。
　例えば、原査定の拒絶の理由に引用された特開平８−２４１９６３号公報には、ＤＲＡＭマクロセルと論理セルとを同一チップに混載した半導体集積回路装置について、
「【００３４】
　ＤＲＡＭマクロセル１４と論理セル１６とレシーバ回路とオフチップドライバ回路とは図示しない内部配線によって接続されている。」
と記載されている。
　また、引用例にも上記２−２．（２）のように、
「すなわち、メモリと論理回路とを結合する結合回路として、高速かつ高集積でメモリと論理回路（演算回路）との間のデータ転送経路を様々に切り換えるようにできることが望ましい。」
と、データ転送経路を様々に切り換えることが必須でないことが示され、
「しかし、上記第一の従来技術では、DRAMマクロの数に比例してI/O線の本数が変化してしまうので、I/O線の本数とメモリ容量を自由に設定できないという問題をもつ。」
と記載され、これらのことは、引用例の図２を例にとれば、複数のI/O線MIOiをもつメモリコアMRと複数のI/O線LIOiをもつ論理回路LCとを、転送回路TGを介することなく直接接続するためには、I/O線MIOiの本数とI/O線LIOiの本数とを一致させる必要があるので、I/O線の本数とメモリ容量を自由に設定できないことを意味するものといえる。
　
２−４−３．備考（平成２１年４月２０日付け回答書について）
　請求人は、平成２１年４月２０日付け回答書において、
「　ｃ．前置報告書（３）、請求項１の記載内容と、引用文献１の第１具体例との対比において、引用文献１に記載されている、「メモリコアＭＲと、論理回路ＬＣとの間に、制御回路によって制御される多くのスイッチとバッファとを含み、回路構成が複雑で配線長が長い転送回路が存在すること」について、 
　　ａ．「請求項１に係る本願発明も、引用文献１に記載されている技術を包含しうる、たとえば、転送回路を含み得る。」との指摘については、  　　　請求項１の要件Ｃを、下記のごとく解釈すべきと存じます。 
 　『要件Ｃ、上記対応する各記憶モジュールと各ピクセル処理モジュール
とが（直接）近接配置され、』 」
と主張している。
　しかし、請求項１において「上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され」との補正は、平成２０年３月３１日付けの手続補正によりなされたものであり、「引用文献１」である引用例は、それより前の平成１９年１０月４日付けの拒絶理由通知書で引用されたものである。
　したがって、特許請求の範囲の記載を、それが補正される前に示された引用例との相違を示すために、それが補正された後に、その記載よりさらに限定して解釈する正当な理由は認められないから、上記主張は採用できない。
　
　なお、仮に、発明の詳細な説明又は図面の記載から、本願補正発明が上記の点について、「上記対応する各記憶モジュールと各ピクセル処理モジュールとが直接近接配置され」とされるべきものであるとすると、本件補正の請求項１に記載された事項によって特定される本願補正発明は「上記対応する各記憶モジュールと各ピクセル処理モジュールとが近接配置され」と特定されるだけで、「直接近接配置」でないものも含むことから、発明の詳細な説明に記載されたものではなく、その特許請求の範囲の記載は特許法第３６条第６項第１号に規定する要件を満たさないので、本願補正発明は独立して特許を受けることができないことになり、本件補正はいずれにしても却下されるべきものである。
　
２−５．むすび
　したがって、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成２０年３月３１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年１２月１７日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「複数に分割された複数の記憶モジュールを有し、各記憶モジュールが異なるピクセルの画像データを記憶する記憶回路と、
　上記記憶モジュール毎に対応して分割された複数のピクセル処理ブロックを有し、各ピクセル処理ブロックが対応する各記憶モジュールと画像データのやり取りを行い、当該画像データのピクセルの画像処理の全てを行う、ロジック回路と
　を有し、
　上記複数の記憶モジュールを有する上記記憶回路および上記複数のピクセル処理ブロックを有する上記ロジック回路が一つの半導体チップ内に混載されている、
　画像処理装置。」
　
　原査定の拒絶の理由に引用された特開平１０−６５１２４号公報の記載事項は、前記のとおりである。
　そして、本願発明は、「ピクセルの画像データ」、「ロジック回路」、及び配置に関して、本願補正発明のような特定がないものであるから、本願補正発明と同様、引用発明に基づき当業者が容易に発明をすることができたものである。
　
　以上のとおり、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。