(57)【特許請求の範囲】
【請求項１】
入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現在の現用系データを出力させるべく該データの選択を示すメインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値ｘを出力するサブカウンタと、
前記変化するサブカウント値ｘを受信する毎にカウント値γ±ｘを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値ｘの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えることを特徴とするビット位相制御装置。
【請求項２】
請求項１記載のビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ＋ｘ又はγ−ｘのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信システム等に用いられる、ビット位相制御装置及び制御方法に関する。
【０００２】
【従来の技術】
近年通信システムの高速化が進んでいる。それに伴って、機器間での同期確立が、技術開発の重要なテーマになっている。特に、シリアルデータ受け入れの場合は、データの両端に存在する不定領域が、問題になりやすい。この不定領域を避けて、正確なデータを取り込むためには、正確な位相同期が必要とされる。
この問題を解決するための技術として、特開平9-247133号（発明の名称、ディジタル信号再生装置、出願人、日本電信電話株式会社、株式会社日立製作所）が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記、従来の技術においても、正確な位相同期を確立するために、無視できない程度の、制御時間が必要とされていた。
通常、データの伝送速度に比して位相同期制御の速度は極めて遅い。その結果、位相同期を確立するまでの間、かなりのデータ量が、廃棄される場合も発生した。
この問題を解決するための、制御時間短縮化が、大きな解決課題として残されていた。
【０００４】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
入力データを一定時間で順次遅延させ、各遅延させた入力データを現用系データ及び予備系データとして選択出力可能な可変位相遅延部を制御して前記現用系データのいずれかをクロックに同期させて出力するためのビット位相制御装置であって、
前記クロックに同期する現在の現用系データを出力させるべく該データの選択を示すメインカウント値γを前記可変位相遅延部に供給するメインカウンタと、
遅延量に対応して変化するサブカウント値ｘを出力するサブカウンタと、
前記変化するサブカウント値ｘを受信する毎にカウント値γ±ｘを前記可変位相遅延部に供給して前記予備系データの遅延量を指定するプラス・マイナス演算器と、
前記サブカウント値ｘの変化による前記予備系データの両側エッジを検出し、検出された両側エッジ位置に基づいて前記クロックに同期する次の現用系データを選択するためのメインカウント値γを前記メインカウンタに設定する制御部とを備えることを特徴とするビット位相制御装置。
【０００５】
〈構成２〉
請求項１記載のビット位相制御装置において、
前記制御部は、前記プラス・マイナス演算器の出力するカウント値γ＋ｘ又はγ−ｘのいずれかが前記可変位相遅延部のデータ選択の限界値と判定すると、該プラス・マイナス演算器を制御して非限界のカウント値のみを出力させることを特徴とするビット位相制御装置。
【０００６】
【発明の実施の形態】
外部からジッタ成分を含んだ入力データを受け入れて、この入力データを、現実の受信データとして外部に出力する現用系データと、この現用系データの位相制御に用いる予備系データに２分割し、その位相を別々に可変させる可変位相遅延部と、装置内部のクロック信号と、上記現用系データと、上記予備系データとを受け入れて、その位相差を検出する位相比較部と、上記現用系データと、上記予備系データを切り替えて出力データとして出力するデータ出力制御部とを備えた、例えば、上記特開平9-247133号に開示されているビット位相同期回路に本発明によるビット位相制御装置が配置される。
【０００７】
本発明によるビット位相制御装置は、上記可変位相遅延部の、遅延量の初期値を選択するメインカウント値γをメインカウントに設定して、動作を開始する。この初期値は通常全遅延量のほぼ中心値に定められる。同時にサブカウント値χをサブカウンタに設定する。プラス・マイナス演算器を用いて、メインカウント値γを中心にして、現用系データに対する、予備系データの位相差を交互にγ＋χと、γ−χに切り替えながら、χを増加させる。この動作によってクロック信号に対する現用系データの位相変化を監視する。位相変化が検出された時は、メインカウント値γを変更して、クロック信号に対する現用系データの位相差を正常に維持する。
【０００８】
仮に、メインカウント値γが変化して、上記全遅延量の片方、例えば、遅延量の少ない方に偏ったと仮定する。上記予備系データの位相差を前記γ−χに設定したときに、サブカウント値χの限界が検出されたと仮定する。この時プラス・マイナス演算器のマイナス演算を停止させて、そのままサブカウント値χを増加させる。その結果予備系データの位相は、上記全遅延量の中心値に向けて戻り始める。ついに予備系データの位相が現用系データの位相に対して、所定の位相差を持つ状態になったとき、上記メインカウント値γに、上記サブカウント値χを加算し、サブカウント値χを０にリセットする。その後切替スイッチを切り替えて現用系データと、予備系データを切り替える。
【０００９】
以下、本発明を図示の実施の形態について詳細に説明する。
図１は、本発明のビット位相制御装置のブロック図である。
本発明の説明をする前に、本発明によるビット位相制御装置が、構成要素の一つとして配置される、ビット位相同期回路の概要について図を用いて説明する。
図２は、ビット位相同期回路のブロック図である。
図より、ビット位相同期回路は、ビット位相制御装置１と、可変位相遅延部２１と、位相比較部２２と、データ出力制御部２３を備える。
【００１０】
可変位相遅延部２１は、外部から入力データＤinを受け入れて、その位相を遅延させる部分である。その内部に、セレクタＡ１と、セレクタＡ２と、ＤＬＹ−１〜ＤＬＹ−ｎまでｎ個、従属接続された遅延線を備える。従属接続された遅延線は、入力データＤinを受け入れてＤＬＹ−１〜ＤＬＹ−ｎまで、遅延時間ｔｄずつ加算して遅延させる。セレクタＡ１と、セレクタＡ２は、従属接続された遅延線の個々の接続部から、それぞれ、遅延時間が加算されたデータＤ０〜Ｄｎの、いずれか一つを受け入れる。このデータの選択は、ビット位相制御装置１の制御に基づいて行われる。このデータをそれぞれ、現用系データＤｒ、または、予備系データＤｐとして出力する。ここで現用系データＤｒとは、実際に受信データとして、ビット位相同期回路から出力される信号である。また予備系データＤｐとは、位相同期制御のために、このビット位相同期回路内部で使われる信号である。後に説明するが、セレクタＡ１と、セレクタＡ２の出力は状況に応じて適宜、現用系データＤｒ、または予備系データＤｐに変更して使われる。
【００１１】
位相比較部２２は、可変位相遅延部２１から、現用系データＤｒ、予備系データＤｐに２分割された入力データＤinと、内部クロックＣＬＫを受け入れて、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。その内部に、Ｆ−１〜Ｆ−７まで７個のフリップフロップとＥＯ−１〜ＥＯ−３まで３個の排他的論理和回路を備える。フリップフロップＦ−１、Ｆ−３と、フリップフロップＦ−２とＦ−４は、セレクタＡ１と、セレクタＡ２から、現用系データＤｒ、または、予備系データＤｐを受け入れて、内部クロックＣＬＫのタイミングに併せてデータをラッチする部分である。排他的論理和回路ＥＯ−１〜ＥＯ−３は、上記Ｆ−１〜Ｆ−４がラッチしたデータを比較して、入力データＤinと内部クロックＣＬＫの位相差を検出する部分である。
フリップフロップＦ−５〜Ｆ−７は、上記検出結果をラッチしてビット位相制御装置１へ転送する部分である。
【００１２】
データ出力制御部２３は、ビット位相制御装置１の制御に基づいて、適宜、現用系データＤｒ、と予備系データＤｐを変更する部分である。更に、ビット位相制御装置１の制御に基づいてデータを１クロック分増加したり削除したり、する部分でもある。
以上の構成、機能、動作は、上記特開平9-247133号と全く同様である。
ビット位相制御装置１は、本発明による制御装置であり、ビット位相同期回路全体を制御する部分である。
【００１３】
図１に戻って本発明によるビット位相制御装置１の構成について説明する。
図１より、本発明によるビット位相制御装置１は、メインカウンタ１１と、サブカウンタ１２と、切替スイッチ１３と、プラス・マイナス演算器１４と、制御部１５を備える。
【００１４】
メインカウンタ１１は、制御部１５の制御に基づいて、メインカウント値γを現用系データを受け持つセレクタ（現用系セレクタと定義する）と、プラス・マイナス演算器１４へ転送する部分である。現用系セレクタに転送されるγを現用系選択信号Ｓｒと定義する。現用系セレクタは、この現用系選択信号Ｓｒを受け入れて、上記Ｄ０〜Ｄｎの中から対応したデータＤγを選択する。遅延線ＤＬＹ−１〜ＤＬＹ−ｎの出力Ｄ１〜Ｄｎは、それぞれ順番にメインカウント数γ（１〜ｎ）に対応されている。
【００１５】
サブカウンタ１２は、制御部１５の制御に基づいてサブカウント値χをプラス・マイナス演算器１４または、予備系データを受け持つセレクタ（予備系セレクタと定義する）へ転送する部分である。
プラス・マイナス演算器１４は、メインカウンタ１１と、サブカウンタ１２から、それぞれ、メインカウント値γとサブカウント値χを受け入れる。この値から、制御部１５の制御に基づいて、Ｓｐ＝γ±χを演算して予備系セレクタへ転送する部分である。ここでＳｐを予備系選択信号と定義する。
【００１６】
切替スイッチ１３は、制御部１５の制御に基づいて、セレクタＡ１とセレクタＡ２をそれぞれ、現用系セレクタ、あるいは、予備系セレクタに切り替える部分である。
制御部１５は、フリップフロップＦ−５〜Ｆ−７を介して、排他的論理和回路ＥＯ−１〜ＥＯ−３が出力する、位相比較結果を受け入れて、ビット位相制御装置全体を制御する部分である。
【００１７】
次に、図を用いて本発明によるビット位相制御装置の制御動作について説明する。前提条件として以下の条件を仮定する。
即ち、遅延線ＤＬＹ−１〜ＤＬＹ−ｎ（図２）の段数をｎ＝１６とし、その各々の遅延時間ｔｄは等しく、５ｔｄ＝Ｔ（データ１個の時間長）と仮定する。更に、クロックＣＫＬ（図２）の１周期は、Ｔに等しいと仮定し、フリップフロップＦ１〜Ｆ４（図２）は、クロックＣＫＬの立上がり部分でラッチするものとする。更に、初期状態では、セレクタＡ１が現用系セレクタとして選択されているものとする。
尚、本発明によるビット位相制御装置によって制御されるビット位相同期回路の動作は、上記特開平9-247133号と全く同様とする。
【００１８】
図３は、ビット位相制御装置の動作説明図（その１）である。
（ａ）は、クロックＣＫＬ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）、個々の接続部から、出力される、データＤ０〜Ｄｎに相当する。いま仮にγの初期値を８に設定したと仮定する。即ちセレクタＡ１は、データＤ８を受け入れている。（ｃ）は、セレクタＡ１の出力を表している。理解を容易にするためにデータ信号を、HighレベルとLowレベルを繰り返すパルス信号に置き換えて表している（排他的論理和回路ＥＯ−１〜ＥＯ−３によって位相差を検出しているので、この置き換えが可能になる）。（ｄ）はセレクタＡ２の出力を表している。
【００１９】
（ｅ）と（ｆ）は、メインカウント値γを８に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）、（ｋ）と（ｌ）は、χをそれぞれ２、３、４にしたときのセレクタＡ２の出力を表している。（ｍ）と（ｎ）は、メインカウンタ１１（図１）のカウント値γを＋１したとき、即ちセレクタＡ１が、データＤ９を受け入れたときの出力を上記（ａ）〜（ｌ）と、同一時間軸上に表している。
【００２０】
図３の上から順を追ってビット位相制御装置の制御動作について説明する。
位相同期の前提条件を以下のように定める。
即ち、セレクタＡ１（図２）の出力をフリップフロップＦ１（図２）の出力点で時間的に最も近くで発生するクロックパルス（ＣＬＫ−０）の立上がり部分がデータ出力の中心（時間的に）に一致した状態を位相一致状態、と定める。
更に、初期状態では、セレクタＡ１を現用系セレクタとし、セレクタＡ２を予備系セレクタとして動作しているものとする。
【００２１】
Ａ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続し、メインカウンタ１１（図１）をγ＝８に、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝８、予備系選択信号Ｓｐ＝８（χ＝０）となる。このとき、セレクタＡ１出力の位相が、クロックパルス（ＣＬＫ−０）の立上がり部分に対し、データ出力の中心がα（＝−１）進んだ状態であると仮定する（ｃ）。従って、セレクタＡ２出力の位相も、α（＝−１）進んだ状態であり、（ｄ）となる。排他的論理和回路ＥＯ−１〜ＥＯ−３（図１）は、フリップフロップＦ１、Ｆ２、及び、Ｆ３、Ｆ４の出力を監視してその変化点を測定する。Ｆ１、Ｆ２の測定点はＣＬＫ−０の立上がり部分であり、Ｆ３、Ｆ４の測定点はＣＬＫ＋１の立上がり部分になる。（ｃ）、（ｄ）では、それぞれ、HighとLowを示している。図上にＨ、Ｌとして示した。
【００２２】
Ａ２．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋（プラス）にして、サブカウンタをχ＝１にする。
Ｓｒ＝８、Ｓｐ＝９になる。その結果セレクタ出力Ａ２は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２３】
Ａ３．制御部１５（図１）が、γ＝８、χ＝１のまま、プラス・マイナス演算器１４（図１）を−（マイナス）にする。
Ｓｒ＝８、Ｓｐ＝７になる。その結果セレクタ出力Ａ２は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２４】
Ａ４．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝８、Ｓｐ＝１０になる。その結果セレクタ出力Ａ２は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２５】
Ａ５．制御部１５（図１）が、γ＝８、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝６になる。その結果セレクタ出力Ａ２は２Ｔｄ進んで（ｈ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。
このとき、制御の一方法としては、制御部１５（図１）が、メインカウント値をγ＋１＝９に変更すると同時に、サブカウント値をχ＝０にリセットして、メインカウント値γ＝９で、上記Ａ２．からの動作を開始する方法がある。
更に、別の方法を示すと、Ｆ２、Ｆ４の出力が、それぞれＬ、Ｈとなり変化を検出した後、制御部１５（図１）は、このときのサブカウント値χ１（＝２）を記憶する。
【００２６】
Ａ６．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝８、Ｓｐ＝１１になる。その結果セレクタ出力Ａ２は３Ｔｄ遅れて（ｉ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００２７】
Ａ７．制御部１５（図１）が、γ＝８、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝５になる。その結果セレクタ出力Ａ２は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００２８】
Ａ８．制御部１５（図１）が、γ＝８のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝４にする。
Ｓｒ＝８、Ｓｐ＝１２になる。その結果セレクタ出力Ａ２は４Ｔｄ遅れて（ｋ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり、変化を検出する。制御部１５（図１）はこのときのサブカウント値χ２（＝４）を記憶する。
【００２９】
Ａ９．制御部１５（図１）が、γ＝８、χ＝４のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝８、Ｓｐ＝４になる。その結果セレクタ出力Ａ２は４Ｔｄ進んで（ｌ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化した状態のままである。
【００３０】
Ａ１０．制御部１５（図１）は、Ｆ２、Ｆ４が変化した時点でのＳｐの変化量から、α＝（１／２）（χ２−χ１）の演算をして、初期状態での、セレクタＡ１出力とＣＬＫ−０との位相差、αを求める。ここでは、α＝＋１と求まる。
Ａ１１．制御部１５（図１）は、メインカウント値をγ＋α＝９に変更する。同時にサブカウンタをχ＝０にリセットする。この状態を（ｍ）、（ｎ）に表している。
【００３１】
以上の結果、セレクタＡ１は、データＤ９を受け入れて、位相一致状態を維持して動作することができる。この状態で制御部１５（図１）は、メインカウント値をγ＝９の状態で、サブカウント値χを変動させながら、入力データの位相変化を監視する。何らかの状況変化によって位相差αが発生したときは、上記動作を繰り返して位相一致状態を維持することができる。
【００３２】
次に、上記制御動作中にメインカウント値γが片方に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作について説明する。
図４は、ビット位相制御装置の動作説明図（その２）である。
（ａ）は、クロックＣＫＬ（図２）の連続状態を示している。（ｂ）は、メインカウント値γを表している。横軸上の数値γはそのまま、従属接続された遅延線（図２）、個々の接続部から、出力される、データＤ０〜Ｄｎに相当する。いま仮にγ＝３まで変化したと仮定する。即ちセレクタＡ１は、データＤ３を受け入れている。（ｃ）は、セレクタＡ１の出力を表している。（ｄ）はセレクタＡ２の出力を表している。
【００３３】
（ｅ）と（ｆ）は、メインカウント値γを３に固定したまま、サブカウント値χを１にしてプラス・マイナス演算器１４（図１）が予備系選択信号Ｓｐを変化させたときのセレクタＡ２の出力を表している。同様に（ｇ）と（ｈ）、（ｉ）と（ｊ）は、χをそれぞれ２、３、にしたときのセレクタＡ２の出力を表している。（ｋ）と（ｌ）と（ｍ）は、セレクタＡ２出力を現用系データと予備系データの位相が所定の位相差となるように制御する。この場合、メインカウント値γの中点γ＝８方向に動かす制御動作を表している。（ｏ）、（ｐ）は、現用系をセレクタＡ１出力からセレクタＡ２出力に変更する制御動作を表している。
【００３４】
Ｂ１．制御部１５（図１）が、切替スイッチ１３（図１）をａに接続したまま、メインカウンタ１１（図１）をγ＝３の状態で、サブカウンタをχ＝０にリセットして制御を開始する。
この状態では、現用系選択信号Ｓｒ＝３、予備系選択信号Ｓｐ＝３（χ＝０）なので（ｃ）、（ｄ）となる。Ｆ１、Ｆ２はＨ、Ｆ３、Ｆ４はＬを示している。
【００３５】
Ｂ２．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝１にする。
Ｓｒ＝３、Ｓｐ＝４になる。その結果セレクタ出力Ａ２は１Ｔｄ遅れて（ｅ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３６】
Ｂ３．制御部１５（図１）が、γ＝３、χ＝１のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝２になる。その結果セレクタ出力Ａ２は１Ｔｄ進んで（ｆ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３７】
Ｂ４．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝２にする。
Ｓｒ＝３、Ｓｐ＝５になる。その結果セレクタ出力Ａ２は２Ｔｄ遅れて（ｇ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３８】
Ｂ５．制御部１５（図１）が、γ＝３、χ＝２のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝１になる。その結果セレクタ出力Ａ２は２Ｔｄ進んで（ｈ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＨ、Ｌとなり変化なし。
【００３９】
Ｂ６．制御部１５（図１）が、γ＝３のまま、プラス・マイナス演算器１４（図１）を＋にして、サブカウンタをχ＝３にする。
Ｓｒ＝３、Ｓｐ＝６になる。その結果セレクタ出力Ａ２は３Ｔｄ遅れて（ｉ）になる。この状態でＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。制御部１５（図１）はこのときのサブカウント値χ１（＝３）を記憶する。
【００４０】
Ｂ７．制御部１５（図１）が、γ＝３、χ＝３のまま、プラス・マイナス演算器１４（図１）を−にする。
Ｓｒ＝３、Ｓｐ＝０になる。その結果セレクタ出力Ａ２は３Ｔｄ進んで（ｊ）になる。この状態でもＦ２、Ｆ４の出力は、それぞれＬ、Ｈとなり変化を検出する。制御部１５（図１）はこのときのサブカウント値χ２（＝３）を記憶する。同時にＳｐ＝０になり、この点が限界値であることを認識する。
【００４１】
Ｂ８．制御部１５（図１）は、限界値を認識したとき、サブカウント値χ２（＝３）のまま、プラス・マイナス演算器１４を＋にする。その結果セレクタ出力Ａ２は（ｋ）になる。この状態は（ｉ）の状態と等しい。
【００４２】
Ｂ９．制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝４にする。この状態は（ｌ）である。
このとき、現用系データと予備系データの位相が所定の位相関係（Ｆ３とＦ２の出力の排他的論理和Ｅ０−１で、Ｆ３とＦ２の出力データ内容が一致する）であることを認識する。制御部１５（図１）は、このときのχ１＝４を記憶する。
Ｂ１０．同様にして、制御部１５（図１）は、プラス・マイナス演算器１４を＋の状態に維持したまま、サブカウンタをχ＝５にする。
このときも現用系データと予備系データの位相が所定の位相関係であることを認識する。
更に、同様にして、サブカウンタをχ＝６、７、８とすると、χ＝８で位相関係が変わる（Ｆ３とＦ２の出力データが異なる。）。制御部１５（図１）は、このときのχ２＝８を記憶する。
【００４３】
Ｂ１１．制御部１５（図１）は、χ１、χ２より、β＝（χ２−χ１）＋１＝５を求め、このβにより、サブカウント値をχ＝５にセットする。そして、判定信号Ｓｓをデータ出力制御部２３（図２）へ転送する。データ出力制御部２３（図２）は、内部に備えるビット制御回路２９（図２）が、この判定信号Ｓｓを受け入れたとき現用系データをセレクタＡ１の出力からセレクタＡ２の出力へ切り替える。同時に制御部１５（図１）は、切替スイッチ１３をＢに切り替えてセレクタＡ１とセレクタＡ２を交換する。そのとき、メインカウンタ１１のカウント値にサブカウンタ１２のカウント値χ＝５を加算してγ＝８にする。その後サブカウンタ１２をリセットしてカウント値χ＝０にする。その状態を（ｎ）、（ｍ）に表す。この状態で現用系セレクタと予備系セレクタは、相互に交換されている。以後制御部１５（図１）は、サブカウント値χを変化させ、セレクタＡ１の位相を変動させながら入力データの位相変化を監視する。
【００４４】
以上の動作は、メインカウント値γが０に近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなったときの制御動作に限定して説明した。メインカウント値γがｎに近づく方向に寄りすぎて、セレクタＡ１による位相同期調整ができなくなる場合も想定できるが、全く同様の動作で対処できるので説明を割愛する。
【００４５】
【発明の効果】
以上説明したように、上記ビット位相同期回路は、本発明によるビット位相制御装置１を備えることによって、位相同期確立に要する制御時間が短縮された。その結果、位相同期を確立するまでの間、廃棄されるデータ量を減少させることが可能になった。
【図面の簡単な説明】
【図１】本発明のビット位相制御装置のブロック図である。
【図２】ビット位相同期回路のブロック図である。
【図３】ビット位相制御装置の動作説明図（その１）である。
【図４】ビット位相制御装置の動作説明図（その２）である。
【符号の説明】
１１  メインカウンタ
１２  サブカウンタ
１３  切替スイッチ
１４  プラス・マイナス演算器
１５  制御部
【図１】
0003546322.tif 000002
【図２】
0003546322.tif 000003
【図３】
0003546322.tif 000004
【図４】
0003546322.tif 000005