(57)【特許請求の範囲】
【請求項１】
第１及び第２主電極（３，４）とゲート電極（５）とを有する絶縁ゲート電界効果パワー半導体デバイス（２）と、ゲート電圧供給端（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）との間に導電通路を提供するゲート制御回路（６ｂ，６ｃ，６ｄ，６ｄ’）と、前記パワー半導体デバイス（２）の動作時における異常状態を検出し、且つ前記ゲート制御回路（６ｂ，６ｃ，６ｄ，６ｄ’）に出力信号を供給する制御出力端子（１０ａ）有している欠陥検出回路（１０）とを具えているパワー半導体デバイス回路において、前記ゲート制御回路（６ｂ，６ｃ，６ｄ，６ｄ’）が、前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）との間に結合される第1抵抗（Ｒ３）と、前記ゲート電圧供給端子（Ｇ）及び前記パワー半導体デバイス（２）のゲート電極（５）にそれぞれ結合されて、主電流通路が前記第１抵抗（Ｒ３）に並列に結合される第１及び第２主電極（ｓ，ｄ）を有しているスイッチングトランジスタ（Ｑ２）とを具え、該スイッチングトランジスタ（Ｑ２）が、当該スイッチングトランジスタ（Ｑ２）を非導通の第１状態と導通第２状態との間で切り換えるための制御電極を有し、前記スイッチングトランジスタ（Ｑ２）の第２状態では前記第１抵抗（Ｒ３）に並列に追加の抵抗を与えて前記パワー半導体デバイス（２）のターンオンを促進させ、前記スイッチングトランジスタ（Ｑ２）の導通第２状態から非導通第１状態への切り換えが、前記パワー半導体デバイス（２）のゲート電極（５）と前記ゲート電圧供給端（Ｇ）との間の導電通路の総抵抗値を高める働きをし、前記ゲート電圧供給端子（Ｇ）における電圧の変化に応答して前記パワー半導体デバイス（２）をターンオン又はターンオフさせるため、及び前記パワー半導体デバイス（２）に対する異常状態が存在する場合に、前記欠陥検出回路（１０）の出力信号の変化に応答して前記スイッチングトランジスタ（Ｑ２）をターンオフさせるために、前記ゲート制御回路（６ｂ，６ｃ，６ｄ，６ｄ’）に、前記スイッチングトランジスタ（Ｑ２）の制御電極（ｇ）を前記欠陥検出回路（１０）の制御出力端子（１０ａ）に結合させて制御信号をスイッチングトランジスタ（Ｑ２）の制御電極（ｇ）に供給することにより該スイッチングトランジスタ（Ｑ２）を前記第１及び第２状態のいずれか一方の状態から他方の状態に切り換え、且つこの切り換えにより、前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）との間の導電通路の総抵抗値を変更させる回路手段（Ｒ２，Ｒ５，Ｒ６，Ｑ３）を設け、且つ前記欠陥検出回路（１０）の制御出力端子（１０ａ）が他のトランジスタ（Ｑ４）の制御電極にも結合されて、前記パワー半導体デバイス（２）の異常状態の検出時に前記他のトランジスタ（Ｑ４）を導通させ、前記他のトランジスタ（Ｑ４）が給電ラインと前記パワー半導体デバイス（２）のゲート電極（５）とにそれぞれ結合される第１及び第２主電極とを有し、前記欠陥検出回路（１０）による異常状態の検出時に前記他のトランジスタ（Ｑ４）を導通させると、前記パワー半導体デバイス（２）がターンオフするようにしたことを特徴とするパワー半導体デバイス��路。
【請求項２】
請求項１記載のパワー半導体デバイス回路において、前記制御信号を前記スイッチングトランジスタ（Ｑ２）の制御電極（ｇ）に供給する前記回路手段が、さらに別のトランジスタ（Ｑ３）の第１主電極（ｄ）と第２主電極（ｓ）との間の主電流通路に直列に結合されるさらに別の抵抗（Ｒ６）を具え、前記さらに別のトランジスタ（Ｑ３）の第１主電極（ｄ）が、前記さらに別の抵抗（Ｒ６）と、前記スイッチングトランジスタ（Ｑ２）を通常は導通させるように前記スイッチングトランジスタ（Ｑ２）の制御電極（ｇ）とに結合され、前記欠陥検出回路（１０）が異常状態の存在を示す出力信号を供給する際に、前記さらに別のトランジスタ（Ｑ３）が、前記欠陥検出回路（１０）の制御出力端子（１０ａ）に結合されて当該トランジスタ（Ｑ３）を導通させると共に、この導通により前記スイッチングトランジスタ（Ｑ２）を非導通の第１状態に切り換える制御電極を有することを特徴とするパワー半導体デバイス回路。
【請求項３】
請求項２又は３記載のパワー半導体デバイス回路において、前記スイッチングトランジスタ（Ｑ２）に直列にさらに他の抵抗（Ｒ５）を結合させたことを特徴とするパワー半導体デバイス回路。
【請求項４】
請求項１〜３のいずれか一項記載のパワー半導体デバイス回路において、前記パワー半導体デバイス（２）の第１及び第２主電極の一方（４）と該パワー半導体デバイス（２）のゲート電極（５）との間に、前記一方の主電極（４）における電圧が予定した限界値を越える場合に、前記パワー半導体デバイス（２）を非導通状態から導通状態へと切り換えるための電圧クランプ回路（９）を結合させたことを特徴とするパワー半導体デバイス回路。
【請求項５】
請求項４記載のパワー半導体デバイス回路において、前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）の第１及び第２主電極のうちの他方の主電極（３）との間に保護ツェナーダイオードを結合させたことを特徴とするパワー半導体デバイス回路。
【請求項６】
請求項１〜５のいずれか一項記載のパワー半導体デバイス回路において、前記ゲート制御回路（６ｄ，６ｄ’）が、前記ゲート電圧供給端子（Ｇ）における電圧が前記パワー半導体デバイス（２）をターンオフするために変化する際に、該パワー半導体デバイス（２）のターンオフを促進すべく前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）との間に結合される他のスイッチングデバイス（Ｑ１，Ｄ１）も具えていることを特徴とするパワー半導体デバイス回路。
【請求項７】
請求項６記載のパワー半導体デバイス回路において、前記他のスイッチングデバイスが、前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）とに結合される第１主電極（ｄ）及び第２主電極（ｓ）と、前記パワー半導体デバイス（２）のゲート電極（５）に結合される制御電極（ｇ）とを有する絶縁ゲート電界効果トランジスタ（Ｑ１）を具え、前記ゲート電圧供給端子（Ｇ）における電圧が前記パワー半導体デバイス（２）をターンオフするために変化する際に、前記絶縁ゲート電界効果トランジスタ（Ｑ１）を導通させると共に、該導通により前記ゲート電圧供給端子（Ｇ）と前記パワー半導体デバイス（２）のゲート電極（５）との間の総抵抗を低減させるようにしたことを特徴とするパワー半導体デバイス回路。
【請求項８】
請求項６記載のパワー半導体デバイス回路において、前記他のスイッチングデバイスが、前記ゲート電圧供給端子（Ｇ）における電圧が前記パワー半導体デバイス（２）をターンオフするために変化する際に導通するように配置される整流ダイオード（Ｄ１）を具えていることを特徴とするパワー半導体デバイス回路。
【請求項９】
請求項１〜８のいずれか一項記載のパワー半導体デバイス回路において、前記スイッチングトランジスタ（Ｑ１）及び前記他のトランジスタ（Ｑ４）の双方を前記パワー半導体デバイス（２）と同じ半導体本体内に集積化されるnチャネルエンハンスメントモードの絶縁ゲート電界効果トランジスタとすることを特徴とするパワー半導体デバイス回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、絶縁ゲート電界効果パワー半導体デバイスと、該パワー半導体デバイスの絶縁ゲート電極への電圧印加を制御するためのゲート制御回路と、異常状態が検出された際に前記パワー半導体デバイスをスイッチングオフするための欠陥検出回路とを具えているパワー半導体デバイス回路に関するものである。
【０００２】
【従来の技術】
米国特許明細書第４９２８０５３号には、パワー半導体デバイスを誘導性負荷に対して高側スイッチとして用いられるｎチャネルパワーＭＯＳＦＥＴとするパワー半導体デバイス回路が記載されている。当業者には理解されるように、ｎチャネルデバイスの場合における「高側スイッチ」は、負荷と２つの給電ラインのうちの、正電圧側のラインとの間に結合されるスイッチである。前記米国特許明細書第４９２８０５３号に記載されている回路においては、ツェナーダイオードの形態の電圧クランプ回路を、パワー半導体デバイスの一方の主電極が結合される正電圧側の給電端子とパワー半導体デバイスのゲート電極との間に結合させている。ｎチャネルＭＯＳトランジスタの主電流通路、即ちそのトランジスタの主電極間の電流通路は、パワー半導体デバイスのゲートと他方の主電極との間に結合されている。ｎチャネルＭＯＳトランジスタのゲート電極はｐチャネルＭＯＳトランジスタのゲート電極と一緒に、接地ラインのような他方の給電ラインに結合されている。ｐチャネルＭＯＳトランジスタの主電流通路はパワーＭＯＳＦＥＴのゲート電極とゲート駆動回路との間に結合されている。この米国特許明細書第４９２８０５３号に記載されている回路は、誘導性負荷のスイッチングにより過電圧が生じた場合に、ツェナーダイオードがブレークダウンして、ｎチャネルＭＯＳトランジスタが導電通路を成すことによりパワー半導体デバイスをバイパスさせて、誘導性負荷内のエネルギーを消散させる。同時に、ｐチャネルＭＯＳトランジスタがスイッチオフされて、パワーＭＯＳＦＥＴをゲート駆動回路から隔離する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、パワー半導体デバイスのスイッチオン又はスイッチオフを促進するためのゲート制御回路を有するパワー半導体デバイス回路を提供することにある。
【０００４】
【課題を解決するための手段】
本発明は、第１及び第２主電極とゲート電極とを有する絶縁ゲート電界効果パワー半導体デバイスと、ゲート電圧供給端と前記パワー半導体デバイスのゲート電極との間に導電通路を提供するゲート制御回路と、前記パワー半導体デバイスの動作時における異常状態を検出し、且つ前記ゲート制御回路に出力信号を供給する制御出力端子有している欠陥検出回路とを具えているパワー半導体デバイス回路において、前記ゲート制御回路が、前記ゲート電圧供給端子と前記パワー半導体デバイスのゲート電極との間に結合される第１抵抗と、前記ゲート電圧供給端子及び前記パワー半導体デバイスのゲート電極にそれぞれ結合されて、主電流通路が前記第１抵抗に並列に結合される第１及び第２主電極を有しているスイッチングトランジスタとを具え、該スイッチングトランジスタが、当該スイッチングトランジスタを非導通の第１状態と導通第２状態との間で切り換えるための制御電極を有し、前記スイッチングトランジスタの第２状態では前記第１抵抗に並列に追加の抵抗を与えて前記パワー半導体デバイスのターンオンを促進させ、前記スイッチングトランジスタの導通第２状態から非導通第１状態への切り換えが、前記パワー半導体デバイスのゲート電極と前記ゲート電圧供給端との間の導電通路の総抵抗値を高める働きをし、前記ゲート電圧供給端子における電圧の変化に応答して前記パワー半導体デバイスをターンオン又はターンオフさせるため、及び前記パワー半導体デバイスに対する異常状態が存在する場合に、前記欠陥検出回路の出力信号の変化に応答して前記スイッチングトランジスタをターンオフさせるために、前記ゲート制御回路に、前記スイッチングトランジスタの制御電極を前記欠陥検出回路の制御出力端子に結合させて制御信号をスイッチングトランジスタの制御電極に供給することにより該スイッチングトランジスタを前記第１及び第２状態のいずれか一方の状態から他方の状態に切り換え、且つこの切り換えにより、前記ゲート電圧供給端子と前記パワー半導体デバイスのゲート電極との間の導電通路の総抵抗値を変更させる回路手段を設け、且つ前記欠陥検出回路の制御出力端子が他のトランジスタの制御電極にも結合されて、前記パワー半導体デバイスの異常状態の検出時に前記他のトランジスタを導通させ、前記他のトランジスタが給電ラインと前記パワー半導体デバイスのゲート電極とにそれぞれ結合される第１及び第２主電極とを有し、前記欠陥検出回路による異常状態の検出時に前記他のトランジスタを導通させると、前記パワー半導体デバイスがターンオフするようにしたことを特徴とするパワー半導体デバイス回路。
【０００５】
従って、本発明による回路においては、ゲート電圧供給端子とパワー半導体デバイスのゲート電極との間の導電通路の総抵抗が、ゲート電圧供給端子における電圧の変化又は欠陥状態の検出に応答して、抵抗と並列に接続されたスイッチング装置の導電性を制御することにより、加減、あるいは変更することができる。これによりパワー半導体デバイスのスイッチング速度は、このパワー半導体デバイスの正規の動作期間中はゲート電圧供給端子に結合される交流信号タイプの低インピーダンスゲート駆動回路の恩恵を被ることができるも、パワー半導体デバイスの異常状態のもとではゲート電極とゲート電圧供給端子との間の導電通路の総抵抗値が調節されて、さもなければ斯様な低インピーダンス駆動が生じることになる問題を低減する。
【０００６】
本発明の好適例では、前記制御信号を前記スイッチングトランジスタの制御電極に供給する前記回路手段が、さらに別のトランジスタの第１主電極と第２主電極との間の主電流通路に直列に結合されるさらに別の抵抗を具え、前記さらに別のトランジスタの第１主電極が、前記さらに別の抵抗と、前記スイッチングトランジスタを通常は導通させるように前記スイッチングトランジスタの制御電極とに結合され、前記欠陥検出回路が異常状態の存在を示す出力信号を供給する際に、前記さらに別のトランジスタが、前記欠陥検出回路の制御出力端子に結合されて当該トランジスタを導通させると共に、この導通により前記スイッチングトランジスタを非導通の第１状態に切り換える制御電極を有するようにする。
【０００７】
本発明の他の好適例では、前記パワー半導体デバイスの第１及び第２主電極の一方と該パワー半導体デバイスのゲート電極との間に、前記一方の主電極における電圧が予定した限界値を越える場合に、前記パワー半導体デバイスを非導通状態から導通状態へと切り換えるための電圧クランプ回路を結合させる。
【０００８】
さらに、本発明の他の好適例では、前記ゲート電圧供給端子と前記パワー半導体デバイスの第１及び第２主電極のうちの他方の主電極との間に保護ツェナーダイオードを結合させる。
【０００９】
本発明の他の好適例では、前記ゲート制御回路が、前記ゲート電圧供給端子における電圧が前記パワー半導体デバイスをターンオフするために変化する際に、該パワー半導体デバイスのターンオフを促進すべく前記ゲート電圧供給端子と前記パワー半導体デバイスのゲート電極との間に結合される他のスイッチングデバイスも具えるようにする。
【００１０】
さらに、本発明の他の好適例では、前記他のスイッチングデバイスが、前記ゲート電圧供給端子と前記パワー半導体デバイスのゲート電極とに結合される第１主電極及び第２主電極と、前記パワー半導体デバイスのゲート電極に結合される制御電極とを有する絶縁ゲート電界効果トランジスタを具え、前記ゲート電圧供給端子における電圧が前記パワー半導体デバイスをターンオフするために変化する際に、前記絶縁ゲート電界効果トランジスタを導通させると共に、該導通により前記ゲート電圧供給端子と前記パワー半導体デバイスのゲート電極との間の総抵抗を低減させるようにする。
【００１１】
本発明の他の好適例では、前記他のスイッチングデバイスが、前記ゲート電圧供給端子における電圧が前記パワー半導体デバイスをターンオフするために変化する際に導通するように配置される整流ダイオードを具えるようにする。
【００１２】
さらに本発明の他の好適例では、前記スイッチングトランジスタ及び前記他のトランジスタの双方を前記パワー半導体デバイスと同じ半導体本体内に集積化されるnチャネルエンハンスメントモードの絶縁ゲート電界効果トランジスタとする。
【００１３】
なお、米国特許第５１７３８４８号には、ゲート駆動回路と絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の絶縁ゲートとの間の直列抵抗が、前記ＩＧＢＴの絶縁ゲートへの導電通路における抵抗と並列に結合される切り換え自在の電界効果トランジスタ（ＦＥＴ）を有しているモータコントローラが開示されている。この切り換え自在の電界効果トランジスタは、通常は導通状態にある。しかしながら、ＩＧＢＴの負荷電圧が所定の値以下に低下した場合に、ＦＥＴをオフ状態に切り換えるのにセンシング回路を設けており、オーバーシュート電圧を回避するためにＦＥＴをターンオンからターンオフさせるのに比較的時間がかかる。
【００１４】
【実施例】
本発明をより詳細に説明するために、添付の図面に従ってこれを説明する。なお、全図面を通して同様な部分を示すものには同じ参照符号を付して示してある。また、図１及び図２の回路は本発明の実施例ではないが、これらの回路におけるデバイスの特徴部及び回路の特徴部は図３〜図６に示す本発明の実施例にて同様に用い得るものである。
【００１５】
図面を参照するに、それぞれの図にはパワー半導体デバイス回路1a, 1b, 1c, 1dの様々な例を示してあり、これらの各回路は、第１主電極３及び第２主電極４とゲート電極５とを有する絶縁ゲート電界効果形のパワー半導体デバイス２を具えていると共に、ゲート電極５とゲート電圧供給端子Ｇとの間に導電通路を提供するゲート制御回路6a, 6b, 6c, 6dを具えており、ゲート制御回路６は、ゲート電極５とゲート電圧供給端子Ｇとの間に結合された抵抗R3と、ゲート電圧供給端子Ｇ及びゲート電極５にそれぞれ結合された第１及び第２主電極を有しているスイッチングデバイスQ1, D1, Q2を具えており、これらのスイッチングデバイスの第１主電極と第２主電極との間の主電流通路は抵抗R3に並列に結合され、スイッチングデバイスQ1, D1, Q2は第１の非導通状態と第２の導通状態をとり、その第２の導通状態では抵抗R3に並列に付加の抵抗を与える。前記スイッチングデバイスは、ゲート電圧供給端子Ｇにおける電圧が変化する場合に、第１状態及び第２状態のうちの、一方の状態から他方の状態へと切り換わって、パワー半導体デバイス２をターンオン又はターンオフして、ゲート電極５とゲート電圧供給端子Ｇとの間の導電通路の総抵抗を変えるように配置される。
【００１６】
このように、これらのパワー半導体デバイス回路においては、ゲート電圧供給端子Ｇとパワー半導体デバイス２のゲート電極５との間の導電通路の総抵抗ＲTOT を、ゲート電圧供給端子Gにおける電圧の変化又は欠陥状態の検出に応答して、抵抗R3と並列に接続されるトランジスタQ1, Q2の導通度（導電性）を制御することにより加減、あるいは変更することができる。これによりパワー半導体デバイスのスイッチング速度は、このパワー半導体デバイスの正規の動作期間中はゲート電圧供給端子に結合される交流信号タイプの低インピーダンスゲート駆動回路の恩恵を被ることができるも、パワー半導体デバイスの異常状態のもとではゲート電極とゲート電圧供給端子との間の導電通路の総抵抗値が調節されて、さもなければ斯様な低インピーダンス駆動が生じることになる問題を低減する。
【００１７】
図１に示した例を参照するに、パワー半導体デバイス回路1aは第１給電ライン７と第２給電ライン８とを有している。この例におけるパワー半導体デバイス２は、負荷Ｌに対して低側のスイッチを成すｎチャネルエンハンスメントモードのパワーＭＯＳＦＥＴである。パワーＭＯＳＦＥＴ２内に示したダイオードＤの記号は、このダイオードがＤＭＯＳタイプの縦型ＭＯＳＦＥＴのドレインと本体（チャネル規定領域）との間に形成されたダイオードであることを表わしている。負荷Ｌは、自動車内に存在する例えばモータのような誘導性負荷や、点火コイルのようなコイルとすることができる。従って第２給電ライン８の電圧は、一般に大地（接地）電位とする第１給電ライン７の電圧に比べて正の電圧とする。
【００１８】
パワーＭＯＳＦＥＴ２のゲート電極５は、この例では、第１抵抗R1とゲート制御回路6aと第２抵抗R2とによりゲート電圧供給端子Ｇに結合されている。
【００１９】
ゲート電圧供給端子Ｇにゲート電圧を供給するために任意の適当な形態のゲート駆動回路（図示せず）を設けることができる。
【００２０】
パワー半導体デバイス回路には、パワー半導体デバイス２と一緒に集積化することができる適当な特性の温度センサ、クランプ回路及びdV／dt制限回路を含めることができる。
【００２１】
図１に示したゲート制御回路6aは、第１抵抗R1と第２抵抗R2との間に直列に設けられた第３抵抗R3と、この第３抵抗R3間に結合された主電流通路（即ち、ソースとドレイン間の通路）を有するｎチャネルエンハンスメントモードの絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）Q1とを具えており、ＩＧＦＥＴQ1のソース電極は第４抵抗R4により第２抵抗R2と第３抵抗R3との接続点J1に結合され、ＩＧＦＥＴQ1のドレイン電極ｄは第１抵抗R1と第３抵抗R3との接続点J2に結合されている。ＩＧＦＥＴQ1のゲート電極ｇはそのトランジスタのドレイン電極ｄに結合されている。
【００２２】
図１では、ＩＧＦＥＴQ1のバックゲート電極bgはどこにも結合されないものとして示しているが、実際にはこのバックゲート電極bgは慣例の態様でソース電極に結合させるか、あるいは第１給電ライン７に結合させる。
【００２３】
パワー半導体デバイス回路1aの作動にあたり、パワー半導体デバイス２は正規の動作時にはゲート駆動回路（図示せず）によるゲート電圧供給端子Ｇへの適切な正の電圧の印加によりスイッチオンされる。
【００２４】
この局面の間は、ＩＧＦＥＴQ1は非導通、即ちオフ状態のままであり、ゲート電圧供給端子Ｇとゲート電極５との間の導電通路の総抵抗値は抵抗R1とR2とR3と総和となる。
【００２５】
パワー半導体デバイス２をターンオフするためには、ゲート駆動回路によってゲート電圧を除去する。この段階では、ＩＧＦＥＴQ1のドレインｄ（従って、ゲートｇ）における電圧がそのソースにおける電圧よりも高くなり、ＩＧＦＥＴQ1が導通して抵抗R4とＩＧＦＥＴQ1の小さい抵抗とが第３抵抗R3に並列に接続されるため、ゲート電圧供給端子ＧとパワーＭＯＳＦＥＴ２のゲート電極５との間の導電通路の総抵抗ＲTOT を低減させる。
【００２６】
従って、ゲート制御回路6aはパワー半導体デバイス２の正規のターンオン期間中はゲート電圧供給端子Ｇとパワー半導体デバイス２のゲート電極５との間の導電通路の抵抗値を所望な比較的高い値とすることができ、また、パワー半導体デバイス２をスイッチオフするためにゲート電圧を除去する場合に導電通路の抵抗値を自動的に低減させるため、パワー半導体デバイス２をスイッチオフするために要する時間を低減させることができる。
【００２７】
図２は図１に示したパワー半導体デバイス回路1aの変形例1a' を示しており、この回路では、ゲート制御回路6a' のトランジスタQ1を整流ダイオードD1と置換しており、このダイオードは、パワー半導体デバイス２を内部に形成する半導体本体の上に設けた絶縁層上に形成する一般に多結晶シリコンの薄膜ダイオードとするのが好適である。
【００２８】
図２に示した回路1a' の動作においては、ゲート駆動回路がゲート電圧を除去した場合に、ダイオードD1（このダイオードはパワー半導体デバイス２を導通させるためにゲート電圧が印加されている間は逆バイアスされる）は順方向に正バイアスされて導通することになり、ダイオードD1の順方向抵抗が第３抵抗R3に並列に配置されるため、ゲート電圧供給端子ＧとパワーＭＯＳＦＥＴ２のゲート電極５との間の導電通路の総抵抗値ＲTOT が低減する。
【００２９】
トランジスタQ1の代わりにダイオードD1を使用すると、一般にそのダイオードが導通する場合に、ダイオードD1の順方向電圧がトランジスタQ1間の電圧降下よりも低くなり、総抵抗値ＲTOT を低減ささせることができ、パワー半導体デバイス２をターンオフさせるためにゲート電圧供給端子Ｇをソース電圧に引き込む場合に、パワー半導体デバイス２のゲートをソース電圧（即ち第１給電ライン７の電圧）により近づけて引き込むことができるので有利である。例えば、この場合には種々の構成要素の正確な電気的諸特性に依存して、パワー半導体デバイス２のゲート電極５の電圧を、図１の例における1.0 Ｖと比較して約0.7 Ｖにまで引き下げることができる。従ってゲート電極５のターンオフ時の遅延時間及び電圧降下時間は図１の例におけるよりも短くなる。
【００３０】
図３は本発明によるパワー半導体デバイス回路1bの実施例を示す。
【００３１】
この図３に示した例においては、パワー半導体デバイス２の第２主電極（図示の例ではドレイン）４とゲート電極５との間に電圧クランプ回路９を結合させて、例えば誘導性負荷Ｌのスイッチングにより過電圧が生じる場合に、電圧クランプ回路９がパワーＭＯＳＦＥＴ２のゲート電圧を上げるように作用して、このパワーＭＯＳＦＥＴ２をターンオン状態に戻して、誘導性負荷内の過剰エネルギーをパワーＭＯＳＦＥＴ２の導通により消散させることができる。
【００３２】
電圧クランプ回路９は任意の適切なタイプのものとすることができる。例えば、電圧クランプ回路９は、パワー半導体デバイス２の第２主電極４における電圧が予定した値を超える場合にブレークダウンする一連のツェナーダイオードで簡単に構成することができ、また、米国特許明細書第４９２８０５３号，欧州特許出願公開明細書第３７２８２０号又は欧州特許公開明細書第５２３８００号に記載された回路に類似する電圧クランプ回路を使用することができる。
【００３３】
ゲート制御回路6bはｎチャネルエンハンスメントモードのＩＧＦＥＴQ2を具えており、このＩＧＦＥＴQ2の主電流通路は抵抗R3間に抵抗R5と直列に接続され、抵抗R5は接続点J1に結合され、またトランジスタQ2のドレイン電極は接続点J2に結合されている。トランジスタQ2の絶縁ゲート電極は、抵抗R6を介して接続点J1と抵抗R2との間の接続点J3に結合されると共に、ｎチャネルエンハンスメントモードのＩＧＦＥＴQ3主電流通路を介して第１給電ライン７に結合されている。トランジスタQ3のゲート電極は制御入力信号端子Ｃに結合されている。
【００３４】
欠陥検出回路10を抵抗R2を介してゲート電圧供給端子Ｇへ結合させると共に、第１給電ラインにも結合させる。欠陥検出回路10は異常状態が検出された場合にパワー半導体デバイス２をスイッチオフするために制御出力信号を供給するための制御出力端子10A を有している。
【００３５】
欠陥検出回路10は、パワー半導体デバイス２をスイッチオフさせる必要がある異常状態を指示するのに好適な任意の回路とすることができる。従って、例えば欠陥検出回路10は、パワー半導体デバイス２の温度が予定した望ましい最高温度を超過する時を検出するように設計することもできる。このような場合には任意の適当な超過温度検出回路を使用することができ、例えば本出願人の出願に係る欧州特許出願公開第５２３７９９号に記載されているものを用いることができる。他の別のもの、或いは付加的な欠陥検出回路として、本出願人の出願中の欧州特許出願公開第４７９３６２号に記載されているような回路を用いて、パワー半導体デバイスを内蔵している半導体本体間の温度差が予定した限界値を超える時を検出することができる。
【００３６】
欠陥検出回路10の制御出力端子10a はｎチャネルエンハンスメントモードのＩＧＦＥＴQ4の制御ゲートに結合され、このＩＧＦＥＴQ4のドレイン電極は抵抗R1を介してパワー半導体デバイス２のゲート電極に結合されると共に、接続点J2に結合され、ＩＧＦＥＴQ4のソース電極は第１給電ライン７に結合されている。
【００３７】
この例では、欠陥検出回路10の制御出力端子10a は、点ＣにおいてトランジスタQ3の制御電極にも結合されている。
【００３８】
図４は本発明によるパワー半導体デバイス回路の変形例1cを示しており、この回路は、抵抗R6を接続点J3でなくて別個の基準電圧ＶC に結合させていることだけが図３に示したものと相違している。抵抗R6を基準電圧ＶC に結合させることにより、電圧ＶC を図３の接続点J3にける電圧よりもゲート電圧に近づけることができるため、トランジスタQ2のゲートにより高い電圧を印加することができる。
【００３９】
回路1b又は1cの動作において、通常はターンオフしているパワー半導体デバイス２は、ゲート電圧供給端子Ｇに適切なゲート電圧を印加することによりスイッチオンする。この正規のターンオン過程の期間中、トランジスタQ3は導通せず、従ってトランジスタQ2のゲート電圧が高くなるため、このトランジスタQ2は導通して、抵抗R5と、これに直列のトランジスタQ2の抵抗とを抵抗R3に並列に結合させる。この状態は、ゲート電圧を除去することによりパワー半導体デバイス２をターンオフさせる期間の状態に似ている。従って、正規の動作状態のもとでは、ゲート電圧供給端子Ｇからゲート電極５までの総抵抗は、R1＋R2＋Rx
となり、ここに
１／Rx＝１／R3＋１／R5
であり、トランジスタQ2が導通している場合におけるこのトランジスタの抵抗値は無視することができる。
【００４０】
欠陥検出回路10が異常状態、例えばパワー半導体デバイス２の過大温度を検出した場合には、制御出力信号が出力端子10aに与えられて、トランジスタQ4をターンオンするために、パワー半導体デバイス２のゲート電極５が第１給電ライン７に結合されて、パワー半導体デバイス２をターンオフする。同時に、制御出力信号が接続点Ｃを介してトランジスタQ3の制御電極に与えられて、このトランジスタQ3を導通させることにより、トランジスタQ2のゲート電圧を下げるため、このトランジスタQ2は非導通になる。従って、抵抗R5とトランジスタQ2はもはや抵抗R3に並列な導電通路を成さなくなるため、ゲート電圧供給端子Ｇからゲート電極５までの導電通路の総抵抗値は、R1＋R2＋R3に増大する。
【００４１】
かくして、接続点J2からゲート電圧供給端子Ｇまでの通路の抵抗値が増大されて、トランジスタQ4によるパワー半導体デバイス２のゲート電極電圧の引下げを促進し、且つゲート電圧供給端子Ｇに結合されるゲート駆動回路（図示せず）への導電通路の抵抗値を増大させることにより、ゲート駆動回路にとってはパワー半導体デバイス２を導通状態にして、その状態を維持させるのが一層困難になる。従って、このような回路の助力により、ゲート駆動回路はパワー半導体デバイス２をスイッチオフすること目的としている欠陥検出回路10とは逆の動作をしなくなる。
【００４２】
そこで、パワー半導体デバイス２が、例えばモータ又はコイルのような誘導性負荷を切り換えるために用いられる場合につき考察する。ゲート電圧を除去することによりパワー半導体デバイス２をターンオフさせると、誘導性負荷Ｌは第２主電極４における電圧を急上昇させる。この電圧が予定した電圧に達した場合には電圧クランプ回路９が導通して、パワー半導体デバイス２のゲート電圧を上昇させることによりこのパワー半導体デバイス２が導通するため、誘導性負荷内のエネルギーが消散され、従ってパワー半導体デバイス２の破壊的なブレークダウンが回避される。図３又は４には示していないが、電圧クランプ回路９を導通させる際に、接続点Ｃに補助制御信号を供給して、トランジスタQ3のゲート電圧を上昇させて、非導通になるトランジスタQ2のゲートの電圧よりも低いゲート電圧でトランジスタQ3を導通させる制御回路を設けることができる。この場合には、抵抗R5及びトランジスタQ2はもはや抵抗R3に並列な導電通路を成さないため、ゲート電圧供給端子Ｇからゲート電極５までの導電通路の総抵抗値は、R1＋R2＋R3に増大される。特に、電圧クランプ回路９からゲート電圧供給端子Ｇまでの通路の抵抗値が増大するので、電圧クランプ回路９を流れる電流はゲート駆動回路（図示せず）によっては消費されずに、パワー半導体デバイス２のゲート電圧を上げるために直接用いられるため、電圧クランプ回路９がパワー半導体デバイス２をターンオンする速度が増大する。
【００４３】
図５は本発明による回路の他の例1dを示している。この例では、ゲート制御回路6dに図１につき前述したようにパワー半導体デバイス２の正規のターンオフ速度を増大するためのトランジスタQ1及び直列抵抗R4と、図３に示したものと同様な装置との双方を含める。
【００４４】
図６は本発明による回路1dの変形例1d' を示している。この例では、ゲート制御回路6d'に図２につき前述したようにパワー半導体デバイス２の正規のターンオフ速度を増大するためのダイオードD1と、図３に示したものと同様な装置との双方を含める。
【００４５】
例えば、抵抗R3の抵抗値は 50kΩ（キロオーム）とし、抵抗R4, R5及びR6の抵抗値は、それぞれ 100又は200kΩ, １〜 10kΩ及び 100又は200kΩとし、抵抗R1及びR2の抵抗値は 100Ω〜１kΩとすることができる。
【００４６】
ゲート電圧供給端子Ｇと第１給電ライン７との間には、図４においてツェナーダイオードZDにより示すように、１個以上の入力保護ツェナーダイオードを接続することができる。
【００４７】
トランジスタQ1, Q2, Q3は、一般に横型のＩＧＦＥＴとし、これらのトランジスタは抵抗R1, R2, R3,R4, R5, R6と一緒にパワー半導体デバイス２と同じ半導体本体に集積化することができる。抵抗は半導体本体内に設けられる拡散抵抗とするか、又は半導体本体の表面上に設けられ、それから適切に絶縁される薄膜（例えば多結晶）抵抗とすることができる。
【００４８】
なお、図面ではトランジスタQ1, Q2, Q3のバックゲートbgを通常のようにそれらの各自のソースに短絡するようには示していない。実際にはそのようにすることもあるが、バックゲートは、例えば第１給電ライン７に接続するように、適切な基準電位に結合させることもできる。
【００４９】
パワー半導体デバイス回路には、例えばパワー半導体デバイスの温度を検出するためセンサのような、他のモニタリング及び制御要素を含めることもできる。
【００５０】
パワー半導体デバイス２は必ずしもパワーＭＯＳＦＥＴとする必要はなく、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とすることもできる。
【００５１】
また、パワー半導体デバイス２は上述した各例ではｎチャネルデバイスとしたが、本発明は電圧等を適当に変えることによりｐチャネルデバイスに適用することもできる。同様に、図面は低側スイッチの例を示しているが、本発明は高側スイッチにも適用することができる。
【００５２】
本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ることは勿論である。このような変更又は変形例には、半導体技術において既に知られており、しかも上述したような特徴の代わりに、あるいはそれに加えて使用することができるその他の特徴を含めることができる。なお、図面は本発明に関連する例を示したものであり、また特許請求の範囲ではいずれの誤解も避けるために、それぞれの請求項に記載の技術的特徴部に図面で用いた参照符号を括弧内に付して示してあり、これらの参照符号はそれぞれの請求項の内容を理解し易くするためにのみＥＰＣの規則２９（７）に従って含めまでである。
【図面の簡単な説明】
【図１】本発明によるものではないパワー半導体デバイス回路の回路図である。
【図２】図１の変形例の回路図である。
【図３】本発明によるパワー半導体デバイス回路の第１実施例の回路図である。
【図４】本発明によるパワー半導体デバイス回路の第２実施例の回路図である。
【図５】本発明によるパワー半導体デバイス回路の第３実施例の回路図である。
【図６】図３の第３実施例の変形例を示す回路図である。
【符号の説明】
1a〜1d  パワー半導体デバイス回路
２  絶縁ゲート電界効果パワー半導体デバイス
３  第１主電極
４  第２主電極
５  ゲート電極
6a〜6d  ゲート制御電極
７  第１給電ライン
８  第２給電ライン
９  電圧クランプ回路
10  欠陥検出回路
10a 制御出力端子
bg  バックゲート
ｄ  ドレイン電極
ｇ  ゲート電極
ｓ  ソース電極
Ｃ  制御入力信号端子
Ｄ  ダイオード
D1  スイッチングデバイスとしての整流ダイオード
Ｇ  ゲート電圧供給端子
J1, J2, J3  接続点
Ｌ  負荷
Q1, Q2  スイッチングデバイスとしてのトランジスタ
Q3, Q4  ｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジスタ
R1〜R6  抵抗
ＶC 別の基準電圧
ZD  ツェナーダイオード
【図１】
0003580857.tif 000002
【図２】
0003580857.tif 000003
【図３】
0003580857.tif 000004
【図４】
0003580857.tif 000005
【図５】
0003580857.tif 000006
【図６】
0003580857.tif 000007