(57)【特許請求の範囲】
【請求項１】
互いに平行に配線された複数のデータ線と、該複数のデータ線と直交して配線された複数のワード線と、上記データ線とワード線の交点に配置された複数のメモリ素子とを有し、上記ワード線の立ち上がりを検知することを目的として、上記ワード線ではなく、別途設けられたダミーワード線の立ち上がりを検知するダミーワード線立ち上がり検知手段を備えた半導体記憶装置において、上記ダミーワード線の負荷を上記ワード線より大きくしたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、上記ダミーワード線の長さを上記ワード線の長さより長くしたことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、上記ワード線と同じ長さのもの、又は上記ワード線より短い長さのものを、複数本直列接続することにより、全体として、上記ワード線より長いダミーワード線を構成したことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、上記ダミーワード線の線幅を上記ワード線の線幅より細くしたことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、上記ダミーワード線と、該ダミーワード線に隣接するワード線又はダミーワード線との間の距離を、ワード線間の距離よりも短くしたことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５の何れかに記載の半導体記憶装置において、上記ダミーワード線立ち上がり検知手段を、ダミーワード線を駆動するダミーワード線駆動手段と同一側に配置したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特に、半導体記憶装置の高速化に有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路技術の進展により、半導体基板上に形成される素子、配線が微細化され、その記憶容量の増大が図られている。これらの半導体記憶装置では、アクセスタイムの高速化を図るために、ワード線と同一の動作をするダミーワード線の遷移（立ち上がり）を検知することにより、読み出し等のタイミングをとっている。例えば、特開昭６０−７６０９５号公報に、この技術をＤＲＡＭに適用した場合について記載されている。
【０００３】
図２に、従来のダミーワード線検知手段を備えた半導体記憶装置の簡単なブロック図を示し、図３に、その一部の具体的な回路構成例を示し、図４に、動作波形を示す。ここでは、本発明の本質を明確にするために、構造が比較的簡単な、例えば、マスクＲＯＭで説明するが、これに限定されるものではない。
【０００４】
従来のマスクＲＯＭでは、チップの外部から入力されたアドレス（Ａｉ、Ａｉ＋１等）は、アドレスバッファ１に入力される。当該アドレスバッファ１では、各アドレス毎にアドレスの遷移を検出し、パルス信号であるＡＴＤ信号をタイミングジェネレータ１０に対して出力する。ＡＴＤ信号は、何れかのアドレスが変化したときに発生し、当該ＡＴＤ信号を基準に種々の内部信号を発生し、内部同期で動作する。一方、アドレスバッファ１はアドレスデコーダ２に内部アドレス信号（ＡＤｉ、ＡＤｉ／等）を出力し、それを入力したアドレスデコーダ２は、ワード線６を駆動し、カラムセレクタ８に対してカラム選択信号を出力する。カラムセレクタ８は前記カラム選択信号に基づき所定のビット線５（カラム）を選択する。当該ワード線６及びビット線５により特定される、メモリセルアレイ３中のメモリセル４が読み出される。
【０００５】
タイミングジェネレータ１０では前記ＡＴＤ信号を入力し、各種のタイミング信号を発生する。例えば、内部信号ＣＫＰにより、ビット線のプリチャージやイコライズを行い、内部信号ＯＨＺ（出力イネーブル信号）により、出力バッファ１３を活性化する。センスアンプ９は、内部信号ＣＫＰの“Ｈ”期間に、ビット線のプリチャージ、イコライズを行い、“Ｌ”期間にセンス増幅を行う。具体的には、カラムセレクタ８により選択されたビット線を、タイミングジェネレータ１０によって発生された信号に基づきプリチャージ及びイコライズし、当該ビット線のデータをセンス増幅する。出力バッファ１３は、内部信号ＯＨＺにより、その“Ｌ”期間にセンスアンプ９の出力をチップ外部に出力し、“Ｈ”期間に出力端子をＨｉＺ（ハイインピーダンス）にする。
【０００６】
ダミーワード線駆動回路１１は、タイミングジェネレータ１０より出力される起動信号ＡＴＤＸに基づき、アドレスデコーダ２と同じタイミングでダミーワード線７を駆動し、内部信号ＲＳＤＷＬにより、不活性化する。また、ダミーワード線立ち上がり検知手段１２は、ダミーワード線７の電位が所定の基準電位になったことを検知して検知信号ＰＲＥを出力する。
【０００７】
図５に、ダミーワード線の立ち上がりを検知するダミーワード線検知手段の回路構成例を示す。当該ダミーワード線検知回路では、ダミーワード線の端においてダミーワード線ＤＷＬの電位と所定の基準電位ＶＲＥＦ２を比較し、検知信号ＰＲＥを発生する。この構成では、ダミーワード線ＤＷＬが低レベルのとき（ＤＷＬ＜ＶＲＥＦ２）、検知信号ＰＲＥは”Ｌ”レベルとなり、ダミーワード線ＤＷＬの電位が徐々に上昇し、基準電位と一致（ＤＷＬ＝ＶＲＥＦ２）したとき、検知信号ＰＲＥは“Ｈ”レベルに高速に反転する。なお、基準電位ＶＲＥＦ２は、Ｒ３とＲ４の分割抵抗で決定される。例えば、Ｒ３＝２ｋΩ、Ｒ４＝８ｋΩであれば、ＶＲＥＦ２＝（４／５）Ｖｃｃとなる。検知信号ＰＲＥが“Ｈ”に立ち上がることにより、ワード線ＷＬが十分な電位に上昇したと判断できるので、内部信号ＣＫＰを“Ｌ”にし、プリチャージ及びイコライズを終了するとともに、センスアンプによるビット線の値の読み出しを行う。センスアンプによる読み出し期間中は、出力端子は内部信号ＯＨＺにより、ＨｉＺ（ハイインピーダンス）に維持されている。読み出しが完了するタイミングで、内部信号ＯＨＺを“Ｌ”レベルにするとともに、内部信号ＲＳＤＷＬを“Ｈ”レベルにする。内部信号ＲＳＤＷＬが“Ｈ”レベルになると、ダミーワード線駆動回路１１により、ダミーワード線ＤＷＬが急速に不活性レベル（“Ｌ”レベル）に遷移する。ダミーワード線ＤＷＬが所定の基準電位ＶＲＥＦ２より低下すると、ダミーワード線検知回路１２により検知信号ＰＲＥは“Ｌ”レベルに反転する。
【０００８】
このように、ダミーワード線の立ち上がりを検知し、プリチャージ、イコライズの停止、センスアンプによる読み出しを行い、読み出し完了後はセンスアンプの停止の一連の動作を行うことができるので、消費電流の減少を図ることができる。
【０００９】
従来のマスクＲＯＭでは、１ビットの情報をあらかじめ製造段階でマスクパターンに応じて作り込んだひとつのメモリトランジスタ４に記憶している。そして、その情報の読み出しは、アクセスされたメモリトランジスタ４がオン状態かオフ状態かをセンスアンプ９でセンスすることによって行われる。したがって、上記素子サイズの微細化によりメモリトランジスタ４の駆動電流が小さくなるので、その読み出しレベルはますます小さくなってしまう。そこで、メモリトランジスタ４の駆動電流をできるだけ大きくするためには、メモリトランジスタ４のゲートが結合されたワード線６のレベルが十分高い状態（Ｖｃｃレベルに近いレベル）にしなければならない。しかしながら、上記ワード線６を例えば導電性ポリシリコンを含む配線層で構成した場合、その抵抗値が、金属配線であるアルミニウム配線に比べて大きく、かつ抵抗値の製造バラツキが大きいので、上記ワード線６をアクセスした場合、ワード線６の端が所定のレベルまで立ち上がったかどうかを判断することは難しい。そこで、そのワード線６の端部の立ち上がりを検知するのではなく、ワード線と同一構造のダミーワード線７を利用して、そのダミーワード線７の端部でのレベルをダミーワード線検知回路１２で検知する方法が一般的である。
【００１０】
以下、理解を容易にするために、説明や図面において同一回路等については同一符号を用いる。
【００１１】
【発明が解決しようとする課題】
このような従来のダミーワード線ＤＷＬでは、ワード線ＷＬと同じ立ち上がり波形を示す。そのため、例えば、図６に示すように、ワード線の端のレベルが十分立ち上がった電圧ＶＲＥＦ２までの立ち上がりを検知するものとすると、基準電圧ＶＲＥＦ２が製造バラツキや温度変化等でΔＶ変動すると、検知信号ＰＲＥはΔＴ２変動することになり、基準電圧ＶＲＥＦ２が電源電圧に近いほど、ΔＶが同じでもΔＴ２は大きくなるという問題がある。すなわち、半導体記憶装置のアクセスタイムはワーストケース（最悪値）で規定する必要があるので、高速化が困難になる。また、高速なデバイスを選別しようとすると歩留まりの低下を招く。
【００１２】
【課題を解決する為の手段】
本発明は上記従来の問題点を解決することを目的とし、従来はダミーワード線がワード線と同じ構成であるのに対して、本発明では、ダミーワード線はワード線より負荷を大きくする。具体的には、ダミーワード線をワード線より長くすることを特徴とする構造、または、ワード線の線幅よりも細くすることを特徴とする構造、または、ダミーワード線と平行にある隣のワード線あるいはダミーワード線との線間の距離をワード線間の距離よりも短くすることを特徴とする構造、または、ワード線と同じ長さのものを直列に複数本接続することにより全体としてワード線の長さより長くすることを特徴とする構造、または、ワード線の長さより短いものを直列に複数本接続することにより全体としてワード線の長さより長くすることを特徴とする構造を備えている。また、好ましくは、これらの構成において、ダミーワード線検知手段をダミーワード線駆動手段と同一側または相対する側に配置することにより、本発明の目的が達成される。
【００１３】
そして、上記の如く構成されたダミーワード線は、ワード線の立ち上がり波形より立ち上がりが遅く、ワード線が十分立ち上がった状態でも、ダミーワード線は、まだ立ち上がり途中であり、基準電圧を従来のダミーワード線の場合よりも低い電圧に設定することができ、波形の傾きが大きい領域を検知することになる。そのため、同程度の基準電圧の変動に対しても検知信号の時間変動を小さくすることができる。
【００１４】
また、ダミーワード線検知手段をダミーワード線駆動手段と同じ側に配置することにより、ダミーワード線の負荷を容易に調整することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
（実施の形態１）
以下に、本発明の第１の実施の形態について説明する。図１は、本発明の第１の実施形態のマスクＲＯＭのブロック図であり、図７は、ダミーワード線の立ち上がりを検知するダミーワード線検知回路の回路図であり、図８は、本発明のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果であり、図９は、動作波形を示す。
【００１７】
図７において、新たな基準電位ＶＲＥＦ１を発生するためには、従来の基準電位ＶＲＥＦ２とは分割された抵抗値の比を変える必要がある。例えば、従来はＲ３：Ｒ４＝２：８としていたものを、Ｒ１：Ｒ２＝４：６となるように抵抗比を調整する。なお、当然のことながら、ダミーワード線に与える負荷（ダミーワード線の負荷容量及び抵抗により決まる）により、抵抗比は適宜、調整する。
【００１８】
図１に沿って説明すると、本発明のダミーワード線７の負荷は、ワード線６の負荷より大きい（この例としては、ダミーワード線７の長さがワード線６の２倍である）ため、図８に示すように、立ち上がりがワード線６に比べ遅くなる。そのため、ワード線６が十分立ち上がったレベルであるＶＲＥＦ２の時間においても、ダミーワード線７は立ち上がり途中のレベルであるＶＲＥＦ１である。その特性を利用して、ワード線６が十分立ち上がったレベルであるＶＲＥＦ２の時間を検知するには、ダミーワード線検知回路１２の基準電圧をＶＲＥＦ１に設定すればよいことになる。基準電圧ＶＲＥＦ１が、製造バラツキや温度変化等でΔＶ変動すると、検知信号ＰＲＥはΔＴ１変動することになるが、図８からも分かるように、基準電圧ＶＲＥＦ１は、従来のダミーワード線を用いた場合の基準電圧ＶＲＥＦ２に比べて、ダミーワード線７の立ち上がり途中のレベルにしているため、同じΔＶ変動に対しても、検知信号ＰＲＥの変動ΔＴ１を小さくすることが可能である（ΔＴ１＜ΔＴ２）。
【００１９】
（実施の形態２）
上記第１の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、ダミーワード線の線幅をワード線より細くして、抵抗値を大きくしてもよい。
【００２０】
ダミーワード線を細くすることにより負荷容量が減少するが、当該容量はダミーワード線の配線の側壁の効果が大きいので、抵抗の増加の割合に比べて容量の低下の割合は小さくなり、結果として抵抗と容量の積は増加し、ダミーワード線の遷移（立ち上がり）が遅延する。
【００２１】
（実施の形態３）
上記第１の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、図１０に示すように、ダミーワード線７と平行にある隣のワード線６あるいは別のダミーワード線との線間の距離ｄ１をワード線６間の距離ｄ２よりも短くすることで、ダミーワード線７と平行にある隣のワード線６あるいは別のダミーワード線との間の寄生容量をワード線６間の寄生容量より大きしてもよい。
【００２２】
ワード線６はメモリセル４の配置との関係でワード線間隔が決まるが、ダミーワード線７にはこのような制限が無いので、比較的、容易に配線と配線の間隔を変えることができる。
【００２３】
（実施の形態４）
上記第１の実施の形態においては、ダミーワード線の立ち上がりを、ワード線の立ち上がりよりも遅くすることを目的として、ダミーワード線の長さをワード線より長くして、抵抗値を大きしているが、同様な効果を得る為に、図１１及び図１２に示すように、ダミーワード線７として、ワード線６と同じ又短い長さのものを、コンタクト１５を介して、ダミーワード線で用いる層（この場合は導電性ポリシリコンを含む配線層）とは別の配線層１４（例えばアルミニウム配線層）を用いて直列に複数本接続することにより、全体としてワード線の長さより長くして、抵抗値を大きくしてもよい。
【００２４】
通常、ダミーワード線はワード線と同一の材料（ポリシリコン）により形成されるが、例えば、部分的に金属配線を挟むことにより、より後の製造工程でダミーワード線の遅延を調整することができる。すなわち、図１２の金属配線１４，１４を短絡することにより、ダミーワード線を実質的に短縮でき、通常の半導体製造工程では金属配線工程はポリシリコン工程より後であるので、より製造工程の進んだ段階で本メモリの遅延が調整できる。したがって、製造段階でのプロセスのばらつき等を考慮したアクセスタイムの設定が可能になり、歩留まりの向上等が期待できる。
【００２５】
（実施の形態５）
図１０に示すように、ダミーワード線７に対して、ダミーワード線検知手段１２をダミーワード線駆動手段１１とは相対する端部に接続することにより、最も大きな遅延が得られる。
【００２６】
図１或いは図１１に示すように、メモリセルアレイ３に対して、ダミーワード線検知手段１２をダミーワード線駆動手段１１と同一の辺に配置し、ダミーワード線を折り返して配線すると、他のレイアウトパターンを変えることなく、並行して配線されたダミーワード線間の任意の場所でダミーワード線を短絡（コンタクト１５及び金属配線１４により）することができ、ダミーワード線の遅延を容易に設定することができる。
【００２７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体装置の微細化が進み、素子サイズの微細化によりメモリトランジスタの駆動電流が小さくなり、よりワード線立ち上がりの検知の精度が要求される場合において、製造バラツキや温度変化等による検知時間の変動を最小限にすることができ、半導体装置の高速化に対して効果があるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のマスクＲＯＭのブロック図である。
【図２】従来のマスクＲＯＭのブロック図である。
【図３】マスクＲＯＭの一部の回路構成例を示す回路図である。
【図４】従来のマスクＲＯＭの動作タイミング例を示すタイミング図である。
【図５】従来のマスクＲＯＭに用いるダミーワード線検知回路の回路図である。
【図６】従来のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果を示す図である。
【図７】本発明の実施形態に用いるダミーワード線検知回路の回路図である。
【図８】本発明のダミーワード線を用いた場合のダミーワード線検知回路のシミュレーション結果を示す図である。
【図９】本発明に係るマスクＲＯＭの動作タイミング例を示すタイミング図である。
【図１０】本発明の第３の実施形態のマスクＲＯＭのブロック図である。
【図１１】本発明の第４の実施形態のマスクＲＯＭのブロック図である。
【図１２】本発明の第４の実施形態のマスクＲＯＭのブロック図である。
【符号の説明】
１                          アドレスバッファ
２                          アドレスデコーダ
３                          メモリセルアレイ
４                          メモリセルトランジスタ
５                          ビット線（データ線）
６                          ワード線（ＷＬ）
７                          ダミーワード線（ＤＷＬ）
８                          カラムセレクタ
９                          センスアンプ
１０                        タイミングジェネレータ
１１                        ダミーワード線駆動手段（回路）
１２                        ダミーワード線検知手段（回路）
１３                        出力バッファ
１４                        金属配線
１５                        コンタクト
【図１】
0003548423.tif 000002
【図２】
0003548423.tif 000003
【図３】
0003548423.tif 000004
【図４】
0003548423.tif 000005
【図５】
0003548423.tif 000006
【図６】
0003548423.tif 000007
【図７】
0003548423.tif 000008
【図８】
0003548423.tif 000009
【図９】
0003548423.tif 000010
【図１０】
0003548423.tif 000011
【図１１】
0003548423.tif 000012
【図１２】
0003548423.tif 000013