(57)【特許請求の範囲】
【請求項１】
電子回路配置（２２）を試験する方法であって、該方法は次の各ステップすなわち：
- 予め定められた形状をもつ試験信号（４４）を、上記回路配置（２２）の特定の信号入力手段に供給するステップ；
- 上記回路配置（２２）を予め定められたモードで動作させるステップ；
- 意図された形状をもつ結果信号（５２）を、引き続いて該結果信号を評価するために、上記回路配置（２２）の特定の信号出力手段から抽出するステップ；
を含む方法において、
第１のアナログ信号（４０）をディジタル・ビットストリーム（４４）に変調し、アナログ瀘波することにより、上記試験信号（４４）を第２のアナログ信号（５２）として、上記デジタルビットストリーム（４４）から後続の瀘波手段（５０）の出力端に生成するために、上記デジタルビットストリーム（４４）を上記後続の瀘波手段（５０）に与えることを特徴とする電子回路配置を試験する方法。
【請求項２】
上記変調は、一次又は二次シグマ・デルタ変調であることを特徴とする請求項１に記載の電子回路配置を試験する方法。
【請求項３】
上記抽出は、次のステップすなわち、
出力波結果信号である上記第２のアナログ信号（５２）を、まず１番目のしきい値レベルと比較し、次いで２番目のしきい値レベルと比較し、以下順次ｎ番目までのしきい値レベルと比較して、引き続いてこの継続的な判別ビットストリーム結果を、それぞれの瞬間に或る基準値より下は符号“１”でありそれより上は符号“０”である、いわゆる寒暖計形信号符号を生成するために、再び一列に整列させるステップを含むことを特徴とする請求項１又は２に記載の電子回路配置を試験する方法。
【請求項４】
電子回路配置（２２）を試験する装置であって、該装置は次の各手段
すなわち：
- 予め定められた形状をもつ試験信号（４４）を、上記回路配置（２２）の特定の信号入力手段に供給する試験信号源手段（２０）；
- 上記回路配置を予め定められたモードで動作させる制御手段（３４）；
- 意図された形状をもつ結果信号（５２）を、引き続いて該結果信号を評価するために、上記回路配置（２２）の特定の出力から抽出する抽出手段（３０）；
を含む装置において、
第１のアナログ信号（４０）をディジタルビットストリーム（４４）に変調する変調手段（４２）を持ち、
また瀘波手段（５０）を持ち、これはアナログ瀘波することにより該瀘波手段の出力端に第２のアナログ信号（５２）としての上記試験信号（４０）を上記デジタルビットストリーム（４４）から生成するために上記変調手段（４２）から信号が与えられる瀘波手段（５０）である
ことを特徴とする電子回路配置を試験する装置。
【請求項５】
請求項４に記載の電子回路配置を試験する装置において、
上記変調手段（４２）の生成するデジタルビットストリームを記憶するため及び引続いて上記瀘波手段（５０）に信号を与えるためのデジタル記憶手段（４６）を持つことを特徴とする電子回路配置を試験する装置。
【請求項６】
請求項４又は５に記載の電子回路配置を試験する装置において、
上記変調手段（４２）は、一次又は二次シグマ・デルタ変調を実行するように設定されていることを特徴とする電子回路配置を試験する装置。
【請求項７】
請求項４ないし６のうちのいずれか１項に記載の電子回路配置を試験する装置において、
上記電子回路配置（２２）へのインターフェースをとるために、境界走査試験インターフェース手段を有することを特徴とする電子回路配置を試験する装置。
【請求項８】
請求項４ないし７のうちのいずれか１項に記載の電子回路配置を試験する装置において、
少なくともその一部分は装置自身に内蔵されているところの上記試験信号源手段（２０）及び評価手段（２４）のいずれか一方又は双方を持つことにより、自己試験を実行するように設定されていることを特徴とする電子回路配置を試験する装置。
【請求項９】
請求項４ないし８のうちのいずれか１項に記載の電子回路配置を試験する装置において、上記抽出手段（３０）は、
出力波結果信号である上記第２のアナログ信号（５２）を、まず１番目のしきい値レベルと比較し、次いで２番目のしきい値レベルと比較し、以下順次ｎ番目までのしきい値レベルと比較して判別する判別手段（１００）と、
上記判別手段により供給されて、各々がそれぞれの瞬間におけるアナログ信号手段に付随するそれぞれのいわゆる寒暖計形信号符号を再び一列に整列させた継続的な判別ビットストリーム結果を記憶するメモリ手段（１０２）と
を有することを特徴とする電子回路配置を試験する装置。
【請求項１０】
請求項１に記載の方法を実行する電子回路配置であって、
試験信号を生成するための試験信号源手段（２０）と、上記試験信号を供給され、予め定められた動作モードで上記試験信号について演算して、予め定められた形状をもつ結果信号（５２）を生成する演算手段（４８、５０）と、それに引き続く評価のために上記結果信号を抽出し出力する結果信号抽出手段（３０）と、を有する電子回路配置において、
上記試験信号源手段（２０）は、第１のアナログ信号（４０）から得られるデジタルビットストリーム（４４）を記憶するデジタル記憶手段（４６）を有し、またアナログ濾波することによりその出力端に第２のアナログ信号（５２）としての上記試験信号を上記デジタルビットストリーム（４４）から生成するために上記デジタル記憶手段（４０）から信号が与えられる濾波手段（５０）を有することを特徴とする電子回路配置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電子回路配置＜ｅｌｅｃｔｒｏｎｉｃ  ｃｉｒｃｕｉｔｒｙ  ａｒｒａｎｇｅｍｅｎｔ＞を試験する方法であって、次の各ステップすなわち：
−  予め定められた特性＜ｈａｂｉｔｕｓ＞  をもつ試験信号を、上記回路配置の特定の信号入力手段に供給するステップ；
−  上記回路配置を予め定められたモードで動作させるステップ；
−  意図された特性をもつ結果信号を、引き続いて該結果信号を評価するために、上記回路配置の特定の信号出力手段から抽出するステップ；
を含む方法に関する。
【０００２】
【従来の技術】
電子回路の複雑さの増大に伴って、そのような電子回路を試験することは商業的に当を得た技術になって来ている。ディジタル回路を試験することは、集積化されたチップ・レベルにおいても、或いはボード・レベルにおいても、著しい進歩が示されている。複雑な試験パターンの生成、回路配置からの抽出へのその応用及び引き続く回路配置の評価は、英国特許第ＧＢ−Ａ  ２，１９５，１８５号とこれに対応する米国特許出願第０７／９０４８９号；  第０７／３７４，５１５号；  第０７／４２０，６１２号に例示されるように、多大の注目が集められており、これらはいずれも本出願と同一出願人によるもので、且つ境界走査試験標準ＢＳＴ  に係わるものであって、茲に参考文献として引用する。このような試験は、その試験パターンが試験の目的で特別に設計され日常使用される入力信号とは無関係であることを要するものであるから、構造的な試験と呼ばれる。これと対照的にアナログ回路はそれが孤立している時もアナログ／ディジタル混合回路の一部の時も通常は機能的な試験が実施され、その場合には装置は意図された標準機能性の一部を実行しなければならない。試験信号はしばしば、例えばシヌソイド＜ｓｉｎｕｓｏｉｄ＞発生器のような、或る種の信号形成器により生成される。それに続いて何らかの結果信号から検出できるような回路機能性が正常と思われるか否かが観察される。
【０００３】
【発明が解決しようとする課題】
このような試験は比較的費用の掛かるものであって、しばしば極度に多機能で高価な試験用マシンを用いて生成する特別の信号の発生を必要とする。簡単で汎用の試験用マシンの使用を許容し、一方では効果的なディジタル技術を可能な限り創造的に使用することへの需要が認識されている。
【０００４】
従って、本発明の目的はとりわけ、容易に生成され記憶されるようなアナログ試験パターンが直接適用できる電子回路配置の試験方法を提供することである。
【０００５】
【課題を解決するための手段】
そこで、本発明の１つの態様は、アナログ原信号＜ａｎａｌｏｇ  ｐａｒｅｎｔ  ｓｉｇｎａｌ＞をディジタル・ビットストリームに変調し、引き続いて該ディジタル・ビットストリームをアナログ瀘波することを通して上記試験信号を生成することを特徴とする。
【０００６】
上記変調は、一次又は二次シグマ・デルタ変調であることを好適とする。この変調のやり方は極めて簡明であり、その他の技術も同様に利用できる。
【０００７】
上記抽出は、出力波結果信号を継起的な＜ｓｕｃｃｅｓｓｉｖｅ＞しきい値レベルで繰り返し判別し、引き続いて継起的な判別ビットストリーム結果を、それぞれの瞬間に寒暖計形信号符号＜ｔｈｅｒｍｏｍｅｔｅｒ  ｓｉｇｎａｌ  ｃｏｄｅ＞  を生成するために、一線上に再整列させる＜ｒｅａｌｉｇｎｉｎｇ＞ステップを含むことを好適とする。茲でもまた、アナログ・インターフェース部分は極めて簡明である。
【０００８】
本発明はまた、前に述べた電子回路配置を試験する装置に関し、該装置は特に、原信号＜ｐａｒｅｎｔ  ｓｉｇｎａｌ＞  をディジタル・ビットストリームに変調する変調手段と、該ディジタル・ビットストリームをアナログ瀘波することを通して上記試験信号を生成するために、上記変調手段によって該ディジタル・ビットストリームを供給される瀘波手段と、を有するものである。これは簡明に実現することが判っている。当然にこの試験は境界走査試験又は自己試験構造であろう。これらの手法はいずれもたやすく実現できることが判っている。
【０００９】
本発明はまた、上述の方法を実行する対象としての電子回路配置にも関し、これは、試験信号を受信する試験信号入力手段と、上記試験信号入力手段により供給され、予め定められた動作モードで上記試験信号について演算して、予め定められた特性をもつ結果信号を生成する演算手段と、それに引き続く評価のために上記結果信号を出力する結果信号出力手段と、を有する電子回路配置において、アナログ原信号から導かれたディジタル・ビットストリームを記憶するディジタル記憶手段と、該ディジタル記憶手段により供給されて上記ディジタル・ビットストリームをアナログ瀘波することを通して上記試験信号を生成する瀘波手段とを有する試験信号源手段により供給される上記試験信号入力手段を持つ。この電子回路配置は、集積回路チップであることも、チップの集合であることも、チップの搭載された印刷回路ボードであることも、又はその他任意の適切なパッケージ・レベルのものであることもあろう。
【００１０】
種々の有益な態様が従属請求項に記載されている。
【００１１】
【実施例】
図１は、原型的な＜ａｒｃｈｅｔｙｐｉｃａｌ＞試験器マシンの設定を示し、これは試験信号発生器２０、試験されるデバイス２２、及び結果信号評価器２４を有する。試験信号発生器は試験信号を生成し、試験されるデバイスはこの信号を受信して引き続き正常動作モード又はその他の予め定められたモードで制御され、結果信号評価器は試験されるデバイスが良好に機能しているか否かを結果信号から確認する。この能力＜ｑｕａｌｉｆｉｃａｔｉｏｎ＞  は、試験がそれだけで構造的であるか又は機能的であるかをあてはめる。結果は種々の能力を表示する：それは「良好」とか「欠陥有り」とか「一部良好、要修理、但し他は依然役に立つ」例えば  ＸＹ  ＭＨｚ  より下のクロック周波数では正しく動作、とか又は信号対雑音比を表示すると云うような特定の能力等々である。試験されるデバイスは、単一の集積回路チップのこともあり、又は多重チップのボード、ウェファ規模の集積回路、その他任意の適切なパッケージ・レベルのこともある。ディジタル信号の試験に関しては、前記の特許出願に広汎な詳細が示され、実際、試験対象の回路についての試験手順及び試験規定は境界走査試験標準＜Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｔｅｓｔ  Ｓｔａｎｄａｒｄ＞  に合致している。とりわけ、このことは連続データ・イン・ピン＜ｓｅｒｉａｌ  ｄａｔａ  ｉｎ  ｐｉｎ＞、連続データ・アウト・ピン、試験クロック・ピン、及び制御信号用の１ないし２の余分なピンを意味する。
【００１２】
本発明は、シヌソイド＜ｓｉｎｕｓｏｉｄｓ＞  、多重トーン信号、及びブロック波を含む任意の波形のような、試験されるデバイスそのものに与えられるアナログ試験信号を用いる。上述の環境は回路配置をディジタル試験信号で動作させるのにも同様に用いられるが、これは制約とはならない。試験信号源２０は１つ又はそれ以上の試験信号出力端子を並列に持ち、試験パターンを記憶するメモリを内部に有し、１つの出力端子に種々の試験信号を多重化するための多重化手段を持ち、境界走査試験標準による制御ビット列を出力し、及びその他の機能を持つ。しかし簡単のためにそれらは図示されていない。また試験の開始及び終了についても簡単のために表示されていない。
【００１３】
種々のタスクを分割することについて、最初の可能性としては、試験信号発生器の２８の部分にある特定のエレメント及び記憶されているビット・パターンに基づいて、２８の部分内にアナログ信号が生成されることである。２番目の可能性としては、試験されるデバイスの同じパッケージ（ボード、チップ等）の２８の部分にこれらのアナログ試験信号が生成されることである。２番目の場合は図中で試験されるデバイス２２及び２８の部分を含む破線２６で囲んだもので表示されている。このことはアナログ試験信号のディジタル表現のみが外部から試験されるデバイスに伝達されることを要することを意味する。もう１つの可能性としては、ブロック２０のほぼ全部が例えば集積回路チップのような同一パッケージに試験されるデバイス自身として含まれている場合である。これは試験パターンを与えるということに関する限り自己試験構成を表すことになる。
【００１４】
本発明は試験されるデバイスそのものから導かれるアナログ試験信号を用いる。原理的にはそのようなアナログ信号は例えば其処から抽出された振幅とか周波数等のような特定のアナログ量により又はモデル・アナログ信号との比較により評価されよう。これについては簡単のためにこれ以上は論じられていない。もう１つのタイプの評価は、評価する前に先ずアナログ信号をビット・ストリームに変換する。最初の可能性としては、この変換は結果信号評価器のうちの３０という部分内の特定のエレメントに基づいて結果信号評価器の部分３０で起きる。２番目の可能性としては、この変換は試験されるデバイスの同じパッケージ（ボード、チップ等）の中で起きる。２番目の場合は図中で試験されるデバイス２２及び３０の部分を含む破線２６で囲んだもので表示されている。このことはアナログ結果信号のディジタル表現のみが試験されるデバイスから外部に伝達されることを要することを意味する。もう１つの可能性としては、評価は回路の内部でなされる。これは結果パターンを出力するということに関する限り自己試験構成を表すことになる。
【００１５】
実施例では３つのサブシステム間の相互作用を統制するためにブロック２０は制御エレメント３２を持ち、これは全体のマスターとして動作する。試験信号の送出が終わった後に、このエレメントはブロック２２中の制御エレメント３４に制御信号を送り、エレメント３４を正常の動作状態で駆動して試験信号を有効に結果信号に変換する。次に制御エレメント３２はブロック２４中のもう１つの制御エレメント３６を能動化して該制御エレメント３６がそのとき受信した結果信号を評価するように設定する。種々の制御エレメント間の通信は必要があればなされ、マスターの機能性の割り当ては様々で有り得る。自己試験配置では、すべての制御は試験対象の回路の内部に置かれる。全部の試験は同期様式又は非同期様式で実行できる。
【００１６】
図２は、試験信号生成技術の概略説明図である。とりわけ、これは型にはまらない融通の利くやり方でアナログ試験信号を生成するディジタル機能の使用に関する。これは外部装置を最小若しくは無しで済ます簡潔な試験環境をもたらす。
【００１７】
この技術はディジタル波形がアナログ信号内容をも包含することを認識することに基づく。それらは所望の信号特性を提供するように調整され、アナログ刺激剤＜ｓｔｉｍｕｌｕｓ＞として与えられる。この一例は、意味のあるデバイスの行動を検出するため、所望の統計的特性を持つディジタル・データを使って「雑音」を生成することである。これを達成するもう１つの候補は、所望のアナログ信号をディジタル・パルス列上で変調し、そしてこの信号をディジタル試験器チャネルの出力で復調する、というものである。
【００１８】
その次の復調が容易に出来るようにする変調方式は１ビット・シグマ・デルタ変調（ΣΔ）である。この方式の利点は高性能試験信号を達成する潜在能力にある。これはその過程が「完全な」試験信号をビットストリームに変換することに等しく、茲で該ビットストリームは該試験信号の高分解能表現であり得るからである。シグマ・デルタ変調は  Ａ／Ｄ  変換及び  Ｄ／Ａ  変換の双方に対し成功裡に応用されている。他のタイプの変調も以下に説明するものと同様におのづから好適である。
【００１９】
図２に示すように、変調過程のソフトウェア模型（４２）が試験信号（４０）を例えば繰り返し又は殆ど繰り返しに近いディジタル・データ・ストリーム（４４）に変換する。そうすると試験器のピン・メモリ（４６）に搭載されるとき、これは必要な速度で連続的繰り返しシーケンスで試験器ピンに与えられる。
【００２０】
エレメント４８は駆動回路である。次に原始アナログ信号の復元は、ビットストリームの低域通過濾波により達成され、これに用いるフィルターは例えば試験ボード上に搭載できる１又は２セクション受動ＲＣフィルター（５０）である。信号の周波数は変調特性及び試験クロック・レートにより制御できる。振幅は、ディジタル・パルスの電圧レベルを調整することにより、若しくは変調器回路４２に与えられる信号の振幅を変えることにより、簡単に変更できる。
【００２１】
次に図３は一般的シグマ・デルタ変調を示す。一般的に１ビットシグマ・デルタ変調は標本化された信号を負帰還システムを用いて２進表現に変換する。それはループ・フィルター（５８）ｈ（ｎ）  と、１ビット量子化器Ｑ（６０）（１ビットの場合に対する比較器）と、入力から量子化された出力ｙ（ｎ）  を減算するフィードバック（６２，５６）  とから成る。
【００２２】
このようなシステムは以前におのずから説明されているが、本発明はその用途をアナログ試験の分野に拡張する。
【００２３】
変換過程では連続的入力信号ｘ（ｔ）  が、ｘ（ｔ）  の上側周波数より遙に大きいレート：ｆｓ  ＝１／Ｔｓ  で過剰標本化される。標本化された信号ｘ（ｎ）  と量子化された出力ｙ（ｎ）  との差がループ・フィルターｈ（ｎ）  で濾波された後１ビット出力コードｙ（ｎ）  に変換され、次の入力標本から減算される。フィードバック・ループにより平均ディジタル出力信号は一種のパルス密度変調として平均入力信号に等しい。過剰標本化及びループ・フィルターすなわち雑音形成フィルターは量子化雑音を大きな周波数帯域上に拡散し、そのエネルギーの大半が信号又は通過帯域の外部に在るような大きな量子化誤りの周波数内容を形作る。ビットストリームｙ（ｎ）  の周波数スペクトルは原始信号及び高域通過特性を持つ量子化誤りスペクトルを含む。信号スペクトルに関する帯域内量子化雑音電力の量は変換されたアナログ信号の分解能すなわちダイナミックレンジを定める。
【００２４】
量子化雑音の高域通過特性の故に、原始信号を復元する可能な限り最も単純な復調はディジタル波形のアナログ低域通過濾波である。ビットストリームを記憶するディジタル試験器と簡単な離散アナログ・フィルターとの組合せは高品質試験信号を生成するのに十分である。
【００２５】
上述の過程中の自由度の種々の程度及びその選択は必要な試験信号、すなわち周波数、分解能及びタイプ、利用可能な試験器周波数及びアナログ濾波の容易さ、にとりわけ依存する。特に変調過程では関連のパラメタは標本レートｆｓ  及びループ・フィルターｈ（ｎ）  の特性である。これらが達成可能な信号のダイナミックレンジを定め、アナログ低域通過フィルターへの要求条件を課する。
【００２６】
レートｆｓ  ＝  ＯＳＲ．２ｆｂ  で変換することによる周波数帯域〔０，ｆｂ  〕内部の周波数ｆｔ  の純粋シヌソイドを変換するための達成可能な信号対雑音比（ＳＮＲ）  は、
【数１】
0003580838.tif 000002
で近似される。
【００２７】
この式中で、ＯＳＲ  は過剰標本化レートであり、Ｌは雑音形成フィルターｈ（ｎ）  の次数である。
【００２８】
図４Ａ及び図４Ｂはそれぞれ１次及び２次シグマ・デルタ変調を示す。図４Ａは、減算エレメント７０、加算エレメント７２、遅延エレメント７４、及び低域通過フィルター７６の直列配置を持ち、図示のように２つの帰還接続が設けられている。その行動は次の差分方程式：
【数２】
ｕ（ｎ＋１）＝ｕ（ｎ）  ＋ｘ（ｎ）  −ｙ（ｎ）                  （２）
で与えられる。
【００２９】
図４Ｂは、減衰ファクタ０．５  を持つ減算エレメント７８、加算エレメント８２、遅延エレメント８４、減算エレメント８６、加算エレメント８８、遅延エレメント９０、及び低域通過フィルター９２の直列配置を持ち、図示のように３つの帰還接続が設けられてそのうちの１つは直列配置の中へ２回結合されている。その行動は次の差分方程式：
【数３】
ｖ（ｎ＋１）＝ｖ（ｎ）  ＋０．５（ｘ（ｎ）  −ｙ（ｎ））
ｕ（ｎ＋１）＝ｕ（ｎ）  ＋ｖ（ｎ）  −ｙ（ｎ）                  （３）
で与えられる。
【００３０】
この両方の場合に量子化器の行動は
【数４】
ｕ（ｎ）  ≧０ならば      ｙ（ｎ）  ＝１
ｕ（ｎ）  ＜０ならば      ｙ（ｎ）  ＝−１              （４）
と記述される。これらの数式は簡単なコンピュータ処理の実行に適しており、その出力がファイル中に（ｙ（ｎ）＝１  ⇒１及びｙ（ｎ）＝−１  ⇒０）と写し取ることができて試験器に対しデータ・ファイルとして役立つ。有限長データ記録の連続ループ構成が信号の生成に使用されるという状況に対して、引き続く連続ループ構成のためのデータ・ストリームの周期性を習得することは重要である。正弦波生成に対しこれは、シヌソイドのＭサイクル上でＮ個の標本が取られる（Ｍ／Ｎ）標本化により
【数５】
0003580838.tif 000003
と解かれて、従って正弦波信号のみに対してはＮでの周期性を保証する。これがデータ・ストリームも同じく周期的であることは意味しない。一次の符号器の場合にのみこれが成り立つ、と云うのはそのとき量子化雑音は規則的パターンで生起してそのスペクトルは高度に色彩化されているからである。高次の符号器の場合には量子化誤りは更にランダム化される傾向があり、その結果、一般的にはＮでの非周期ビットストリームとなる、すなわちＮパルス後には同じものを繰り返さないことになる。そのような高次の変調器模型を使用するために、原正弦波のサイクルの全数を含むが反復性の雑音パターンを含まない有限長データ・ストリームを用いることができよう。連続ループ中でこのデータ・ストリームを繰り返すことは量子化雑音パターンも同様に繰り返すことになり、従ってそれは正弦波の周波数の高調波に合致して結果的に離散的量子化雑音スペクトルになる。
【００３１】
もう１つの問題点はシヌソイドの振幅である。その一般的行動は、過負荷効果が生じて解の低下をもたらす或る特定の値に到るまで増加する振幅に対し達成可能なダイナミックレンジの増加である。もう１つの効果は、特定の条件下で次数が  Ｌ＞１  の符号器中に生じて変調過程の性能を制限する振動である。特にもしそのようなパターンの反復周波数が入力周波数のそれに匹敵するならば、関心の対象たる周波数中の歪みコンポネントとして目立つようになる。
【００３２】
次の表は、上に述べたことを拡張して設計中になされるべき種々の決断を許容する：
【表１】
0003580838.tif 000004
【００３３】
図５は比較器回路を示し、これはアナログ信号を規準信号と比較するために使用され、それによりディジタル試験器で処理できる２進出力信号が生成される。比較器１００  は、未知の電圧Ｖｉｎ及び付属回路エレメント１０６  により定められる規準電圧Ｖｃｏｍｐを受信する。更に、比較器はストローブ信号１０４  を受信し、メモリ１０２  に出力する。簡単のためにこれ以上の制御メカニズムは示されていない。規準電圧Ｖｃｏｍｐは、意図された高値と意図された低値との間のどこかにある予め定められた標準値になっているので、引き続くストローブは一連の  “１”，“０”の連鎖を記憶することになる。
【００３４】
図６は  Ａ／Ｄ  変換用に用いられる比較器回路を示す。ハードウェアはおのずから図５のそれに対応する。実際に可変Ｖｃｏｍｐを用いて一種の連続した  Ａ／Ｄ  変換が実現する。その方法はＶｃｏｍｐの或る特定の値に対してアナログ信号の１ビット・ディジタル化した変形を繰り返し標本化することに基づく。茲では比較電圧はアナログ信号の全範囲を多数の離散的ステップで上げて行き、各ステップが１ビット獲得する。これが相互に関し一線上に再整列した図６の右側に描かれている多数の一連の  １／０  ビットの連鎖となる。各縦列は、或る特定の瞬間における受信したアナログ信号値を表し、これは一連の“０”  の連鎖に続く一連の“１”  の連鎖で構成する線形寒暖計形符号として表現されており、アナログ信号の実際の値が２つの連鎖の転移によって表されている。この符号は２進符号、ＢＣＤ  符号、その他適当な符号に変換することができる。変換器の品質は圧倒的に比較器の特性に依存する、特に分解能、精度、オーバードライブ品質、及び履歴に依存する。未知のアナログ信号は全く同一の反復が可能でなければならない。上述のシステムの全体に亙ってこれ以上のハードウェアは殆ど必要としない。
【図面の簡単な説明】
【図１】図１は、原型的な試験器マシンの設定を示す図である。
【図２】図２は、試験信号生成技術の概略を示す図である。
【図３】図３は、一般的なシグマ・デルタ変調を示す図である。
【図４】図４は、シグマ・デルタ変調を示し、Ａが一次シグマ・デルタ変調を、またＢが二次シグマ・デルタ変調を示す図である。
【図５】図５は、ディジタル試験器で使われる比較器回路を示す図である。
【図６】図６は、  Ａ／Ｄ  変換に対して使われる比較器回路を示す図である。
【符号の説明】
２０  試験信号発生器
２２  試験されるデバイス
２４  結果信号評価器
３２，  ３４，  ３６    制御エレメント
５８  ループ・フィルター
６０  １ビット量子化器
１００    比較器
１０２    メモリ
１０６    規準電圧を定める付属回路エレメント
【図１】
0003580838.tif 000005
【図２】
0003580838.tif 000006
【図３】
0003580838.tif 000007
【図４】
0003580838.tif 000008
【図５】
0003580838.tif 000009
【図６】
0003580838.tif 000010