(57)【特許請求の範囲】
【請求項１】
データの直並列又は並直列変換に供されるシフトレジスタを併用して所定パターンの信号を生成する信号発生回路であって、
上記信号は、通信データのスクランブル処理又は通信回線の特性評価に供されるＰＮ信号及び固定パターン信号を含むものであって、上記シフトレジスタの所定ビットの出力信号を所定の組み合わせで受ける複数の排他的論理和回路と、上記シフトレジスタの所定ビットの出力信号又は上記排他的論理和回路の出力信号を選択的に伝達する信号選択回路とを含み、
上記信号発生回路は、デジタルコードレス電話に含まれるものであり、上記シフトレジスタは、上記デジタルコードレス電話のフェーズロックドループ回路の初期値設定に供されるものであって、上記デジタルコードレス電話は、上記ＰＮ信号を用いてソフトウェア的な簡易秘話処理及びスクランブル処理ならびにデスクランブル処理を行うマイクロコンピュータ部を含むことを特徴とする信号発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は信号発生回路に関し、例えば、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ−ｐｈｏｎｅ  Ｓｙｓｔｅｍ）のデジタルコードレス電話のＰＮ（Ｐｓｅｕｄｏ  Ｎｏｉｓｅ）信号発生回路に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
公衆電話回線の屋外利用や子機間直接通話等により移動体通信網の構築を低価格で実現しうるＰＨＳがある。ＰＨＳでは、通信特性の確保及び評価のために、第二世代コードレス電話システム標準規格ＲＣＲ（Ｒｅｓｅａｒｃｈ  ＆  Ｄｅｖｅｌｏｐｍｅｎｔ  Ｃｅｎｔｅｒ  ｆｏｒ  Ｒａｄｉｏ  Ｓｙｓｔｅｍ：電波システム開発センタ）−ＳＴＤ（Ｓｔａｎｄａｒｄ：標準）２８が設定され、モデム部の変調方式やチャネルコーデック部のスクランブル方式等が規定される。このうち、制御用及び通信用物理スロットのスクランブル処理には、パターンＰＮ（１０，３）の１０段ＰＮ信号を用いることが規定され、簡易秘話処理には、パターンＰＮ（１６，１２，３，１）の１６段ＰＮ信号を用いることが規定されている。また、受信系における誤り率の測定には、例えばパターンＰＮ（９，５）のような９段ＰＮ信号を用いることが規定され、隣接チャネル選択度の測定には、例えばパターンＰＮ（１５，４）のような１５段ＰＮ信号を用いることが規定されている。さらに、例えばパターンＰＮ（１０，３）の１０段ＰＮ信号を生成するために、図５のようなＰＮパターン発生回路が提示され、ＰＮ信号による具体的なスクランブル及びデスクランブル方法等が規定されている。
【０００３】
【発明が解決しようとする課題】
ＰＨＳを構成する従来のデジタルコードレス電話において、そのチャネルコーデック部は、上記１０段及び１６段ＰＮ信号を生成するための専用の信号発生回路とＰＮ信号を用いたスクランブル処理のための専用回路を備え、この中で例えば図５のＰＮ信号発生回路は、図６に示されるように、選択回路ＳＥＬを介して実質的に直列形態とされる複数のフリップフロップＦＳ０〜ＦＳ９と排他的論理和回路ＥＸＯとを中心に実現される。このため、チャネルコーデック部としてのハードウェア量が比較的大きなものとなり、これによってデジタルコードレス電話の低コスト化が阻害されるという問題が生じる。
【０００４】
一方、ＰＨＳを構成する従来のデジタルコードレス電話は、上記９段及び１５段ＰＮ信号発生回路を備えず、誤り率や隣接チャネル選択度等の特性評価は、これらのＰＮ信号発生回路を含む専用の測定装置に依らざるを得ない。この結果、特性評価のための経費が増大するとともに、特に測定装置の接続等のために特性評価の手順が複雑となり、その工数が増大するという問題が生じる。
【０００５】
この発明の目的は、そのハードウェア量の増大を抑えつつ各種のＰＮ信号及び固定パターン信号を発生しうる信号発生回路を実現することにある。この発明の他の目的は、信号発生回路を含むデジタルコードレス電話ひいてはＰＨＳの低コスト化を図り、その特性評価を効率化することにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ＰＨＳを構成するデジタルコードレス電話等において、各種のＰＮ信号を生成する信号発生回路を、マイクロコンピュータ部のシリアルインタフェース部に設けられフェーズロックドループ回路の初期値設定に供されるシフトレジスタに複数の排他的論理和回路と信号選択回路を追加することにより構成する。また、ＰＮ信号を用いた簡易秘話処理及びスクランブル処理等を、マイクロコンピュータ部によりソフトウェア的に実現するとともに、特性評価のためのＰＮ信号や固定パターン信号を、信号発生回路により生成し、デジタルコードレス電話に通信回線の誤り率等を測定する機能を持たせる。
【０００８】
【作用】
上記した手段によれば、そのハードウェア量の増大を抑えつつ各種のＰＮ信号や固定パターン信号を発生しうる信号発生回路を実現できるとともに、チャネルコーデック部の構成を簡素化し、そのハードウェア量を大幅に削減することができる。この結果、信号発生回路を含むデジタルコードレス電話ひいてはＰＨＳの低コスト化を図り、その特性評価を効率化することができる。
【０００９】
【実施例】
図１には、この発明が適用されたシリアルインタフェース部ＳＩを含むデジタルコードレス電話の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のデジタルコードレス電話の構成及び動作の概要について説明する。なお、以後の説明から明らかなように、シリアルインタフェース部ＳＩは、ＰＮ信号発生回路ＰＮＧとしても機能する。また、デジタルコードレス電話の各ブロックを構成する回路素子は、ブロックごとに又は所定の組み合わせで複数の半導体基板上にそれぞれ形成され、１個の箱体内に搭載される。
【００１０】
図１において、デジタルコードレス電話は、特に制限されないが、無線部ＲＢ及びベースバンド部ＢＢならびにマイクロコンピュータ部ＭＣと、無線部ＲＢに結合されるアンテナＡＮＴならびにベースバンド部ＢＢに結合されるマイクＭＩＣ及びスピーカＳＰＫとを備える。このうち、無線部ＲＢは、アンテナスイッチＡＮＴＳＷと、直交変調器ＩＱＭＯＤ及び送信増幅器ＴＡＭＰならびに受信増幅器ＲＡＭＰ，中間周波検波器ＩＦ及びフェーズロックドループ回路ＰＬＬとを含む。また、ベースバンド部ＢＢは、変調波形生成回路ＤＭＯＤ，デジタルアナログ変換回路ＤＡＣＭ，位相検出器ＰＤ及び遅延検波器ＤＤを含むモデム部ＭＯＤＥＭと、送信バッファＴＢＵＦ及び受信バッファＲＢＵＦを含むチャネルコーデック部ＣＣＯＤＥＣと、アナログデジタル変換回路ＡＤＣＶ，位相圧縮器ＣＯＭＰ，位相伸長器ＥＸＰ及びデジタルアナログ変換回路ＤＡＣＶを含む音声コーデック部ＶＣＯＤＥＣとを含む。さらに、マイクロコンピュータ部ＭＣは、ストアドプログラム方式の中央処理装置ＣＰＵと、図示されない内部バスＩＢＵＳを介して中央処理装置ＣＰＵに結合されるシリアルインタフェース部ＳＩ（ＰＮ信号発生回路ＰＮＧ），メモリ部ＭＥＭ，パラレルインタフェース部ＰＩ及びＩ／Ｏポート部ＩＯＰを含み、キーパッドＫＹＰ及び液晶ディスプレイＬＣＤは、前記Ｉ／Ｏポート部ＩＯＰを介して中央処理装置ＣＰＵに接続される。
【００１１】
ここで、マイクＭＩＣを介して入力されるアナログ音声信号は、ベースバンド部ＢＢの音声コーデック部ＶＣＯＤＥＣのアナログデジタル変換回路ＡＤＣＶにより所定ビットのＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）デジタル信号に変換された後、位相圧縮器ＣＯＭＰにより例えば３２Ｋｂｐｓ（キロビット／秒）に位相圧縮される。これらのデジタル信号は、チャネルコーデック部ＣＣＯＤＥＣの送信バッファＴＢＵＦに送られ、マイクロコンピュータ部ＭＣによる簡易秘話処理及びスクランブル処理を受けた後、例えば３８４ＫｂｐｓのＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：時分割多重方式）フレームの各タイムスロットに割り当てられる。次に、モデム部ＭＯＤＥＭの変調波形生成回路ＤＭＯＤによりπ／４シフトＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式に基づいたデジタル変調処理を受けた後、アナログデジタル変換回路ＡＤＣＭを経て、直交した位相を有する二つのアナログ信号Ｉ及びＱとなる。これらのアナログ信号Ｉ及びＱは、無線部ＲＢの直交変調器ＩＱＭＯＤにより混合された後、送信増幅器ＴＡＭＰにより例えば１．９ＧＨｚ（ギガヘルツ）の搬送波に乗せて増幅され、アンテナスイッチＡＮＴＳＷ及びアンテナＡＮＴを介して出力される。
【００１２】
一方、アンテナＡＮＴから無線部ＲＢのアンテナスイッチＡＮＴＳＷを介して入力される受信信号は、受信増幅器ＲＡＭＰにより増幅された後、中間周波検波器ＩＦを経てベースバンド部ＢＢのモデム部ＭＯＤＥＭの位相検出器ＰＤに伝達され、遅延検波器ＤＤを経てもとのデジタル信号とされる。これらのデジタル信号は、チャネルコーデック部ＣＣＯＤＥＣの受信バッファＲＢＵＦに格納され、マイクロコンピュータ部ＭＣによるデスクランブル処理を受けた後、音声コーデック部ＶＣＯＤＥＣの位相伸長器ＥＸＰ及びデジタルアナログ変換回路ＤＡＣを経てアナログ音声信号とされ、スピーカＳＰＫを介して出力される。
【００１３】
この実施例において、無線部ＲＢは、受信増幅器ＲＡＭＰを介して入力される受信信号から所定のタイミング信号を抽出し、クロック信号を生成するフェーズロックドループ回路ＰＬＬを含む。また、このフェーズロックドループ回路ＰＬＬは、マイクロコンピュータ部ＭＣのシリアルインタフェース部ＳＩを介してその位相や周波数に関する初期値がシリアルに設定され、これによって無線部ＲＢ及びマイクロコンピュータ部ＭＣ間の所要信号線数が削減される。一方、マイクロコンピュータ部ＭＣは、パラレルインタフェース部ＰＩを介してチャネルコーデック部ＣＣＯＤＥＣの送信バッファＴＢＵＦ及び受信バッファＲＢＵＦに格納された通信データをメモリ部ＭＥＭに取り込み、ソフトウェア的な簡易秘話処理及びスクランブル処理ならびにデスクランブル処理を施す。また、シリアルインタフェース部ＳＩは、後述のように、マイクロコンピュータ部ＭＣの簡易秘話処理及びスクランブル処理ならびにデスクランブル処理に必要なＰＮ信号を生成するためのＰＮ信号発生回路ＰＮＧとしても機能し、通信回線の特性評価に必要なＰＮ信号及び固定パターン信号も生成する。この結果、チャネルコーデック部ＣＣＯＤＥＣの構成を簡素化し、そのハードウェア量を大幅に削減して、デジタルコードレス電話の低コスト化を図ることができるとともに、その特性評価を効率化し、特性評価に要する経費を削減することができるものとなる。
【００１４】
図２には、図１のデジタルコードレス電話に含まれるシリアルインタフェース部ＳＩの一実施例のブロック図が示されている。また、図３には、図２のシリアルインタフェース部ＳＩの信号選択回路ＳＬによる選択信号と動作モードとの関係を説明するための一実施例の条件図が示され、図４には、図２のシリアルインタフェース部ＳＩがデータ並直列変換モードとされるときの一実施例の信号波形図が示されている。これらの図をもとに、この実施例のデジタルコードレス電話に含まれるシリアルインタフェース部ＳＩの具体的構成及び動作ならびにその特徴について説明する。なお、この実施例のシリアルインタフェース部ＳＩは、前述のように、ＰＮ信号発生回路ＰＮＧとしても機能するが、以下の説明では、その呼称をシリアルインタフェース部ＳＩとして統一する。
【００１５】
図２において、この実施例のシリアルインタフェース部ＳＩは、内部バスＩＢＵＳに対してパラレル結合される１６ビットのシフトレジスタＳＲをその基本構成要素とする。前記のように、シリアルインタフェース部ＳＩは、マイクロコンピュータ部ＭＣに含まれ、内部バスＩＢＵＳは、マイクロコンピュータ部ＭＣの中央処理装置ＣＰＵに結合される。シリアルインタフェース部ＳＩは、内部バスＩＢＵＳに結合されるモードレジスタＭＲを含み、中央処理装置ＣＰＵから内部バスＩＢＵＳを介して所定のモード制御信号を取り込む。
【００１６】
シフトレジスタＳＲは、クロック選択回路ＣＳから供給されるシフトクロック信号ＳＲＣＫに従ってシフト動作を行う。また、クロック選択回路ＣＳは、モードレジスタＭＲから供給されるクロック選択信号ＣＳＣに従って、外部のクロック発生部から供給されるクロック信号ＥＣＫあるいはプリスケーラＰＳＣＬによってシステムクロック信号ＳＣＫをもとに形成されたクロック信号ＰＣＫを選択し、シフトクロック信号ＳＲＣＫとしてシフトレジスタＳＲに供給する。
【００１７】
この実施例において、シリアルインタフェース部ＳＩは、さらに信号選択回路ＳＬ及び割り込みカウンタＩＲＣＴを含む。このうち、信号選択回路ＳＬには、モードレジスタＭＲから所定ビットのモード選択信号ＭＳが供給され、シリアル入力端子Ｓｉｎを介して外部シリアル入力信号が供給される。また、シフトレジスタＳＲの最下位ビットつまり第０ビットの出力信号が内部信号Ｄ１として供給され、その第６及び第８ビットの出力信号がそれぞれ内部信号Ｄ２及びＤ３として供給されるとともに、排他的論理和回路Ｅ１，Ｅ２，Ｅ３及びＥ６の出力信号がそれぞれ内部信号Ｄ４，Ｄ５，Ｄ６及びＤ７として供給される。一方、割り込みカウンタＩＲＣＴには、クロック選択回路ＣＳからシフトクロック信号ＳＲＣＫが供給され、その出力信号は、割り込み処理を開始させるための割り込み要求信号ＩＲＱとして中央処理装置ＣＰＵに供給される。
【００１８】
ここで、排他的論理和回路Ｅ１の一方の入力端子には、シフトレジスタＳＲの第１ビットの出力信号が供給され、その他方の入力端子には、第１２ビットの出力信号が供給される。また、排他的論理和回路Ｅ２の一方の入力端子には、シフトレジスタＳＲの第７ビットの出力信号が供給され、その他方の入力端子には、第１１ビットの出力信号が供給される。一方、排他的論理和回路Ｅ３の一方の入力端子には、排他的論理和回路Ｅ４の出力信号が供給され、その他方の入力端子には、シフトレジスタＳＲの第１５ビットの出力信号が供給される。排他的論理和回路Ｅ４の一方の入力端子には、その一方及び他方の入力端子にシフトレジスタＳＲの第０及び第４ビットの出力信号をそれぞれ受ける排他的論理和回路Ｅ５の出力信号が供給され、その他方の入力端子には、シフトレジスタＳＲの第１３ビットの出力信号が供給される。さらに、排他的論理和回路Ｅ６の一方の入力端子には、シフトレジスタＳＲの第６ビットの出力信号が供給され、その他方の入力端子には、第１３ビットの出力信号が供給される。
【００１９】
信号選択回路ＳＬは、モードレジスタＭＲから供給されるモード選択信号ＭＳに従って内部信号Ｄ１〜Ｄ７又はシリアル入力信号Ｓｉｎを選択するとともに、シリアル出力端子Ｓｏｕｔを介してフェーズロックドループ回路ＰＬＬ等の外部回路に出力しあるいはシフトレジスタＳＲの第１５ビットに戻してループ回路を構成する。信号選択回路ＳＬが内部信号Ｄ１を選択しシリアル出力端子Ｓｏｕｔから出力するとき、シフトレジスタＳＲは、図３に示されるように、データ並直列変換モードとされ、中央処理装置ＣＰＵから内部バスＩＢＵＳを介してパラレルに入力される１６ビットのデータを内部信号Ｄ１としてその第０ビットの出力端子からシリアルに出力する。このとき、割り込みカウンタＩＲＣＴは、図４に示されるように、シリアル出力端子Ｓｏｕｔに１６ビット目のデータｂ１５が出力された時点で割り込み要求信号ＩＲＱをハイレベルとし、中央処理装置ＣＰＵに対して一連のデータ並直列変換処理が終了したことを知らせる。
【００２０】
一方、信号選択回路ＳＬがシリアル入力信号Ｓｉｎを選択しシフトレジスタＳＲの第１５ビットに入力するとき、シフトレジスタＳＲは、データ直並列変換モードとされ、フェーズロックドループ回路ＰＬＬ等からシリアルに入力されるデータを順次取り込んだ後、内部バスＩＢＵＳを介してパラレルに中央処理装置ＣＰＵに伝達する。このとき、割り込みカウンタＩＲＣＴは、同様にシフトクロック信号ＳＲＣＫを計数し、１６ビット目のデータがシフトレジスタＳＲの第１５ビットに取り込まれた時点で割り込み要求信号ＩＲＱをハイレベルとして、データ直並列変換処理が終了したことを中央処理装置ＣＰＵに知らせる。
【００２１】
次に、信号選択回路ＳＬが内部信号Ｄ１，Ｄ２又はＤ３を選択しシフトレジスタＳＲの第１５ビットに入力してループ回路を構成するとき、シフトレジスタＳＲは、１６ビット，１０ビット又は８ビットの固定パターン信号生成モードとされる。このとき、生成すべき固定パターン信号のビットパターンは、所定ビット数のパターン初期値として中央処理装置ＣＰＵから内部バスＩＢＵＳを介してパラレルに入力される。また、シフトレジスタＳＲにより生成される固定パターン信号は、シリアル出力端子Ｓｏｕｔを介してモデム部ＭＯＤＥＭに出力され、通信回線の特性評価のための試験送信データとして送信信号に折り込まれ、また受信信号として得られた試験受信データとの比較照合に供される。
【００２２】
一方、信号選択回路ＳＬが内部信号Ｄ４，Ｄ５，Ｄ６又はＤ７を選択しシフトレジスタＳＲの第１５ビットに入力してループ回路を構成するとき、シフトレジスタＳＲはそれぞれパターンＰＮ（１５，４），ＰＮ（９，５），ＰＮ（１６，１２，３，１）あるいはＰＮ（１０，３）のＰＮ信号生成モードとされる。このうち、パターンＰＮ（１０，３）の１０段ＰＮ信号は、マイクロコンピュータ部ＭＣつまりは中央処理装置ＣＰＵのスクランブル処理に供され、パターンＰＮ（１６，１２，３，１）の１６段ＰＮ信号は、簡易秘話処理に供される。また、パターンＰＮ（９，５）の９段ＰＮ信号は、通信回線の特性評価時における誤り率の測定に供され、パターンＰＮ（１５，４）の１５段ＰＮ信号は、やはり特性評価時における隣接チャネル選択度の測定に供される。なお、シフトレジスタＳＲには、ＰＮ信号の生成に先立って、中央処理装置ＣＰＵから内部バスＩＢＵＳを介してＩＤコードのような初期データを入力することができる。
【００２３】
以上のように、この実施例のデジタルコードレス電話は、フェーズロックドループ回路ＰＬＬの初期値設定に供されるシリアルインタフェース部ＳＩを含むマイクロコンピュータ部ＭＣを備え、このシリアルインタフェース部ＳＩは、シフトレジスタＳＲの所定ビットの出力信号を所定の組み合わせで受ける複数の排他的論理和回路と、シフトレジスタＳＲの所定ビットの出力信号又は排他的論理和回路の出力信号を選択的に伝達する信号選択回路ＳＬとを含むことで、各種パターンのＰＮ信号及び固定パターン信号を生成するＰＮ信号発生回路ＰＮＧとしても機能する。一方、マイクロコンピュータ部ＭＣは、ストアドプログラム方式の中央処理装置ＣＰＵを含み、ＰＮ信号発生回路ＰＮＧにより生成されたＰＮ信号を受けて従来チャネルコーデック部ＣＣＯＤＥＣの役割であった簡易秘話処理及びスクランブル処理ならびにデスクランブル処理をソフトウェア的に実現する。また、ＰＮ信号発生回路ＰＮＧにより形成されるＰＮ信号及び固定パターン信号は、例えばモデム部ＭＯＤＥＭに供給され、通信回線の特性評価のための試験データとして用いられる。これらの結果、そのハードウェア量の増大を抑えつつ各種のＰＮ信号及び固定パターン信号を発生しうる信号発生回路を実現できるとともに、チャネルコーデック部の構成を簡素化し、そのハードウェア量を大幅に削減して、信号発生回路を含むデジタルコードレス電話ひいてはＰＨＳの低コスト化を図り、その特性評価を効率化することができるものとなる。
【００２４】
以上の実施例により得られる作用効果は下記の通りである。すなわち、
（１）ＰＨＳを構成するデジタルコードレス電話等において、各種のＰＮ信号を生成する信号発生回路を、マイクロコンピュータ部のシリアルインタフェース部に設けられフェーズロックドループ回路の初期値設定に用いられる直並列変換用のシフトレジスタに排他的論理和回路と信号選択回路を追加することにより構成することで、そのハードウェア量の増大を抑えつつ各種のＰＮ信号及び固定パターン信号を発生しうる信号発生回路を実現できるという効果が得られる。
（２）上記（１）項において、ＰＮ信号を用いた簡易秘話処理及びスクランブル処理ならびにデスクランブル処理を、マイクロコンピュータ部によりソフトウェア的に実現することで、チャネルコーデック部の構成を簡素化し、そのハードウェア量を大幅に削減することができるという効果が得られる。
（３）上記（１）項及び（２）項により、信号発生回路を含むデジタルコードレス電話ひいてはＰＨＳの低コスト化を図ることができるという効果が得られる。（４）上記（１）項ないし（３）項において、特性評価のためのＰＮ信号や固定パターン信号を信号発生回路により生成し、デジタルコードレス電話に通信回線の誤り率等を測定する機能を持たせることで、デジタルコードレス電話ひいてはＰＨＳの特性評価を効率化できるという効果が得られる。
【００２５】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、デジタルコードレス電話は任意のブロック構成を採りうるし、デジタル信号のビットレートや搬送波の周波数等の具体値も任意に設定できる。図２において、シフトレジスタＳＲのビット数は、任意に設定できる。また、シリアルインタフェース部ＳＩつまりＰＮ信号発生回路ＰＮＧにより生成しうるＰＮ信号及び固定パターン信号の種類及び数は、任意に設定できるし、生成されたＰＮ信号及び固定パターン信号を外部に出力できるようにしてもよい。シリアルインタフェース部ＳＩの具体的構成は、ほんの一例であり、この実施例による制約を受けない。
【００２６】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＰＨＳのデジタルコードレス電話ならびにそのＰＮ信号発生回路に適用した場合について説明したが、それに限定されるものではなく、例えば、信号発生回路として単体で形成されるものや、各種通信システムの同様なコードレス電話ならびにその信号発生回路にも適用できる。この発明は、少なくともデータの直並列又は並直列変換処理のためのシフトレジスタと信号発生回路とを必要とする装置ならびにその信号発生回路に広く適用できる。
【００２７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ＰＨＳを構成するデジタルコードレス電話等において、各種のＰＮ信号を生成する信号発生回路を、マイクロコンピュータ部のシリアルインタフェース部に設けられフェーズロックドループ回路の初期値設定に用いられる直並列変換用のシフトレジスタに複数の排他的論理和回路と信号選択回路を追加することにより構成する。また、ＰＮ信号を用いた簡易秘話処理及びスクランブル処理等を、マイクロコンピュータ部によりソフトウェア的に実現するとともに、特性評価のためのＰＮ信号や固定パターン信号を信号発生回路により生成し、デジタルコードレス電話に通信回線の誤り率等を測定する機能を持たせる。以上により、そのハードウェア量の増大を抑えつつ各種のＰＮ信号や固定パターン信号を発生しうる信号発生回路を実現できるとともに、チャネルコーデック部の構成を簡素化し、そのハードウェア量を大幅に削減することができる。この結果、信号発生回路を含むデジタルコードレス電話ひいてはＰＨＳの低コスト化を図り、その特性評価を効率化することができる。
【図面の簡単な説明】
【図１】この発明が適用されたデジタルコードレス電話の一実施例を示すブロック図である。
【図２】図１のデジタルコードレス電話に含まれるシリアルインタフェース部の一実施例を示すブロック図である。
【図３】図２のシリアルインタフェース部の信号選択回路による選択信号と動作モードとの関係を説明するための一実施例を示す条件図である。
【図４】図２のシリアルインタフェース部がデータ並直列変換モードとされるときの一実施例を示す信号波形図である。
【図５】パターンＰＮ（１０，３）のＰＮ信号を生成するＰＮ信号発生回路の一般的な構成図である。
【図６】図５のＰＮ信号発生回路を従来方法により構成した場合の一例を示す回路図である。
【符号の説明】
ＡＮＴ・・・アンテナ、ＲＢ・・・無線部、ＡＮＴＳＷ・・・アンテナスイッチ、ＩＱＭＯＤ・・・直交変調器、ＴＡＭＰ・・・送信増幅器、ＲＡＭＰ・・・受信増幅器、ＩＦ・・・中間周波検波器、ＰＬＬ・・・フェーズロックドループ回路、ＢＢ・・・ベースバンド部、ＭＯＤＥＭ・・・モデム部、ＤＭＯＤ・・・変調波形生成回路、ＤＡＣＭ・・・デジタルアナログ変換回路、ＰＤ・・・位相検出器、ＤＤ・・・遅延検波器、ＣＣＯＤＥＣ・・・チャネルコーデック部、ＴＢＵＦ・・・送信バッファ、ＲＢＵＦ・・・受信バッファ、ＶＣＯＤＥＣ・・・音声コーデック部、ＡＤＣＶ・・・アナログデジタル変換回路、ＣＯＭＰ・・・位相圧縮器、ＥＸＰ・・・位相伸長器、ＤＡＣＶ・・・デジタルアナログ変換回路、ＭＣ・・・マイクロコンピュータ部、ＣＰＵ・・・中央処理装置、ＳＩ／ＰＮＧ・・・シリアルインタフェース部／ＰＮ信号発生回路、ＭＥＭ・・・メモリ部、ＰＩ・・・パラレルインタフェース部、ＩＯＰ・・・Ｉ／Ｏポート部、ＫＹＰ・・・キーパッド、ＬＣＤ・・・液晶ディスプレイ、ＭＩＣ・・・マイク、ＳＰＫ・・・スピーカ。
ＩＢＵＳ・・・内部バス、ＳＲ・・・シフトレジスタ、ＭＲ・・・モードレジスタ、ＳＬ・・・信号選択回路、ＣＳ・・・クロック選択回路、ＰＳＣＬ・・・プリスケーラ、ＩＲＣＴ・・・割り込みカウンタ、Ｅ１〜Ｅ６・・・排他的論理和回路、ＳＩ・・・シリアル入力信号、ＳＯ・・・シリアル出力信号、ＥＣＫ・・・外部クロック信号、ＩＲＱ・・・割り込み要求信号。
Ｂ０〜Ｂ９・・・シフトレジスタ各ビット、ＥＸＯ・・・排他的論理和回路、ＰＮＳ・・・ＰＮ信号。
ＦＢ０〜ＦＢ９・・・フリップフロップ、ＳＥＬ・・・選択回路、ＩＢ０〜ＩＢ９・・・バス入力信号、ＣＬＫ・・・クロック信号。
【図１】
0003565590.tif 000002
【図２】
0003565590.tif 000003
【図３】
0003565590.tif 000004
【図４】
0003565590.tif 000005
【図５】
0003565590.tif 000006
【図６】
0003565590.tif 000007