(57)【特許請求の範囲】
【請求項１】
半導体スイッチ（１０、１１、１２）の両端の電圧配分を均等にするため、前記半導体スイッチ（１０、１１、１２）の各々に対するモデファイされた制御パルスが共通の制御パルス（Ｐ１  ）から制御装置（１１０）によって発生され、且つ各半導体スイッチに割当られた電圧制限装置（３０、３１、３２）から電力損失の量が検出され、最小に制御される直列接続された半導体スイッチ（１０、１１、１２）を駆動するための方法であって、
非ラッチング半導体スイッチが半導体スイッチ（１０、１１、１２）として用いられ、且つ電圧制限装置（３０、３１、３２）が各半導体スイッチ（１０、１１、１２）のコレクタと制御電極間に接続されていることを特徴とする方法。
【請求項２】
前記制御装置（１１０）は各々の場合に半導体スイッチ（１０、１１、１２）について一つの制御デバイス（１００、１０１、１０２）によって形成されていることを特徴とする請求項１に記載の方法。
【請求項３】
電圧制限装置（３０、３１、３２）の電力損失が０に制御されることを特徴とする請求項１又は２に記載の方法。
【請求項４】
各電圧制限装置（３０、３１、３２）を流れる電流の時間積分がその電力損失の量として用いられることを特徴とする請求項１乃至３の何れかに記載の方法。
【請求項５】
各電圧制限装置（３０、３１、３２）を流れる電流の振幅がその電力損失の量として用いられることを特徴とする請求項１乃至３の何れかに記載の方法。
【請求項６】
各電圧制限装置（３０、３１、３２）を流れる電流の間隔がその電力損失の量として用いられることを特徴とする請求項１乃至３の何れかに記載の方法。
【請求項７】
各電圧制限装置（３０、３１、３２）の温度がその電力損失の量として用いられることを特徴とする請求項１乃至３の何れかに記載の方法。
【請求項８】
モデファイされた制御パルス（Ｐ２０、Ｐ２１、Ｐ２２）は制御パルス（Ｐ１）のスイッチングエッジの時間のずれによって形成されていることを特徴とする請求項１乃至７の何れかに記載の方法。
【請求項９】
制御装置（１１０）又は制御デバイス（１００、１０１、１０２）はそれぞれディジタルであり、パルスは応答する電圧制限装置と発生する電力損失により発生され、且つ各々のモディフアイされた制御パルス（Ｐ２０、Ｐ２１、Ｐ２２）のスイッチングエッジは一時間量だけずらされていることを特徴とする請求項１乃至８の何れかに記載の方法。
【請求項１０】
一つの半導体スイッチ（１０）は基準スイッチ（マスタースイッチ）として用いられ、それを駆動するスイッチングエッジは一定時間だけ遅らされ、且つ、全ての半導体スイッチの電圧制限装置（３０、３１、３２）の測定された電力損失に基づいて、残りの半導体スイッチ（スレーブ）（１１、１２）のスイッチングエッジが、全ての半導体スイッチ（１０、１１、１２）の電力損失が最小に制御されるに変えられることを特徴とする請求項１乃至９の何れかに記載の方法。
【請求項１１】
短絡回路素子（９０、９１、９２）が各々の場合一つの半導体スイッチ（１０、１１、１２）に並列に接続され、その結果、前記短絡回路素子の応答スレッシュホルドを越える場合、そのスレシュホルドはそれぞれの電圧制限装置（３０、３１、３２）の応答スレッシュホルドより高いが、短絡回路素子がそれぞれの半導体スイッチから電流を受けることを特徴とする請求項１乃至１０の何れかに記載の方法。
【請求項１２】
半導体スイッチを流れる電流をスイッチオフする唯一の過程の間に全ての電圧制限装置（３０、３１、３２）が同時に応答する場合に、半導体スイッチの過電流を示す信号  （Ｉｍａｘ  ）  が発生されることを特徴とする請求項１乃至１１の何れかに記載の方法。
【請求項１３】
半導体スイッチの無電流状態における全ての電圧制限装置（３０、３１、３２）が応答する場合に、半導体スイッチの過電圧を示す信号  （Ｕｍａｘ  ）  が発生されることを特徴とする請求項１乃至１２の何れかに記載の方法。
【請求項１４】
ダイオード（Ｄ１０、Ｄ１１、Ｄ１２）が各々の場合各半導体スイッチと逆並列に接続され、信号（Ｄｍａｘ  ）が、逆並列ダイオードの直列回路からの電流供給中に全ての電圧制限装置（３０、３１、３２）が応答する場合に、発生され、且つ前記信号は逆並列ダイオードの非対称を示していることを特徴とする請求項１乃至１３の何れかに記載の方法。
【請求項１５】
請求項２に記載された方法を実行するための回路装置において、共通の制御パルス（Ｐ１  ）をモディファイするために各々の半導体スイッチ（１０、１１、１２）に割り当てられた制御デバイス（１００、１０１、１０２）は電力損失検出装置（４０）とパルス遅延ユニット（６０）を有するコントローラ（５０）、スイッチイング過程中に関連する電圧制限回路（それぞれ、３０、３１或いは３２）の電力損失を測定する検出装置（４０）、実際の電力損失値に基づいて遅延を形成するコントローラ、この遅延に従って制御パルスを遅延するパルス遅延ユニット及びこれにより前記制御デバイスに割り当てられたモディファイされた制御パルス（Ｐ２０、Ｐ２１、Ｐ２２）を形成することを特徴とする回路装置。
【請求項１６】
前記検出装置（４０）は、スイッチングオフ中に電圧制限回路（それぞれ、３０、３１或いは、３２）を通して発生する電流の場合に、スイッチオフ過程につき一つのパルス（Ｉ−パルス）を発生するバイナリーな実値検出装置であり、前記パルスは、各々の場合電気的絶縁素子（８０）を介してデジタル・スチッチオフ・コントローラ（５０１）へ伝送され、前記デジタル・スチッチオフ・コントローラは各々のＩ−パルス後に各々の場合ある時間量だけスチッチオフ制御パルス用の遅延を増加し、それにより電気的絶縁素子（８１）を介してそれぞれの半導体スイッチ（１０、１１、１２）の制御入力に到達するモディファイされた制御パルス（それぞれ、Ｐ２０、Ｐ２１或いはＰ２２）を形成することを特徴とする請求項１５に回路装置。
【請求項１７】
前記検出装置（４０）は、スイッチング中に電圧制限回路（それぞれ、３０、３１或いは、３２）を通して発生する電流の場合に、スイッチ過程につき一つのパルス（Ｉ−パルス）を発生するバイナリーな実値検出装置であり、前記パルスは、各々の場合電気的絶縁素子（８０）を介して、スイッチオンからＩ−パルスがデジタル・スチッチオン・コントローラ（５０２）へ到達し、且つスイッチオフからＩ−パルスがデジタル・スチッチオフ・コントローラ（５０１）へ到達するような手段で、制御パルス（Ｐ１）によって制御されるスイッチ（４１）へ伝送され、スイッチオン・コントローラ（５０２）又はスイッチオフ・コントローラ（５０１）のそれぞれは、ディジタル・スイッチオン・パルス遅延ユニット（６０２）とディジタル・スイッチオフ・パルス遅延ユニット（６０１）をそれぞれ作動し、それにより各々の場合に電気的絶縁素子（８１）を介して対応する半導体スイッチ（それぞれ、１０、１１或いは１２）の制御入力に到達する遅延制御パルス（それぞれ、Ｐ２０、Ｐ２１或いはＰ２２）が形成されることを特徴とする請求項１５に記載の回路装置。
【請求項１８】
回路装置はディジタル・スイッチオフ・コントローラ（５０１）で動作するパルス（Ｕ−パルス）による各スイッチオフの後、所定の半導体スイッチ電圧の要求値のアンダーシュートを示すバイナリー電圧測定素子から成っていることを特徴とする請求項１７に記載の回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、直列接続された半導体スイッチを駆動するための方法及びこの方法を実行するための回路装置に関する。
【０００２】
【従来技術】
パワートランジスタ、ＭＯＳＦＥＴトランジスタ、ＩＧＢＴｓ（絶縁型ゲートバイポーラ・トランジスタ：  ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）のような半導体スイッチは制限された最大逆電圧を有していることは公知である。高い電圧がスイッチされる必要がある場合、直列に半導体スイッチを接続する必要がある。この装置においては、スイッチされるＤＣ電圧は直列に接続された半導体スイッチの各々の最大許容電圧を越える。従って、保護装置は、動作条件にかかわらず各半導体スイッチ上の最大許容電圧を越えないことを保証しなければならない。これは、ＤＣ電圧が、個々に開かれた半導体スイッチの両端に一様に配分されるかどうかの場合である。スイッチオフされた半導体スイッチに対する一様な或いは対称的な電圧配分は、バランス抵抗による安定動作において通常達成される。ダイナミック動作において、即ちスイッチオン或いはスイッチオフ過程中に、個々の半導体スイッチのスイッチング動作が同じであるならば、半導体スイッチの両端の対称的な電圧配分は、保証される。しかしながら、個々の半導体スイッチのそれぞれのスイッチング動作或いはスイッチオンとスイッチオフの遅れが異なっていることが知られている。更に、この異なるスイッチオンとスイッチオフ時間は、時間と共に及び温度の関数として変化する。これは全ての動作点で個々の半導体スイッチの同じ速さのスイッチオン或いはスイッチオフが保証されないことを導く。従って、遅い半導体スイッチがまだ導通しているために、それより早い半導体スイッチはスイッチオフ中に高い電圧を受ける。結果として、最も早い半導体スイッチの最大逆電圧Ｕｃｍａｘを越えてしまい、半導体スイッチが破壊される。また同じ状態が半導体スイッチの非対称のスイッチオンの場合においても生じる。この場合、全ての残りの半導体スイッチがすでにスイッチオンされ、低電圧になるので、最も遅い半導体スイッチに全電圧がかかる。
【０００３】
特開昭５５−３３３１３号公報は直列接続された半導体スイッチを駆動するための回路装置を開示している。この装置において、スイッチング動作のバランスが、個々の半導体スイッチのスイッチング命令の個々のずれによって保証されている。この装置において、最も早い半導体スイッチは最大の遅延を伴った制御パルスを受け、最も遅い半導体スイッチは直ちに制御パルスを受けるので、全ての半導体スイッチは最終的に同時にスイッチする。
更に、ＥＰ−Ａ−０２０２９６２に記載された技術的解決は、測定技術による個々の半導体スイッチのスイッチング命令の個々のずれを決定すること提案している。例えば、トランジスタの実際のスイッチングエッジが測定され、スイッチング遅延がそこから決定される。しかしながら、この解決策は、測定技術による不正確に検出される極端に短い遅延時間のために、ＩＧＢＴｓの場合には実際に適用することができない。
更に、ＥＰ−Ｂ１−０２８８４２２  において、半導体スイッチの安定電圧を測定すること及びそれらをスイッチングエッジのずれによる所定の要求値に制御することが教示されている。この場合、もし最後のスイッチオフにおける半導体電圧が大き過ぎると、次のスイッチオフ端がコントローラによって遅延されることである。もし続くスイッチオフの電圧が低過ぎた場合は、スイッチオフエッジは直ちに変位される。
【０００４】
最後の二つの解決策における問題は、それぞれの半導体スイッチが先ず作られなければならないので、最初のスイッチングオフが補償されずに実行されるという事実にある。これらの公知のスイッチング装置及び半導体スイッチを駆動するために後者において使用される方法は、全動作電圧或いは全動作電流がそれぞれ増大する前に、対応する制御装置がスイッチング動作と連携することができるので、結論として最初のスイッチングオフが減少されたＤＣ電圧で達成されれるという条件のもとに用いられる。この制限とは別に、電圧に対する制御装置の欠陥或いは乱れがある場合に、半導体スイッチの保護に関連して更に問題が生じる。この点において今日使用できる解決策はない。
請求項１の前段の特徴部分による、直列に接続された半導体スイッチの保護方法は、先行技術から知られている。前記方法を実行するために、電圧制限装置が各々の半導体スイッチに設けられる。特定の電圧を越え、それにより電圧制限装置を働かす半導体スイッチに加わる高い電圧の場合、高電圧で電圧制限装置をとおして大電流が流れる。その場合、繰り返されるスイッチング過程の場合、電圧制限装置の寿命をかなり減少するパルス状の電気的ロスが電圧制限装置に発生する。
【０００５】
【本発明の概要】
本発明の目的は、直列回路の半導体スイッチを駆動するための新規な方法及び回路装置を提供することである。これにより半導体スイッチはあらゆる動作条件において、確実に且つ簡単な方法で保護される。
この目的は、請求項１の特徴部分における特徴により達成される。これらの特徴に従って、個々の半導体スイッチに設けられた電圧制限装置の電力損失は共通の制御パルスから各半導体スイッチのためのモディファイされた制御パルスを発生し、これらのモディファイされた制御パルスによって、半導体スイッチの両端の電圧配分を均等化し、且つそれにより電圧制限装置の電力損失を最小に制御する制御装置によって検出される。
本発明の方法において、共通の制御パルスは、それがそれぞれの電圧制限装置が最早応答しなくなるまで制御装置によって変位されるように、モディファイされる。結果として、半導体スイッチのスイッチングは対称的になり、半導体電圧は対応する電圧制限装置の応答電圧以下に保たれる。個々の電圧制限装置の応答電圧は連続して越えられないので、それらの素子の寿命は増加する。この方法で、本発明いよれは、直列回路の合成された保護が保証される。先ず、対応する半導体スイッチが受動的な電圧制限装置によって過負荷から保護され、続いて、電圧制限装置自身が負担を軽くする制御によって過負荷に対して保護される。この手段により、直列に接続された半導体スイッチの機能は各々の動作条件で保証される。非常に早い乱れ、或いは制御装置の破損の場合に、保護機能は各々の受動的な電圧制限装置によって得られる。半導体スイッチのスイッチング動作のゆっくりした変化、或いは非対称は、上述の積極的な制御により制御され、それにより電圧制限装置は負担を軽減される。
【０００６】
本発明による方法により、異なるスイッチング時間を有し、且つ予め選択のないＩＧＢＴｓ、ＧＴＯｓ又はトランジスタのような半導体スイッチを直列に接続することが可能になる。本発明の利点は、回路装置が、ツェナーダイオードやバリスタのような、少ない電力損失を有する電圧制限装置として小さく、且つ費用のかからない素子によって実行され得るという事実による。同時に、電圧制限装置の素子は負荷が軽減されるので、回路装置の寿命は増加する。更に、本発明による方法は、広い電圧範囲において、例えばＩＧＢＴｓのような急速にスイッチングする半導体スイッチの有利な応用を可能にする。
本発明よる方法を実行するために、請求項１８による回路装置が好適に提供される。
本発明による方法及び直列に接続された半導体スイッチを駆動する回路装置の有利な個々の特徴が請求項２乃至１７及び請求項１９乃至２１にそれぞれ定義されている。
【０００７】
【実施例】
幾つかの図面をとおして同じ参照番号は同一の、或いは対応する部分を示している。
図１は、従来の直列回路の半導体スイッチの回路装置、即ちスイッチブリッジを示し、その装置において、ＤＣ電圧Ｕｄｃは上部のスイッチ３０１と下部のスイッチ３０２によって変調される。図２に示すように、各スイッチは逆並列ダイオードを有するＩＧＢＴｓとして動作する少なくとも２つの直列に接続された半導体スイッチ１０と１１を有している。他の、例えばバイポーラトランジスタのような非ラッチ半導体スイッチも半導体スイッチして用いることができる。ここで用いられる非ラッチ半導体スイッチは、スイッチオンの後、小さな制御電流によりスイッチオフされることができる。
図３の回路装置の第１の実施例によれば、この回路装置は、上述のスイッチの一つに属している直列に接続された３つの半導体スイッチ１０、１１及び１２を有している。一つの電圧制限装置３０、３１及び３２はそれぞれ、各々の場合非ラッチ半導体スイッチ１０、１１及び１２の各々に対して与えられ、これらの電圧制限装置は半導体スイッチのコレクターと制御電極の間に接続されている。
【０００８】
全ての電圧制限装置３０、３１及び３２は、それぞれ測定を可能にする方法で、制御装置１１０に接続される。制御装置は、全ての半導体スイッチに共通の制御パルスＰ１  から個々の半導体スイッチ用のモディファイされた制御パルスＰ２０、Ｐ２１及びＰ２２を発生するために、外部の制御パルス発生器（図３に図示せず）に接続される。図３の回路装置は、以下に記載されたように機能する。
例として、もし半導体スイッチ１０に作用する電圧が特定の制限値を越えると、対応する電圧制限装置３０を通して電流が流れる。それにより、電圧制限装置３０に生じた電力損失はそれぞれ制御装置１１０によって検出されるか、計測される。制御装置は、共通制御パルスＰ１  を遅延することによりそれをモディファイし、この測定された電力損失に相当して、モディファイされた制御パルスＰ２０を形成する。また、この過程は残りの半導体スイッチ１１と１２についても同様であるので、結果として、全ての半導体スイッチ１０、１１及び１２の両端の電圧配分が均等化される。半導体スイッチの両端の電圧配分がバランスすることにより、電圧制限装置３０、３１及び３２の電力損失自体が最小に制御される。
図４に示されたスイッチ装置の第２の実施例によれば、制御装置１１０は、三つの独立の制御デバイス１００、１０１及び１０２を有し、これらは対応する半導体スイッチ１０、１１及び１２に割り当てられる。
【０００９】
図５に示されたスイッチ装置の第３の実施例によれば、各半導体スイッチは、例えばＧＴＯ或いはＭＣＴ（ＭＯＳ制御型サイリスター：ＭＯＳ  ｃｏｎｔｒｏｌｌｅｄ  ｔｈｙｒｉｓｔｏｒ）  のようなラッチング半導体スイッチとして、半導体スイッチ１０の例を用いて、形成されている。ラッチング半導体スイッチは、スイッチオンの後、それらは大きな制御電流によりスイッチオフされるということで知られている。ここで、対応する電圧制限装置は、電圧制限装置３０の例を用いて、半導体スイッチ１０のアノードとカソードの間に接続される。
制御装置１１０により或いは個々のそれぞれの制御デバイス１００、１０１及び１０２により検出されるべき電圧制限装置３０、３１及び３２の電力損失の測定方法として種々の変形を用いることができる。このような変形の一例として、それぞれの電圧制限装置をとおして電流の時間積分を検出することができる。この時間積分は、電圧制限装置の電圧が乗算され、損失エネルギーを生じる。そしてこれは特定のスイッチング周波数において、電圧制限装置の電力損失に比例する。電圧制限装置の応答電圧は一定であるので、電流の時間積分は電力損失を表す。
【００１０】
電力損失を表す電流の時間積分は、それ自身電流の振幅に比例し、電圧制限装置における電流の間隔に比例する。従って、振幅が電圧制限装置の電力損失に比例するので、半導体スイッチ１０、１１及び１２を通して電流Ｉｓ  の振幅のみが制御装置或いは制御デバイスによって検出することができる。この型の処理の方法は電圧制限装置の電力損失のバイナリー評価に特に非常に適している。制御装置或いは制御デバイスにおけるバイナリー振幅測定素子の実施に対して、特定の振幅値をオーバーシュートする場合、パルス（Ｉ−パルス）を発生する比較器が必要である。バイナリー電流間隔測定素子は、電圧制限装置における電流の存在を示す一定の長さのパルス（Ｉ−パルス）を発生する。
しかしながら、半導体スイッチ１０、１１及び１２を流れる電流Ｉｓ  の持続期間のみが制御装置或いは制御デバイスによって検出される得る。何故ならば、その期間は電圧制限装置の電力損失に比例するからである。制御装置或いは制御デバイスの電流期間測定素子の実行のためには、電圧制限装置を流れる電流の間にパルスを発生するコンパレータのみが必要である。この場合、パルス長は発生する電力損失に比例する。
【００１１】
また、電圧制限装置の素子の温度は電圧制限装置の電力損失を表している。この温度は電気的に検出され、制御のための基本として用いられるが、これらの素子の熱時間定数が考慮されねばならない。
回路装置の全ての実施例において、用いられる半導体スイッチの型に関係なく、半導体スイッチの電流をスイッチングオフするときの電圧ピークを制限するために各半導体スイッチに並列に、スナッバーが接続される。
図６に示される回路装置の第４の実施例において、第１の制御デバイス１００が残りの制御デバイス１０１と１０２に結合される。第１の制御デバイスが属する半導体スイッチ１０は基準スイッチ、即ちマスターとして用いられ、残りの半導体スイッチ３１と３２はスレーブとして指定されなければならない。この回路装置によって、次のことが保証される。マスター１０の制御デバイス１００は、初期の一定時間の値によって共通の制御パルスを変位するか遅延する。この時間値は半導体スイッチ１０の、及び信号エレクトロニクスの最大の非対称時間より大きい。同じ遅延がスレーブ１１と１２の制御パルスＰ２１とＰ２２の初期値としてロードされる。制御デバイス１００はマスター１０のパルス変位の初期値を変えない。スレーブ１１と１２の制御デバイス１０１と１０２は、電圧制限装置３１と３２の電力損失が最小に、或いは０にそれぞれ制御されるように、スレーブ１１の制御パルスＰ２１とＰ２２を変位する。もしマスター１０が非常にゆっくりスイッチオフし、電圧制限装置３０が介在するならば、制御デバイス１００は、スイッチオフの間に電圧制限装置３０の電力損失を特定する信号Ｐａ  を発生する。信号Ｐａ  は残りの制御デバイス１０１と１０２に供給され、後者において、スイッチオフエッジのパルス遅延の等しい増加を導く。このようにして、マスター１０のスイッチングオフは、マスター１０のモディファイされた制御パルスＰ２０の遅延を変えることなくスレーブ１１と１２のスイッチングオフと比較して、さらに早くなる。もしマスター１０が非常に早くスイッチオンし、電圧制限装置３０が介在するならば、制御デバイス１００は、スイッチオンの間に電圧制限装置３０の電力損失を特定する信号Ｐｅ  を発生する。信号Ｐｅ  は、残りの制御デバイス１０１と１０２に供給され、後者において、スイッチオン端のパルス遅延の等しい減少を導く。このようにして、マスター１０のスイッチングオンは、マスター１０のモディファイされた制御パルスＰ２０の遅延を変えることなくスレーブ１１と１２のスイッチングオンと比較して、さらにゆっくりとなる。
【００１２】
図７に示される回路装置の第５の実施例は、前の実施例の回路装置において、半導体スイッチ１０、１１及び１２の各々に短絡回路素子９０、９１及び９２が並列に接続されている場合に相当する。もし直列接続された半導体スイッチ１０、１１及び１２の一つ或いはそれ以上の欠陥が生じ、スイッチング電流Ｉｓ  のための電気的導通路が妨害されるならば、それぞれの短絡回路素子９０、９１及び９２が制限された時間電流を受け、妨害する電気的放電（ａｒｃ）の発生を妨げる。短絡回路素子それ自体は対応する電圧制限装置の電圧応答スレッショルドより大きい応答スレッショルドを有している。もし電圧制限装置３０、３１及び３２のそれぞれによる電圧制限及び制御デバイス１００、１０１及び１０２のそれぞれによる電力制御が機能しないならば、各短絡回路素子９０、９１及び９２はそれぞれ介在するだけである。何故ならば、非ラッチング半導体スイッチ１０、１１及び１２はそれぞれ働かないし、その場合、電流を流さないからである。もし電圧制限装置が図５に示すようにラッチ半導体スイッチのアノードとカソードに接続されていれば、電圧制限装置は電流を流し、短絡回路素子は全く必要ではない。
【００１３】
図８に示す回路装置の第６の実施例において、モデファイされた制御パルスＰ２０、Ｐ２１及びＰ２２は全ての半導体スイッチ１０、１１及び１２に共通の制御装置１１０によって発生される。これらの制御パルスによって、各半導体スイッチの電圧はそれぞれの電圧制限装置の応答電圧より小さい電圧要求値Ｓ１  に整列される。電圧制御装置１１０は半導体電圧を電圧制限装置の応答電圧より小さい要求値Ｓ１  に制御するので、電圧制限装置は連続動作に応答しない。電圧制御がパルスＰ１  の端の変位による非対称を修正しない限り、電圧制限装置３０、３１及び３２が介在するのみである。制御出力過程が幾らかのスイッチング期間だけ継続する。従って、この過程は電圧制限装置の直接的な保護を与える。これに対する前提条件は、電圧要求値Ｓ１  が電圧制限装置の応答電圧より十分小さいことである。
図９に示す第７の実施例は、残りの半導体スイッチにおけるアナログ方法にも応用することもできる制御デバイス１００の可能な構成を示している。この回路装置は半導体スイッチ１０のコレクターと制御電極の間に接続されているツェナーダイオードとして示されている電圧制限装置３０を有している。電力損失検出装置４０はツェナーダイオード３０に接続され、それによって、ツェナーダイオードに流れる電流が検出され、且つパルス遅延ユニット６０を有するコントローラ５０に伝達される。ツェナーダイオード１０で測定された実際の値に基づいて、コントローラ５０は遅延を形成し、そしてそれに従って、パルス遅延ユニットが外部の制御パルスＰ１  を遅延し、それによりモデファイされた制御パルスＰ２０を形成する。
【００１４】
図１０は、図９の回路装置の特別な実施例である。図１０において、検出装置４０はバイナリーの実際の値を検出する装置である。この検出装置は、もし電流がスイッチオフの時に電圧制限装置３０を流れるならば、スイッチオフ過程（Ｉ−パルス）ごとに一つのパルスを発生する。Ｉ−パルスは、電気的な絶縁素子８０（光学カプラー）を介して、各Ｉ−パルスの後に各々の場合にある時間量だけスイッチオフ制御パルスエッジに対して遅延を増加するディジタルスイッチオフ・コントローラ５０１に伝送される。この手段により、モデファイされた制御パルスＰ２０が形成され、電気的絶縁素子８１を介して半導体スイッチ１０の制御入力に到達する。
図１１は、図９における回路装置の更に特別の実施例を示す。図１１において検出装置４０もバイナリーの実際の値を検出する装置である。この装置は、電流がスイッチオフでの電圧制限装置を流れる場合に、スイッチング過程（Ｉ−パルス）毎に一つのパルスを発生する。ここで、Ｉ−パルスは、電気的絶縁素子８０を介して、スイッチオンでＩ−パルスがディジタル・スイッチオン・コントローラ５０２に到達し、スイッチオフでＩ−パルスがディジタル・スイッチオフ・コントローラ５０１に到達するように制御パルスＰ１  によって制御されるスイッチ４１へ伝送される。ディジタル・スイッチオン・コントローラ５０２とディジタル・スイッチオフ・コントローラ５０１のそれぞれの出力はディジタル・スイッチオン遅延ユニット６０２とディジタル・スイッチオフ遅延ユニット６０１を作動し、それにより、遅延制御パルスＰ２０が形成される。この遅延制御パルスＰ２０は、最終的には電気的絶縁素子８１を介して半導体スイッチ１０の制御入力に到達する。
【００１５】
更に、所定の半導体スイッチ電圧要求値のアンダーシュートを各スイッチオフの後デジタル・スイッチオン・コントローラ５０１へ伝達するバイナリー電圧測定素子のこの回路装置において、回路装置はパルス（Ｕ−パルス）を用いて作ることができる。これにより、モディファイされるべき制御パルスＰ１  のスイッチオフエッジの遅延の減少を保証する。この手段により半導体スイッチの電圧はこの値をアンダーシュートしない。電圧コントローラと電圧制限装置の電力損失コントローラは並列に動作する。半導体電圧が、スイッチオフ状態において非常に低い場合は、スイッチオフのパルスエッジは電圧コントローラによって早く作られ、半導体スイッチ電圧は次のスイッチオフで立ち上がる。半導体電圧が、スイッチオフ状態において非常に高い場合は、スイッチオフエッジを更に変位させ、それによりスイッチオフ電圧を減少するＩ−パルスが続く。電圧コントローラと電圧制限装置の電力損失のコントローラは結果的に電圧のヒステリシスコントローラのように動作する。
第１０の実施例は図１２に示される。この実施例において、図４に示される回路装置に制御装置２００が追加されている。制御装置２００は、以下に述べられる動作状態の過電流、過電圧及び非対称ダイオードの状態を検出する。
【００１６】
直列接続された半導体スイッチ１０、１１及び１２の電流が大きければ、大きい程、この電流をスイッチオフする間に生じる電圧ピークは高くなる。もし電圧ピークが非常に高くなって電圧制限装置３０、３１及び３２の応答電圧が超過すると、これらのピークは、電流のスイッチオフ時間の間に全ての電圧制限装置の応答を生じる。全ての電圧制限装置が応答する電流は、最大許容スイッチ電流Ｉｓｍａｘである。制御装置２００は、この状態を検出し、過電流信号Ｉｍａｘ  を発生する。
特定の動作条件の下で、印加されたＤＣ電圧Ｕｄｃは最大許容電圧Ｕｄｃｍａｘ  を常に越えることができる。この最大電圧は個々の半導体スイッチ１０、１１及び１２の両端に対称的に配分され、全ての電圧制限装置３０、３１及び３２の応答スレッショルドを越える。この状態は安定しており、即ち最大電圧Ｕｄｃｍａｘ  が存在している限り持続する。スイッチ電流Ｉｓ  が流れない状態は、過大な電圧Ｕｄｃをスイッチオフすることによってのみ停止することができる。電圧制限装置３０、３１と３２、及び半導体スイッチ１０、１１と１２はこのような状態によって長期間のうちに破壊される。
【００１７】
もし、図１に対称的に示されたスイッチブリッジの上部スイッチ３０１の、図１２に示された半導体スイッチ１０、１１と１２がスイッチオンすると、半導体スイッチは、図１の下部スイッチ３０２の半導体スイッチの逆並列下部ダイオードから電流Ｉｓ  を受ける。下部のダイオードは制御されないでスイッチオフする。また、これらのダイオードのスイッチオフの動作は互いに離れる。図７に示される短絡回路素子９０、９１及び９２と同様に半導体スイッチと並列に接続されているスナッバーによって、直列接続されたダイオードのスイッチングをバランスすることができ、従って一様な電圧配分が保証される。これにかかわらず、もし過電圧がダイオード上に生じると、対応する電圧制限装置が介在し、関連したダイオードと並列接続された半導体スイッチがスイッチオンし、その結果、この半導体スイッチは導通し、ダイオード電圧を制限する。しかしながら、対応する電圧制限装置が各々のスイッチ過程においてロードされるので、この過程は任意にしばしば繰り返されることはできない。ここで、制御装置２００はこの場合非対称ダイオードの信号Ｄｍａｘ  を発生するために用いられる。
制御装置２００によって供給される過電流信号Ｉｍａｘ  、過電圧信号Ｕｍａｘ  及び非対称ダイオード信号Ｄｍａｘ  は、例えば図１２の回路装置において、この装置では図１１に従って制御デバイスが設計され、また実値フィルターがスイッチ４１とコントローラ５０１、５０２に間に接続されていて、追加の制御のために用いることができる。実値フィルターは過電流信号Ｉｍａｘ  或いは過電圧信号Ｕｍａｘ  によりそれぞれ駆動される。上述の状態において、これらの信号の発生を導き、対応する電圧制限装置をとおして流れる電流及び検出装置４０によって測定される実際の値が実値フィルターによって出力される。
【００１８】
各々の場合に直列回路は半導体スイッチごとに一つの制御デバイスをもつ２つの半導体スイッチのみを有する、回路装置の具体的な実施例が図１３に示されている。ここで、半導体スイッチ１０、１１の一つのモジュールは一つのＩＧＢＴと一つの自走ダイオード（ｆｒｅｅ  ｒｕｎｎｉｎｇ  ｄｉｏｄｅ）を有している。ＲＣＤスナッバーは負荷電流のスイッチオフの間過電圧ピークからモジュールを保護する。スナッバーはそれぞれ素子Ｒｓｎ１，Ｃｓｎ１，Ｄｓｎ１  及びＲｓｎ２，Ｃｓｎ２，Ｄｓｎ２  によって形成される。バランス抵抗Ｒｓｙｍ１、Ｒｓｙｍ２は直列回路の安定した電圧配分を保証する。短絡素子はアバランシェダイオードＤｋ１，  Ｄｋ２或いはバリスターとして設計される。後者は、もしモジールが破損し、もしモジール電圧が電圧制限装置の応答スレッショルド及び短絡回路素子Ｄｋ１，  Ｄｋ２の高い応答スレッショルドを越えると、電流を流す。
マスター１０の制御デバイス１００及びスレーブ１１の制御デバイス１０１が図１３に示されている。マスター及びスレーブの電圧制限装置はツェナーダイオードＤｚ１０，Ｄｚ１１  として設計される。各ツェナーダイオードＤｚ１０，Ｄｚ１１  を流れる電流が検出され、各々の場合一つのパルス（Ｉ−パルス）が発生される。微分素子Ｄｉｆ１０，  Ｄｉｆ１１がそれぞれこのための役目を果たす。Ｉ−パルスは光学カプラーＯｋ１０，Ｏｋ１１  をそれぞれ介してマスターの或いはスレーブの制御デバイスへ伝送される。制御デバイス１００、１０１のディジタル素子はＰＬＤ（プログラマブル論理装置：ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ）において積分される。図７による実施例の信号Ｐａ  とＰｅ  はマスター１０の制御デバイス１００によって発生され、さらに、ＰＬＤにおいてスレーブコントローラ１０１に内部的に供給される。更に、これらのパルスＰａ  、Ｐｅ  はＰＬＤの外部に導かれ、更なるスレーブＰＬＤの制御のために用いられることができる。この方法で、要求される多くのスレーブＰＬＤがカスケードされる。信号Ｐｅ  はスイッチオンエッジが変えられるかどうかを定義し、信号Ｐａ  はスイッチオフエッジが変えられるかどうかを特定する。Ｐａ  或いはＰｅ  はそれぞれ２ビットを有しており、第１のビットは対応エッジが早く作られることを示し、第２のビットはエッジが遅く作られることを示している。計算された遅延時間がＥＥＰＲＯＭ（電気的に書換え可能な読み出し専用メモリ：ｅｒａｓａｂｌｅ  ｅｌｅｃｔｒｉｃａｌ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）に格納され、電圧停止後も保持される。ディジタル化された遅延時間が、マスターＶｉｎ０，Ｖｏｕｔ０のスイッチオン及びスイッチオフのための遅延素子に、及びナノ秒の範囲で遅延を可能にするスレーブＶｉｎ１，Ｖｏｕｔ１のスイッチオン及びスイッチオフのための遅延素子にロードされる。新たに計算された時間のローデイングが、各パルス後にＰＬＤにより達成される。中央の制御信号Ｐ１  は遅延素子Ｖｉｎ０，Ｖｏｕｔ０，Ｖｉｎ１，Ｖｏｕｔ１によって遅延され、モディファイされた制御信号Ｐ２０，  Ｐ２１が光学カプラーＯｋ１１，Ｏｋ１３  を介して駆動装置Ｄｒｖ１０，  Ｄｒｖ１１へ伝送される。増幅された信号はゲート抵抗Ｒｇ１，  Ｒｇ２を介してＩＧＢＴのゲートへ到達する。
【００１９】
また、ＰＬＤは、全ての電圧制限装置のＩ−パルスが応答する場合、負荷電流がＩＧＢＴによってスイッチオフされている間に、バイナリー信号Ｉｍａｘ  を発生する。全てのＩ−パルスが無電流状態において発生される場合に、信号Ｕｍａｘ  が発生される。信号Ｄｍａｘ（非対称ダイオード）は、全てのＩ−パルスが存在し、負荷電流Ｉｓ  が自走ダイオードによってスイッチオフされる場合に、即ち図１３の負荷電流がプラス方向に向けられる場合に、発生される。負荷電流は、バイナリー信号Ｉｓｉｇｎによる電流の方向を特定する電流センサーＩによって検出される。信号Ｕｍａｘ，Ｉｍａｘ，Ｄｍａｘ  に相当するエラー状態がＰＬＤの誤りレジスター（ｆａｕｌｔ  ｒｅｇｉｓｔｅｒ）  に格納される。残りの信号の外部活性化は、エラー状態の、及び信号Ｕｍａｘ，Ｉｍａｘ，Ｄｍａｘ  のリセティングに影響する。
本発明の種々の変形及び変更は上述の教示により可能である。従って、特許請求の範囲の範囲内において、本発明が特にここで述べた以外にも実施することができるものであることを理解すべきである。
【図面の簡単な説明】
【図１】従来の直列接続された半導体スイッチの回路装置である。
【図２】図１による回路装置のスイッチの詳細な代表例である。
【図３】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図４】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図５】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図６】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図７】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図８】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図９】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図１０】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図１１】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図１２】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図１３】本発明による直列接続された半導体スイッチを駆動するための方法を実施する回路装置の実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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