(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板と、
前記絶縁表面上に形成された複数の画素電極と、
前記画素電極に接続され、チャネル形成領域、ソース領域及びドレイン領域を有する均一な厚さの平坦な半導体膜を有する、前記絶縁表面上に形成されたＰチャネル型薄膜トランジスタと、
を有する電気光学装置において、
前記チャネル形成領域は前記半導体膜において結晶性半導体からなる上層とアモルファス半導体からなる下層の二層からなり、
前記ソース領域と前記ドレイン領域の厚さは前記半導体膜の厚さと同じであり、
前記チャネル形成領域の前記上層は、厚さが前記ソース領域及び前記ドレイン領域よりも薄いことを特徴とする電気光学装置。
【請求項２】
絶縁表面を有する基板と、
前記絶縁表面上に形成された複数の画素電極と、
前記絶縁表面上に形成され前記画素電極に接続されたＰチャネル型薄膜トランジスタと、
を有する電気光学装置において、
前記薄膜トランジスタは、
チャネル形成領域、ソース領域及びドレイン領域を有する均一な厚さの平坦な半導体膜と、
前記チャネル形成領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
を有し、
前記ゲート電極の表面には、酸化膜が形成されており、
前記チャネル形成領域は前記半導体膜において結晶性半導体からなる上層とアモルファス半導体からなる下層の二層からなり、
前記ソース領域と前記ドレイン領域の厚さは前記半導体膜の厚さと同じであり、
前記チャネル形成領域の前記上層は、厚さが前記ソース領域及び前記ドレイン領域よりも薄いことを特徴とする電気光学装置。
【請求項３】
請求項１または２において、前記Ｐチャネル型薄膜トランジスタのドレイン電圧が１Ｖの時のリーク電流は、１０-12Ａ以下であることを特徴とする電気光学装置。
【請求項４】
請求項１または２において、前記チャネル形成領域の前記上層は、結晶性シリコンを含むことを特徴とする電気光学装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記チャネル形成領域におけるＰ型の不純物の濃度は、１×１０17ａｔｏｍｓ／ｃｍ3以下であることを特徴とする電気光学装置。
【請求項６】
請求項１または２において、前記半導体膜における炭素、窒素または酸素の濃度は、７×１０19ａｔｏｍｓ／ｃｍ3以下であることを特徴とする電気光学装置。
【請求項７】
請求項２において、前記ゲート電極は、前記チャネル形成領域の上方に形成されていることを特徴とする電気光学装置。
【請求項８】
請求項２において、前記酸化膜は、陽極酸化膜であることを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、液晶表示装置やダイナミックＲＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、スイッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型素子と総称する）を有し、ダイナミックな動作をおこなうことを特徴とするマトリクス装置（電気光学表示装置、半導体メモリー装置を含む）、およびそのための駆動回路に関する。特に本発明は、ＭＯＳ型素子として絶縁基板上に形成された薄膜半導体トランジスタ等の薄膜半導体素子を使用する装置に関する。
【０００２】
【従来の技術】
最近、絶縁基板上に、薄膜状の活性層（活性領域ともいう）を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。これらは、マトリクス構造を有する液晶等の表示装置において、各画素の制御用に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴというように区別されている。もっとも、最近では多結晶シリコンとアモルファスの中間的な状態を呈する材料も利用する研究がなされている。この材料は、セミアモルファスといわれ、アモルファス状の組織に小さな結晶が浮かんだ状態であると考えられている。この材料は後で述べるように単結晶状態の高移動度とアモルファス状態の低リーク電流という特徴を併せ持つ優れた材料である。
【０００３】
また、単結晶シリコン集積回路においても、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが用いられており、これは例えば高集積度ＳＲＡＭにおいて、負荷トランジスタとして使用される。但し、この場合には、アモルファスシリコンＴＦＴはほとんど使用されない。
【０００４】
さらに、絶縁基板上の半導体回路では、基板と配線との容量結合がないため、非常な高速動作が可能であり、超高速マイクロプロセッサーや超高速メモリーとして利用する技術が提案されている。
【０００５】
一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することができない。
【０００６】
しかしながら、アモルファス半導体によって形成したＴＦＴはＯＦＦ電流が小さいという特徴を持つ。そこで、液晶のアクティブマトリクスのトランジスタのように、それほどの高速動作が要求されず、一方の導電型だけで十分であり、かつ、電荷保持能力の高いＴＦＴが必要とされる用途に利用されている。
【０００７】
一方、多結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。例えば、レーザーアニールによって再結晶化させたシリコン膜を用いたＴＦＴでは、電界移動度として３００ｃｍ２  ／Ｖｓもの値が得られている。通常の単結晶シリコン基板上に形成されたＭＯＳトランジスタの電界移動度が５００ｃｍ２  ／Ｖｓ程度であることからすると、極めて大きな値であり、単結晶シリコン上のＭＯＳ回路が基板と配線間の寄生容量によって、動作速度が制限されるのに対して、絶縁基板上であるのでそのような制約は何ら無く、著しい高速動作が期待されている。
【０００８】
また、多結晶シリコンでは、ＮＭＯＳのＴＦＴだけでなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯＳ回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路（ドライバー等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆるモノリシック構造を有するものが知られている。
【０００９】
前述のＳＲＡＭに使用されるＴＦＴもこの点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジスタとしている。
【００１０】
また、通常のアモルファスＴＦＴにおいては、単結晶ＩＣ技術で使用されるようなセルフアラインプロセスによってソース／ドレイン領域を形成することは困難であり、ゲイト電極とソース／ドレイン領域の幾何学的な重なりによる寄生容量が問題となるのに対し、多結晶ＴＦＴはセルフアラインプロセスが採用できるため、寄生容量が著しく抑えられるという特徴を持つ。
【００１１】
【発明が解決しようとする課題】
このような特徴を有する多結晶ＴＦＴの利点に対して、いくつかの問題点も指摘されている。一般的な多結晶ＴＦＴは絶縁基板上に活性層が形成され、その上にゲイト絶縁膜とゲイト電極を有するコプラナー型である。この構造はセルフアラインプロセスが採用できるというメリットがあるものの、活性層のリーク電流（ＯＦＦ電流）を低減することが困難であった。
【００１２】
このリーク電流の原因については、詳細が明らかでないが、その大きな原因は下地と活性層の間に生じる界面電荷によるものであった。したがって、この界面の作製に細心の注意を払い、界面準位密度がゲイト酸化膜と活性層の間と同じ程度にまで低減することによって解決された。
【００１３】
すなわち、高温プロセス（最高プロセス温度１０００℃程度）にあっては、基板として石英を使用し、その上にシリコンの被膜を形成して、これを１０００℃程度で熱酸化して、清浄な表面を形成してから、減圧ＣＶＤ法等の製膜方法によって活性シリコン層を形成した。
【００１４】
また、低温プロセス（最高プロセス温度６５０℃以下のプロセス。中温プロセスともいう。）では、基板と活性層の間にゲイト絶縁膜と同じ程度に界面準位密度の低い酸化珪素膜を下地膜として形成するという方法を採用した。酸化珪素膜の形成方法としては、スパッタ法が優れている。他にＥＣＲ−ＣＶＤ法や、ＴＥＯＳのプラズマＣＶＤ法によっても優れた特性の酸化膜が得られる。
【００１５】
しかしながら、なおリーク電流は改善できなかった。特にＮＭＯＳの方がＰＭＯＳよりも１桁以上大きかった。本発明人は、その原因が活性層が弱いＮ型であるためと推測した。実際に、高温プロセスや低温プロセスで作製したＰＭＯＳとＮＭＯＳのしきい値電圧が、負の方向にシフトするという現象が再現良く観測された。これは特にシリコンにおいて、他に不純物の添加されない純度の高い場合には、アモルファスシリコンのように結晶性がよくない場合には弱いＮ型になるためであろうと推測した。高温プロセスの多結晶シリコンは完璧な単結晶シリコンとは異なり、多くの格子欠陥やダングリングボンドが存在し、これらがドナーとなって電子を供給するものと推測した。もちろん微量の混入元素（ナトリウム等）の影響の可能性も残されている。
【００１６】
ともかく、そのような原因があれば、ＮＭＯＳのしきい値電圧がＰＭＯＳに比較して著しく低く、リーク電流が大きいということの説明がつく。その様子を図１に示す。ＮＭＯＳにおいて、図１（Ａ）に示すようにソース１２（Ｎ＋  型）を接地し、ドレイン１３（Ｎ＋  型）に正の電圧を印加した状態でゲイト電極１１にしきい値電圧Ｖｔｈよりも大きな電圧を印加すると活性層１４のゲイト電極側にチャネルが形成されて、ドレイン電流（図中の実線の矢印）が流れるが、活性層１４は弱いＮ型（Ｎ−  型）であるので、ソースからドレインには、ゲイト電圧にほとんど依存しない電流（図中の点線の矢印）が流れている。
【００１７】
もし、ゲイト電極の電位がしきい値電圧Ｖｔｈ以下の状態であっても、この点線の電流は流れている。ゲイト電極の電位が大きな負の値になると、図１（Ｂ）に示すように反転層（Ｐ型）１６が生じるが、チャネル全体が反転するには到らず、逆に過大な電圧を印加すると、ゲイトの反対側に電子が蓄積されてチャネルが形成されてしまうこととなる。実際に得られているＮＭＯＳのデータはこの考察と矛盾しない。
【００１８】
一方、ＰＭＯＳでは、活性層がＮ−  型であるのでしきい値電圧は大きくなる。しかし、ゲイトの反対側のリークは大幅に減少する。図２には、ＰＭＯＳにしきい値以下の電圧、もしくはしきい値以上の電圧を印加した場合の様子を示してある。
【００１９】
このようなＮＭＯＳに顕著なリーク電流は様々な応用分野、特にダイナミック動作を必要とする分野で障害となった。例えば、液晶のアクティブマトリクスやＤＲＡＭではリーク電流によって、画像情報や記憶情報が消失してしまう。そこで、このようなリーク電流を低減することが必要とされた。
【００２０】
１つの方法はＮＭＯＳの活性層を真性（Ｉ型）もしくは弱いＰ型とすることである。例えば、活性層形成時にＮＭＯＳだけに、あるいはＮＭＯＳとＰＭＯＳの両方に適当な量のＰ型不純物（例えば、ボロン）を打ち込んで、ＮＭＯＳの活性層をＩ型もしくは弱いＰ型としたところ、ＮＭＯＳのしきい値電圧が上昇し、リーク電流も大きく低減するはずである。しかし、この方法にはいくつかの問題点がある。
【００２１】
通常は、１枚の基板上にＮＭＯＳもＰＭＯＳも混載されたＣＭＯＳ回路が使用されるが、Ｎ型のみに不純物注入をおこなおうとすれば、余計にフォトリソグラフィー工程が必要である。また、ＮＭＯＳとＰＭＯＳの両方の活性層にＰ型の不純物を注入しようとすれば、微妙な不純物注入技術が必要とされる。注入量が多過ぎれば、今度は逆にＰＭＯＳのしきい値電圧が減少し、リーク電流が増加することとなる。
【００２２】
イオン注入技術も問題である。質量分離をおこなう注入技術では、必要な不純物元素のみを注入することが可能であるが、処理面積は小さい。また、いわゆるイオンドーピング法では処理面積は大きいが、質量分離工程がないために不要なイオンも注入され、ドーピング量が正確でない可能性がある。
【００２３】
また、このようなイオンを加速して注入するという方法では、活性層と下地の界面に局在準位を形成する原因となる。さらに、従来のような単結晶半導体に対するイオン注入と異なり、絶縁基板上の注入であるので、チャージアップ現象がはなはだしく、注入量を精密に制御することは困難である。
【００２４】
そこで、活性層成膜時に、Ｐ型の不純物を予め混入しておくことも考えられるが、微量不純物の量を制御することは困難であり、ＮＭＯＳとＰＭＯＳを同じ皮膜から形成する場合には、量が適切でないとＰＭＯＳのリーク電流を増加させ、また、ＮＭＯＳとＰＭＯＳを違う皮膜から形成する場合にはマスクプロセスが１つ余計に必要とされる。また、このような方法でしきい値電圧を制御することは、ガス流量等の要因によって、ＴＦＴのしきい値のばらつきが生じることでもあり、ロット毎のしきい値のばらつきは著しく大きくなる。
【００２５】
本発明はこのような困難な課題に対して解答を与えんとするものであるが、その主旨とするところは、プロセスによって、ＮＭＯＳのリーク電流の低減を図るのではなく、回路設計の最適化によって、リーク電流の大きなＴＦＴでも使用できる回路を設計するものである。先に述べたように、活性層として、純度の高いシリコン材料から形成した場合には、Ｎ−  型となるが、そのエネルギー準位は極めて再現性がよく、安定している。また、プロセス自体も極めてシンプルであり、歩留りも十分に高い。これに対し、しきい値電圧を制御するさまざまな方法は、プロセスを煩雑にするばかりでなく、得られる活性層のエネルギー準位（フェルミレベル等）もロットごとにまちまちのものとなり、歩留りも低下する。
【００２６】
明らかに、プロセスの改良によってＮＭＯＳを回路にあわせるよりも、すなわち、１０１７ｃｍ−３程度の微妙なドーピングをおこなうよりも、極力不純物を排除したプロセスの方が容易であり、その結果得られるＮＭＯＳにあわせて回路を設計する方が得策である。本発明の技術思想はここにある。
【００２７】
【問題を解決する方法】
本発明の適用される半導体回路は普遍的なものではない。本発明は、特に液晶表示装置等の電界の効果によって光の透過性や反射性が変化する材料を利用し、対向する電極との間にこれらの材料をはさみ、対向電極との間に電界をかけて、画像表示をおこなうためのアクティブマトリクス回路や、ＤＲＡＭのようなキャパシタに電荷を蓄積することによって記憶を保持するメモリー装置や、同じくＭＯＳトランジスタのＭＯＳ構造部をキャパシタとして、あるいはその他のキャパシタによって、次段の回路を駆動するダイナミックシフトレジスタのようなダイナミック回路を有する回路に適している。特に、ダイナミック回路とスタテッィク回路の混載された回路に適した発明である。
【００２８】
本発明の１つの例は、液晶等のアクティブマトリクス回路の表示部分において、ＰＭＯＳのＴＦＴをスイッチングトランジスタとして用いることである。ここでは、ＰＭＯＳのＴＦＴがデータ線と画素電極に対して直列に挿入されていることが必要であり、ＮＭＯＳのＴＦＴが並列に挿入されていては、リーク電流が多いためかような表示の目的には不適切である。したがって、画素のＴＦＴ回路においてはＰＭＯＳとＮＭＯＳのＴＦＴが直列に挿入されている場合も本発明は含む。もちろん、２つのＰＭＯＳのＴＦＴが並列に挿入されていることも本発明の技術範囲である。
【００２９】
本発明の２つめの例は、前記のような表示回路部（アクティブマトリクス）とその駆動回路（周辺回路）とを有する装置において、駆動回路をＣＭＯＳ回路とすることである。この場合、回路の全てがＣＭＯＳである必要はないが、トランスミッションゲイトやインバータ回路はＣＭＯＳ化されるのが望ましい。そのような装置の概念図を図３に示した。図には絶縁基板３７上にデータドライバー３１とゲイトドライバー３２が構成され、また、中央部にＰＭＯＳのＴＦＴを有するアクティブマトリクス３３が構成され、これらのドライバー部とアクティブマトリクスとがゲイト線３５、データ線３６によって接続された表示装置が示されている。アクティブマトリクス３３はＰＭＯＳを有する画素セル３４の集合体である。
【００３０】
ＣＭＯＳ回路に関しては、例えば、得られたＴＦＴのしきい値電圧が、ＮＭＯＳでは２Ｖ、ＰＭＯＳでは６Ｖ、さらにリーク電流がＮＭＯＳの方がＰＭＯＳよりも１０倍以上も多くてもＣＭＯＳインバータでは全く支障がない。
【００３１】
というのも、インバータのような論理回路ではリークによる消費電力はさほど問題とされないからである。また、インバータの動作は、低電圧状態はＮＭＯＳのしきい値電圧以下、高電圧状態はドレイン電圧とＰＭＯＳのしきい値電圧（＜０）の和以上であることが要求されるが、この場合はドレイン電圧が８Ｖ以上、理想的には１０Ｖ以上あれば問題はなく、例えば、入力は０Ｖと８Ｖの２値とすれば十分である。
【００３２】
本発明の３つめの例はＤＲＡＭのような半導体メモリーに関するものである。半導体メモリー装置は、単結晶ＩＣでは既に速度の限界に達している。これ以上の高速動作をおこなわせるには、トランジスタの電流容量をより大きくすることが必要であるが、それは消費電流の一段の増加の原因になるばかりではなく、特にキャパシタに電荷を蓄えることによって記憶動作をおこなうＤＲＡＭに関しては、キャパシタの容量をこれ以上、拡大できない以上、駆動電圧を上げることによって対応するしか方法がない。
【００３３】
単結晶ＩＣが速度の限界に達したといわれるのは、一つには基板と配線の容量によって、大きな損失が生じているからである。もし、基板に絶縁物を使用すれば、消費電流をあげなくとも十分に高速な駆動が可能である。このような理由からＳＯＩ（絶縁物上の半導体）構造のＩＣが提案されている。
【００３４】
ＤＲＡＭにおいても、１Ｔｒ／セル構造の場合には、先の液晶表示装置と回路構成がほとんど同じであり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／セル構造）でも、記憶ビット部のＴＦＴにリーク電流の小さいＰＭＯＳのＴＦＴを使用する。基本的なブロック構成は図３のものと同じである。例えば、ＤＲＡＭにおいては、３１がコラムデコーダー、３２がローデコーダー、３３が記憶素子部、３４が単位記憶ビット、３５がビット線、３６がワード線、３７が（絶縁）基板である。
【００３５】
液晶表示装置のアクティブマトリクスもＤＲＡＭも、いずれもリフレッシュ動作を必要とするものであるが、そのリフレッシュの期間の間には、画素の容量やキャパシタの容量に蓄積された電荷が放電してしまわないように、ＴＦＴが十分に大きな抵抗として機能する必要がある。もし、この場合にＮＭＯＳのＴＦＴを用いたならば、リーク電流が大きいために十分な駆動ができない。リーク電流の低いＰＭＯＳのＴＦＴを用いる利点はここにある。
【００３６】
本発明では、高温プロセスのＴＦＴでも有効であるが、特に有効なのは低温プロセスのＴＦＴである。低温プロセスで得られたＴＦＴは、その活性層の組織構造がアモルファスと単結晶の中間であり、また、格子歪みが大きく、いわゆるセミアモルファス状態で、したがって、物性的にアモルファス状態に近い。すなわち、純粋なシリコン材料によって低温プロセスで作製した活性層は、大抵の場合、Ｎ−  型である。
【００３７】
ここで、セミアモルファス状態について詳細な説明を加えると、アモルファス状態のシリコンは熱を加えるにしたがって結晶成長を始めるが、大気圧下では６５０℃程度までは、結晶成長という状態ではない。すなわち、結晶性のよい部分の間に比較的結晶性のわるい部分が存在し、しかも分子間の結合がタイトであり、通常のイオン結晶における結晶析出とはことなった様相を示す。すなわち、不対結合手（ダングリングボンド）は極めて少ないことが特徴である。もし、結晶成長が６８０℃を越えると結晶の成長速度が著しく促進され、多くの結晶粒からなる多結晶状態となる。そして、この場合には、それまで格子歪みによって緩衝されていた結晶粒界の分子結合が破壊されて、粒界部にダングリングボンドが多数形成される。
【００３８】
さて、このようなセミアモルファス状態の材料では、活性層へ不純物をドーピングしたとしても、アモルファスシリコンの場合と同様にあまり活性化には寄与しない。その原因としては、本発明人等はドーパント不純物が特にダングリングボンドの多い箇所に選択的にトラップされるためではないかと考えている。したがって、セミアモルファス状態の活性層、もしくは低温プロセスによって形成された活性層では、ドーピングによるしきい値電圧の制御は困難である。
【００３９】
また、本発明は、本発明人等の発明である特願平４−７３３１５に記述されるような２層の活性層を有するＴＦＴにおいても有効である。このＴＦＴでは、基板側にアモルファス状態の活性層を設け、その上にセミアモルファス、あるいは多結晶状態の活性層を設けるもので、基板と活性層の界面に存在する電荷によって発生するリークを極限まで減らすことができる。しかしながら、構造上、アモルファスシリコンを用いるために、下側の活性層はＮ−  型である。したがって、界面に起因するリークは減らせても、この活性層に起因するリークはなかなか減らせない。例えば、ＰＭＯＳではリーク電流が１０−１２  Ａ以下（ドレイン電圧１Ｖ）であっても、ＮＭＯＳでは、リーク電流がその１００倍以上であった。
【００４０】
その作製方法は図４に例示される。まず、基板４１上に、窒化珪素等のパッシベーション力の強い皮膜４２を形成する。基板が十分に清浄であれば、このような皮膜を形成しなくともよい。さらに下地酸化膜４３を形成する。そして、アモルファスシリコン膜を２層形成するが、その堆積速度や堆積基板温度を最適化することによって、後の熱処理によってアモルファス状態のままであるか、セミアモルファス化あるいは多結晶化するかが決定される。この例では上の層４５、４７がセミアモルファス化（もしくは多結晶化）し、下の層４４、４７はアモルファスのままである。
【００４１】
このような方法の特徴は、同一のチャンバーを用いて成膜をおこないながらも、その条件を微妙に変化させることによって２種の性質の異なるシリコン膜が形成できることにあり、不純物添加によるしきい値電圧制御は、この方法の利点をつぶすこととなる。もし、下の層４４、４６をＮ−  型からＩ型にまで変えようとしても、この層はアモルファスのままであるので、イオン化率が悪く、多量のドーピングが必要である。したがって、チャンバーがこれらの不純物によって著しく汚染され、逆にＰＭＯＳの活性層をＰ型にしてしまう可能性を有している。したがって、このような２層構造の活性層を有するＴＦＴは、ドーピングによるしきい値電圧制御を必要としない本発明に極めて適している。このようなＴＦＴの形成方法は実施例において詳述する。
【００４２】
【実施例】
〔実施例１〕  図４に本発明を用いたＣＭＯＳ回路の作製実施例を説明する。本実施例では基板４１としてコーニング社の７０５９番ガラス基板を使用した。基板はこの他にも様々な種類のものを使用することができるが、半導体被膜中にナトリウム等の可動イオンが侵入しないように基板に応じて対処しなければならない。理想的な基板はアルカリ濃度の小さい合成石英基板であるが、コスト的に利用することが難しい場合には、市販の低アルカリガラスもしくは無アルカリカラスを使用することとなる。本実施例では、基板４１上には基板からの可動イオンの侵入を阻止する目的で、厚さ５〜２００ｎｍ、例えば１０ｎｍの窒化珪素膜４２を減圧ＣＶＤ法で形成した。さらに、窒化珪素膜上に、スパッタ法によって、厚さ２０〜１０００ｎｍ、例えば５０ｎｍの酸化珪素膜４３を形成した。これらの被膜の膜厚は、可動イオンの侵入の程度、あるいは活性層への影響の程度に応じて設計される。
【００４３】
例えば、窒化珪素膜４２の質が良くなく、電荷のトラップが大きい場合には、酸化珪素膜を通して上の半導体層に影響を及ぼすので、その場合には酸化珪素膜４３を厚くする必要がある。
【００４４】
これらの皮膜の形成には、上記のような減圧ＣＶＤ法やスパッタ法だけでなく、プラズマＣＶＤ法等の方法によって形成してもよい。特に酸化珪素膜の形成には、ＴＥＯＳを利用してもよい。それらの手段の選択は投資規模や量産性等を考慮して決定すればよい。これらの被膜は連続的に成膜されてもよいことはいうまでもない。
【００４５】
その後、減圧ＣＶＤ法によって、モノシランを原料として、厚さ２０〜２００ｎｍ、例えば１００ｎｍのアモルファスシリコン膜を形成した。基板温度は４３０〜４８０℃、例えば４５０℃とした。さらに、連続的に基板温度を変化させ、５２０〜５６０℃、例えば５５０℃で、厚さ５〜２００ｎｍ、例えば１０ｎｍのアモルファスシリコン膜を形成した。基板温度は後の結晶化の際に重要な影響を与えることが本発明人等の研究の結果、明らかにされた。例えば、４８０℃以下で成膜したものは結晶化させることが難しかった。逆に５２０℃以上の温度で成膜したものは結晶化しやすかった。このようにして得られたアモルファスシリコン膜は、６００℃で２４時間熱アニールした。その結果、上部のシリコン膜のみが結晶化し、いわゆるセミアモルファスシリコンと言われる結晶性シリコンを得た。一方、下部のシリコン膜はアモルファス状態のままであった。
【００４６】
上部のシリコン膜の結晶化を促進するためには膜中に含まれている炭素、窒素、酸素の濃度は、いずれも７×１０１９ｃｍ−３以下であることが望ましい。本実施例では、ＳＩＭＳ分析によって１×１０１７ｃｍ−３以下であることを確認した。逆に下部のシリコン膜の結晶化を抑制するためにはこれらの元素が多く含まれていると都合がよい。しかし、過剰なドーピングは半導体特性、ひいてはＴＦＴ特性に悪影響を与えるので、ドーピングの有無やその量はＴＦＴの特性に応じて設計される。
【００４７】
さて、アモルファスシリコン膜を熱アニールによって、結晶性シリコン膜としたのち、これを適当なパターンにエッチングして、ＮＴＦＴ用の島状半導体領域４５とＰＴＦＴ用の島状半導体領域４７とを形成する。各島状半導体領域の上部には、意図的な不純物ドープはされず、特にボロン等の不純物濃度は１０１７ｃｍ−３以下であることをＳＩＭＳ（２次イオン質量分析法）によって確認した。したがって、この部分の導電型は、Ｎ−  型であると推測される。一方、各半導体領域の下部のシリコン層４４、４６は実質的にアモルファスシリコンであった。
【００４８】
その後、酸素雰囲気中での酸化珪素をターゲットとするスパッタ法によって、ゲイト絶縁膜（酸化珪素）４８を厚さ５０〜３００ｎｍ、例えば１００ｎｍだけ形成した。この厚さは、ＴＦＴの動作条件等によって決定される。
【００４９】
次にスパッタ法によって、アルミニウム皮膜を厚さ５００ｎｍだけ形成し、これを混酸（５％の硝酸を添加した燐酸溶液）によってパターニングし、ゲイト電極・配線４９および５０を形成した。エッチングレートは、エッチングの温度を４０℃としたときに２２５ｎｍ／分であった。このようにして、ＴＦＴの外形を整えた。このときのチャネルの大きさは、いずれも長さ８μｍ、幅２０μｍとした。このときの状態を図４（Ａ）に示す。
【００５０】
さらに、陽極酸化法によってアルミニウム配線の表面に酸化アルミニウムを形成した。陽極酸化の方法としては、本発明人等の発明である特願平３−２３１１８８もしくは特願平３−２３８７１３に記述される方法を用いた。詳細な実施の様態については、目的とする素子の特性やプロセス条件、投資規模等によって変更を加えればよい。本実施例では、陽極酸化によって、厚さ２５０ｎｍの酸化アルミニウム被膜５１および５２を形成した。
【００５１】
その後、ゲイト酸化膜を通したイオン注入法によって、公知のＣＭＯＳ作製技術を援用し、Ｎ型ソース／ドレイン領域５３とＰ型ソース／ドレイン領域５４を形成した。いずれも不純物濃度は８×１０１９ｃｍ−３となるようにした。イオン源としては、Ｐ型はフッ化ホウ素イオンを、Ｎ型はリンイオンを用い、前者は加速電圧８０ｋｅＶで、後者は加速電圧１１０ｋｅＶで注入した。加速電圧はゲイト酸化膜の厚さや半導体領域４５、４７の厚さを考慮して設定される。イオン注入法のかわりに、イオンドーピング法を用いてもよい。イオン注入法では注入されるイオンは質量によって分離されるので、不必要なイオンは注入されることがないが、イオン注入装置で処理できる基板の大きさは限定される。一方、イオンドーピング法では、比較的大きな基板（例えば対角３０インチ以上）も処理する能力を有するが、水素イオンやその他不必要なイオンまで同時に加速されて注入されるので、基板が加熱されやすい。この場合にはイオン注入法で使用するようなフォトレジストをマスクとした選択的な不純物注入は難しい。
【００５２】
このようにして、オフセット領域を有するＴＦＴが作製された。その様子を図４（Ｂ）に示す。最後に、レーザーアニール法によって、ゲイト電極部をマスクとしてソース／ドレイン領域の再結晶化をおこなった。レーザーアニールの条件は、例えば特願平３−２３１１８８や同３−２３８７１３に記述されている方法を使用した。そして層間絶縁物５５として、酸化珪素をＲＦプラズマＣＶＤ法で形成し、これに電極形成用の穴を開け、アルミニウム配線５６〜４８を形成して、素子を完成させた。
【００５３】
本実施例では、レーザーアニールによって、もともと結晶性シリコンであった、被膜４５、４７のみならず、アモルファスシリコンであった被膜４４、４６までもが結晶化される。これは、レーザーアニールが強力だからである。その結果、図４（Ｃ）に示すように初期のアモルファス領域４４、４６はチャネルの下の部分５９、６０以外は全てソース／ドレインとおなじ結晶性を有する材料に変換されてしまった。その結果、ソース／ドレインの厚さは島状半導体領域４５、４７と実質的に同じとなった。しかしながら、実質的なチャネルの厚さは図から明らかなように、約１０ｎｍというようにソース／ドレイン領域よりも薄かった。その結果、ソース／ドレインのシート抵抗は小さく、また、チャネルが薄い分だけＯＦＦ電流が少ないという優れた特性を示すことができた。
【００５４】
図４には液晶表示装置の駆動回路に使用されるＣＭＯＳ回路の作製工程を示したが、同じ基板上のアクティブマトリクス部には、ＰＭＯＳが同じように形成されている。このようにして形成されたＴＦＴの特性は、チャネル長が５μｍ、チャネル幅が２０μｍで、ソース／ドレイン電圧が１Ｖの状態で、ＮＭＯＳのリーク電流は〜１００ｐＡ、ＰＭＯＳはＰＭＯＳの〜１ｐＡであった。このようにオフ抵抗はＰＭＯＳの方が１００倍も大きかった。また、ゲイト電圧が＋８Ｖ（ＰＭＯＳの場合は−８Ｖ）のオン状態では、ＮＭＯＳは１０μＡ、ＰＭＯＳは１００ｎＡの電流を流した。ＰＭＯＳのドレイン電流がＮＭＯＳに比べて著しく小さいのは、しきい値電圧がＰＭＯＳの場合には、負にシフトしているからである。したがって、ＰＭＯＳのゲイト電圧を−１２Ｖとしたときには、ドレイン電流は１μＡとなった。すなわち、このようなＴＦＴを用いて、トランスミッションゲイトを構成せんとすれば、ＰＴＦＴに印加する電位を負の方にシフトさせるべきである。
【００５５】
アクティブマトリクス部のＰＭＯＳのＴＦＴの大きさは、チャネル長５μｍ、チャネル幅１０μｍとした。アクティブマトリクスとして利用されたＰＭＯＳのＴＦＴのゲイト電圧を０Ｖから−１２Ｖまで変化させると、ドレイン電流は１０６  倍にまで増大するので、画像表示用としては問題がなかった。さらに、大きく変動させることが必要な場合にはＰＭＯＳのＴＦＴを２つ直列に構成して、いわゆるデュアルゲイト構造とするとよい。この場合には、オフ状態では、ＴＦＴの抵抗はさらに約１桁上昇するものの、ＯＮ状態では、ＴＦＴの抵抗は２倍程度にしかならないので、結局、ドレイン電流は１０７  も変動することとなる。ＴＦＴを３段直列に形成したら、さらに変動率は１桁増加する。
【００５６】
〔実施例２〕  図５には、本発明を実施するためのＮＭＯＳおよびＰＭＯＳ素子の作製工程を示す。本実施例では、高温プロセスによるＴＦＴを作製した。まず、石英基板６１（幅１０５ｍｍ×長さ１０５ｍｍ×厚さ１．１ｍｍ）上に、減圧ＣＶＤ法によって、不純物のドープされていないポリシリコン膜を厚さ１００〜５００ｎｍ、好ましくは１５０〜２００ｎｍ形成した。そして、これを乾燥した高温の酸素雰囲気中で酸化せしめた。温度は８５０〜１１００℃の範囲とし、９５０〜１０５０℃が特に好ましかった。このようにして、基板上に酸化珪素膜６２を形成した（図５（Ａ））。
【００５７】
さらに、ジシランを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法によってアモルファスシリコン膜を厚さ１００〜１０００ｎｍ、好ましくは、３５０〜７００ｎｍ形成した。基板温度は３５０〜４５０℃とした。そして、これを５５０〜６５０℃、このましくは５８０〜６２０℃で長時間アニールして、結晶性を持たせた。そして、これをパターニングして、図５（Ｂ）に示すようにＮＭＯＳの領域６３ａとＰＭＯＳの領域６３ｂを形成した。
【００５８】
ついで、乾燥した高温の酸化雰囲気中で上記シリコン領域６３の表面を酸化して、図５（Ｃ）に示すように、シリコン領域の表面に厚さ５０〜１５０ｎｍ、好ましくは５０〜７０ｎｍの酸化珪素膜６４を形成した。酸化条件は、酸化珪素６２と同じとした。
【００５９】
その後、リンが１０１９〜２×１０２０ｃｍ−３、例えば８×１０１９ｃｍ−３ドープされたシリコン膜を厚さ２００〜５００ｎｍ、好ましくは３５０〜４００ｎｍだけ形成し、これを図５（Ｄ）のようにパターニングして、ＮＭＯＳのゲイト６５ａおよびＰＭＯＳのゲイト６５ｂを形成した。さらに、イオン注入法によって、ＮＭＯＳおよびＰＭＯＳの不純物領域６６および６７をそれぞれ形成した。
【００６０】
このとき、これらの不純物の底面は下地の酸化珪素膜６２に達しないようにした。すなわち、下地の酸化膜とシリコン膜の界面には多くの局在準位が形成され、結果として、下地の酸化膜付近のシリコン膜は特定の導電型（通常の場合はＮ型）を示す。もし、不純物領域が、このような部分のシリコン膜に隣接していた場合には、リークが生じる。したがって、このようなリークを避けるために、本実施例では不純物領域の底面と下地酸化膜６２の間に５０〜２００ｎｍの空間を設けた。
【００６１】
本実施例では、酸化珪素膜６４を通してイオン注入をおこなったが、より精密に不純物領域の深さを制御するためには、酸化珪素膜６４を除去して、熱拡散をおこなってもよい。
【００６２】
不純物領域を形成した後、熱アニールによって、不純物領域の結晶性を回復させた。その後は通常のＴＦＴの作製工程と同様に、層間絶縁物（リンボロンガラス）６８を堆積して、リフローによって平坦化させ、コンタクトホールを形成して金属配線６９〜７１を形成した。
【００６３】
以上の工程によって形成された、ＴＦＴを使用して、１Ｔｒ／セルのＤＲＡＭ（１６ｋビット）を作製した。ＴＦＴのチャネル部の大きさをチャネル長２μｍ、チャネル幅１０μｍとしたときの、ＮＭＯＳのリーク電流は、ソース／ドレイン電圧が１Ｖのときに、約１０ｐＡ、ＰＭＯＳのリーク電流は、同じ条件で約０．１ｐＡであった。メモリー素子部はチャネル長２μｍ、チャネル幅２μｍのＰＭＯＳを使用した。メモリー素子部のキャパシタの容量は０．５ｐＦとし、リフレッシュ周期は最大５秒という長時間の記憶保持が可能となった。これは、ＰＭＯＳのオフ状態の抵抗が５×１０１３Ωという高い値であったため可能となった。また、周辺回路は、上記の工程で作製したＮＭＯＳとＰＭＯＳを使用して、ＣＭＯＳ化した。このような絶縁基板上のＤＲＡＭであるので、高速動作が可能であり、ビットあたり１００ｎｓｅｃで書込み・読出が可能であった。
【００６４】
【発明の効果】
本発明によって、特にダイナミックな回路およびそのような回路を有する装置の信頼性と性能を高めることができた。従来、特に液晶表示装置のアクティブマトリクスのような目的に対しては多結晶ＴＦＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難があったが、本発明によってそのような問題はほぼ解決されたと思われる。さらに、実施例２に示したように絶縁基板上の半導体回路は高速動作という点で優れている。実施例では示さなかったが、単結晶半導体集積回路の立体化の手段として用いられるＴＦＴにおいても本発明を実施することによって効果を挙げられることは明白であろう。
【００６５】
例えば、周辺論理回路を単結晶半導体上の半導体回路で構成し、その上に層間絶縁物を介してＴＦＴを設け、これによってメモリー素子部を構成することもできる。この場合には、メモリー素子部をＰＭＯＳのＴＦＴを使用したＤＲＡＭ回路とし、その駆動回路は単結晶半導体回路にＣＭＯＳ化されて構成されている。しかも、このような回路をマイクロプロセッサーに利用した場合には、メモリー部を２階に上げることになるので、面積を節約することができる。このように本発明は産業上、極めて有益な発明であると考えられる。
【図面の簡単な説明】
【図１】ＮＭＯＳのＴＦＴの動作の概念図を示す。
【図２】ＰＭＯＳのＴＦＴの動作の概念図を示す。
【図３】本発明の構成の概念図を示す。
【図４】本発明のＴＦＴの作製工程を示す。
【図５】本発明のＴＦＴの作製工程を示す。
【符号の説明】
１１、２１・・・ゲイト電極
１２、２２・・ソース領域
１３、２３・・ドレイン領域
１４、２４・・・活性層
１５、２５・・・チャネル
１６、２６・・・反転層
３１・・・データドライバー（ＤＲＡＭの場合にはコラムデコーダー）
３２・・・ゲイトドライバー（ＤＲＡＭの場合はローデコーダー）
３３・・・アクティブマトリクス部（ＤＲＡＭの場合は記憶素子部）
３４・・・単位画素（ＤＲＡＭの場合は単位記憶ビット）
３５・・・ゲイト線（ＤＲＡＭの場合はビット線）
３６・・・データ線（ＤＲＡＭの場合はワード線）
３７・・・絶縁基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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