(57)【特許請求の範囲】
【請求項１】
インバータ回路であって，
入力信号を遅延させる第１トランジスタ及び第２トランジスタと，
前記第１トランジスタにより遅延された信号がゲート端子に入力されて，出力信号を立ち上げる第３トランジスタと，
前記第２トランジスタにより遅延された信号がゲート端子に入力されて，前記出力信号を立ち下げる第４トランジスタと，
前記入力信号と逆相の信号を前記第１トランジスタ及び第２トランジスタに入力するための素子と，
前記入力信号の立ち上がりに応じて，前記第４トランジスタのゲート端子の電位レベルを下降させる第７トランジスタと，
前記入力信号の立ち下がりに応じて，前記第３トランジスタのゲート端子の電位レベルを上昇させる第８トランジスタと，
を含むことを特徴とする，インバータ回路。
【請求項２】
前記第１トランジスタは，ゲート端子が接地され，ソース端子が入力端子に接続され，ドレイン端子が前記第３トランジスタのゲート端子に接続され，
前記第２トランジスタは，ゲート端子が電源に接続され，ドレイン端子が入力端子に接続され，ソース端子が前記第４トランジスタのゲート端子に接続されることを特徴とする，請求項１に記載のインバータ回路。
【請求項３】
前記第１トランジスタは，ゲート端子が前記素子の出力端子に接続され，ドレイン端子が接地され，ソース端子が前記第３トランジスタのゲート端子に接続され，
前記第２トランジスタは，ゲート端子が前記素子の出力端子に接続され，ドレイン端子が電源に接続され，ソース端子が前記第４トランジスタのゲート端子に接続されることを特徴とする，請求項１に記載のインバータ回路。
【請求項４】
さらに，
前記出力信号の立ち上がりに応じて，前記第３トランジスタのゲート端子の電位レベルを下降させる第５トランジスタと，
前記出力信号の立ち下がりに応じて，前記第４トランジスタのゲート端子の電位レベルを上昇させる第６トランジスタと，
を備えたことを特徴とする，請求項１，２又は３のいずれかに記載のインバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路におけるインバータ回路にかかり，特に，信号の遅延やスルーレート効果を目的とするインバータ回路に関する。
【０００２】
【従来の技術】
従来，信号の遅延を目的とする遅延回路を構成する一つの方法として，インバータ素子を用いるものがある。インバータ素子は，一つのＮチャネル型ＭＯＳＦＥＴ（以下，「ＮＭＯＳ」と称する。）と，一つのＰチャネル型ＭＯＳＦＥＴ（以下，「ＰＭＯＳ」と称する。）とを組み合わせた素子であり，論理回路において，信号を遅延させるとともに，その論理値を反転させるものである。
【０００３】
【発明が解決しようとする課題】
ところで，上述のように，インバータ素子は，信号を遅延させるとともに，信号の論理値を反転させる機能を有する。このため，信号の論理値を反転させることなく，信号の遅延のみを目的としてインバータ素子を用いる場合には，偶数個のインバータ素子を直列に配置して回路を構成する必要がある。しかしながら，信号の遅延を目的として多数のインバータ素子を備えることは，回路面積の増大や製造コストの増大を招くという問題があった。
【０００４】
本発明は，従来のインバータ素子が有する上記問題点に鑑みてなされたものであり，本発明の目的は，一つのインバータ回路により多くの遅延を持たせることによって，回路面積の縮小化や製造コストの削減を図ることの可能な，新規かつ改良されたインバータ回路を提供することである。
【０００５】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，請求項１に記載のように，インバータ回路において，入力信号の立ち下がりを遅延させる第１トランジスタと，入力信号の立ち上がりを遅延させる第２トランジスタと，第１トランジスタにより遅延された信号がゲート端子に入力されて，出力信号を立ち上げる第３トランジスタと，第２トランジスタにより遅延された信号がゲート端子に入力されて，出力信号を立ち下げる第４トランジスタと，入力信号と逆相の信号を第１トランジスタ及び第２トランジスタに入力するための素子と，入力信号の立ち上がりに応じて，第４トランジスタのゲート端子の電位レベルを下降させる第７トランジスタと，入力信号の立ち下がりに応じて，第３トランジスタのゲート端子の電位レベルを上昇させる第８トランジスタと，を含むことを特徴とするインバータ回路が提供される。
【０００６】
ここで，請求項２に記載のように，第１トランジスタは，ゲート端子が入力端子に接続され，ドレイン端子が接地され，ソース端子が第３トランジスタのゲート端子に接続され，第２トランジスタは，ゲート端子が入力端子に接続され，ドレイン端子が電源に接続され，ソース端子が第４トランジスタのゲート端子に接続されるように構成してもよい。
【０００７】
また，請求項３に記載のように，第１トランジスタは，ゲート端子が前記素子の出力端子に接続され，ドレイン端子が接地され，ソース端子が第３トランジスタのゲート端子に接続され，第２トランジスタは，ゲート端子が前記素子の出力端子に接続され，ドレイン端子が電源に接続され，ソース端子が第４トランジスタのゲート端子に接続されるように構成してもよい。
【０００８】
かかる構成によれば，第１トランジスタを用いて，出力信号を立ち上げる第３トランジスタのオン動作を，入力信号に対して遅延させている。また，第２トランジスタを用いて，出力信号を立ち下げる第４トランジスタのオン動作を，入力信号に対して遅延させている。このため，入力信号の立ち上がりに対する出力信号の立ち上がり，あるいは，入力信号の立ち下がりに対する出力信号の立ち下がりを，通常のインバータ回路に比べてより多く遅延させることができる。このため，回路内に必要な遅延回路を少なくすることができるので，回路面積を縮小化させることができ，製造コストの削減にも優れた効果を奏する。
また，入力信号と逆相の信号を第１トランジスタ及び第２トランジスタに入力するための素子，例えばインバータ素子を備え，この逆相の信号を用いて，入力信号を遅延させるとともに，最終段のトランジスタのオフ動作を急速に行うことができる。すなわち，第７のトランジスタを用いて，入力信号の立ち上がり時にオフ状態となる第４トランジスタのオフ動作を急速に行うことができる。同様に，第８のトランジスタを用いて，入力信号の立ち下がり時にオフ状態となる第３トランジスタのオフ動作を急速に行うことができる。一般に，出力端子に接続された第３のトランジスタと第４のトランジスタのスイッチングのタイミングをずらすことにより，貫通電流を防いだり，消費電流を抑制したり様々な効果（以下，「スルーレート効果」という。）があるが，上記構成によれば，このスルーレート効果を大きくすることが可能である。
【０００９】
また，請求項４に記載のように，さらに，出力信号の立ち上がりに応じて，第３トランジスタのゲート端子の電位レベルを下降させる第５トランジスタと，出力信号の立ち下がりに応じて，第４トランジスタのゲート端子の電位レベルを上昇させる第６トランジスタとを備えることも可能である。
【００１０】
かかる構成によれば，出力信号の立ち上がりに応じて，第３のトランジスタのゲート端子の電位レベルをさらに下降させることができるので，第３のトランジスタのゲート・ソース間電圧を十分に稼ぐことができる。同様に，出力信号の立ち上がりに応じて，第４のトランジスタのゲート端子の電位レベルを上昇させることができるので，第４のトランジスタのゲート・ソース間電圧を十分に稼ぐことができる。このため，本発明の回路を次段の回路に接続したときにドライブ能力を加えることが可能である。
【００１３】
また，上記請求項４に記載の特徴及び請求項１に記載の特徴とを組み合わせることにより，Ｉ／Ｏバッファに必要な条件であるドライブ能力と，スルーレートＩ／Ｏバッファに必要な条件であるスイッチングに時間差があるという両方の機能を併せ持つことができる。このため，最終段の第３のトランジスタ，第４のトランジスタをスルーレート機能のあるＩ／Ｏバッファとして利用することが可能である。
【００１４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるインバータ回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１５】
（第１の実施の形態）
本実施の形態にかかるインバータ回路１０を，図１を参照しながら説明する。インバータ回路１０は，図１に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された２つのＰＭＯＳ１１Ｐ，１２Ｐと，２つのＮＭＯＳ１１Ｎ，１２Ｎとにより構成されている。
【００１６】
ＰＭＯＳ１１Ｐは，ゲートがグランドＧＮＤに接続され，ソースが出力ＩＮに接続され，ドレイン（ノードａ）が後段のＰＭＯＳ１２Ｐのゲートに接続されている。ＮＭＯＳ１１Ｎは，ゲートが電源ＶＤＤに接続され，ドレインが出力ＩＮに接続され，ソース（ノードｂ）が後段のＮＭＯＳ１２Ｎに接続されている。
【００１７】
ＰＭＯＳ１２Ｐは，ゲートが前段のＰＭＯＳ１１Ｐのドレイン（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ１２Ｎは，ゲートが前段のＮＭＯＳ１１Ｎのソース（ノードｂ）に接続され，ドレインがグランドＧＮＤに接続され，ソースが出力端子ＯＵＴに接続されている。
【００１８】
以上のように構成されるインバータ回路１０の動作を，図２を参照しながら説明する。図２は，入力端子ＩＮから方形波が入力されたときの，ノードａ，ノードｂ，出力端子ＯＵＴにおける波形を示したものである。図２に示したように，ノードａにおいては立ち下がりが遅延し，ノードｂにおいては立ち上がりが遅延する。このため，出力端子ＯＵＴは，立ち下がり及び立ち上がりが遅延する。以下に，ノードａ，ノードｂにおける信号の遅延について，詳細に説明する。なお，以下の説明において，ＰＭＯＳ１１Ｐのしきい値電圧をＶｔｐと表し，ＮＭＯＳ１１Ｎのしきい値電圧をＶｔｎと表す。
【００１９】
まず，時刻ｔ１において，入力端子ＩＮが立ち下がるときについて説明する。ノードａはＶＤＤレベルになっている。このとき入力端子ＩＮが立ち下がると，ＰＭＯＳ１１Ｐのゲート・ソース間電圧Ｖｇｓは，ノードａとゲート電圧（グランドＧＮＤ）との差になる。立ち下がり初めはゲート・ソース間電圧Ｖｇｓは十分確保されているが，ノードａの電位が下降するにつれてゲート・ソース間電圧Ｖｇｓが確保できなくなり，ＰＭＯＳ１１Ｐを流れる電流が減少する。このため，ノードａは立ち下がりが遅い。
【００２０】
なお，ノードａの電位が下がって，ＰＭＯＳ１１Ｐが電流を流すために必要なゲート・ソース間電圧Ｖｇｓ（＝しきい値電圧Ｖｔｐ）に達すると，ＰＭＯＳ１１Ｐが動作しなくなる。このため，ノードａは，ＰＭＯＳ１１Ｐのしきい値電圧Ｖｔｐレベルまで電位が下降する。なお，しきい値電圧Ｖｔｐは，一般的に０．６Ｖ程度である。
【００２１】
また，ノードｂは（ＶＤＤ−Ｖｔｎ）レベルになっている。これはノードｂの電位が（ＶＤＤ−Ｖｔｎ）レベルを越えると，ＮＭＯＳ１１Ｎが電流を流すために必要なゲート・ソース間電圧Ｖｇｓを確保できず，ＮＭＯＳ１１Ｐが動作しなくなるためである。このとき，入力端子ＩＮが立ち下がると，ＮＭＯＳ１１Ｎにおいては，入力端子ＩＮとゲート（電源ＶＤＤ）との間に十分なゲート・ソース間電圧Ｖｇｓを確保することができる。従って，ＮＭＯＳ１１Ｐは十分な電流を流すことができるため，ノードｂは立ち下がりが速い。
【００２２】
次いで，時刻ｔ２において，入力端子ＩＮが立ち上がるときについて説明する。
ノードａはＶｔｐレベルになっている。このとき，入力端子ＩＮが立ち上がると，ＰＭＯＳ１１Ｐにおいては，入力端子ＩＮとゲート（グランドＧＮＤ）との間に十分なゲート・ソース間電圧Ｖｇｓを確保することができる。従って，ＰＭＯＳ１１Ｐは十分な電流を流すことができるため，ノードａは立ち上がりが速い。
【００２３】
また，ノードｂは，ＧＮＤレベルになっている。このとき入力端子ＩＮが立ち上がると，ＮＭＯＳ１１Ｎのゲート・ソース間電圧Ｖｇｓは，ノードｂとゲート電圧（電源電圧ＶＤＤ）との差になる。立ち上がり初めはゲート・ソース間電圧Ｖｇｓは十分確保されているが，ノードｂの電位が上昇するにつれてゲート・ソース間電圧Ｖｇｓが確保できなくなり，ＮＭＯＳ１１Ｎを流れる電流が減少する。このため，ノードｂは立ち上がりが遅い。
【００２４】
以上説明したように，本実施の形態によれば，入力信号ＩＮの立ち上がりに対する出力信号ＯＵＴの立ち下がり，あるいは，入力信号ＩＮの立ち下がりに対する出力信号ＯＵＴの立ち上がりを，通常のインバータ回路に比べてより多く遅延させることができる。このため，回路内に必要な遅延回路を少なくすることができるので，回路面積を縮小化させることができ，製造コストの削減にも優れた効果を奏する。また，インバータ回路１０は，スルーレートの機能を持った回路としての利用も可能である。
【００２５】
（第２の実施の形態）
本実施の形態にかかるインバータ回路２０を，図３を参照しながら説明する。インバータ回路２０は，図３に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された３つのＰＭＯＳ２１Ｐ，２２Ｐ，２３Ｐと，３つのＮＭＯＳ２１Ｎ，２２Ｎ，２３Ｎとにより構成されている。このように，インバータ回路２０は，上記インバータ回路１０にＰＭＯＳ２３ＰとＮＭＯＳ２３Ｎとを加えた構成となっている。
【００２６】
ＰＭＯＳ２１Ｐは，ゲートがグランドＧＮＤに接続され，ソースが出力ＩＮに接続され，ドレイン（ノードａ）が後段のＰＭＯＳ２２Ｐのゲートに接続されている。ＮＭＯＳ２１Ｎは，ゲートが電源ＶＤＤに接続され，ドレインが出力ＩＮに接続され，ソース（ノードｂ）が後段のＮＭＯＳ２２Ｎに接続されている。
【００２７】
ＰＭＯＳ２２Ｐは，ゲートが前段のＰＭＯＳ２１Ｐのドレイン（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ２２Ｎは，ゲートが前段のＮＭＯＳ２１Ｎのソース（ノードｂ）に接続され，ドレインがグランドＧＮＤに接続され，ソースが出力端子ＯＵＴに接続されている。
【００２８】
ＰＭＯＳ２３Ｐは，ゲートがＮＭＯＳ２２Ｎのドレインに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードｂに接続されている。ＮＭＯＳ２３Ｎは，ゲートがＰＭＯＳ２２Ｐのドレインに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードａに接続されている。
【００２９】
以上のように構成されるインバータ回路２０の動作を，図４を参照しながら説明する。図４は，入力端子ＩＮから方形波が入力されたときの，ノードａ，ノードｂ，出力端子ＯＵＴにおける波形を示したものである。以下に図４に示した各波形の特徴を説明する。図４に示したように，ノードａにおいては立ち下がりが遅延する。このため，出力端子ＯＵＴは，立ち下がり及び立ち上がりが遅延する。この点については，第１の実施の形態と同様である。以下に，ノードａ，ノードｂにおける信号レベルについて，詳細に説明する。
【００３０】
まず，時刻ｔ１において，入力端子ＩＮが立ち下がるときについて説明する。入力端子ＩＮの立ち下がりとともに，ノードａの電位は下降する。ノードａの電位が下降すると，出力端子ＯＵＴの電位は上昇する。この点は上記第１の実施の形態と同様である。本実施の形態では，出力端子ＯＵＴの電位レベルを，ソースがグランドＧＮＤに接続されたＮＭＯＳ２３Ｎのゲートにフィードバックしているので，出力端子ＯＵＴの電位の上昇とともに，ＮＭＯＳ２３Ｎのドレイン（ノードａ）の電位はさらに下降し，最終的にＧＮＤレベルにまで達する。
【００３１】
次いで，時刻ｔ２において，入力端子ＩＮが立ち上がるときについて説明する。
入力端子ＩＮの立ち上がりとともに，ノードｂの電位は上昇する。ノードｂの電位が上昇すると，出力端子ＯＵＴの電位は下降する。この点は上記第１の実施の形態と同様である。本実施の形態では，出力端子ＯＵＴの電位レベルを，ソースが電源ＶＤＤに接続されたＰＭＯＳ２３Ｐのゲートにフィードバックしているので，出力端子ＯＵＴの電位の下降とともに，ＰＭＯＳ２３Ｐのドレイン（ノードｂ）の電位はさらに上昇し，最終的にＶＤＤレベルにまで達する。
【００３２】
以上説明したように，本実施の形態によれば，上記第１の実施の形態の効果に加え，ノードａ，ノードｂをフルスイングさせることができるので，出力端子ＯＵＴに接続された最終段のＮＭＯＳ２２Ｎ，ＰＭＯＳ２２Ｐのゲート・ソース間電圧Ｖｇｓを十分に稼ぐことができる。このため，インバータ回路２０を次段の回路に接続したときにドライブ能力を加えることが可能である。
【００３３】
（第３の実施の形態）
本実施の形態にかかるインバータ回路３０を，図５を参照しながら説明する。インバータ回路３０は，図５に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された４つのＰＭＯＳ３１Ｐ，３２Ｐ，３４Ｐ，３５Ｐと，４つのＮＭＯＳ３１Ｎ，３２Ｎ，３４Ｎ，３５Ｎとにより構成されている。
【００３４】
入力端子ＩＮは，ＰＭＯＳ３４ＰとＮＭＯＳ３４Ｎとにより構成されるインバータ素子ＩＮＶ１に接続されている。すなわち，ＰＭＯＳ３４Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインが後段のＰＭＯＳ３１Ｐ及びＮＭＯＳ３１Ｎに接続されている。ＮＭＯＳ３４Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインが後段のＰＭＯＳ３１Ｐ及びＮＭＯＳ３１Ｎに接続されている。
【００３５】
ＰＭＯＳ３１Ｐは，ゲートがグランドＧＮＤに接続され，ソースがインバータ素子ＩＮＶ１に接続され，ドレイン（ノードａ）が後段のＰＭＯＳ３２Ｐのゲートに接続されている。ＮＭＯＳ３１Ｎは，ゲートが電源ＶＤＤに接続され，ドレインがインバータ素子ＩＮＶ１に接続され，ソース（ノードｂ）が後段のＮＭＯＳ３２Ｎに接続されている。
【００３６】
ＰＭＯＳ３２Ｐは，ゲートが前段のＰＭＯＳ３１Ｐのドレイン（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ３２Ｎは，ゲートが前段のＮＭＯＳ３１Ｎのソース（ノードｂ）に接続され，ドレインがグランドＧＮＤに接続され，ソースが出力端子ＯＵＴに接続されている。
【００３７】
ＰＭＯＳ３５Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードａに接続されている。ＮＭＯＳ３５Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードｂに接続されている。
【００３８】
以上のように構成されるインバータ回路３０の動作を説明する。
入力端子ＩＮが立ち上がると，インバータ素子ＩＮＶ１を介して，ノードｃが立ち下がる。この際のＰＭＯＳ３１Ｐ，ＰＭＯＳ３２Ｐを介して出力端子ＯＵＴが立ち上がる動作については，上記第１の実施の形態と同様である。本実施の形態では，入力端子ＩＮの電位レベルを，ソースがグランドＧＮＤに接続されたＮＭＯＳ３５Ｎのゲートに入力しているので，入力端子ＩＮの立ち上がりとともに，ＮＭＯＳ３５Ｎのドレイン（ノードｂ）の電位は下降する。従って，ノードｂにゲートが接続されたＮＭＯＳ３２Ｎは，急速にオフ状態に移行する。
【００３９】
また，入力端子ＩＮが立ち下がると，インバータＩＮＶ１を介して，ノードｃが立ち上がる。この際のＮＭＯＳ３１Ｎ，ＮＭＯＳ３２Ｎを介して出力端子ＯＵＴが立ち下がる動作については，上記第１の実施の形態と同様である。本実施の形態では，入力端子ＩＮの電位レベルを，ソースが電源ＶＤＤに接続されたＰＭＯＳ３５Ｐのゲートに入力しているので，入力端子ＩＮの立ち下がりとともに，ＰＭＯＳ３５Ｐのドレイン（ノードａ）の電位は上昇する。従って，ノードａにゲートが接続されたＰＭＯＳ３２Ｐは，急速にオフ状態に移行する。
【００４０】
以上のように構成されるインバータ回路３０によれば，上記第１の実施の形態の効果に加え，前段のインバータ素子ＩＮＶ１からの逆相の信号を用いて，最終段のＰＭＯＳ３２Ｐ，ＮＭＯＳ３２Ｎのオフ動作を急速に行うことができる。このため，スルーレート効果を大きくすることが可能である。
【００４１】
（第４の実施の形態）
本実施の形態にかかるインバータ回路４０を，図６を参照しながら説明する。インバータ回路４０は，図６に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された５つのＰＭＯＳ４１Ｐ，４２Ｐ，４３Ｐ，４４Ｐ，４５Ｐと，５つのＮＭＯＳ４１Ｎ，４２Ｎ，４３Ｎ，４４Ｎ，４５Ｎとにより構成されている。このように，本実施の形態は，上記第２の実施の形態の特徴と第３の実施の形態の特徴とを併せ持つものとなっている。
【００４２】
入力端子ＩＮは，ＰＭＯＳ４４ＰとＮＭＯＳ４４Ｎとにより構成されるインバータ素子ＩＮＶ２に接続されている。すなわち，ＰＭＯＳ４４Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインが後段のＰＭＯＳ４１Ｐ及びＮＭＯＳ４１Ｎに接続されている。ＮＭＯＳ４４Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインが後段のＰＭＯＳ４１Ｐ及びＮＭＯＳ４１Ｎに接続されている。
【００４３】
ＰＭＯＳ４１Ｐは，ゲートがグランドＧＮＤに接続され，ソースがインバータ素子ＩＮＶ２に接続され，ドレイン（ノードａ）が後段のＰＭＯＳ４２Ｐのゲートに接続されている。ＮＭＯＳ４１Ｎは，ゲートが電源ＶＤＤに接続され，ドレインがインバータ素子ＩＮＶ２に接続され，ソース（ノードｂ）が後段のＮＭＯＳ４２Ｎに接続されている。
【００４４】
ＰＭＯＳ４２Ｐは，ゲートが前段のＰＭＯＳ４１Ｐのドレイン（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ４２Ｎは，ゲートが前段のＮＭＯＳ４１Ｎのソース（ノードｂ）に接続され，ドレインがグランドＧＮＤに接続され，ソースが出力端子ＯＵＴに接続されている。
【００４５】
ＰＭＯＳ４３Ｐは，ゲートがＮＭＯＳ４２Ｎのドレインに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードｂに接続されている。ＮＭＯＳ４３Ｎは，ゲートがＰＭＯＳ４２Ｐのドレインに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードａに接続されている。
【００４６】
ＰＭＯＳ４５Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードａに接続されている。ＮＭＯＳ４５Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードｂに接続されている。
【００４７】
ＰＭＯＳ４１Ｐ，ＰＭＯＳ４２Ｐ，ＰＭＯＳ４３Ｐ，ＮＭＯＳ４１Ｎ，ＮＭＯＳ４２Ｎ，ＮＭＯＳ４３Ｎの各動作は，上記第２の実施の形態におけるＰＭＯＳ２１Ｐ，ＰＭＯＳ２２Ｐ，ＰＭＯＳ２３Ｐ，ＮＭＯＳ２１Ｎ，ＮＭＯＳ２２Ｎ，ＮＭＯＳ２３Ｎの各動作と同様である。また，ＰＭＯＳ４４Ｐ，ＰＭＯＳ４５Ｐ，ＮＭＯＳ４４Ｎ，ＮＭＯＳ４５Ｎの各動作は，上記第３の実施の形態におけるＰＭＯＳ３４Ｐ，ＰＭＯＳ３５Ｐ，ＮＭＯＳ３４Ｎ，ＮＭＯＳ３５Ｎの各動作と同様である。
【００４８】
以上のように構成されるインバータ回路４０によれば，上記第２の実施の形態の効果と第３の実施の形態の効果とを併せ持つ回路を構成することができる。すなわち，Ｉ／Ｏバッファに必要な条件であるドライブ能力と，スルーレートＩ／Ｏバッファに必要な条件であるスイッチングに時間差があるという両方の機能を併せ持つことができる。このため，最終段のＰＭＯＳ４２ＰとＮＭＯＳ４２Ｎをスルーレート機能のあるＩ／Ｏバッファとして利用することが可能である。
【００４９】
（第５の実施の形態）
本実施の形態にかかるインバータ回路５０を，図７を参照しながら説明する。インバータ回路５０は，図７に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された４つのＰＭＯＳ５２Ｐ，５４Ｐ，５５Ｐ，５６Ｐと，４つのＮＭＯＳ５２Ｎ，５４Ｎ，５５Ｎ，５６Ｎとにより構成されている。なお，インバータ回路５０は，上記第３の実施の形態にかかるインバータ回路３０と同様の機能を，別の回路構成で実現したものである。
【００５０】
入力端子ＩＮは，ＰＭＯＳ５４ＰとＮＭＯＳ５４Ｎとにより構成されるインバータ素子ＩＮＶ３に接続されている。すなわち，ＰＭＯＳ５４Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインが後段のＰＭＯＳ５６Ｐ及びＮＭＯＳ５６Ｎに接続されている。ＮＭＯＳ５４Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインが後段のＰＭＯＳ５６Ｐ及びＮＭＯＳ５６Ｎに接続されている。
【００５１】
ＰＭＯＳ５３は，ゲートがインバータＩＮＶ３に接続され，ドレインがグランドＧＮＤに接続され，ソース（ノードａ）が後段のＰＭＯＳ５２Ｐのゲートに接続されている。ＮＭＯＳ５３は，ゲートがインバータＩＮＶ３に接続され，ドレインが電源ＶＤＤに接続され，ソース（ノードｂ）が後段のＮＭＯＳ５２Ｎに接続されている。
【００５２】
ＰＭＯＳ５２Ｐは，ゲートが前段のＰＭＯＳ５６Ｐのソース（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ５２Ｎは，ゲートが前段のＮＭＯＳ５６Ｎのソース（ノードｂ）に接続され，ソースがグランドＧＮＤに接続され，ドレインが出力端子ＯＵＴに接続されている。
【００５３】
ＰＭＯＳ５５Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードａに接続されている。ＮＭＯＳ５５Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードｂに接続されている。
【００５４】
以上のように構成されるインバータ回路５０の動作を説明する。
入力端子ＩＮが立ち上がると，インバータ素子ＩＮＶ３を介して，ノードｃが立ち下がる。この際，ＰＭＯＳ５６Ｐを介してノードａの電位が下降する。ノードａの電位が下降すると，ＰＭＯＳ５２Ｐがオンして，出力端子ＯＵＴが立ち上がる。本実施の形態では，第３の実施の形態と同様に，入力端子ＩＮの電位レベルを，ソースがグランドＧＮＤに接続されたＮＭＯＳ５５Ｎのゲートに入力しているので，入力端子ＩＮの立ち上がりとともに，ＮＭＯＳ５５Ｎのドレイン（ノードｂ）の電位は下降する。従って，ノードｂにゲートが接続されたＮＭＯＳ５２Ｎは，急速にオフ状態に移行する。
【００５５】
また，入力端子ＩＮが立ち下がると，インバータＩＮＶ３を介して，ノードｃが立ち上がる。この際，ＮＭＯＳ５６Ｎを介してノードｂの電位が上昇する。ノードｂの電位が上昇すると，ＮＭＯＳ５２Ｎがオンして，出力端子ＯＵＴが立ち下がる。本実施の形態では，第３の実施の形態と同様に，入力端子ＩＮの電位レベルを，ソースが電源ＶＤＤに接続されたＰＭＯＳ５５Ｐのゲートに入力しているので，入力端子ＩＮの立ち下がりとともに，ＰＭＯＳ５５Ｐのドレイン（ノードａ）の電位は上昇する。従って，ノードａがゲートに接続されたＰＭＯＳ５２Ｐは，急速にオフ状態に移行する。
【００５６】
以上のように構成されるインバータ回路５０によれば，上記第３の実施の形態と同様の効果を奏する。すなわち，前段のインバータ素子ＩＮＶ３からの逆相の信号を用いて，最終段のＰＭＯＳ５２Ｐ，ＮＭＯＳ５２Ｎのオフ動作を急速に行うことができる。このため，スルーレート効果を大きくすることが可能である。
【００５７】
（第６の実施の形態）
本実施の形態にかかるインバータ回路６０を，図８を参照しながら説明する。インバータ回路６０は，図８に示したように，入力端子ＩＮと出力端子ＯＵＴとの間に接続された５つのＰＭＯＳ６２Ｐ，６３Ｐ，６４Ｐ，６５Ｐ，６６Ｐと，５つのＮＭＯＳ６２Ｎ，６３Ｎ，６４Ｎ，６５Ｎ，６６Ｎとにより構成されている。このように，インバータ回路６０は，上記インバータ回路５０にＰＭＯＳ６３ＰとＮＭＯＳ６３Ｎとを加えた構成となっている。なお，インバータ回路６０は，上記第４の実施の形態にかかるインバータ回路４０と同様の機能を，別の回路構成で実現したものである。
【００５８】
入力端子ＩＮは，ＰＭＯＳ６４ＰとＮＭＯＳ６４Ｎとにより構成されるインバータ素子ＩＮＶ４に接続されている。すなわち，ＰＭＯＳ６４Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインが後段のＰＭＯＳ６６Ｐ及びＮＭＯＳ６６Ｎに接続されている。ＮＭＯＳ６４Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインが後段のＰＭＯＳ６６Ｐ及びＮＭＯＳ６６Ｎに接続されている。
【００５９】
ＰＭＯＳ６６は，ゲートがインバータＩＮＶ４に接続され，ドレインがグランドＧＮＤに接続され，ソース（ノードａ）が後段のＰＭＯＳ６２Ｐのゲートに接続されている。ＮＭＯＳ６６は，ゲートがインバータＩＮＶ４に接続され，ドレインが電源ＶＤＤに接続され，ソース（ノードｂ）が後段のＮＭＯＳ６２Ｎに接続されている。
【００６０】
ＰＭＯＳ６２Ｐは，ゲートが前段のＰＭＯＳ６６Ｐのソース（ノードａ）に接続され，ソースが電源ＶＤＤに接続され，ドレインが出力端子ＯＵＴに接続されている。ＮＭＯＳ６２Ｎは，ゲートが前段のＮＭＯＳ６６Ｎのソース（ノードｂ）に接続され，ソースがグランドＧＮＤに接続され，ドレインが出力端子ＯＵＴに接続されている。
【００６１】
ＰＭＯＳ６３Ｐは，ゲートがＰＭＯＳ６２Ｐのドレインに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードｂに接続されている。ＮＭＯＳ６３Ｎは，ゲートがＮＭＯＳ６２Ｎのドレインに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードａに接続されている。
【００６２】
ＰＭＯＳ６５Ｐは，ゲートが入力端子ＩＮに接続され，ソースが電源ＶＤＤに接続され，ドレインがノードａに接続されている。ＮＭＯＳ６５Ｎは，ゲートが入力端子ＩＮに接続され，ソースがグランドＧＮＤに接続され，ドレインがノードｂに接続されている。
【００６３】
ＰＭＯＳ６２Ｐ，ＰＭＯＳ６４Ｐ，ＰＭＯＳ６５Ｐ，ＰＭＯＳ６６Ｎ，ＮＭＯＳ６２Ｎ，ＮＭＯＳ６４Ｎ，ＮＭＯＳ６５Ｎ，ＮＭＯＳ６６Ｎの各動作は，上記第５の実施の形態におけるＰＭＯＳ５２Ｐ，ＰＭＯＳ５４Ｐ，ＰＭＯＳ５５Ｎ，ＰＭＯＳ５６Ｐ，ＮＭＯＳ５２Ｎ，ＮＭＯＳ５４Ｎ，ＮＭＯＳ５５Ｎ，ＮＭＯＳ５６Ｎの各動作と同様である。また，ＰＭＯＳ６３Ｐ，ＮＭＯＳ６３Ｎの各動作は，上記第２の実施の形態におけるＰＭＯＳ２３Ｐ，ＮＭＯＳ２３Ｎの各動作と同様である。すなわち，インバータ回路６０は，インバータ回路５０にインバータ回路２０の機能を加えたものであり，実質的に第４の実施の形態にかかるインバータ回路４０と同様の機能を有する。
【００６４】
以上のように構成されるインバータ回路６０によれば，上記第４の実施の形態と同様の効果を奏する。すなわち，最終段のＰＭＯＳ６２ＰとＮＭＯＳ６２ＮをＩ／Ｏとして利用すれば，スルーレート機能のあるＩ／Ｏバッファとしても利用することが可能である。
【００６５】
以上，添付図面を参照しながら本発明にかかるインバータ回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６６】
【発明の効果】
以上説明したように，本発明によれば，第１トランジスタを用いて，出力信号を立ち上げる第３トランジスタのオン動作を，入力信号に対して遅延させている。また，第２トランジスタを用いて，出力信号を立ち下げる第４トランジスタのオン動作を，入力信号に対して遅延させている。このため，入力信号の立ち上がりに対する出力信号の立ち上がり，あるいは，入力信号の立ち下がりに対する出力信号の立ち下がりを，通常のインバータ回路に比べてより多く遅延させることができる。このため，回路内に必要な遅延回路を少なくすることができるので，回路面積を縮小化させることができ，製造コストの削減にも優れた効果を奏する。
【００６７】
また特に，請求項４の発明によれば，出力信号の立ち上がりに応じて，第３のトランジスタのゲート端子の電位レベルをさらに下降させることができるので，第３のトランジスタのゲート・ソース間電圧を十分に稼ぐことができる。同様に，出力信号の立ち上がりに応じて，第４のトランジスタのゲート端子の電位レベルを上昇させることができるので，第４のトランジスタのゲート・ソース間電圧を十分に稼ぐことができる。このため，本発明の回路を次段の回路に接続したときにドライブ能力を加えることが可能である。
【００６８】
また，第７のトランジスタを用いて，入力信号の立ち上がり時にオフ状態となる第４トランジスタのオフ動作を急速に行うことができる。同様に，第８のトランジスタを用いて，入力信号の立ち下がり時にオフ状態となる第３トランジスタのオフ動作を急速に行うことができる。このため，スルーレート効果を大きくすることが可能である。
【００６９】
また，最終段の第３のトランジスタ，第４のトランジスタをスルーレート機能のあるＩ／Ｏバッファとして利用することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるインバータ回路の説明図である。
【図２】図１のインバータ回路の動作の説明図である。
【図３】第２の実施の形態にかかるインバータ回路の説明図である。
【図４】図３のインバータ回路の動作の説明図である。
【図５】第３の実施の形態にかかるインバータ回路の説明図である。
【図６】第４の実施の形態にかかるインバータ回路の説明図である。
【図７】第５の実施の形態にかかるインバータ回路の説明図である。
【図８】第６の実施の形態にかかるインバータ回路の説明図である。
【符号の説明】
１０  インバータ回路
１１Ｐ，１２Ｐ  ＰＭＯＳ
１１Ｎ，１２Ｎ  ＮＭＯＳ
ＩＮ  入力端子
ＯＵＴ  出力端子
ａ，ｂ  ノード
ＶＤＤ  電源
ＧＮＤ  グランド（接地端子）
２０  インバータ回路
２１Ｐ，２２Ｐ，２３Ｐ  ＰＭＯＳ
２１Ｎ，２２Ｎ，２３Ｎ  ＮＭＯＳ
３０  インバータ回路
３１Ｐ，３２Ｐ，３３Ｐ，３４Ｐ，３５Ｐ  ＰＭＯＳ
３１Ｎ，３２Ｎ，３３Ｎ，３４Ｎ，３５Ｎ  ＮＭＯＳ
ＩＮＶ１  インバータ素子
４０  インバータ回路
４１Ｐ，４２Ｐ，４３Ｐ，４４Ｐ，４５Ｐ  ＰＭＯＳ
４１Ｎ，４２Ｎ，４３Ｎ，４４Ｎ，４５Ｎ  ＮＭＯＳ
ＩＮＶ２  インバータ素子
５０  インバータ回路
５２Ｐ，５４Ｐ，５５Ｐ，５６Ｐ  ＰＭＯＳ
５２Ｎ，５４Ｎ，５５Ｎ，５６Ｎ  ＮＭＯＳ
ＩＮＶ３  インバータ素子
６０  インバータ回路
６２Ｐ，６３Ｐ，６４Ｐ，６５Ｐ，６６Ｐ  ＰＭＯＳ
６２Ｎ，６３Ｎ，６４Ｎ，６５Ｎ，６６Ｎ  ＮＭＯＳ
ＩＮＶ４  インバータ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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