【事件の表示】
　平成１１年特許願第３４４５５７号「半導体デバイス」拒絶査定不服審判事件〔平成１２年　６月２３日出願公開、特開２０００−１７４２７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年１２月３日の出願（パリ条約に基づく優先権主張１９９８年１２月３日、アメリカ合衆国）であって、平成１７年８月１２日付けで拒絶査定がなされ、それに対して、同年１１月１５日に拒絶査定に対する審判請求がなされ、同年１２月１４日付けで手続補正がなされ、その後当審において平成２０年１月１５日付けで審尋がなされ、同年７月１６日に回答書が提出されたものである。
　
２．平成１７年１２月１４日付けの手続補正について
【補正却下の決定の結論】
　平成１７年１２月１４日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１７年１２月１４日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１、３及び４を、補正後の特許請求の範囲の請求項１、３及び４と補正するものであって、補正前後の請求項１、３及び４は以下のとおりである。
（補正前）
　「【請求項１】
　第１の電極（１４，１６）と第２の電極（２０，２２）の間にはさみ込まれた誘電体材料層（１８）を含む半導体デバイスであって、高バンドギャップ材料層（２０）が、該誘電体材料層（１８）と接触し、かつ該第１の電極（１４，１６）もしくは該第２の電極（２０，２２）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（２０）が１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（２０）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料（２０）が単一の導電型を有するような半導体デバイスにおいて、
　該半導体デバイスはＭＯＳＦＥＴであり、該誘電体材料層（１８）は、ソース（１４）領域およびドレイン（１６）領域が形式された半導体基板上に形成されており、該誘電体材料層（１８）は該半導体基板上に形成され、および該高バンドギャップ層（２０）は該誘電体材料層（１８）上に形成されており、
　該高バンドギャップ材料層（２０）をもつ電極（２０，２２）は第２の材料層（２２）をさらに含み、この第２の材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択されるものであり、および
　該第２の材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである、ことを特徴とする半導体デバイス。」
　「【請求項３】
　基板（１２）と第１の電極（３２０）の間にはさみ込まれた第１の誘電体材料層（３１８）と、該第１の電極（３２０）と第２の電極（３２２）の間にはさみ込まれた第２の誘電体材料層（３２４）とを含む半導体デバイスであって、高誘電体材料層（３２０）が、該第１の誘電体材料層（３１８）と接触し、かつ該第１の電極（３２０）の少なくとも一部分であり、該高バンドギャップ材料が、１．１ｅＶよりも大きなバンドギャップを有し、および該高バンドギャップ材料層（３２０）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有しているような半導体デバイスにおいて、
　該半導体デバイスはフローティングゲート・メモリ・デバイスであり、該第１の誘電体材料層（３１８）は、ソース領域（１４）およびドレイン領域（１６）が形成された半導体基板（１２）上に直接形成され、該誘電体材料層（３１８）は半導体基板（１２）上に形成され、および該高バンドギャップ材料層（３２０）は該第１の誘電体材料層上に形成されており、および
　該第１の誘電体材料層と接触する、該第１の電極（３２０）の少なくとも該一部分は高バンドギャップ材料の層であり、該第１の電極（３２０）は第２の材料層をさらに含み、この第２の材料層はドーピングされた半導体材料および金属から構成されるグループの中から選択されるものである、ことを特徴とする半導体デバイス。
【請求項４】
　第１の電極（１０３，１０４）と第２の電極（１０５）の間にはさみ込まれた誘電体材料層（１０２）を含む半導体デバイスであって、高バンドギャップ材料層（１０４）が、該誘電体材料層（１０２）と接触し、かつ該第１の電極（１０３，１０４）もしくは該第２の電極（１０５）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（１０４）が、１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（１０４）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有するような半導体デバイスにおいて、
　該半導体デバイスは、半導体基板（１２）上に直接形成された第１の誘電体層（１０１）と、該第１の誘電体層（１０２）上に形成された第１の電極（１０３，１０４）と該第２の電極（１０５）の間にはさみ込まれた第２の誘電体層（１０２）とを有し、該第２の電極（１０３，１０４）が該第２の誘電体層上に形成されているような構造のフローティングゲート・メモリ・デバイスであり、該第１の電極（１０３，１０４）は第１の材料の第１の層（１０４）および第２の材料の第２の層（１０３）を有する合成電極であり、および該第２の層（１０３）は該第２の誘電体材料層（１０２）と接触して該高バンドギャップ材料の層となっている、ことを特徴とする半導体デバイス。」
　
（補正後）
　「【請求項１】
　第１の電極（１４，１６）と第２の電極（２０，２２）の間にはさみ込まれた誘電体材料層（１８）を含む半導体デバイスであって、高バンドギャップ材料層（２０）が、該誘電体材料層（１８）と接触し、かつ該第１の電極（１４，１６）もしくは該第２の電極（２０，２２）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（２０）が１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（２０）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料（２０）が単一の導電型を有するような半導体デバイスにおいて、
　該半導体デバイスはＭＯＳＦＥＴであり、該誘電体材料層（１８）は、ソース（１４）領域およびドレイン（１６）領域が形式された半導体基板上に形成されており、該誘電体材料層（１８）は該半導体基板上に形成され、および該高バンドギャップ層（２０）は該誘電体材料層（１８）上に形成されており、
　該高バンドギャップ材料層（２０）をもつ電極（２０，２２）は第２の低バンドギャップ材料層（２２）をさらに含み、この第２の低バンドギャップ材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択されるものであり、および
　該第２の低バンドギャップ材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである、ことを特徴とする半導体デバイス。」
　「【請求項３】
　基板（１２）と第１の電極（３２０）の間にはさみ込まれた第１の誘電体材料層（３１８）と、該第１の電極（３２０）と第２の電極（３２２）の間にはさみ込まれた第２の誘電体材料層（３２４）とを含む半導体デバイスであって、高誘電体材料層（３２０）が、該第１の誘電体材料層（３１８）と接触し、かつ該第１の電極（３２０）の少なくとも一部分であり、該高バンドギャップ材料が、１．１ｅＶよりも大きなバンドギャップを有し、および該高バンドギャップ材料層（３２０）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有しているような半導体デバイスにおいて、
　該半導体デバイスはフローティングゲート・メモリ・デバイスであり、該第１の誘電体材料層（３１８）は、ソース領域（１４）およびドレイン領域（１６）が形成された半導体基板（１２）上に直接形成され、該誘電体材料層（３１８）は半導体基板（１２）上に形成され、および該高バンドギャップ材料層（３２０）は該第１の誘電体材料層上に形成されており、および
　該第１の誘電体材料層と接触する、該第１の電極（３２０）の少なくとも該一部分は高バンドギャップ材料の層であり、該第１の電極（３２０）は第２の低バンドギャップ材料層をさらに含み、この第２の低バンドギャップ材料層はドーピングされた半導体材料および金属から構成されるグループの中から選択されるものである、ことを特徴とする半導体デバイス。
【請求項４】
　第１の電極（１０３，１０４）と第２の電極（１０５）の間にはさみ込まれた誘電体材料層（１０２）を含む半導体デバイスであって、高バンドギャップ材料層（１０４）が、該誘電体材料層（１０２）と接触し、かつ該第１の電極（１０３，１０４）もしくは該第２の電極（１０５）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（１０４）が、１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（１０４）が十分にドーピングされて該高バンドギャップ材料を電気的に導通させ、該高バンドギャップ材料が単一の導電型を有するような半導体デバイスにおいて、
　該半導体デバイスは、半導体基板（１２）上に直接形成された第１の誘電体層（１０１）と、該第１の誘電体層（１０２）上に形成された第１の電極（１０３，１０４）と該第２の電極（１０５）の間にはさみ込まれた第２の誘電体層（１０２）とを有し、該第２の電極（１０３，１０４）が該第２の誘電体層上に形成されているような構造のフローティングゲート・メモリ・デバイスであり、該第１の電極（１０３，１０４）は第１の低バンドギャップ材料の第１の層（１０４）および第２の材料の第２の層（１０３）を有する合成電極であり、および該第２の層（１０３）は該第２の誘電体材料層（１０２）と接触して該高バンドギャップ材料の層となっている、ことを特徴とする半導体デバイス。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「第２の材料層（２２）」を、補正後の請求項１の「第２の低バンドギャップ材料層（２２）」と補正すること。
　
（２−２）補正事項２
　補正前の請求項３の「第２の材料層（２２）」を、補正後の請求項３の「第２の低バンドギャップ材料層（２２）」と補正すること。
　
（２−３）補正事項３
　補正前の請求項４の「第１の材料の第１の層（１０４）」を、補正後の請求項４の「第１の低バンドギャップ材料の第１の層（１０４）」と補正すること。
　
（３）補正の目的の適否、及び新規事項の追加の有無
　補正事項１及び２についての補正は、補正前の請求項１及び３に係る発明の発明特定事項である「第２の材料層（２２）」を「第２の低バンドギャップ材料層（２２）」という下位概念に補正するものであり、補正事項３についての補正は、補正前の請求項４に係る発明の発明特定事項である「第１の材料の第１の層（１０４）」を「第１の低バンドギャップ材料の第１の層（１０４）」という下位概念に補正するものであるから、補正事項１ないし３についての補正は、いずれも特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第４項に規定する要件を満たすものである。
　また、「第２の低バンドギャップ材料層（２２）」及び「第１の低バンドギャップ材料の第１の層（１０４）」は、本願の願書に最初に添付した明細書の００３３段落ないし００４４段落、並びに図１及び２に記載されているから、補正事項１ないし３についての補正は、いずれも願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。したがって、本件補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。
　
（４−２）補正後の発明
　本願の補正後の請求項１ないし４に係る発明は、平成１７年１２月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「補正後の発明」という。）は、上記（１）における「（補正後）」の欄の「【請求項１】」に記載されたとおりのものである。
　
（４−３）刊行物記載の発明
（４−３−１）それに対して、原査定の根拠となった拒絶の理由において引用された本願の優先日前に頒布された刊行物である特開昭６３−１５０９６３号公報（以下、「刊行物」という。）には、第１図ないし第３図とともに、以下の事項が記載されている。
　「〔産業上の利用分野〕
　半導体装置特に電界効果トランジスタの改良に関する。さらに詳しくは、リフラクトリメタルよりなるゲート絶縁膜の改良の関する。
　
〔従来の技術〕
　絶縁ゲート型電界効果トランジスタのゲート電極としてはタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンが使用される場合が多い。リフラクトリメタルはまたはそのシリサイド高温に耐えるので、リフラクトリメタルまたはそのシリサイドよりなるゲートをマスクとして不純物の拡散またはイオン注入をなしうるからである。」（第１頁右下欄第１行ないし第１３行）
　「〔問題点を解決するための手段〕
　上記の目的を達成するために本発明が採った手段は、炭化シリコン層４を下層としタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンの層５を上層とする二重層をもってゲート電極８を構成することにある。さらに、この二重層の下層をなす炭化シリコン層４に不純物をドープしておくと、ゲート電極の抵抗を小さくすることができる。」（第２頁右上欄第３行ないし第１１行）
　「〔実施例〕
　以下、図面を参照しつゝ、本発明の一実施例に係る半導体装置についてさらに説明する。
第２図参照
　ｐ型のシリコン基板１上の素子形成領域以外の領域にＬＯＣＯＳ法等を使用して厚い二酸化シリコン膜等２を形成し、さらに、素子形成領域に厚さが２００Åの薄い二酸化シリコン膜等のゲート絶縁膜３を形成する。
　つゞいて、スパッタ法を使用して厚さが５００Åであり、１０２０ｃｍ−３にドープされた炭化シリコンの膜４を形成し、つゞけてスパッタ法を使用して、厚さが２，０００Åであるタングステンの膜５を形成する。
　炭化シリコンは、種々な方法で堆積することができるが、基板選択性がつよく、二酸化シリコン上には堆積させることが困難なことは知られている。しかし、本実施例においてはスパッタ法が、使用されているので、何の困難もなく堆積することができる。
　その上に、フォトリソグラフィー用のレジスト膜６を形成する。
第１図参照
　ゲート電極領域のみにレジスト膜６を残して他の領域からこれを除去する。
ゲート電極をマスクとして、ｎ型不純物をイオン注入した後、熱処理をなしてソース・ドレイン領域７を形成する。
第３図参照
　使用済みのレジスト膜６を除去してゲート電極８を完成し、ゲート電極８上を絶縁膜９をもってカバーし、ソース領域ドレイン領域のゲート絶縁膜３に電極コンタクト窓を形成し、ソース・ドレイン電極１０を形成して電界効果トランジスタを完成する。」（第２頁左下欄第４行ないし右下欄第１９行）
　
（４−３−２）ここにおいて、刊行物に記載された「絶縁ゲート型電界効果トランジスタ」は、「炭化シリコン層４を下層としタングステン、モリブデン等のリフラクトリメタルまたはそのシリサイドまたは多結晶シリコンの層５を上層とする二重層をもってゲート電極８を構成する」ものであるから、刊行物には、「炭化シリコン層４を下層とし」、「多結晶シリコンの層５を上層とする」「ゲート電極８」を有する「半導体装置」が記載されていることは明らかである。
　また、第１図から、刊行物に記載された「絶縁ゲート型電界効果トランジスタ」は、「ソース・ドレイン領域７」と、「炭化シリコン層４を下層とし」、「多結晶シリコンの層５を上層とする」「ゲート電極８」の間にはさみ込まれた「ゲート絶縁膜３」を含んでいることは明らかである。
　
　以上を総合すると、刊行物には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ソース・ドレイン領域７と、炭化シリコン層４を下層とし、多結晶シリコンの層５を上層とするゲート電極８の間にはさみ込まれたゲート絶縁膜３を含む半導体装置であって、炭化シリコン層４が、ゲート絶縁膜３と接触し、かつゲート電極８の一部分であり、該炭化シリコン層４が１０２０ｃｍ−３にドープされて該炭化シリコン層４の抵抗が小さくされている半導体装置において、
　該半導体装置は絶縁ゲート型電界効果トランジスタであり、ゲート絶縁膜３はソース・ドレイン領域７が形成されたｐ型のシリコン基板１上に形成されており、該ゲート絶縁膜３は該ｐ型のシリコン基板１上に形成され、および該炭化シリコン層４は該ゲート絶縁膜３上に形成されており、
　該炭化シリコン層４をもつゲート電極８は多結晶シリコンの層５をさらに含んでいる
　半導体装置。」
　
（４−４）対比
（４−４−１）以下に、補正後の発明と刊行物発明とを対比する。
　まず、炭化シリコンのバンドギャップがシリコンのバンドギャップである１．１ｅＶよりも大きいことは、当業者において周知の事実であるから、刊行物発明の「炭化シリコン層４」は、補正後の発明の「高バンドギャップ材料層（２０）」に相当する。
　また、刊行物発明の「多結晶シリコンの層５」は、「炭化シリコン層４」よりも小さいバンドギャップを有する層であるから、補正後の発明の「第２の低バンドギャップ材料層（２２）」に相当する。また、当該「多結晶シリコンの層５」が半導体材料であることは当業者にとって自明である。
　また、刊行物発明の「ソース・ドレイン領域７」が、補正後の発明の「第１の電極（１４，１６）」及び、「ソース（１４）領域およびドレイン（１６）領域」に相当し、刊行物発明の「ゲート電極８」、「ゲート絶縁膜３」、「ドープ」、「半導体装置」、「絶縁ゲート型電界効果トランジスタ」が、各々補正後の発明の「第２の電極（２０，２２）」、「誘電体材料層（１８）」、「ドーピング」、「半導体デバイス」、「ＭＯＳＦＥＴ」に相当することは明らかである。
　さらに、刊行物発明の「該炭化シリコン層４の抵抗が小さくされ」は、補正後の発明の「該高バンドギャップ材料を電気的に導通させ」に相当するものである。
　
（４−４−２）したがって、補正後の発明と刊行物発明とは、
　「第１の電極（１４，１６）と第２の電極（２０，２２）の間にはさみ込まれた誘電体材料層（１８）を含む半導体デバイスであって、高バンドギャップ材料層（２０）が、該誘電体材料層（１８）と接触し、かつ該第１の電極（１４，１６）もしくは該第２の電極（２０，２２）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（２０）が１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（２０）がドーピングされて該高バンドギャップ材料を電気的に導通させている半導体デバイスにおいて、
　該半導体デバイスはＭＯＳＦＥＴであり、該誘電体材料層（１８）は、ソース（１４）領域およびドレイン（１６）領域が形式された半導体基板上に形成されており、該誘電体材料層（１８）は該半導体基板上に形成され、および該高バンドギャップ層（２０）は該誘電体材料層（１８）上に形成されており、
　該高バンドギャップ材料層（２０）をもつ電極（２０，２２）は第２の低バンドギャップ材料層（２２）をさらに含み、この第２の低バンドギャップ材料層（２２）は、半導体材料および金属から構成されるグループの中から選択されるものであり、
　および
　該第２の低バンドギャップ材料層（２２）は半導体材料である、ことを特徴とする半導体デバイス。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「該高バンドギャップ材料（２０）が単一の導電型を有する」ものであるのに対し、刊行物発明はそのような特定がなされていない点。
　
（相違点２）
　補正後の発明は、「該高バンドギャップ材料層（２０）が十分にドーピングされて」いるのに対して、刊行物発明は、「該炭化シリコン層４が１０２０ｃｍ−３にドープされて」いる点。
　
（相違点３）
　補正後の発明は、「この第２の低バンドギャップ材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであるのに対して、刊行物発明は、「多結晶シリコンの層５」は半導体材料であるが、ドーピングされているか否かについて特定されていない点。
　
（相違点４）
　補正後の発明は、「該第２の低バンドギャップ材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」のに対して、刊行物発明は、「多結晶シリコンの層５」がドーピングされているか否かについて特定されておらず、かつ、「多結晶シリコンの層５」が「炭化シリコン層４」と同じ導電型を有するものであるか否かについて特定されていない点。
　
（４−５）判断
（４−５−１）相違点１について
　一般に、半導体材料の導電性を向上させるために不純物をドーピングする際に、Ｐ型又はＮ型のどちらか一方の不純物をドーピングすることは当業者における常識であるから、刊行物発明においても、「炭化シリコン層４」が、Ｐ型又はＮ型のいずれか一方の不純物が「１０２０ｃｍ−３」の濃度で「ドープ」されており、Ｎ型又はＰ型いずれか一方の単一の導電型を有していることは、当業者にとって明らかである。
　したがって、相違点１は実質的なものではない。
　
（４−５−２）相違点２について
　刊行物発明においては、「該炭化シリコン層４」は「１０２０ｃｍ−３」に「ドープされて」いるが、「１０２０ｃｍ−３」という量の「ドープ」が、半導体材料の抵抗を小さくするために十分なもの、すなわち、電気的に導通させるために十分なものであることは、当業者における常識である。
　したがって、刊行物発明においても、「該炭化シリコン層４」は「十分にドーピングされて」いることは明らかであるから、相違点２は実質的なものではない。
　
（４−５−３）相違点３及び４について
　「該第２の低バンドギャップ材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものであ」れば、「この第２の低バンドギャップ材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであることは明らかであるから、相違点４が当業者が容易想到し得た範囲に含まれるものであれば、相違点３も当業者が容易に想到し得た範囲に含まれることとなる。
　したがって、まず相違点４について検討する。
　刊行物発明における「多結晶シリコンの層５」はゲート電極の一部をなすものであるが、ゲート電極に用いる多結晶シリコンの抵抗を小さくするために、当該多結晶シリコンに対して不純物のドーピングを行うことは当業者における慣用技術であるから、刊行物発明の「多結晶シリコンの層５」に対して不純物のドーピングを行うことは、当業者が容易に想到し得た事項である。
　そして、刊行物発明における「多結晶シリコン５」は「炭化シリコン層４」と積層されてゲート電極を形成しているが、一般に、半導体層を積層してゲート電極を形成する際に、各半導体層にドーピングする不純物の導電型を逆のものとすれば、逆導電型の不純物が隣接する層から拡散することによる抵抗の増大や、意図せぬＰ−Ｎ接合が生ずること等により、好ましくない事態が起こるため、各半導体層にドーピングする不純物の導電型を同一とすることは、例えば、本願の優先日前に頒布された刊行物である特開昭６３−５８８７１号公報の第２図、第３図、及び第３頁左上欄第１３行ないし第１９行の「図中のその他の記号は、第２図，第３図と同じ部位に同一記号が付けてある。且つ、例えば、ゲート絶縁膜２の膜厚２００Åに対して、膜厚１０００Åの燐ドープした導電性多結晶シリコン膜３３，同じく膜厚１０００Åの燐ドープした導電性の炭化珪素膜３４，その上に膜厚２０００Åのタングステン膜３５を順次に積層する。」という記載、並びに本願の優先日前に頒布された刊行物である特開平１０−５０８６２号公報の図１及び明細書の００１８段落の「図１は、この発明の実施の形態１に係る相補型電界効果トランジスタの断面図である。半導体基板１の表面中にＰ−ウェル５とＮ−ウェル６が形成されている。Ｐ−ウェル５とＮ−ウェル６は分離絶縁膜３によって分離されている。Ｐ−ウェル５には、ＮＭＯＳトランジスタが形成されており、Ｎ−ウェル６にはＰＭＯＳトランジスタが形成されている。ＮＭＯＳトランジスタは、Ｐ−ウェル５の上に薄膜ゲート絶縁膜２を介在させて設けられたＮ型ゲート電極９を含む。Ｐ−ウェル５の主表面中であってＮ型ゲート電極９の両側に、Ｎ型ソース／ドレイン領域７が設けられている。Ｎ型ゲート電極９の表面とＮ型ソース／ドレイン領域７の表面はシリサイド化されており、シリサイド層１が形成されている。Ｎ型ゲート電極９は、上層部ＮＧ２と下層部ＮＧ１とからなる２層構造である。なお、ここでは、２層構造を例にして、説明するが、この発明は、これに限られるものでなく、ゲート電極は、２層以上の構造であってもよい。」という記載からも明らかなように、当業者における周知技術である。
　したがって、刊行物発明において、「多結晶シリコンの層５」を「炭化シリコン層４」と同じ導電型の不純物でドーピングすること、すなわち、補正後の発明の如く「該第２の低バンドギャップ材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」とすることは、当業者が容易に想到し得た事項である。
　よって、相違点４は当業者が容易に想到し得た範囲に含まれる程度のものである。そして、この項の冒頭で述べた理由により、相違点３もまた、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−５−４）判断についてのまとめ
　以上、検討したとおり、相違点１ないし４は、いずれも実質的なものではないか、当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、補正後の発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（４−６）独立特許要件についてのまとめ
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下についてのむすび
　本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１７年１２月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年３月２８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、２．（１）における「（補正前）」の欄の「【請求項１】」に記載されたとおりのものである。
　
４．刊行物記載の発明
　それに対して刊行物には、２．（４−３−２）に記載されたとおり、以下の刊行物発明が記載されているものと認められる。
　「ソース・ドレイン領域７と、炭化シリコン層４を下層とし、多結晶シリコンの層５を上層とするゲート電極８の間にはさみ込まれたゲート絶縁膜３を含む半導体装置であって、炭化シリコン層４が、ゲート絶縁膜３と接触し、かつゲート電極８の一部分であり、該炭化シリコン層４が１０２０ｃｍ−３にドープされて該炭化シリコン層４の抵抗が小さくされている半導体装置において、
　該半導体装置は絶縁ゲート型電界効果トランジスタであり、ゲート絶縁膜３はソース・ドレイン領域７が形成されたｐ型のシリコン基板１上に形成されており、該ゲート絶縁膜３は該ｐ型のシリコン基板１上に形成され、および該炭化シリコン層４は該ゲート絶縁膜３上に形成されており、
　該炭化シリコン層４をもつゲート電極８は多結晶シリコンの層５をさらに含んでいる
　半導体装置。」
　
５．対比
（１）以下に、本願発明と刊行物発明とを対比する。
　まず、炭化シリコンのバンドギャップがシリコンのバンドギャップである１．１ｅＶよりも大きいことは、当業者において周知の事実であるから、刊行物発明の「炭化シリコン層４」は、本願発明の「高バンドギャップ材料層（２０）」に相当する。
　また、刊行物発明の「多結晶シリコンの層５」は、本願発明の「第２の材料層（２２）」に相当する。また、当該「多結晶シリコンの層５」が半導体材料であることは当業者にとって自明である。
　また、刊行物発明の「ソース・ドレイン領域７」が、本願発明の「第１の電極（１４，１６）」及び、「ソース（１４）領域およびドレイン（１６）領域」に相当し、刊行物発明の「ゲート電極８」、「ゲート絶縁膜３」、「ドープ」、「半導体装置」、「絶縁ゲート型電界効果トランジスタ」が、各々本願発明の「第２の電極（２０，２２）」、「誘電体材料層（１８）」、「ドーピング」、「半導体デバイス」、「ＭＯＳＦＥＴ」に相当することは明らかである。
　さらに、刊行物発明の「該炭化シリコン層４の抵抗が小さくされ」は、本願発明の発明の「該高バンドギャップ材料を電気的に導通させ」に相当するものである。
　
（２）したがって、本願発明と刊行物発明とは、
　「第１の電極（１４，１６）と第２の電極（２０，２２）の間にはさみ込まれた誘電体材料層（１８）を含む半導体デバイスであって、高バンドギャップ材料層（２０）が、該誘電体材料層（１８）と接触し、かつ該第１の電極（１４，１６）もしくは該第２の電極（２０，２２）のいずれかの少なくとも一部分であり、該高バンドギャップ材料層（２０）が１．１ｅＶよりも大きなバンドギャップを有しており、および該高バンドギャップ材料層（２０）がドーピングされて該高バンドギャップ材料を電気的に導通させている半導体デバイスにおいて、
　該半導体デバイスはＭＯＳＦＥＴであり、該誘電体材料層（１８）は、ソース（１４）領域およびドレイン（１６）領域が形式された半導体基板上に形成されており、該誘電体材料層（１８）は該半導体基板上に形成され、および該高バンドギャップ層（２０）は該誘電体材料層（１８）上に形成されており、
　該高バンドギャップ材料層（２０）をもつ電極（２０，２２）は第２の材料層（２２）をさらに含み、この第２の材料層（２２）は、半導体材料および金属から構成されるグループの中から選択されるものであり、および
　該第２の材料層（２２）は半導体材料である、ことを特徴とする半導体デバイス。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「該高バンドギャップ材料（２０）が単一の導電型を有する」ものであるのに対し、刊行物発明はそのような特定がなされていない点。
　
（相違点２）
　本願発明は、「該高バンドギャップ材料層（２０）が十分にドーピングされて」いるのに対して、刊行物発明は、「該炭化シリコン層４が１０２０ｃｍ−３にドープされて」いる点。
　
（相違点３）
　本願発明は、「この第２の材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであるのに対して、刊行物発明は、「多結晶シリコンの層５」は半導体材料であるが、ドーピングされているか否かについて特定されていない点。
　
（相違点４）
　本願発明は、「該第２の材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」のに対して、刊行物発明は、「多結晶シリコンの層５」がドーピングされているか否かについて特定されておらず、かつ、「多結晶シリコンの層５」が「炭化シリコン層４」と同じ導電型を有するものであるか否かについて特定されていない点。
　
６．判断
（１）相違点１について
　一般に、半導体材料の導電性を向上させるために不純物をドーピングする際に、Ｐ型又はＮ型のどちらか一方の不純物をドーピングすることは当業者における常識であるから、刊行物発明においても、「炭化シリコン層４」が、Ｐ型又はＮ型のいずれか一方の不純物が「１０２０ｃｍ−３」の濃度で「ドープ」されており、Ｎ型又はＰ型いずれか一方の単一の導電型を有していることは、当業者にとって明らかである。
　したがって、相違点１は実質的なものではない。
　
（２）相違点２について
　刊行物発明においては、「該炭化シリコン層４」は「１０２０ｃｍ−３」に「ドープされて」いるが、「１０２０ｃｍ−３」という量の「ドープ」が、半導体材料の抵抗を小さくするために十分なもの、すなわち、電気的に導通させるために十分なものであることは、当業者における常識である。
　したがって、刊行物発明においても、「該炭化シリコン層４」は「十分にドーピングされて」いることは明らかであるから、相違点２は実質的なものではない。
　
（３）相違点３及び４について
　「該第２の材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものであ」れば、「この第２の材料層（２２）は、ドーピングされた半導体材料および金属から構成されるグループの中から選択される」ものであることは明らかであるから、相違点４が当業者が容易想到し得た範囲に含まれるものであれば、相違点３も当業者が容易に想到し得た範囲に含まれることとなる。
　したがって、まず相違点４について検討する。
　刊行物発明における「多結晶シリコンの層５」はゲート電極の一部をなすものであるが、ゲート電極に用いる多結晶シリコンの抵抗を小さくするために、当該多結晶シリコンに対して不純物のドーピングを行うことは当業者における慣用技術であるから、刊行物発明の「多結晶シリコンの層５」に対して不純物のドーピングを行うことは、当業者が容易に想到し得た事項である。
　そして、刊行物発明における「多結晶シリコン５」は「炭化シリコン層４」と積層されてゲート電極を形成しているが、一般に、半導体層を積層してゲート電極を形成する際に、各半導体層にドーピングする不純物の導電型を逆のものとすれば、逆導電型の不純物が隣接する層から拡散することによる抵抗の増大や、意図せぬＰ−Ｎ接合が生ずること等により、好ましくない事態が起こることため、各半導体層にドーピングする不純物の導電型を同一とすることは、例えば、本願の優先日前に頒布された刊行物である特開昭６３−５８８７１号公報の第２図、第３図、及び第３頁左上欄第１３行ないし第１９行の「図中のその他の記号は、第２図，第３図と同じ部位に同一記号が付けてある。且つ、例えば、ゲート絶縁膜２の膜厚２００Åに対して、膜厚１０００Åの燐ドープした導電性多結晶シリコン膜３３，同じく膜厚１０００Åの燐ドープした導電性の炭化珪素膜３４，その上に膜厚２０００Åのタングステン膜３５を順次に積層する。」という記載、並びに本願の優先日前に頒布された刊行物である特開平１０−５０８６２号公報の図１及び明細書の００１８段落の「図１は、この発明の実施の形態１に係る相補型電界効果トランジスタの断面図である。半導体基板１の表面中にＰ−ウェル５とＮ−ウェル６が形成されている。Ｐ−ウェル５とＮ−ウェル６は分離絶縁膜３によって分離されている。Ｐ−ウェル５には、ＮＭＯＳトランジスタが形成されており、Ｎ−ウェル６にはＰＭＯＳトランジスタが形成されている。ＮＭＯＳトランジスタは、Ｐ−ウェル５の上に薄膜ゲート絶縁膜２を介在させて設けられたＮ型ゲート電極９を含む。Ｐ−ウェル５の主表面中であってＮ型ゲート電極９の両側に、Ｎ型ソース／ドレイン領域７が設けられている。Ｎ型ゲート電極９の表面とＮ型ソース／ドレイン領域７の表面はシリサイド化されており、シリサイド層１が形成されている。Ｎ型ゲート電極９は、上層部ＮＧ２と下層部ＮＧ１とからなる２層構造である。なお、ここでは、２層構造を例にして、説明するが、この発明は、これに限られるものでなく、ゲート電極は、２層以上の構造であってもよい。」という記載からも明らかなように、当業者における周知技術である。
　したがって、刊行物発明において、「多結晶シリコンの層５」を「炭化シリコン層４」と同じ導電型の不純物でドーピングすること、すなわち、本願発明の如く「該第２の材料層（２２）は該ドーピングされた半導体材料であり、該ドーピングされた半導体材料および該ドーピングされた高バンドギャップ材料は同じ導電型を有するものである」とすることは、当業者が容易に想到し得た事項である。
　よって、相違点４は当業者が容易に想到し得た範囲に含まれる程度のものである。そして、この項の冒頭で述べた理由により、相違点３もまた、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４）判断についてのまとめ
　以上、検討したとおり、相違点１ないし４は、いずれも実質的なものではないか、当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、請求項２ないし４について検討するまでもなく、本願は拒絶すべきものである。
　よって、上記結論のとおり審決する。