(57)【特許請求の範囲】
【請求項１】
メモリ機能を有する半導体チップと、
前記チップ中に設けられ、メインのロー／カラムおよびスペアのロー／カラムを含むメモリセルアレイと、
前記チップ中に設けられ、前記メインのロー／カラム中の不良アドレス情報を、不揮発性記憶回路により記憶する不良アドレス記憶回路と、
前記チップ中に設けられ、前記不良アドレス記憶回路に記憶された前記不良アドレス情報の複写情報を、揮発性記憶回路により記憶するリダンダンシ回路と、  前記チップ中に設けられ、アドレス入力にしたがって前記メインのロー／カラムを選択する回路、および前記リダンダンシ回路に記憶された前記複写情報にしたがって前記スペアのロー／カラムを前記メインのロー／カラムに換えて選択するスペア選択用の回路を含むアドレスデコーダと、
前記チップ中に設けられ、転送タイミング信号にしたがって、前記不良アドレス記憶回路に記憶された前記不良アドレス情報を、前記リダンダンシ回路の揮発性記憶回路に転送させる転送回路とを具備し、
前記不良アドレス記憶回路は、不良アドレス情報を記憶するためのヒューズ素子を複数有し、これらヒューズ素子はそれぞれ、ヒューズ素子をブローするためのレーザーが移動する方向に、その長軸方向を一致させて配置されていることを特徴とする半導体集積回路装置。
【請求項２】
前記不良アドレス記憶回路は、電源間に、互いに直列に接続された抵抗体、前記ヒューズ素子、およびゲートに前記転送タイミング信号を受ける第４の絶縁ゲート型ＦＥＴを含み、
前記転送タイミング信号が、前記不良アドレス情報を転送するモードを指定しているとき以外は、第４の絶縁ゲート型ＦＥＴをオフさせ、前記不良アドレス記憶回路を非活性状態とすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記リダンダンシ回路は、
揮発性記憶素子として、前記複写情報を記憶するレジスタ回路と、
前記複写情報の電位レベルと前記アドレス入力の電位レベルとを比較し、これらの電位が一致か不一致の一方に応じて、前記スペア選択用の回路への入力レベルを変更する比較回路と
を含むことを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記リダンダンシ回路は、前記スペア選択用の回路の入力に、マッチング電位にサスペンドされている配線を介して接続され、
前記比較回路は、前記複写情報の電位レベルと前記アドレス入力の電位レベルとを比較し、これらの電位が一致か不一致かのいずれか一方に応じて、前記配線の電位をマッチング電位以外の電位に変更することを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記レジスタ回路および前記比較回路は、ＭＯＳＦＥＴにより構成され、
前記レジスタ回路および前記比較回路がＮチャネル型ＭＯＳＦＥＴを含む時、これらのＮチャネル型ＭＯＳＦＥＴは、前記アドレスデコーダのＮチャネル型ＭＯＳＦＥＴが形成されるウェルに形成され、
前記レジスタ回路および前記比較回路がＰチャネル型ＭＯＳＦＥＴを含む時、これらのＰチャネル型ＭＯＳＦＥＴは、前記アドレスデコーダのＰチャネル型ＭＯＳＦＥＴが形成されるウェルに形成されていることを特徴とする請求項３および請求項４いずれかに記載の半導体集積回路装置。
【請求項６】
前記転送タイミング信号は、前記半導体集積回路装置に電源を投入されたことをトリガとして、前記不良アドレス情報を転送するモードを指定し、
前記リダンダンシ回路への前記不良アドレス情報の複写を終了した後、前記不良アドレス情報を転送するモードの指定を解除することを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項７】
メモリ機能を有する半導体チップと、
前記チップ中に設けられたセルアレイと、
前記セルアレイに複数設定され、それぞれメインのロー／カラムおよびスペアのロー／カラムを含むサブアレイと、
前記チップ中に設けられ、前記サブアレイの不良情報および前記メインのロー／カラム中の不良アドレス情報をそれぞれ、不揮発性記憶回路により記憶する不良アドレス記憶回路と、
前記チップ中に設けられ、サブアレイ情報を不揮発性記憶回路により記憶するとともに、前記不良アドレス記憶回路に記憶された前記不良アドレス情報の複写情報を、揮発性記憶回路により記憶するリダンダンシ回路と、
前記チップ中に設けられ、アドレス入力にしたがって前記メインのロー／カラムを選択する回路、および前記リダンダンシ回路に記憶された前記複写情報にしたがって前記スペアのロー／カラムを前記メインのロー／カラムに換えて選択するスペア選択用の回路を含むアドレスデコーダと、
前記チップ中に設けられ、転送タイミング信号にしたがって、前記不良アドレス記憶回路に記憶された前記サブアレイの不良情報と前記リダンダンシ回路に記憶された前記サブアレイ情報とを照合し、この照合の結果、前記リダンダンシ回路のうち、前記サブアレイの不良情報に合致する前記サブアレイの前記リダンダンシ回路の揮発性記憶回路に、前記不良アドレス情報を転送させる転送回路と
を具備することを特徴とする半導体集積回路装置。
【請求項８】
前記不良アドレス記憶回路は、パッドの列に沿って配置されていることを特徴とする請求項１乃至請求項７いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不良メモリセルが含まれた正規のロウ／カラムを、予備のロウ／カラムに置き換えるリダンダンシ技術が用いられている半導体装置に関する。
【０００２】
【従来の技術】
近時、メモリの大容量化、セルの微細化により、全ビットのセルを動作させることがますます難しくなってきている。現在のメモリでは、内部にリダンダンシ回路を設け、正規のロウ／カラムのうち、不良セルを含むものを、予備のロウ／カラムに置き換え、たとえ正規のセルの全てが動作しなくても、良品が得られるようにしている。いわゆる、リダンダンシ技術である。
【０００３】
リダンダンシ回路には、ＰＲＯＭ（Ｐｒｏｇｒａｍｍｂｌｅ  ＲＯＭ  ）回路が含まれており、ここに、不良アドレスを示す情報を書き込む。書き込まれた情報は、ＰＲＯＭ回路に記憶される。リダンダンシ回路は、ＰＲＯＭ回路に記憶された情報にしたがって、不良セルを含むロウ／カラムに代え、スペアのロウ／カラムを選択する。
ＰＲＯＭ回路を構成するＰＲＯＭ素子には様々なものがあるが、ダイナミック型ＲＡＭ（以下ＤＲＡＭという）では、ヒューズが広く使用されている。ヒューズは、ブローされているか否かで、情報を記憶する。ヒューズのブローは、レーザ溶断、あるいは電流溶断が一般的である。
【０００４】
以下、リダンダンシ回路の従来例を、特殊用途型のＤＲＡＭにより説明する。図３４は、従来の特殊用途型１８ＭＤＲＡＭチップの概略的な平面図、図３５は、図３４に示す２Ｍセルアレイの概略的な平面図である。
【０００５】
図３４に示すように、１８ＭＤＲＡＭチップ１０１には、８個の２Ｍセルアレイ１０２と、２個の１Ｍセルアレイが１０３が設けられている。２Ｍセルアレイ１０２は、チップ１０１の右側（ＲＩＧＨＴ）  、左側（ＬＥＦＴ）各々に４個ずつ配置され、１Ｍセルアレイ１０３は、右側（ＲＩＧＨＴ）  、左側（ＬＥＦＴ）各々に１個ずつ配置される。これにより、１８Ｍの記憶容量を達成する。チップ１０１の内部と外部との接点となるパッド１０４は、チップ１０１の縁に沿って配置される。ここに示す１８ＭＤＲＡＭは用途が特殊であるため、パッド１０４配置される領域１０５は、チップ１０１の４辺それぞれに沿わず、３辺に沿って設定されている。このような特殊なパッド配置を持つチップ１０１は、例えばＶＳＭＰ（Ｖｅｒｔｉｃａｌ  Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｐａｃｋａｇｅ）などの縦型のパッケージに収容される。
【０００６】
図３５に示すように、２Ｍセルアレイには、チップ１０１の上側（ＴＯＰ）  、下側（ＢＯＴＴＯＭ）にそれぞれ、各４個ずつ、合計８個の２５６ｋサブアレイ１０６が含まれている。各サブアレイ１０６には、Ｘ方向に延びるワード線、Ｙ方向に延びるビット線がそれぞれ形成される。さらに、各サブアレイ１０６には、記憶用キャパシタと、このキャパシタをビット線に接続するトランスファトランジスタとを含むダイナミック型のメモリセルが形成されている（いずれも図示せず）。トランスファトランジスタは、ゲートをワード線に接続し、ドレインをビット線に接続し、ソースを記憶用キャパシタに接続する。各サブアレイ１０６間の領域１０７には、ビット線対間の電位差を増幅するセンスアンプ（Ｓ／Ａ）  、ビット線対間の電位差をプリチャージし、イコライズするイコライザ（ＥＱＬ）  、選ばれたビット線対をデータ線に接続するカラムゲート（ＣＧ）など、ビット線対に接続される回路が配置される。特にセンスアンプは、左右のサブアレイ１０６どうしで共有されるシェアード型である。
【０００７】
ローデコーダ（Ｒ／Ｄ）  は、チップ１０１の上側（ＴＯＰ）  に配置される２５６ｋサブアレイ１０６と、下側（ＢＯＴＴＯＭ）に配置される２５６ｋサブアレイ１０６との間の領域１０８に配置される。
【０００８】
このようなレイアウトを持つ１８ＭＤＲＡＭにおいて、ヒューズを含むリダンダンシ回路（ＲＦＵＳＥ）  は、ローデコーダ（Ｒ／Ｄ）  と同じ領域１０８に配置される。これにより、リダンダンシ回路は、ローデコーダの近くに配置されることになる。この理由は、リダンダンシ回路が、ローアドレスの入力から、スペアローデコーダを活性化させるまでの時間を律速するクリティカルパスとなるためである。即ち、リダンダンシ回路をローデコーダの近くに配置することで、メインローデコーダを活性化させるまでの時間と、スペアローデコーダを活性化させるまでの時間との時間差を小さくする。
【０００９】
図３６（Ａ）および（Ｂ）は、２５６ｋサブアレイの概略的な回路ブロック図である。以下、回路ブロック図にしたがって、リダンダンシ動作の概要を説明する。
【００１０】
まず、図３６（Ｂ）に示すように、アドレス信号Ａは、パッド１０４に入力される。入力されたアドレス信号Ａは、アドレスバッファ１１４に入力される。アドレスバッファ活性化信号（一般的なＤＲＡＭでは、／ＲＡＳ信号に相当する）が、アドレスバッファ１１４を活性状態とするレベルとなったとき、アドレス信号Ａは、アドレスバッファ１１４より、内部アドレス信号（以下、ローアドレス）ＡＲとして出力される。ローアドレス信号ＡＲは、図３６（Ａ）に示すリダンダンシ回路（ＲＦＵＳＥ）  １１１に入力されるとともに、ローデコーダ（Ｒ／Ｄ）  のうち、メインローデコーダ１１５に入力される。メインローデコーダ１１５は、入力されたローアドレス信号ＡＲの論理にしたがって、２５６ｋサブアレイ１０６の正規の部分１１６に配置されたワード線（ＷＬ）を選択し、駆動する。もし、入力されたローアドレス信号ＡＲの論理が、正規の部分１１６の不良ロー（不良ワード線）を選択するものであったときには、リダンダンシ回路１１１の出力ノードＮの出力レベルが反転し、スペアローデコーダ１１７への入力レベルを反転させる。このとき、スペアローデコーダ１１７は、２５６ｋサブアレイ１０６の予備の部分１１８に配置されたスペアワード線（ＳＷＬ）  を選択し、駆動する。これとともに、メインローデコーダ１１５への出力信号／ＲＳＰのレベルを反転させる。メインローデコーダ１１５は、出力信号／ＲＳＰのレベルが反転している間、ローアドレスをデコードする機能が非活性となる。
【００１１】
図３７は、リダンダンシ回路１１１の具体的な回路図である。ここでは、簡単のため、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒから、４本のワード線ＷＬ１  、ＷＬ２  、ＷＬ３  、ＷＬ４  、および１本のスペアワード線ＳＷＬ  を選択する回路を示す。
【００１２】
まず、回路の構成を説明する。
【００１３】
図３７に示すように、リダンダンシ回路１１１は、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒ一つ一つに対応したヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ／０）、（ＦＵＳＥ１）  、（ＦＵＳＥ／１）を有している。これらのヒューズ回路はそれぞれ、ローアドレスをゲートに受けるＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）１２０と、ヒューズ１２２とを有している。ＮＭＯＳ１２０のソースは、低電位電源Ｖｓｓ（例えば接地電位）に接続され、そのドレインは、ヒューズ１２２を介して出力ノードＮに接続されている。スペアローデコーダ１１７は、出力ノードＮに入力を接続したインバータ１２４と、このインバータ１２４の出力に入力を接続したインバータ１２５とを有している。さらに、ゲートにインバータ１２４の出力を受け、ソースに高電位電源Ｖｄｄを受け、ドレインをインバータ１２４の入力に接続したＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）１２６を有している。インバータ１２４の出力は信号／ＲＳＰであり、メインローデコーダ１１５に供給される。インバータ１２５の出力は信号ＲＳＰ  であり、スペアワード線ＳＷＬに供給される。
【００１４】
次に、動作を説明する。
【００１５】
まず、ヒューズ１２２がブローされていないときを説明する。このときには、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒがそれぞれ“Ｈ”レベルになると、ＮＭＯＳ１２０は導通し、出力ノードＮの電位は、ディスチャージされて“Ｌ”レベルとなる。出力ノードＮの電位が“Ｌ”レベルになると、インバータ１２４の出力は“Ｈ”レベルとなり、信号／ＲＳＰは“Ｈ”レベルとなる。信号／ＲＳＰは“Ｈ”レベルになると、メインローデコーダ１１５に含まれるＮＡＮＤゲート１２７それぞれの入力の一つが“Ｈ”レベルとなり、全てのＮＡＮＤゲート１２７が活性化される。これにより、メインローデコーダ１１５は、ローアドレスをデコードする機能が活性となる。全ての入力が“Ｈ”レベルとなるＮＡＮＤゲート１２７にあっては、その出力が“Ｌ”レベルとなってワード線（ＷＬ）を選択し、駆動する。図３８には、ローアドレスのレベルと、選択されるワード線との関係が示されている。また、インバータ１２５の出力は“Ｌ”レベルとなるので、スペアワード線（ＳＷＬ）  は、選択されない。
【００１６】
また、ヒューズ１２２がブローされているとき、このブローされたヒューズ１２２に接続されるＮＭＯＳ１２０は、“Ｈ”レベルのローアドレスが供給されたとしても、出力ノードＮの電位をディスチャージしない。このため、出力ノードＮの電位は、“Ｈ”レベル（例えばプリチャージ電位）のままとなる。出力ノードＮの電位が“Ｈ”レベルであると、スペアロウデコーダ１１７のインバータ１２４の出力レベルは“Ｌ”レベルとなり、信号／ＲＳＰは“Ｌ”レベルとなる。この結果、メインローデコーダ１１５に含まれるＮＡＮＤゲート１２７それぞれの入力の一つが“Ｌ”レベルとなり、全てのＮＡＮＤゲート１２７の出力は、ローアドレスのレベルに関わらず“Ｈ”レベルとなる。これにより、メインローデコーダ１１５は、ローアドレスをデコードする機能が非活性になる。同時に、インバータ１２５の出力は“Ｈ”レベルとなり、スペアワード線（ＳＷＬ）  が選択され、駆動される。図３９には、ヒューズ１２２のブローの状態と、スペアワード線（ＳＷＬ）  に置換されるワード線（ＷＬ）との関係が示されている。図３９では、ヒューズ１２２がブローされたヒューズ回路（ＦＵＳＥ）に“ｃｕｔ  ”、ヒューズ１２２がブローされていないヒューズ回路（ＦＵＳＥ）に“ｎｏ  ｃｕｔ”の符号を付す。
【００１７】
図４０（Ａ）は、ヒューズおよびその近傍の概略的な平面図、図４０（Ｂ）は、図４０（Ａ）中の４０Ｂ−４０Ｂ  線に沿った断面図である。
【００１８】
図４０（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１８１には、電位ＶｓｓにバイアスされるＰ型ウェル１８２−１、１８２−２、電位ＶｄｄにバイアスされるＮ型ウェル１８３、およびこれらウェルから分離された、電位がフローティングとされるＮ型ウェル１８４−１〜１８４−ｎが形成されている。Ｐ型ウェル１８２−１、１８２−２、およびＮ型ウェル１８３にはそれぞれ、ローデコーダ、および周辺回路（例えばセンスアンプ駆動回路など）構成するＮＭＯＳ、ＰＭＯＳが形成される。ヒューズ１２２−１〜１２２−ｎはそれぞれ、Ｎ型ウェル１８４−１〜１８４−ｎの上に、フィールド酸化膜１８５などの厚い絶縁膜を介して形成される。ヒューズ１２２−１〜１２２−ｎは、Ｎ型ウェル１８４−１〜１８４−ｎに、一つずつ設けられる。フィールド酸化膜１８５には、ヒューズ１２２をブローしたとき、その衝撃によって、基板１８１に達する穴が開く可能性がある。もし、この穴にヒューズ１２２の破片や、導電性のパーティクルなどが入り込むと、配線と基板１８１とがショートする。このような事情は、ヒューズ１２２の一つ一つに、フローティングのＮ型ウェル１８４を設けることで、解消される。つまり、ヒューズ１２２の破片などがフィールド酸化膜１８５に開いた穴に入り込んでも、配線と基板１８１との短絡は、フローティングのＮ型ウェル１８４により防止される。
【００１９】
【発明が解決しようとする課題】
ところで、ヒューズの微細化の進展は、レーザーブロワーの精度に依存している。ヒューズが微細化されても、微細化されたヒューズを、レーザーブロワーが正確にブローできなければ意味がない。このため、ヒューズの微細化は、ＭＯＳＦＥＴなど、他の半導体素子の微細化の歩調に合っていない。そのため、ヒューズのサイズと他の半導体素子のサイズとの格差は、広がりつつある。特にＤＲＡＭのロー／カラムデコーダでは、その素子パターンを、メモリセルの配置ピッチに合わせて密に形成することが要求される。
【００２０】
さらに不良メモリセルの絶対数は、記憶容量の増加にしたがって増えていく。増えていく不良メモリセルをそれぞれ、救済していくためには、当然、ヒューズの数を増やさなければならない。ヒューズの数が増えれば、ヒューズを含むリダンダンシ回路の回路規模も大きくなる。
【００２１】
このように、メモリセルが現在の歩調で微細化され、また、記憶容量の増加が進むと、やがてヒューズが高集積化を妨げる可能性が出てきている。
【００２２】
また、ヒューズは、ブローされるものであるため、ヒューズの上には何も置けない。現在、多層配線技術により、配線レイアウトの自由度が大幅に増加しているにも関わらず、ヒューズの上を避けて配線する、という制約が生じている。
【００２３】
また、ヒューズを、他のＰＲＯＭ素子、例えばＥＥＰＲＯＭのメモリセルに使用されているフローティングゲート型ＭＯＳＦＥＴに代える技術も報告されている。この種の回路では、ヒューズが無いため、ヒューズを有するリダンダンシ回路の問題は解消される。しかし、不良アドレスの情報を書き込むための書き込み用回路、書き込み用電源、および書き込み用配線を必要とする。このため、今後の集積密度の増加を考えると、現実的ではない。また、半導体記憶装置がＤＲＡＭである場合には、製造プロセスに共通性がなく、製造コストが増大する可能性が高い。
【００２４】
このような事情を解消する半導体集積化メモリが、特開平４−２６３１９９号公報に開示されている。図４１は、その半導体集積化メモリを簡略化して示したブロック図である。
【００２５】
特開平４−２６３１９９号公報に開示された半導体集積化メモリでは、ヒューズ等を用いたＰＲＯＭ素子をチップから取り去り、その代わりに連想メモリ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：ＣＡＭ）を設ける。
【００２６】
連想メモリを有したリダンダンシ回路では、メモリを動作させる前に、チップの外部から不良アドレスの情報を入力し、その情報を、連想メモリのＲＡＭ回路に保持させる。メモリが動作されている時には、ＲＡＭ回路に保持されたアドレスと、アドレス線から入力されたアドレスとが比較され、一致した場合にのみ、スペアのメモリセルアレイがアクセスされる。
【００２７】
この種のリダンダンシ回路では、ヒューズも無く、また、フローティングゲート型ＭＯＳＦＥＴもない。このため、上記した問題のいずれをも解消できる。しかし、この種のリダンダンシ回路では、メモリを動作させる前に、不良アドレス情報をＲＡＭ回路に書き込む必要がある。このため、メモリセルをテストして、不良メモリセルのアドレスを検知するテスト回路を、システムとして外部に備えていなければならない。あるいは連想メモリとは別に、そのチップ内に、専用の自己テスト回路を設けなければならない。通常、このようなテストは、メモリテスタを用い、多くの項目を検査して行うものであり、簡単なテストではない。したがって、このような自己テスト回路を、チップ内に設けることは困難である。
この発明は、上記の事情に鑑みて為されたもので、その第１の目的は、不良アドレス情報を、揮発性記憶回路により記憶するリダンダンシ回路を有する半導体集積回路装置において、より実用的な構成を持ち、不良アドレス情報を記憶するヒューズを、不良アドレス記憶回路に、ミスブローが発生する可能性を少なくして設けることができる半導体集積回路装置を提供することにある。
【００２８】
また、その第２の目的は、第１の目的を達成するとともに、上記揮発性記憶回路へ与える基本情報を記憶しておく回路の規模を小さくし、さらなる高集積化に適した構成を持つ半導体集積回路装置を提供することにある。
【００３１】
また、その第３の目的は、この発明に係る半導体集積回路装置が有する不良アドレス記憶回路を、半導体チップに、集積回路の高集積化、配線の多層化を妨げずに設けることができる半導体集積回路装置を提供することにある。
【００３２】
【課題を解決するための手段】
上記第１の目的を達成するために、請求項１に係る発明では、メモリ機能を有する半導体チップと、前記チップ中に設けられ、メインのロー／カラムおよびスペアのロー／カラムを含むメモリセルアレイと、前記チップ中に設けられ、前記メインのロー／カラム中の不良アドレス情報を、不揮発性記憶回路により記憶する不良アドレス記憶回路と、前記チップ中に設けられ、前記不良アドレス記憶回路に記憶された前記不良アドレス情報の複写情報を、揮発性記憶回路により記憶するリダンダンシ回路と、前記チップ中に設けられ、アドレス入力にしたがって前記メインのロー／カラムを選択する回路、および前記リダンダンシ回路に記憶された前記複写情報にしたがって前記スペアのロー／カラムを前記メインのロー／カラムに換えて選択するスペア選択用の回路を含むアドレスデコーダと、前記チップ中に設けられ、転送タイミング信号にしたがって、前記不良アドレス記憶回路に記憶された前記不良アドレス情報を、前記リダンダンシ回路の揮発性記憶回路に転送させる転送回路とを具備し、前記不良アドレス記憶回路は、不良アドレス情報を記憶するためのヒューズ素子を複数有し、これらヒューズ素子はそれぞれ、ヒューズ素子をブローするためのレーザーが移動する方向に、その長軸方向を一致させて配置されていることを特徴とする。
【００３３】
上記請求項１に係る発明によれば、不良アドレス情報を、チップ中に設けた不良アドレス記憶回路に記憶させ、記憶された不良アドレス情報を、転送タイミング信号にしたがってリダンダンシ回路の揮発性記憶回路に転送させるようにしたので、不良アドレス情報を、簡単に揮発性記憶回路に複写することができる。よって、公知の揮発性記憶回路を含むリダンダンシ回路を有した半導体集積回路装置に比較して、より実用に供し得る構成を持つ。これとともに、ヒューズ素子の長軸方向を、ブローするためのレーザーが移動する方向に一致させて配置することにより、ヒューズ素子のブローされる部分の長さ、およびブローされる部分どうしの間隔をともに、充分に大きくすることができる。このため、不良アドレス情報を記憶するヒューズ素子に、ミスブローの発生を少なくできる、半導体集積回路装置を提供することができる。
【００３６】
また、請求項２に係る発明は、請求項１に係る発明において、前記不良アドレス記憶回路は、電源間に、互いに直列に接続された抵抗体、前記ヒューズ素子、およびゲートに前記転送タイミング信号を受ける第４の絶縁ゲート型ＦＥＴを含み、前記転送タイミング信号が、前記不良アドレス情報を転送するモードを指定しているとき以外は、第４の絶縁ゲート型ＦＥＴをオフさせ、前記不良アドレス記憶回路を非活性状態とすることを特徴とする。
【００３７】
上記請求項２に係る発明によれば、転送タイミング信号が不良アドレス情報を転送するモードを指定しているときのみ、不良アドレス記憶回路に含まれた、第４の絶縁ゲート型ＦＥＴをオンさせることができるので、不良アドレス記憶回路が消費する消費電流を少なくすることができる。よって、請求項１に係る発明において、より消費電流が少なくできる構成を実現でき、特に消費電流の観点から、より実用に供し得る構成を持つ半導体集積回路装置を提供することができる。
【００３８】
また、請求項３に係る発明は、請求項１および請求項２いずれかに係る発明において、前記リダンダンシ回路は、揮発性記憶素子として、前記複写情報を記憶するレジスタ回路と、前記複写情報の電位レベルと前記アドレス入力の電位レベルとを比較し、これらの電位が一致か不一致の一方に応じて、前記スペア選択用の回路への入力レベルを変更する比較回路とを含むことを特徴とする。
【００３９】
上記請求項３に係る発明によれば、複写情報の電位レベルとアドレス入力の電位レベルとを比較し、これらの電位が一致か不一致の一方に応じて、スペア選択用の回路への入力レベルを変更するので、スペア選択用の回路は、レジスタ回路に記憶された複写情報が不良アドレスを示すものか否かを、検知することができる。
【００４０】
また、請求項４に係る発明は、請求項３に係る発明において、前記リダンダンシ回路は、前記スペア選択用の回路の入力に、マッチング電位にサスペンドされている配線を介して接続され、前記比較回路は、前記複写情報の電位レベルと前記アドレス入力の電位レベルとを比較し、これらの電位が一致か不一致かのいずれか一方に応じて、前記配線の電位をマッチング電位以外の電位に変更することを特徴とする。
【００４１】
上記請求項４に係る発明によれば、前記スペア選択用の回路が、レジスタ回路に記憶された複写情報が不良アドレスを示すものか否かを、その入力の電位が、マッチング電位か否かで、検知できる。このため、スペア選択用の回路は、その入力の電位がマッチング電位以外の電位に遷移しただけで、スペアのロー／カラムを前記メインのロー／カラムに変えて選択する（あるいは反対にメインのロー／カラムを前記スペアのロー／カラムに変えて選択する）ようになる。このため、例えばプリチャージ電位から遷移した電位が“Ｈ”レベルか“Ｌ”レベルかを判断してからスペア／メインを切り換えるようなスペア選択用の回路に比較して、その切換動作を、より高速に行うことができる。
【００４２】
また、請求項５に係る発明は、請求項３および請求項４いずれかに係る発明において、前記レジスタ回路および前記比較回路はＭＯＳＦＥＴにより構成され、前記レジスタ回路および前記比較回路がＮチャネル型ＭＯＳＦＥＴを含む時、これらのＮチャネル型ＭＯＳＦＥＴは、前記アドレスデコーダのＮチャネル型ＭＯＳＦＥＴが形成されるウェルに形成され、前記レジスタ回路および前記比較回路がＰチャネル型ＭＯＳＦＥＴを含む時、これらのＰチャネル型ＭＯＳＦＥＴは、前記アドレスデコーダのＰチャネル型ＭＯＳＦＥＴが形成されるウェルに形成されていることを特徴とする。
【００４３】
上記請求項５に係る発明によれば、レジスタ回路および比較回路をＭＯＳＦＥＴにより構成し、これらレジスタ回路および比較回路をＭＯＳＦＥＴをアドレスデコーダを構成するＭＯＳＦＥＴと同一のウェルに形成する。これにより、請求項３および請求項４に係る発明が有するリダンダンシ回路の、チップ上に占める面積を小さくでき、このリダンダンシ回路を、よりコンパクトにチップに集積することができる。
【００４４】
また、請求項６に係る発明は、請求項１乃至請求項５いずれか一つに係る発明において、前記転送タイミング信号は、前記半導体集積回路装置に電源を投入されたことをトリガとして、前記不良アドレス情報を転送するモードを指定し、前記リダンダンシ回路への前記不良アドレス情報の複写を終了した後、前記不良アドレス情報を転送するモードの指定を解除することを特徴とする。
【００４５】
上記請求項６に係る発明によれば、不良アドレス記憶回路に記憶された不良アドレス情報を、半導体集積回路装置に電源が投入される毎に、リダンダンシ回路の揮発性記憶回路に転送できる。これにより、半導体集積回路装置に投入されている間、不良アドレス情報を、請求項１乃至請求項５に係る発明の揮発性記憶回路に記憶される状態を得る、一つの例を実現できる。
【００４６】
上記第２の目的を達成するために、請求項７に係る発明では、メモリ機能を有する半導体チップと、前記チップ中に設けられたセルアレイと、前記セルアレイに複数設定され、それぞれメインのロー／カラムおよびスペアのロー／カラムを含むサブアレイと、前記チップ中に設けられ、前記サブアレイの不良情報および前記メインのロー／カラム中の不良アドレス情報をそれぞれ、不揮発性記憶回路により記憶する不良アドレス記憶回路と、前記チップ中に設けられ、サブアレイ情報を不揮発性記憶回路により記憶するとともに、前記不良アドレス記憶回路に記憶された前記不良アドレス情報の複写情報を、揮発性記憶回路により記憶するリダンダンシ回路と、前記チップ中に設けられ、アドレス入力にしたがって前記メインのロー／カラムを選択する回路、および前記リダンダンシ回路に記憶された前記複写情報にしたがって前記スペアのロー／カラムを前記メインのロー／カラムに換えて選択するスペア選択用の回路を含むアドレスデコーダと、前記チップ中に設けられ、転送タイミング信号にしたがって、前記不良アドレス記憶回路に記憶された前記サブアレイの不良情報と前記リダンダンシ回路に記憶された前記サブアレイ情報とを照合し、この照合の結果、前記リダンダンシ回路のうち、前記サブアレイの不良情報に合致した前記サブアレイの前記リダンダンシ回路の揮発性記憶回路に、前記不良アドレス情報を転送させる転送回路とを具備することを特徴とする。
【００４７】
上記請求項７に係る発明によれば、不良アドレス情報は、リダンダンシ回路のうち、サブアレイの不良情報に合致したサブアレイのリダンダンシ回路の揮発性記憶回路に転送される。このため、不良アドレス記憶回路は、いくつかのサブアレイで共有でき、不良アドレス記憶回路の規模を小さくでき、さらなる高集積化に適した半導体集積回路装置を得ることができる。
【００５４】
上記第３の目的を達成するために、請求項８に係る発明では、前記不良アドレス回路は、パッドの列に沿って配置されていることを特徴とする。
【００５５】
上記請求項８に係る発明によれば、不良アドレス回路を、パッドの列に沿って配置することによって、集積回路、例えばメモリセルアレイなどの高集積化、や配線の多層化を妨げずに設けることができる。
【００５６】
【発明の実施の形態】
以下、この発明を、実施の形態により説明する。この説明において、全図に渡り共通の部分には共通の参照符号を付す。
【００５７】
図１は、この発明の第１の実施形態に係る特殊用途型１８ＭＤＲＡＭチップの概略的な平面図、図２は、図１に示す２Ｍセルアレイの概略的な平面図である。図１に示すように、１８ＭＤＲＡＭチップ１には、８個の２Ｍセルアレイ２と、２個の１Ｍセルアレイが３が設けられている。２Ｍセルアレイ２は、チップ１の右側（ＲＩＧＨＴ）  、左側（ＬＥＦＴ）各々に４個ずつ配置され、１Ｍセルアレイ３は、右側（ＲＩＧＨＴ）  、左側（ＬＥＦＴ）各々に１個ずつ配置される。これにより、１８Ｍの記憶容量を達成する。チップ１に形成された集積回路の、外部との接点となるパッド４は、チップ１の縁に沿って配置される。ここに示す１８ＭＤＲＡＭは用途が特殊であるため、パッド４が配置される領域５は、チップ１の４辺それぞれに沿わず、３辺に沿って設定されている。このような特殊なパッド配置を持つチップ１は、例えばＶＳＭＰ（Ｖｅｒｔｉｃａｌ  Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｐａｃｋａｇｅ）などの縦型のパッケージに収容される。
【００５８】
図２に示すように、２Ｍセルアレイ２には、チップ１の上側（ＴＯＰ）  、下側（ＢＯＴＴＯＭ）それぞれに、各４個ずつ、合計８個の２５６ｋサブアレイ６が含まれている。各サブアレイ６には、Ｘ方向に延びる図示せぬワード線（ＷＬ）、Ｙ方向に延びる図示せぬビット線（ＢＬ）がそれぞれ、形成される。さらに、各サブアレイ６には、図示せぬ記憶用キャパシタと、このキャパシタをビット線に接続する、図示せぬトランスファトランジスタとを含むダイナミック型のメモリセル（Ｍ）  が形成される。トランスファトランジスタは、ゲートをワード線に接続し、ドレインをビット線に接続し、ソースを記憶用キャパシタに接続する。各サブアレイ６間の領域７には、ビット線対間の電位差を増幅するセンスアンプ（Ｓ／Ａ）  、ビット線対間の電位差をプリチャージし、イコライズするイコライザ（ＥＱＬ）  、選ばれたビット線対をデータ線（ＤＱ）に接続するカラムゲート（ＣＧ）など、ビット線対に接続される回路が配置される。特にセンスアンプは、左右のサブアレイ６どうしで共有されるシェアード型である。ローデコーダ（Ｒ／Ｄ）  は、チップ１の上側（ＴＯＰ）  に配置されるサブアレイ６と、下側（ＢＯＴＴＯＭ）に配置されるサブアレイ６との間の領域８に配置される。連想メモリを含むリダンダンシ回路（ＣＡＭ）  は、ローデコーダ（Ｒ／Ｄ）  が配置される領域８に配置される。
【００５９】
さらに、この発明では、リダンダンシ回路（ＣＡＭ）  への基本情報、即ち不良アドレス情報を記憶しておく不良アドレス記憶回路（ＲＦＵＳＥ）  を、チップ１の中に有している。不良アドレス記憶回路（ＲＦＵＳＥ）  は、不良アドレス情報を、ヒューズなどの不揮発性の記憶素子により記憶する。不良アドレス記憶回路（ＲＦＵＳＥ）  は、ヒューズを含むので、チップ１のうち、セルアレイや周辺回路の微細化を妨げない部分に配置される。この第１の実施形態に係る装置では、不良アドレス記憶回路（ＲＦＵＳＥ）  を、図１および図２それぞれに示すように、チップ１の縁（又はダイシングライン）とパッド４が配置される領域５との間の領域に配置している。
【００６０】
図３（Ａ）〜（Ｃ）は、２５６ｋサブアレイの概略的な回路ブロック図である。以下、回路ブロック図にしたがって、リダンダンシ動作の概要を説明する。
【００６１】
この発明では、メモリを動作させる前に、不良アドレス記憶回路（ＲＦＵＳＥ）  から、不良アドレス情報を連想メモリを含むリダンダンシ回路（ＣＡＭ）  に転送し、リダンダンシ回路（ＣＡＭ）  に記憶させる。そのため、まず、図３（Ａ）、（Ｃ）に示す転送タイミング信号ＦＤＸを“Ｌ”レベルから“Ｈ”レベルとする。転送タイミング信号ＦＤＸを“Ｈ”レベルとすると、図３（Ｃ）に示す不良アドレス記憶回路（ＲＦＵＳＥ）  １１は、ここに記憶されている不良アドレス情報Ｆを出力する。出力された不良アドレス情報Ｆは、図３（Ａ）に示すマルチプレクサ（ＭＵＸ）  １２に入力される。マルチプレクス回路１２は、転送タイミング信号ＦＤＸが“Ｈ”レベルのとき、連想メモリを含むリダンダンシ回路（ＣＡＭ）  １３に、ローアドレスＡＲに変えて、不良アドレス情報Ｆを入力する。リダンダンシ回路１３は、転送タイミング信号ＦＤＸが“Ｈ”レベルのとき、その内部に設けられている連想メモリのレジスタ回路が、情報を保持するモード（書き込み／書き換え不可能なモード）から、情報の書き込みが可能なモードに切り替わる。これにより、不良アドレス記憶回路１１に記憶されていた不良アドレス情報Ｆの複写情報が、レジスタ回路に書き込まれる。
【００６２】
この後、転送タイミング信号ＦＤＸを“Ｌ”レベルとすると、不良アドレス記憶回路１１は非活性となり、さらに、リダンダンシ回路１３では、レジスタ回路が書き込みが可能なモードから、書き込まれた情報を保持するモードに切り替わる。
【００６３】
このようにして、不良アドレス情報Ｆの複写情報が、リダンダンシ回路１３に転送され、ここに記憶される。
【００６４】
また、連想メモリのレジスタ回路はＲＡＭ回路であり、揮発性記憶回路である。このため、装置の電源を切ったとき、ここに保持されていた情報は消える。この消えた情報は、再度、書き込みする必要がある。このため、再書き込み機能が必要である。図３に示す転送タイミング信号ＦＤＸは“Ｈ”パルス信号であり、再書き込みを指示するトリガ信号でもある。信号ＦＤＸの一つの例は、パワーオンリセット信号を使うことである。また、他の例は、パワーオンリセット信号をトリガにして、別に発生させることである。さらに他の例は、信号ＦＤＸを入力するための専用のパッドを設け、外部から入力することである。“Ｈ”パルスは、ワンショット、複数ショットのいずれでも良い。
【００６５】
このような転送タイミング信号ＦＤＸを、電源投入時、あるいはメモリの動作開始前に、不良アドレス記憶回路１１、マルチプレクサ１２、リダンダンシ回路１３に与えることで、再書き込み機能がチップ１の中に実現できる。
【００６６】
不良アドレス情報Ｆが、リダンダンシ回路１３に転送／保持された後は、通常のリダンダンシ回路を持つ装置と同様な動作が、例えば下記のようにして行われる。
【００６７】
まず、図３（Ｂ）に示すように、アドレス信号Ａが、パッド４に入力される。入力されたアドレス信号Ａは、アドレスバッファ１４に入力される。アドレスバッファ活性化信号（一般的なＤＲＡＭに例えれば、／ＲＡＳ信号に相当する信号である。）が、アドレスバッファ１４を活性状態とするレベルとなったとき、アドレス信号Ａは、アドレスバッファ１４より、内部アドレス信号（以下、ローアドレス）ＡＲとして出力される。ローアドレスＡＲは、図３（Ａ）に示すマルチプレクサ１２に入力される。このとき、転送タイミング信号ＦＤＸは、“Ｌ”レベルである。マルチプレクサ１２に入力されたローアドレスＡＲは、リダンダンシ回路１３、およびローデコーダ（Ｒ／Ｄ）  のうち、メインローデコーダ１５に入力される。メインローデコーダ１５は、入力されたローアドレスＡＲの論理にしたがって、図３（Ａ）に示す２５６ｋサブアレイ６の正規の部分１６に配置されたワード線（ＷＬ）を選択し、駆動する。もし、入力されたローアドレスＡＲの論理が、正規の部分１６の不良ロー（不良ワード線）を選択するものであったときには、リダンダンシ回路１３は、その出力のレベルを反転させ、スペアローデコーダ１７への入力レベルを反転させる。これにより、スペアローデコーダ１７は、２５６ｋサブアレイ６の予備の部分１８に配置されたスペアワード線（ＳＷＬ）  を選択し、駆動する。これとともに、リダンダンシ回路１３は、メインローデコーダ１５への出力信号／ＲＳＰのレベルを反転させる。メインローデコーダ１５は、出力信号／ＲＳＰのレベルが反転している間、そのアドレスをデコードする機能が非活性にされる。
【００６８】
図４は、不良アドレス記憶回路、リダンダンシ回路、ローデコーダの具体的な回路図である。ここでは、簡単のため、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒから、４本のワード線ＷＬ１  、ＷＬ２  、ＷＬ３  、ＷＬ４  、および１本のスペアワード線ＳＷＬ  を選択する回路を示す。以下、回路図にしたがって、その回路の構成および動作を説明する。
【００６９】
図４に示すように、第１の実施形態に係る装置が持つ不良アドレス記憶回路１１は、各ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒ毎に設けられた、ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ／０）、（ＦＵＳＥ１）  、（ＦＵＳＥ／１）を有している。これらのヒューズ回路（ＦＵＳＥ）は各々、抵抗２０、ヒューズ２１、およびゲートに転送タイミング信号ＦＤＸを受けるＮＭＯＳ２２を有している。ＮＭＯＳ２２のソースは、低電位電源Ｖｓｓ（例えば接地電位）に接続され、そのドレインは、ヒューズ２１の一端に接続されている。ヒューズ２１の他端は、抵抗２０の一端に接続され、この抵抗２０の他端は、高電位電源Ｖｄｄに接続されている。ヒューズ回路（ＦＵＳＥ）に記憶される不良アドレス情報Ｆは、抵抗２０の一端とヒューズ２１の他端との相互接続点から抽出される。抽出された不良アドレス情報Ｆは、マルチプレクサ１２に供給される。
【００７０】
マルチプレクサ１２は、各ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒ毎に設けられた、マルチプレクス回路（ＭＵＸ０）、（ＭＵＸ／０）  、（ＭＵＸ１）、（ＭＵＸ／１）  を有している。これらのマルチプレクス回路（ＭＵＸ）  は各々、２つの入力、１つの入力を有し、転送タイミング信号ＦＤＸにしたがって、２つの入力のうちのいずれか１つを、その出力に伝える。いわゆる２：１マルチプレクス回路である。マルチプレクス回路（ＭＵＸ）  は、従来より知られている２：１マルチプレクス回路により構成されてよい。マルチプレクス回路（ＭＵＸ）  の一つの入力には、不良アドレス情報Ｆが供給され、他の入力には、ローアドレスＡＲが供給される。マルチプレクス回路（ＭＵＸ）  は、転送タイミング信号ＦＤＸが“Ｈ”レベルのとき、不良アドレス情報Ｆをその出力に伝え、転送タイミング信号ＦＤＸが“Ｌ”レベルのとき、ローアドレスＡＲをその出力に伝える。この第１の実施形態に係る装置では、マルチプレクス回路１２の出力は、内部アドレス線１９に供給される。
【００７１】
リダンダンシ回路１３は、各ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒ毎に設けられた、連想メモリ回路（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  を有している。これらの連想メモリ回路（ＣＡＭ）  は各々、不良アドレス情報Ｆを保持／記憶するレジスタ回路３０、一端を内部アドレス線１９に接続し、他端をレジスタ回路３０に接続し、ゲートに転送タイミング信号ＦＤＸを受ける書き込みゲート回路３１、およびレジスタ回路３０に保持／記憶された不良アドレス情報Ｆと入力されたローアドレスＡＲとを比較し、一致か不一致かの情報を、出力ノードＮに出力する比較回路３２を有している。出力ノードＮは、電位ＭＡＴＣＨ  にサスペンドされている。この第１の実施形態では、レジスタ回路３０は、２つのインバータにより構成される、いわゆるクロスカップル型ラッチ回路により構成されている。また、書き込みゲート回路３１は、内部アドレス線１９とラッチ回路の一つのノード４１との間に、電流通路を直列に接続した一つのＮＭＯＳ４２により構成されている。また、比較回路３２は、リダンダンシ回路１３の出力ノードＮに電流通路の一端を接続し、ラッチ回路の一つのノード４１にゲートを接続したＮＭＯＳ４３と、このＮＭＯＳ４３の電流通路の他端に、電流通路の一端を接続し、内部アドレス線１９にゲートを接続し、低電位電源Ｖｓｓに電流通路の他端を接続したＮＭＯＳ４４とにより構成されている。
【００７２】
スペアローデコーダ１７は、リダンダンシ回路１３の出力ノードＮに、入力を接続したインバータ５０と、このインバータ５０の出力に入力を接続したインバータ５１と、このインバータ５１の出力に入力を接続したインバータ５２とを有している。インバータ５２の出力は、スペアワード線ＳＷＬに供給される。また、インバータ５１の出力は、メインローデコーダ１５に供給される（即ち、信号／ＲＳＰである）。
【００７３】
次に、その動作を説明する。
【００７４】
図５には、ローアドレスの論理と選択されるワード線との関係が示されている。また、図６には、ヒューズの状態とスペアワード線（ＳＷＬ）  に置換されるワード線（ＷＬ）との関係が示されている。図６では、ヒューズがブローされたヒューズ回路（ＦＵＳＥ）に“ｃｕｔ  ”、ヒューズがブローされていないヒューズ回路（ＦＵＳＥ）に“ｎｏ  ｃｕｔ”の符号を付す。
【００７５】
まず、ワード線ＷＬ１を、スペアワード線ＳＷＬに置換する例を説明する。
【００７６】
図６に示すように、ワード線ＷＬ１を、スペアワード線ＳＷＬに置換するときには、図４に示すヒューズ回路（ＦＵＳＥ／０）、（ＦＵＳＥ／１）のヒューズ２１をブローする。他のヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  では、ヒューズをブローしない。
【００７７】
次に、転送タイミング信号ＦＤＸを“Ｈ”レベルとする。このとき、不良アドレス情報（Ｆ０）、（Ｆ／０）  、（Ｆ１）、（Ｆ／１）  はそれぞれ、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”のレベルとされて、不良アドレス記憶回路１１から出力される。そして、図４に示す連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のレジスタ回路３０にはそれぞれ、ノード４１を“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”のレベルとする複写情報が保持／記憶される。これらの複写情報により、連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のＮＭＯＳ４３はそれぞれ、“オフ”、“オン”、“オフ”、“オン”となる。
【００７８】
この状態で、ローアドレスＡ０Ｒ  、Ａ１Ｒ  をそれぞれ“Ｌ”レベルとするアドレスが入力されたとする。このとき、内部アドレス線１９に伝えられるローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒのレベルはそれぞれ、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”である。これらの論理により、連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のＮＭＯＳ４４はそれぞれ、“オフ”、“オン”、“オフ”、“オン”となる。この結果、連想メモリ（ＣＡＭ／０）  、（ＣＡＭ／１）  の比較回路３２がそれぞれ“導通状態”、連想メモリ（ＣＡＭ０）、（ＣＡＭ１）の比較回路３２がそれぞれ“非導通状態”となり、出力ノードＮの電位は、２つの比較回路３２を通じて降下する。出力ノードＮの電位が、２つの比較回路３２を通じて降下したとき、スペアデコーダ１７のインバータ５０が“Ｌ”レベルとして検出するようにしておくと、信号／ＲＳＰは“Ｌ”レベルとなる。スペアデコーダ１７は、メインローデコーダ１５を非活性とするとともに、スペアワード線ＳＷＬを選択し、駆動する。
【００７９】
また、上記の状態で、ローアドレスＡ０Ｒ  を“Ｈ”レベル、Ａ１Ｒ  を“Ｌ”レベルとするアドレスが入力されたとする。このとき、内部アドレス線１９に伝えられるローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒのレベルはそれぞれ、“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”である。これらの論理により、連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のＮＭＯＳ４４はそれぞれ、“オン”、“オフ”、“オフ”、“オン”となる。この結果、連想メモリ、（ＣＡＭ／１）  の比較回路３２が“導通状態”、連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）の比較回路３２がそれぞれ“非導通状態”となり、出力ノードＮの電位は、１つの比較回路３２を通じて降下する。出力ノードＮの電位が、１つの比較回路３２を通じて降下したとき、スペアデコーダ１７のインバータ５０が“Ｈ”レベルとして検出するようにしておくと、信号／ＲＳＰは“Ｈ”レベルとなる。スペアデコーダ１７は、メインローデコーダ１５を活性とするとともに、スペアワード線ＳＷＬを選択しない。このときには、メインローデコーダ１５が、ローアドレスの論理にしたがって、ワード線ＷＬ２を選択する。
【００８０】
また、ローアドレスＡ０Ｒ  を“Ｌ”レベル、Ａ１Ｒ  を“Ｈ”レベルとするアドレスが入力されたときには、上記の動作と同様に、連想メモリ（ＣＡＭ／０）  の比較回路３２の１つだけが“導通状態”となる。したがって、信号／ＲＳＰは“Ｈ”レベルとなって、スペアデコーダ１７は、メインローデコーダ１５を活性とするとともに、スペアワード線ＳＷＬを選択しない。そして、ローアドレスの論理にしたがって、メインローデコーダ１５が、ワード線ＷＬ３を選択する。
【００８１】
また、ローアドレスＡ０Ｒ  、Ａ１Ｒ  をともに“Ｈ”レベルとするアドレスが入力されたときには、全ての連想メモリの比較回路３２が“非導通状態”となる。したがって、信号／ＲＳＰは“Ｈ”レベルとなって、スペアデコーダ１７は、メインローデコーダ１５を活性とするとともに、スペアワード線ＳＷＬを選択しない。そして、ローアドレスの論理にしたがって、メインローデコーダ１５が、ワード線ＷＬ４を選択する。
【００８２】
また、ワード線ＷＬ２、ＷＬ３、ＷＬ４のいずれかを、スペアワード線ＳＷＬに置き換えるときには、図６に示すようにヒューズをブローすることで、ワード線ＷＬ１の置き換えのときと同様に実現できる。
【００８３】
さらに、ワード線ＷＬの置き換えを行わないときには、図６に示すようにヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ／０）、（ＦＵＳＥ１）  、（ＦＵＳＥ／１）の全てで、ヒューズをブローしない。このときには、不良アドレス情報（Ｆ０）、（Ｆ／０）  、（Ｆ１）、（Ｆ／１）  は全て“Ｌ”レベルとされ、図４に示す連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のレジスタ回路３０の全てに、ノード４１を“Ｌ”レベルとする複写情報が保持／記憶される。これらの複写情報により、連想メモリ（ＣＡＭ０）、（ＣＡＭ／０）  、（ＣＡＭ１）、（ＣＡＭ／１）  のＮＭＯＳ４３は全て“オフ”し、ローアドレスの論理に関わらず、比較回路３２は全て“非導通状態”となる。したがって、信号／ＲＳＰは、常に“Ｈ”レベルとなる。
【００８４】
上記第１の実施形態に係る装置が有するリダンダンシ回路１３は、様々に変形できる。例えば比較回路３２においては、例えばＮＭＯＳ４３のゲートに内部アドレス線１９を接続し、ＮＭＯＳ４４のゲートにラッチ回路のノード４１を接続するようにしても良い。
【００８５】
また、上記リダンダンシ回路１３では、２つの比較回路３２が“導通状態”となって、出力ノードＮの電位が２つの比較回路３２によりディスチャージされるか否かで、リダンダンシ回路１３の出力の反転／非反転をスペアデコーダ１７により、検出するようにした。つまり、リダンダンシ回路１３の出力ノードＮが負論理である。これを、ＮＭＯＳ４３のゲートをラッチ回路の他方のノード４５に接続して、リダンダンシ回路１３の出力ノードＮを正論理としても良い。この場合には、例えばスペアデコーダ１７から、インバータ５０が除去される。あるいは出力ノードＮとスペアデコーダ１７との間に、奇数個のインバータが加えられる。
【００８６】
次に、第１の実施形態に係る装置の構造を説明する。
【００８７】
図７（Ａ）は、リダンダンシ回路およびその近傍の概略的な平面図、図７（Ｂ）は、図７（Ａ）中の７Ａ−７Ａ  線に沿った断面図である。
【００８８】
図７（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１８１には、電位ＶｓｓにバイアスされるＰ型ウェル１８２、電位ＶｄｄにバイアスされるＮ型ウェル１８３が形成されている。Ｐ型ウェル１８２およびＮ型ウェル１８３にはそれぞれ、ローデコーダ（Ｒ／Ｄ）  、メモリ周辺回路（例えばセンスアンプ駆動回路など）、およびリダンダンシ回路１３（レジスタ回路３０、書き込みゲート回路３１、比較回路３２）を構成するＮＭＯＳ、ＰＭＯＳが形成される。
【００８９】
従来では、リダンダンシ回路に含まれたヒューズがセルアレイの高集積化を妨げる可能性があったが、第１の実施形態に係る装置では、リダンダンシ回路１３を構成する回路の全てを、ＭＯＳＦＥＴにより構成できる。このため、リダンダンシ回路１３を、ローデコーダ（Ｒ／Ｄ）  、メモリ周辺回路と同じウェルに形成できる。このため、リダンダンシ回路１３の微細化の歩調を、ローデコーダ（Ｒ／Ｄ）  、メモリ周辺回路などと合わせることができる。このため、リダンダンシ回路１３が、セルアレイの高集積化を、従来のように妨げることがない。
【００９０】
また、リダンダンシ回路１３を、ローデコーダ（Ｒ／Ｄ）  と同じウェルに形成することで、リダンダンシ回路１３を、ローデコーダ（Ｒ／Ｄ）  に、さらに近接させて配置できる。これにより、スペアローデコーダ１７によるスペアワード線ＳＷＬの選択に要する時間と、メインローデコーダ１５によるメインのワード線ＷＬの選択に要する時間との差は、従来に増して小さくなる。これは、メモリの動作の、いっそうの高速化を助ける。
【００９１】
次に、不良アドレス記憶回路とサブアレイとの関係を説明する。
【００９２】
大規模な記憶容量を持つメモリでは、セルアレイが、いくつかのサブアレイに分割されている。例えば図２に示したように、２Ｍセルアレイ２が、８つの２５６ｋサブアレイ６に分割されているなどである。
【００９３】
図８は、不良アドレス記憶回路とサブアレイとの第１の関係を示す回路ブロック図である。図８には、セルアレイが、８つのサブアレイＳＵＢ１〜ＳＵＢ８に分割されている例が示されている。
【００９４】
図８に示すように、各サブアレイＳＵＢ１〜ＳＵＢ８それぞれに対応して、不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  が設けられている。各サブアレイＳＵＢ１〜ＳＵＢ８にはそれぞれ、マルチプレクサ（ＭＵＸ）  １２、連想メモリを含むリダンダンシ回路（ＣＡＭ）  １３が設けられている。
【００９５】
この第１の関係を持つ装置では、各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  のそれぞれから、各サブアレイＳＵＢ１〜ＳＵＢ８それぞれのマルチプレクサ１２まで、不良アドレス情報Ｆをマルチプレクサ１２まで伝える配線６０が、互いに独立して設けられている。
【００９６】
このように互いに独立した配線６０によって、各サブアレイＳＵＢ１〜ＳＵＢ８のマルチプレクサ１２と各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  とを接続する装置では、不良アドレス情報Ｆを、各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  から、各サブアレイＳＵＢ１〜ＳＵＢ８のリダンダンシ回路１３まで、一度に転送できる、という利点を有している。
【００９７】
図９は、不良アドレス記憶回路とサブアレイとの第２の関係を示す回路ブロック図である。
【００９８】
図９に示すように、各サブアレイＳＵＢ１〜ＳＵＢ８それぞれに対応して、不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  が設けられている。各サブアレイＳＵＢ１〜ＳＵＢ８にはそれぞれ、マルチプレクサ（ＭＵＸ）  １２、連想メモリを含むリダンダンシ回路（ＣＡＭ）  １３が設けられている。
【００９９】
この第２の関係を持つ装置では、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ４  で共通の配線６０−ＴＯＰと、不良アドレス記憶回路１１−ＳＵＢ５  〜１１−ＳＵＢ８  で共通の配線６０−ＢＯＴＴＯＭ  とを有している。不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ４  の出力配線６０はそれぞれ、セレクタ６１を介して、共通の配線６０−ＴＯＰに接続されている。共通の配線６０−ＴＯＰは、サブアレイＳＵＢ１〜ＳＵＢ４のマルチプレクサ１２に接続されている。同様に、不良アドレス記憶回路１１−ＳＵＢ５  〜１１−ＳＵＢ８  の出力配線６０はそれぞれ、セレクタ６１を介して、共通の配線６０−ＢＯＴＴＯＭ  に接続されている。共通の配線６０−ＢＯＴＴＯＭ  は、サブアレイＳＵＢ５〜ＳＵＢ８のマルチプレクサ１２に接続されている。セレクタ６１はそれぞれ、転送タイミング信号ＦＤＸ（ＦＤＸ１〜ＦＤＸ４）が“Ｈ”レベルとなったとき、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  からの不良アドレス情報を、共通の配線６０−ＴＯＰ、６０−ＢＯＴＴＯＭ  に伝える。
【０１００】
このように、共通の配線６０−ＴＯＰ、６０−ＢＯＴＴＯＭ  によって、各サブアレイＳＵＢ１〜ＳＵＢ８のマルチプレクサ１２と各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  とが接続されている装置では、転送タイミング信号ＦＤＸ１〜ＦＤＸ４を一つずつ順に、“Ｈ”レベルにする。これにより、不良アドレス情報Ｆを、各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  から、各サブアレイＳＵＢ１〜ＳＵＢ８のリダンダンシ回路１３に転送できる。第２の関係を持つ装置の利点は、第１の関係を持つ装置に比べて配線６０の数を減らせることである。
【０１０１】
図１０は、不良アドレス記憶回路とサブアレイとの第３の関係を示す回路ブロック図である。
【０１０２】
図１０に示すように、各サブアレイＳＵＢ１〜ＳＵＢ８それぞれに対応して、不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  が設けられている。各サブアレイＳＵＢ１〜ＳＵＢ８にはそれぞれ、マルチプレクサ（ＭＵＸ）  １２、連想メモリを含むリダンダンシ回路（ＣＡＭ）  １３が設けられている。
【０１０３】
この第３の関係を持つ装置では、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  の全てで共通の配線６０−ＡＲＲＡＹを有している。不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  の出力配線６０はそれぞれ、セレクタ６１を介して、共通の配線６０−ＡＲＲＡＹに接続されている。共通の配線６０−ＡＲＲＡＹは、サブアレイＳＵＢ１〜ＳＵＢ８のマルチプレクサ１２に接続されている。セレクタ６１はそれぞれ、転送タイミング信号ＦＤＸ（ＦＤＸ１〜ＦＤＸ８）が“Ｈ”レベルとなったとき、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  からの不良アドレス情報を、共通の配線６０−ＡＲＲＡＹに伝える。
【０１０４】
このように、共通の配線６０−ＡＲＲＡＹによって、各サブアレイＳＵＢ１〜ＳＵＢ８のマルチプレクサ１２と各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  とが接続されている装置では、転送タイミング信号ＦＤＸ１〜ＦＤＸ８を一つずつ順に、“Ｈ”レベルにする。これにより、不良アドレス情報Ｆを、各不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  から、各サブアレイＳＵＢ１〜ＳＵＢ８のリダンダンシ回路１３に転送できる。第３の関係を持つ装置の利点は、第２の関係を持つ装置に比べて、配線６０の数を、さらに減らせることである。
【０１０５】
図１１は、不良アドレス記憶回路とサブアレイとの第４の関係を示す回路ブロック図である。
【０１０６】
図１１に示すように、各サブアレイＳＵＢ１〜ＳＵＢ８それぞれに対応して、不良アドレス記憶回路（ＦＵＳＥ）１１−ＳＵＢ１  〜１１−ＳＵＢ８  が設けられている。各サブアレイＳＵＢ１〜ＳＵＢ８にはそれぞれ、連想メモリを含むリダンダンシ回路（ＣＡＭ）  １３が設けられている。
【０１０７】
この第４の関係を持つ装置では、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  の全てで共通の配線６０−ＡＲＲＡＹを有している。不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  の出力配線６０はそれぞれ、セレクタ６１を介して、共通の配線６０−ＡＲＲＡＹに接続されている。共通の配線６０−ＡＲＲＡＹは、サブアレイＳＵＢ１〜ＳＵＢ８で共通のマルチプレクサ１２−ＡＲＲＡＹに接続されている。セレクタ６１はそれぞれ、転送タイミング信号ＦＤＸ（ＦＤＸ１〜ＦＤＸ８）が“Ｈ”レベルとなったとき、不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  からの不良アドレス情報を、共通の配線６０−ＡＲＲＡＹに伝える。マルチプレクサ１２−ＡＲＲＡＹには、転送タイミング信号ＦＤＸ０が供給される。転送タイミング信号ＦＤＸ０は、例えば転送タイミング信号ＦＤＸ１〜ＦＤＸ８のいずれか一つが“Ｈ”レベルとなったとき、“Ｈ”レベルとなる。
【０１０８】
このような共通の配線６０−ＡＲＲＡＹと、共通のマルチプレクサ１２−ＡＲＲＡＹとを有する第４の関係を持つ装置の利点は、第３の関係を持つ装置に比べて、マルチプレクサ１２の数を、減らせることである。
【０１０９】
次に、第２の実施形態に係るＤＲＡＭを説明する。
【０１１０】
この第２の実施形態は、リダンダンシ回路１３の回路規模を、より小さくしようとするものである。より具体的には、レジスタ回路３０の回路規模を、第１の実施形態のそれよりも小さくする。
【０１１１】
図１２は、第２の実施形態に係る装置が具備する不良アドレス記憶回路、リダンダンシ回路、ローデコーダの具体的な回路図である。ここでは、簡単のため、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒから、４本のワード線ＷＬ１  、ＷＬ２  、ＷＬ３  、ＷＬ４  、および１本のスペアワード線ＳＷＬ  を選択する回路を示す。以下、回路図にしたがって、その回路の構成および動作を説明する。
【０１１２】
図１２に示すように、第２の実施形態に係る装置が持つ不良アドレス記憶回路１１は、ローアドレスＡ０Ｒ  、Ａ１Ｒ  毎に設けられた、ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  と、スペアワード線を使用するかしないかの情報を記憶するヒューズ回路（ＦＵＳＥＳ）  を有している。
【０１１３】
まず、アドレスの置き換えに使用されるヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  は各々、抵抗２０、ヒューズ２１、およびゲートに転送タイミング信号ＦＤＸを受けるＮＭＯＳ２２を有している。ＮＭＯＳ２２のソースは、低電位電源Ｖｓｓ（例えば接地電位）に接続され、そのドレインは、ヒューズ２１の一端に接続されている。ヒューズ２１の他端は、抵抗２０の一端に接続され、この抵抗２０の他端は、高電位電源Ｖｄｄに接続されている。ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  に記憶される不良アドレス情報Ｆは、抵抗２０の一端とヒューズ２１の他端との相互接続点から抽出される。抽出された不良アドレス情報Ｆは、マルチプレクサ１２に供給される。
【０１１４】
また、ヒューズ回路（ＦＵＳＥＳ）  は、抵抗２０、ヒューズ２１、およびＮＭＯＳ２３を有している。ＮＭＯＳ２３のソースは、低電位電源Ｖｓｓ（例えば接地電位）に接続され、そのドレインは、ヒューズ２１の一端に接続されている。ヒューズ２１の他端は、抵抗２０の一端に接続され、この抵抗２０の他端は、高電位電源Ｖｄｄに接続されている。そのゲートは、抵抗２０の他端と高電位電源Ｖｄｄとの相互接続点に接続されている。ヒューズ回路（ＦＵＳＥＳ）  に記憶されるスペア使用情報Ｓは、抵抗２０の一端とヒューズ２１の他端との相互接続点から抽出される。抽出されたスペア使用情報Ｓは、スペアローデコーダ１７に供給される。
【０１１５】
マルチプレクサ１２は、ローアドレスＡ０Ｒ  、Ａ１Ｒ  毎に設けられた、マルチプレクス回路（ＭＵＸ０）、（ＭＵＸ１）を有している。これらのマルチプレクス回路（ＭＵＸ）  は各々、２つの入力、１つの入力を有し、転送タイミング信号ＦＤＸにしたがって、２つの入力のうちのいずれか１つを、その出力に伝える。いわゆる２：１マルチプレクス回路である。マルチプレクス回路（ＭＵＸ）  は、第１の実施形態と同様に、従来より知られている２：１マルチプレクス回路により構成されてよい。マルチプレクス回路（ＭＵＸ）  の一つの入力には、不良アドレス情報Ｆが供給され、他の入力には、ローアドレスＡＲが供給される。マルチプレクス回路（ＭＵＸ）  は、転送タイミング信号ＦＤＸが“Ｈ”レベルのとき、不良アドレス情報Ｆをその出力に伝え、転送タイミング信号ＦＤＸが“Ｌ”レベルのとき、ローアドレスＡＲをその出力に伝える。この第２の実施形態に係る装置では、マルチプレクス回路１２の出力は、内部アドレス線１９に接続される。
【０１１６】
リダンダンシ回路１３は、各ローアドレス対（Ａ０Ｒ，／Ａ０Ｒ）、（Ａ１Ｒ，／Ａ１Ｒ）毎に設けられた、連想メモリ回路（ＣＡＭ０）、（ＣＡＭ１）を有している。これらの連想メモリ回路（ＣＡＭ）  は各々、レジスタ回路３０、正相側書き込みゲート回路３１、比較回路３２、逆相側書き込みゲート回路３３を有している。
【０１１７】
この第２の実施形態に係る装置では、レジスタ回路３０は、レジスタ回路３０は、２つのインバータにより構成される、いわゆるクロスカップル型ラッチ回路により構成されている。なお、レジスタ回路３０は、基本的に、第１の出力と、この第１の出力の反転レベルを持つ第２の出力とを有するフリップフロップ型の回路でよい。
【０１１８】
正相側書き込みゲート回路３１は、正相側内部アドレス（ＡＲ）線１９とラッチ回路の正相側ノード４１との間に、電流通路を直列に接続し、ゲートに転送タイミング信号ＦＤＸを受ける一つのＮＭＯＳ４２により構成されている。
【０１１９】
比較回路３２は、３つのＮＭＯＳ４６、４７、４８により構成されている。まず、ＮＭＯＳ４６は、その電流通路の一端を正相側内部アドレス（ＡＲ）線１９に接続し、ゲートをラッチ回路の逆相側ノード４５に接続する。また、ＮＭＯＳ４７は、その電流通路の一端を逆相側内部アドレス（／ＡＲ）  線１９に接続し、他端をＮＭＯＳ４６の電流通路の他端に接続し、ゲートをラッチ回路の正相側ノード４１に接続する。さらにＮＭＯＳ４８は、その電流通路の一端を、電位ＭＡＴＣＨ  にサスペンドされている、リダンダンシ回路１３の出力ノードＮに接続し、他端を低電位電源Ｖｓｓに接続する。
【０１２０】
逆相側書き込みゲート回路３３は、逆相側内部アドレス（／ＡＲ）  線１９とラッチ回路の逆相側ノード４５との間に、電流通路を直列に接続し、ゲートに転送タイミング信号ＦＤＸを受ける一つのＮＭＯＳ４９により構成されている。
【０１２１】
スペアローデコーダ１７は、リダンダンシ回路１３の出力ノードＮに、一方の入力を接続し、他方の入力にスペア使用情報Ｓを受けるＮＡＮＤゲート５３と、このＮＡＮＤゲート５３の出力に入力を接続したインバータ５４とを有している。インバータ５４の出力は、スペアワード線ＳＷＬに供給される。また、ＮＡＮＤゲート５３の出力は、メインローデコーダ１５に供給される（即ち、信号／ＲＳＰである）。
【０１２２】
次に、その動作を説明する。
【０１２３】
図１３には、ローアドレスの論理と選択されるワード線との関係が示されている。また、図１４には、ヒューズの状態とスペアワード線（ＳＷＬ）  に置換されるワード線（ＷＬ）との関係が示されている。図１４では、ヒューズがブローされたヒューズ回路（ＦＵＳＥ）に“ｃｕｔ  ”、ヒューズがブローされていないヒューズ回路（ＦＵＳＥ）に“ｎｏ  ｃｕｔ”の符号を付す。
【０１２４】
まず、ワード線ＷＬ１を、スペアワード線ＳＷＬに置換する例を説明する。
【０１２５】
図１４に示すように、ワード線ＷＬ１を、スペアワード線ＳＷＬに置換するときには、図１２に示すヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  のヒューズ２１をブローせず、ヒューズ回路（ＦＵＳＥＳ）  のヒューズ２１をブローする。
【０１２６】
次に、転送タイミング信号ＦＤＸを“Ｈ”レベルとする。このとき、不良アドレス情報（Ｆ０）、（Ｆ１）、（Ｓ）  はそれぞれ、“Ｌ”、“Ｌ”、“Ｈ”のレベルとされて、不良アドレス記憶回路１１から出力される。これらの出力により、図１２に示す連想メモリ（ＣＡＭ０）、（ＣＡＭ１）のレジスタ回路３０それぞれには、ノード４１を“Ｌ”のレベルとする複写情報が保持／記憶される。これらの複写情報により、連想メモリ（ＣＡＭ０）、（ＣＡＭ１）のＮＭＯＳ４６はそれぞれ“オン”、ＮＭＯＳ４７はそれぞれ“オフ”となる。また、スペアローデコーダ１７のＮＡＮＤゲート５３の他方の入力に、“Ｈ”レベルが供給される。これにより、ＮＡＮＤゲート５３は、一方の入力に入力される出力ノードの電位レベルに応じて、その出力の電位レベルを変化させるようになる。つまり、ＮＡＮＤゲート５３が活性化されることで、スペアローデコーダ１７が活性状態となる。
【０１２７】
この状態で、ローアドレスＡ０Ｒ  、Ａ１Ｒ  をそれぞれ“Ｌ”レベルとするアドレスが入力されたとする。このとき、内部アドレス線１９に伝えられるローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒのレベルはそれぞれ、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”である。これらの論理により、連想メモリ（ＣＡＭ０）、（ＣＡＭ１）のＮＭＯＳ４８はそれぞれ“オフ”となる。この結果、連想メモリ（ＣＡＭ／０）  、（ＣＡＭ／１）  の比較回路３２はそれぞれ“非導通状態”となり、出力ノードＮの電位は、電位ＭＡＴＣＨ  のままとなる。スペアデコーダ１７のＮＡＮＤゲート５３は、電位ＭＡＴＣＨ  を“Ｈ”レベルとして検出する。これにより、信号／ＲＳＰは“Ｌ”レベルとなり、スペアデコーダ１７は、メインローデコーダ１５を非活性とする。これとともに、スペアワード線ＳＷＬを選択し、駆動する。
【０１２８】
また、上記の状態で、ローアドレスＡ０Ｒ  を“Ｈ”レベル、Ａ１Ｒ  を“Ｌ”レベルとするアドレスが入力されたとする。このとき、内部アドレス線１９に伝えられるローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒのレベルはそれぞれ、“Ｈ”、“Ｌ”、“Ｌ”、“Ｈ”である。これらの論理により、連想メモリ（ＣＡＭ０）、（ＣＡＭ１）のＮＭＯＳ４８はそれぞれ“オン”、“オフ”となる。この結果、連想メモリ（ＣＡＭ０）の比較回路３２が“導通状態”、連想メモリ（ＣＡＭ１）の比較回路３２が“非導通状態”となり、出力ノードＮの電位は、連想メモリ（ＣＡＭ０）の比較回路３２を通じて降下する。スペアローデコーダ１７のＮＡＮＤゲート５３は、この降下した電位を、“Ｌ”レベルとして検出する。これにより、信号／ＲＳＰは“Ｈ”レベルとなり、スペアデコーダ１７は、メインローデコーダ１５を活性とする。これとともに、スペアワード線ＳＷＬを選択しない。活性状態となったメインローデコーダ１５は、ローアドレスの論理にしたがって、ワード線ＷＬ２を選択する。
【０１２９】
また、ローアドレスＡ０Ｒ  を“Ｌ”レベル、Ａ１Ｒ  を“Ｈ”レベルとするアドレスが入力されたときには、上記の動作と同様に、連想メモリ（ＣＡＭ１）の比較回路３２が“導通状態”となり、信号／ＲＳＰは“Ｈ”レベルとなる。この結果、スペアデコーダ１７はメインローデコーダ１５を活性とするとともに、スペアワード線ＳＷＬを選択しない。メインローデコーダ１５は、ローアドレスの論理にしたがって、ワード線ＷＬ３を選択する。
【０１３０】
また、ローアドレスＡ０Ｒ  、Ａ１Ｒ  をともに“Ｈ”レベルとするアドレスが入力されたときには、連想メモリ（ＣＡＭ０）、（ＣＡＭ１）の比較回路３２がそれぞれ“導通状態”となり、信号／ＲＳＰは“Ｈ”レベルとなる。スペアデコーダ１７は、メインローデコーダ１５を活性とするとともに、スペアワード線ＳＷＬを選択しない。そして、メインローデコーダ１５は、ローアドレスの論理にしたがって、ワード線ＷＬ４を選択する。
【０１３１】
また、ワード線ＷＬ１に代えて、ワード線ＷＬ２、ＷＬ３、ＷＬ４のいずれかをスペアワード線ＳＷＬに置き換えるときには、図１４に示すようにヒューズをブローする。これにより、それぞれスペアワード線ＳＷＬに置き換えることができる。
【０１３２】
さらに、ワード線ＷＬの置き換えを行わないときには、図１４に示すようにヒューズ回路（ＦＵＳＥＳ）  のヒューズ２１をブローしない。このときには、スペア使用情報Ｓが“Ｌ”レベルとなる。これにより、スペアローデコーダ１７のＮＡＮＤゲート５３の他方の入力には、常に“Ｌ”レベルが供給されるようになり、ＮＡＮＤゲート５３の出力は、出力ノードＮの電位レベルに関わらず、常に“Ｈ”レベルに固定される。ＮＡＮＤゲート５３の出力が“Ｈ”レベルに固定されることで、信号／ＲＳＰは常に“Ｈ”レベルとなる。したがって、ローアドレスの論理にしたがって、メインローデコーダ１５がワード線ＷＬを選択するようになる。
【０１３３】
なお、ヒューズ回路（ＦＵＳＥＳ）  のヒューズ２１をブローしないときには、他のヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  のヒューズ２１はそれぞれ、ブローする／しないのいずれでも良い。
【０１３４】
上記第２の実施形態に係る装置が有するリダンダンシ回路１３によれば、連想メモリ（ＣＡＭ）  が、ローアドレス毎ではなく、ローアドレス対毎に設けられる。このため、図４に示した第１の実施形態に係る装置に比べて、連想メモリ（ＣＡＭ）  の数を半分に減らすことができる。特に連想メモリ（ＣＡＭ）  のレジスタ回路３０の数が半分になる。このため、リダンダンシ回路１３の回路規模が縮小され、図４に示した第１の実施形態に係る装置よりも、ＭＯＳＦＥＴの数を減らすことができ、チップにおける連想メモリ（ＣＡＭ）  を含むリダンダンシ回路１３の占有面積を、より小さくすることができる。
【０１３５】
さらに、連想メモリ（ＣＡＭ）  が減ることにより、図４に示した第１の実施形態に係る装置に比べて、不良アドレス記憶回路１１のヒューズ回路（ＦＵＳＥ）の数も減らすことができる。したがって、リダンダンシ回路１３と同様に、ヒューズ回路（ＦＵＳＥ）を含む不良アドレス記憶回路１１の占有面積も小さくすることができる。さらに、ヒューズ回路（ＦＵＳＥ）の数が減ることにより、微細化が難しいヒューズの数を、チップ上から減らすことができる。
【０１３６】
また、ヒューズ回路（ＦＵＳＥ）の数が減ることにより、不良アドレス情報Ｆの数も減る。このため、不良アドレス情報Ｆを、連想メモリ（ＣＡＭ）  に転送するための配線の数を減らすことができる。さらに、この配線の数が減ることで、不良アドレス情報Ｆを、例えば内部アドレス線１９に入力するマルチプレクス回路（ＭＵＸ）  の数も減らすことができる。
【０１３７】
これらのような利点により、第２の実施形態に係る装置は、第１の実施形態よりも、高集積化できる、という効果を得ることができる。
【０１３８】
次に、第３の実施形態に係るＤＲＡＭを説明する。
【０１３９】
この第３の実施形態は、不良アドレス記憶回路１１の回路規模を、小さくしようとするものである。具体的には、不良アドレス記憶回路１１を、複数のサブアレイで共有し、不良アドレス記憶回路１１の、特にヒューズ回路（ＦＵＳＥ）を削減し、１つのチップに設けられるヒューズの数を減らす。
【０１４０】
例えば図２を参照して説明した通り、従来より、大規模な記憶容量を持つ半導体メモリでは、セルアレイが、いくつかのサブアレイに分割される。このサブアレイは、半導体メモリにおいて、分割可能な任意の単位である。このようにいくつかのサブアレイに分割された半導体メモリでは、リダンダンシ回路、およびスペアロー（ワード線）／スペアカラム（ビット線）が、各サブアレイ毎に配置される。そして、不良なロー（ワード線）／不良なカラム（ビット線）の、スペアロー／スペアカラムへの置き換えは、サブアレイ毎に置き換えられる。これは、従来より一般に行われている置き換え方式である。例えば図３５に示すように、従来の特殊用途型の１８ＭＤＲＡＭでは、一つの２Ｍセルアレイが、横４×縦２＝計８個の２５６ｋサブアレイから構成されている。リダンダンシ回路（ＲＦＵＳＥ）  は各サブアレイ毎に設けられ、ヒューズは各サブアレイ毎に独立して配置される。図３５に示すセルアレイでは、計８組のヒューズ回路（以下ヒューズブロックという）が配置されることになる。さらにチップ全体では、８組×９＝７２個のヒューズブロックが配置される。
【０１４１】
このような典型的な置き換え方式を、この発明に利用した場合、例えば図８〜図１１に示す通り、ヒューズ回路を含む不良アドレス記憶回路１１−ＳＵＢ１  〜１１−ＳＵＢ８  がそれぞれ、サブアレイＳＵＢ１〜ＳＵＢ８に一つずつ設定される。
【０１４２】
しかし、サブアレイの数や、製品の開発段階（模索期にあるか成熟期にあるか）などによるばらつきはあるが、不良なロー／カラムが発生するサブアレイは、チップ全体の２０〜３０％程度である。他の７０〜８０％のサブアレイでは、不良なロー／カラムが発生しておらず、スペアロー／カラムは使用されていない。そして、これらのサブアレイでは、ヒューズ回路を含む不良アドレス記憶回路１１−ＳＵＢも使用されず、無駄である。
【０１４３】
そこで、第３の実施形態では、上記の事情に着目し、不良アドレス記憶回路１１−ＳＵＢを、サブアレイＳＵＢ１〜ＳＵＢ８に一つずつ設定せず、いくつかのサブアレイで共有させるようにした。これにより、不良アドレス記憶回路１１−ＳＵＢ数を削減する。
【０１４４】
図１５は、第３の実施形態に係る装置が持つ不良アドレス記憶回路とサブアレイとの関係を示す回路ブロック図である。
【０１４５】
図１５に示すように、セルアレイは、８つのサブアレイＳＵＢ１〜ＳＵＢ８から構成されている。第３の実施形態では不良アドレス記憶回路１１は、８つのサブアレイＳＵＢ１〜ＳＵＢ８に対して、一つだけ設けられている。
【０１４６】
不良アドレス記憶回路１１は、アドレス用のヒューズ回路（ＦＵＳＥＡ）  と、サブアレイ選択用のヒューズ回路（ＦＵＳＥＳ）  とを有している。アドレス用のヒューズ回路（ＦＵＳＥＡ）  は、第１、第２の実施形態に係る装置のヒューズ回路（ＦＵＳＥ）と同様に、不良アドレス情報Ｆを記憶する。また、サブアレイ選択用のヒューズ回路（ＦＵＳＥＳ）  は、８つのサブアレイＳＵＢ１〜ＳＵＢ８のうち、不良なワード線の、スペアワード線への置き換えを、どのサブアレイで行うかの置き換え情報Ｓを記憶する。つまり、置き換え情報Ｓは、置き換えを行うサブアレイを指定する情報である。これらのヒューズ回路（ＦＵＳＥＡ）  、（ＦＵＳＥＳ）  にはそれぞれ、転送タイミング信号ＳＦＤＸが供給される。転送タイミング信号ＳＦＤＸが例えば“Ｈ”レベルとなったとき、ヒューズ回路（ＦＵＳＥＡ）  、（ＦＵＳＥＳ）  はそれぞれ、不良アドレス情報Ｆ、置き換え情報Ｓを出力する。
【０１４７】
また、サブアレイＳＵＢ１〜ＳＵＢ８は各々、第１、第２の実施形態に係る装置と同様に、マルチプレクス回路（ＭＵＸ）  １２、連想メモリを含むリダンダンシ回路１３をそれぞれ有している。さらに第３の実施形態では、リダンダンシ回路１３が、アドレス用の連想メモリ部（ＣＡＭＡ）と、サブアレイ選択用の連想メモリ部（ＣＡＭＳ）とを有している。
【０１４８】
アドレス用の連想メモリ部（ＣＡＭＡ）は、第１、第２の実施形態の連想メモリ（ＣＡＭ）  と同様に、レジスタ回路のような書き換え可能なＲＡＭ回路を有する。ＲＡＭ回路には、アドレス用のヒューズ回路（ＦＵＳＥＡ）  から、不良アドレス情報Ｆが転送され、転送された不良アドレス情報を保持／記憶する。また、アドレス用の連想メモリ部（ＣＡＭＡ）には、ローアドレスＡＲが入力される。アドレス用の連想メモリ部（ＣＡＭＡ）は、メモリが動作している間、第１、第２の実施形態の連想メモリ（ＣＡＭ）  と同様に、入力されたローアドレスＡＲと、保持／記憶している不良アドレス情報Ｆとを比較し、入力されたローアドレスＡＲが不良ローを指定するものか否かを判断する。
【０１４９】
また、サブアレイ選択用の連想メモリ部（ＣＡＭＳ）は、書き換え不可能なＲＯＭ回路を有する。ＲＯＭ回路には、サブアレイ番号が書き込まれている。サブアレイ番号は各サブアレイ毎に付与され、各サブアレイ毎に異なった情報が使用される。サブアレイ選択用の連想メモリ部（ＣＡＭＳ）には、サブアレイ選択用のヒューズ回路（ＦＵＳＥＳ）  から、置き換え情報Ｓが入力される。サブアレイ選択用の連想メモリ部（ＣＡＭＳ）は、不良アドレス情報Ｆを連想メモリ部（ＣＡＭＡ）に転送するモードの間、入力された置き換え情報Ｓと、書き込まれているサブアレイ番号とを比較し、入力された置き換え情報Ｓが自身のサブアレイを指定するものか否かを判断する。さらにこの判断結果に応じて、連想メモリ部（ＣＡＭＳ）は、そのサブアレイ内に、ローカルな転送タイミング信号ＦＤＸを出力する。例えば連想メモリ部（ＣＡＭＳ）は、入力された置き換え情報Ｓが自身のサブアレイを指定するときのみ、ローカルな転送タイミング信号ＦＤＸを“Ｈ”レベルとし、それ以外は“Ｌ”レベルのままとする。ローカルな転送タイミング信号ＦＤＸは、そのサブアレイ内のマルチプレクス回路１２、アドレス用の連想メモリ部（ＣＡＭＡ）に供給される。“Ｈ”レベルのローカル転送タイミング信号ＦＤＸを受けているマルチプレクス回路１２は、不良アドレス情報Ｆを、アドレス用の連想メモリ部（ＣＡＭＡ）に供給する。そして、“Ｈ”レベルのローカル転送タイミング信号ＦＤＸを受けている連想メモリ部（ＣＡＭＡ）のＲＡＭ回路は書き込み不可能なモードから書き込み可能なモードになる。書き込み可能なモードとなったＲＡＭ回路には、不良アドレス情報Ｆが書き込まれる。
【０１５０】
反対に、“Ｌ”レベルのローカルな転送タイミング信号ＦＤＸを受けているマルチプレクス回路１２は、不良アドレス情報Ｆを、アドレス用の連想メモリ部（ＣＡＭＡ）に供給しない。さらに“Ｌ”レベルのローカル転送タイミング信号ＦＤＸを受けている連想メモリ部（ＣＡＭＡ）のＲＡＭ回路は書き込み不可能なモードのままである。
【０１５１】
このようにして、置き換え情報Ｓにより指定されたサブアレイのＲＡＭ回路にのみ、不良アドレス情報Ｆが書き込まれる。
【０１５２】
図１６は、図１５に示すリダンダンシ回路１３、ローデコーダの具体的な回路図、図１７は、図１５に示す不良アドレス記憶回路１１の具体的な回路図である。ここでは、簡単のため、１つの不良アドレス記憶回路により、８つのサブアレイのなかから１つを選択し、選択されたサブアレイにおいて、ローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒから、４本のワード線ＷＬ１  、ＷＬ２  、ＷＬ３  、ＷＬ４  、および１本のスペアワード線ＳＷＬ  を選択する回路を説明する。以下、回路図にしたがって、その回路の構成および動作を説明する。
【０１５３】
図１７に示すように、第３の実施形態に係る装置が持つ不良アドレス記憶回路１１は、アドレス用のヒューズ回路（ＦＵＳＥＡ）  と、サブアレイ選択用のヒューズ回路（ＦＵＳＥＳ）  とを有している。
【０１５４】
アドレス用のヒューズ回路（ＦＵＳＥＡ）  は、第２の実施形態と同様に、ローアドレスＡ０Ｒ  、Ａ１Ｒ  毎に設けられた、ヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）を含む。
【０１５５】
また、サブアレイ選択用のヒューズ回路（ＦＵＳＥＳ）  は、８つのサブアレイのなかから、１つのサブアレイを選ぶための、３つのヒューズ回路（ＦＵＳＥＳ０）、（ＦＵＳＥＳ１）、（ＦＵＳＥＳ２）を含む。
【０１５６】
まず、ヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）、（ＦＵＳＥＳ０）、（ＦＵＳＥＳ１）、（ＦＵＳＥＳ２）は各々、抵抗２０、ヒューズ２１、およびゲートに転送タイミング信号ＳＦＤＸを受けるＮＭＯＳ２４を有している。ＮＭＯＳ２４のソースは、低電位電源Ｖｓｓ（例えば接地電位）に接続され、そのドレインは、ヒューズ２１の一端に接続されている。ヒューズ２１の他端は、抵抗２０の一端に接続され、この抵抗２０の他端は、高電位電源Ｖｄｄに接続されている。ヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）に記憶される不良アドレス情報Ｆ０、Ｆ１はそれぞれ、抵抗２０の一端とヒューズ２１の他端との相互接続点から出力される。また、ヒューズ回路（ＦＵＳＥＳ０）、（ＦＵＳＥＳ１）、（ＦＵＳＥＳ２）に記憶される置き換え情報Ｓ０、Ｓ１、Ｓ２もそれぞれ、抵抗２０の一端とヒューズ２１の他端との相互接続点から出力される。
【０１５７】
ヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）から出力された不良アドレス情報Ｆ０、Ｆ１はそれぞれ、図１６に示すマルチプレクス回路（ＭＵＸ０）、（ＭＵＸ１）に供給される。また、ヒューズ回路（ＦＵＳＥＳ０）、（ＦＵＳＥＳ１）、（ＦＵＳＥＳ２）から出力された置き換え情報Ｓ０、Ｓ１、Ｓ２は、図１６に示すサブアレイ選択用の連想メモリ部（ＣＡＭＳ）に供給される。この連想メモリ部（ＣＡＭＳ）は、置き換え情報Ｓ０、Ｓ１、Ｓ２に対応した連想メモリ回路（ＣＡＭＳ０）  、（ＣＡＭＳ１）  、（ＣＡＭＳ２）  を有している。置き換え情報Ｓ０、Ｓ１、Ｓ２はそれぞれ、連想メモリ回路（ＣＡＭＳ０）  、（ＣＡＭＳ１）  、（ＣＡＭＳ２）  に供給される。連想メモリ回路（ＣＡＭＳ０）  〜（ＣＡＭＳ２）  は各々、サブアレイ番号が書き込まれたＲＯＭ回路７０、およびこのＲＯＭ回路７０に書き込まれたサブアレイ番号と、入力された置き換え情報Ｓ０、Ｓ１、Ｓ２とを比較する比較回路７１とを有する。比較回路７１は、置き換え情報線７２に電流通路の一端を接続するＮＭＯＳ７３と、反転置き換え情報線７２−ＩＮＶに電流通路の一端を接続し、その他端をＮＭＯＳ７３の電流通路の他端に接続するＮＭＯＳ７４と、出力ノードＮＳに電流通路の一端を接続し、その他端を低電位電源Ｖｓｓに接続し、ゲートをＮＭＯＳ７３、７４それぞれの電流通路の相互接続点に接続するＮＭＯＳ７５とを有している。出力ノードＮＳは、電位ＭＡＴＣＨＳにサスペンドされている。ＲＯＭ回路７０は、比較回路７１のＮＭＯＳ７３、７４のゲートに高電位電源Ｖｄｄ、低電位電源Ｖｓｓのいずれかを供給することで、情報を記憶する。つまり、連想メモリ部（ＣＡＭＳ）は、ＮＭＯＳ７３、７４へ入力する電源Ｖｄｄ、Ｖｓｓの８種類の組み合わせにより、サブアレイ番号を記憶する。図１８（Ａ）〜（Ｄ）にそれぞれ、サブアレイＳＵＢ１〜ＳＵＢ４のＲＯＭ回路７０を示す。同様に図１９（Ａ）〜（Ｄ）にそれぞれ、サブアレイＳＵＢ５〜ＳＵＢ８のＲＯＭ回路７０を示す。また、図２０にＲＯＭの内容とサブアレイ番号との関係を示す。
【０１５８】
さらに第３の実施形態に係る装置は、連想メモリ部（ＣＡＭＳ）の出力を保持／記憶する、置き換え情報レジスタ（ＳＲＥＧ）と、この置き換え情報レジスタ（ＳＲＥＧ）に保持／記憶された内容にしたがって、ローカルな転送タイミング信号ＦＤＸを発生させるローカル転送タイミング信号ジェネレータ（ＦＤＸＧＥＮ）とを有している。
【０１５９】
まず、レジスタ（ＳＲＥＧ）は、レジスタ回路８０と、連想メモリ部（ＣＡＭＳ）の出力を、転送タイミング信号ＳＦＤＸにしたがって、レジスタ回路８０に書き込む書き込みゲート回路８１とを有する。この第３の実施形態では、レジスタ回路８０は、２つのインバータにより構成される、いわゆるクロスカップル型ラッチ回路により構成されている。書き込みゲート回路８１は、出力ノードＮＳとラッチ回路の正相側ノード８２との間に、電流通路を直列に接続し、ゲートに転送タイミング信号ＳＦＤＸを受ける一つのＮＭＯＳ８３により構成されている。レジスタ（ＳＲＥＧ）の出力は、ラッチ回路の逆相側ノード８４から抽出される。逆相側ノード８４から抽出されたレジスタ（ＳＲＥＧ）の出力は、インバータにより反転された後、ＦＤＸ信号ジェネレータ（ＦＤＸＧＥＮ）およびスペアローデコーダ１７に供給される。
【０１６０】
また、ＦＤＸ信号ジェネレータ（ＦＤＸＧＥＮ）は、一方の入力に転送タイミング信号ＳＦＤＸを受け、他方の入力にレジスタ（ＳＲＥＧ）の反転出力を受けるＮＡＮＤゲート回路９１と、このＮＡＮＤゲート回路９１の出力に入力を接続したインバータ９２とにより構成されている。インバータ９２の出力は、マルチプレクス回路（ＭＵＸ０）、（ＭＵＸ１）、連想メモリ回路（ＣＡＭＡ０）  、（ＣＡＭＡ１）  に供給される。（即ち、ローカルな転送タイミング信号ＦＤＸである。）
他の構成については、第２の実施形態と同様であるので、その説明は省略する。
【０１６１】
次に、その動作を説明する。
【０１６２】
図２１には、ヒューズの状態と選択されるサブアレイとの関係が示されている。また、図２２には、ローアドレスの論理と選択されるワード線（ＷＬ）との関係が示されている。また、図２３には、ヒューズの状態と、スペアワード線（ＳＷＬ）  に置換されるワード線（ＷＬ）との関係が示されている。図２１および図２３では、ヒューズがブローされたヒューズ回路（ＦＵＳＥＡ）  、（ＦＵＳＥＳ）  に“ｃｕｔ  ”、ヒューズがブローされていないヒューズ回路（ＦＵＳＥＡ）  、（ＦＵＳＥＳ）  に“ｎｏ  ｃｕｔ”の符号を付す。以下では、８つのサブアレイＳＵＢ１〜ＳＵＢ８のうち、サブアレイ（ＳＵＢ７）を選択し、サブアレイ（ＳＵＢ７）のワード線ＷＬ１を、スペアワード線ＳＷＬに置換する例を説明する。
【０１６３】
図２１に示すように、サブアレイ（ＳＵＢ７）を選択するときには、図１７に示すヒューズ回路（ＦＵＳＥＳ０）のヒューズ２１をブローせず、ヒューズ回路（ＦＵＳＥＳ１）、（ＦＵＳＥＳ２）それぞれのヒューズ２１をブローする。さらにワード線ＷＬ１をスペアワード線ＳＷＬに置き換えるときには、図１７に示すヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）それぞれのヒューズ２１をブローしない。
【０１６４】
次に、転送タイミング信号ＳＦＤＸを“Ｈ”レベルとする。このとき、不良アドレス情報（Ｆ０）、（Ｆ１）はそれぞれ“Ｌ”レベル、置き換え情報（Ｓ２）、（Ｓ１）、（Ｓ０）はそれぞれ、“Ｈ”、“Ｈ”、“Ｌ”のレベルとされて、不良アドレス記憶回路１１から出力される。これらの出力により、まず、サブアレイ選択用の連想メモリ（ＣＡＭＳ２）  、（ＣＡＭＳ１）  、（ＣＡＭＳ０）  にはそれぞれ、置き換え情報線７２を“Ｈ”、“Ｈ”、“Ｌ”とする信号が入力される。これらの入力により、図１６に示すサブアレイＳＵＢ７の連想メモリ部（ＣＡＭＳ）の連想メモリ（ＣＡＭＳ２）  、（ＣＡＭＳ１）  、（ＣＡＭＳ０）  のＮＭＯＳ７５はそれぞれオフする。このため、サブアレイＳＵＢ７の連想メモリ部（ＣＡＭＳ）の出力ノードＮＳは電位ＭＡＴＣＨＳ、即ち“Ｈ”レベルとなる。また、他のサブアレイＳＵＢ１〜ＳＵＢ６、ＳＵＢ８の連想メモリ部（ＣＡＭＳ）では、連想メモリ（ＣＡＭＳ２）  、（ＣＡＭＳ１）  、（ＣＡＭＳ０）  のうち、少なくとも１つのＮＭＯＳ７５がオンする。このため、サブアレイＳＵＢ７以外の連想メモリ部（ＣＡＭＳ）の出力ノードＮＳはそれぞれ、電位ＭＡＴＣＨＳから降下し、その出力ノードＮＳが“Ｌ”レベルとなる。これにより、サブアレイ（ＳＵＢ７）のレジスタ（ＳＲＥＧ）のみ、逆相側ノード８４を“Ｌ”レベルとする置き換え情報が記憶される。サブアレイＳＵＢ７のＦＤＸ信号ジェネレータ（ＦＤＸＧＥＮ）は、逆相側ノード８４を“Ｌ”レベルとする置き換え情報により、“Ｈ”レベルの転送タイミング信号ＦＤＸを出力する。また、他のサブアレイＳＵＢ１〜ＳＵＢ６、ＳＵＢ８のＦＤＸ信号ジェネレータ（ＦＤＸＧＥＮ）は、逆相側ノード８４を“Ｈ”レベルとする置き換え情報により、“Ｌ”レベルの転送タイミング信号ＦＤＸを出力する。これにより、８つのサブアレイのなかから、サブアレイＳＵＢ７が選ばれ、ここに“Ｈ”レベルの転送タイミング信号ＦＤＸが発生される。
【０１６５】
また、マルチプレクサ１２にはそれぞれ、マルチプレクス回路（ＭＵＸ０）、（ＭＵＸ１）それぞれの不良アドレス情報側の入力を、“Ｌ”レベルとする信号が入力される。サブアレイＳＵＢ７のマルチプレクサ１２は、“Ｈ”レベルの転送タイミング信号ＦＤＸを受けているので、不良アドレス情報側の入力に入力された信号が、内部アドレス線１９に伝えられる。他のサブアレイＳＵＢ１〜ＳＵＢ６、ＳＵＢ８のマルチプレクサ１２は、反対に“Ｌ”レベルの転送タイミング信号ＦＤＸを受けている。これらのマルチプレクサ１２ではそれぞれ、不良アドレス情報側の入力に入力された信号が、内部アドレス線１９に伝えられない。
【０１６６】
サブアレイＳＵＢ１〜ＳＵＢ８のうち、サブアレイＳＵＢ７の連想メモリ部（ＣＡＭＡ）には、ヒューズ回路（ＦＵＳＥＡ０）、（ＦＵＳＥＡ１）から不良アドレス情報（Ｆ０）、（Ｆ１）が転送される。そして、連想メモリ（ＣＡＭＡ０）  、（ＣＡＭＡ１）  のレジスタ回路３０それぞれに、ノード４１を“Ｌ”レベルとする複写情報が保持／記憶される。これらの複写情報により、連想メモリ（ＣＡＭＡ０）  、（ＣＡＭＡ１）  のＮＭＯＳ４６はそれぞれ“オン”、ＮＭＯＳ４７はそれぞれ“オフ”となる。
【０１６７】
また、サブアレイＳＵＢ７のスペアローデコーダ１７では、そのＮＡＮＤゲート５３の他方の入力に、レジスタ（ＳＲＥＧ）の出力の反転値、即ち“Ｈ”レベルが供給される。これにより、第２の実施形態と同様に、スペアローデコーダ１７が活性状態となる。一方、他のサブアレイＳＵＢ１〜ＳＵＢ６、ＳＵＢ８のスペアローデコーダ１７ではそれぞれ、そのＮＡＮＤゲート５３の他方の入力に、レジスタ（ＳＲＥＧ）の出力の反転値、即ち“Ｌ”レベルが供給される。これにより、スペアローデコーダ１７が非活性状態となる。
【０１６８】
この状態で、ローアドレスＡ０Ｒ  、Ａ１Ｒ  をそれぞれ“Ｌ”レベルとするアドレスが入力されたとする。このとき、内部アドレス線１９に伝えられるローアドレスＡ０Ｒ  、／Ａ０Ｒ、Ａ１Ｒ  、／Ａ１Ｒのレベルはそれぞれ、“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”である。これらの論理により、サブアレイＳＵＢ７の連想メモリ（ＣＡＭＡ０）  、（ＣＡＭＡ１）  のＮＭＯＳ４８はそれぞれ“オフ”となる。この結果、連想メモリ（ＣＡＭＡ０）  、（ＣＡＭＡ１）  の比較回路３２はそれぞれ“非導通状態”となり、出力ノードＮの電位は、電位ＭＡＴＣＨ  のままとなる。スペアローデコーダ１７のＮＡＮＤゲート５３は、電位ＭＡＴＣＨ  を“Ｈ”レベルとして検出する。これにより、第２の実施形態と同様に、信号／ＲＳＰは“Ｌ”レベルとなり、スペアローデコーダ１７は、メインローデコーダ１５を非活性とする。これとともに、スペアワード線ＳＷＬを選択し、駆動する。
【０１６９】
ローアドレスＡ０Ｒ  、Ａ１Ｒ  の他の状態のときの動作は、第２の実施形態と同様であるので、その説明は省略する。
【０１７０】
このように、第３の実施形態に係る装置では、サブアレイ毎に、サブアレイ選択用の連想メモリ部（ＣＡＭＳ）を有することにより、１つの不良アドレス記憶回路１１を、いくつかのサブアレイで共有することができる。これにより、不良アドレス記憶回路１１の回路規模を縮小できる。特に不良アドレス記憶回路１１のヒューズ回路（ＦＵＳＥ）の数を削減でき、記憶容量が大規模化されても、１つのチップに設けらるヒューズの数が減る。これにより、第１、第２の実施形態のように不良アドレス記憶回路１１を有する装置において、より高集積化に適した構成を得ることができる。
【０１７１】
次に、この発明の第４の実施形態を説明する。
【０１７２】
この第４の実施形態は、不良アドレス記憶回路１１からリダンダンシ回路１３への不良アドレス情報の転送方式の、他の例である。
【０１７３】
第１〜第３の実施形態ではそれぞれ、不良アドレス情報を、不良アドレス記憶回路１１からリダンダンシ回路１３のレジスタ回路３０へ、内部アドレス線１９を介して転送した。
【０１７４】
この第４の実施形態は、不良アドレス情報を、不良アドレス記憶回路１１からリダンダンシ回路１３のレジスタ回路３０へ、シフトレジスタ回路を用いて、転送する。
【０１７５】
図２４は、この発明の第４の実施形態に係る半導体集積回路装置のリダンダンシ回路、不良アドレス記憶回路、およびシフトレジスタ回路を示す回路図、図２５は、転送動作を示す動作波形図である。
【０１７６】
まず、図２４および図２５を参照しながら、シフトレジスタ回路９１をもちいて、不良アドレス記憶回路１１に記憶された不良アドレス情報を、リダンダンシ回路１３のレジスタ回路３０（Ｒ０、Ｒ１、Ｒ２）に転送させる動作について説明する。
【０１７７】
まず、図２５に示すように、信号φ１、φ２をともに“Ｈ”レベルとし、データセット信号Ｄａｔａ  Ｓｅｔを“Ｌ”レベルとしておく。これにより、図２４に示すシフトレジスタ回路の各ノードＦ０、Ｆ１、Ｆ２をそれぞれ“Ｈ”レベルに初期化する。次いで、信号φ１、φ２をそれぞれ“Ｌ”レベルとした後、信号Ｄａｔａ  Ｓｅｔを“Ｈ”レベルとし、ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  、（ＦＵＳＥＳ）  からそれぞれ不良アドレス情報を各ノードＦ０、Ｆ１、Ｆ２に読み出す。
【０１７８】
ヒューズ回路（ＦＵＳＥ０）  のヒューズがブローされていない時（“Ｎｏ  Ｃｕｔ”）には、ノードＦ０は“Ｌ”レベルに遷移する。反対にヒューズ回路（ＦＵＳＥ０）  のヒューズがブローされている時（“Ｃｕｔ  ”）には、ノードＦ０は“Ｈ”レベルを維持する。ヒューズ回路（ＦＵＳＥ１）  、（ＦＵＳＥＳ）  もそれぞれ同様であり、ヒューズがブローされていない時（“Ｎｏ  Ｃｕｔ”）には、ノードＦ１、Ｆ２はそれぞれ“Ｌ”レベルに遷移し、ヒューズがブローされている時（“Ｃｕｔ  ”）には、ノードＦ１、Ｆ２はそれぞれ“Ｈ”レベルを維持する。このようにして、各ノードＦ０、Ｆ１、Ｆ２にそれぞれ、ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  、（ＦＵＳＥＳ）  に記憶されたデータをセットする。次いで、信号Ｄａｔａ  Ｓｅｔを“Ｌ”レベルとし、各ノードＦ０、Ｆ１、Ｆ２を、電気的にフローティングの状態にする。
【０１７９】
なお、図２５では、ヒューズ回路（ＦＵＳＥ０）  、（ＦＵＳＥ１）  、（ＦＵＳＥＳ）  がそれぞれ、“Ｃｕｔ  ”、“Ｎｏ  Ｃｕｔ”、“Ｃｕｔ  ”である時の転送の例を示している。
【０１８０】
各ノードＦ０、Ｆ１、Ｆ２を、電気的にフローティングの状態にした後、信号φ１、φ２を、２相クロックのようにトグルさせる。これによりノードＦ０にセットされたデータは、ノードＦ１、ノードＦ２の順でシフトされていき、最後にレジスタ回路３０（Ｒ０）にシフトされて、ここに記憶される。同様に、ノードＦ１にセットされたデータは、ノードＦ２、レジスタ回路３０（Ｒ０）の順でシフトされていき、最後にレジスタ回路３０（Ｒ１）にシフトされて、ここに記憶される。同様に、ノードＦ２にセットされたデータは、レジスタ回路３０（Ｒ０）、レジスタ回路３０（Ｒ１）の順でシフトされていき、最後にレジスタ回路３０（Ｒ２）にシフトされて、ここに記憶される。
【０１８１】
図２６に、第４の実施形態に係る装置におけるローアドレスの論理と選択されるワード線との関係を示す。また、図２７に、第４の実施形態に係る装置におけるヒューズの状態と置換されるワード線との関係を示す。
【０１８２】
図２６および図２７に示すように、第４の実施形態に係る装置のローアドレスの論理と選択されるワード線との関係、およびヒューズの状態と置換されるワード線との関係は、第２の実施形態に係る装置と同様である。
【０１８３】
さらに第４の実施形態では、リダンダンシ回路１３とスペアデコーダ１７との接続方式に、第１〜第３の実施形態とは異なった接続方式が採用されている。
【０１８４】
つまり、第１〜第３の実施形態では、リダンダンシ回路１３とスペアデコーダ１７とが、電位ＭＡＴＣＨ  にサスペンドされた配線を介して接続される構成である。これに対して、第４の実施形態では、リダンダンシ回路１３とスペアデコーダ１７とが、２つの比較回路３２の出力がそれぞれ入力されるＮＡＮＤゲート回路９２を介して接続される構成である。
【０１８５】
このように、リダンダンシ回路１３に含まれた複数の比較回路３２それぞれの出力を論理ゲート回路に入力し、この論理ゲート回路の出力をスペアデコーダ１７に入力するようにしても良い。
【０１８６】
次に、この発明の第５の実施形態を説明する。
【０１８７】
この第５の実施形態は、不良アドレス記憶回路１１に含まれているヒュ−ズの配置に関している。
【０１８８】
この発明に係る半導体集積回路装置では、リダンダンシ回路１３とは別に、不良アドレス情報を記憶する不良アドレス記憶回路１１を、チップの中に有している。不良アドレス記憶回路１１は、不良アドレス情報を記憶したＰＲＯＭ回路を有する。ＰＲＯＭ回路が有するＰＲＯＭ素子は、ヒューズ、例えばレーザーブローヒューズ、あるいは電流溶断型のヒューズである。
【０１８９】
ヒューズは、しきい値可変型のトランジスタなど、他のＰＲＯＭ素子に比べて、書き込み回路を必要としない分、素子数を削減できる。反面、ヒューズは、非常に大きなスペースを必要とし、また、配線不可能な領域を発生させ、配線レイアウトを困難にする、などの事情がある。
【０１９０】
このような事情を解消するために、不良アドレス記憶回路１１のヒューズ２１は、従来のようにセルアレイの中の領域やメモリ周辺回路の近くの領域に配置するのではなく、これらの領域から離れた場所に配置するようにしている。例えば第１の実施形態では、不良アドレス記憶回路１１のヒューズ２１を、パッド４が配置される領域５の近くや、チップの縁に配置した。このような領域は、セルアレイの中の領域などに比べて、集積回路を構成するトランジスタ等の回路素子が少なくなっている領域である。このような領域では、面積的に余裕があり、ヒューズの配置を工夫することが可能である。
【０１９１】
そこで、第５の実施形態は、従来に比べて、レーザによりブローされるヒューズの配置において、ブローミスが発生し難くなる、ヒューズの配置を実現することを目的としている。
【０１９２】
図２８は、この発明の第５の実施形態に係る半導体集積回路装置のリダンダンシ用のヒューズとレーザビームの移動方向との関係を示す図、図２９は図２８のリダンダンシ用のヒューズの拡大図、図３０は従来の半導体集積回路装置のリダンダンシ用のヒューズとレーザビームの移動方向との関係を示す図、図３１は図３０のリダンダンシ用のヒューズの拡大図である。
【０１９３】
図２８および図２９に示すように、パッド４は、ボンディングワイヤなどがボンディングされるところであり、パッド４どうしは、ある程度の間隔“ｄ”をとって配置される。
【０１９４】
また、パッド４は、電源用、入／出力用、アドレス入力用、ローアドレスストローブ信号（  ／ＲＡＳ）、カラムアドレスストローブ信号（  ／ＣＡＳ）などの制御信号用など、ある程度の数が必要である。したがって、パッド４の列の長さは、充分に長い。また、パッド４の周辺は、セルアレイの中の領域やメモリ周辺回路の近くの領域に比べ、配線の数も格段に少なくなる。このため、不良アドレス記憶回路１１、特にヒューズ２１をパッド４の列の周辺に配置することによって、ヒューズ２１を配置するのに際し、レイアウト上の制約が少なくなる、という利点がある。さらには、ヒューズ２１の周囲に充分なスペースを確保でき、ヒューズ２１毎に、図４０に示したフローティングのウェル１８４も設け易くなる、という利点もある。
【０１９５】
なお、不良アドレス記憶回路１１からの不良アドレス情報の転送は、メモリ動作の前に一回だけ行なえば良く、スピードを要求されない。したがって、不良アドレス記憶回路１１は、ローデコーダ（Ｒ／Ｄ）  から遠く離れたパッド４の周辺に配置することが可能である。
【０１９６】
さらに、第５の実施形態では、パッド４の列に沿って、ヒューズ２１を配置する上で、以下に説明する工夫を、さらに施している。その工夫とは、図２８、図２９に示すように、ヒューズ２１の長軸方向（ブローされる部分が延びる方向）をレ−ザの移動方向１７０に一致させて、ヒューズ２１を一列に並べることである。ヒューズ２１の配置に関した従来例を図３０、図３１に示す。従来例では、ヒューズ２１の長軸方向が、レ−ザの移動方向１７０に直交されて一列に並べられる。これは、ヒューズ２１が、デコーダの傍らに配置されているために、ヒューズ２１の列をコンパクトにしたい要求があるためである。図３０、図３１に示すヒューズ配置では、ヒューズ２１の列がコンパクトになるのであるが、反面、レ−ザの移動方向１７０に、ヒューズ２１のブローされる部分の幅“ｄ１”、およびブローされる部分間の距離“ｄ０”が互いに微細になるため、レーザーが過剰に移動してしまうと、ブローされたヒューズに隣接した他のヒューズまで傷つけてしまう、いわゆるミスブローが発生する。ミスブローが発生すれば、その製品の救済は、もはや不可能であるので、歩留りが低下する。このため、ブロー位置は、非常に高い精度で合わせなければならない。ブロー位置を、高い精度で合わせるためには、比較的長い時間を要する。したがって、ブロー工程の高速化が妨げられ、生産効率が落ちる。
【０１９７】
このような問題を解消できるのが、図２８、図２９に示すヒューズ配置である。この配置によれば、ヒューズ２１のブローされる部分の幅“ｄ１”、およびブローされる部分間の距離“ｄ０”を、互いに離すことができるので、レーザーが過剰に移動しても、ミスブローは起こり難くなる。また、ブロー位置の合わせ精度は、図３０、３１に示す装置ほど要求されない。よって、ブロー工程の高速化が可能であり、生産効率も、図３０、図３１に示す装置に比べて高めることができる。
【０１９８】
なお、この発明に係るＤＲＡＭでは、その不良セルのアドレスを検知するテストは、転送タイミング信号ＦＤＸを“Ｌ”レベルとして行う。テストにより得られた不良アドレス情報は、テスト中、テスタに随時記録される。ヒューズ２１は、記録された不良アドレス情報にしたがってブローされ、不良アドレス情報は、不良アドレス記憶回路１１にプログラムされる。
【０１９９】
次に、この発明の第６の実施形態を説明する。
【０２００】
図３２は、第６の実施形態に係る６４ＭＤＲＡＭの平面図、図３３は、図３２に示す１６Ｍコアの近傍を拡大して示した平面図である。
【０２０１】
なお、不良アドレス記憶回路１１の特にヒューズ２１が配置される領域は、チップの縁ばかりでなく、センターパッド方式が採用されているＤＲＡＭにおいては、例えば図３２、図３３に示すように、チップ２０１のセンターに存在するパッド配置領域２０５に配置するように変形されても良い。図３２、図３３では、ヒューズ２１が配置される領域を、参照符号“ＲＦＵＳＥ”により示している。図３２、図３３において、参照符号２０２は、６４ＭＤＲＡＭの１Ｍブロックを示している。
【０２０２】
また、特に図３３に示すように、連想メモリを含むリダンダンシ回路１３が配置される領域は、ローデコーダ（Ｒ／Ｄ  ）の一つ一つに設定しなくても、互いに隣接する二つのローデコーダ（Ｒ／Ｄ  ）の間に共有の領域として設定するようにしても良い。このように、リダンダンシ回路１３が配置される領域を、互いに隣接する複数のローデコーダ（Ｒ／Ｄ  ）で共有することで、リダンダンシ回路１３が配置される領域をチップ上から減らすことができる。
【０２０３】
また、第６の実施形態では、特に図３３に示すように、ローデコーダ（Ｒ／Ｄ  ）２つ毎に、リダンダンシ回路１３が配置される領域と、配置されない領域とが繰り返し出現するパターンとなっている。このようなパターンは、チップ面積の縮小という効果は低いが、リダンダンシ回路１３が配置されない領域には、他の回路を配置することができる。この領域には、例えば  ＤＲＡＭの高度機能化のために、新たな回路を設定する必要が生じた時など、この新しい回路を配置できる。
【０２０４】
このように、第６の実施形態が有する配置パターンは、チップ面積を増加させることなく、新たな回路を搭載できる、という効果を有する。
【０２０５】
【発明の効果】
以上説明したように、この発明によれば、不良アドレス情報を、揮発性記憶回路により記憶するリダンダンシ回路を有する半導体集積回路装置において、より実用的な構成を持ち、不良アドレス情報を記憶するヒューズを、不良アドレス記憶回路に、ミスブローが発生する可能性を少なくして設けることができる半導体集積回路装置を提供できる。
【０２０６】
また、上記揮発性記憶回路へ与える基本情報を記憶しておく回路の規模を小さくでき、さらなる高集積化に適した構成を持つ半導体集積回路装置を提供できる。
【０２０９】
また、半導体チップに、不良アドレス記憶回路を集積回路の高集積化、配線の多層化を妨げずに設けることができる半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係る半導体集積回路装置の平面図。
【図２】図２は図１に示す２Ｍセルアレイの平面図。
【図３】図３は図１に示す２５６ｋサブアレイとその周辺を示す図で、（Ａ）図はその構成を示す構成図、（Ｂ）図はアドレスバッファを示す図、（Ｃ）図は不良アドレス記憶回路を示す図。
【図４】図４はこの発明の第１の実施形態に係る半導体集積回路装置のリダンダンシ回路および不良アドレス記憶回路を示す回路図。
【図５】図５はローアドレスの論理と選択されるワード線との関係を示す図。
【図６】図６はヒューズの状態と置換されるワード線との関係を示す図。
【図７】図７はこの発明の第１の実施形態に係るリダンダンシ回路の構造を示す図で、（Ａ）図はリダンダンシ回路とその近傍の平面図、（Ｂ）図は（Ａ）図中の７Ａ−７Ａ線に沿う断面図。
【図８】図８はこの発明の第１の実施形態に係る半導体集積回路装置の不良アドレス記憶回路とサブアレイとの第１の関係を示すブロック図。
【図９】図９はこの発明の第１の実施形態に係る半導体集積回路装置の不良アドレス記憶回路とサブアレイとの第２の関係を示すブロック図。
【図１０】図１０はこの発明の第１の実施形態に係る半導体集積回路装置の不良アドレス記憶回路とサブアレイとの第３の関係を示すブロック図。
【図１１】図１１はこの発明の第１の実施形態に係る半導体集積回路装置の不良アドレス記憶回路とサブアレイとの第４の関係を示すブロック図。
【図１２】図１２はこの発明の第２の実施形態に係る半導体集積回路装置のリダンダンシ回路および不良アドレス記憶回路を示す回路図。
【図１３】図１３はローアドレスの論理と選択されるワード線との関係を示す図。
【図１４】図１４はヒューズの状態と置換されるワード線との関係を示す図。
【図１５】図１５はこの発明の第３の実施形態に係る半導体集積回路装置の不良アドレス記憶回路とサブアレイとの関係を示すブロック図。
【図１６】図１６はこの発明の第３の実施形態に係る半導体集積回路装置のリダンダンシ回路を示す回路図。
【図１７】図１７はこの発明の第３の実施形態に係る半導体集積回路装置の不良アドレス記憶回路を示す回路図。
【図１８】図１８（Ａ）〜（Ｄ）はそれぞれ、この発明の第３の実施形態に係る半導体集積回路装置のＲＯＭ回路を示す回路図。
【図１９】図１９（Ａ）〜（Ｄ）はそれぞれ、この発明の第３の実施形態に係る半導体集積回路装置のＲＯＭ回路を示す回路図。
【図２０】図２０はＲＯＭの内容とサブアレイ番号との関係を示す図。
【図２１】図２１はヒューズの状態と選択されるサブアレイとの関係を示す図。
【図２２】図２２はローアドレスの論理と選択されるワード線との関係を示す図。
【図２３】図２３はヒューズの状態と置換されるワード線との関係を示す図。
【図２４】図２４はこの発明の第４の実施形態に係る半導体集積回路装置のリダンダンシ回路、不良アドレス記憶回路、および転送回路を示す回路図。
【図２５】図２５はこの発明の第４の実施形態に係る半導体集積回路装置の転送動作を示す動作波形図。
【図２６】図２６はローアドレスの論理と選択されるワード線との関係を示す図。
【図２７】図２７はヒューズの状態と置換されるワード線との関係を示す図。
【図２８】図２８はこの発明の第５の実施形態に係る半導体集積回路装置のリダンダンシ用のヒューズとレーザビームの移動方向との関係を示す図。
【図２９】図２９は図２８のリダンダンシ用のヒューズの拡大図。
【図３０】図３０は従来の半導体集積回路装置のリダンダンシ用のヒューズとレーザビームの移動方向との関係を示す図。
【図３１】図３１は図３０のリダンダンシ用のヒューズの拡大図。
【図３２】図３２はこの発明の第６の実施形態に係る半導体集積回路装置の平面図。
【図３３】図３３は図３２に示す１６Ｍコアブロックの平面図。
【図３４】図３４は従来の半導体集積回路装置の平面図。
【図３５】図３５は図３４に示す２Ｍセルアレイの平面図。
【図３６】図３６は図３４に示す２５６ｋサブアレイとその周辺を示す図で、（Ａ）図はその構成を示す構成図、（Ｂ）図はアドレスバッファを示す図。
【図３７】図３７は従来のリダンダンシ回路を示す回路図。
【図３８】図３８はローアドレスの論理と選択されるワード線との関係を示す図。
【図３９】図３９はヒューズの状態と置換されるワード線との関係を示す図。
【図４０】図４０は従来のリダンダンシ回路の構造を示す図で、（Ａ）図はリダンダンシ回路とその近傍の平面図、（Ｂ）図は（Ａ）図中の４０Ｂ−４０Ｂ  線に沿う断面図。
【図４１】図４１は他の従来の半導体集積回路装置を示す図。
【符号の説明】
１…チップ、
２…２Ｍセルアレイ、
３…１Ｍセルアレイ、
４…パッド、
５…パッドが配置される領域、
６…２５６ｋサブアレイ、
７…センスアンプ、イコライザ、カラムゲートが配置される領域、
８…ローデコーダ、リダンダンシ回路が配置される領域、
１１…不良アドレス記憶回路、
１２…マルチプレクス回路、
１３…リダンダンシ回路、
１４…アドレスバッファ、
１５…メインローデコーダ、
１６…正規の部分、
１７…スペアローデコーダ、
１８…予備の部分、
１９…内部アドレス線、
２０…抵抗、
２１…ヒューズ、
２２…ＮＭＯＳ、
２４…ＮＭＯＳ、
３０…レジスタ回路、
３１…書き込みゲート回路（正相側書き込みゲート回路）、
３２…比較回路、
３３…逆相側書き込みゲート回路、
６０…配線、
６１…セレクタ、
７０…ＲＯＭ回路、
７１…比較回路、
７２…置き換え情報線、
８０…レジスタ回路、
８１…書き込みゲート回路、
１８１…Ｐ型シリコン基板、
１８２…Ｐ型ウェル、
１８３…Ｎ型ウェル、
２０１…チップ、
２０２…１Ｍブロック、
２０４…パッド、
２０５…パッドが配置される領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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