(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間に形成されたチャネル領域と、
前記チャネル領域上に形成され、量子力学的に電子が直接トンネルする第１の絶縁層と、
前記第１の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第２の絶縁層と、
前記第２の絶縁層上に形成され、量子力学的に電子が直接トンネルする第３の絶縁層と、
前記第３の絶縁層上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された制御電極とを具備し、
前記トラップ準位のエネルギーレベルが、前記チャネル領域における伝導帯端のエネルギーレベルより低く、かつ書き込み時及び消去時に前記第１乃至第３の絶縁膜に係る電界が一定となることを特徴とする半導体記憶素子。
【請求項２】
半導体層と、
前記半導体層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間に形成されたチャネル領域と、
前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルする第１の絶縁層と、
前記第１の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第２の絶縁層と、
前記第２の絶縁層上に形成され、量子力学的に正孔が直接トンネルする第３の絶縁層と、
前記第３の絶縁層上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された制御電極とを具備し、
前記トラップ準位のエネルギーレベルが、前記チャネル領域における価電子帯端のエネルギーレベルよりも高く、かつ書き込み時及び消去時に前記第１乃至第３の絶縁膜に係る電界が一定となることを特徴とする半導体記憶素子。
【請求項３】
前記第２の絶縁層中における前記原子間結合の欠陥の面密度１×１０１２ｃｍ−２以上であることを特徴とする請求項１或いは請求項２記載の半導体記憶素子。
【請求項４】
前記電荷蓄積部が、粒径２０ｎｍ以下の電荷蓄積微粒子であることを特徴とする請求項１或いは請求項２記載の半導体記憶素子。
【請求項５】
前記電荷蓄積部が、原子間結合の欠陥によるトラップ準位を具備することを特徴とする請求項１或いは請求項２記載の半導体記憶素子。
【請求項６】
前記電荷蓄積微粒子の断面積が、前記第２の絶縁層中における前記原子間結合の欠陥の面密度の逆数よりも大きいことを特徴とする請求項４記載の半導体記憶素子。
【請求項７】
前記第２の絶縁層中における前記原子間結合の欠陥のトラップ断面積よりも、電荷蓄積微粒子の数密度の逆数が小さいことを特徴とする請求項４記載の半導体記憶素子。
【請求項８】
前記電荷蓄積微粒子と前記第２の絶縁層中における前記原子間結合の欠陥とが重なっていることを特徴とする請求項４記載の半導体記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子に関し、特に電荷を蓄積することによって電源を切断しても情報を保持することができる不揮発性半導体記憶素子に関する。
【０００２】
【従来の技術】
近年、電気的消去及び書き込みが可能なメモリ（以下不揮発性メモリと記す）は、電荷を蓄積することによって電源を切断しても情報を保持することができる特徴を持ち、磁気ディスクのような駆動部品が無く小型かつ軽量であるため、携帯情報機器などの記憶媒体として、低電圧駆動化と大容量化の開発がすすめられている。
【０００３】
図１０に、このような不揮発性メモリセルの断面図を示す。
【０００４】
この不揮発性メモリセルは、ｐ型シリコン基板１、このシリコン基板１上に形成されたシリコン酸化膜からなるトンネル絶縁層２（厚さ８ｎｍ）、このトンネル絶縁層２上に形成されたｎ＋型多結晶シリコンからなる浮遊電極３（厚さ１００ｎｍ）、この浮遊電極３上に形成された酸化シリコンからなる制御絶縁層４（厚さ１０ｎｍ）、この制御絶縁層４上に形成されたｎ＋型多結晶シリコンからなる制御電極５（５００ｎｍ）、シリコン基板１中のトンネル絶縁層２直下に位置するチャネル領域６、このチャネル領域６が間に挟まれるようにシリコン基板１中に対向して配置されたｎ＋型シリコンからなるソース領域７及びｎ＋型シリコンからなるドレイン領域８とを具備している。
【０００５】
この構造のうちシリコン基板１側のソース領域７、ドレイン領域８及びこれらに挟まれたチャネル領域６は、ｎチャネル電界効果トランジスタとして機能する。
【０００６】
また、トンネル絶縁層２はシリコン基板１表面と浮遊電極３との間でトンネルにより電子或いは正孔等の電荷が入出可能となっている。
【０００７】
浮遊電極３は、トンネル絶縁層２、制御絶縁層４により電気的に絶縁された電気的浮遊領域となっており、電荷を蓄積可能となっている。
【０００８】
この不揮発性メモリの書き込み方法は、シリコン基板１及び制御電極５間に１０Ｖ程度の電圧を印加したとき、電荷として例えば電子（反転層のキャリア電子）が量子力学的トンネル現象によってソース領域７から、トンネル絶縁層２を抜けて浮遊電極３中に引き込まれることによって行なわれる。
【０００９】
また、読み出し方法は、ソース領域７及びドレイン領域８間とソース領域７及び制御電極５間に電圧を印加すると、浮遊電極３に電子が注入されて負に帯電している状態と、電子が注入されていない状態で、ソース領域７からドレイン領域８間に流れる電流値が違う状態を検出することによって１、０を判定している。
【００１０】
また、消去方法は、ソース領域７及び浮遊電極３間に１０Ｖ程度電圧を印加して浮遊電極３中の電子をドレイン領域８に量子力学的トンネル現象により引き抜くことによって行う。
【００１１】
このような不揮発性メモリでは、浮遊電極３中に蓄積された電荷が電源を切断した後も抜け出さないようにすることが重要である。そこで図１０に記載した不揮発性メモリでは、トンネル絶縁層２を厚くすることによって、電源を切断した後に電子が抜け難くして保持時間を長くすることがなされてきた。
【００１２】
しかしながら、これまで半導体微細化技術の進歩により、半導体集積回路の高集積化及び微細化に伴う高速化が図られてきており、このような不揮発性メモリも例外ではない。半導体素子の微細化により前記電界効果トランジスタ部もチャネル領域６の長さ、トンネル絶縁層２の厚さ、ソース領域７及びドレイン領域８の接合深さ等が縮小化されてきており、トンネル絶縁膜２を厚くして保持時間を長くすることが不可能になってきた。
【００１３】
【発明が解決しようとする課題】
上述したように、従来の不揮発性メモリでは、高速化及び高集積化を図るべく微細化した場合、実用化に耐えうる十分長い保持時間を実現できていない。
【００１４】
本発明は、上記問題点に鑑みてなされたもので、トンネル絶縁層を薄くしても、実用化に耐える十分長い保持時間を実現する半導体記憶素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体層と、
前記半導体層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間に形成されたチャネル領域と、
前記チャネル領域上に形成され、量子力学的に電子が直接トンネルする第１の絶縁層と、
前記第１の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第２の絶縁層と、
前記第２の絶縁層上に形成され、量子力学的に電子が直接トンネルする第３の絶縁層と、
前記第３の絶縁層上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された制御電極とを具備し、
前記トラップ準位のエネルギーレベルが、前記チャネル領域における伝導帯端のエネルギーレベルより低く、かつ書き込み時及び消去時に前記第１乃至第３の絶縁膜に係る電界が一定となることを特徴とする半導体記憶素子を提供する。
【００１６】
また、本発明は、半導体層と、
前記半導体層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間に形成されたチャネル領域と、
前記チャネル領域上に形成され、量子力学的に正孔が直接トンネルする第１の絶縁層と、
前記第１の絶縁層上に形成され、原子間結合の欠陥によるトラップ準位を具備する第２の絶縁層と、
前記第２の絶縁層上に形成され、量子力学的に正孔が直接トンネルする第３の絶縁層と、
前記第３の絶縁層上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された制御電極とを具備し、
前記トラップ準位のエネルギーレベルが、前記チャネル領域における価電子帯端のエネルギーレベルよりも高く、かつ書き込み時及び消去時に前記第１乃至第３の絶縁膜に係る電界が一定となることを特徴とする半導体記憶素子を提供する。
【００１７】
本発明は、前記第２の絶縁層中における前記原子間結合の欠陥の面密度が１×１０１２ｃｍ−２以上であることが好ましい。
【００１８】
また、前記電荷蓄積部が、粒径２０ｎｍ以下の電荷蓄積微粒子であることが好ましい。
【００１９】
また、前記電荷蓄積部が、原子間結合の欠陥によるトラップ準位を具備することが好ましい。
【００２０】
また、前記電荷蓄積微粒子の断面積が、前記第２の絶縁層中における前記原子間結合の欠陥の面密度の逆数よりも大きいことが好ましい。
【００２１】
また、前記第２の絶縁層中における前記原子間結合の欠陥のトラップ断面積よりも、電荷蓄積微粒子の数密度の逆数が小さいことが好ましい。
【００２２】
また、前記電荷蓄積微粒子と前記第２の絶縁層中における前記原子間結合の欠陥とが重なっていることが好ましい。
なお、電荷が直接トンネル可能な第１のトンネル絶縁層或いは第３のトンネル絶縁層としては、シリコン酸化膜を含む層を挙げることができる。その膜厚は０．５ｎｍ以上３．５ｎｍ以下であればよい。この他には、絶縁層の障壁高さＷ（ｅＶ）と厚さｄ（ｎｍ）との関係が、Ｗ／ｄ＞０．９の関係を満たす場合には、その絶縁層は直接トンネル可能となる。
【００２３】
本発明によると、電荷蓄積部とチャネル領域間に、第１の絶縁膜／原子間結合の欠陥を具備する第２の絶縁膜／第３の絶縁膜の積層構造を形成している。この積層構造は、電位を印加しない状態で電荷蓄積部に蓄積された電荷が、チャネル領域に抜けようとすると、原子間結合の欠陥によるトラップ準位に一端落ちる。この電荷が電子の場合、トラップ準位はチャネル領域の伝導帯端よりエネルギーレベルが低いためにエネルギー障壁となり、電子がチャネル領域側に抜け難くすることができる。また、電荷が正孔の場合、トラップ準位はチャネル領域の過電子帯端よりエネルギーレベルが高いためにエネルギー障壁となり、正孔がチャネル領域側に抜け難くすることができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の好ましい実施形態について説明する。
【００２５】
（実施形態１）
図１は、本発明の実施形態１に係る不揮発性半導体記憶素子の断面図である。
【００２６】
この不揮発性半導体記憶素子は、ｐ型シリコンからなる半導体層１１と、この半導体層１１中に形成されたｎ＋型シリコンからなるソース領域１８及びドレイン領域１９と、このソース領域１８及びドレイン領域１９間に形成されたチャネル領域２０と、このチャネル領域２０上に形成された電子がトンネル可能な第１の絶縁層１２（厚さ２ｎｍ）と、この第１の絶縁層１２上に形成され、原子間結合の欠陥２１によるトラップ準位を具備する第２の絶縁層１３と、この第２の絶縁層１３上に形成された電子がトンネル可能な第３の絶縁層１４（厚さ２ｎｍ）と、この第３の絶縁層１４上に形成された電荷蓄積部である導電性微粒子１５（粒径１０ｎｍ）と、この導電性微粒子１５上に形成された制御絶縁層１６（厚さ１０ｎｍ）と、この制御絶縁層１６上に形成された制御電極１７（厚さ５００ｎｍ）とを具備した構造となっている。
【００２７】
第１の絶縁層１２及び第３の絶縁層１４の材料としては、酸化シリコンや窒化シリコン等が挙げられる。そして量子力学的に電子が直接トンネル可能となる厚さで形成される。
【００２８】
また、電荷蓄積部となる導電性微粒子１５の材料としては、多結晶シリコン等が挙げられる。また、制御酸化膜１６の材料としては、酸化シリコンや窒化シリコンが挙げられる。また、制御電極１７の材料としては、ｎ＋型多結晶シリコンが挙げられる。
【００２９】
このような半導体記憶素子では、書き込み或いは消去時は、直接トンネル領域にある薄い絶縁膜（第１及び第３の絶縁膜）と原子間結合の欠陥２１（ダングリングボンド）のトラップ準位を経由したトラップ・アシステッド・トンネリングによって電子を注入或いは放出できるため、書き込み或いは消去速度は十分に速い。
【００３０】
また、ダングリングボンド２１によるトラップ準位はチャネル領域２０の材料であるシリコンの伝導帯端よりも低い位置にある。したがって、記憶保持時（低ゲート電圧状態）で電子が導電性微粒子１５からチャネル領域２０へ抜け出そうとすると、一度低いエネルギー状態であるトラップ準位に落ちてから、より高いエネルギー状態であるチャネル領域の伝導帯に移動する必要がある。トラップ準位からチャネル領域へは電子に対してエネルギー障壁となり、電子の移動がエネルギー的に困難となるためリークが抑制され、保持時間が長くなる。
【００３１】
また、電荷として正孔を用いる場合は、ダングリングボンド２１によるトラップ準位がチャネル領域の材料であるシリコンの価電子帯端よりも高い位置にあるようにすれば良い。記憶保持時（低ゲート電圧状態）で正孔が導電性微粒子１５からチャネル領域２０へ抜け出そうとすると、一度高いエネルギー状態である価電子帯に移動する必要がある。トラップ準位からチャネル領域へは正孔に対してエネルギー障壁となり、正孔の移動がエネルギー的に困難となるためリークが抑制され、保持時間が長くなる。電荷として正孔を用いる場合、半導体基板としては正孔をキャリアとする電界効果トランジスタとすれば良い。
【００３２】
また、本実施形態では電荷蓄積部として、ナノオーダーで形成された導電性微粒子１５を用いている。導電性微粒子１５の断面積は非常に小さいので、導電性微粒子１５直下に存在する電荷の存在確率が小さいために、低ゲート電圧では充放電が律速され、このことによっても記憶保持時間をさらに向上することが期待できる。
【００３３】
次に、図２（ａ）（ｂ）（ｃ）を用いて図１に示した不揮発性半導体記憶素子の製造方法について説明する。
【００３４】
先ず、ｐ型シリコン基板１１を用意する。次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いて、素子分離を施した後、１０００℃以上の高温熱酸化を行い、シリコン基板１１上に酸化シリコンからなる絶縁層２２（厚さ２ｎｍ）を形成する。
【００３５】
次に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁層２２上にアモルファスシリコン薄膜２３（厚さ１ｎｍ）を堆積する（図２（ａ））。
【００３６】
次に、７００℃、１０分間のドライ酸化を行い、アモルファスシリコン薄膜２３を全て酸化させる。７００℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程により、元のアモルファスシリコン２３と絶縁膜２２との界面にダングリングボンド（原子間結合の欠陥）が多数形成される。この工程によって第１の絶縁層１２（厚さ２ｎｍ）／ダングリングボンドを具備する第２の絶縁層１３／第３の絶縁層（厚さ２ｎｍ）の積層構造がシリコン基板１１上に形成される（図２（ｂ））。第１の絶縁層１２及び第３の絶縁層１４はともに電子や正孔等の電荷がトンネル可能なような厚さ（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御される。また、ダングリングボンド２１の面密度は酸化条件で調整可能である。
【００３７】
次に、ＬＰＣＶＤ法によって、粒径１０ｎｍのシリコン微結晶粒子からなる導電性微粒子１５を形成する。さらにＬＰＣＶＤ法によって、酸化シリコンからなる制御絶縁層１６（厚さ１０ｎｍ）を形成する。この制御絶縁層１６上にｎ＋ポリシリコンからなる制御電極１７（厚さ２００ｎｍ）をＣＶＤ法によって堆積する。
【００３８】
次に、レジストパターンをマスクとして用い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層１４、制御絶縁層１６及び制御電極１７からなる積層構造部をエッチングする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶでイオン注入し、１０００℃、２０秒のアニールにより活性化させて、ｎ＋型シリコンからなるソース領域１８及びドレイン領域１９を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する（図２（ｃ））。
【００３９】
導電性微粒子１５として、ナノスケールのシリコン結晶微粒子を用いているが、他の導電性材料でもかまわない。また、導電性微粒子１５の直径は０．５ｎｍ以上２０ｎｍ以下程度であれば良い。また、この導電性微粒子１５は複数個規則正しく並んでいても、単一のものでもかまわない。
【００４０】
（実施形態２）
次に、図３（ａ）（ｂ）（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。
【００４１】
先ず、ｐ型シリコン基板１１を用意する。次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いて、素子分離を施した後、１０００℃以上の高温熱酸化を行い、シリコン基板１１上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成する。次に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁層上にアモルファスシリコン薄膜（厚さ１ｎｍ）を堆積する。
【００４２】
次に、７００℃、１０分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。７００℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程により、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド２１（原子間結合の欠陥）が多数形成される。この工程によって第１の絶縁層１２（厚さ２ｎｍ）／ダングリングボンド２１を具備する第２の絶縁層１３／第３の絶縁層（厚さ２ｎｍ）の積層構造がシリコン基板１１上に形成される（図３（ａ））。第１の絶縁層１２及び第３の絶縁層１４はともに電子や正孔等の電荷がトンネル可能なような厚さ（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御される。また、ダングリングボンド２１の面密度は酸化条件で調整可能である。
【００４３】
次に、ＣＶＤ法により、窒化シリコン膜からなる電荷蓄積部２５（厚さ２０ｎｍ）を第３の絶縁層１４上に形成する（図３（ｂ））。窒化シリコン膜は界面及び内部にダングリングボンド（原子間結合の欠陥）が多数生じる。このダングリングボンドによって電子或いは正孔等の電荷をトラップするためのトラップ準位が生じ、電荷蓄積可能となる。
【００４４】
次に、ＬＰＣＶＤ法により、酸化シリコンからなる制御絶縁膜１６（厚さ１０ｎｍ）を電荷蓄積部２５上に形成する。さらに、ＣＶＤ法により、ｎ＋ポリシリコンからなる制御電極１７を制御絶縁層１６上に形成する。
【００４５】
次に、レジストパターンをマスクとして用い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層１４、電荷蓄積部２５、制御絶縁層１６及び制御電極１７からなる積層構造部をエッチングする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶでイオン注入し、１０００℃、２０秒のアニールにより活性化させて、ｎ＋型シリコンからなるソース領域１８及びドレイン領域１９を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する（図３（ｃ））。
【００４６】
本実施形態では、電荷蓄積部として窒化シリコンのダングリングボンドを利用している。こうすることでより電荷に対してバリアが高くなるのでリテンションの向上を図ることができる。
【００４７】
この実施形態では、制御絶縁層１６を形成せずに、窒化シリコンからなる電荷蓄積部２５上に直接制御電極１７を形成しても良い。
【００４８】
また、窒化シリコンからなる電荷蓄積部２５は、図４に示すように粒系０．５ｎｍ以上２０ｎｍ以下程度の窒化シリコンからなる微粒子２５であってもよい。図３（ｃ）と同一符号で表している部分は同一構成である。このように微粒子とすることでよりリテンションを向上させることができる。また、図４に示す窒化シリコンからなる微粒子２５は複数個規則正しく並んでいても、単一のものでもかまわない。
【００４９】
また、電荷として正孔を用いる場合、電荷供給源であるチャネル領域２０の価電子帯端よりも、ダングリングボンド２１のトラップ準位は真空レベルから見てエネルギー的に高い位置にフェルミ準位があればよい。
【００５０】
（実施形態３）
次に、図５（ａ）（ｂ）（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。
【００５１】
先ず、ｐ型シリコン基板１１を用意する。次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いて、素子分離を施した後、１０００℃以上の高温熱酸化を行い、シリコン基板１１上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成する。次に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁層上にアモルファスシリコン薄膜（厚さ１ｎｍ）を堆積する。
【００５２】
次に、７００℃、１０分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。７００℃では酸化時の原子流動が非常に小さいために、このドライ酸化工程では、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド２１（原子間結合の欠陥）が多数形成される。この工程によって第１の絶縁層１２（厚さ２ｎｍ）／ダングリングボンド２１を具備する第２の絶縁層１３／第３の絶縁層（厚さ２ｎｍ）の積層構造がシリコン基板１１上に形成される（図５（ａ））。第１の絶縁層１２及び第３の絶縁層１４はともに電子や正孔がトンネル可能なような厚さ（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御される。また、ダングリングボンド２１の面密度は酸化条件で調整可能である。
【００５３】
次に、ＬＰＣＶＤ法によって、粒径１０ｎｍのシリコン微結晶粒子からなる導電性微粒子３５を形成する。この後、７００℃、２４０分で酸化すると、シリコン微結晶粒子からなる導電性微粒子３５直下以外に存在するダングリングボンドが酸化されてトラップ準位は消滅する。導電性微粒子３５直下に存在するダングリングボンド２１は酸化されず、トラップ準位を有する（図５（ｂ））。このときシリコン微結晶粒子からなる導電性微粒子３５に対する酸化レートは、導電性微粒子３５表面のストレスの影響で小さくなると考えられる。したがって導電性微粒子３５直下に位置するダングリングボンドが酸化される前に、導電性微粒子３５が全て酸化されることはない。  次に、ＬＰＣＶＤ法によって、酸化シリコンからなる制御絶縁層１６（厚さ１０ｎｍ）を形成する。この制御絶縁層１６上にｎ＋ポリシリコンからなる制御電極１７（厚さ２００ｎｍ）をＣＶＤ法によって堆積する。
【００５４】
次に、レジストパターンをマスクとして用い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層１４、制御絶縁層１６及び制御電極１７からなる積層構造部をエッチングする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶでイオン注入し、１０００℃、２０秒のアニールにより活性化してｎ＋型シリコンからなるソース領域１８及びドレイン領域１９を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する（図５（ｃ））。
【００５５】
本実施形態では電荷蓄積微粒子３５とダングリングボンド２１とが自己整合的に重なっている。こうすることでより保持時間を長くすることができる。
【００５６】
この実施形態では、電荷蓄積部としてナノスケールのシリコン微結晶粒子を用いたが、他の導電性材料からなるナノ微粒子でも良い。また、導電性微粒子３５とこの直下に位置するダングリングボンド２１とを自己整合的に積層するために、導電性微粒子３５をマスクとして酸化したが、図５（ａ）の状態から、ＣＶＤ法により導電性微粒子３５を第３の絶縁層１４上に形成し、これをマスクとして選択ＲＩＥで第１乃至第３の絶縁層を削ることによって自己整合的に積層することができる。
【００５７】
また、導電性微粒子３５とダングリングボンド２１の積層構造がチャネル領域２０上に、位置的にランダムに存在しているが、この積層構造がチャネル上に規則的に並んでいてもよい。もちろんこの積層構造が一つだけチャネル領域２０上にあっても良い。
【００５８】
（実施形態４）
次に、図６（ａ）（ｂ）（ｃ）を用いて、別の不揮発性半導体記憶素子の製造方法を説明する。
【００５９】
先ず、ｐ型シリコン基板１１を用意する。次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを用いて、素子分離を施した後、１０００℃以上の高温熱酸化を行い、シリコン基板１１上に酸化シリコンからなる絶縁層（厚さ２ｎｍ）を形成する。次に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁層上にアモルファスシリコン薄膜（厚さ１ｎｍ）を堆積する。
【００６０】
次に、７００℃、１０分間のドライ酸化を行い、アモルファスシリコン薄膜を全て酸化させる。７００℃では酸化時の原子流動が非常に小さいためにこのドライ酸化工程により、元のアモルファスシリコンと絶縁膜との界面にダングリングボンド２１（原子間結合の欠陥）が多数形成される。この工程によって第１の絶縁層１２（厚さ２ｎｍ）／ダングリングボンド２１を具備する第２の絶縁層１３／第３の絶縁層１４（厚さ２ｎｍ）の積層構造がシリコン基板１１上に形成される（図６（ａ））。第１の絶縁層１２及び第３の絶縁層１４はともに電子や正孔がトンネル可能なような厚さ（０．５ｎｍ以上３．５ｎｍ以下）の範囲に制御される。またダングリングボンド２１の面密度は酸化条件で調整可能である。
【００６１】
次に、ＬＰＣＶＤ法によって、粒径１０ｎｍの窒化シリコン微粒子５３を形成する。窒化シリコン微粒子５３の内部及び界面には電荷を蓄積可能なダングリングボンドが存在する。この後、７００℃、２４０分で酸化すると、窒化シリコン微粒子５３直下以外に存在するダングリングボンドが酸化されてトラップ準位は消滅する。窒化シリコン微粒子５３直下に存在するダングリングボンド２１は酸化されず、トラップ準位を有する（図６（ｂ））。このとき窒化シリコン微粒子５３のダングリングボンドは、酸化されないのでそのまま残る。
【００６２】
次に、ＬＰＣＶＤ法によって、酸化シリコンからなる制御絶縁層１６（厚さ１０ｎｍ）を形成する。この制御絶縁層１６上にｎ＋ポリシリコンからなる制御電極１７（厚さ２００ｎｍ）をＣＶＤ法によって堆積する。
【００６３】
次に、レジストパターンをマスクとして用い第１の絶縁層１２、第２の絶縁膜１３、第３の絶縁層１４、制御絶縁層１６及び制御電極１７からなる積層構造部をエッチングする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶでイオン注入し、１０００℃、２０秒のアニールにより活性化してｎ＋型シリコンからなるソース領域１８及びドレイン領域１９を形成する。最後に、層間絶縁層、メタル配線工程などを経て不揮発性半導体記憶素子が完成する（図６（ｃ））。
【００６４】
本実施形態では、窒化シリコン微粒子５３とダングリングボンド２１とが自己整合的に重なっている。こうすることでより電子の保持時間を長くすることができる。
【００６５】
この実施形態では、電荷蓄積部として窒化シリコン微粒子５３の表面若しくは内部に形成されるダングリングボンドのトラップ準位が用いられている。また、窒化シリコン微粒子５３とこの下に形成されたダングリングボンド２１を自己整合的に重ねるために、窒化シリコン微粒子５３をマスクとして酸化しているが、図６（ｂ）の状態から、窒化シリコン微粒子５３をマスクとして選択ＲＩＥで第１乃至第３の絶縁層を削ることによって自己整合的に重ねても良い。
【００６６】
また、窒化シリコン微粒子５３とダングリングボンド２１の積層構造がチャネル領域２０上に、位置的にランダムに存在しているが、この積層構造がチャネル上に規則的に並んでいてもよい。もちろんこの積層構造が一つだけチャネル領域２０上にあっても良い。
【００６７】
（実施形態５）
図７は、図１に示す不揮発性記憶素子において、ダングリングボンド２１を具備する絶縁層１３が複数層（ここでは３層）積層され、それらの絶縁層１３の間にトンネル絶縁層２９が形成されている。他の構造は、図１に示す不揮発性記憶素子と同様である。このように多重トンネル接合を介して、複数の、トラップ準位を具備する絶縁層１３を経由して充放電するものでも保持時間が長くなる。この場合充放電スピードは若干遅くなる。
【００６８】
以上実施形態１乃至実施形態５では、主半導体材料としてシリコンを用いているが、他の半導体材料であってもかまわない。
【００６９】
また、実施形態１乃至実施形態５では、トンネル絶縁層の主成分は酸化シリコンとしたが、他の絶縁性物質でも同様の効果を期待できる。
【００７０】
また、実施形態１乃至実施形態５では、トンネル絶縁膜中に多数のダングリングボンド２１を形成する方法として、アモルファスシリコン薄膜を形成し、これを低温酸化する方法を用いたが、他に低加速インプラでアルゴン等ダングリングボンドを形成しうる元素をトンネル絶縁層中に打ち込む方法、アンモニア雰囲気中でアニールすることによってトンネル絶縁層中に窒素添加しダングリングボンドを形成する方法、熱酸化膜上にＣＶＤで薄膜ＴＥＯＳを積層させて、熱酸化膜／ＴＥＯＳ界面に形成されるダングリングボンドを利用する方法、ダングリングボンドを有する薄い窒化シリコン層を薄い酸化層で挟む方法或いはこれらの方法をいくつか組み合わせて用いる方法等が挙げられる。
【００７１】
また、実施形態１乃至実施形態５では、チャネル領域から電荷を電荷蓄積部に供給する半導体記憶素子の例を示したが、制御電極から電荷を電荷蓄積部に供給する半導体記憶素子でもかまわない。
【００７２】
また、実施形態１乃至実施形態５では、Ｎ型ＭＯＳＦＥＴに基づく浮遊ゲートメモリを、図を用いて説明したが、電荷として正孔を用いる場合、Ｐ型ＭＯＳＦＥＴに基づく浮遊ゲートメモリとして用いる。
【００７３】
また、トラップ準位を内部或いは界面に具備する電荷蓄積部として窒化シリコンを例として説明したが、他に絶縁層中に低加速インプラでアルゴン等ダングリングボンドが形成される元素を打ち込みトラップ準位を形成する方法、アンモニア雰囲気中でのアニールにより絶縁層中に窒素を添加することによりダングリングボンドを形成する方法、ＥＢビームを絶縁層中に照射してダングリングボンドを形成する方法、絶縁層をＳＨ処理することによりダングリングボンドを形成する方法、アルカリ処理等により絶縁層の表面を荒らしてダングリングボンドを形成する方法、熱酸化膜上にＣＶＤで薄膜ＴＥＯＳを積層させて熱酸化膜／ＴＥＯＳ界面に形成されたダングリングボンドを利用する方法或いはこれらの方法をいくつか組み合わせて用いても良い。
【００７４】
次に、実施形態１乃至実施形態５で説明した不揮発性記憶素子の記憶保持特性について以下に詳しく説明する。
【００７５】
図８（ａ）に示すように、これらの不揮発性記憶素子は、書き込み状態では、トラップアシストにより直接トンネルでの注入ができるため、十分に速くすることができる。書き込み状態の逆の消去では浮遊ゲート側がチャネル側の伝導帯端が高くなりトラップアシストにより速くなる。
【００７６】
但し、直接トンネルのレートを利用した速い書き込みを可能とするためには、トンネル酸化膜における欠陥準位の面密度が、注入されるチャネル面上の電子の面密度よりも多いか、少なくとも同等でなければならない。これは、欠陥準位が、注入或いは放出を待機する電荷よりも少ないと、トラップアシストによるリークパスの数律速で、書き込み或いは消去の速さが決まるようになり、直接トンネルの速さを書き込み或いは消去に利用できなくなるためである。
【００７７】
また、書き込み或いは消去をする際の電圧印加時の電荷密度は、書き込み或いは消去電圧の大きさによる。これらは将来的に低電圧であることが望ましい。典型的な低電圧書き込み状態として酸化膜中の電界が０．５ＭＶ／ｃｍ（酸化膜厚１０ｎｍ当たり０．５Ｖ）という状態を考えると、界面に生じる電子密度は１．１×１０１２ｃｍ−２である。従ってトンネル酸化膜における欠陥準位は、面密度１×１０１２ｃｍ−２程度以上存在することが、直接トンネルの速さを利用した低電圧において高速動作させるために望ましい。
【００７８】
また、低電圧状態では、ゲート電圧がほとんど０Ｖの状態であるから、ダングリングボンドによるトラップ準位は、図８（ｂ）に示すように、チャネル領域のシリコンの伝導帯端よりも低い位置にある。したがって電子が出入りするには一度低いエネルギー状態にトラップされてから、より高いエネルギー状態である伝導帯に抜ける必要がある。したがって電子にとってエネルギー的に移動が困難になるため、保持時間が長くなる。
【００７９】
また、電荷蓄積部が窒化シリコンのようにダングリングボンドのトラップ準位を用いる場合は、ダングリングボンドの状態により電荷蓄積部のトラップ準位が浅い場合（図９（ａ））と深い場合（図９（ｂ））がある。
【００８０】
図９（ａ）に示すように、電荷蓄積部のトラップ準位が浅い場合は、高速書き込み或いは消去と長い保持時間を同時に得られることは図８で説明したことと同じ理由による。
【００８１】
一方図９（ｂ）に示すように電荷蓄積部が深いトラップの場合でも、適当なゲート電圧をかけることで、トラップ・アシステッド・トンネリングによる高速書き込み或いは消去が可能となる。また、電荷蓄積部のトラップ準位が深いと、エネルギー的に見て電子のリークはチャネルの価電子帯にリークすることになるが、価電子帯には電子が行くには、エネルギー的に高い中継トラップを経由する必要があり、エネルギー的に移動が困難であるため保持特性が向上する。
【００８２】
また、実施形態１乃至実施形態５では、上記したエネルギー的な理由以外にも電荷蓄積部のトラップ断面積をナノメートルオーダーと非常に小さくするために、さらに効率的に高速化を維持しつつ保持特性を向上させることができる。
【００８３】
低電圧状態では、ナノメートルオーダーの小さな電荷蓄積部の直下にキャリアがいる確率は小さくなる。典型的な低電圧状態として酸化膜１０ｎｍ当たり０．１Ｖのゲートドライブがかかった状態では、チャネル面でのキャリア電子密度は２．２×１０１１ｃｍ−２である。よって電荷蓄積部の微粒子郡の平均粒径が２．２×１０１１ｃｍ−２）−１／２＝２０ｎｍよりも小さいと、低電圧状態で微粒子の直下に位置する平均電子数が１個より小さくなるため、キャリア充放電の律速が大きくなり記憶保持時間を向上させるために有利である。
【００８４】
このようなキャリア数不足による充放電率速は、高いゲート電圧ではキャリアがふんだんにチャネルに沸いてくるためになくなるので、トラップ断面積が小さいことで書き込み或いは消去速度の劣化はほとんど起こらない。
【００８５】
以上のように中継トラップ準位におけるエネルギー差の効果に加えて、電荷蓄積部にナノメートルオーダーの微粒子を用いることで、さらに高速性を維持しながら保持特性を向上させることが可能となる。
【００８６】
また、十分なメモリ効果を得る為には、ある程度の数の電荷蓄積部がなければならない。メモリ効果は蓄積した電荷のクーロン力により、チャネル領域のキャリアが退けられてドレイン電流が減ることで生じる。シリコン中でのクーロンスクリーニング距離は典型的に１０ｎｍであるから、電荷蓄積部の微粒子同士の平均間隔は２０ｎｍよりも小さくないと、蓄積された電荷がチャネル上影響するクーロン力が及ばない隙間ができてしまう。この隙間ができると十分なメモリ効果が得られない。そこで電荷蓄積部の微粒子の面密度が（２０ｎｍ）−２＝２．５×１０１１ｃｍ−２以上であれば、チャネル領域全体に蓄積された電荷の影響が及ぶので効果的なメモリ効果を期待できる。
【００８７】
また、トラップ準位を充放電中継点として機能させるためには、電荷蓄積部の微粒子直下に平均１個以上のトラップ準位があることが望ましい。このために微粒子のトラップ断面積がトンネル絶縁層中に形成されたトラップ準位の面密度の逆数より大きいことが望ましい。電荷蓄積部の微粒子のトラップ断面積が大きくできない場合は、電荷蓄積部の微粒子が、トンネル絶縁層中のトラップ準位の上に平均１個以上あるように数を増やせばよい。つまりトラップ準位のトラップ断面積よりも、電荷蓄積部のナノ微粒子の数密度の逆数が小さくなるようにすれば良い。
【００８８】
【発明の効果】
本発明では、トンネル絶縁膜を薄くして充放電を高速化しても、実用化に耐える十分に長い保持時間を実現する半導体記憶素子を提供することを目的とする。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る不揮発性半導体記憶素子の断面図。
【図２】本発明の実施形態１に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
【図３】本発明の実施形態２に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
【図４】本発明の実施形態２の変形例に係る不揮発性半導体記憶素子の断面図。
【図５】本発明の実施形態３に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
【図６】本発明の実施形態４に係る不揮発性半導体記憶素子の製造工程を説明するための各工程における断面図。
【図７】本発明の実施形態５に係る不揮発性半導体記憶素子の断面図。
【図８】本発明の不揮発性半導体記憶素子のチャネル領域／トラップ準位／電荷蓄積部におけるバンド図であり、（ａ）は書き込み状態バンド図、（ｂ）は保持状態バンド図。
【図９】本発明の不揮発性半導体記憶素子のチャネル領域／トラップ準位／電荷蓄積部におけるバンド図であり、（ａ）は電荷蓄積部が浅い時のバンド図、（ｂ）は電荷蓄積部が深いときのバンド図。
【図１０】従来の不揮発性半導体記憶素子の断面図。
【符号の説明】
１１・・・シリコン基板
１２・・・第１の絶縁層
１３・・・第２の絶縁層
１４・・・第３の絶縁層
１５・・・電荷蓄積部
１６・・・制御絶縁層
１７・・・制御電極
１８・・・ソース領域
１９・・・ドレイン領域
２０・・・チャネル領域
２１・・・ダングリングボンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003580781.tif 000007
【図７】
0003580781.tif 000008
【図８】
0003580781.tif 000009
【図９】
0003580781.tif 000010
【図１０】
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