(57)【特許請求の範囲】
【請求項１】
入力されたディジタル複素数の実数部と虚数部とを、チップレート1/Dの所定の拡散符号によってスクランブル化した複素数を出力するスクランブル部と、
前記スクランブル部により出力された複素数をフィルタ装置に入力として与えて、拡散変調する変調部と、
を備える拡散変調装置であって、
前記スクランブル部の実数部に対する拡散符号と虚数部に対する拡散符号とは、エルゴード性を持つ写像力学系の軌道の各点で与えられ、当該エルゴード性を持つ写像力学系は、２次以上のチェビシェフ多項式を写像とする写像力学系であり、
前記フィルタ装置は、所定のインパルス定数r (-1≦r≦1)と所定の遅延時間定数Dとを用いて、複素数の系列をフィルタ処理し、
（ａ）複素数の系列の入力を受け付ける入力受付部と、
（ｂ）前記入力受付部により入力を受け付けられた複素数の系列のうち、実数部の系列を入力として受け付けてフィルタ処理した系列を出力する実処理部と、
（ｃ）前記入力受付部により入力を受け付けられた複素数の系列のうち、虚数部の系列を入力として受け付けてフィルタ処理した系列を出力する虚処理部と、
（ｄ）前記実処理部により出力された系列を実数部とし、前記虚処理部により出力された系列を虚数部とする複素数の系列を出力する出力部と、
を備え、
（ｅ）前記実処理部、ならびに、前記虚処理部は、入力された系列を遅延させた複数の系列を出力し、当該複数の系列のそれぞれを増幅し、当該増幅された系列の総和を出力し、当該複数の系列の遅延時間は公差Dの等差数列をなし、これらのそれぞれに対する増幅率は公比-rもしくは公比-1/rの等比数列をなす
ことを特徴とするもの。
【請求項２】
請求項１に記載の拡散変調装置において、前記フィルタ装置にかえて、以下のフィルタ装置を備えることを特徴とするもの。
所定の実インパルス定数r (-1≦r≦1)と所定の実数定数x (x≠0)と所定の遅延時間定数Dとを用いて、複素数の系列をフィルタ処理するフィルタ装置であって、
複素数の系列の入力を受け付ける入力受付部と、
前記入力受付部により入力を受け付けられた複素数の系列のうち、実数部の系列を、それぞれ0，D，2D，3D，…，(N-1)D (Nは所定の正整数)だけ遅延させた複数の系列を出力する実遅延部と、
前記実遅延部により遅延されて出力された複数の系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する実増幅部と、
前記実増幅部により増幅されて出力された複数の系列の総和を出力する実加算部と、
前記入力受付部により入力を受け付けられた複素数の系列のうち、虚数部の系列を、それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させた複数の系列を出力する虚遅延部と、
前記虚遅延部により遅延されて出力された複数の実数系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する虚増幅部と、
前記虚増幅部により増幅されて出力された複数の系列の総和を出力する虚加算部と、
前記実加算部により出力された系列を実数部とし、前記虚加算部により出力された系列を虚数部とする複素数の系列を出力する出力部と、
を有するフィルタ装置。
【請求項３】
請求項２に記載の拡散変調装置であって、
前記フィルタ装置において、
前記実遅延部ならびに虚遅延部は、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、
前記実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)N-(T-D)/D倍して増幅する
ことを特徴とするもの。
【請求項４】
請求項２に記載の拡散変調装置であって、
前記フィルタ装置において、
前記実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)1+T/D倍して増幅する
ことを特徴とするもの。
【請求項５】
請求項２に記載の拡散変調装置であって、
前記フィルタ装置において、
前記実遅延部ならびに虚遅延部は、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、
前記実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)T/D倍して増幅する
ことを特徴とするもの。
【請求項６】
請求項１から５のいずれか１項に記載の拡散変調装置であって、
前記スクランブル部によるスクランブル化は、ＩＭＴ  ２０００  Ｗ−ＣＤＭＡシステム規格、ＣＤＭＡ２０００システム規格、もしくは、無線ＬＡＮ  ＩＥＥＥ８０２.１１ｂ規格に従う
ことを特徴とするもの。
【請求項７】
請求項１から６のいずれか１項に記載の拡散変調装置であって、
前記フィルタ装置において、
前記所定の実インパルス定数rは、所定精度の固定小数点数表現で2-31/2に等しい
ことを特徴とするもの。
【請求項８】
請求項１から７のいずれか１項に記載の拡散変調装置であって、
前記フィルタ装置において、
前記実遅延部、前記実増幅部、前記実加算部、前記虚遅延部、前記虚増幅部、および、前記虚加算部は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＤＳＰ（Digital Signal Processor）、もしくは、ＦＰＧＡ（Field Programmable Gate Array）によって構成される
ことを特徴とするもの。
【請求項９】
入力されたディジタル複素数の実数部と虚数部とを、チップレート1/Dの所定の拡散符号によってスクランブル化した複素数を出力するスクランブル工程と、
前記スクランブル工程にて出力された複素数をフィルタ方法に入力として与えて、拡散変調する変調工程と、
を備える拡散変調方法であって、
前記スクランブル工程の実数部に対する拡散符号と虚数部に対する拡散符号とは、エルゴード性を持つ写像力学系の軌道の各点で与えられ、当該エルゴード性を持つ写像力学系は、２次以上のチェビシェフ多項式を写像とする写像力学系であり、
前記フィルタ方法は、所定のインパルス定数r (-1≦r≦1)と所定の遅延時間定数Dとを用いて、複素数の系列をフィルタ処理し、
（ａ）複素数の系列の入力を受け付ける入力受付工程と、
（ｂ）前記入力受付工程にて入力を受け付けられた複素数の系列のうち、実数部の系列を入力として受け付けてフィルタ処理した系列を出力する実処理工程と、
（ｃ）前記入力受付工程にて入力を受け付けられた複素数の系列のうち、虚数部の系列を入力として受け付けてフィルタ処理した系列を出力する虚処理工程と、
（ｄ）前記実処理工程にて出力された系列を実数部とし、前記虚処理工程にて出力された系列を虚数部とする複素数の系列を出力する出力工程と、
を備え、
（ｅ）前記実処理工程、ならびに、前記虚処理工程では、入力された系列を遅延させた複数の系列を出力し、当該複数の系列のそれぞれを増幅し、当該増幅された系列の総和を出力し、当該複数の系列の遅延時間は公差Dの等差数列をなし、これらのそれぞれに対する増幅率は公比-rもしくは公比-1/rの等比数列をなす
ことを特徴とする方法。
【請求項１０】
請求項９に記載の拡散変調方法において、前記フィルタ方法にかえて、以下のフィルタ方法を備えることを特徴とするもの。
所定の実インパルス定数r (-1≦r≦1)と所定の実数定数x (x≠0)と所定の遅延時間定数Dとを用いて、複素数の系列をフィルタ処理するフィルタ方法であって、
複素数の系列の入力を受け付ける入力受付工程と、
前記入力受付工程にて入力を受け付けられた複素数の系列のうち、実数部の系列を、それぞれ0，D，2D，3D，…，(N-1)D (Nは所定の正整数)だけ遅延させた複数の系列を出力する実遅延工程と、
前記実遅延工程にて遅延されて出力された複数の系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する実増幅工程と、
前記実増幅工程にて増幅されて出力された複数の系列の総和を出力する実加算工程と、
前記入力受付工程にて入力を受け付けられた複素数の系列のうち、虚数部の系列を、それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させた複数の系列を出力する虚遅延工程と、
前記虚遅延工程にて遅延されて出力された複数の実数系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する虚増幅工程と、
前記虚増幅工程にて増幅されて出力された複数の系列の総和を出力する虚加算工程と、
前記実加算工程にて出力された系列を実数部とし、前記虚加算工程にて出力された系列を虚数部とする複素数の系列を出力する出力工程と、
を有するフィルタ方法。
【請求項１１】
請求項１０に記載の拡散変調方法であって、
前記フィルタ方法において、
前記実遅延工程ならびに虚遅延工程では、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、
前記実増幅工程ならびに虚増幅工程では、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)N-(T-D)/D倍して増幅する
ことを特徴とする方法。
【請求項１２】
請求項１０に記載の拡散変調方法であって、
前記フィルタ方法において、
前記実増幅工程ならびに虚増幅工程では、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)1+T/D倍して増幅する
ことを特徴とする方法。
【請求項１３】
請求項１０に記載の拡散変調方法であって、
前記フィルタ方法において、
前記実遅延工程ならびに虚遅延工程では、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、
前記実増幅工程ならびに虚増幅工程では、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)T/D倍して増幅する
ことを特徴とする方法。
【請求項１４】
請求項９から１３のいずれか１項に記載の拡散変調方法であって、
前記スクランブル工程によるスクランブル化は、ＩＭＴ  ２０００  Ｗ−ＣＤＭＡシステム規格、ＣＤＭＡ２０００システム規格、もしくは、無線ＬＡＮ  ＩＥＥＥ８０２.１１ｂ規格に従う
ことを特徴とするもの。
【請求項１５】
請求項９から１４のいずれか１項に記載の拡散変調方法であって、
前記フィルタ方法において、
前記所定の実インパルス定数rは、所定精度の固定小数点数表現で2-31/2に等しい
ことを特徴とする方法。
【請求項１６】
請求項９から１５のいずれか１項に記載の拡散変調方法であって、
前記フィルタ方法において、
前記実遅延工程、前記実増幅工程、前記実加算工程、前記虚遅延工程、前記虚増幅工程、および、前記虚加算工程は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＤＳＰ（Digital Signal Processor）、もしくは、ＦＰＧＡ（Field Programmable Gate Array）において実行される
ことを特徴とする方法。
【請求項１７】
コンピュータを、請求項１から８のいずれか１項に記載の拡散変調装置として機能させる
ことを特徴とするプログラム。
【請求項１８】
コンピュータに、請求項９から１６のいずれか１項に記載の拡散変調方法を実行させる
ことを特徴とするプログラム。
【請求項１９】
請求項１７または１８に記載のプログラムを記録したことを特徴とするコンピュータ読取可能な情報記録媒体（コンパクトディスク、フレキシブルディスク、ハードディスク、光磁気ディスク、ディジタルビデオディスク、磁気テープ、または、半導体メモリを含む。）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィルタ装置、拡散変調装置、フィルタ方法、拡散変調方法、プログラム、ならびに、情報記録媒体に関する。
【０００２】
【従来の技術】
従来から、ＩＭＴ  ２０００  Ｗ−ＣＤＭＡシステム、ｌＣＤＭＡ２０００システム、無線ＬＡＮ  ＩＥＥＥ８０２．１１ｂなどのシステムによる無線通信技術が提案されている。このような無線通信においては、同じ周波数帯を複数の通信接続に用いるために、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）を利用している。
【０００３】
ＣＤＭＡでは、互いに異なる拡散符号を用いて通信情報を拡散変調することにより、複数の通信接続を同じ周波数帯に入れ込み、また、同じ周波数帯から所望の通信接続を分離することができる。
【０００４】
一方で、これらの無線通信においては、伝送すべき情報を複素数の系列に変換して処理を行うのが一般的である。
【０００５】
【発明が解決しようとする課題】
したがって、このような無線通信技術において、分離性能のよい拡散符号を用いて拡散変調を行うための簡易な技術が求められている。
【０００６】
本発明は、このような拡散変調を行うのに好適なフィルタ装置、拡散変調装置、フィルタ方法、拡散変調方法、プログラム、ならびに、情報記録媒体を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の目的を達成するため、本発明の原理にしたがって、下記の発明を開示する。
【０００８】
本発明の第１の観点に係るフィルタ装置は、所定の実インパルス定数ｒ  （−１≦ｒ≦１）と所定の実数定数ｘ  （ｘ≠０）と所定の遅延時間定数Ｄとを用いて、複素数の系列をフィルタ処理し、入力受付部と、実遅延部と、実増幅部と、実加算部と、虚遅延部と、虚増幅部と、虚加算部と、出力部と、を備え、以下のように構成する。
【０００９】
ここで、入力受付部は、複素数の系列の入力を受け付ける。
【００１０】
一方、実遅延部は、入力受付部により入力を受け付けられた複素数の系列のうち、実数部の系列を、それぞれ０，Ｄ，２Ｄ，３Ｄ，…，（Ｎ−１）Ｄ  （Ｎは所定の正整数）だけ遅延させた複数の系列を出力する。
【００１１】
さらに、実増幅部は、実遅延部により遅延されて出力された複数の系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する。上記のように、遅延させた複数の系列のそれぞれの遅延時間Tは、0，D，2D，3D，…，(N-1)Dであるから、それぞれに対する増幅率は、
x(-r)N-0/D = x(-r)N,
x(-r)N-D/D = x(-r)N-1,
x(-r)N-2D/D = x(-r)N-2,
x(-r)N-3D/D = x(-r)N-3，…,
x(-r)N-(N-1)D/D = x(-r)1
となる。
【００１２】
そして、実加算部は、実増幅部により増幅されて出力された複数の系列の総和を出力する。
【００１３】
一方、虚遅延部は、入力受付部により入力を受け付けられた複素数の系列のうち、虚数部の系列を、それぞれ０，Ｄ，２Ｄ，３Ｄ，…，（Ｎ−１）Ｄだけ遅延させた複数の系列を出力する。
【００１４】
さらに、虚増幅部は、虚遅延部により遅延されて出力された複数の系列のそれぞれを、当該遅延時間がTである場合、x(-r)N-T/D倍して増幅した複数の系列を出力する。上記のように、遅延させた複数の系列のそれぞれの遅延時間Tは、0，D，2D，3D，…，(N-1)Dであるから、それぞれに対する増幅率は、
x(-r)N-0/D = x(-r)N,
x(-r)N-D/D = x(-r)N-1,
x(-r)N-2D/D = x(-r)N-2,
x(-r)N-3D/D = x(-r)N-3，…,
x(-r)N-(N-1)D/D = x(-r)1
となる。
【００１５】
そして、虚加算部は、虚増幅部により増幅されて出力された複数の系列の総和を出力する。
【００１６】
一方、出力部は、実加算部により出力された系列を実数部とし、虚加算部により出力された系列を虚数部とする複素数の系列を出力する。
【００１７】
また、本発明のフィルタ装置において、実遅延部ならびに虚遅延部は、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)N-(T-D)/D倍して増幅するように構成することができる。この場合、それぞれに対する増幅率は、
x(-r)N-(D-D)/D = x(-r)N,
x(-r)N-(2D-D)/D = x(-r)N-1,
x(-r)N-(3D-D)/D = x(-r)N-2，…,
x(-r)N-((N-1)D-D)/D = x(-r)2,
x(-r)N-(ND-D)/D = x(-r)1
となる。
【００１８】
また、本発明のフィルタ装置において、実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)1+T/D倍して増幅するように構成することができる。この場合、それぞれに対する増幅率は、
x(-r)1+0/D = x(-r)1,
x(-r)1+D/D = x(-r)2,
x(-r)1+2D/D = x(-r)3,
x(-r)1+3D/D = x(-r)4，…,
x(-r)1+(N-1)D/D = x(-r)N
となる。
【００１９】
また、本発明のフィルタ装置において、実遅延部ならびに虚遅延部は、「それぞれ0，D，2D，3D，…，(N-1)Dだけ遅延させる」のにかえて、それぞれD，2D，3D，…，(N-1)D，NDだけ遅延させ、実増幅部ならびに虚増幅部は、「当該遅延時間がTである場合、x(-r)N-T/D倍して増幅」するのにかえて当該遅延時間がTである場合、x(-r)T/D倍して増幅するように構成することができる。この場合、それぞれに対する増幅率は、
x(-r)D/D = x(-r),
x(-r)2D/D = x(-r)2,
x(-r)3D/D = x(-r)3，…,
x(-r)(N-1)D/D = x(-r)N-1,
x(-r)ND/D = x(-r)N
となる。
【００２０】
本発明の他の観点に係るフィルタ装置は、所定のインパルス定数ｒ  （−１≦ｒ≦１）と所定の遅延時間定数Ｄとを用いて、複素数の系列をフィルタ処理し、入力受付部と、実処理部と、虚処理部と、出力部と、を備え、以下のように構成する。
【００２１】
ここで、入力受付部は、複素数の系列の入力を受け付ける。
【００２２】
一方、実処理部は、入力受付部により入力を受け付けられた複素数の系列のうち、実数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００２３】
さらに、虚処理部は、入力受付部により入力を受け付けられた複素数の系列のうち、虚数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００２４】
そして、出力部は、実処理部により出力された系列を実数部とし、虚処理部により出力された系列を虚数部とする複素数の系列を出力する。
【００２５】
一方、実処理部、ならびに、虚処理部は、入力された系列を遅延させた複数の系列を出力し、当該複数の系列のそれぞれを増幅し、当該増幅された系列の総和を出力し、当該複数の系列の遅延時間は公差Ｄの等差数列をなし、これらのそれぞれに対する増幅率は公比−ｒもしくは公比−１／ｒの等比数列をなす。
【００２６】
所定の実インパルス定数ｒは、所定精度の固定小数点数表現で２−３１／２に等しいように構成することができる。
【００２７】
また、本発明のフィルタ装置において、実遅延部、実増幅部、実加算部、虚遅延部、虚増幅部、および、虚加算部は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、もしくは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）によって構成されるように構成することができる。
【００２８】
本発明の他の観点に係る拡散変調装置は、上記のフィルタ装置を用い、スクランブル部と、変調部と、を備え、以下のように構成する。
【００２９】
ここで、スクランブル部は、入力されたディジタル複素数の実数部と虚数部とを、チップレート１／Ｄの所定の拡散符号によってスクランブル化した複素数を出力する。
【００３０】
一方、変調部は、スクランブル部により出力された複素数をフィルタ装置に入力として与えて、拡散変調する。
【００３１】
また、本発明の拡散変調装置において、スクランブル部によるスクランブル化は、ＩＭＴ  ２０００  Ｗ−ＣＤＭＡシステム規格、ＣＤＭＡ２０００システム規格、もしくは、無線ＬＡＮ  ＩＥＥＥ８０２．１１ｂ規格に従うように構成することができる。
【００３２】
また、本発明の拡散変調装置において、スクランブル部は、ゴールド符号、ベーカー系列、もしくは、ウォルシュ＝アダマール符号のいずれか１つを拡散符号としてスクランブル化するように構成することができる。
【００３３】
また、本発明の拡散変調装置において、スクランブル部の拡散符号は、エルゴード性を持つ写像力学系の軌道の各点で与えられるように構成することができる。
【００３４】
また、本発明の拡散変調装置において、スクランブル部のエルゴード性を持つ写像力学系は、２次以上のチェビシェフ多項式を写像とする写像力学系であるように構成することができる。
【００３５】
本発明の他の観点に係るフィルタ方法は、所定のインパルス定数ｒ  （−１≦ｒ≦１）と所定の遅延時間定数Ｄとを用いて、複素数の系列をフィルタ処理し、入力受付工程と、実処理工程と、虚処理工程と、出力工程と、を備え、以下のように構成する。
【００３６】
ここで、入力受付工程では、複素数の系列の入力を受け付ける。
【００３７】
一方、実処理工程では、入力受付工程にて入力を受け付けられた複素数の系列のうち、実数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００３８】
さらに、虚処理工程では、入力受付工程にて入力を受け付けられた複素数の系列のうち、虚数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００３９】
そして、出力工程では、実処理工程にて出力された系列を実数部とし、虚処理工程にて出力された系列を虚数部とする複素数の系列を出力する。
【００４０】
一方、実処理工程、ならびに、虚処理工程では、入力された系列を遅延させた複数の系列を出力し、当該複数の系列のそれぞれを増幅し、当該増幅された系列の総和を出力し、当該複数の系列の遅延時間は公差Ｄの等差数列をなし、これらのそれぞれに対する増幅率は公比−ｒもしくは公比−１／ｒの等比数列をなす。
【００４１】
また、本発明のフィルタ方法において、所定の実インパルス定数ｒは、所定精度の固定小数点数表現で２−３１／２に等しいように構成することができる。
【００４２】
また、本発明のフィルタ方法において、実遅延工程、実増幅工程、実加算工程、虚遅延工程、虚増幅工程、および、虚加算工程は、ＡＳＩＣ、ＤＳＰ、もしくは、ＦＰＧＡにおいて実行されるように構成することができる。
【００４３】
本発明の他の観点に係る拡散変調方法は、上記のフィルタ方法を用い、スクランブル工程と、変調工程と、を備え、以下のように構成する。
【００４４】
ここで、スクランブル工程では、入力されたディジタル複素数の実数部と虚数部とを、チップレート１／Ｄの所定の拡散符号によってスクランブル化した複素数を出力する。
【００４５】
一方、変調工程では、スクランブル工程にて出力された複素数をフィルタ方法に入力として与えて、拡散変調する。
【００４６】
また、本発明の拡散変調方法において、スクランブル工程におけるスクランブル化は、ＩＭＴ  ２０００  Ｗ−ＣＤＭＡシステム規格、ＣＤＭＡ２０００システム規格、もしくは、無線ＬＡＮ  ＩＥＥＥ８０２．１１ｂ規格に従うように構成することができる。
【００４７】
また、本発明の拡散変調方法において、スクランブル工程では、ゴールド符号、ベーカー系列、もしくは、ウォルシュ＝アダマール符号のいずれか１つを拡散符号としてスクランブル化するように構成することができる。
【００４８】
また、本発明の拡散変調方法において、スクランブル工程における拡散符号は、エルゴード性を持つ写像力学系の軌道の各点で与えられるように構成することができる。
【００４９】
また、本発明の拡散変調方法において、スクランブル工程におけるエルゴード性を持つ写像力学系は、２次以上のチェビシェフ多項式を写像とする写像力学系であるように構成することができる。
【００５０】
本発明の他の観点に係るプログラムは、コンピュータ（ＡＳＩＣ、ＤＳＰ、ＦＰＧＡを含む。）を、上記のフィルタ装置もしくは拡散変調装置として機能させ、または、コンピュータに、上記のフィルタ方法もしくは拡散変調方法を実行させるように構成する。
【００５１】
また、本発明のプログラムは、コンピュータ読取可能な情報記録媒体（コンパクトディスク、フレキシブルディスク、ハードディスク、光磁気ディスク、ディジタルビデオディスク、磁気テープ、または、半導体メモリを含む。）に記録することができる。
【００５２】
本発明のプログラムを、記憶装置、計算装置、出力装置、通信装置などを備える汎用コンピュータ、携帯電話機、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙｐｈｏｎｅ  Ｓｙｓｔｅｍ）装置、ゲーム装置などの携帯端末、並列計算機などの情報処理装置、ＡＳＩＣ、ＤＳＰ、ＦＰＧＡなどで実行することにより、上記のフィルタ装置、拡散変調装置、フィルタ方法、ならびに、拡散変調方法を実現することができる。
【００５３】
また、これらの装置とは独立して、本発明の情報記録媒体を店舗等で配布、販売したり、本発明のプログラムそのものをコンピュータ通信網を介して配布、販売したりすることができる。
【００５４】
【発明の実施の形態】
以下に本発明の実施形態を説明する。なお、以下にあげる実施形態は、説明のためのものであり、本発明の範囲を制限するものではない。したがって、当業者であれば、これらの各要素または全要素を、これと均等なものに置換した実施形態を採用することが可能であるが、これらの実施形態も、本発明の範囲に含まれる。
【００５５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るフィルタ装置の概要構成を示す模式図である。
【００５６】
本実施形態のフィルタ装置１０１は、所定のインパルス定数ｒ  （−１≦ｒ≦１）と所定の遅延時間定数Ｄとを用いて、複素数の系列をフィルタ処理し、入力受付部１０２と、実処理部１０３と、虚処理部１０４と、出力部１０５と、を備える。
【００５７】
まず、入力受付部１０２は、複素数の系列の入力を受け付ける。
【００５８】
次に、実処理部１０３は、入力受付部１０２により入力を受け付けられた複素数の系列のうち、実数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００５９】
一方、虚処理部１０４は、入力受付部１０２により入力を受け付けられた複素数の系列のうち、虚数部の系列を入力として受け付けてフィルタ処理した系列を出力する。
【００６０】
なお、実処理部１０３と虚処理部１０４とで行われる処理は、並列に実行することができる。
【００６１】
そして、出力部１０５は、実処理部１０３により出力された系列を実数部とし、虚処理部１０４により出力された系列を虚数部とする複素数の系列を出力する。
【００６２】
ここで、実処理部１０３、ならびに、虚処理部１０４は、入力された系列を遅延させた複数の系列を出力し、当該複数の系列のそれぞれを増幅し、当該増幅された系列の総和を出力し、当該複数の系列の遅延時間は公差Ｄの等差数列をなし、これらのそれぞれに対する増幅率は公比ｒもしくは公比−１／ｒの等比数列をなす。
【００６３】
図２は、実処理部１０３、ならびに、虚処理部１０４を構成するＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタの概要構成を示す模式図である。以下、本図を参照して説明する。
【００６４】
ＦＩＲフィルタ２０１は、複数の遅延部２０２と、複数の増幅部２０３と、加算部２０４と、を備える。
【００６５】
入力された系列は、複数の遅延部２０２は、いずれも所定の遅延時間Ｄだけ入力された系列を時間遅延させて出力する。したがって、本実施形態においては、複数の増幅部２０３のそれぞれには、０，Ｄ，２Ｄ，３Ｄ，…，（Ｎ−１）Ｄだけ遅延された系列が入力される。ここで、Ｎは遅延系列の数である。
【００６６】
なお、複数の遅延部２０２の前段に、さらに別の遅延装置を配置してもよい。この場合、複数の増幅部２０３に与えられる遅延された系列の遅延時間は、それぞれ、別の遅延装置の遅延時間だけ加算されることとなる。特に、この別の遅延装置の遅延時間もＤとしたときには、Ｄ，２Ｄ，３Ｄ，４Ｄ，…，（Ｎ−１）Ｄだけ遅延された系列が複数の増幅部のそれぞれに入力される。
【００６７】
一方、複数の増幅部２０３のそれぞれの増幅率は、ｘ，ｘ（−ｒ），ｘ（−ｒ）２，ｘ（−ｒ）３，…，ｘ（−ｒ）Ｎとなっている。ここで、ｘ  （ｘ≠０）は所定の実定数、−ｒ  （−１≦ｒ≦１）は所定のインパルス定数であり、ｒ  ＝  ２  −  ３１／２とすることが望ましい。
【００６８】
加算部２０４は、複数の増幅部２０３の出力を加算する。
【００６９】
したがって、入力される系列が順に、…，ｓ−２，ｓ−１，ｓ０，ｓ１，ｓ２，…であった場合、本ＦＩＲフィルタ２０１の出力は以下のようになる（理解を容易にするため、入力に対する出力の遅延時間は無視し、無限長の入力があるものとした）。
【００７０】
…，
ｘ（ｓ−Ｎ−１（−ｒ）Ｎ−１＋…＋ｓ−４（−ｒ）２＋ｓ−３（−ｒ）１＋ｓ−２），
ｘ（ｓ−Ｎ（−ｒ）Ｎ−１＋…＋ｓ−３（−ｒ）２＋ｓ−２（−ｒ）１＋ｓ−１），
ｘ（ｓ−Ｎ＋１（−ｒ）Ｎ−１＋…＋ｓ−２（−ｒ）２＋ｓ−１（−ｒ）１＋ｓ０），
ｘ（ｓ−Ｎ＋２（−ｒ）Ｎ−１＋…＋ｓ−１（−ｒ）２＋ｓ０（−ｒ）１＋ｓ１），
ｘ（ｓ−Ｎ＋３（−ｒ）Ｎ−１＋…＋ｓ０（−ｒ）２＋ｓ１（−ｒ）１＋ｓ２），
…
【００７１】
なお、複数の増幅部２０３のそれぞれの増幅率は、ｘ（−ｒ）Ｎ−１，ｘ（−ｒ）Ｎ−２，…，ｘ（−ｒ）２，ｘ（−ｒ）１，…，ｘのようにしてもよい。
【００７２】
このように構成することにより、複数の遅延部２０２から出力される複数の遅延系列の遅延時間は、公差Ｄの等差数列をなし、これらのそれぞれに対する増幅率は、公比（−ｒ）もしくは公比（−１／ｒ）の等比数列をなすこととなる。
【００７３】
このようなＦＩＲフィルタ２０１の理論的背景について、発明者らは、特願２００１−８７４０号において開示している。たとえばＣＤＭＡ通信システムにＦＩＲフィルタ２０１を用いると、従来よりもユーザ数を１５パーセント増やすことができることが判明している。
【００７４】
本実施形態は、このＦＩＲフィルタ２０１を２つ用いて、複素数の系列の実数部と虚数部をそれぞれフィルタ処理することとなる。
【００７５】
なお、これらの遅延部２０２、増幅部２０３、加算部２０４は、いずれも簡単な演算回路で構成することができる。したがって、コンピュータを用いてソフトウェアに基づいて演算を行ってもよいし、ＡＳＩＣ、ＤＳＰ、ＦＰＧＡなどを用いて専用ハードウェアを構成して演算を行ってもよい。
【００７６】
（第２の実施の形態）
本発明の第２の実施形態は、上記のフィルタ装置１０１をＷ−ＣＤＭＡ規格の移動体電話に適用したものである。図３は、上記のフィルタ装置を用いてＷ−ＣＤＭＡ用の拡散変調処理を行う拡散変調装置の概要構成を示す模式図である。
【００７７】
拡散変調装置３０１は、スクランブル部３０２と、変調部３０３と、を備える。
【００７８】
ここで、スクランブル部３０２は、入力されたディジタル複素数の実数部と虚数部とを、チップレート１／Ｄの所定の拡散符号によってスクランブル化した複素数を出力する。
【００７９】
本実施形態は、Ｗ−ＣＤＭＡ用のものであるので、スクランブル化にはＩＭＴ２０００  Ｗ−ＣＤＭＡシステム規格にしたがったものを適用することとなるが、他の無線通信システム（ＣＤＭＡ２０００システム規格、無線ＬＡＮ  ＩＥＥＥ８０２．１１ｂ等）を用いる場合は、そのシステムに適合したスクランブル化を行うこととなる。
【００８０】
図３には、このような実数部と虚数部を合わせてスクランブル化する例が示してある。図３の実施例では、長さ２２５−１のゴールド符号をスクランブル用コードとしてスクランブルしている。このゴールド符号は、２種類の２５次の有限体ＧＦ（２）上の生成多項式から生成されるＭ系列の各ビット毎に排他的論理和を取ることにより生成される。
【００８１】
尚、Ｈ．Ｈｏｌｍａ  ａｎｄ  Ａ．Ｔｏｓｋａｌａ，”Ｗ−ＣＤＭＡ  ｆｏｒ  ＵＴＭＳ”  （Ｊｏｈｎ  Ｗｉｌｅｙ  ａｎｄ  Ｓｏｎ，２００１）或いは３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ（３ＧＰＰ）；  Ｔｅｃｈｎｉｃａｌ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｇｒｏｕｐ  Ｒａｄｉｏ  Ａｃｃｅｓｓ  Ｎｅｔｗｏｒｋ；  Ｓｐｒｅａｄｉｎｇ  ａｎｄ  Ｍｏｄｕｌｅ  （ＦＤＤ）  （３ＧＴＳ  ２５．２１３）に開示されるように、Ｗ−ＣＤＭＡ規格では、３．８４Ｍチップ／秒でスクランブル用コードが生成される。
【００８２】
スクランブル化された複数ビットの情報は、サインマッパ（ＳＭ）により、「ビット列」や『「ビット列」の列』に変換され、これらが複素数系列の入力として、変調部３０３内のフィルタ装置１０１に与えられる。変調部３０３内のフィルタ装置１０１の出力が、拡散変調装置３０１の出力となる。
【００８３】
なお、この拡散符号には、スクランブル部は、ゴールド符号、ベーカー系列、もしくは、ウォルシュ＝アダマール符号のいずれか１つを拡散符号としてスクランブル化するように構成することができる。
【００８４】
このほか、この拡散符号は、スクランブル部の拡散符号は、エルゴード性を持つ写像力学系の軌道の各点で与えられるようにしてもよい。エルゴード性を持つ写像力学系としては、２次以上のａ次のチェビシェフ多項式Ｆａ（・）を写像とするものがあげられる。
【００８５】
チェビシェフ多項式は、
Ｆａ（ａ，ｃｏｓθ）＝ｃｏｓ（ａθ）
のように、余弦関数の加法定理により定義することができる。一方、以下のように、有理多項式で直接表現することもできる。
Ｆ０（ｘ）  ＝  １；
Ｆ１（ｘ）  ＝  ｘ；
Ｆ２（ｘ）  ＝  ２ｘ２−１；
Ｆ３（ｘ）  ＝  ４ｘ３−３ｘ；
…
【００８６】
チェビシェフ多項式ｙ  ＝  Ｆａ（ｘ）は、いずれも、開区間−１＜ｘ＜１を開区間−１＜ｙ＜１に写像する有理写像である。
【００８７】
２次以上のチェビシェフ多項式Ｆａ（・）  （ａ≧２）に対して適当な初期値ｘ０  （−１＜ｘ０＜１）を与えたときに、漸化式
ｘｉ＋１  ＝  Ｆｎ（ｘｉ）  （ｉ≧１）
により生成される乱数列ｘ０，ｘ１，ｘ２，…に含まれる乱数を拡散符号として用いることができる。
【００８８】
一方、変調部３０３は、スクランブル部３０２により出力された複素数を上記のフィルタ装置１０１に入力として与えて、拡散変調する。上述の通り、入力されるディジタル信号のチップ長と、変調部３０３が用いるＦＩＲフィルタ２０１内の遅延部２０２の遅延時間は、いずれも所定の遅延時間Ｄに等しい。
【００８９】
（実験結果）
以下では、上記実施形態で用いられるフィルタ装置１０１の特性と、伝送された信号の特性について実験を行った結果について説明する。
【００９０】
図４は、フィルタ装置１０１の周波数特性を示すグラフである（横軸は周波数０ＭＨｚ〜５ＭＨｚ、縦軸は強度−９０ｄｂ〜１０ｄｂ）。図５は、上記の拡散変調装置３０１により伝送された信号のスペクトラム分布を示すグラフである（横軸は周波数０Ｈｚ〜０．５Ｈｚ、縦軸は−１２０ｄｂ〜１０ｄｂ）。
【００９１】
図４に示すように、フィルタ装置１０１の周波数スペクトラムは、周波数０ＭＨｚ〜５ＭＨｚに対して強度は−２ｄｂ〜２ｄｂ程度となっている。図５に示すように、拡散変調後の周波数スペクトラムは、周波数０〜０．１Ｈｚと０．４〜０．５Ｈｚでは強度が山裾状の形状となり低くなっているが、０．１５Ｈｚ〜０．３５Ｈｚの範囲では、強度が平坦なスペクトラム形状を示している。
【００９２】
これらを見ると、フィルタ装置１０１の周波数特性は、全周波数帯を通過させるフィルタ（ａｌｌ  ｐａｓｓ  ｆｉｌｔｅｒ）と同じであり、伝送される信号のスペクトラム分布にフィルタ装置１０１が影響を与えないことがわかる。
【００９３】
また、伝送レートを６０ｋｂｐｓ、ユーザを１５人、ＷＷＧＮチャネルＥ０／Ｎ０を１０ｄｂとしてＷ−ＣＤＭＡシステムを構成し、模擬実験を行った。すると、従来の手法によった場合、ビット誤り率は０．００１２となったのに対し、本実施形態によると０．０００７５となった。したがって、ビット誤り率が約６割も減少したことになり、本発明の有効性が示された。
【００９４】
したがって、本発明を無線通信に適用した場合、複数の送信装置と複数の受信装置とが同じ周波数帯で通信していても、秘話性を保つとともに、使用している通信者の数に応じた品質を保証して、相互に通信を行うことができる。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、無線通信技術において分離性能のよい拡散符号を用いて拡散変調を行うのに好適なフィルタ装置、拡散変調装置、フィルタ方法、拡散変調方法、プログラム、ならびに、情報記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフィルタ装置の概要構成を示す模式図である。
【図２】本発明の第１の実施形態に係るフィルタ装置で用いるＦＩＲフィルタの概要構成を示す模式図である。
【図３】本発明の第２の実施形態に係る拡散変調装置の概要構成を示す模式図である。
【図４】本手法のフィルタ装置の周波数応答の模擬実験結果を示すグラフである。
【図５】本手法のビット誤り率の模擬実験結果を示すグラフである。
【符号の説明】
１０１  フィルタ装置
１０２  入力受付部
１０３  実処理部
１０４  虚処理部
１０５  出力部
２０１  ＦＩＲフィルタ
２０２  遅延部
２０３  増幅部
２０４  加算部
３０１  拡散変調装置
３０２  スクランブル部
３０３  変調部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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