(57)【特許請求の範囲】
【請求項１】
サンプリング周波数変換前クロック（以下、変換前クロックと呼ぶ）で動作し入力ディジタル映像信号を水平方向に縮小処理する補間演算回路と、書き込み時は前記変換前クロックで動作し、読み出し時はサンプリング周波数変換後クロック（以下、変換後クロックと呼ぶ）で動作するメモリと、前記変換前クロックで動作し前記補間演算回路により演算されたデータを前記メモリに対して書き込む書き込み制御回路と、前記変換後クロックで動作し前記メモリの読み出しを制御する読み出し制御回路と、前記変換前クロックで動作し前記補間演算回路と前記読み出し制御回路に対して制御を行う補間係数算出回路とを備え、
前記入力ディジタル映像信号の水平縮小処理の縮小倍率もしくは水平拡大処理の拡大倍率と、サンプリング周波数変換の逆変換比、すなわち前記メモリの書き込みクロックと読み出しクロックの周波数比の逆数とを掛け合わせた合成倍率が１以下の場合において、前記補間係数算出回路は、設定された前記合成倍率に応じて補間係数を算出し、前記算出された補間係数に応じて前記補間演算回路は前記入力ディジタル映像信号の縮小処理を行い、この縮小処理と同時に、前記算出された補間係数に応じて前記読み出し制御回路が前記メモリの読み出しを制御することで、サンプリング周波数を前記変換前クロックから前記変換後クロックに周波数変換を行うことにより、
映像信号の水平方向の縮小処理もしくは合成倍率が１以下の条件における拡大処理とサンプリング周波数変換を同時に行うことを特徴とするサンプリング周波数変換回路。
【請求項２】
サンプリング周波数変換前クロック（以下、変換前クロックと呼ぶ）で動作し入力ディジタル映像信号を水平方向に縮小処理する縮小補間演算回路と、書き込み時は前記変換前クロックで動作し、読み出し時はサンプリング周波数変換後クロック（以下、変換後クロックと呼ぶ）で動作するメモリと、前記変換前クロックで動作し前記メモリに対して書き込み制御を行う書き込み制御回路と、前記変換後クロックで動作し前記メモリの読み出し制御を行う読み出し制御回路と、前記変換前クロックで動作し前記縮小補間演算回路と前記読み出し制御回路に対して制御を行う縮小補間係数算出回路と、前記変換後クロックで動作し前記メモリより読み出したディジタル映像信号を水平方向に拡大処理する拡大補間演算回路と、前記変換後クロックで動作し前記拡大補間演算回路と前記読み出し制御回路に対して制御を行う拡大補間係数算出回路と、縮小処理であるか拡大処理であるかにより信号経路を切り替える切り替え回路とを備え、
前記入力ディジタル映像信号の水平縮小処理の縮小倍率もしくは水平拡大処理の拡大倍率と、サンプリング周波数変換の逆変換比、すなわち前記メモリの書き込みクロックと読み出しクロックの周波数比の逆数とを掛け合わせた合成倍率が１未満の場合においては、前記切り替え回路は、前記入力ディジタル映像信号を前記縮小補間演算回路を通した後に前記メモリに入力し、前記メモリの出力は前記拡大補間演算回路を通さずに直接サンプリング周波数変換回路の出力となるように信号経路を切り替え、前記縮小補間係数算出回路は、設定された前記合成倍率に応じて補間係数を算出し、前記算出された補間係数に応じて前記縮小補間演算回路は前記入力ディジタル映像信号の縮小処理を行い、一方、前記合成倍率が１以上の場合においては、前記切り替え回路は、前記入力ディジタル映像信号を前記縮小補間演算回路を通さずに直接前記メモリに入力し、前記メモリの出力は前記拡大補間演算回路を通した後にサンプリング周波数変換回路の出力となるように信号経路を切り替え、前記拡大補間係数算出回路は、設定された前記合成倍率に応じて補間係数を算出し、前記算出された補間係数に応じて前記拡大補間演算回路は前記メモリの出力信号の拡大処理を行い、これらの縮小もしくは拡大処理と同時に、前記縮小補間係数算出回路もしくは前記拡大補間係数算出回路により算出された補間係数に応じて、前記読み出し制御回路が前記メモリの読み出しを制御することで、サンプリング周波数を前記変換前クロックから前記変換後クロックに周波数変換を行うことにより、
映像信号の水平方向の縮小処理もしくは拡大処理とサンプリング周波数変換を同時に行うことを特徴とするサンプリング周波数変換回路。
【請求項３】
サンプリング周波数変換前クロック（以下、変換前クロックと呼ぶ）とサンプリング周波数変換後クロック（以下、変換後クロックと呼ぶ）のいずれのクロックでも動作可能であり、入力ディジタル映像信号を水平方向に縮小処理もしくは拡大処理する補間演算回路と、書き込み時は前記変換前クロックで動作し、読み出し時は前記変換後クロックで動作するメモリと、前記変換前クロックで動作し前記メモリに対して書き込み制御を行う書き込み制御回路と、前記変換後クロックで動作し前記メモリの読み出し制御を行う読み出し制御回路と、前記変換前クロックと前記変換後クロックのいずれのクロックでも動作可能であり、前記補間演算回路と前記読み出し制御回路に対して制御を行う補間係数算出回路と、縮小処理であるか拡大処理であるかにより信号経路を切り替える切り替え回路とを備え、前記入力ディジタル映像信号の水平縮小処理の縮小倍率もしくは水平拡大処理の拡大倍率と、サンプリング周波数変換の逆変換比、すなわち前記メモリの書き込みクロックと読み出しクロックの周波数比の逆数とを掛け合わせた合成倍率が１未満の場合においては、
前記補間演算回路および前記補間係数算出回路に、動作クロックとしてサンプリング周波数変換前クロックを入力し、前記切り替え回路は、前記入力ディジタル映像信号を前記補間演算回路に通した後に前記メモリへ入力し、前記メモリの出力は直接サンプリング周波数変換回路の出力となるように信号経路を切り替え、前記補間係数算出回路は、設定された前記合成倍率に応じて補間係数を算出し、前記算出された補間係数に応じて前記補間演算回路は前記入力ディジタル映像信号の縮小処理を行い、
一方、前記合成倍率が１以上の場合においては、前記補間演算回路および前記補間係数算出回路に、動作クロックとしてサンプリング周波数変換後クロックを入力し、前記切り替え回路は、前記入力ディジタル映像信号を前記メモリに通した後に前記補間演算回路へ入力し、前記補間演算回路の出力がサンプリング周波数変換回路の出力となるように信号経路を切り替え、前記補間係数算出回路は、設定された前記合成倍率に応じて補間係数を算出し、前記算出された補間係数に応じて前記補間演算回路は前記メモリの出力信号の拡大処理を行い、これらの縮小あるいは拡大処理と同時に、前記補間係数算出回路により前記算出された補間係数に応じて、前記読み出し制御回路が前記メモリの読み出しを制御することで、サンプリング周波数を前記変換前クロックから前記変換後クロックに周波数変換を行うことにより、
映像信号の水平方向の縮小処理もしくは拡大処理とサンプリング周波数変換を同時に行うことを特徴とするサンプリング周波数変換回路。
【請求項４】
メモリはラインメモリであることを特徴とする請求項１，２、および３に記載のサンプリング周波数変換回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はディジタル信号処理により映像信号のサンプリング周波数変換を行う回路に関し、特に入力映像信号を水平方向に拡大もしくは縮小する水平拡大縮小処理とサンプリング周波数変換の両方を行う映像信号処理回路におけるサンプリング周波数変換回路に関するものである。
【０００２】
【従来の技術】
従来技術では、ディジタル映像信号処理においてサンプリング周波数変換が必要となるシステムで画像の拡大処理または縮小処理を行う場合、サンプリング周波数変換と画像の拡大縮小処理は独立に行われていた。
【０００３】
画像の拡大縮小処理については、例えば、特開平６−４６３０６号公報に示されているようにフィールドメモリを使用して水平方向垂直方向の画像拡大を行っていた。水平方向の拡大縮小処理は、フィールドメモリから抜き出されて複数のラインメモリに入力され、垂直方向の拡大処理を行ったデータに対して、水平方向に直線補間で内挿処理を行うというものである。
【０００４】
また、水平方向に対してのみ画像拡大もしくは縮小処理を行う場合には、ラインメモリと書き込み制御回路，読み出し制御回路を設け、拡大処理であればラインメモリに蓄えられたデータを、拡大倍率に応じた間隔で二度読みしながら読み出して、順次読み出されたデータにより内挿処理する方法で行われている。逆に縮小処理であれば、入力データに対して先に内挿処理を行ってからラインメモリに書き込み、縮小倍率に応じた間隔で間引きながら読み出すという方法で行われる。
【０００５】
一方、サンプリング周波数変換についてはいくつかの方法があるが、変換比がある程度複雑になれば、例えばＲＡＭを用いて行うといった方法がある。補間は変換比等にもよるが、簡易的には直線補間演算により行われている。例えば周波数を上げる変換の場合を説明すると、入力データをメモリに変換前クロックで書き込み、変換後クロックで変換比に応じた間隔で二度読みしながら読み出しを行って、これを直線近似により補間をするという方法によって行われている。逆に周波数を下げる変換の場合では、入力データに先に直線補間を行い、メモリに変換前クロックで書き込み、変換後クロックで間引きながら読み出しを行うという方法によって行われている。
【０００６】
このような従来のシステムにおいての水平方向縮小処理とサンプリング周波数変換処理の構成の一例を、クロックを下げる変換の場合を図４に、クロックを上げる変換の場合を図５にそれぞれ示す。
【０００７】
以上の説明の水平縮小処理方式とサンプリング周波数変換方式について、図７に４／５倍時の水平縮小処理を、図８に変換比４：５の周波数変換処理の模式図を示す。
【０００８】
【発明が解決しようとする課題】
（課題１）
しかしながら、図４もしくは図５に示すような従来の構成では水平縮小処理のため一度直線補間演算により画質劣化した画像信号に対し、さらに周波数変換のための帯域制限や再度の補間演算処理となるため、画質劣化が大きいという問題点を有していた。
【０００９】
これをベースバンドの周波数特性で示した図１１を参照して以下に説明する。
まず、入力信号（ａ）に対し図７に示すような水平方向縮小処理を行う。
【００１０】
ここで内挿比は図７に示すように１：０、３／４：１／４、１／２：１／２、１／４：３／４、１：０、０：１と順に変化していくが、この内の例えば１／２：１／２の内挿比のポイントであれば、（ｂ）に示す様な出力周波数特性になる。さらにこれに図８に示すようなサンプリング周波数変換処理が行われる。このサンプリング周波数変換処理による出力周波数特性は、（ｃ）の様になる。
【００１１】
なお（ｂ）に図示しているのは内挿演算についてのみの周波数特性図であるが、水平縮小処理を行うと折り返し歪みが生じるので、入力信号に対して帯域制限を行う必要がある。また（ｃ）に図示しているのは（ａ）に対してサンプリング周波数変換のみを行った様子を簡略化した図である。
【００１２】
実際には、帯域制限をして水平縮小と周波数変換を行ったとすれば（ｂ）に（ｃ）のようなフィルタがかけられ、結果としてトータルの周波数特性は（ｄ）のようになり、二重にフィルタリングされる効果となって信号の高周波成分のレスポンスが二重に劣化する。
【００１３】
尚、これは周波数変換を先に行い、その後水平縮小処理を行っても同様に劣化する。
【００１４】
また、従来の回路構成では周波数変換の為にメモり１６と書き込みおよび読み出し制御回路（１７，１８）、補間演算回路１４および補間係数算出回路１５とが別途必要であり、水平方向縮小処理回路についてもほぼ同様の回路構成が必要であるため、冗長で大きな規模の回路構成となっていた。
【００１５】
尚、周波数変換用メモリ１６の容量については変換比によって必要容量が決まり、簡単な変換比では小さくて良いが、複雑な変換比では大きなメモリ容量を必要とする。
【００１６】
さらに、実際の回路では高周波信号で振幅の小さい信号の場合、補間演算を重ねて行うことにより内挿演算のビット精度劣化となるため、ビット精度を保持するには補間演算回路やラインメモリ等の回路規模が大きくなってしまう。
【００１７】
本発明は、このような従来の問題点を解決するものであり、簡単な構成で水平方向縮小処理とサンプリング周波数変換処理を同時に、かつ画質の劣化を小さく抑えながら行うことのできるサンプリング周波数変換回路を提供するものである。
【００１８】
（課題２）
しかしながら、従来の構成では周波数変換において、図４に示すように周波数を下げる変換では直線補間演算を周波数変換用メモリの書き込み前に行う必要があり、図５に示すように周波数を上げる変換では、直線補間演算を周波数変換用メモリの書き込み後に行う必要があった。
【００１９】
また、画像の拡大縮小についても同様に、縮小処理では補間演算をラインメモリの書き込み前に行う必要があり、拡大処理では補間演算を周波数変換用メモリの書き込み後に行う必要があった。
【００２０】
このように、従来の構成ではそれぞれの映像信号処理システムに応じて、画像の拡大縮小処理とサンプリング周波数変換処理の構成をとる必要があった。
【００２１】
本発明は、このような従来の問題点を解決するものであり、簡単な構成で水平方向拡大縮小処理と任意比のサンプリング周波数変換処理を同時に、かつ画質の劣化を小さく抑えながら行うことのできるサンプリング周波数変換回路を提供するものである。
【００２２】
【課題を解決するための手段】
（課題１を解決するための手段１）
本発明の第１の発明のサンプリング周波数変換回路は、書き込みおよび読み出しを異なる動作クロックで動作することのできるラインメモリを使用し、入力信号から直接に水平縮小処理とサンプリング周波数変換処理を同時に行うものである。
【００２３】
（課題２を解決するための手段２）
本発明の第２の発明のサンプリング周波数変換装置は、書き込みおよび読み出しを異なる動作クロックで動作することのできるラインメモリを使用し、縮小処理回路と拡大処理回路を設け、倍率に応じていずれかに切り替えて入力信号から直接に水平拡大縮小処理とサンプリング周波数変換を同時に行うものである。
【００２４】
（課題２を解決するための手段３）
本発明の第３の発明のサンプリング周波数変換装置は、書き込みおよび読み出しを異なる動作クロックで動作することのできるラインメモリを使用し、拡大縮小補間演算回路と拡大縮小補間係数算出回路を設け、これらの回路に対して動作クロックを倍率に応じて切り替えて動作させて、縮小処理回路と拡大処理回路を共用化して入力信号から直接に水平拡大縮小処理とサンプリング周波数変換を同時に行うものである。
【００２５】
【作用】
（手段１による作用）
本発明の第１の発明の構成によれば、水平縮小処理の縮小倍率と周波数変換の逆変換比を掛け合わせた合成倍率比で縮小補間演算を行い、そのデータをラインメモリに対し周波数変換前のクロックにより書き込んだ後、合成倍率比に対応したアドレス制御を行いながら、周波数変換後のクロックにより読み出しを行うことにより、水平方向縮小処理とサンプリング周波数変換を同時に行う様に作用する。
【００２６】
ここでサンプリング周波数変換は、クロックを下げる変換を前提として説明しているが、合成倍率比が１以下となる範囲においてクロックを上げる変換にも対応することができる。
【００２７】
（手段２による作用）
本発明の第２の発明の構成によれば、水平方向拡大縮小処理の拡大／縮小倍率と周波数変換の逆変換比を掛け合わせた合成倍率が、トータルとして１未満なら縮小処理を行ってからラインメモリに書き込んで、変換後クロックで読み出す。逆に１以上なら、変換前クロックでラインメモリに書き込んで、変換後クロックで読み出してから拡大処理を行うことにより、入力信号から直接に水平方向拡大もしくは縮小処理と任意比のサンプリング周波数変換を同時に行う様に作用する。
【００２８】
（手段３による作用）
本発明の第３の発明の構成によれば、拡大縮小補間演算回路および拡大縮小補間係数算出回路とに、縮小時は変換前クロックを、拡大時には変換後クロックを動作クロックとして選択入力してやることにより、縮小処理と拡大処理を同一の回路で共用化し、ラインメモリの入出力および出力部を信号を切り替えることにより、簡単な構成で入力信号から直接に水平方向拡大もしくは縮小処理と任意比のサンプリング周波数変換を同時に行う様に作用する。
【００２９】
【実施例】
本発明の第１の発明の実施例について図面を参照して説明する。本発明の第１の発明の実施例のブロック図を図１に示す。
【００３０】
まず、システムコントローラ等により設定された画像縮小倍率と周波数変換の逆変換比を掛け合わせた合成倍率を補間係数算出回路２０で算出する。
【００３１】
入力信号は、補間演算回路１０で合成倍率により直線補間演算が行われる。補間演算された入力信号は、書き込み制御回路５によりアドレス制御され水平方向の任意の範囲を変換前クロックレートでラインメモリ４に書き込まれる。そして、読み出し制御回路６では、該当する水平方向範囲で補間演算に対応したデータの得られるように読み飛ばしアドレス制御を行いながら、変換後クロックレートでラインメモリ４より読み出されて、クロックレートの変換された水平方向縮小画像信号として出力される。
【００３２】
以下に、前述の処理を信号処理の流れを模式化した図９を用いて説明する。図９では、水平縮小倍率３／５倍の縮小と変換前：変換後＝３：４の比でサンプリング周波数を変換する場合の例を示している。
【００３３】
まず、図１の補間係数算出回路２０では、合成倍率をｒ、合成補間比をｋとすれば
0003577766.tif 000002
を算出する。
【００３４】
補間演算回路１０では合成補間比ｋ＝１．２５あれば順に０，０．２５，０．５，０．７５，０と合成補間比に応じて、補間係数が順次入力され、入力信号ａの前後のデータから内挿されてｂを得る。このデータは、変換前クロックで指定された水平方向書き込み範囲枠内をラインメモリにｃの様に書き込む。
【００３５】
これに対し、読み出し制御回路６では変換後クロックで指定された水平方向読み出し枠内で合成倍率０．８に対応するようにデータを５個おきに読み飛ばしてｄのごとく読み出す。
【００３６】
このようにして、入力信号ａを縮小処理とサンプリング周波数変換を同時に行い出力信号ｄを得るものである。
【００３７】
実際には、入力信号ａに対して、１Ｈ遅れて出力信号ｄが得られる。
図６に上記補間演算回路の一例を示す。
【００３８】
図６では、時刻ｎの入力信号をＸｎ、出力信号をＹｎ、順次入力される補間係数をＫｎとすれば、
Ｙｎ＝（１−Ｋｎ）Ｘｎ−１＋ＫｎＸｎ
の直線補間演算が行われる。
【００３９】
次に画質劣化抑制効果について図１２を参照して説明する。
ここでは、図１１と比較するため、縮小倍率＝４／５倍、周波数変換比４：５の場合を示す。
【００４０】
縮小処理に伴う折り返し歪みに対する帯域制限は図１１の説明同様入力信号に対してかけられるものとすると、入力信号（ａ）に対し合成倍率＝１で４：５のサンプリング周波数変換が同時に行われるので、（ｂ）に示す様なフィルタを通すこととなり、これを帯域制限すると、結果として（ｃ）に示すようになる。ここに示した例は多少特異な例であるが、合成倍率が１とならない通常の場合も同様に表現できる。
【００４１】
このように、本方式ではフィルタリングは一度だけの効果なので、信号の高周波成分のレスポンス劣化は、図１１に示す場合に比べ低く抑えられる。
【００４２】
以上の実施例については、周波数変換を変換前クロックより早いクロックに変換する場合を説明しているが、これらの例のように合成倍率が１以下となる範囲においては、クロックを上げる周波数変換も行うことができる。
【００４３】
クロックを下げる変換については、いかなる縮小倍率でも可能である。
尚、クロックを下げる変換の場合の拡大処理については、合成倍率が１以下となる拡大倍率の範囲において対応することができる。
本発明の第２の発明の実施例について図面を参照して説明する。本発明の第２の発明の実施例のブロック図を図２に示す。
【００４４】
まず、画像の拡大もしくは縮小の倍率と周波数変換の逆変換比を掛け合わせた合成倍率が１未満の場合を説明すれば、この場合は全体として縮小処理となり、切り替えスイッチ３，９を縮小側に切り替えて、縮小補間演算回路１、縮小補間係数算出回路２１、ラインメモリ４、書き込み制御回路５、読み出し制御回路６０を使用して第１の発明の実施例に説明した縮小処理が行われる。
【００４５】
逆に、合成倍率が１以上であれば全体として拡大処理であり、切り替えスイッチ３，９を拡大側に切り替えて、次に説明する拡大処理がなされる。
【００４６】
拡大処理では入力信号は、書き込み制御回路５によりアドレス制御され入力信号の水平方向の任意の範囲が変換前クロックレートでラインメモリ４に書き込まれる。また、システムコントローラ等により設定された合成倍率により、拡大補間係数が拡大補間係数算出回路８で算出される。この係数により読み出し制御回路６０では、該当する範囲で合成倍率の拡大補間演算を行うに必要なデータを読み出せる様アドレス制御を行い、変換後クロックレートでラインメモリ４より読み出される。こうして読み出されたデータは拡大補間演算回路７で拡大補間係数により直線補間演算が行われ、サンプリング周波数の変換された水平方向拡大画像信号として出力される。
【００４７】
以下に、前述の拡大処理の場合の信号処理の流れを模式化した図１０を用いて説明する。
【００４８】
図１０では、水平拡大倍率１．５倍の拡大と変換前：変換後＝６：５の比でサンプリング周波数を変換する場合の例を示している。
【００４９】
入力信号ａは変換前クロックで指定された水平方向書き込み範囲枠内をラインメモリにｂの様にそのまま書き込む。
【００５０】
また、図２の拡大補間係数算出回路８では、合成倍率をｒ、合成補間比をｋとすれば
0003577766.tif 000003
を算出する。
【００５１】
これに対し、読み出し制御回路６０では変換後クロックで指定された水平方向読み出し枠内で合成倍率１．２５に対応するようにデータを４個おきに二度読みでｃのごとく読み出す。
【００５２】
そして、拡大補間演算回路７では合成補間比ｋ＝０．８であれば順に０，０．８，０．６，０．４，０．２と合成補間比に応じて、補間係数が順次入力され前後のデータから内挿され、変換後クロックで直線補間演算がｄのように行われる。こうして、入力信号ａを拡大処理とサンプリング周波数変換を同時に行い出力信号ｄを得るものである。
【００５３】
このように、水平方向拡大縮小処理と任意比のサンプリング周波数変換処理を同時に、かつ画質の劣化を小さく抑えながら行うことができる。
【００５４】
本発明の第３の発明の実施例について図面を参照して説明する。本発明の第３の発明の実施例のブロック図を図３に示す。
【００５５】
まず、画像の拡大もしくは縮小の倍率と周波数変換の逆変換比を掛け合わせた合成倍率が１未満の場合を説明すれば、この場合は全体として縮小処理となり次の動作を行う。切り替えスイッチ３，９，１１は縮小側に切り替えて、拡大縮小補間演算回路１２と拡大縮小補間係数算出回路１３に動作クロックとして変換前クロック（図３でＷｃｌｋと図示）を入力して、合成倍率（１未満）が設定されて縮小補間処理を行うよう動作する。そして、ラインメモリ４、書き込み制御回路５、読み出し制御回路６１を使用して第２の発明の実施例に説明した縮小処理が行われる。
【００５６】
逆に、合成倍率が１以上であれば全体として拡大処理であり、切り替えスイッチ３，９，１１を拡大側に切り替えて、拡大縮小補間演算回路１２と拡大縮小補間係数算出回路１３に動作クロックとして変換後クロック（図３でＲｃｌｋと図示）を入力して、合成倍率（１以上）が設定されて拡大補間処理を行うよう動作する。
【００５７】
こうして、同様に第２の発明の実施例に説明した拡大処理が行われる。
【００５８】
【発明の効果】
以上の説明より明らかなように、本発明の第１の発明によれば、水平方向の高周波レスポンス劣化を小さく抑えた良好な画像を得ることができ、かつ、回路規模の面からも、水平方向縮小処理とサンプリング周波数変換を独立に行う場合に比べ、大幅に回路規模を削減することができる。
【００５９】
以上の説明より明らかなように、本発明の第２の発明によれば、簡単な構成で水平拡大もしくは縮小処理と同時にクロックを上げる変換もしくは下げる変換をいずれの組み合わせも任意に行うことができる。また、回路規模の面からも、水平方向拡大および縮小処理とサンプリング周波数変換を独立に行う場合に比べ、大幅に回路規模を削減できる。さらに、水平方向高周波レスポンスの劣化を小さく抑えた良好な画像を得ることができる。
【００６０】
以上の説明より明らかなように、本発明の第３の発明によれば、簡単な構成で水平拡大もしくは縮小処理と同時にクロックを上げる変換もしくは下げる変換をいずれの組み合わせも任意に行うことができる。また、回路規模の面では、第２の発明の実施例の場合よりもさらに大きく回路規模を削減することができる。さらに、水平方向高周波レスポンスの劣化を小さく抑えた良好な画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の発明の実施例の水平縮小および周波数変換回路の構成を示すブロック図
【図２】本発明の第２の発明の実施例の水平縮小拡大および周波数変換回路の構成を示すブロック図
【図３】本発明の第３の発明の実施例の水平縮小拡大および周波数変換回路の構成を示すブロック図
【図４】従来例の水平縮小回路部および周波数変換回路部（クロックを下げる）の構成ブロック図
【図５】従来例の水平縮小回路部および周波数変換回路部（クロックを上げる）の構成ブロック図
【図６】本発明の第１〜第３の発明の実施例の補間演算回路の構成を示すブロック図
【図７】水平縮小のみの方式説明図
【図８】サンプリング周波数変換のみの方式説明図
【図９】本発明の第１〜第３の発明の実施例における縮小補間の信号処理方式説明図
【図１０】本発明の第２，第３の発明の実施例における拡大補間の信号処理方式説明図
【図１１】従来の縮小処理後周波数変換を行う方式の場合の周波数特性図
【図１２】本発明の第１の発明の実施例における縮小処理および周波数変換方式の場合の周波数特性図
【符号の説明】
１  縮小補間演算回路
３，９，１１  切り替えスイッチ
４  ラインメモリ
５  書き込み制御回路
６，６０，６１    読み出し制御回路
７  拡大補間演算回路
８  拡大補間係数算出回路
１０  補間演算回路
１２  拡大縮小補間演算回路
１３  拡大縮小補間係数算出回路
２０  補間係数算出回路
２１  縮小補間係数算出回路
【図１】
0003577766.tif 000004
【図２】
0003577766.tif 000005
【図３】
0003577766.tif 000006
【図４】
0003577766.tif 000007
【図５】
0003577766.tif 000008
【図６】
0003577766.tif 000009
【図７】
0003577766.tif 000010
【図８】
0003577766.tif 000011
【図９】
0003577766.tif 000012
【図１０】
0003577766.tif 000013
【図１１】
0003577766.tif 000014
【図１２】
0003577766.tif 000015