(57)【特許請求の範囲】
【請求項１】
データを電気消去でき且つデータを書き込み及び読み出しでき、データ消去時にはコントロールゲートに所定の消去電圧が印加されてフローティングゲートに注入された電子がトンネル酸化膜を介してコントロールゲートに移動する不揮発性メモリをプログラムメモリとして内蔵した１チップマイクロコンピュータにおいて、
書き込み動作及び読み出し動作が繰り返された時に、前記不揮発性メモリに比してデータが消去され難い特性を有する参照用の不揮発性メモリと、前記不揮発性メモリ及び参照用の不揮発性メモリのデータを基準レベルとの比較に基づいて読み出すためのセンスアンプと、前記センスアンプにより前記参照用の不揮発性メモリが、データが消去された状態からデータが書き込まれた状態に変化したことを検出した時に、消去電圧を高め、又は消去時間を延ばすように制御する制御回路とを有することを特徴とする１チップマイクロコンピュータ。
【請求項２】
前記消去電圧又は消去時間に対応する制御データが前記不揮発性メモリの特定アドレスに格納されていることを特徴とする請求項１に記載の１チップマイクロコンピュータ。
【請求項３】
前記参照用の不揮発性メモリは、前記不揮発性メモリに比してゲート長が長いセル構造を有し、又はゲート幅が短いセル構造を有していることを特徴とする請求項１記載の１チップマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気消去が可能な不揮発性メモリ（例えば、フラッシュメモリ）を内蔵した１チップマイクロコンピュータに関する。
【０００２】
【従来の技術】
図８は一般的なスプリットゲート型の不揮発性メモリのプログラム状態を示すセル構造図であり、（１）はコントロールゲート、（２）はフローティングゲート、（Ｄ）はドレイン、（Ｓ）はソースであり、（３）は半導体基板上に形成されたゲート酸化膜で、このゲート酸化膜（３）上に前記フローティングゲート（２）が形成され、前記ゲート酸化膜（３）と一体となってこのフローティングゲート（２）を被覆するトンネル酸化膜（４）が形成され、このトンネル酸化膜（４）上に前記コントロールゲート（１）が形成されている。
【０００３】
図８の不揮発性メモリをプログラム状態とする場合、例えば、コントロールゲート（１）、ドレイン（Ｄ）、ソース（Ｓ）に各々２ボルト、０ボルト、１２ボルトの電圧を印加する。すると、コントロールゲート（１）及びフローティングゲート（２）間とフローティングゲート（２）及びソース（Ｓ）間とが容量結合されており（コントロールゲート（１）及びフローティングゲート（２）間の容量＞フローティングゲート（２）及びソース（Ｓ）間の容量）、この容量結合比によりフローティングゲート（２）は、実際は電圧印加を受けないが、結果として例えば１１ボルトの高電圧印加を受けたのと等価状態となる。
【０００４】
これより、ドレイン（Ｄ）及びソース（Ｓ）の間に電子が連なるチャネル（ＣＨ）が形成され、当該チャネルの中のホットエレクトロンが前記ゲート酸化膜（３）を介してフローティングゲート（２）に注入され、フローティングゲート（２）は負に帯電した状態となる。これが不揮発性メモリセルのプログラム状態である。
【０００５】
図９はプログラム状態の不揮発性メモリの読み出し状態を示すセル構造図、図１０はプログラム状態ではない（消去状態）不揮発性メモリの読み出し状態を示すセル構造図である。
【０００６】
図９及び図１０の何れの不揮発性メモリも読み出し状態とする場合は、例えば、コントロールゲート（１）、ドレイン（Ｄ）、ソース（Ｓ）に各々５ボルト、２ボルト、０ボルトを印加する。図９の場合、フローティングゲート（２）に電子が注入されているため、ドレイン（Ｄ）及びソース（Ｓ）の間にチャネルが形成されず、不揮発性メモリセルはオフする。一方、図１０の場合、フローティングゲート（２）に電子が存在しないため、ドレイン（Ｄ）及びソース（Ｓ）の間にチャネル（ＣＨ）が形成され、不揮発性メモリセルはオンする。
【０００７】
図７は不揮発性メモリセルのプログラム状態に応じて論理値「０」又は「１」を出力するためのブロック図であり、（５）は不揮発性メモリセル、（６）はセンスアンプであり、センスアンプ（６）は不揮発性メモリセル（５）の出力電流（読み出し電流またはセル電流とも称す）と基準電流Ｉｒｅｆとの比較結果に応じて電圧値０ボルト（論理値「０」）又は電圧値５ボルト（論理値「１」）を出力するものである。
【０００８】
不揮発性メモリセル（５）が図９のようにプログラム状態の場合、センスアンプ（６）は、不揮発性メモリセル（５）の出力電流（読み出し電流Ｉｗ）が基準電流Ｉｒｅｆより小さいことを検出して論理値「０」を出力する。一方、不揮発性メモリセル（５）が図１０のようにプログラム状態となっていない（消去状態）場合、センスアンプ（６）は、不揮発性メモリセル（５）の出力電流（読み出し電流Ｉｉ）が基準電流Ｉｒｅｆより大きいことを検出して論理値「１」を出力する。従来では、メモリセル（５）のプログラム状態となっていない（消去状態）場合の出力電流（読み出し電流Ｉｉ）が、初期値の１００μＡに対してデータの書き換えを繰り返すことにより徐々に低下して、それが例えば、３０％となる３０μＡ（または基準電流Ｉｒｅｆとなる）まで低下した時点でデータ書き換え回数（Ｔ１）の限界点としてメモリセルの動作寿命としていた（図１２参照）。尚、図１２に示すようにＩｗは、データ書き換え回数に関わらずほぼ同程度である。
【０００９】
図１１は不揮発性メモリの消去状態を示すセル構造図であり、例えば、コントロールゲート（１）に１４ボルト、ドレイン（Ｄ）及びソース（Ｓ）に０ボルトを印加する。すると、フローティングゲート（２）に注入された電子は、Ｆ−Ｎトンネリング現象によるトンネル酸化膜（３）を介してコントロールゲート（１）側へ移動してしまう。しかし、ドレイン（Ｄ）及びソース（Ｓ）は同電位のため、チャネルが形成されることはない。これが不揮発性メモリセルの消去状態である。
【００１０】
このように、不揮発性メモリのプログラム状態、読み出し状態、消去状態に応じて、コントロールゲート（１）、ドレイン（Ｄ）、ソース（Ｓ）へ、固定された電圧を固定された時間だけ印加していた。
【００１１】
【発明が解決しようとする課題】
ところで、このような不揮発性メモリを内蔵した１チップマイクロコンピュータにおいて、不揮発性メモリをＲＯＭ的に使用する用途の場合、データ保持特性が重要になる。
【００１２】
特に、前記メモリセル（５）は、書き込み動作及び消去動作を繰り返すと、消去動作時にフローティングゲート（２）とコントロールゲート（１）との間に介在したトンネル酸化膜（４）に加わるストレスによって、前記トンネル酸化膜（４）中に電子トラップが形成されてしまう。すると、この電子トラップが障壁となって、フローティングゲート（２）からコントロールゲート（１）への電子の移動（図１１の矢印方向）を阻害することになり、メモリセル（５）の動作寿命が制限されるという問題があった。尚、このときの限界点は、前述したようにメモリセル（５）のプログラム状態となっていない（消去状態）場合の出力電流（読み出し電流Ｉｉ）が、初期値の１００μＡの３０％となる３０μＡまで低下した時点をメモリセルの動作寿命としていた。
【００１３】
従って、本発明はＦ−Ｎトンネリング現象を利用してデータの消去を行うメモリセルの動作寿命を延ばすために、消去動作時の設定条件を変更可能にする１チップマイクロコンピュータを提供することを目的とする。
【００１４】
【課題を解決するための手段】
そこで、本発明は上記課題を解決するためになされたものであり、データを電気消去でき且つデータを書き込み及び読み出しできる不揮発性メモリをプログラムメモリとして内蔵した１チップマイクロコンピュータにおいて、メモリセルアレイ内の不揮発性メモリ（７）に比して特性の劣る参照用の不揮発性メモリ群（４０）を設けて、前記参照用の不揮発性メモリ群（４０）の参照結果に基づいて、制御回路（４４）により予め前記不揮発性メモリ（７）の特定アドレス領域に格納されている消去動作時の消去電圧あるいは消去時間を変更することを特徴とするものである。
【００１５】
また、前記参照用の不揮発性メモリ群（４０）は、内部の不揮発性メモリ（７）に比してゲート長が長いセル構造であるか、ゲート幅が短いセル構造であることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の詳細を図面に従って具体的に説明する。
【００１７】
図３は本発明の１チップマイクロコンピュータを示すブロック図である。
【００１８】
図３において、（７）は不揮発性メモリ（例えば、不揮発性メモリ）であり、データを電気消去でき且つデータを繰り返し書き込み及び読み出しでき、１チップマイクロコンピュータを動作制御するためのプログラムデータが主として格納されるものである。不揮発性メモリ（７）を構成するメモリセル（５）は、通常、図８乃至図１１の状態でデータの書き込み、読み出し、消去が実行される。不揮発性メモリ（７）の特定アドレス領域ａ，ｂ，ｃ，ｄには、各々、不揮発性メモリ（７）の書き込み電圧の大きさ又は時間を制御するための制御データＡ，不揮発性メモリ（７）の消去電圧の大きさ又は時間を制御するための制御データＢ，読み出し電圧の大きさ又は時間を制御するための制御データＣ，不揮発性メモリ（７）の読み出し時におけるセンスアンプ（６）の基準電圧Ｖｒｅｆ（基準電流Ｉｒｅｆに対応する）の大きさを制御するための制御データＤ等が、予め書き込まれている。
【００１９】
（８）はプログラムカウンタであり、不揮発性メモリ（７）をアドレス指定するものである。（９）はインストラクションレジスタであり、不揮発性メモリ（７）の読み出しデータを保持するものである。（１０）はインストラクションデコーダであり、インストラクションレジスタ（９）の保持データを解読し、１チップマイクロコンピュータの各種動作を実行するための制御信号を出力するものである。（１１Ａ）（１１Ｂ）（１１Ｃ）はレジスタであり、インストラクションレジスタ（９）に保持されたアドレスａ，ｂ，ｃの制御データＡ，Ｂ，Ｃをデータバス（１３）を介して保持するものである。尚、不揮発性メモリ（７）のアドレスｄの制御データＤは読み出し時の参照用の制御データであり、この制御データＤはセンスアンプ（６）の基準電圧部と直接接続され、１チップマイクロコンピュータの初期化と同時に基準電圧Ｖｒｅｆが設定される構成となっている。また、不揮発性メモリ（７）の消去動作は１ページ単位（例えば１２８バイト）で実行されるものであり、特定アドレス領域ａ，ｂ，ｃ，ｄの制御データＡ，Ｂ，Ｃ，Ｄが消去動作と同時に一括して消去される不都合はない。
【００２０】
図４は、書き込み時間，消去時間及び読み出し時間を制御するための回路ブロック図である。尚、前記不揮発性メモリ（７）のアドレスａ，ｂ，ｃには書き込み時間、消去時間及び読み出し時間を制御するための制御データＡ，Ｂ，Ｃが、予め書き込まれているものとする。図４において、（１４）はカウンタであり、複数個のＴフリップフロップをカスケード接続して構成されている。ＡＮＤゲート（１５）（１６）（１７）及びＯＲゲート（１８）は切換回路を構成し、ＡＮＤゲート（１５）（１６）（１７）の一方の入力端子にはカウンタ（１４）の特定の分周出力Ｘ１、Ｘ２、Ｘ３（例えば０．４ｍｓｅｃ、０．８ｍｓｅｃ、１．６ｍｓｅｃ）が印加される。レジスタ（１１）には分周出力Ｘ１、Ｘ２、Ｘ３の何れか１個を選択するための制御ビットＹ１、Ｙ２、Ｙ３が保持される。レジスタ（１１Ａ）の各ビットはＡＮＤゲート（１５）（１６）（１７）の他方の入力端子と接続される。制御ビットＹ１，Ｙ２，Ｙ３は分周出力Ｘ１、Ｘ２、Ｘ３を選択する時に論理値「１」となる。従って、諭理値「１」の制御ビットＹ１，Ｙ２，Ｙ３の何れか１個に対応した分周出力Ｘ１，Ｘ２，Ｘ３の何れか１個がＯＲゲート（１８）から出力され、図８の電圧印加時間が制御される。例えば、不揮発性メモリ（７）の書き込み特性に応じて、電圧印加時間が０．４ｍｓｅｃでは不十分であるが０．８ｍｓｅｃでは十分である場合、制御ビットＹ２のみが論理値「１」となり、カウンタ（１４）の分周出力Ｘ２に基づいて書き込みが実行される。尚、消去動作や読み出し動作のためのレジスタ（１１Ｂ）（１１Ｃ）についても、図４と同様の構成が設けられる。
【００２１】
図５は、書き込み電圧，消去電圧及び読み出し電圧を制御するための回路ブロック図である。尚、前記不揮発性メモリ（７）のアドレスａ，ｂ，ｃには書き込み電圧，消去電圧及び読み出し電圧を制御するための制御データＡ，Ｂ，Ｃが、不揮発性メモリ（７）のそれぞれの動作特性に応じて、書き込まれているものとする。図５において、（１９）は高電圧発生回路であり、電圧ＶＰＰを発生する。高電圧発生回路（１９）の出力にはツエナーダイオード（２０）のカソードが接続され、ツエナーダイオード（２０）のアノード側にはｐ個、ｑ個、ｒ個（ｐ＞ｑ＞ｒ）のダイオードの直列体（２１）（２２）（２３）が並列接続される。また、ツエナーダイオード（２０）のアノードとダイオードの直列体（２１）（２２）（２３）との間には、高電圧発生回路（１９）の出力と接地との間でツエナーダイオード（２０）とダイオードの直列体（２１）（２２）（２３）の何れか１つとを選択的に接続又は遮断するＮＭＯＳトランジスタ（２４）（２５）（２６）のドレインソース路が介挿され、ＮＭＯＳトランジスタ（２４）（２５）（２６）のゲートはレジスタ（１１Ａ）の各ビットと接続されて制御される。尚、ＮＭＯＳトランジスタ（２４）（２５）（２６）がオフしている時、ＮＭＯＳトランジスタ（２４）のみがオフしている時、ＮＭＯＳトランジスタ（２５）のみがオフしている時、ＮＭＯＳトランジスタ（２６）のみがオフしている時の順で、高電圧発生回路（１９）の出力ＶＰＰは低くなる。例えば、不揮発性メモリ（７）の書き込み特性に応じて、電圧印加時間を一定とした条件の下で書き込み電圧がＮＭＯＳトランジスタ（２６）をオンした時のレベルでは不十分であるが、ＮＭＯＳトランジスタ（２５）をオンした時のレベルでは十分である場合、制御ビットＹ２のみが論理値「１」となり、図８のソース電圧が制御される。尚、消去動作や読み出し動作のためのレジスタ（１１Ｂ）（１１Ｃ）についても、図５と同様の構成が設けられる。この場合、図１１のコントロールゲート電圧が制御される。
【００２２】
図６はセンスアンプ（６）の基準電圧Ｖｒｅｆを制御するための回路ブロック図である。詳しくは、メモリセル（５）の出力電流と基準電流Ｉｒｅｆとはセンスアンプ（６）内部で電流電圧変換される。従って、実際は、センスアンプ（５）に基準電流Ｉｒｅｆを印加せず、基準電圧Ｖｒｅｆを印加する構成とする。尚、不揮発性メモリ（７）のアドレスｄには基準電圧Ｖｒｅｆを制御するための制御データＤが不揮発性メモリ（７）の特性に応じて、書き込まれているものとする。電源ＶＤＤと接地との間には抵抗（２７）（２８）（２９）（３０）が直列接続され、ＮＭＯＳトランジスタ（３１）（３２）（３３）のドレインは直列抵抗（２７）（２８）（２９）（３０）の接続点と接続されると共にソースは共通接続され、ゲートはアドレスｄの制御ビットＺ１、Ｚ２、Ｚ３で直接制御される。ＮＭＯＳトランジス夕（３１）（３２）（３３）がオンする順に基準電圧Ｖｒｅｆは低くなる。例えば、不揮発性メモリ（７）の読み出し特性に応じて、基準電圧ＶｒｅｆがＮＭＯＳトランジスタ（３３）をオンした時の値では不十分であるが、ＮＭＯＳトランジスタ（３２）をオンした時の値で十分である場合、制御ビットＺ２のみを論理値「１」とすればよい。これより、センスアンプ（６）から正確な論理値が得られる。
【００２３】
以下、本発明の特徴をなす構成について図２を参照しながら説明する。
【００２４】
図２は本発明が適用されるのメモリセルアレイのレイアウトを示す図であり、図２において、（４１），（４２）は左側、右側のメモリセルアレイであり、それぞれの端部には同じワード線ＷＬに接続されて成る参照用の不揮発性メモリ群（４０）が配置されている。尚、参照用の不揮発性メモリ群（４０）は、不揮発性メモリ（７）に比してゲート長が長いセル構造であるか、ゲート幅が短いセル構造とすることで、不揮発性メモリ（７）に比して特性の劣る（この場合には、データが消去され難い。）構造の不揮発性メモリとすることができる。また、（４３）は前記参照用の不揮発性メモリ群（４０）の読み出し用のセンスアンプであり、（４４）は制御回路である。
【００２５】
このセンスアンプ（４３）の構成は、前述した不揮発性メモリ（７）の読み出し用のセンスアンプ（６）と同等の回路構成であり、その基準電流Ｉｒｅｆも同等に設定されているものであり、重複した説明を避けるために詳しい説明は省略するが、図７に示すようにメモリセルの出力電流（読み出し電流Ｉｉ）と基準電流Ｉｒｅｆ１とはセンスアンプ（４３）内部で電流電圧変換される。従って、実際は、センスアンプ（４３）に基準電流Ｉｒｅｆ１を印加せず、基準電圧Ｖｒｅｆ１を印加する構成である。
【００２６】
ここで、上述したようにして構成された不揮発性メモリ（７）において、データの書き込み動作及び消去動作が繰り返されることで、従来発生していた消去不良による不揮発性メモリの動作寿命の制限を延ばすものであり、前記不揮発性メモリ（７）に比して特性の劣る（消去され難い）参照用の不揮発性メモリ群（４０）を設けて、同じワード線に接続されている不揮発性メモリ（７）にデータが書き込まれる度に同じワード線に接続されている参照用の不揮発性メモリ群（４０）に対してもデータを書き込み、この不揮発性メモリ（７）に書き込まれたデータが消去されれば同じ参照用の不揮発性メモリ群（４０）に書き込まれたデータを消去する。この動作が繰り返されて該参照用の不揮発性メモリ群（４０）のデータ内容が設定したデータ内容と異なる状態（データが消去された「１」状態と判定するはずがデータが書き込まれた「０」状態）であることをセンスアンプ（４３）を介して制御回路（４４）が検出したら、この制御回路（４４）は、予め前記不揮発性メモリ（７）の特定アドレスｂに格納されている消去動作時の制御データＢ（消去電圧データ）の中から所望の消去電圧に変更する（図１に示すように消去電圧Ｖ１〜消去電圧Ｖ２へ高めることで、書き換え回数がＴ１→Ｔ２に延びる）ように制御するものである。このとき、参照用の不揮発性メモリ群（４０）への消去電圧も同様に変更しておく必要がある。
【００２７】
このように、例えば、同じワード線ＷＬに接続されたある不揮発性メモリ（７）へのデータの書き換え動作が行われる度に、当該不揮発性メモリ（７）と同じワード線ＷＬに接続されるメモリセルアレイ内の不揮発性メモリ（７）に比して特性の劣る参照用の不揮発性メモリ群（４０）へもデータの書き換え動作を行い、この参照用の不揮発性メモリ群（４０）内のデータ内容が指定されたデータ内容と異なる読み出し不良（例えば、データ内容が「１」と判定されるはずが、「０」と判定されてしまう状態）が検出された時点で、不揮発性メモリ（７）に対応する消去動作時の消去電圧を（例えば、１４Ｖ〜１５Ｖに）高めるような制御を行うことで、消去動作時のマージンを稼ぐことで、この消去不良に起因する不揮発性メモリ（７）の寿命を延ばすことができ、従来に比して長寿命化が図れる。
【００２８】
以下、消去動作時の消去電圧を変更した後には、その設定し直した消去電圧に基づいて、不揮発性メモリ（７）に対する書き換え動作を繰り返す。
【００２９】
尚、再び、前記参照用の不揮発性メモリ（４０）内のデータ内容が異なることが検出された際には、前記制御回路（４４）を介して消去動作時の消去電圧（例えば、１５Ｖ〜１６Ｖ）へ高めるような制御を行うことで、更なる不揮発性メモリ（７）の長寿命化が可能になり、また、他のワードラインＷＬに接続された不揮発性メモリ（７）に対しても同様にして、長寿命化が図れる。
【００３０】
更に、本実施形態では、参照用の不揮発性メモリ（４０）内のデータ内容が異なることが検出された際に前記制御回路（４４）を介して消去動作時の消去電圧を高めるような制御を行っているが、本発明はこれに限らず、消去時間を延ばすような制御を行うものであっても良い。
【００３１】
そして、本発明では消去動作時の消去電圧あるいは消去時間を細かく設定できるようになり、書き換え回数の初期の段階から過剰に高い電圧もしくは一定電圧を長い時間に渡って印加する必要がなくなるため、トンネル酸化膜（５１）の摩耗劣化の進行を抑制できる。また、特に、実際のセルより若干特性の劣るセルの実力を評価しているため、ロットのばらつき、出来具合による変動を吸収して、ＬＳＩ個々の実力に対応した判定レベルに設定できるので、収率や歩留も向上する。更に、ウエハーチェックや完成品測定でＩＣの実力に対応したより最適な判定レベルへの設定も可能になる。
【００３２】
また、本出願人は、先にデータの書き換え回数をカウントして所定値になったら消去電圧を変更する発明（特願平９−１６２７８８号）を開発したが、この場合、予め、予備のセルの動作限界回数をカウントしておき、データ設定する煩わしさがあったが、本発明では参照用のダミーセルを用いることで制御が容易となる利点がある。
【００３３】
更に、本実施形態では、本発明をいわゆるスプリットゲート型の不揮発性メモリに適用した一例を紹介したが、例えば、フローティングゲートに蓄積した電荷を基板側（ソースあるいはドレイン）に移動させる、いわゆるスタック型の不揮発性メモリに適用しても良い。この場合には、ソース電極あるいはドレイン電極に印加するソース電圧あるいはドレイン電圧を高めるように制御すれば良い。
【００３４】
【発明の効果】
以上、本発明によれば、メモリセルアレイ内の不揮発性メモリに比して特性の劣る参照用の不揮発性メモリ群に設けておき、この参照用の不揮発性メモリ群内に書き込まれたデータ内容に対して読み出し不良が発生した際に、消去動作時の消去に関する設定条件を変更することで、消去不良に起因する不揮発性メモリの寿命を延ばすことができ、従来に比して長寿命化が図れる。
【００３５】
また、本発明では参照用のダミーセルを用いて、このダミーセルにおいて消去不良が発生した時点で、以降の消去動作時の消去に関する設定条件を変更するものであるため、予め、予備のセルの動作限界回数をカウントしておき、書き換え可能回数をデータ設定する構成のものに比して制御が容易となる。
【図面の簡単な説明】
【図１】本発明に適用される不揮発性メモリの動作を説明するための特性図である。
【図２】本発明に適用される不揮発性メモリのメモリセルアレイを示す図である。
【図３】本発明の１チップマイクロコンピュータを示すブロック図である。
【図４】不揮発性メモリの書き込み電圧，消去電圧及び読み出し電圧の時間を制御するための回路ブロック図である。
【図５】不揮発性メモリの書き込み電圧，消去電圧及び読み出し電圧の大きさを制御するための回路ブロック図である。
【図６】センスアンプの基準電圧を制御するための回路ブロック図である。
【図７】不揮発性メモリのセンスアンプ部分を示すブロック図である。
【図８】不揮発性メモリのプログラム状態を示すセル構造図である。
【図９】プログラム状態である不揮発性メモリの読み出し状態を示すセル構造図である。
【図１０】プログラム状態ではない不揮発性メモリの読み出し状態を示すセル構造図である。
【図１１】不揮発性メモリの消去状態を示すセル構造図である。
【図１２】従来の不揮発性メモリの問題点を説明するための特性図である。
【符号の説明】
（６）センスアンプ
（７）不揮発性メモリ
（４０）参照用の不揮発性メモリ群
（４３）センスアンプ
（４４）制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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