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　平成　８年特許願第１１０１６３号「フィールドアイソレーションを備えた半導体装置」拒絶査定不服審判事件〔平成　８年１１月　１日出願公開、特開平　８−２８８３８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年４月５日（パリ条約による優先権主張１９９５年４月６日、アメリカ合衆国）の出願であって、平成１７年６月１５日付けで拒絶査定がなされ、これに対して平成１７年９月１５日に拒絶査定に対する審判請求がなされるとともに、手続補正がなされたものであり、その後、平成１９年５月１１日付けで審尋がなされ、平成１９年８月１３日に回答書が提出され、さらに、平成２０年４月２５日付けで拒絶理由通知が通知され、平成２０年１０月１６日に手続補正がなされたものである。
　
２．本願発明
　本願の請求項１ないし３に係る発明は、平成２０年１０月１６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】半導体装置であって：
　第１の高さに位置する表面を有する部品領域；
　少なくとも１０ミクロンの幅を有し、平坦な表面を有する第１フィールドアイソレーション領域であり、
　前記部品領域の近くに位置する第１トレンチと、
　半導体基板の一部のみを含み、前記第１の高さより低くない第２の高さに位置する表面を有する単一のメサ部と、
　から成り、
　第１トレンチが、当該第１フィールドアイソレーション領域内の単一メサ部を横方向に包囲し、かつ、前記単一メサ部の両側に沿って２ミクロンを越えない幅を有する、
　ことを特徴とする第１フィールドアイソレーション領域；ならびに
　第１トレンチ内に位置し、単一メサ部と部品領域との間に位置する充填材料；から成る半導体装置。」
　
３．刊行物に記載の発明
（１）刊行物１：特開平２−２０２０３３号公報
　平成２０年４月２５日付け拒絶理由通知に引用され、本願の優先権主張日前に頒布された刊行物である特開平２−２０２０３３号公報（以下、「刊行物１」という。）には、図１ないし図３及び図５とともに以下の事項が記載されている。
「この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）の断面図に示すように、素子１の周囲に、エピタキシャル層２を貫通して半導体基板３にまで入り込む一様な幅の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領域５を形成することにより、素子１の相互間の分離を図る技術である。」（第１頁左下欄第１９行ないし同頁右下欄第４行）
「［課題を解決するための手段］
　本発明に係る半導体集積回路は、半導体基板に形成された各素子の周囲に素子分離用の絶縁領域を埋設してなる半導体集積回路において、前記素子が形成されていない領域に前記素子分離用の絶縁領域と同一幅の絶縁領域を一定間隔で埋設したことを特徴とする。
［作用］
　本発明においては、素子の周囲に素子分離用の絶縁領域を埋設する他に、素子が形成されていない領域にも一定の間隔で上記絶縁領域と同一幅の絶縁領域を埋設したので、溝の埋設密度を半導体基板全体で均一化することができる。従って、レジストの加工精度に差が生じることがなく、溝幅も均一化することができるので、絶縁領域の埋設状態も一様となり、部分的に凹部が形成されるような不具合は解消され、歩留を向上させることができる。
［実施例］
　以下、添付の図面を参照しながら本発明の実施例について説明する。
　第１図は本発明の第１の実施例に係る半導体集積回路を示す平面図である。
　この回路では、素子１の周囲に素子分離用の溝４を形成し、更に複数の素子１が集合した１つの機能単位全体を囲むように、素子が存在しない領域に例えば１０μｍ程度の一定の間隔ａを空けて複数の渭６を形成し、更にこれら溝４、６に絶縁物を埋め込んで絶縁領域７を埋設したものとなっている。これらの溝４、６は例えば幅が２μｍ、深さが５μｍのものである。また、素子間を分離する溝４の平均値も約１０μｍに設定されている。
　このように素子１が集合した機能単位全体を囲むように、素子ｌが存在しない部分に溝６を形成すると、溝の密度を全体的に均一化することができるので、溝幅も一定にすることができ、歩留は向上する。
　第２図は、溝間隔の最大値と機能単位の歩留との関係を示すグラフである。
　このグラフから明らかなように、溝間隔の最大値が１００μｍを超えると、歩留が低下するが、本実施例では、機能単位の外周を溝６で囲むことにより、溝が形成されない領域を低減しているので、溝間隔の最大値は約２０μｍとなる。このため、歩留は約８０％である。
　これに対し、第５図（ａ）に示した従来例においては、溝の存在しない領域が広い面積で残っているため、溝間隔の最大値は１０００μｍを超える。このため、歩留は約５０％と大幅に低下する。
　このように、本実施例では歩留を約１．６倍に改善することができる。
　第３図は、本発明の第２の実施例に係る半導体集積回路の平面図である。
　この実施例では、機能単位内の素子１間の領域を素子の平均面積で分割するように、例えば幅３μｍ、深さ５μｍの溝８が形成され、この溝８に絶縁領域９が埋設されている。
　本実施例によれば、機能単位内における溝形成時の応力の差は第１の実施例よりも更に小さく、殆んど０である。このため、不良の発生は第１の実施例よりも小さいという利点がある。」（第２頁左上欄第１４行ないし同頁右下欄第１４行）
　
（ア）第３図に図示された「半導体集積回路」が、「素子１」が形成されている領域と、「素子１」が形成されていない領域と、「溝８」が形成された絶縁領域からなることは明らかである。
（イ）刊行物１の第３図より、「溝８」が、「素子１」が形成されていない領域の両側に形成され、かつ、「素子１」が形成されていない領域を包囲していることは明らかである。
（ウ）刊行物１の「この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）の断面図に示すように、素子１の周囲に、エピタキシャル層２を貫通して半導体基板３にまで入り込む一様な幅の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領域５を形成することにより、素子１の相互間の分離を図る技術である。」（第１頁左下欄第１９行ないし同頁右下欄第４行）との記載、及び、第５図に、溝によって側面が露出する領域が「半導体基板３」の一部及び「エピタキシャル層」からなることが図示されていることから、「溝８」によって囲まれる「素子が形成されていない領域」が、「半導体基板３」の一部及び「エピタキシャル層」のみを含むことは明らかである。
（エ）刊行物１の「この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）の断面図に示すように、素子１の周囲に、エピタキシャル層２を貫通して半導体基板３にまで入り込む一様な幅の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領域５を形成することにより、素子１の相互間の分離を図る技術である。」（第１頁左下欄第１９行ないし同頁右下欄第４行）との記載、及び、第５図より、「素子１」が形成されていない領域と「素子１」が形成されている領域との間に位置する「溝８」内に、「絶縁物」が埋め込まれることは明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
「半導体集積回路であって：
　素子が形成されている領域と、
　前記素子が形成されている領域の近くに位置する溝８と、
　半導体基板３の一部及びエピタキシャル層２のみを含む、素子が形成されていない領域と、
　前記溝８内に埋め込んで、前記素子が形成されていない領域と前記素子が形成されている領域との間に位置する絶縁物とから成り、
　前記素子が形成されていない領域は、前記素子が形成されている領域どうしの間に位置し、前記溝８が、前記素子が形成されていない領域を横方向に包囲し、かつ、前記素子が形成されていない領域の両側に沿って３μｍの幅を有することを特徴とする半導体集積回路。」
　
４．当審の判断　
（１）対比
　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ア）刊行物発明の「半導体集積回路」は、本願発明の「半導体装置」に相当する。
（イ）刊行物発明の「素子が形成されている領域」が、所定の高さに位置する表面を有することは明らかであるから、刊行物発明の「素子が形成されている領域」は、本願発明の「第１の高さに位置する表面を有する部品領域」に相当する。
（ウ）刊行物発明の「前記素子が形成されている領域の近くに位置する溝８」は、本願発明の「前記部品領域の近くに位置する第１トレンチ」に相当する。
（エ）「素子が形成されていない領域」は、「溝８」によって包囲されているから、メサ形状であることは明らかであり、また、所定の高さに位置する表面を有することも明らかであるから、刊行物発明の「素子が形成されていない領域」は、本願発明の「第２の高さに位置する表面を有する」「メサ部」に相当する。そして、本願の願書に添付された明細書及び図面の発明の詳細な説明の００１１段落には、「例えば、半導体基板はｐ型単結晶シリコンウェーハを含むことができ、あるいは絶縁ベース材料と該絶縁ベース材料の上に横たわるエピタキシャルシリコン、ゲルマニウム−シリコン、またはシリコン−カーバイド層を含むことができる。」と記載されており、本願発明の「半導体基板」はエピタキシャル層を含むものであるから、刊行物発明の「半導体基板３の一部及びエピタキシャル層２のみを含む、素子が形成されていない領域」は、本願発明の「半導体基板の一部のみを含み」「第２の高さに位置する表面を有する」「メサ部」に相当する。
（オ）刊行物発明において、「前記溝８が、前記素子が形成されていない領域を横方向に包囲」するものであり、「前記素子が形成されていない領域は、前記素子が形成されている領域どうしの間に位置」するものであるから、「溝８」及び「素子が形成されていない領域」は、「素子が形成されている領域」どうしを分離するものであり、本願発明の「第１フィールドアイソレーション領域」に相当する。そして、刊行物発明の、「前記素子が形成されている領域の近くに位置する溝８と、　半導体基板３の一部及びエピタキシャル層２のみを含む、素子が形成されていない領域と」を有し、「前記素子が形成されていない領域は、前記素子が形成されている領域どうしの間に位置し、前記溝８が、前記素子が形成されていない領域を横方向に包囲」する構造は、本願発明の「第１フィールドアイソレーション領域であり、　前記部品領域の近くに位置する第１トレンチと、　半導体基板の一部のみを含み」「第２の高さに位置する表面を有する」「メサ部と、　から成り、　第１トレンチが、当該第１フィールドアイソレーション領域内の」「メサ部を横方向に包囲」「する、　ことを特徴とする第１フィールドアイソレーション領域」に相当する。
（カ）刊行物発明の「前記溝８内に埋め込んで、前記素子が形成されていない領域と前記素子が形成されている領域との間に位置する絶縁物」は、本願発明の「第１トレンチ内に位置し」「メサ部と部品領域との間に位置する充填材料」に相当する。
　
　よって、本願発明と刊行物発明とは、
「半導体装置であって：
　第１の高さに位置する表面を有する部品領域；
　第１フィールドアイソレーション領域であり、
　前記部品領域の近くに位置する第１トレンチと、
　半導体基板の一部のみを含み、第２の高さに位置する表面を有するメサ部と、
　から成り、
　第１トレンチが、当該第１フィールドアイソレーション領域内のメサ部を横方向に包囲する、
　ことを特徴とする第１フィールドアイソレーション領域；ならびに
　第１トレンチ内に位置し、メサ部と部品領域との間に位置する充填材料；から成る半導体装置。」である点で一致し、以下の点で相違する。
　
〈相違点１〉
　本願発明が、「少なくとも１０ミクロンの幅を有し、平坦な表面を有する第１フィールドアイソレーション領域」を有するのに対し、刊行物発明は、「前記素子が形成されている領域の近くに位置する溝８と、　半導体基板３の一部及びエピタキシャル層２のみを含む、素子が形成されていない領域と」を有するものの、「溝８」及び「素子が形成されていない領域」の幅、並びにそれらの表面が平坦であることについては特定されていない点。
〈相違点２〉
　本願発明が、「半導体基板の一部のみを含み、前記第１の高さより低くない第２の高さに位置する表面を有する単一のメサ部と、　から成り、　第１トレンチが、当該第１フィールドアイソレーション領域内の単一メサ部を横方向に包囲し、かつ、前記単一メサ部の両側に沿って２ミクロンを越えない幅を有する、　ことを特徴とする第１フィールドアイソレーション領域；ならびに　第１トレンチ内に位置し、単一メサ部と部品領域との間に位置する充填材料；から成る半導体装置」であるのに対し、刊行物発明は、「半導体基板３の一部及びエピタキシャル層２のみを含む、素子が形成されていない領域と、　前記溝８内に埋め込んで、前記素子が形成されていない領域と前記素子が形成されている領域との間に位置する絶縁物とから成り、　前記素子が形成されていない領域は、前記素子が形成されている領域どうしの間に位置し、前記溝８が、前記素子が形成されていない領域を横方向に包囲し、かつ、前記素子が形成されていない領域の両側に沿って３μｍの幅を有することを特徴とする半導体集積回路」であり、「素子が形成されていない領域」の表面が、「素子が形成されている領域」の表面の高さより低くない高さに位置すること、及び、「素子が形成されていない領域」が単一であることが特定されておらず、また、「溝８」が「前記素子が形成されていない領域の両側に沿って３μｍの幅を有する」点。
　
（２）相違点の検討　
　以下、各相違点について検討する。
〈相違点１について〉
　相違点１については、以下のとおり、〈相違点１−１〉及び〈相違点１−２〉に区分して検討する。
〈相違点１−１〉
　本願発明において、「第１フィールドアイソレーション領域」が「少なくとも１０ミクロンの幅を有」するのに対し、刊行物発明は、「素子が形成されていない領域」及び「溝８」の幅が特定されていない点。
〈相違点１−２〉
　本願発明において、「第１フィールドアイソレーション領域」が「平坦な表面を有する」のに対し、刊行物発明は、「素子が形成されていない領域」及び「溝８」の表面の形状について特定されていない点。
〈相違点１−１について〉
　刊行物１には、第３図に図示された「溝８」が形成される間隔について、「機能単位内の素子１間の領域を素子の平均面積で分割するように、例えば幅３μｍ、深さ５μｍの溝８が形成され」（第２頁右下欄第７行ないし第９行）と記載されていること、また、刊行物１には、「溝間隔」について、「このグラフから明らかなように、溝間隔の最大値が１００μｍを超えると、歩留が低下するが、本実施例では、機能単位の外周を溝６で囲むことにより、溝が形成されない領域を低減しているので、溝間隔の最大値は約２０μｍとなる。このため、歩留は約８０％である。」（第２頁左下欄第１３行ないし第１８行）と記載されており、第２図には、溝間隔が２μｍよりも小さいと歩留まりが低下することが図示されていることから、「溝８」の間隔は、歩留まりが低下しない範囲、すなわち１００μｍより小さく２μｍより大きい範囲で適宜選択し得るものである。よって、刊行物発明において、「素子の平均面積」に応じて、「溝８」の間隔を、上記１００μｍより小さく２μｍより大きい範囲内の１０μｍとすることは、当業者が適宜なし得た数値限定に過ぎない。
〈相違点１−２について〉
　刊行物１には、「この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）の断面図に示すように、素子１の周囲に、エピタキシャル層２を貫通して半導体基板３にまで入り込む一様な幅の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領域５を形成することにより、素子１の相互間の分離を図る技術である。」（第１頁左下欄第１９行ないし同頁右下欄第４行）と記載されており、第５図には、「溝４」及びその両側の「エピタキシャル層２」の表面が平坦である構造が図示されていること、刊行物発明の「素子が形成されている領域」及び「素子が形成されていない領域」は「半導体基板３」及び「エピタキシャル層２」に「溝４」を形成して画成されたものであること、素子が形成されない領域は通常平坦であることを考慮すると、刊行物発明において「素子が形成されていない領域」及び「溝８」の表面を平坦にし、本願発明の如く、「第１フィールドアイソレーション領域」が「平坦な表面を有する」構造とすることは、当業者が通常なし得る事項である。
　
〈相違点２について〉
　相違点２については、以下のとおり、〈相違点２−１〉、〈相違点２−２〉及び〈相違点２−３〉に区分して検討する。
〈相違点２−１〉
　本願発明において、「メサ部」が「第一の高さより低くない第２の高さに位置する表面を有する」のに対し、刊行物発明は、「素子が形成されていない領域」の表面の高さと「素子が形成されている領域」の表面の高さとの関係が特定されていない点。
〈相違点２−２〉
　本願発明において、「メサ部」が「単一」であるのに対し、刊行物発明は、「素子が形成されていない領域」が単一のものであることが特定されていない点。
〈相違点２−３〉
　本願発明が、「第１トレンチが」「前記単一メサ部の両側に沿って２ミクロンを越えない幅を有する」のに対し、刊行物発明は、「溝８」が「前記素子が形成されていない領域の両側に沿って３μｍの幅を有する」点。
〈相違点２−１について〉
　刊行物１には、「この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）の断面図に示すように、素子１の周囲に、エピタキシャル層２を貫通して半導体基板３にまで入り込む一様な幅の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領域５を形成することにより、素子１の相互間の分離を図る技術である。」（第１頁左下欄第１９行ないし同頁右下欄第４行）と記載されており、第５図には、「溝４」及びその両側の「エピタキシャル層２」の表面が平坦である構造が図示されていること、刊行物発明の「素子が形成されている領域」及び「素子が形成されていない領域」は「半導体基板３」及び「エピタキシャル層２」に「溝４」を形成して画成されたものであること、素子が形成されない領域は通常平坦であること、表面が平坦な半導体基板に素子を形成することは周知慣用技術であることを考慮すると、刊行物発明において、「溝８」の両側に形成された「素子が形成されている領域」及び「素子が形成されていない領域」の表面を平坦にすること、すなわち、「素子が形成されていない領域」を「素子が形成されている領域」と同じ高さとし、本願発明の如く、「メサ部」が「第一の高さより低くない第２の高さに位置する表面を有する」構造とすることは、当業者が容易になし得たことである。
〈相違点２−２について〉
　刊行物１には、「機能単位内の素子１間の領域を素子の平均面積で分割するように、例えば幅３μｍ、深さ５μｍの溝８が形成され」（第２頁右下欄第７行ないし第８行）と記載されており、「素子が形成されている領域」どうしの間に配置される「素子が形成されていない領域」の数は、「素子が形成されている領域」どうしの間隔、及び「素子の平均面積」に応じて適宜決定しうる事項であり、刊行物１の第３図に図示された「半導体集積回路」の左右の上端に位置する「素子１」が形成されている領域の間には、単一の「素子が形成されていない領域」が形成されているから、刊行物発明において、「素子が形成されている領域」どうしの間に配置される「素子が形成されていない領域」を単一とすることは、当業者が適宜なし得た設計事項の範囲内のことにすぎない。
〈相違点２−３について〉
　刊行物１には、第３図に図示された「溝８」について、「例えば幅３μｍ、深さ５μｍの溝８が形成され」（第２頁右下欄第８行ないし第９行）と記載されており、「幅３μｍ」は例示された数値に過ぎないこと、及び、刊行物１には、第１図に図示された「溝４、６」について、「これらの溝４、６は例えば幅が２μｍ、深さが５μｍのものである」（第２頁左下欄第４行ないし第５行）と記載されており、「溝」の幅を「２μｍ」とし得ることが記載されていることから、刊行物発明において、「溝８」の幅を「３μｍ」から「２μｍ」に変更し、本発明の如く、「第１トレンチが」「前記単一メサ部の両側に沿って２ミクロンを越えない幅を有する」ものとすることは、当業者が容易になし得た設計変更にすぎない。
　
　したがって、本願発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、本願は、請求項２及び３について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。