(57)【特許請求の範囲】
【請求項１】
多ビット出力の同期制御を必要とする半導体集積装置であって、
互いに並行に配線されて、それぞれ制御信号を送信する複数の制御配線と、
これら制御配線及び電源配線のインピーダンスにもとづいて複数の前記制御信号の出力時刻をそれぞれ算出し、これら算出した出力時刻の差にしたがって前記複数の制御信号を前記複数の制御配線へそれぞれ出力する制御信号出力回路と、
制御信号にもとづいて出力信号を発生する複数の出力回路とを有し、
この出力回路が、前記複数の制御配線のうちで前記出力信号の同期をとることが可能な制御信号を送信する制御配線に、選択的に接続された
ことを特徴とする半導体集積装置。
【請求項２】
前記制御配線が、一本の制御配線から分岐した複数の分岐線を有する
ことを特徴とする請求項１記載の半導体集積装置。
【請求項３】
前記電源配線が、電源入力端子を複数有した
ことを特徴とする請求項１又は２記載の半導体集積装置。
【請求項４】
前記制御信号出力回路が、出力時刻の異なる複数の出力信号を生成する遅延回路を有した
ことを特徴とする請求項１，２又は３記載の半導体集積装置。
【請求項５】
半導体集積装置の制御信号出力回路が、この制御信号出力回路から出力される制御信号を出力回路に送信する制御配線及び前記出力回路に電源を送電する電源配線のインピーダンスにもとづいて複数の出力時刻を算出し、この算出された出力時刻の差にしたがって複数の制御信号を出力し、
互いに並行に配線された複数の前記制御配線が、前記複数の制御信号のそれぞれを送信し、
前記出力回路が、前記複数の制御配線のうちで前記出力回路から発生する出力信号の同期をとることが可能な制御信号を送信する制御配線に、選択的に接続された
ことを特徴とする半導体集積装置の出力信号同期方法。
【請求項６】
前記出力回路が、前記電源配線に設けた複数の電源入力端子から電源を入力する
ことを特徴とする請求項５記載の半導体集積装置の出力信号同期方法。
【請求項７】
前記制御配線による前記制御信号の送信が、スキュー時間の等しい出力信号を発生する出力回路のそれぞれに共通の制御配線で同一の制御信号を送信する
ことを特徴とする請求項５又は６記載の半導体集積装置の出力信号同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置及びこの半導体集積装置の出力信号同期方法に関し、特に、多ビット出力の同期制御を必要とする半導体集積装置及びこの半導体集積装置の出力信号同期方法に関する。
【０００２】
【従来の技術】
従来、複数の出力回路を有する半導体集積装置が多ビット出力を行う場合は、一つの制御信号をそれぞれの出力回路が受信することで出力信号の同期をとるようになっている。
この一つの制御信号による出力信号の同期方法について、図７、図８を参照して説明する。
図７は、半導体集積装置の出力部を示す回路構成図、また、図８は出力部内で発生する制御信号及び出力信号の発生タイミングを示すタイミングチャートである。
【０００３】
図７に示すように、半導体集積装置の出力部１００は、複数の出力回路（Ｄａｔａ  Ｏｕｔｐｕｔ・ＤＯ１〜ＤＯＸ）と、この制御信号出力回路（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）と、制御信号出力回路から出力された制御信号ＯＥを出力回路に送信する制御配線と、出力回路に電源を供給するための電源配線により構成されている。
【０００４】
このような構成によれば、制御信号出力回路から出力された制御信号ＯＥを受信することにより、各出力回路は他の出力信号との同期をとって出力信号（ＩＯ１〜ＩＯＸ）を発生することができるとしている。
しかし、図８に示すように、実際の出力信号は、出力時刻のずれ（クロックスキュー）を生じる。これは、制御配線及び電源配線のインピーダンスの影響を受けるためである。
【０００５】
特に、電源配線のインピーダンスが高い場合は、出力トランジスタのトランジェント時間が増大し、クロックスキューをさらに引き延ばすことになる。
したがって、出力信号のクロックスキューを扱う場合は、トランジェント時間に影響を与える電源配線のインピーダンスを考慮する必要がある。
【０００６】
このように複数の出力信号に生じたクロックスキューは、高速動作を行うためのサイクルタイムの削減の要求の妨げとなる。
すなわち、サイクルタイムの高速化を図ったデータ出力のホールド及びアクセス時間の設計に、クロックスキューが弊害となるため、その設計を困難にしていた。
【０００７】
こうした弊害を抑制すべく、クロックスキューを削減する方法及び装置が種々改良・提案されている。
例えば、すべての制御配線を等長とすることにより出力信号の同期をとる従来技術の一例が提案されている。この従来技術の一例について図９、図１０を参照して説明する。
【０００８】
図９に示すように、本従来技術は、制御信号出力回路と複数の出力回路とを接続する複数の制御配線のすべてを等長としてある。このように等長配線を用いることとすれば、出力信号の出力時刻の差に影響を与える制御配線のインピーダンスを等しくすることができる。
そして、制御信号出力回路から同相出力された制御信号が出力されることにより、図１０に示すようなクロックスキューが減少した出力信号を得ることができる。
なお、この従来技術は、特開平３−３５６１３号公報に開示されている遅延調整回路およびこれを用いたデータ処理装置に応用されている。
【０００９】
また、クロックスキューの低減を図る従来技術の他の例が、特開平１０−２２３７６５号公報に配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体として開示されている。この公報に開示の配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体によれば、クロックネットにおける二つのレシーバ間を接続する配線を三個以上のセグメントに分割してセグメント単位で配線長を調整することにより、クロックのディレイ時間の差分であるクロックスキューを短縮することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、制御信号出力回路と複数の出力回路とを接続する複数の制御配線のすべてを等長とした場合は、出力回路数と同数の等長配線を施すことになるため、制御信号出力回路に近い出力回路には遠い出力回路の場合に比べて冗長な制御配線を接続することとなる。したがって、レイアウト設計が困難となるとともに、チップ面積の低減を図ることができなかった。
さらに、電源配線のインピーダンス等に起因する出力回路の出力時間、出力オフ時間のスキューに対しては未対応となっているため、図１０に示すように、最終的にクロックスキューを解消することはできなかった。
【００１１】
また、特開平１０−２２３７６５号公報に開示の配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体は、クロックネットにおける二つのレシーバ間を接続する配線の分岐点によりクロックスキューの低減を図ることとしているが、クロック分配回路上に発生するクロックスキューを対象としているため、発生原因の異なる、半導体集積装置の出力回路から発生する出力信号のクロックスキューを低減することはできなかった。
【００１２】
本発明は、上記の問題を解決すべくなされたものであり、クロックスキューの低減による高速動作を実現するとともに、レイアウト設計が容易で、かつ、制御配線数の減少によるチップ面積の低減を可能とする出力回路における出力信号同期方法及び出力信号同期装置の提供を目的とする。
【００１３】
なお、クロック信号の遅延時間の調整を行う従来技術の他の例が、特開平７−１２１２６１号公報にクロック分配回路として開示されているが、クロック信号の配線の分岐点の位置やメタル配線の配線長等を調節することによりクロックスキューを調節するものであって、出力信号の同期を目的とするものではないことから、本発明の目的を達成することはできなかった。
【００１４】
【課題を解決するための手段】
この目的を達成するため、本発明の請求項１記載の半導体集積装置によれば、多ビット出力の同期制御を必要とする半導体集積装置であって、互いに並行に配線されて、それぞれ制御信号を送信する複数の制御配線と、これら制御配線及び電源配線のインピーダンスにもとづいて複数の制御信号の出力時刻をそれぞれ算出し、これら算出した出力時刻の差にしたがって複数の制御信号を前記複数の制御配線へそれぞれ出力する制御信号出力回路と、制御信号にもとづいて出力信号を発生する出力回路とを有し、この出力回路が、複数の制御配線のうちで出力信号の同期をとることが可能な制御信号を送信する制御配線に、選択的に接続された構成としてある。
【００１５】
このように、制御信号出力回路が、制御配線及び電源配線のインピーダンスにもとづいて求めた出力時刻を有する制御信号を出力することとすれば、出力信号のスキュー時間と、制御信号の出力時刻の差とが相殺されて、複数の出力信号の同期をとることができる。
【００１６】
また、制御信号の出力時刻の差との相殺により、クロックスキューの低減を図るため、制御配線を予め等長に設けることができることから、各出力信号の遅延時間に対する製造時のパラメータの影響を最小にすることができるとともに、冗長な配線がなくなり、レイアウト設計を容易にすることができる。
さらに、出力回路から発生する出力信号と他の出力信号との同期をとることが可能な制御信号を送信する制御配線とその出力回路とを選択して接続することとしているため、回路変更にともなう制御配線の選択及び接続が容易となる。
【００１７】
また、請求項２によれば、制御配線が、一本の制御配線から分岐した複数の分岐線を有する構成としてある。
このような構成によれば、制御信号の出力時刻の算出に考慮される制御配線のインピーダンスを削減することができるため、出力信号のクロックスキューの調整幅を縮小することができるとともに、制御信号数及び制御配線数の減少を可能とすることから、チップ面積を縮小することができる。
【００１８】
また、請求項３によれば、電源配線が、電源入力端子を複数有した構成としてある。
このような構成によれば、電源配線におけるインピーダンスを減少することができるため、出力信号のクロックスキューを短縮できるとともに、制御信号の出力時刻の差による出力信号の同期制御幅を減縮することができる。
【００１９】
また、請求項４によれば、制御信号出力回路が、出力時刻の異なる複数の出力信号を生成する遅延回路を有した構成としてある。
このような構成によれば、制御配線及び電源配線のインピーダンスにもとづいて算出された複数の出力時刻のそれぞれを有する複数の出力信号を発生させることができる。
【００２０】
また、請求項５記載の半導体集積装置の出力同期方法によれば、半導体集積装置の制御信号出力回路が、この制御信号出力回路から出力される制御信号を出力回路に送信する制御配線及び出力回路に電源を送電する電源配線のインピーダンスにもとづいて複数の出力時刻を算出し、この算出された出力時刻の差にしたがって複数の制御信号を出力し、互いに並行に配線された複数の制御配線が、複数の制御信号のそれぞれを送信し、出力回路が、複数の制御配線のうちで出力回路から発生する出力信号の同期をとることが可能な制御信号を送信する制御配線に、選択的に接続された方法としてある。
【００２１】
このような方法によれば、出力信号のクロックスキューと制御信号の出力時刻の差とが相殺されて、複数の出力信号の同期をとることができる。
また、出力回路から発生する出力信号と他の出力信号との同期をとることが可能な制御信号を送信する制御配線とその出力回路とを選択して接続することとしているため、回路変更にともなう制御配線の選択及び接続が容易となる。
【００２２】
また、請求項６によれば、出力回路が、電源配線に設けた複数の電源入力端子から電源を入力した方法としてある。
このような方法によれば、出力信号のクロックスキューに影響を与える電源配線のインピーダンスを削減することがでるため、スキュー時間の短縮幅を縮めることができるとともに、制御配線数の減少を図ることができることから、レイアウト面積を小さくすることができる。
【００２３】
また、請求項７によれば、制御配線による制御信号の送信が、スキュー時間の等しい出力信号を発生する出力回路のそれぞれに共通の制御配線で同一の制御信号を送信する方法としてある。
このような方法によれば、制御配線の共通化を図ることにより配線数を減少できるとともに、チップ面積を縮小化することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第一実施形態］
まず、本発明の半導体集積装置及びこの半導体集積装置の出力信号同期方法の第一実施形態について、図１を参照して説明する。
同図は、第一実施形態における半導体集積装置の出力部の内部構成を示す回路構成図である。
【００２５】
同図に示すように、半導体集積装置の出力部１０は、複数の出力回路（Ｄａｔａ  Ｏｕｔｐｕｔ・ＤＯ１〜ＤＯＸ）と、制御信号出力回路（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）と、これらを接続する制御配線（ＣＴＬ１〜ＣＴＬＹ）と、各出力回路に電源を供給する電源配線（ＰＷＬ）とを設けている。
【００２６】
ここで、出力回路は、半導体集積装置において、多ビット出力を構成する出力信号（ＩＯ１〜ＩＯＸ）を発生する複数の回路（ＤＯ１〜ＤＯＸ）を有しており、制御信号（ＯＥ１〜ＯＥＹ）により発生タイミングが制御される。
なお、同図においては、出力回路ＤＯ１及びＤＯ２が制御信号ＯＥＹを送信する制御配線ＣＴＬＹに、ＤＯ３及びＤＯ４がＣＴＬＹ−１に、ＤＯＸ−３及びＤＯＸ−２がＣＴＬ２に、ＤＯＸ−１及びＤＯＸがＣＴＬ１にそれぞれ接続されている。
【００２７】
制御信号出力回路は、遅延回路（Ｄｅｌａｙ  ｃｉｒｃｕｉｔ）などにより構成される。この遅延回路は、出力時刻の異なる複数の制御信号の生成を可能とする。よって、制御信号出力回路は、この生成された制御信号を順次出力することができる。
制御配線は、各出力回路のレイアウト及び接続点に関係なく、すべて等長に設けてある。したがって、制御信号出力回路から最も離れた出力回路まで、全制御配線が並行かつ一直線に並ぶイメージで配線できることから、周囲の配線によるカップリングノイズの影響をすべての配線で同一にすることができるとともに、設計及び修正が容易となる。
【００２８】
また、制御配線の本数は、制御配線及び電源配線のインピーダンスにもとづいて算出される。したがって、図１においてはＹ本設けてあるが、出力回路数（Ｘ個）と同数ではなく、Ｘ個よりも少ない本数で算出されるため、チップ面積を減少させることができる。
なお、同図中の制御配線及び電源配線に記された抵抗記号は、それぞれの配線のインピーダンスを表す。
【００２９】
次に、本実施形態の制御信号及び出力信号の発生タイミングについて、図２を参照して説明する。
同図は、図１の半導体集積装置の出力部における各信号の発生タイミングを示すタイミングチャートである。
図２の上方に示すように、制御信号出力回路から出力される複数の制御信号（ＯＥ１〜ＯＥＹ）には、それぞれ、予め算出された出力時刻の差αをもたせてある。
【００３０】
そして、各出力回路は、複数の制御信号のうちの一つにより発生時刻が制御された出力信号を発生する。この制御は、制御信号の出力時刻の差αと出力信号のクロックスキューとを相殺することにより、複数の出力信号を同時刻に発生させるものであり、この結果、図２の下方に示すように、同期のとれた複数の出力信号（ＩＯ１〜ＩＯＸ）を得ることができる。
【００３１】
次に、本実施形態の具体例について図３、図４（ａ），（ｂ）を参照して説明する。
図３は、本実施形態の半導体集積装置の出力部の具体例を示す回路構成図である。また、図４（ａ）は、従来の出力同期方法において、（ｂ）は、本実施形態の出力信号同期方法において発生する制御信号及び出力信号のタイミングチャートである。
なお、図３は、図１の半導体集積装置の具体例を示す回路構成図であるため、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００３２】
図３に示すように、本実施形態における半導体集積装置の出力部は、出力回路を八個設けてある（ＤＯ１〜ＤＯ８）。
また、この半導体集積装置の設計上の前提条件として、スキューの精度（出力時刻の差α）の基準値を０．１ｎｓとする。
このような条件を有する出力部において、制御配線及び電源配線のインピーダンスにもとづく制御配線の本数を算出する。
【００３３】
一つの出力信号のクロックスキューは、次式により求めることができる。
（制御配線のインピーダンスによるスキュー）＋（電源配線のインピーダンスによるスキュー）＝（出力信号のクロックスキュー）  …（１）
この式（１）を用いて、電源配線のインピーダンスのスキューの基準を、電源入力端子が接続されているＤＯ５にしたときの各出力信号のクロックスキューを求めると以下のようになる。
【００３４】
ＩＯ１        （０ｎｓ）  ＋０．４ｎｓ  ＝  ＋０．４ｎｓ    …（２）
ＩＯ２      ＋０．１ｎｓ  ＋０．３ｎｓ  ＝  ＋０．４ｎｓ    …（３）
ＩＯ３      ＋０．２ｎｓ  ＋０．２ｎｓ  ＝  ＋０．４ｎｓ    …（４）
ＩＯ４      ＋０．３ｎｓ  ＋０．１ｎｓ  ＝  ＋０．４ｎｓ    …（５）
ＩＯ５      ＋０．４ｎｓ    （０ｎｓ）  ＝  ＋０．４ｎｓ    …（６）
ＩＯ６      ＋０．５ｎｓ  ＋０．１ｎｓ  ＝  ＋０．６ｎｓ    …（７）
ＩＯ７      ＋０．６ｎｓ  ＋０．２ｎｓ  ＝  ＋０．８ｎｓ    …（８）
ＩＯ８      ＋０．７ｎｓ  ＋０．３ｎｓ  ＝  ＋１．０ｎｓ    …（９）
【００３５】
これら計算の結果から、最長と最短とのクロックスキューの差は０．６ｎｓであることがわかる。
また、制御信号の出力時刻の差αは、次式により求めることができる。
（出力時刻の差α）＝｛（最長のクロックスキュー）−（最短のクロックスキュー）｝÷｛（制御配線の本数）−１｝  …（１０）
【００３６】
よって、制御配線の本数を求める場合は、式（１０）を変形した次式により求めることができる。
（制御配線の本数）＝｛（最長のクロックスキュー）−（最短のクロックスキュー）｝÷（出力時刻の差α）＋１  …（１１）
【００３７】
この式（１１）を用いて、出力時刻の差αを０．１ｎｓと設定した場合の制御配線本数を計算すると、
０．６ｎｓ÷０．１ｎｓ＋１＝７本    …（１２）
となる。
【００３８】
また、各出力信号間のクロックスキューの差の最低値である０．２ｎｓを出力時刻の差αとして設定した場合は、
０．６ｎｓ÷０．２ｎｓ＋１＝４本    …（１３）
となる。
【００３９】
このように、制御配線及び電源配線のインピーダンスにもとづいて制御配線の本数を求めると、０．４ｎｓ，０．６ｎｓ，０．８ｎｓ，１．０ｎｓのそれぞれの出力時刻の差を有する制御信号を送信する四本の制御配線が必要となることがわかる。
なお、図３においては、ＯＥ１＝１．０ｎｓ、ＯＥ２＝０．８ｎｓ、ＯＥ３＝０．６ｎｓ、ＯＥ４＝０．４ｎｓとなる。
【００４０】
この制御配線本数は制御信号の送信に必要かつ最小限の本数であり、出力回路よりも少ない数で配線することができる。したがって、レイアウト面積を縮小化し、かつ、コストを削減することができる。
ただし、実際の半導体集積装置は、製品適用時の事後調整も考慮してα＝０．１ｎｓとし、制御配線本数を四本以上とすることが望ましい。この場合であっても、出力回路の数よりも制御配線の数を少なくすることができる。
【００４１】
こうして本数が算出された複数の制御配線は、各出力回路の近傍に設けられ、そのうちの一本が選択されて出力回路に接続される。
この接続における選択は、制御配線により送信された制御信号が、出力信号のクロックスキューを短縮し、他の出力信号との同期発生を可能とすることを条件として行われる。よって、制御配線との接続を行い制御信号を入力することにより、出力信号の発生タイミングが調整され、複数の出力信号が同期することになる。
【００４２】
この調整にかかる制御信号及び出力信号のタイミングチャートを図４に示す。
制御信号ＯＥが一つの場合の同図（ａ）と、本実施形態の場合の（ｂ）とを比較して明らかなように、（ａ）においては、出力信号の発生タイミングに最大０．６ｎｓのずれが生じているのに対し、（ｂ）においては、発生タイミングのずれはなく（０ｎｓ）、同期がとれた出力信号となる。
【００４３】
このように、制御配線及び電源配線のインピーダンスを考慮して算出された制御信号の出力時刻の差により、出力信号のクロックスキューを低減することで、複数の出力信号の同期をとることができるとともに、その低減により高速動作が可能となる。
【００４４】
また、出力時刻の異なる制御信号を用いることで、制御配線を等長に設けることができるため、レイアウト設計が容易となる。
さらに、出力回路の数よりも少ない制御配線数で配線が行えるため、チップ面積を縮小することができる。
【００４５】
［第二実施形態］
次に、本発明の半導体集積装置及びこの半導体集積装置の出力信号同期方法の第二実施形態について、図５を参照して説明する。
同図は、第二実施形態の半導体集積装置の出力部の構成を示す回路構成図である。
【００４６】
本実施形態は、第一実施形態と比較して、制御配線における制御信号出力回路の接続地点が異なる。すなわち、第一実施形態においては、制御信号出力回路から出力された制御信号は、分岐することなく制御配線により出力回路まで送信されるのに対し、本実施形態においては、制御配線と制御信号出力回路との接続点で分岐し、それぞれ分岐線により送信されて出力回路に達する。他の構成については第一実施形態と同様である。
したがって、図５において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００４７】
上述したように、本実施形態における半導体集積装置の出力部は、制御配線を、一本の制御配線から分岐した複数の分岐線がそれぞれ等長となるように配線してある。また、図５に示すように、複数の出力回路が、接続点を中心にして左右同数に配置され、分岐線のそれぞれに割り振られる。
【００４８】
このように複数の分岐線のそれぞれを等長とすることとすれば、チップ上のレイアウト設計を容易にすることができる。また、一本の制御配線における出力回路と制御信号出力回路と間のインピーダンスを減少させることができる。
さらに、このインピーダンスの減少にともない、同期制御の幅を縮小することができるため、制御配線数の減少、チップの小型化が可能となる。
【００４９】
次に、本実施形態の半導体集積装置の出力部における動作の具体例について、図５を参照して説明する。
同図の回路において、出力回路を八個設け、出力時刻の差αを０．２ｎｓに設定し、制御配線におけるインピーダンスの基準を図示しない出力回路ＤＯ５とした場合を考える。
【００５０】
この場合、最長のクロックスキューは、ＤＯ１における０．８ｎｓであり、最短はＤＯ５における０．０ｎｓである。したがって、これらクロックスキューの差は０．８ｎｓとなる。ここで式（２）により制御配線本数を求めると五本となる。
【００５１】
このことから、出力回路数と同数の制御配線を設ける従来の出力同期方法に比べて、制御配線数を減少させることができるとともに、チップの面積を縮小することができる。
なお、本具体例における制御信号は、０．８ｎｓ，０．６ｎｓ，０．４ｎｓ，０．２ｎｓ，０．０ｎｓの出力時刻のそれぞれを有する五つとなる。
【００５２】
［第三実施形態］
次に、本発明の半導体集積装置及びこの半導体集積装置の出力信号同期方法の第三実施形態について、図６を参照して説明する。
同図は、第三実施形態の半導体集積装置の出力部の構成を示す回路構成図である。
【００５３】
本実施形態は、第一実施形態と比較して、半導体集積装置の出力部における電源入力端子の数が異なる。すなわち、第一実施形態は、電源入力端子の数が一つであるのに対し、本実施形態では複数設けてある。他の構成については、第一実施形態と同様である。
したがって、図６において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００５４】
上述したように、本実施形態における半導体集積装置の出力部は、電源配線に複数の電源入力端子を設けてある。
このことにより、各出力回路と電源入力端子と間の電源配線のインピーダンスが減少できることから、出力信号のクロックスキューの低減が可能となる。
【００５５】
また、このクロックスキューの低減にともない、制御信号による発生タイミングの調整幅を縮小できるとともに、制御配線の本数を減少させることができる。さらには制御配線数の減少により、レイアウト面積を小さくできるとともに、半導体集積装置の高速動作が実現可能となる。
【００５６】
なお、本明細書の各実施形態における出力回路及び出力の制御信号出力回路は、それぞれ入力回路及び入力の制御信号出力回路に適用することができる。すなわち、入力回路に入力される信号の入力タイミングを入力の制御信号出力回路から出力される制御信号により同期が図られる。
また、制御信号出力回路をＰＬＬ等で構成して制御信号の内部発生タイミングを外部に同期させることにより、一番遅いタイミングを外部から見かけ上容易に０ｎｓとして扱うことができる。
【００５７】
【発明の効果】
以上、詳細に説明したように、本発明の半導体集積装置及びこの半導体集積装置の出力信号同期方法によれば、従来では別に考慮していた電源配線のインピーダンスを考慮して制御信号のタイミング設計を行うため、大幅に出力信号のクロックスキューを低減することができるとともに、この低減により高速動作が可能となる。
また、スキュー時間の等しい出力信号を発生する出力回路のそれぞれに共通の制御信号を送信することで、出力回路数よりも少ない本数で制御配線を設けることができるため、チップ面積の縮小化を図ることができる。
【００５８】
さらに、出力時刻の差を有する制御信号を用いるために等長の制御配線を設けることができることから、各出力信号の遅延時間に対する製造時のパラメータの影響を最小にすることができるとともに、レイアウト設計を容易にすることができる。
【００５９】
また、制御信号出力回路から一番遠い出力回路まで、全制御配線が並行に一直線に並ぶイメージで配線できることから、周囲の配線によるカップリングノイズの影響をすべての配線で同一にすることができるとともに、製造後でも容易に、制御配線と各出力回路との接続の変更、修正が可能である。
【図面の簡単な説明】
【図１】本発明の第一実施形態の半導体集積装置の出力部を示す回路構成図である。
【図２】本発明の第一実施形態の半導体集積装置の出力部における制御信号及び出力信号のタイミングチャートである。
【図３】本発明の第一実施形態の具体例を示す回路構成図である。
【図４】従来技術及び本発明の第一実施形態の具体例における制御信号及び出力信号のタイミングチャートである。
【図５】本発明の第二実施形態の半導体集積装置の出力部を示す回路構成図である。
【図６】本発明の第三実施形態の半導体集積装置の出力部を示す回路構成図である。
【図７】従来の半導体集積装置の出力部を示す回路構成図である。
【図８】図７に示す半導体集積装置の出力部における制御信号及び出力信号のタイミングチャートである。
【図９】従来の他の半導体集積装置の出力部を示す回路構成図である。
【図１０】図９に示す半導体集積装置の出力部における制御信号及び出力信号のタイミングチャートである。
【符号の説明】
１０  半導体集積装置の出力部
１００  半導体集積装置の出力部
【図１】
0003573673.tif 000002
【図２】
0003573673.tif 000003
【図３】
0003573673.tif 000004
【図４】
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【図５】
0003573673.tif 000006
【図６】
0003573673.tif 000007
【図７】
0003573673.tif 000008
【図８】
0003573673.tif 000009
【図９】
0003573673.tif 000010
【図１０】
0003573673.tif 000011