(57)【特許請求の範囲】
【請求項１】
論理入力信号に応じて所定電圧レベルの駆動信号を生成する駆動信号生成手段と、
上記駆動信号に応じて電圧レベルがＴＴＬレベルの論理出力信号を出力するＴＴＬレベル出力手段と、
上記駆動信号が「Ｈ」レベルの場合、上記論理出力信号を上記ＴＴＬレベル出力手段の入力側にフイードバツクして上記駆動信号の電圧レベルを下げることにより、上記ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段と
を有し、
上記駆動信号生成手段は、
互いに逆相でなる第１及び第２の論理入力信号に応じて互いに逆相の第１及び第２の駆動信号を生成する差動回路と、
上記第１及び第２の駆動信号の「Ｌ」レベルを所定電圧レベルにクランプするクランプ回路と
を具えることを特徴とする出力回路。
【請求項２】
論理入力信号に応じて所定電圧レベルの駆動信号を生成する駆動信号生成手段と、
上記駆動信号に応じて電圧レベルがＴＴＬレベルの論理出力信号を出力するＴＴＬレベル出力手段と、
上記駆動信号が「Ｈ」レベルの場合、上記論理出力信号を上記ＴＴＬレベル出力手段の入力側にフイードバツクして上記駆動信号の電圧レベルを下げることにより、上記ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段と
を有し、
上記駆動信号生成手段は、
互いに逆相でなる第１及び第２の論理入力信号に応じて互いに逆相の第１及び第２の駆動信号を生成する差動回路と、
上記差動回路を流れる電流を制御して上記第１及び第２の駆動信号の「Ｌ」レベルを所定電圧レベルにクランプする電流制御回路と
を具えることを特徴とする出力回路。
【請求項３】
論理入力信号に応じて所定電圧レベルの駆動信号を生成する駆動信号生成手段と、
上記駆動信号に応じて電圧レベルがＴＴＬレベルの論理出力信号を出力するＴＴＬレベル出力手段と、
上記駆動信号が「Ｈ」レベルの場合、上記論理出力信号を上記ＴＴＬレベル出力手段の入力側にフイードバツクして上記駆動信号の電圧レベルを下げることにより、上記ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段と
を有し、
上記ＴＴＬレベル出力手段は、
電源電圧間に縦続接続され、かつ上記駆動信号に応じて反転動作して接続中点から上記論理出力信号を出力する第１及び第２のトランジスタを有し、
上記第１のトランジスタのベース及び又は上記第２のトランジスタのベースに動作タイミングを調整するタイミング調整手段を設けるようにした
ことを特徴とする出力回路。
【請求項４】
論理入力信号に応じて所定電圧レベルの駆動信号を生成する駆動信号生成手段と、
上記駆動信号に応じて電圧レベルがＴＴＬレベルの論理出力信号を出力するＴＴＬレベル出力手段と、
上記駆動信号が「Ｈ」レベルの場合、上記論理出力信号を上記ＴＴＬレベル出力手段の入力側にフイードバツクして上記駆動信号の電圧レベルを下げることにより、上記ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段と
を有し、
上記ＴＴＬレベル出力手段は、
第１の駆動信号がベースに入力され、かつコレクタが第１の電圧に接続され、かつエミツタが第１の電流源に接続された第１のトランジスタと、
上記第１の駆動信号と逆相の第２の駆動信号がベースに入力され、かつコレクタが上記第１の電圧に接続された第２のトランジスタと、
ベースが第１の抵抗を介して上記第１のトランジスタのエミツタに接続され、コレクタが上記第１の電圧に接続された第３のトランジスタと、
ベースが第２の抵抗を介して上記第２のトランジスタのエミツタに接続されると共に、第３の抵抗を介して第２の電圧に接続され、かつコレクタが上記第３のトランジスタのエミツタに接続され、かつエミツタが上記第２の電圧に接続された第４のトランジスタと、
一端が上記第４のトランジスタのコレクタに接続され、他端が上記第２の電圧に接続された第４の抵抗とでなり、
上記第４のトランジスタのコレクタから上記論理出力信号を出力するようにした
ことを特徴とする出力回路。
【請求項５】
上記電圧シフト手段は、
ベースがコレクタに接続され、かつ上記ＴＴＬレベル出力手段の第２のトランジスタのベースに接続された第５のトランジスタと、
ベースがコレクタに接続され、かつ上記第５のトランジスタのエミツタに接続され、かつエミツタが上記ＴＴＬレベル出力手段の第４のトランジスタのコレクタに接続された第６のトランジスタとでなるようにした
ことを特徴とする請求項４に記載の出力回路。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図３）
発明が解決しようとする課題
課題を解決するための手段（図１及び図２）
作用
実施例
（１）第１実施例（図１）
（２）第２実施例（図２）
（３）他の実施例
発明の効果
【０００２】
【産業上の利用分野】
本発明は出力回路に関し、例えばアナログデイジタル変換回路の出力側に設けられ、ＴＴＬレベルの論理信号を出力するＴＴＬ出力回路に適用して好適なものである。
【０００３】
【従来の技術】
従来、この種のＴＴＬ出力回路においては、図３に示すような回路構成を一般的に用いてＴＴＬレベルの論理信号を出力するようになされている。このＴＴＬ出力回路１は、駆動信号生成段２で互いに逆相の論理信号Ｖｉ１、Ｖｉ２に応じたシングル信号でなる駆動信号Ｖｉ  を生成し、当該駆動信号Ｖｉ  でＴＴＬレベル出力段３を駆動してＴＴＬレベルの論理信号ＤＯ  を出力する。
【０００４】
この場合、駆動信号生成段２は論理信号Ｖｉ１、Ｖｉ２の入力段として差動対を形成するトランジスタＱ１、Ｑ３を有し、当該トランジスタＱ１、Ｑ３のベースにそれぞれ論理信号Ｖｉ１、Ｖｉ２が入力されている。トランジスタＱ１、Ｑ３のエミツタは共に電源Ｖ１  、トランジスタＱ２及び抵抗Ｒ２でなる電流源Ｗ１に接続され、コレクタはそれぞれ抵抗Ｒ１、Ｒ３を介して電源ＶＣＣに接続されると共に、それぞれトランジスタＱ９、Ｑ６のベースに接続されている。
トランジスタＱ６、Ｑ９のコレクタは共に電源ＶＣＣに接続され、エミツタはそれぞれ抵抗Ｒ４、Ｒ５を介してトランジスタＱ５、Ｑ８及びＱ４、Ｑ７でなるカレントミラー対に接続されている。
【０００５】
これに対してＴＴＬレベル出力段３は駆動信号Ｖｉ  の入力段としてトランジスタＱ１０を有し、そのトランジスタＱ１０のコレクタは抵抗Ｒ７を介して電源ＶＣＣに接続されると共に、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ９でなるハイレベル出力段４に接続されている。またトランジスタＱ１０のエミツタはトランジスタＱ１１、Ｑ１２及び抵抗Ｒ６、Ｒ８でなるローレベル出力段５に接続されている。
【０００６】
ここでこのような構成を有するＴＴＬ出力回路１の動作について以下に説明する。差動対（トランジスタＱ１、Ｑ３）の出力論理振幅（すなわち負荷抵抗Ｒ１又はＲ３に生じる電圧）をΔＶとすれば、論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルの場合、トランジスタＱ１がオン、トランジスタＱ３がオフするため、トランジスタＱ９のベース電圧ＶＱ９Ｂ  は、次式
【数１】
0003565358.tif 000002
になり、トランジスタＱ６のベース電圧ＶＱ６Ｂ  は、次式
【数２】
0003565358.tif 000003
になる。
またトランジスタのベース・エミツタ間電圧をＶｆ  とすれば、トランジスタＱ９のエミツタ電圧ＶＱ９Ｅ  は、次式
【数３】
0003565358.tif 000004
になり、トランジスタＱ６のエミツタ電圧ＶＱ６Ｅ  は、次式
【数４】
0003565358.tif 000005
になる。さらにトランジスタＱ５のベース電圧ＶＱ５Ｂ  は、ＧＮＤ側から２段目であることから、次式
【数５】
0003565358.tif 000006
になる。
【０００７】
また抵抗Ｒ４に生じる電圧ＶＲ４は、トランジスタＱ６のエミツタ電圧ＶＱ６Ｅ  とトランジスタＱ５のベース電圧ＶＱ５Ｂ  との差によつて求められ、次式
【数６】
0003565358.tif 000007
になる。
ここで抵抗Ｒ４、Ｒ５は等しく、かつカレントミラー対（トランジスタＱ５、Ｑ８及びＱ４、Ｑ７）によつて抵抗Ｒ４、Ｒ５に流れる電流ＩＲ４、ＩＲ５が等しいため、抵抗Ｒ５に生じる電圧ＶＲ５は抵抗Ｒ４に生じる電圧ＶＲ４と等しくなる。これによりトランジスタＱ１０のベース電圧ＶＱ１０Ｂ（すなわち駆動信号Ｖｉ  ）は、トランジスタＱ９のエミツタ電圧ＶＱ９Ｅ  から抵抗Ｒ５に生じる電圧ＶＲ５を差し引いて、次式
【数７】
0003565358.tif 000008
になる。
【０００８】
これに対して論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルの場合、トランジスタＱ１がオフし、トランジスタＱ３がオンするため、トランジスタＱ９のベース電圧ＶＱ９Ｂ  は、次式
【数８】
0003565358.tif 000009
になり、トランジスタＱ６のベース電圧ＶＱ６Ｂ  は、次式
【数９】
0003565358.tif 000010
になる。
これによりトランジスタＱ９のエミツタ電圧ＶＱ９Ｅ  は、次式
【数１０】
0003565358.tif 000011
になり、トランジスタＱ６エミツタ電圧ＶＱ６Ｅ  は、次式
【数１１】
0003565358.tif 000012
になる。
【０００９】
ここでトランジスタＱ５のベース電圧ＶＱ５Ｂ  は上述の（５）式のようになるため、抵抗Ｒ４に生じる電圧ＶＲ４は、次式
【数１２】
0003565358.tif 000013
になる。また上述のように抵抗Ｒ４、Ｒ５は等しく、かつカレントミラー対（トランジスタＱ５、Ｑ８及びＱ４、Ｑ７）によつて抵抗Ｒ４、Ｒ５に流れる電流ＩＲ４、ＩＲ５が等しいため、抵抗Ｒ５に生じる電圧ＶＲ５は抵抗Ｒ４に生じる電圧ＶＲ４と等しい。従つてトランジスタＱ１０のベース電圧ＶＱ１０Ｂ（すなわち駆動信号Ｖｉ  ）は、トランジスタＱ９のエミツタ電圧ＶＱ９Ｅ  から抵抗Ｒ５に生じる電位差ＶＲ５を差し引いて求められ、次式
【数１３】
0003565358.tif 000014
になる。このように駆動信号生成段２は、論理信号Ｖｉ１、Ｖｉ２に応じて電圧レベルが±ΔＶ＋２Ｖｆ  の駆動信号Ｖｉ  を生成する。
【００１０】
一方、ＴＴＬレベル出力段３では、駆動信号Ｖｉ  の電圧レベルが−ΔＶ＋２Ｖｆ  の場合（すなわち論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルの場合）、トランジスタＱ１０、Ｑ１１及びＱ１２がオフする（なぜならオンするためには、駆動信号Ｖｉ  の電圧レベルが２Ｖｆ  以上必要である）。このときトランジスタＱ１４のベース電圧ＶＱ１４Ｂは、次式
【数１４】
0003565358.tif 000015
になるため、２段下のトランジスタＱ１２のコレクタ電圧ＶＱ１２Ｃは、次式
【数１５】
0003565358.tif 000016
になる。すなわちＴＴＬレベル出力段３は、電圧レベルがＶＣＣ−２Ｖｆ  でなる「Ｈ」レベルの論理信号ＤＯ  を出力する。
【００１１】
これに対して駆動信号Ｖｉ  の電圧レベルが＋ΔＶ＋２Ｖｆ  の場合（すなわち論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルの場合）、トランジスタＱ１０、Ｑ１１及びＱ１２はオンする。このときトランジスタＱ１０、Ｑ１１及びＱ１２はいづれも過大なベース電流が注入されるため飽和状態に陥る。ここでトランジスタの飽和状態におけるベース・エミツタ間電圧をＶｆ（ＳＡＴ）（通常約０．８〔Ｖ〕）、コレクタ・エミツタ間電圧をＶＣＥ（ＳＡＴ）  （通常約  ０．２〔Ｖ〕）とすると、トランジスタＱ１０のエミツタ電圧ＶＱ１０Ｅは、次式
【数１６】
0003565358.tif 000017
になり、トランジスタＱ１０のコレクタ電圧ＶＱ１０Ｃは、次式
【数１７】
0003565358.tif 000018
になる。
【００１２】
（１７）式に示すようにトランジスタＱ１０のコレクタ電圧ＶＱ１０Ｃが約  １．０〔Ｖ〕の場合、トランジスタＱ１３、Ｑ１４はオンすることができずオフになる（なぜならオンするためには２Ｖｆ  以上の電圧レベルが必要である）。従つてトランジスタＱ１２のコレクタ電圧ＶＱ１２Ｃは、トランジスタＱ１３、Ｑ１４側から電圧が供給されず、次式
【数１８】
0003565358.tif 000019
になる。すなわちＴＴＬレベル出力段３は、電圧レベルがＶＣＥ（ＳＡＴ）  （＝約０．２  〔Ｖ〕）でなる「Ｌ」レベルの論理信号ＤＯ  を出力する。
このようにしてＴＴＬ出力回路１は、論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルの場合、「Ｈ」レベル（＝ＶＣＣ−２Ｖｆ  ）の論理信号ＤＯ  を出力し、論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルの場合、「Ｌ」レベル（＝ＶＣＥ（ＳＡＴ）  ）の論理信号ＤＯ  を出力する。
【００１３】
【発明が解決しようとする課題】
ところでＴＴＬ出力回路１では、上述のように論理信号ＤＯ  が「Ｌ」レベルのときトランジスタＱ１０〜Ｑ１２が飽和状態でオンしているため、論理信号ＤＯ  が「Ｌ」レベルから「Ｈ」レベルに切り換わるときトランジスタＱ１０〜Ｑ１２がオフになるのが遅れる（通常、トランジスタは飽和状態になつていると、切り換わり動作が遅れる）。このときトランジスタＱ１３、Ｑ１４は飽和状態にないためオンになるのが速く、その結果、瞬間的にトランジスタＱ１０〜Ｑ１４が全てオンになつて縦電流（すなわちＴＴＬ回路において電源ＶＣＣとＧＮＤ間に縦続接続されたトランジスタが全てオンすることにより、電源ＶＣＣとＧＮＤとが少数の抵抗で接続されて流れる不要な電流）が流れる問題がある。
またＴＴＬ出力回路１では、論理信号ＤＯ  が「Ｈ」レベルから「Ｌ」レベルに切り換わるときにもトランジスタＱ１３、Ｑ１４がオフになるのが遅れ、トランジスタＱ１０〜Ｑ１４が全てオンになつて縦電流が流れることがある。
【００１４】
このようにＴＴＬ出力回路１では、論理出力が切り換わる際に縦電流が流れて全体的に消費電流が増える問題がある。因みに、縦電流が流れて消費電流が増えると、余分な不要輻射が発生して周辺回路に悪影響を及ぼす。
またＴＴＬ出力回路１は、上述のようにトランジスタが飽和状態で動作しているため、全体的に動作が遅く、出力波形がなまる問題がある。特に、ＣＭＯＳ系の負荷を接続した場合には、定常状態で負荷電流が全くなくなるため、ＴＴＬ出力回路１は飽和状態に深く陥り、極めて動作が遅くなる。
【００１５】
本発明は以上の点を考慮してなされたもので、全体的に性能が向上した出力回路を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、論理入力信号Ｖｉ１、Ｖｉ２’に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖｉ１’、Ｖｉ２’に応じて互いに逆相の第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプするクランプ回路１５、１６とを備えるようにした。
【００１７】
また本発明においては、論理入力信号Ｖｉ１’、Ｖｉ２’に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖｉ１’、Ｖｉ２’に応じて互いに逆相の第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、差動回路を流れる電流Ｉ２０を制御して第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプする電流制御回路２１とを備えるようにした。
【００１８】
また本発明においては、論理入力信号Ｖｉ１’、Ｖｉ２’に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、ＴＴＬレベル出力手段１２は、電源電圧間（ＶＣＣ〜ＧＮＤ）に縦続接続され、かつ駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて反転動作して接続中点から論理出力信号ＤＯを出力する第１及び第２のトランジスタＱ３９、Ｑ４０を有し、第１のトランジスタＱ３９のベース及び又は第２のトランジスタＱ４０のベースに動作タイミングを調整するタイミング調整手段Ｒ２０、Ｒ２１を設けるようにした。
【００１９】
また本発明においては、論理入力信号Ｖｉ１’、Ｖｉ２’に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、ＴＴＬレベル出力手段１２は、第１の駆動信号Ｖｉ１’’がベースに入力され、かつコレクタが第１の電圧ＶＣＣに接続され、かつエミツタが第１の電流源Ｗ１５に接続された第１のトランジスタＱ３７と、第１の駆動信号Ｖｉ１’’と逆相の第２の駆動信号Ｖｉ２’’がベースに入力され、かつコレクタが第１の電圧ＶＣＣに接続された第２のトランジスタＱ３６と、ベースが第１の抵抗Ｒ２０を介して第１のトランジスタＱ３７のエミツタに接続され、コレクタが第１の電圧ＶＣＣに接続された第３のトランジスタＱ３９と、ベースが第２の抵抗Ｒ２１を介して第２のトランジスタＱ３６のエミツタに接続されると共に、第３の抵抗Ｒ２２を介して第２の電圧ＧＮＤに接続され、かつコレクタが第３のトランジスタＱ３９のエミツタに接続され、かつエミツタが第２の電圧ＧＮＤに接続された第４のトランジスタＱ４０と、一端が第４のトランジスタＱ４０のコレクタに接続され、他端が第２の電圧ＧＮＤに接続された第４の抵抗Ｒ２３とでなり、第４のトランジスタＱ４０のコレクタから論理出力信号ＤＯを出力するようにした。
【００２０】
また電圧シフト手段１７は、ベースがコレクタに接続され、かつＴＴＬレベル出力手段１２の第２のトランジスタＱ３６のベースに接続された第５のトランジスタＱ４１と、ベースがコレクタに接続され、かつ第５のトランジスタＱ４１のエミツタに接続され、かつエミツタがＴＴＬレベル出力手段１２の第４のトランジスタＱ４０のコレクタに接続された第６のトランジスタＱ４２とでなるようにした。
【００２４】
【作用】
論理入力信号Ｖｉ１’  、Ｖｉ２’  に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖｉ１’’、Ｖｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯ  を出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯ  をＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とでなるようにしたことにより、ＴＴＬレベル出力段１２が非飽和又は浅い飽和状態で動作する。
【００２５】
また駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖｉ１’  、Ｖｉ２’  に応じて互いに逆相の第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプするクランプ回路１５、１６とでなるようにしたことにより、駆動信号生成手段１４が非飽和又は浅い飽和状態で動作する。
【００２６】
また駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖｉ１’  、Ｖｉ２’  に応じて互いに逆相の第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、差動回路を流れる電流Ｉ２０を制御して第１及び第２の駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプする電流制御回路２１とでなるようにしたことにより、駆動信号生成手段１４が非飽和又は浅い飽和状態で動作する。
【００２７】
第１のトランジスタＱ３９のベース及び又は第２のトランジスタＱ４０のベースに動作タイミングを調整するタイミング調整手段Ｒ２０、Ｒ２１を設けるようにしたことにより、第１及び第２のトランジスタＱ３９、Ｑ４０が同時にオン動作しなくなる。
【００２９】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００３０】
図１において、１０は全体としてＴＴＬ出力回路を示し、論理信号処理段１１で互いに逆相の論理信号Ｖｉ１、Ｖｉ２に応じた駆動信号Ｖｉ１’’、Ｖｉ２’’を生成し、当該駆動信号Ｖｉ１’’、Ｖｉ２’’でＴＴＬレベル出力段１２を駆動してＴＴＬレベルの論理信号ＤＯ  を出力する。
この場合、論理信号処理段１１は、論理信号Ｖｉ１、Ｖｉ２に応じて所定電圧レベルの互いに逆相の論理信号Ｖｉ１’  、Ｖｉ２’  を生成する論理信号生成段１３と、論理信号Ｖｉ１’  、Ｖｉ２’  に応じて所定電圧レベルの駆動信号Ｖｉ１’’、Ｖｉ２’’を生成する駆動信号生成段１４とによつて構成されている。
【００３１】
ここで論理信号生成段１３は論理信号Ｖｉ１、Ｖｉ２の入力段として差動対を形成するトランジスタＱ２１、Ｑ２４を有し、当該トランジスタＱ２１、Ｑ２４のベースにそれぞれ論理信号Ｖｉ１、Ｖｉ２が入力されている。このトランジスタＱ２１、Ｑ２４のコレクタはそれぞれ抵抗Ｒ１１、Ｒ１３を介してトランジスタＱ２３のエミツタに接続され、トランジスタＱ２１、Ｑ２４のエミツタは共にトランジスタＱ２２、抵抗Ｒ１２及び電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）でなる電流源Ｗ１１に接続されている。この場合、トランジスタＱ２３のベースは電源Ｖ４  （＝４Ｖｆ  ）に接続され、コレクタは電源ＶＣＣに接続されている。
またトランジスタＱ２１、Ｑ２４のコレクタはそれぞれエミツタフオロアを形成するトランジスタＱ２７、Ｑ２５のベースに接続されている。このトランジスタＱ２５のコレクタは電源ＶＣＣに接続され、エミツタはトランジスタＱ２６、抵抗Ｒ１４及び電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）でなる電流源Ｗ１２に接続されている。同様に、トランジスタＱ２７のコレクタは電源ＶＣＣに接続され、エミツタはトランジスタＱ２８、抵抗Ｒ１５及び電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）でなる電流源Ｗ１３に接続されている。
【００３２】
これに対して駆動信号生成段１４は論理信号Ｖｉ１’  、Ｖｉ２’  の入力段として差動対を形成するトランジスタＱ３１、Ｑ３３を有し、当該トランジスタＱ３１、Ｑ３３のベースにそれぞれ論理信号Ｖｉ１’  、Ｖｉ２’  が入力されている。このトランジスタＱ３１、Ｑ３３のエミツタは共にトランジスタＱ３２、抵抗Ｒ１７及び電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）でなる電流源Ｗ１４に接続され、コレクタはそれぞれ抵抗Ｒ１６、Ｒ１８を介して電源ＶＣＣに接続されている（すなわちトランジスタＱ３１、Ｑ３３、抵抗Ｒ１６、Ｒ１８及び電流源Ｗ１４は差動回路を形成している）。またトランジスタＱ３１のコレクタにはトランジスタＱ２９、Ｑ３０でなるクランプ回路１５が接続され、トランジスタＱ３３のコレクタにはトランジスタＱ３４、Ｑ３５でなるクランプ回路１６が接続されている。この場合、クランプ回路１５、１６の一端（すなわちトランジスタＱ３０、Ｑ３４のベース）はそれぞれ電源Ｖ３  （＝  ３．５Ｖｆ  ）に接続されており、これによりトランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃは「Ｌ」レベルのときでも  １．５Ｖｆ  にクランプされる。
【００３３】
一方、ＴＴＬレベル出力段１２は駆動信号Ｖｉ１’’、Ｖｉ２’’の入力段としてトランジスタＱ３７、Ｑ３６を有し、当該トランジスタＱ３７、Ｑ３６のベースに駆動信号Ｖｉ１’’、Ｖｉ２’’が入力されている。
このトランジスタＱ３７のコレクタは電源ＶＣＣに接続され、エミツタはトランジスタＱ３８、抵抗Ｒ１９及び電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）でなる電流源Ｗ１５に接続されると共に、抵抗Ｒ２０を介してハイレベル出力段（「Ｈ」レベルの論理信号ＤＯ  を出力する際にオンする）を形成するトランジスタＱ３９のベースに接続されている。またトランジスタＱ３６のコレクタは電源ＶＣＣに接続され、エミツタは抵抗Ｒ２１を介してローレベル出力段（「Ｌ」レベルの論理信号ＤＯ  を出力する際にオンする）を形成するトランジスタＱ４０のベースに接続されている。
この場合、トランジスタＱ３９、Ｑ４０のベース前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けることにより、トランジスタＱ３９、Ｑ４０の動作タイミングが調整され、トランジスタＱ３９、Ｑ４０が同時にオンしないようになされている。
【００３４】
上述のハイレベル出力段を形成するトランジスタＱ３９のコレクタは電源ＶＣＣに接続され、エミツタは上述のローレベル出力段を形成するトランジスタＱ４０のコレクタに接続されている。そしてローレベル出力段を形成するトランジスタＱ４０のエミツタはＧＮＤに接続され、ベースは抵抗Ｒ２２を介してＧＮＤに接続されている。
またトランジスタＱ４０のコレクタは抵抗Ｒ２３を介してＧＮＤに接続されており、これによりＣＭＯＳ系の負荷素子を接続した場合にコレクタ電圧ＶＱ４０Ｃの「Ｈ」レベルが無用に高くならないようになされている。
【００３５】
またトランジスタＱ４０のコレクタはトランジスタＱ４１、Ｑ４２でなる電圧シフト回路１７を介してトランジスタＱ３６のベースに接続されている（すなわちＴＴＬレベル出力段１２の出力は電圧シフト回路１７によつて入力にフイードバツクされている）。トランジスタＱ４１のベースはコレクタに接続されると共に、トランジスタＱ３６のベースに接続され、エミツタはトランジスタＱ４２のベース及びコレクタに接続されており、またトランジスタＱ４２のエミツタはトランジスタＱ４０のコレクタに接続されている。このように接続されたトランジスタＱ４１、Ｑ４２はそれぞれダイオードとして動作し、駆動信号Ｖｉ２’’が「Ｈ」レベルのときトランジスタＱ３６のベース電圧ＶＱ３６Ｂを引き下げるようになされている。
【００３６】
ここでこのように構成されるＴＴＬ出力回路１０の動作について以下に説明する。論理信号生成段１３において、論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルになると、トランジスタＱ２１がオン、トランジスタＱ２４がオフする。このときトランジスタＱ２３のエミツタ電圧ＶＱ２３Ｅは、ベースに電源Ｖ４  （＝４Ｖｆ  ）が接続されているため、次式
【数１９】
0003565358.tif 000020
になつている。このため差動対（トランジスタＱ２１、Ｑ２２）の出力論理振幅（すなわち負荷抵抗Ｒ１１又はＲ１３に生じる電圧）をΔＶとすれば、トランジスタＱ２７のベース電圧ＶＱ２７Ｂは、次式
【数２０】
0003565358.tif 000021
になり、トランジスタＱ２５のベース電圧ＶＱ２５Ｂは、次式
【数２１】
0003565358.tif 000022
になる。従つてトランジスタＱ２７のエミツタ電圧ＶＱ２７Ｅ（すなわち論理信号Ｖｉ１’  ）は、次式
【数２２】
0003565358.tif 000023
になり、トランジスタＱ２５のエミツタ電圧ＶＱ２５Ｅ（すなわち論理信号Ｖｉ２’  ）は、次式
【数２３】
0003565358.tif 000024
になる。
【００３７】
これに対して論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルになると、トランジスタＱ２１がオフ、トランジスタＱ２４がオンするため、トランジスタＱ２７のベース電圧ＶＱ２７Ｂは、次式
【数２４】
0003565358.tif 000025
になり、トランジスタＱ２５のベース電圧ＶＱ２５Ｂは、次式
【数２５】
0003565358.tif 000026
になる。従つてトランジスタＱ２７のエミツタ電圧ＶＱ２７Ｅ（すなわち論理信号Ｖｉ１’  ）は、次式
【数２６】
0003565358.tif 000027
になり、トランジスタＱ２５のエミツタ電圧ＶＱ２５Ｅ（すなわち論理信号Ｖｉ２’  ）は、次式
【数２７】
0003565358.tif 000028
になる。このようにして論理信号生成段１３は、論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルの場合、「Ｌ」レベル（＝２Ｖｆ  −ΔＶ）の論理信号Ｖｉ１’  と「Ｈ」レベル（＝２Ｖｆ  ）の論理信号Ｖｉ２’  を出力し、論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルの場合、「Ｈ」レベル（＝２Ｖｆ  ）の論理信号Ｖｉ１’  と「Ｌ」レベル（＝２Ｖｆ  −ΔＶ）の論理信号Ｖｉ２’  を出力する。
【００３８】
ここで駆動信号生成段１４において、論理信号Ｖｉ１’  が「Ｌ」レベル（＝２Ｖｆ  −ΔＶ）、論理信号Ｖｉ２’  が「Ｈ」レベル（＝２Ｖｆ  ）になると、トランジスタＱ３３がオフし、トランジスタＱ３１がオンする。このためトランジスタＱ３３のコレクタ電圧ＶＱ３３Ｃ（すなわち駆動信号Ｖｉ１’’）は、次式
【数２８】
0003565358.tif 000029
になり、トランジスタＱ３１のコレクタ電圧ＶＱ３１Ｃ（すなわち駆動信号Ｖｉ２’’）は、クランプ回路１５でクランプされているため、次式
【数２９】
0003565358.tif 000030
になる。
【００３９】
これに対して論理信号Ｖｉ１’  が「Ｈ」レベル、論理信号Ｖｉ２’  が「Ｌ」レベルになると、トランジスタＱ３３がオンし、トランジスタＱ３１がオフする。従つてトランジスタＱ３３のコレクタ電圧ＶＱ３３Ｃ（すなわち駆動信号Ｖｉ１’’）は、クランプ回路１６でクランプされているため、次式
【数３０】
0003565358.tif 000031
になり、トランジスタＱ３１のコレクタ電圧ＶＱ３１Ｃ（すなわち駆動信号Ｖｉ２’’）は、次式
【数３１】
0003565358.tif 000032
になる。
このように駆動信号生成段１４は、論理信号Ｖｉ１’  が「Ｌ」レベル（＝２Ｖｆ  −ΔＶ）、論理信号Ｖｉ２’  が「Ｈ」レベル（＝２Ｖｆ  ）になると、「Ｈ」レベル（＝ＶＣＣ）の駆動信号Ｖｉ１’’と「Ｌ」レベル（＝１．５  Ｖｆ  ）の駆動信号Ｖｉ２’’を出力し、論理信号Ｖｉ１’  が「Ｈ」レベル（＝２Ｖｆ  ）、論理信号Ｖｉ２’  が「Ｌ」レベル（＝２Ｖｆ  −ΔＶ）になると、「Ｌ」レベル（＝１．５  Ｖｆ  ）の駆動信号Ｖｉ１’’と「Ｈ」レベル（＝ＶＣＣ）の駆動信号Ｖｉ２’’を出力する。
【００４０】
因みに、トランジスタＱ３１、Ｑ３３のエミツタ電圧ＶＱ３１Ｅ、ＶＱ３３Ｅは、次式
【数３２】
0003565358.tif 000033
になり、トランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルは（２９）、（３０）式に示すように１．５  Ｖｆ  になるため、トランジスタＱ３１、Ｑ３３は飽和状態にならない。またトランジスタＱ３２のエミツタ電圧ＶＱ３２Ｅは、ベースに電源Ｖ５  （＝Ｖｆ  ＋０．２  〔Ｖ〕）が接続されているため、次式
【数３３】
0003565358.tif 000034
になり、コレクタ電圧ＶＱ３２Ｃは、次式
【数３４】
0003565358.tif 000035
になるため、トランジスタＱ３２は同様に飽和状態にならない。さらにトランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルは（２９）、（３０）式に示すように１．５  Ｖｆ  になるため、電源ＶＣＣの変動に対しても影響を受けない。
【００４１】
ここでＴＴＬレベル出力段１２において、駆動信号Ｖｉ１’’が「Ｈ」レベル（＝ＶＣＣ）、駆動信号Ｖｉ２’’が「Ｌ」レベル（＝１．５  Ｖｆ  ）になると、トランジスタＱ３７、Ｑ３６がそれぞれオンする。この場合、トランジスタＱ３６のエミツタ電圧ＶＱ３６Ｅが、次式
【数３５】
0003565358.tif 000036
になるため、トランジスタＱ４０はオフする。
またトランジスタＱ３７のエミツタ電圧ＶＱ３７Ｅは、次式
【数３６】
0003565358.tif 000037
になる。この場合、抵抗Ｒ２０にほとんど電流が流れないため、トランジスタＱ３９のベース電圧ＶＱ３９ＢはトランジスタＱ３７のエミツタ電圧ＶＱ３７Ｅと等しく、次式
【数３７】
0003565358.tif 000038
になる。従つてトランジスタＱ３９がオンすることにより、トランジスタＱ４０のコレクタ電圧ＶＱ４０Ｃ（すなわち論理信号ＤＯ  ）は、次式
【数３８】
0003565358.tif 000039
になる。すなわちＴＴＬレベル出力段１２は、電圧レベルがＶＣＣ−２Ｖｆ  でなる「Ｈ」レベルの論理信号ＤＯ  を出力する。
このとき駆動信号Ｖｉ２’’（すなわちトランジスタＱ３６のベース電圧ＶＱ３６Ｂ）は、次式
【数３９】
0003565358.tif 000040
であるため、トランジスタＱ４１、Ｑ４２は逆バイアスになり、オフになる。
【００４２】
これに対して駆動信号Ｖｉ１’’が「Ｌ」レベル（＝１．５  Ｖｆ  ）、駆動信号Ｖｉ２’’が「Ｈ」レベル（＝ＶＣＣ）になると、トランジスタＱ３７、Ｑ３６がそれぞれオンする。この場合、トランジスタＱ３９のベース電圧ＶＱ３９Ｂが、次式
【数４０】
0003565358.tif 000041
になるため、トランジスタＱ３９はオフする。またトランジスタＱ３６のエミツタ電圧ＶＱ３６Ｅが、次式
【数４１】
0003565358.tif 000042
になるため、トランジスタＱ４０はオンする。
【００４３】
このとき駆動信号Ｖｉ２’’（すなわちトランジスタＱ３６のベース電圧ＶＱ３６Ｂ）は、次式
【数４２】
0003565358.tif 000043
であるため、トランジスタＱ４１、Ｑ４２に順バイアスがかかつてトランジスタＱ４０のコレクタ電圧ＶＱ４０Ｃ（すなわち論理信号ＤＯ  ）が一瞬、次式
【数４３】
0003565358.tif 000044
になる。しかしながらこの場合、トランジスタＱ４１、Ｑ４２が順バイアスによつてオンすることにより、抵抗Ｒ１６に電流が流れ、トランジスタＱ３６のベース電圧ＶＱ３６Ｂは下がる。
【００４４】
その結果最終的には、トランジスタＱ４０のベース電圧ＶＱ４０Ｂは、次式
【数４４】
0003565358.tif 000045
になり、トランジスタＱ３６のエミツタ電圧ＶＱ３６Ｅは、次式
【数４５】
0003565358.tif 000046
になり、トランジスタＱ３６のベース電圧ＶＱ３６Ｂは、次式
【数４６】
0003565358.tif 000047
になり、トランジスタＱ４０のコレクタ電圧ＶＱ４０Ｃ（すなわち論理信号ＤＯ  ）は、次式
【数４７】
0003565358.tif 000048
になる。かくしてＴＴＬレベル出力段１２は、電圧レベルがＶｆ  ×Ｒ２１／Ｒ２２でなる「Ｌ」レベルの論理信号ＤＯ  を出力する。
【００４５】
この場合、トランジスタＱ４０のベースを抵抗Ｒ２２を介してＧＮＤに接続したことにより抵抗Ｒ２１に電流が流れ、その結果、（４５）及び（４７）式に示すように、トランジスタＱ４０のコレクタに抵抗Ｒ２１に生じる電圧ＶＲ２１  と等しい電圧が発生する。すなわち抵抗Ｒ２１、Ｒ２２を設けたことにより、電圧シフト回路１７が動作したとき、論理信号ＤＯ  の電圧レベルが抵抗Ｒ２１に発生する電圧ＶＲ２１  になる。また上述のようにトランジスタＱ３６のベース電圧ＶＱ３６ＢがトランジスタＱ４１、Ｑ４２でなる電圧シフト回路１７によつて下がるため、トランジスタＱ３６、Ｑ４０は飽和状態にならない。
【００４６】
このようにしてＴＴＬレベル出力段１２は、駆動信号Ｖｉ１’’が「Ｈ」レベル（＝ＶＣＣ）、駆動信号Ｖｉ２’’が「Ｌ」レベル（＝１．５  Ｖｆ  ）になると、「Ｈ」レベル（＝ＶＣＣ−２Ｖｆ  ）の論理信号ＤＯ  を出力し、駆動信号Ｖｉ１’’が「Ｌ」レベル（＝１．５  Ｖｆ  ）、駆動信号Ｖｉ２’’が「Ｈ」レベル（＝ＶＣＣ）になると、「Ｌ」レベル（＝Ｖｆ  ×Ｒ２１／Ｒ２２）の論理信号ＤＯ  を出力する。
すなわちＴＴＬ出力回路１０としては、論理信号Ｖｉ１が「Ｈ」レベル、論理信号Ｖｉ２が「Ｌ」レベルの場合、「Ｈ」レベル（＝ＶＣＣ−２Ｖｆ  ）の論理信号ＤＯ  を出力し、論理信号Ｖｉ１が「Ｌ」レベル、論理信号Ｖｉ２が「Ｈ」レベルの場合、「Ｌ」レベル（＝Ｖｆ  ×Ｒ２１／Ｒ２２）の論理信号ＤＯ  を出力する。
【００４７】
以上の構成において、ＴＴＬ出力回路１０では飽和状態で動作するトランジスタがないため、動作速度が速くなり、出力波形も極めて急峻になる。また論理信号ＤＯ  が「Ｌ」レベルから「Ｈ」レベルに切り換わるとき、抵抗Ｒ２０とトランジスタＱ３９の入力容量で定まる時定数によつてトランジスタＱ３９のオンよりもトランジスタＱ４０のオフが速くなるため、トランジスタＱ３９、Ｑ４０が同時にオンになることがなく、縦電流が流れることはない。さらに論理信号ＤＯ  が「Ｈ」レベルから「Ｌ」レベルに切り換わるとき、抵抗Ｒ２１とトランジスタＱ４０の入力容量で定まる時定数によつてトランジスタＱ４０のオンよりもトランジスタＱ３９のオフが速いため、トランジスタＱ３９、Ｑ４０が同時にオンになることがなく、縦電流が流れることはない。さらにＴＴＬ出力回路１０では、抵抗Ｒ２３を出力側に設けたことにより、ＣＭＯＳ系の負荷素子を接続した場合（すなわち負荷電流が無くなるような場合）でも、抵抗Ｒ２３に負荷電流が流れて論理信号ＤＯ  の「Ｈ」レベルが無用に高くならない。
【００４８】
因みに、ＴＴＬ出力回路１０は上述のように飽和状態で動作するトランジスタがないため、動作速度は基本的にトランジスタの入力容量Ｃと抵抗Ｒとの時定数（Ｃ×Ｒ）によつて決まる。このためポリシリコン抵抗のように温度変動に対して安定な抵抗素子を使用すれば、ＴＴＬ出力回路１０の動作速度は温度変動に対して極めて安定になる。またＴＴＬ出力回路１０は基本的に基準電圧（ＧＮＤ）側から決まる信号の流れになつているため、電源ＶＣＣの変動に対しても極めて安定である。
【００４９】
以上の構成によれば、ＴＴＬレベル出力段１２の出力（トランジスタＱ４０のコレクタ）を入力（トランジスタＱ３６のベース）にフイードバツクする電圧シフト回路１７を設けたことにより、駆動信号Ｖｉ２’’が「Ｈ」レベルの場合にトランジスタＱ３６のベース電圧ＶＱ３６Ｂが下がり、トランジスタＱ３６、Ｑ４０の飽和状態を回避できる。またトランジスタＱ３１、Ｑ３３のコレクタにそれぞれクランプ回路１５、１６を設けたことにより、トランジスタＱ３１、Ｑ３３及びその下段に設けられたトランジスタＱ３２の飽和状態を回避できる。これによりＴＴＬ出力回路１０では、飽和状態で動作するトランジスタがなくなつて動作速度を速くすることができ、出力波形を急峻にすることができる。
【００５０】
またトランジスタＱ３９、Ｑ４０のベース前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けたことにより、トランジスタＱ３９、Ｑ４０が同時にオンすることがなくなり、不要な縦電流の発生を回避できる。これにより消費電流の増加を防止できると共に、余分な不要輻射の発生も防止できる。
さらにＴＴＬレベル出力段１２の出力側に抵抗Ｒ２３を設けたことにより、ＣＭＯＳ系の負荷素子を接続した場合でも、論理信号ＤＯ  の「Ｈ」レベルが無用に高くなることを防止できる。
かくするにつき全体的に性能が向上したＴＴＬ出力回路１０を実現できる。
【００５１】
（２）第２実施例
図１との対応部分に同一符号を付して示す図２において、２０は全体としてＴＴＬ出力回路を示し、クランプ回路１５、１６の代わりに電流制御段２１を設けたことを除いて図１に示すＴＴＬ出力回路１０と同様の構成を有する。
この第２実施例の場合、駆動信号生成段１４は差動回路（トランジスタＱ３１、Ｑ３３、抵抗Ｒ１６、Ｒ１８及び電流源Ｗ１４）と、差動回路の電流源Ｗ１４の電流Ｉ２０を制御する電流制御段２１によつて構成されており、電流制御段２１で電流Ｉ２０を制御することにより差動回路から出力される駆動信号Ｖｉ１’’、Ｖｉ２’’（すなわちトランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃ）の「Ｌ」レベルを所定の電圧にクランプする。
【００５２】
ここで電流制御段２１のトランジスタＱ１０１とトランジスタＱ１０２はカレントミラーを形成し、そのエミツタはそれぞれ抵抗Ｒ１０１、Ｒ１０２を介してＧＮＤに接続されている。またトランジスタＱ１０１のコレクタはトランジスタＱ１０３を介して電源ＶＣＣに接続され、トランジスタＱ１０２のコレクタはトランジスタＱ１０３のベースに接続されると共に、抵抗Ｒ１０３を介して電源ＶＣＣに接続されている。
またトランジスタＱ１０１のベースはトランジスタＱ３２のベースにも接続されており、トランジスタＱ１０１はトランジスタＱ３２ともカレントミラーを形成している。
このようにトランジスタＱ１０１がトランジスタＱ１０２とカレントミラーを形成すると共に、トランジスタＱ３２とカレントミラーを形成することにより、電流源Ｗ１４の電流Ｉ２０はトランジスタＱ１０２、抵抗Ｒ１０２でなる電流源Ｗ１６の電流Ｉ２１に比例する。従つて電流Ｉ２１によつて電流Ｉ２０を制御すれば、駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所望の電圧にすることができる。
【００５３】
ここでこのように構成される駆動信号生成段１４の動作を以下に具体的に説明する。トランジスタＱ１０３のベースとトランジスタＱ１０２のエミツタとの間にかかる電圧ＶＱ１０３Ｂ−Ｑ１０２Ｅ  は、次式
【数４８】
0003565358.tif 000049
であるため、抵抗Ｒ１０２にかかる電圧ＶＲ１０２と抵抗Ｒ１０３にかかる電圧ＶＲ１０３の和は、次式
【数４９】
0003565358.tif 000050
になる。従つて電流源Ｗ１６の電流Ｉ２１は、次式
【数５０】
0003565358.tif 000051
になる。
【００５４】
ここで抵抗Ｒ１０２と抵抗Ｒ１７とを等しくすると、電流源Ｗ１４の電流Ｉ２０は電流源Ｗ１６の電流Ｉ２１と等しくなり、次式
【数５１】
0003565358.tif 000052
で表される。また抵抗Ｒ１６と抵抗Ｒ１８とを等しくすると、トランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルは、次式
【数５２】
0003565358.tif 000053
になる。仮に抵抗Ｒ６を抵抗Ｒ１０２と抵抗Ｒ１０３の和に設定すれば、トランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルは（５２）式から、次式
【数５３】
0003565358.tif 000054
で表される。従つて抵抗Ｒ６を、次式
【数５４】
0003565358.tif 000055
に示すように、抵抗Ｒ１０２と抵抗Ｒ１０３の和よりも大きくすれば、トランジスタＱ３１、Ｑ３３のコレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルを、次式
【数５５】
0003565358.tif 000056
に示すように、２Ｖｆ  よりも小さくすることができる。このようにして駆動信号生成段１４は駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所望の電圧レベルにする。
因みにこの場合、コレクタ電圧ＶＱ３１Ｃ、ＶＱ３３Ｃの「Ｌ」レベルが下がり過ぎてトランジスタＱ３１、Ｑ３２、Ｑ３３が飽和状態にならないように、抵抗Ｒ６の抵抗値を決める必要がある。
【００５５】
以上の構成によれば、電流源Ｗ１４の電流Ｉ２０を制御する電流制御段２１を設けたことにより、電流Ｉ２０を制御して駆動信号Ｖｉ１’’、Ｖｉ２’’の「Ｌ」レベルを所望の電圧レベルにすることができる。この場合、第１実施例のような電源Ｖ３  （＝  ３．５Ｖｆ  ）を必要としなくなるため、比較的構成を簡易にすることができる。
【００５６】
（３）他の実施例
なお上述の実施例においては、単一電源でＴＴＬ出力回路１０、２０を駆動した場合について述べたが、本発明はこれに限らず、正電源及び負電源の２電源によつて駆動するようにしても良い。この場合、ダイナミツクレンジが広くなるため、論理信号処理段１１の構成を簡易にできる。
【００５７】
また上述の実施例においては、トランジスタＱ４１、Ｑ４２で電圧シフト回路１７を構成した場合について述べたが、本発明はこれに限らず、例えばダイオード素子を用いて電圧シフト回路を構成しても良く、要はトランジスタＱ３６、Ｑ４０のベース・エミツタ間電圧Ｖｆ  と等しい電圧が発生するものであれば良い。
【００５８】
また上述の実施例においては、アナログデイジタル変換回路の出力側に設けられるＴＴＬ出力回路１０、２０について述べたが、本発明はこれに限らず、ＴＴＬレベルの論理信号を出力する出力回路に広く適用できる。
【００５９】
【発明の効果】
上述のように本発明によれば、駆動信号が「Ｈ」レベルの場合、論理出力信号をＴＴＬレベル出力手段の入力側にフイードバツクして駆動信号の電圧レベルを下げることにより、ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段を設けるようにしたことにより、ＴＴＬレベル出力手段が非飽和又は浅い飽和状態で動作し、ＴＴＬレベル出力手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。
【００６０】
また駆動信号生成手段にクランプ回路を設けるようにしたことにより、駆動信号生成手段が非飽和又は浅い飽和状態で動作し、駆動信号生成手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。
【００６１】
また駆動信号生成手段に電流制御回路を設けるようにしたことにより、駆動信号生成手段が非飽和又は浅い飽和状態で動作し、駆動信号生成手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。この場合、クランプ回路を設ける場合に比して構成を簡易にできる。
【００６２】
また第１のトランジスタのベース及び又は第２のトランジスタのベースに、動作タイミングを調整するタイミング調整手段を設けるようにしたことにより、第１及び第２のトランジスタが同時にオン動作しなくなり、不要な縦電流の発生を回避できる。これにより消費電流の増加を防止できると共に、余分な不要輻射の発生を防止できる。
【００６３】
またＴＴＬレベル出力手段の出力側に負荷抵抗を設けるようにしたことにより、負荷電流がほとんど流れないＣＭＯＳ系の素子を接続した場合にも、論理出力信号の「Ｈ」レベルが無用に高くならないようにすることができる。
かくするにつき全体的に性能が向上した出力回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＴＴＬ出力回路の構成を示す接続図である。
【図２】第２実施例によるＴＴＬ出力回路の構成を示す接続図である。
【図３】従来のＴＴＬ出力回路の構成を示す接続図である。
【符号の説明】
１、１０、２０……ＴＴＬ出力回路、２、１４……駆動信号生成段、３、１２……ＴＴＬレベル出力段、１１……論理信号処理段、１３……論理信号生成段、１５、１６……クランプ回路、１７……電圧シフト回路、２１……電流制御回路。
【図１】
0003565358.tif 000057
【図２】
0003565358.tif 000058
【図３】
0003565358.tif 000059