(57)【特許請求の範囲】
【請求項１】
フレーム長毎に複数シンボル長の同期シンボルを挿入したデジタル変調信号の復調に用いる同期タイミング再生装置であって、
デジタル変調信号をサンプリングするＡ／Ｄ変換部、
該Ａ／Ｄ変換部の出力を入力し、所定シンボル期間だけ遅延させる複数のシンボル遅延部と、
該シンボル遅延部の各出力を前記同期シンボルの対応するベクトル値で除算する複数の逆変調部と、
該逆変調部の各出力の値を他の出力の値と減算する減算部と、
該減算部の出力の絶対値の総和を算出して評価値を出力する加算部と、
を備えた評価値算出部、
該加算部から出力される該評価値を予め設定した閾値と比較し、該閾値より評価値が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする閾値判定部、
を有する同期タイミング再生装置。
【請求項２】
請求項１に記載の同期タイミング再生装置において、
前記シンボル遅延部が、１シンボル期間だけ逐次遅延させる１シンボル遅延部であり、
前記逆変調部が、該１シンボル遅延部の各出力を前記同期シンボルの対応するベクトル値で除算するものである同期タイミング再生装置。
【請求項３】
フレーム長毎に複数シンボル長の同期シンボルを挿入したデジタル変調信号の復調に用いる同期タイミング再生装置であって、
デジタル変調信号をサンプリングするＡ／Ｄ変換部、
該Ａ／Ｄ変換部の出力を入力し、所定シンボル期間だけ遅延させる複数のシンボル遅延部、
該シンボル遅延部の各出力を前記同期シンボルの対応するベクトル値で除算する複数の逆変調部、
該逆変調部の各出力の値のばらつきが小さくなるサンプリングクロックのタイミングを同期検出タイミングとする判定部、を有し、
前記変調信号はＯＱＰＳＫ信号であり、
前記複数のシンボル遅延部が１／２シンボル遅延部であり、
前記逆変調部では前記１／２シンボル遅延器の出力を同期シンボルの対応するベクトル値で除算する、同期タイミング再生装置。
【請求項４】
請求項１又は２のいずれか１項に記載された同期タイミング発生装置において、
前記減算部は、前記逆変調部の各出力の値から隣の出力の値を減算する同期タイミング再生装置。
【請求項５】
請求項４に記載された同期タイミング再生装置において、
前記評価値算出部は、前記減算部の各出力の値をさらに隣の出力の値と減算する第２の減算部を備え、該第２の減算部の出力の総和を求めて評価値とする同期タイミング再生装置。
【請求項６】
請求項１、２、４又は５のいずれか１項に記載された同期タイミング装置において、
前記評価値算出部は、前記減算部の出力にサンプル位置毎に異なるウエイトをかける手段を備え、ウエイト付けされた値を基に評価値を算出する同期タイミング再生装置。
【請求項７】
請求項１、２、４、５又は６のいずれか１項に記載された同期タイミング再生装置において、
前記評価値算出部は、遅延器からの出力の絶対値を判定する手段と、絶対値の大きいサンプルからの出力要素が含まれる前記減算部又は前記第２の減算部からの値を評価値算出から除外する手段とを備える同期タイミング再生装置。
【請求項８】
フレーム長毎に複数シンボル長の同期シンボルを挿入したデジタル変調信号の復調に用いる同期タイミング再生装置であって、
デジタル変調信号をサンプリングするＡ／Ｄ変換部、
該Ａ／Ｄ変換部の出力を入力し、所定シンボル期間だけ遅延させる複数のシンボル遅延部と、
該シンボル遅延部の各出力を前記同期シンボルの対応するベクトル値で除算する複数の逆変調部と、
該逆変調部の各出力の値を平均する平均ベクトル演算部と、
該逆変調部の各出力の値と該平均ベクトル演算部で演算された平均ベクトルとの差の２乗値の平均値を演算する２乗平均値演算部と、
該２乗平均値演算部で演算された２乗平均値を前記平均ベクトル演算部で演算された平均ベクトルで正規化して評価値として出力する正規化部と、
を備えた評価値算出部、
該正規化部から出力される評価値を予め設定した閾値と比較し、該閾値より評価値が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする閾値判定部、
を有する同期タイミング再生装置。
【請求項９】
請求項８に記載の同期タイミング再生装置において、
前記シンボル遅延部が、１シンボル期間だけ逐次遅延させる１シンボル遅延部であり、
前記逆変調部が、該１シンボル遅延部の各出力を前記同期シンボルの対応するベクトル値で除算するものである同期タイミング再生装置。
【請求項１０】
請求項８に記載された同期タイミング再生装置において、
変調信号はＯＱＰＳＫ信号であり、
前記複数のシンボル遅延器が１／２シンボル遅延部であり、
前記逆変調部では前記１／２シンボル遅延器の出力を同期シンボルの対応するベクトル値で除算する、同期タイミング再生装置。
【請求項１１】
請求項８から１０のいずれか１項に記載された同期タイミング装置において、
前記評価値算出部は、前記正規化部の出力にサンプル位置毎に異なるウエイトをかける手段を備え、ウエイト付けされた値を基に評価値を算出する同期タイミング再生装置。
【請求項１２】
請求項８から１０のいずれか１項に記載された同期タイミング再生装置において、
前記評価値算出部は、遅延部からの出力の絶対値を判定する手段と、絶対値の大きいサンプルからの出力要素が含まれる前記正規化部からの値を評価値算出から除外する手段とを備える同期タイミング再生装置。
【請求項１３】
請求項１又は８に記載された同期タイミング装置において、
前記評価値算出部より得た同期タイミングの前後のタイミングにおける評価値から同期タイミングの進みと遅れを判別する位相検出部、
該位相検出部の判別結果に基づいてサンプリングクロックの位相を調整するクロック位相調整部、
を有する同期タイミング再生装置。
【請求項１４】
請求項１、３又は８のいずれか１項に記載された同期タイミング再生装置において、
複数の異なった同期シンボルがそれぞれ挿入された複数のスロットを含んだフレームを有するデジタル変調信号の場合、前記異なった複数の同期シンボルの１つを同期シンボルとして選択する制御部を有する同期タイミング再生装置。
【請求項１５】
請求項１、３又は８のいずれか１項に記載された同期タイミング再生装置において、前記Ａ／Ｄ変換部の後段に精度の低いローパスフィルタと精度の高いローパスフィルタを有し、最初の同期検出までは精度の低いフィルタを用いて評価値を算出し、前記最初の同期検出により検出したタイミングから推測した次のフレームのタイミングにおいて、精度の高いフィルタを用いて評価値を算出するフィルタ切り換え手段を有する同期タイミング再生装置。
【請求項１６】
請求項１３に記載された同期タイミング装置において、
前記評価値算出部は、前記閾値と比較するための第１の評価値と、
位相の進み／遅れを判定するための第２の評価値とを算出するものであり、
該第２の評価値は前記第１の評価値よりも少ない遅延段数により算出される、
同期タイミング再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル変調信号の復調器において、フレームの同期信号を検出する装置に関する。
【０００２】
【従来の技術】
デジタル変調信号の復調では、シンボル毎の同期と、情報列がどこから始まるかを認識するためのフレーム同期をとることが必要である。
従来のデジタル変調信号の復調器では、図１に示されているように、（１）  シンボルタイミングの同期を検出した後、（２）  フレームタイミングの同期を検出している。
【０００３】
【発明が解決しようとする課題】
フェージングの激しい移動体通信においては、同期が外れる可能性は高く、再度フレーム同期を検出するまでの時間が短いことが望ましい。
しかし、従来技術においては、フレーム同期までにシンボルタイミングの同期検出と、フレームタイミングの同期検出の２段階が必要であり、検出までに時間がかかってしまう。
【０００４】
したがって、本発明の目的は、デジタル変調信号のフレームタイミング同期の検出を短時間で検出することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、シンボルタイミング同期とフレームタイミング同期を同時に実行することによって、フレーム検出までの時間を短縮するものである。
そのため、第１の発明では、フレーム長毎に複数シンボル長の同期シンボルを挿入したデジタル変調信号を復調する場合、受信信号をサンプリングし、この信号を１シンボル期間だけ逐次遅延させ、その出力を同期シンボルのベクトル値で除算し、除算した各出力の値を隣の出力の値と減算したものを加算し評価値とし、予め設定した閾値と比較し、閾値より評価値が小さくなるサンプリングクロックのタイミングを同期検出タイミングとするものである。
【０００６】
そのため、第２の発明では、フレーム長毎に複数シンボル長の同期シンボルを挿入したデジタル変調信号を復調する場合、受信信号をサンプリングし、この信号を１シンボル期間だけ逐次遅延させ、その出力を同期シンボルのベクトル値で除算し、除算した各出力の値を平均所定の平均ベクトルを演算し、この平均ベクトルを除算した各出力の値と平均ベクトルとの差の２乗平均値で正規化して評価値とし、予め設定した閾値と比較し、閾値より評価値が小さくなるサンプリングクロックのタイミングを同期検出タイミングとするものである。
【０００７】
【発明の実施の形態】
図２は、本発明の第１実施形態の構成の概要を示す図である。図２において、１はＡ／Ｄ変換器、２はローパスフィルタ、３は遅延部で複数の１シンボル遅延器３．１ａ、３．２ａ、−−３．（Ｎ−１）ａよりなる。４は逆変調部で複数の逆変調部４．１、４．２、−−−４．Ｎよりなる。５は減算器で複数の減算器５．１、５．２、−−−５．Ｎ−１よりなる。６は絶対値算出器で、複数の絶対値算出器６．１、６．２、−−−６．Ｎ−１よりなる。７は加算器、８は閾値判定部、９はサンプリングクロック生成部である。
【０００８】
デジタル変調信号には一定のフレーム長毎に複数シンボル長の同期シンボルが挿入されている。この同期シンボルとして、例えば、図３に示すＱＰＳＫの信号点配置例の、００、１０、１１の信号点よりなる３シンボル（６ビット）の信号を同期信号とすることができる。この場合はシンボル数は３であるが、一般的にＮシンボル（２Ｎビット）とすることができる。上記フレーム同期信号を含むデジタル変調信号は、受信されるとＡ／Ｄ変換器１でサンプリングクロック生成部９からのクロックによりサンプリングされてデジタルデータに変換される。ここではシンボルレートに対して４倍、８倍等、−−ｎ倍のオーバーサンプリングがされる。サンプリングされた信号はローパスフィルタ２に入力し、受信信号を送信側のフィルタの特性と合わせ、送信されたタイミングで所定の値に収束させる。また、不要な信号を除去する。ローパスフィルタ２を通った信号は遅延部３に入力する。遅延部３は同期シンボルのシンボル数Ｎに対してＮ−１個の１シンボル遅延器３．１ａ〜３．（Ｎ−１）ａを有しており、サンプリングされたデータを各１シンボル遅延器で１シンボル期間だけ逐次遅延させる。１シンボル遅延器３．１ａ〜３．（Ｎ−１）ａを通った各信号はそれぞれＮ個の逆変調部４．１〜４．Ｎに入力し、前記同期シンボルのベクトル値でそれぞれ除算される。伝送路で歪みがないとすれば、受信信号に含まれる前記複数のシンボルよりなる同期シンボルは、図３に示すＱＰＳＫの信号点配置例の、００、１０、１１の信号点に来るため、受信した信号に含まれる同期信号のベクトル値は送信された信号に含まれる同期信号のベクトル値と同じとなる。したがって、受信した信号の同期信号のベクトル値を送信された信号の同期信号のベクトル値で除算すると、その値は１＋ｊ０（即ち、１）となる。その結果、受信した同期シンボルを１シンボルごとに除算した各逆変調部４．１〜４．Ｎの出力は全て同じ値となり１＋ｊ０となる。そのため、逆変調部４．１〜４．Ｎで除算した出力のそれぞれの値と隣の逆変調部の出力の値を減算器５．１〜５．Ｎ−１に入力し、その差をとると０になる。また、位相がずれたとしても、受信された同期シンボルは図３の信号点配置から回転した位置となるため、同期シンボルの各シンボル毎に除算した各逆変調部４．１〜４．Ｎの出力は１＋ｊ０とは異なるがほぼ同じ値となる。また、振幅が変わったとしても、同様に出力はほぼ同じ値となる。そのため、減算器５．１〜５．Ｎ−１の出力は０にはならないとしても、０に近い値となる。
【０００９】
一方、受信信号のうち同期シンボル以外の部分の場合、例えば、同期シンボルと同期シンボルの間のサンプリングされた信号の場合、同期シンボルのベクトルで除算された各値は同じとはならない。したがって、隣の逆変調部の出力で減算した減算器５．１〜５．Ｎ−１の出力は同期シンボルの場合より大きくなる。
次に、減算器５．１〜５．Ｎ−１の出力を絶対値算出器６．１〜６．Ｎ−１で絶対値とし、加算器７でこれらの絶対値を加算し、加算した値を評価値とする。このように、開始サンプル位置を変化させながら評価値を求めてゆく。上記したように、１シンボル遅延器３に入力した信号が同期シンボルを含んでいる場合、評価値は小さな値となるが、そうでない場合は評価値は大きくなる。その結果、図４のような変化を示す。図４は、横軸はサンプリングクロック生成部９のサンプリングクロックのタイミングを表し、縦軸は評価値を表す。そして、閾値ＶＴＨを定め、前記評価値ＶＴＨが閾値より小さいかどうかを閾値判定部８で判定する。この図において、評価値が閾値ＶＴＨより小さい部分のサンプリングクロックのタイミングｔ０  をフレーム同期検出タイミングとして検出することができる。
【００１０】
上記のようにフレーム長毎に挿入された同期シンボルを検出できるので、フレーム同期信号を検出することができる。また、サンプリングクロック生成部９のクロックを送信側のクロックとほぼ同じクロックで自走させてゆけば、フレーム同期信号の検出に基づいてシンボル同期のタイミングを取ることができる。
変調信号が４相位相変調（ＱＰＳＫ）方式の場合、図２に示した装置によってシンボルタイミングの同期信号のベクトル値を正確に算出できるが、オフセット４相位相変調（ＯＱＰＳＫ）方式の場合はＩ側またはＱ側のシンボルタイミングの同期信号のベクトル値を正確に算出できない。その理由は以下の通りである。
【００１１】
ＯＱＰＳＫはＱＰＳＫのＩとＱのタイミングを１／２シンボルだけシフトした変調方式であり、ＱＰＳＫのアイパターンとの比較を示すと図５のようになる。図５に示されているように、ＱＰＳＫの場合は、ＩとＱはどちらも同じタイミングで収束するが、ＯＱＰＳＫの場合はＩが収束している時にはＱが不定に、Ｑが収束している時にはＩが不定になる。そのため、シンボルが既知であっても、あるタイミングのベクトル値を特定できなくなる。  しかし、同期シンボル列がある程度長い場合は、同期シンボル列の中心付近ではＩ／Ｑの一方のシンボルタイミングの他方（Ｑ／Ｉ）の側の値もある程度は正確に算出できるので、予め求めておく。
【００１２】
変調信号を受信し、ローパスフィルタを通った信号は、図６に示すように各シンボル値に送信側と受信側のフィルタの特性を掛け合わせた時間応答信号の重ね合わせになる。例えば、Ａ，Ｂ，Ｃ，Ｄの４シンボルを入力し、Ａ，Ｂ，Ｃ，Ｄ＝１，−１，１，１である場合、１シンボル毎の時間応答は図６（ａ）に示されているようになる。そして、これらの時間応答信号を重ね合わせたものは、図６（ｂ）のようになる。図に示されているように、この時間応答は中心から離れるにしたがって絶対値が小さくなる。
【００１３】
したがって、同期シンボル、即ち、既知のシンボルが続けば、同期シンボル列の中心部分のシンボルとシンボル間の値はその外側にある未知のシンボルの影響を受けにくい。そこで、同期シンボル列の中心付近の各時点のベクトルの概略値を求めておき、この値で除算すれば図２に示された同期タイミング再生装置と同様にフレーム同期タイミングが検出できる。この場合、求めるタイミングは、Ｉ，Ｑのうちいずれか一方が完全に既知である１／２シンボルが適当である。なお、システムの状態によってはそれ以外の間隔で求めてもよい。
【００１４】
図７は本発明の第２の実施形態を示したもので、上記のオフセット４相位相変調（ＯＱＰＳＫ）方式の場合の同期タイミング再生装置の構成の概要図である。図２の構成と異なるのは、図２の遅延器３を１／２シンボル遅延器３．１ｂ、３．２ｂ、−−−とし、同期シンボル数をＮとした場合その数をＭとしたことである（但し、Ｍ≦２Ｎ−１）。このようにシンボル遅延器を１／２シンボル遅延器とし、求めるタイミングを１／２シンボル毎とする。そして、逆変調部４において１／２シンボル遅延器３．１ｂ、３．２ｂ、−−−の出力を同期シンボル列の１／２シンボル毎のベクトル値で除算する。減算器５、絶対値算出器６、加算器７、閾値判定部８の構成及び動作は図２に示したものと同じである。そして、図２で説明したように、開始サンプル位置を変化させながら評価値を求めてゆく。その結果、評価値ＶＴＨが閾値より小さいかどうかを閾値判定部８で判定し、評価値が閾値ＶＴＨより小さい部分のサンプリングクロックのタイミングｔ０  をフレーム同期検出タイミングとして検出する。
【００１５】
図７の構成においては、同期シンボル列が短い場合、中心付近を選択しても同期シンボルの前後のデータシンボルの影響を受けて不確定性が強くなる。そこで，シンボル位置に応じてウエイト付けすることにより評価値の確度を向上させることができる。
図８は本発明の第３の実施形態を示したもので、図９に示すように中心のシンボル位置ほど値の大きなウエイトをかけ、閾値判定に用いる評価値の確度を向上させた構成を示す。
【００１６】
図８において、シンボル遅延部３を１／２シンボル遅延器３．１ｂ、３．２ｂ、−−−とし、同期シンボル数をＮとした場合その数をＭとし（但し、Ｍ≦２Ｎ−１）、逆変調部４において１／２シンボル遅延器３．１ｂ、３．２ｂ、−−−の出力を同期シンボル列の１／２シンボル毎のベクトル値で除算し、それぞれ隣の出力を減算器５で減算する点は図７の構成と同じである。図８の構成において図７の構成と異なるのは、減算器５の出力をウエイト設定器５２を有する乗算器５１に入力し、中心のシンボル位置ほど値の大きなウエイトをかけるようにしたことである。このような構成とすることにより、閾値判定に用いる評価値の確度を高めることができる。なお、図８における絶対値算出器６、加算器７、閾値判定部の構成及び動作は図７と変わらない。
【００１７】
上記図２、図７、図８で示した構成の場合、受信信号がフェージングの影響を受け、無視できない時間変化がある場合、各シンボル毎に異なったベクトルの拡大、縮小、回転が生じてしまうので、同期検出できる確率が低くなる。
そこで、シンボル間のフェージング変化の条件を加味する必要がある。図１０はフェージングの変化例をＩ−Ｑ軸表示した例である。受信側では送信信号にフェージングが乗算されて受信される。Ｉ−Ｑ軸平面上のフェージング変化は、図１０に示されているように変曲点（図で曲線がターンしている点）では大きく曲がるものの、それ以外ではほぼ直線で等間隔の変化に近い。これをベクトルで表すと図１１のようになる。この性質を利用して減算器５の出力の差分をさらに取り，評価値の確度を向上させた構成を図１２に示す。
【００１８】
図１２は本発明の第４の実施形態を示したもので、上記本発明の各実施形態の構成と異なるのは、図２、図７、図８の各構成において、減算器５の後にさらに減算器５′（５′．１、５′．２、５′．Ｎ−２）を設け、減算器５′の各出力と隣の出力との差分を取るようにしたことである。その結果得られた評価値を用いることにより、フェージングの影響を減じることができる。なお、この場合遅延器３は１シンボル遅延器又は１／２シンボル遅延器のいずれの場合でもよい。その場合には逆変調部４においては同期シンボル列の１シンボル毎又は１／２シンボル毎のベクトル値で除算する。なお、図１２の構成は減算器５′を加えた点を除いて基本的には図２等の構成と変わらない。
【００１９】
図１２に示された構成では、フェージングベクトルの変曲点で検出精度が下がってしまう。一方、ベクトルの変曲点ではほとんどの場合において絶対値が極大になる。そのため、絶対値が最大となる付近の算出値を評価値から外せば、さらにフェージングに対する耐力を向上させることができる。そこで極大値である算出値は評価値を計算する要素に含めず、絶対値の平均値を求める。このようにして絶対値の平均値を求める構成を図１３に示す。
【００２０】
図１３は本発明の第５の実施形態を示したもので、図１２の構成と異なるのは、遅延部３の出力が極大値かどうか判断するための絶対値判定器３１（３１．１、３１．２、−−−）、及び減算器５′（５′．１、５′．２、−−）の各出力と平均絶対値算出器７′の間にスイッチＳＷ（ＳＷ１、ＳＷ２、−−−ＳＷ．Ｎ−２）を設けた点である。そして、絶対値判定器３１で遅延器３．１、３．２−−の出力値が極大値であると判定された場合、この値を平均絶対値を求める計算から外すため、この値が関連するスイッチＳＷをオフにする。例えば、図１３の絶対値判定器３１・１が遅延器３・１の出力を極大値と判定した場合は、ＳＷ１、ＳＷ２がオフとされる。また、絶対値判定器３１・２が遅延器３・２の出力を極大値と判定した場合は、ＳＷ１、ＳＷ２、ＳＷ３がオフとされる。このように、１つのサンプルからの極大値は最大３つの減算器の出力に影響する。なお、平均絶対値算出器７′は、評価値を算出するものである。
【００２１】
上記第１から第５の実施形態においては、ＯＱＰＳＫのようにスタガ化されたデジタル変調において使用可能なように、フェージングによる同期シンボル間の影響を考慮して、送受信ベクトル間の偏差の変化値を差分として算出し、評価値に使用している。
しかし、ＱＰＳＫやπ／４ＤＱＰＳＫのようにスタガ化されないデジタル変調を使用する陸上移動通信においては、キャリア周波数１．５ＧＨｚ、移動速度が１００ｋｍ／ｈ程度であれば、送受信ベクトル間の偏差が１点に集中している度合いを評価値としたほうが、良好に同期検出を行うことができる。
【００２２】
なお、集中度合いはベクトル偏差の平均ベクトル値を求め、各ベクトル偏差と平均ベクトル値間の距離の２乗和を使用することができる。
図１４は、本発明の第６実施形態の構成の概要を示す図である。図１４において図２と同一の要素は同一の参照番号を使用する。
即ち、１はＡ／Ｄ変換器、２はローパスフィルタ、３は遅延部で複数の１シンボル遅延器３．１ａ、３．２ａ、−−３．（Ｎ−１）ａよりなる。４は逆変調部で複数の逆変調部４．１、４．２、−−−４．Ｎよりなる。
【００２３】
５．０は平均ベクトル演算部であって、逆変調部４．１、４．２、−−−４．Ｎの出力を平均する。また、５は減算部で複数の減算部５．１、５．２、−−−５．Ｎ−１よりなる。
６’は絶対値の２乗値演算部で、複数の２乗絶対値算出部６．０’、６．１’、６．２’、−−−６．Ｎ−１’よりなる。７は平均値演算部、７’は除算部、８は閾値判定部、９はサンプリングクロック生成部である。
【００２４】
フレーム同期信号を含むデジタル変調信号は、受信されるとＡ／Ｄ変換器１でサンプリングクロック生成部９からのクロックによりサンプリングされてデジタルデータに変換される。ここではシンボルレートに対して４倍、８倍等、−−ｎ倍のオーバーサンプリングがされる。サンプリングされた信号はローパスフィルタ２に入力し、受信信号を送信側のフィルタの特性と合わせ、送信されたタイミングで所定の値に収束させるとともに、不要な信号を除去する。
【００２５】
ローパスフィルタ２を通った信号は遅延部３に入力する。遅延部３は同期シンボルのシンボル数Ｎに対してＮ−１個の１シンボル遅延器３．１ａ〜３．（Ｎ−１）ａを有しており、サンプリングされたデータを各１シンボル遅延器で１シンボル期間だけ逐次遅延させる。１シンボル遅延器３．１ａ〜３．（Ｎ−１）ａを通った各信号はそれぞれＮ個の逆変調部４．１〜４．Ｎで逆変調される。
【００２６】
各逆変調部４．１〜４．Ｎの出力は平均ベクトル演算部５．０に入力し、平均ベクトルが算出される。減算部５．１、５．２、−−−５．Ｎ−１では各逆変調部４．１〜４．Ｎの出力と平均ベクトル演算部５．０で算出された平均ベクトルとの差が算出され、２乗絶対値算出部６．１’、６．２’、−−−６．Ｎ−１’でそれぞれの絶対値の２乗値が算出され、平均値演算部７で各２乗絶対値算出部６．１’、６．２’、−−−６．Ｎ−１’の出力の平均値が算出される。
【００２７】
この平均値は、除算部７において２乗絶対値算出部６．０’において算出された平均ベクトルの絶対値の２乗値によって正規化されて評価値となる。
即ち、各２乗絶対値算出部６．１’、６．２’、−−−６．Ｎ−１’の出力は平均ベクトル演算部５．０で算出される受信ベクトルの平均値と各受信ベクトル間の距離の２乗値であるので、これらの和の正規化値である評価値は、各受信ベクトルの平均受信ベクトルへの集まり度合いが高となるほど小となる。
【００２８】
一方、受信信号のうち同期シンボル以外の部分の場合、例えば、同期シンボルと同期シンボルの間のサンプリングされた信号の場合、各受信ベクトルは平均受信ベクトルの周囲にバラバラに分布するため評価値は大となる。
従って、第１の実施形態と同様に、評価値は図４のように変化するため、評価値が所定の閾値ＶＴＨ以下となるときのサンプリングクロックのタイミングｔ０  をフレーム同期検出タイミングとして検出することができる。
【００２９】
ＴＤＭ（時間分割多重）スロットでは、同期シンボル列の相違でスロットの種別を区別する場合がある。例えば図１５（ａ）に示すように、３ユーザを多重化する場合、スロット１、２、３を設けて１フレームとし、それぞれに同期パターンａ、ｂ、ｃを挿入する。このような場合、同期を取るに際して最初に補足すべきスロットを決めておく。即ち、最初に補足すべきスロットの同期パターンを設定しておく。図１５（ｂ）本発明の第７の実施形態として最初に補足するスロットを切り換えるための構成を示したものである。図においては、最初に補足するスロットとしてスロット２が選択されている。最初に補足すべきスロットを変更することが必要な場合、システム制御部が、例えば、スロット１に切り換えてこれを最初に補足すべきスロットに変更する。また、同時に変更されたスロットの同期シンボルを図２等における逆変調部に出力し、除算に用いる同期シンボルも変更する。本発明の同期タイミング再生装置に、上記のように複数の同期シンボルパターンを有した場合、これを切り換える機能を持たせることによって、ＴＤＭスロットを有するシステムにも対応することができる。
【００３０】
同期タイミング再生装置をＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などのソフトウエアで構成する場合、同期を検出するまでは全部のサンプルをスキャンして演算するので、演算量が多くなってしまう。
そこで、同期を検出するまではタップ間隔が広く精度の粗いフィルタを使って演算量を少なくして演算し、評価値が通常の閾値よりは大きいが仮の閾値以下になった時に仮検出状態とする。そして、精度の粗いフィルタで検出した仮検出状態の時のタイミングを基に、タップ間隔が細かいフィルタでより精度を上げて再度演算し、その結果、評価値が通常の閾値以下となった状態を検出状態とする。しかし、２度目の演算で閾値以下にならなければ、仮検出前の状態に戻すようにする。
【００３１】
図１６は本発明の第８の実施形態を示したもので、上記のように２種類のフィルタを用いて同期タイミングを検出するための構成を示したものであり、基本的構成は図２、図７、図８、図１２、図１３および図１４に示された構成と同じである。１はＡ／Ｄ変換器、２はローパスフィルタであり、精度の粗いフィルタ２・１と精度の高いフィルタ２・２を有する。Ａは評価値算出部であり、例えば図１２の点線の枠内の構成とほぼ同様の構成要素を有し、評価値を算出している。８は閾値判定部、９はサンプリングクロック生成部である。上記フィルタ２・１と２・２はＡ／Ｄ変換器１及び評価値算出部とスイッチＳＷａ、ＳＷｂで接続されており、フレーム同期クロックの検出状態に応じてこれらスイッチＳＷａ、ＳＷｂは切り換えられる。そして、最初はスイッチＳＷａ、ＳＷｂはフィルタ２・１に接続され、仮検出状態となるとフィルタ２・２に切り換えるように構成される。
【００３２】
今まで述べた装置においてはタイミングの検出はサンプル間隔でしかできないので、タイミングの偏差が大きくなる。また、シンボルタイミング再生用に生成したクロックと送出側のタイミングクロックは通常は厳密には同期していないため、時間が経過するにつれ、次第にズレを生じることになる。そこで、フレームタイミングの前後のサンプルについても評価値を求め、その値の大小でタイミングの位相の進み／遅れを検出してクロック位相を調整することにより、これらの状況に対応することを考えた。
【００３３】
図１７はフレームタイミング位相検出を説明する図である。図において，横軸はサンプリングクロックの時間軸を示し、縦軸は評価値を示す。フレームタイミングＰに対して前後のタイミングＰ−１、Ｐ＋１での評価値Ｖ（Ｐ−１）、Ｖ（Ｐ＋１）が示されている。検出したフレームタイミングＰが真値ｔ０  に近いため、これらを結ぶ曲線は下に凸の曲線となる。図１７（ａ）では検出したフレームタイミングＰが真値ｔ０  より遅れている場合を示す。この場合、
Ｖ（Ｐ−１）＜Ｖ（Ｐ＋１）
の関係がある。この関係がある場合は、再生タイミングが遅れているので、ＡＤ変換器１のクロックを進ませる。
【００３４】
図１７（ｂ）では検出したフレームタイミングＰが真値ｔ０  より進んでいる場合を示す。この場合、
Ｖ（Ｐ−１）＞Ｖ（Ｐ＋１）
の関係がある。この関係がある場合は、再生タイミングが進んでいるので、ＡＤ変換器１のクロックを遅らせる。
【００３５】
図１８は本発明の第９の実施形態を示したものであり、上記のタイミングの位相の進み／遅れを検出してクロック位相を調整するようにした場合の構成を示す図である。基本的構成は図２等に示された構成と同じである。１はＡ／Ｄ変換器、２はローパスフィルタである。Ａは評価値算出部であり、例えば図１２の点線の枠内の構成とほぼ同様の構成要素を有している。８は閾値判定部、９はサンプリングクロック生成部である。図１８の構成においては、位相検出器Ｐ１とクロック位相調節器Ｐ２が設けられている。位相検出器Ｐ１は、評価値算出部Ａの出力からフレームタイミングの前後のサンプルの評価値を得、その大小を比較してフレームタイミングの位相の進み／遅れを検出する。クロック位相調節器Ｐ２は、位相検出器Ｐ１の検出結果に応じてＡＤ変換器１のクロックを調節する。
【００３６】
ただし、位相検出毎にクロック位相調節を実行すると過剰制御になるので，位相検出とクロック位相調節部の間にランダムウオークフィルタなどの平滑フィルタを挿入すると安定化を図ることができる。また、位相調整は、フェージングや雑音の影響が大きい場合には誤制御の原因となるので、クロック位相調整の演算を評価値が閾値以下になった場合のみ行うようにすることで位相調整精度を向上させることができる。
【００３７】
図１９は本発明の第１０の実施形態を示したもので、図１８の構成において変調信号がＯＱＰＳＫの場合、位相の検出精度を向上させるための構成を示したものである。図１８と異なるのは、評価値算出部Ａを２つ設けて評価値算出部Ａ１、Ａ２とし、評価値算出部Ａ２の出力のみを位相検出器に入力させている点である。そして、閾値判定には評価値算出部Ａ１の出力を用い、位相の進み／遅れの判定には評価値算出部Ａ２の出力を用いる。ここで評価値算出部Ａ２の遅延段数は評価値算出部Ａ１の遅延段数より少なくし、同期検出に用いた同期シンボル列の中心部分のみを評価値として用いる。
【００３８】
【発明の効果】
上記のように本発明では、シンボル同期とフレーム同期を同時に行う事が出来るので、従来技術より早くフレーム同期を検出することができる。
また、ＯＱＰＳＫ信号のようにスタガ化されたデジタル変調の場合でも、１／２シンボル遅延器を用いることによりフレーム同期検出を早くすることができる。そして、ＯＱＰＳＫ信号で同期シンボル列が短い場合でも、ウエイト付けするこによりフレーム同期検出を早くすることができる。さらに、フェージングがある状態でも、２段目の減算器を設けることによりフレーム同期検出を早くすることができる。また、さらに厳しいフェージング状態でも、絶対値判定器を用いることにより、フレーム同期検出を早くすることができる。
【００３９】
さらに、ＱＰＳＫ信号のようにスタガ化されないデジタル変調の場合は、受信ベクトルが１点に集中する度合いを評価することによって、同期シンボルが少ない場合あるいは保護段数が少ない場合でも早くフレーム同期を検出することができる。
また、同期シンボル列の相違でスロットを区別するＴＤＭスロットでも、フレーム同期状態検出までを早くすることができる。また、同期タイミング検出をソフトウエアで実現する場合、演算量を減らすことができる。
【図面の簡単な説明】
【図１】シンボルとフレームのタイミングを示す図である。
【図２】本発明の第１の実施形態の構成の概要を示す図である。
【図３】ＱＰＳＫの信号点配置例を示す図である。
【図４】評価値の変化例を示す図である。
【図５】ＱＰＳＫとＯＱＰＳＫのアイパターンを示す図である。
【図６】本発明ローパスフィルタの動作説明図である。
【図７】本発明の第２の実施形態の構成の概要を示す図である。
【図８】本発明の第３の実施形態の構成の概要を示す図である。
【図９】ウエイトの形状例を示す図である。
【図１０】フェージングのＩ、Ｑの変化例を示す図である。
【図１１】直線の等間隔変化を説明するための図である。
【図１２】本発明の第４の実施形態の構成の概要を示す図である。
【図１３】本発明の第５の実施形態の構成の概要を示す図である。
【図１４】本発明の第６の実施形態を説明するための図である。
【図１５】本発明の第７の実施形態の構成の概要を示す図である。
【図１６】本発明の第８の実施形態の構成の概要を示す図である。
【図１７】フレームタイミング位相検出を説明するための図である。
【図１８】本発明の第９の実施形態を説明するための図である。
【図１９】本発明の第１０の実施形態の構成の概要を示す図である。
【符号の説明】
１…Ａ／Ｄ変換器
２…ローパスフィルタ
３…遅延部
４…逆変調部
５…減算器
６…絶対値算出器
７…加算器
８…閾値判定部
９…サンプリングクロック生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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