(57)【特許請求の範囲】
【請求項１】
半導体メモリに含まれるフェイル素子のフェイルアドレスを抽出する第１ステップと、
抽出した前記フェイルアドレスのうち、ＸアドレスとＹアドレスから選択される一方のアドレスが同じであるフェイル素子を抽出する第2ステップと、
前記第２ステップで抽出されたフェイル素子と、他方のアドレスが同じであるフェイル素子を抽出する第３ステップと、
前記第３ステップで抽出されたフェイル素子と前記一方のアドレスが同じであるフェイル素子を抽出する第４ステップと、
前記第２ステップから第４ステップを，抽出されるフェイル素子が無くなるまで繰り返し、抽出されたフェイル素子からなる擬似セグメントグループを形成する第５
ステップと、
前記半導体メモリに予め設けられているスペアラインを前記擬似セグメントグループ毎に割り当てる第６ステップと、
前記スペアラインが割り当てられていないフェイル素子の有無および未使用の前記スペアラインの有無を判断する第７ステップと
を含むことを特徴とする半導体メモリのリペア演算方法。
【請求項２】
前記第６ステップにおいて、含まれるフェイル素子の多い順に前記スペアラインの割り当てを行うことを特徴とする請求項１に記載の半導体メモリのリペア演算方法。
【請求項３】
前記第６ステップにおいて、含まれるフェイル素子の数が最も多いＸ方向ライン又はＹ方向ラインを最初に選択して、前記スペアラインを割り当てることを特徴とする請求項２に記載の半導体メモリのリペア演算方法。
【請求項４】
前記第６ステップにおいて、前記擬似セグメントグループに含まれるフェイル素子の数、又は前記Ｘ方向ラインもしくは前記Ｙ方向ラインに含まれるフェイル素子の数を判断するときに、既にスペアラインが割り当てられたフェイル素子の数を含めないことを特徴とする請求項３に記載の半導体メモリのリペア演算方法。
【請求項５】
前記スペアラインが割り当てられていないフェイル素子と未使用の前記スペアラインとのいずれか一方が無くなるまで前記第６ステップと前記第７ステップを繰り返すことを特徴とする請求項１ないし請求項４のいずれかに記載の半導体メモリのリペア演算方法。
【請求項６】
半導体メモリに含まれるフェイル素子のフェイルアドレスを抽出し前記フェイルアドレスと、前記フェイルアドレスのうち、ＸアドレスもしくはＹアドレスのいずれか一方が同
一であるフェイル素子に共通して割り振られる擬似セグメント番号と、同一の前記擬似セグメント番号が割り振られたフェイル素子同士のつながりを示すポインタ情報とがふくまれるフェイル情報テーブルと、
同一のＸアドレスを有するフェイル素子のうち最初に検出された初検出Ｘフェイル素子のＸアドレスと、
前記初検出Ｘフェイル素子の情報が前記フェイル情報テーブルのどこに記載されているかを示す先頭フェイル番号と、
前記初検出Ｘフェイル素子と同一のＸアドレスを有するフェイル素子の数を示すフェイル数と、
前記初検出Ｘフェイル素子と同一の前記擬似セグメントグループに属し、かつ前記初検出Ｘフェイル素子のＸアドレスと前記擬似セグメントグループ内で隣り合うＸアドレスに属するフェイル素子のなかで前記第1ステップによって最初に検出されたフェイル素子であって、前記初検出Ｘフェイル素子よりも後に検出されたフェイル素子が同テーブルのどこに記載されているかを示す次リスト番号とが含まれるＸリストテーブルと、
同一のＹアドレスを有するフェイル素子のうち最初に検出された初検出Ｙフェイル素子のＹアドレスと、
前記初検出Ｙフェイル素子の情報が前記フェイル情報テーブルのどこに記載されているかを示す先頭フェイル番号と、
前記初検出Ｙフェイル素子と同一のＹアドレスを有するフェイル素子の数を示すフェイル数と、
前記初検出Ｙフェイル素子と同一の前記擬似セグメントグループに属し、かつ前記初検出Ｙフェイル素子のＹアドレスと前記擬似セグメントグループ内で隣り合うＹアドレスに属するフェイル素子のなかで前記第1ステップによって最初に検出されたフェイル素子であって、前記初検出Ｙフェイル素子よりも後に検出されたフェイル素子が同テーブルのどこに記載されているかを示す次リスト番号とが含まれるＹリストテーブルと、
共通の前記擬似セグメント番号が割り振られたフェイル素子から構成される擬似セグメントグループ内のフェイルのうち、最初に検出されたフェイル素子の情報が前記Ｘリストテーブルおよび前記Ｙリストテーブルのどこに記載されているかを示すＸリスト番号とＹリスト番号とが含まれる擬似セグメントテーブルと、
を作成する第１ステップと、
前記Ｘリスト番号と前記Ｙリスト番号および前記次リスト番号をもちいて、同一の前記擬似セグメントグループ内に含まれるＸ方向ラインおよびＹ方向ラインについて、前記Ｘリストテーブルと前記Ｙリストテーブルに記載されている前記フェイル数を参照することにより、それぞれの前記擬似セグメントグループ内に含まれるフェイル素子の数をカウントし、含まれるフェイル素子の数が多い前記擬似セグメントグループ順に、前記半導体メモリに予め設けられているスペアラインの割り当てを行う第２ステップと、
前記スペアラインが割り当てられていないフェイル素子の有無および未使用の前記スペアラインの有無を判断する第３ステップと
を含むことを特徴とする半導体メモリのリペア演算方法。
【請求項７】
前記第２ステップにおいて、前記参照したフェイル数をもちいて、含まれるフェイル素子の数が最も多いＸ方向ラインもしくはＹ方向ラインを最初に選択して、前記スペアラインを割り当てることを特徴とする請求項６に記載の半導体メモリのリペア演算方法。
【請求項８】
前記第２ステップが実行されてスペアラインが割り当てられた後、残存しているフェイル素子に関する最新情報を前記フェイル情報テーブル、前記Ｘリストテーブル、前記Ｙリストテーブル、前記擬似セグメントテーブルそれぞれに表示する更新処理を実行する第４ステップをさらに含むことを特徴とする請求項７に記載の半導体メモリのリペア演算方法。
【請求項９】
前記スペアラインが割り当てられていないフェイル素子と未使用の前記スペアラインとのいずれか一方が無くなるまで前記第２ステップと前記第３ステップを繰り返すことを特徴とする請求項６ないし請求項８のいずれか一に記載の半導体メモリのリペア演算方法。
【請求項１０】
半導体メモリのリペア演算処理装置であって、半導体メモリから個々のメモリについてフェイルの有無を検出し得られたフェイル情報を出力するフェイル読み取り手段と、
前記フェイル情報から、フェイルが発生しているフェイル素子を抽出して、前記半導体メモリにおけるアドレスのうちＸアドレスもしくはＹアドレスのいずれか一方が同じであるフェイル素子からなる擬似フェイルグループを形成し、フェイル素子の前記半導体素子におけるアドレスと、該フェイル素子が前記擬似フェイルグループのいずれに属するかを示す情報とを含むフェイル情報テーブルを作成するリスト作成手段と、
前記フェイル情報テーブルを記憶する記憶手段と、
前記記憶手段に記憶された前記フェイル情報テーブルに従って、前記半導体メモリに予め設けられているスペアラインを前記擬似セグメントグループ毎に割り当てるリペア処理手段と
から構成されることを特徴とする半導体メモリのリペア演算処理装置。
【請求項１１】
前記リペア処理手段は、含まれるフェイル素子の数が多い前記セグメントグループから順に選択し、前記選択された擬似セグメントグループ内において、含まれるフェイル素子の数が最も多いラインを選択して処理を実行することを特徴とする請求項１０に記載の半導体メモリのリペア演算処理装置。
【請求項１２】
前記リペア処理手段による所定のフェイル素子に対するスペアラインの割り当てが完了した後、前記フェイル情報テーブルに表示される情報を、残存しているフェイル素子に関する最新のものに更新する更新手段がさらに設けられていることを特徴とする請求項１０もしくは請求項１１に記載の半導体メモリのリペア演算装置。
【請求項１３】
前記フェイル情報テーブルには、前記フェイル素子とＸアドレスもしくはＹアドレスのいずれか一方が同一であるフェイル素子へのつながりを示すポインタ情報がさらに含まれることを特徴とする請求項１０ないし請求項１２のいずれか一に記載の半導体メモリのリペア演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリを製造する工程に於ける、リペア演算方法及びそのリペア演算処理装置に関するものであり、特に詳しくは、少ないフェイル情報を利用して高速に当該リペア処理を実行出来る半導体メモリのリペア演算方法及びそのリペア演算処理装置に関するものである。
【０００２】
【従来の技術】
従来より、半導体メモリのリペア処理或いはリダンダンシー演算処理は、知られており、その効率的な処理方法の改良に種々の技術が公開されて来ている。
【０００３】
例えば、半導体メモリの容量を大きくするため、セグメントサイズは拡大、セグメント数は増加し、リペアを行うためのスペアライン数も増加している。そのため、図１５に示す様なアルゴリズムを使用した、テストおよびリペア装置に関し、特開平１０−２８９１６３号公報に開示されている様な、フェイル情報の記憶領域を少なくする方式や、特開平１１−２１３６９５号公報に示されている様な、リダンダンシ演算を高速に行う方式等が提案されている。
【０００４】
【発明が解決しようとする課題】
しかし、従来技術では、次の点が問題となっていた。
【０００５】
第１の問題点は、救済率の低下である。その理由は、複数のセグメントに跨るスペアラインにより、組み合わせが複雑になったためである。
【０００６】
つまり、あるセグメント内の最適な演算結果が、別のセグメントの最適な演算結果とならず、リペアが不可と判断してしまう場合が生じるためである。
【０００７】
図１５に例示する様な、従来のラインフェイルを先に確定する方法では、リペア可となる例を、図１３に示し又、リペア不可となる例を、図１４に示す。
【０００８】
上記の例では、既に、上下セグメントに共通に使用可能なＸスペアラインを先に確定しているため、下側のセグメントに未確定のフェイル素子が残ってしまう。
【０００９】
第２の問題点は、処理時間の遅れである。その理由は、セグメントサイズやスペアラインの増加により、フェイル素子のカウントやサーチなどに時間がかかるようになったためである。
【００１０】
従来の方法では、図４に示す様なフェイル情報を直接２次元配列で表現しているため、セグメントサイズやスペアラインに合わせて処理時間が増加する。
【００１１】
第３の問題点は、記憶領域の増加である。その理由は、図１６に示す様な従来の手段では、２次元でフェイル情報を記憶していたため、リペアできるフェイルの数の増加に対して、その記憶領域を増加させる必要があり、併せてフェイル素子でない部分の割合がふえたためである。
【００１２】
その他、特開平１０−１０７０６９号公報には、カウンタを使用してスペア処理の順序を決定する方法が示されているが、係る方法は、当該フェイル情報を作成する手段が、従来と変わりがないので、メモリ数の減少やリペア処理速度の向上に影響を与えるものではなく、又、特開平１１−１６３９０号公報は、フェイル情報をツリー構造のテンプレートを使用して処理する方法が記載されているが、係る方法では、当該リペア処理が複雑となり、処理速度の向上、記憶領域の削減には、効果が無い。
【００１３】
本発明の目的は、上記した従来技術の欠点を改良し、セグメント内のフェイルパターンを、擬似セグメントに区分してそのサイズを考慮して演算処理を行うと共に、リスト型データ構成を適用し、存在するフェイル情報の記憶領域のみを確保する様にする事によってデータ記憶領域サイズの縮小を可能とし且つ演算処理も高速化される半導体メモリのリペア演算方法及び半導体メモリのリペア演算処理装置を提供するものである。
【００１４】
【課題を解決するための手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。
【００１５】
即ち、本発明に係る第１の態様としては、半導体メモリに含まれるフェイル素子のフェイルアドレスを抽出する第１ステップと、抽出した前記フェイルアドレスのうち、ＸアドレスとＹアドレスから選択される一方のアドレスが同じであるフェイル素子を抽出する第2ステップと、前記第２ステップで抽出されたフェイル素子と、他方のアドレスが同じであるフェイル素子を抽出する第３ステップと、前記第３ステップで抽出されたフェイル素子と前記一方のアドレスが同じであるフェイル素子を抽出する第４ステップと、前記第２ステップから第４ステップを，抽出されるフェイル素子が無くなるまで繰り返し、抽出されたフェイル素子からなる擬似セグメントグループを形成する第５ステップと、前記半導体メモリに予め設けられているスペアラインを前記擬似セグメントグループ毎に割り当てる第６ステップと、前記スペアラインが割り当てられていないフェイル素子の有無および未使用の前記スペアラインの有無を判断する第７ステップとを含む半導体メモリのリペア演算方法であり、又、本発明に係る第２の態様としては、半導体メモリのリペア演算処理装置であって、半導体メモリから個々のメモリについてフェイルの有無を検出し得られたフェイル情報を出力するフェイル読み取り手段と、前記フェイル情報から、フェイルが発生しているフェイル素子を抽出して、前記半導体メモリにおけるアドレスのうちＸアドレスもしくはＹアドレスのいずれか一方が同じであるフェイル素子からなる擬似フェイルグループを形成し、フェイル素子の前記半導体素子におけるアドレスと、該フェイル素子が前記擬似フェイルグループのいずれに属するかを示す情報とを含むフェイル情報テーブルを作成するリスト作成手段と、前記フェイル情報テーブルを記憶する記憶手段と、前記記憶手段に記憶された前記フェイル情報テーブルに従って、前記半導体メモリに予め設けられているスペアラインを前記擬似セグメントグループ毎に割り当てるリペア処理手段とから構成される半導体メモリのリペア演算処理装置である。
【００１６】
【発明の実施の形態】
本発明に係る当該半導体メモリのリペア演算方法及び当該半導体メモリのリペア演算処理装置は、上記した様な技術構成を採用しているので、特に、本発明に於いて、上記した第１の問題を解決する為に、セグメント内のフェイルパターンを、擬似セグメントに区分して、そのサイズを考慮して演算処理を行う様に構成されており、又、本発明に於いては、上記した第２と第３の問題を解決する為に、リスト型データ構成を適用し、存在するフェイル情報の記憶領域のみを確保する様に構成したものであるので、データ記憶領域サイズの縮小が可能となると同時に、演算処理も高速化される半導体メモリのリペア演算方法及び半導体メモリのリペア演算処理装置を容易に得られることになる。
【００１７】
【実施例】
以下に、本発明に係る当該半導体メモリのリペア演算方法及び当該半導体メモリのリペア演算処理装置の一具体例の構成を図面を参照しながら詳細に説明する。
【００１８】
即ち、図１は、本発明に係る当該半導体メモリのリペア演算処理装置１００の一具体例の構成を示すブロックダイアグラムであって、図中、半導体メモリの製造工程に於けるリペア処理装置１００であって、被検査メモリに於けるフェイル状態となっているフェイル素子を適宜のデータ装置を用いて検出し、そのフェイル検査の結果が格納されているフェイルメモリ２１から個々の素子についてフェイルの有無を検出するフェイル読み取り手段２２、当該フェイル読み取り手段２２から出力されるフェイル情報から、フェイル状態が発生しているフェイル素子のみを選択抽出して、当該個々のフェイル素子の被検査メモリでのアドレスに応じて、擬似セグメントテーブル３０、フェイル情報テーブル３１、Ｘ、Ｙリストテーブル３２等を作成するリスト作成手段２３、当該リスト作成手段２３により形成された当該擬似セグメントテーブル３０、フェイル情報テーブル３１、Ｘ、Ｙリストテーブル３２等を記憶する記憶手段４０及び、当該記憶手段４０に記憶された当該各情報に従って、リペア処理を実行するリペア処理手段２４とから構成されている半導体メモリのリペア演算処理装置１００が示されている。
【００１９】
つまり、当該フェイルメモリ２１には、フェイル状態が確認された個々のフェイル素子の当該被検査メモリでのアドレスが格納されているものである。
【００２０】
又、図１に於いては、当該記憶手段４０の他に、好ましくは当該リペア処理手段２４によって処理されたリペア結果を記憶するリペア処理結果記憶手段３３が設けられており、係る当該記憶手段４０と当該リペア処理結果記憶手段３３は、適宜のデータベース手段２５に保持されているものである。
【００２１】
尚、当該リペア処理結果記憶手段３３の情報は、当該フェイル読み取り手段２２に報知されて、以後、リペアされたアドレスと同一のアドレスの当該被検査メモリでのフェイル素子は読み込まない様にマスクを掛ける様に構成されている事も望ましい。
【００２２】
つまり、本発明に係る当該半導体メモリのリペア演算処理装置に於いては、半導体メモリを製造するリペア工程のリダンダンシ演算に関し、フェイル情報をリスト型データ構造で記憶、パターンを擬似セグメント化して処理することを特徴とするものであって、その基本的な操作に関しては、図２に示す様な演算処理フローが一例として採用されるものである。
【００２３】
本発明に係る当該半導体メモリのリペア演算処理装置１００に付いて更に詳細に説明するならば、フェイル読出手段２２では、図２に於けるフローチャートに示すフェイル情報受取処理Ｓ１を実行する。
【００２４】
つまり、当該フェイル読出手段２２では適宜のテスタ装置のフェイル検査の結果が格納されているフェイルメモリ２１をスキャンして、フェイルと判定された当該フェイル素子のアドレスなどのフェイル情報、例えば図７に例示される様なデータ情報、をリスト作成部２３へ送る。
【００２５】
さらに、当該フェイル読出手段２２は、リスト作成手段２３からリペアの確定情報を受取り、そのアドレスに関しては継続して読み取らないという機能を持つ。
【００２６】
リスト作成部２３では、図２に於けるフローチャートに示すフェイル情報作成処理Ｓ２からフェイル終了判定処理Ｓ６までが処理される。
【００２７】
即ち、当該フェイル情報作成処理Ｓ２では、フェイル読出手段２２から受取ったフェイル情報を、データベース２５のフェイル情報へ追加する。
【００２８】
一方、図２に於けるフローチャートに示す、当該擬似セグメント＆リスト作成処理Ｓ３では、擬似セグメント３０、フェイルリスト３２、フェイル情報３１の各テーブルの作成を行う。
【００２９】
即ち、フェイルリストテーブル３２上のアドレスと新規のフェイル素子のアドレスとを比較して、新規のアドレスならば該当リストへの追加を行い、既存ならばリストの新規作成を行う。
【００３０】
本発明に於て使用される、データベース２５に含まれるテーブルの基本構造の一例を図３に示す。擬似セグメントテーブル３０は、図５に示す様なフェイルパターンで構成される複数個の擬似的なセグメント５１〜５４を表わすものであり、フェイルリスト３２への番号を持つ。
【００３１】
処で、本発明に係る当該半導体メモリのリペア演算方法は、上記した様に半導体メモリに含まれるフェイル素子のフェイルアドレスを抽出する第１ステップと、抽出した前記フェイルアドレスのうち、ＸアドレスとＹアドレスから選択される一方のアドレスが同じであるフェイル素子を抽出する第2ステップと、前記第２ステップで抽出されたフェイル素子と、他方のアドレスが同じであるフェイル素子を抽出する第３ステップと、前記第３ステップで抽出されたフェイル素子と前記一方のアドレスが同じであるフェイル素子を抽出する第４ステップと、前記第２ステップから第４ステップを，抽出されるフェイル素子が無くなるまで繰り返し、抽出されたフェイル素子からなる擬似セグメントグループを形成する第５ステップと、前記半導体メモリに予め設けられているスペアラインを前記擬似セグメントグループ毎に割り当てる第６ステップと、前記スペアラインが割り当てられていないフェイル素子の有無および未使用の前記スペアラインの有無を判断する第７ステップとを含む半導体メモリのリペア演算方法であり、かかるリペア演算方法においては、当該擬似セグメントグループは、例えば、以下に示す様な方法で形成される。
【００３２】
即ち、図４に示す様な、全フェイル素子の中から、アドレス上に於て、同一のＸ方向ライン或いは同一のＹ方向のラインに、同時に発生している複数個のフェイル素子を優先的にグループ化する様に構成されものである。
【００３３】
例えば、Ｘ方向にＹ方向ラインのそれぞれについてフェイル素子が存在するか否かを検出し、もし、フェイル素子が存在している場合には、当該フェイル素子の存在するＹラインの方向にサーチを実行して、当該Ｙラインに別のフェイル素子が存在しているか否かを検出する。
【００３４】
そして、その検出結果から、それぞれのフェイル素子間の関連性を判断する様にしたものである。
【００３５】
つまり、本発明に於ける当該擬似セグメントグループは、フェイル状態にある全フェイル素子の被検査メモリでのアドレスから、相互に関連性の高い当該フェイル素子を複数個集合せしめて擬似セグメントグループを複数個形成するものである。
【００３６】
具体的には、本発明に係る当該フェイル情報テーブルを形成する場合には、例えば、先ずアドレスをＹ方向に固定して、つまり（０）に固定して、Ｘアドレスの方向にサーチする。
【００３７】
次に、当該Ｙライン（０）に付いて、Ｘ方向に最後までサーチしたら、次には、次のＹライン、つまりＹ（１）ラインに付いて、同様にＸ方向にサーチを行うものである。
【００３８】
かかる操作を繰り返す事によって、図４に示す様なフェイル情報テーブル１０が出来上がる。
【００３９】
次に、係るフェイル情報テーブル１０から、図５に示す様な当該擬似セグメントテーブル１２を形成する場合には、例えば、当該フェイル情報テーブル１０に於て、先ずアドレスをＹ方向に固定して、Ｘアドレスの方向にサーチする。
【００４０】
その後、フェイル素子が存在しているＹ方向ラインについても同時に別のフェイル素子が存在しているか否かを検出する。
【００４１】
次に、図４に於ける全てのフェイル素子の内、例えば、網かけしてあるフェイル素子群は、４つのＸ方向に存在しているフェイル素子の一つのフェイル素子について、Ｙ方向に更に２個のフェイル素子が存在していることから、これらのフェイル素子は、互いに何等かの強い関連性を互いに持っているものと判断されるので、これらを一つのグループとして処理する事にして、一か所に集中させ、擬似セグメントグループ５１を形成する。
【００４２】
同様に、次にＹラインに於けるＹ（４）とＹ（１９）に於けるフェイル素子も互いに強い関連性を有しているものと判断出来るので、一か所に集中させ、擬似セグメントグループ５２を形成する。
【００４３】
又、Ｘ＝ＣＦ、Ｙ＝ＥＤのアドレスにあるフェイル素子は、他のフェイル素子とは何等の強い関連性を有するものとは認められないので、当該フェイル素子単独で擬似セグメントグループ５３を形成する。
【００４４】
同様に、Ｙ（ＥＦ）とＹ（ＦＦ）のラインにあるフェイル素子は、互いに強い関連性を有しているものと判断出来るので、一か所に集中させ、擬似セグメントグループ５４を形成する。
【００４５】
以上のように繰り返しリスト作成を行うと、図５に示される擬似セグメントテーブル１２が形成される事になる。
【００４６】
尚、図５中、擬似セグメントＮｏ１が擬似セグメント５１であり、擬似セグメントＮｏ２は擬似セグメント５２に該当する。また、この状態のリスト構造を図６に示す。
【００４７】
つまり図６は、図５に示されたセグメントグループを構成するフェイルリストと各フェイル素子の関連をポインターで示した図である。
【００４８】
本発明に於いては、次いで、擬似セグメント＆リスト作成処理Ｓ３に於て、図５に示す擬似セグメントテーブル１２から各種のテーブル、つまり、擬似セグメントテーブル１４、フェイル情報テーブル１５、Ｘ、Ｙリストテーブル１６、１７が新規に作成される。
【００４９】
本発明に係る当該擬似セグメントリスト３０には、図７（Ａ）の擬似セグメントテーブル１４に示す様に、例えば、ＸリストＮｏ、ＹリストＮｏ、Ｘリスト数及びＹリスト数が含まれている事が望ましく、又、当該フェイル情報テーブル３２には、図７（Ｂ）のフェイル情報テーブル１５に示す様に、例えば、フェイル状態にある個々のフェイル素子の被検査メモリでのアドレス、擬似セグメントＮｏ、及び、上記したポインタとしての機能を有する次リストＮｏが含まれている事が望ましい。
【００５０】
更には、図７（Ｃ）及び（Ｄ）に示す様な、当該Ｘ、Ｙリストテーブル１６、１７のそれぞれには、それぞれのＸ方向又はＹ方向のアドレス、先頭フェイルＮｏ、フェイル数及びポインタとしての機能を有する次Ｘリストテーブル又は、次ＹリストテーブルのＮｏが含まれている事が望ましい。
【００５１】
此処で、先ず、本発明に使用されるフェイル情報テーブル１５の作成方法の一例を説明するならば、先ず、図５の擬似セグメントテーブル１２の左上に在るフェイル素子（１３、０）を選択し、そのアドレスを当該フェイル情報テーブル１５のフェイルＮｏ１の欄に記入すると共に、当該フェイル素子（１３、０）は擬似セグメントＮｏ１のグループに存在しているので、当該擬似セグメントＮｏの欄に１と記入し、更に当該フェイル素子（１３、０）が、他のフェイル素子のと如何なる位置関係を持っているかを示す次Ｎｏ欄に（０、２）と記入する。
【００５２】
これは、図５に示す様に、当該フェイル素子（１３、０）の同一アドレスのＹライン上に接続している他のフェイル素子のアドレスは（６Ｅ、０）であり、又、同一アドレスのＸライン上にはなにも接続されていない。
【００５３】
その為、同一アドレスのＹライン上には、以下に説明するフェイルＮｏ２の欄に記入されるフェイル素子（６Ｅ、０）のフェイルＮｏ２の数値である２が書き込まれ、一方、同一アドレスのＸライン上には、なにも接続されていないので、０が記入され（０、２）となっている。
【００５４】
同様に、当該フェイル情報テーブル１５のフェイルＮｏ２のアドレス欄には、フェイル素子（６Ｅ、０）が記入されると共に、当該フェイル素子（６Ｅ、０）は擬似セグメントＮｏ１のグループに存在しているので、当該擬似セグメントＮｏの欄に１と記入し、更に当該フェイル素子（６Ｅ、０）が、同一アドレスのＹライン上にフェイル素子（６Ｆ、０）と接続し、又、同一アドレスのＸライン上には、何も接続されていないので、当該フェイルＮｏには、当該フェイル素子（６Ｆ、０）のフェイルＮｏである３が採用されて（０、３）と記入される。
【００５５】
一方、次のフェイル素子（６Ｆ、０）が選択される事によって、当該フェイル情報テーブル１５のフェイルＮｏ３のアドレス欄には、フェイル素子（６Ｆ、０）が記入されると共に、当該フェイル素子（６Ｆ、０）は擬似セグメントＮｏ１のグループに存在しているので、当該擬似セグメントＮｏの欄に１と記入し、更に当該フェイル素子（６Ｆ、０）が、同一アドレスのＹライン上にフェイル素子（ＡＢ、０）と接続し、又、同一アドレスのＸライン上には、フェイル素子（６Ｆ、８０）と接続しているので、当該フェイルＮｏには、当該フェイル素子（ＡＢ、０）を示すフェイルＮｏ４の値である４と、又当該フェイル素子（６Ｆ、８０）を示すフェイルＮｏ９の値である９とが選択されて、（９、４）と記入される。
【００５６】
上記した様な方法により、当該フェイル情報テーブル１５が完成する。
【００５７】
又、擬似セグメントテーブル１４の構成について説明するならば、擬似セグメント１２のフェイル素子の被検査メモリでの配置アドレスから、当該擬似セグメント１２に於けるセグメント５１のグループに付いて、擬似セグメントテーブルＮｏ１レコードと決定し、当該擬似セグメントテーブルＮｏ１レコードの各フィールドのＸリストＮｏを１（Ｘリストテーブル１６のリストＮｏ１に対応）、ＹリストＮｏを１（Ｙリストテーブル１７のリストＮｏ１に対応）、Ｘリスト数を４、Ｙリスト数を３とする。
【００５８】
尚、擬似セグメントテーブル１４に於けるＸリスト数とＹリスト数により、当該それぞれの擬似セグメントの大きさを表す事になる。
【００５９】
又、当該擬似セグメントテーブル１４に於ける擬似セグメントＮｏ２は、当該擬似セグメントグループ５２のフェイル素子の情報を他のテーブルとの関連で示すものであって、擬似セグメントテーブルＮｏ２レコードの各フィールドのＸリストＮｏを５、ＹリストＮｏを２、Ｘリスト数を３、Ｙリスト数を２とする。
【００６０】
これは、当該擬似セグメントテーブルＮｏ２レコードに於ける最初のフェイル素子（４Ｆ、４）は、当該フェイル情報テーブル１５のフェイルＮｏ５に相当し、且つＸリストテーブル１６のリストＮｏ５レコードのＸアドレス（４Ｆ）及びＹリストテーブル１７のリストＮｏ２レコードの、Ｙアドレスを（４）に対応している。
【００６１】
以下、同様の方法で擬似セグメントテーブル１４が形成される。
【００６２】
また、Ｘ、Ｙリストテーブル１６、１７に関しては、先ず、Ｘリストテーブル１６のリストＮｏ１レコードの、Ｘアドレスを（１３）、先頭フェイルＮｏを１、フェイル数を１、次Ｎｏを０とする。
【００６３】
一方、Ｙリストテーブル１７のリストＮｏ１レコードの、Ｙアドレスを（０）、先頭フェイルＮｏを１、フェイル数を４、次Ｎｏを４とする。この次Ｎｏは同一擬似セグメント内のリストを示すポインタである。
【００６４】
つまり、当該Ｘリストテーブル１６のリストＮｏ１レコードは、当該擬似セグメントテーブル１４に於けるＸリストＮｏの１と対応するものであり、当該擬似セグメントグループ１に於けるフェイル状態にあるフェイル素子の被検査メモリでのアドレス（１３、０）のＸアドレスに関する情報を他のテーブルに於ける情報と関連を持たせる様に構成するものであって、その先頭フェイルＮｏは、当該フェイル情報テーブル１５に於けるフェイルＮｏ１である事を示しており、又フェイル数とは、図５に於いて当該フェイル素子（１３、０）から同一アドレスのＸライン上に見たフェイル素子の数を示すものであって、本件具体例では、当該フェイル素子は（１３、０）のアドレスに一個しかないので、当該フェイル数の欄は１となっている。
【００６５】
又、次Ｎｏには、当該フェイル素子の同一アドレスのＹライン上に繋がっている次のフェイル素子のアドレスは、当該フェイル情報テーブル１５のリストからフェイルＮｏ２が該当する事が判明しているので、当該フェイルＮｏ２の２が記載されている。
【００６６】
以下同様の考え方で当該Ｘリストテーブル１６が構成されている。
【００６７】
一方、図７（Ｄ）のＹリストテーブル１７のリストＮｏ１レコードは、当該擬似セグメントテーブル１４に於けるＹリストＮｏの１と対応するものであり、当該擬似セグメントグループ１に於けるフェイル素子の被検査メモリでのアドレス（１３、０）のＹアドレスに関する情報を他のテーブルに於ける情報と関連を持たせる様に構成するものであって、その先頭フェイルＮｏは、当該フェイル情報テーブル１５に於けるフェイルＮｏ１である事を示しており、又フェイル数とは、図５に於いて当該フェイル素子（１３、０）から同一アドレスのＹライン上に見たフェイル素子の数を示すものであって、本件具体例では、当該フェイル素子は（１３、０）の０アドレスから右方向に４個のフェイル素子が連続して存在しているので、当該フェイル数の欄は４となっている。
【００６８】
又、次Ｎｏには、当該フェイル素子の同一アドレスのＹライン上に繋がっている次のフェイル素子のアドレスは、当該フェイル情報テーブル１５のリストからフェイルＮｏ４が該当する事が判明しているので、当該フェイルＮｏ４の４が記載されている。
【００６９】
以下同様の考え方で当該Ｙリストテーブル１７が構成されている。
【００７０】
一方、当該フェイル情報テーブル１５に於ける擬似セグメントＮｏの欄には、フェイルＮｏ１のフェイル素子（１３、０）が擬似セグメントＮｏ１、つまり擬似セグメントグループ５１内に存在している事を示す為に、１が記入されている。
【００７１】
同様に、フェイルＮｏ２のフェイル素子（６Ｅ、０）、フェイルＮｏ３のフェイル素子（６Ｆ、０）、フェイルＮｏ４のフェイル素子（ＡＢ、０）の各各が擬似セグメントＮｏ１、つまり擬似セグメントグループ５１内に存在している事を示す為に、それぞれ１が記入されている。
【００７２】
又、フェイルＮｏ５のフェイル素子（４Ｆ、４）は擬似セグメントＮｏ２、つまり擬似セグメントグループ５２内に存在している事を示す為に、２が記入されている。
【００７３】
本発明に於て使用される、データベース２５に含まれるテーブルの基本構造の一例を図３に示す。擬似セグメントテーブル３０は、フェイルパターンで構成される複数個の擬似的なセグメント５１〜５４を表わすものであり、フェイルリスト３２への番号を持つ。
【００７４】
図７の例は、上記の様に、図３に示した、基本構成にリスト数など補助的なデータフィールドを加えたものである。
【００７５】
此処で、上記した各種のテーブルの形成手順をより具体的に説明する。
【００７６】
即ち、上記の各テーブルは、予めフェイル情報テーブル１５を作成しておき、それを基に他のテーブルを作成するものであっても良いが、当該フェイル情報テーブル１５を作成しながら、残りのテーブルを逐次形成していく方法であっても良い。
【００７７】
つまり、今、最初のフェイル素子の被検査メモリでのアドレス（１３、０）をフェイル情報受取処理Ｓ１で受取った時、図８（Ｂ）に示す様に、フェイル情報作成処理Ｓ２でフェイル情報テーブルのフェイルＮｏ１レコードの、アドレス欄にアドレス（１３、０）、次Ｎｏの欄に（０, ０）を追加する。
【００７８】
フェイルＮｏは１から始めると定義し次Ｎｏ（０, ０）はＸ、Ｙ共に次のフェイルにつながるポインタが無いことを表わす。
【００７９】
この段階では、当該フェイル素子（１３、０）が次に同一アドレスのＹライン上及び同一アドレスのＸライン上に接続される隣接するフェイル素子のアドレスが決まっていないので、次Ｎｏの欄には（０、０）が記入され、又当該フェイル素子（１３、０）の擬似セグメントグループＮｏも未だ決まっていないので、０と記入しておく。
【００８０】
一方、図８（Ｃ）に示すＸリストテーブル１６に於ては、当該図８（Ｂ）のフェイル情報テーブルを参照して、リストＮｏの欄には当該フェイル情報テーブル１５の第１の欄に対応する１が記入されると共に、Ｘアドレス欄には、１３、先頭フェイルＮｏの欄には、１、フェイル数の欄には、１が記入され、次Ｎｏの欄には、如何なるフェイル素子が接続されるか未定であるので、０が記入される。
又、図８（Ｄ）に示すＹリストテーブルに於ては、当該図８（Ｂ）のフェイル情報テーブルを参照して、リストＮｏの欄には当該フェイル情報テーブル１５の第１の欄に対応する１が記入されると共に、Ｙアドレス欄には０、先頭フェイルＮｏの欄には、１、フェイル数の欄には、１が、又次Ｎｏの欄には、如何なるフェイル素子が接続されるか未定であるので、０が記入される事になる。
【００８１】
そして、当該擬似セグメントテーブル１４では、ＸリストＮｏとＹリストＮｏの欄には、当該図８（Ｂ）のフェイル情報テーブルの第１の欄に対応する１が記入されると共に、Ｘリスト数欄及びＹリスト数欄には、それぞれ１が記入される事になる。
【００８２】
その後、第２のフェイル素子（６Ｅ、０）が検出された場合には、図９（Ｂ）に示す様に、フェイル情報作成処理Ｓ２でフェイル情報テーブルのフェイルＮｏ２のレコードのアドレス欄にアドレス（６Ｅ、０）、次Ｎｏの欄に（０, ０）を追加する。
【００８３】
この時点で、前記したフェイル素子（１３、０）は、同一アドレスのＹライン上に当該フェイル素子（６Ｅ、０）のフェイル素子が接続されることになり、又同一アドレスのＸライン上にはなにも接続されないので、フェイルＮｏ１レコードの次Ｎｏの欄は（０，  ２）と書き換えられる。
【００８４】
この場合の２は、当該フェイル情報テーブル１５のフェイルＮｏ２の２に対応させているものである。
【００８５】
係るフェイル情報テーブル１５にフェイルＮｏ２が書き加えられた事により、図９（Ｃ）に示すＸリストテーブル１６に於ては、当該図９（Ｂ）のフェイル情報テーブルを参照して、リストＮｏの欄には当該フェイル情報テーブル１５の第２の欄に対応する２が記入されると共に、Ｘアドレス欄には、６Ｅ、先頭フェイルＮｏの欄には、２、フェイル数の欄には、１が記入され、又次Ｎｏの欄には、如何なるフェイル素子が接続されるか未定であるので、０が記入される事になるが、前記したリストＮｏ１に於ける当該次Ｎｏの欄の０の値が、２に書き換えられる事になる。
【００８６】
又図９（Ｄ）に示すＹリストテーブル１７に於ては、当該図９（Ｂ）のフェイル情報テーブルを参照して、同一アドレスのＸライン上のアドレスは変化していないので、リストＮｏの欄は１のままとなり、Ｙアドレス欄も０のままで、又先頭フェイルＮｏの欄も１のままである。
【００８７】
一方、フェイル数の欄には、同一アドレスのＹライン上に２個目に配列されたフェイル素子であることから２が記入される事になる。
【００８８】
そして、図９（Ａ）に示す当該擬似セグメントテーブル１４では、ＸリストＮｏとＹリストＮｏの欄の１の値は変化なく、Ｘリスト数欄が１から２に書き換えられ、Ｙリスト数欄の１の値は変化なしとなる。
【００８９】
上記した操作を繰り返し実行する事によって、図７（Ａ）乃至図７（Ｄ）に示すそれぞれのテーブル１４〜１７が完成する事になる。
【００９０】
その場合に於ける当該擬似セグメントテーブル１４に於けるＮｏ１レコード各フィールドのＸリストＮｏは１、ＹリストＮｏは１、Ｘリスト数は４、Ｙリスト数は３となっている。
【００９１】
次に、フェイル素子（６Ｅ、０）を受け取った時、最初のフェイル処理と同様にフェイル情報テーブル１５のＮｏ２レコードに、アドレス（６Ｅ、０）、次Ｎｏ（０，  ３）を追加するが、その場合の手順をより詳細に以下に説明する。
【００９２】
即ち、Ｘリストテーブルにはアドレス（６Ｅ）を持つリストが存在しないためリストＮｏ２レコードにアドレス（６Ｅ）ほかの追加を行なう。
【００９３】
次にＹリストテーブルをサーチするとフェイル（６Ｅ，  ０）と同じＹアドレス（０）であるリストＮｏ１を発見するため、リスト追加処理と、擬似セグメント処理を以下の手順で行う。
【００９４】
（Ｓｔｅｐ１）：  発見したテーブルの、該当レコード（リストＮｏ１）のフェイル数フィールドをインクリメントし２とする。
【００９５】
（Ｓｔｅｐ２）：  リストＮｏ１レコードの先頭フェイルＮｏである１を、フェイル情報テーブルからサーチし、そのアドレス（１３、０）を得る。
【００９６】
Ｙ方向のリストを作成するため、フェイルアドレス（１３、０）のフェイルＮｏ２を、次Ｎｏに追加し（０、２）とする。
【００９７】
（Ｓｔｅｐ３）：  フェイルＮｏ１の擬似セグメントＮｏ１より、擬似セグメンテーブルのＮｏ１レコードのＸリスト数をインクリメントし２とする。
【００９８】
（Ｓｔｅｐ４）：  擬似セグメンテーブルのＮｏ１レコードより、ＸリストＮｏが１から始まることが分るため、Ｘリストテーブル上のリストＮｏ１レコードの次Ｎｏを２とする。
【００９９】
同様にして、次にフェイル素子（６Ｆ、０）を受取った時、最初のフェイル処理と同様にフェイル情報テーブルのＮｏ３レコードに、アドレス（６Ｅ、０）、次Ｎｏ（９、４）を追加する。
【０１００】
上記の操作を繰り返す事によって、フェイル情報テーブルの擬似セグメントＮｏの欄を除いて一連のテーブルが完成する。
【０１０１】
この様に、当該フェイルリスト３２を構成するＸリストテーブル３２−１とＹリストテーブル３２−２は、同一のアドレスで構成されるリスト情報を持つ。
【０１０２】
一方、フェイル情報テーブル３１はフェイルのアドレスや同一のアドレスを持つフェイル素子へのつながりを表わすポインタ情報（例えば、図７に示す様な次Ｎｏ（Ｘ、Ｙ））を持つ。
【０１０３】
又、図２に於けるフローチャートに示すアドレス確定判定処理Ｓ４では、スペアラインの数などを判定基準として確定判断を行う。
【０１０４】
更に、図２に於けるフローチャートに示すアドレス確定判定処理Ｓ４では、ペア読出手段（図示せず）へ通知処理Ｓ５では、当該アドレスが確定ならば、フェイル読出手段２２へ確定通知を行うとともにデータベース２５へ、確定したスペアラインを通知しその結果を保管する。
【０１０５】
又、当該アドレス確定判定処理Ｓ４に於いて、当該アドレスが確定していない場合には、読出通知処理Ｓ５をパスして、フェイル終了かどうかを判断するステップＳ６に進むことになる。
【０１０６】
フェイル終了判定処理Ｓ６では、未読み出しのフェイル情報が無いか読出手段２２と通信を行い、残りがあれば、フェイル情報受取処理Ｓ１に戻り、上記した判断処理を次の読み出しへ移して、上記した各ステップの処理を繰り返し実行し、その後再度未読み出しのフェイル情報が無いか否かを判断して、全て読込ならば、後述するリダンダンシ演算へ処理を移す。
【０１０７】
リダンダンシ演算手段２４では、確定ラインサーチ処理Ｓ７からスペア残判定処理１２までを実行する。
【０１０８】
確定ラインサーチ処理Ｓ７では、擬似セグメントテーブル３０やフェイルリストテーブル３１を参照して、確定するスペアラインとそのアドレスを決定する。
さらに、セグメント内の擬似セグメントの数と残りスペアライン数を比較して、リペア不可判定を行う機能も持つ。フェイル情報更新処理Ｓ８では、確定したラインやフェイル素子に対し確定フラグを立てる。
【０１０９】
本発明に於けるフェイル素子に関する擬似セグメントの数と残りスペアライン数とを比較してリペアが可能か否かを判断する具体的な方法は、従来周知の技術を使用する事が可能である。
【０１１０】
擬似セグメント＆リスト更新処理Ｓ９では、各テーブルのリスト情報の更新を行う。確定ライン保管処理Ｓ１０では、確定したスペアラインとそのアドレスをデータベース２５へ通知する。
【０１１１】
未処理フェイル判定処理Ｓ１１では、全てのフェイル素子が救済されていれば処理を終了し、スペア残判定処理Ｓ１２では、スペアラインがなくなった場合に終了する。
【０１１２】
上記した様に、本発明に於ける当該半導体メモリのリペア演算処理装置１００を使用して半導体メモリのリペア演算方法を実行する場合には、図２に示す様に、フェイル情報作成処理Ｓ２で、フェイル素子の被検査メモリでのアドレスなどの情報を記憶するフェイル情報テーブル１０を作成する。そして、擬似セグメント＆リスト作成処理Ｓ３で、フェイル素子の並び方など表現する擬似セグメントテーブル１２と図７（Ｃ）及び（Ｄ）に示す様なＸ、Ｙリストテーブル１６、１７を、既存のフェイルリストと比較して作成する。さらに、確定ラインサーチ処理Ｓ７から確定ライン保管処理Ｓ１０までのリダンダンシ演算処理で、各テーブルを参照して、スペアラインを使用するアドレスを決定して、フェイル素子の救済解を求める。これにより、フェイル情報の記憶領域の削減、および演算処理の高速化と救済率の向上を可能にする。
【０１１３】
ここで、本発明に於いて使用される当該擬似セグメントテーブル群５１〜５４の個々の擬似セグメントグループとＸ、Ｙ方向に予め設けられているスペアラインの数とを個別に比較するに際しては、当該個々の擬似セグメントグループのサイズの大きいものから順に選択して、当該スペアライン数との比較処理を実行する様に制御される事が好ましい。
【０１１４】
又、本発明に於いては、当該擬似セグメントテーブル１４、当該フェイル情報テーブル１５、当該Ｘ、Ｙリストテーブル１６、１７は、当該比較処理が実行されて所定のフェイル素子群のリペア処理が確定した後には、残存しているフェイル素子に関する最新情報が表示される様にそれぞれに対して更新処理を実行する更新手段２７が設けられている事も望ましい。
【０１１５】
次に、リダンダンシ演算部の処理をデータベースの例（図７）とリペア結果の例（図１０）を使って説明する。
【０１１６】
確定ラインサーチ処理７では、サイズ（Ｘ方向とＹ方向のリスト数の和）が最大の擬似セグメント中のフェイル素子数が最大のリストを選択する。擬似セグメントテーブルのサーチにより、セグメントＮｏ１がサイズ７で最大である。
【０１１７】
その中のリストのうち、フェイル素子数が最大であるリストは、Ｙリストテーブルのサーチにより、フェイル数が４であるリストＮｏ１のＹアドレス（０）と選択される（図１０、確定▲１▼）。
【０１１８】
フェイル情報更新処理８では、確定したラインや救済されたフェイル素子に確定フラグを立てるなどの処理を行う。
【０１１９】
フェイル情報テーブルに関しては、図１１（Ｂ）に示すように、フェイルＮｏ１から４が含まれる擬似セグメントＮｏを０して、リストを示す次Ｎｏも( ０, ０ )とし救済されたことを表わす。
【０１２０】
擬似セグメント＆リスト更新処理Ｓ８では、確定したスペアラインに関するテーブルの更新を行う。Ｙアドレス（０）のスペアラインが確定したため、図１１（Ａ）の擬似セグメントテーブルに示すように、Ｎｏ１セグメントのＸリストＮｏは３、ＹリストＮｏは４、それぞれのリスト数である、Ｘリスト数は１、Ｙリスト数は２となる。また、Ｙリストテーブルに関し、確定したリストＮｏ１レコードを削除し、さらにＸリストテーブルに関して、救済されたフェイル素子に関係するリストの更新も行う。
【０１２１】
確定ライン保管処理Ｓ１０では、使用確定となったスペアライン情報の保管と、利用可能なスペアラインのデクリメントなど、スペアラインに関する処理を行う。
【０１２２】
未処理フェイル判定処理Ｓ１１で未処理のフェイル素子があり、スペア残判定処理Ｓ１２で、スペアラインの残りがあるため、次のリスト処理を行う。
【０１２３】
次の確定ラインサーチ処理Ｓ７では、セグメント５２がサイズ６で最大となるため、Ｙアドレス（４）のスペアラインが選択される（確定▲２▼）。
【０１２４】
ただし本例では、ＸとＹリストが最大が同じ数のときはＹとしている。
【０１２５】
順次、演算処理を行うと図１０の、確定▲７▼までの結果となる。
【０１２６】
最後にフェイルＮｏ１２が確定する直前のデータベースの例を図１２に示す。
【０１２７】
図２の演算処理フローの確定ラインサーチ処理７で、擬似セグメントテーブルのＮｏ４セグメントが選択され、フェイル情報更新処理Ｓ８以下が実行される。
【０１２８】
その結果、擬似セグメントテーブルの全レコードが削除され、他のテーブルも更新される。
【０１２９】
未処理フェイル判定処理Ｓ１１では、擬似セグメントテーブルにデータが無いことから、全フェイル素子が救済されたと判断し演算処理を終了する。
【０１３０】
本発明に係る他の具体的に付いて説明するならば、図７に示す複数セグメントの例として、確定ラインサーチ処理７を次の処理を追加して実施する。セグメント内の全ての擬似セグメントの合計と、残りのスペアラインの合計とが同数の場合に、該当するセグメントの全てフェイル素子を先に救済する。
【０１３１】
また、セグメント内の擬似セグメントの短いリストの合計は、そのセグメント必要なスペアラインの最低限度（必要条件）となるため、残りのスペアラインよりも多い場合は、救済不可と判定することが出来る。
【０１３２】
本処理により、図１０のように救済を成功することが可能となり、また、救済不可の判定を高速化することが可能となる。
【０１３３】
以上説明した様に、本発明に係る半導体メモリのリペア演算方法は、基本的には、以下の様な技術構成を採用しているものである。即ち、半導体メモリの製造工程に於けるリペア処理工程でのリペア演算方法であって、検出された当該メモリのフェイル情報から、フェイル状態にある全てのフェイル素子を選択抽出し、当該選択抽出された全フェイル素子のそれぞれの被検査メモリでのアドレスから、相互に関連性の高い当該フェイル素子を複数個集合せしめた擬似セグメントグループを複数個形成すると共に、擬似セグメントテーブルを作成し、同時に、当該全フェイル素子の個々のアドレス上に於ける関連性を確保する為に、フェイル情報テーブル及びＸ、Ｙリストテーブルとを作成し、当該擬似セグメントテーブル群の個々の擬似セグメントグループとＸ、Ｙ方向に予め設けられているスペアラインの数とを個別に比較して、リペアが可能か否かを判断する様に構成されている半導体メモリのリペア演算方法である。
【０１３４】
又、本発明に係る当該半導体メモリのリペア演算方法の具体的に於いては、当該擬似セグメントグループは、全フェイル素子の中から、被検査メモリでのアドレス上に於て、同一のＸ方向ライン或いは同一のＹ方向のラインに、同時に発生している複数個のフェイル素子を優先的にグループ化する様に構成されている事が望ましい。
【０１３５】
同様に、本発明に係る当該半導体メモリのリペア演算方法に於いては、当該擬似セグメントテーブル群の個々の擬似セグメントグループとＸ、Ｙ方向に予め設けられているスペアラインの数とを個別に比較するに際しては、当該個々の擬似セグメントグループのサイズの大きいものから順に選択して、当該スペアライン数との比較処理を実行する様に構成する事も好ましい。
【０１３６】
一方、本発明に於ける当該半導体メモリのリペア演算方法に於いては、当該擬似セグメントテーブル、当該フェイル情報テーブル、当該Ｘ、Ｙリストテーブルは、当該比較処理が実行されて所定のフェイル素子群のリペア処理が確定した後には、残存しているフェイル素子に関する最新情報が表示される様にそれぞれに対して更新処理が実行されるものである様に構成することも好ましい。
【０１３７】
【発明の効果】
以上説明したように本発明の半導体メモリのリペア演算方法及び半導体メモリのリペア演算処理装置は、上記した技術構成を採用している事から、演算処理の高速化およびフェイル情報の記憶メモリの削減が可能となる。  例えば、高速化については、Ｙアドレス（４）が確定した時に、関連するフェイル素子の抽出を行う処理では、従来の方法を用いた場合で、アドレス（１３）から（７Ｆ）まで７回のサーチが必要であるが、本発明では、Ｙアドレス（４）からのリストを２回サーチするのみ実施可能である。
【０１３８】
また、記憶メモリの削減については、従来の方法では、図４に示すように、１４個のフェイル記憶する場合にも、１０×８のテーブルが必要となるため、６６の領域を無駄に使用している。本発明では、図３に示すデータベースに、図６に示すリスト型構造で存在するフェイルのみ記憶領域で十分であるため、効率的といえる。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体メモリのリペア演算処理装置の一具体的の構成を示すブロックダイアグラムである。
【図２】図２は、本発明に係る半導体メモリのリペア演算方法の操作手順の具体的を示すフローチャートである。
【図３】図３は、本発明に於て使用される各種データテーブルの基本構成の例を示す図である。
【図４】図４は、本発明に於て使用されるフェイル情報の一例を示す図である。
【図５】図５は、本発明に於て使用される擬似セグメントテーブルの一例を示す図である。
【図６】図６は、本発明に於て使用される擬似セグメントテーブルに於ける各フェイル素子の関連を示すリストである。
【図７】図７は、本発明に於て使用される各種データテーブルのデータ構成の例を示す図である。
【図８】図８は、本発明に於ける各種データテーブルの変化の状態を示す図である。
【図９】図９は、本発明に於ける各種データテーブルの変化の状態を示す図である。
【図１０】図１０は、本発明に於けるリペア処理後の結果の一例を示す図である。
【図１１】図１１は、本発明に於ける各種データテーブルの変化の状態を示す図である。
【図１２】図１２は、本発明に於ける各種データテーブルの変化の状態を示す図である。
【図１３】図１３は、複数セグメントが存在する場合に於けるリペア処理に成功した例を示す図である。
【図１４】図１４は、複数セグメントが存在する場合に於けるリペア処理に失敗した例を示す図である。
【図１５】図１５は、従来に於ける半導体メモリのリペア演算方法の演算方法の一例を示すフローチャートである。
【図１６】図１６は、従来に於ける半導体メモリのリペア演算方法に於て使用されるデータ構造の例を示す図である。
【符号の説明】
１０…フェイル情報テーブル
１２…擬似セグメントテーブル
１４…擬似セグメントテーブル
１５…フェイル情報テーブル
１６、１７…Ｘ、Ｙリストテーブル
２１…フェイルメモリ
２２…フェイル読み取り手段
２３…リスト作成手段
２４…リペア処理手段
２５…データベース手段
２７…更新手段
３０…擬似セグメントテーブル
３１…フェイル情報テーブル
３２…Ｘ、Ｙリストテーブル
３２−１…Ｘ方向リストテーブル
３２−２…Ｙ方向リストテーブル
３３…リペア処理結果記憶手段
４０…記憶手段
５１〜５４…擬似的なセグメント
１００…半導体メモリのリペア演算処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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