(57)【特許請求の範囲】
【請求項１】
電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１のメモリセルブロックに対して第１の読み出し回路を設けると共に該第２のメモリセルブロックに対して第２の読み出し回路を設け、該第１および第２の読み出し回路を前記ビット線の両側に配置してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１のメモリセルブロックに対して第１の読み出し回路を設けると共に該第２のメモリセルブロックに対して第２の読み出し回路を設け、該第１および第２の読み出し回路を前記ビット線の両側に配置してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、前記メモリセルアレイの切り離しを、マスタースライスを用いて行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１または２記載の不揮発性半導体記憶装置において、前記メモリセルアレイの切り離しを、チップ上で前記各ビット線における所定位置を切断することにより行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４記載の不揮発性半導体記憶装置において、前記チップ上で行う各ビット線の所定位置の切断を、レーザによる溶断により行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、前記レーザによる溶断は、前記各ビット線の所定位置に設けられたレーザ溶断部において行われることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１または２記載の不揮発性半導体記憶装置において、前記メモリセルアレイの切り離しを、スイッチ素子を用いて行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、前記スイッチ素子は、前記各ビット線に対してそれぞれ複数個設けられ、該複数のスイッチ素子の内、該各ビット線における所定の１つのスイッチ素子を非導通状態とし、他の全てのスイッチ素子を導通状態とするようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８記載の不揮発性半導体記憶装置において、前記各スイッチ素子は、前記各ビット線の所定位置に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置において、前記各スイッチ素子は、それぞれトランスファゲートトランジスタであることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置において、前記各トランスファゲートトランジスタは、ビット線分割デコード回路によりスイッチング制御されるようになっていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１および第２のメモリセルブロックをそれぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、
複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１および第２のメモリセルブロックをそれぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に、デュアルオペレーション機能を有するフラッシュメモリに関する。
近年、大容量で低価格の不揮発性半導体記憶装置としてフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ、ＦＥ２ＰＲＯＭ：  Ｆｌａｓｈ  ｔｙｐｅ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が注目されている。このフラッシュメモリは消去動作に長時間を要するため、例えば、メモリセルアレイを２分割し、分割された一方のメモリセルアレイ（メモリセルブロック）に対して消去動作（消去或いは書き込み動作）を行なっている場合でも、他方のメモリセルアレイ（メモリセルブロック）に対して読み出し或いは書き込み動作（読み出し動作）を行なうことができるデュアルオペレーション（同時動作：Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｏｐｅｒａｔｉｏｎ）機能を有するフラッシュメモリが提案されている。そして、このようなデュアルオペレーション機能を有するフラッシュメモリにおいて、極端な回路の複雑化やチップ面積の増大を伴うことなく、分割されるメモリセルブロックのビット構成を可変にすることのできるフラッシュメモリ（不揮発性半導体記憶装置）の提供が要望されている。
【０００２】
【従来の技術】
従来、フラッシュメモリにおいては、メモリセルに対する読み出しモード、書き込みモード、および、消去モードが存在している。これら各モードでは、動作そのもの（読み出し時）および動作確認（書き込み並びに消去時）において、メモリセルのデータを読み出す動作が必要とされている。すなわち、読み出し時は当然であるが、書き込み時および消去時においても、メモリセルのデータが所定の値（レベル）になったかどうかを確認するために、メモリセルのデータを読み出す作業が必要となっている。
【０００３】
図１は従来の不揮発性半導体記憶装置（フラッシュメモリ）の一例におけるメモリセルアレイと読み出し回路との関連を示すブロック図である。図１において、参照符号１０１はメモリセルアレイ、また、１０２は読み出し回路を示している。
図１に示されるように、従来の一般的なフラッシュメモリは、チップ面積の効率化を図るため、１つのメモリセルアレイ１０１に対して１つの読み出し回路１０２を設け、この読み出し回路１０２により、読み出しモードにおける読み出し動作と、書き込み並びに消去モードにおける読み出し動作（確認動作）とを行うようになっている。
【０００４】
ところで、読み出し，書き込み並びに消去の各モードの内、消去モードは、その消去動作が完了するまでの時間に秒単位を要し、他の読み出しモードおよび書き込みモードに比べると数十倍から数百万倍の時間が必要となっている。ここで、例えば、メモリセルの消去動作（消去モード）をメモリセルアレイ１０１全体に対して行わずに、メモリセルアレイ１０１を何分割かした特定の消去セクタに対してのみ消去動作を実行することも可能である。しかしながら、従来の一般的なフラッシュメモリでは、メモリセルアレイ１０１に対して１つの読み出し回路１０２を設け、各動作モードで共有化しているため、例えば、特定の消去セクタを消去している間、メモリセルアレイの消去の対象となっていないビットに対する読み出し或いは書き込み動作を行うことはできない。これは、フラッシュメモリを搭載したシステムの効率を下げる大きな原因となっている。
【０００５】
そこで、デュアルオペレーション機能を持たせたフラッシュメモリ（不揮発性半導体記憶装置）が考えられている。
【０００６】
【発明が解決しようとする課題】
図２は関連技術としての不揮発性半導体記憶装置（デュアルオペレーション機能を有するフラッシュメモリ）の一例におけるメモリセルアレイと読み出し回路との関連を示すブロック図である。図２において、参照符号１１１は第１のメモリセルブロック、１１２は第２のメモリセルブロック、１２１は第１の読み出し回路、そして、１２２は第２の読み出し回路を示している。
【０００７】
最も単純な構成のデュアルオペレーション機能を有するフラッシュメモリとしては、２つのチップのフラッシュメモリからなるモジュールであるが、より小さなチップ面積が必要な場合には、各チップの部品の共用を行なって１チップで構成する。その場合の基本的なデュアルオペレーションの考え方は、図２に示されるように、メモリセルアレイ１０１を２分割して第１のメモリセルブロック１１１および第２のメモリセルブロック１１２により構成し、それぞれ専用の読み出し回路（第１の読み出し回路１２１および第２の読み出し回路１２２）を設けるようになっている。
【０００８】
そして、一方のメモリセルブロック（例えば、第１のメモリセルブロック１１１）に対して消去動作（消去或いは書き込み動作）を行なっている場合でも、分割された他方のメモリセルブロック（例えば、第２のメモリセルブロック１１２）に対して読み出し或いは書き込み動作（読み出し動作）を同時に行なうデュアルオペレーション機能を実現するようになっている。なお、ここで述べている書き込みおよび消去動作はいわゆる自動書き込みおよび自動消去の動作であり、チップ外部からコマンドシーケンスを与えることにより、チップ内部で全ての動作が完結するものを想定している。
【０００９】
図３は図２に対して不揮発性半導体記憶装置（フラッシュメモリ）の外部から与える入力および基本的な信号を書き加えて示すブロック図であり、図４は図３の不揮発性半導体記憶装置をより詳細に示すブロック回路図である。
図３および図４において、参照符号１０３はＹデコード回路（コラムデコーダ）、１０４はＸデコード回路（ロウデコーダ）、１０５はセルソースデコード回路、１７１および１７２は第１および第２のマルチプレクサ、１７３はアドレス判定回路、１７４は書き込み／消去判定回路、１７５はチップ状態判定回路、そして、１７６は出力バッファ回路を示している。また、図４において、参照符号ＹＧはＹ選択ゲート（ビット線選択ゲート）、ＢＬはビット線、ＷＬはワード線、そして、ＭＣはメモリセルを示している。なお、実際のフラッシュメモリでは、書き込み／消去判定回路１７４の出力により制御され、メモリセルＭＣへの電源電圧を制御する回路ブロック等が存在するが、図面が複雑化するので図３および図４では省略している。
【００１０】
図４から明らかなように、複数のメモリセルＭＣは、複数のビット線ＢＬと複数のワード線ＷＬの交差個所にマトリクス状に設けられ、Ｙデコード回路１０３により選択線Ｙｎ  およびＹ選択ゲートＹＧを介して選択されるビット線ＢＬとＸデコード回路１０４により選択されるワード線ＷＬとの交差個所のメモリセルＭＣがアクセスされるようになっている。また、セルソースデコード回路１０５は各メモリセルＭＣのソース電極に接続され、全てのメモリセルＭＣを一括して（或いは、消去セクタ毎に）消去するようになっている。
【００１１】
図３および図４に示すフラッシュメモリは、メモリセルアレイ１０１を各ワード線ＷＬの所定位置を境界として２つのメモリセルブロック（第１および第２のメモリセルブロック）１１１および１１２に分割し、それぞれ専用の読み出し回路１２１，１２２を設けるようになっている。すなわち、所定数のビット線ＢＬで構成される第１のメモリセルブロック１１１には第１の読み出し回路１２１が設けられ、また、残りのビット線ＢＬで構成された第２のメモリセルブロック１１２には第２の読み出し回路１２２が設けられている。この構成により、分割された一方のメモリセルブロック（例えば、第１のメモリセルブロック１１１）に対して消去動作（消去或いは書き込み動作）を行なっている場合でも、分割された他方のメモリセルブロック（例えば、第２のメモリセルブロック１１２）に対して読み出し或いは書き込み動作（読み出し動作）を同時に行なうデュアルオペレーション機能を実現するようになっている。
【００１２】
このように、図３および図４に示すフラッシュメモリは、メモリセルアレイ１０１の各ビット線ＢＬを、第１および第２のメモリセルブロック１１１および１１２に対応した第１および第２の読み出し回路１２１および１２２に接続するようになっている。なお、複数のビット線ＢＬを、少数の本数に分割し、それぞれに読み出し回路を接続する方法も考えられる。
【００１３】
ところで、図３および図４に示すデュアルオペレーション機能を有するフラッシュメモリとデュアルオペレーション非対応のフラッシュメモリとの差は、アドレス判定回路１７３と、第１および第２の読み出し回路１２１，１２２に対するマルチプレクサ（第１および第２のマルチプレクサ１７１，１７２）が存在するかどうかである。すなわち、前述したように、デュアルオペレーションは、外部からのコマンドシーケンスにより、チップ内部で自動的に行なわれる書き込みまたは消去動作を一方のメモリセルブロック（第１のメモリセルブロック１１１）で行っている際に、他方のメモリセルブロック（第２のメモリセルブロック１１２）に対して読み出し動作を行なうものであり、これ以外の動作は禁止となっている。
【００１４】
具体的に、例えば、第１のメモリセルブロック１１１が消去または書き込み動作中であった場合、第２のメモリセルブロック１１２に対する読み出し動作だけが許されるのである。これらのメモリセルアレイ（１０１）に対する制御は次の様にして行なわれる。
まず、第１のメモリセルブロック１１１に対しての消去動作（または、書き込み動作）は、通常のフラッシュメモリと同様の制御に加え、チップ状態判定回路１７５および第２のマルチプレクサ１７２によっても制御される。すなわち、第２のマルチプレクサ１７２は、チップ状態判定回路１７５により第１および第２の読み出し回路１２１，１２２のどちらの出力信号（この場合は、第１の読み出し回路１２１の出力信号）を書き込み／消去判定回路１７４に送るかを決定する。また、第２のメモリセルブロック１１２からの読み出し動作は、通常の読み出し動作に加え、チップ状態判定回路１７５およびアドレス判定回路１７３による制御が行なわれる。すなわち、アドレス判定回路１７３は、チップ状態判定回路１７５の出力信号および入力されたアドレス（ＸアドレスおよびＹアドレス）から、そのアドレスが読み出し可能なメモリセルブロック（この場合は、第２の読み出し回路１２２）のものかどうかを判定し、その結果を第１のマルチプレクサ１７１に送る。
【００１５】
第１のマルチプレクサ１７１は、チップ状態判定回路１７５からどちらの読み出し回路の出力を有効にするかを判断し（この場合は、第２の読み出し回路１２２）、アドレス判定回路１７３の出力と比べて有効なアドレスであれば読み出し回路の出力信号（この場合は、第２の読み出し回路１２２の出力信号）を出力バッファ回路１７６に送る。一方、第２のメモリセルブロック１１２に対して消去または書き込み動作を行なう場合には、第１および第２のマルチプレクサ１７１，１７２が上述とは逆の読み出し回路（第１および第２の読み出し回路１２１，１２２）の出力信号を有効にするだけで後の動作は同じである。
【００１６】
以上がデュアルオペレーション機能を有するフラッシュメモリ（不揮発性半導体記憶装置）の動作の概要であり、このような制御を行なうために、アドレス判定回路１７３および読み出し回路１２１，１２２に対するマルチプレクサ１７１，１７２がデュアルオペレーションを可能とするために必要とされている。なお、厳密には、アドレス判定回路１７３の出力結果により入力されたアドレス（ＸアドレスおよびＹアドレス）に対する各デコーダ（Ｘデコーダ回路１０４およびＹデコーダ回路１０３）の出力およびセルソースデコード回路の出力を変える必要がある場合が存在し、アドレス判定回路１７３の出力結果がこれらの回路にも送られているが、以上の説明では、簡略化のためにその説明は省略した。
【００１７】
上述のように図３および図４に示す関連技術としての不揮発性半導体記憶装置（フラッシュメモリ）は、予め（初期の設計段階から）各読み出し回路１２１および１２２に接続するビット線ＢＬを規定して製造するため、例えば、この不揮発性半導体記憶装置を使用してコンピュータシステムを構成する場合等において、ビット構成を変更することが困難であったり、或いは、ビット構成を可変とするにはビット数に応じたコーディングを行う回路が別個に必要となって回路構成が複雑になるという問題があった。
【００１８】
図５は図３不揮発性半導体記憶装置の変形例を示すブロック図であり、図６は図５の不揮発性半導体記憶装置をより詳細に示すブロック回路図である。図５および図６において、参照符号１０６は時分割回路、１２０は読み出し回路、そして、１６０はマルチプレクサを示している。
すなわち、図５および図６に示す不揮発性半導体記憶装置（フラッシュメモリ）は、図３および図４に示す関連技術としてのフラッシュメモリの変形例であり、マルチプレクサをメモリセルアレイに対して適用したものであり、図３および図４のフラッシュメモリにおける２つの読み出し回路１２１および１２２を１つの読み出し回路１２０として構成したものである。
【００１９】
図５および図６に示されるように、本変形例において、第１および第２のメモリセルブロック１１１，１１２は、マルチプレクサ１６０を介して共通の読み出し回路１２０に接続されるようになっている。ここで、時分割回路１０６は、一定周期でマルチプレクサ１６０の出力を切り替え、また、同時に、第１および第２のメモリセルブロック１１１，１１２のどちらからの出力が選択されているかを読み出し回路１２０に与える。そして、例えば、第１のメモリセルブロック１１１の消去動作（消去或いは書き込み動作）を行っている場合でも、読み出し回路１２０を時分割的に第１および第２のメモリセルブロック１１１および１１２に接続することによって、第２のメモリセルブロック１１２に対する読み出し或いは書き込み動作（読み出し動作）を同時に行えるように構成されている。
【００２０】
ここで、読み出し回路１２０は、時分割回路１０６の出力信号，チップ状態判定回路１７５の出力信号，および，アドレス判定回路１７３の出力信号により自分自身の出力を出力バッファ回路１７６に送るのか（すなわち、出力バッファ回路１７６に送ることが可能か），或いは，書き込み消去判定回路１７４に送るのかを判断する。アドレス判定回路１７３の動作は、制御の対象が読み出し回路１２０に変わる以外は、前述した図３および図４に示すフラッシュメモリの場合と同様である。
【００２１】
上述のように図５および図６に示す関連技術としての不揮発性半導体記憶装置（フラッシュメモリ）においても、マルチプレクサ１６０を介して読み出し回路１２０に接続するビット線ＢＬは、初期の設計段階から規定して製造されているため、ビット構成を変更することは困難であった。
具体的に、図３および図４、または、図５および図６に示す不揮発性半導体記憶装置（デュアルオペレーション機能を有するフラッシュメモリ）において、第１のメモリセルブロック１１１の容量が２Ｍビットで第２のメモリセルブロック１１２の容量が６Ｍビットとして製造され、メモリセルアレイ１０１全体の記憶容量が８Ｍビットの場合、例えば、ユーザ側（例えば、コンピュータシステムを組み立てる業者）が頻繁に消去を行いたいデータの容量（例えば、コンピュータのＢＩＯＳ等として使用する記憶容量）が１Ｍビットであり、その１Ｍビットのデータを容量の小さい第１のメモリセルブロック１１１に割り当てたとしても、この第１のメモリセルブロック１１１における残りの１Ｍビットは、該第１のメモリセルブロック１１１を消去している際には第２のメモリセルブロック１１２に格納されたデータと同様に自由な読み出し或いは書き込み動作が行えないことになる。すなわち、第１のメモリセルブロック１１１における１Ｍビット分の容量は、使用されずに無駄になってしまうことになる。さらに、ビット構成を可変とするために別個にコーディング回路を設けるには、このコーディング回路が複雑になり製品（フラッシュメモリ）の価格を上昇させることにもなる。
【００２２】
本発明は、上述した従来の不揮発性半導体記憶装置が有する課題に鑑み、デュアルオペレーション機能を有する不揮発性半導体記憶装置において、極端な回路の複雑化やチップ面積の増大を伴うことなく、分割するメモリセルブロックのビット構成を可変にすることを目的とする。
【００２３】
【課題を解決するための手段】
本発明の第１の形態によれば、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１のメモリセルブロックに対して第１の読み出し回路を設けると共に該第２のメモリセルブロックに対して第２の読み出し回路を設け、該第１および第２の読み出し回路を前記ビット線の両側に配置してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようにしたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の第２の形態によれば、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１のメモリセルブロックに対して第１の読み出し回路を設けると共に該第２のメモリセルブロックに対して第２の読み出し回路を設け、該第１および第２の読み出し回路を前記ビット線の両側に配置してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の第３の形態によれば、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１および第２のメモリセルブロックをそれぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようにしたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の第４の形態によれば、電気的に書き込みおよび消去が可能な不揮発性半導体記憶装置であって、複数のメモリセルがマトリクス状に配置されたメモリセルアレイを、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割し、該第１および第２のメモリセルブロックをそれぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続してデュアルオペレーションを行うようにした不揮発性半導体記憶装置において、該不揮発性半導体記憶装置は、フラッシュメモリであり、且つ、前記第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、前記第２のメモリセルブロックに対する読み出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置が提供される。
【００２４】
本発明の第１の形態の不揮発性半導体記憶装置によれば、メモリセルアレイは、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割される。第１のメモリセルブロックに対しては第１の読み出し回路が設けられ、第２のメモリセルブロックに対しては第２の読み出し回路が設けられる。そして、第１および第２の読み出し回路は、ビット線の両側に配置されてデュアルオペレーションが行われる。ここで、不揮発性半導体記憶装置は、フラッシュメモリであり、そして、第１のメモリセルブロックに対する消去動作を行うと同時に、第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようになっている。
本発明の第２の形態の不揮発性半導体記憶装置によれば、メモリセルアレイは、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割される。第１のメモリセルブロックに対しては第１の読み出し回路が設けられ、第２のメモリセルブロックに対しては第２の読み出し回路が設けられる。そして、第１および第２の読み出し回路は、ビット線の両側に配置されてデュアルオペレーションが行われる。ここで、不揮発性半導体記憶装置は、フラッシュメモリであり、そして、第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、第２のメモリセルブロックに対する読み出し動作を行うようになっている。
本発明の第３の形態の不揮発性半導体記憶装置によれば、メモリセルアレイは、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割される。第１および第２のメモリセルブロックは、それぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続されデュアルオペレーションが行われる。ここで、不揮発性半導体記憶装置は、フラッシュメモリであり、そして、第１のメモリセルブロックに対する消去動作を行うと同時に、第２のメモリセルブロックに対する読み出し或いは書き込み動作を行うようになっている。
本発明の第４の形態の不揮発性半導体記憶装置によれば、メモリセルアレイは、各ビット線における所定の位置で切り離して所望の大きさを有する第１のメモリセルブロックおよび第２のメモリセルブロックに分割される。第１および第２のメモリセルブロックは、それぞれ時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続されデュアルオペレーションが行われる。ここで、不揮発性半導体記憶装置は、フラッシュメモリであり、そして、第１のメモリセルブロックに対する消去或いは書き込み動作を行うと同時に、第２のメモリセルブロックに対する読み出し動作を行うようになっている。
このように、本発明の不揮発性半導体記憶装置によれば、第１および第２のメモリセルブロックには、専用の読み出し回路が設けられるか、或いは、時分割回路により制御される選択ゲートを介して共通の読み出し回路に接続され、これにより、一方のメモリセルブロックに対する消去動作（消去或いは書き込み動作）を行うと同時に、他方のメモリセルブロックに対する読み出し或いは書き込み動作（読み出し動作）を行うことができる。
【００２５】
すなわち、デュアルオペレーション機能を有する不揮発性半導体記憶装置（フラッシュメモリ）において、極端な回路の複雑化やチップ面積の増大を伴うことなく、それぞれのメモリセルブロックのビット構成を可変にすることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明に係る不揮発性半導体記憶装置の実施例を説明する。
図７は本発明に係る不揮発性半導体記憶装置（フラッシュメモリ）の第１実施例を示すブロック回路図であり、前述した図３および図４を参照して説明した関連技術としてのフラッシュメモリに対応するものである。図７において、参照符号１はメモリセルアレイ、１１および１２は分割された第１および第２のメモリセルブロック、２１および２２は第１および第２の読み出し回路、３はＹデコード回路（コラムデコーダ）、４はＸデコード回路（ロウデコーダ）、５はセルソースデコード回路、そして、９はビット線ＢＬに設けられたレーザ溶断部を示している。また、参照符号７１および７２は第１および第２のマルチプレクサ、７３はアドレス判定回路、７４は書き込み／消去判定回路、７５はチップ状態判定回路、そして、７６は出力バッファ回路を示している。さらに、参照符号ＹＧｎ１およびＹＧｎ２は第１および第２のメモリセルブロック１１，１２におけるＹ選択ゲート（ビット線選択ゲート）、ＢＬはビット線１およびＢＬ２は第１および第２のメモリセルブロック１１，１２におけるビット線（ＢＬ）、ＷＬはワード線、そして、ＭＣはメモリセルを示している。
【００２７】
ここで、実際のフラッシュメモリでは、書き込み／消去判定回路７４の出力により制御され、メモリセルＭＣへの電源電圧を制御する回路ブロック等が存在するが、図面が複雑化するので図３および図４では省略している。また、図７に示すフラッシュメモリでは、１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いているが、他のビット線も同様である。
【００２８】
図７に示されるように、ビット線ＢＬは、レーザによりレーザ溶断部９で溶断され、第１のビット線ＢＬ１と、第２のビット線ＢＬ２とに電気的に分割されている。なお、他の全てのビット線（ＢＬ）も、同じビット位置で溶断されることになる。そして、第１のビット線ＢＬ１（第１のメモリセルブロック１１におけるビット線）は、ビット線ＢＬの一方の側（第１のメモリセルブロック１１側）に設けられた第１の読み出し回路２１に接続され、また、第２のビット線ＢＬ２（第２のメモリセルブロック１２におけるビット線）は、ビット線ＢＬの他方の側（第２のメモリセルブロック１２側）に設けられた第２の読み出し回路２２に接続されている。ここで、レーザ溶断部９は、製造されたチップ上において、レーザ等によりユーザの要求に応じた位置でビット線ＢＬを溶断するものであり、例えば、１本のビット線ＢＬの複数個所に設け、その内の所定のものを溶断するように構成することができる。
【００２９】
本実施例においても、前述した関連技術のフラッシュメモリと同様に、デュアルオペレーション（同時動作：Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｏｐｅｒａｔｉｏｎ）は、外部からのコマンドシーケンスにより、チップ内部で自動的に行なわれる書き込みまたは消去動作を一方のメモリセルブロック（例えば、第１のメモリセルブロック１１）で行っている際に、他方のメモリセルブロック（例えば、第２のメモリセルブロック１２）に対して読み出し動作を行なうものであり、これ以外の動作は禁止となっている。そして、例えば、第１および第２のメモリセルブロック１１，１２によるデュアルオペレーションは、基本的には、第３図および第４図を参照して説明した関連技術のフラッシュメモリの動作と同様である。
【００３０】
ここで、ビット線ＢＬを所定のレーザ溶断部９で溶断すると、その溶断位置に応じてアドレス判定のロジックが異なることになる。そして、アドレス判定回路７３には、ＸアドレスおよびＹアドレスが供給され、該アドレス判定回路７３の出力信号は、Ｘデコード回路４，Ｙデコード回路３，セルソースデコード回路５，および，第１のマルチプレクサ７１に供給されている。さらに、チップ状態判定回路７５の出力信号は、第１および第のマルチプレクサ７１，７２、および、Ｙデコード回路３に供給されている。
【００３１】
Ｙデコード回路３は、同一のＹアドレス（Ｙｎ）に対して出力Ｙｎ１およびＹｎ２を有し、それぞれビット線ＢＬ１およびＢＬ２に設けられたＹ選択ゲート（ビット線選択ゲート）ＹＧｎ１およびＹＧｎ２を制御する。なお、Ｙ選択ゲートＹＧｎ１およびＹＧｎ２のスイッチング（オン／オフ状態）は、アドレス判定回路７３の出力およびチップ状態判定回路７５の出力の組み合わせにより様々に変化する。
【００３２】
図７に示す本第１実施例のフラッシュメモリを前述した図３および図４に示す関連技術のフラッシュメモリと比較した場合には、ソースのデコード方式がより簡略化することが可能となる。すなわち、図３および図４に示す関連技術では、ビット線ＢＬの方向においてメモリセルアレイ１０１が第１のメモリセルブロック１１１と第２のメモリセルブロック１１２に分割されるため、ワード線ＷＬの方向に各メモリセルＭＣのソースを束ねると、第１および第２のメモリセルブロック１１１，１１２の境目で切断する方式にしなければならない。これに対して、図７に示す本第１実施例では、メモリセルアレイ１がワード線ＷＬの方向において第１のメモリセルブロック１１と第２のメモリセルブロック１２に分割されるため、該第１および第２のメモリセルブロック１１，１２の境目で切断する必要が無く、ソースのデコード方式を図３および図４に示す関連技術よりも簡略化することができる。
【００３３】
なお、製造されたチップ上において、レーザ溶断部９をレーザ等により溶断する代わりに、例えば、マスタースライスにより予め作っておいたビット線ＢＬのパターンを所定の位置で切断することにより、各ビット線ＢＬをそれぞれ２本のビット線ＢＬ１およびＢＬ２に分割して、メモリセルアレイ１を第１のメモリセルブロック１１および第２のメモリセルブロック１２に分割するように構成してもよい。
【００３４】
このように、メモリセルアレイ１を複数の（２つの）メモリセルブロック１１，１２に分割するメモリセルアレイの切り離し処理を、マスタースライスを用いて行うことにより、基本的に同じ設計データに基づくフラッシュメモリを使用してメモリセルアレイをユーザの所望するビット構成に分割することができる。
ここで、Ｙデコード回路（コラムデコーダ）３は、切断された第１および第２のビット線ＢＬ１およびＢＬ２のそれぞれと、対応する第１および第２の読み出し回路２１および２２との接続を各Ｙ選択ゲートＹＧｎ１およびＹＧｎ２により選択的に接続するようになっている。なお、複数のメモリセルＭＣは、複数のビット線ＢＬと複数のワード線ＷＬの交差個所にマトリクス状に設けられ、Ｙデコード回路により選択線Ｙｎ  を介して選択されるＹ選択ゲートＹＧｎ１およびＹＧｎ２とＸデコード回路（ロウデコーダ）４により選択されるワード線ＷＬとの交差個所のメモリセルＭＣがアクセスされるようになっている。また、セルソースデコード回路５は各メモリセルＭＣのソース電極に接続され、これらのメモリセルＭＣを一括して（或いは、消去セクタ毎に）消去するようになっている。
【００３５】
以上により、極端な回路の複雑化やチップ面積の増大を伴うことなく、それぞれのセルアレイのビット構成を可変とし、分割された一方のメモリセルブロック（例えば、第１のメモリセルブロック１１）に対して消去動作（消去或いは書き込み動作）を行なっている場合に、分割された他方のメモリセルブロック（例えば、第２のメモリセルブロック１２）に対して読み出し或いは書き込み動作（読み出し動作）を同時に行なうデュアルオペレーション機能を実現できるようになっている。
【００３６】
図８は本発明に係る不揮発性半導体記憶装置（フラッシュメモリ）の第２実施例を示すブロック回路図であり、前述した図５および図６を参照して説明した関連技術としてのフラッシュメモリに対応するものである。図８において、参照符号２は読み出し回路、６は時分割回路、そして、８１，８２，…はスイッチ素子を示している。なお、図８に示すフラッシュメモリでは、１本のビット線ＢＬ（ＢＬ１，ＢＬ２）だけを描いているが、他のビット線も同様である。また、本第２実施例におけるフラッシュメモリのデュアルオペレーションも、外部からのコマンドシーケンスにより、チップ内部で自動的に行なわれる書き込みまたは消去動作を一方のメモリセルブロック（例えば、第１のメモリセルブロック１１）で行っている際に、他方のメモリセルブロック（例えば、第２のメモリセルブロック１２）に対して読み出し動作を行なうものであり、これ以外の動作は禁止となっている。
【００３７】
図８に示されるように、本第２実施例では、ビット線ＢＬの所定のビット位置にスイッチ素子８１，８２，…が設けられている。これらのスイッチ素子の内、任意の１つ（例えば、スイッチ素子８１）が非導通状態とされ、他の全てのスイッチ素子（例えば、スイッチ素子８２，…）は導通状態とされる。これにより、１本のビット線はスイッチ素子８１により２本のビット線ＢＬ１およびＢＬ２に分割されることになる。
【００３８】
さらに、分割された２本のビット線ＢＬ１およびＢＬ２は、それぞれ時分割回路６によりスイッチングが制御されるマルチプレクサ６０を介して共通の読み出し回路２に接続されている。ここで、選択ゲートＹＧｎ１およびＹＧｎ２は、時分割回路６により制御されるようになっており、例えば、第１のビット線ＢＬ１（第１のメモリセルブロック１１）の消去動作（消去或いは書き込み動作）を行っている場合でも、読み出し回路２を時分割的に第１および第２のビット線ＢＬ１およびＢＬ２（第１および第２のメモリセルブロック１１および１２）に接続することによって、第２のビット線ＢＬ２（第２のメモリセルブロック１２）に対する読み出し或いは書き込み動作（読み出し動作）を同時に行えるように構成されている。
【００３９】
ここで、スイッチ素子は、マスタースライスにより任意の１つを非導通状態とし、他の全てを導通状態とするように構成することができる。
図９は本発明に係る不揮発性半導体記憶装置の第３実施例を示すブロック回路図である。図９において、参照符号７はビット線分割デコード回路、そして、９１，９２，…はトランスファゲートトランジスタを示している。なお、本第３実施例では、例えば、図７に示す本第１実施例における第１および第２のマルチプレクサ（７１，７２）、アドレス判定回路（７３）、書き込み／消去判定回路（７４）、チップ状態判定回路（７５）、および、出力バッファ回路（７６）は省略されている。
【００４０】
図９に示されるように、本第３実施例では、ビット線ＢＬの所定位置にトランスファゲートトランジスタ９１，９２，…を設けるようになっている。ここで、これらトランスファゲートトランジスタ９１，９２，…も、前述のスイッチ素子と同様に、任意の１つ（例えば、トランジスタ９１）が非導通状態とされ、他の全てのスイッチ素子（例えば、トランジスタ９２，…）は導通状態とされている。これらトランジスタ９１，９２，…の制御は、ビット線分割デコード回路７により行われるようになっており、例えば、この各トランジスタ（９１，９２，…）の導通および非導通の情報を不揮発性の記憶素子に格納して使用することにより、ユーザレベルにおいて、メモリセルアレイを分割するビット構成を選択することが可能となる。或いは、不揮発性の記憶素子を使用することなく、ビット線分割デコード回路７に供給する信号により、各トランジスタの導通および非導通を制御することもできる。なお、各ビット線ＢＬに設けるトランスファゲートトランジスタ９１，９２，…の数は、該トランジスタを設けることによるビット線ＢＬのレベル変化の鈍化等に鑑みて必要最小限の数とするのが好ましく、また、これらトランスファゲートトランジスタ９１，９２，…としては、内部抵抗および容量分の小さいトランジスタを使用する必要がある。
【００４１】
以上において、各ビット線ＢＬを切断するレーザ溶断部９、スイッチ素子８１，８２，…、および、トランスファゲートトランジスタ９１，９２，…は、該各ビット線の所定位置に、例えば、８Ｍビットのフラッシュメモリに対して、１Ｍビット，２Ｍビット，３Ｍビット，…というように、１Ｍビット単位での分割を可能とするような位置に設け、必要に応じてメモリセルアレイを所定のビット構成のメモリセルブロックに分割することができるようになっている。なお、以上の説明では、不揮発性半導体記憶装置としてフラッシュメモリを例として説明したが、本発明はフラッシュメモリに限定されるものではない。
【００４２】
【発明の効果】
以上、詳述したように、本発明の不揮発性半導体記憶装置によれば、ビット線を任意の位置で電気的に分割し、分割された各々のビット線に対して読み出しを行なうことによって、デュアルオペレーション機能を有する不揮発性半導体記憶装置においてチップ面積を極端に増大させること無く、分割するメモリセルブロックのビット構成を可変にすることができる。
【図面の簡単な説明】
【図１】従来の不揮発性半導体記憶装置の一例におけるメモリセルアレイと読み出し回路との関連を示すブロック図である。
【図２】関連技術としての不揮発性半導体記憶装置の一例におけるメモリセルアレイと読み出し回路との関連を示すブロック図である。
【図３】図２に対して不揮発性半導体記憶装置の外部から与える入力および基本的な信号を書き加えて示すブロック図である。
【図４】図３の不揮発性半導体記憶装置をより詳細に示すブロック回路図である。
【図５】図３不揮発性半導体記憶装置の変形例を示すブロック図である。
【図６】図５の不揮発性半導体記憶装置をより詳細に示すブロック回路図である。
【図７】本発明に係る不揮発性半導体記憶装置の第１実施例を示すブロック回路図である。
【図８】本発明に係る不揮発性半導体記憶装置の第２実施例を示すブロック回路図である。
【図９】本発明に係る不揮発性半導体記憶装置の第３実施例を示すブロック回路図である。
【符号の説明】
１…メモリセルアレイ
１１…第１のメモリセルブロック
１２…第２のメモリセルブロック
２…読み出し回路
２１…第１の読み出し回路
２２…第２の読み出し回路
３…Ｙデコード回路
４…Ｘデコード回路
５…セルソースデコード回路
６…時分割回路
７…ビット線分割デコード回路
７１…第１のマルチプレクサ
７２…第２のマルチプレクサ
７３…アドレス判定回路
７４…書き込み／消去判定回路
７５…チップ状態判定回路
７６…出力バッファ回路
８１，８２…スイッチ素子
９１，９２…トランスファゲートトランジスタ
ＢＬ…ビット線
ＭＣ…メモリセル
ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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