【事件の表示】
　特願２００４−　９５１３４「液晶駆動回路」拒絶査定不服審判事件〔平成１７年１０月１３日出願公開、特開２００５−２８３７７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本件は、平成１６年３月２９日の出願であって、 平成１９年８月３０日付けで特許請求の範囲及び明細書を補正対象とする手続補正書が提出されたところ、平成１９年１１月２９日付け（同年１２月４日発送。）で上記手続補正書による手続補正を却下するとともに、同日付け（同年１２月４日発送。）で拒絶査定がされ、これに対して、平成１９年１２月２７日に拒絶査定不服審判が請求されるとともに、平成２０年１月２５日付けで特許請求の範囲及び明細書を補正対象とする手続補正書が提出されたものである。
　
２　平成２０年１月２５日付け手続補正書による手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２０年１月２５日付けの手続補正書による手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
（１）補正の内容
　本件補正は、補正前の特許請求の範囲の記載
「【請求項１】
　液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
　ダイナミック回路で構成されるデコーダ回路部と、階調電圧を選択するアナログスイッチと、を備え、前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており、隣接のデコーダを構成する同一論理のトランジスタを共通化してトランジスタ素子数を削減することを特徴とする液晶駆動回路。」
　を、
「【請求項１】
　液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
　ダイナミック回路で構成されるデコーダ回路部と、階調電圧を選択するアナログスイッチと、を備え、前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており、隣接のデコーダを構成する同一論理のトランジスタ及びデコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減することを特徴とする液晶駆動回路。」
　に変更する内容を含むものである。
　
（２）補正の目的の適合性
　本件補正により、補正前の請求項１に記載された発明特定事項であるデコーダ回路部に「デコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減する」との限定事項を加えるものであるから、本件補正は、特許請求の範囲の減縮を目的とするものに該当する。
　
（３）独立特許要件
　本件補正後の請求項１〜２に係る発明は、平成２０年１月２５日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明（以下、「本件補正発明」という。）は、以下のとおりである。
「【請求項１】
　液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
　ダイナミック回路で構成されるデコーダ回路部と、階調電圧を選択するアナログスイッチと、を備え、前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており、隣接のデコーダを構成する同一論理のトランジスタ及びデコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減することを特徴とする液晶駆動回路。」
　
（４）引用例に記載された発明
　原査定の拒絶の理由で引用され、本願の出願前の平成１６年２月１９日に頒布された刊行物である特開２００４−５５９３９号公報（以下、「引用例１」という。）には、図面とともに、次の事項が記載されている。
　
（ア）「【００２７】
図６には、この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の一実施例の回路図が示されている。この実施例のトーナメントロジック型デコーダ回路では、４ビットのアドレス信号Ａ０〜Ａ３を解読して０ないしＦの１６通りのデコード信号を形成する。
【００２８】
この実施例では、最上位ビットのアドレス信号Ａ３は、直列接続された２つのインバータ回路Ｎ７，Ｎ８により反転信号（ネガ信号）と非反転信号（ポジ信号）としてそのまま出力される。このネガ信号とポジ信号とは、アドレス信号Ａ２により形成される選択信号（ポジ信号，ネガ信号）を受ける単位論理回路ＵＬ２１〜ＵＬ２４の入力ノードの信号としてそのまま用いられる。つまり、アドレス信号Ａ３に対応した上記ネガ信号は、２つの単位論理回路ＵＬ２１とＵＬ２２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。アドレス信号Ａ３に対応した上記ポジ信号は、２つの単位論理回路ＵＬ２３とＵＬ２４からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。
【００２９】
上記アドレス信号Ａ２を選択信号とする単位論理回路ＵＬ２１の出力ノードは、下位のアドレス信号Ａ１を選択信号とする２つの単位論理回路ＵＬ１１とＵＬ１２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。同様に、単位論理回路ＵＬ２２〜２４の出力ノードも、下位のアドレス信号Ａ１を選択信号とする２個ずつの単位論理回路ＵＬ１３とＵＬ１４、ＵＬ１５とＵＬ１６及びＵＬ１７とＵＬ１８からなる３個のトーナメント分岐単位論理回路の入力ノードにそれぞれ伝えられる。上記アドレス信号Ａ０〜Ａ２は、それぞれインバータ回路Ｎ１，Ｎ２〜Ｎ５，Ｎ６により選択信号（ネガ信号，ポジ信号）が形成される。
【００３０】
そして、上記アドレス信号Ａ１を選択信号とする単位論理回路ＵＬ１１の出力ノードは、最下位のアドレス信号Ａ０を選択信号とする２つの単位論理回路ＵＬ０１とＵＬ０２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。残り７個の単位論理回路ＵＬ１２ないしＵＬ１８の出力ノードにも、それぞれ２個ずつの単位論理回路が設けられる。この結果、最下位ビットのアドレス信号Ａ０を選択信号とする単位論理回路は、ＵＬ０１ないしＵＬ０Ｆのように１６個から構成され、それぞれから０ないしＦのような１６通りのデコード信号が出力される。
【００３１】
この実施例のトーナメントロジック型デコーダ回路方式は、大まかにいうならば、最上位アドレスを入力信号とし、以下のアドレス信号を制御信号とした図１の単位論理回路をトーナメント型に配置し、最下位アドレスで制御する単位論理回路の下位ノードをデコード出力とするものである。
【００３２】
図７には、図６のトーナメントロジック型デコーダ回路の動作の一例を説明するための説明図が示されている。この実施例では、アドレス信号Ａ３〜Ａ０として、（０１１０）が入力された場合の各ノードの状態が示されている。同図より、選択されたアドレスのみ黒太い実線で示したようにポジ信号が出力され、他の信号はそれぞれの段数が異なるもののハッチングで示したような何らかの形でネガ信号に固定されている。
【００３３】
この実施例では、選択信号はアドレス信号Ａ３の論理０による反転信号のハイレベルが、前記太い実線で示したようにアドレス信号Ａ２の論理１による単位論理回路の選択伝達経路、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通してデコード出力６からハイレベルの選択信号が出力される。
【００３４】
これに対して、デコード出力０は、アドレス信号Ａ１で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが、アドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通して出力される。このような信号経路は、デコード出力４、８、Ｃも同様である。デコード出力１は、アドレス信号Ａ０で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが出力される。このような信号経路は、デコード出力３、５、９、Ｃ、Ｆも同様である。デコード出力２は、アドレス信号Ａ２で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通して出力される。このような信号経路は、デコード出力Ａも同様である。
【００３５】
そして、デコード出力Ｅは、選択信号はアドレス信号Ａ３の論理０による非反転信号のロウレベルが、アドレス信号Ａ２の論理１による単位論理回路の選択伝達経路、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通してデコード出力６からロウレベルの非選択信号として出力される。
【００３６】
本回路の基本動作は、アドレス信号のビット数の増加には関係無く、ビット数を増やす場合も、トーナメントの最下位ビットの単位論理回路を追加するだけでデコーダ回路を実現できる。この場合のＮビットデコーダ回路のトランジスタ数は入力バッファを除いた場合、図８に示したように、ＮＡＮＤ型を採用した場合より、５ビットで約５６％、６ビットで約４８％、７ビットで約４２％、８ビットで約３７％のようにビット数が増加すればするほど効果が現れる。つまり、素子の削減効果が大きくなる。また、デコーダの選択速度であるが、選択、非選択アドレス共にＮＡＮＤ回路を用いた場合よりも伝達速度が速くなるので、デコーダ回路としては同等かそれ以上の能力を有する。」
　
（イ）「【００３７】
図９には、この発明が適用される液晶表示システムの一実施例の主要部のブロック図が示されている。この実施例の表示システムでは、表示データを生成する図示しないマイクロプロセッサと、ＴＦＴドレインドライバＬＳＩ及びＧＡＴＥ（ゲート）ドライバト及び液晶パネルから構成される。
【００３８】
上記ＴＦＴドレインドライバＬＳＩは、特に制限されないが、１つの半導体集積回路装置により構成されており、液晶パネルの駆動に使用される電圧（表示電圧）を供給するための液晶駆動電圧発生回路（表示電圧発生回路）と、この液晶駆動電圧に基づいて液晶パネルを駆動するための液晶ドライバ（ＤＲＡＩＮドライバ）と、出力電圧制御チッチ及びコントローラ、メモリを含んでいる。上記コントローラは、上記ドレインドライバ及び液晶駆動電圧発生回路の動作を制御する。
【００３９】
上記液晶パネルの走査線電極（ゲート電極）は、ＧＡＴＥドライバにより順次に選択される。液晶パネルの信号線電極（ドレイン線）は、表示データに対応した液晶駆動電圧を出力するＤＲＡＩＮドライバにより駆動される。液晶パネルの上記走査線電極と信号線電極の交点に設けれられた１つの画素（ピクセル）により階調表示に対応した液晶駆動電圧が入力されて１フレーム期間保持することにより、アクティブマトリックス表示動作を行う。
【００４０】
つまり、液晶パネルは、アクティブＴＦＴ（薄膜トランジスタ）構成の液晶表示パネルからなり、複数の走査線電極（コモン電極）及び複数の信号線電極（セグメンド電極）の交点にＴＦＴトランジスタにより表示電圧が加えられる液晶画素から構成される。図示しないマイクロプロセッサは、表示データを形成するものであり、所定のデータ処理を行って、その結果を上記液晶パネルに表示させるための表示データ等を生成する。
【００４１】
図１０には、液晶表示駆動回路の一実施例のブロック図が示されている。この液晶表示駆動回路は、前記図９の上記ＤＲＡＩＮドライバ部に対応している。マイコンから入力された表示データは、コントローラ又は図示しないメモリ回路あるいは出力電圧制御ラッチにおいて少なくとも１走査線分の複数からなる表示データが保持されており、この発明に係るトーナメントロジック型デコーダ回路にパラレルに入力される。
【００４２】
上記トーナメントロジック型デコーダ回路は、上記複数からなる表示データに対応した複数個が設けられており、表示データを解読して階調選択信号を形成する。液晶表示パネルの信号線電極（ドレイン線）に対応して設けられた階調セレクタは、階調電圧生成回路で形成された複数通りの階調電圧の中から、上記表示データに対応した階調選択信号に従って１つの階調電圧を選択し、液晶表示パネルの信号線電極（ドレイン線）に上記階調電圧を出力する。
【００４３】
図１１には、図１０の複数の階調セレタクの内の１つの階調セレタクの一実施例の回路図が示されている。トーナメントロジック型デコーダ回路で形成された選択信号は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳスイッチの相補制御信号を形成するインバータ回路Ｎ１０，Ｎ１１等を通して出力される。この階調セレクタを通して階調入力に対して図１２に示したような電圧が出力される。このような出力階調レベルに対して、前記トーナメントロジック型デコーダ回路で形成された信号が低い場合には、上記ＣＭＯＳスイッチを通して上記階調電圧が出力できないために、上記インバータ回路Ｎ１０，Ｎ１１等にレベル変換機能が設けられ、階調電圧に対してＣＭＯＳスイッチの選択信号のレベルが十分高くなるようにされる。
【００４４】
複数の階調レベルに対して、上記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴからなるＣＭＯＳスイッチが設けられ、出力側が共通接続されて液晶駆動電圧として出力される。この構成では、階調レベルを出力させる信号経路においては、上記ＣＭＯＳスイッチが１個設けられる。このため、スイッチＯＮ抵抗をＲとすると、表示ドライバでの出力抵抗はＲのように小さくできる。このため、前記説明したようにトーナメント型のスイッチトリーで複数の階調電圧の中から１つのを選択して出力させる構成に比べて、図２０の理想波形に近い液晶パネル充電電圧を得ることができ高い表示品質を得ることができる。」
　
（ウ）図面の図６及び図７並びに上記摘記事項（ア）の記載から、トーナメントロジック型デコーダ回路は、下位アドレス信号に対応したトランジスタに対して、同一の論理に対応する上位アドレス信号のトランジスタを共通化してトランジスタの素子数を削減することを、読み取れる。
　
　上記摘記事項（イ）から、液晶画素に表示データに対応した階調電圧を印加して階調表示を行う液晶表示駆動回路を、読み取ることができる。
　
　上記摘記事項（ア）から、トーナメントロジック型デコーダ回路を、読み取ることができる。
　
　上記摘記事項（イ）から、階調電圧を選択するＣＭＯＳスイッチを、読み取ることができる。
　
　上記摘記事項（ア）及び（イ）から、トーナメントロジック型デコーダ回路は、ＣＭＯＳスイッチの選択を制御するＮビットデコーダ回路を構成する複数のトランジスタを有していることを。読み取ることができる。
　
　上記摘記事項（イ）から、トーナメントロジック型デコーダ回路と、階調電圧を選択するＣＭＯＳスイッチを含んでなる階調セレクタとを備えた液晶表示駆動回路を、読み取ることができる。
　
　したがって、上記摘記事項（ア）乃至（ウ）及び図面の記載からみて、引用例１には、以下の発明が記載されているものと認められる。　
「液晶画素に表示データに対応した階調電圧を印加して階調表示を行う液晶表示駆動回路において、
　トーナメントロジック型デコーダ回路と、階調電圧を選択するＣＭＯＳスイッチと、を備え、前記トーナメントロジック型デコーダ回路は、前記ＣＭＯＳスイッチの選択を制御するＮビットデコーダ回路を構成する複数のトランジスタを有しており、下位アドレス信号に対応したトランジスタに対して、同一の論理に対応する上位アドレス信号のトランジスタを共通化してトランジスタの素子数を削減する液晶表示駆動回路。」（以下、「引用発明」という。）
　
（５）対比
 　本件補正発明と引用発明とを対比する。
（ア）引用発明の「液晶画素」、「液晶表示駆動回路」は、本件補正発明の「液晶素子」、「液晶駆動回路」にそれぞれ相当するから、引用発明の「液晶画素に表示データに対応した階調電圧を印加して階調表示を行う液晶表示駆動回路」は、本件補正発明の「液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路」に相当する。
（イ）引用発明の「トーナメントロジック型デコーダ回路」は、本件補正発明の「デコーダ回路部」に相当するから、引用発明の「トーナメントロジック型デコーダ回路」は、本件補正発明の「ダイナミック回路で構成されるデコーダ回路部」と、「デコーダ回路部」との限りにおいて一致する。
（ウ）引用発明の「ＣＭＯＳスイッチ」は、本件補正発明の「アナログスイッチ」に相当するから、引用発明の「階調電圧を選択するＣＭＯＳスイッチ」は、本件補正発明の「階調電圧を選択するアナログスイッチ」に相当する。
（エ）引用発明の「Ｎビットデコーダ回路」は、本件補正発明の「デコーダ回路」に相当するから、引用発明の「前記トーナメントロジック型デコーダ回路は、前記ＣＭＯＳスイッチの選択を制御するＮビットデコーダ回路を構成する複数のトランジスタを有しており」は、本件補正発明の「前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており」に相当する。
（オ）引用発明の「下位アドレス信号に対応したトランジスタに対して、同一の論理に対応する上位アドレス信号のトランジスタを共通化して」は、本件補正発明の「隣接のデコーダを構成する同一論理のトランジスタ・・・を共通化して」に相当するから、引用発明の「隣接のデコーダを構成する同一論理のトランジスタ及びデコーダの選択決定信号のトランジスタを共通化してトランジスタの素子数を削減する」は、本件補正発明の「隣接のデコーダを構成する同一論理のトランジスタ及びデコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減する」と「隣接のデコーダを構成する同一論理のトランジスタを共通化してトランジスタ素子数を削減する」との限りにおいて一致する。
　
　したがって、本件補正発明と引用発明の両者は、 以下の一致点で一致し、以下の相違点で相違する。
　
＜一致点＞
　液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
　デコーダ回路部と、階調電圧を選択するアナログスイッチと、を備え、前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており、隣接のデコーダを構成する同一論理のトランジスタを共通化してトランジスタ素子数を削減することを特徴とする液晶駆動回路。
　
＜相違点＞
　本件補正発明では、デコーダ回路部が「ダイナミック回路で構成され」ると共に、該デコーダ回路部の「デコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減」しているのに対して、引用発明では、そのことが明確ではない点。
　
（６）判断
　上記相違点について検討する。
　本願の出願前に頒布された刊行物である特開昭６２−１８８０９７号公報（以下、「周知例１」という。）には、図面とともに、次の事項が記載されている。
　
（ア）「従来のＲＯＭは、メモリ部に接続されるすべてのアドレス線を選択、非選択にかかわらずプリチャージする方式を採用している。
　以下、従来の半導体メモリのアドレス線プリチャージ回路について説明する。第２図は従来例のプリチャージ回路である。同図において、メモリ部１４にアドレス線１５，１６，１７，１８が接続されている。各アドレス線には、アドレス線プリチャージ用Ｐ型ＭＯＳトランジスタ１９，２０，２１，２２を介して電源端子ＶDDに接続され、これら各トランジスタのゲートには、プリチャージ信号ＰＲＣＫが共通接続されている。一方、それぞれのアドレス線には、Ｎ型ＭＯＳトランジスタ２３と２７、２６と２８、２４と２９、２６と３０が接続されている。そして、アドレス線デコーダ内のＮ型ＭＯＳトランジスタ２３，２４，２５，２６，２７，２８，２９，３０の各ゲートには、アドレスを選択するワード線Ｗａ、Ｗｂの正極性または、逆極性のいずれかの信号が入力され、さらに、Ｎ型ＭＯＳトランジスタ２３，２４，２５，２６，２７，２８，２９，３０は、それぞれ、デスチャージ用Ｎ型ＭＯＳトランジスタ３１に共通接続されている。デスチャージ用Ｎ型ＭＯＳトランジスタのゲートにはプリチャージ信号ＰＲＣＫが接続され、一方は電源端子Ｖｓｓに接続されている。
　上記のように構成された従来例について、以下にその動作を説明する。
　Ｐ型ＭＯＳトランジスタ１９，２０，２１，２２とプリチャージ信号ＰＲＣＫによって電荷は、それぞれのアドレス線１５，１６，１７，１８に転送される。アドレス線デコーダで非選択のアドレス線の電荷は、アドレス線デスチャージ用Ｎ型ＭＯＳトランジスタ３１を介して、Ｖｓｓ（ローレベル）になる。たとえばワード線Ｗａ、Ｗｂがハイレベルのときは、アドレス線１８が選択される。」（公報第１頁左下欄第１３行−第２頁左上欄第８行。）
　
　本願の出願前に頒布された刊行物である特開平９−１７１８８号公報（以下、「周知例２」という。）には、図面とともに、次の事項が記載されている。
　
（イ）「【００２４】（空きワード検出回路２７の具体的な論理回路構成）：    図３は空きワード検出回路２７の具体的な論理回路構成図である。この図３において、空きワード検出回路２７は、論理回路３１、３２と、ＡＮＤ回路３３〜３６とから構成されている。論理回路３１、３２は同じ論理回路構成である。論理回路３１は、ＮＯＴゲート３１、論理ゲート３１ｂ〜３１ｄと、ＡＮＤゲート３１ｅとから構成されている。
【００２５】ＶＡＬＩＤ０〜ＶＡＬＩＤ７はＣＡＭ２５のＶビットからの入力信号であり、ＩＬＤＥ０〜ＩＤＬＥ７は空きワードを示すアドレス出力を示し、入力されるＶＡＬＩＤ０〜ＶＡＬＩＤ７の内のリセット状態にある信号ビットの内、最もＬＳＢ側にある信号ビットを選択する回路である。
【００２６】本第１実施例では４ビット毎にキャリー信号３７、３８を生成する構成にしているが、通常このような回路をダイナミック回路で構成するとｍビット入力の場合、ｍ＋ｍ×（ｍ＋１）／２個のｎｍｏｓトランジスタが必要となる。
【００２７】図４は上記空きワード検出回路２７の論理回路３１の部分のゲート回路構成図である。この図４のように、複数のｎｍｏｓの制御トランジスタでゲート回路構成を採ることで、２×ｍ個のｎｍｏｓトランジスタで構成することができ、回路の小規模化を図ることができる。ＶＡＬＩＤ０は制御トランジスタ４１に与えられ、ＶＡＬＩＤ１は制御トランジスタ４２に与えられ、ＶＡＬＩＤ２は制御トランジスタ４３に与えられ、ＶＡＬＩＤ３は制御トランジスタ４４に与えられている。これらの入力に対してＩＤＬＥＤ０〜ＩＤＬＥ３出力を図４に示す構成で出力するものである。
【００２８】ＶＡＬＩＤ０＊〜ＶＡＬＩＤ７＊は、ＶＡＬＩＤ０〜ＶＡＬＩＤ７の反転信号であり、ＰＣはダイナミック回路のプリチャージ信号である。ＶＤＤは基準電圧信号ラインである。上述のＩＬＤＥ０〜ＩＤＬＥ３信号はＮＯＴゲート４８、４５〜４７から出力される。上述のキャリー０信号はＮＯＴゲート４９から出力される。」
　
（ウ）「【００４８】（第１実施例の効果）：    以上の第１実施例によれば、システム全体が扱えるだけのメモリ容量を持たせ、且つ全てのＶＰＩ／ＶＣＩをサポートすることが可能なＡＴＭ処理用のメモリシステムを提供することが可能となる。また、ＣＡＭ２５と、空きワード検出回路２７をＲＡＭ２６のアドレスデコーダとして使用する構成にしたので、ＲＡＭ２６にアドレスデコーダを具備する必要がなくなり、ＬＳＩ化に適した回路を提供できるという効果と共に、特に空きワード検出回路２７を設けたことで、ＡＴＭセル処理回路が物理アドレスを意識することがなくなり、回路の小形化を実現することができる。」
　
　上記周知例１又は２に示されているように、電子回路を用いた装置において使用されるデコーダ回路（引用発明の「トーナメントロジック型デコーダ回路」も含まれることは明らかである。）を、ダイナミック回路で構成すると共に、該デコーダ回路のディスチャージ用トランジスタ、即ち、デコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減する
技術は、周知技術である。
　そして、上記引用発明と上記周知技術とは、共に電子回路を用いた装置において使用されるデコーダ回路の技術分野に属する点で共通している。
　してみると、上記引用発明において使用されるトーナメントロジック型デコーダ回路に対して、上記デコーダ回路をダイナミック回路で構成すると共に、該デコーダ回路のデコーダの選択決定信号のトランジスタを共通化してトランジスタ素子数を削減する技術を採用することに特段の困難性はない。
　
　よって、上記相違点に係る本件補正発明の発明特定事項は、引用発明に上記周知技術を適用することにより当業者が容易に想到し得た程度のものにすぎない。
　
　そして、本件補正発明の奏する作用効果も、引用例１に記載された事項及び周知例１又は２に記載された事項から当業者が予測可能な範囲内のものである。
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（７）独立特許要件についてのむすび
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（８）むすび
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　本願発明
　平成２０年１月２５日付けの手続補正は上記のとおり却下され、また、平成１９年８月３０日付け手続補正は、平成１９年１１月２９日付けの補正却下の決定により却下されているので、本願の請求項１〜２に係る発明は、平成１９年３月６日付け手続補正書の特許請求の範囲の請求項１〜２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に記載された発明（以下「本願発明」という。）は、次のとおりである。
「【請求項１】
　液晶素子に表示データに応じた階調電圧を印加して階調表示を行う液晶駆動回路において、
　ダイナミック回路で構成されるデコーダ回路部と、階調電圧を選択するアナログスイッチと、を備え、前記デコーダ回路部は、前記アナログスイッチの選択を制御するデコーダ回路を構成する複数のトランジスタを有しており、隣接のデコーダを構成する同一論理のトランジスタを共通化してトランジスタ素子数を削減することを特徴とする液晶駆動回路。」
　
４　引用例に記載された発明
　原査定の拒絶の理由で引用され、本願の出願前に頒布された引用例１及びその引用発明は、「２（４）引用例に記載された発明」の項に記載したとおりである。
　
５　対比・判断
　本願発明は、上記「２（２）補正の目的の適合性」で検討した本件補正発明から、「及びデコーダの選択決定信号のトランジスタ」との発明特定事項を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに他の発明特定事項を付加したものに相当する本件補正発明が、上記「２（６）判断」の項に記載したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様に、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
６　むすび
　以上のとおりであるから、本件出願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであり、その余の請求項２に係る発明についての判断を示すまでもなく、本件出願は、拒絶をすべきものである。
　よって、結論のとおり審決する。