(57)【特許請求の範囲】
【請求項１】
第１クロックと、これを基準とした入力データと、その入力データの各サイクル点を示すサイクル信号と、第２クロックとを入力して、上記入力データを上記第２クロックに同期したデータに変換して出力するデータ位相変更回路において、
上記第１クロックと上記サイクル信号とを入力して、そのサイクル信号があるときに上記第１クロックを計数する第１Ｎ進カウンタ（Ｎは２以上の整数）と、
その第１Ｎ進カウンタの計数値をデコードする第１デコーダと、
上記第１デコーダのＮ個の出力と上記第１クロックとがそれぞれ供給されるＮ個の第１ゲートと、
これらＮ個の第１ゲートの出力によりそれぞれ上記入力データが順次取り込まれるＮ個のレジスタと、
上記第２クロックを計数する第２Ｎ進カウンタと、
その第２Ｎ進カウンタの計数値をデコードする第２デコーダと、
この第２デコーダのＮ個の出力により上記Ｎ個のレジスタの対応する出力をそれぞれ取り出すＮ個の第２ゲートと、
これらＮ個の第２ゲートの出力を合成して上記変換データを得るＯＲ回路と、を具備することを特徴とするデータ位相変更回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、第１クロックを基準とした入力データを第２クロックに同期したデータに変換するデータ位相変更回路に関する。
【０００２】
【従来の技術】
例えばＣＭＯＳで構成されたＩＣにおいては、そのＩＣにおける消費電力を一定に保持するため、そのＩＣの内部においては殆ど第１クロックで回路を動作させ、その他の第２クロックで動作させる場合がある場合は必要最小限の回路においてのみ第２クロックで動作させている。このため例えば図３Ａに示すようにＣＭＯＳよりなるＩＣ１１は第１クロックＷＣＬで主として動作しているが、このＩＣ１１中において、例えば回路１２内においては第２クロックＲＣＬで動作する必要があったり、この第２クロックと同期したデータとしてＩＣ１１の外部へ出力したりすることがある。この場合第２クロックＲＣＬで動作する回路１２はＩＣ１１内で必要最小限、つまりなるべく少ない規模で構成し、また外部へ出力する場合はＩＣ１１の出力段において初めて第２クロックＲＣＬで動作するデータとして外部へ出力させ、ＩＣ１１内ではなるべく第１クロックで動作させている。このためこの回路１２に入力するデータ、あるいは外部へ出力するデータをＩＣ１１内において位相変更回路１３により第１クロックを基準としたデータから第２クロックと同期したデータに変更して回路１２へ供給したり外部へ出力している。このようにしてＩＣ１１としてはほぼ大部分が第１クロックで動作し、従ってＩＣ１１の発熱量は、ほぼ単位時間当たりの第１クロックの数に応じた発熱となり、ＩＣ１１の発熱量がほぼ一定になり、従ってＩＣ１１内のデータの伝搬遅延量をほぼ一定に保持させることができる。
【０００３】
ところで従来の位相変更回路１３は図４に示すように構成されていた。４進カウンタ１５が設けられ、この４進カウンタ１５は端子１６よりの第１クロックＷＣＬを計数するが、この計数は端子１７よりのサイクル信号が入力されたときのみ行われ、サイクル信号とサイクル信号の間においては前の計数状態を保持するものである。つまり４進カウンタ１５はフリップフロップ１８、１９とセレクタ２１、２２とを備え、セレクタ２１、２２は端子１７よりのサイクル信号が入力されている状態においてフリップフロップ１８の反転出力を選択してそのデータ入力端子へ供給し、またフリップフロップ１８、１９の出力の排他的論理和を選択してフリップフロップ１９のデータ入力端子に供給する。サイクル信号がない状態ではセレクタ２１、２２はフリップフロップ１８、１９の出力をそれぞれ選択して、それぞれフリップフロップ１８、１９のデータ入力端子へ供給して計数状態を保持する。つまりサイクル信号がある状態においてのみフリップフロップ１８、１９は４進計数カウンタを構成して計数動作を行うが、サイクル信号がなければ現在の計数状態を保持する。
【０００４】
４進カウンタ１５の計数状態はデコーダ２３によりデコードされ、その４つのデコード出力によりセレクタ２４乃至２７の選択が制御される。セレクタ２４乃至２７の一方の入力には端子２８から入力データが供給され、他方の入力にはそれぞれレジスタ３１乃至３４の各出力が入力され、セレクタ２４乃至２７の各出力はそれぞれレジスタ３１乃至３４のデータ入力へ供給され、レジスタ３１乃至３４は端子１６の第１クロックＷＣＬによってセレクタの出力を取り込むように構成されている。
【０００５】
一方、端子３５よりの第２クロックＲＣＬは４進カウンタ３６で計数され、４進カウンタ３６の計数値はデコーダ３７でデコードされて、その４つのデコード出力とレジスタ３１乃至３４の各出力とがそれぞれゲート４１乃至４４へ供給され、ゲート４１乃至４４の出力はＯＲゲート４６で合成されてフリップフロップ４７において第２クロックＲＣＬによってリタイミングがされて回路１２（図３Ａ）へ供給される。
【０００６】
図４に示した従来の回路の動作例を図３Ｂに示す。入力端子２８よりの入力データは図３Ｂのａに示すようにデータＤｎ  ，Ｄｎ＋１  ，Ｄｎ＋２  ，Ｄｎ＋３  ，‥‥と各サイクル毎のデータが入力され、この各サイクルデータ（図３Ｂのｂ）は第１クロックＷＣＬの整数倍である。つまり第１クロックＷＣＬは図３Ｂのｃに示すようなものであって、データＤｎ  は第１クロックＷＣＬの１サイクル長、Ｄｎ＋１  は第１クロックＷＣＬの３サイクル長であり、Ｄｎ＋２  は第１クロックＷＣＬの２サイクル長であり、かつ、入力データＤｎ  ，Ｄｎ＋１  ，‥‥は第１クロックＷＣＬと同期している。サイクル信号は図３Ｂのｂに示すように、その入力データ（図３Ｂのａ）と同期してその変化ごとに第１クロックＷＣＬの１周期を出力するものである。従ってデータＤｎ  は１サイクル長であるからその期間サイクル信号は高レベルとなり、Ｄｎ＋１  は３サイクル長であるからその最初の第１クロック周期長だけサイクル信号は高レベルで、後の２サイクルは低レベルとなる。以下同様の信号を出すものである。
【０００７】
第１クロックＷＣＬは先に述べたように入力データの前縁と同期したクロックであり、４進カウンタ１５は第１クロックＷＣＬとサイクル信号とが一致している時のみ計数動作を行い、その第１クロックの立ち下がりで計数動作をおこなう。すなわち図３Ｄのｄに示すように計数値が０からデータＤｎ  で１を計数し、データＤｎ＋１  となると計数値が２となるが、次の２つの第１クロックについては計数動作を行わないでその計数値を保持する。この計数値がデコーダ２３によりデコーダされてセレクタ２４乃至２７に選択信号として供給される。４進カウンタ１５が計数値０の状態ではセレクタ２４が入力データを取り込み、計数値が１でセレクタ３５が入力データを取り込み、計数値が３、４でそれぞれセレクタ２６、２７が入力データを取り込む。セレクタ２４乃至２７がそれぞれデコーダ２３の出力に応じて入力データを取り込む状態になる場合はレジスタ３１乃至３４の出力をそれぞれ取り込めるようになっている。
【０００８】
従ってカウンタ１５の計数値が０で、入力データのＤｎ  がレジスタ３１に第１クロックの立ち上がりで取り込まれ、計数値が１の状態でその直後の第１クロックの立ち下がりで次のデータＤｎ＋１  がレジスタ３２に取り込まれ、以下同様に計数値が２、３でそれぞれその直後の第１クロックの立ち下がりで入力データＤｎ＋２  ，Ｄｎ＋３  がレジスタ３３、３４に書き込まれる。レジスタ３１乃至３４の出力状態が図３Ｂのｅ，ｆ，ｇ，ｈに示されている。第２クロックＲＣＬが図３Ｂのｉに示すように例えば発生し、この第２クロックＲＣＬは４進カウンタ３６で計数されてデコーダ３７でデコードされる。従ってそのデコーダ３７の４つの出力は４進カウンタ３６が計数値０、１、２、３、‥‥の状態でそれぞれ図３Ｂのｊ，ｋ，ｌ，ｍに示すように変化する。このデコーダ出力が高レベルの状態においてそれぞれその４つの出力と対応するレジスタ３１乃至３４の出力がゲート４１乃至４４から取り出される。すなわち４進カウンタ３６は計数値０の状態でレジスタ３１の出力が取り出され、計数値１の状態でレジスタ３２の出力が取り出され、計数値２、３の状態でそれぞれレジスタ３３、３４の出力が取り出され、これらゲート４１乃至４４で取り出されたレジスタ３１乃至３４の出力はＯＲ回路３６で合成され、これがフリップフロップ４７で第２クロックによりリタイミングされて、その第２クロックに同期した出力が図３Ｂのｎに示すように得られる。
【０００９】
上述において、４進カウンタ１５、３６の進数は、この位相変更回路の動作から理解されるように、第２クロックＲＣＬの第１クロックＷＣＬに対する位相ずれの最も大きな値を、第１クロックの周期のサイクル数で表したときの値よりも大きな値にすればよい。この図３Ｂに示した例においては、第１クロックに対し第２クロックは最もずれが大きい場合においても、第１クロックの４サイクル以内であるので４進カウンタを使用したが、一般には最大の位相ずれがＮサイクルであればカウンタ１５、３６としてそれぞれＮ進カウンタを使用し、レジスタ３１乃至３４に対応するものもＮ個設け、ゲート４１乃至４４に対応するものもＮ個設けることになる。もっとも、このＮ個よりも数が多くてもよいが、カウンタ１５、３６の進数は同一値とする。
【００１０】
【発明が解決しようとする課題】
従来の位相変更回路においては、入力データのサイクル長が長い場合、第１クロックＷＣＬよりの周期よりも長い場合においてはそのデータの最初においてレジスタ３１乃至３４のいずれかに取り込む。その後は次のデータが入力されるまではレジスタ３１乃至３４のデータをセレクタ２４乃至２７を介して再び取り込んで保持する動作を行っている。従ってレジスタ３１乃至３４は第１クロックの各周期ごとに取り込み動作を常に行っており、このようにレジスタ３１乃至３４は第１クロックの各サイクルごとに書換えをおこなっているためそれだけ消費電力が多くなる。つまりレジスタ３１乃至３４でそのデータの書換えをする必要がない場合においても書換え保持をおこなっており、それだけ電力消費が多い欠点があった。
【００１１】
【課題を解決するための手段】
この発明においては従来とほぼ同様の構成を取るが、第１クロックを計数するＮ進カウンタのデコード出力により第１クロックのゲートを通過させ、そのＮ個のゲートの出力によって入力データをＮ個のレジスタにそれぞれ取り込む。
従って長いデータ長の場合は、そのデータ長の間デコーダによって選択される１つのレジスタに対して書き込みのみが行われて他のレジスタに対しては保持のための書き込みは行われない。
【００１２】
【実施例】
図１に図３と対応する部分に同一符号を付けてこの発明の実施例を示す。入力端子２８よりの入力データはフリップフロップ５１により第１クロックＷＣＬによってその１クロックだけタイミングが遅らされてレジスタ３１乃至３４の各データ端子へ供給される。一方デコーダ２３の４つのデコード出力はゲート５２、５３、５４、５５へそれぞれ供給され、そのゲート５２乃至５５に端子１６よりの第１クロックＷＣＬが与えられ、ゲート５２乃至５５の出力によってフリップフロップ３１乃至３４に対するデータの取り込みが行われる。デコーダ２３のデコード出力のうち計数値が０の出力はゲート５５へ供給し、計数値１、２、３の各出力はゲート５２乃至５４にそれぞれ供給される。その他の構成は図３の場合と同様である。
【００１３】
この図１の動作例を図４に示した入力データ、第１クロック、第２クロックと同様な場合について図２に示す。この実施例では入力データａはフリップフロップ５１により第１クロックの１サイクルだけ遅延されて図２ｂに示すようにレジスタ３１乃至３４へ供給される。入力データに対するサイクル信号は図２ｃに示すような信号であり、第１クロックＷＣＬは図２ｄに示すような信号であって、４進カウンタ１５の計数値は図２ｅに示すように変化する。この計数値が０の状態でレジスタ３４に対する取り込みクロックが図２ｆに示すように与えられ、同様に計数値１、２、３の状態においてはレジスタ３１、３２、３３に対する取り込みクロックがそれぞれ図２ｇ、ｈ、ｉに示すように供給される。従って入力データのＤｎ  はカウンタ１５の計数値が１のときに図２ｉに示すように取り込まれ、この時図２ｇ、ｈ、ｉに示すようにレジスタ３２、３３、３４に対する取り込みクロックは与えられない。次の第１クロックにおいて計数値が２となり、その最初の第１クロックにおいてゲート５３を通過した第１クロックによりデータＤｎ＋１  がレジスタ３２に図２ｋに示すように取り込まれ、この時他のレジスタ３２、３３、３４に対する取り込みクロックは図２ｆ、ｈ、ｉに示すように入力されない。次の第１クロックにおいてはレジスタ３２に対する取り込みは行われるが他のレジスタに対する取り込みは行われない。
【００１４】
以下同様にして、カウンタ１５の計数値に対応したレジスタ３１乃至３４中の１つに対してのみ入力データの取り込みが行われ、他のレジスタに対する取り込みは行われない。従って、従来においては各第１クロックごとに全てのレジスタに対し取り込みが、つまり入力データの取り込み或いは保持のためのデータの取り込みが行われたが、この発明においてはデコーダによって選択されているレジスタに対してのみデータの取り込みが行われ、他のレジスタについては取り込み動作が行われない。よってそれだけ電力消費が少ない。レジスタ３１乃至３４に取り込まれたデータの取り出しは、第２クロックＲＣＬを４進カウンタ３６で計数し、その計数値をデコーダ３７でデコードしたデコード出力によってゲート４１乃至４４よりレジスタ３１乃至３４の出力を取り込むことにより行うのは図４の従来技術と同様である。
【００１５】
従来技術の項で述べたように、カウンタ１５、３６の進数Ｎやレジスタ３１乃至３４の数は第１クロックに対する第２クロックのずれに応じて決定される。
【００１６】
【発明の効果】
以上述べたように、この発明によれば第１クロックを計数するカウンタの計数値と対応した１つのレジスタに対するデータの取り込みのみが行われ、その他に対しては取り込み保持動作が行われず、すなわち動作をしていないため、それだけ電力消費が少ないものとなる。つまり、レジスタ３１乃至３４における消費電力が１／Ｎになる。
【図面の簡単な説明】
【図１】この発明の実施例を示す論理回路図。
【図２】図１の実施例における動作例の各部の波形を示す図。
【図３】Ａはデータ位相変更回路が適応される例を示す図、Ｂは図４における従来の回路の動作における各部の波形を示す図である。
【図４】従来のデータ位相変更回路を示す論理回路図。
【図１】
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【図２】
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【図３】
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【図４】
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