【事件の表示】
　特願２００５−３２８３２４「ソースライン駆動回路」拒絶査定不服審判事件〔平成１８年　３月１６日出願公開、特開２００６−　７２３９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１０年３月２４日（優先権主張：平成９年５月１３日）に出願した特願平１０−７５１３６号の一部を平成１７年１１月１４日（優先権主張：平成９年５月１３日）に新たな特許出願としたものであって、平成１８年１１月３０日付け（同年１２月１９日発送。）で拒絶査定がなされ、これに対して、１９年１月１８日に拒絶査定不服審判の請求がなされ、平成２０年１０月６日付け（同年１０月７日発送。）で拒絶の理由を通知したところ、これに対して平成２０年１２月４日付けで意見書が提出されるとともに、同日付けで手続補正がなされたものである。
　
第２　当審において通知した拒絶理由通知の概要
　当審において平成２０年１０月６日付けで通知した拒絶の理由（以下「当審拒絶理由」という。）の概要は、
１）本件出願の下記の請求項１乃至４に係る発明は、その出願の日前の特許出願であって、その出願後に出願公告又は出願公開がされた特願平９−１０９２９２号（特開平１０−３０１５３７号）の願書に最初に添付された明細書又は図面に記載された発明と同一であり、しかも、この出願の発明者がその出願前の特許出願に係る上記の発明をした者と同一ではなく、またこの出願の時において、その出願人が上記特許出願の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができない、 
 ２）本件出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない、 
というものである。
　
第３　本願発明
　本願の請求項１ないし４に係る発明は、平成２０年１２月４日付けの手続補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は（以下、「本願発明」という。）は、以下のとおりである。
「【請求項１】
　液晶パネルのソースラインに電圧を印加し、該ソースラインを介して液晶容量を充電するソースドライバと、
　第１の期間に、前記ソースラインと前記ソースドライバとを電気的に接続し、前記第１の期間とは異なる第２の期間に、前記ソースラインと前記ソースドライバとを電気的に切り離す第１のスイッチと、
　所定の電位が与えられる電極と、
　前記第２の期間に、前記ソースラインと前記電極とを電気的に接続し、前記第１の期間に、前記ソースラインと前記電極とを電気的に切り離す第２のスイッチと、
　前記電極と前記第２のスイッチとの間に設けられる抵抗素子と
　を有することを特徴とするソースライン駆動回路。」
　
第４　先願明細書に記載された発明
　当審拒絶理由で引用され、本願の優先権主張の日前の平成９年４月２５日に出願された他の出願であって、その出願後に出願公開された特願平９−１０９２９２号（特開平１０−３０１５３７号）の願書に最初に添付された明細書又は図面（以下、「先願明細書」という。）には、次の事項が記載されている。
　
（１）「【００３９】
【発明の実施の形態】次に、本発明の第１の実施の形態を図９と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図１を参照すると、この図に示す本実施の形態のマトリクス表示装置は、従来と共通のマトリクス状に配置した画素Ｐ１１，Ｐ１２…Ｐ６３…と、走査線（ゲート線）ｇ１，ｇ２…と、映像信号線（ドレイン線）ｄ１，ｄ２…とから成る表示部３に加えて、ドレイン線ｄ１，ｄ２…の上側に接続しこれら信号線ｄ１，ｄ２…を駆動する映像信号駆動回路（ドレインドライバ）１と、ゲート線ｇ１，ｇ２…の左側で接続しこれらゲート線ｇ１，ｇ２…を駆動する走査線駆動回路（ゲートドライバ）２とを備える。なお、ここでは説明の便宜上、マトリクス表示装置の代表としてＴＦＴ液晶ディスプレイについて説明し、従来と同様括弧内の名称を用いるとともに、他の単純マトリクス薄膜ＥＬ装置等については説明の必要の都度取り上げる。
【００４０】個々の画素Ｐ１１，Ｐ１２…は、容量性の素子であり、電荷を蓄える性質を持っている。ＴＦＴ液晶ディスプレイではＴＦＴスイッチ，画素電極，液晶セル等から成る。また、単純マトリクス薄膜ＥＬ装置においては、画素は画素電極と薄膜ＥＬ素子とから成る。
【００４１】ドレインドライバ１は、ドレイン線ｄ１，ｄ２…へそれぞれ映像信号を与える映像信号の出力バッファＢ１，Ｂ２…と、電力供給線に直接接続されていない共通短絡線ＣＬと、出力バッファＢ１，Ｂ２…の外側と共通短絡線ＣＬとの間をそれぞれ接続する電荷中和スイッチＴ１，Ｔ２…と、電荷中和スイッチＴ１，Ｔ２…の開閉制御部（ゲート）に接続した電荷中和スイッチの開閉制御線ＯＳとを備える。
【００４２】本実施の形態では電荷中和スイッチＴ１，Ｔ２…としてＭＯＳトランジスタを用いる。
【００４３】図には示していないが、共通短絡線ＣＬは、直接あるいは間接に、上記画素電極に対向する対向共通電極に接続してもよい。この場合、装置構成の簡略化が可能になる。
【００４４】また、共通短絡線ＣＬは高抵抗を介して定電位源へ接続してもよい。この場合、共通短絡線ＣＬ自身の電気擾乱の抑制が可能である。」
　
（２）「【００４８】また、映像信号駆動回路１は、半導体ＩＣであることが望ましく、その半導体ＩＣは出力バッファＢ１，Ｂ２…、及び、電荷中和スイッチＴ１、Ｔ２…を内蔵していることが望ましい。さらに、その半導体ＩＣは、共通短絡線ＣＬも内蔵していることが望ましい。
【００４９】次に、図１及び動作順序をタイムチャートで示す図２を参照して本実施の形態の第１の動作方式について説明すると、各々のゲート線の走査期間に関し、シーケンスＳｅｑ１で示す電荷中和スイッチＴ１，Ｔ２…をオンする動作すなわち開閉制御線ＯＳへのオン電圧印加開始、シーケンスＳｅｑ２で示す電荷中和スイッチＴ１，Ｔ２…をオフする動作すなわち開閉制御線ＯＳへのオン電圧印加終了、シーケンスＳｅｑ３で示すゲート線ｇ１、ｇ２…へのオン電圧印加開始、シーケンスＳｅｑ４で示すゲート線へのオン電圧印加終了の順番に動作を行う。
【００５０】さて、これにおいて、映像信号電圧の書き込みはシーケンスＳｅｑ３からシーケンスＳｅｑ４までの期間の全て、または一部に行われる。具体的には、出力バッファＢ１、Ｂ２…からの映像信号電圧の出力開始は、シーケンスＳｅｑ２以降かつシーケンスＳｅｑ４以前であればよく、映像信号電圧の出力終了は、シーケンスＳｅｑ４以前でもシーケンスＳｅｑ４以降でもよい。
【００５１】本動作方式は、画素の容量とドレイン線の容量との総和において、ドレイン線の容量の割合がある程度または非常に大きい場合に有効である。
【００５２】次に、第１の動作方式に代わる第２の方式の動作順序をタイムチャートで示す図３（Ａ）を参照して、本実施の形態の第２の動作方式について説明すると、各々のゲート線の走査期間に関し、シーケンスＳｅｑ１’で示すゲート線ｇ１，ｇ２…へのオン電圧印加開始、シーケンスＳｅｑ２’で示す電荷中和スイッチＴ１，Ｔ２…をオンする動作すなわち開閉制御線ＯＳへのオン電圧印加開始、シーケンスＳｅｑ３’で示す電荷中和スイッチＴ１、Ｔ２…をオフする動作すなわち開閉制御線ＯＳへのオン電圧印加終了、シーケンスＳｅｑ４’で示すゲート線へのオン電圧印加終了の順番に動作を行う。なお、ここで、図３（Ｂ）のごとく、シーケンスＳｅｑ１’とシーケンスＳｅｑ２’とは順序が逆転しても構わない。
【００５３】さて、これにおいて、映像信号電圧の書き込みはシーケンスＳｅｑ３’からシーケンスＳｅｑ４’までの期間の全て、または一部に行われる。具体的には、出力バッファＢ１，Ｂ２…からの映像信号電圧の出力開始は、シーケンスＳｅｑ３’以降かつシーケンスＳｅｑ４’以前であればよく、映像信号電圧の出力終了は、シーケンスＳｅｑ４’以前でもシーケンスＳｅｑ４’以降でもよい。」
　
（３）「【００６２】図示していないが、この共通短絡線ＣＬは、直接あるいは、インダクタンスなどの雑音低減手段を通して間接に、前記の液晶セルにおける画素電極に対向する対向共通電極に接続してもよく、これにより、対向共通電極への外部電位供給源を省略することが可能である。
【００６３】また、共通短絡線ＣＬはポリシリコン等の高抵抗を経由して定電位源へ接続してもよく、これにより、共通短絡線の電位擾乱を抑制し、安定動作を保証することが可能である。」
　
（４）「【００６６】次に、各部波形を詳細に示した図４を参照して、本実施の形態の動作をより詳しく説明すると、まず、開閉制御線ＯＳによる電荷中和スイッチＴ１，Ｔ２…のオン，オフはシーケンスＳｅｑ１，Ｓｅｑ２で行われ、その間に、第１のドレイン線群ｄ１，ｄ３，ｄ５…と第２のドレイン線群ｄ２，ｄ４，ｄ６…との電荷中和が行われる。個々のドレイン線に書き込まれる電位の絶対値は図のように様々であるが、多数の信号線が電荷中和スイッチＴ１，Ｔ２…を通して共通短絡線ＣＬに接続されているため、発生する中和電荷は、ほぼゼロに近くなる。したがって、共通短絡線ＣＬの電位は、ゼロ付近でほぼ一定となり、定電位源として利用可能である。すなわち、図示していないが、この電位を利用して対向電極の電位を発生させる構成をとることができる。また各々のドレイン線に対して同一側に電荷中和スイッチと映像信号出力バッファとを設置しているため、信号遅延の影響があっても各ドレイン線の両端側での電位推移は、ドレイン線相互間で対称となる。
【００６７】なお、各走査期間の長さは約２７μｓに設定し、シーケンスＳｅｑ１〜Ｓｅｑ４の時間の設定は、シーケンスＳｅｑ１からシーケンスＳｅｑ２までを約９μｓ、シーケンスＳｅｑ２からシーケンスＳｅｑ３までを約４μｓ、シーケンスＳｅｑ３からシーケンスＳｅｑ４までを約１０μｓとし、シーケンスＳｅｑ４から次走査期間のシーケンスＳｅｑ１までを約４μｓとした。また、ドレインドライバ１の出力バッファＢ１，Ｂ２…からの映像信号出力は、シーケンスＳｅｑ３の約１μｓ前から開始し、シーケンスＳｅｑ４の約１μｓ後まで行うこととした。
【００６８】本実施の形態によれば、市松や単色などの特殊画面模様に対しても、中和電荷を常にゼロ付近に一定に保つことができ、共通短絡線ＣＬは、直接あるいは間接に対向共通電極に接続される方法を採用すれば、対向共通電極への外部電位供給源を省略することができ、装置構成を簡略化できる。また、映像信号駆動の消費電力を上記特殊画面模様に対しても、単純なドット反転に対して略２分の１に抑制することができる。
【００６９】また、ドレインドライバと電荷中和スイッチとをともに表示パネルの上側に設けたので、高速駆動における電荷中和の対称性が増し、従来の第１，第２の技術よりも各画素の階調の誤差が約１割減少した上、上記の消費電力抑制効果を若間ながら助長できた。」
　
ア．上記摘記事項（１）ないし（３）から、ＴＦＴ液晶ディスプレイの表示部（３）の映像信号線（ｄ１，ｄ２・・・）に映像信号電圧を与え、該映像信号線を介して容量性の画素（Ｐ１１，Ｐ１２・・・）を充電する出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）と、電荷中和スイッチ（Ｔ１，Ｔ２・・・）と、共通短絡線（ＣＬ）と、定電位源とを有する映像信号用の駆動回路を、読み取ることができる。
　
イ．図４には、上記摘記事項（４）と該図４に示されたタイムチャートからみて、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を、Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に映像信号線に電気的に接続する手段を見て取ることができる。また、電子回路の技術分野において、一般に波線で描かれている場合は、当該信号の出力がハイインピーダンス状態である。してみると、図４において、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）の出力が、少なくとも開閉制御線ＯＳへのＯＮ電圧印加期間であるＳｅｑ１からＳｅｑ２の期間において波線で示されているので、上記期間において、出力バッファを、映像信号線から電気的に切り離す手段を、見て取ることができる。
　すなわち、上記摘記事項（２）及び（４）並びに図４から、Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を電気的に接続し、少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間においては、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を、映像信号線から電気的に切り離す手段を、読み取ることができる。
　
ウ．上記摘記事項（３）の段落【００６２】の「この共通短絡線ＣＬは、直接あるいは、インダクタンスなどの雑音低減手段を通して間接に、前記の液晶セルにおける画素電極に対向する対向共通電極に接続してもよく・・・」との記載や、上記摘記事項（４）の段落【００６６】の「・・・したがって、共通短絡線ＣＬの電位は、ゼロ付近でほぼ一定となり、定電位源として利用可能である」との記載から、定電位源として、所定の電位を有する配線や電極を用いる技術思想を読み取ることができる。
　してみると、上記摘記事項（３）から、所定の電位を有する電極を、読み取ることができる。
　
エ．上記摘記事項（２）及び（３）並びに上記イ、ウから、少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間に、映像信号線（ｄ１，ｄ２・・・）と電極とを電気的に接続し、Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と電極とを電気的に切り離す電荷中和スイッチ（Ｔ１，Ｔ２・・・）を、読み取ることができる。
　
オ．上記摘記事項（３）及び上記ウから、所定の電位を有する電極と電荷中和スイッチ（Ｔ１，Ｔ２・・・）との間に設けられるポリシリコン等の高抵抗を、読み取ることができる。
　
　上記摘記事項（１）〜（４）の記載からみて、先願明細書には、以下の発明が記載されているものと認められる。
「ＴＦＴ液晶ディスプレイの表示部（３）の映像信号線（ｄ１，ｄ２・・・）に映像信号電圧を印加し、該映像信号線を介して容量性の画素（Ｐ１１，Ｐ１２・・・）を充電する出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）と、
　Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を電気的に接続し、少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間においては、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を、映像信号線から電気的に切り離す手段と、
　所定の電位を有する電極と、
　少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間に、映像信号線（ｄ１，ｄ２・・・）と電極とを電気的に接続し、Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と電極とを電気的に切り離す電荷中和スイッチ（Ｔ１，Ｔ２・・・）と、
　電極と電荷中和スイッチ（Ｔ１，Ｔ２・・・）との間に設けられるポリシリコン等の高抵抗と、
　を有する映像信号用の駆動回路。」
　
（５）対比・判断
　本願発明と先願明細書に記載された発明とを対比する。
（１）先願明細書に記載された「ＴＦＴ液晶ディスプレイの表示部（３）」は、本願発明の「液晶パネル」に相当し、以下同様に「映像信号線（ｄ１，ｄ２・・・）」は「ソースライン」に、「映像信号電圧」は「電圧」に、「容量性の画素（Ｐ１１，Ｐ１２・・・）を充電する出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）」は「液晶容量を充電するソースドライバ」に相当するから、先願明細書に記載された「ＴＦＴ液晶ディスプレイの表示部（３）の映像信号線（ｄ１，ｄ２・・・）に映像信号電圧を印加し、該映像信号線を介して容量性の画素（Ｐ１１，Ｐ１２・・・）を充電する出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）」は、本願発明の「液晶パネルのソースラインに電圧を印加し、該ソースラインを介して液晶容量を充電するソースドライバ」に相当する。
（２）先願明細書に記載された「Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間」は、本願発明の「第１の期間」に相当し、以下同様に「少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間」は「第２の期間」に相当するから、先願明細書に記載された「Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を電気的に接続し、少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間においては、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）を、映像信号線から電気的に切り離す手段」は、本願発明の「第１の期間に、前記ソースラインと前記ソースドライバとを電気的に接続し、前記第１の期間とは異なる第２の期間に、前記ソースラインと前記ソースドライバとを電気的に切り離す第１のスイッチ」と、「第１の期間に、前記ソースラインと前記ソースドライバとを電気的に接続し、前記第１の期間とは異なる第２の期間に、前記ソースラインと前記ソースドライバとを電気的に切り離す手段」の点で共通する。
（３）先願明細書に記載された「所定の電位を有する電極」は、結果として外的要因により所定の電位とされていることから、本願発明の「所定の電位が与えられる電極」に相当する。
（４）先願明細書に記載された「電荷中和スイッチ（Ｔ１，Ｔ２・・・）」は、本願発明の「第２のスイッチ」に相当するから、先願明細書に記載された「少なくとも開閉制御線ＯＳへのオン電圧印加期間であるＳｅｑ１からＳｅｑ２の期間に、映像信号線（ｄ１，ｄ２・・・）と電極とを電気的に接続し、Ｓｅｑ１からＳｅｑ２以外の少なくとも一部の期間に、映像信号線と電極とを電気的に切り離す電荷中和スイッチ（Ｔ１，Ｔ２・・・）」は、本願発明の「前記第２の期間に、前記ソースラインと前記電極とを電気的に接続し、前記第１の期間に、前記ソースラインと前記電極とを電気的に切り離す第２のスイッチ」に相当する。
（５）先願明細書に記載された「ポリシリコン等の高抵抗」は、本願発明の「抵抗素子」に相当するから、先願明細書に記載された「電極と電荷中和スイッチ（Ｔ１，Ｔ２・・・）との間に設けられるポリシリコン等の高抵抗」は、本願発明の「前記電極と前記第２のスイッチとの間に設けられる抵抗素子」に相当する。
（６）先願明細書に記載された「映像信号用の駆動回路」は、本願発明の「ソースライン駆動回路」に相当する。
　
　したがって、本願発明と先願明細書に記載された発明の両者は、
＜一致点＞
「液晶パネルのソースラインに電圧を印加し、該ソースラインを介して液晶容量を充電するソースドライバと、
　第１の期間に、前記ソースラインと前記ソースドライバとを電気的に接続し、前記第１の期間とは異なる第２の期間に、前記ソースラインと前記ソースドライバとを電気的に切り離し、
　所定の電位が与えられる電極と、
　前記第２の期間に、前記ソースラインと前記電極とを電気的に接続し、前記第１の期間に、前記ソースラインと前記電極とを電気的に切り離す第２のスイッチと、
　前記電極と前記第２のスイッチとの間に設けられる抵抗素子と
　を有することを特徴とするソースライン駆動回路。」である点で一致し、
下記相違点１の点で、一応相違する。　
＜相違点１＞
　本願発明では，第２の期間に、ソースドライバとソースラインとを電気的に切り離すための構成として「第１のスイッチ」が設けられているのに対して、先願明細書に記載された発明では、そのように限定がされていない点。
　
　上記相違点について検討する。
　先願明細書に示された電荷を中和し消費電力を抑制するとの技術課題及び当該技術分野の技術常識並びに図４の記載を参酌するに、第２の期間に、出力バッファ（Ｂ１，Ｂ３，Ｂ５・・・ないしＢ２，Ｂ４，Ｂ６・・・）と映像信号線（ｄ１，ｄ２・・・）とが、電気的に切り離されていることは明白な事項である。してみると、電子回路の技術分野において、一方と他方とを電気的に切り離すための構成として、スイッチを用いることは、周知、慣用されていることにすぎず、相違点１は実質的な相違点ではない。よって、本願発明は、先願明細書に記載された発明と実質的に同一である。
　
第５　むすび 
 　以上のとおり、本願発明は、先願明細書に記載された発明と同一であり、しかも、本願発明の発明者が上記先願明細書に記載された発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明は、特許法２９条の２の規定により、特許を受けることができないものであり、その余の請求項に係る発明についての判断を示すまでもなく、本件出願は、拒絶をすべきものである。
 　よって、結論のとおり審決する。