(57)【特許請求の範囲】
【請求項１】
電話回線と通信端末トランスとの間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送り、第２の制御信号が入力された場合は前記通信端末トランスを保護する状態を形成する、オフフック信号およびダイヤルパルス発生回路において、
(A).前記電話回線の回線電圧を全波整流する全波整流回路と、
(B).前記全波整流回路の出力端子間に接続されていて、インピーダンス回路と前記第１の制御信号によりオン／オフされる第１のスイッチ回路とを含むダイヤルパルス回路であって、前記インピーダンス回路は前記第２の制御信号に同期する、かつ当該ダイヤルパルス回路に適合したレベルを有する第４の制御信号がオフ状態の場合はインダクタンス成分を持つ状態で動作しかつ該第４の制御信号がオン状態の場合は無インダクタンス性の状態で動作する回路であり、かつ前記インピーダンス回路に流れる電流は前記第１のスイッチ回路によりオン／オフされる構成の、ダイヤルパルス回路と、
(C).前記全波整流回路の出力端子間に接続されている第２のスイッチ回路および第３のスイッチ回路からなる直列回路を含み、前記第２および第３のスイッチ回路の接続点と前記全波整流回路の出力端子のいずれか一端との間に前記通信端末トランスが接続されるスイッチブロック回路であって、前記第２のスイッチ回路は、前記第２の制御信号がオン状態の場合は優先的にオフ状態となる動作をし、前記第２の制御信号がオフ状態の場合は前記第１の制御信号に同期する、かつ該スイッチブロック回路に適合するレベルを有する第３の制御信号に応じオン／オフ動作し、前記第３のスイッチ回路は前記第２の制御信号に応じオン／オフ動作する構成の、スイッチブロック回路と
を具えたことを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２】
請求項１に記載のオフフック信号およびダイヤルパルス発生回路において、
前記第１のスイッチ回路の一端を前記ダイヤルパルス回路の電源に接続してあり、
前記インピーダンス回路を、下記の（ａ）  〜（ｃ）  の各回路で構成してあることを特徴とするオフフック信号およびダイヤルパルス発生回路。
（ａ）  前記第４の制御信号の入力端子およびオープンコレクター出力端子を有し前記ダイヤルパルス回路のグランドにグランドを接続し前記第１のスイッチ回路の他端に電源端子を接続してあり、当該電源端子と当該グランドとの間のインピーダンスが定電流特性または高抵抗特性である正論理回路と、
前記正論理回路の電源と出力端子との間に接続され前記正論理回路の負荷として動作する第１定電流回路または大抵抗回路と、
前記正論理回路の電源に電流流入端子が接続された第２定電流回路と、
前記第２定電流回路の電流流出端子に一端が接続された抵抗と、
前記抵抗の他端と前記正論理回路の出力端子との間に接続されたキャパシタと、
前記抵抗と前記キャパシタとの接続点にカソードが接続され前記正論理回路の出力端子にアノードが接続されたダイオードと
を具え、前記正論理回路の電源を接続した端子を入力端子とし前記抵抗と前記キャパシタとの接続点を出力端子とするフィルタ回路。
（ｂ）  ダイヤルパルス回路のグランドにコモン端子が接続され、前記フィルタ回路の出力端子に入力が接続され、前記ダイヤルパルス回路の電源に電流出力端子が接続され、入力電圧に応じた電流を当該電流出力端子に出力し前記スイッチブロック回路向けに入力電圧をレベル変換した前記第３の制御信号を出力する電圧／電流変換回路。
（ｃ）  前記電圧／電流変換回路の出力電流を一定値以下に保つための負帰還回路または前記電圧／電流変換回路の入力電圧を一定値以下に制限して前記電圧／電流変換回路の出力電流を一定値以下に保つための電圧クランプ回路。
【請求項３】
請求項２に記載のオフフック信号およびダイヤルパルス発生回路において、
前記（ａ）  項のフィルタ回路の代わりに、
フィルタ回路の入力端子にコモン端子が接続され、入力端子、第１の電流出力端子および第２の電流出力端子を持つ電流ミラー回路と、
２段のＮＯＴ回路で構成され前記第４の制御信号の入力端子を持ち前記ダイヤルパルス回路のグランドにグランドが接続され前記電流ミラー回路の前記第１および第２の電流出力端子が前記２段のＮＯＴ回路の負荷とされる、正論理回路と、
前記電流ミラー回路の入力端子に電流流入端子が接続された定電流回路と、
フィルタ回路の出力端子と前記定電流回路の電流流出端子との間に接続された抵抗と、
前記フィルタ回路の出力端子と前記正論理回路の出力との間に接続されたキャパシタと、
前記フィルタ回路の出力端子にカソードが接続され前記正論理回路の出力端子にアノードが接続されたダイオードと
で構成したフィルタ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４】
請求項２に記載のオフフック信号およびダイヤルパルス発生回路において、
前記（ａ）  項のフィルタ回路の代わりに、
フィルタ回路の入力端子にコモン端子が接続され、入力端子、第１の電流出力端子および第２の電流出力端子を持つ電流ミラー回路と、
前記電流ミラー回路の入力端子に電流流入端子が接続された定電流回路と、
２段のＮＯＴ回路で構成され前記第４の制御信号の入力端子を持ち前記ダイヤルパルス回路のグランドにグランドが接続され前記定電流回路が初段または次段の前記ＮＯＴ回路の負荷とされ前記電流ミラー回路の前記第２の電流出力端子が次段または初段の前記ＮＯＴ回路の負荷とされる、正論理回路と、
フィルタ回路の出力端子と前記電流ミラー回路の第１の電流出力端子との間に接続された抵抗と、
前記フィルタ回路の出力端子と前記正論理回路の出力との間に接続されたキャパシタと、
前記フィルタ回路の出力端子にカソードが接続され前記正論理回路の出力端子にアノードが接続されたダイオードと
で構成したフィルタ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項５】
請求項３に記載のオフフック信号およびダイヤルパルス発生回路において、
第１のスイッチ回路を、前記ダイヤルパルス回路の電源と前記フィルタ回路の入力端子との間に設ける代わりに、前記電流ミラー回路の入力端子に接続される回路系内の、該入力端子に入力される電流をオン／オフできる任意の位置に設けてあり、
前記フィルタ回路の入力端子を前記ダイヤルパルス回路の電源に接続してあることを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項６】
局側給電方式が定電圧定抵抗方式でかつ回線距離が回線間電圧を一定値以上に確保できる距離である電話回線と通信端末トランスとの間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送り、第２の制御信号が入力された場合は前記通信端末トランスを保護する状態を形成する、オフフック信号およびダイヤルパルス発生回路において、
(a).前記電話回線の回線電圧を全波整流する全波整流回路と、
(b).前記全波整流回路の出力に並列に接続され、電圧を印加すると定電流が流れる定電流回路ブロックおよび前記第１の制御信号によりオン／オフされる第１のスイッチ回路を含み、前記定電流回路ブロックに流れる電流が前記第１のスイッチ回路によりオン／オフされる構成の、ダイヤルパルス回路と、
(c) 前記全波整流回路の出力に並列に接続されている第２のスイッチ回路および第３のスイッチ回路からなる直列回路を含み、前記第２および第３のスイッチ回路の接続点と前記全波整流回路の前記出力のいずれか一端との間に前記通信端末トランスが接続されるスイッチブロック回路であって、前記第２のスイッチ回路は、前記第２の制御信号がオン状態の場合は優先的にオフ状態となる動作をし、前記第２の制御信号がオフ状態の場合は前記第１の制御信号に同期する、かつ該スイッチブロック回路に適合したレベルに変換された第３の制御信号に応じオン／オフ動作し、前記第３のスイッチ回路は前記第２の制御信号がオフ状態の場合はオフ状態となりオン状態の場合はオン状態となるよう動作する構成の、スイッチブロック回路と
を具えたことを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項７】
請求項６に記載のオフフック信号およびダイヤルパルス発生回路において、
前記第１のスイッチ回路を、定電流回路と抵抗との直列回路で構成する定電流小ブロックの入力端子とダイヤルパルス回路の電源との間に設けてあり、
前記定電流回路ブロックを、
（Ｉ）  前記定電流小ブロックと、
（ＩＩ）前記ダイヤルパルス回路のグランドにコモン端子が接続され、前記定電流小ブロックの出力端子に入力端子が接続され、前記ダイヤルパルス回路の電源に電流出力端子が接続され、入力電圧に応じた電流を当該電流出力端子に出力し前記スイッチブロック回路向けに前記第３の制御信号を出力する電圧／電流変換回路と、
（ＩＩＩ）  前記電圧／電流変換回路の出力電流を一定値以下に保つための負帰還回路または前記電圧／電流変換回路の入力電圧を一定値以下に制限して前記電圧／電流変換回路の出力電流を一定値以下に保つための電圧クランプ回路とで構成してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項８】
請求項７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記定電流小ブロックの代わりに、
定電流小ブロックの入力端子にコモン端子が接続され入力端子および電流出力端子を持つ電流ミラー回路と、
前記電流ミラー回路の入力端子と前記ダイヤルパルス回路のグランドとの間に接続された定電流回路と、
当該定電流小ブロックの出力端子と前記電流ミラー回路の電流出力端子との間に接続された抵抗とで構成された定電流小ブロックを具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項９】
請求項８に記載のオフフック信号およびダイヤルパルス発生回路において、
第１のスイッチ回路を、前記ダイヤルパルス回路の電源と前記定電流小ブロックの入力端子との間に設ける代わりに、前記電流ミラー回路の入力端子に接続される回路系内のかつ該入力端子に入力される電流をオン／オフできる任意の位置に設けてあり、
前記定電流小ブロックの入力端子を前記ダイヤルパルス回路の電源に接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
前記スイッチブロック回路は、
前記第２の制御信号がオン状態の場合に前記第２のスイッチ回路をオフさせる第１のオフ信号、前記第３のスイッチ回路をオンさせる第１のオン信号および前記第４の制御信号をそれぞれ発生する第１のレベル変換回路と、
前記第３の制御信号がオン状態の場合に前記第２のスイッチ回路をオンさせる第２のオン信号および、ダイヤルパルス発生時はダイヤルパルス補助電流をまたオフフック時には前記通信端末トランスの交流動作を補償するためのバイアス電流をそれぞれ発生する第２のレベル変換回路と、
前記第３のスイッチ回路に流れる電流を制限する電流制限抵抗と、
前記全波整流回路の出力の一端にアノードが接続されカソードが前記第２のレベル変換回路の前記補助電流またはバイアス電流の出力端子に接続され、前記ダイヤルパルス補助電流を流すための第１のダイオードと、
前記第２および第３のスイッチ回路の接続点にアノードが接続されカソードが前記第２のレベル変換回路の前記補助電流またはバイアス電流の出力端子に接続され、前記第１のダイオードに比べ順方向動作開始電圧が低い、前記通信端末トランスの交流動作を補償するためのバイアス電流を流す第２のダイオードと
をさらに具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１１】
請求項１０に記載のオフフック信号およびダイヤルパルス発生回路において、
前記第２のスイッチ回路のスイッチングを担う素子をバイポーラトランジスタにより構成し、かつ、
該バイポーラトランジスタのベースを前記第２のスイッチ回路をオンさせる入力点とし、然も、
該バイポーラトランジスタをオンさせるためのベース電流に前記ダイヤルパルス補助電流または通信端末トランスの交流動作を補償するためのバイアス電流としての役割を持たせ、該バイポーラトランジスタのベースとコレクタ間接合に前記バイアス電流を流すための前記第２のダイオードの役割を持たせ、該バイポーラトランジスタのベースとエミッタ間を短絡させて該バイポーラトランジスタをオフさせる回路部に、前記ダイヤルパルス補助電流を流す前記第１のダイオードの役割を持たせたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１２】
請求項１０または１１に記載のオフフック信号およびダイヤルパルス発生回路において、
前記第１のレベル変換回路を、
前記第２の制御信号によりオン／オフするスイッチ手段と、
該スイッチ手段によりオン／オフされる定電流回路と
からなる回路で構成したこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１３】
請求項１０または１１に記載のオフフック信号およびダイヤルパルス発生回路において、
前記第１のレベル変換回路を、
前記第２の制御信号によりオン／オフするスイッチ手段と、
該スイッチ手段によりオン／オフされる定電流回路と、
前記スイッチ手段の出力端子間に接続されキャパシタおよび抵抗で構成された直列回路と
からなる回路で構成したこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１４】
請求項１３に記載のオフフック信号およびダイヤルパルス発生回路において、
前記キャパシタおよび抵抗で構成された直列回路の代わりに、トランジスタ、ダイオードおよびキャパシタで構成したミラーキャパシタと抵抗とで構成された直列回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１５】
請求項１３に記載のオフフック信号およびダイヤルパルス発生回路において、
入力電流が大きくなると共に電流ゲインも大きくなる非線形電流アンプの入力端子にツェナーダイオードを直列に接続することで構成されたツェナーダイオード付非線形電流アンプを、その入力端子およびコモン端子が前記スイッチ手段の出力端子間に接続され、かつ、その出力端子が、前記定電流回路における電流が流出または流入すると該定電流回路に流れる電流が減少する点に接続されるように、接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１６】
請求項１４に記載のオフフック信号およびダイヤルパルス発生回路において、
入力電流が大きくなると共に電流ゲインも大きくなる非線形電流アンプの入力端子にツェナーダイオードを直列に接続することで構成されたツェナーダイオード付非線形電流アンプを、その入力端子およびコモン端子が前記スイッチ手段の出力端子間に接続され、かつ、その出力端子が、前記定電流回路における電流が流出または流入すると該定電流回路に流れる電流が減少する点に接続されるように、接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１７】
オフフック信号およびダイヤルパルス発生回路を駆動するに当たり、オフフック信号またはダイヤルパルス形成のための信号を第１の制御信号としおよび通信端末トランスを保護する状態を形成する信号を第２の制御信号とするとき、前記回路が待機状態にあって前記第１の制御信号および第２の制御信号がオフ状態にある状態から出発して、
オフフック信号を発生させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をオン状態として所定時間を置く第２のステップと、次に、前記第２の制御信号をオフ状態とする第３のステップという３つのステップをとり、
オフフック状態においてダイヤルパルスを発生させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をダイヤルパルス数に応じオフ／オンし最後にオン状態を残す第２のステップと、次に前記第２の制御信号をオフ状態として一定時間を置く第３のステップという３つのステップをとり、および、
待機状態へ復帰させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をオフ状態にする第２のステップと、該第２のステップでの前記第１の制御信号をオフ状態にした後の所定時間後に前記第２の制御信号をオフ状態にする第３のステップという３つのステップをとること
を特徴とするオフフック信号およびダイヤルパルス発生回路の駆動方法。
【請求項１８】
請求項２、３、４または５に記載のオフフック信号およびダイヤルパルス発生回路において、
前記キャパシタに充電されている電荷を、前記第４の制御信号がオン状態の時に放電させる放電回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項１９】
請求項２、３、４または５に記載のオフフック信号およびダイヤルパルス発生回路において、
前記キャパシタに充電されている電荷を、前記キャパシタのグランド側端子の電位が前記フィルタ回路のグランド電位に比べて設定電位差以上低くなった時に放電させる放電回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２０】
請求項２、３または４に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子およびグランド端子を有した電圧クランプ回路であって、該入力端子が前記フィルタ回路の入力端子に接続され、該グランド端子が電圧／電流変換回路の入力端子に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間が導通状態となり、然も、これら入力端子およびグランド端子間の電圧を前記設定電圧にクランプする、電圧クランプ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２１】
請求項２、３または４に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子、グランド端子およびバッファ電流端子を有した電圧クランプ回路であって、該入力端子が前記フィルタ回路の入力端子に接続され、該グランド端子が前記電圧／電流変換回路の入力端子に接続され、該バッファ電流端子が前記全波整流回路の出力端子の一端に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間の電圧を前記設定電圧にクランプするように前記バッファ電流端子から前記グランド端子に電流が流れる、電圧クランプ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２２】
請求項２０または２１に記載のオフフック信号およびダイヤルパルス発生回路において、
前記フィルタ回路の出力端子と前記電圧／電流変換回路の入力端子との間に、前記フィルタ回路の出力端子にアノードが接続され、前記電圧／電流変換回路の入力端子にカソードが接続されたダイオードを挿入してあることを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２３】
請求項２２に記載のオフフック信号およびダイヤルパルス発生回路において、
前記フィルタ回路の入力端子と出力端子とを接続する、第２の電圧クランプ回路と電流制限手段との直列回路を具えたことを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２４】
請求項２２に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子、グランド端子およびバッファ電流端子を有した第２の電圧クランプ回路であって、該入力端子が前記フィルタ回路の入力端子に接続され、該グランド端子が前記電圧／電流変換回路の入力端子に接続され、該バッファ電流端子が前記全波整流回路の出力端子の一端に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間の電圧を前記設定電圧にクランプするように前記バッファ電流端子から前記グランド端子に電流が流れる、第２の電圧クランプ回路と、
該第２の電圧クランプ回路のグランド端子と前記フィルタ回路の出力端子との間に接続された電流制限手段とを具えたこと
を特徴とするオフフック信号およびダイヤルパルス回路。
【請求項２５】
請求項２に記載のオフフック信号およびダイヤルパルス発生回路において、
前記電圧／電流変換回路の入力端子にアノードが接続され、前記フィルタ回路の入力端子にカソードが接続された、ダイオードを具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２６】
請求項４に記載のオフフック信号およびダイヤルパルス発生回路において、
前記定電流回路が前記初段ＮＯＴ回路の負荷とされ、
前記電圧／電流変換回路の入力端子にアノードが接続され、前記電流ミラー回路の入力端子にカソードが接続された、ダイオードを具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２７】
通信端末トランスおよびこれに直列に接続され直流をカットするキャパシタを有したトランス部と、電話回線との間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送るオフフック信号およびダイヤルパルス発生回路において、
（Ｘ）．前記電話回線の回線電圧を全波整流する全波整流回路と、
（Ｙ）．前記全波整流回路の出力端子間に接続されていて、インピーダンス回路と前記第１の制御信号によりオン／オフされる第１のスイッチ回路とを含むダイヤルパルス回路であって、前記インピーダンス回路は第５の制御信号に同期するかつ当該ダイヤルパルス回路に適合したレベルを有する第６の制御信号がオン状態の場合はインダクタンス成分を持つ状態で動作しかつ該第６の制御信号がオフ状態の場合は無インダクタンス性の状態で動作する回路であり、かつ前記インピーダンス回路に流れる電流は前記第１のスイッチ回路によりオン／オフされる構成の、ダイヤルパルス回路と、
（Ｚ）．前記全波整流回路の出力端子間に接続されている第４のスイッチ回路および第５のスイッチ回路からなる直列回路を含むスイッチブロック回路であって、該第５のスイッチ回路に前記トランス部が並列に接続され、該第４のスイッチ回路は、該回路に前記第５の制御信号が入力された場合にオンとなって前記トランス部と前記電話回線とを接続し、前記第５のスイッチ回路は、該回路に第７の制御信号が入力されかつ前記第４のスイッチ回路に前記第５の制御信号が入力された場合は前記通信端末トランスの交流動作を保証するバイアス電流を前記第４のスイッチ回路に流し、前記第７の制御信号が入力されかつ前記第５の制御信号が前記第４のスイッチ回路に入力されていない場合は前記トランス部の入力端子間を短絡する構成の、スイッチブロック回路と
を具えたことを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２８】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子と出力端子との間に接続される高抵抗、又は、該フィルタ回路の前記電圧入力端子と出力端子との間に接続され電圧が印加されると定電流を流す定電流回路と高抵抗との直列回路と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされるＮＯＴ回路と、
該フィルタ回路の前記電圧入力端子と前記ＮＯＴ回路の出力端子との間に接続され、電圧が印加されると定電流を流す定電流回路または大抵抗と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
該フィルタ回路の前記出力端子にカソードが接続され、前記ＮＯＴ回路の出力端子にアノードが接続されたダイオードと
を含み、
前記第１のスイッチ回路を、前記全波整流回路の出力の一端と該フィルタ回路の前記電圧入力端子との間に接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項２９】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子にコモン端子が接続された電流ミラー回路と、
該電流ミラー回路の入力端子と該フィルタ回路の出力端子との間に接続される高抵抗、又は、該電流ミラー回路の入力端子と該フィルタ回路の出力端子との間に接続され電圧が入力されると定電流を流す定電流回路と高抵抗との直列回路と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされ、該出力端子が前記電流ミラー回路の出力端子と接続されたＮＯＴ回路と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
該フィルタ回路の前記出力端子にカソードが接続され、前記ＮＯＴ回路の出力端子にアノードが接続されたダイオードと
を含み、
前記第１のスイッチ回路を、前記全波整流回路の出力の一端と該フィルタ回路の前記電圧入力端子との間に接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３０】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子にコモン端子が接続された電流ミラー回路と、
該電流ミラー回路の出力端子と該フィルタ回路の出力端子との間に接続された高抵抗と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされたＮＯＴ回路と、
該ＮＯＴ回路の出力端子と前記電流ミラー回路の入力端子の間に接続され、電圧が印加されると定電流を流す定電流回路又は大抵抗と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
該フィルタ回路の前記出力端子にカソードが接続され、前記ＮＯＴ回路の出力端子にアノードが接続されたダイオードと
を含み、
前記第１のスイッチ回路を、前記全波整流回路の出力の一端と該フィルタ回路の前記電圧入力端子との間に接続してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３１】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子にコモン端子が接続された電流ミラー回路と、
該電流ミラー回路の入力端子と該フィルタ回路の出力端子との間に接続される高抵抗、又は、該電流ミラー回路の入力端子と該フィルタ回路の出力端子との間に接続され電圧が入力されると定電流を流す定電流回路と高抵抗との直列回路と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされ、該出力端子が前記電流ミラー回路の出力端子と接続されたＮＯＴ回路と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
該フィルタ回路の前記出力端子にカソードが接続され、前記ＮＯＴ回路の出力端子にアノードが接続されたダイオードと
を含み、かつ、
前記電圧入力端子を、前記全波整流回路の出力端子の一端と接続してあり、
前記第１のスイッチ回路を、前記電流ミラー回路の入力端子と前記フィルタ回路の出力端子との間の任意の位置に設けてあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３２】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子にコモン端子が接続された電流ミラー回路と、
該電流ミラー回路の出力端子と該フィルタ回路の出力端子との間に接続された高抵抗と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされたＮＯＴ回路と、
該ＮＯＴ回路の出力端子と前記電流ミラー回路の入力端子の間に接続され、電圧が印加されると定電流を流す定電流回路又は大抵抗と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
該フィルタ回路の前記出力端子にカソードが接続され、前記ＮＯＴ回路の出力端子にアノードが接続されたダイオードと
を含み、かつ、
前記電圧入力端子を、前記全波整流回路の出力の一端と接続してあり、
前記第１のスイッチ回路を、前記電流ミラー回路の入力端子と前記ＮＯＴ回路の出力端子との間の任意の位置に設けてあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３３】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記スイッチブロック回路は、
前記第７の制御信号と同期するかつ前記第５のスイッチ回路に適合する第８の信号を前記第５のスイッチ回路に出力する第１のインタフェース回路と、
前記第５の制御信号と同期するかつ前記第４のスイッチ回路に適合する第９の信号を前記第４のスイッチ回路に出力する第２のインタフェース回路とを含むこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３４】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
コモン端子が、前記全波整流回路の出力端子の一端に接続され、入力端子が、前記第７の制御信号によってオン／オフされる定電流回路に接続され、および、出力端子が前記第４のスイッチ回路に接続された、電流ミラー回路または電流が増加すると電流増幅率が低下する非線形電流増幅回路を、前記第５のスイッチ回路として含むこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３５】
請求項２８〜３２のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
前記キャパシタに充電されている電荷を、前記第６の制御信号がオフ状態の時に放電させる放電回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３６】
請求項２８〜３２のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
前記キャパシタに充電されている電荷を、前記キャパシタのグランド側端子の電位が前記フィルタ回路のグランド電位に比べて設定電位差以上低くなった時に放電させる放電回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３７】
請求項２８〜３０のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子およびグランド端子を有した電圧クランプ回路であって、該入力端子が前記フィルタ回路の電圧入力端子に接続され、該グランド端子が電圧／電流変換回路の入力端子に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間が導通状態となり、然も、これら入力端子およびグランド端子間の電圧を前記設定電圧にクランプする、電圧クランプ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３８】
請求項２８〜３０のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子、グランド端子およびバッファ電流端子を有した電圧クランプ回路であって、該入力端子が前記フィルタ回路の電圧入力端子に接続され、該グランド端子が前記電圧／電流変換回路の入力端子に接続され、該電流出力端子が前記全波整流回路の出力端子の一端に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間の電圧を前記設定電圧にクランプするように前記バッファ電流端子から前記グランド端子に電流が流れる、電圧クランプ回路を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項３９】
請求項３７または３８に記載のオフフック信号およびダイヤルパルス発生回路において、
前記フィルタ回路の出力端子と前記電圧／電流変換回路の入力端子との間に、前記フィルタ回路の出力端子にアノードが接続され、前記電圧／電流変換回路の入力端子にカソードが接続されたダイオードを挿入してあることを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４０】
請求項３９に記載のオフフック信号およびダイヤルパルス発生回路において、
前記フィルタ回路の電圧入力端子と出力端子とを接続する、第２の電圧クランプ回路と電流制限手段との直列回路を具えたことを特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４１】
請求項３９に記載のオフフック信号およびダイヤルパルス発生回路において、
入力端子、グランド端子およびバッファ電流端子を有した第２の電圧クランプ回路であって、該入力端子が前記フィルタ回路の入力端子に接続され、該グランド端子が前記電圧／電流変換回路の入力端子に接続され、該バッファ電流端子が前記全波整流回路の出力端子の一端に接続され、該電圧クランプ回路の前記入力端子およびグランド端子間の電圧が設定電圧以上となった時にこれら入力端子およびグランド端子間の電圧を前記設定電圧にクランプするように前記バッファ電流端子から前記グランド端子に電流が流れる、第２の電圧クランプ回路と、
該第２の電圧クランプ回路のグランド端子と前記フィルタ回路の出力端子との間に接続された電流制限手段とを具えたこと
を特徴とするオフフック信号およびダイヤルパルス回路。
【請求項４２】
請求項２８〜３０のいずれか１項に記載のオフフック信号およびダイヤルパルス発生回路において、
前記電圧／電流変換回路の入力端子にアノードが接続され、前記フィルタ回路の前記電圧入力端子にカソードが接続されたダイオードと、
該電圧入力端子と該フィルタ回路のグランド端子との間に接続された第２の定電流回路又は大抵抗と
を具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４３】
請求項２７に記載のオフフック信号およびダイヤルパルス発生回路において、
前記インピーダンス回路を、電圧入力端子および出力端子を有したフィルタ回路と、該フィルタ回路から出力される電圧に応じた電流を出力する電圧／電流変換回路とを含む構成とし、および、
前記フィルタ回路は、
該フィルタ回路の前記電圧入力端子と出力端子との間に接続される高抵抗、又は、該フィルタ回路の前記電圧入力端子と出力端子との間に接続され電圧が印加されると定電流を流す定電流回路と高抵抗との直列回路と、
入力端子、出力端子およびグランド端子を有し、該グランド端子が該インピーダンス回路のグランド端子と接続され、該入力端子が前記第６の制御信号の入力端子とされるＮＯＴ回路と、
該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力端子との間に接続されたキャパシタと、
前記ＮＯＴ回路の出力がローレベルの時、前記キャパシタに交流信号が流れることを補償するためのバイアス電流を、前記ＮＯＴ回路の前記出力端子に流すバイアス回路と、
前記キャパシタに充電されている電荷を、前記ＮＯＴ回路の出力がハイレベルの時放電する放電回路と
を含み、
前記第１のスイッチ回路を、前記全波整流回路の出力の一端と該フィルタ回路の前記電圧入力端子との間に接続してあること
特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４４】
請求項４３に記載のオフフック信号およびダイヤルパルス発生回路において、
前記バイアス回路を、
前記フィルタ回路の電圧入力端子と前記ＮＯＴ回路の出力端子との間に接続した、定電流回路又は大抵抗と第４のダイオードとの直列回路と、
該定電流回路又は大抵抗と第４のダイオードとの接続点および前記フィルタ回路のグランド端子間に接続され、前記第４のダイオードに比べて順方向動作開始電圧が高い第５のダイオードとで構成してあること
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【請求項４５】
請求項４４に記載のオフフック信号およびダイヤルパルス発生回路において、
前記電圧／電流変換回路の入力端子にアノードが接続され、前記フィルタ回路の電圧入力端子にカソードが接続されたダイオードを具えたこと
を特徴とするオフフック信号およびダイヤルパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電話回線を用い通信を行なう通信端末装置等に内蔵され、オフフック信号や、ダイヤル数に応じたダイヤルパルスを発生する回路（オフフック信号およびダイヤルパルス発生回路）に関するものである。
【０００２】
【従来の技術】
オフフック信号およびダイヤパルス発生回路の従来例が、例えば文献（６００  形電話機（昭和３９年７月１５日）、社団法人電気通信協会、第１２９  頁）に開示されている。図５３は、この従来のオフフック信号発生およびダイヤパルス発生回路１３の基本的な構成を、電話回線（以下、単に回線ともいう。）１１や通信端末トランス（以下、単にトランスともいう。）Ｌと共に示したブロック図である。この回路１３は、全波整流回路１３ａ、全波整流回路１３ａの出力に直列に接続された第１のスイッチブロック１３ｂ、全波整流回路１３ａの出力端子＋−間に接続された第２のスイッチブロック１３ｃおよびループ電流形成用インダクタンス１３ｄを具える。なお、図５３においてＣは、トランスＬへの直流信号をカットするコンデンサである。この回路１３からオフフック信号（回線接続要求信号）を局側に送る場合、先ず、図示しない端末装置内の制御回路より第１の制御信号Ｓ１  が第１のスイッチブロック１３ｂに送られて、第１のスイッチブロック１３ｂが閉じられる。すると回路１３の内部抵抗と回線抵抗とで制限される電流が回線１１に流れ、これがオフフック信号として局側に伝わる。図示しない局側からは、オフフック信号受信応答が送り返される。
【０００３】
オフフック信号受信応答を確認後、上述した制御回路より第２のスイッチブロック１３ｃに第２の制御信号Ｓ2が送られて、第２のスイッチブロック１３ｃが閉じられる。この第２のスイッチブロック１３ｃを閉じることにより、大振幅信号となるダイヤルパルスがループ電流形成用インダクタンス１３ｄやトランスＬに流れないようにして、これらを保護している。続いて、上述した制御回路から第１のスイッチブロック１３ｂに、第１の制御信号として、今度はダイヤル番号に応じた回数だけＯＦＦ／ＯＮする信号が送られる。これに応じ断続回線電流であるダイヤルパルスが図示しない局側に送られる。ダイヤルパルス送信終了後、上述の制御回路より今度は第２のスイッチブロック１３ｃに制御信号Ｓ2が送られて、第２のスイッチブロック１３ｃを開いて、前記の保護状態を解除する。よって、回路１３が通信可能状態となる。通信終了後、上述した制御回路から第１のスイッチブロック１３ｂに、制御信号Ｓ1が送られて、この回路１３を開き、すなわち待機状態にする。
【０００４】
【発明が解決しようとする課題】
上記のループ電流形成用インダクタンス１３ｄは、周知の通り、２つの目的のために設けられたものである。すなわち、オフフック状態を局側に認識させるために数十ｍＡの直流電流を流す役目と、通話時に通話信号が該インダクタンスに流れて通話ロスが生じることがないように交流信号（通話信号）を流さない役目という２つの目的のために設けられたものである。
【０００５】
このインダクタンス１３ｄにパルス電流（具体的にはダイヤルパルス）を流すと、波形劣化やサージ電圧の発生を招く。したがって、ダイヤルパルス発生時には、このインダクタンス１３ｄの両端を第２のスイッチブロック１３ｃで短絡して、ダイヤルパルスが第２のスイッチブロック１３ｃに流れるような構成としていた。そのためダイヤルパルス発生時には、第１のスイッチブロック１３ｂおよび第２のスイッチブロック１３ｃに同じ大きさの電流が流れることになる。しかも、ダイヤルパルス発生時に流れる電流は例えば８０ｍＡ程度或はそれ以上にもなる場合がある。そのため、従来のオフフック信号およびダイヤルパルス発生回路では、第１および第２のスイッチブロックのそれぞれに、この大電流を流せるスイッチング素子（小電力素子ともいう）を設けておく必要があるという第１の問題点があった。小電力素子はモノリシックＩＣに内蔵させるには大型すぎる素子である。そのため、第１および第２のスイッチブロックそれぞれに、スイッチング素子を外付けすることが必要になってしまう。これは、例えば通信端末装置の小型化や信頼性向上等を図るうえで、好ましくないので、改善が望まれる。
【０００６】
また、従来回路ではスイッチブロックの配置位置の関係から、第１スイッチブロックのオン／オフあるいは第２スイッチブロックのオン／オフにより通信端末トランスと電話回線との接続／切断は短時間で行なわれてしまう。そのため、上記接続／切断の際に微分形のサージ電圧が発生するおそれがあるという第２の問題点もあった。このようなサージ電圧は例えば通信誤応答等を発生させる原因となるので改善が望まれる。
【０００７】
【課題を解決するための手段】
そこで、上述の第１および第２の問題点を解決するために、この出願の第１の発明によれば、電話回線と通信端末トランスとの間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送り、第２の制御信号が入力された場合は前記通信端末トランスの入力保護の状態を形成する、オフフック信号およびダイヤルパルス発生回路において、以下の（Ａ）  〜（Ｃ）  の回路を具えたことを特徴とする。
【０００８】
（Ａ）．電話回線の回線電圧を全波整流する全波整流回路。
【０００９】
(B).全波整流回路の出力端子間に接続されていて、インピーダンス回路と第１の制御信号によりオン／オフされる第１のスイッチ回路とを含むダイヤルパルス回路。ただし、インピーダンス回路は、第２の制御信号に同期する、かつ当該ダイヤルパルス回路に即したレベルに変換された第４の制御信号がオフ状態の場合は、インダクタンス成分を持つ状態で動作し、かつ、該第４の制御信号がオン状態の場合は、無インダクタンス性の状態で動作する回路である。また、インピーダンス回路に流れる電流は第１のスイッチ回路によりオン／オフされる。
【００１０】
(C) 前記全波整流回路の出力端子間に接続されている第２のスイッチ回路および第３のスイッチ回路からなる直列回路を含み、第２および第３のスイッチ回路の接続点と全波整流回路の前記出力端子の一端との間に通信端末トランスが接続されるスイッチブロック回路であって、第２のスイッチ回路は、第２の制御信号がオン状態の場合は優先的にオフ状態となる動作をし、第２の制御信号がオフ状態の場合は第１の制御信号に同期する、かつ該スイッチブロック回路に即したレベルに変換された第３の制御信号に応じオン／オフ動作し、第３のスイッチ回路は第２の制御信号に応じオン／オフ動作する構成の、スイッチブロック回路。
【００１１】
この発明のオフフック信号およびダイヤルパルス発生回路によれば、第４の制御信号により動作状態がインダクタンス成分を持つ状態または無インダクタンス性の状態に切り換わるインピーダンス回路を具える。したがって、ダイヤルパルス自体を無インダクタンス性の状態のインピーダンス回路に流すことができるから、波形劣化等を生じさせることなくダイヤルパルスを局側に送ることができる。これは、大電流はダイヤルパルス回路のみに流せることを意味するから、小電力素子はダイヤルパルス回路側で１個用いれば（例えば図４の回路例でいえばＱ５  １個用いれば）良いことになる。したがって、小電力素子の個数を従来より減らせる。
【００１２】
また、第２のスイッチ回路は回線と通信端末トランスとを必要に応じ切り離すことを可能にする。そのため、ダイヤルパルス回路を先ずオンさせて回線抵抗等に電圧降下を生じさせる。この電圧降下を利用して端末側の回線間電圧を低下させた後に第２のスイッチ回路をオンまたはオフさせる。このオンまたはオフ動作により、常に端末側の回線間電圧が低下している状態で通信端末トランスと回線との接続／切断動作が可能になる。回線電圧を低くした状態で回線とトランスとの接続／切断が出来ると、その分、通信端末トランスの入力へのサージ侵入を軽減することができる。
【００１３】
また、第３のスイッチ回路は通信端末トランスの入力を必要に応じ短絡することを可能にする。通常通信端末トランスには直流信号カットのためのキャパシタが設けられている。通信端末トランスと回線とを第２のスイッチ回路により切断し、かつ、通信端末トランスの入力を第３のスイッチ回路により短絡すると、上記キャパシタから過渡的に放電電流が生じる。しかし、この放電電流は、この第３のスイッチ回路の電流制限抵抗（一般に設けられる）を通して緩やかに放電されるので、通信系へのサージの発生を防止出来る。
【００１４】
また、この第１の発明を実施するに当たり、請求項１３〜１６で主張する構成とするのが好適である。すなわち、スイッチブロック回路に設ける第１のレベル変換回路における第２の制御信号によりオン／オフするスイッチ手段に、該スイッチ手段がオフした後も電流を一時流せる手段（具体的には抵抗とキャパシタとの直列回路等）を設ける構成とするのが好適である。詳細は後述するが、こうすると、第２の制御信号がオフ状態となっても、第２、第３のスイッチ回路は  瞬時に切り換わらない。すなわち、第３のスイッチ回路はゆっくりとオフし、一方、第２のスイッチ回路はゆっくりとオンするので、通信端末トランスは第２および第３のスイッチ回路の過渡時抵抗を介しゆっくり回線に接続される。すなわち、回線とトランスとの接続時のサージの発生を防止出来る。
【００１５】
なお、局側給電が定電圧定抵抗方式でかつ電話回線が回線間電圧を一定値以上に確保できる回線距離を有する場合には、ダイヤルパルス回路として、上述したダイヤルパルス回路（Ｂ）  を用いる代わりに、全波整流回路の出力に並列に接続され、電圧を印加すると定電流が流れる定電流回路ブロックおよび第１の制御信号によりオン／オフされる第１のスイッチ回路を含み、定電流回路ブロックに流れる電流で第１のスイッチ回路をオン／オフする構成のダイヤルパルス回路を用いて良い。詳細は後述するが、給電方式と回線長が上記の前提条件であると、ダイヤルパルス回路は、第１のスイッチ回路によりＯＮ／ＯＦＦされる定電流回路動作をするため、該ダイヤルパルス回路を、オフフック状態を示す直流電流を流せ、波形良好なダイヤルパルス電流を送出出来、然も、通話交流信号にして高インピーダンスな状態にさせることができるからである。
【００１６】
また、この出願の駆動方法の発明（第２の発明）によれば、オフフック信号およびダイヤルパルス発生回路（例えば第１の発明の回路）を駆動するに当たり、当該回路が待機状態にある時オフ状態である第１の制御信号および第２の制御信号を、
オフフック信号を発生させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をオン状態として所定時間を置く第２のステップと、次に、前記第２の制御信号をオフ状態とする第３のステップという３つのステップをとり、
オフフック状態においてダイヤルパルスを発生させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をダイヤルパルス数に応じオフ／オンし最後にオン状態を残す第２のステップと、次に前記第２の制御信号をオフ状態として一定時間を置く第３のステップという３つのステップをとり、
待機状態へ復帰させるためには、前記第２の制御信号をオン状態として所定時間を置く第１のステップと、次に前記第１の制御信号をオフ状態にする第２のステップと、該第２のステップでの前記第１の制御信号をオフ状態にした後の所定時間後に前記第２の制御信号をオフ状態にする第３のステップという３つのステップをとること
を特徴とする。
【００１７】
この駆動方法によれば、回線と通信端末トランスとを接続するときと、切断するときそれぞれで、ダイヤルパルス回路に先ず電流が流されるので回線電圧は回線抵抗の影響でその分低くなる。そして、このように回線電圧が低くなった状態の回線に通信端末トランスは接続され、または、このように回線電圧が低くなった状態の回線から通信端末トランスは切り離される。したがって、回線電圧が低くなった分、接続／切断時に発生するサージを軽減できる。
【００１８】
またこの出願の第３の発明のオフフック信号およびダイヤルパルス発生回路によれば、通信端末トランスおよびこれに直列に接続され直流をカットするキャパシタを有したトランス部と、電話回線との間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送るオフフック信号およびダイヤルパルス発生回路において、以下の（Ｘ）  〜（Ｚ）  の各回路を具えたことを特徴とする。
【００１９】
（Ｘ）．電話回線の回線電圧を全波整流する全波整流回路。
【００２０】
（Ｙ）．全波整流回路の出力端子間に接続されていて、インピーダンス回路と前記第１の制御信号によりオン／オフされる第１のスイッチ回路とを含むダイヤルパルス回路。ただし、このインピーダンス回路は、第５の制御信号に同期して与えられ、この第５の制御信号の信号レベルを当該ダイヤルパルス回路に適合したレベルに変換して得られた第６の制御信号がオン状態の場合はインダクタンス成分を持つ状態で動作し、かつ、該第６の制御信号がオフ状態の場合は無インダクタンス性の状態で動作する回路である。また、インピーダンス回路に流れる電流は第１のスイッチ回路によりオン／オフされる。
【００２１】
（Ｚ）．全波整流回路の出力端子間に接続されている第４のスイッチ回路および第５のスイッチ回路からなる直列回路を含むスイッチブロック回路。ただし、該第５のスイッチ回路にトランス部が並列に接続される。また第４のスイッチ回路は該回路に第５の制御信号が入力された場合にオンとなってトランス部と電話回線とを接続する。また、第５のスイッチ回路は、該回路に第７の制御信号が入力されかつ第４のスイッチ回路に第５の制御信号が入力された場合に前記通信端末トランスの交流動作を保証するバイアス電流を第４のスイッチ回路に流し、第７の制御信号が入力されかつ第５の制御信号が前記第４のスイッチ回路に入力されていない場合にトランス部の入力端子間を短絡する。
【００２２】
この第３の発明のオフフック信号およびダイヤルパルス発生回路によれば、まず、第１の発明のオフフック信号およびダイヤルパルス発生回路で得られる作用・効果が同様に得られる。
【００２３】
すなわち、この第３の発明では、第６制御信号により動作状態がインダクタンス成分を持つ状態または無インダクタンス性の状態に切り換わるインピーダンス回路を具える。したがって、ダイヤルパルス自体を無インダクタンス性の状態のインピーダンス回路に流すことができるから、波形劣化等を生じさせることなくダイヤルパルスを局側に送ることができる。これは、大電流はダイヤルパルス回路のみに流せることを意味するから、小電力素子はダイヤルパルス回路側で１個用いれば（例えば図６７や図６８の回路例でいえば、トランジスタＱ５  １個を小電力素子とすれば）良い。したがって、小電力素子の個数を従来より減らすことができる。
【００２４】
さらに、第４のスイッチ回路は回線と通信端末トランスとを必要に応じ切り離すことを可能にする。そのため、ダイヤルパルス回路を先ずオンさせて回線抵抗等の電圧降下を利用して端末側の回線間電圧を低下させた後に第４のスイッチ回路をオンまたはオフさせるという動作により、常に端末側の回線間電圧が低下している状態で通信端末トランスと回線との接続／切断動作が可能になる。回線電圧を低くした状態で回線とトランスとの接続／切断が出来ると、その分、通信端末トランスの入力へのサージ侵入を軽減することができる。
【００２５】
さらに、第５のスイッチ回路は通信端末トランスの入力を必要に応じ短絡することを可能にする。通信端末トランスには直流信号カットのためのキャパシタが設けられている。通信端末トランスと回線とを第４のスイッチ回路により切断し、かつ、通信端末トランスの入力を第５のスイッチ回路により短絡すると、上記キャパシタから過渡的に放電電流が生じる。しかし、この放電電流は、この第５のスイッチ回路の定電流特性および電流制限抵抗（一般に設けられる）を通して緩やかに放電するので、通信系へのサージの発生を防止出来る。
【００２６】
さらに、この第３の発明のオフフック信号およびダイヤルパルス発生回路の場合、第１の発明の回路に比べ、以下のような新たな作用効果が得られる。
【００２７】
第１の発明の回路の場合は、制御信号（第４の制御信号）がオフ状態でインピーダンス回路はインダクタンス性を持つ状態であったのに対し、この第３の発明の回路の場合は、制御信号（第６の制御信号）がオフ状態でインピーダンス回路は無インダクタンス性になる。すなわち、この第３の発明の回路の場合、通常常状態では、インピーダンス回路は無インダクタンス性になっている。
【００２８】
インピーダンス回路を無インダクタンス性にする方法として、この出願の第１および第３の発明それぞれの好適例では、詳細は後述するが、インピーダンス回路内にキャパシタＣＦ  を内蔵させて、このキャパシタＣＦ  のグランド側端子をグランドから浮かせた状態にする。かかる状態を、この第３の発明の回路で実現するには、ＮＯＴ回路の出力端子にキャパシタＣＦ  のグランド側端子を接続し、かつ、このＮＯＴ回路の入力端子を制御信号（第６の制御信号）の入力用端子とすれば良い。一方、第１の発明の回路の場合は、ＮＯＴ回路を２段接続した回路（正論理回路）の出力端子にキャパシタＣＦ  のグランド側端子を接続し、かつ、この正論理回路の入力端子を制御信号（第４の制御信号）の入力用端子とする必要がある。両者を比較すると、第３の発明の回路の方が、回路規模をＮＯＴ回路１段分小さくできる。
【００２９】
さらに、この第３の発明の回路の場合は、第４のスイッチ回路にバイアス電流を流す機能を第５のスイッチ回路に持たせている。したがって、バイアス機能をもつ回路を別途に設ける場合に比べて、回路規模を小さくできる。
【００３０】
なおこのバイアス電流が必要な理由は、次のとおりである。
【００３１】
オフフック信号およびダイヤルパルス発生回路のＩＣ化や小型化を図るためには、スイッチブロック回路は半導体素子で構成するのが良い。ところが、半導体素子は一方向しか電流を流せない。一方、通信端末トランスには直流電流をカットするキャパシタが接続されている。したがって、トランスには交流信号のみが流れる。すると、半導体素子で構成した第４のスイッチ回路は、何ら手当てをしないと、トランスを流れる交流信号の一部を通さないので、該交流信号は歪む。これを回避するには、第４のスイッチ回路に、上記交流電流の最大振幅値より大きい直流バイアスを予め流しておけば良い。上記のバイアス電流はこのためのものである。
【００３２】
【発明の実施の形態】
以下、図面を参照して出願の各発明の実施の形態について説明する。なお、説明に用いる各図はこの発明を理解出来る程度に概略的に示してあるにすぎない。また、各図において同様の構成成分については同一の番号を付して示しその重複する説明を省略することもある。
【００３３】
１．第１の実施の形態
１−１．基本構成の説明および動作説明（請求項１、１７の各発明説明）
図１は第１の発明の第１の実施の形態のオフフック信号発生およびダイヤルパルス発生回路２０（以下、単に信号発生回路２０ともいう。）の基本構成を示したブロック図である。ただし、図１では、電話回線１１、通信端末トランスＬおよび信号発生装置２０を制御する制御回路５０も併せて示してある。
【００３４】
なお、信号発生回路２０を例えば電話機に設ける場合は、この制御回路５０は、例えば電話器に内蔵される。信号発生回路２０を例えばノーリンギング通信端末装置に設ける場合は、この制御回路５０は、例えば該通信端末装置に内蔵される。
【００３５】
また、図１において、Ｓ1は第１の制御信号を示し、Ｓ2は第２の制御信号を示す。この第１の制御信号Ｓ1は、オフフック信号またはダイヤルパルスを形成するために、それぞれに適合した形で発生される。一方の第２の制御信号Ｓ2は、ダイヤルパルス発生時など通信端末トランスＬを保護する必要がある際に発生される。これら第１および第２の制御信号は、例えば人間が電話機を操作したとき、すなわち受話器を上げたり電話番号を入力したりしたときに、制御回路５０から発生される。また、ノーリンギング通信端末装置（図示せず）を接続してある場合でこれを使用する場合は、制御回路５０からこれら第１および第２の制御信号は発生される。
【００３６】
この第１の実施の形態の信号発生回路２０は、全波整流回路２１とダイヤルパルス回路２３とスイッチブロック回路２５とを具える。
【００３７】
全波整流回路２１は電話回線１１の回線電圧を全波整流して、後段の各回路に常に同極性の電圧を与えるものである。これは公知の回路で構成出来る。
【００３８】
ダイヤルパルス回路２３は全波整流回路２１の出力端子間に接続されていて、インピーダンス回路２３Ａと、第１の制御信号Ｓ１  によりオン／オフされる第１のスイッチ回路２３Ｂとを含む構成となっている。ただし、このインピーダンス回路２３Ａは、第２の制御信号Ｓ２  に同期する第４の制御信号Ｓ４  がオフ状態の場合はインダクタンス成分を持つ状態で動作しかつ該第４の制御信号がオン状態の場合は無インダクタンス性の状態で動作する回路である。しかも、このインピーダンス回路２３Ａは、これに流れる電流が第１のスイッチ回路２３Ｂによりオン／オフされる回路である。このインピーダンス回路２３Ａの具体的な回路構成は後述する。なお、上記の第４の制御信号Ｓ４  は、第２の制御信号Ｓ２  をダイヤルパルス回路２３に適合したレベルに変換したものである。この第４の制御信号Ｓ４  はこの実施の形態ではスイッチブロック回路２５により生成されるものとしているが（詳細は後述する）、制御回路５０が生成する場合等、他の方法で生成されても良い。
【００３９】
また、スイッチブロック回路２５は、前記全波整流回路２１の出力端子間に接続され、第２のスイッチ回路２５ａと第３のスイッチ回路２５ｂとからなる直列回路を含む構成となっている。ただし、第２のスイッチ回路２５ａと第３のスイッチ回路２５ｂとの接続点と、全波整流回路２１の出力のいずれか一端（図１の例では負極）との間に、通信端末トランスＬが接続される。しかも、第２のスイッチ回路２５ａは、第１の制御信号Ｓ１  に同期する第３の制御信号Ｓ３  に応じオン／オフ動作をする回路である。ただし、このスイッチ回路２５ａは、第２の制御信号Ｓ２  がオン状態の場合は優先的にオフ状態となる動作（この動作の詳細は後述する）をする。また、第３のスイッチ回路２５ｂは第２の制御信号Ｓ２  に応じオン／オフ動作する回路である。このスイッチブロック回路２５の具体的な回路構成は後述する。なお、上記の第３の制御信号Ｓ３  は、第１の制御信号Ｓ１  をスイッチブロック回路２５に適合したレベルに変換した信号である。この第３の制御信号Ｓ３  はこの実施の形態ではダイヤルパルス回路２３により生成されるとしているが（詳細は後述する）、制御回路５０が生成する場合等、他の方法で生成されても良い。
【００４０】
この第１の実施の形態の信号発生回路２０は次のように駆動することで電話回線を用いた通信が行なえる。この説明を図１および図２を参照して行なう。ここで図２は、第１の実施の形態の発生回路２０を駆動する際の第１および第２の制御信号Ｓ１  、Ｓ２  のタイミングチャートである。
【００４１】
信号発生回路２０が待機している状態では、上述の制御回路５０からの第１の制御信号Ｓ1および第２の制御信号Ｓ2は、共にオフ状態となっている（図２（Ａ））。そのため、第１のスイッチ回路２３Ｂ、第２のスイッチ回路２５ａおよび第３のスイッチ回路２５ｂは共にオフ状態となるので、ダイヤルパルス回路２３の電流はオフ、トランス入力と回線との接続は切断状態、トランス入力間はオープンとなっている。
【００４２】
操作者が受話器を上げてオフフック動作（又は、ノーリンギング通信端末装置が回線接続要求動作）を行うと、この動作に応じて制御回路５０は、まず、スイッチブロック回路２５への第２の制御信号Ｓ２  をオン状態にする（図２（Ｂ）のＳ２  のｔ１  参照）。第３のスイッチ回路２５ｂは、Ｓ２  のオン／オフに応じてオン／オフする回路なので、第３のスイッチ回路２５ｂはオン状態になる。なお、第２のスイッチ回路２５ａはオフ状態（すなわち現状のまま）である。したがって、トランスの入力端子間は短絡状態になり、トランスの入力端子と回線間の切断状態は維持される。またこの第２の制御信号Ｓ２  がオン状態になることに応じ第４の制御信号Ｓ４  もオン状態になるので、ダイヤルパルス回路２３のインピーダンス回路２３Ａは無インダクタンス性の状態で動作する。
【００４３】
上記動作状態を形成するための一定の時間Ｔ１  をおいて、すなわちＳ２  をオン状態にした後、一定の時間Ｔ１  をおいて、制御回路５０は、更に、ダイヤルパルス回路２３への第１の制御信号Ｓ１  をオン状態にする（図２（Ｂ）のＳ１  のｔ２  参照）。すると、第１のスイッチ回路２３Ｂがオン状態になるので、ダイヤルパルス回路２３に電流が流れる。ただし、トランスの入力端子間の短絡は維持され、トランスの入力端子と回線との切断状態も維持され、かつ、インピーダンス回路２３Ａが無インダクタンス性の状態において、ダイヤルパルス回路２３に電流は流れる。
【００４４】
上記のごとくＳ１  をオン状態にした後、一定の時間Ｔ２  をおいて、制御回路５０は、スイッチブロック回路２５への第２の制御信号Ｓ２  をオフ状態に戻す（図２（Ｂ）のＳ２  のｔ３  参照）。その結果、第４の制御信号Ｓ４  がオフ状態に戻るので、ダイヤルパルス回路２３のインピーダンス回路２３Ａはインダクタンス成分を持つ状態になる。すなわち、インピーダンス回路２３Ａは交流信号に対し高インピーダンスの特性を持つように動作する回路になる。また、第２の制御信号Ｓ２  をオフ状態に戻したことに応じ、▲１▼：第１制御信号Ｓ１  のオン状態が再び有効になるので第２のスイッチ回路２５ａはオン状態、▲２▼：第３のスイッチ回路２５ｂはオフ状態になるから、トランス入力と回線との間は接続状態かつトランス入力間は開放状態となり、オフフックの状態が形成される。
【００４５】
信号発生回路２０は、制御回路５０よりダイヤルパルス回路２３のみに第１の制御信号Ｓ１  を送っても、待機状態からオフフック状態となる。しかし、この方法では、瞬間ではあるが、トランスの入力端子に待機時の回線間電圧（局側給電開放電圧）が印加され、トランスの出力端子にサージが発生するおそれがある。しかし、上述のように３段階を踏めば、ダイヤルパルス回路２３に予め電流を流し回線間の電圧を下げた状態で（図２（Ｂ）のｔ２  〜）トランスの入力端子と回線とを接続する事になり（図２（Ｂ）のｔ３  ）、その分、発生サージを軽減できる。
【００４６】
更に、操作者がダイヤル操作を行うと、制御回路５０は、まず、スイッチブロック回路２５への第２の制御信号Ｓ２  オン状態にする（図２（Ｃ）のＳ２  のｔ４  参照）。これによりトランスの入力端子間は短絡状態、トランスの入力端子と回線との間は切断状態、しかも、ダイヤルパルス回路２３のインピーダンス回路２３Ａは無インダクタンス性の状態で動作する回路状態になる。
【００４７】
次いで、ダイヤルパルス回路２３に、ダイヤルパルス数に応じた数の第１の制御信号Ｓ１  オフ／オンを送り（図２（Ｃ）のＳ１  のｔ５  参照）、最後に第１の制御信号Ｓ１  をオン状態にする（図２（Ｃ）のＳ１  のｔ６  参照）。この第１の制御信号のオフ／オン動作によりダイヤルパルス数に応じた数の回線電流オフが行なわれてダイヤルパルスが生成される。このダイヤルパルスは無インダクタンス性の動作状態のインピーダンス回路を通って局側に送られる。そのため、ダイヤルパルスの波形劣化等は防止される。
【００４８】
以上が終了したら、制御回路５０は、スイッチブロック回路２５への第２の制御信号Ｓ２  をオフ状態に戻す（図２（Ｃ）のＳ２  のｔ７  参照）。その結果、ダイヤルパルス回路２３への電流オンは維持されるが、ダイヤルパルス回路２３は再び交流信号に対し高インピーダンス化され、しかも、トランスの入力端子と回線との間は接続状態となり、かつ、トランス入力間の短絡が解除されるので、信号発生回路２０はオフフックの状態に戻り通話可能な状態となる。必要に応じ通話が行われる。
【００４９】
通話終了後、操作者がオンフック動作を行うと、制御回路５０は、再び、スイッチブロック回路２５への第２の制御信号Ｓ２  をオン状態にする（図２（Ｄ）のＳ２  のｔ８  ）。この結果、トランスの入力端子間は短絡状態、かつ、トランスの入力端子と回線との間は切断状態になる。また、ダイヤルパルス回路２３のインピーダンス回路２３Ａは無インダンクタンス性で動作する回路状態で電流をオンしている状態にある。次いで、制御回路５０は、制御信号Ｓ１  をオフ状態として（図２（Ｄ）のＳ１  のｔ９  参照）、ダイヤルパルス回路２３を流れる電流をオフとする。続いて、制御回路５０は第２の制御信号Ｓ２  もオフ状態に戻す（図２（Ｄ）のＳ２  のｔ１０参照）。これにより信号発生回路２０は、待機の状態に戻る。
【００５０】
通話終了後、いきなり、制御信号Ｓ１  をオフとしても待機の状態に戻れるが、図２（Ｄ）を参照して説明したように３つのステップを踏んで待機状態に戻した方が発生サージを小さく出来る。すなわち、図２（Ｄ）の時刻ｔ８  〜ｔ９  の処理により回線電圧が低い状態下で、最初に回線と通信トランスとの切断が行なわれ（図２（Ｄ）の時刻ｔ８  ）、通信トランスへの回線間の開放電圧印加を避けられるので発生サージを小さく出来る。
【００５１】
この発明のオフフック信号発生およびダイヤルパルス発生回路によれば、次の様な効果が得られる。
【００５２】
（１）スイッチブロック回路には、通信端末トランスの交流動作を補償する為のバイアス電流相当のみ（ダイヤルパルス時は、この電流値分がオフ／オンする）が流れ、ダイヤルパルス電流、オフフック信号電流の、主要部分はダイヤルパルス回路に流れる。従って、大電流を流す為の小電力素子は、スイッチブロック回路には必要なくダイヤルパルス回路のみにあれば良いので１個で済む。
【００５３】
（２）また図２を参照して説明したような駆動方法をとれるので、サージ発生を軽減することができる。
【００５４】
１−２．ダイヤルパルス回路の具体例の説明
次に、ダイヤルパルス回路２３のいくつかの具体例および動作、並びにダイヤルパルス回路２３の詳細な回路例についてそれぞれ説明する。
【００５５】
１−２−１．第１の実施例のダイヤルパルス回路（請求項２に記載の回路）
図３はダイヤルパルス回路の第１の実施例を示した図である。ただし、この図３は全波整流回路の出力端子の負端子（図中−で示す。以下、−電源と称することもある）をグランドに、全波整流回路の正端子（図中＋で示す。以下、＋電源と称することもある）を回線入力端子として動作する回路例を示している。もちろん用いるダイオード極性、電流方向その他に所要の変更を行なえば、全波整流回路の＋電源端子をグランドとしかつ−電源端子を回線入力端子とした動作もできる。
【００５６】
この第１の実施例のダイヤルパルス回路２３は、フィルタ回路２３ａと、第１の制御信号Ｓ１  に応じ回線入力端子およびフィルタ回路２３ａの入力端子間をＯＮ／ＯＦＦする第１のスイッチ回路２３Ｂと、グランド（−電源）端子にコモン（ＣＯＭ）端子を接続しフィルタ回路２３ａの出力端子に入力端子を接続しかつ回線入力（＋電源）端子に出力端子を接続し入力電圧に応じた電流を出力する電圧／電流変換回路２３ｃと、−電源端子にコモン端子を接続し前記電圧／電流変換回路２３ｃ内から前記電圧／電流変換回路２３ｃの入力端子に負帰還をかけ前記電圧／電流変換回路２３ｃの出力電流を一定値以下に保つように動作する負帰還回路または、前記電圧／電流変換回路２３ｃの入力電圧を一定値以下に制限し前記電圧／電流変換回路２３ｃの出力電流を一定値以下に保つように動作する電圧クランプ回路（以下、負帰還回路または電圧クランプ回路２３ｄともいう）とより構成する。この内、フィルタ回路２３ａと、電圧／電流変換回路２３ｃ（抵抗Ｒ３  を含む）と、負帰還回路または電圧クランプ回路２３ｄとでインピーダンス回路２３Ａを構成している。なお、電圧／電流変換回路２３ｃは、入力電圧に応じた電流を出力すると共にスイッチブロック回路２５を制御する為の第３の制御信号Ｓ３  をも出力する構成となっている（詳細は図４あるいは図３８を参照して説明する）。
【００５７】
さらに、フィルタ回路２３ａは、正論理回路２３ａａと、定電流または大抵抗回路２３ａｂと、定電流回路２３ａｃと、抵抗Ｒ６  と、キャパシタＣＦ  と、ダイオードＤ１  とを具えている。
【００５８】
正論理回路２３ａａは、ダイヤルパルス回路のグランド端子に接続したＣＯＭ端子と、フィルタ回路２３ａの入力端子に接続された電源端子と、図示しないスイッチブロック回路２５からの制御信号（この発明でいう第４の制御信号Ｓ４  ）を受ける入力端子と、オープンコレクター出力端子とを有している。そして、この正論理回路２３ａａは、当該電源端子と当該グランドとの間のインピーダンスが定電流特性または高抵抗特性となっている。定電流または大抵抗回路２３ａｂは、フィルタ回路２３ａの入力端子と正論理回路２３ａａの出力端子との間に接続されて前記正論理回路２３ａａの負荷として動作する。定電流回路２３ａｃは、フィルタ回路２３ａの入力端子に接続された電流流入端子を有している。抵抗Ｒ６  は、フィルタ回路２３ａの出力端子と定電流回路２３ａｃの電流流出端子との間に接続されている。キャパシタＣＦ  は、フィルタ回路２３ａの出力端子と正論理回路２３ａａの出力端子との間に接続されている。ダイオードＤ１  は、フィルタ回路２３ａの出力端子にカソードが接続され、正論理回路２３ａａの出力端子にアノードが接続されている。
【００５９】
上述の各構成成分２３ａ、２３ａａ〜２３ａｃ、２３ｂ，２３ｃ，２３ｄの詳細な回路構成は後に説明するが、この第１の実施例のダイヤルパルス回路は次の様に動作する。
【００６０】
回線には、局側から端末への電源供給としての直流と、局側と端末とを結ぶ送受信号としての交流とが重畳して存在する。
【００６１】
従って、第１のスイッチ回路２３ＢのＯＮ／ＯＦＦ動作は、フィルタ回路２３ａに対し、電源供給と交流信号との、双方のＯＮ／ＯＦＦを行っている事になる。
【００６２】
負帰還回路または電圧クランプ回路２３ｄは、電圧／電流変換回路２３ｃの出力に設定値以上の電流が流れ込もうとする場合のみ制限動作を行う。
【００６３】
制御回路５０からの第１の制御信号Ｓ１  がオフ状態（”０”入力）であると、第１のスイッチ回路２３Ｂがオフ状態となる。その時、フィルタ回路２３ａは、電源電圧と信号とが共に供給されないので、その出力はゼロ電圧となる。その結果、電圧／電流変換回路２３ｃも、入力電圧ゼロに応じ出力電流ゼロとなる。その結果、ダイヤルパルス回路２３全体として電流は流れない（待機の状態）。
【００６４】
次に、制御回路５０からの第１の制御信号Ｓ１  がオン状態（”１”入力）となり、第１のスイッチ回路２３Ｂがオンした時のフィルタ回路２３ａについて説明する。
【００６５】
電源電圧と信号とが共に供給されたフィルタ回路２３ａは、本来の動作を始める。フィルタ回路２３ａ内の定電流または大抵抗回路２３ａｂは、正論理回路２３ａａの出力に一定値の直流電流を流し、および交流信号に対しては高インピーダンスとなる負荷抵抗として動作する。電源の供給を受けた正論理回路２３ａａも動作状態となる。
【００６６】
スイッチブロック回路２５からの第４の制御信号Ｓ4がオフ（"０"入力）状態では、正論理回路２３ａａの出力は低い論理レベル"Ｌ"となるので、キャパシタＣFとダイオードＤ1のアノードとの接続点とグランドとは短絡される。このときダイオードＤ1は逆バイアスとなるので、ダイオードＤ1は等価的にオープン状態となる。したがって、フィルタ回路２３ａは、定電流回路２３ａｃと抵抗Ｒ6との直列回路と、キャパシタＣFとで構成するローパスフィルタとなる。
【００６７】
一方、スイッチブロック回路２５からの第４の制御信号Ｓ4がオン状態（"１"入力）では、正論理回路２３ａａの出力は高い論理レベル"Ｈ"となるので、キャパシタＣFとダイオードＤ1のアノードとの接続点は、グランドから開放される。すなわち、キャパシタＣFのグランド側端子は浮きの状態になる。すると、定電流または大抵抗回路２３ａｂを流れる電流がダイオードＤ1を通りフィルタ回路２３ａの出力端子に流れるので、キャパシタＣFの端子間は、ダイオードＤ1の順バイアスインピーダンスにより短絡される。その結果、フィルタ回路２３ａの入出力間に、定電流回路２３ａｃと抵抗Ｒ6との直列回路と、定電流または大抵抗回路２３ａｂとダイオードＤ1との直列回路とが、並列接続される回路となるので、このフィルタ回路２３ａは、広帯域特性となる。
【００６８】
前記フィルタ回路２３ａの２つの動作（ローパス特性および広帯域特性）を前提に、ダイヤルパルス回路としての動作を説明する。
【００６９】
第４の制御信号Ｓ4がオフ状態（"０"入力）でフィルタ回路２３ａがローパスフィルタ特性となっており、かつ、制御回路５０からの第１の制御信号Ｓ1がオン状態（"１"入力）で第１のスイッチ回路２３Ｂがオンとなっている場合を説明する。
【００７０】
電圧／電流変換回路２３ｃの入力点には、定電流回路２３ａｃ、抵抗Ｒ６  を通り直流バイアスが供給される。この時、回線間の電圧が十分に高ければ、定電流回路２３ａｃで制限される定電流が電圧／電流変換回路２３ｃの入力点に流れ込む。これに応じ、電圧／電流変換回路２３ｃは大きな出力電流Ｉｏを流そうとする。そうすると、負帰還回路またはクランプ回路２３ｄが作動して、電圧／電流変換回路２３ｃの出力電流Ｉｏを一定値（オフフック信号電流）に保つように動作する。この状態で回線間電圧が微小変化（交流信号が重畳）した場合、前記の負帰還またはクランプ動作により回線間電流は変化せず、かつ、ダイヤルパルス回路２３あるいはインピーダンス回路２３Ａは重畳交流信号に対する高いインピーダンスとなる。
【００７１】
この状態で回線間電圧を下げていくと、定電流回路２３ａｃの端子間電圧がまず下がり、やがて定電流回路２３ａｃが定電流を維持できない飽和動作領域に入り、定電流回路２３ａｃの電流値が下がり始める。負帰還回路またはクランプ回路２３ｄが十分なる動作をしている回線間電圧領域内ならば、回線電圧を下げない前記場合より若干劣化する。しかし、基本的に前記動作により電圧／電流変換回路２３ｃの出力電流Ｉｏは一定値（オフフック信号電流）に保たれ、かつ、ダイヤルパルス発生回路２３あるいはインピーダンス回路２３Ａは、重畳交流信号に対する高インピーダンスを維持できる。
【００７２】
更に回線間電圧を下げていくと、負帰還回路またはクランプ回路２３ｄも動作できない（カットオフ）領域に入る。この電圧領域においては；
（１）定電流回路２３ａｃは短絡状態であり、回線間の直流電圧変化が、電圧／電流変換回路２３ｃの入力の電圧変化に直接現れ、回線間の直流電圧にほぼ比例する形の直流変化が、ダイヤルパルス回路電流に生じ、オフフック信号発生およびダイヤルパルス回路端子間は低い直流抵抗値を示す。
【００７３】
（２）一方、回線間の交流電圧に対しては、抵抗Ｒ6とキャパシタＣFとがローパスフィルタ動作するので、電圧／電流変換回路２３ｃの交流入力電圧が減衰し、電圧／電流変換回路２３ｃの交流出力電流は、周波数が高まるに伴い、回線間印加電圧よりほぼ９０度位相が遅れ小さなレベルとなっていく（直流電流は流れる疑似インダクタンス）。よってダイヤルパルス回路２３あるいはインピーダンス回路２３Ａの端子間交流インピーダンスは、抵抗Ｒ6とキャパシタＣFと、電圧／電流変換回路２３ｃとで構成する疑似インダクタンスと、定電流回路または大抵抗回路２３ａｂと、正論理回路２３ａａの電源を見込むインピーダンス（定電流または大抵抗となる）とが並列接続されたものとなり、大インピーダンスを確保できる。
【００７４】
以上の説明から理解できるように、スイッチブロック回路２５からの第４の制御信号Ｓ4がオフ状態（"０"入力）で、フィルタ回路２３ａがローパスフィルタ特性となっており、制御回路５０からの第１の制御信号Ｓ1がオン状態（"１"入力）で、第１のスイッチ回路２３Ｂがオンの場合のダイヤルパルス回路は、直流オン、端子間の交流インピーダンス大、のオフフック状態を実現している（オフフック信号の発生）。
【００７５】
次に、第４の制御信号Ｓ４  がオン状態（”１”入力）で、フィルタ回路２３ａが広帯域特性となっており、制御回路５０からの第１の制御信号Ｓ１  がオン状態（”１”入力）で、第１のスイッチ回路２３Ｂがオンとなっている場合を説明する。
【００７６】
この場合は定電流回路２３ａｃと抵抗Ｒ６  との直列回路と、定電流または大抵抗回路２３ａｂとダイオードＤ１  との直列回路とが、並列接続されていて、かつこれらが、回線入力（＋電源）端子と電圧／電流変換回路２３ｃの入力端子との間に接続されている形なので、回線間電圧レベルに応じた直流的な動作の説明は、並列接続した定電流回路を、１つの定電流回路と考えれば、上述のオフフック信号発生のケースとほぼ同じであるので、省略する。
【００７７】
制御回路５０からの第１の制御信号Ｓ1により第１のスイッチ回路２３ＢをＯＮ／ＯＦＦさせ、ダイヤルパルス回路全体の電流をスイッチングできる。ここで第４の制御信号Ｓ4がオン状態（"１"入力）の時、キャパシタＣFはダイオードＤ1で短絡され、上記スイッチング動作の障害となる充放電を生じない、従って速いスイッチングが可能となる。したがって、きれいなダイヤルパルスが発生できる。
【００７８】
以上、本提案のダイヤルパルス回路は、第４の制御信号Ｓ４  と、第１の制御信号Ｓ１  とを組み合わせる事により、オフフック信号としての直流電流を流すことと、オフフック時の交流信号に対する高インピーダンスと、ダイヤルパルス発生時の該直流電流に対する高速スイッチングとを満足でき、オフフック信号とダイヤルパルス信号とを発生できる。
【００７９】
次に、図３に示した第１の実施例のダイヤルパルス回路を実現する詳細な回路例について説明する。
【００８０】
図４は第１の実施例のダイヤルパルス回路の第１の詳細回路例を示した図である。この図４の第１の詳細回路例の場合、第１のスイッチ回路２３Ｂは、コレクタが＋電源端子に接続されかつ入力端子に第１の制御信号Ｓ1が入力されるフォトカプラＰＣと、コレクタが＋電源端子に接続されベースがフォトカプラのエミッタに接続されエミッタがフィルタ回路２３ａの入力端子に接続されたトランジスタＱ6と、一端がトランジスタＱ6のベースに接続され他端がフィルタ回路２３ａの入力端子に接続された抵抗Ｒ9とで構成してある。また、電圧／電流変換回路２３ｃを、ダーリントン接続したトランジスタＱ3、Ｑ4、Ｑ5と、抵抗Ｒ1〜Ｒ5とで構成してある。ただし、トランジスタＱ3のベースをフィルタ回路２３ａの出力端子と接続してある。また、負帰還または電圧クランプ回路２３ｄを、ダイオードＤ2〜Ｄ5を直列接続した電圧クランプ回路（ダイオード列の代わりにツェナーダイオードＤzを用いても良い）で構成してある。また、フィルタ回路２３ａの正論理回路２３ａａを、ベースに第４の制御信号Ｓ4が入力されエミッタが−電源端子に接続されたトランジスタＱ1と、ベースがトランジスタＱ1のコレクタに接続されエミッタが−電源端子に接続されたトランジスタＱ2と、トランジスタＱ1のコレクタとフィルタ回路２３ａの入力端子との間に接続された抵抗Ｒ8とで構成してある。すなわち、２段のＮＯＴ回路で正論理回路２３ａａを構成してある。また定電流回路または大抵抗回路２３ａｂを抵抗Ｒ7で構成し、定電流回路２３ａｃはローパスフィルタの一構成成分である抵抗Ｒ6で兼ねている。なお、この定電流回路２３ａｃを別途に設ける場合の具体的な回路例として例えば図１２に示した、トランジスタＱ9〜Ｑ12とＲ7とで構成される定電流回路２３ａｆが挙げられる。
【００８１】
なおこの図４に示したダイヤルパルス回路においてＳ３１、Ｓ３２は、それぞれこの発明でいう第３の制御信号Ｓ３  である（以下の他の例のダイヤルパルスにおいて同じ）。ただしＳ３１、Ｓ３２いずれも電圧形式で出力される第３の制御信号である。しかもＳ３１とＳ３２とはレベルが異なる電圧出力の信号である。これら信号はスイッチブロック回路２５の回路形式に応じ使い分けされる（後述する）。
【００８２】
また図５は第１の実施例のダイヤルパルス回路の第２の詳細回路例を示した図である。この図５の回路では、電圧／電流変換回路２３ｃを、ダーリントン接続したトランジスタＱ３  、Ｑ４  、Ｑ５  と、抵抗Ｒ１  〜Ｒ５  と、トランジスタＱ４  のエミッタにアノードが接続され抵抗Ｒ２  にカソードが接続されたダイオードＤ２  とで構成してある。また、負帰還または電圧クランプ回路２３ｄを、トランジスタＱ７  からなる負帰還回路で構成してある。それ以外は、図４の回路と同様の構成としてある。
【００８３】
１−２−２．第２の実施例のダイヤルパルス回路（請求項３または４に記載の回路）
図６は第２の実施例のダイヤルパルス回路の１つの回路構成例（請求項３の回路の例）を示した図である。第２の実施例のダイヤルパルス回路の第１の実施例（図３）との相違点は、フィルタ回路２３ａの構成を違えた点である。
【００８４】
この場合のフィルタ回路２３ａは、フィルタ回路２３ａの入力端子にコモン端子ＣＯＭを接続し、入力端子と第１及び第２の電流出力端子とを持つ電流ミラー回路２３ａｄと、スイッチブロック回路２５からの第４の制御信号Ｓ4を受ける入力端子を持ちダイヤルパルス回路のグランドにグランドを接続し前記電流ミラー回路２３ａｄの第１及び第２の電流出力を初段及び次段回路の負荷として用いるＮＯＴ回路２段で構成する正論理回路２３ａｅと、電流ミラー回路２３ａｄの入力端子に電流流入端子を接続する定電流回路２３ａｆと、フィルタ回路２３ａの出力端子と前記定電流回路２３ａｆの電流流出端子との間に接続する抵抗Ｒ6と、フィルタ回路２３ａの出力端子と前記正論理回路２３ａｅの出力との間に接続するキャパシタＣFと、フィルタ回路２３ａの出力端子にカソードを接続し前記正論理回路２３ａｅの出力端子にアノードを接続するダイオードＤ1と、より構成してある。
【００８５】
この図６に示した第２の実施例のダイヤルパルス回路は、結局、上述した第１の実施例のダイヤルパルス回路（図３）の構成を次のように変更したものといえる。図３に示した第１の実施例のダイヤルパルス回路において、フィルタ回路２３ａ内の正論理回路２３ａａが初段負荷として定電流回路を用いかつＮＯＴ回路２段で構成されていると考え、そして定電流又は高抵抗回路２３ａｂと、定電流回路２３ａｃとあわせて考えると、第１の実施例のダイヤルパルス回路では、電源をＯＮ／ＯＦＦする３つの定電流回路が存在する。これら３つの定電流回路のうちの何れか１回路分を基準定電流回路として電流ミラー回路２３ａｄの入力に接続し、他の２回路分については前記電流ミラー回路の出力を使う構成とすると、前記３つの定電流回路と等価になる。そこでこの図６の例では、定電流回路２３ａｆ（図３の例では定電流回路２３ａｃ）を基準定電流回路としこれを電流ミラー回路２３ａｄの入力に接続し、かつ、同電流ミラー回路２３ａｄの出力を用いて他の定電流回路を実現する回路とすることで、図６に示した第２の実施例のダイヤルパルス回路を構成している。
【００８６】
また図７は第２の実施例のダイヤルパルス回路のさらに他の回路構成例（請求項４の回路の一例）を示した図である。この図７の回路は図６に示した定電流回路２３ａｆを正論理回路２３ａｅの初段負荷に用い、しかも、正論理回路２３ａｅを基準電流として電流ミラー回路２３ａｄの入力端子に接続し、しかも、同電流ミラー回路２３ａｄの出力端子を用いて他の定電流分を実現した回路例である。なお、定電流回路２３ａｆを正論理回路２３ａｅの出力負荷（次段負荷）に用い、しかも、定電流回路２３ａｆを基準定電流として電流ミラー回路２３ａｄの入力端子に接続し、しかも、同電流ミラー回路２３ａｄの出力を他の定電流分として構成する事も可能である。
【００８７】
この図７の第２の実施例のダイヤルパルス回路（その２）では、電流ミラー回路を用いる事により、第１の実施例のダイヤルパルス回路（図３）に比べ少ない部品数で回路を構成できる。
【００８８】
なおこれら第２の実施例のダイヤルパルス回路は、第１の実施例の回路（図３）に対し定電流回路部を変更しただけであるので、動作は第１の実施例の回路と同様である。そこで、第２の実施例のダイヤルパルス回路の動作の説明は省略する。
【００８９】
次に、図６を用いて説明した第２の実施例のダイヤルパルス回路の第１の回路例の詳細な回路構成例を図８〜図１１にそれぞれ示す。
【００９０】
図８および図９にそれぞれ示した第１および第２の詳細回路例は、トランジスタＱ７〜Ｑ９で電流ミラー回路２３ａｄを構成し、Ｒ６  を高抵抗として定電流回路２３ａｆを兼務した回路例である。それ以外は図８の回路については図４と同様の構成としてあり、図９の回路については図５と同様の構成としてある。
【００９１】
また図１０および図１１にそれぞれ示した第３および第４の詳細回路例は、トランジスタＱ６、Ｑ７、Ｑ９で電流ミラー回路２３ａｄを構成し、抵抗Ｒ７と、トランジスタＱ８〜Ｑ１１で定電流回路２３ａｆを構成した回路例である。それ以外は、基本的には、図１０の回路については図４と同様の構成としてあり、図１１の回路については図５と同様の構成としてある。
【００９２】
また、図７を用いて説明した第２の実施例のダイヤルパルス回路の第２の回路例の詳細な回路構成例を図１２、図１３にそれぞれ示す。
【００９３】
図１２および図１３にそれぞれ示した第１および第２の詳細回路例は、トランジスタＱ６〜Ｑ８で電流ミラー回路２３ａｄを構成し、抵抗Ｒ７とトランジスタＱ９〜Ｑ１２とで、正論理回路２３ａｅの初段負荷としての定電流回路２３ａｆを構成した回路例である。それ以外は、基本的には、図１２の回路については図４と同様の構成としてあり、図１３の回路については図５と同様の構成としてある。
【００９４】
ここで、図１０〜図１３の各回路例では、基準定電流回路２３ａｆを省略せず（実用的には、高抵抗で代用も可）に組み込んである為、回線間の電圧が高くなっても第１のスイッチ回路２３Ｂに流れる電流が増加しない（定電流が確保される）ので、第１のスイッチ回路２３Ｂのバッファトランジスタ（図４、図５、図８、図９に示したトランジスタＱ６  ）は不要であり削除できる。
【００９５】
１−２−３．第３の実施例のダイヤルパルス回路（請求項５に記載の回路）
図１４はダイヤルパルス回路の第３の実施例を示した図である。図７の回路にこの第３の実施例の考えを適用した回路例で、しかも、−電源端子をグランドに、＋電源端子を回線入力端子として動作する回路例を示したものである。ただし、このダイヤルパルス回路のダイオード極性、電流方向等を逆にすれば、＋電源端子をグランドとして、動作させることも可能である。
【００９６】
上述した第２の実施例のダイヤルパルス回路では、電流ミラー回路２３ａｄのコモン端子の電流をＯＮ／ＯＦＦしていた。しかし電流ミラー回路は、入力端子の電流をＯＮ／ＯＦＦして、出力端子とコモン端子ＣＯＭの電流をＯＮ／ＯＦＦ制御するように動作させる事もできる。またそうした方が、小さい電流のＯＮ／ＯＦＦで全体の電流をＯＮ／ＯＦＦでき、スイッチ系（ここでは第１のスイッチ回路２３Ｂ）を小形化できる。そこで、この第３の実施例のダイヤルパルス回路では、電流ミラー回路２３ａｄの入力端子に接続される回路系内のかつ該入力端子に入力される電流をＯＮ／ＯＦＦすることが出来る任意の位置に、第１のスイッチ回路２３Ｂを設ける構成をとる。以下、詳細に説明する。
【００９７】
この図１４に示したこの第３の実施例のダイヤルパルス回路は、＋電源端子に入力端子を接続するフィルタ回路２３ａと、制御回路５０よりの第１の制御信号Ｓ１  を受けてフィルタ回路２３ａ内の電流ミラー回路２３ａｄの入力とフィルタ回路２３ａ内の正論理回路２３ａｅの初段負荷としての定電流回路２３ａｆとの間をＯＮ／ＯＦＦする第１のスイッチ回路２３Ｂと、既に説明した電圧／電流変換回路２３ｃと、既に説明した負帰還回路または電圧クランプ回路２３ｄとより構成する。なお、この図１４の回路例では第１のスイッチ回路２３Ｂは、電流ミラー回路２３ａｄと定電流回路２３ａｆとの間に設けているが、その代わりに、第１のスイッチ回路２３Ｂを、定電流回路２３ａｆの電流出力端子と正論理回路２３ａｅの初段負荷接続端子との間に設けても良い（図１６参照）。また、この第３の実施例の考えは図６の回路に適用しても良い。すなわち、図６では第１のスイッチ回路２３Ｂを＋電源端子とフィルタ回路２３ａの入力端子との間に設けているが、＋電源端子とフィルタ回路２３ａの入力端子とを直接接続し、かつ、第１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄと定電流回路２３ａｆとの間、または定電流回路２３ａｆと抵抗Ｒ６  との間、または抵抗Ｒ６  とフィルタ回路２３ａの出力端子との間に設けても良い。
【００９８】
この第３の実施例のダイヤルパルス回路は、第２の実施例のダイヤルパルス回路に対し、電流をＯＮ／ＯＦＦする駆動点を変更しただけであるので、動作自体は第２の実施例と同様である。そこでここでは動作の説明は省略する。
【００９９】
この第３の実施例のダイヤルパルス回路の第１および第２の詳細回路例を図１５および図１６にそれぞれ示す。図１５の回路例は、図１２の回路例に対し、第１のスイッチ回路２３ｂとしてのフォトカプラＰＣの位置を電流ミラー回路２３ａｄと定電流回路２３ａｆとの間に変更し、かつ、電流ミラー回路２３ａｄのコモン端子を＋電源端子に接続するように変更したものである。図１６の回路例は、図１３の回路例に対し、第１のスイッチ回路２３ｂとしてのフォトカプラＰＣの位置を定電流回路２３ａｆと正論理回路２３ａｅのトランジスタＱ1との間に変更し、かつ、電流ミラー回路２３ａｄのコモン端子を＋電源端子に接続するように変更したものである。
【０１００】
この第３の実施例のダイヤルパルス回路によれば、第２の実施例に比べて第１のスイッチ回路２３Ｂは動作電流の少ないもので済むので、その分、第１のスイッチ回路２３Ｂを小形化できる。
【０１０１】
１−２−４．第４の実施例のダイヤルパルス回路
上述した第１〜第３の実施例のダイヤルパルス回路についての説明から理解できるように、この第１の実施の形態のダイヤルパルス回路２３は、内蔵するフィルタ回路２３ａ内のキャパシタＣFのグランド側端子をグランドに接続するか、浮きの状態にするかで、該フィルタ回路２３ａの特性を変えることができる回路であった。
【０１０２】
すなわち、このダイヤルパルス回路２３は、キャパシタＣFのグランド側端子をグランドに接続することで、フィルタ回路２３ａをインダクタンス性を持つ状態にでき、キャパシタＣFのグランド側端子を浮きの状態にすることで、フィルタ回路２３ａを無インダクタンス性の状態にできる回路であった。
【０１０３】
しかも、このダイヤルパルス回路２３は、通信端末がオフフック状態にある時は、フィルタ回路２３ａを、インダクタンス性を有した状態にし、また、通信端末がダイヤルパルスを発生する時は、フィルタ回路２３ａを、無インダクタンス性を有した状態にする。
【０１０４】
したがって、通信端末がダイヤルパルスを発生する場合は、このダイヤルパルス回路２３は、キャパシタＣFのグランド側端子を接地の状態から浮きの状態に切り換えて、フィルタ回路２３ａを無インダクタンス性を有した状態にする。そしてその後に、第１のスイッチ回路２３Ｂをダイヤル番号に応じた回数オフ／オンする。
【０１０５】
しかしながら、上述した第１〜第３のダイヤルパルス回路では、キャパシタＣFのグランド側端子を接地の状態から浮きの状態に切り換えたつもりでも、キャパシタＣFに充電されていた電荷が放電しきらないうちにダイヤルパルス発生動作（すなわち第１のスイッチ回路２３Ｂをオフ／オンさせる動作）を行なうと、キャパシタＣFに残っている電荷（残留電荷）によって生じている電圧が原因で、キャパシタＣFのグランド側端子の電位がグランド電位以下になる時間帯が生じる。
【０１０６】
半導体素子で構成する正論理回路は、一般的にグランド電位以下では正論理回路出力のオフが保証されないため、キャパシタＣFの両端の電位がグランド電位以下の低電位を基準とする電位にクランプされる。このため、電圧／電流変換回路２３ｃの入力電位もプラスの電位にクランプされグランド電位に到達できない。そのため該電圧／電流変換回路２３ｃの出力電流が残るためダイヤルパルス出力が不正常となる場合が生じる。
【０１０７】
そこで、この第４の実施例のダイヤルパルス回路では、キャパシタＣＦ  に、並列に、以下に説明するような放電回路を、付加する。
【０１０８】
図１７（Ａ）は、この第４の実施例のダイヤルパルス回路の１構成例を示した図である。ちょうど、図３を用いて説明したダイヤルパルス回路に、この第４の実施例の特徴である放電回路２３ａｇを付加した図である。
【０１０９】
この放電回路２３ａｇの場合、第４の制御信号Ｓ4が、オン状態（ハイレベル）とされた時、キャパシタＣFの電荷を放電させるよう動作する回路である。
【０１１０】
このように動作をする回路であれば、この放電回路２３ａｇの回路構成は、特に限定されない。図示は省略するが、例えば、ノーマリオフ型のスイッチ素子であって、第４の制御信号Ｓ４  がハイレベルとなった時にオンするスイッチ素子と、これに直列接続された放電用抵抗手段とを具えた回路は、放電回路２３ａｇの１構成例として挙げることができる。
【０１１１】
また、図１７（Ｂ）は、他の放電回路２３ａｈの例を示す。この放電回路２３ａｈは、第４の制御信号Ｓ4の入力状態にかかわらず、キャパシタＣFのグランド側端子の電位がフィルタ回路２３ａのグランド電位に比べて設定電位差以上低くなった時に導通状態になる回路である。
【０１１２】
この放電回路２３ａｈの具体的な回路例を図１７（Ｃ）に示す。この図１７（Ｃ）に示した放電回路２３ａｈは、ダイオードＤと、ＮＰＮトランジスタＴｒ１  と、ＰＮＰトランジスタＴｒ２  とを具えている。
【０１１３】
これらダイオードＤ、トランジスタＴｒ1，Ｔｒ2の接続は次の様になっている。ダイオードＤのカソードを、キャパシタＣFのグランド側端子と接続してあり、アノードを、ＮＰＮトランジスタＴｒ1のエミッタと接続してある。また、このＮＰＮトランジスタＴｒ1のコレクタを、ＰＮＰトランジスタＴｒ2のベースと接続してある。また、このＰＮＰトランジスタＴｒ2のエミッタを、キャパシタＣFの他方の端子（グランド側端子とは反対の端子）と接続してある。また、このＮＰＮトランジスタＴｒ1のベースおよびＰＮＰトランジスタＴｒ2のコレクタを、フィルタ回路２３ａのグランド（図中−記号を付したライン）とそれぞれ接続してある。
【０１１４】
この放電回路２３ａｈは、キャパシタＣFのグランド側端子の電位が、フィルタ回路２３ａのグランドの電位に対して、ＮＰＮトランジスタＴｒ1のベース・エミッタ間に構成されるダイオードとダイオードＤとの順方向電圧分より低くなると、オン状態になって、キャパシタＣFの電荷を放電させる。
【０１１５】
この第４の実施例のダイヤルパルス回路は、キャパシタＣFのグランド側端子を浮きの状態にした時、キャパシタＣFの残留電荷を、放電回路２３ａｇまたは２３ａｈを介して速やかに放電する。したがって、ダイヤルパルス発生時に、キャパシタＣFの残留電荷の影響をなくせるので、誤ったダイヤルパルスが発生されるのを防止することができる。
【０１１６】
なお、この第４の実施例では、図３のダイヤルパルス回路に、放電回路２３ａｇまたは２３ａｈを付加した例を説明したが、放電回路を付加するという思想は、図６や図７を用いて説明した第２の実施例のダイヤルパルス回路、図１４を用いて説明した第３の実施例のダイヤルパルス回路それぞれに対しても、同様に適用することができる。
【０１１７】
１−２−５．第５の実施例のダイヤルパルス回路
上述の第４の実施例のダイヤルパルス回路では、放電回路を設けたので、ダイヤルパルス発生に当たりキャパシタＣFの残留電荷を先ず放電させることができる。そのため、誤ダイヤルパルスが発生される危険を低減できる。
【０１１８】
ところで、ダイヤルパルスを発生し終えた後は、キャパシタＣＦ  の端子間電圧はゼロに近い。したがって、ダイヤルパルスを発生し終えた後に、キャパシタＣＦ  のグランド側端子をフィルタ回路２３ａのグランドに接続して通話可能状態を形成する場合、何の手当もしないと、キャパシタＣＦ  にある程度の電荷が充電されるまで、電圧／電流変換回路２３ｃの入力電圧は低い値に保たれる。このように入力電圧が低い状態であると、電圧／電流変換回路２３ｃの出力電流が、オフフック状態に相当する電流値ではなく、オンフック状態に相当する電流値になる時間帯が生じる。電圧／電流変換回路２３ｃの出力電流が、オンフック状態に相当する電流値になっている時間が長いと、交換機は、通信中断と判断してしまい、回線接続を解除してしまう。すると、通話を希望しているにもかかわらず、通話ができない。
【０１１９】
これを回避するには、キャパシタＣＦ  の充電時間を短縮して、上記のオンフック状態が実質的に形成されないようにするか、または、上記のオンフック状態が形成される時間を交換機に通信中断と判断されない程度に短縮するのが良い。
【０１２０】
そこで、この第５の実施例のダイヤルパルス回路は、図１８（Ａ）に示した様に、入力端子Ｖｉ３およびグランド端子ＧＮＤ１を有した２端子型の電圧クランプ回路であって、これら入力端子およびグランド端子間の電圧が設定電圧以上になると、これら入力端子およびグランド端子間が導通状態になり、かつ、これら端子間の電圧を設定電圧にクランプする電圧クランプ回路２３ａｉを具える。
【０１２１】
この電圧クランプ回路２３ａｉは、入力端子Ｖｉ３を、フィルタ回路２３ａの電圧入力端子Ｉに接続し、グランド端子ＧＮＤ１を、電圧／電流変換回路２３ｃの入力端子に接続してある。
【０１２２】
なお、この電圧クランプ回路２３ａｉの上記の設定電圧は、通話信号やＭＯＤＥＭ信号等の交流信号を用いた通信時に、この電圧クランプ回路２３ａｉが導通状態にならない電圧にする。
【０１２３】
この電圧クランプ回路２３ａｉは、例えばツェナーダイオードＺＤにより構成出来る。その場合、図１８（Ｂ）に示した様に、ツェナーダイオードＺＤのカソードをフィルタ回路２３ａの電圧入力端子Ｉに接続し、かつ、アノードを電圧／電流変換回路２３ｃの入力端子に接続する。
【０１２４】
次に、図１８に示したダイヤルパルス回路の、主に電圧クランプ回路２３ａｉに関連する動作について、説明する。
【０１２５】
第１のスイッチ回路２３Ｂをオン状態（オフフック電流が流れる状態）としておき、第４の制御信号Ｓ4をハイレベルからローレベルにすると（キャパシタＣFのグランド側端子を浮き状態から接地状態にすると）、該キャパシタＣFに充電電流が流れる。
【０１２６】
この充電中は、電圧／電流変換回路２３ｃの入力電圧は低いため、電圧／電流変換回路２３ｃの出力電流Ｉ0は低い値になる。このように電流Ｉ0が低下すると、回線間電圧が上昇するので、フィルタ回路２３ａの電圧入力端子Ｉ（したがって電圧クランプ回路２３ａｉの入力端子Ｖi3）の電位は上昇する。一方、電圧クランプ回路２３ａｉのグランド端子ＧＮＤ１の電位は、キャパシタＣFによって上昇を抑えられている。これらのため、電圧クランプ回路２３ａｉの端子間電圧、すなわち入力端子Ｖi3とグランド端子ＧＮＤ１との間の電圧は上昇する。そして、電圧クランプ回路２３ａｉの端子間電圧が、この電圧クランプ回路に予め設定されている設定電圧以上になると、この電圧クランプ回路２３ａｉは導通状態になる。然も、電圧クランプ回路２３ａｉは、フィルタ回路２３ａの入出力端子間の電圧を、この設定電圧にクランプする。
【０１２７】
電圧クランプ回路２３ａｉの端子間電圧が上記の設定電圧以上の間、第１のスイッチ回路２３Ｂ、電圧クランプ回路２３ａｉおよび正論理回路２３ａａで構成される直列回路の抵抗を介して、キャパシタＣＦ  に電流が流れる。したがって、電圧クランプ回路２３ａｉの端子間電圧が上記の設定電圧以上の間、キャパシタＣＦ  は、フィルタ回路２３ａを流れる電流と、電圧クランプ回路２３ａｉを流れる電流とによって充電される。また、電圧クランプ回路２３ａｉと正論理回路２３ａａの直列回路での抵抗は、フィルタ回路２３ａの入出力端子間での抵抗より充分に低い。そのため、キャパシタＣＦ  は大きな電流で充電されるので、キャパシタＣＦ  の充電時間は、電圧クランプ回路２３ａｉを設けない場合に比べて、短縮される。したがって、オフフック時に、オンフック状態が形成されるのを実質的に防止できる。または、オフフック時にオンフック状態が形成される時間を交換機に通信中断と判断されない程度に短縮できる。
【０１２８】
なお、この電圧クランプ回路２３ａｉが導通状態になった時の電圧／電流変換回路２３ｃの入力電圧は、第１のスイッチ回路２３Ｂおよび電圧クランプ回路２３ａｉで構成される回路部分の抵抗と、正論理回路２３ａａの抵抗との比で、ほぼ決まる。したがって、第１のスイッチ回路２３Ｂおよび電圧クランプ回路２３ａｉで構成される回路部分の抵抗を、正論理回路２３ａａの抵抗に比べて充分低くなるように回路を設計しておく方が、電圧クランプ回路２３ａｉが導通状態になった時の電圧／電流変換回路２３ｃの入力電圧の低下を少なくできる。これは、オフフック電流を維持する点で好ましい。
【０１２９】
なお、この第５の実施例では、図３のダイヤルパルス回路に、電圧クランプ回路を付加した例を説明したが、電圧クランプ回路を付加するという思想は、図６や図７を用いて説明した第２の実施例のダイヤルパルス回路、図１７を用いて説明した第４の実施例のダイヤルパルス回路など、第１のスイッチ回路２３Ｂが電源とフィルタ回路２３ａの電圧入力端子との間に設けられている回路に対して、同様に適用することができる。
【０１３０】
１−２−６．第６の実施例のダイヤルパルス回路
上述の第５の実施例のダイヤルパルス回路では、電圧クランプ回路として、２端子型の電圧クランプ回路２３ａｉを用いていた。そのため、電圧クランプ回路２３ａｉが導通状態になってキャパシタＣFを充電する時の電流は、第１のスイッチ回路２３Ｂにも同様に流れる。
【０１３１】
したがって、この充電電流が大きい場合、制御系の制御信号電流が大電流を要求されることになる。ノーリンギング通信等では、制御系の電源としてバッテリを用いる場合も多く、バッテリ寿命が短くなる不具合が生じる。
【０１３２】
この第６の実施例では、第１のスイッチ回路２３Ｂの大型化を防止できるダイヤルパルス回路を提案する。
【０１３３】
そのため、この第６の実施例のダイヤルパルス回路では、電圧クランプ回路として電流バッファ機能を有した電圧クランプ回路を用いる。
【０１３４】
図１９（Ａ）は、この第６の実施例のダイヤルパルス回路の１構成例を示した図、図１９（Ｂ）は電流バッファ機能を有した電圧クランプ回路２３ａｊの具体的な回路例を説明する図である。
【０１３５】
この第６の実施例のダイヤルパルス回路は、図１９（Ａ）に示した様に、入力端子Ｖｉ３、グランド端子ＧＮＤ１およびバッファ電流端子ＩＯ２を有した電圧クランプ回路２３ａｊであって、これら入力端子およびグランド端子間電圧が設定電圧以上になると、バッファ電流端子ＩＯ２およびグランド端子ＧＮＤ１間が導通状態になり、然も、入力端子およびグランド端子間電圧を前記設定電圧にクランプする電圧クランプ回路２３ａｊを具える。
【０１３６】
この電圧クランプ回路２３ａｊの入力端子Ｖｉ３を、フィルタ回路２３ａの電圧入力端子Ｉに接続し、そのグランド端子ＧＮＤ１を、電圧／電流変換回路２３ｃの入力端子に接続し、そのバッファ電流端子ＩＯ２を、全波整回路２１の正端子（図１参照）と接続してある。
【０１３７】
なお、この電圧クランプ回路２３ａｊの上記の設定電圧は、通話信号やＭＯＤＥＭ信号等の交流信号を用いた通信時に、この電圧クランプ回路２３ａｊが導通状態にならない電圧にする。
【０１３８】
この電圧クランプ回路２３ａｊは、例えば図１９（Ｂ）に示した様に、ツェナーダイオードＺＤとＮＰＮトランジスタＴｒとで構成出来る。すなわち、カソードがフィルタ回路２３ａの電圧入力端子Ｉに接続され、かつ、アノードがＮＰＮトランジスタＴｒのベースに接続されたツェナーダイオードＺＤと、コレクタが全波整流回路２１（図１参照）の正端子に接続され、かつ、エミッタが電圧／電流変換回路２３ｃの入力端子に接続された、ＮＰＮトランジスタＴｒとで、この電圧クランプ回路２３ａｊを構成できる。
【０１３９】
次に、この図１９に示した第６の実施例のダイヤルパルス回路の、主に電圧クランプ回路２３ａｊに関連する動作について、説明する。
【０１４０】
第１のスイッチ回路２３Ｂをオン状態（オフフック電流が流れる状態）としておき、第４の制御信号Ｓ4をハイレベルからローレベルにすると（キャパシタＣFのグランド側端子を浮き状態から接地状態にすると）、該キャパシタＣFに充電電流が流れる。
【０１４１】
この充電中は、上記の第５の実施例と同様の現象がこのダイヤルパルス回路で生じる。すなわち、電圧／電流変換回路２３ｃの入力電圧は低いため、電圧／電流変換回路２３ｃの出力電流Ｉ0は低い値になる。このように電流Ｉ0が低下すると、回線間電圧が上昇するので、フィルタ回路２３ａの電圧入力端子Ｉ（したがって電圧クランプ回路２３ａｊの入力端子Ｖi3）の電位は上昇する。一方、電圧クランプ回路２３ａｊのグランド端子ＧＮＤ１の電位はキャパシタＣFによって上昇を抑えられている。これらのため、電圧クランプ回路２３ａｊの端子間電圧が上昇する。そして、電圧クランプ回路２３ａｊの端子間電圧が、この電圧クランプ回路に予め設定されている設定電圧以上になると、この電圧クランプ回路２３ａｊのバッファ電流端子Ｉ02とグランド端子ＧＮＤ１との間は導通状態になる。然も電圧クランプ回路２３ａｊは、フィルタ回路２３ａの入出力端子間の電圧を、上記の設定電圧にクランプする。
【０１４２】
電圧クランプ回路２３ａｊが導通状態の間、全波整流回路２１の正端子から、電圧クランプ回路２３ａｊのバッファ電流端子ＩＯ２およびグランド端子ＧＮＤ１を経る回路部分と、正論理回路２３ａａとで構成される直列回路での抵抗を介して、キャパシタＣＦ  に電流が流れる。したがって、電圧クランプ回路２３ａｊの端子間電圧が上記の設定電圧以上の間、キャパシタＣＦ  は、フィルタ回路２３ａを流れる電流と、電圧クランプ回路２３ａｊを流れる電流とによって充電される。また、電圧クランプ回路２３ａｊと正論理回路２３ａａとの直列回路での抵抗は、フィルタ回路２３ａの入出力間での抵抗より充分に低い。そのため、キャパシタＣＦ  は大きな電流で充電されるので、キャパシタＣＦ  の充電時間は、電圧クランプ回路２３ａｊを設けない場合に比べて、短縮される。したがって、オフフック時に、オンフック状態が形成されるのを実質的に防止できる。または、オフフック時に、オンフック状態が形成される時間を交換機に通信中断と判断されない程度に短くできる。
【０１４３】
さらにこの第６の実施例のダイヤルパルス回路の場合、電圧クランプ回路２３ａｊを介しキャパシタＣＦ  に供給される充電電流は、全波整流回路２１の正端子から、電圧クランプ回路２３ａｊのバッファ電流端子ＩＯ２およびグランド端子ＧＮＤ１を経てキャパシタＣＦ  に流れるのみで、第１のスイッチ回路２３Ｂには、流れない。すなわち、第１のスイッチ回路２３Ｂには、上記の過渡的な充電電流は流れず、該充電電流に比べて小さな電流が流れる。そのため、第１のスイッチ回路２３Ｂは耐電流性の低い回路で済む。したがって、制御系の電流負荷を軽くできる。
【０１４４】
なお、この電圧クランプ回路２３ａｊが導通状態になった時の電圧／電流変換回路２３ｃの入力電圧は、電圧クランプ回路２３ａｊのバッファ電流端子ＩＯ２およびグランド端子間の抵抗と、正論理回路２３ａａの抵抗との比で、ほぼ決まる。したがって、電圧クランプ回路２３ａｊのバッファ電流端子ＩＯ２およびグランド端子間の抵抗が、正論理回路２３ａａの抵抗に比べて充分低くなるようにした方が、電圧クランプ回路２３ａｊが導通状態になった時の電圧／電流変換回路２３ｃの入力電圧の低下を、少なくできる。これは、オフフック電流を維持する点で好ましい。
【０１４５】
なお、この第６の実施例では、図３のダイヤルパルス回路に、電流バッファ機能付きの電圧クランプ回路を付加した例を説明したが、電流バッファ機能付きの電圧クランプ回路を付加するという思想は、図６や図７を用いて説明した第２の実施例のダイヤルパルス回路、図１７を用いて説明した第４の実施例のダイヤルパルス回路など、第１のスイッチ回路２３Ｂが、電源とフィルタ回路の電圧入力端子との間に設けられている回路に対して、同様に適用することができる。
【０１４６】
１−２−７．第７の実施例のダイヤルパルス回路
上述した第５および第６の実施例のダイヤルパルス回路によれば、電圧クランプ回路２３ａｉや電圧クランプ回路２３ａｊを設けたので、キャパシタＣＦ  のグランド側端子を、浮きの状態から接地した状態に変えて、該キャパシタを充電する時、該充電を速やかに行うことができた。
【０１４７】
しかし、電圧クランプ回路を設けたといえど、充電開始時のキャパシタＣＦ  の端子間電圧は、キャパシタＣＦ  に電荷が溜るまで、低い。そのため、第５および第６の実施例のダイヤルパルス回路では、キャパシタＣＦ  の充電を開始する時の電圧／電流変換回路２３ｃの入力電圧も低い。すると、電圧／電流変換回路２３ｃの出力電流も小さい。したがって、キャパシタＣＦ  のグランド側端子を、浮きの状態から接地した状態に変えた直後は、オフフック電流が小さくなる（オフフック状態を維持出来なくなる場合がある）。
【０１４８】
これを回避する１つの方法として、第５の実施例のダイヤルパルス回路では、第１のスイッチ回路２３Ｂおよび電圧クランプ回路２３ａｉで構成される回路部分の抵抗が、正論理回路２３ａａの抵抗に比べて充分低くなるように回路を設計するのが良いと説明し、また、第６の実施例のダイヤルパルス回路では、電圧クランプ回路２３ａｊのバッファ電流端子ＩＯ２およびグランド端子間の抵抗が、正論理回路２３ａａの抵抗に比べて充分低くなるようにするのが良いと説明した。しかし、オフフック電流の維持をより簡易に、かつ、より確実に行なえる方法が望まれる。
【０１４９】
そこで、この第７の実施例のダイヤルパルス回路は、次の様な構成を有する。すなわち、図２０に示した様に、フィルタ回路２３ａの出力端子バーＯと、電圧／電流変換回路２３ｃの入力端子Ｖｉ１との間に、該入力端子Ｖｉ１の電圧を下げない方向で、ダイオードＤ２  を設ける。具体的には、アノードがフィルタ回路２３ａの出力端子バーＯに接続され、カソードが電圧／電流変換回路２３ｃの入力端子Ｖｉ１に接続されるように、ダイオードＤ２  を設ける。また、フィルタ回路２３ａの入力端子Ｉと、電圧／電流変換回路２３ｃの入力端子Ｖｉ１との間に、電圧クランプ回路２３ａｋを設ける。
【０１５０】
この電圧クランプ回路２３ａｋは、例えば、第５の実施例で説明した電圧クランプ回路２３ａｉと同様な２端子の回路で構成できる。または、第６の実施例で説明した電圧クランプ回路２３ａｊと同様な電流バッファ機能を有する回路で構成できる。しかし、ダイオードＤ２  を設けたので、この電圧クランプ回路２３ａｋは、キャパシタＣＦ  を充電する役割は持たない（詳細は後述する）。
【０１５１】
次に、第７の実施例のダイヤルパルス回路の理解を深めるため、この図２０に示した第７の実施例のダイヤルパルス回路の、主に電圧クランプ回路２３ａｋとダイオードＤ２  とに関連する動作について、説明する。
【０１５２】
キャパシタＣＦ  の充電をする時、キャパシタＣＦ  に電荷がある程度溜るまで、キャパシタＣＦ  の端子間電圧は低い。しかし、この第７の実施例のダイヤルパルス回路の場合、ダイオードＤ２  の働きにより、電圧／電流変換回路２３ｃの入力端子Ｖｉ１と、フィルタ回路２３ａの出力端子バーＯとの間は分離されている。そのため、キャパシタＣＦ  の充電を開始する時であっても、電圧／電流変換回路２３ｃの入力電圧は、フィルタ回路２３ａの入力端子Ｉの電位から、電圧クランプ回路２３ａｉのクランプ電圧を差し引いた電圧となる。したがって、キャパシタＣＦ  の充電を開始する時でも、電圧クランプ回路２３ａｋでの抵抗と、正論理回路２３ａａでの抵抗との比に影響されずに、電圧／電流変換回路２３ｃの入力電圧を確保できるので、電圧／電流変換回路２３ｃの出力電流（オフフック電流）を維持できる。
【０１５３】
然も、この第７の実施例のダイヤルパルス回路の場合、キャパシタＣＦ  は、第１のスイッチ回路２３Ｂおよびフィルタ回路２３ａで構成される直列回路を経由して流れる電流によって充電される。この電流は、第５および第６の実施例で電圧クランプ回路２３ａｉまたは２３ａｊを経由する充電電流より小さい。
【０１５４】
そのため、この第７の実施例のダイヤルパルス回路によれば、第５および第６の実施例に比べ、オフフック電流の維持が確実になる。
【０１５５】
ただし、図２０を用いて説明したダイヤルパルス回路の場合、第１のスイッチ回路２３Ｂおよびフィルタ回路２３ａを経由する電流でキャパシタＣＦ  を充電するので、該充電は比較的小さな電流で行なわれる。そのため、キャパシタＣＦ  の充電時間は、第５の実施例や第６の実施例に比べ長くなる。
【０１５６】
これを回避するため、図２１に示した様に、図２０の構成に加えて、フィルタ回路２３ａの入力端子と出力端子との間に、第２の電圧クランプ回路２３ａｌと電流制限手段Ｒ（図２１では電流制限抵抗）との直列回路を設ける構成としても良い。
【０１５７】
この第２の電圧クランプ回路２３ａｌは、例えば、第５の実施例で説明した電圧クランプ回路２３ａｉと同様な２端子の回路で構成できる。または、第６の実施例で説明した電圧クランプ回路２３ａｊと同様な電流バッファ機能を有する回路で構成できる。
【０１５８】
この図２１を用いて説明したダイヤルパルス回路によれば、第２の電圧クランプ回路２３ａｌを利用して、キャパシタＣＦ  を充電することができる。またその場合の充電電流は、電流制限手段Ｒの電流制限抵抗値を調整することにより調整できる。したがって、図２０を用いて説明したダイヤルパルス回路に比べ、この図２１を用いて説明したダイヤルパルス回路の方が、キャパシタＣＦ  の充電電流と充電時間とを、適性化し易い。
【０１５９】
なお、この第７の実施例では、図３のダイヤルパルス回路に、ダイオードＤ２  および電圧クランプ回路２３ａｋ、場合によってはさらに第２の電圧クランプ回路２３ａｌを付加した例を説明したが、この第７の実施例の思想は、図６や図７を用いて説明した第２の実施例のダイヤルパルス回路など、第１のスイッチ回路２３Ｂが、電源とフィルタ回路の電圧入力端子との間に設けられている回路に対して、図１７を用いて説明した第４の実施例のダイヤルパルス回路同様に適用することができる。
【０１６０】
１−２−８．第８の実施例のダイヤルパルス回路
電圧／電流変換回路２３ｃの入力端子付近の浮遊容量は、該入力端子に回路が付加される程、増える。該浮遊容量が増えると、電圧／電流変換回路２３ｃの出力電流をゼロにさせる動作速度が遅くなる。すると、ダイヤルパルス波形の劣化が生じる。この第８の実施例では、この問題を解決できるダイヤルパルス回路を提案する。
【０１６１】
図２２は、この第８の実施例のダイヤルパルス回路の１つの回路構成（第１の回路例）を示した図である。
【０１６２】
この第８の実施例の第１の回路例のダイヤルパルス回路は、第１の実施例のダイヤルパルス回路の電圧／電流変換回路２３ｃの入力端子に、ダイオードＤ３  を、その順方向が該電圧／電流変換回路２３ｃの入力端子の電圧を低下させる方向となる様に、さらに付加した回路である。すなわち、この第８の実施例の第１の回路例のダイヤルパルス回路は、電圧／電流変換回路２３ｃの入力端子にアノードが接続され、フィルタ回路２３ａ内の定電流回路または大抵抗回路２３ａｂの、前記正論理回路２３ａａの電源と接続された端子（この場合は、第１のスイッチ回路２３Ｂ側の端子）に、カソードが接続された、ダイオードＤ３  を、具える。
【０１６３】
次に、この図２２を用いて説明した第８の実施例の第１の回路例のダイヤルパルス回路の、主にダイオードＤ３  に関係する動作について説明する。
【０１６４】
この第８の実施例の第１の回路例のダイヤルパルス回路では、第１のスイッチ回路２３Ｂがオン状態でかつダイヤルパルスを発生する場合は、定電流回路または大抵抗回路２３ａｂを流れる電流は、ダイヤルパルス電流の一部になる。しかしこのとき、前記ダイオードＤ３  は、逆バイアスとなるので、非導通状態である。
【０１６５】
次に、第１のスイッチ回路２３Ｂをオフ状態にすると、定電流回路または大抵抗回路２３ａｂは、第１のスイッチ回路２３Ｂを経由しての電圧を、受けない。すると、ダイオードＤ３  は、順方向にバイアスされる。また、正論理回路２３ａａの第１段目のＮＯＴ回路（図示せず）には、電流Ｉ３  が流れている。そのため、正論理回路２３ａａのこの第１段目のＮＯＴ回路は、電圧／電流変換回路２３ｃの入力端子の電圧を下げるように作用する。すなわち、この電流Ｉ３  は、電圧／電流変換回路２３ｃの入力端子付近に存在する浮遊容量の電荷を放電させるように作用する。したがって、第１のスイッチ回路２３Ｂをオフした時の、電圧／電流変換回路２３ｃの出力電流がオフする応答速度は、ダイオードＤ３  を用いない場合に比べて、早くなる。そのため、ダイヤルパルスの波形改善が図れる。
【０１６６】
また、図２３は、この第８の実施例のダイヤルパルス回路の他の回路構成（第２の回路例）を示した図である。
【０１６７】
この第８の実施例の第２の回路例のダイヤルパルス回路は、第２の実施例の第２の回路例のダイヤルパルス回路の電圧／電流変換回路２３ｃの入力端子に、ダイオードＤ３  を、その順方向が該電圧／電流変換回路２３ｃの入力端子の電圧を低下させる方向となる様に、付加した回路である。すなわち、この第８の実施例の第２の回路例のダイヤルパルス回路は、電圧／電流変換回路２３ｃの入力端子にアノードが接続され、フィルタ回路２３ａ内の定電流回路２３ａｆの、電流ミラー回路２３ａｄと接続された端子に、カソードが接続された、ダイオードＤ３  を、具える。
【０１６８】
この第８の実施例の第２の回路例のダイヤルパルス回路では、第１のスイッチ回路２３Ｂがオン状態でかつダイヤルパルスを発生する場合は、定電流回路２３ａｆを流れる電流は、ダイヤルパルス電流の一部になる。しかしこのとき、前記ダイオードＤ３  は、逆バイアスとなるので、非導通状態である。
【０１６９】
次に、第１のスイッチ回路２３Ｂをオフ状態にすると、定電流回路２３ａｆは、電流ミラー回路２３ａｄを経由しての電流を、受けない。すると、ダイオードＤ３  は順方向にバイアスされる。また、正論理回路２３ａａの第１段目のＮＯＴ回路（図示せず）には、電流Ｉ３  が流れている。そのため、正論理回路２３ａａのこの第１段目のＮＯＴ回路は、電圧／電流変換回路２３ｃの入力端子の電圧を下げるように作用する。すなわち、この電流Ｉ３  は、電圧／電流変換回路２３ｃの入力端子付近に存在する浮遊容量の電荷を放電させるように作用する。したがって、第１のスイッチ回路２３Ｂをオフした時の、電圧／電流変換回路２３ｃの出力電流がオフする応答速度は、ダイオードＤ３  を用いない場合に比べて、早くなる。そのため、ダイヤルパルスの波形改善が図れる。
【０１７０】
１−３．スイッチブロック回路の具体例の説明
次に  スイッチブロック回路２５のいくつかの具体例および動作、並びにスイッチブロック回路の詳細な回路例についてそれぞれ説明する。
【０１７１】
１−３−１．第１の実施例のスイッチブロック回路（請求項１０に記載の回路）
図２４にスイッチブロック回路２５の第１の実施例の第１の回路例を示す。ただしこの場合は、−電源端子をグランドに、＋電源端子を回線入力として動作する回路例を示している。もちろん用いるダイオード極性、電流方向等を逆にすれば、逆の電源極性で動作する。
【０１７２】
図２４に示した第１の実施例のスイッチブロック回路は、制御回路５０からの第２の制御信号Ｓ２  がオン状態の場合に第２のスイッチ回路２５ａをオフさせる第１のオフ信号（図では第１の電流信号Ｉ１  ）、第３のスイッチ回路２５ｂをオンさせる第１のオン信号（図では電流信号Ｉ）およびダイヤルパルス回路２３（図１等）への第４の制御信号Ｓ４  をそれぞれ発生する第１のレベル変換回路２５ｃと、ダイヤルパルス回路からの第３の制御信号Ｓ３  がオン状態の場合に第２のスイッチ回路２５ａをオンさせる第２のオン信号（図では第２の電流信号Ｉ２  ）および、ダイヤルパルス発生時はダイヤルパルス補助電流をまたオフフック時には通信端末トランスＬの交流動作を補償するためのバイアス電流（以下、補助またはバイアス電流ともいう）をそれぞれ発生する第２のレベル変換回路２５ｄと、第２のレベル変換回路２５ｄの第２のオン信号によりオンし第１のレベル変換回路２５ｃの第１のオフ信号によりオフする（ただし、第１及び第２のレベル変換回路よりこれら信号が同時に入力された場合はオフする）第２のスイッチ回路２５ａと、第１のレベル変換回路の第１のオン信号によりオンする第３のスイッチ回路２５ｂと、電流制限抵抗Ｒと、第１のダイオードＤ１  と、第２のダイオードＤ２  と、より構成する。ただし、第２のスイッチ回路２５ａのコモン端子を＋電源端子にかつ出力端子をスイッチブロック回路２５の出力端子（第３のスイッチ回路２５ｂとの接続点）に接続する。さらに第３のスイッチ回路２５ｂのコモン端子ＣＯＭを−電源端子にかつ出力端子を電流制限抵抗Ｒを通しスイッチブロック回路２５の出力端子（第２のスイッチカイロ２５ａとの接続点）に接続する。さらに＋電源端子と第２のレベル変換回路２５ｄの補助またはバイアス電流出力端子ＯＵＴとの間に、第１のダイオードＤ１  を、そのアノードが＋電源端子側になるように接続する。さらにスイッチブロック回路２５としての出力と第２のレベル変換回路２５ｄの補助またはバイアス電流出力ＯＵＴとの間に、第２のダイオードＤ２  を、そのアノードがスイッチブロック回路２５の出力端子側となる様に接続する。然も、このスイッチブロック回路でのダイオードＤ１  とダイオードＤ２  との関係であるが、第２のスイッチ回路２５ａがオンの時、第２のレベル変換回路２５ｄの出力電流が第２のダイオードＤ２  に集中的に流れる様、第１のダイオードＤ１の順方向電圧を第２のダイオードＤ２  の順方向電圧よりも高く設定しておく。これはダイオードＤ１  として、例えばダイオードの直列個数をダイオードＤ２  より多くした回路を用いることで実現できる。
【０１７３】
この図２４を用い説明した第１の実施例のスイッチブロック回路は以下のように動作する。
【０１７４】
キャパシタＣを用いて直流カットした通信端末トランスＬの入力端子は、スイッチブロック回路２５の出力端子と回線グランド（−電源）端子との間に接続する。
【０１７５】
待機の状態では、制御回路５０（図１参照）からの第２の制御信号Ｓ２  、ダイヤルパルス回路２３からの第３の制御信号Ｓ３  共に、オフ状態（”０”入力）である。これに応じ、第１及び第２のレベル変換回路２５ｃ，２５ｄの出力もゼロとなる。第１及び第２のレベル変換回路の出力ゼロに応じ、第２及び第３のスイッチ回路２５ａ，２５ｂもオフ状態（オープン状態）となる。結果、トランスＬの入力は、”浮き”の状態（グランド側は接続）となる。
【０１７６】
制御回路５０からの第２の制御信号Ｓ２  がオン状態（”１”入力）となると、第２のスイッチ回路２５ａはオフ状態を維持し、第３のスイッチ回路２５ｂはオンする。その結果、トランスＬの入力端子は、回線から切り離され、かつ、トランスの入力端子間は電流制限抵抗Ｒを介する形で短絡される。また第１のレベル変換回路２５ｃより図示しないダイヤルパルス回路の正論理回路に対し、インピーダンス回路の動作状態を制御する信号である第４の制御信号Ｓ４  を出力する。
【０１７７】
このような状態で、ダイヤルパルス回路からの第３の制御信号Ｓ３  がオン状態（”１”入力）になると；
第２のスイッチ回路２５ａは、第２の制御信号Ｓ２  のオン状態による優先動作に支配されるのでオフ状態を維持し（この優先動作については後に図２７に示した詳細回路により説明する）、
第３のスイッチ回路２５ｂは、第３の制御信号Ｓ３  には無関係なのでオン状態を維持し、
第２のレベル変換回路２５ｄの補助またはバイアス電流出力ＯＵＴ（定電流）がオンとなる。この電流は、回線入力（＋電源）端子から、第１のダイオードＤ１  を通り、回線グランド（−電源）端子に流れる。一方、第３のスイッチ回路２５ｂがオン状態となっているので第２のダイオードＤ２  のアノードはグランド電位となっているから、第２のダイオードＤ２  には電流は流れない（逆バイアス）。
【０１７８】
ダイヤルパルス送信時は、制御回路５０からの第２の制御信号Ｓ２  をオン状態（”１”入力）にし、トランスＬの入力端子を回線から切り離しかつトランス入力端子間を電流制限抵抗Ｒを介して短絡する。しかも、ダイヤルパルス回路からの第３の制御信号Ｓ３  のＯＦＦ／ＯＮにより、第２のレベル変換回路２５ｄの出力ｏｕｔの電流が回線間にＯＦＦ／ＯＮする（すなわちダイヤルパルス回路のＯＦＦ／ＯＮ電流に同相で同期する）。このＯＦＦ／ＯＮ電流はダイヤルパルス電流の一部（補助電流）になる。
【０１７９】
制御回路５０からの第２の制御信号Ｓ２  がオフ状態（”０”入力）において、ダイヤルパルス回路からの第３の制御信号Ｓ３  をオン状態（”１”入力）とすると、Ｓ２  がオフに応じ第１のレベル変換回路２５ｃは出力なしとなるので第３のスイッチ回路２５ｂはオフ状態になる。一方、Ｓ３  がオンに応じ第２のレベル変換回路２５ｄは出力ありとなる。この結果、第２のスイッチ回路２５ａはオン状態、第２のレベル変換回路の第２の補助またはバイアス電流出力ＯＵＴは、スイッチブロック回路２５の出力点から、第２のダイオードＤ２  を通し、回線グランド（−電源）へと電流を流す。なおこの際、２つのダイオードＤ１  、Ｄ２  のアノードが第１のスイッチ回路２５ａオン状態により短絡されるので、順方向電圧の大きい第１のダイオードＤ１  の電流はゼロとなる。
【０１８０】
この制御の状態は、トランスＬの入力端子が回線に接続（入力端子間の短絡は解除）されかつバイアス電流がスイッチブロック回路２５の出力端子からグランドに流れる状態であるので、オフフック状態に相当する。
【０１８１】
ここでバイアス定電流が必要な理由について説明する。オフフック信号発生およびダイヤルパルス発生回路のＩＣ化や小型化を図る場合、スイッチブロック回路は半導体素子で構成したいところである。一方トランスＬの入力は、キヤパシタＣにより直流カットされている為、トランスＬには交流電流のみが流れる。また、図２４の極性であると回線入力（＋電源）端子からトランスＬに流れ込む方向の＋半波交流電流は、第２のスイッチ回路２５ａを通り流れる。さらにその場合は、第２のスイッチ回路２５ａには、第２のダイオードＤ２  に流れる定電流とトランスＬに流れる＋半波交流電流との和が流れる。ところが、第２のスイッチ回路２５ａのスイッチング素子部を半導体素子で構成した場合、トランスＬから流れ出す方向の−半波交流電流を、第２のスイッチ回路２５ａに逆向きに通し回線入力（＋電源）に向けては流せない。そこでこの電流分は、第２のダイオードＤ２  に流す。その結果、第２のスイッチ回路２５ａには、第２のダイオードＤ２  に流れる定電流とトランスＬに流れる−半波交流電流との差が流れるので、トランスＬに流れる電流を歪ませないためには、第２のレベル変換回路２５ｄからの補助またはバイアス電流出力を、トランスＬに流れる交流電流の最大振幅値より大きく設定しておかなければならない。以上の動作は、一方向の電流しか流せない半導体素子で構成した第２のスイッチ回路２５ａに、トランスＬに流れる交流電流の振幅値より大きい直流バイアス電流を予め流しておくことにより、第２のスイッチ回路２５ａへの実逆方向電流の発生を防止する動作と考えても良い。
【０１８２】
また、第１および第２のレベル変換回路２５ｃ，２５ｄを設けている理由は次のようなものである。
【０１８３】
制御回路５０からの第２の制御信号Ｓ2、ダイヤルパルス回路２３からの第３の制御信号Ｓ3さらにスイッチブロック回路２５それぞれのグランドレベルは一般に一致しない。また、制御信号も、電圧形式の信号の場合と電流形式の信号の場合とがあり、また信号の大きさも様々である。第１および第２のレベル変換回路２５ｃ，２５ｄ各々は、以上の、グランドレベル、信号形式、信号の大きさの異なる信号間の整合を取り、スイッチ駆動信号と必要バイアス電流とを発生するインタフェース回路として設けている。
【０１８４】
従って、第１および第２のレベル変換回路２５ｃ，２５ｄ各々は、電圧／電流変換回路、電流／電圧変換回路、電圧増幅回路、電流増幅回路、電流折り返し回路としての電流ミラー回路、定電流回路、定電圧回路、フォトカップラーなどを、要求される信号の形式に応じて適宜組み合わせて構成する。これらレベル変換回路２５ｃ，２５ｄ各々のいくつかの具体的な回路例は、後述のスイッチブロック回路の詳細な回路例のなかで併せて説明する。
【０１８５】
なお、図２４を用いて説明した第１の実施例のスイッチブロック回路は以下に図２５を用いて説明する構成（請求項１１でいう回路）としても良い。すなわち、図２５（詳細には例えば図２９）に示したように、第２のスイッチ回路２５ａのスイッチ素子をバイポーラトランジスタで構成する。するとこのバイポーラトランジスタのべースを第２のスイッチ回路２５ａをオンさせる入力端子として使用できるので、そうする。更に、第２のレベル変換回路２５ｄからのバイポーラトランジスタをオンさせるためのベース電流Ｉ２  を大きな値に設定し、ダイヤルパルス補助電流または通信端末トランスの交流動作を補償するためのバイアス電流Ｉ０  としての役割を兼ねさせる。さらに、バイポーラトランジスタのベースとコレクタ間接合に、バイアス電流を流すための第２のダイオードＤ２  の役割を持たせ、また、第１のレベル変換回路２５ｃからの信号Ｉ１  によりバイポーラトランジスタのベースとエミッタとの間を短絡させてバイポーラトランジスタをオフさせる回路部（詳細には例えば図２９の抵抗Ｒ１  とトランジスタＱ２  とで構成される部分）に、ダイヤルパルス補助電流を流す第１のダイオードＤ１  の役割を兼ねさせる。以上により、ダイオードＤ１  、Ｄ２  を削除しながらも図２４の回路と同等の機能を持つ回路を実現できる。
【０１８６】
次に、図２４を用いて説明した第１の実施例のスイッチブロック回路の第１の回路例のいくつかの具体例と、図２５を用いて説明した第１の実施例のスイッチブロック回路の第２の回路例のいくつかの具体例について以下にそれぞれ説明する。
【０１８７】
先ず図２６は、図２４を用い説明した第１の実施例のスイッチブロック回路の第１回路例の第１具体例のブロック図、また図２７はその詳細な回路図である。
【０１８８】
図２６に示したスイッチブロック回路では、第１のレベル変換回路２５ｃを、第２の制御信号Ｓ2によりオン／オフされるスイッチ手段としてのフォトカプラ部２５ｃａと、このスイッチ手段によりオン／オフされる定電流回路２５ｃｂとで構成してある。さらに、第２のレベル変換回路２５ｄを、電圧／電流変換回路２５ｄａで構成してある。以下に、図２７を参照して、このスイッチブロック回路の構成についてより詳細に説明する。先ず第２のスイッチ回路２５ａを、エミッタが＋電源端子に接続されコレクタがスイッチブロック回路２５の出力端子に接続されベースに第２のレベル変換回路２５ｄのオン信号が入力されるトランジスタＱ1と、トランジスタＱ1をオフさせる回路部分としてのトランジスタＱ2および抵抗Ｒ1からなる回路部分とで構成してある。ただし、トランジスタＱ2のエミッタは＋電源端子にかつＱ2のコレクタはトランジスタＱ1のベースにかつＱ2のベースは定電流回路２５ｃｂの電流入力端子にそれぞれ接続してある。また、抵抗Ｒ1は＋電源とトランジスタＱ1のベースとの間に接続してある。また、第３のスイッチ回路２５ｂをエミッタが−電源端子に接続されコレクタが電流制限抵抗Ｒを通してスイッチブロック回路２５の出力端子に接続されたトランジスタＱ3で構成してある。また、第１のレベル変換回路２５ｃに含まれるフォトカプラ部２５ｃａを、フォトカプラＰＣと抵抗Ｒ3と抵抗Ｒ4とで構成してある。ただし、フォトカプラＰＣのコレクタは定電流回路２３ｃｂの電流流出端子と接続してあり、そのエミッタに抵抗Ｒ3および抵抗Ｒ4各々の一端が接続してあり、抵抗Ｒ3の他端はトランジスタＱ3のベースに接続してあり、抵抗Ｒ4の他端は第４の制御信号Ｓ4の出力端子としてある。定電流回路２５ｃｂを、トランジスタＱ4〜Ｑ7と抵抗Ｒ2とからなる回路で構成してある。また、第２のレベル変換回路２５ｄを構成している電圧／電流変換回路２５ｄａを、トランジスタＱ8、Ｑ9と抵抗Ｒ5、Ｒ6とで構成してある。ただし、トランジスタＱ8、Ｑ9それぞれのベースに第３の制御信号Ｓ3（ここでは電圧形式の制御信号Ｓ31）を入力し、トランジスタＱ8のコレクタをトランジスタＱ1のベースに接続し、トランジスタＱ9のコレクタに第１および第２のダイオードＤ1、Ｄ2それぞれのカソードを接続し、これらトランジスタＱ8のエミッタは抵抗Ｒ5を介し−電源端子に、トランジスタＱ9のエミッタは抵抗Ｒ6を介し−電源端子にそれぞれ接続してある。ダイオードＤ1のアノードは＋電源端子に、ダイオードＤ2のアノードはスイッチブロック回路２５の出力端子に、それぞれ接続してある。
【０１８９】
この第１のレベル変換回路２５ｃでは、フォトカップラーＰＣをＯＮ／ＯＦＦスイッチとして使う事により第２の制御信号Ｓ２  のグランドレベルを電気的に分離、入力電流値の自由度を確保、出力は回線電圧に依存しない定電流となる。
【０１９０】
また第２のレベル変換回路２５ｄは、電圧／電流変換回路方式の回路２５ｄａであって、入力される第３の制御信号Ｓ３  として、−電源端子をグランドとする１Ｖ〜２Ｖの電圧信号（ここではＳ３１）を想定する回路となっている。なおスイッチブロック回路出力のグランドは−電源端子を想定している。
【０１９１】
（第２の制御信号Ｓ2がオン状態での優先動作について）
ここで、この発明のオフフック信号発生およびダイヤルパルス発生回路においては、第２のスイッチ回路２５ａが第２の制御信号Ｓ2がオン状態にて優先的にオフ状態になる動作が行なわれると述べている。これがどのように実現されているかについて、この図２７に示した回路の例により、説明する。この図２７を用いて説明したスイッチブロック回路に第３の制御信号Ｓ3（ここではＳ31）がオン状態で入力されるとトランジスタＱ8がオンする結果、トランジスタＱ1がオンする。この状態において第２の制御信号Ｓ2が入力されてフォトカプラＰＣがオンするとトランジスタＱ2のベースに定電流回路２５ｃｂで設定される電流が流れトランジスタＱ2がオンする。すると、トランジスタＱ1のエミッタおよびベース間が短絡されるので、トランジスタＱ1はオフされることになる。このような理由で、第２の制御信号Ｓ2がオン状態になると優先的に第２のスイッチ回路２５ａはオフ状態になる。
【０１９２】
次に、図２８は、図２５を用いて説明した第１の実施例のスイッチブロック回路の第２回路例の第１具体例のブロック図、また、図２９はその詳細な回路図である。
【０１９３】
この図２８、図２９に示した回路では、特に図２９に示した通り、第２のレベル変換回路２５ｄを、トランジスタＱ８  と抵抗Ｒ５  とからなる電圧／電流変換回路２５ｄａで構成してある。然も、図２６、図２７の回路では用いていたダイオードＤ１  、Ｄ２  を、図２５を用いて既に説明したように第２のスイッチ回路２５ａの一部分で兼用してある。これらの点を除いては、図２８、図２９に示した回路は基本的に図２６および図２７を用い説明した回路と同様の構成としてある。
【０１９４】
次に、図３０は、図２４を用い説明した第１の実施例のスイッチブロック回路の第１回路例の第２具体例のブロック図、また、図３１はその詳細な回路図である。
【０１９５】
この図３０、図３１に示した回路では、特に図３１に示したように、第２のレベル変換回路２５ｄを電圧／電流変換回路２５ｄａと電流ミラー回路２５ｄｂとで構成してある。また、スイッチブロック回路のグランドを＋電源側とした例を示しているため、ダイオードＤ１  、Ｄ２  の接続方向と、第２、第３の各スイッチブロック回路２５ａ，２５ｂに備わるトランジスタのＮＰＮ型、ＰＮＰ型等の型とを図２７の場合と違えている。それ以外は基本的に図２７に示した回路と同様な構成としてある。また図３１に示したように、上記の電圧／電流変換回路２５ｄａをトランジスタＱ８  と抵抗Ｒ５  とで構成し、また電流ミラー回路２５ｄｂをトランジスタＱ９  〜Ｑ１１で構成してある。この電圧／電流変換回路２５ｄａは、第３の制御信号Ｓ３  として、−電源をグランドとする１〜２Ｖの電圧信号を想定した回路となっている。この回路例２は、スイッチブロック回路自体のグランドが＋電源端子なので、電流ミラー回路で電流折り返しを行なっている回路になる。
【０１９６】
次に、図３２は、図２５を用い説明した第１の実施例のスイッチブロック回路の第２回路例の第２具体例のブロック図、また図３３はその詳細な回路図である。
【０１９７】
この図３２、図３３に示した回路は、図３０、図３１を用い説明した回路の構成に対し、ダイオードＤ１  、Ｄ２  を、図２５を用いて既に説明したように第２のスイッチ回路２５ａの一部分で兼用した点が相違する。この相違点に対応して図３３に示したように電流ミラー回路２５ｄｂを、トランジスタＱ９  、Ｑ１０で構成してある。
【０１９８】
次に、図３４は、図２４を用い説明した第１の実施例のスイッチブロック回路の第１回路例の第３具体例のブロック図、また、図３５はその詳細な回路図である。
【０１９９】
この図３４、図３５に示した回路は、図３０、図３１を用い説明した回路に対し、第２のレベル変換回路２５ｄの構成と、この第２のレベル変換回路２５ｄおよび第２のスイッチ回路２５ａ間の接続法とを違えている。すなわち、図３０、図３１を用い説明した回路では第２のレベル変換回路２５ｄにおける電流ミラー回路２５ｄｂをトランジスタＱ９  〜Ｑ１１で構成していたのに対し、この図３４、図３５に示した回路では電流ミラー回路２５ｄｂをトランジスタＱ９  、Ｑ１０（図３１におけるＱ９  、Ｑ１１）で構成する。また、図３０、図３１を用い説明した回路では電流ミラー回路２５ｄｂの出力端子と第２のスイッチ回路２５ａのトランジスタＱ１  のベースとを接続していたが、この図３４，図３５に示した回路では電圧／電流変換回路２５ｄａのエミッタ出力を第２のスイッチ回路２５ａのトランジスタＱ１  のベースに接続してある。この場合の第２のレベル変換回路は、第３の制御信号Ｓ３  として、−電源端子をグランドする１．５〜２．５Ｖの電圧信号（制御信号Ｓ３２）を想定している。この図３４、図３５を用い説明した回路は図３０、３１を用い説明した回路に比べ部品点数が減らせる。
【０２００】
次に、図３６は、図２４を用い説明した第１の実施例のスイッチブロック回路の第１回路例の第４具体例のブロック図、また、図３７はその詳細な回路図である。
【０２０１】
この図３６、図３７に示した回路例は、第３の制御信号Ｓ３  が電流形式の制御信号である場合を想定した回路である。第３の制御信号Ｓ３  が電流形式である場合、これを図中Ｓ３３で示す。第３の制御信号Ｓ３  が電流形式である場合はいままでの回路例で必要としていた電圧／電流変換回路２５ｄａは用いずに済む。しかも、スイッチブロック回路のグランドが＋電源側の例なので、電流形式の第３の制御信号Ｓ３  は電流ミラー回路で受けるだけで済む。そこでこの図３７は図３１に示した回路例から、電圧／電流変換回路２５ｄａを削除した例を示している。電流ミラー回路２５ｄｂは、入力電流レベルに応じ、適宜な電流増幅を行う。
【０２０２】
なお、電流形式の第３の制御信号Ｓ３３を得たい場合の回路は、ダイヤルパルス回路に設ける電圧／電流変換回路として、例えば図３８に示したような電圧／電流変換回路２３ｃを用いれば良い。すなわち、基本的には既に説明した電圧／電流変換回路２３ｃの構成を有するが、２段目のトランジスタＱ４  のコレクタを＋電源端子に接続することなくコレクタが電流形式の第３の制御信号Ｓ３３の出力点となっている回路とすれば良い。なおこの図３８に示した電圧／電流変換回路では、電流形式、電圧形式それぞれの第３の制御信号Ｓ３１〜Ｓ３３を得ることができる。
【０２０３】
次に、図３９は、図２４を用い説明した第１の実施例のスイッチブロック回路の第１回路例の第５詳細回路図である。具体的には、この図３９に示した回路例では、第２のスイッチ回路２５ａを、抵抗Ｒ１  と抵抗Ｒａ  と、トランジスタＱ１、Ｑ２、Ｑａ（抵抗Ｒａ  を大抵抗値にし、トランジスタＱａ  を省略することも可）とで構成してある。すなわち、いままで説明してきた第２のスイッチ回路２５ａの構成に抵抗Ｒａ  とトランジスタＱａ  とを追加した構成としてある。ただし、トランジスタＱａ  は、そのエミッタを抵抗Ｒａ  を介して＋電源端子に接続しかつそのベースおよびコレクタをトランジスタＱ２  のベースにそれぞれ接続してある。また、第３のスイッチ回路２５ｂを、抵抗Ｒｂ  とトランジスタＱ３  、Ｑｂ  とで構成する。すなわち、いままでの第３のスイッチ回路２５ｂの構成に加え抵抗Ｒｂ  とトランジスタＱｂ  とを追加した構成としてある。ただし、トランジスタＱｂ  は、そのエミッタを抵抗Ｒｂ  を介して−電源端子に接続しかつそのベース及びコレクタをトランジスタＱ３  のベースに接続してある。それ以外の構成は、図２６、図２７を用い説明した第１の実施例のスイッチブロック回路（その１）の具体例と同様の構成としてある。もちろん、ダイオードＤ１  、Ｄ２  や第２及び第３のスイッチ回路２５ａ，２５ｂのトランジスタのＰＮ極性を反転して＋電源をグランドとすることにより、第１及び第２のレベル変換回路として、図３１に示した詳細回路例２や、図３５に示した詳細回路例３や、図３７に示した詳細回路例４に示した各第１及び第２のレベル変換回路を用いることも可能である。
【０２０４】
第２のスイッチ回路２５ａに、抵抗Ｒａ  とトランジスタＱａ  と加える（抵抗Ｒａを大抵抗値にし、トランジスタＱａを省略も可）ことにより、第１のレベル変換回路２５ｃの”０”出力時の第１の出力端子のリーク分電流による第１のスイッチ回路２５ｃの誤動作を防止できる。また、第１及び第２のスイッチ回路に、抵抗Ｒａ  、Ｒｂ  とトランジスタＱａ  、Ｑｂ  とを付加すると、これら回路のスイッチ動作がシャープになる。
【０２０５】
なお、図２５で説明した点すなわちダイオードＤ１  、Ｄ２  を省略する代わりに、その機能を第２のスイッチ回路２５ａの一部分で兼用させる構成を前提にすれば、第１の実施例のスイッチブロック回路（その２）の回路例１（図２９参照）、回路例２（図３３）等にも、この図３９を用い説明した第１および第２のスイッチ回路の構成を当然適用できる。
【０２０６】
ただし、上述した抵抗Ｒａ  、Ｒｂ  とトランジスタＱａ  、Ｑｂ  とを付加する方法は、ＣＲ素子を付加して第２及び第３のスイッチ回路のスイッチ動作を緩やかに行わせて、サージ発生を防止しようとする後述する第２及び第３のスイッチブロック回路の例に対しては、適用できない。
【０２０７】
上述した第１の実施例のスイッチブロック回路それぞれは、これを上述したダイヤルパルス回路と回線とに並列接続して、オフフック信号及びダイヤルパルス発生回路を構成できるものである。そしてこれらスイッチブロック回路によれば、以下のような効果が得られる。
【０２０８】
（１）トランスＬの入力を適性に回線から切り離すことができるので、オフフック信号あるいはダイヤルパルス信号となる時の大電流の主要部分は、本スイッチブロック回路に流れない。そのため、第２および第３のスイッチ回路は小電力素子を用いないで済む（モノリシックＩＣ化が容易）。
【０２０９】
（２）トランスＬの入力を適性に回線に対し接続／切断することができるので、ダイヤルパルス回路をオンさせて回線間の電圧を低下させた状態で、トランスＬの入力と回線との接続／切断ができる。そのため、トランスＬの入力へのサージ侵入を軽減できる。
【０２１０】
（３）トランスＬの入力を短絡する場合、トランスＬの入力直流カット用キャパシタＣの放電を、電流制限抵抗Ｒを通し緩やかに行える。そのため、トランスＬの入力へのサージ侵入を軽減できる。
【０２１１】
１−３−２．第２の実施例のスイッチブロック（請求項１３に記載の回路）
次に、スイッチブロック回路の第２の実施例について説明する。この第２の実施例のスイッチブロック回路の特徴は第１のレベル変換回路２５ｃにある。
【０２１２】
図４０は第２の実施例のスイッチブロック回路の詳細な回路例を示した図である。ここでは、図３７を用いて説明した第４詳細回路中の第１のレベル変換回路２５ｃに対し変更を加えた回路構成例を示してある。すなわち、図４０の回路では、フォトカプラ部２５ｃａのスイッチング素子であるフォトカプラＰＣの出力端子間（コレクタ−エミッタ間）にキャパシタＣFと抵抗ＲFとの直列回路２５ｃｃを並列接続するという変更を加えてある。なおここでは図３７を用い説明した回路に、キャパシタＣFと抵抗ＲFとの直列回路を追加する例で説明しているが、この考え方は、図２６〜図３５を用い説明した各スイッチブロック回路いずれにも適用出来る。
【０２１３】
この第２の実施例のスイッチブロック回路は次のような効果を奏する。第１の実施例のスイッチブロック回路の場合は、トランスＬの入力端子を回線から切断し入力端子間を短絡する動作時には、過渡的に流れるキャパシタＣの放電電流を、電流制限抵抗Ｒにより低く押える事ができ、通信系へのサージの発生を防止できる。しかし、トランスＬの入力端子間短絡を解放してトランスＬの入力端子を回線に接続する過渡動作時は、電流制限抵抗Ｒが電流経路とならず、回線間電圧により電荷を蓄えた回線間容量に直接トランスＬの入力端子が接続されることになり、大きな充電電流による通信系へのサージ発生の危険性が出てくる。
【０２１４】
これに対しこの第２の実施例のスイッチブロック回路のように、ＯＮ／ＯＦＦスイッチ２５ｃａ（ここではフォトカプラＰＣ）の出力端子間に、ＣＲ回路を接続しておいてＯＮ／ＯＦＦスイッチ２５ｃａをオフすなわち第２の制御信号Ｓ２  をオフ状態にすると、今までこのＯＮ／ＯＦＦスイッチ２５ｃａに流れていた電流は、この付加したＣＲ回路２５ｃｃに流れるようになる。付加ＣＲ回路２５ｃｃに流れる電流は、当初は前記の接続定電流回路２５ｃｂで決まる電流が流れるが、やがて前記の付加ＣＲ時定数で決まる減衰電流となるので、第１のレベル変換回路２５ｃの出力電流も、前記の減衰電流に従って減衰する。この結果、付加ＣＲ回路２５ｃｃを付けなかった時に比べ、第２のスイッチ回路２５ａはゆっくりとオンし、第３のスイッチ回路２５ｂはゆっくりとオフするようになる。したがって、トランスＬの入力は、過渡時に第１及び第２のスイッチ回路の過渡時抵抗を介し緩やかに回線に接続されていく事になるから、サージの発生を防止できる。
【０２１５】
１−３−３．第３の実施例のスイッチブロック回路（請求項１４に記載の回路）
上述の第２の実施例のスイッチブロック回路ではフォトカプラＰＣの出力端子間にキャパシタと抵抗との直列回路を設けていたが、これの代わりに、図４１に示したようなトランジスタＱc、ダイオードＤおよびキャパシタＣFからなるミラーキャパシタと抵抗ＲFとで構成した直列回路をフォトカプラＰＣの出力端子（コレクタ−エミッタ）間に設けても良い。この場合も第２の実施例のスイッチブロック回路と同様の効果が得られる。また、キャパシタ部分をミラー回路化した分、キャパシタＣFの値を１／βに低容量化できる。ここでβはトランジスタＱcのエミッタ接地電流増幅率である。
【０２１６】
１−３−４．第４の実施例のスイッチブロック回路（請求項１５、１６に記載の回路）
図４２に第４の実施例のスイッチブロック回路の回路図を示した。ただし、図４２はこの第４の実施例の思想を図３３に示した回路に適用した例としてある。この第４の実施例のスイッチブロック回路は、第１のレベル変換回路２５ｃのスイッチング素子であるフォトカプラＰＣの出力端子間に、キャパシタＣFおよび抵抗ＲFの直列回路２５ｃｃと、ツェナーダイオード付き非線形電流アンプ２５ｃｄとをそれぞれ付加した点を特徴とするものである。ここで、ツェナーダイオード付き非線形電流アンプ２５ｃｄは、抵抗Ｒ6とトランジスタＱ11、Ｑ12とで構成され入力電流が大きくなると電流ゲインも大きくなる非線形電流アンプ部分と、その入力に直列接続したツェナーダイオードＤzとで構成したものである。このツェナーダイオード付き非線形電流アンプ２５ｃｄは、ツェナーダイオードＤzの耐圧以上の入力電圧のみで動作する。この非線形電流アンプ２５ｃｄ（詳細は後述）の入力端子とコモン端子を、フォトカプラＰＣの出力端子間に、接続する。更に、この非線形電流アンプ２５ｃｄの出力端子を、第１のレベル変換回路内の定電流回路２５ｃｂの電流が流出（ｏｒ流入）するとこの定電流回路２５ｃｂ定電流値が減少する入力点（ここでは図４２中のＱ4とＱ6との接続点）に接続する。
【０２１７】
なお、図４２ではこの第４の実施例の考えを図３３に示した回路に適用した例であったが、この第４の実施例の考えは図２６〜図３７に示した各回路のいずれにも適用できる。
【０２１８】
この第４の実施例のスイッチブロック回路の場合も、上記第２の実施例、第３の実施例同様にトランスＬの入力端子と回線（電源）との接続／切断を、ゆっくり行うことができるので、サージ発生を抑制できる。さらにこの場合は次の様な独特の効果が得られる。
【０２１９】
上述の第２の実施例や第３の実施例のスイッチブロック回路では、局側が行う回線絶縁試験時等の２００Ｖをこえる高電圧が、フォトカプラＰＣに並列接続したＣＲ回路のキャパシタＣFにも加わるので、このキャパシタＣFは、これに耐える耐圧が必要になる。これに対しこの第４の実施例のスイッチブロック回路は、付加した非線形電流アンプ２５ｃｄがツェナーダイオードＤzを有するので、このツェナーダイオードＤzのツェナー電圧を、局側からの通常の給電電圧より若干高めに設定しておくことができる。
【０２２０】
ツェナーダイオードＤzのツェナー電圧を上記のごとく設定しておいた場合、付加した非線形電流アンプ２５ｃｄは、通常の回線電圧内では、同非線形電流アンプ２５ｃｄ内のツェナーダイオードＤzがオンせず動作状態とならない為、無視できる。ただし、付加ＣＲ回路は所定通り動作する。
【０２２１】
一方、待機時に行われる回線間絶縁試験時に回線間電圧が上昇すると、第１のレベル変換回路２５ｃ内の定電流回路２５ｃｂは上昇電圧をトリガーとしてオンとなり、付加ＣＲ回路２５ｃｃのキャパシタＣFを充電していく。ただしキャパシタＣFの充電電圧が、付加非線形電流アンプ２５ｃｄのツェナーダイオードＤzのツェナー電圧に達すると、前記付加非線形電流アンプ２５ｃｄが動作を始め、又、前記キャパシタＣFの端子間電圧をツェナー電圧にクランプする。
【０２２２】
付加非線形電流アンプ２５ｃｄが動作を始めると、その出力電流は、第１のレベル変換回路２５ｃ内の定電流回路２５ｃｂの定電流値を減ずる様に動作する。すなわち非線形電流アンプ２５ｃｄと第１のレベル変換回路２５ｃ内の定電流回路２５ｃｂとを組み合わせた、更に小さい電流値でバランスする新たな定電流ループ回路が動作を開始する事になる。
【０２２３】
新定電流ループ回路の動作により、第１のレベル変換回路２５ｃに流れる電流（ツェナーダイオードＤzに流れる電流も）は、新バランス電流値に向かい減少していく。
【０２２４】
新バランス電流値を、絶縁試験をクリアでき、ツェナー電圧も維持できる値に設定しておく事により、付加ＣＲ回路に印加される電圧をツェナー電圧値以下に制限する事と、絶縁試験をクリアする事とを両立できる。
【０２２５】
また、図４３に示したように、図４２で用いていた付加ＣＲ回路２５ｃｃの代わりに、トランジスタＱc、ダイオードＤおよびキャパシタＣFからなるミラーキャパシタと抵抗ＲFとで構成した直列回路２５ｃｅを用いるようにしても良い。キャパシタ部分をミラー回路化する事により、キャパシタＣFの値を１／βに、低容量化できる。ここでβはトランジスタＱcのエミッタ接地電流増幅率である。
【０２２６】
この第４の実施例のスイッチブロック回路では、第２の実施例のスイッチブロック回路の効果に加えて、（１）付加ＣＲ回路のキャパシタＣFをそれ程高耐圧なものとしないで済む（要高耐圧化を防止できる）、（２）特に図４２の回路では付加ＣＲ回路のキャパシタＣFを低容量化できる、という効果が得られる。
【０２２７】
２．第２の実施の形態（請求項６〜９の説明）
上述の第１の実施の形態のオフフック信号およびダイヤルパルス発生回路２０では、第４の制御信号Ｓ４  により動作状態が変化するフィルタ回路２３ａを設けていた。しかし、局側給電方式が定電圧定抵抗方式でかつ回線間距離が回線間電圧を一定値以上に確保できる距離の場合がある。例えば図３の回路例で考えれば、該回路中の電圧／電流変換回路２３ｃの出力電流Ｉｏを一定にするように負帰還回路または電圧クランプ回路２３ｄが充分動作できる短距離回線である。このような前提条件下においては、ダイヤルパルス回路２３はオン時において定電流特性（オフフック時の交流信号に対する高インピーダンスの確保が可能な特性）を示す。そもそもキャパシタＣＦ  を設けた主たる目的は、定電流回路２３ａｃや、負帰還回路または電圧クランプ回路２３ｄが動作出来なくなる長距離回線条件（回線間の電圧が低下する）において、抵抗Ｒ６  とでローパスフィルタを構成し、さらに電圧／電流変換回路２３ｃとで疑似インダクタンスを構成することにより、オフフック信号としての直流電流の確保と、交流信号に対する高インピーダンスとの両立を図るものであった。前述の回線長を短距離に限定した条件下では、キャパシタＣＦ  を削除しても、負帰還回路または電圧クランプ回路２３ｄの効果により、電圧／電流変換回路２３ｃが定電流特性となるため、オフフック信号としての直流電流確保と、交流信号に対する高インピーダンスとの両立が図れる。そしてキャパシタを含まなければ、ダイヤルパルス時等は速いスイッチングが可能になる。この第２の実施の形態のオフフック信号発生およびダイヤルパルス発生回路はその例である。
【０２２８】
図４４はこの第２の実施の形態のオフフック信号およびダイヤルパルス発生回路３０の基本的な構成を説明するブロック図であり、図１に対応する図である。
【０２２９】
この第２の実施の形態のオフフック信号およびダイヤルパルス発生回路３０（以下、第２の実施の形態の信号発生回路３０ともいう）では、第１の実施の形態で用いていたインピーダンス回路２３Ａの代わりに、全波整流回路２１の出力端子間に接続され、電圧を印加すると定電流が流れる定電流回路ブロック２３Ｙを具えたことを特徴とするものである。以下、具体的に説明する。ただし、この第２の実施の形態の信号発生回路３０においてスイッチブロック回路２５は上述の第１の実施の形態にて説明した各種のスイッチブロック回路をそのまま用いることができるのでその説明を省略する。したがって、ここでは第２の実施の形態の信号発生回路３０におけるダイヤルパルス回路２３Ｘのいくつかの具体的な回路例についてのみ説明する。
【０２３０】
図４５は、第２の実施の形態の信号発生回路３０におけるダイヤルパルス回路の第１回路例を示したブロック図である。
【０２３１】
この第２の実施の形態のダイヤルパルス回路の第１回路例は、第１のスイッチ回路２３Ｂと、定電流回路２３ｙａと抵抗Ｒ６  とを直列に具えている。さらにこの第１の回路例は、入力電圧に応じた電流Ｉ０  を出力する電圧／電流変換回路２３ｃと、この電圧／電流変換回路２３ｃの出力電流を一定値以下に保つための負帰還回路または電圧クランプ回路２３ｄとを具えている。この第１の回路例の場合、この発明でいう定電流小ブロック２３ｙを、定電流回路２３ｙａと抵抗Ｒ６  とで構成している。なお、抵抗Ｒ６  は、定電流回路２３ｙａが飽和動作状態になった際でも定流小ブロック２３ｙの定電流動作を補償するためのものであるから、必須でない場合もある（以下の各例において同じ）。或は、その逆に定電流小ブロック２３ｙを、簡単化のため、大きな抵抗値とした抵抗Ｒ６  で構成する場合があっても良い（以下の図４６等参照）。また、図４５の第１回路例では第１のスイッチ回路を、＋電源端子と定電流回路２３ｙａとの間に設けているが、第１のスイッチ回路２３ｂと定電流回路２３ｙａの接続順序の入れ換えは可能である。この第１の回路例は、ちょうど、第１の実施の形態において図３を用いて説明したダイヤルパルス回路から、正論理回路２３ａａ、定電流回路または大抵抗回路２３ａｂ、ダイオードＤ１  およびキャパシタＣＦ  を削除した構成の回路となっている。
【０２３２】
図４６（Ａ）、図４６（Ｂ）、図４７、図４８（Ａ）、図４８（Ｂ）に、第２の実施の形態のダイヤルパルス回路の第１の回路例の詳細な回路例をそれぞれ示した。なお、これらの回路例は第１の実施の形態の信号発生回路２０において説明したダイヤルパルス回路での定電流回路等を用い構成されているから、その詳細な説明はここでは省略する。
【０２３３】
また、図４９は、第２の実施の形態の発生回路３０におけるダイヤルパルス回路の第２回路例を示したブロック図である。
【０２３４】
この第２の実施の形態のダイヤルパルス回路の第２回路例では、コモン端子が第１のスイッチ回路に接続され電流入力端子および出力端子を持つ電流ミラー回路２３ｙｂと、前記電流入力端子と−電源との間に接続された定電流回路２３ｙａと、電流ミラー回路２３ｙｂの電流出力端子に接続された抵抗Ｒ６  とで、定電流小ブロック２３ｙを構成している。それ以外は、図４５に示した第１回路例と同様に電圧／電流変換回路２３ｃおよび負帰還回路または電圧クランプ回路２３ｄを具えている。この回路例２は、ちょうど、第１の実施の形態において図７を用いて説明したダイヤルパルス回路から、正論理回路２３ａｅ、ダイオードＤ１  およびキャパシタＣＦ  を削除した構成の回路となっている。
【０２３５】
図５０（Ａ）、図５０（Ｂ）に、第２の実施の形態のダイヤルパルス回路の第２回路例の詳細な回路例をそれぞれ示した。なお、これらの回路例は第１の実施の形態の信号発生回路２０において説明したダイヤルパルス回路での電流ミラー回路や定電流回路等を用い構成されているから、その詳細な説明はここでは省略する。
【０２３６】
また、図５１は、第２の実施の形態の信号発生回路３０におけるダイヤルパルス回路の第３の回路例を示したブロック図である。
【０２３７】
この第２の実施の形態のダイヤルパルス回路の第３の回路例は、図４９に示した第２の回路例に対し、第１のスイッチ回路２３Ｂの位置を変更したものである。すなわち、電流ミラー回路の入力端子に接続される回路系内の所定位置に第１のスイッチ回路２３Ｂを設け、かつ、定電流小ブロック２３ｙの入力端子を＋電源端子に直接接続した構成の回路例である。この図５１の場合は、電流ミラー回路２３ｙｂのコモン端子を＋電源端子に接続し、かつ、第１のスイッチ回路２３Ｂを定電流回路２３ｙａと−電源端子との間に設けた例である。もちろん、第１のスイッチ回路２３Ｂと定電流回路２３ｙａとは直列回路であるので、これらの順序を入れ換えても良い。それ以外は、図４５，図４９に示した回路同様に電圧／電流変換回路２３ｃおよび負帰還回路または電圧クランプ回路２３ｄを具えている。この第３の回路例は、ちょうど、第１の実施の形態において図１４を用いて説明したダイヤルパルス回路から、正論理回路２３ａｅ、ダイオードＤ１  およびキャパシタＣＦ  を削除した構成の回路となっている。
【０２３８】
図５２（Ａ）、図５２（Ｂ）に、第２の実施の形態のダイヤルパルス回路の第３の回路例の詳細な回路例をそれぞれ示した。なお、これらの回路例の詳細な説明はここでは省略する。
【０２３９】
この第２の実施の形態の信号発生回路３０では、ダイヤルパルス回路２３Ｘを定電流回路ブロック２３Ｙと第１のスイッチ回路２３Ｂとを含む回路としている。こうした場合でも回線間電圧が一定値以上あり、電圧／電流変換回路２３ｃ（図４５，４９，５１参照）の出力電流Ｉ0を一定にするように、負帰還回路又は電圧クランプ回路２３ｄが動作可能状態にある時は、ダイヤルパルス回路としてのオン時の端子間は定電流特性（オフフック時の高交流インピーダンスの確保が可能）を示す。したがってキャパシタＣFを用いずともダイヤルパルス回路を交流信号に対し高インピーダンス状態にし得る。そしてキャパシタＣFを含まなければ、速いスイッチングが可能（ダイヤルパルス時）である。
【０２４０】
従って、局側給電が定電圧定抵抗方式であり、回線間電圧が一定値以上確保できる短距離回線に接続する端末回路用としてであれば、キャパシタＣFを含まない第２の実施の形態のダイヤルパルス回路（図４４）で良い事になる。キャパシタＣFは外付け部品であることが多い。この第２の実施の形態の信号発生回路３０によればキャパシタＣFを不要とできる分、外付け部品数を減らすことができる。
【０２４１】
３．第３の発明の説明
次に、第１の発明のオフフック信号およびダイヤルパルス発生回路に比べて、回路を構成する素子数を低減できるオフフック信号およびダイヤルパルス発生回路の発明（第３の発明）の実施の形態について、説明する。
【０２４２】
図５４は、この第３の発明のオフフック信号およびダイヤルパルス発生回路１００（以下、信号発生回路１００ともいう）の構成を説明する図である。ただし、説明の都合上、通信端末トランスＬおよび直流カット用キャパシタＣと、制御装置２００とを、ダイヤルパルス発生回路１００と共に図示してある。
【０２４３】
この制御回路２００は、例えば電話機或はノーリンギング通信端末装置に内蔵されている。この制御回路２００は、信号発生回路１００に所定動作をさせるための第１の制御信号Ｓ１  、第５の制御信号Ｓ５  および第７の制御信号Ｓ７  を、信号発生回路１００に、出力する。なお以下の実施の形態では、信号発生回路１００に所定動作をさせるための第６の制御信号Ｓ６  は、信号発生回路１００内で生成される例を述べる。しかし、この第６の制御信号Ｓ６  を、制御回路２００が発生する場合があっても良い。
【０２４４】
この信号発生回路１００は、通信端末トランスＬおよびこれに直列に接続され直流をカットするキャパシタＣを有したトランス部２１０と、電話回線１１との間に設けられる。
【０２４５】
この信号発生回路１００は、オフフック信号またはダイヤルパルスを形成するための第１の制御信号Ｓ１  が入力された場合はオフフック信号またはダイヤルパルスを電話回線１１を介し局側に送る。そして、この第３の発明の特徴として、この信号発生回路１００は、以下の各回路（Ｘ）  〜（Ｚ）  を具える。
【０２４６】
（Ｘ）．電話回線の回線電圧を全波整流する全波整流回路２１。
【０２４７】
（Ｙ）．全波整流回路２１の出力端子＋−間に接続されていて、インピーダンス回路１１０と、第１の制御信号Ｓ１  によりオン／オフされる第１のスイッチ回路２３Ｂとを含むダイヤルパルス回路１３０。ただし、このインピーダンス回路１１０は、第５の制御信号Ｓ５  に同期して与えられ、この第５の制御信号Ｓ５  の信号レベルを当該ダイヤルパルス回路１３０に適合したレベルに変換して得られた第６の制御信号Ｓ６  がオン状態の場合は、インダクタンス成分を持つ状態で動作し、該第６の制御信号Ｓ６  がオフ状態の場合は無インダクタンス性の状態で動作する。また、このインピーダンス回路１１０に流れる電流は、第１のスイッチ回路２３Ｂによりオン／オフされる。
【０２４８】
（Ｚ）．全波整流回路２１の出力端子＋−間に接続されている第４のスイッチ回路１４０および第５のスイッチ回路１５０からなる直列回路を含むスイッチブロック回路１６０。ただし、この第５のスイッチ回路１５０にトランス部２１０が並列に接続される。また第４のスイッチ回路１４０は、該回路１４０に第５の制御信号Ｓ５  が入力された場合にオンとなってトランス部２１０と電話回線１１とを接続する。また、第５のスイッチ回路１５０は、該回路１５０に第７の制御信号Ｓ７  が入力されかつ第４のスイッチ回路１４０に第５の制御信号Ｓ５  が入力された場合に、前記通信端末トランスＬの交流動作を保証するバイアス電流を第４のスイッチ回路１４０に流す。また、この第５のスイッチ回路１５０は、該回路１５０に第７の制御信号Ｓ７  が入力されかつ第５の制御信号Ｓ５  が第４のスイッチ回路１４０に入力されていない場合にトランス部２１０の入力端子Ｔ１  ，Ｔ２  間を短絡する。
【０２４９】
この信号発生回路１００は、次の様に、動作させることができる。信号発生回路１００に第５の制御信号Ｓ５  が入力されていない時（論理レベルがローレベルの時）、第４のスイッチ回路１４０はオフである。また、信号発生回路１００に第７の制御信号Ｓ７  が入力されていない時（論理レベルがローレベルの時）、第５のスイッチ回路１５０はオフである。したがって、第５および第７の制御信号Ｓ５  ，Ｓ７  がいずれも入力されない時、トランスＬの入力端子間は開放となり、かつ、トランスＬと回線とは非接続の状態になる。したがって、電話機は待機状態になる。また、第６の制御信号Ｓ６  は、第５の制御信号Ｓ５  に同期する信号である。そのため、待機状態では、第６の制御信号Ｓ６  もオフ状態なので、インピーダンス回路１１０は無インダクタンス性を示す。
【０２５０】
待機状態にある信号発生回路１００に、オフフック信号を発生させるためには、第１の制御信号Ｓ１  をオン状態にする。また、オフフック信号を発生している状態の信号発生回路１００に、ダイヤルパルスを発生させるためには、第１の制御信号Ｓ１  をダイヤル数に応じてオフ／オンさせる。
【０２５１】
一方、通話信号や局から送られる通話可能の信号等の交流信号を、この信号発生回路１００で扱うためには、第５の制御信号Ｓ５  および第７の制御信号Ｓ７  をそれぞれ入力する（オン状態すなわちハイレベルにする）。これにより、第５のスイッチ回路１５０は第４のスイッチ回路にバイアス電流を流す。また、第４のスイッチ回路１４０は、トランスＬと、回線とを接続する。したがって、交流信号をトランスＬに流せる。
【０２５２】
この第３の発明の信号発生回路１００によれば、スイッチブロック回路１６０の第５のスイッチ回路１５０に、通信端末トランスの入力端子を短絡させる機能と、第４のスイッチ回路１４０にバイアス電流を流す機能とを持たせた。そのため、スイッチブロック回路１６０を構成する素子数を第１の発明に比べて低減できる。さらに、第３の発明では、ダイヤルパルス回路１３０は、第６の制御信号Ｓ６  がオフ状態の場合に無インダクタンス性の状態で動作する。そのため、第６の制御信号Ｓ６  を受ける回路をＮＯＴ回路で実現できる。一方、第１の発明では、ダイヤルパルス回路２３（図１参照）は、第４の制御信号Ｓ４  がオン状態の場合に無インダクタンス性の状態で動作する。そのため、第４の制御信号Ｓ４  を受ける回路を、２段のＮＯＴ回路で実現する必要があった。したがって、第３の発明の方が第１の発明に比べて、ダイヤルパルス回路を構成する素子数を低減できる。これらの点から、第３の発明によれば、オフフック信号およびダイヤルパルス発生回路を構成する素子数を第１の発明に比べ低減することができる。
【０２５３】
次に、これらダイヤルパルス回路１３０およびスイッチブロック回路１６０の具体的な構成について、順次に説明する。
【０２５４】
ただし、以下の説明で用いる図では、第１の発明の信号発生回路２０が有していた構成成分と同様な構成成分については第１の発明で用いた番号と同じ番号を付して示し、その重複する説明を省略することがある。
【０２５５】
３−１．ダイヤルパルス回路の具体例
３−１−１．第１の実施例
図５５は、第３の発明の第１の実施例のダイヤルパルス回路のブロック図である。
【０２５６】
この図５５に示したダイヤルパルス回路１３０は、図３を用いて説明したダイヤルパルス回路を一部変更した回路である。すなわち、図５５に示したダイヤルパルス回路１３０は、図３を用いて説明したフィルタ回路２３ａの代わりに、新たなフィルタ回路１３１を具える。
【０２５７】
この新たなフィルタ回路１３１は、定電流回路２３ａｃと高抵抗Ｒ６  との直列回路と、キャパシタＣＦ  と、ダイオードＤ１  と、定電流回路または大抵抗２３ａｂと、ＮＯＴ回路１３１ａとを具える。
【０２５８】
定電流回路２３ａｃと高抵抗Ｒ6との直列回路は、フィルタ回路１３１の電圧入力端子ＶｉＦと出力端子Ｖｏの間に接続されている。この定電流回路２３ａｃは、電圧が印加されると定電流を流す回路である。ただし、定電流回路２３ａｃは、省略される場合（短絡される）があっても良い。
【０２５９】
ＮＯＴ回路１３１ａは、入力端子、出力端子およびグランド端子を有する。このＮＯＴ回路１３１ａのグランド端子は、インピーダンス回路１３０のグランド端子と接続され、入力端子は前記第６の制御信号の入力端子とされる。
【０２６０】
キャパシタＣＦ  は、フィルタ回路１３１の出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に接続されている。
【０２６１】
ダイオードＤ１  は、そのカソードがフィルタ回路１３１の出力端子Ｖｏに接続され、そのアノードがＮＯＴ回路１３１ａの出力端子に接続されている。
【０２６２】
なお、ＮＯＴ回路１３１ａは、例えば、図６０に示した様に、ベースに抵抗ＲＢ  が接続されたＮＰＮトランジスタで構成出来る。
【０２６３】
３−１−２．第２の実施例
図５６は、第３の発明の第２の実施例のダイヤルパルス回路のブロック図である。
【０２６４】
この図５６に示したダイヤルパルス回路１３０は、図６を用いて説明したダイヤルパルス回路を一部変更した回路である。すなわち、図５６に示したダイヤルパルス回路１３０は、図６を用いて説明したフィルタ回路２３ａの代わりに、新たなフィルタ回路１３２を具える。
【０２６５】
この新たなフィルタ回路１３２は、電流ミラー回路２３ａｄと、定電流回路２３ａｆと抵抗Ｒ６  との直列回路と、キャパシタＣＦ  と、ダイオードＤ１  と、ＮＯＴ回路１３１ａとを具える。
【０２６６】
電流ミラー回路２３ａｄのコモン端子ＣＯＭは、フィルタ回路１３２の電圧入力端子ＶｉＦに接続されている。
【０２６７】
定電流回路２３ａｆと抵抗Ｒ６  との直列回路は、電流ミラー回路２３ａｄの入力端子Ｉとフィルタ回路１３２の出力端子Ｖｏとの間に接続されている。この定電流回路２３ａｆは、これに電圧が入力されると定電流を流す回路である。ただし、定電流回路２３ａｆを省略する場合（短絡する場合）があっても良い。
【０２６８】
ＮＯＴ回路１３１ａは、入力端子、出力端子およびグランド端子を有する。このＮＯＴ回路１３１ａのグランド端子は、インピーダンス回路１３０のグランド端子と接続され、ＮＯＴ回路１３１ａの入力端子は前記第６の制御信号の入力端子とされる。ＮＯＴ回路１３１ａの出力端子は、電流ミラー回路２３ａｄの出力端子Ｏと接続されている。
【０２６９】
キャパシタＣＦ  は、フィルタ回路１３２の出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に接続されている。
【０２７０】
ダイオードＤ１  は、そのカソードがフィルタ回路１３２の出力端子Ｖｏに接続され、そのアノードがＮＯＴ回路１３１ａの出力端子に接続されている。
【０２７１】
３−１−３．第３の実施例
図５７は、第３の発明の第３の実施例のダイヤルパルス回路１３０のブロック図である。
【０２７２】
この図５７に示したダイヤルパルス回路１３０は、図７を用いて説明したダイヤルパルス回路を一部変更した回路である。すなわち、図５７に示したダイヤルパルス回路１３０は、図７を用いて説明したフィルタ回路２３ａの代わりに、新たなフィルタ回路１３３を含む。
【０２７３】
この新たなフィルタ回路１３３は、電流ミラー回路２３ａｄと、定電流回路または大抵抗２３ａｆと、高抵抗Ｒ６  と、キャパシタＣＦ  と、ダイオードＤ１  と、ＮＯＴ回路１３１ａとを具える。
【０２７４】
電流ミラー回路２３ａｄのコモン端子ＣＯＭは、フィルタ回路１３３の電圧入力端子ＶｉＦに接続されている。
【０２７５】
高抵抗Ｒ6は、電流ミラー回路２３ａｄの出力端子Ｏとフィルタ回路１３３の出力端子Ｖｏとの間に接続されている。
【０２７６】
ＮＯＴ回路１３１ａは入力端子、出力端子およびグランド端子を有する。このＮＯＴ回路１３１ａのグランド端子はインピーダンス回路１３０のグランド端子と接続され、入力端子は第６の制御信号の入力端子とされる。
【０２７７】
定電流回路または大抵抗２３ａｆは、ＮＯＴ回路１３１ａの出力端子と電流ミラー回路２３ａｄの入力端子Ｉとの間に接続されている。
【０２７８】
キャパシタＣＦ  は、フィルタ回路１３３の出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に接続されている。
【０２７９】
ダイオードＤ１  は、そのカソードがフィルタ回路１３３の出力端子Ｖｏに接続され、そのアノードがＮＯＴ回路１３１ａの出力端子に接続されている。
【０２８０】
３−１−４．第４の実施例
図５８は、第３の発明の第４の実施例のダイヤルパルス回路１３０のブロック図である。
【０２８１】
この図５８に示したダイヤルパルス回路１３０は、図５６を用いて説明した第２の実施例のダイヤルパルス回路を一部変更した回路である。すなわち、第１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄの入力端子Ｉに接続される回路系内の、該入力端子に入力される電流をオン／オフできる任意の位置に設け、かつ、フィルタ回路１３４の電圧入力端子ＶｉＦを、＋電源端子に接続した構成の回路である。図５８の例では、第１のスイッチ回路２３Ｂは、電流ミラー回路２３ａｄの入力端子Ｉと、定電流回路２３ａｆとの間に接続されている。
【０２８２】
３−１−５．第５の実施例
図５９は、第３の発明の第５の実施例のダイヤルパルス回路１３０のブロック図である。
【０２８３】
この図５９に示したダイヤルパルス回路１３０は、図５７を用いて説明した第３の実施例のダイヤルパルス回路を一部変更した回路である。すなわち、第１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄの入力端子Ｉに接続される回路系内の、該入力端子に入力される電流をオン／オフできる任意の位置に設け、かつ、フィルタ回路１３４の電圧入力端子ＶｉＦを、＋電源端子に接続した構成の回路である。図５９の例では、第１のスイッチ回路２３Ｂは、電流ミラー回路２３ａｄの入力端子Ｉと、定電流回路２３ａｆとの間に接続されている。
【０２８４】
上述した第３の発明の第１〜第５の実施例のダイヤルパルス回路それぞれは、キャパシタＣＦ  のグランド側端子をグランドに接続するか浮きにするかの論理レベルが、第１の発明の場合と反対であることを除いては、第１の発明のダイヤルパルスと同様に動作する。すなわち、第６の制御信号Ｓ６  がオン状態（ハイレベル状態）の時、この第３の発明のダイヤルパルス回路１３０はインダクタンス性を持つ状態になり、第６の制御信号がオフ状態（ローレベル状態）の時、無インダクタンス性の状態になる。
【０２８５】
３−２．スイッチブロック回路の具体例
図６１は、第３の発明の実施例のスイッチブロック回路１６０の、ブロック図である。ただし、ダイヤルパルス回路１３０およびトランス部２１０も併せて示してある。
【０２８６】
この実施例のスイッチブロック回路１６０は、第４のスイッチ回路１４０および第５のスイッチ回路１５０に加えて、第１のインタフェース回路１７０と、第２のインタフェース回路１８０とを具える。
【０２８７】
これら第１および第２のインタフェース回路１７０，１８０を設けた理由は、制御回路２００から出力される制御信号を第４のスイッチ回路１４０や第５のスイッチ回路１５０に適合する信号に変換するためである。詳細には、第１の発明で第１および第２のレベル変換回路２５ｃ，２５ｄを設けた理由と同様である。
【０２８８】
第１のインタフェース回路１７０は、第７の制御信号を受ける。そして、第７の制御信号Ｓ7と同期する、かつ前記第５のスイッチ回路１５０に適合する第８の信号Ｓ8を前記第５のスイッチ回路に出力する。第２のインタフェース回路１８０は、第５の制御信号を受ける。そして、第５の制御信号Ｓ5と同期する、かつ第４のスイッチ回路１４０に適合する第９の信号Ｓ9を第４のスイッチ回路１４０に出力する。さらにこの第２のインタフェース回路１８０は、第５の制御信号Ｓ5に同期する第６の制御信号Ｓ6も生成する。
【０２８９】
次に、第４のスイッチ回路１４０、第５のスイッチ回路１５０、第１のインタフェース回路１７０および第２のインタフェース回路１８０それぞれの詳細回路例について説明する。
【０２９０】
図６２は、これら各回路１４０〜１８０の具体的な回路図である。
【０２９１】
第４のスイッチ回路１４０は、例えば、ＮＰＮトランジスタＴｒと、そのベースおよびエミッタ間に設けた抵抗Ｒで構成する。ＮＰＮトランジスタとして、複数個のＮＰＮトランジスタをダーリントン接続したトランジスタ群を用いる場合があっても良い（図６７、図６８参照）。
【０２９２】
第５のスイッチ回路１５０は、例えば、電流ミラー回路で構成する。ただし、この電流ミラー回路は、そのコモン端子が、全波整流回路の出力端子の一端、ここでは＋電源端子に接続される。さらにその入力端子Ｉが、第７の制御信号によってオン／オフされる定電流回路、ここでは第１のインタフェース回路１７０に接続される。さらに、その出力端子Ｏが、第４のスイッチ回路１４０のＮＰＮトランジスタのコレクタに接続される。
【０２９３】
第１のインタフェース回路１７０は、第７の制御信号Ｓ７  でオン／オフされる例えば定電流回路で構成する。
【０２９４】
第２のインタフェース回路１８０は、第５の制御信号Ｓ5でオン／オフされる例えば定電流回路で構成する。定電流回路の出力を、第４のスイッチ回路１４０のＮＰＮトランジスタのベースに接続する。
【０２９５】
この図６２に示した回路の動作について説明する。第７の制御信号Ｓ７  が入力されると、第１のインタフェース回路１７０を構成する定電流回路に電流が流れるので、第５のスイッチ回路１５０を構成する電流ミラー回路の入力側トランジスタに電流が流れる。これに応じこの電流ミラー回路は出力端子Ｏに電流を流そうとする。この時、第４のスイッチ回路１４０がオン状態であると、第４のスイッチ回路１４０を経由する電流経路が形成されるので、該出力端子Ｏに電流が流れる。この電流は第４のスイッチ回路のバイアス電流になる。
【０２９６】
一方、第４のスイッチ回路１４０がオフ状態であると、第５のスイッチ回路１５０である電流ミラー回路では、出力端子側の電流経路が無いので、該電流ミラー回路の出力トランジスタが飽和動作をする。その結果、トランスＬの入力端子間は、この出力トランジスタによって、短絡される。これらのことから、第５のスイッチ回路１５０を電流ミラー回路で構成すると、この発明でいう第５のスイッチ回路１５０の機能が得られることが理解できる。
【０２９７】
なお、第５のスイッチ回路１５０として、電流ミラー回路の代わりに、入力電流が設定値以上になると増幅率が急速に低下する電流増幅回路を用いても良い。
３−３．第３の発明の他の実施例
３−３−１．
この第３の発明の信号発生回路１００に具わるダイヤルパルス回路に、第１の発明の第４〜第５の実施例のダイヤルパルス回路の思想を、付加しても良い。すなわち、ダイヤルパルス回路にキャパシタ放電回路や電圧クランプ回路等を付加する思想は、この第３の発明にも適用出来る。以下、これについて説明する。
【０２９８】
図６３は、図５５を用いて説明したダイヤルパルス回路に、第１の発明で説明したキャパシタ放電回路２３ａｇ、電圧クランプ回路２３ａｋ、第２の電圧クランプ回路２３ａｌと充電制限抵抗Ｒとの直列回路、逆流防止ダイオードＤ２  およびスピードアップダイオードＤ３  の少なくとも１つを付加する場合の説明図である。
【０２９９】
第３の発明の場合、ダイヤルパルス回路にスピードアップダイオードＤ３  、すなわち電圧／電流変換回路２３ｃの入力端子付近の浮遊容量に蓄積される電荷を逃がすダイオードを付加する時は、該電荷を放電するための定電流回路又は大抵抗２３ａｍを、フィルタ回路１３１の適所（この場合は端子ＶｉＦとグランド端子との間）に設ける必要がある。それ以外、すなわち、キャパシタ放電回路２３ａｇ、キャパシタ放電回路２３ａｈ、電圧クランプ回路２３ａｋ、第２の電圧クランプ回路２３ａｌと充電制限抵抗Ｒとの直列回路、または逆流防止ダイオードＤ２  を設ける場合は、第１の発明で説明した場合と同様に、これらをダイヤルパルス回路に接続すれば良い。
【０３００】
また、図６４（Ａ），（Ｂ）は、キャパシタＣＦ  を充電する時の速度を高めるための電圧クランプ回路２３ａｉまたは、電流バッファ機能を有した電圧クランプ回路２３ａｊを設ける例を特に示した図である。図６４を用意した理由は、図６３での、電圧クランプ回路２３ａｋ，２３ａｌと、電圧クランプ回路２３ａｉ，２３ａｊとの違いを明確にするためである（詳細は、第１の発明の第５〜第７実施例のダイヤルパルス回路の説明参照）。
【０３０１】
なお、キャパシタ放電回路を付加する思想は、図５６〜図５９に示したダイヤルパルス回路にも適用できる。また、電圧クランプ回路および逆流防止ダイオードＤ２  を付加する思想は、図５６、図５７の様に第１のスイッチ回路２３Ｂが、電源とフィルタ回路２３ａの電圧入力端子との間に設けられている回路に対して適用できる。図６３の例では、第２の定電流回路または大抵抗２３ａｍを特別に設けたが一端がフィルタ回路１３１のグランドに接続され他端が第１のスイッチ回路２３Ｂでオン／オフされる定電流回路または大抵抗が存在するならば、スピードアップダイオードＤ３  は、電圧／電流変換回路２３ｃの入力Ｖｉ１と、該定電流回路または大抵抗の該オン／オフされる端子との間に接続すればよい。好適例を図６６に示す。但し動作の説明は後述する。
【０３０２】
３−３−２．
この第３の発明では、フィルタ回路１３１内のキャパシタＣＦ  のグランド側端子は、ＮＯＴ回路１３１ａの出力端子のレベルがローになった時に、接地される。また、キャパシタＣＦ  のグランド側端子が接地されている時は、キャパシタＣＦ  に交流信号が流れるようにする必要がある。ところが、ＮＯＴ回路１３１ａは、典型的には半導体素子で構成される。半導体素子は一方向にしか電流を流せない。すると、ＮＯＴ回路１３１ａの出力端子のレベルがローになっている間は、ＮＯＴ回路に、キャパシタＣＦ  の交流動作を補償するためのバイアス電流を流す必要がある。そこで、図５５に示した定電流回路又は大抵抗２３ａｂや、図５６に示した電流ミラー回路２３ａｄは、このバイアス電流を生成していた。また、このバイアス電流は、ＮＯＴ回路１３１ａの出力がローレベルの時はこのＮＯＴ回路１３１ａの出力端子に流れた。また、ＮＯＴ回路１３１ａの出力がハイレベルとなってキャパシタＣＦ  のグランド側端子が浮きの状態になった時は、上記バイアス電流は、キャパシタＣＦ  を放電させ、該放電終了後は、該バイアス電流がダイオードＤ１  に流れてキャパシタＣＦ  を短絡する役割を果たしていた。
【０３０３】
しかし、キャパシタ放電回路２３ａｇまたは２３ａｈを設けた場合は、ＮＯＴ回路１３１ａの出力がハイレベル（第６の制御信号Ｓ６  がローレベル）の時、キャパシタＣＦ  は、キャパシタ放電路２３ａｇ又は２３ａｈにより、プラスの充電電荷を放電させられ、その後もプラスの電荷が蓄積しないよう保たれる。するとＮＯＴ回路１３１ａの出力がハイレベルの時に、前記バイアス電流がゼロであれば、ダイオードＤ１  を省略することができる。この実施例は、これを実現するための実施例である。
【０３０４】
図６５（Ａ）および（Ｂ）は、ダイオードＤ１  を省略できる信号発生回路を実現するためのダイヤルパルス回路の回路図である。
【０３０５】
このダイヤルパルス回路は、先の実施例で説明したフィルタ回路１３１〜１３５の代わりに、新たなフィルタ回路１３６を具える。
【０３０６】
この新たなフィルタ回路１３６は、定電流回路２３ａｃと高抵抗Ｒ６  との直列回路と、ＮＯＴ回路１３１ａと、キャパシタＣＦ  と、バイアス回路２３ａｎと、キャパシタ放電回路２３ａｇ（２３ａｈタイプも可）とを具える。
【０３０７】
定電流回路２３ａｃと高抵抗Ｒ６  との直列回路は、フィルタ回路１３６の電圧入力端子ＶｉＦと出力端子Ｖｏとの間に接続されている。この定電流回路２３ａｃは電圧が印加されると定電流を流す定電流回路である。ただし、この定電流回路２３ａｃを省略（短絡）する場合があっても良い。
【０３０８】
ＮＯＴ回路１３１ａは、入力端子、出力端子およびグランド端子を有する。このＮＯＴ回路１３１ａのグランド端子はインピーダンス回路１１０のグランド端子と接続され、その入力端子が第６の制御信号Ｓ６  の入力端子とされる。
【０３０９】
キャパシタＣＦ  は、１３６フィルタ回路の出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に接続されている。
【０３１０】
バイアス回路２３ａｎは、ＮＯＴ回路１３１ａの出力がローレベルの時のみ、キャパシタＣＦ  に交流信号が流れることを補償するためのバイアス電流をＮＯＴ回路１３１ａの出力端子に流す回路である。このバイアス回路２３ａｎは、任意好適な回路で構成できる。
【０３１１】
図６５（Ａ）に示した回路では、バイアス回路２３ａｎは、制御信号Ｓ６  に同相で同期した電圧信号ＶＢ  と、定電流回路又は大抵抗２３ａｂとで構成している。ＮＯＴ回路１３１ａの出力がハイレベルの時に、前記バイアス電流ＩＢ  がゼロとなる。このため、ダイオードＤ１  を省略できる。図６５（Ｂ）に示した回路では、制御信号Ｓ６  が入力された時（ハイレベルの時）のみ、外部からＮＯＴ回路１３１ａの出力端子に、バイアス電流ＩＢ  を供給する。
【０３１２】
ＮＯＴ回路１３１ａをバイポーラトランジスタで構成する場合は、制御信号Ｓ６  を電流信号とし、かつ該電流信号の電流レベルを大きく（前記バイアス電流ＩＢ  と同レベル）設定しておけば、図６５（Ｂ）に示したＩＢ  を用いずとも、図６５（Ｂ）の回路と同等の効果が得られる。
【０３１３】
３−３−３．
図６６は、ダイオードＤ１  を省略し、かつ、スピードアップダイオードＤ３  を設けるダイヤルパルス回路の好適な回路例を示した図である。この回路例は、第３の発明の信号発生回路の実用化に好ましい。
【０３１４】
この回路例では、バイアス回路２３ａｎを、定電流回路又は大抵抗２３ａｂとダイオードＤ４  との直列回路と、ダイオードＤ５  とを含む回路で構成する。
【０３１５】
定電流回路又は大抵抗２３ａｂとダイオードＤ４  との直列回路は、フィルタ回路１３７の電圧入力端子ＶｉＦと、ＮＯＴ回路１３１ａとの間に接続されている。ただし、これらは、ダイオードＤ４  のカソードがＮＯＴ回路１３１ａの出力端子と接続されるように、配置してある。
【０３１６】
ダイオードＤ５  は、定電流回路又は大抵抗２３ａｂとダイオードＤ４  との接続点およびフィルタ回路１３７のグランド端子間に接続してある。ただし、フィルタ回路１３７のグランド端子にカソードが接続されるように、このダイオードＤ５  は、配置してある。しかも、ダイオードＤ５  は、ダイオードＤ４  に比べて、順方向動作開始電圧（順方向バイアスで導通状態となる開始電圧）が高いダイオードを用いる。このようなダイオードＤ５  は、例えば、ダイオードＤ４  を直列に複数接続することで実現できる。
【０３１７】
また、スピードアップダイオードＤ３  、すなわち電圧／電流変換回路２３ｃの入力端子付近の浮遊容量に蓄積される電荷を逃がすダイオードＤ３  は、定電流回路又は大抵抗２３ａｂの、第１のスイッチ回路２３Ｂでオン／オフされる端子（フィルタ回路１３７の電圧入力端子ＶｉＦ）と、電圧／電流変換回路２３ｃの入力端子Ｖｉ１との間に、接続されている。ただし、そのカソードが電圧入力端子ＶｉＦ側になるように、接続されている。
【０３１８】
キャパシタＣＦ  と、キャパシタ放電回路２３ａｇとが並列接続されて、これらはフィルタ回路１３７の出力端子Ｖ０  と、ＮＯＴ回路１３１ａの出力端子との間に接続されている。
【０３１９】
この図６６に示した回路は、次の様に動作する。制御信号Ｓ６  が入力されると（ハイレベル状態の時）、定電流回路又は大抵抗２３ａｂの電流は、ダイオードＤ４  およびＮＯＴ回路１３１ａ流れる。したがって、ＮＯＴ回路にバイアス電流を流せる。また、制御信号Ｓ６  が入力されないと（ローレベル状態の時）、定電流回路又は大抵抗２３ａｂの電流は、ダイオードＤ５  を流れる。また、電圧／電流変換回路２３ｃの入力端子付近の浮遊容量に蓄積される電荷は、Ｄ３  および定電流回路又は大抵抗２３ａｂを経由してグランドに至る。これらのことから、この図６６に示した回路は、ＮＯＴ回路１３１ａへのバイアス電流の供給と、スピードアップという２つの機能を、果たすことが理解できる。
【０３２０】
３−３−４．
図６７および図６８それぞれは、第３の発明の信号発生回路のより詳細な回路図である。
【０３２１】
特に図６７の回路例は、図６６を用いて説明した回路であって、かつ、キャパシタ放電回路を、制御Ｓ６  により制御されるキャパシタ放電回路２３ａｇで構成した回路である。然も、逆流防止ダイオードＤ２  を、トランジスタの一部のｐｎ接合で構成した回路である。すなわち、逆流防止ダイオードＤ２  を、図６７中のトランジスタＱａ  のエミッタ−ベース接合で構成している。ただし、この図６７の回路例では、図６６に示していた定電流回路２３ａｃは、短絡されている（省略されている）。
【０３２２】
また、図６８の回路例は、図６６を用いて説明した回路であって、かつ、キャパシタ放電回路を、キャパシタＣＦ  のグランド側端子の電位がフィルタ回路１３７のグランド電位に比べて所定電位差以上低くなった時にキャパシタＣＦ  の電荷を自動的に放電する回路２３ａｈで構成した回路である。ただし、この図６８の回路例では、図６６に示していた定電流回路２３ａｃは、短絡されている（省略されている）。
【０３２３】
図６７および図６８では、回路の主要構成成分に、いままでの説明で用いた番号を同様に付してある。したがって、図６７および図６８に示した回路の動作は、いままでの説明と同様であるので、その説明は省略する。
【０３２４】
なお、これまで説明してきたダイヤルパルス回路内の負帰還回路または電圧クランプ回路の動作は、該ダイヤルパルス回路内の電圧／電流変換回路に流れる電流を一定値以下に制限するものであり、該ダイヤルパルス回路内のフィルター回路にローパスフィルターを構成するキャパシタを含み、該電圧／電流変換回路の最大許容電流が十分に大きい場合は、該負帰還回路または電圧クランプ回路を省略できる。図６７及び図６８は、この例をも示す。
更に、図６７、図６８それぞれにおいて、トランスＬの入力端子間に接続された抵抗Ｒｔ  は、トランスＬの交流動作を補償するためのバイアス電流レベルが複数必要な時接続されるものである。このＲｔ  の代わりに定電流回路を用いても良い。第５のスイッチ回路１５０は、この抵抗Ｒｔ  と協同して、次の様な作用を示す。
【０３２５】
既に説明した様に、この第３の発明では、第５のスイッチ回路１５０がバイアス電流を形成する機能を有する。したがって、この図６７、図６８の回路例では、第４のスイッチ回路１４０に流れるバイアス電流として、抵抗Ｒｔ  による第１のバイアス電流が得られる。さらに、第５のスイッチ回路１５０がバイアス回路として動作した場合は、上記の第１のバイアス電流および第５のスイッチ回路１５０で形成されるバイアス電流が足されて生じる第２のバイアス電流が得られる。したがって、図６７、図６８の各回路例では、２種類のバイアス電流が得られる。
【０３２６】
上記のように複数レベルのバイアス電流が得られるということは、例えば以下のようなシステムで重要になる。複数の通信端末装置が同一電話回線に並列に接続されていて、かつ、これら通信端末装置が局側から同時に呼ばれてその後にいずれか１つの通信端末装置が特定されて該装置が局側と応答するシステム、例えば、ノーリンギング通信端末群を有したシステムでは、応答端末が特定されるまでの受信を抵抗Ｒtによる第１のバイアス電流で行なう。そして、特定された通信端末との応答は上記の第２のバイアス電流で行なう。したがって、複数レベルのバイアス電流が得られる、この第３の発明のオフフフック信号およびダイヤルパルス発生回路は、この点でも有用である。
【０３２７】
なお、この出願の各発明は上述の各実施の形態に何ら限定されるものではなく、多くの変形および変更を加えることができる。
【０３２８】
上述においては、各回路をバイポーラトランジスタで構成する例を説明したが、各回路を電界効果トランジスタで構成する場合があっても良い。そうする場合でかつ第３の発明の場合、ＮＯＴ回路はオープンドレインのＦＥＴとするのが良い。
【０３２９】
また、第３の発明を実施する場合、ＮＯＴ回路１３１ａの入力端子に入力する第６の制御信号Ｓ６  として、ローレベルからハイレベルに変化する時間が比較的長い波形の信号を用いるのが良い。すなわち、単位時間あたりの電圧変化ｄＶ／ｄｔが小さい信号を用いるのが良い。こうすると、キャパシタＣＦ  のグランド側端子をグランドに接続する時、該接続がゆっくり行なわれる。するとトランスＬと回線との接続／接続断が緩やかに行われる。そのため該接続／接続断時にトランスＬに流れる過渡電流のピーク値を低く抑えることができるので、交流信号系への雑音発生を軽減できる。
【０３３０】
【発明の効果】
上述した説明から明らかなようにこの出願の第１の発明によれば、電話回線と通信端末トランスとの間に設けられ、オフフック信号またはダイヤルパルスを形成するための第１の制御信号が入力された場合はオフフック信号またはダイヤルパルスを前記電話回線を介し局側に送り、第２の制御信号が入力された場合は前記通信端末トランスを保護する状態を形成する、オフフック信号およびダイヤルパルス発生回路において、（Ａ）．電話回線の回線電圧を全波整流する全波整流回路と、（Ｂ）．所定のインピーダンス回路と前記第１の制御信号によりオン／オフされる第１のスイッチ回路とを含む所定のダイヤルパルス回路と、（Ｃ）．第２のスイッチ回路および第３のスイッチ回路からなる直列回路を含みこれらスイッチ回路に前記通信端末トランスが接続される所定のスイッチブロック回路とを具える。
【０３３１】
ダイヤルパルス回路が全波整流回路の出力端子間に接続されているため、ダイヤルパルス発生時に必要な大電流はダイヤルパルス回路側のみに流せる。従って、小電力素子はダイヤルパルス回路側で１個用いれば良いことになるので小電力素子の個数を従来より減らせる。
【０３３２】
さらに第２のスイッチ回路は回線と通信端末トランスとを必要に応じ切り離すことを可能にする。そのため、ダイヤルパルス回路を先ずオンさせて回線抵抗等を利用して回線間電圧を低下させた後に第２のスイッチ回路をオンまたはオフさせるという動作により、通信端末トランスと回線との接続／切断動作が可能になる。回線電圧を低くした状態で回線とトランスとの接続／切断が出来ると、その分、通信端末トランスの入力へのサージ侵入を軽減することができる。
【０３３３】
また、駆動方法の発明（第２の発明）によれば、所定のステップにより第１および第２の制御信号をオン／オフさせて第１〜第３のスイッチ回路を巧みにオン／オフする。このため、回線と通信端末トランスとを接続するときと、切断するときそれぞれで、ダイヤルパルス回路に先ず電流が流されるので回線電圧は回線抵抗の影響でその分低くなる。そして、このように回線電圧が低くなった状態の回線に通信端末トランスは接続され、または、このように回線電圧が低くなった状態の回線から通信端末トランスは切り離される。したがって、回線電圧が低くなった分、接続／切断時に発生するサージを軽減できる。
【０３３４】
また、この出願の他の発明（第３の発明）のオフフック信号またはダイヤルパルス発生回路は、通信端末トランスＬおよびこれに直列に接続され直流をカットするキャパシタＣを有したトランス部と、電話回線との間に設けられ、第１の制御信号Ｓ１  が入力された場合はオフフック信号またはダイヤルパルスを電話回線を介し局側に送り、かつ、以下の各回路（Ｘ）  〜（Ｚ）  を具える。
【０３３５】
（Ｘ）．電話回線の回線電圧を全波整流する全波整流回路。
【０３３６】
（Ｙ）．全波整流回路の出力端子間に接続されていて、インピーダンス回路と、第１の制御信号Ｓ１  によりオン／オフされる第１のスイッチ回路とを含む所定のダイヤルパルス回路。
【０３３７】
（Ｚ）．全波整流回路２１の出力端子間に接続されている第４のスイッチ回路および第５のスイッチ回路からなる直列回路を含む所定のスイッチブロック回路。
【０３３８】
この第３の発明のオフフック信号及びダイヤルパルス発生回路によれば、第５のスイッチ回路に、通信端末トランスの入力端子を短絡させる機能と、第４のスイッチ回路にバイアス電流を流す機能とを持たせた。そのため、スイッチブロック回路を構成する素子数を第１の発明に比べて低減できる。さらに、この第３の発明では、ダイヤルパルス回路は、第６の制御信号がオフ状態の場合に無インダクタンス性の状態で動作する。そのため、第６の制御信号を受ける回路をＮＯＴ回路で実現できる。したがって、この第３の発明では、第１の発明に比べて、ダイヤルパルス回路を構成する素子数を低減できる。これらの点から、第３の発明によれば、オフフック信号およびダイヤルパルス発生回路を構成する素子数を第１の発明に比べ低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のオフフック信号およびダイヤルパルス発生回路の基本構成の説明図である。
【図２】駆動方法の発明の説明に供するタイムチャートである。
【図３】第１の実施例のダイヤルパルス回路を示した図である。
【図４】第１の実施例のダイヤルパルス回路の第１詳細回路例を示した図である。
【図５】第１の実施例のダイヤルパルス回路の第２詳細回路例を示した図である。
【図６】第２の実施例のダイヤルパルス回路の第１回路例を示した図である。
【図７】第２の実施例のダイヤルパルス回路の第２回路例を示した図である。
【図８】第２の実施例のダイヤルパルス回路の第１回路例の第１詳細回路例を示した図である。
【図９】第２の実施例のダイヤルパルス回路の第１回路例の第２詳細回路例を示した図である。
【図１０】第２の実施例のダイヤルパルス回路の第１回路例の第３詳細回路例を示した図である。
【図１１】第２の実施例のダイヤルパルス回路の第１回路例の第４詳細回路例を示した図である。
【図１２】第２の実施例のダイヤルパルス回路の第２回路例の第１詳細回路例を示した図である。
【図１３】第２の実施例のダイヤルパルス回路の第２回路例の第２詳細回路例を示した図である。
【図１４】第３の実施例のダイヤルパルス回路を示した図である。
【図１５】第３の実施例のダイヤルパルス回路の第１詳細回路例を示した図である。
【図１６】第３の実施例のダイヤルパルス回路の第２詳細回路例を示した図である。
【第１７】第４の実施例のダイヤルパルス回路を示した図である。
【第１８】第５の実施例のダイヤルパルス回路を示した図である。
【第１９】第６の実施例のダイヤルパルス回路を示した図である。
【第２０】第７の実施例のダイヤルパルス回路の第１回路例を示した図である。
【第２１】第７の実施例のダイヤルパルス回路の第２回路例を示した図である。
【図２２】第８の実施例のダイヤルパルス回路の第１回路例を示した図である。
【第２３】第８の実施例のダイヤルパルス回路の第２回路例を示した図である。
【図２４】第１の実施例のスイッチブロック回路の第１回路例を示した図である。
【図２５】第１の実施例のスイッチブロック回路の第２回路例を示した図である。
【図２６】第１の実施例のスイッチブロック回路の第１回路例のブロック図による第１具体例を示した図である。
【図２７】第１の実施例のスイッチブロック回路の第１回路例の第１詳細回路例を示した図である。
【図２８】第１の実施例のスイッチブロック回路の第２回路例のブロック図による第１具体例を示した図である。
【図２９】第１の実施例のスイッチブロック回路の第２回路例の第１詳細回路例を示した図である。
【図３０】第１の実施例のスイッチブロック回路の第１回路例のブロック図による第２具体例を示した図である。
【図３１】第１の実施例のスイッチブロック回路の第１回路例の第２詳細回路例を示した図である。
【図３２】第１の実施例のスイッチブロック回路の第２回路例のブロック図による第２具体例を示した図である。
【図３３】第１の実施例のスイッチブロック回路の第２回路例の第２詳細回路例を示した図である。
【図３４】第１の実施例のスイッチブロック回路の第１回路例のブロック図による第３具体例を示した図である。
【図３５】第１の実施例のスイッチブロック回路の第１回路例の第３詳細回路例を示した図である。
【図３６】第１の実施例のスイッチブロック回路の第１回路例のブロック図による第４具体例を示した図である。
【図３７】第１の実施例のスイッチブロック回路の第１回路例の第４詳細回路例を示した図である。
【図３８】ダイヤルパルス回路の電圧／電流変換回路の第２回路例を示した図である。
【図３９】第１の実施例のスイッチブロック回路の第１回路例の第５詳細回路例を示した図である。
【図４０】第２の実施例のスイッチブロック回路の詳細回路例を示した図である。
【図４１】ミラーキャパシタを用いたＣＲ回路を示した図である。
【図４２】第４の実施例のスイッチブロック回路の第１回路例を示した図である。
【図４３】第４の実施例のスイッチブロック回路の第２回路例を示した図である。
【図４４】第２の実施の形態のオフフック信号およびダイヤルパルス発生回路の基本構成の説明図である。
【図４５】第２の実施の形態のダイヤルパルス回路の第１回路例を示した図である。
【図４６】（Ａ）、（Ｂ）それぞれは、第２の実施の形態のダイヤルパルス回路の第１回路例の第１詳細回路例を示した図である。
【図４７】第２の実施の形態のダイヤルパルス回路の第１回路例の第２詳細回路例を示した図である。
【図４８】（Ａ）、（Ｂ）それぞれは、第２の実施の形態のダイヤルパルス回路の第１回路例の第３詳細回路例を示した図である。
【図４９】第２の実施の形態のダイヤルパルス回路の第２回路例を示した図である。
【図５０】（Ａ）、（Ｂ）それぞれは、第２の実施の形態のダイヤルパルス回路の第２回路例の詳細回路例を示した図である。
【図５１】第２の実施の形態のダイヤルパルス回路の第３回路例を示した図である。
【図５２】（Ａ）、（Ｂ）それぞれは、第２の実施の形態のダイヤルパルス回路の第３回路例の詳細回路例を示した図である。
【図５３】従来技術の説明図である。
【図５４】第３の発明のオフフック信号およびダイヤルパルス発生回路を説明する図である。
【図５５】第３の発明の第１の実施例のダイヤルパルス回路を示した図である。
【図５６】第３の発明の第２の実施例のダイヤルパルス回路を示した図である。
【図５７】第３の発明の第３の実施例のダイヤルパルス回路を示した図である。
【図５８】第３の発明の第４の実施例のダイヤルパルス回路を示した図である。
【図５９】第３の発明の第５の実施例のダイヤルパルス回路を示した図である。
【図６０】ＮＯＴ回路の説明図である。
【図６１】第３の発明の実施例のスイッチブロック回路を示した図である。
【図６２】第３の発明でのスイッチブロック回路の回路例を示した図である。
【図６３】第３の発明の他の実施例の説明図である。
【図６４】第３の発明の他の実施例の説明図である。
【図６５】第３の発明の他の実施例の説明図である。
【図６６】第３の発明の他の実施例の説明図である。
【図６７】第３の発明の第１の詳細な回路図である。
【図６８】第３の発明の第２の詳細な回路図である。
【符号の説明】
１１：電話回線
２０：第１の実施の形態のオフフック信号およびダイヤルパルス発生回路
２１：全波整流回路
２３：ダイヤルパルス回路
２３Ａ：インピーダンス回路
２３Ｂ：第１のスイッチ回路
２３ａ：フィルタ回路
２３ａａ，２３ａｅ：正論理回路
２３ａｂ：定電流回路または大抵抗回路
２３ａｃ，２３ａｆ：定電流回路
２３ａｄ：電流ミラー回路
２３ｃ：電圧／電流変換回路
２３ｄ：負帰還回路または電圧クランプ回路
２５：スイッチブロック回路
２５ａ：第２のスイッチ回路
２５ｂ：第３のスイッチ回路
２５ｃ：第１のレベル変換回路
２５ｃａ：第２の制御信号Ｓ２  によりオン／オフするスイッチ手段
２５ｃｂ：定電流回路
２５ｃｃ：キャパシタおよび抵抗で構成された直列回路
２５ｃｄ：ツェナ−ダイオード付き非線形電流アンプ
２５ｄ：第２のレベル変換回路
２５ｄａ：電圧／電流変換回路
２５ｄｂ：電流ミラー回路
Ｌ：通信端末トランス
Ｃ：キャパシタ
Ｓ１  ：第１の制御信号
Ｓ２  ：第２の制御信号
Ｓ３  ：第３の制御信号
Ｓ３１：電圧形式の第３の制御信号
Ｓ３２：電圧形式の第３の制御信号（Ｓ３１と電圧が異なるもの）
Ｓ３３：電流形式の第３の制御信号
Ｓ４  ：第４の制御信号
３０：第２の実施の形態のオフフック信号発生およびダイヤルパルス発生回路
２３Ｘ：第２の実施の形態のダイヤルパルス回路
２３Ｙ：定電流回路ブロック
２３ｙ：電圧を印加すると定電流が流れる定電流小ブロック
５０：制御回路
１００：第３の発明のオフフック信号およびダイヤルパルス発生回路
１１０：インピーダンス回路
１３０：ダイヤルパルス回路
１３１〜１３７：フィルタ回路
１３１ａ：ＮＯＴ回路
１４０：第４のスイッチ回路
１５０：第５のスイッチ回路
１６０：スイッチブロック回路
１７０：第１のインタフェース回路
１８０：第２のインタフェース回路
２００：制御回路
２１０：トランス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0003580678.tif 000038
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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