(57)【特許請求の範囲】
【請求項１】
半導体基板上に所定の薄膜を形成する段階と、前記薄膜上にフォトレジストを塗布する段階と、前記半導体基板上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンを硬化させる段階と、前記硬化されたフォトレジストパターンをエッチングマスクとして使用し前記薄膜をエッチングする段階とを備え、
前記フォトレジストパターンを硬化させる段階は、前記フォトレジストパターン上にイオンを注入することにより実行され、
前記イオン注入に使用するソースガスは、不活性ガス、Ｐ型ガスであるＢＦ３、又はＮ型ガスであるＰＨ３若しくはＰＦ３であり、
前記イオンを注入する方向は、前記フォトレジストパターンに対して所定の傾斜角を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記イオン注入の投射範囲の最大値は、前記フォトレジストパターンの高さの１／２であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記イオン注入時、ドーズ量は１×１０１５から５×１０１６ions／ｃｍ２であることを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関するもので、より詳しくは塗布されるフォトレジストの厚さを低くし、フォトレジストとエッチングされる下部薄膜とのエッチング選択比を向上させることで縦横比が大きい微細パターンを効果的に形成することができるようにする半導体素子の製造方法に関する。
【０００２】
【従来の技術】
通常、半導体素子は蒸着工程、写真工程、エッチング工程及びイオン注入工程などの一連の工程を遂行して行われる。
即ち、半導体素子は半導体基板上に多結晶膜、酸化膜、窒化膜及び金属膜などのようないくつかの層の薄膜を蒸着した後、写真工程、エッチング工程及びイオン注入工程などを通じて半導体素子集積回路のパターンを半導体基板上に形成させて完成する。
【０００３】
写真工程は、光によって化学反応が生じ一般的に溶解度などが変化する感光性高分子材質であるフォトレジストを所定の下部薄膜が形成されている半導体基板上に塗布し、フォトレジスト上に微細パターンが既に形成されたフォトマスクを整列させた後、フォトマスクを通じて光を照射する。これにより、光が照射されたフォトレジスト部分には化学反応が生じ、光が照射されない部分に比べ可溶性材質に変性または不可溶性材質に変性するため、変性したフォトレジストを適当な現像液で現像することでポジティブ又はネガティブ型フォトレジストパターンを下部薄膜上に形成することができる。
【０００４】
フォトレジストパターンは、写真工程以後の工程、即ち下部薄膜のエッチング工程及び下部薄膜へのイオン注入工程などでマスクの役割をする。
最近、半導体素子の極微細化及び高集積化が推進されることによりメモリ容量の増加に比例して全体的なチップ面積は増加しているが、実際の半導体素子のパターンが形成される領域であるセルの面積は減少している。
【０００５】
しかしながら、セルの面積は減少する場合、好ましいメモリの容量が確保するためには限定されたセル内により多くのパターンが形成されなければならない。従って、パターンの線幅（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）は減少し、パターンの高さは徐々に増加している状態である。即ち、パターンの縦横比が増加している。
【０００６】
現在、露光技術の限界及びフォトレジストの特性の限界で前述の要求される要件を満たすことができる工程を遂行し難く、写真工程での最大の関心は半導体基板上に塗布されるフォトレジストの厚さをどのくらい低くすることができるのかであり、エッチング工程での最大関心はエッチングマスクであるフォトレジストパターンとエッチングされる下部薄膜とのエッチング選択比をどのくらい高くすることができるのかということである。
即ち、写真工程ではフォトレジストの厚さが薄ければ薄いほど工程が容易で、エッチング工程では下部薄膜のエッチングが完了されるまでフォトレジストパターンが十分に耐えなければならない。
【０００７】
図１から図３は従来の半導体素子製造方法による問題点を説明するための断面図である。
図１は、所定のポリシリコン膜４が約１μｍの厚さで形成した半導体基板２上にフォトレジストを約９５００Åの厚さで塗布した後、写真工程を遂行することで形成されたフォトレジストパターン６の下部にブリッジ８が形成されていることを示す。
これは、塗布されたフォトレジストの厚さが高いため充分に露光ができなかったことを意味する。
【０００８】
ポリシリコン膜４の厚さ及びフォトレジストの厚さは図２と図３でも同一である。
図２は、半導体基板２上に形成されたフォトレジストパターン６の縦横比が大きくフォトレジストパターン６が倒れたことを示す。
図３は、エッチングされたポリシリコン膜４とフォトレジストパターン６とのエッチング選択比が適切ではなく、エッチング工程が遂行される間、ポリシリコン膜４のエッチング工程が完了されるまでフォトレジストパターン６が十分に耐えることができず、エッチングされてはならないポリシリコン膜４の部分もエッチングされてポリシリコンパターン１０の高さが予想された以上低くなったことを示す。
【０００９】
即ち、エッチング工程が遂行された後の好ましいポリシリコンパターン１０の高さはＨ１であるが、エッチング工程が進行された後の実際のポリシリコンパターン１０の高さはＨ２で、Ｈ１とＨ２の差の分ポリシリコンパターン１０がエッチングされたことを意味する。
【００１０】
これは通常ポリシリコンパターン１０の形成のために塗布されるフォトレジストの厚さはエッチング工程を考慮してエッチング後にもポリシリコンパターン１０上にフォトレジストパターン６が約１０００Åから２０００Å程度残るように決定され、半導体基板２で使用されるそれぞれのウェーハの間及びウェーハ内の各領域の間のフォトレジスト及びポリシリコン膜４の厚さの均一度が不良であるため、前述のような問題点が発生する。これはウェーハの直径が大きければ大きいほどさらに悪化する。
【００１１】
【発明が解決しようとする課題】
従って、ブリッジの発生及び好ましい高さよりさらに低くなったポリシリコンパターン１０は半導体素子の特性を減少させて収率を落し、倒れたフォトレジストパターン６は後続工程であるエッチング工程またはイオン注入工程でパーティクルとして作用するという問題点があった。
【００１２】
本発明の目的は、フォトレジストの厚さを薄くし、フォトレジストとエッチングされる下部薄膜との間で高いエッチング選択比を実現することで微細な半導体素子の回路パターンを形成することができる半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前述の目的を達成するための本発明の請求項１記載の半導体素子の製造方法によると、ウェーハ上に所定の薄膜を形成する段階と、薄膜上にフォトレジストを塗布する段階と、ウェーハ上にフォトレジストパターンを形成させる段階と、フォトレジストパターンを硬化させる段階と、硬化されたフォトレジストパターンをエッチングマスクとして薄膜をエッチングする段階を備え、前記フォトレジストパターンを硬化させる段階は、前記フォトレジストパターン上にイオンを注入することにより実行され、前記イオン注入に使用するソースガスは、不活性ガス、Ｐ型ガスであるＢＦ３、又はＮ型ガスであるＰＨ３若しくはＰＦ３であり、前記イオンを注入する方向は、前記フォトレジストパターンに対して所定の傾斜角を有する。
【００１４】
【発明の実施の形態】
以下、本発明の具体的な実施例を添付した図面を参照して詳しく説明する。
図４から図８は本発明による半導体素子の製造方法を示す工程断面図である。図４を参照すると、半導体基板２０上にポリシリコン膜２２を約１μｍの厚さで形成させる。ポリシリコン膜２２は通常の化学気相蒸着法で形成することができる。また、ポリシリコン膜２２は伝導体層に形成するためには不純物をドーピングすることができる。
【００１５】
図５を参照すると、ポリシリコン膜２２上にフォトレジスト２４を６５００Åの厚さで塗布し、フォトレジスト２４上に半導体素子の回路パターンが既に形成されているフォトマスク２６を整列させた後、フォトマスク２６を通じて光を通過してフォトレジスト２４を露光する。
【００１６】
図６を参照すると、露光されたフォトレジスト２４を現像して第１フォトレジストパターン２８を形成した後、半導体基板２０を通常のイオン注入装置に移動させて第１フォトレジストパターン２８にアルゴンガスのイオン化によって発生したアルゴンイオンを第１フォトレジストパターン２８に対して所定の傾斜角を有する方向から注入し第１フォトレジストパターン２８を炭素化して硬化させる。
【００１７】
イオン注入するために所定の傾斜角を有するようにするのは、アルゴンイオンが第１フォトレジストパターン２８内にのみ注入されるようにするためである。傾斜角は第１フォトレジストパターン２８の高さ及び第１フォトレジストパターン２８の間のスペースの線幅によって異なるようにすることができ、特定角に限定するものではない。
イオン注入装置によって注入されたアルゴンイオンが、フォトレジストの主な結合構造であるＣ−Ｈ−Ｏの連結構造で、Ｈ及びＯの連結を切断しＣだけが残るようにして第１フォトレジストパターン２８を硬化させる。
【００１８】
この際、イオン注入工程に利用されるソースガスとしてはアルゴンガスのような不活性ガス、またはＰ型ガスまたはＮ型ガスである。Ｐ型ガスとしてはＢＦ３ガスが好ましく、Ｎ型ガスとしてはＰＨ３またはＰＦ３ガスが好ましい。
この際、イオン注入時、ドーズ量は１×１０１５から５×１０１６ｉｏｎｓ／ｃｍ２となるように設定されている。また、イオン注入の投射範囲の最大値は、フォトレジストパターン２８の高さの１／２となるような位置に設定されている。
【００１９】
勿論、アルゴンイオンを第１フォトレジストパターン２８と垂直方向から注入することも可能であるが、第１フォトレジストパターン２８の間のスペース部分になるポリシリコン膜２２の表面にダメージを与えるため、エッチング工程の遂行時、スペースの線幅が増加するおそれがある。
前述のように炭素化によって硬化された第１フォトレジストパターン２８は、ポリシリコン膜２２とのエッチング選択比が向上し、ポリシリコン膜２２のエッチング工程の遂行時、高いエッチング抵抗力を有する。
【００２０】
図７を参照すると、硬化された第１フォトレジストパターン２８をエッチングマスクとしてポリシリコン膜２２をエッチングしてポリシリコンパターン３０を形成する。
この際、ポリシリコンパターン３０上には、第１フォトレジストパターン２８もエッチング工程によってエッチングされ、第１フォトレジストパターン２８より厚さが薄い第２フォトレジストパターン３２が形成される。
【００２１】
第２フォトレジストパターン３２の厚さとしては、約２０００Å程度が残留する。これは第１フォトレジストパターン２８がイオン注入によって硬化されて従来よりエッチング選択比が向上し、エッチング工程時において高いエッチング抵抗力を有するようになったことを意味する。即ち、第１フォトレジストパターン２８の厚さが従来より薄いと、ポリシリコン膜２２がエッチングされてポリシリコンパターン３０に形成されるまで十分に耐えうるということを意味する。
【００２２】
最初のフォトレジスト２４の厚さを従来のように約９５００Åとなるように塗布すると、第２フォトレジストパターン３２の厚さとしては約５０００Å程度残留する。
図８を参照すると、ポリシリコンパターン３０上の第２フォトレジストパターン３２を除去してポリシリコンパターン３０の形成のためのエッチング工程を完了する。
【００２３】
前述のように第１フォトレジストパターン２８にイオン注入工程を追加して第１フォトレジストパターン２８を硬化させることができるので、最初のフォトレジスト２４の塗布の厚さを従来の塗布の厚さより薄くすることができる。これにより、写真工程を効果的に遂行することができるため、第１フォトレジストパターン２８の間のブリッジ現象及び第１フォトレジストパターン２８の倒れ現象を防止することができる。
この際、フォトレジスト塗布の厚さはエッチングされる下部薄膜によって従来の塗布の厚さより約３０％から４０％を減少させることができる。これによって原価節減も実現することができる。
【００２４】
図９は、本発明による半導体素子の製造方法を適用して形成したキャパシタのストリッジ電極を示す断面図である。
図９を参照すると、半導体基板４０上のセルパッド４２、図示しないドレーン領域と連結されるビットライン４４、酸化膜４６及び窒化膜４８からなる層間絶縁膜５０、ならびにセルパッド４２上に形成されたコンタクトホール５２を含む下部構造５４上にストリッジ電極５６が形成されている。
【００２５】
ストリッジ電極５６は、コンタクトホール５２を通じてトランジスタのソース領域４１と接触し、ソース領域４１から伝達された電荷を蓄積する部分であり、キャパシタの静電容量を決定する重要要素である。
静電容量はストリッジ電極５６の表面積に比例して増加する。これによって通常はストリッジ電極５６の高さを増加させる、またはストリッジ電極５６の表面に半球型のＨＳＧ膜を形成してストリッジ電極５６の表面積を増加させることでキャパシタの静電容量を増加させている。
【００２６】
従って、本発明による半導体素子の製造方法をストリッジ電極５６の製造に適用すると、ストリッジ電極５６を形成するためのポリシリコン膜上に塗布されるフォトレジストの厚さを薄くすることができ、従来の厚いフォトレジストを使用する時に発生するフォトレジストパターンの倒れ現象が生じることなく、好ましい線幅を有するフォトレジストパターンを形成させることができる。また、フォトレジストの厚さを薄くすることができると同時に、ポリシリコン膜とのエッチング選択比が向上し、静電容量を高めるために厚く形成されたポリシリコン膜が完全にエッチングされるまでフォトレジストパターンが耐えうる状態でエッチング特性が優れたストリッジ電極５６を形成することができる。従って、ストリッジ電極５６の厚さを厚くすることができるので、ＨＳＧ膜の形成工程を省略しても素子特性に合う静電容量を確保することができる。
【００２７】
従って、本発明の半導体の製造方法によると、塗布されるフォトレジストの厚さを薄くすることで、従来より微細なフォトレジストパターンを形成することができる。また、フォトレジストパターンに通常のイオン注入装置を利用して不活性ガス、Ｐ型ガスまたはＮ型ガスをソースガスとするイオン注入工程を遂行し、フォトレジストパターンを硬化させてフォトレジストパターンをエッチングマスクとするエッチング工程によってエッチングされる下部薄膜とのエッチング選択比を向上させることができる。
【００２８】
【発明の効果】
本発明の半導体の製造方法によると、フォトレジストの厚さが減少することにより、フォトレジストパターンの倒れ現象及びブリッジ現象を防止することができ、フォトレジストパターンとエッチングされる下部薄膜とのエッチング選択比が向上するため、エッチング均一度が増大する。また、フォトレジストの使用量を減少させることで原価節減を向上させることができる。また、キャパシタ製造工程に適用することでストリッジ電極の形成を容易にすることができ、キャパシタの静電容量を向上させることができる。
【００２９】
以上において、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
【図面の簡単な説明】
【図１】従来の半導体素子の製造方法を示す説明図である。
【図２】従来の半導体素子の製造方法を示す説明図である。
【図３】従来の半導体素子の製造方法を示す説明図である。
【図４】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【図５】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【図６】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【図７】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【図８】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【図９】本発明の一実施例による半導体素子を示す断面図であって、製造段階を示す図である。
【符号の説明】
２、２０、４０    半導体基板
４、２２    ポリシリコン膜
６    フォトレジストパターン
８    ブリッジ
１０、３０    ポリシリコンパターン
２４    フォトレジスト
２６    フォトマスク
２８    第１フォトレジストパターン
３２    第２フォトレジストパターン
４１    ソース領域
４２    セルパッド
４４    ビットライン
４６    酸化膜
４８    窒化膜
５０    層間絶縁膜
５２    コンタクトホール
５４    下部構造
５６    ストリッジ電極
【図１】
0003573670.tif 000002
【図２】
0003573670.tif 000003
【図３】
0003573670.tif 000004
【図４】
0003573670.tif 000005
【図５】
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【図６】
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【図７】
0003573670.tif 000008
【図８】
0003573670.tif 000009
【図９】
0003573670.tif 000010