(57)【特許請求の範囲】
【請求項１】
受信したディジタル多重信号より受信フレーム同期パタンを検出し、この受信フレーム同期パタンを自局に設けた基準フレーム同期パタンと１ビット単位で比較することにより、フレーム同期を確立させるフレーム同期回路であって、
前記受信フレーム同期パタンを構成する複数ビットデータと前記基準フレーム同期パタンを構成する複数ビットデータの対応するビットデータ同士を比較し、第一の設定数以上の連続したビットデータ一致が検出された場合に同期状態を示す計数結果を出力し、ｎフレーム分（ｎは２以上の実数）の前記基準フレーム同期パタンと前記受信フレーム同期パタン同士を比較した結果、第二の設定数以上の通算ビットデータ不一致が検出された場合に非同期状態を示す計数結果を出力する一致／不一致計数手段により構成される比較手段と
前記比較手段より出力された計数結果により同期状態／非同期状態を判定する判定手段と、
前記同期状態を示す計数結果が出力された後、前記基準フレーム同期パタンと前記受信フレーム同期パタンを比較し、前記第一の設定数より大きい第三の設定数以上のビットデータ一致が検出された場合には引き続き同期状態を示す計数結果を出力し、前記第三の設定数未満のビットデータ一致しか検出されなかった場合には非同期状態を示す計数結果を出力する疑似引込み手段を備えたことを特徴とするフレーム同期回路。
【請求項２】
前記第三の設定数は、前記第二の設定数未満の値に設定されることを特徴とする、請求項１記載のフレーム同期回路。
【請求項３】
前記第三の設定数未満のビットデータ一致しか検出されなかった場合に示される計数結果は、ｍフレーム（１≦ｍ＜ｎ）以内の範囲で出力されることを特徴とする、請求項１あるいは２に記載のフレーム同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフレーム同期回路に関し、特にディジタル多重信号の同期確立に用いられるフレーム同期回路に関する。
【０００２】
【従来の技術】
従来のフレーム同期回路の一例について説明する。図２は従来のフレーム同期回路の一例の構成図である。
【０００３】
従来のフレーム同期回路の一例は、１ビット即ハンチング方式により、入力信号ｆ１に挿入されているフレーム同期パタンのフレーム位相と、回路内で生成するフレーム同期パタンのフレーム位相とをフレーム同期パタンの多重化位置のみで比較するフレーム同期比較回路１と、その比較結果の一致を計数するＹＥＳパルスカウント回路２０１と不一致を計数するＮＯパルスカウント回路２０２とを有するパルス計数回路２と、その計数結果をもって、同期・非同期を判定し、フレーム同期比較回路１のハンチング動作を制御する制御信号を送出する判定回路４とで構成される。
【０００４】
次に、このフレーム同期回路の動作について説明する。
【０００５】
フレーム同期回路は、フレーム同期パタン周期を管理するタイミング監視カウンタ（不図示）を有し、タイミング監視カウンタで生成する位相のフレーム同期パタンと、入力信号ｆ１をフレーム同期パタンの多重化位置のみで比較する。この比較結果の一致・不一致を計数し、その結果により同期状態，非同期状態を判定する。
【０００６】
同期状態は、入力信号ｆ１のフレーム位相と前記タイミング監視カウンタのフレーム位相とが、同期を確立している状態であることにより、前記補助信号が分離でき、主信号が伝達できる状態である。
【０００７】
一方、非同期状態は、フレーム位相が確立されていない状態であることにより、補助信号が分離できず、主信号も伝達できない状態である。
【０００８】
従って、信号伝達を実現するフレーム同期回路は、いち早く同期を確立し、同期状態を保持できる必要がある。
【０００９】
図２によると、フレーム同期回路１は、前記タイミング監視カウンタによるフレーム同期パタンの発生及び入力信号との比較を行い、比較結果ｆ２を生成する。
【００１０】
パルス計数回路２は、比較結果ｆ２を計数する。比較結果ｆ２が一致の時はＹＥＳパルス計数回路２０１で計数し、比較結果ｆ２が不一致の時はＮＯパルス計数回路２０２で計数する。ＹＥＳパルス計数回路２０１及びＮＯパルス計数回路２０２は、各々の計数条件を満たした時、夫々計数結果ｆ３，ｆ４を出力する。
【００１１】
判定回路４は、ＹＥＳ及びＮＯパルス計数回路２０１，２０２の計数結果ｆ３，ｆ４を入力とし、同期・非同期を示す判定結果ｆ７を出力する。ｆ３のパルスが入力された場合、ｆ７は同期を示し、ｆ４のパルスが入力された場合、ｆ７は非同期を示す。よって、ＹＥＳ及びＮＯパルス計数回路２０１，２０２の計数条件により同期確立・同期の保持特性が決定される。
【００１２】
以降に、ＹＥＳ及びＮＯパルス計数回路２０１，２０２の設定条件について詳細に説明する。
【００１３】
１フレーム長Ｎｆビット中のフレーム同期パタンのビット数をＦｓビット、ＹＥＳパルス計数回路２０１の計数条件をＮｙビット連続一致検出、ＮＯパルス計数回路２０２の計数条件をＲｎビット中Ｎｎビット以上の不一致検出（Ｒｎ＞＞Ｎｎ）とする時、同期確立過程において、比較結果が不一致の時、１ビットシフトして比較を行う１ビット即ハンチング方式を有するフレーム同期回路の同期確立，同期保持期間の期待値は下記のように表される。
【００１４】
同期確立時間の期待値Ｅ１は、
Ｅ１＝（（Ｐｅ１／（１−Ｐｅ１））・Ｎｆ／Ｆｓ・（Ｎｆ−１）＋Ｎｆ＋Ｎｙ・Ｎｆ／Ｆｓ）・１／Ｆｒ  （時間）  …（１）
で表される。
【００１５】
同期保持時間の期待値Ｅ２は、
Ｅ２＝Ｎｎ／Ｐｅ２・Ｎｆ／Ｆｓ・１／Ｆｒ  （時間）  …（２）
で表される
ここに、Ｐｅ１，Ｐｅ２は比較結果の誤り検出確率、Ｎｆは１フレーム長、Ｎｙは同期引き込みとなるＹＥＳの連続一致数、Ｎｎは同期外れとなるＮＯの回数、Ｆｒはラジオクロック周波数、Ｆｓは１フレーム長Ｎｆビット中のフレーム同期パタンのビット数である。
【００１６】
式（１）より、いち早く同期を確立するためには、期待値Ｅ１が小さければよい。すなわち、Ｎｙのビット数を少なくすれば実現できることが分かる。
【００１７】
ところで、フレーム同期回路では、信号伝達を早く行うために引き込み確立を早くする。従って、ＹＥＳ及びＮＯパルス計数回路２０１，２０２の設定条件で詳細を説明した通り、１フレーム長Ｎｆビット中のフレーム同期パタンのビット数Ｆｓよりも同期引き込みとなるＹＥＳの連続一致数Ｎｙを小さく設定する。これにより、引き込み確立を早くできるが、このＦｓ＞Ｎｙの設定での引き込み確立では、１フレーム同期パタンのビット数全てを監視しないため、疑似引き込みが生じる可能性がある。
【００１８】
疑似引き込みとは、入力信号ｆ１に多重化されているフレーム同期パタンと類似した信号パタンが入力信号に含まれている場合に、その信号パタンを正規のフレーム同期パタンと判定し、同期を確立してしまうことである。
【００１９】
以下にその例を挙げる。図５は入力信号とフレーム同期パタンビットとの関係を示す信号形式図である。
【００２０】
例として、１ビット即ハンチング方式Ｆｓ＝２０の場合において、判定条件となるＹＥＳ及びＮＯパルス計数回路２０１，２０２の設定条件を、ＹＥＳパルス計数回路２０１にて１０ビット連続一致（Ｎｙ＝１０）で同期を判定、ＮＯパルス計数回路２０２にてＲｎ＝１００（＝５×Ｆｓ）中Ｎｎ＝３０ビット以上の不一致で非同期を判定する設定にされているとする。
【００２１】
ここで、入力信号ｆ１に、正規のフレーム位相と異なる位置で、フレーム同期パタンのＦ１１〜Ｆ１５が正規のフレーム同期パタンと異なり、それ以外のビットは、フレーム同期パタンと同一という特殊な固定パタンを含む信号が入力されたとする。
【００２２】
この時、フレーム同期回路は、先ず、１０ビット目までのビットにて１０ビット連続一致を検出し、同期と判定してしまう。その後、１１ビット目から１５ビット目まで不一致を検出するが、５×Ｆｓまでの間に２５ビット（Ｆ１１〜Ｆ１５が５回）しか不一致を計数できないため、非同期と判定できず同期状態を保持し続ける。
【００２３】
このように、いち早く同期を確立させるためのＹＥＳ判定条件と入力信号の信号パターンの関係により、誤ったフレーム位相にも関わらず、同期状態を保持してしまう疑似引き込みが発生するという欠点があった。
【００２４】
そこで、この疑似引き込みの発生を防ぐフレーム同期回路が特開平４−２３８４３５号公報に開示されている。図３はこの公報に開示されたフレーム同期回路の構成図、図４は同回路に含まれる判定回路の構成図である。
【００２５】
このフレーム同期回路はフレーム同期回路本体３０１と判定回路３０２で構成される。
【００２６】
フレーム同期回路本体３０１は、１ビット即ハンチング方式で、入力信号のフレーム位相と回路内で生成するフレーム位相のフレーム同期パタンとを多重化位置のみで比較し、フレーム同期誤りパルス３０３とフレーム同期位置信号３０４を送出する構成となっている。
【００２７】
判定回路３０２は、フレーム同期パタンの多重化位置で各々の誤りパルスを送出する誤りパルス位置判定回路３１１と、その各々の誤りパルスを計数する誤りパルス計数回路３１２〜３１ｎ（ｎは正の整数）と、誤りパルスの計数回路３１２〜３１ｎをリセットし計数範囲を設定するインターバル発生回路３２０で構成される。又、判定回路３０２によりフレーム同期回路本体３０１に対し制御信号３２１が出力される。
【００２８】
フレーム同期回路本体３０１は、１ビット即ハンチング方式で入力信号に形成されているフレーム同期パタンと自分自身内で発生する同期信号との比較結果を、フレーム同期誤りパルス３３１とその誤りパルスの位置情報を示す誤りパルス位置信号３３２として判定回路３０２に送出する。
【００２９】
判定回路３０２内での動作を説明する。誤りパルス位置判定回路３１１は、フレーム同期誤りパルス３３１と誤りパルス位置信号３３２とを入力し、フレーム同期パルスの位置に応じた誤り信号に変換し、各々の誤りパルス計数回路３１２〜３１ｎに送出する。フレーム同期パルスがＦｓビットなら、誤りパルス計数回路３１２〜３１ｎはＦｓ個構成される。
【００３０】
各々の誤りパルス計数回路３１２〜３１ｎは、インターバル発生回路３２０の出力信号でリセットがかかり、このリセットを起点として誤りパルスを計数する。この計数値が設定した閾値を超えた場合に、各誤りパルス計数回路３１２〜３１ｎはハンチング制御信号３４２〜３４ｎを出力する。この各々のハンチング制御信号３４２〜３４ｎは全て論理和され、フレーム同期回路本体３０１へ出力される。
【００３１】
従って、Ｆｓ個の誤りパルス計数回路３１２〜３１ｎのうち１個でも設定した閾値を超えたら、フレーム同期回路本体３０１にハンチング制御信号３２１が送出される。ハンチング制御信号３２１が送出されなければハンチング動作を停止し同期確立となり、送出されればハンチング動作を継続し同期するまで続けられる。
【００３２】
【発明が解決しようとする課題】
しかし、本回路には、疑似引き込みの判定に時間を要し、引き込み確立時間がかかるという欠点がある。それについて下記に説明する。
【００３３】
先ず、本回路にも従来例の入力信号と同一の入力信号が、入力されたとする。判定回路３０２内のインターバルを１フレーム長Ｎｆビット以上のＲｎ（＝５×Ｎｆ）に設定し、各誤りパルス計数回路３１２〜３１ｎ（この場合は、Ｆｓ個ある）の計数値に対する閾値をＮｎ＝５ビットとする。この時、５×Ｎｆまでの間に、Ｆ１１〜Ｆ１５番目の誤りパルス計数回路が、各々５ビットずつ計数し、疑似引き込みを検出し、再度引き込み動作に戻る。
【００３４】
ここで問題なのは、本回路の誤りパルス計数回路３１２〜３１ｎは、１フレーム長Ｎｆビット中のフレーム同期パタンのビット数Ｆｓ分構成されていて、各誤り計数回路は１フレームに１回しか計数しないということである。従って、上記の条件で疑似引き込みの判定を行うのに、最低でも５フレームは監視しなくてはならない（閾値が５ビットのため、最初のフレームから５フレームまで連続で不一致として考えて５フレーム必要）。
【００３５】
その後、再度引き込み過程に戻り、正規引き込みを行ったとしても、既に５フレーム分の時間を要している。このように疑似引き込み判定までに時間を要し、ついては正規引き込みの確立までに時間を要することとなる。
【００３６】
そこで本発明の目的は、正規引き込みの確立までに要する時間を短縮することができ、しかも疑似引き込みを検出することができるフレーム同期回路を提供することにある。
【００３７】
【課題を解決するための手段】
以上の課題を鑑み、本発明のフレーム同期回路は、受信したディジタル多重信号より受信フレーム同期パタンを検出し、この受信フレーム同期パタンを自局に設けた基準フレーム同期パタンと１ビット単位で比較することにより、フレーム同期を確立させるフレーム同期回路であって、
前記受信フレーム同期パタンを構成する複数ビットデータと前記基準フレーム同期パタンを構成する複数ビットデータの対応するビットデータ同士を比較し、第一の設定数以上の連続したビットデータ一致が検出された場合に同期状態を示す計数結果を出力し、ｎフレーム分（ｎは２以上の実数）の前記基準フレーム同期パタンと前記受信フレーム同期パタン同士を比較した結果、第二の設定数以上の通算ビットデータ不一致が検出された場合に非同期状態を示す計数結果を出力する一致／不一致計数手段により構成される比較手段と、前記比較手段より出力された計数結果により同期状態／非同期状態を判定する判定手段と、前記同期状態を示す計数結果が出力された後、前記基準フレーム同期パタンと前記受信フレーム同期パタンを比較し、前記第一の設定数より大きい第三の設定数以上のビットデータ一致が検出された場合には引き続き同期状態を示す計数結果を出力し、前記第三の設定数未満のビットデータ一致しか検出されなかった場合には非同期状態を示す計数結果を出力する疑似引込み手段を備えたことを特徴としている。
【００３８】
また、本発明のフレーム同期回路の第二構成例は、上述の構成に加えさらに、前記第三の設定数が前記第二の設定数未満の値に設定されることを特徴としている。
【００３９】
また、本発明のフレーム同期回路の第三構成例は、上述の第一もしくは第二の構成に加えてさらに、前記第三の設定数未満のビットデータ一致しか検出されなかった場合に示される計数結果が、ｍフレーム（１≦ｍ＜ｎ）以内の範囲で出力されることを特徴としている。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係るフレーム同期回路の最良の実施の形態の構成図である。なお、従来例（図２）と同様の構成部分については同一番号を付し、その説明を省略する。
【００４１】
本発明のフレーム同期回路は、従来の構成（図２）の判定回路４の前段に疑似引き込み判定回路３を設け、その出力の疑似引き込み計数結果ｆ５とＮＯ計数結果ｆ４を論理和回路５にて論理合成を行い、計数結果ｆ６を判定回路４に入力するようにした構成である。論理和回路５は、ｆ５またはｆ４のパルスが入力されるとそのパルスをｆ６に出力する。
【００４２】
従来例（図２）で説明した回路，信号は同様の動作をする。
【００４３】
疑似引き込み判定回路３は、ＹＥＳパルス計数回路２０１と同一機能を有し、比較結果ｆ２の一致を計数する。
【００４４】
本回路３は、ＹＥＳパルス計数回路２０１の計数結果により同期と判定されたフレーム同期パタンが、正規フレーム位相かどうかを判定するために設ける回路で、判定結果ｆ７が同期状態と判定した直後から一定の間（例えば一度）Ｆｓビット以上の通算一致を計数する。
【００４５】
これにより、従来例で生じるＦ１１〜Ｆ１５の５ビットの誤りを検出し、ｆ５にパルスを検出する。計数結果ｆ５は、論理和回路５で計数結果ｆ４と論理和を取られ、判定回路４に計数結果ｆ６が入力される。判定回路４で疑似引き込みと判定した場合、判定結果ｆ７パルスにより非同期状態になり、再び同期確立過程になる。
【００４６】
この疑似引き込み判定回路の計数範囲は、ＹＥＳパルスカウント回路計数範囲＜疑似引き込み判定回路計数範囲＜ＮＯパルスカウント回路計数範囲の関係で、計数範囲はｆ７が同期状態と判定した直後から最低でも１フレーム同期パタン以上の間、一致を計数する回路である。
【００４７】
又、計数値に対する閾値についても、疑似引き込み状態の特徴として、固定的に不一致を出力することが挙げられるため、上記関係と同様に閾値も設定し、判定することでＮＯパルスカウント回路２０２のみでは判定できなかった疑似引き込みを判定でき、かつ早く疑似引き込みを判定できる。
【００４８】
例えば、従来例（図２）と同様の入力信号ｆ１、即ち、フレーム同期パタンビットＦ１〜Ｆ１０及びＦ１６〜Ｆ２０は正規のフレーム同期パタンであるがフレーム同期パタンビットＦ１１〜Ｆ１５が正規のフレーム同期パタンと異なる信号、が入力された場合について説明する。
【００４９】
ＹＥＳパルスカウント回路２０１及びＮＯパルスカウント回路２０２の判定条件も従来例（図２）の場合の同様とする。
【００５０】
この時、擬似引き込み判定回路３の設定条件を５０ビット（２．５×Ｆｓ）中４０ビット以下の一致で非同期を判定、すなわち、同期と判定されるには４１ビット以上の一致が計数されることを条件とするように設定されているものとする。
【００５１】
この場合、入力信号ｆ１は全２０ビットのフレーム同期パタンビット中の１５ビット（フレーム同期パタンビットＦ１〜Ｆ１０及びＦ１６〜Ｆ２０）が一致であるから、５０ビット（２．５×Ｆｓ）計数するうちの最初の２０ビット（１フレーム長Ｎｆにおけるフレーム同期パタンのビット数Ｆｓ）では１５ビットが一致となり、続く２回目の２０ビットでもそのうちの１５ビットが一致となり、続く３番目の１０ビット（この場合は０．５×Ｆｓとなるため２０×０．５＝１０（ビット）となる。）では１０ビット（即ち、フレーム同期パタンビットＦ１〜Ｆ１０）が一致となる。
【００５２】
この一致の合計は１５＋１５＋１０＝４０となる。従って、一致数が４１ビット以上計数されず、判定回路４は非同期と判定し、再び同期確立過程となる。
【００５３】
このように、本発明によれば引き込みから疑似引き込み判定し、再度引き込みに至まで３．５フレーム（１０ビット連続一致分＋疑似判定の５０ビット分）で済むことになる。
【００５４】
【発明の効果】
本発明によれば、判定手段にて一致判定がなされた後に第３の計数手段にて一致の回数が再度計数され、この第３の計数手段における計数値が閾値（この場合の閾値は第１の計数手段での閾値より高く設定される）以上となった場合は判定手段により再度同期と判定されるが、計数値が閾値未満となった場合は非同期と判定されるようフレーム同期回路を構成したため、疑似同期パタンを検出することができる。また、第１の閾値はフレーム同期パタンを構成するビット数未満の値に設定することが可能であるため、正規引き込みの確立までに要する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明に係る本発明に係るフレーム同期回路の最良の実施の形態の構成図である。
【図２】従来のフレーム同期回路の一例の構成図である。
【図３】特開平４−２３８４３５号公報に開示されたフレーム同期回路の構成図である。
【図４】同回路に含まれる判定回路の構成図である。
【図５】入力信号とフレーム同期パタンビットとの関係を示す信号形式図である。
【符号の説明】
１  フレーム同期比較回路
２  パルス計数回路
３  疑似引き込み判定回路
４  判定回路
５  論理和回路
【図１】
0003548942.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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