(57)【特許請求の範囲】
【請求項１】
マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、少なくともリセット機能を備えたＤ型フリップフロップであって、前記第１のＮＡＮＤ回路を３入力ＮＡＮＤ回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端子にリセット信号入力端子を接続した構成としてあるＤ型フリップフロップ。
【請求項２】
セット信号によりセット入力端子を高電位側電源電位とするスイッチング素子と、セット信号によりリセット入力端子を低電位側電源電位とするスイッチング素子とを備えている請求項１に記載のＤ型フリップフロップ。
【請求項３】
３入力ＮＡＮＤ回路の出力端子に反転データ出力端子が接続され、同じ出力端子にインバータ回路を介して非反転のデータ出力端子が接続されている請求項１または請求項２に記載のＤ型フリップフロップ。
【請求項４】
マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、少なくともセット機能を備えたＤ型フリップフロップであって、前記第２のＮＡＮＤ回路を３入力ＮＡＮＤ回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端子にセット信号入力端子を接続した構成としてあるＤ型フリップフロップ。
【請求項５】
リセット信号によりセット入力端子を低電位側電源電位とするスイッチング素子と、リセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子とを備えている請求項４に記載のＤ型フリップフロップ。
【請求項６】
３入力ＮＡＮＤ回路の出力端子に非反転のデータ出力端子が接続され、同じ出力端子にインバータ回路を介して反転データ出力端子が接続されている請求項４または請求項５に記載のＤ型フリップフロップ。
【請求項７】
マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、リセット機能とセット機能を備えたＤ型フリップフロップであって、前記第１のＮＡＮＤ回路および第２のＮＡＮＤ回路をともに３入力ＮＡＮＤ回路で構成し、第１の３入力ＮＡＮＤ回路の一つの入力端子にリセット信号入力端子を接続し、前記第２の３入力ＮＡＮＤ回路の一つの入力端子にセット信号入力端子を接続し、前記リセット信号入力端子からのリセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子と、前記セット信号入力端子からのセット信号によりセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としてあるＤ型フリップフロップ。
【請求項８】
マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されたＤ型フリップフロップであって、クロック入力端子として通常動作のクロック入力端子のほかにテスト用クロック入力端子を備えるとともに、データ入力端子として通常動作のデータ入力端子のほかにテストデータ入力端子を備え、通常動作状態ではテスト用クロック入力端子およびテストデータ入力端子を通常動作のクロック入力端子およびデータ入力端子の状態に影響を与えない状態に固定化し、逆にテスト動作状態では通常動作のクロック入力端子およびデータ入力端子をテスト用クロック入力端子およびテストデータ入力端子の状態に影響を与えない状態に固定化するように構成してあるＤ型フリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されているＤ型フリップフロップに関するもので、特に半導体集積回路に用いられるＤ型フリップフロップについてのものである。
【０００２】
【従来の技術】
Ｄ型フリップフロップは、差動インバータのマスターラッチとＲＳラッチのスレイブラッチからなり、クロック入力信号に同期して、入力データを保持し、また保持しているデータを出力する機能を有する。Ｄ型フリップフロップの機能は、クロック入力信号の評価期間においてデータ入力端子Ｄに入力されてきたデータがそのままデータ出力端子Ｑに現れるというものである。このＤ型フリップフロップは同期型の半導体集積回路にとって基本的な素子である。
【０００３】
以下、図面を参照しながら従来のフリップフロップ回路について説明する。
【０００４】
まずは、図６に基づいて、従来からよく知られている一般的な差動−ＲＳラッチ構成のＤ型フリップフロップについて説明する。この説明は、回路構成および動作についての基本的な説明であって、問題点を指摘する意図のものではなく、後述する図８に示すリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップを理解するための基礎とするものである。
【０００５】
図６に示す差動−ＲＳラッチ構成のＤ型フリップフロップは、マスターラッチが差動インバータで、スレイブラッチがＲＳラッチで構成されている。図６において、符号の１はマスターラッチを構成している差動インバータ、２はスレイブラッチを構成しているＲＳラッチ、ＴＰ１，ＴＰ２，ＴＰ３およびＴＰ４はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７およびＴＮ９はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ１およびＮＡＮＤ２は２入力ＮＡＮＤ回路、ＩＮＶ１はインバータ回路、ＣＬＫはクロック入力端子、Ｄはデータ入力端子、Ｑは非反転のデータ出力端子、ＱＮは反転データ出力端子、ＳおよびＲはＤ型フリップフロップの内部ノードでＲＳラッチ２のセット入力端子とリセット入力端子、ｎ１およびｎ２はトランジスタＴＮ９のドレイン端子またはソース端子である。
【０００６】
図６に示した差動−ＲＳラッチ構成のＤ型フリップフロップについて、動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。
【０００７】
まず、充電期間の動作を説明する。クロック入力端子ＣＬＫに入力されるクロック入力信号が低電位側電源電位であるＶＳＳ電位のとき、充電用の２つのＰｃｈトランジスタＴＰ１およびＴＰ２は導通状態となり、ＮｃｈトランジスタＴＮ１は非導通状態となる。したがって、ＲＳラッチ２のセット入力端子ＳはＰｃｈトランジスタＴＰ２を介してＶＤＤ電位にチャージされ、リセット入力端子ＲはＰｃｈトランジスタＴＰ１を介してＶＤＤ電位にチャージされる。また、ＮｃｈトランジスタＴＮ６およびＴＮ７も導通状態になるので、接続点ｎ１およびｎ２はＶＤＤ電位からＮｃｈトランジスタの閾値電圧を減じた電位にチャージされる。ＮｃｈトランジスタＴＮ６，ＴＮ７が導通状態でもソースがグランドに接続されてＶＳＳ電位に固定のＮｃｈトランジスタＴＮ１が非導通状態となっているので、セット入力端子Ｓおよびリセット入力端子Ｒからの放電は起こらない。このとき、ＲＳラッチ２のセット入力端子Ｓもリセット入力端子ＲもともにＶＤＤ電位となるので、ＲＳラッチ２はホールド状態となり、いま保持しているデータを保持し続ける。データ入力端子Ｄの状態のいかんにかかわらず、換言すれば、ＮｃｈトランジスタＴＮ２，ＴＮ３のどちらが導通状態でどちらが非導通状態であっても、ＮｃｈトランジスタＴＮ１が非導通状態を保っているから、セット入力端子Ｓおよびリセット入力端子ＲのＶＤＤ電位の状態は変わらない。駆動用のＰｃｈトランジスタＴＰ３およびＴＰ４は非導通状態を保つ。このような状態を充電期間と呼ぶ。
【０００８】
次に、評価期間の動作を説明する。クロック入力端子ＣＬＫに入力されるクロック入力信号がＶＳＳ電位からＶＤＤ電位になっている期間が評価期間である。評価期間になると、充電用のＰｃｈトランジスタＴＰ１およびＴＰ２は非導通状態となり、ＮｃｈトランジスタＴＮ１は導通状態となる。この状態で、データ入力端子Ｄに入力されるデータの違いによる当該のＤ型フリップフロップの出力状態の違いを次に説明する。
【０００９】
データ入力端子ＤがＶＳＳ電位であるときは、ＮｃｈトランジスタＴＮ２は非導通状態であり、インバータ回路ＩＮＶ１の出力はＶＤＤ電位となるので、ＮｃｈトランジスタＴＮ３は導通状態である。接続点ｎ２はトランジスタＴＮ３およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ２が接続点ｎ１よりもより速くＶＳＳ電位となるため、セット入力端子Ｓは導通状態にあるトランジスタＴＮ７を介して放電し、セット入力端子ＳはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ６は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ３は導通状態に反転し、その結果として、直流電源より駆動用のＰｃｈトランジスタＴＰ３を介してリセット入力端子ＲがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＳＳ電位であるから反転データ出力端子ＱＮにはＶＤＤ電位が出力され、リセット入力端子ＲがＶＤＤ電位であるからデータ出力端子ＱにはＶＳＳ電位が出力される。
【００１０】
上記とは逆に、データ入力端子ＤがＶＤＤ電位であるときは、ＮｃｈトランジスタＴＮ２は導通状態であり、インバータ回路ＩＮＶ１の出力はＶＳＳ電位となるので、ＮｃｈトランジスタＴＮ３は非導通状態である。接続点ｎ１はトランジスタＴＮ２およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ１が接続点ｎ２よりもより速くＶＳＳ電位となるため、リセット入力端子Ｒは導通状態にあるトランジスタＴＮ６を介して放電し、リセット入力端子ＲはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ７は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ４は導通状態に反転し、その結果として、直流電源より駆動用のＰｃｈトランジスタＴＰ４を介してセット入力端子ＳがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＤＤ電位であるから反転データ出力端子ＱＮにはＶＳＳ電位が出力され、リセット入力端子ＲがＶＳＳ電位であるからデータ出力端子ＱにはＶＤＤ電位が出力される。
【００１１】
差動インバータ１の出力端子としてＲＳラッチ２のセット入力端子Ｓに接続された出力端子Ｄ′はデータ入力端子Ｄに入力されたデータと同じ値を出力する。差動インバータ１の出力端子としてＲＳラッチ２のリセット入力端子Ｒに接続された出力端子ＤＮ′はデータ入力端子Ｄに入力されたデータの反転値を出力する。
【００１２】
差動−ＲＳラッチ構成のＤ型フリップフロップはセットアップ時間が短いという特長があり、高い周波数のクロック入力信号で半導体集積回路を動作させるためには有効なＤ型フリップフロップである。
【００１３】
実際にＤ型フリップフロップを半導体集積回路に用いる場合には、クロック入力信号に同期してデータをラッチして出力する機能のほかに、リセット機能やセット機能、さらに半導体集積回路のテストを容易化するためにスキャンテストに対応する機能が必要である。
【００１４】
次に、これらの機能について、図面を参照しながら順に説明する。
【００１５】
まずはリセット機能の付加について説明する。この説明は、回路構成および動作についての基本的な説明であって、問題点を指摘する意図のものではなく、後述する図８に示すリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップを理解するための基礎とするものである。
【００１６】
図７はリセット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。図９において、ＴＰ５，ＴＰ６およびＴＰ１００はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１００はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ５はインバータ回路、ＲＳＴＮはリセット信号入力端子であり、その他の符号については図６と同じである。
【００１７】
このリセット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの動作を説明する。ＲＳラッチ２のセット入力端子Ｓおよびリセット入力端子Ｒの状態がどのような状態であっても、リセット信号入力端子ＲＳＴＮを低電位側電源電位のＶＳＳ電位に切り換えると、インバータ回路ＩＮＶ５を介して反転された高電位側電源電位のＶＤＤ電位によってＮｃｈトランジスタＴＮ１００が導通状態に反転し、またリセット信号入力端子ＲＳＴＮからの直接のＶＳＳ電位によりＰｃｈトランジスタＴＰ１００が導通状態に反転する。その結果として、セット入力端子ＳはＶＳＳ電位になり、リセット入力端子ＲはＶＤＤ電位になる。このとき、充電用のＰｃｈトランジスタＴＰ５，ＴＰ６は非導通状態に反転している。また、セット入力端子ＳがＶＳＳ電位になることからＮｃｈトランジスタＴＮ６は非導通状態となり、リセット入力端子ＲはＶＳＳ電位のグランドから絶縁された状態となる一方、ＰｃｈトランジスタＴＰ３が導通状態となって、このトランジスタＴＰ３を介してＶＤＤ電位の直流電源よりリセット入力端子Ｒに充電が行われることから、リセット入力端子ＲはそのＶＤＤ電位を保つ。また、リセット入力端子ＲがＶＤＤ電位になることからＰｃｈトランジスタＴＰ４が非導通状態となり、ＰｃｈトランジスタＴＰ６も非導通状態であるので、セット入力端子Ｓに対する充電は起こらず、セット入力端子ＳはそのＶＳＳ電位を保つ。
【００１８】
以上のようにして、リセット入力端子ＲがＶＤＤ電位となることからデータ出力端子ＱからはＶＳＳ電位が出力され、セット入力端子ＳがＶＳＳ電位になることから反転データ出力端子ＱＮからはＶＤＤ電位が出力されることになる。すなわち、リセット機能が実現されている。この動作は、クロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現できる。
【００１９】
次に、セット機能について説明する。ここでは図示は省略する。図７の場合のリセット機能の実現に際しては、ＮｃｈトランジスタＴＮ１００をセット入力端子Ｓに接続し、このトランジスタＴＮ１００をリセット信号により導通状態にしてセット入力端子ＳをＶＳＳ電位に固定するとともに、ＰｃｈトランジスタＴＰ１００をリセット入力端子Ｒに接続し、このトランジスタＴＰ１００をリセット信号により導通状態にしてリセット入力端子ＲをＶＤＤ電位に固定するように構成した。これと同じような考え方でセット機能も実現できる。その様子は次の説明で用いる図８を参照すると分かりやすい。すなわち、セット入力端子ＳにＰｃｈトランジスタＴＰ１０１を接続し、このトランジスタＴＰ１０１をセット信号により導通状態にしてセット入力端子ＳをＶＤＤ電位に固定するとともに、ＮｃｈトランジスタＴＮ１０１をリセット入力端子Ｒに接続し、このトランジスタＴＮ１０１をセット信号により導通状態にしてリセット入力端子ＲをＶＳＳ電位に固定するように構成すればよい。リセット入力端子ＲがＶＳＳ電位となることからデータ出力端子ＱからはＶＤＤ電位が出力され、セット入力端子ＳがＶＤＤ電位になることから反転データ出力端子ＱＮからはＶＳＳ電位が出力されることになる。すなわち、セット機能が実現されていることになる。この動作は、クロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現できる。
【００２０】
次に、従来の技術として、リセット機能とセット機能の両方を備えた差動−ＲＳラッチ構成のＤ型フリップフロップについて図８を用いて説明する。図８はリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。
【００２１】
図８において、ＴＰ７，ＴＰ８およびＴＰ１０１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１０１はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ６はインバータ回路、ＳＥＴＮはセット信号入力端子、その他については図７と同じである。
【００２２】
次に、動作を説明する。リセット機能を働かさないときはリセット信号入力端子ＲＳＴＮはＶＤＤ電位としておく。同様に、セット機能を働かさないときはセット信号入力端子ＳＥＴＮはＶＤＤ電位としておく。
【００２３】
リセット機能を働かせるときは、リセット信号入力端子ＲＳＴＮをＶＳＳ電位に切り換える。これにより、図７で説明したのと同じように、ＮｃｈトランジスタＴＮ１００とＰｃｈトランジスタＴＰ１００がともに導通状態となり、セット入力端子ＳがＶＳＳ電位に固定され、リセット入力端子ＲがＶＤＤ電位に固定される結果、データ出力端子ＱからはＶＳＳ電位が出力され、反転データ出力端子ＱＮからはＶＤＤ電位が出力されることになって、リセット機能が非同期的に実現される。
【００２４】
次に、セット機能について説明する。ＲＳラッチ２のセット入力端子Ｓおよびリセット入力端子Ｒの状態がどのような状態であっても、リセット信号入力端子ＲＳＴＮがＶＤＤ電位の状態で、セット信号入力端子ＳＥＴＮを低電位側電源電位のＶＳＳ電位に切り換えると、インバータ回路ＩＮＶ６を介して反転された高電位側電源電位のＶＤＤ電位によってＮｃｈトランジスタＴＮ１０１が導通状態に反転し、またセット信号入力端子ＳＥＴＮからの直接のＶＳＳ電位によりＰｃｈトランジスタＴＰ１０１が導通状態に反転する。その結果として、セット入力端子ＳはＶＤＤ電位になり、リセット入力端子ＲはＶＳＳ電位になる。このとき、充電用のＰｃｈトランジスタＴＰ７，ＴＰ８は非導通状態に反転している。また、リセット入力端子ＲがＶＳＳ電位になることからＮｃｈトランジスタＴＮ７は非導通状態となり、セット入力端子ＳはＶＳＳ電位のグランドから絶縁された状態となる一方、ＰｃｈトランジスタＴＰ４が導通状態となって、このトランジスタＴＰ４を介してＶＤＤ電位の直流電源よりセット入力端子Ｓに充電が行われることから、セット入力端子ＳはそのＶＤＤ電位を保つ。また、セット入力端子ＳがＶＤＤ電位になることからＰｃｈトランジスタＴＰ３が非導通状態となり、ＰｃｈトランジスタＴＰ７も非導通状態であるので、リセット入力端子Ｒに対する充電は起こらず、リセット入力端子ＲはそのＶＳＳ電位を保つ。
【００２５】
以上のようにして、リセット入力端子ＲがＶＳＳ電位となることからデータ出力端子ＱからはＶＤＤ電位が出力され、セット入力端子ＳがＶＤＤ電位になることから反転データ出力端子ＱＮからはＶＳＳ電位が出力されることになる。すなわち、セット機能が実現されている。この動作は、クロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現できる。
【００２６】
ここで、仮に、リセット信号入力端子ＲＳＴＮをＶＳＳ電位に切り換えると同時にセット入力端子ＳもＶＳＳ電位に切り換えた場合の動作を考えてみる。充電用のＰｃｈトランジスタＴＰ５，ＴＰ７，ＴＰ６，ＴＰ８は非導通状態となる。そして、セット入力端子Ｓに接続されているＮｃｈトランジスタＴＮ１００とＰｃｈトランジスタＴＰ１０１とが同時に導通状態となるとともに、リセット入力端子Ｒに接続されているＰｃｈトランジスタＴＰ１００とＮｃｈトランジスタＴＮ１０１とが同時に導通状態となる。
【００２７】
セット入力端子Ｓ側において、ＰｃｈトランジスタＴＰ１０１はそのソースがＶＤＤ電位の直流電源に接続され、ＮｃｈトランジスタＴＮ１００はそのソースがＶＳＳ電位のグランドに接続されているため、電源−グランド間に短絡パスが発生してしまう。同様に、リセット入力端子Ｒ側において、ＰｃｈトランジスタＴＰ１００はそのソースがＶＤＤ電位の直流電源に接続され、ＮｃｈトランジスタＴＮ１０１はそのソースがＶＳＳ電位のグランドに接続されているため、これも電源−グランド間に短絡パスが発生してしまう。
【００２８】
ここで、論点を変える。同期式の論理回路に対してスキャンテストを行うためには、多数のＤ型フリップフロップをすべて「スキャンテスト用」のＤ型フリップフロップで構成し、それらを論理回路との接続とは別にすべてＦＦをシリアル接続して、スキャーンチェーンを構成していた。しかし、近年、計算機技術の進歩がめざましく、すべてのＤ型フリップフロップをスキャンチェーン接続しなくても、有効なテストパターンを計算することができるようになってきた。その技術を「パーシャルスキャンテスト」という。その結果、スキャーンチェーンに必要なＤ型フリップフロップのみを「スキャーンテスト用」のＤ型フリップフロップで構成すればよくなった。
【００２９】
パーシャルスキャンテストの回路構成の概念の一例を図９に示す。図９において、２０は同期式の論理回路、ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６，ＦＦ７，ＦＦ８は「スキャンテスト用」のＤ型フリップフロップ、ＦＦ１００，ＦＦ１０１，ＦＦ１０２およびＦＦ１０３は「通常」のＤ型フリップフロップ、ｗ１，ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８およびｗ９はスキャンチェーンを構成するための配線、ＩＮはスキャンテストの入力端子、ＯＵＴはスキャンテストの出力端子である。
【００３０】
ここでは、想定されるすべての「スキャンテスト用」のＤ型フリップフロップをスキャンチェーン配線することに代えて、「スキャンテスト用」のＤ型フリップフロップとしては必要最小限のものを用意し、それらをスキャンチェーン配線している。これにより、「スキャンテスト用」のＤ型フリップフロップ群の全体が占める面積の減少が図れる。
【００３１】
しかし、「スキャンテスト用」のＤ型フリップフロップそのものとしては、依然として面積の大きいものが用いられている。図１０はパーシャルスキャンテスト対応の従来の「スキャンテスト用」のＤ型フリップフロップ３０の構成を示す。これは、図９における「スキャンテスト用」のＤ型フリップフロップＦＦ１〜ＦＦ８を代表的に示している。図１０において、１０はセレクタ回路、１１は「通常」のＤ型フリップフロップ、Ｄはデータ入力端子、ＤＴはテストデータ入力端子、Ｔはデータ入力端子Ｄの入力データとテストデータ入力端子ＤＴの入力データのうちのどちらのデータを入力するかを決めるための選択信号の入力端子、ＣＬＫはクロック入力端子、Ｑは非反転のデータ出力端子、ＱＮは反転データ出力端子である。
【００３２】
テストデータ入力端子ＤＴはスキャンテストを行うためにテストデータを入力する関係上不可欠のものである。図９に示すように、ある「スキャンテスト用」のＤ型フリップフロップのテストデータ入力端子ＤＴには前段の「スキャンテスト用」のＤ型フリップフロップのデータ出力端子Ｑからのテストデータが１クロック周期をおいてスキャンするかたちで入力されるようになっている。
【００３３】
図１０に戻って、スキャンテストを行わないときは、通常のデータがデータ入力端子Ｄに入力され、セレクタ回路１０の出力端子Ｙから次段の「通常」のＤ型フリップフロップ１１へ出力される。スキャンテストを行うときは、テストデータがテストデータ入力端子ＤＴに入力され、セレクタ回路１０の出力端子ＹからＤ型フリップフロップ１１へ出力される。通常のデータとテストデータの択一的な選択のためにセレクタ回路１０を必要とし、またその選択のために選択信号入力端子Ｔを必要としている。クロック入力端子ＣＬＫに入力されるクロック入力信号としては、通常動作モードとスキャンテストモードとで共通に使用するようになっている。
【００３４】
【発明が解決しようとする課題】
図８に示した従来のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップにおいては、ＲＳラッチ２の２つの出力であるデータ出力端子Ｑと反転データ出力端子ＱＮとの両方から出力データを取り出すためには、ＲＳラッチ２を構成する２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２の各々を構成しているすべてのトランジスタのゲート幅を大きくする必要がある。しかし、これらのトランジスタは動作しないときには、他のトランジスタの負荷となってしまう。そのため、トランジスタのゲート幅サイズの最適化が難しいという問題があった。
【００３５】
また、前述したように、図８のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップにおいては、リセット信号入力端子ＲＳＴＮとセット信号入力端子ＳＥＴＮとをともに低電位側電源電位のＶＳＳ電位に設定したときには、セット入力端子Ｓ側におけるＰｃｈトランジスタＴＰ１０１とＮｃｈトランジスタＴＮ１００との同時導通により、またリセット入力端子Ｒ側におけるＰｃｈトランジスタＴＰ１００とＮｃｈトランジスタＴＮ１０１との同時導通により、電源−グランド間に短絡パスが発生してしまい、その結果、リセット機能もセット機能もともに働かないという問題がある。
【００３６】
さらに、図１０に示した「スキャンテスト用」のＤ型フリップフロップの場合、「通常」のＤ型フリップフロップと比べて、セットアップ時間が大きくなるという問題がある。通常、半導体集積回路の設計においては、パーシャルスキャンテストのためのスキャンチェーンのことは考えないで半導体集積回路の設計を行い、最終段階で、計算機によりパーシャルスキャンテストのためのスキャンチェーンを自動発生させる。スキャンチェーンを発生させることにより、一部の「通常」のＤ型フリップフロップが「スキャンテスト用」のＤ型フリップフロップと置き換わる。「スキャンテスト用」のＤ型フリップフロップは「通常」のＤ型フリップフロップに比べて、入力部にセレクタ回路１０が存在するため、「通常」のＤ型フリップフロップ１１の内部のデータをラッチする部分までのパスが長くなり、そのことが原因でセットアップ時間が大きくなる。そのため、半導体集積回路のタイミングに関わる設計をやり直す必要が生じることがあり、問題となっている。また、「スキャンテスト用」のＤ型フリップフロップは「通常」のＤ型フリップフロップに比べて、素子数、レイアウト面積が大きく、そのためチップ面積が増大するという問題もある。
【００３７】
本発明は、上記のような問題に鑑み、差動−ＲＳラッチ構成のＤ型フリップフロップについて、半導体集積回路を作るために必要な機能、特に、リセット機能、セット機能、あるいは、好ましいスキャンテスト対応機能を付加することを課題としている。
【００３８】
【課題を解決するための手段】
本発明にかかわるＤ型フリップフロップは、上記の課題を解決するために次のような構成とする。ＲＳラッチは２つのＮＡＮＤ回路で構成されるが、そのうち一方を３入力ＮＡＮＤ回路とし、これの一つの入力端子にローアクティブのリセット信号またはセット信号の入力端子を接続しておく。リセット信号やセット信号をインアクティブの高電位側電源電位（ＶＤＤ電位）にしておく限りにおいて、３入力ＮＡＮＤ回路の動作は２入力ＮＡＮＤ回路と実質的に同じとなり、所期のフリップフロップ動作を行う。リセット信号またはセット信号がアクティブの低電位側電源電位（ＶＳＳ電位）にされると、３入力ＮＡＮＤ回路の一つの入力端子に低電位側電源電位（ＶＳＳ電位）が入力されることになり、他の二つの入力端子の状態がいかなる組み合わせにあっても、３入力ＮＡＮＤ回路の出力端子からは高電位側電源電位（ＶＤＤ電位）が出力されることになる。したがって、この３入力ＮＡＮＤ回路を反転出力側に設けておくと、セット信号が同時に入力されてもリセット信号によって優先的なリセット機能が実現される。また、３入力ＮＡＮＤ回路を非反転出力側に設けておくと、リセット信号が同時に入力されてもセット信号によって優先的なセット機能が実現される。
【００３９】
さらに、３入力ＮＡＮＤ回路の出力端子に非反転のデータ出力端子と反転データ出力端子との両者をいずれかにインバータ回路を用いて接続しておくと、ＲＳラッチにおける２つのＮＡＮＤ回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。
【００４０】
さらに、通常動作のクロック入力端子のほかにテスト用クロック入力端子を設け、通常動作のデータ入力端子のほかにテストデータ入力端子を設け、通常動作状態とテスト動作状態とで相互の干渉がない状態とすることにより、Ｄ型フリップフロップに対するテストをセレクタ回路を用いずに実現する。
【００４１】
【発明の実施の形態】
本発明にかかわる請求項１のＤ型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、少なくともリセット機能を備えたＤ型フリップフロップであって、前記第１のＮＡＮＤ回路を３入力ＮＡＮＤ回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端子にリセット信号入力端子を接続した構成としてある。リセット信号をインアクティブの高電位側電源電位（ＶＤＤ電位）にしておく限りにおいて、３入力ＮＡＮＤ回路の動作は２入力ＮＡＮＤ回路と実質的に同じとなり、所期のフリップフロップ動作を行う。リセット信号がアクティブの低電位側電源電位（ＶＳＳ電位）にされると、３入力ＮＡＮＤ回路の一つの入力端子に低電位側電源電位（ＶＳＳ電位）が入力されることになり、他の二つの入力端子の状態がいかなる組み合わせにあっても、３入力ＮＡＮＤ回路の出力端子からは高電位側電源電位（ＶＤＤ電位）が出力されることになる。したがって、この３入力ＮＡＮＤ回路を反転出力側に設けておくと、セット信号が同時に入力されてもリセット信号によって優先的なリセット機能が実現される。
【００４２】
本発明にかかわる請求項２のＤ型フリップフロップは、上記請求項１において、セット信号によりセット入力端子を高電位側電源電位とするスイッチング素子と、セット信号によりリセット入力端子を低電位側電源電位とするスイッチング素子とを備えた構成としている。リセット機能に加えて、セット機能も実現される。
【００４３】
本発明にかかわる請求項３のＤ型フリップフロップは、上記請求項１，２において、３入力ＮＡＮＤ回路の出力端子に反転データ出力端子が接続され、同じ出力端子にインバータ回路を介して非反転のデータ出力端子が接続された構成としている。ＲＳラッチにおける２つのＮＡＮＤ回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。
【００４４】
本発明にかかわる請求項４のＤ型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、少なくともセット機能を備えたＤ型フリップフロップであって、前記第２のＮＡＮＤ回路を３入力ＮＡＮＤ回路で構成し、この３入力ＮＡＮＤ回路の一つの入力端子にセット信号入力端子を接続した構成としてある。セット信号をインアクティブの高電位側電源電位（ＶＤＤ電位）にしておく限りにおいて、３入力ＮＡＮＤ回路の動作は２入力ＮＡＮＤ回路と実質的に同じとなり、所期のフリップフロップ動作を行う。セット信号がアクティブの低電位側電源電位（ＶＳＳ電位）にされると、３入力ＮＡＮＤ回路の一つの入力端子に低電位側電源電位（ＶＳＳ電位）が入力されることになり、他の二つの入力端子の状態がいかなる組み合わせにあっても、３入力ＮＡＮＤ回路の出力端子からは高電位側電源電位（ＶＤＤ電位）が出力されることになる。したがって、この３入力ＮＡＮＤ回路を非反転出力側に設けておくと、リセット信号が同時に入力されてもセット信号によって優先的なセット機能が実現される。
【００４５】
本発明にかかわる請求項５のＤ型フリップフロップは、上記請求項４において、リセット信号によりセット入力端子を低電位側電源電位とするスイッチング素子と、リセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としている。セット機能に加えて、リセット機能も実現される。
【００４６】
本発明にかかわる請求項６のＤ型フリップフロップは、上記請求項４，５において、３入力ＮＡＮＤ回路の出力端子に非反転のデータ出力端子が接続され、同じ出力端子にインバータ回路を介して反転データ出力端子が接続された構成としている。ＲＳラッチにおける２つのＮＡＮＤ回路の各々を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。
【００４７】
本発明にかかわる請求項７のＤ型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成され、前記ＲＳラッチは、差動インバータにおけるデータ入力端子と同じ値を出力する出力端子にそのセット入力端子が接続された第１のＮＡＮＤ回路と、データ入力端子とは逆の反転値を出力する出力端子にそのリセット入力端子が接続された第２のＮＡＮＤ回路とを有する構成となっていて、リセット機能とセット機能を備えたＤ型フリップフロップであって、前記第１のＮＡＮＤ回路および第２のＮＡＮＤ回路をともに３入力ＮＡＮＤ回路で構成し、第１の３入力ＮＡＮＤ回路の一つの入力端子にリセット信号入力端子を接続し、前記第２の３入力ＮＡＮＤ回路の一つの入力端子にセット信号入力端子を接続し、前記リセット信号入力端子からのリセット信号によりリセット入力端子を高電位側電源電位とするスイッチング素子と、前記セット信号入力端子からのセット信号によりセット入力端子を高電位側電源電位とするスイッチング素子とを備えた構成としてある。リセット信号とセット信号とが同時的に出力された場合でも、２つの３入力ＮＡＮＤ回路の出力をいずれも高電位側電源電位（ＶＤＤ電位）となし、非反転のデータ出力端子には高電位側電源電位（ＶＤＤ電位）を出力してセット機能を実現するとともに、反転データ出力端子にも高電位側電源電位（ＶＤＤ電位）を出力してリセット機能を実現する。
【００４８】
本発明にかかわる請求項８のＤ型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されたＤ型フリップフロップであって、クロック入力端子として通常動作のクロック入力端子のほかにテスト用クロック入力端子を備えるとともに、データ入力端子として通常動作のデータ入力端子のほかにテストデータ入力端子を備え、通常動作状態ではテスト用クロック入力端子およびテストデータ入力端子を通常動作のクロック入力端子およびデータ入力端子の状態に影響を与えない状態に固定化し、逆にテスト動作状態では通常動作のクロック入力端子およびデータ入力端子をテスト用クロック入力端子およびテストデータ入力端子の状態に影響を与えない状態に固定化するように構成してある。従来の技術の場合の「スキャンテスト用」のＤ型フリップフロップのようなセレクタ回路は用いないですみ、スキャンチェーン構成でスキャンテストを行うに際してセットアップ時間は「通常」のＤ型フリップフロップのセットアップ時間から大きく変化することはないので、スキャンチェーン発生後に半導体集積回路のタイミング設計をやり直す必要がなくなる。
【００４９】
以下、本発明にかかわるＤ型フリップフロップの具体的な実施の形態について、図面を用いて詳細に説明する。
【００５０】
〔実施の形態１〕
実施の形態１はリセット機能優先タイプである。図１は実施の形態１のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。構成要素について説明すると、図１において、符号の１はマスターラッチを構成する差動インバータ、２はスレイブラッチを構成するＲＳラッチである。また、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ７およびＴＰ１０１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７，ＴＮ９およびＴＮ１０１はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ２は２入力ＮＡＮＤ回路、ＮＡＮＤ３は３入力ＮＡＮＤ回路、ＩＮＶ１，ＩＮＶ６，ＩＮＶ１０，ＩＮＶ２０およびＩＮＶ２１はインバータ回路、ＳおよびＲはフリップフロップの内部ノードでＲＳラッチ２のセット入力端子とリセット入力端子、ｎ１およびｎ２はトランジスタＴＮ９のドレイン端子またはソース端子、ＣＬＫはクロック入力端子、Ｄはデータ入力端子、ＲＳＴＮはリセット信号入力端子、ＳＥＴＮはセット信号入力端子、Ｑはデータ出力端子、ＱＮは反転データ出力端子であり、これらの各要素は図示のとおりに結線されている。３入力ＮＡＮＤ回路ＮＡＮＤ３が請求項１にいう第１のＮＡＮＤ回路に相当し、２入力ＮＡＮＤ回路ＮＡＮＤ２が第２のＮＡＮＤ回路に相当している。ＰｃｈトランジスタＴＰ１０１とＮｃｈトランジスタＴＮ１０１のそれぞれが請求項２にいうスイッチング素子に相当している。
【００５１】
図１の回路構成が従来の技術の図６と相違しているのは次の点である。リセット信号入力端子ＲＳＴＮとセット信号入力端子ＳＥＴＮとが設けられている。ＲＳラッチ２のセット入力端子Ｓと高電位側電源電位であるＶＤＤ電位の直流電源との間にＰｃｈトランジスタＴＰ１０１が接続され、このトランジスタＴＰ１０１のゲートがセット信号入力端子ＳＥＴＮに接続されている。充電用のＰｃｈトランジスタＴＰ１と高電位側電源電位であるＶＤＤ電位の直流電源との間にＰｃｈトランジスタＴＰ７が接続され、このトランジスタＴＰ７のゲートがインバータ回路ＩＮＶ６を介してセット信号入力端子ＳＥＴＮに接続されている。ＲＳラッチ２のリセット入力端子Ｒと低電位側電源電位であるＶＳＳ電位のグランドとの間にＮｃｈトランジスタＴＮ１０１が接続され、このトランジスタＴＮ１０１のゲートがインバータ回路ＩＮＶ６を介してセット信号入力端子ＳＥＴＮに接続されている。
【００５２】
ＤＮ′は差動インバータ１の出力端子のうちＲＳラッチ２のリセット入力端子Ｒに接続された出力端子であり、この出力端子ＤＮ′はデータ入力端子Ｄに入力されたデータの反転値を出力するものであるが、ＲＳラッチ２におけるＮＡＮＤ回路としてこの出力端子ＤＮ′に接続された方のＮＡＮＤ回路ＮＡＮＤ２は従来の技術の図６と同様に２入力ＮＡＮＤ回路となっている。Ｄ′は差動インバータ１の出力端子のうちＲＳラッチ２のセット入力端子Ｓに接続された出力端子であり、この出力端子Ｄ′はデータ入力端子Ｄに入力されたデータと同じ値を出力するものであるが、ＲＳラッチ２におけるＮＡＮＤ回路としてこの出力端子Ｄ′に接続された方のＮＡＮＤ回路ＮＡＮＤ３は従来の技術の図６とは違って３入力ＮＡＮＤ回路となっている。
【００５３】
３入力ＮＡＮＤ回路ＮＡＮＤ３は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄと同じ値を出力する方の出力端子Ｄ′に接続され、もう一つの入力端子がもう一つの２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子に接続され、さらにもう一つの入力端子がリセット信号入力端子ＲＳＴＮに接続されている。２入力ＮＡＮＤ回路ＮＡＮＤ２は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄとは逆の反転値を出力する方の出力端子ＤＮ′に接続され、もう一つの入力端子が３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子に接続されている。
【００５４】
従来の技術の図６の場合、図面で下側の２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子はデータ出力端子Ｑに接続されたＱ出力端子となっており、上側の２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子は反転データ出力端子ＱＮに接続されたＱＮ出力端子となっているが、本実施の形態１の場合は、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子は用いるが、下側の２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子であるＱ出力端子は用いない。上側の３入力ＮＡＮＤ回路ＮＡＮＤ３のＱＮ出力端子にインバータ回路ＩＮＶ１０を介して非反転のデータ出力端子Ｑが接続され、同じ３入力ＮＡＮＤ回路ＮＡＮＤ３のＱＮ出力端子に２つのインバータ回路ＩＮＶ２０，ＩＮＶ２１を介して反転データ出力端子ＱＮが接続されている。
【００５５】
このリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップにおいては、リセット信号入力端子ＲＳＴＮはリセット機能を実行させるときは低電位側電源電位であるＶＳＳ電位とされ、それ以外のときは高電位側電源電位であるＶＤＤ電位とされる。セット信号入力端子ＳＥＴＮはセット機能を実行させるときはＶＳＳ電位とされ、それ以外のときはＶＤＤ電位とされる。
【００５６】
次に、上記構成のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。
【００５７】
通常動作モードのときであって、セット機能を実行させない状態では、セット信号入力端子ＳＥＴＮはＶＤＤ電位となっており、インバータ回路ＩＮＶ６を介してＰｃｈトランジスタＴＰ７は導通状態となり、ＮｃｈトランジスタＴＮ１０１は非導通状態となっている。また、リセット機能を実行させない状態では、リセット信号入力端子ＲＳＴＮはＶＤＤ電位となっており、３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子は常時的にＶＤＤ電位が入力されていることになる。したがって、リセット信号入力端子ＲＳＴＮがＶＤＤ電位に固定されている限りにおいては、３入力ＮＡＮＤ回路ＮＡＮＤ３の動作は、差動インバータ１の出力端子Ｄ′の状態と２入力ＮＡＮＤ回路ＮＡＮＤ２の出力の状態のみによって制御されることになり、このことは、リセット信号入力端子ＲＳＴＮがＶＤＤ電位に固定されている限りにおいて、３入力ＮＡＮＤ回路ＮＡＮＤ３が従来の技術の図６の２入力ＮＡＮＤ回路ＮＡＮＤ１と実質的に同じということである。その結果として、通常の動作は従来の技術の図６の場合と同様になる。もっとも、非反転のデータ出力端子Ｑが３入力ＮＡＮＤ回路ＮＡＮＤ３にインバータ回路ＩＮＶ１０を介して接続されている点では構成的に異なるが、非反転のデータ出力端子Ｑおよび反転データ出力端子ＱＮからの出力状態については従来の技術の図６の場合とまったく同じである。
【００５８】
次に、セット機能を働かせる場合を考える。セット信号入力端子ＳＥＴＮをＶＤＤ電位からＶＳＳ電位に切り換えると、そして、このときリセット信号入力端子ＲＳＴＮはインアクティブのＶＤＤ電位となっているとすると、セット入力端子Ｓに接続されたＰｃｈトランジスタＴＰ１０１が導通状態に反転する。また、インバータ回路ＩＮＶ６の出力はＶＤＤ電位となり、ＰｃｈトランジスタＴＰ７が非導通状態に反転するとともに、ＮｃｈトランジスタＴＮ１０１が導通状態に反転する。その結果、セット入力端子ＳはＰｃｈトランジスタＴＰ１０１を介してＶＤＤ電位の直流電源に接続されてＶＤＤ電位になり、リセット入力端子ＲはＮｃｈトランジスタＴＮ１０１を介してＶＳＳ電位のグランドに接続されてＶＳＳ電位になる。このとき、充電用のＰｃｈトランジスタＴＰ７は非導通状態に反転している。また、リセット入力端子ＲがＶＳＳ電位になることからＮｃｈトランジスタＴＮ７は非導通状態となり、セット入力端子ＳはＶＳＳ電位のグランドから絶縁された状態となる一方、ＰｃｈトランジスタＴＰ４が導通状態となって、このトランジスタＴＰ４を介してＶＤＤ電位の直流電源よりセット入力端子Ｓに充電が行われることから、セット入力端子ＳはそのＶＤＤ電位を保つ。また、セット入力端子ＳがＶＤＤ電位になることからＰｃｈトランジスタＴＰ３が非導通状態となり、ＰｃｈトランジスタＴＰ７も非導通状態であるので、リセット入力端子Ｒに対する充電は起こらず、リセット入力端子ＲはそのＶＳＳ電位を保つ。
【００５９】
このようにセット入力端子ＳがＶＤＤ電位に固定され、リセット入力端子ＲがＶＳＳ電位に固定されると、２入力ＮＡＮＤ回路ＮＡＮＤ２の他方の入力のいかんに関係なく２入力ＮＡＮＤ回路ＮＡＮＤ２の出力はＶＤＤ電位となる。３入力ＮＡＮＤ回路ＮＡＮＤ３の３つの入力端子については、その一つの入力端子に２入力ＮＡＮＤ回路ＮＡＮＤ２の出力のＶＤＤ電位が入力され、もう一つの入力端子には前記のセット入力端子ＳのＶＤＤ電位が入力され、さらにもう一つの入力端子にはリセット信号入力端子ＲＳＴＮからのＶＤＤ電位が入力されるため、ＮＡＮＤ条件が成立して、３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶＳＳ電位が出力されることになる。
【００６０】
以上のようにして、セット入力端子ＳがＶＤＤ電位となることからＲＳラッチ２の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶＳＳ電位が出力される。その結果として、１つのインバータ回路ＩＮＶ１０を介してのデータ出力端子ＱからはＶＤＤ電位が出力され、２つのインバータ回路ＩＮＶ２０，ＩＮＶ２１を介しての反転データ出力端子ＱＮからはＶＳＳ電位が出力されることになる。すなわち、セット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。
【００６１】
次に、リセット機能を働かせる場合を考える。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からアクティブのＶＳＳ電位に切り換えると、そして、このときセット信号入力端子ＳＥＴＮはインアクティブのＶＤＤ電位となっているとすると、リセット信号入力端子ＲＳＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子にＶＳＳ電位が入力されることになる。したがって、３入力ＮＡＮＤ回路ＮＡＮＤ３の他の二つの入力端子の状態がいかなる組み合わせにあっても、３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶＤＤ電位が出力されることになる。その結果として、１つのインバータ回路ＩＮＶ１０を介してのデータ出力端子ＱからはＶＳＳ電位が出力され、２つのインバータ回路ＩＮＶ２０，ＩＮＶ２１を介しての反転データ出力端子ＱＮからはＶＤＤ電位が出力されることになる。すなわち、リセット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。
【００６２】
最後に、リセット機能を働かせるにつき、リセット信号入力端子ＲＳＴＮをＶＤＤ電位からアクティブのＶＳＳ電位に切り換えたときに、セット信号入力端子ＳＥＴＮもアクティブのＶＳＳ電位となっていた、あるいは同時にＶＳＳ電位になった場合を考察する。上記で説明したように、リセット機能は、リセット信号入力端子ＲＳＴＮからのリセット信号を３入力ＮＡＮＤ回路ＮＡＮＤ３に直接に入力することにより、ＮＡＮＤ回路の論理を利用したものとなっている。すなわち、リセット信号入力端子ＲＳＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子にＶＳＳ電位が入力されたときには、他の二つの入力端子の状態がいかなる組み合わせにあっても、ＮＡＮＤ論理によって、３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子からはＶＤＤ電位が出力されることになる。この動作はセット信号入力端子ＳＥＴＮの出力がＶＤＤ電位であるかＶＳＳ電位であるかに影響を受けない優先的なものである。したがって、リセット信号入力端子ＲＳＴＮとセット信号入力端子ＳＥＴＮとがともにアクティブのＶＳＳ電位になっても、所期通りのリセット機能が働くことになる。すなわち、非反転のデータ出力端子ＱからはＶＳＳ電位が出力され、反転データ出力端子ＱＮからはＶＤＤ電位が出力されることになる。
【００６３】
以上のように、スレイブラッチであるＲＳラッチの論理とＮＡＮＤ回路の論理をうまく利用していること、さらに、２つのＮＡＮＤ回路の出力の両方をフリップフロップの出力とするのではなく、片方のＮＡＮＤ回路すなわち３入力ＮＡＮＤ回路ＮＡＮＤ３の出力からフリップフロップの２つの出力を作ることにより、リセット機能が確実に働くリセット機能優先のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップを少ない素子数で実現できる。
【００６４】
また、非反転のデータ出力端子Ｑも反転データ出力端子ＱＮも共通のＮＡＮＤ回路ＮＡＮＤ３の方に接続してあるので、トランジスタサイズの調整が容易になる。これについて、図２を参照しながら説明する。
【００６５】
図２は差動−ＲＳラッチ構成のＤ型フリップフロップのスレイブラッチから出力端子までを書き出したものである。図２において、ＮＡＮＤ１およびＮＡＮＤ２はＮＡＮＤ回路、Ｓはセット入力端子、Ｒはリセット入力端子、Ｑはデータ出力端子、ＱＮは反転データ出力端子、ＴＰ２００，ＴＰ２０１，ＴＰ２０２およびＴＰ２０３はＰｃｈ型ＭＯＳトランジスタ、ＴＮ２００，ＴＮ２０１，ＴＮ２０２およびＴＮ２０３はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ１０，ＩＮＶ２０およびＩＮＶ２１はインバータ回路である。
【００６６】
いま、セット入力端子Ｓとリセット入力端子ＲとがともにＶＤＤ電位の充電期間であり、データ出力端子ＱにＶＤＤ電位が出力されているとする。この状態からデータ出力端子ＱにＶＳＳ電位を出力する場合のクリティカルパスは、セット入力端子ＳがＶＳＳ電位になり、ＰｃｈトランジスタＴＰ２０１がすばやく導通状態となり、インバータ回路ＩＮＶ１０によりデータ出力端子ＱがＶＳＳ電位となるまでである。
【００６７】
また、セット入力端子Ｓとリセット入力端子ＲとがともにＶＤＤ電位の充電期間であり、データ出力端子ＱにＶＳＳ電位が出力されているとする。この状態からデータ出力端子ＱにＶＤＤ電位を出力する場合のクリティカルパスは、リセット入力端子ＲがＶＳＳ電位となり、ＰｃｈトランジスタＴＰ２０２がすばやく導通状態となり、ＮｃｈトランジスタＴＮ２００が導通状態となり、ＮＡＮＤ回路ＮＡＮＤ１の出力がＶＳＳ電位となり、ＩＮＶ１０によりデータ出力端子ＱにＶＤＤ電位が伝わるまでである。
【００６８】
以上のことから、トランジスタＴＰ２０１，ＴＮ２０１，ＴＰ２０２およびＴＮ２００の駆動能力がＲＳラッチの動作速度を決めることが分かる。ほかのトランジスタは、負荷となるので、できるだけ小さいトランジスタサイズにすることが望ましい。この知見に基づいて、一部のトランジスタのゲート幅サイズを大きくするだけでよく、その調整が容易になる。
【００６９】
〔実施の形態２〕
実施の形態２はセット機能優先タイプである。図３は実施の形態２のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。構成要素について説明すると、図３において、符号の１はマスターラッチを構成する差動インバータ、２はスレイブラッチを構成するＲＳラッチである。また、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ６およびＴＰ１００はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７，ＴＮ９およびＴＮ１００はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ１は２入力ＮＡＮＤ回路、ＮＡＮＤ４は３入力ＮＡＮＤ回路、ＩＮＶ１，ＩＮＶ５，ＩＮＶ３０，ＩＮＶ３１およびＩＮＶ４０はインバータ回路、ＳおよびＲはフリップフロップの内部ノードでＲＳラッチ２のセット入力端子とリセット入力端子、ｎ１およびｎ２はトランジスタＴＮ９のドレイン端子またはソース端子、ＣＬＫはクロック入力端子、Ｄはデータ入力端子、ＲＳＴＮはリセット信号入力端子、ＳＥＴＮはセット信号入力端子、Ｑは非反転のデータ出力端子、ＱＮは反転データ出力端子であり、これらの各要素は図示のとおりに結線されている。２入力ＮＡＮＤ回路ＮＡＮＤ１が請求項４にいう第１のＮＡＮＤ回路に相当し、３入力ＮＡＮＤ回路ＮＡＮＤ４が第２のＮＡＮＤ回路に相当している。ＮｃｈトランジスタＴＮ１００とＰｃｈトランジスタＴＰ１００のそれぞれが請求項５にいうスイッチング素子に相当している。
【００７０】
図３の回路構成が従来の技術の図６と相違しているのは次の点である。リセット信号入力端子ＲＳＴＮとセット信号入力端子ＳＥＴＮとが設けられている。ＲＳラッチ２のセット入力端子Ｓと低電位側電源電位であるＶＳＳ電位のグランドとの間にＮｃｈトランジスタＴＮ１００が接続され、このトランジスタＴＮ１００のゲートがインバータ回路ＩＮＶ５を介してリセット信号入力端子ＲＳＴＮに接続されている。充電用のＰｃｈトランジスタＴＰ２と高電位側電源電位であるＶＤＤ電位の直流電源との間にＰｃｈトランジスタＴＰ６が接続され、このトランジスタＴＰ６のゲートがインバータ回路ＩＮＶ５を介してリセット信号入力端子ＲＳＴＮに接続されている。ＲＳラッチ２のリセット入力端子Ｒと直流電源との間にＰｃｈトランジスタＴＰ１００が接続され、このトランジスタＴＰ１００のゲートが直接にリセット信号入力端子ＲＳＴＮに接続されている。
【００７１】
Ｄ′は差動インバータ１の出力端子のうちＲＳラッチ２のセット入力端子Ｓに接続された出力端子であり、この出力端子Ｄ′はデータ入力端子Ｄに入力されたデータと同じ値を出力するものであるが、ＲＳラッチ２におけるＮＡＮＤ回路としてこの出力端子Ｄ′に接続された方のＮＡＮＤ回路ＮＡＮＤ１は従来の技術の図６と同様に２入力ＮＡＮＤ回路となっている。ＤＮ′は差動インバータ１の出力端子のうちＲＳラッチ２のリセット入力端子Ｒに接続された出力端子であり、この出力端子ＤＮ′はデータ入力端子Ｄに入力されたデータの反転値を出力するものであるが、ＲＳラッチ２におけるＮＡＮＤ回路としてこの出力端子ＤＮ′に接続された方のＮＡＮＤ回路ＮＡＮＤ４は従来の技術の図６とは違って３入力ＮＡＮＤ回路となっている。
【００７２】
３入力ＮＡＮＤ回路ＮＡＮＤ４は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄとは逆の反転値を出力する方の出力端子ＤＮ′に接続され、もう一つの入力端子がもう一つの２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子に接続され、さらにもう一つの入力端子がセット信号入力端子ＳＥＴＮに接続されている。２入力ＮＡＮＤ回路ＮＡＮＤ１は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄと同じ値を出力する方の出力端子Ｄ′に接続され、もう一つの入力端子が３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子に接続されている。
【００７３】
従来の技術の図６の場合、図面で下側の２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子はデータ出力端子Ｑに接続されたＱ出力端子となっており、上側の２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子は反転データ出力端子ＱＮに接続されたＱＮ出力端子となっているが、本実施の形態２の場合は、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子は用いるが、上側の２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子であるＱＮ出力端子は用いない。下側の３入力ＮＡＮＤ回路ＮＡＮＤ４のＱ出力端子に２つのインバータ回路ＩＮＶ３０，ＩＮＶ３１を介して非反転のデータ出力端子Ｑが接続され、同じ３入力ＮＡＮＤ回路ＮＡＮＤ４のＱ出力端子にインバータ回路ＩＮＶ４０を介して反転データ出力端子ＱＮが接続されている。
【００７４】
このリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップにおいては、リセット信号入力端子ＲＳＴＮはリセット機能を実行させるときは低電位側電源電位であるＶＳＳ電位とされ、それ以外のときは高電位側電源電位であるＶＤＤ電位とされる。セット信号入力端子ＳＥＴＮはセット機能を実行させるときはＶＳＳ電位とされ、それ以外のときはＶＤＤ電位とされる。
【００７５】
次に、上記構成のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。
【００７６】
通常動作モードのときであって、リセット機能を実行させない状態では、リセット信号入力端子ＲＳＴＮはＶＤＤ電位となっており、ＰｃｈトランジスタＴＰ１００は非導通状態となり、インバータ回路ＩＮＶ５を介してＰｃｈトランジスタＴＰ６は導通状態となり、ＮｃｈトランジスタＴＮ１００は非導通状態となっている。また、セット機能を実行させない状態では、セット信号入力端子ＳＥＴＮはＶＤＤ電位となっており、３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子は常時的にＶＤＤ電位が入力されていることになる。したがって、セット信号入力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにおいては、３入力ＮＡＮＤ回路ＮＡＮＤ４の動作は、差動インバータ１の出力端子ＤＮ′の状態と２入力ＮＡＮＤ回路ＮＡＮＤ１の出力の状態のみによって制御されることになり、このことは、セット信号入力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにおいて、３入力ＮＡＮＤ回路ＮＡＮＤ４が従来の技術の図６の２入力ＮＡＮＤ回路ＮＡＮＤ２と実質的に同じということである。その結果として、通常の動作は従来の技術の図６の場合と同様になる。もっとも、反転データ出力端子ＱＮが３入力ＮＡＮＤ回路ＮＡＮＤ４にインバータ回路ＩＮＶ４０を介して接続されている点では構成的に異なるが、反転データ出力端子ＱＮおよびデータ出力端子Ｑからの出力状態については従来の技術の図６の場合とまったく同じである。
【００７７】
次に、リセット機能を働かせる場合を考える。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からＶＳＳ電位に切り換えると、そして、このときセット信号入力端子ＳＥＴＮはインアクティブのＶＤＤ電位となっているとすると、リセット入力端子Ｒに接続されたＰｃｈトランジスタＴＰ１００が導通状態に反転する。また、インバータ回路ＩＮＶ５の出力はＶＤＤ電位となり、ＰｃｈトランジスタＴＰ６が非導通状態に反転するとともに、ＮｃｈトランジスタＴＮ１００が導通状態に反転する。その結果、セット入力端子ＳはＮｃｈトランジスタＴＮ１００を介してＶＳＳ電位のグランドに接続されてＶＳＳ電位になり、リセット入力端子ＲはＰｃｈトランジスタＴＰ１００を介してＶＤＤ電位の直流電源に接続されてＶＤＤ電位になる。このとき、充電用のＰｃｈトランジスタＴＰ６は非導通状態に反転している。また、セット入力端子ＳがＶＳＳ電位になることからＮｃｈトランジスタＴＮ６は非導通状態となり、リセット入力端子ＲはＶＳＳ電位のグランドから絶縁された状態となる一方、ＰｃｈトランジスタＴＰ３が導通状態となって、このトランジスタＴＰ３を介してＶＤＤ電位の直流電源よりリセット入力端子Ｒに充電が行われることから、リセット入力端子ＲはそのＶＤＤ電位を保つ。また、リセット入力端子ＲがＶＤＤ電位になることからＰｃｈトランジスタＴＰ４が非導通状態となり、ＰｃｈトランジスタＴＰ６も非導通状態であるので、セット入力端子Ｓに対する充電は起こらず、セット入力端子ＳはそのＶＳＳ電位を保つ。
【００７８】
このようにセット入力端子ＳがＶＳＳ電位に固定され、リセット入力端子ＲがＶＤＤ電位に固定されると、２入力ＮＡＮＤ回路ＮＡＮＤ１の他方の入力のいかんに関係なく２入力ＮＡＮＤ回路ＮＡＮＤ１の出力はＶＤＤ電位となる。３入力ＮＡＮＤ回路ＮＡＮＤ４の３つの入力端子については、その一つの入力端子に２入力ＮＡＮＤ回路ＮＡＮＤ１の出力のＶＤＤ電位が入力され、もう一つの入力端子には前記のリセット入力端子ＲのＶＤＤ電位が入力され、さらにもう一つの入力端子にはセット信号入力端子ＳＥＴＮからのＶＤＤ電位が入力されるため、ＮＡＮＤ条件が成立して、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＳＳ電位が出力されることになる。
【００７９】
以上のようにして、リセット入力端子ＲがＶＤＤ電位となることからＲＳラッチ２の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＳＳ電位が出力される。その結果として、２つのインバータ回路ＩＮＶ３０，ＩＮＶ３１を介してのデータ出力端子ＱからはＶＳＳ電位が出力され、１つのインバータ回路ＩＮＶ４０を介しての反転データ出力端子ＱＮからはＶＤＤ電位が出力されることになる。すなわち、リセット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。
【００８０】
次に、セット機能を働かせる場合を考える。セット信号入力端子ＳＥＴＮをＶＤＤ電位からアクティブのＶＳＳ電位に切り換えると、そして、このときリセット信号入力端子ＲＳＴＮはインアクティブのＶＤＤ電位となっているとすると、セット信号入力端子ＳＥＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子にＶＳＳ電位が入力されることになる。したがって、３入力ＮＡＮＤ回路ＮＡＮＤ４の他の二つの入力端子の状態がいかなる組み合わせにあっても、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＤＤ電位が出力されることになる。その結果として、２つのインバータ回路ＩＮＶ３０，ＩＮＶ３１を介しての非反転のデータ出力端子ＱからはＶＤＤ電位が出力され、１つのインバータ回路ＩＮＶ４０を介しての反転データ出力端子ＱＮからはＶＳＳ電位が出力されることになる。すなわち、セット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。
【００８１】
最後に、セット機能を働かせるにつき、セット信号入力端子ＳＥＴＮをＶＤＤ電位からアクティブのＶＳＳ電位に切り換えたときに、リセット信号入力端子ＲＳＴＮもアクティブのＶＳＳ電位となっていた、あるいは同時にＶＳＳ電位になった場合を考察する。上記で説明したように、セット機能は、セット信号入力端子ＳＥＴＮからのセット信号を３入力ＮＡＮＤ回路ＮＡＮＤ４に直接に入力することにより、ＮＡＮＤ回路の論理を利用したものとなっている。すなわち、セット信号入力端子ＳＥＴＮに接続された３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子にＶＳＳ電位が入力されたときには、他の二つの入力端子の状態がいかなる組み合わせにあっても、ＮＡＮＤ論理によって、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子からはＶＤＤ電位が出力されることになる。この動作はリセット信号入力端子ＲＳＴＮの出力がＶＤＤ電位であるかＶＳＳ電位であるかに影響を受けない優先的なものである。したがって、セット信号入力端子ＳＥＴＮとリセット信号入力端子ＲＳＴＮとがともにアクティブのＶＳＳ電位になっても、所期通りのセット機能が働くことになる。すなわち、非反転のデータ出力端子ＱからはＶＤＤ電位が出力され、反転データ出力端子ＱＮからはＶＳＳ電位が出力されることになる。
【００８２】
以上のように、スレイブラッチであるＲＳラッチの論理とＮＡＮＤ回路の論理をうまく利用していること、さらに、２つのＮＡＮＤ回路の出力の両方をフリップフロップの出力とするのではなく、片方のＮＡＮＤ回路すなわち３入力ＮＡＮＤ回路ＮＡＮＤ４の出力からフリップフロップの出力を作ることにより、セット機能が確実に働くセット機能優先のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップを少ない素子数で実現できる。
【００８３】
また、非反転のデータ出力端子Ｑも反転データ出力端子ＱＮも共通のＮＡＮＤ回路ＮＡＮＤ４の方に接続してあるので、実施の形態１の場合と同様に、トランジスタサイズの調整が容易になる。
【００８４】
〔実施の形態３〕
実施の形態３は、セット動作はリセット動作の有無にかかわりなく非反転のデータ出力端子ＱをＶＤＤ電位になすという本来のセット機能を発揮させ、リセット動作はセット動作の有無にかかわりなく反転データ出力端子ＱＮをＶＤＤ電位になすという本来のリセット機能を発揮させるように工夫したものである。図４は実施の形態３のＣＭＯＳ論理の規格に沿ったリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。
【００８５】
主だった構成要素について説明すると、図３において、符号のＴＰ１１０およびＴＰ１１１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ２０およびＴＮ２１はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ３およびＮＡＮＤ４は３入力ＮＡＮＤ回路、ＩＮＶ２０，ＩＮＶ２１，ＩＮＶ３０およびＩＮＶ３１はインバータ回路、ＳＥＴＮはセット信号入力端子、リセット信号入力端子ＲＳＴＮはリセット信号入力端子であり、その他の符号は図１と同じである。図１のインバータ回路ＩＮＶ６およびＰｃｈトランジスタＴＰ７はない。
【００８６】
実施の形態３の特徴ある回路構成は次の点である。ＲＳラッチ２のセット入力端子Ｓと高電位側電源電位であるＶＤＤ電位の直流電源との間にＰｃｈトランジスタＴＰ１１１が接続され、このトランジスタＴＰ１１１のゲートがセット信号入力端子ＳＥＴＮに接続されている。ＲＳラッチ２のリセット入力端子ＲとＶＤＤ電位の直流電源との間にＰｃｈトランジスタＴＰ１１０が接続され、このトランジスタＴＰ１１０のゲートがリセット信号入力端子ＲＳＴＮに接続されている。
【００８７】
３入力ＮＡＮＤ回路ＮＡＮＤ３は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄと同じ値を出力する方の出力端子Ｄ′に接続され、もう一つの入力端子が他方の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子に接続され、さらにもう一つの入力端子がリセット信号入力端子ＲＳＴＮに接続されている。もう一つの３入力ＮＡＮＤ回路ＮＡＮＤ４は、その一つの入力端子が差動インバータ１におけるデータ入力端子Ｄとは逆の反転値を出力する方の出力端子ＤＮ′に接続され、もう一つの入力端子が他方の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子に接続され、さらにもう一つの入力端子がセット信号入力端子ＳＥＴＮに接続されている。
【００８８】
上側の３入力ＮＡＮＤ回路ＮＡＮＤ３が請求項７にいう第１のＮＡＮＤ回路に相当し、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４が第２のＮＡＮＤ回路に相当し、ＰｃｈトランジスタＴＰ１１１，ＴＰ１１０がスイッチング素子に対応している。
【００８９】
上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子であるＱＮ出力端子に２つのインバータ回路ＩＮＶ２０，ＩＮＶ２１を介して反転データ出力端子ＱＮが接続され、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子であるＱ出力端子に２つのインバータ回路ＩＮＶ３０，ＩＮＶ３１を介して非反転のデータ出力端子Ｑが接続されている。
【００９０】
グランドに接続されるべきＮｃｈトランジスタＴＮ１のソースとグランドとの間に２つのＮｃｈトランジスタＴＮ２０，ＴＮ２１が接続され、一方のトランジスタＴＮ２０のゲートがリセット信号入力端子ＲＳＴＮに接続され、他方のトランジスタＴＮ２１のゲートがセット信号入力端子ＳＥＴＮに接続されている。
【００９１】
次に、上記構成のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの動作を説明する。通常動作モードのときの動作については、実施の形態１，２の場合と同様であるので説明を省略する。
【００９２】
通常動作モードのときであって、セット機能を実行させない状態では、セット信号入力端子ＳＥＴＮはＶＤＤ電位であるので、ＰｃｈトランジスタＴＰ１１１は非導通状態となっているとともに、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子は常時的にＶＤＤ電位が入力されていることになる。また、リセット機能を実行させない状態では、リセット信号入力端子ＲＳＴＮはＶＤＤ電位であるので、ＰｃｈトランジスタＴＰ１１０は非導通状態となっているとともに、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子は常時的にＶＤＤ電位が入力されていることになる。したがって、リセット信号入力端子ＲＳＴＮおよびセット信号入力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにおいては、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の動作は、差動インバータ１の出力端子Ｄ′の状態と他方の下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力の状態のみによって制御されることになり、このことは、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３が従来の技術の図６の２入力ＮＡＮＤ回路ＮＡＮＤ１と実質的に同じということである。また、リセット信号入力端子ＲＳＴＮおよびセット信号入力端子ＳＥＴＮがＶＤＤ電位に固定されている限りにおいては、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の動作は、差動インバータ１の出力端子ＤＮ′と他方の上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力の状態のみによって制御されることになり、このことは、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４が従来の技術の図６の２入力ＮＡＮＤ回路ＮＡＮＤ２と実質的に同じということである。その結果として、通常の動作は従来の技術の図６の場合と同様になり、データ出力端子Ｑおよび反転データ出力端子ＱＮからの出力状態については従来の技術の図６の場合とまったく同じである。
【００９３】
次に、セット機能を働かせる場合を考える。セット信号入力端子ＳＥＴＮをＶＤＤ電位からＶＳＳ電位に切り換えると、そして、このときリセット信号入力端子ＲＳＴＮはインアクティブのＶＤＤ電位となっているとすると、セット入力端子Ｓに接続されたＰｃｈトランジスタＴＰ１１１が導通状態に反転するとともに、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力端子がＶＳＳ電位になる。３入力ＮＡＮＤ回路ＮＡＮＤ４の入力端子が一つでもＶＳＳ電位になると、その出力端子はＶＤＤ電位になる。上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の入力状態をみると、リセット信号入力端子ＲＳＴＮがＶＤＤ電位であり、ＰｃｈトランジスタＴＰ１１１が導通状態となったのでセット入力端子ＳもＶＤＤ電位であり、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力からもＶＤＤ電位であるので、３入力ＮＡＮＤ回路ＮＡＮＤ３の出力端子はＶＳＳ電位となる。下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力がＶＤＤ電位であるので、非反転のデータ出力端子ＱはＶＤＤ電位となり、また、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力がＶＳＳ電位であるので、反転データ出力端子ＱＮはＶＳＳ電位となる。すなわち、セット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にセット機能が実現される。
【００９４】
次に、リセット機能を働かせる場合を考える。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からＶＳＳ電位に切り換えると、そして、このときセット信号入力端子ＳＥＴＮはインアクティブのＶＤＤ電位となっているとすると、リセット入力端子Ｒに接続されたＰｃｈトランジスタＴＰ１１０が導通状態に反転するとともに、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力端子がＶＳＳ電位になる。３入力ＮＡＮＤ回路ＮＡＮＤ３の入力端子が一つでもＶＳＳ電位になると、その出力端子はＶＤＤ電位になる。下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の入力状態をみると、セット信号入力端子ＳＥＴＮがＶＤＤ電位であり、ＰｃｈトランジスタＴＰ１１０が導通状態となったのでリセット入力端子ＲもＶＤＤ電位であり、３入力ＮＡＮＤ回路ＮＡＮＤ３からの出力もＶＤＤ電位であるので、３入力ＮＡＮＤ回路ＮＡＮＤ４の出力端子はＶＳＳ電位となる。下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力がＶＳＳ電位であるので、非反転のデータ出力端子ＱはＶＳＳ電位となり、また、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力がＶＤＤ電位であるので、反転データ出力端子ＱＮはＶＤＤ電位となる。すなわち、リセット機能が実現されている。この動作は、データ入力端子Ｄから入力されるデータの値のいかんにかかわりなく、またクロック入力端子ＣＬＫに入力されるクロック入力信号の状態とは関係なく行われるので、非同期的にリセット機能が実現される。
【００９５】
最後に、セット機能を働かせるべくセット信号入力端子ＳＥＴＮをＶＳＳ電位にするとともに、リセット機能を働かせるべくリセット信号入力端子ＲＳＴＮをＶＳＳ電位にした場合を考える。ＰｃｈトランジスタＴＰ１１１もＰｃｈトランジスタＴＰ１１０も導通状態となる。上側の３入力ＮＡＮＤ回路ＮＡＮＤ３の一つの入力がリセット信号入力端子ＲＳＴＮによってＶＳＳ電位となるので、その出力はＶＤＤ電位となり、これが下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の入力に与えられる。また、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４の一つの入力がセット信号入力端子ＳＥＴＮによってＶＳＳ電位となるので、その出力はＶＤＤ電位となり、これが上側の３入力ＮＡＮＤ回路ＮＡＮＤ４の入力に与えられる。したがって、下側の３入力ＮＡＮＤ回路ＮＡＮＤ４においては、リセット入力端子Ｒと上側の３入力ＮＡＮＤ回路ＮＡＮＤ４の出力からの入力のふたつがＶＤＤ電位となっても、セット信号入力端子ＳＥＴＮがＶＳＳ電位となることから、その出力はＶＤＤ電位となり、データ出力端子ＱもＶＤＤ電位となる。すなわち、セット機能が実現される。一方、上側の３入力ＮＡＮＤ回路ＮＡＮＤ３においては、セット入力端子Ｓと下側の３入力ＮＡＮＤ回路ＮＡＮＤ３の出力からの入力のふたつがＶＤＤ電位となっても、リセット信号入力端子ＲＳＴＮがＶＳＳ電位となることから、その出力はＶＤＤ電位となり、反転データ出力端子ＱＮもＶＤＤ電位となる。すなわち、リセット機能が実現される。
【００９６】
以上のように、本実施の形態３によれば、ＣＭＯＳ論理の規格に沿った差動−ＲＳラッチ構成のＤ型フリップフロップが実現されている。
【００９７】
〔実施の形態４〕
実施の形態４は、セットアップ時間が通常のＤ型フリップフロップと大きくは変わらないスキャンテスト対応のＤ型フリップフロップを提供するものである。図５は実施の形態４のスキャンテスト対応の差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。主だった構成要素についてのみ説明すると、クロックとして通常動作用クロックとテスト動作用クロックの２系統を用意する。すなわち、クロック入力端子ＣＬＫのほかにテスト用クロック入力端子ＣＫＴを設けてある。また、データ入力端子Ｄのほかにテストデータ入力端子ＤＴを設けてある。ＴＰ１０およびＴＰ１１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ４，ＴＮ５，ＴＮ１０はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ２はインバータ回路である。ＲＳラッチ２は従来の技術の図６の場合と同様に２つの２入力ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２から構成されている。充電用のＰｃｈトランジスタＴＰ１と直流電源との間にＰｃｈトランジスタＴＰ１０が接続され、充電用のＰｃｈトランジスタＴＰ２と直流電源との間にＰｃｈトランジスタＴＰ１１が接続され、両ＰｃｈトランジスタＴＰ１０，ＴＰ１１のゲートがテスト用クロック入力端子ＣＫＴに接続されている。接続点ｎ１にＮｃｈトランジスタＴＮ４のドレインが接続され、接続点ｎ２にＮｃｈトランジスタＴＮ５のドレインが接続され、両トランジスタＴＮ４，ＴＮ５のソースどうしが接続され、その接続点にＮｃｈトランジスタＴＮ１０のドレインが接続され、そのソースがグランドに接続されている。ＮｃｈトランジスタＴＮ１０のゲートがテスト用クロック入力端子ＣＫＴに接続されている。
【００９８】
次に、上記構成のスキャンテスト対応の差動−ＲＳラッチ構成のＤ型フリップフロップの動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。通常動作状態ではテスト用クロック入力端子ＣＫＴは通常動作状態で常にＶＳＳ電位に固定されているもので、ＰｃｈトランジスタＴＰ１０，ＴＰ１１は常に導通状態となっている。また、ＮｃｈトランジスタＴＮ１０は通常動作状態で常に非導通状態であるから、テストデータ入力端子ＤＴの状態のいかんにかかわらずＮｃｈトランジスタＴＮ４，ＴＮ５のラインは無関係となる。したがって、通常動作については従来の技術の図６の場合あるいは実施の形態１〜３の場合と同様となる。すなわち、通常動作状態において、テスト用クロック入力端子ＣＫＴがＶＳＳ電位に固定されていると、クロック入力端子ＣＬＫがＶＳＳ電位の充電期間においては、セット入力端子Ｓとリセット入力端子ＲがともにＶＤＤ電位となり、ＲＳラッチ２はホールド状態となって、現在保持しているデータを保持し続ける。また、クロック入力端子ＣＬＫがＶＤＤ電位となった評価期間においては、データ入力端子ＤがＶＳＳ電位のときは、非反転のデータ出力端子ＱはＶＳＳ電位となり、反転データ出力端子ＱＮはＶＤＤ電位となる一方、データ入力端子ＤがＶＤＤ電位のときは、非反転のデータ出力端子ＱはＶＤＤ電位となり、反転データ出力端子ＱＮはＶＳＳ電位となる。
【００９９】
スキャンテスト状態においては、クロック入力端子ＣＬＫがＶＳＳ電位に固定され、ＰｃｈトランジスタＴＰ１，ＴＰ２がスキャンテスト状態で常に導通状態となっている。また、ＮｃｈトランジスタＴＮ１が非導通状態となるため、ＮｃｈトランジスタＴＮ２，ＴＮ３のラインが無効になる代わりに、テスト用クロック入力端子ＣＫＴの状態に応じてＮｃｈトランジスタＴＮ１０が動作することになる。したがって、スキャンテスト状態において、テスト用クロック入力端子ＣＫＴの状態変化とテストデータ入力端子ＤＴの状態変化との関係は、通常動作状態でのクロック入力端子ＣＬＫの状態変化とデータ入力端子Ｄの状態変化の関係に対して等価的であり、全く同様の動作となる。
【０１００】
本実施の形態４のスキャンテスト対応の差動−ＲＳラッチ構成のＤ型フリップフロップにおいては、従来の技術の図１０に示した「スキャンテスト用」のＤ型フリップフロップのようなセレクタ回路１０は用いていないので、データ入力端子ＤからＲＳラッチ２までのパスの長さが「通常」のＤ型フリップフロップのパスと変わらないことになる。したがって、図９に示したようなスキャンチェーン構成でスキャンテストを行うに際して、スキャンテスト用としての本実施の形態のＤ型フリップフロップのセットアップ時間は「通常」のＤ型フリップフロップのセットアップ時間から大きく変化することはないので、スキャンチェーン発生後に半導体集積回路のタイミング設計をやり直す必要がなくなる。
【０１０１】
【発明の効果】
差動−ＲＳラッチ構成のＤ型フリップフロップについての本発明によれば、リセット信号とセット信号が同時に入力されても、セット機能またはリセット機能を所期通りに実現することができる。また、ＮＡＮＤ回路を構成している複数のトランジスタについて、そのゲート幅をどのようにするかの設計上の最適化が容易になる。さらに、Ｄ型フリップフロップに対するテストをセレクタ回路を用いずに実現することができ、占有面積の縮小化に有利となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図２】実施の形態１についてのＲＳラッチの回路構成図
【図３】実施の形態２のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図４】実施の形態３のリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図５】実施の形態４のスキャンテスト対応の差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図６】従来の技術についての差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図７】従来の技術についてのリセット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図８】従来の技術についてのリセット・セット機能付きの差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図９】従来の技術のパーシャルスキャンの概念説明図
【図１０】従来の技術の「スキャンテスト用」のＤ型フリップフロップの概念説明図
【符号の説明】
１……差動インバータ
２……ＲＳラッチ
１０……セレクタ回路
１１……「通常」のＤ型フリップフロップ
２０……論理ブロック
３０……「スキャンテスト用」のＤ型フリップフロップ
ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６，ＴＰ７，
ＴＰ１０，ＴＰ１１，ＴＰ１００，ＴＰ１０１，ＴＰ１１０，
ＴＰ１１１，ＴＰ２００，ＴＰ２０１，ＴＰ２０２，ＴＰ２０３……Ｐｃｈ型ＭＯＳトランジスタ
ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６，ＴＮ７，
ＴＮ９，ＴＮ１０，ＴＮ２０，ＴＮ２１，ＴＮ１００，ＴＮ１０１，
ＴＮ２００，ＴＮ２０１，ＴＮ２０２，ＴＮ２０３……Ｎｃｈ型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ５，ＩＮＶ６，ＩＮＶ１０，
ＩＮＶ２０，ＩＮＶ２１，ＩＮＶ３０，ＩＮＶ３１，ＩＮＶ４０……インバータ回路
ＮＡＮＤ１，ＮＡＮＤ２……２入力ＮＡＮＤ回路
ＮＡＮＤ３，ＮＡＮＤ４……３入力ＮＡＮＤ回路
Ｄ……データ入力端子
ＤＴ……テストデータ入力端子
ＣＬＫ……クロック入力端子
ＣＫＴ……テスト用クロック入力端子
ＲＳＴＮ……リセット信号入力端子
ＳＥＴＮ……セット信号入力端子
Ｑ……非反転のデータ出力端子
ＱＮ……反転データ出力端子
Ｓ……セット入力端子
Ｒ……リセット入力端子
ｗ１，ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８，ｗ９……スキャンチェーン配線
【図１】
0003556502.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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