(57)【特許請求の範囲】
【請求項１】
データを格納する複数のＥＰＲＯＭセルを有するセルアレイと、
書き込み信号によりイネーブルされ、入力されるアドレス信号をデコーディングして、前記セルアレイ内の該当するワードラインを選択する選択信号を発生するワードラインデコーダと、
前記書き込み信号によりイネーブルされ、入力されるアドレス信号をデコーディングして、前記セルアレイ内の該当するビットラインを選択する選択信号を発生するビットラインデコーダと、
書き込み時に昇圧電圧を降圧して出力する電圧分配部と、
前記各ビットライン毎に設けられる複数のスイッチ手段を有し前記ビットラインデコーダの選択信号によりオンしたスイッチ手段を介して前記電圧分配部からの降圧電圧をビットラインに供給するスイッチング部と、
を備えたＥＰＲＯＭセル書き込み回路において、
入力される前記昇圧電圧のレベルを感知して、感知レベルに応じた第１、第２感知信号を出力するレベル感知部と、
前記第１、第２感知信号をそれぞれ反転して出力する第３、第４インバータと、書き込み信号と前記第３、第４インバータの出力信号とを論理積演算する第１ＡＮＤゲートと、前記書き込み信号と前記第３インバータの出力信号及び前記第２感知信号とを論理積演算する第２ＡＮＤゲートと、前記書き込み信号と前記第１、第２感知信号とを論理積演算する第３ＡＮＤゲートと、を備え、前記書き込み信号によりイネーブルされ前記第１、第２感知信号をデコーディングするデコーディング部と、
該デコーディング部のデコーディング結果に応じて選択されてイネーブルされる複数のパワースイッチと、
を設け、
前記電圧分配部を、選択されたパワースイッチに応じて前記昇圧電圧の降圧量を調整して略一定の降圧電圧を出力する構成としたことを特徴とするＥＰＲＯＭ書き込み回路。
【請求項２】
前記レベル感知部は、第１レベル感知部と第２レベル感知部とを備え、前記第１レベル感知部は、電源電圧がゲートに共通に印加され昇圧電圧端子と接地電圧端子間に直列に連結される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタの互いに接続したドレイン端子間に接続されて前記第１感知信号を出力する第１インバータとを備え、前記第２レベル感知部は、電源電圧がゲートに共通に印加され、昇圧電圧端子と接地電圧端子間に直列に連結される第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、該第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタの互いに接続したドレイン端子間に接続されて前記第２感知信号を出力する第２インバータとを備える構成であることを特徴とする請求項１に記載のＥＰＲＯＭ書き込み回路。
【請求項３】
前記電圧分配部は、ゲートに共通に印加される第1パワースイッチの出力信号によりイネーブルされる直列連結された３個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路と、
ゲートに共通に印加される第２パワースイッチの出力信号によりイネーブルされる直列連結された２個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路と、
ゲートに印加される第３パワースイッチの出力信号によりイネーブルされる１個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路と、から構成されたことを特徴とする請求項１又は２に記載のＥＰＲＯＭ書き込み回路。
【請求項４】
前記電圧分配部の各回路は、昇圧電圧の電圧レベルに応じて略一定の降圧電圧を出力することを特徴とする請求項３に記載のＥＰＲＯＭ書き込み回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＰＲＯＭ書き込み回路に関し、詳しくは、ＥＰＲＯＭ（ErasableProgrammable ROM；以下、ＥＰＲＯＭと称する）の書き込み動作時に、ＥＰＲＯＭセルのビットラインに印加する電圧レベルを略一定に調整して、常に良好な書き込み動作を行い得るＥＰＲＯＭ書き込み回路に関するものである。
【０００２】
【従来の技術】
一般のＥＰＲＯＭ書き込み回路においては、図２に示したように、複数個のＥＰＲＯＭセルを有するセルアレイ１０と、書き込み信号Wpgmによりイネーブルされ入力する例えば８ビット（［7:0］）のアドレス信号Addrをデコーディングして複数のワードラインWL0〜WL15中の該当するワードラインを選択する選択信号を出力するワードラインデコーダ２０と、前記書き込み信号Wpgmによりイネーブルされ入力する前記アドレス信号Addrをデコーディングして複数のビットラインBL0〜BL15中の該当するビットラインを選択する選択信号を出力するビットラインデコーダ３０と、書き込み信号Wpgmによりスイッチングされて出力電圧Vpsを発生するパワースイッチ４０と、該パワースイッチ４０の出力電圧Vpsにより昇圧電圧Vppを適切に降圧して出力する電圧分配部５０と、前記ビットラインデコーダ３０の選択信号によりスイッチングされて前記電圧分配部５０から降圧された電圧を前記セルアレイ１０のビットラインBL0〜BL15に供給するスイッチング部６０と、を備えて構成されていた。
【０００３】
前記パワースイッチ４０は、図３に示すように書き込み信号Wpgmを反転するインバータINVと、昇圧電圧端子と接地電圧端子間に直列に連結された各ＰＭＯＳトランジスタPM1，PM2と、ＮＭＯＳトランジスタNM1，NM2とを備え、ＮＭＯＳトランジスタNM2とＰＭＯＳトランジスタPM2との共通ドレインから電圧分配部５０に出力電圧Vpsが出力されるように構成されていた。
【０００４】
前記電圧分配部５０は、昇圧電圧端子とスイッチング部６０内の第1ノードＶ1間に直列に連結されたＮＭＯＳトランジスタNM10，NM11を備え、前記パワースイッチ４０の出力電圧Vpsによりイネーブル制御されて前記スイッチング部６０に降圧された電圧を出力するように構成されていた。
前記スイッチング部６０は、セルアレイ１０のビットラインBL0〜BL15にそれぞれ直列接続しビットラインデコーダ３０の選択信号によりオンする複数個のＮＭＯＳトランジスタNM21〜NM36を備え、電圧分配部５０の降圧電圧をビットラインデコーダ３０で選択されたＥＰＲＯＭセルのビットラインに供給するように構成されていた。
【０００５】
以下、このように構成された書き込み回路によるＥＰＲＯＭセルへの書き込み動作を、図２及び図３を用いて説明する。
書き込み信号Wpgmがローレベルの場合、ワードラインデコーダ２０及びビットラインデコーダ３０はディスエーブルされる。また、パワースイッチ４０では、ＮＭＯＳトランジスタNM1がオフとなり、インバータINVの出力信号によりＮＭＯＳトランジスタNM2がオンとなりＰＭＯＳトランジスタPM1がオンされて、前記パワースイッチ４０の出力電圧Vpsは、ローレベルの接地電圧Vssとなり、書き込みは行われない。
【０００６】
一方、ハイレベルの書き込み信号Wpgmが印加されると、ワードラインデコーダ２０及びビットラインデコーダ３０はイネーブルされて、入力アドレス信号Addrに該当するワードライン及びビットラインの選択信号をそれぞれ出力する。
また、パワースイッチ４０では、前記ハイレベルの書き込み信号Wpgmの印加によりＮＭＯＳトランジスタNM1がターンオンされてＰＭＯＳトランジスタPM2がターンオンされると共に、書き込み信号Wpgmの反転信号が印加されたＮＭＯＳトランジスタNM2がターンオフされるため、パワースイッチ４０の出力電圧Vpsは、ハイレベルの昇圧電圧Vppとなる。
【０００７】
従って、前記パワースイッチ４０のハイレベル信号が印加された電圧分配部５０は、ＮＭＯＳトランジスタNM10，NM11がターンオンされて、昇圧電圧Vppを降圧して出力する。
この降圧された電圧が第１ノードＶ1に印加されるスイッチング部６０は、ビットラインデコーダ３０の選択信号でオンされたＮＭＯＳトランジスタを介してセルアレイ１０の該当ビットラインに降圧電圧を供給する。これにより、ワードラインデコーダ２０の選択信号によりイネーブルされたセルアレイ１０内の該当するＥＰＲＯＭセルに対して、そのビットラインに降圧電圧を印加して書き込み動作を行う。
【０００８】
通常、ＥＰＲＯＭセルへの書き込み時間は、ワードラインWL0〜WL15及びビットラインBL0〜BL15に供給される電圧レベルにより決定される。
【０００９】
【発明が解決しようとする課題】
然るに、このような従来のＥＰＲＯＭ書き込み回路においては、選択されたワードラインWL0〜WL15には昇圧電圧Vppがそのまま印加され、選択されたビットラインBL0〜BL15には電圧分配部５０から降圧された電圧が印加する。しかも、電圧分配部５０の降圧量が一定であるため、昇圧電圧Vppの変化によりＥＰＲＯＭセルのドレインに供給される降圧電圧が変化するために、降圧電圧値によってはソースから加速された熱電子（Hot electron）がＥＰＲＯＭセルのフローティングゲートにトラップされずに、ドレイン側に流れ、書き込み動作が正常に行われないという不都合な点があった。
【００１０】
また、ＥＰＲＯＭセルのドレイン電圧がゲート電圧に比べて極めて低い場合は、熱電子が発生されないため、書き込み時間が長引くという不都合な点があった。
そこで、本発明の目的は、ＥＰＲＯＭセルへの書き込み動作時の昇圧電圧の変化に応じてビットラインに印加する電圧を調節して、常に一定な書き込み時間を維持して正常な動作を行い得るＥＰＲＯＭ書き込み回路を提供することにある。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るＥＰＲＯＭ書き込み回路においては、データを格納する複数のＥＰＲＯＭセルを有するセルアレイと、書き込み信号によりイネーブルされ、入力されるアドレス信号をデコーディングして、前記セルアレイ内の該当するワードラインを選択する選択信号を発生するワードラインデコーダと、前記書き込み信号によりイネーブルされ、入力されるアドレス信号をデコーディングして、前記セルアレイ内の該当するビットラインを選択する選択信号を発生するビットラインデコーダと、書き込み時に昇圧電圧を降圧して出力する電圧分配部と、前記各ビットライン毎に設けられる複数のスイッチ手段を有し前記ビットラインデコーダの選択信号によりオンしたスイッチ手段を介して前記電圧分配部からの降圧電圧をビットラインに供給するスイッチング部とを備えたＥＰＲＯＭセル書き込み回路において、入力される前記昇圧電圧のレベルを感知して、感知レベルに応じた第１、第２感知信号を出力するレベル感知部と、前記第１、第２感知信号をそれぞれ反転して出力する第３、第４インバータと、書き込み信号と前記第３、第４インバータの出力信号とを論理積演算する第１ＡＮＤゲートと、前記書き込み信号と前記第３インバータの出力信号及び前記第２感知信号とを論理積演算する第２ＡＮＤゲートと、前記書き込み信号と前記第１、第２感知信号とを論理積演算する第３ＡＮＤゲートと、を備え、前記書き込み信号によりイネーブルされ前記第１、第２感知信号をデコーディングするデコーディング部と、該デコーディング部のデコーディング結果に応じて選択されてイネーブルされる複数のパワースイッチとを設け、前記電圧分配部を、選択されたパワースイッチに応じて前記昇圧電圧の降圧量を調整して略一定の降圧電圧を出力する構成とした。
【００１２】
かかる構成では、ワードラインデコーダ及びビットラインデコーダは、書き込み信号によりそれぞれイネーブルされ、入力されるアドレス信号をデコーディングして、複数のＥＰＲＯＭセルを有するセルアレイ内の該当するＥＰＲＯＭセルのワードライントランジスタビットラインの選択信号をそれぞれ発生する。書き込み時、レベル感知部は、入力される昇圧電圧のレベルを感知して、感知レベルに応じて第１感知信号或いは第２感知信号を出力する。デコーディング部は、レベル感知部の第１感知信号或いは第２感知信号をデコーディングしてデコーディング結果に応じて複数のパワースイッチから該当するパワースイッチを選択する。前記電圧分配部は、選択されたパワースイッチからの出力に応じてその時の昇圧電圧レベルに応じて降圧量を調整して出力する降圧電圧を略一定にして出力する。
【００１３】
前記レベル感知部は、具体的には請求項２のように、第１レベル感知部と第２レベル感知部とを備え、前記第１レベル感知部は、電源電圧がゲートに共通に印加され昇圧電圧端子と接地電圧端子間に直列に連結される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタの互いに接続したドレイン端子間に接続されて前記第１感知信号を出力する第１インバータとを備え、前記第２レベル感知部は、電源電圧がゲートに共通に印加され、昇圧電圧端子と接地電圧端子間に直列に連結される第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、該第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタの互いに接続したドレイン端子間に接続されて前記第２感知信号を出力する第２インバータとを備える構成である。
【００１５】
前記電圧分配部は、具体的には請求項３のように、ゲートに共通に印加される第1パワースイッチの出力信号によりイネーブルされる直列連結された３個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路と、ゲートに共通に印加される第２パワースイッチの出力信号によりイネーブルされる直列連結された２個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路と、ゲートに印加される第３パワースイッチの出力信号によりイネーブルされる１個のＮＭＯＳトランジスタにより昇圧電圧を降圧調整する回路とから構成した。
【００１６】
前記電圧分配部の各回路は、請求項４のように、昇圧電圧の電圧レベルに応じて略一定の降圧電圧を出力する構成である。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。
図１に、本発明に係るＥＰＲＯＭ書き込み回路の一実施形態の回路図を示す。尚、セルアレイ１０、ワードラインデコーダ２０、ビットラインデコーダ３０及びスイッチング部６０は、従来と同様の構成であり、従来と同一符号を付して説明を省略する。
【００１８】
図1において、本実施形態のＥＰＲＯＭ書き込み回路は、従来と同様のセルアレイ１０と、ワードラインデコーダ２０と、ビットラインデコーダ３０と、スイッチング部６０と、昇圧電圧Vppの電圧レベルを感知して感知レベルに応じた第１、第２感知信号を出力するレベル感知部１００と、書き込み信号Wpgmによりイネーブルされ前記レベル感知部１００の第１、第２感知信号をデコーディングするデコーディング部２００と、該デコーディング部２００の出力信号によりそれぞれ選択されてイネーブルされ出力信号Vps1，Vps2，Vps3をそれぞれ発生する第１、第２及び第３パワースイッチ３００，３０１，３０２と、前記第１〜第３パワースイッチ３００〜３０２の出力信号Vps1〜Vps3により昇圧電圧Vppの降圧量を調節して書き込みに適合する電圧レベルに降圧して出力する電圧分配部４００と、を備えて構成されている。
【００１９】
前記レベル感知部１００は、第１レベル感知部１０１及び第２レベル感知部１０２から構成される。前記第１レベル感知部１０１においては、昇圧電圧端子と接地電圧端子間に直列に連結され電源電圧Vccがゲートに共通に印加される第１ＰＭＯＳトランジスタPM100及び第１ＮＭＯＳトランジスタNM100と、該ＰＭＯＳトランジスタPM100及びＮＭＯＳトランジスタNM100のドレイン電圧を反転して第１感知信号Ａを出力する第１インバータINV1とが備えられる。前記第２レベル感知部１０２においては、昇圧電圧端子と接地電圧端子間に直列に連結され電源電圧Vccがゲートに共通に印加される第２ＰＭＯＳトランジスタPM101及び第２ＮＭＯＳトランジスタNM101と、該ＰＭＯＳトランジスタPM101及びＮＭＯＳトランジスタNM101のドレイン電圧を反転して第２感知信号Ｂを出力する第２インバータINV2とが備えられる。前記第１感知部１０１のＰＭＯＳトランジスタPM100のサイズは第２感知部１０２のＰＭＯＳトランジスタPM101よりも小さく形成され、ＰＭＯＳトランジスタPM101と異なる閾値電圧に基づいて昇圧電圧Vppを感知するようになっている。
【００２０】
前記デコーディング部２００は、第１、第２感知信号Ａ，Ｂをそれぞれ反転して出力する第３及び第４インバータINV3，INV4と、書き込み信号Wpgmと第３及び第４インバータINV3，INV4の出力信号とを受けて論理積演算する第1ＡＮＤゲートAND1と、書き込み信号Wpgm、第３インバータINV3の出力信号及び第２感知信号Ｂを受けて論理積演算する第２ＡＮＤゲートAND2と、書き込み信号Wpgmと第１、第２感知信号Ａ，Ｂとを受けて論理積演算する第３ＡＮＤゲートAND3と、を備えて構成されている。
【００２１】
前記パワースイッチ３００〜３０２は、デコーディング部２００のデコーディング結果に従った各ＡＮＤゲートAND1〜AND3の出力信号でそれぞれイネーブルされ、出力電圧Vps1〜Vps3を発生して電圧分配部４００の少なくとも１つ以上のＮＭＯＳトランジスタをイネーブルさせるように構成されている。
前記電圧分配部４００は、ゲートに共通に印加される第１パワースイッチ３００の出力信号Vps1によりイネーブルされて昇圧電圧Vppを調節するように直列連結された３つのＮＭＯＳトランジスタNM200〜NM202と、ゲートに共通印加される第２パワースイッチ３０１の出力信号Vps2によりイネーブルされて昇圧電圧Vppを調節するように直列連結された２つのＮＭＯＳトランジスタNM203、NM204と、ゲートに印加される第３パワースイッチ３０２の出力信号Vps3によりイネーブルされて昇圧電圧Vppを調節するように直列連結された１つのＮＭＯＳトランジスタNM205とを備えて構成されている。ここで、前記３つのＮＭＯＳトランジスタNM200〜NM202の直列回路と、前記２つのＮＭＯＳトランジスタNM203、NM204の直列回路と、前記１つのＮＭＯＳトランジスタNM205を設けた回路が、昇圧電圧を降圧する回路である。
【００２２】
以下、このように構成された本実施形態のＥＰＲＯＭ書き込み回路の動作について図面を用いて説明する。
昇圧電圧Vppが印加されて、ハイレベルの書き込み信号Wpgmが印加されると、ワードラインデコーダ２０及びビットラインデコーダ３０は、書き込み信号WPgmによりイネーブルされて、データを格納すべきＥＰＲＯＭセル１０のアドレス情報を有するアドレス信号AddrをデコーディングしてそれぞれワードラインWL0〜WL15及びビットラインBL0〜BL15中の該当するワードライン及びビットラインをそれぞれ選択する選択信号を出力する。
【００２３】
このとき、前記レベル感知部１００は、三つの領域に分割して昇圧電圧Vppのレベルを感知する。前記昇圧電圧Vppレベルが例えば１２Ｖ未満の場合、第１及び第２感知部１０１，１０２の各ＰＭＯＳトランジスタPM101，PM101は、ターンオフし、各インバータINV1，INV2を経て接地電圧Vssが反転されて、第１，第２感知信号Ａ，Ｂがハイレベルとなり低電位感知を示す。デコーディング部２００の第１〜第３ＡＮＤゲートAND1〜AND3はハイレベルの書き込み信号Wpgmの入力でイネーブルされており、ハイレベルの第１，第２感知信号Ａ，Ｂが入力する第３ＡＮＤゲートAND3からハイレベルの信号が出力される。
【００２４】
この場合、前記第３ＡＮＤゲートAND3のハイレベル信号を受けたパワースイッチ３０２がイネーブルされて、ハイレベルの出力電圧Vps3を電圧分配部４００内のＮＭＯＳトランジスタNM205に出力し、ＮＭＯＳトランジスタNM205がターンオンされて、ドレインに印加される昇圧電圧(Vpp)を降圧してスイッチング部６０に出力する。
【００２５】
前記昇圧電圧Vppレベルが、１２Ｖ〜１３Ｖの範囲にある場合、第１感知部１０１のＰＭＯＳトランジスタPM100がターンオンされ、第２感知部１０２のＰＭＯＳトランジスタ(PM101)はオフのままであり、インバータINV1，INV2からそれぞれ昇圧電圧Vpp及び接地電圧Vssが反転され、第１感知信号Ａがローレベルになり高電位感知を示し、第２感知信号Ｂはハイレベルのままである。
【００２６】
ローレベルの第１感知信号Ａは、インバータINV3で反転されてハイレベルとなる。従って、デコーディング部２００の第２ＡＮＤゲートAND2からハイレベルの信号が出力され、第２ＡＮＤゲートAND2のハイレベル信号が印加された第２パワースイッチ３０１がイネーブルされて、ハイレベルの出力信号Vps2により電圧分配部４００のＮＭＯＳトランジスタNM203，NM204をターンオンさせて、昇圧電圧Vppを降圧して出力する。
【００２７】
又、前記昇圧電圧Vppレベルが、１３Ｖより高い場合は、第２感知部１０２のＰＭＯＳトランジスタPM101もターンオンし、インバータINV1，INV2を経て昇圧電圧Vppが反転されて第１、第２感知信号Ａ，Ｂがローレベルとなり、共に高電位感知を示す。ローレベルの第１、第２感知信号Ａ，ＢはインバータINV3，INV4でそれぞれ反転されてハイレベルとなる。従って、第１ＡＮＤゲートAND1のハイレベル信号により第１パワースイッチ３００がイネーブルされ、ハイレベルの出力信号Vps1により電圧分配部４００の３個のＮＭＯＳトランジスタNM200〜NM202がターンオンして昇圧電圧Vppを降圧して出力する。
【００２８】
従って、前記昇圧電圧Vppの第１、第２感知信号Ａ，Ｂは、デコーディング部２００でデコーディングされて、３個のパワースイッチ３００〜３０２中の該当するパワースイッチをイネーブルさせる。次いで、イネーブルされたいずれかのパワースイッチの出力信号を受けた電圧分配部４００は、昇圧電圧Vppの電圧レベルを前記ＥＰＲＯＭセルの書き込み条件に適合した一定の電圧レベルに降圧して出力し、降圧電圧は、ビットラインデコーダ３０により選択されてオンしたスイッチング部６０のＮＭＯＳトランジスタを経て該当するビットラインに供給され、ワードラインデコーダ２０によりイネーブルされたＥＰＲＯＭセルに供給されて書き込み動作が行われる。
【００２９】
【発明の効果】
以上説明したように、本発明に係るＥＰＲＯＭ書き込み回路においては、昇圧電圧の変化に拘わらず降圧電圧レベルを略一定に調節して印加するため、従来のように、昇圧電圧が高いとき、書き込み動作が過度に行われてＥＰＲＯＭゲートが劣化され、昇圧電圧が低いときは、書き込み時間が長引く現象を防止し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るＥＰＲＯＭ書き込み回路の一実施形態を示した回路図
【図２】従来のＥＰＲＯＭ書き込み回路の回路図
【図３】図２のパワースイッチの構成を示した回路図
【符号の説明】
１０    セルアレイ
２０    ワードラインデコーダ
３０    ビットラインデコーダ
６０    スイッチング部
１００    レベル感知部
１０１、１０２    第１、第２レベル感知部
２００    デコーディング部
３００〜３０２    第１、第２、第３パワースイッチ
４００    電圧分配部
PM100、PM101    ＰＭＯＳトランジスタ
NM21〜36、NM100、NM101、NM200〜205    ＮＭＯＳトランジスタ
INV1〜INV4    インバータ
AND1〜AND3    ＡＮＤゲート
【図１】
0003548100.tif 000002
【図２】
0003548100.tif 000003
【図３】
0003548100.tif 000004