(57)【特許請求の範囲】
【請求項１】
ソース・ドレイン領域とチャネル領域とを含む半導体層上にゲート酸化膜を介して浮遊電極が形成され、前記浮遊電極上に層間絶縁膜を介して制御電極が形成された複数のメモリトランジスタを有し、前記浮遊電極に電荷を蓄積することにより前記メモリトランジスタに情報を書き込む半導体記憶装置の情報消去方法において、
前記メモリトランジスタの制御電極に第１の極性の電圧を印加し、前記半導体層の少なくとも前記チャネル領域に前記第１の極性と異なる第２の極性の電圧を印加し、前記ソース・ドレイン領域に前記第２の極性の電圧を印加し、前記浮遊電極に蓄積された電荷を前記ソース・ドレイン領域及び前記チャネル領域に引き抜くことにより、前記メモリトランジスタに書き込まれた情報を消去するに際し、
前記制御電極に印加する前記第１の極性の電圧の絶対値と、前記チャネル領域に印加する前記第２の極性の電圧の絶対値とが実質同一である
ことを特徴とする半導体記憶装置の情報消去方法。
【請求項２】
請求項１記載の半導体記憶装置の情報消去方法において、
前記メモリセルトランジスタがフローティングゲート型不揮発性半導体記憶装置である
ことを特徴とする半導体記憶装置の情報消去方法。
【請求項３】
請求項１又は２記載の半導体記憶装置の情報消去方法において、
前記メモリセルトランジスタがＮＭＯＳ型で構成される
ことを特徴とする半導体記憶装置の情報消去方法。
【請求項４】
ソース・ドレイン領域とチャネル領域とを含む半導体層上にゲート酸化膜を介して浮遊電極が形成され、前記浮遊電極上に層間絶縁膜を介して制御電極が形成された複数のメモリトランジスタを有し、前記浮遊電極に電荷を蓄積することにより前記メモリトランジスタに情報を書き込む半導体記憶装置であって、
前記メモリセルトランジスタは、半導体基板上の素子分離領域を挟んで周辺部トランジスタに近接し、前記メモリセルトランジスタと前記周辺部トランジスタとのうち、いずれか一方が二重ウェルの中に設けられてなり、
前記メモリトランジスタの制御電極に第１の極性の電圧を印加し、前記半導体層の少なくとも前記チャネル領域に前記第１の極性と異なる第２の極性の電圧を印加し、前記ソース・ドレイン領域に前記第２の極性の電圧を印加し、前記浮遊電極に蓄積された電荷を前記ソース・ドレイン領域及び前記チャネル領域に引き抜くことにより、前記メモリトランジスタに書き込まれた情報を消去するに際し、前記制御電極に印加する前記第１の極性の電圧の絶対値と、前記チャネル領域に印加する前記第２の極性の電圧の絶対値とが実質同一である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置、特に浮遊電極と制御電極を有するフローティング型不揮発性半導体記憶装置の情報消去方法に関する。
近年、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ  ＥＰＲＯＭ、ＦＬＡＳＨ  ＥＥＰＲＯＭ等のようなフローティング型不揮発性半導体記憶装置の大容量化への要求が高まっている。特に、ＦＬＡＳＨ  ＥＰＲＯＭは、電気的に記憶情報の消去が可能であるため、従来のＥＰＲＯＭの大容量の特徴を損なうことなく、簡単にデータの書き換えを行うことができ、１万回以上のデータの書き換えが保障されていることから、ハードディスク装置のような磁気記憶装置に代わるものとして注目されている。
【０００２】
フローティング型のＦＬＡＳＨ  ＥＰＲＯＭは、従来のＥＰＲＯＭと同様に、ホットエレクトロン注入により浮遊電極に電荷を注入して情報を書き込み、浮遊電極の蓄積電荷を浮遊電極下のゲート酸化膜を介してトンネル電流により引き抜いて情報を消去する。このように、消去の際にはトンネル電流を利用して蓄積電荷を引き抜いて消去するため、高電圧を印加する必要があり、周辺回路に高電圧回路を設ける必要があり、半導体記憶装置の微細化の阻害要因となる。このため、消去電圧の低電圧化への強い要求がある。
【０００３】
また、ＦＬＡＳＨ  ＥＰＲＯＭにおいては、全メモリの情報を一括して消去しなければならず、１ビットのデータを書き換える場合でも全ビットのデータを書き換える必要があり、大容量化にともない書き換え時間が長くなる。このため、情報の消去単位を小さくすることへの強い要求がある。
【０００４】
【従来の技術】
従来のフローティング型のＦＬＡＳＨ  ＥＰＲＯＭにおけるメモリトランジスタでは、半導体層上にゲート酸化膜を介して浮遊電極が形成され、浮遊電極上に層間絶縁膜を介して制御電極が形成されたフローティングゲート構造をしている。
【０００５】
このメモリトランジスタに情報を書き込む時には、制御電極に１２Ｖ、メモリトランジスタのドレイン領域に７Ｖ、ソース領域に０Ｖを印加し、ドレイン領域近傍で発生したホットエレクトロンを浮遊電極に注入する。
メモリトランジスタの情報を消去する時には、制御電極に０Ｖ、メモリトランジスタのソース領域に１２Ｖ、ドレイン領域をオープンにして、ソース領域と浮遊電極が重なり合う領域のゲート酸化膜に高電界を印加することによりトンネル電流を発生させて浮遊電極に蓄積された電荷をソース領域に引き抜いている。
【０００６】
このように情報を消去する場合には、メモリトランジスタのソース領域に高電圧が印加されるため、ソース領域のジャンクション耐圧を確保する必要があり、ソース領域にＤＤＤ構造を採用している。このため、メモリトランジスタの実効チャネル長が短くなり微細化の阻害原因となっていた。
また、ゲート酸化膜下のソース領域に高電圧を印加するため、ソース領域のチャネル側のゲート酸化膜直下に空乏層が拡がり、局所的にソース領域におけるエネルギバンドが急峻になり、充満帯から伝導帯に電子がトンネリングする、いわゆるバンド・バンド間トンネル電流が流れ、情報を消去する際の消費電流が大きくなるという問題があった。また、情報の消去時に同時に発生した正孔がチャネル方向の電界に加速され、一部がゲート酸化膜中に注入されて、メモリトランジスタを劣化させるという問題があった。
【０００７】
【発明が解決しようとする課題】
上述の問題を解決するため次のような情報の消去方法が提案されている。
ひとつの消去方法は、メモリトランジスタの制御電極に−１０Ｖ、ソース領域に５Ｖ、メモリトランジスタが形成されている半導体層に０Ｖを印加し、ドレイン領域をオープンにして、ソース領域と浮遊電極が重なり合う領域のゲート酸化膜に高電界を印加することによりトンネル電流を発生させて浮遊電極に蓄積された電荷をソース領域に引き抜く方法である。
【０００８】
この消去方法によれば、メモリトランジスタのソース領域に高電圧が印加されないため、ソース領域のジャンクション耐圧を高くする必要がなくなるが、バンド・バンド間トンネル電流が流れるため、バンド・バンド間トンネル電流に起因する問題は解決できない。
他の消去方法は、メモリトランジスタの制御電極に−２０Ｖ、メモリトランジスタが形成されている半導体層に０Ｖを印加し、ソース領域及びドレイン領域をオープン又は０Ｖを印加するか、メモリトランジスタの制御電極に０Ｖ、メモリトランジスタが形成されている半導体層に２０Ｖを印加し、ソース領域及びドレイン領域をオープンにして、チャネル領域全体で浮遊電極に蓄積された電荷をゲート酸化膜を介して半導体層に引き抜く方法である。
【０００９】
この消去方法によれば、メモリトランジスタのソース領域に高電圧が印加されないため、ソース領域のジャンクション耐圧を高くする必要がなくなると共に、バンド・バンド間トンネル電流が抑制できるため、消費電流の増加等のバンド・バンド間トンネル電流に起因する問題を解決できる。
しかしながら、提案された消去方法の場合、制御電極又は半導体層に高電圧を印加する必要があるため、周辺回路に高電圧回路を設ける必要があり、半導体記憶装置の微細化の阻害要因となるという問題があった。
【００１０】
本発明の目的は、高電圧を印加することなく、消費電流を低減することができる半導体記憶装置の情報消去方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、ソース・ドレイン領域とチャネル領域とを含む半導体層上にゲート酸化膜を介して浮遊電極が形成され、前記浮遊電極上に層間絶縁膜を介して制御電極が形成された複数のメモリトランジスタを有し、前記浮遊電極に電荷を蓄積することにより前記メモリトランジスタに情報を書き込む半導体記憶装置の情報消去方法において、前記メモリトランジスタの制御電極に第１の極性の電圧を印加し、前記半導体層の少なくとも前記チャネル領域に前記第１の極性と異なる第２の極性の電圧を印加し、前記ソース・ドレイン領域に前記第２の極性の電圧を印加し、前記浮遊電極に蓄積された電荷を前記ソース・ドレイン領域及び前記チャネル領域に引き抜くことにより、前記メモリトランジスタに書き込まれた情報を消去するに際し、前記制御電極に印加する前記第１の極性の電圧の絶対値と、前記チャネル領域に印加する前記第２の極性の電圧の絶対値とが実質同一であることを特徴とする半導体記憶装置の情報消去方法によって達成される。
【００１２】
【作用】
本発明によれば、メモリトランジスタの制御電極に第１の極性の電圧を印加し、半導体層の少なくともチャネル領域に前記第１の極性と異なる第２の極性の電圧を印加し、ソース・ドレイン領域に第２の極性の電圧を印加し、浮遊電極に蓄積された電荷をソース・ドレイン領域及びチャネル領域に引き抜くことにより、メモリトランジスタに書き込まれた情報を消去するに際し、制御電極に印加する第１の極性の電圧の絶対値と、チャネル領域に印加する第２の極性の電圧の絶対値とが実質同一となるようにしたので、制御電極や半導体層に高電圧を印加する必要がなく、半導体記憶装置の微細化の阻害となることがなく、また、ソース領域にも高電圧を印加する必要がないので、バンド・バンド間トンネル電流を抑制して消費電流を低減することができる。
【００１３】
【実施例】
本発明の一実施例による半導体記憶装置の情報消去方法を図１を用いて説明する。図１に本実施例の情報消去方法を実施する半導体記憶装置の一具体例を示す。図１の左側の領域がメモリトランジスタが設けられるメモリ部であり、右側の領域が周辺回路が設けられる周辺部である。
【００１４】
まず、図１に示す半導体記憶装置の構造を説明する。
ｐ型シリコン基板１０の図１右側の周辺部にはｎ型ウエル１２が設けられ、周辺回路はｎ型ウエル１２内のｐ型ウエル１４内に形成される。ｐ型シリコン基板１０表面には素子分離酸化膜１６が形成され、図１左側のメモリ部におけるメモリトランジスタの素子領域を画定すると共に、図１右側の周辺部におけるトランジスタの素子領域を画定する。素子領域にはゲート酸化膜１８が形成されている。
【００１５】
メモリ部には、メモリトランジスタＡ、Ｂとして、ゲート酸化膜１８上に浮遊電極２０ａ、２０ｂが形成され、浮遊電極２０ａ、２０ｂ上に層間絶縁膜２２ａ、２２ｂを介して制御電極２４ａ、２４ｂが形成されている。ｐ型シリコン基板１０表面には、浮遊電極２０ａ、２０ｂ下のチャネル領域を挟むソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂが形成されている。
【００１６】
周辺部には、ｐ型ウエル１４にトランジスタが形成されている。ｐ型ウエル１４表面には、ゲート酸化膜１８を介してゲート電極３０が形成され、ゲート電極３０下のチャネル領域を挟むソース領域３２とドレイン領域３４が形成されている。
次に、図１に示す半導体記憶装置の情報消去方法について説明する。メモリトランジスタＡの情報を消去し、メモリトランジスタＢの情報を消去しない場合について説明する。
【００１７】
メモリ部のメモリトランジスタＡ、Ｂのチャネル領域が形成されているｐ型シリコン基板１０に＋１０Ｖを印加し、消去するメモリトランジスタＡの制御電極２４ａに−１０Ｖを印加し、消去しないメモリトランジスタＢの制御電極２４ｂにｐ型シリコン基板１０と同じ＋１０Ｖを印加する。メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンとする。周辺部のｎ型ウエル１２には＋１０Ｖを印加し、ｐ型ウエル１４には０Ｖを印加する。
【００１８】
このような電圧を印加すると、情報を消去するメモリトランジスタＡのゲート酸化膜１８に印加される電界Ｅａは、
Ｅａ＝Ｃ１×（１０−（−１０））／ｄ＝２０Ｃ１／ｄ
となり、ゲート酸化膜１８に高電界Ｅａが印加されてトンネル電流により浮遊電極２０ａに蓄積された電荷がｐ型シリコン基板１０に引き抜かれて消去される。
【００１９】
また、情報を消去しないメモリトランジスタＢのゲート酸化膜１８に印加される電界Ｅｂは、
Ｅｂ＝Ｃ１×（１０−１０）／ｄ＝０
となり、ｐ型シリコン基板１０に１０Ｖが印加されているものの、浮遊電極２０ａに蓄積された電荷がｐ型シリコン基板１０層に引き抜かれて消去されることはない。
【００２０】
なお、上記実施例においては、メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンにしたが、情報を消去するメモリトランジスタＡのソース領域２６ａとドレイン領域２８ａに＋１０Ｖを印加してもよい。浮遊電極２０ａに蓄積された電荷がソース領域２６ａとドレイン領域２８ａにも引き抜かれるので高速に情報を消去することができる。
【００２１】
また、全てのメモリトランジスタの情報を消去する場合には次のようにしてもよい。すなわち、メモリ部のメモリトランジスタＡ、Ｂのチャネル領域が形成されているｐ型シリコン基板１０に＋５Ｖを印加し、メモリトランジスタＡ、Ｂの制御電極２４ａ、２４ｂに−１５Ｖを印加し、メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンとする。周辺部のｎ型ウエル１２には＋５Ｖを印加し、ｐ型ウエル１４には０Ｖを印加する。制御電極２４ａ、２４ｂには−１５Ｖと高電圧が印加されるが、周辺部に影響を及ぼすことがない。
【００２２】
図２に本実施例の情報消去方法を実施する半導体記憶装置の他の具体例を示す。図１に示す半導体記憶装置と同種の構成要素には同一の符号を付している。図２の左側の領域がメモリトランジスタが設けられたメモリ部であり、右側の領域が周辺回路が設けられた周辺部である。
図１に示す半導体記憶装置では周辺部を二重ウエル内に設けたが、図２に示す半導体記憶装置ではメモリ部を二重ウエル内に設けている。
【００２３】
ｐ型シリコン基板１０の図１左側の周辺部にはｎ型ウエル３６が設けられ、メモリトランジスタＡ、Ｂは、ｎ型ウエル３６内のｐ型ウエル３８内に形成される。ｐ型シリコン基板１０表面には素子分離酸化膜１６が形成され、図１左側のメモリ部におけるメモリトランジスタの素子領域を画定すると共に、図１右側の周辺部におけるトランジスタの素子領域を画定する。
【００２４】
メモリ部には、メモリトランジスタＡ、Ｂとして、ｐ型ウエル３８表面のゲート酸化膜１８上に浮遊電極２０ａ、２０ｂが形成され、浮遊電極２０ａ、２０ｂ上に層間絶縁膜２２ａ、２２ｂを介して制御電極２４ａ、２４ｂが形成されている。ｐ型ウエル３８表面には、浮遊電極２０ａ、２０ｂ下のチャネル領域を挟むソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂが形成されている。
【００２５】
周辺部には、ｐ型シリコン基板１０表面にトランジスタが形成されている。ｐ型シリコン基板１０表面には、ゲート酸化膜１８を介してゲート電極３０が形成され、ゲート電極３０下のチャネル領域を挟むソース領域３２とドレイン領域３４が形成されている。
次に、図２に示す半導体記憶装置の情報消去方法について説明する。メモリトランジスタＡの情報を消去し、メモリトランジスタＢの情報を消去しない場合について説明する。
【００２６】
ｐ型シリコン基板１０に０Ｖを印加し、メモリ部のメモリトランジスタＡ、Ｂのチャネル領域が形成されているｐ型ウエル３８及びその外側のｎ型ウエル３６に＋１０Ｖを印加し、消去するメモリトランジスタＡの制御電極２４ａに−１０Ｖを印加し、消去しないメモリトランジスタＢの制御電極２４ｂにｐ型ウエル３８と同じ＋１０Ｖを印加する。メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンとする。
【００２７】
このような電圧を印加すると、情報を消去するメモリトランジスタＡのゲート酸化膜１８に印加される電界Ｅａは、
Ｅａ＝Ｃ１×（１０−（−１０））／ｄ＝２０Ｃ１／ｄ
となり、ゲート酸化膜１８に高電界Ｅａが印加されてトンネル電流により浮遊電極２０ａに蓄積された電荷がｐ型ウエル３８に引き抜かれて消去される。
【００２８】
また、情報を消去しないメモリトランジスタＢのゲート酸化膜１８に印加される電界Ｅｂは、
Ｅｂ＝Ｃ１×（１０−１０）／ｄ＝０
となり、ｐ型ウエル３８に１０Ｖが印加されているものの、浮遊電極２０ａに蓄積された電荷がｐ型シリコン基板１０層に引き抜かれて消去されることはない。
【００２９】
なお、上記実施例においては、メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンにしたが、情報を消去するメモリトランジスタＡのソース領域２６ａとドレイン領域２８ａに＋１０Ｖを印加してもよい。浮遊電極２０ａに蓄積された電荷がソース領域２６ａとドレイン領域２８ａにも引き抜かれるので高速に情報を消去することができる。
【００３０】
また、全てのメモリトランジスタの情報を消去する場合には次のようにしてもよい。すなわち、メモリ部のメモリトランジスタＡ、Ｂのチャネル領域が形成されているｐ型ウエル３８に＋５Ｖを印加し、メモリトランジスタＡ、Ｂの制御電極２４ａ、２４ｂに−１５Ｖを印加し、メモリトランジスタＡ、Ｂのソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂをオープンとする。ｎ型ウエル３６には＋５Ｖを印加し、ｐ型シリコン基板１０には０Ｖを印加する。制御電極２４ａ、２４ｂには−１５Ｖと高電圧が印加されるが、周辺部に影響を及ぼすことがない。
【００３１】
次に、図１に示す半導体記憶装置の製造方法について図３乃至図５を用いて説明する。
まず、ｐ型シリコン基板１０の図３右側の領域にｎ型ウエル１２を形成し、このｎ型ウエル１２の内部にｐ型ウエル１４を形成して、周辺部を二重ウエル構造にする（図３（ａ））。
【００３２】
次に、ｐ型シリコン基板１０上に素子分離酸化膜１６を形成してメモリ部のメモリトランジスタの素子領域を画定すると共に、周辺部のトランジスタの素子領域を画定する（図３（ｂ））。続いて、熱酸化により素子領域に約５〜３０ｎｍ厚のゲート酸化膜１８を形成する（図３（ｂ））。
次に、全面に約２０〜３００ｎｍ厚の多結晶シリコン層をＣＶＤ法により堆積し、パターニングすることにより、メモリトランジスタＡ、Ｂの浮遊電極２０ａ、２０ｂを形成する（図４（ａ））。
【００３３】
次に、熱酸化により、メモリ部のメモリトランジスタＡ、Ｂの浮遊電極２０ａ、２０ｂ上に約１０〜５０ｎｍ厚の層間絶縁膜２２ａ、２２ｂを形成する（図４（ｂ））。続いて、全面に約５０〜５００ｎｍ厚の多結晶シリコン層２４をＣＶＤ法により堆積する（図４（ｂ））。この多結晶シリコン層２４は、メモリ部のメモリトランジスタＡ、Ｂでは制御電極となり、周辺部のトランジスタではゲート電極となる。なお、多結晶シリコン層の代わりにシリサイド層を形成してもよい。
【００３４】
次に、多結晶シリコン層２４をパターニングして、メモリトランジスタＡ、Ｂの浮遊電極２０ａ、２０ｂ上に層間絶縁膜２２ａ、２２ｂを介して制御電極２４ａ、２４ｂを形成すると共に、周辺部のトランジスタとしてゲート酸化膜１８上にゲート電極３０を形成する（図５（ａ））
次に、メモリ部の制御電極２４ａ、２４ｂ及び周辺部のゲート電極３０をマスクとして例えばＰイオンをイオン注入することにより、メモリ部のｐ型シリコン基板１０表面にソース領域２６ａ、２６ｂとドレイン領域２８ａ、２８ｂを形成すると共に、周辺部のｐ型ウエル１４表面にソース領域３２とドレイン領域３４を形成する（図５（ｂ））。
【００３５】
次に、一般に行われる配線工程等を施してフローティング型不揮発性半導体記憶装置を完成する。
なお、図２に示す半導体記憶装置についても、メモリ部を二重ウエル構造にした点を除いて上述の製造方法と同様に形成することができるので、説明を省略する。
【００３６】
本発明は、上記実施例に限らず種々の変形が可能である。
例えば、上記実施例はＮＭＯＳ型の半導体記憶装置についてであったが、ＰＭＯＳトランジスタを加えればＣＭＯＳ型の半導体記憶装置にも本発明を適用することが可能となる。
【００３７】
【発明の効果】
以上の通り、本発明によれば、メモリトランジスタの制御電極に第１の極性の電圧を印加し、半導体層の少なくともチャネル領域に前記第１の極性と異なる第２の極性の電圧を印加し、ソース・ドレイン領域に第２の極性の電圧を印加し、浮遊電極に蓄積された電荷をソース・ドレイン領域及びチャネル領域に引き抜くことにより、メモリトランジスタに書き込まれた情報を消去するに際し、制御電極に印加する第１の極性の電圧の絶対値と、チャネル領域に印加する第２の極性の電圧の絶対値とが実質同一となるようにしたので、制御電極や半導体層に高電圧を印加する必要がなく、半導体記憶装置の微細化の阻害となることがなく、また、ソース領域にも高電圧を印加する必要がないので、バンド・バンド間トンネル電流を抑制して消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による情報消去方法を実施する半導体記憶装置の一具体例を示す断面図である。
【図２】本発明の一実施例による情報消去方法を実施する半導体記憶装置の他の具体例を示す断面図である。
【図３】図１に示す半導体記憶装置の製造方法の工程断面図（その１）である。
【図４】図１に示す半導体記憶装置の製造方法の工程断面図（その２）である。
【図５】図１に示す半導体記憶装置の製造方法の工程断面図（その３）である。
【符号の説明】
１０…ｐ型シリコン基板
１２…ｎ型ウエル
１４…ｐ型ウエル
１６…素子分離酸化膜
１８…ゲート酸化膜
２０ａ、２０ｂ…浮遊電極
２２ａ、２２ｂ…層間絶縁膜
２４ａ、２４ｂ…制御電極
２６ａ、２６ｂ…ソース領域
２８ａ、２８ｂ…ドレイン領域
３０…ゲート電極
３２…ソース領域
３４…ドレイン領域
３６…ｎ型ウエル
３８…ｐ型ウエル
【図１】
0003543973.tif 000002
【図２】
0003543973.tif 000003
【図３】
0003543973.tif 000004
【図４】
0003543973.tif 000005
【図５】
0003543973.tif 000006