【手続補正書】
【提出日】平成27年2月26日(2015.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル層と、
前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、
前記高抵抗層の表面層に設けられ、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極と、
前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に形成された電流ブロック領域と、を備える
半導体装置。
【請求項２】
前記電流ブロック領域は、前記高抵抗層と前記ゲート絶縁膜とにおいて形成される界面準位によって、前記高抵抗層の表面に形成される空乏層からなる請求項１に記載の半導体装置。
【請求項３】
前記電流ブロック領域上の前記ゲート絶縁膜内に空隙を有する請求項１又は２に記載の半導体装置。
【請求項４】
前記電流ブロック領域上の前記ゲート絶縁膜内に、前記ゲート電極よりも仕事関数の大きい金属層を有する請求項１又は２に記載の半導体装置。
【請求項５】
前記電流ブロック領域が、第１導電形不純物の拡散領域からなる請求項１に記載の半導体装置。
【請求項６】
前記電流ブロック領域上に、前記ゲート絶縁膜と異なる絶縁膜が設けられている請求項１に記載の半導体装置。
【請求項７】
前記電流ブロック領域の表面層が、前記高抵抗層と異なる半導体層により形成されている請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート電極直下を除き、前記高抵抗層と前記ゲート絶縁膜との間にインターレイヤー層を有し、前記ゲート絶縁膜との界面の前記インターレイヤー層の表面から前記電流ブロック領域が形成されている請求項７に記載の半導体装置。
【請求項９】
チャネル層と、
前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、
前記高抵抗層に接続されたソース電極及びドレイン電極と、
前記高抵抗層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記高抵抗層上に設けられたゲート電極と、
前記ゲート電極直下を除く位置で、前記ソース電極と前記ドレイン電極との間に形成された電流ブロック領域と、を備える
半導体装置。
【請求項１０】
チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、
前記高抵抗層の表面層に、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を形成し、
前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、
前記低抵抗領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記低抵抗領域上にゲート電極を形成し、
前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に電流ブロック領域を形成する
半導体装置の製造方法。
【請求項１１】
チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、
前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、
前記高抵抗層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記高抵抗層上にゲート電極を形成し、
前記ゲート電極直下を除く、前記ソース電極と前記ドレイン電極との間に電流ブロック領域を形成する
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本技術の半導体装置及び半導体装置の製造方法によれば、ゲート電極と半導体層の間にゲート絶縁膜が、また、ソース電極及びドレイン電極とゲート電極の間に電流ブロック領域が形成される。このため、ゲート電極に電圧を印加したときのゲートリーク電流を抑制することができ、ゲート電極に大きな順方向電圧を印加することが可能となる。また、電流ブロック領域を備えることにより、ゲート電極下のＭＩＳ部に反転層が形成される場合にも、チャネル層よりも移動度が低い反転層に電流が流れないことから、不要な伝達コンダクタンスのゲート電圧依存性を回避することができ、半導体装置のスイッチ特性を向上させることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の概要
２．第１実施形態（半導体装置）
３．第１実施形態（半導体装置の製造方法）
４．第２実施形態（半導体装置）
５．第３実施形態（半導体装置）
６．第４実施形態（半導体装置）
７．第５実施形態（半導体装置）
８．第６実施形態（半導体装置）
９．第７実施形態（半導体装置）
１０．第８実施形態（半導体装置）
１１．第９実施形態（半導体装置）
１２．第１０実施形態（半導体装置）
１３．第１１実施形態（半導体装置）
１４．第１２実施形態（半導体装置）
１５．第１３実施形態（半導体装置）
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図２４に示すＪＰＨＥＭＴは、例えば、半絶縁性単結晶ＧａＡｓ基板１０１の上に、ＧａＡｓよりなるバッファ層１０２を介して、第２障壁層１０３と、チャネル層１０４と、第１障壁層１０５とが順次積層されている。
第２障壁層１０３は、２層の高抵抗層１０３ｂ，１０３ｃの間にキャリア供給層１０３ａが挟まれた構造を有している。また、第１障壁層１０５は、２層の高抵抗層１０５ｂ，１０５ｃの間にキャリア供給層１０５ａが挟まれた構造を有する。さらに、第１障壁層１０５内には上層の高抵抗層１０５ｂに、ｐ型低抵抗領域１０５ｄが形成されている。
ｐ型低抵抗領域１０５ｄの上にはゲート電極１０６が形成されている。ｐ型低抵抗領域１０５ｄ及びゲート電極１０６の両脇における障壁層１０５には、ソース電極１０８及びドレイン電極１０９が形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１７には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
以上の構成については、上述の第１実施形態と同様の構成である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、第１ゲート絶縁膜１６Ａと、この第１ゲート絶縁膜１６Ａとは異なる材料からなる第２ゲート絶縁膜１６Ｂと、から形成されている。
ゲート絶縁膜１６上にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄは第１ゲート絶縁膜１６Ａを介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６下に電流ブロック領域２１が形成される。電流ブロック領域２１は、上部障壁層１５の表面であって、第２ゲート絶縁膜１６Ｂと接する位置に設けられる。