(57)【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域を有し、そのソース領域及びドレイン領域間に、相対する主面を有する基体と、
前記主面に設けられた一対のゲート電極と具備し、
前記一対のゲート電極の間隔が、前記ソース領域側において前記ドレイン領域側よりも大きいことを特徴とする電界効果トランジスタ。
【請求項２】
前記基体が半導体により形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記一対のゲート電極の間隔が、前記ソース領域側から前記ドレイン領域側に次第に小さくなっていることを特徴とする請求項１或いは請求項２記載の電界効果トランジスタ。
【請求項４】
前記ソース領域を外側に、前記ドレイン領域を内側に位置するように前記電界効果トランジスタを複数個環状に配置することを特徴とする請求項１乃至請求項３のいずれかに記載の電界効果トランジスタを用いた電界効果トランジスタ。
【請求項５】
前記複数個の電界効果トランジスタは、ｐ型及びｎ型が混在しており、ｐ型の方がｎ型よりも多いことを特徴とする請求項４記載の電界効果トランジスタ。
【請求項６】
中心部にドレイン電極を具備し、前記複数個の電界効果トランジスタのドレイン領域が前記ドレイン電極の周りに配置されていることを特徴とする請求項４或いは請求項５記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタに関する。
【０００２】
【従来の技術】
現在、超高速ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、ゲート長（Ｌｇ）に代表される素子の寸法を縮小することにより、その性能を向上させてきている。
【０００３】
しかしながらゲート長が極端に短くなると、ゲートを閉状態にした場合でもソース領域及びドレイン領域間の電位差により電荷が漏れてしまうというショートチャネル効果が発生してしまう。この結果、電界効果トランジスタにおいてスイッチング動作が出来なくなるという問題が生じる。
【０００４】
このショートチャネル効果を抑制するために、チャネル面の両側からゲート電圧を印加するダブルゲート構造の電界効果トランジスタが提案されている。
【０００５】
このダブルゲート構造の電界効果トランジスタは、極めて狭い面間隔に配置されたゲート電極でチャネル面を挟むため、チャネル領域に十分な電圧を印加できるのでゲート閉状態においても電荷の漏れを抑制する。
【０００６】
しかしながら、ダブルゲート構造の電界効果トランジスタは、ゲート間隔を極めて狭く配置するために、チャネル領域の厚さも小さくなるので、ゲート開状態において流れる電流量が少なくなり駆動力が小さいという問題がある。
【０００７】
【発明が解決しようとする課題】
上述したように、従来のダブルゲート構造の電界効果トランジスタでは、ショートチャネル効果を抑制はするものの駆動力が小さいという問題があった。
【０００８】
本発明は、このような問題点に鑑みてなされたもので、ショートチャネル効果を抑制しかつ駆動力を向上させることのできる電界効果トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ソース領域及びドレイン領域を有し、そのソース領域及びドレイン領域間に、相対する主面を有する基体と、
前記主面に設けられた一対のゲート電極と具備し、
前記一対のゲート電極の間隔が、前記ソース領域側において前記ドレイン領域側よりも大きいことを特徴とする電界効果トランジスタを提供する。
【００１０】
このとき前記基体が半導体により形成されていることが好ましい。
【００１１】
また、前記一対のゲート電極の間隔が、前記ソース領域側から前記ドレイン領域側に次第に小さくなっていることが好ましい。
【００１２】
また、前記ソース領域を外側に、前記ドレイン領域を内側に位置するように前記電界効果トランジスタを複数個環状に配置することが好ましい。
【００１３】
また、前記複数個の電界効果トランジスタは、ｐ型及びｎ型が混在しており、ｐ型の方がｎ型よりも多いことが好ましい。
【００１４】
また、中心部にドレイン電極を具備し、前記複数個の電界効果トランジスタのドレイン領域が前記ドレイン電極の周りに配置されていることが好ましい。
【００１５】
【発明の実施の形態】
以下、図面を用いて、本発明の実施形態について詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく、種々選択して用いることができる。
【００１６】
（実施形態１）
図１は、本発明の実施形態１に関わる電界効果トランジスタの斜視図である。
【００１７】
図１に示すように、シリコン基板１上に楔形に成形された基体２が形成されている。この基体２は、シリコン等の半導体により形成されている。また、基体２中にはチャネル領域が形成されている。
【００１８】
基体２は、対向する一対のチャネル面を具備し、このチャネル面上にそれぞれ一対のゲート電極３及び４が形成されている。チャネル面上とゲート電極３及び４間には、それぞれゲート絶縁膜（図示せず）が形成されている。
【００１９】
基体２を挟むように、離間してソース領域５及びドレイン領域６が形成されている。ソース領域５及びドレイン領域６は、チャネル領域が延在している方向でチャネル領域を挟む位置に形成されている。また、ソース領域５及びドレイン領域６は、シリコン等の半導体により形成され、不純物ドープされている。
【００２０】
基体２は、シリコン基板１に対して突出して形成された壁状の凸部であり、その形状はソース領域５側の幅が、ドレイン領域６側の幅よりも広い楔形となっている。すなわち一対のゲート電極３及び４の間隔は、ソース領域５側の間隔Ｗ１のほうがドレイン領域６側の間隔Ｗ２よりも大きい。また、一対のゲート電極３及び４の間隔は、ソース領域５側からドレイン領域６側に次第に小さくなっている。
【００２１】
基体２の具体的な寸法は、ソース領域５に接する部分の幅を１０ｎｍ、ドレイン領域６に接する部分の幅を６ｎｍとしている。これらの幅は、一対のゲート電極３及び４のソース領域５側の間隔Ｗ１及びドレイン領域６側の間隔Ｗ２から、図示しないゲート絶縁膜の膜厚を引いたものとほぼ一致する。また、基体２の高さＬｗは２０ｎｍである。また、チャネル領域の長さ、ここではソース領域５と接する部分からドレイン領域６と接する部分の距離Ｌｇは、３０ｎｍである。
【００２２】
ソース領域５及びドレイン領域６の幅は、それぞれチャネル領域と接する部分の幅と同じでよい。ただしドレイン領域６の幅は、抵抗を下げるために広くしてもよい。
【００２３】
次に、ゲート電極の間隔がソース領域からドレイン領域まで、次第に狭くなっている電界効果トランジスタと、ゲート電極の間隔が一定の電界効果トランジスタについて、ゲート電圧とドレイン電流の関係をシミュレーションによって求めた結果を示す。
【００２４】
図２に示すように、（１）ソース領域（不純物濃度１×１０２０ｃｍ−３）、チャネル領域（不純物濃度１×１０１５ｃｍ−３）及びドレイン領域（不純物濃度１×１０２０ｃｍ−３）の幅が全て５ｎｍであるダブルゲート構造の電界効果トランジスタ及び（２）ソース領域（不純物濃度１×１０２０ｃｍ−３）側のチャネル領域（不純物濃度１×１０１５ｃｍ−３）の幅が３．３４ｎｍ、ドレイン領域（不純物濃度１×１０２０ｃｍ−３）側のチャネル領域の幅が１．６７ｎｍであるダブルゲート構造の電界効果トランジスタについて、シミュレーションした。ゲート長は共に２０ｎｍである。
【００２５】
図３は、ゲート電圧とドレイン電流の関係を示す特性図である。
【００２６】
図３に示すように、（２）に示すソース側が広い構造では、０．２Ｖ以下のゲート電圧の低い領域でドレイン電流が、（１）に示す通常の構造のものよりも少ない特性が得られている。すなわち、電界効果トランジスタの閉状におけるショートチャンネル効果が抑制されていることが分かる。
【００２７】
また、（２）に示すソース側が広い構造では、０．４Ｖ以上のゲート電圧の高い領域では、（１）に示す通常の構造と同様にドレイン電流量が高くなっていることが分かる。これは駆動力が向上できることを示唆している。
【００２８】
このように、本実施形態による構造は、ゲート閉状で、ショートチャネル効果を抑制し、かつゲート開状で駆動電流量を十分に確保できるということがいえる。
【００２９】
なお、比較として（１）のチャネル幅を、（２）程度に狭くした場合は、ゲート閉状で、ショートチャネル効果を抑制することは可能であるが、駆動電流は（２）に比較して、非常に低いものであると予想される。
【００３０】
次に、本実施形態に関する電界効果トランジスタの製造方法について、図４乃至図１０を用いて説明する。
【００３１】
本実施形態に関する電界効果トランジスタは、例えば、埋め込み酸化膜上に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）層が積層された基板を用いて、基板表面に熱酸化膜のマスクを形成し、ドライエッチング法にて楔形の突起を作成する。次に、ドライエッチングによりダメージを受けた突起の表面を回復させるために、高温で熱酸化を施す。
【００３２】
この高温熱酸化の過程で、突起は、その大きさが小さくなる。その後、表面の酸化膜マスクを除去し、表面処理を施した後にゲート加工及びソース領域及びドレイン領域の加工をして電界効果トランジスタが完成する。
【００３３】
今回例としてあげる製造方法は２種類である。ひとつはゲート加工を施してから、ソース領域及びドレイン領域の加工を行うものである。他方は先にソース領域及びドレイン領域の加工を施し、その後にゲート加工を行うものである。
【００３４】
先ず、ゲート加工を先に行う製造方法の例を説明する。
【００３５】
ここでは厚さ１００ｎｍの埋め込み酸化膜上に、厚さ１００ｎｍのＳＯＩ層が積層された基板を用いる。埋め込み酸化膜の膜厚は、プロセス上からの大きな制約は無い。ただし、埋め込み酸化膜上のシリコン層などを、埋め込み酸化膜とのエッチング速度の差を利用して、選択エッチングする工程が用いられるため、埋め込み酸化膜の厚さが数ｎｍ以下ではプロセスに注意が必要となる。
【００３６】
ＳＯＩ層の厚さは、最終的に形成される突起の高さ以上の値が要求される。突起の高さはチャンネル領域の高さＬｗ（図１）を決定する値となるため、５０ｎｍ以上は必要となる。最大値については、素子設計上からは制約は少ないが、突起の高さ或いは底面に対する高さの比（アスペクト比）が大きいとプロセスが難しくなるため、１μｍ以下が望ましい。
【００３７】
先ず、図４に示すように、シリコン基板１０、埋め込み酸化膜１１及びＳＯＩ層１２の積層構造を有するＳＯＩ基板を準備する。
【００３８】
図４中、（ａ）は、上面図、（ｂ）はＡＡ断面図、（ｃ）はＢＢ断面図である。以下図５乃至図１０について同じである。
【００３９】
図４に示すように、ＳＯＩ基板のＳＯＩ層１２上にＳｉＮ層１３を形成し、長さ２μｍ、幅２０ｎｍ〜４０ｎｍのレジストパターン１４を形成する。
【００４０】
次に、図５に示すように、レジストパターン１４（図４）をマスクとして、エッチングすることで、楔型のＳｉＮマスク１３を形成する。次に、ＳｉＮマスク１３をマスクとして、エッチングすることで楔形のシリコン突起１２を形成する。このとき、埋め込み酸化膜１１が露出する。
【００４１】
シリコン突起部は、後にチャネル領域及び、これを挟むようにソース領域及びドレイン領域が形成される。シリコン突起１２の側面が（０１０）面或いは（１００）面を向いていることが望ましい。また、（１１０）面或いはそれと等価の面でもよい。これらの面を有することで、電荷の移動度を大きくすることができる。
【００４２】
次に、図６に示すように、ＳｉＮマスク１３を残したまま、熱酸化処理を行う。こうすることでドライエッチングのダメージ層を除去することができる。このときＳｉＮマスク１３で覆われた上面は酸化が進まないが、カバーの無い側面は酸化され、シリコン突起１２の幅が狭くなる。シリコン突起１２の側面を５ｎｍ酸化した場合、その幅は片面で５ｎｍ、両面で１０ｎｍ薄くなり、１０ｎｍ〜３０ｎｍの楔形となる。
【００４３】
次に、ＳｉＮマスク１３を除去し、シリコン突起１２を露出させ、前処理をした後、シリコン突起１２の表面を熱酸化する。このときの酸化膜の厚さは４ｎｍである。その結果、シリコン突起１２の幅は８ｎｍ〜２８ｎｍとなる。
【００４４】
次に、図７に示すように、全面に厚さ２００ｎｍの多結晶シリコン１５を堆積する。このときの多結晶シリコン１５には高濃度の燐を添加する。燐の添加は多結晶シリコン１５をＣＶＤ法等により、堆積時に同時に不純物添加する方法でも、イオン注入により導入する方法でもいずれでも良い。図中１６は、シリコン酸化膜である。
【００４５】
次に、図８に示すように、多結晶シリコン１５をゲート加工する。このとき、ゲート加工でマスクに用いたレジストを利用し、シリコン突起１２のエクステンションイオン注入もできる。
【００４６】
次に、図９に示すように、側壁加工を行うことで側壁絶縁膜１７を形成する。ここではＣＶＤ法でＳｉＯ２層を堆積後、選択エッチングで側壁のみＳｉＯ２を残して側壁絶縁膜１７とした。このとき多結晶シリコン層１５と、シリコン突起１２の高さが異なるため、選択エッチングの条件を多結晶シリコン１５の側面にのみ酸化物が残る用に設定すれば、シリコン突起１２側壁のＳｉＯ２は完全除去される。その結果ゲートのみ側壁が残り、フィン側面及び上面は歪Ｓｉ層が露出する。
【００４７】
次に、図１０に示すように、ソース領域１８及びドレイン領域１９をシリコンの選択成長で形成する。ここではシリコン結晶が露出したシリコン突起１２上にのみ新たなシリコン層が成長する。このときホウ素を添加した選択成長を行うことによりソース領域１８及びドレイン領域１９の不純物添加ができる。最後にゲート電極、ソース電極、ドレイン電極を形成して電界効果トランジスタが完成する。
【００４８】
（実施形態２）
次に、本発明の実施形態２に関わる電界効果トランジスタについて説明する。本実施形態では、複数のチャネル領域を連結してひとつの電界効果トランジスタを形成する例を示す。
【００４９】
図１１は、楔形のチャネル領域となる基体が３個並べて形成された電界効果トランジスタの斜視図である。
【００５０】
図１１に示すように、ソース領域及びドレイン領域をそれぞれ配線で共通に接続され、ゲート電極に共通のゲート電圧が印加されるようになっている。このように複数のチャネル領域を形成して共有させることで、より駆動電流量を稼ぐことができる。
【００５１】
図１２は、本実施形態の変形例に関わる電界効果トランジスタの上面図である。ここではドレイン端を中心にチャネル領域を環状に配置している。中心部にはドレイン電極が配置されている。各チャネル領域のダブルゲートはそれぞれゲート配線によって共通のゲート電圧が印加されるようになっている。また、ソース領域も配線によって共通化されている。
【００５２】
このように楔形の基体をドレイン領域が中心側になるように環状に配置することによって素子面積を小さくする上で有効である。
【００５３】
また、電界効果トランジスタは、通常正孔の移動度が電子の移動より低くいために、ｐ型電界効果トランジスタの駆動力がｎ型電界効果トランジスタの駆動力より低い。
【００５４】
したがって図１３に示すような環状に配置した電界効果トランジスタにおいて、ｎ型電界効果トランジスタとｐ型電界効果トランジスタの数を調整することにより実効的なチャンネル幅を制御するようにすればよい。こうすることで駆動力の差の補正が可能となる。具体的には、ｐ型電界効果トランジスタの数ｐをｎ型電界効果トランジスタの数ｎよりも多くすればよい。
【００５５】
次に、本実施形態の電界効果トランジスタの製造方法について、図１３乃至図１９を用いて説明する。図では、２つの基体を具備する電界効果トランジスタの製造方法について示している。
【００５６】
先ず、図１４に示すように、埋め込み酸化膜１１上にＳｉＧｅからなるＳＯＩ層１２が形成されたＳＯＩ基板を準備する。ここではＳＯＩ層１２の厚さを２００ｎｍである。
【００５７】
図１４中、（ａ）は、上面図、（ｂ）はＡＡ断面図、（ｃ）はＢＢ断面図である。以下図１５乃至図２０について同じである。
【００５８】
図１４に示すように、ＳＯＩ基板のＳＯＩ層１２上に酸化膜２０を厚さ１０ｎｍＣＶＤ法により堆積し、この酸化膜２０上にＳｉＮ膜２１を厚さ１０ｎｍ堆積する。次に、ソース領域及びドレイン領域となる部分にＳｉＮ膜２１が残るようにエッチングをし、酸化膜２０を露出させる。さらに、チャネル領域となる基体に酸化膜２０が残るようにエッチングしてＳＯＩ層１２を露出させる。
【００５９】
このときチャネル領域となる基体を覆う酸化膜２０の幅は２４０ｎｍ〜２６０ｎｍとした。
【００６０】
次に、図１５に示すように、酸化膜２０及びＳｉＮ膜２１をマスクとして、ドライエッチングすることによって、チャネル領域の基体２２を形成する。これによりソース領域２３及びドレイン領域２４の間にチャネル領域の基体２２が形成される。このときチャネル領域の基体２２の側面が（０１０）面となるよう、マスクを設計する。
【００６１】
次に、図１６に示すように、熱酸化を施すことによって、酸化膜２５を形成する。このとき表面をＳｉＮ膜２１で覆われたソース領域２３及びドレイン領域２４は酸化されないが、ＳｉＮ膜２１で覆われていないチャネル領域の基体２２の表面は酸化される。
【００６２】
すなわちチャネル領域の基体２２は、上部はＣＶＤ酸化膜２５で覆われ、側面は熱酸化膜２６で覆われる。この熱酸化によりチャネル領域の基体２２をおよそ１００ｎｍ酸化する。その結果チャネル領域の基体２２は、高さ１００ｎｍ、幅２０ｎｍ〜４０ｎｍとなる。
【００６３】
ここでチャネル領域の基体２２の上面には予め薄い酸化膜２０が形成されていたため、側面の酸化の速度が、酸化開始時にわずかに速い。
【００６４】
次に、図１７に示すように、ソース領域２３及びドレイン領域２４を覆うＳｉＮ膜を除去した後に、燐のイオン注入をする。このときソース領域２３及びドレイン領域２４にはイオンは注入されるが、チャネル領域の基体２２は熱酸化で形成された厚い酸化膜で覆われているため、イオンは注入されない。
【００６５】
次に、図１８に示すように、ソース領域２３及びドレイン領域２４上、チャネル領域の突起基体上の酸化膜を除去し、ＳｉＧｅ表面を露出させたのち、このＳｉＧｅ層の表面を厚さ３ｎｍ熱酸化する。
【００６６】
次に、チャネル領域の基体２２の隙間を埋め込むようにＣＶＤ法により多結晶シリコン２５を堆積する。ここで多結晶シリコン２５にはホウ素を添加する。これはＣＶＤ法による堆積時に同時にホウ素を添加する方法でも、後からイオン注入により導入方法でも良い。
【００６７】
次に、図２０に示すように、ゲートの幅で多結晶シリコン２５を残し、周囲を除去して、ソース領域２３及びドレイン領域２４、ゲート多結晶部にそれぞれ電極を形成して電界効果トランジスタが出来上がる。
【００６８】
【発明の効果】
ゲート閉状のショートチャンネル効果の抑制をしながら、ゲート開状の駆動力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に関わる電界効果トランジスタの斜視図。
【図２】（１）従来のダブルゲート構造の電界効果トランジスタ及び（２）本発明のダブルゲート構造の電界効果トランジスタについて、シミュレーションするための寸法を示した図。
【図３】ゲート電圧とドレイン電流の関係を示す特性図。
【図４】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図５】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図６】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図７】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図８】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図９】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１０】本発明の実施形態１に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１１】本発明の実施形態２に関わる電界効果トランジスタの斜視図。
【図１２】本発明の実施形態２に関わる電界効果トランジスタの変形例。
【図１３】本発明の実施形態２に関わる電界効果トランジスタの変形例。
【図１４】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１５】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１６】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１７】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１８】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図１９】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【図２０】本発明の実施形態２に関わる電界効果トランジスタの製造方法を説明する各主要工程の断面図。
【符号の説明】
１・・・基板
２・・・チャネル領域の基体
３・・・ゲート電極
４・・・ゲート電極
５・・・ソース領域
６・・・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003605086.tif 000018
【図１８】
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【図１９】
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【図２０】
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