(57)【特許請求の範囲】
【請求項１】
電圧制御発振器の出力を分周器で分周し基準クロック信号との位相差を位相比較器で検出しループフィルタ回路を介して前記電圧制御発振器の制御入力信号として帰還するようにしたＰＬＬ回路において、
前記ループフィルタ回路は、前記位相比較器の第１の出力端子と接続された第１の抵抗と、前記第１の抵抗のもう一方の端子と接続された第１のコンデンサと、一方の端子が接地され前記第１の抵抗と前記第１のコンデンサとの接続点に接続された第２のコンデンサと、前記位相比較器の第２の出力端子と接続された第２の抵抗と、前記第２の抵抗のもう一方の端子と接続された第３のコンデンサと、一方の端子が接地され前記第２の抵抗と前記第３のコンデンサとの接続点に接続された第４のコンデンサとからなるリップルフィルタ回路を有し、
前記第１、第３のコンデンサ各々のもう一方の端子には、トライステート回路の出力端子が接続され、前記トライステート回路の出力を制御することにより前記リップルフィルタ回路のリップル除去フィルタ特性の切替を行うことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トライステート回路によりアナログ回路の特性切替を行う方式に関するものである。
【０００２】
【従来の技術】
従来より、動作条件により複数の異なる特性を有するフィルタ回路を切り替える場合において、複数個のフィルタ回路をアナログスイッチ等で切り替えるのが一般的である。例えば、特開平８−５６１５９号公報に示される周波数シンセサイザにおけるループフィルタ切替方式が知られている。
【０００３】
なお、トライステートにより回路を切り替える方式としては、特開平２−７２７１７号公報、特開平２−１５９８２４号公報、特開平４−３５７７３６号公報、特開平５−１５２９６２号公報が挙げられる。
【０００４】
【発明が解決しようとする課題】
上記従来例のように、アナログフィルタ回路などの切替にはアナログスイッチを適用する必要があり、アナログスイッチの適用方法としては、個別ＩＣの適用もしくはＬＳＩに内蔵する方法があるが、個別ＩＣでは新たに部品を適用する必要があることからサイズ・コストの増大を招き、またＬＳＩに内蔵する場合においても、アナログスイッチなどのセルを適用するデジアナ混在のＬＳＩはセミカスタム品扱いである事が一般的であり、コストアップを招く問題があった。さらに、アナログスイッチは入出力ピンと制御ピンの３端子が必要であり、ＬＳＩ等に内蔵化した場合においても、入出力ピンの２端子が必要であり、切り替える回路が多くなると、ピン数および配線実装スペースが増大する問題があった。
【０００５】
また、従来のトライステートにより回路を切り替える方式は、いずれも有効な信号線をＯＮ状態、無効とする信号線をハイインピーダンスに制御して複数個出力を切り替えている。
【０００６】
【課題を解決するための手段】
本発明では、トライステート素子がディセーブル状態ではハイインピーダンスになることから開放、イネーブル状態では接地と近似出来る事に着目し、アナログ回路における、接地端子に相当する端子に、接地の代わりにトライステート回路の出力端子を接続し、イネーブル状態に制御したときは接地、ディセーブル状態に制御したときには開放と見なして回路特性の切替を実現する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態であるＰＬＬの実施例を図１ないし図３を用いて説明する。
図１は本発明のＰＬＬの実施例を示したものであり、ＰＬＬのループフィルタ内のリップル除去フィルタ特性を、ＬＳＩのトライステート出力により切替可能とした構成を説明する回路図である。
【０００８】
本実施例の回路では、基準クロック信号入力端子１より入力された基準クロック信号２９と、クロック信号出力端子２より出力される出力クロック信号３４をＮ分周器１１によりＮ（Ｎは自然数）分周されたフィーバッククロック信号３０を位相比較器７に入力し、それぞれの信号間の位相誤差信号３１，３２（差動信号対）を出力し、ループフィルタ回路部４により位相誤差信号３１，３２を積分して制御電圧信号３３に変換し、電圧制御発振器６の周波数制御を行う事で基準クロック信号２９とフィーバッククロック信号３０間の位相同期を行うＰＬＬの基本構成に、位相比較器出力信号３１，３２の基本波成分を除去するリップルフィルタ回路部５の特性を、制御部８によりトライステート回路９，１０を制御することで切替可能とし、制御部８によりＮ分周器１１の分周比Ｎを制御する事で基準クロック信号２９の周波数を変更可能とした構成となっている。以下、詳細な動作を説明する。
【０００９】
まず、分周比Ｎの設定により基準クロック信号２９の周波数ｆｉｎとした場合、出力クロック信号３４の周波数ｆｏｕｔとの関係は（数１）で表される。
【００１０】
【数１】
0003550499.tif 000002
【００１１】
従って、ｆｏｕｔが一定である場合は、分周比Ｎを適切な値に変更することで、ｆｉｎが変更可能であることが分かる。ところで、ループフィルタ回路部４のリップルフィルタ回路部５は、位相比較器出力信号３１，３２の位相比較周波数の高調波成分を除去するフィルタであり、抵抗１６，１７の定数を共にＲｐ、コンデンサ２０，２１の定数を共にＣｐ１とすると、この伝達関数Ｆｐ（ｓ）は（数２）で表される一次の伝達関数となる。なお、ｓはラプラスの複素変数を示す。
【００１２】
【数２】
0003550499.tif 000003
【００１３】
（数２）より、例えばｆｉｎを１／１０の周波数に設定した場合はリップル成分の除去効果が約２０ｄＢ低下する。またリップルフィルタ５のカットオフ周波数よりｆｉｎが低くなった場合は、リップル除去効果が期待できないことになる。この場合、基本波成分がオペアンプ２８により増幅され、オペアンプ２８においては電源電圧より大きく増幅することが不可能であることから、制御電圧信号３３が飽和してしまい、また飽和レベルまで至らなくてもリップル信号により電圧制御発振器６に変調がかかってしまうために入出力間の位相ゆらぎが大きくなる。
【００１４】
従って、ｆｉｎに対して十分にリップルが除去可能な設計にする必要があるが、分周比Ｎを変更するとＰＬＬのループゲインＫが変動するため、ＰＬＬ特性に影響を及ぼす。次に、分周比Ｎを変更することによるループ特性へ与える影響について説明する。
【００１５】
まず、各回路ブロックでのゲインをそれぞれ、位相比較器７のゲインＫｐ、ループフィルタ回路部４のゲインＫａ、電圧制御発振器６のゲインＫｖであるとすると、ループゲインＫは（数３）で表される。
【００１６】
【数３】
0003550499.tif 000004
【００１７】
つまり、Ｋｐ，Ｋｖ，Ｋａが一定であるとループゲインＫは分周比Ｎに反比例して変動することが分かる。ところで、ＰＬＬの開ループ伝達関数Ｈｏ（ｓ）は、ループフィルタ回路部４の伝達関数をＫａ×Ｆ（ｓ）とすると、（数４）で表される。
【００１８】
【数４】
0003550499.tif 000005
【００１９】
ループフィルタ回路部４の伝達関数Ｆ（ｓ）は、抵抗２２、２３を共にＲｐ、抵抗２４，２５を共にＲ１、コンデンサ２６，２７を共にＣ１とすると（数５）で表される。
【００２０】
【数５】
0003550499.tif 000006
【００２１】
（数２）ないし（数５）を纏めると（数６）ないし（数９）になる。
【００２２】
【数６】
0003550499.tif 000007
【００２３】
【数７】
0003550499.tif 000008
【００２４】
【数８】
0003550499.tif 000009
【００２５】
【数９】
0003550499.tif 000010
【００２６】
ここで、図２に（数６）で表される零点・極点の配置を示す。まず、分周比Ｎが大きくループゲインＫが小さい場合は、実線３５で示される通りとなり、零点３７までは−４０ｄＢ／ｄｅｃの傾きとなり、零点３７から極点３８までは−２０ｄＢ／ｄｅｃの傾きとなり、さらに極点３８より高域では−４０ｄＢ／ｄｅｃの傾きで減衰する。ここで、ループ特性が安定であるためには、極点３８でのゲインを１以下に設計する必要がある。また、ゲイン１以下であっても位相余裕が少ないとピークゲインを持ち、雑音が増幅され入出力間クロックの位相ゆらぎが生じるため、極点３８をゲイン１の点から離して位相余裕を取る必要がある。しかし、リップル成分を除去する必要があるため極点３８はなるべく低域に配置する必要もある。これらのトレードオフの関係を考慮して、実線３５の配置で設計した場合、例えば分周比Ｎを１／１００にして１００×ｆｉｎに設定すると、ループゲインＫは１００×Ｋとなり、その零点・極点配置は図２の点線部３６の特性となり、極点３８でゲインが１以上になってしまう。この場合に、極点３８を極点３９になるようにリップルフィルタ５の時定数を変更する必要がある。
【００２７】
以上より、ｆｉｎを広範囲で変更する場合は、リップルフィルタのカットオフ周波数を可変する必要があり、ＲｐもしくはＣｐ１の値を変更する必要があることが分かる。そこで、本回路ではコンデンサ２０および２１と並列にコンデンサ１８，１９をそれぞれ接続し、接地先をそれぞれトライステート回路９，１０の出力１４，１５に接続する。そして、トライステート回路９，１０は、制御信号１３，１４をイネーブルにすると出力１４，１５はＬｏｗレベルとなり、制御信号１３，１４をディセーブルにすると出力１４，１５はハイインピーダンスとなる。ここで、コンデンサ１８，１９を共にＣｐ２、トライステート回路９，１０のＬｏｗレベル時の出力インピーダンスを共にＺｏｎ、ハイインピーダンス時の出力インピーダンスを共にＺｏｆｆとし、Ｒｐ＝２ｋΩ、Ｃｐ１＝１０ｎＦ，Ｃｐ２＝１μＦ，Ｚｏｎ＝１０Ω，Ｚｏｆｆ＝１００ｋΩである場合、Ｚｏｎ《Ｒｐ《Ｚｏｆｆである事から、出力１４，１５はイネーブル時には接地、ディセーブル時には開放と近似できる。従って、イネーブル時にはＣｐ１とＣｐ２が並列接続されたのと同等であるため極点３８に配置され、ディセーブル時にはＣｐ２は未接続となるため、リップルフィルタの伝達関数Ｆｐ（ｓ）は（数１０）で表され、（数２）に対して極点がＣｐの増加分移動し、極点３８から極点３９へと１００倍の高域に配置する事が可能となる。
【００２８】
【数１０】
0003550499.tif 000011
【００２９】
以上より、リップルフィルタ特性がトライステート回路の制御信号１２，１３を制御することにより切替可能であることが分かる。
【００３０】
トライステート回路は、標準的な論理回路から簡単に構成でき、ディセーブル状態にすることで出力がハイインピーダンスになり、等価的に切り放す事が可能であることから、Ｎ対１接続や双方向バッファを実現する論理回路としてデータバス系などに適用される汎用的な回路であり、ＬＳＩなどの標準セルとして一般的に用意されている。従って、上述した実施例の回路において、ＰＬＬ回路のうち、論理回路として動作する制御回路ブロック３は汎用論理素子等でも構成可能であるが、１チップのＬＳＩ化を行うことで小型化および量産時の低コスト化が実現出来る。この場合、ＬＳＩ内部の空きセルにトライステート回路を適用し、出力端子とコンデンサで容易にフィルタ回路の特性切替が実現出来る。
【００３１】
特に、ＰＬＬでは論理回路部としては分周回路と位相比較回路がゲートの占める割合の大半であることから、ゲート規模が比較的小型であり、またＬＳＩへの入出力信号も少ないため、トライステート回路を多数増やしても、ＬＳＩのゲート不足や出力端子不足の障害とはなりにくく、多機能化を実現しても、新たにコストを増やす要因となる部分はコンデンサの部品コストと実装スペース程度と微小あり、コンデンサについても近年低電圧動作化が加速するにつれ、電圧耐力の小さいものであれば小型で大容量のコンデンサが適用できるため、新たにコストアップにつながる要因が非常に少ない。従って、本発明の適用により、特に逓倍用ＰＬＬのループフィルタを複数種切替可能にする事により、同じ電圧制御発振器を適用したＰＬＬのラインナップを少量に包括化する事が可能となる。
【００３２】
次に、上述した実施例の実装形態について説明する。図３は、図１の実施例においての実装形態を示した平面図である。制御回路ブロック３はＬＳＩ４０、位相誤差信号出力３１，３２は出力ピン４２，４３、チップ抵抗４７，４８はＲｐ、チップコンデンサ４５，５０はＣｐ１でスルーホール５１，５２にて接地、チップコンデンサ４６，４９はＣｐ２に相当する。これより、基本回路にチップコンデンサ４６，４９を追加し、そのチップコンデンサ４６，４９を抵抗４７，４８とＬＳＩ４０のトライステート回路出力ピン４１，４４に接続するだけで、２種類のＰＬＬ回路を混在化することが実現できることが分かる。
【００３３】
近年利用率の高い１．６ｍｍ×０．８ｍｍタイプのチップコンデンサおよびチップ抵抗を適用し、ＬＳＩのパッケージのピンピッチ１．２７ｍｍのパッケージを適用した場合においては、本実施例のチップコンデンサ４６，４９に相当する部分とＬＳＩのピン４１，４４に相当する部分の面積が増大し、ＬＳＩのピン４１，４４については空きピンを使用していたとすると、実質、面積はチップコンデンサ４６，４９の２．５ｍｍ角程度の増大で２種類のＰＬＬの一体化が実現できることになる。
【００３４】
以上述べた通り、上記実施例では２種類のリップルフィルタ特性の切替を実現できた。当然ながら、複数個の切替機能を追加することで、さらに複数個のリップルフィルタ特性の切替が実現可能である。
【００３５】
次に本発明の他の実施の形態である周波数シンセサイザの実施例を図４を用いて説明する。
図４は、周波数シンセサイザのループフィルタ部のフィルタ特性を、ＬＳＩのトライステート出力により切替可能とした構成を説明する回路図である。本回路で、基準信号発振器５３より入力された基準クロック信号７３と、クロック信号出力端子５４より出力される出力クロック信号７５をＮ分周器６０によりＮ（Ｎは自然数）分周されたフィーバッククロック信号７４を位相比較器５８に入力し、それぞれの信号間の位相誤差信号６３とを出力し、ループフィルタ回路部５６により位相誤差信号６３を積分して制御電圧信号６８に変換し、電圧制御発振器５７の周波数制御を行う事で基準クロック信号７３とフィーバッククロック信号７４間の位相同期を行い、分周比Ｎの設定により基準信号発生器のＮ倍の周波数出力を得る、周波数シンセサイザの基本構成に、ループフィルタ回路部５６の特性を制御部５９によりトライステート回路６１，６２を制御することで切替可能とし、ループフィルタ回路部５６の特性を変更可能とした構成となっている。
【００３６】
例えば、周波数切替時の引き込み過程においては、トライステート回路６１をディセーブル、トライステート回路６２をイネーブルにし、トライステート出力７１が開放、トライステート出力７２が接地と近似できることから、抵抗６４とコンデンサ６７で構成され動作する広帯域のラグ型フィルタとして動作させ、周波数引き込み動作の高速化を図る。定常状態においては、トライステート回路６１をイネーブル、トライステート回路６２をディセーブルにした場合、トライステート出力７１が接地、トライステート出力７２が開放と近似できることから、抵抗６４と抵抗６５、コンデンサ６６で構成される狭帯域のラグリード型フィルタとして動作させ、周波数シンセサイザ出力のノイズレベル低下を実現する。これにより、周波数シンセサイザの周波数引き込み時間の高速化を図る、ループフィルタ特性の切替が実現可能であることが分かる。
【００３７】
以上、上記実施例では２種類のループフィルタ特性の切替を実現しているが、当然ながら、複数個の切替機能を追加することで、さらに複数個のループフィルタ特性の切替が実現可能である。
【００３８】
次に本発明の他の実施の形態である低域通過フィルタの実施例を図５を用いて説明する。
図５は、インダクタとコンデンサにて構成されたπ型の低域通過フィルタの構成を説明する回路図である。本回路では、インダクタ７８、コンデンサ８０，８２にて構成されたπ型の低域通過フィルタの入出力端子７６，７７にコンデンサ７９，８２を接続し、トライステート回路８５，８６の出力８３，８４とコンデンサ７９，８２をそれぞれ接続し、イネーブル時には出力８３，８４が接地と近似できることから、コンデンサ８０，８１と並列にそれぞれコンデンサ７９，８２を接続したことと同等となり、低域通過フィルタの特性を可変することを実現したものである。例えば、制御端子８７によりトライステート回路８５，８６をディセーブル状態に制御した場合は、出力８３，８４がハイインピーダンスであることから、コンデンサ７９，８２は開放と近似できることから、コンデンサ８０，８１の値を共にＣｐ、インダクタ７８の値をＬｓ、インピーダンスＺｏ、カットオフ周波数ｆｃとした場合、その関係は（数１１）（数１２）で表される。
【００３９】
【数１１】
0003550499.tif 000012
【００４０】
【数１２】
0003550499.tif 000013
【００４１】
ところで、Ｌｓは固定値であるので、カットオフ周波数の変更によりインピーダンスが変わってしまうが、一般的にはフィルタ回路などでは、定在波比１．５以下程度の仕様が与えられている事が多く、５０Ωのインピーダンスで設計した場合、インピーダンスＺｏは３３Ω＜Ｚｏ＜７５Ωの範囲に納まればよい。例えば、定在波比１．５の仕様が与えられたとして、Ｌｓ＝１０μＨ，Ｃｐ＝１ｎＦ，Ｚｏ＝７０Ωで設計すると、ｆｃ＝２．２ＭＨｚとなる。そこで、コンデンサ７９，８２の値をそれぞれＣｐ１＝３．３ｎＦとし、トライステート回路８５，８６をイネーブル状態に制御した場合、コンデンサ７９，８２が接地されたと近似でき、Ｃｐ１とＣｐが並列接続されたことと同等であり、その値Ｃｐ２は（数１３）で表される。
【００４２】
【数１３】
0003550499.tif 000014
【００４３】
この場合、（数１１）（数１２）より、ｆｃ＝２．２ＭＨｚ，Ｚｏ＝３５Ωとなり、トライステート回路を制御することにより、カットオフ周波数の可変が実現できることが分かる。
【００４４】
以上、上記実施例では２種類の低域通過フィルタ特性の切替を実現しているが、当然ながら、複数個の切替機能を追加することで、さらに複数個の低域通過フィルタ特性の切替が実現可能である。
【００４５】
次に本発明の発明の他の実施の形態であるＤ／Ａ変換器の実施例を図６および図７を用いて説明する。
図６は、Ｄ／Ａ変換器のアナログ変換出力に接続された、抵抗とコンデンサにて構成されたリップル除去用の低域通過フィルタを、トライステート回路により特性切替可能とした構成を説明する回路図である。
【００４６】
本回路は、Ｄ／Ａ変換器９１にクロック入力端子８８からサンプリング用のクロックと、データ入力端子８９からデータが入力され、アナログ変換出力９３が出力される。この場合に、アナログ変換出力９３に残留しているクロックなどの高域のリップル成分を、抵抗９４とコンデンサ９５にて構成される低域通過フィルタにてリップル成分を除去した後、出力端子９０よりアナログ変換出力を得る基本構成に、コンデンサ９６とトライステート回路９８の出力９７が接続された回路を、出力端子９０に接続し、制御端子９９にてトライステート回路９８を、ディセーブル状態に制御した場合は、出力９７は開放、イネーブル状態に制御した場合は接地、と近似できることから、イネーブル時にはコンデンサ９５とコンデンサ９６が並列接続されたと等価であり、低域通過フィルタのカットオフ周波数を切り替える構成となっている。この構成により、例えばＤ／Ａ変換器でのサンプリングレートを可変したいような場合において、クロック周波数の変動により、リップル成分や動作周波数が変動することから、適切なカットオフ周波数に切替可能な構成を実現できる。
【００４７】
図７は、図５のインダクタとコンデンサにて構成されたπ型の低域通過フィルタの適用の一実施例を示したものであり、高速動作のＤ／Ａ変換器のアナログ変換出力に接続されたリップル除去用の低域通過フィルタを、トライステート回路により特性切替可能とした構成を示したものである。
【００４８】
本回路は、Ｄ／Ａ変換器１０３の出力インピーダンスが５０Ωであり、低域通過フィルタ１０４をインピーダンス整合を取りつつカットオフ周波数を可変可能な構成となっており、図６での低域通過フィルタ部９２を、図５の実施例に相当する低域通過フィルタ１０４に置き換えた構成となっている。それぞれの回路網の基本動作は図５、図６の実施例と同様である。
【００４９】
次に、本発明の他の実施の形態である可変減衰器の実施例を図８を用いて説明する。
図８は、抵抗にて構成されるＬ型一定インピーダンス減衰器の特性を、トライステート回路により切替可能とすることにより実現した可変減衰器の構成を説明する回路図である。以下、詳細な動作を説明する。
【００５０】
本回路は、抵抗１１８，１１９から構成される入力インピーダンスのみ補償されたＬ型一定インピーダンス減衰器に、抵抗１２０，１２１とトライステート回路１２２，１２３を追加することにより、３段階の減衰量の切替を実現している。
【００５１】
まず、抵抗１１９の定数を共にＲｐ１、抵抗１１８をＲｓ、入力インピーダンスをＺｏ、減衰量ＡＴＴとした場合、それぞれの関係は（数１４）（数１５）（数１６）で表される。
【００５２】
【数１４】
0003550499.tif 000015
【００５３】
【数１５】
0003550499.tif 000016
【００５４】
【数１６】
0003550499.tif 000017
【００５５】
ところで、（数１４）より減衰量ＡＴＴが大きくなると抵抗値Ｒｓは（数１７）で近似できるため、抵抗値Ｒｐ１のみの変更により減衰量ＡＴＴの切替を実現できることが分かる。
【００５６】
【数１７】
0003550499.tif 000018
【００５７】
従って、図８に示すように、抵抗１１９に並列に抵抗１２０および抵抗１２１を並列に接続することで接地側の抵抗値Ｒｐ１が小さくなることから減衰量ＡＴＴの切替が可能となる。例えば、抵抗１２１をＲｐ２、抵抗１２０をＲｐ３として、それぞれＺｏ＝７５Ω、Ｒｓ＝７５Ω、Ｒｐ１＝３６Ω、Ｒｐ２＝１８Ω、Ｒｐ３＝９．１Ωとした場合、制御端子１２６，１２７によりトライステート回路１２２，１２３共にディセーブル状態に制御した場合、出力１２４，１２５は共に開放と近似できることから、抵抗１１８と抵抗１１９で構成される減衰器として機能し、（数１４）ないし（数１６）よりＡＴＴ＝１０ｄＢの減衰量が得られ、トライステート回路１２２をディセーブル状態、トライステート回路１２３をイネーブル状態に制御した場合、出力１２４は開放、出力１２５は接地と近似できることから、抵抗１９９と抵抗１２１が並列接続された事と等価であり、並列接続された抵抗値をＲｐ１として（数１４）ないし（数１６）に代入するとＡＴＴ＝１５ｄＢの減衰量が得られ、トライステート回路１２２をイネーブル状態、トライステート回路１２３をディセーブル状態に制御した場合、出力１２５は開放、出力１２４は接地と近似できることから、抵抗１９９と抵抗１２０が並列接続された事と等価であり、並列接続された抵抗値をＲｐ１として（数１４）ないし（数１６）に代入するとＡＴＴ＝２０ｄＢの減衰量が得られ、５ｄＢステップの可変減衰器が実現できる。
【００５８】
以上、上記実施例では３段階の可変減衰器を実現しているが、当然ながら、複数個の切替機能を追加することで、さらに可変範囲の大きな可変減衰器が実現可能である。
【００５９】
次に本発明の他の実施の形態である可変トラップ回路の実施例を図９を用いて説明する。
図９は、トラップフィルタ回路を、トライステート回路により切替可能とすることにより実現した可変トラップ回路の構成を示したものである。本回路では、インダクタ１３３とコンデンサ１３４にて構成される直列共振回路１３１とインダクタ１３５とコンデンサ１３６にて構成される直列共振回路１３２のそれぞれ接地端子にトライステート出力１３７、１３８を接続し、制御端子１４１，１４２を制御し、トライステート回路１３７がイネーブル状態、トライステート回路１３８がディセーブル状態の場合は、出力１３９が接地、出力１４０が開放と近似できることから、直列共振回路１３１が有効となるトラップフィルタ回路として動作し、制御端子１４１，１４２を制御し、トライステート回路１３８がイネーブル状態、トライステート回路１３７がディセーブル状態の場合は、出力１４０が接地、出力１３９が開放と近似できることから、直列共振回路１３２が有効となるトラップフィルタ回路として動作する。従って、直列共振回路１３１，１３２の共振周波数を異なる周波数に設定することにより、トラップ周波数の可変が実現できる。
【００６０】
以上、上記実施例では２種類のトラップ周波数を選択可能なトラップフィルタ回路を実現しているが、当然ながら、複数個の共振周波数の異なる直列共振回路を追加することで、さらに複数種のトラップ周波数を選択可能なトラップフィルタ回路が実現可能である。
【００６１】
次に本発明の他の実施の形態である可変減衰器を図１０を用いて説明する。
図１０は、抵抗にて構成されるπ型一定インピーダンス減衰器を、トライステート回路により切替可能とすることにより実現した可変減衰器の構成を説明する回路図である。以下、詳細な動作を説明する。
【００６２】
本回路は、抵抗１４５，１４８，１４９から構成されるπ型一定インピーダンス減衰器を基本構成としており、抵抗１４５をＲｓ、抵抗１４８，１４９を共にＲｐ、インピーダンスをＺｏとした場合、減衰率ＡＴＴと抵抗値の関係は（数１８）（数１９）（数２０）で示される。
【００６３】
【数１８】
0003550499.tif 000019
【００６４】
【数１９】
0003550499.tif 000020
【００６５】
【数２０】
0003550499.tif 000021
【００６６】
例えば、Ｒｓを２５０ｋΩ、Ｒｐを５１Ωとした場合、Ｚｏは５０Ω、減衰率は８０ｄＢとなる。ところで、本回路ではこのπ型一定インピーダンス減衰器に、トライステート回路１５４，１５５の出力１５２，１５３を接続した抵抗１４６，１４７，１５０，１５１が接続されており、抵抗１４６，１５１を共にＲ１、抵抗１４７，１５０を共にＲ２とし、Ｒ１が１．５ｋΩ、Ｒ２が１５ｋΩとすると、トライステート回路１５４，１５５が共にイネーブル状態の時は、抵抗１４６，１４７，１５０，１５１は接地され、抵抗１４８と抵抗１４６，１４７が並列接続された事と等価であり、同様に抵抗１４９と抵抗１５０，１５１が並列接続された事と等価になる。しかし、Ｒｐが５１ΩとＲ１，Ｒ２と比べて十分に小さい事からＲ１，Ｒ２，Ｒｐの並列接続値の値はほぼ５１Ωと近似できる。したがって、この状態においては前述の通り８０ｄＢの減衰率で動作している。次に、トライステート回路１５４がイネーブル状態、トライステート回路１５５がディセーブル状態である場合は、トライステート回路出力１５３がハイインピーダンスとなるために、抵抗１４７，１５０を直列接続した値、すなわち２×Ｒ２が抵抗Ｒｓと並列接続された事と等価であり、その値は約２７ｋΩとなり、また、抵抗１４６，１４８，１４９，１５１は上述と同様の理由からＲ１とＲｐの接続抵抗値は５１Ωとなる。この値を（数１８）〜（数２０）のＲｓに代入すると、減衰率は約６０ｄＢとなる。さらに、トライステート回路１５４がディセーブル状態、トライステート回路１５５がイネーブル状態である場合は、トライステート回路出力１５２がハイインピーダンスとなるために、抵抗１４６，１５１を直列接続した値、すなわち２×Ｒ１が抵抗Ｒｓと並列接続された事と等価であり、その値は約２．７ｋΩとなり、また、抵抗１４７，１４８，１４９，１５０は上述と同様の理由からＲ２とＲｐの接続抵抗値は５１Ωとなる。この値を（数１８）〜（数２０）のＲｓに代入すると、減衰率は約４０ｄＢとなる。以上より、減衰率の可変が実現できることが明らかである。
【００６７】
以上、上記実施例では３段階の可変減衰器を実現しているが、当然ながら、複数個の切替機能を追加することで、さらに可変範囲の大きな可変減衰器が実現可能である。
【００６８】
図１１を用いて本発明の他の実施の形態であるフィルタ回路の実施例を説明しよう。
図１１は、インダクタとコンデンサにて構成されたπ型の低域通過フィルタを、トライステート回路によりインダクタとコンデンサにて構成された並列共振回路によるトラップ回路に切替えることを実現したフィルタ回路の構成を説明する回路図である。本回路において、制御端子１６５によりトライステート回路１６３をイネーブル状態に制御した場合、トライステート出力１６４は接地と近似できることから、コンデンサ１６１，１６２は接地された状態となり、インダクタ１６０と構成されるπ型の地域通過フィルタとして動作する。コンデンサ１６１，１６２の値をそれぞれＣｐ，インダクタ１６０をＬｓとした場合、その特性は前述の（数１１）（数１２）で表される。次に、制御端子１６５によりトライステート回路１６３をディセーブル状態に制御した場合、トライステート出力１６４は開放と近似できることから、コンデンサ１６１，１６１は直列接続された状態となることから、Ｃｐ／２とＬｓの並列共振回路となり、（数２１）で示される共振周波数ｆｏを遮断するトラップ回路として動作する。
【００６９】
【数２１】
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【００７０】
以上より、本実施例においては、回路特性の切替のみならず低域通過フィルタとトラップフィルタの異なる動作を実現できる。
【００７１】
次に本発明の他の実施例であるアナログ特性切替回路の実施例を図１２および図１２を用いて説明する。
図１２は、あるインピーダンス回路網内の一部インピーダンス回路網にトライステート回路出力を接続する事で、インピーダンス回路網の特性を切替可能とした構成を説明する回路図である。
【００７２】
本回路では、入出力端子１６６，１６７間に接続されたインピーダンス回路網１６８の複数個の端子１６９，１７０，１７１と複数個のインピーダンス回路網１７２，１７３，１７４を接続し、インピーダンス回路網１７２，１７３，１７４を複数個のトライステート回路１７８，１７９，１８０の出力１７５，１７６，１７７に接続し、複数個の制御端子１８１，１８２，１８３を制御して、トライステート回路出力１７５，１７６，１７７がそれぞれ、イネーブル時には接地、ディセーブル時には開放と近似できることから、インピーダンス回路網１７２，１７３，１７４の接続切替を実現し、入出力特性の切替を行う。
【００７３】
図１３は、あるインピーダンス回路網内の一部インピーダンス回路網にトライステート回路出力を接続する事で、インピーダンス回路網の動作を切替可能とした構成を説明する回路図である。
【００７４】
例えば、複数個の制御端子１９９，２００，２０１を制御することにより、全てのトライステート回路１９３，１９４，１９５がイネーブル状態である場合は、トライステート回路出力１９６，１９７，１９８がそれぞれ接地と近似できる事から、複数個のインピーダンス回路網１８７，１９０，１９２がそれぞれ並列接続されたインピーダンス回路網として機能し、同様に複数個のインピーダンス回路網１８８，１８９，１９１がそれぞれ並列接続されたインピーダンス回路網として機能する。ところで、トライステート回路１９３のみをディセーブル状態に制御し、他のトライステート回路１９４，１９５をイネーブル状態に制御した場合は、トライステート回路出力１９６は開放、トライステート回路出力１９７，１９８がそれぞれ接地と近似できる事から、インピーダンス回路網１８７，１８８を直列接続したインピーダンス回路網とインピーダンス回路網１８４が並列接続されたインピーダンス回路網として機能し、複数個のインピーダンス回路網１８９，１９１がそれぞれ並列接続されたインピーダンス回路網として機能し、同様に複数個のインピーダンス回路網１９０，１９２がそれぞれ並列接続されたインピーダンス回路網として機能する。
【００７５】
【発明の効果】
ＰＬＬはカスタム要求が多くなりがちであり、例えば、通信系のＰＬＬでは、通信回線の仕様から回線のクロック周波数は比較的少ない種類の周波数であることが多いが、同じ出力クロックレートの通信装置においても装置内部においては、その構成方法によって非常に多数の周波数が適用され、同じ出力クロック周波数のＰＬＬであっても入力クロック周波数が異なるだけで、別回路のＰＬＬを適用する必要があったが、本発明の適用により数種類のＰＬＬ回路を一体化して、ＬＳＩの設定端子の設定のみで選択可能な構成が実現できる事も大きな効果である。
【００７６】
また、近年、開発期間を短縮でき少量多品種でのコストパフォーマンスの高いＦＰＧＡなどにおいても、標準でトライステート回路を備えている場合が多く、これらの適用も容易であることから、開発段階での評価などを迅速に行えるため、開発期間の短縮を実現しながらの多機能・小型・低コスト化の実現が期待できる。
【００７７】
さらに、周波数シンセサイザでのロックアップタイム向上のためのフィルタ切替にも適用可能であり、上述と同様の効果が期待できる。
【００７８】
なお、一般的なフィルタ特性の切替方法としては、近年の素子高速化に伴って、比較的高周波でもディジタルフィルタが実現でき、自由度の高い特性変更が行えるようになってきたが、ディジタルフィルタにおいてもＤ／Ａ変換器のアナログ変換出力などには、必ずアナログフィルタが必要となり、サンプリングレートを変更したりする場合にはアナログフィルタの特性切替が必要になり、この場合においても、上述と同様の効果が期待できる。
【００７９】
従って、アナログスイッチを適用しなくても実現できる本発明では、このようなディジタル回路とアナログ回路が混在した回路においては、すでに適用されているＬＳＩの空きセルにトライステート回路を適用するだけでよく、また、多様な形数のアナログ回路においても適用可能であるため、本発明は、アナログ回路の特性切替を必要とする場合においては、小型・低コストを実現する非常に有効な手段である。
【図面の簡単な説明】
【図１】本発明の実施例であるフィルタ回路切替方式を説明する回路図である。
【図２】開ループ伝達特性の零点・極点配置を説明する図である。
【図３】リップルフィルタ部の実装形態を説明する平面図である。
【図４】本発明の他の実施実施例である周波数シンセサイザのループフィルタ部のフィルタ特性を切替可能とした構成を説明する回路図である。
【図５】本発明の他の実施実施例である可変フィルタの構成説明する回路図である。
【図６】本発明の他の実施実施例であるフィルタ回路切替方式を説明する回路図である。
【図７】本発明の他の実施実施例であるフィルタ回路切替方式を説明する回路図である。
【図８】本発明の他の実施実施例である可変減衰器の構成を説明する回路図である。
【図９】本発明の他の実施実施例である可変トラップ回路の構成を説明する回路図である。
【図１０】本発明の他の実施実施例である可変減衰器の構成を説明する回路図である。
【図１１】本発明の他の実施実施例であるアナログ回路切替方式を説明する回路図である。
【図１２】本発明の他の実施実施例であるインピーダンス回路網の特性を切替可能とした構成を説明する回路図である。
【図１３】本発明の他の実施実施例であるインピーダンス回路網の動作を切替可能とした構成を説明する回路図である。
【符号の説明】
１…基準入力クロック端子、２，５４…出力クロック端子、３，５５…論理回路部、４，５６…ループフィルタ回路部、５…リップルフィルタ回路部、６，５７…電圧制御発振器、７，５８…位相比較器、８，５９…制御部、９，１０，６１，６２，８５，８６，９８，１１１，１１２，１２２，１２３，１３９，１４０，１５４，１５５，１６５，１７８，１７９，１８０，１９３，１９４，１９５…トライステート回路、１１，６０…分周器、１２，１３，６９，７０，８７，９９，１１５，１２６，１２７，１４１，１４２，１５６，１５７１６５，１８１，１８２，１８３，１９９，２００，２０１…制御端子、１４，１５，７１，７２，８３，８４，９７，１１３，１１４，１２４，１２５，１３９，１４０，１５２，１５３，１６４，１７５，１７６，１７７，１９６，１９７，１９８…トライステート回路出力、１６，１７，２２，２３，２４，２５，６４，６５，９４，１１８，１１９，１２０，１２１，１４５，１４６，１４７，１４８，１４９，１５０，１５１…抵抗、１８，１９，２０，２１，２６，２７，６６，６７，７９，８０，８１，８２，９５，９６，１０７，１０８，１０９，１１０，１３４，１３６，１６１，１６２，…コンデンサ、２８…オペアンプ、２９，７３…基準クロック信号、３０，７４…フィーバッククロック信号、３１，３２，６３…位相誤差信号、３３，６８…制御電圧信号、３４，７５…出力クロック信号、３５，３６…開ループ伝達特性、３７…零点、３８，３９…極点、４０…制御ＬＳＩ、４１，４２，４３，４４…出力ピン、４７，４８…チップ抵抗、４５，４６，４９，５０…チップコンデンサ、  ５１，５２…スルーホール、５３…基準信号発振器、７６，７７，１１６，１１７，１２９，１３０，１４３，１４４，１５８，１５９，１６６，１６７，１８４，１８５…入出力端子、１６８，１７２，１７３，１７４，１８６，１８７，１８８，１８９，１９０，１９１，１９２…インピーダンス回路網、７８，１０６，１３３，１３５，１６０…インダクタ、８８，１００…クロック入力端子、８９，１０１…データ入力端子、９０，９３，１０２，１０５…アナログ変換出力、９１，１０３…Ｄ／Ａ変換器、９２，１０４…低域通過フィルタ回路部、１３１，１３２…直列共振回路部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003550499.tif 000032
【図１１】
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【図１２】
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【図１３】
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