【事件の表示】
　平成　９年特許願第５３２６８５号「エピタキシャル層の変動の影響を受けにくい縦形ＭＯＳＦＥＴ」拒絶査定不服審判事件〔平成　９年　９月１８日国際公開、ＷＯ９７／３４３２４、平成１２年　５月３０日国内公表、特表２０００−５０６６７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、１９９７年３月１４日（パリ条約による優先権主張外国庁受理１９９６年３月１５日、米国）を国際出願日とする出願であって、平成１７年６月２０日付けで拒絶査定がなされ、これに対し、同年９月２２日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成２０年１月１５日付けで審尋がなされ、同年７月２２日に回答書が提出されたものである。
　　
第２　平成１７年９月２２日付けの手続補正について
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項ａ
　補正前の請求項１４ないし１６を、削除したこと。
補正事項ｂ
　補正前の請求項１７を、補正後の請求項１４に繰り上げたこと。
補正事項ｃ
　補正前の請求項１８を、補正後の請求項１５に繰り上げるとともに、補正前の請求項１８の「請求項１７に記載の」を、補正後の請求項１５の「請求項１４に記載の」と補正したこと。
補正事項ｄ
　補正前の請求項１９を、補正後の請求項１６に繰り上げるとともに、補正前の請求項１９の「請求項１７に記載の」を、補正後の請求項１６の「請求項１４に記載の」と補正したこと。
補正事項ｅ
　補正前の請求項２０を、補正後の請求項１７に繰り上げるとともに、補正前の請求項２０の「請求項１７に記載の」を、補正後の請求項１７の「請求項１４に記載の」と補正したこと。
補正事項ｆ
　補正前の請求項２１を、補正後の請求項１８に繰り上げるとともに、補正前の請求項２１の「請求項１７に記載の」を、補正後の請求項１８の「請求項１４に記載の」と補正したこと。
補正事項ｇ
　補正前の請求項２２を、補正後の請求項１９に繰り上げるとともに、補正前の請求項２２の「請求項１７に記載の」を、補正後の請求項１９の「請求項１４に記載の」と補正したこと。
補正事項ｈ
　補正前の請求項２３を、補正後の請求項２０に繰り上げたこと。
補正事項ｉ
　補正前の請求項２４を、補正後の請求項２１に繰り上げるとともに、補正前の請求項２４の「請求項２３に記載の」を、補正後の請求項２１の「請求項２０に記載の」と補正したこと。
補正事項ｊ
　補正前の請求項２５を、補正後の請求項２２に繰り上げたこと。
　
２　本件補正の目的の適否についての検討
・補正事項ａについて
　補正事項ａについての補正は、補正前の請求項１４ないし１６を削除した補正であるから、請求項の削除を目的とするものに該当する。
　したがって、補正事項ａについての補正は、特許法第１７条の２第４項第１号に規定する要件を満たす。
・補正事項ｂないしｊについて
　補正事項ｂないしｊについての補正は、補正事項ａについての補正により、補正前の請求項１４ないし１６を削除したことに伴って、補正前の請求項を繰り上げ、また、引用する請求項を繰り上げた補正であるから、明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項ｂないしｊについての補正は、特許法第１７条の２第４項第４号に規定する要件を満たす。
　
３　むすび
　以上のとおり、補正事項ａないしｊを含む本件補正は、特許法第１７条の２第４項第１号及び第４号に規定する要件を満たす。
　　
第３　本願発明について
　平成１７年９月２２日付けの手続補正は、上記の「第２　３」のとおり適法であるので、本願の請求項１ないし２２に係る発明は、平成１７年９月２２日付け手続補正書の特許請求の範囲の請求項１ないし２２に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項１、１４及び２２に係る発明は、以下のとおりのものである。
「【請求項１】　　縦形トレンチゲート形パワーＭＯＳＦＥＴであって、
　第１の導電型の半導体基板と、
　前記基板上に形成されるエピタキシャル層と、
　前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、
　前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第１の導電型のソース領域と、
　前記ソース領域と前記トレンチの壁部とに隣接して前記エピタキシャル層内に形成される前記第１の導電型と反対の第２の導電型のボディ領域とを有し、前記ソース領域と前記ボデイ領域は、前記ＭＯＳＦＥＴのセルであって少なくともその２個の側部が前記トレンチに接する前記ＭＯＳＦＥＴのセルの中に形成され、
　さらに、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、
　前記エピタキシャル層内に形成され、前記基板内に延在しかつ前記セルを連続して横切る埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。」、
「【請求項１４】　ＭＯＳＦＥＴを製造する方法であって、
　半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と前記エピタキシャル層のいずれも第１の導電型のイオンを用いてドープされ、また前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程と、
　第１の導電型の埋込層を形成するように前記エピタキシャル層の表面を通して前記第１の導電型のイオンを注入する過程と、
　前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、
　前記トレンチの壁部上に誘電体層を形成する過程と、
　前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、
　前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領域を形成する過程と、
　前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを有し、
　前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在することを特徴とするＭＯＳＦＥＴ製造方法。」、
「【請求項２２】　ＭＯＳＦＥＴを製造する方法であって、
　第１の導電型のイオンを用いてドープされた半導体基板を与える過程と、
　前記基板内に前記第１の導電型の層を形成するように、前記第１の導電型のイオンを前記基板内に注入する過程と、
　半導体基板の表面上にエピタキシャル層を形成する過程であって、前記エピタキシャル層が前記第１の導電型のイオンを用いてドープされる、該過程と、
　前記第１の導電型の前記層内のイオンが、前記基板と前記エピタキシャル層との境界面を横切って拡散できるようにする過程と、
　前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、
　前記トレンチの壁部上に誘電体層を形成する過程と、
　前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が、前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、
　前記エピタキシャル層内に前記第１の導電型と反対の第２の導電型のボディ領域を形成する過程と、
　前記エピタキシャル層内に前記第１の導電型のソース領域を形成する過程とを有し、
　前記方法の完了時に、前記第１の導電型のイオンの前記層が、前記基板と前記エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベルまで上方に延在することを特徴とするＭＯＳＦＥＴの製造方法。」
　
第４　引用刊行物記載の発明
刊行物１．特開平１−１９２１７５号公報
　
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物１（特開平１−１９２１７５号公報）には、第１図、第３図ないし第１２図とともに、
「半導体装置」（発明の名称）に関して、
「１．第１導電型の半導体基板と、この半導体基板主面に設けられた第１導電型からなる低濃度層と、この低濃度層の上面に設けられた第２導電型のチャネル形成層と、前記チャネル形成層表面に部分的に設けられた第２導電型からなるソース領域と、前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記基板に達する溝と、前記溝の内壁面を被うゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極とからなる縦型パワーＭＯＳＦＥＴを有する半導体装置であって、前記溝と溝との間の半導体基板と低濃度層との間には、第１導電型からなりかつ半導体基板の不純物濃度に近似した濃度からなるリーチスルー領域が設けられていることを特徴とする半導体装置。
２．前記溝は溝幅が１μｍ以下となるトレンチで形成されていることを特徴とする特許請求の範囲第１項記載の半導体装置。」（特許請求の範囲の第１項、第２項）、
「第１図は本発明の一実施例による縦型パワーＭＯＳＦＥＴの一部を示す斜視図、第２図は同じく縦型パワーＭＯＳＦＥＴの製造工程を示すフローチャート、第３図〜第１２図は同じく縦型パワーＭＯＳＦＥＴの各製造段階を示す図であって、第３図はソース領域が形成されたウエハの断面図、第４図はトレンチが設けられたウエハの断面図、第５図は二層に絶縁膜が設けられたウエハの断面図、第６図は上層の絶縁膜が異方向エッチングされた状態を示すウエハの断面図、第７図はＬＯＣＯＳ法によってトレンチ底の絶縁膜の厚膜化を図った状態を示すウエハの断面図、第８図はトレンチの側壁の絶縁膜を除去した状態を示すウエハの断面図、第９図はゲート酸化膜を形成した状態を示すウエハの断面図、第１０図はポリシリコン膜を形成した状態を示すウエハの断面図、第１１図はゲート電極を形成した状態のウエハの断面図、第１２図はソース電極を形成した状態のウエハの断面図である。
　この実施例のトレンチ型縦型パワーＭＯＳＦＥＴにおけるその要部、すなわち、セル部分は、第１図に示されるような構造となっている。同図において、一点鎖線間Ｗが断面的な単一のセル１部分（セル長さ）であり、一点鎖線枠で囲まれる領域が平面的に見た単一のセル１部分である。このようなセル１は、単一の縦型パワーＭＯＳＦＥＴにあって、縦横に規則正しく多数配設されている。
　セル１は、第１導電型の半導体基板２の主面（上面）に設けられる。この半導体基板２の主面には第１導電型の低濃度層３が設けられている。前記半導体基板２は、不純物濃度が１０２１ｃｍ−３程度となる厚さ１００μｍ前後のｎ＋形（第１導電形）のシリコンによって形成されている。また、前記低濃度層３は不純物濃度が１０１５ｃｍ−３程度となる厚さ５μｍ〜１０μｍのｎ−形のエピタキシャル層によって形成されている。また、この半導体基板２の上には不純物濃度が１０１７ｃｍ−３程度となる厚さ３μｍのｐ形のチャネル形成層２０が設けられている。また、この半導体基板２の主面、すなわち、チャネル形成層２０の表層部には不純物濃度が１０２０ｃｍ−３程度となるソース領域６が設けられている。このソース領域６は半導体基板２の主面に格子状に設けられる。また、このソース領域６はその幅が７μｍ程度となるとともに、ソース領域のピッチは１０μｍ程度となっている。また、前記ソース領域６は０．５μｍの深さとなっている。
　一方、前記ソース領域６の中央に沿ってトレンチ（深溝）１１が設けられている。このトレンチ１１は、その幅がｌμｍとなるとともに、深さは前記チャネル形成層２０を貫いて半導体基板２の表層の低濃度層３に達するように、たとえば、５μｍとなっている。また、このトレンチ１１には、トレンチ１１の内壁を被うようにゲート酸化膜７が設けられている。このゲート酸化膜７は、その厚さがトレンチ１１の側壁部分で５００Åとなり、トレンチ１１の底部で２０００Å〜３０００Åとなっている。また、トレンチ１１内にはゲート酸化膜７に重なりかつトレンチ１１を埋めるようにポリシリコンからなるゲート電極８が設けられている。
　他方、隣り合うトレンチ１１間の半導体基板２と低濃度層３との間には、不純物濃度が１０２０×１０２１ｃｍ−３と高濃度となるｎ＋形のリーチスルー層１８が設けられている。また、前記トレンチ１１の上には一定幅を有して絶縁膜２１が設けられている。この絶縁膜２１は、たとえば、厚さ６０００ÅのＰＳＧ（リンシリケートガラス）によって形成され、前記ゲート電極８を被うとともに、トレンチ１１の縁からわずかに張り出してソース領域６の一部をも被うようになっている。また、前記絶縁膜２１およびソース領域６ならびに露出するチャネル形成層２０の表面には、厚さが３μｍ〜３．５μｍ程度となるアルミニウム（Ａｌ）からなるソース電極１０が設けられている。さらに、前記半導体基板２の裏面（下面）には、厚さ数μｍのドレイン電極２２が設けられている。」（第４頁右上欄第２行ないし第５頁左上欄第１８行）、
「一方、このトレンチ型縦型パワーＭＯＳＦＥＴにあっては、半導体基板２と低濃度層２ｂ間にリーチスルー層１８が設けられている。このリーチスルー層１８はその不純物濃度が１０２０×１０２１ｃｍ−３と半導体基板２に近似している。このため、ｐｎ接合１７下のｎ−形の低濃度層３の厚さが薄くなる。したがって、トレンチ１１の底コーナーに高電界が作用してブレイクダウンが発生する前に、半導体基板２の低濃度層３における空乏層がリーチスルー層１８に到達し、このリーチスルー層１８部分でブレイクダウンが起きる。このリ一チスルーは、前記低濃度層３の濃度と厚さが耐圧特性のパラメータとなっていることから、適宜その数値を選択すれば、トレンチ１１の底コーナーでブレイクダウンする前に所望の電圧でブレイクダウンするように設定できることになる。」（第５頁左下欄第１１行ないし同頁右下欄第６行）、
「トレンチ型縦型パワーＭＯＳＦＥＴの製造にあっては、第３図に示されるように、ｎ＋形のシリコンからなる半導体基板２が用意される。この半導体基板２は厚さが４００μｍ程度となるとともに、その不純物濃度は１０２１ｃｍ−３となっている。その後、前記リーチスルー層１８を形成する領域に不純物がデポジションされる。ついで、エピタキシャル成長処理され、不純物濃度は１０１５ｃｍ−３程度となるｎ−形の低濃度層３が設けられる。この低濃度層３はその厚さが５μｍ〜１０μｍ程度となっている。また、このエピタキシャル成長によって前記低濃度層３上には３μｍの厚さのチャネル形成層２０が設けられる。また、前記エピタキシャル成長時、デポジットされた不純物が拡散し、ｎ＋形の埋め込み層、すなわちリーチスルー層１８が形成される。このリーチスルー層１８は不純物濃度が１０２０〜１０２１ｃｍ−３と半導体基板２に近似する。また、このリーチスルー層１８の上の低濃度層３は数μｍの厚さとなり、後述するトレンチ１１の底コーナ一部分でブレイクダウンする前にこのリーチスルー層１８部分でブレイクダウン刷るようになっている。
　一方、このチャネル形成層２０の表層部には格子状にｎ＋形のソース領域６が設けられている。このソース領域６はその幅が７μｍとなるとともに、深さは０．５μｍとなっている。また、このソース領域６はその不純物濃度が１０２０ｃｍ−３となっている。また、格子状に設けられたソース領域６のピッチ（Ｗ）は１０μｍとなっている。そして、このピッチＷが単一のセル１の長さとなる。
　つぎに、第４図に示されるように、ウエハ２３の主面には絶縁膜２４が設けられるとともに、常用のホトリソグラフィによって、前記ソース領域６の中央に沿ってトレンチ（深溝）１１が形成される。このトレンチ１１は、ソース領域６の中央に沿って設けられることから、ウエハ２３の主面に格子状に設けられることになる。そして、このトレンチ１１で取り囲まれた領域、厳密にはトレンチ１１の中心に亘るＷなる幅領域が単一のセル１となる。前記トレンチ１１はその溝幅が１μｍ，深さが５μｍとなり、ソース領域６の下層のチャネル形成層２０を貫ら抜いて低濃度層３に達する。なお、このトレンチ１１の形成時、エッチング条件を選択して、トレンチ１１の底のコーナー部分が丸みを帯びるようにし、後に重ねて形成する絶縁膜がコーナー部分で薄くなったり、あるいは膜質が悪くなるのをできるだけ防ぐようにする。」（第５頁右下欄第１５行ないし第６頁左下欄第１行）、
「（１）本発明のトレンチ型縦型パワーＭＯＳＦＥＴは、トレンチの側面にゲート酸化膜を設けトレンチ内にゲート電極を設けた構造となっていて、トレンチの側面をチャネルとして利用する構造となっているとともに、トレンチ間の半導体基板と低濃度層との間にリーチスルー層が設けられているため、トレンチの底コーナ一部分にブレイクダウンを生じる程の大きな電界が加わる前に、このリーチスルー層部分でブレイクダウンが生じるため、ブレイクダウン電圧が保障できるという効果が得られる。」（第７頁左下欄第３ないし１３行）、
が、記載されている。
　　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「第１導電型の半導体基板と、前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が１０１５ｃｍ−３程度の第１導電型からなる低濃度層と、前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第２導電型のチャネル形成層と、前記チャネル形成層表面に部分的に設けられた第１導電型からなるソース領域と、前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達するトレンチと、前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極とからなるトレンチ型縦型パワーＭＯＳＦＥＴを有する半導体装置であって、前記トレンチで取り囲まれた領域は単一のセルであり、前記トレンチとトレンチとの間の前記半導体基板と前記低濃度層との間には、不純物濃度が１０２０〜１０２１ｃｍ−３の第１導電型からなる埋め込み層が設けられていることを特徴とする半導体装置。」
　
第５　対比　　
（１）本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比すると、刊行物１発明の「第１導電型の半導体基板」は、本願発明１の「第１の導電型の半導体基板」に相当する。
　また、刊行物１発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が１０１５ｃｍ−３程度の第１導電型からなる低濃度層」と「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第２導電型のチャネル形成層」は、いずれの層も、エピタキシャル成長により形成された層であるので、両者を併せた構成は、本願発明１の「前記基板上に形成されるエピタキシャル層」に相当する。
　また、刊行物１発明の「前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極」において、「前記トレンチ」が「前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達するトレンチ」であり、「前記ソース領域」は、「エピタキシャル成長により形成された第２導電型のチャネル形成層」の「表面に部分的に設けられ」ているので、刊行物１発明の「前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極」は、本願発明１の「前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲート」に相当する。
　また、刊行物１発明の「前記チャネル形成層表面に部分的に設けられた第１導電型からなるソース領域」において、「ソース領域」が、「エピタキシャル成長により形成された第２導電型のチャネル形成層」の「表面に部分的に設けら」ているので、刊行物１発明の「前記チャネル形成層表面に部分的に設けられた第１導電型からなるソース領域」は、本願発明１の「前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第１の導電型のソース領域」に相当する。
　また、刊行物１発明の「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第２導電型のチャネル形成層」において、「ソース領域」が「前記チャネル形成層表面に部分的に設けられ」ているので、「第２導電型のチャネル形成層」は「ソース領域」に隣接しており、かつ、「トレンチ」が「前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達する」ので、「第２導電型のチャネル形成層」は「トレンチ」の壁部にも隣接しているから、刊行物１発明の「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第２導電型のチャネル形成層」は、本願発明１の「前記ソース領域と前記トレンチの壁部とに隣接して」「形成される前記第１の導電型と反対の第２の導電型のボディ領域」に相当する。そして、刊行物１発明の「前記トレンチで取り囲まれた領域は単一のセルであ」ることにおいて、「単一のセル」の中には、刊行物１発明の「第２導電型のチャネル形成層」と「第１導電型からなるソース領域」が含まれており、かつ、刊行物１発明の「トレンチ」には、セルの２個の側部が接していることは明らかであるから、刊行物１発明の「前記トレンチで取り囲まれた領域は単一のセルであ」ることと、刊行物１発明の「第２導電型のチャネル形成層」と「第１導電型からなるソース領域」と「トレンチ」とを併せた構成は、本願発明１の「前記ソース領域と前記ボデイ領域は、前記ＭＯＳＦＥＴのセルであって少なくともその２個の側部が前記トレンチに接する前記ＭＯＳＦＥＴのセルの中に形成され」ていることに相当する。
　また、刊行物１発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が１０１５ｃｍ−３程度の第１導電型からなる低濃度層」において、本願発明１の「ボディ領域」に相当する刊行物１発明の「チャネル形成層」が、「前記低濃度層の上面に設けられ」ていて、隣接しているので、刊行物１発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が１０１５ｃｍ−３程度の第１導電型からなる低濃度層」は、本願発明１の「前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電型のイオンを用いて第１の濃度レベルにドープされる、該ドレイン」に相当する。
　また、刊行物１発明の「前記トレンチとトレンチとの間の前記半導体基板と前記低濃度層との間には、不純物濃度が１０２０〜１０２１ｃｍ−３の第１導電型からなる埋め込み層が設けられている」ことは、本願発明１の「前記エピタキシャル層内に形成され、前記基板内に延在」する「埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込層」に相当する。
　また、刊行物１発明の「トレンチ型縦型パワーＭＯＳＦＥＴを有する半導体装置」は、本願発明１の「縦形トレンチゲート形パワーＭＯＳＦＥＴ」に相当する。
　すると、本願発明１と刊行物１発明とは、
「縦形トレンチゲート形パワーＭＯＳＦＥＴであって、
　第１の導電型の半導体基板と、
　前記基板上に形成されるエピタキシャル層と、
　前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、
　前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第１の導電型のソース領域と、
　前記ソース領域と前記トレンチの壁部とに隣接して形成される前記第１の導電型と反対の第２の導電型のボディ領域とを有し、前記ソース領域と前記ボデイ領域は、前記ＭＯＳＦＥＴのセルであって少なくともその２個の側部が前記トレンチに接する前記ＭＯＳＦＥＴのセルの中に形成され、
　さらに、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第１の導電型のイオンを用いて第１の濃度レベルにドープされる、該ドレインと、
　前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第１の導電型のイオンを用いて、前記第１の濃度レベルより大きい第２の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーＭＯＳＦＥＴ。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明１は、「前記エピタキシャル層内に形成される前記第１の導電型と反対の第２の導電型のボディ領域」を有するのに対して、刊行物１発明は、「前記エピタキシャル成長により形成された第２導電型のチャネル形成層」を有する点。
　相違点２
　本願発明１は、「前記セルを連続して横切る埋込層」を有するのに対して、刊行物１発明は、「埋め込み層」を有するが、「埋め込み層」が、いわゆる、不連続であり、本願発明１のような「前記セルを連続して横切る」ものではない点。　
　
第６　当審の判断
１．その１（本願の請求項１に係る発明について）　
　そこで、上記相違点１、２について検討する。
ａ．相違点１について
　刊行物１発明は、「エピタキシャル成長により形成された第２導電型のチャネル形成層」を有するが、「エピタキシャル成長により形成された」ということは、「第２導電型のチャネル形成層」が、「エピタキシャル成長」による層として形成されたことであるから、「第２導電型のチャネル形成層」が、この「エピタキシャル成長」による層の内部に形成されていることは明らかである。
　したがって、刊行物１発明の「前記エピタキシャル成長により形成された第２導電型のチャネル形成層」は、本願発明１の「前記エピタキシャル層内に形成される前記第１の導電型と反対の第２の導電型のボディ領域」と、実質的に相違しない。
　また、仮に、刊行物１発明の「前記エピタキシャル成長により形成された第２導電型のチャネル形成層」と、本願発明１の「前記エピタキシャル層内に形成される前記第１の導電型と反対の第２の導電型のボディ領域」とが、相違するとしても、刊行物１発明の「前記エピタキシャル成長により形成された第２導電型のチャネル形成層」の代りに、本願発明１のごとく、「前記エピタキシャル層内に形成される前記第１の導電型と反対の第２の導電型のボディ領域」を採用することは、当業者が適宜なし得たことと認められる。
ｂ．相違点２について
　縦形パワーＭＯＳＦＥＴにおいて、半導体基板内に延在しかつセルを連続して横切る埋込層は、例えば、以下の周知文献１ないし３に記載されているように、周知技術であり、当然ながら、縦形パワーＭＯＳＦＥＴとして周知の縦形トレンチゲート形パワーＭＯＳＦＥＴにも適用できるものである。
　周知文献１．特開昭６３−１７７５６６号公報（原審の拒絶査定で提示；第１図、及び、第２頁右上欄第１８行ないし同頁左下欄第１１行の記載を参照）には、「この実施例は、裏面にドレインの電極１４を有するＮ＋＋型高濃度の半導体基板１上のＮ−型低濃度の半導体層からなるドレイン３表面に、比較的浅いＰ型のベース５とその表面のＮ＋型高濃度のソース７とソース７の間のドレイン３及びベース５の表面上にゲート酸化膜を介して形成したゲート６とからなる素子パターンを微細化した能動領域及びその周辺に形成したベース５よりも深いＰ型フィールドリング４を設け、所定の部分にソースの電極１０及び１２、ゲートの電極１１並びにチップ周辺部の電極１３を設け、更に能動領域の下のドレイン３と半導体基板１の界面に所定の厚さのドレイン抵抗低減用のＮ＋型高濃度の埋込層２を設けている。」（第２頁右上欄第１８行ないし同頁左下欄第１１行）ことが、記載されている。
　周知文献２．特開昭６３−９０１６９号公報（原審の拒絶理由通知の引用文献９；第１図、第２図、及び、特許請求の範囲の第１項、第２頁左上欄第１３行ないし同頁右上欄第７行、第２頁右上欄第１３行ないし同頁左下欄第１行の記載を参照）には、「１．低濃度ドレイン領域を有する縦形構造をした絶縁ゲート形電界効果トランジスタにおいて、その低濃度ドレイン領域の底部に、ゲート電極を通して、その低濃度ドレイン領域と同一導電形の不純物イオン打込みがなされていることを特徴とした絶縁ゲート形電界効果トランジスタ。」（特許請求の範囲の第１項）、「第１図は、ｎチヤネル形パワーＭＯＳＦＥＴの主要セル部の断面構造図である。１は、比抵抗が０．０１Ω・ｃｍのｎ形高濃度基板、２は、比抵抗が０．５Ω・ｃｍ、元の厚さが５μｍのｎ形低濃度エピタキシヤル層、３は、シート抵抗７００Ω／□、深さ１．５μｍのｐ形ベース領域、４は、シート抵抗３０Ω／□、深さ０．５μｍのｎ形高濃度ソース領域、５は、厚さ５０ｎｍのゲート酸化膜、６は、厚さ０．８μｍの多結晶シリコン膜によるゲート電極、７は、厚さ１．２μｍの安定化リンガラス膜、８は、厚さ３μｍのアルミニウム膜によるソース電極、９は厚さ２μｍの金属膜によるドレイン電極、そして１０が、高エネルギイオン打込みにより形成した平均比抵抗０．２Ω・ｃｍ、厚さ約２μｍのｎ形不純物層である。」（第２頁左上欄第１３行ないし同頁右上欄第７行）こと、「次に（ｂ）ベース領域３上の酸化膜を除去した後、高エネルギーのリンイオンビーム１１を照射した。その照射条件は、エネルギー３ＭｅＶ、打込み量１×１０１３ｃｍ−３である。この結果、６のゲート電極を通して、リンイオンが打込まれるので、１０のｎ形不純物領域の形状が、図のごとく、ゲート電極下で持ち上つた形状となる。なおイオン打込み後、酸化雰囲気中で１１００℃、３０分間の熱処理を行なつた。」（第２頁右上欄第１３行ないし同頁左下欄第１行）ことが、記載されている。
　ここで、「低濃度ドレイン領域の底部に、」「その低濃度ドレイン領域と同一導電形の不純物イオン打込み」「により形成した」「ｎ形不純物層」が、本願発明１の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。
　なお、周知文献２に記載の「低濃度ドレイン領域の底部に、」「その低濃度ドレイン領域と同一導電形の不純物イオン打込み」「により形成した」「ｎ形不純物層」は、「ゲート電極下で持ち上った形状となる」が、本願発明１では、「埋込層」の形状については、特定していないため、「セルを連続して横切る」ことについては、変わりはない。
　周知文献３．特開昭６４−８２５６７号公報（原審の拒絶理由通知の引用文献５；第１図、及び、第３頁右上欄第１７行ないし同頁左下欄第１０行の記載を参照）には、「すなわち、この第１図に示した実施例構成においても、ｎ＋形基板２１としては、この場合、一般的に約１０１９ａｔｏｍ／ｃｍ３程度のｎ形不純物、例えば、拡散速度の遅いＳｂなどがドーピングされており、このｎ＋形基板２１上には、０．０５〜０．５Ω−ｃｍ程度のリンドープのｎ形バッファ層１０を約２０μｍ程度の厚さにエピタキシャル成長させ、さらに、このｎ形バッファ層１０上に、約３０Ω−ｃｍ程度の高比抵抗をもつｎ−形エピタキシャル層２２を約２０μｍ程度の厚さに形成させ、その後、熱処理することにより、同ｎ形バッファ層１０をｎ−形エピタキシャル層２２側に浮き上がらせて浮き上り領域１１を形成させ、これらのｎ＋形基板２１とｎ−形エピタキシャル層２２間に緩るやかな不純物濃度分布を与える。」（第３頁右上欄第１７行ないし同頁左下欄第１０行）ことが、記載されている。
　ここで、「ｎ＋形基板２１」と「ｎ形バッファ層１０」とで、基板を構成すると考えると、「浮き上り領域１１」は、本願発明１の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。
　また、「ｎ＋形基板２１」が、基板を構成すると考えると、「ｎ形バッファ層１０」と「浮き上り領域１１」を併せた構成が、本願発明１の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。
　すると、刊行物１発明の「埋め込み層」に代えて、上記の周知技術を用いて、本願発明１のごとく、「前記基板内に延在しかつ前記セルを連続して横切る埋込層」を有するようになすことは、本願発明１が、物の発明であり、製造方法の発明ではないことも考慮すると、当業者が容易になし得たことと認められる。
　なお、請求人は、平成１７年１０月２４日付けの審判請求書の請求の理由の手続補正書の「（３）本願が特許されるべき理由　イ．」において、「本願発明の埋込層は、基板内に延在し、且つ、トレンチの間の領域に限定されず、ＭＯＳＦＥＴセルを連続して横切る。
　この特徴的構成は、いずれのご引用文献にも開示されていない。
　拒絶査定謄本にて新たにご引用の特開昭６３−１７７５６６号公報の図面では、埋込層２（第１実施例）は、ゲートの下方のみで伸びており、請求の範囲にも説明にも、埋込層が活性領域の下にあることが明記されている。図面から、埋込層がベース４（「フィールドリング」と称される）の下に伸びていないことは明白である。」と主張しているが、「ＭＯＳＦＥＴセル」とは、刊行物１発明の「前記トレンチで取り囲まれた領域は単一のセルであり」という記載から理解できるように、刊行物１発明では、「トレンチで取り囲まれた」「第２導電型のチャネル形成層」と「第１導電型からなるソース領域」等を有する領域のことであり、本願発明１においても、同様の領域のことである。
　すると、本願発明１の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」は、「埋込層」が、「セルを連続して横切」れば足り、「セル」以外の領域、例えば、上記の「特開昭６３−１７７５６６号公報」（上記周知文献１に対応）に記載の「Ｐ型フィールドリング４」の下に伸びているかどうかは、考慮する必要はない。
　また、本願の図１２においても、「埋込層」が、「セル」以外の領域、すなわち、「フィールド酸化物領域１２００」の下には、形成されていないものが、記載されている。
　したがって、上記の請求人の主張は、採用することができない。
　
　よって、本願の請求項１に係る発明は、刊行物１に記載された発明及び上記の周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
２．その２（本願の請求項２２に係る発明について）
　本願の請求項１４に係る発明を特定発明とすると、その請求項に記載する事項の主要部は、「前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在すること」にあると認められる。
　ところが、関連発明である、本願の請求項２２に係る発明には、「前記方法の完了時に、前記第１の導電型のイオンの前記層が、前記基板と前記エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベルまで上方に延在すること」という記載はあるものの、「埋込層」の記載がない。
　また、仮に、「埋込層」の記載があったとしても、「埋込層」が、「前記基板と前記エピタキシャル層との間の境界面を横切って延在すること」が、記載されていない。
　すると、本願の請求項２２に係る発明は、本願の請求項１４に係る発明との関連において、請求項に記載する事項の主要部が同一であるということができない。
　したがって、本願の請求項２２に係る発明は、特許法第３７条第２号に規定する要件を満たしていないのみならず、特許法第３７条各号に規定する要件を満たしていないので、本願の請求項２２に係る発明は、一の願書で特許出願をすることができるものではない。
　　
第７　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、本願の請求項２２に係る発明は、特許法第３７条に規定する要件を満たしていないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。