【事件の表示】
　特願２００３−３５８０９１「シリコン系薄膜光電変換装置の製造方法およびその方法により製造されたシリコン系薄膜光電変換装置」拒絶査定不服審判事件〔平成１７年　５月１２日出願公開、特開２００５−１２３４６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１５年１０月１７日の出願であって、平成１９年１２月２７日付けで手続補正がなされたが、平成２０年１月２４日付けで拒絶査定がなされ、これに対し、同年２月２７日に拒絶査定不服審判が請求されるとともに、同年３月２５日付けで手続補正（以下「本件補正」という。）がなされたものである。
　
２　本件補正についての補正却下の決定
（１）結論
　本件補正を却下する。
　
（２）理由
　ア　本件補正の内容
　本件補正により、特許請求の範囲の請求項１は、
「ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層との積層構造を有するシリコン系薄膜光電変換装置をプラズマＣＶＤ法により製造する方法であって、
　ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層とを同一のプラズマＣＶＤ成膜室内で順に引続いて基板上に形成する工程と、
　前記基板を成膜室から搬出する工程と、
　ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層とを形成する次工程における、カソード上および／または成膜室内のｎ型残留不純物による影響を除去する工程とを備え、
　前記ｎ型残留不純物による影響を除去する工程は、
　ｎ層をエッチング除去する工程と、
　ｉ層を、厚さ１０ｎｍ以上で、ｉ層の厚さ１／２以下の範囲でエッチング除去する工程とを備えることを特徴とするシリコン系薄膜光電変換装置の製造方法。」から、
　
「ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層との積層構造を有するシリコン系薄膜光電変換装置をプラズマＣＶＤ法により製造する方法であって、
　ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層とを同一のプラズマＣＶＤ成膜室内で順に引続いて基板上に形成する工程と、
　前記基板を成膜室から搬出する工程と、
　ｐ型半導体層と、ｉ型の微結晶シリコン系光電変換層と、ｎ型半導体層とを形成する次工程における、カソード上および／または成膜室内のｎ型残留不純物による影響を除去する工程とを備え、
　前記ｎ型残留不純物による影響を除去する工程は、
　ｎ層をエッチング除去する工程と、
　ｉ層を、厚さ１０ｎｍ以上で、ｉ層の厚さ１／２以下の範囲でエッチング除去する工程とを備え、
　
前記ｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型の微結晶シリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、前記ｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であ
　
　イ　本件補正の目的
　本件補正は、ｐ型半導体層、ｉ型の微結晶シリコン系光電変換層およびｎ型半導体層の厚さを、上記下線部のように特定の数値範囲に限定する内容を含むものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下「平成１８年改正前特許法」という。）第１７条の２第４項第２号に掲げる事項を目的とするものである。
　
　したがって、以下では、本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法１２６条第５項に規定する要件を満たすか。）否かについて検討する。
　
　ウ　独立特許要件について
（ア）本願補正発明について
　本願補正発明は、上記アに補正後の請求項１として記載したとおりのものである。
　
（イ）引用例記載の発明
　原査定の拒絶の理由に引用された特開昭５８−９２２１８号公報（以下「引用例」という。）には、図とともに次の事項が記載されている（下線は審決において付与した。）。
　
　ａ　「特許請求の範囲
１．　プラズマ気相法により反応炉内に設けられた基板上に少なくともひとつの接合を有する半導体装置を形成するに際し、前記反応炉の内壁または半導体層が形成される領域にあらかじめ真性または実質的に真性の半導体層を形成することを特徴とする半導体装置作製方法。」（１頁左下欄４行〜１１行）
　
　ｂ　「３．発明の詳細な説明
　本発明はプラズマ気相法により、再現性、特性のよい半導体装置を作製する方法に関する。
　本発明はプラズマ気相法により反応炉内に設けられた基板上にＰ型およびＮ型の半導体層を有する第１の半導体装置を形成した後、この半導体装置のＮまたはＰ型不純物が次に作られるＰまたはＮ型の半導体層中に反応装置の内壁または基板のホルダーより再放出され、これが・・・混入されてしまうことを防止するため、この各工程の間に前回作られた半導体層上に
真性または実質的に真性（以下Ｉ層という）
　さらにまたは
前回作られた半導体層のうち、反応装置の内壁、基板のホルダー等の表面に付着したものをＣＦ等の反応性気体をプラズマ化することにより除去してしまう工程を設けることを目的とする。
　かくすることにより再現性よくＲＵＮ−ＴＯ−ＲＵＮの特性バラツキを少くするとともに、その得られた特性もきわめてすぐれたものとすることができるという特徴を有する。・・・（中略）・・・
　
従来プラズマＣＶＤ法に関しては、ひとつの反応炉にてＰＩＮ接合等を有する半導体装置の作製が行なわれていた。しかしこの接合をくりかえし行なうと、全くわけのわからない劣化、バラツキに悩まされてしまい、半導体装置としての信頼性に不適当なものしかできなかつた。
　
さらに再現性特性劣化に対しては、ひとつの半導体装置の作製に対し、その最後の工程がＮまたはＰ型半導体層を作りまた次の最初の工程にＰまたはＮ型の半導体層を作ろうとした時、・・・最初の不純物例えばリンがＰ型半導体層中に混入してしまう。このためＰ型半導体層は・・・ホウ素を添加してＰ型層としてもその電気伝導度はリンの混入により再結合中心が増加するためきわめて特性が悪く、・・・」
　
　ｃ　「本発明はさらにかかる反応性気体にIII価の不純物であるＢ，Ａｌ，Ｇａ，Ｉｎを含む不純物気体例えばジボラン（Ｂ2Ｈ6）、Ｖ価の不純物を含む不純物気体例えばフオスヒン（ＰＨ3）またはアルシン（ＡｓＨ3）を漸次添加して被形成面を有する基板上に密接してＰ型層、さらにＩ型層およびＮ型層をＰＩＮの順序にて積層形成せしめ、これをくりかえし、安定して作製することを目的としている。
さらに本発明はプラズマ化する電磁エネルギーのパワーにより、アモルファス構造の半導体（ＡＳという）、５〜１００Åの大きさの微結晶性を有するセミアモルフアス（半非晶質、以下ＳＡＳという）または５〜２００Åの大きさのマイクロポリクリスタル（微多結晶、以下ＰＣという）の構造を有する半導体の如き非単結晶半導体膜を作製せんとするものである。
　
　ｄ　「さらにここにIII価またはＶ価の不純物を添加して被形成面よりＰ型、
Ｉ型（真性またはオートドーピング等を含む人為的に不純物を添加しない実質的に真性）
　
　ｅ　「第１図は本発明を用いたプラズマＣＶＤ装置の概要を示す。
・・・（中略）・・・
　また反応筒（２５）またはホルダー（２）の内壁または表面に付着した反応生成物を除去する場合は（１７）よりＣＦ4またはＣＦ4＋Ｏ2（２〜５％）を導入し、電磁エネルギを加えてフッ素ラジカルを発生させて気相エッチングをして除去した。
・・・（中略）・・・
　さらにこの
被膜形成には、ＰＩＮ接合、ＰＮ接合、ＰＩ、ＮＩ接合、ＰＩＮＰＩＮ接合等をその必要な厚さに必要な反応生成物を基板上に漸次積層して形成させた。
　
このようにして被形成面に被膜を形成させてしまつた後、反応性気体を反応筒より十分にパージした後、開閉とびら（３４）を開け、ミキサ用混合板（３５）、ジグ（３）上の基板を別室（２９）に自動引出し管により反応筒および別室をともに真空（０．０１ｔｏｒｒ以下）にして移動させた。
　
　ｆ　「第３図は本発明の半導体装置作製方法の操作手順チャートを示したものである。
　図面において’０”である（４９）は反応炉の真空引による０．０１ｔｏｒｒ以下の保持を示す。さらに”１”の（４０）は本発明による反応炉または反応筒およびホルダーに珪素または炭化珪素のコーテイングを示す。
　このコーテイングはその詳細を示すと第３図（Ｂ），（Ｃ）である。第３図（Ｂ）は真空引（４９）により０．０１ｔｏｒｒ以下にし、１０〜３０分保持した後、水素を電磁エネルギにより０〜３０分　３０〜５０Ｗの出力によりプラズマクリーニングを行ない、吸着、水分、酸素を除去した。さらにその水素を除去した後、（５１）によりヘリユームを同時に３０〜５０Ｗの出力により１０〜３０分プラズマ化し、さらに表面の水素を除去した。この水素プラズマ発生（５０）に対しては、水素中に１〜５％の濃度でＨＣｌまたはＣｌを添加して行なうと、塩素ラジカルが同時に発生し、このラジカルが石英等ホルダーの内側に存在しているナトリユームの如きアルカリ金属をすい出す効果を有する。このためバックグラウンドレベルでのナトリユーム、水分、酸素の濃度を形成された被膜中にて１０14cm-3（審決注：この数値については記載が定かでない。）以下にすることができ、きわめて重要な前処理工程であつた。
　この塩素を添加した場合、さらにこの壁面に残留吸着した塩素を除去するため（５１）の不活性気体によるスパッタリングによる除去も有効であつた。
　この後これらの系を真空引した後、珪化物気体であるシランまたは炭化珪素化物であるＴＭＢを導入し、プラズマエネルギにより分解して、０．１〜２μ代表的には０．２〜０．５μの厚さに形成させた。これらの被膜形成をさせる際、高い電磁エネルギが加わる領域すなわち不純物が再放出されやすい領域に特に厚くつきやすく、二重に好ましい結果をもたらせた。
　かかる本発明の複雑な前処理工程を行わない場合であつても、第３図（Ｃ）に示す如く真空引の後、珪素または炭化珪素を（５２）において同様に０．１〜２μ形成し、反応炉壁からの酸素、アルカリ金属の再放出を防ぐことが有効であつた。
　また
第３図（Ａ）においては半導体装置の作製のため、基板のコーテイング、系の真空引（４１）さらにＰまたはＮ型半導体の作製（４２）、Ｉ型半導体層の作製（４３）、Ｎ型半導体層の作製（４４）を行い、第１の半導体装置を作製（４８）した。この半導体装置は前記したＰＩ、ＰＩＮ、ＰＮ等の接合を少くとも１つ有するデイバイス設計仕様によつて作られなければならないことはいうまでもない。
　
さらにこの後、この系に対し、反応炉のみまたはこの反応炉とホルダーを挿入設置された反応系に対し（４６）に示すＩ型半導体層または（４２）に示す半導体層と同じ半導体層のコーテイングにより前の半導体装置作製の際用いられた工程（４４）のりれきが次のランに対して影響を与えないようにした。その詳細は第３図（Ｂ），（Ｃ），（Ｄ），（Ｅ）に示す。
　
すなわち第３図（Ｂ）は前記した前処理と同じく真空引（４９）水素プラズマ放電（５０），ヘリユームプラズマ処理（５１）、半導体装置のランの最初の工程の半導体層を形成する工程（５２）を有する。
　
またこの前の半導体装置の作製（４０）すなわち前のランでの履歴をなくすため、（Ｄ），（Ｅ）に示すプラズマエツチング工程を行つてもよい。すなわち第３図（Ｄ）
は真空引（４９）ＣＦまたはＣＦ＋Ｏ（約５％）を第１図での（１７）より導入し、２０分〜１時間プラズマエッチング（５３）を行なつた。さらに真空引をしてその後Ｃ、Ｆの残留物を除去するため水素プラズマ処理（５０）を１０〜３０分、さらにこのＩ層に０．０５〜０．５μのＩ型または次の工程の最初のランの半導体層（４２）と同様の導電型、成分の半導体層の作製を行なつた。この方法が最も徹底して再現性を保証することができた。
　
簡単な方法としては（Ｅ）に示す（４９）の真空引、プラズマエツチング（５３）残部吸着ガスの除去（５０）の工程を行なつた。
　
　ｇ　「以上の説明より明らかな如く、本発明は同一反応筒を用いて光電変換装置または発光素子のみならず、電界効果半導体装置、フオトセンサアレ−等の各種の半導体装置を作製する上にきわめて重要な製造装置および製造方法を提供したものであり・・・」（７頁左下欄１１行〜１６行）
　
　ｈ　「第４図は本発明方法を用いて作られた光電変換装置の結果である。
この場合基板として金属例えばステンレス基板または透光性基板であるガラス上にＩＴＯを・・・多重膜の電極を有する基板を用いた。この上にＰ型炭化珪素（ＳｉｘＣ1-x　０≦ｘ＜１）（例えばｘ=０．３〜０．５）を１００〜３００Åの厚さにまたこの上面に真性又は実質的に真性のＡＳまたはＳＡＳの珪素を０．４〜０．７μの厚さに、さらにこの上面にＮ型炭化珪素（ＳｉxＣ1-x　０≦ｘ＜１　例えばｘ＝０．３〜０．５）を１００〜３００Åの厚さに形成させたＰＩＮ構造を有せしめた。このＰ、Ｉ、Ｎ型半導体の仕様は第３図（Ａ）のチヤートにおける（４２），（４３），（４４），（４２）・・・に対応させた。
　さらにこの後この工程にＩＴＯを６００〜８００Åの厚さにまたはアルミニユーム金属膜を真空蒸着法で形成して光電変換装置を作つた。」（７頁左上欄４行〜右上欄１行）
　
　ｉ　上記ｂおよびｄの下線部の記載（ｂについては最初の下線部）によれば、引用例における「Ｉ型」および「Ｉ層」の「Ｉ」は、ともに「真性または実質的に真性」という意味で用いられていると解される。
　
　ｊ　第３図（Ａ）の半導体装置作製方法が、第１図のプラズマＣＶＤ装置を用いて行われること、および上記ｅ〜ｈの記載（特に下線部）を参酌すれば、第３図に記載された半導体装置作製方法に関して、引用例には次の事項が記載されているといえる。
　
　（ａ）ＰＩＮ接合を少なくとも１つ有するデイバイス設計仕様によって、基板上にＰ型半導体層の作製、Ｉ型半導体層の作製、Ｎ型半導体層の作製を同一反応炉を用いて順次行った後、反応炉に対して、前の工程の履歴が次のランに対して影響を与えないように、真性または実質的に真性であるＩ層が現れる程度まで、プラズマエッチングおよび水素プラズマ処理を行うことによって、半導体装置の再現性を保証する、プラズマＣＶＤ装置を用いた半導体装置作製方法。　
　
　（ｂ）上記（ａ）における「プラズマエッチング」や「水素プラズマ処理」を、反応炉内にＰＩＮ接合が形成された基板を残したまま行うと、基板上に形成されたＰＩＮ接合が除去されてしまうため、これらの工程は、「基板を別室に移動させ」る工程（上記ｅの下線部参照。）の後に行われるものであること。
　
　上記ａ〜ｊを総合すれば、引用例には次の発明（以下「引用発明」という。）が記載されていると認められる。
　
「従来プラズマＣＶＤ法に関しては、ひとつの反応炉にてＰＩＮ接合等を有する半導体装置の作製が行なわれていたが、この接合をくりかえし行うと、再現性特性劣化に対しては、ひとつの半導体装置の作製に対し、その最後の工程がＮまたはＰ型半導体層を作りまた次の最初の工程にＰまたはＮ型の半導体層を作ろうとした時、最初の不純物例えばリンがＰ型半導体層中に混入してしまうため、Ｐ型半導体層はホウ素を添加してＰ型層としてもその電気伝導度はリンの混入により再結合中心が増加するためきわめて特性が悪いものしか得られなかったところ、
　前回作られた半導体層のうち、反応装置の内壁、基板のホルダー等の表面に付着したものをＣＦ等の反応性気体をプラズマ化することにより除去してしまう工程を設けることを目的とするプラズマＣＶＤ装置を用いた半導体装置作製方法であって、
　前記半導体装置作製方法は、ＰＩＮ接合を少なくとも１つ有するデイバイス設計仕様によって、基板上にＰ型半導体層の作製、Ｉ型半導体層の作製、Ｎ型半導体層の作製を同一反応炉を用いて順次行った後、基板を別室に移動し、さらにこの後、前記反応炉に対して、前の工程の履歴が次のランに対して影響を与えないように、真性または実質的に真性であるＩ層が現れる程度まで、ＣＦを導入してなるプラズマエッチングおよび水素プラズマ処理を行うことによって、半導体装置の再現性を保証するものであり、
　本方法を用いて作られる前記半導体装置は、Ｐ型炭化珪素は１００〜３００Åの厚さに、真性または実質的に真性のＳＡＳの珪素は０．４〜０．７μの厚さに、Ｎ型炭化珪素は１００〜３００Åの厚さに形成させたＰＩＮ構造を有する光電変換装置である、半導体装置作製方法。」
　
（ウ）対比
　そこで、本願補正発明と引用発明とを以下に対比する。
　
　ａ　引用発明の「Ｐ型半導体層」、「Ｎ型半導体層」、「光電変換装置」および「『プラズマＣＶＤ装置』の『反応炉』」は、それぞれ本願補正発明の「ｐ型半導体層」、「ｎ型半導体層」、「光電変換装置」および「プラズマＣＶＤ成膜室」に相当する。
　
　ｂ　引用発明の「Ｐ型炭化珪素」、「真性または実質的に真性のＳＡＳの珪素」および「Ｎ型炭化珪素」は、それぞれ引用発明の「Ｐ型半導体層」、「Ｉ型半導体層」及び「Ｎ型半導体層」の一例であることは当業者に自明であるところ、各層の厚さは順に１００〜３００Å、０．４〜０．７μ、１００〜３００Åであるから、上記ａを踏まえると、光電変換装置の各層の構成に関し、引用発明と、本願補正発明とは、「ｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型のシリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、ｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下である」点で一致している。
　
　ｃ　引用発明の「Ｉ型半導体層」は、「ＰＩＮ構造を有する光電変換装置」の一部を構成し、「真性または実質的に真性のＳＡＳの珪素」からなるものであるから、本願補正発明の「ｉ型の微結晶シリコン系光電変換層」とは、「ｉ型のシリコン系光電変換層」である点で一致する。
　
　ｄ　引用発明の「Ｉ層」と本願補正発明の「ｉ層」について
　（ａ）引用発明の「Ｉ層」は、「真性または実質的に真性」であり（上記（イ）ｉ）、「基板上にＰ型半導体層の作製、Ｉ型半導体層の作製、Ｎ型半導体層の作製を同一反応炉を用いて順次行った後」に「反応炉に対して、前の工程の履歴が次のランに対して影響を与えないように、プラズマエツチングおよび水素プラズマ処理を行うこと」によって現れる層である。
　（ｂ）一方、本願明細書の「成膜室内に堆積しているｎ層をエッチング除去した後、ｉ層を・・・エッチング除去する」（段落【００１６】）との記載によれば、本願補正発明の「ｉ層」は、成膜室内に堆積したノンドープの層であり、ｎ型残留不純物の影響を完全に除去するために除去される層である。
　（ｃ）したがって、引用発明の「Ｉ層」は、本願補正発明の「ｉ層」に相当するといえる。
　
　ｅ　上記ａ、ｃ、および本願明細書の「本発明のシリコン系薄膜光電変換装置の典型的な例を示す。・・・しかし、ｐ型半導体層についてのこれらの条件は限定的なものではなく、・・・非晶質および微結晶のシリコンカーバイド・・・などの合金材料からなる層を用いてもよい。
・・・中略・・・
しかし、ｎ型半導体層に関するこれらの条件は、限定的なものではなく、微結晶のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料の層も用いることができる。・・・」（【００２４】〜【００２７】参照。）との記載から、引用発明の「『Ｐ型炭化珪素』および『Ｎ型炭化珪素』が形成された『ＰＩＮ構造を有する光電変換装置』」は、本願補正発明の「シリコン系薄膜光電変換装置」と、「ｐ型半導体層と、ｉ型のシリコン系光電変換層と、ｎ型半導体層との積層構造を有するシリコン系薄膜光電変換装置」である点で一致する。
　また、引用発明の「半導体装置作製方法」においても、プラズマＣＶＤ法が用いられるのであるから、引用発明は、本願補正発明の「シリコン系薄膜光電変換装置をプラズマＣＶＤ法により製造する方法」ないし「シリコン系薄膜光電変換装置の製造方法」との事項を備えていることは明らかである。
　
　ｆ　引用発明の製造方法において、「リン」は「Ｐ型半導体層中に混入してしまうため」Ｐ型半導体層の特性を悪くするものであり、これを防止するために、「反応炉に対して、前の工程の履歴が次のランに対して影響を与えないように、真性または実質的に真性であるＩ層が現れる程度まで、ＣＦを導入してプラズマエッチングおよび水素プラズマ処理を行」うことによって、「反応装置の内壁、基板のホルダー等の表面に付着したものを」除去し、結果として、「リンがＰ型半導体層中に混入してしまうため、Ｐ型半導体層はホウ素を添加してＰ型層としてもその電気伝導度はリンの混入により再結合中心が増加するためきわめて特性が悪いものしか得られなかった」という課題を解決しているのであるから、
　（ａ）引用発明の「リン」は、本願補正発明の「カソード上および／または成膜室内のｎ型残留不純物」と「成膜室内のｎ型残留不純物」である点で一致し、さらに、
　（ｂ）引用発明は、本願補正発明と、「『ｐ型半導体層と、ｉ型のシリコン系光電変換層と、ｎ型半導体層とを形成する次工程における、成膜室内のｎ型残留不純物による影響を除去する工程とを備え、前記ｎ型残留不純物による影響を除去する工程は、ｎ層をエッチング除去する工程』を備え、前記ｎ層を除去したことによって、その下のｉ層が現れた状態となる」点において一致するといえる。
　
　ｇ　引用発明の半導体装置作製方法は、（ａ）「基板上にＰ型半導体層の作製、Ｉ型半導体層の作製、Ｎ型半導体層の作製を同一反応炉を用いて順次行」う工程、（ｂ）「基板を別室に移動」する工程を備えていることから、上記ｃを踏まえれば、引用発明は、本願補正発明の「『ｐ型半導体層』と、ｉ型のシリコン系光電変換層と、『ｎ型半導体層とを同一のプラズマＣＶＤ成膜室内で順に引続いて基板上に形成する工程と、前記基板を成膜室から搬出する工程』」を備えているといえる。
　
　上記ａ〜ｇによれば、両者は、
「ｐ型半導体層と、ｉ型のシリコン系光電変換層と、ｎ型半導体層との積層構造を有するシリコン系薄膜光電変換装置をプラズマＣＶＤ法により製造する方法であって、
　ｐ型半導体層と、ｉ型のシリコン系光電変換層と、ｎ型半導体層とを同一のプラズマＣＶＤ成膜室内で順に引続いて基板上に形成する工程と、
　前記基板を成膜室から搬出する工程と、
　ｐ型半導体層と、ｉ型のシリコン系光電変換層と、ｎ型半導体層とを形成する次工程における、成膜室内のｎ型残留不純物による影響を除去する工程とを備え、
　前記ｎ型残留不純物による影響を除去する工程は、ｎ層をエッチング除去する工程を備え、前記ｎ層を除去したことによって、その下のｉ層が現れた状態となるものであり、
　本方法を用いて作られる前記半導体装置は、ｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型のシリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、ｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下である、シリコン系薄膜光電変換装置の製造方法。」である点で一致し、次の点で相違する。
　
[相違点１］
　ｉ型のシリコン系光電変換層が、本願補正発明では「微結晶」からなるのに対して、引用発明では、「ＳＡＳ（セミアモルファス）」からなる点。
　
[相違点２］
　ｎ層のエッチング除去について、本願補正発明では「ｉ層を、厚さ１０ｎｍ以上で、ｉ層の厚さ１／２以下の範囲で」行うのに対して、引用発明では、ｉ層が現れた状態までエッチング除去するものの、ｉ層を具体的にどの程度エッチング除去するのかが不明である点。
　
（エ）判断
[相違点１について]
　引用例には、光電変換装置におけるＰＩＮ構造の作製にあたり、「プラズマ化する電磁エネルギーのパワーにより、アモルファス構造の半導体（ＡＳという）、５〜１００Åの大きさの微結晶性を有するセミアモルフアス（半非晶質、以下ＳＡＳという）または５〜２００Åの大きさのマイクロポリクリスタル（微多結晶、以下ＰＣという）の構造を有する非単結晶半導体膜を作製」するとの記載（上記（イ）ｃ）があり、これによれば「ｉ型のシリコン系光電変換層」の膜質を、本願補正発明のように「微結晶」となすことは当業者が容易になし得ることである。
　
[相違点２について]
　引用例には、反応炉の内壁または半導体層が形成される領域にあらかじめ真性または実質的に真性の半導体層を形成する（コーティングする）ことによって、残留不純物による影響を除去するとの技術思想が開示されているところ（上記（イ）ａ〜ｂ）、ｉ層のうち、ｎ層と隣接する領域およびｐ層と隣接する領域が、それぞれｎ型およびｐ型の不純物を少なからず含んでいることは当業者に自明であるから、ｎ型およびｐ型の残留不純物による影響を十分に除去するために、相違点２のような範囲で、ｉ層をエッチング除去するように構成することは、当業者が容易になし得ることである。
　
　そして、本願補正発明の奏する効果についてみても、引用例の記載事項から当業者が予測できる範囲を超えるほどの格別顕著なものとは認められない。
　
　よって、本願補正発明は、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許出願の際独立して特許を受けることができないものである。
　
（オ）むすび
　以上のとおり、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　本願発明について
（１）本願発明
　本件補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成１９年１２月２７日付けの手続補正により補正された請求項１、すなわち、上記２（２）において補正前の請求項１として記載したとおりのものである。
　
（２）引用例
　原査定の拒絶の理由で引用された引用例およびその記載事項は、上記２（２）ウ（イ）に記載したとおりである。
　
（３）対比・判断
　本願発明は、本願補正発明の「前記ｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型の微結晶シリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、前記ｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下である」との構成を削除したものである。
　そうすると、本願発明の構成要件を全て含み、さらに上記構成を付したものに相当する本願補正発明が、上記２（２）ウに記載したとおり、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。