(57)【特許請求の範囲】
【請求項１】
一方の電源端と誘導性負荷の一端との間に配設されて前記電源から前記誘導性負荷への通電電流を断続する駆動素子と、他方の電源端及び前記誘導性負荷の他端と前記誘導性負荷の一端との間に配設されて前記誘導性負荷の還流電流を断続する還流素子と、入力信号に基づいて前記駆動素子を開閉する第１の駆動回路とを備える誘導性負荷駆動装置において、
ＭＯＳＦＥＴからなる前記還流素子を前記駆動素子の導通中は遮断し、前記駆動素子の遮断とともに導通させる第２の駆動回路と、
前記誘導性負荷が還流状態でないことを検出した場合に前記還流素子の導通を強制遮断する保護回路とを備えることを特徴とする誘導性負荷駆動装置。
【請求項２】
請求項１記載の誘導性負荷駆動装置において、
前記電源を構成するバッテリの電圧を検出するバッテリ電圧検出回路と、前記バッテリ電圧を昇圧して前記第１の駆動回路に給電する昇圧回路とを備え、前記駆動素子及び還流素子はＮチャンネルＭＯＳＦＥＴからなり、前記第１の駆動回路は、前記バッテリの電圧に応じて前記駆動素子を断続することにより、前記誘導性負荷をなす車両用発電機の励磁コイルの通電電流を制御して前記バッテリ電圧を所定範囲に調整することを特徴とする誘導性負荷駆動装置。
【請求項３】
請求項１又は２記載の誘導性負荷駆動装置において、
前記駆動素子及び還流素子は、ソース領域及びドレイン領域が同一のチップの同一表面に形成される一対のＭＯＳＦＥＴからなることを特徴とする誘導性負荷駆動装置。
【請求項４】
請求項２及び３記載の誘導性負荷駆動装置において、
前記バッテリ電圧検出回路は、前記両素子と同一のチップに集積されることを特徴とする誘導性負荷駆動装置。
【請求項５】
請求項３記載の誘導性負荷駆動装置において、
前記還流素子及び駆動素子は同一の半導体チップに集積されて所定デューティ比で交互断続され、前記駆動素子の有効チップ面積は前記駆動素子及び還流素子の合計有効チップ面積の０．６５〜０．８５倍に設定されることを特徴とする誘導性負荷駆動装置。
【請求項６】
請求項１乃至４記載の誘導性負荷駆動装置において、
前記還流素子は前記駆動素子と別個に配設され、前記駆動素子のオン抵抗の１〜３倍以下のオン抵抗を有することを特徴とする誘導性負荷駆動装置。
【請求項７】
請求項１乃至６記載の誘導性負荷駆動装置において、
前記第２の駆動回路は、前記還流素子を前記駆動素子に対して逆動作させることを特徴とする誘導性負荷駆動装置。
【請求項８】
請求項１乃至７記載の誘導性負荷駆動装置において、
前記保護回路は、検出した前記誘導性負荷の電圧に基づいて前記還流状態の有無を検出することを特徴とする誘導性負荷駆動装置。
【請求項９】
請求項１乃至８記載の誘導性負荷駆動装置において、
前記保護回路は、検出した前記誘導性負荷の電流に基づいて前記還流状態の有無を検出することを特徴とする誘導性負荷駆動装置。
【請求項１０】
請求項９記載の誘導性負荷駆動装置において、
前記保護回路は、前記還流素子をなす前記ＭＯＳＦＥＴと同一のチップに形成されるとともに前記還流素子の電流に対応する小電流が通電される電流検出用ＭＯＳＦＥＴと、前記電流検出用ＭＯＳＦＥＴの電流を検出する副電流検出手段とを備え、前記副電流検出手段の出力結果に基づいて前記還流状態の有無を検出することを特徴とする誘導性負荷駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コイルなどの誘導性負荷を断続制御する負荷駆動装置に関する。
【０００２】
【従来の技術】
従来の車両用発電機の制御装置では、車両用発電機の励磁コイルをバッテリ電圧に基づいて断続制御（デューティ制御）することにより励磁電流を調節して発電電流を制御し、これによりバッテリ電圧を所定範囲に制御している。
この励磁コイルは大きなインダクタンスをもつ誘導性負荷であるので、励磁電流遮断時にコイルに還流電流を供給するために、大容量のフライホィールダイオード（還流ダイオード）からなる還流素子を励磁コイルに並列接続するのが通常である（特開昭６３ー２７７４３３号、特開平４ー９６６９６号参照）。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記したフライホィールダイオードは、ｐｎ接合の順方向電圧降下による損失、発熱が大きいので電流密度低下のために大電流容量の素子を採用するという欠点がある。また、ｐｎ接合近傍へのキャリアの蓄積を解消するために励磁コイルへの通電初期にキャリア再結合のために過剰電流が付加されるので、その分、スイッチングノイズが増加したり、高速断続制御に対する応答性が低下するという問題もあった。特に、これらの問題は、エンジン近傍という過酷な熱環境下で用いられる車両用交流発電機の励磁コイルに並列接続されるフライホィールダイオードにおいて改善が要望されていた。
【０００４】
そこで、本発明者らは、還流素子として駆動素子と相補動作すなわち互いに逆の動作を行うＭＯＳＦＥＴを採用し、このＭＯＳＦＥＴの導通により励磁コイルへ還流電流を流せば、上記問題を解消でき、優れた車両用発電機の励磁コイル用の還流素子を実現できることを考えた。
しかしながら、このようなＭＯＳＦＥＴによるフライホィールダイオードの置換は次の新たな問題を生じさせることがわかった。
【０００５】
例えば上記した車両用発電機で説明すると、誘導性負荷をなす励磁コイルに外部から一時的に強制的に通電を行って発電乃至その性能を調べる発電試験を行う場合があり、その他の各種誘導性負荷でもこの種の通電試験を随時乃至所定タイミングで実施して品質向上を図ることが行われている。
そこで、上記した駆動素子に対して相補動作する還流素子をこのような車両用発電機に適用する場合、発電試験のために外部から励磁コイルに強制通電すると、励磁コイルは還流素子であるＭＯＳＦＥＴにより短絡された状態となっているので、この還流素子であるＭＯＳＦＥＴに大電流が流れ、その寿命の短縮が懸念される。
【０００６】
本発明は上記問題点に鑑みなされたものであり、還流素子の小型化、ノイズ低減、応答性の向上を図るとともにその性能を低下させることなく外部からの誘導性負荷への随時の通電テストを実現した負荷駆動装置を提供することを、その目的としている。
【０００７】
【課題を解決するための手段】
請求項１記載の構成によれば、駆動素子は第１の駆動回路に制御されて誘導性負荷への給電電流を断続する。ＭＯＳＦＥＴからなる還流素子は第２の駆動回路に制御されて誘導性負荷に還流電流を供給する。
本構成では特に、還流素子を、駆動素子の導通中は遮断し、駆動素子の遮断とともに導通させ、更に保護回路により誘導性負荷が還流状態でない場合に強制遮断する。なお、ここでいう誘導性負荷の還流状態とは誘導性負荷に還流電流（すなわち、駆動素子の遮断により生じる誘導性負荷に蓄積された電磁エネルギの放散に伴う電流）が流れているか又は流れ得る状態を意味するものとし、上記保護回路がこの誘導性負荷の還流状態を検出するものとする。
【０００８】
本構成によれば、還流素子として接合の順方向電圧降下を生じないＭＯＳＦＥＴを採用しているので、その発熱を軽減して還流素子の小型化及び放熱構造の簡素化を実現できる。
また本構成によれば従来のフライホィールダイオードにおけるそのｐｎ接合近傍へのキャリアの蓄積を解消できるので、回復電流によるスパイクノイズの発生やそれによる応答性の低下を防止できる。この点について更に詳しく説明すると、上記キャリヤ蓄積のためにフライホィールダイオードの遮断状態への遷移が遅延するということは、駆動素子から給電される電流の一部がフライホィールダイオードに流れて、誘導性負荷への電流が減少するということであり、その分、誘導性負荷の磁束変化が生じてその両端にそれに応じたスパイクノイズが発生する。この問題は、キャリヤ蓄積を生じない本構成により解決される。
【０００９】
また本構成によれば誘導性負荷が還流状態でない場合を検出してその場合には還流素子を強制遮断するので、例えば誘導性負荷の通電試験のように外部から誘導性負荷へ通電する場合でも自動的にそれを検出して還流素子を遮断することができ、このような試験電流が還流素子であるＭＯＳＦＥＴに流れてその性能低下を招くことがない。
【００１０】
また本構成によれば以下に説明するショート電流を遮断できる効果も生じる。詳しく説明すれば、従来のように駆動素子と還流素子とを単純に逆動作（相補動作）させる場合、両素子の動作状態の変化期間であるところの互いにオーバーラップする遷移状態期間において、両素子はそれぞれ半導通状態となり、特にこれら素子を構成するＭＯＳＦＥＴが大型となってそのゲート容量が増大するとこの両素子半導通オーバーラップ期間が長くなる。その結果、両素子を通じてショート電流が流れ、素子性能の劣化、電力の損失などを招く。この問題に対して本構成では、保護回路が誘導性負荷が還流状態でないことを検出した場合に還流素子の導通を強制遮断するので、このようなショート電流を防止することができる。
【００１１】
更に本構成によれば、上記接合の順方向電圧降下による電力損失分だけ従来のフライホィールダイオードよりも還流エネルギ損失、すなわち還流時における誘導性負荷に蓄積された電磁エネルギの消耗を低減でき、その結果として還流電流の減衰及びそれに基づくこの誘導性負荷の磁束減少率が低下する。その結果、この誘導性負荷をＰＣＭ（パルス幅振幅変調）制御すなわちデューティ比制御を行う場合、誘導性負荷の磁束変動率を低減でき、それによる悪影響、例えば発電機の発電電圧の変動などを低減することができる。
【００１２】
請求項２記載の構成によれば、請求項１記載の誘導性負荷駆動装置を、駆動素子をＮチャンネルＭＯＳＦＥＴからなるハイサイド素子とし、還流素子をＮチャンネルＭＯＳＦＥＴからなるローサイド素子とする車両用発電機の励磁コイルの電流制御に適用する。したがって、駆動素子のゲート電圧はバッテリ電圧を昇圧して形成される。本構成によれば、請求項１の作用効果に加えて以下の作用効果を奏することができる。
【００１３】
まず、本構成では、還流素子として低抵抗かつ安価なＮチャンネルＭＯＳＦＥＴを採用している。ところが、このＮチャンネルＭＯＳＦＥＴを還流素子として配設する場合、以下の問題が生じる。すなわち、そのＰウエル領域は電流バイパスを防止するために、低電位側のＮ型主電極と短絡して低電位側の電源線（いわゆるアース）から給電する必要がある。しかし、通常の電力用ＮチャンネルＭＯＳＦＥＴは、そのゲート電極直下のチャンネル領域とドレイン領域との間に低不純物濃度のＮ型ドレイン耐圧層を有する。
【００１４】
ゲート電極直下のＰウエル領域への給電（電位付与）は、Ｎ型ドレイン領域又はＮ型ソース領域とこのＰウエル領域とを短絡してなされるのが通常であり、このため、ＮチャンネルＭＯＳＦＥＴのＰウエル領域とこれらＮ型ドレイン領域又はＮ型ソース領域との間の一対の寄生接合ダイオードは短絡される。上述したように、Ｎ型ドレイン耐圧層はＭＯＳＦＥＴ遮断時の逆電圧に耐える必要があり、それを短絡することはできない。したがって、このＮチャンネルＭＯＳＦＥＴをローサイド素子として用いる場合、このＮ型ドレイン耐圧層をもつ側のＮ型主電極すなわちこの場合にはＮ型ドレイン電極がハイサイド端子とされ、他方のＮ型主電極すなわちこの場合にはＮ型ソース電極がローサイド端子とされる。
【００１５】
上記構造のＮチャンネルＭＯＳＦＥＴをローサイド側の還流素子として用いる場合の問題を以下に説明する。
このＮチャンネルＭＯＳＦＥＴに還流電流を流す場合、還流電流は、通常とは逆にアース線側からハイサイド側へ流れ、高抵抗率のＮ型ドレイン耐圧層をもつ側のＮ型主電極（上記Ｎ型ドレイン電極）がソース領域すなわちキャリア（電子）注入端となる。このために、このＮチャンネルＭＯＳＦＥＴのＮ型ソース領域とゲート電極直下のチャンネル領域のキャリヤ注入端との間に介在するＮ型ドレイン耐圧層での抵抗電圧降下が大きくなり、その結果、このＭＯＳＦＥＴのオン抵抗を規定するその真のゲートと電荷注入側主電極との間のゲート電圧Ｖｇｓ（ゲート電極電位と上記キャリヤ注入端の電位との間の電位差）は、上記高抵抗率のＮ型ドレイン耐圧層で生じる抵抗電圧降下により大きく低下してしまい、その分、このＭＯＳＦＥＴのオン抵抗が大きく増大してしまう。
【００１６】
このＮチャンネルＭＯＳＦＥＴを還流素子として用いる場合に生じる上記オン抵抗増大問題は、還流電流が通常のバッテリ電源からの給電電流と逆方向にＭＯＳＦＥＴのチャンネルを流れるために生じるためであり、このＮチャンネルＭＯＳＦＥＴからなる還流素子をハイサイド素子として用いる場合及びローサイド素子として用いる場合のいずれの場合においても発生してしまう。
【００１７】
そこで本構成では、還流素子をローサイド側に配設することにより、換言すればローサイド素子として駆動することにより上記Ｎ型ドレイン耐圧層によるオン抵抗の増大問題を解消した。更に詳しく説明すると、本構成ではＮチャンネルＭＯＳＦＥＴからなる還流素子をローサイド素子としたのでそのゲート電極にバッテリ電圧又は上記昇圧された電圧を印加することができる。したがって、上記還流素子をハイサイド素子として使用する場合に比較して、そのチャンネル抵抗を規定するゲート電圧Ｖｇｓを格段に高くすることができ、その結果、還流素子をハイサイド素子とする場合に比べて格段にそのチャンネル抵抗を減少でき、これにより上記オン抵抗増大問題を補償して還流素子をなすＮチャンネルＭＯＳＦＥＴの小型化を図ることができる。なお、還流素子をなすＮチャンネルＭＯＳＦＥＴをハイサイド素子として用いる場合、その還流状態時におけるその電荷注入電極（ここでいうＮ型ドレイン電極）には高位電源電圧が印加されるために、上記ゲート／ソース間電圧Ｖｇｓはどうしても小さくなってしまう。
【００１８】
更に本構成によれば、励磁コイルがローサイド側となるので、励磁コイル及びそれへの配線回路が非通電状態で低電位（接地電位）となるので、リーク防止などの点で有利となるという長所も発生する。
請求項３記載の構成によれば、駆動素子及び還流素子が同一のチップに集積されるので両者の電気特性のばらつきを低減でき、これにより一方の素子の遮断と他方の素子の導通との切り換えタイミングのばらつきを低減でき、それにより両素子の遷移動作期間がオーバーラップするのを一層抑止することができる。また、配線などの実装設計を容易かつ簡素とすることができる。
【００１９】
請求項４記載の構成によれば、請求項２及び３記載の構成において更に、バッテリ電圧検出回路もこれら両素子と同一のチップに集積されるので、配線構成の更なる簡素化、及び、それによる信頼性向上を実現することができる。
請求項５記載の構成によれば、請求項３記載の構成において更に、還流素子及び駆動素子は同一の半導体チップに集積されて所定デューティ比で交互断続され、駆動素子の有効チップ面積は駆動素子及び還流素子の合計有効チップ面積の０．６５〜０．８５倍に設定される。このようにすれば、チップの発熱を低減することができる。
【００２０】
つまり、駆動素子と還流素子とを同一チップに集積させる場合には、全体としてのチップ面積は歩留りの点から所定値以下とされる。いま、還流素子の素子面積割合を増大し、そのオン抵抗Ｒ２を減少すると、還流素子の電力消費Ｐ２は減るものの、駆動素子に分配される素子面積が減少して駆動素子のオン抵抗が増大し、その発熱が増大して合計発熱量すなわち全体としての発熱が増大してしまう。逆に、還流素子の素子面積割合を減少し、そのオン抵抗を増大すると、還流素子の損失増大により、合計発熱量すなわち全体としての発熱が増大してしまう。本構成によれば、上記範囲設定により、全体として発熱が少ないチップを得ることができる。
【００２１】
請求項７記載の構成によれば、還流素子と駆動素子とを逆動作させるので、その制御が容易となる。
請求項６記載の構成によれば、還流素子のオン抵抗を、別個に配設される駆動素子のそれの１〜３倍の範囲とする。１倍未満では還流素子の素子面積が増大してコストが上昇してしまい、またそのゲート容量も増大してそれを駆動する前段の駆動回路が大型となってしまう。一方、３倍を超えると還流素子の発熱が増大して還流素子の信頼性が低下してしまい、その冷却のために特別の構造を考慮する必要性が増大する。
【００２２】
請求項８記載の構成によれば、検出した誘導性負荷の電圧例えばその一端の電位やその電圧降下などに基づいて還流状態の有無を検出するので、還流状態の簡単、確実な検出が可能となる。
請求項９記載の構成によれば、還流電流を検出して還流状態の有無を検出するので、還流状態の簡単、確実な検出が可能となる。
【００２３】
請求項１０記載の構成によれば、還流素子をなすＭＯＳＦＥＴと同一のチップに還流電流に対応する小電流を検出する電流検出用のＭＯＳＦＥＴを設け、この電流検出用のＭＯＳＦＥＴの電流を検出して還流状態の有無を検出するので、還流電流が流れる還流素子に電流検出用の抵抗素子を直列接続しなくてもよく、その損失を回避することができる。その結果、例えば誘導性負荷をデューティ比制御する場合には還流電流の減少による誘導性負荷の状態変化を抑止することができる。
【００２４】
【発明の実施の形態】
本発明を車両用発電機の制御装置に適用した好適な態様を以下の実施例に基づいて説明する。
【００２５】
【実施例１】
（回路構成）
車両用電気負荷及び車両用のバッテリ２は車両用交流発電機３から給電されており、制御装置４は発電機３を制御している。制御装置４は、バッテリ電圧検出回路５、第１の駆動回路６、第２の駆動回路７、保護回路８、駆動素子９及び還流素子１０からなる。
【００２６】
発電機３は三相交流発電機であって、その三相電機子巻線３０から出力される三相発電電圧は三相全波整流器３１で整流されて車両用電気負荷１及びバッテリ２に給電されている。発電機３の励磁コイル３２の高位端は、駆動素子９を通じてバッテリ電圧を印加され、還流素子１０を通じて接地されている。励磁コイル３２の低位端は接地されている。
【００２７】
以下、本実施例の特徴をなす制御装置４を構成するバッテリ電圧検出回路５、第１の駆動回路６、第２の駆動回路７、保護回路８、駆動素子９及び還流素子１０について更に詳細に説明する。
バッテリ電圧検出回路５は、イグニッションスイッチＩＧを通じてバッテリ電圧を印加される定電圧回路５０と、直列に接続された一対の抵抗５１、５２からなる分圧回路と、コンパレータ５３とからなり、この分圧回路はバッテリ電圧の分圧Ｖｂをコンパレータ５３に出力し、定電圧回路５０は一定の基準電圧Ｖｒｅｆをコンパレータ５３に出力し、コンパレータ５３は入力される両電圧の比較結果である発電制御信号Ｖｃを両駆動回路６、７に出力する。
【００２８】
第１の駆動回路６は、トランジスタ６００〜６０３、６０５、６１２、６２１、６２３、抵抗６０４、６０６、６０７、６１３、６２０、６２２、６２４、ダイオード６１０、コンデンサ６１１、クロック発振器６１４からなり、コンパレータ５３の出力電圧すなわち発電信号Ｖｃに基づいて駆動素子９に制御信号Ｖ１を出力する。
【００２９】
第２の駆動回路７は、トランジスタ７０２、抵抗７００、７０１、７０３からなり、コンパレータ５３の出力電圧すなわち発電信号Ｖｃに基づいて還流素子１０に制御信号Ｖ２を出力する。
保護回路８は、トランジスタ８０４、抵抗８００、８０５、ダイオード８０１〜８０３からなり、励磁コイル３２の高位端電位Ｖｘに基づいて還流素子１０の制御信号Ｖ２を変調している。
【００３０】
駆動素子９及び還流素子１０はそれぞれ、ＮチャンネルＭＯＳＦＥＴからなり、駆動素子９のＰウエル領域は励磁コイル３２側のＮ型主電極９１に接続され、還流素子１０のＰウエル領域は接地側のＮ型主電極１０１に接続されている。
以下、この装置の動作を詳細する。
（バッテリ電圧検出回路５の動作）
コンパレータ５３から出力される上記発電制御信号Ｖｃは、バッテリ電圧の分圧Ｖｂが基準電圧Ｖｒｅｆより低い場合にハイレベル（単にＶＨともいう）となり、バッテリ電圧の分圧Ｖｂが基準電圧Ｖｒｅｆより高い場合にローレベル（以下、ＶＬともいう）となる。
（第１の駆動回路６の動作）
まず、発電制御信号Ｖｃがハイレベルの場合を説明する。
【００３１】
ハイレベルである発電制御信号Ｖｃは、ベース電流制限抵抗６０６を通じてトランジスタ６０５をオンし、これによりトランジスタ６０３、トランジスタ６００〜６０２がオンする。クロック発振器６１４は一定周波数で発振しており、クロック発振器６１４がベース電流制限抵抗６１３を通じてハイレベルを出力すると、トランジスタ６１２がオンされてコンデンサ６１１の低位側電極は接地され、その結果、コンデンサ６１１の高位側電極はトランジスタ６０２を通じて充電されて高電位となる。次に、クロック発振器６１４がローレベルを出力すると、トランジスタ６１２がオフされてコンデンサ６１１の低位側電極はトランジスタ６０１を通じて充電され、その結果、コンデンサ６１１の高位側電極は自己の蓄電電位だけバッテリ電圧より高いブースト電圧となり、このブースト電圧がダイオード６１０を通じて駆動素子９のゲ−ト電極に印加され、駆動素子９がオンされる。なお、ハイレベルである発電制御信号Ｖｃはベース電流制限抵抗６２２を通じてトランジスタ６２１をオンし、これによりトランジスタ６２３はオフされている。すなわち、トランジスタ６０１、６０２、６１２、ダイオード６１０、コンデンサ６１１、クロック発振器６１４はチャージポンプ（昇圧回路）を構成している。
【００３２】
次に、発電制御信号Ｖｃがローレベルの場合を説明する。
ローレベルである発電制御信号Ｖｃは、トランジスタ６０５をオフし、これによりトランジスタ６０３、トランジスタ６００〜６０２がオフする。その結果、クロック発振器６１４の発振にもかかわらず、トランジスタ６０２のオフにより上記チャージポンプ作用が停止されるので駆動素子９のゲ−ト電極に高電圧が印加されることがない。一方、ローレベルである発電制御信号Ｖｃはトランジスタ６２１をオフし、これによりトランジスタ６２３はバッテリ２からコレクタ抵抗６２０を通じてベースに給電されてオンする。その結果、トランジスタ６２３は抵抗６２４を通じて駆動素子９のゲ−ト電極の電荷を放電し、駆動素子９は遮断される。
【００３３】
すなわち、第１の駆動回路６はバッテリ電圧が基準以下の場合にだけ、駆動素子９を導通させ、これにより、駆動素子９を通じて励磁コイル３２に励磁電流を給電し、この励磁電流に見合った界磁束が生じて電機子巻線３０に発電電圧が生じ、それに見合った発電電流が電機子巻線３０から三相全波整流器３１を通じてバッテリ２に給電される。
（第２の駆動回路７の動作）
まず、発電制御信号Ｖｃがローレベルとなる場合を説明する。
【００３４】
ローレベルである発電制御信号Ｖｃは、ベース電流制限抵抗７０３を通じてトランジスタ７０２をオフし、これにより還流素子１０のゲ−ト電極はコレクタ抵抗７００及び遅延抵抗７０１を通じてバッテリ２から充電され、その結果、還流素子１０は、発電制御信号Ｖｃがローレベルとなった時点から、コレクタ抵抗７００及び遅延抵抗７０１の合計抵抗値と還流素子１０のゲート容量とで主に設定される所定遅延時間後、導通される。
【００３５】
次に、発電制御信号Ｖｃがハイレベルとなる場合を説明する。
ハイレベルである発電制御信号Ｖｃは、ベース電流制限抵抗７０３を通じてトランジスタ７０２をオンし、これにより還流素子１０のゲ−ト電極は遅延抵抗７０１を通じて放電され、還流素子１０は、遅延抵抗７０１の抵抗値と還流素子１０のゲート容量とで主に設定される所定遅延時間後、遮断される。
【００３６】
すなわち、第２の駆動回路７は、バッテリ電圧が基準以下となるとそれより所定時間遅れて還流素子１０を遮断し、またバッテリ電圧が基準以上となるとそれより所定時間遅れて還流素子１０を導通させる。還流素子１０が導通し、励磁コイル３２の高位端の電位が接地電位以下となると、接地線から還流素子１０のチャンネル及び寄生ダイオードを通じて還流電流が励磁コイル３２の高位端（駆動素子９側の端子）に還流される。
【００３７】
したがって、励磁コイル３２には、駆動素子９からの電流と還流素子１０からの還流電流とが交互に給電されるために安定な励磁電流が流されることになり、安定した発電が行われることになる。
（保護回路８の動作）
保護回路８は、励磁コイル３２の高位端（駆動素子９側の端子）の電位（コイル電圧Ｖｘともいう）を検出してこのコイル電圧Ｖｘに基づいて還流素子１０の動作を制御するものであって、抵抗８００、レベルシフト用のダイオード８０１〜８０３、抵抗８０５からなるレベルシフト兼分圧回路と、このレベルシフト兼分圧回路の出力電圧により制御されて還流素子１０のゲ−ト電位を制御するトランジスタ８０４とからなる。
【００３８】
上記レベルシフト兼分圧回路は、コイル電圧Ｖｘとレベルシフト用のダイオード８０１〜８０３の電圧降下ΔＶとの電位差を抵抗８００、８０５の抵抗比で分割した分圧がトランジスタ８０４のオンしきい値電圧を超える場合にトランジスタ８０４をオンする。すると、トランジスタ８０４は抵抗７０１を通じて還流素子１０のゲ−ト電極を放電させ、トランジスタ８０４のオン抵抗を充分小さく設定することにより、還流素子１０はそのゲ−ト電極の容量と遅延抵抗７０１の抵抗値との時定数に応じた遅延時間後、遮断される。逆に、上記レベルシフト兼分圧回路は、コイル電圧Ｖｘとレベルシフト用のダイオード８０１〜８０３の電圧降下ΔＶとの電位差を抵抗８００、８０５の抵抗比で分割した分圧がトランジスタ８０４のオンしきい値電圧を下回るとトランジスタ８０４をオフする。すると、トランジスタ７０２がオフしている場合だけ、バッテリ２からコレクタ抵抗７００及び遅延抵抗７０１を通じて還流素子１０のゲ−ト電極が充電され、その結果、コレクタ抵抗７００及び遅延抵抗７０１の合計抵抗値と還流素子１０のゲ−ト電極の容量で設定される遅延時間後、還流素子１０が導通し、この時、コイル電圧Ｖｘが接地電位以下であれば、還流素子１０を通じて励磁コイル３２に還流電流が還流される。
【００３９】
以上の動作をまとめると、本実施例では、バッテリ電圧検出回路５からの発電制御信号Ｖｃにより第１の駆動回路６及び第２の駆動回路７を用いて駆動素子９と還流素子１０とを交互に動作させる。更に、保護回路８によりコイル電圧Ｖｘを検出してそれが所定値を上回る場合にだけ、還流素子１０を強制遮断する。
なお上記実施例では、駆動素子９をハイサイド素子、還流素子１０をローサイド素子としたが、逆の構成で使用することも当然可能である。
【００４０】
（実施例２）
実施例１の第２の駆動回路７及び保護回路８の構成を変更した他の実施例を図２を参照して説明する。ただし、実施例１と主要機能が共通である回路には同一符号を付す。
この実施例の第２の駆動回路７は、図１においてベース電流制限抵抗７０３とコンパレータ５３の出力端との間に逆流防止用のダイオード７０５を追加したものであり、この実施例の保護回路８は、還流素子１０の両端の電位を比較するコンパレータ８１０と、このコンパレータ８１０の出力端とベース電流制限抵抗７０３との間に介設される逆流防止用のダイオード８１１とからなる。
【００４１】
以下、この回路変更部分の動作のみを説明する。
コイル電圧Ｖｘが接地電位より正の場合にはコンパレータ８１０がハイレベル電位をダイオード８１１を通じてトランジスタ７０２のベースに出力してそれをオンさせるので、コンパレータ５３からの発電制御信号Ｖｃのレベルにかかわらず還流素子１０が遮断される。一方、コイル電圧Ｖｘが接地電位より負の場合にはコンパレータ８１０がローレベル電位を出力するので、トランジスタ７０２は実施例１と同様にコンパレータ５３からの発電制御信号Ｖｃのレベルに応じて還流素子１０を制御し、還流素子１０は駆動素子９と逆の動作をなす。
【００４２】
したがって、図２の回路構成によっても実施例１と同じ還流素子１０の動作を実現することができる。なお、コンパレータ８１０の負入力端の電位は接地電位に限らず、適当な電位を印加可能である。
（実施例３）
実施例１のバッテリ電圧検出回路５の代わりに、励磁コイル制御用のコントーラ５ａを用いる場合の回路構成を図３を参照して説明する。この実施例における第１の駆動回路６、第２の駆動回路７及び保護回路８は実施例１又は実施例２のものを用いることができ、それらと同じ回路動作をする回路であれば置換は自由である。
【００４３】
コントローラ５は、励磁コイル３２への通電を制御するための発電制御信号Ｖｃを発生する発電制御信号発生回路５００と、それから出力される発電制御信号Ｖｃと保護回路８の出力信号とのＮＡＮＤ信号を第２の駆動回路７に出力するＮＡＮＤゲート５０１とからなる。
動作を説明すると、保護回路８はコイル電圧Ｖｘが基準電圧よりローレベルである場合にハイレベルを出力し、コイル電圧Ｖｘが基準電圧よりハイレベルである場合にローレベルを出力する。
【００４４】
したがって、第２の駆動回路７は、コイル電圧Ｖｘが基準電圧よりローレベルである場合であって発電制御信号Ｖｃがローレベルの場合に還流素子１０をオンさせ、コイル電圧Ｖｘが基準電圧よりローレベルである場合であって発電制御信号Ｖｃがハイレベルの場合に還流素子１０をオフさせる。すなわち、コイル電圧Ｖｘがローレベルであれば、還流素子１０は発電制御信号Ｖｃにより駆動制御され、この時、第１の駆動回路６は駆動素子９を還流素子１０と逆動作させる。
【００４５】
一方、第２の駆動回路７は、コイル電圧Ｖｘが基準電圧よりハイレベルである場合に発電制御信号Ｖｃのレベルにかかわらず、還流素子１０を遮断する。
したがって本実施例によれば、実施例１、２と同一の機能を果たすことができ、発電制御信号発生回路５００の回路の工夫により種々の発電制御を実施することができる。
【００４６】
（実施例４）
実施例４の保護回路８の変形例をなす保護回路８ａを図４を参照して説明する。ただし、実施例４と主要機能が共通である回路には同一符号を付す。
この実施例の保護回路８ａは、還流素子１０と接地線との間に介設される低抵抗の電流検出抵抗８００と、電流検出抵抗８００が検出した還流電流に比例する検出電圧Ｖｓと基準電圧Ｖｒとを比較してそれに基づいてＮＡＮＤゲート５０１に出力するコンパレータ８４０とからなる。なお、基準電圧Ｖｒは接地電位に近い負電位とされる。
【００４７】
このようにすれば、還流状態となってコイル電圧Ｖｘが低下すると、還流素子１０の寄生ダイオード１００を通じて還流電流が流れ、検出電圧Ｖｓが基準電圧Ｖｒより負となってコンパレータ５３はハイレベルを出力する。この結果、実施例４の場合と同様に発電制御信号Ｖｃがハイレベルであれば、還流素子１０のゲ−ト電極にハイレベル電位を印加し、そのチャンネルが形成され、還流素子１０のオン抵抗が低減されて、還流電流が少ない損失で励磁コイル３２に給電される。図５に図４の回路の各部の論理状態を示す。
【００４８】
なお、検出抵抗８００は励磁コイル３２の高位端と還流素子１０のＮ型主電極との間に介設してもよい。
（実施例５）
実施例４の保護回路８ａの変形例をなす保護回路８ｂを図６を参照して説明する。ただし、実施例４と主要機能が共通である回路には同一符号を付す。
【００４９】
この実施例の保護回路８ｂは、実施例４の保護回路８ａに還流電流バイパス用の小型のＮチャンネルＭＯＳＦＥＴ８４１を還流素子１０と並列に付加したものであり、ＮチャンネルＭＯＳＦＥＴ８４１は第２の駆動回路７によって還流素子１０と同期動作される。また、電流検出抵抗８０１をこのＮチャンネルＭＯＳＦＥＴ８４１と直列に接続される。このようにすれば、還流電流の抵抗損失を減らすことができるので、それによる励磁コイル３２の電流変化を低減して発電電圧の変動を低減できるという利点が生じる。
【００５０】
（実施例６）
上記各実施例の制御回路４を１チップ化した実施例を図７を参照して説明する。
ＳＯ１基板２００は、素子形成側となるＮ型半導体基板２２１と支持基板となるＰ型半導体基板２２０とを絶縁膜２２２を介して静電接合し、基板２２１を所定厚さにエッチングして形成されている。なお、基板２２１は、Ｎ−  基板の表面にＮ＋  層をドープしたものを用いる。
【００５１】
エッチングされた基板２２１にドライエッチングにより分離溝を形成し、その表面酸化後、ポリシリコンを埋めてエッチングバックする通常の方法によって、誘電体分離領域２２５が形成され、この誘電体分離領域２２５により、エッチングされた基板２２１が互いに電気絶縁されたＮ型の島領域２０１〜２０３に分離される。島領域２０１には還流素子１０をなすＮチャンネルＭＯＳＦＥＴが形成され、島領域２０２には駆動素子９をなすＮチャンネルＭＯＳＦＥＴが形成される。島領域２０３は誘電体分離領域２２５により互いに電気絶縁された更に多数の小島領域に分割され、これら各小島領域には、制御装置４の各素子がそれぞれ個別に形成される。
【００５２】
駆動素子９、還流素子１０をなすＮチャンネルＭＯＳＦＥＴについて以下、説明する。
まず、Ｎ＋  領域２１０を形成した後、Ｐ型不純物を２回に分けて注入して深いＰウェル領域２０９及び浅いＰウェル領域２０８を形成し、Ｐウェル層２０９中にＰ＋  コンタクト領域２１２及びＮ＋  領域２１３を形成する。次に、表面にＬＯＣＯＳ酸化膜２１４およびゲート酸化膜２１５を順次形成し、ゲート酸化膜２１５上にドープトポリシリコンからなるゲート電極２０５を形成し、その上にＣＶＤ法により層間絶縁膜２１６を形成してゲート電極２０５を囲覆し、この層間絶縁膜２１６にコンタクト開口を形成した後、その上にアルミ電極配線２１７を形成する。これにより、還流素子１０のＰ＋  コンタクト領域２１２及びＮ＋  領域２１３は端子Ｔ５を通じて接地される。また、還流素子１０のＮ＋  領域２１０は還流素子９のＰ＋  コンタクト領域２１２及びＮ＋  領域２１３とともに端子Ｔ４を通じて励磁コイル３２の高位端に接続され、駆動素子９のＮ＋  領域２１０は端子Ｔ３を通じてバッテリ２から給電される。
【００５３】
両素子９、１０のゲ−ト電極２０５は島領域２０３に形成された制御装置４により制御される。制御装置４は、ＢｉＣＭＯＳ集積回路構造により構成されており、できるだけ駆動素子９及び還流素子１０とプロセス共通に構成されている。もちろん、制御装置４をバイポーラ集積回路又はバイポーラ集積回路＋ＮチャンネルＭＯＳＦＥＴからなるＢｉＮＭＯＳ集積回路構造とすることも可能である。
【００５４】
以下、本実施例の特徴をなすＮチャンネルＭＯＳＦＥＴからなる還流素子１０の挙動について、図７を参照して更に詳細に説明する。
還流素子１０をなすＮチャンネルＭＯＳＦＥＴは、還流動作時においてＮ＋  領域２１０がみかけのソース電極となり、ゲ−ト電極２０５の直下の浅いＰウェル領域２０８の外端ｘがその真のソース電極すなわち電荷注入端となる。したがって、還流素子１０は、還流動作時に、みかけのソース電極２１０と真のソース電極ｘとの間に高抵抗のＮ−  領域２１８が介在することになり、そのソース直列抵抗Ｒｓがチャンネル抵抗に直列に接続されることになる。ところが、ＭＯＳＦＥＴのチャンネル抵抗は、ゲ−ト電極２０５の電位Ｖｇと真のソース電極ｘの電位との間の電位差Ｖｇｓに依存するので、ソース直列抵抗Ｒｓの電圧降下によりチャンネル抵抗が大きく増大してしまう。この現象は、還流素子１０であるＭＯＳＦＥＴのキャリヤの種類及びハイサイド素子かローサイド素子かを問わずに生じる。本実施例では、還流素子１０をなすＮチャンネルＭＯＳＦＥＴをローサイド素子として用いることにより、この問題を補償している。
【００５５】
駆動素子９をオフすると、駆動素子９から励磁コイル３２への給電が遮断され、その後、励磁コイル３２の高位端の寄生容量に蓄積された電荷が励磁コイル３２の還流現象により放電され、励磁コイル３２の高位端すなわち還流素子１０のソース電極２１０の電位が低下していく。ゲ−ト電極２０５とソース電極２１０との間の電位差が還流素子１０をなすＮチャンネルＭＯＳＦＥＴのしきい値電圧Ｖｔを超えると、還流素子１０のチャンネルが開き、チャンネル電流ｉが流れ、その後のチャンネル電流ｉはゲ−ト電極２０５の電位Ｖｇと真のソース電極ｘの電位との間の上記電位差Ｖｇｓにより決定されることになる。
【００５６】
還流素子１０をハイサイド素子であるＮチャンネルＭＯＳＦＥＴで構成する場合にはそのソース電極にバッテリ電圧が印加されることになり、還流素子１０をローサイド素子であるＮチャンネルＭＯＳＦＥＴで構成する場合にはそのソース電極は還流開始時点においてほぼ接地電位となることになる。したがって、還流素子１０に還流電流が流れる時点において、両者の電位差Ｖｇｓはほぼバッテリ電圧分だけ異なることになり、その分、ローサイド素子構成の還流素子１０はハイサイド素子構成の還流素子１０に比べて格段に小さいオン抵抗をもつことができるわけである。
【００５７】
すなわち、還流素子１０をＮチャンネルＭＯＳＦＥＴで構成する場合には、そのソース直列抵抗Ｒｓの低減によりその真のソース電極ｘの電位（真のソース電位）を低下させることが極めて重要であり、ソース電極ｘの電位（真のソース電位）の低下により還流素子１０をなすＮチャンネルＭＯＳＦＥＴのチャンネル抵抗を低減でき、これらチャンネル抵抗と上記ソース寄生抵抗Ｒｓの合計である還流素子１０のオン抵抗を低減でき、それにより還流素子１０内での抵抗電力損失を低減でき、それにより励磁コイル３２に蓄積された電磁エネルギの還流時の消耗を低減でき、それにより還流動作時における発電機の界磁束の減少を低減でき、発電電圧の変動を低減することができるわけである。本実施例では、還流素子１０をなすＮチャンネルＭＯＳＦＥＴをローサイド素子として構成することにより上記作用効果を実現している。
【００５８】
次に、還流素子１０を駆動素子９と同一チップに集積した効果について図７を参照して説明する。
本実施例では、還流素子１０と駆動素子９とを同一チップに集積するので、図７からわかるように、還流素子１０のソース電極２１０と駆動素子９のドレイン電極２１３とを共通の配線２５０により、励磁コイル３２の高位端とみなせる端子Ｔ４に接続することができる。したがって、これら両素子９、１０を別々に形成する場合に比べて配線２５０の共用ができる。また更に重要な点は、還流素子１０の発熱期間（通電期間）と駆動素子９のそれとが瞬時的にみてオーバーラップせず、一定デューティ比でＰＣＭ駆動する場合でも還流素子１０の平均還流電流の増加は駆動素子９の平均給電電流の減少を伴うので、結局、両素子を同一チップに集積した場合でも放熱設計は片方の素子、特に発熱が大きい駆動素子９の放熱だけを考慮すればよく、冷却構造も共用化することができ、両素子９、１０を別配置とするばあいに比べて冷却設計が簡単となり、全体のスペースも縮小することができる。
【００５９】
次に、還流素子１０と駆動素子９のオン抵抗値の好適範囲について以下に説明する。
（両素子９、１０を熱的に別配置とする場合）
駆動素子のオン抵抗をＲ１、還流素子のオン抵抗をＲ２、駆動素子の連続導通時の誘導性負荷への平均給電電流をＩｆ、駆動素子のオンＤｕＴｙ（導通期間の比率）をｘ、還流素子のオンＤｕＴｙ（導通期間の比率）を１−ｘとすると、誘導性負荷への通電電流はＩｆ・ｘとなり、還流素子が流す還流電流の値も同じくＩｆ・ｘとなる。車両用発電機の励磁コイルのように大きなインダクタンスをもつ誘導性負荷への通電をこれら素子の交互駆動で頻繁に又は短周期で断続制御する場合、上記駆動電流及び還流電流の変動は少ないので、それを無視して以下説明する。
【００６０】
駆動素子の連続導通時におけるその電力損失はＲ１・Ｉｆ２  であるので、駆動素子のオン抵抗Ｒ１（素子面積にほぼ比例する）はこの電力損失を基準として設定される。素子すなわちチップに許容される電力消費はその熱的環境及び冷却構造などの外部条件に依存する所定の最大許容値Ｐｍａｘをもち、ここでは、駆動素子の最大許容値Ｐｍａｘは還流素子の最大許容値Ｐｍａｘに等しいと仮定する。すなわち、このようにすることにより、駆動素子の放熱構造と還流素子の放熱構造とを等しく構成することができ、冷却構造が簡単となる。したがって、駆動素子のオン抵抗Ｒ１は、Ｒ１＜Ｐｍａｘ／Ｉｆ２  の条件を満たすように設計される。
【００６１】
一方、還流素子の電力損失Ｐ２はＲ２・Ｉｆ２  ・ｘ２  ・（１ーｘ）となるので同様に、Ｒ２＜Ｐｍａｘ／（Ｉｆ２  ・ｘ２  ・（１ーｘ））の条件を満たすように設計される。上記式（Ｒ２・Ｉｆ２  ・ｘ２  ・（１ーｘ））においてＲ２を一定とし、デューティ比ｘを種々変更して計算すると、還流素子の電力損失Ｐ２は、デューティ比約７０％程度で最大となり、その値は、駆動素子の連続導通時におけるその電力損失Ｒ１・Ｉｆ２  の約５０％となる。
【００６２】
したがって、両素子の外部熱環境条件及び冷却構造がほぼ等しいと仮定すれば、還流素子のオン抵抗Ｒ２（素子面積にほぼ比例する）を駆動素子のオン抵抗Ｒ１（素子面積にほぼ比例する）の１〜３倍、更に好ましくは２倍程度とすることが好ましい。
（両素子９、１０を熱的に深く関連する位置に配置する場合）
その好例として例えば駆動素子と還流素子とを同一チップに集積させる場合ついて以下に詳述する。
【００６３】
両素子９、１０を別配置する場合の上記説明から、同一基板に搭載された両素子の合計電力損失Ｐ＝Ｐ１＋Ｐ２がＲ１（Ｉｆ・ｘ）２  ｘ＋Ｒ２・（Ｉｆ・ｘ）２  （１ーｘ）となることがわかる。いま、簡易的にＲ１及びＲ２は素子面積にそれぞれ反比例し、かつ、素子面積当たりのオン抵抗は駆動素子すなわちハイサイド素子でも、還流素子すなわちローサイド素子でも等しいものと仮定し、チップ面積Ｓ及びチップの最大許容電力損失Ｐｍａｘは一定であるとする。したがって、駆動素子の素子面積をａＳ、還流素子の素子面積を（１−ａ）Ｓ、Ｋを比例定数とすれば、Ｒ１＝Ｋ／ａＳ、Ｒ２＝Ｋ／（１−ａ）Ｓとなる。
【００６４】
したがって、両素子の合計電力損失Ｐ＝Ｐ１＋Ｐ２＝Ｋ（Ｉｆ・ｘ）２  ｘ／（ａＳ）＋Ｋ・（Ｉｆ・ｘ）２  （１ーｘ）／（（１−ａ）Ｓ）＜Ｐｍａｘとなることがわかる。
このようにして得られた合計電力損失Ｐを、Ｋ、Ｓ、Ｉｆを１とし、デューティ比ｘを０．３〜１の範囲で、駆動素子のチップ面積占有比率ａを種々変更してシミュレーションした結果を図８に示す。この図８から、ａを０．６〜０．９、更に好ましくは０．６５〜０．８５とすることにより、低損失すなわち発熱が少ない複合トランジスタチップを得ることができることがわかる。
【図面の簡単な説明】
【図１】本発明の誘導性負荷駆動装置の実施例１を示す回路図である。
【図２】本発明の誘導性負荷駆動装置の実施例２を示す回路図である。
【図３】本発明の誘導性負荷駆動装置の実施例３を示す回路図である。
【図４】本発明の誘導性負荷駆動装置の実施例４を示す回路図である。
【図５】図４の回路各部の論理状態の関係を示す図である。
【図６】本発明の誘導性負荷駆動装置の実施例５を示す回路図である。
【図７】本発明の誘導性負荷駆動装置の実施例６を示す回路図である。
【図８】図７における駆動素子９と還流素子１０のデューティ比と消費電力と素子面積比率との関係を示す特性図である。
【符号の説明】
５はバッテリ電圧検出回路、６は第１の駆動回路、７は第２の駆動回路、８は保護回路、９は駆動素子、１０は還流素子、３２は励磁コイル（誘導性負荷）、８０１は電流検出抵抗（副電流検出手段）、８４１は電流検出用ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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