(57)【特許請求の範囲】
【請求項１】
クロック入力と、Ｎは３よりも大きいＮ個のステージとを備えるクロックパルス発生器であって、
該ステージの各第ｉステージは、
トランスミッションゲートであって、第（ｉ−１）ステージからの制御信号に応じて該クロック入力からのクロックパルスを該トランスミッションゲートの出力へパスするように構成されたトランスミッションゲートと、
該第（ｉ−１）ステージおよび第（ｉ＋１）ステージに動作可能に結合され、該制御信号を生成する、制御信号生成回路であって、該第（ｉ−１）ステージからの該制御信号および該トランスミッションゲートからの該クロックパルスが終了した場合に、該第（ｉ＋１）ステージに制御信号を供給し、該第（ｉ＋１）ステージが制御信号を生成する場合に、該第（ｉ＋１）ステージへの該制御信号を終了する、制御信号発生回路とを含み、ここで１＜ｉ＜Ｎである、クロックパルス発生器。
【請求項２】
前記各第ｉステージは、前記第（ｉ＋１）ステージからの制御信号により前記トランスミッションゲートが選択的に制御されるようにし、該第（ｉ＋１）ステージからの該制御信号および前記トランスミッションゲートからの前記クロックパルスが終了した場合に、前記制御信号発生回路が、該制御信号を前記第（ｉ−１）ステージへ供給するようにし、該第（ｉ−１）ステージが制御信号を生成する場合に、前記制御信号発生回路が、該制御信号を終了するようにするスイッチング配置を備える、請求項１に記載のクロックパルス発生器。
【請求項３】
前記スイッチング配置が、前記制御信号発生回路の前記出力に接続され、方向制御信号を受信する制御入力を有する、複数のさらなるトランスミッションゲートを備える、請求項２に記載のクロックパルス発生器。
【請求項４】
前記トランスミッションゲート出力の少なくとも１つが、前記クロックパルス発生器の出力を構成する、請求項１に記載のクロックパルス発生器。
【請求項５】
前記制御信号またはその相補体の少なくとも１つが、前記クロックパルス発生器の出力信号を構成する、請求項１に記載のクロックパルス発生器。
【請求項６】
前記トランスミッションゲートが前記クロック入力に接続された入力を有する、請求項１に記載のクロックパルス発生器。
【請求項７】
前記各トランスミッションゲートが、反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを備え、該トランジスタのソース−ドレイン路は反平行に接続される、請求項１に記載のクロックパルス発生器。
【請求項８】
前記第２のトランジスタのゲートが、インバータの出力に接続され、該インバータの入力が、前記制御信号を受信する前記第１のトランジスタのゲートに接続される、請求項７に記載のクロックパルス発生器。
【請求項９】
前記各第ｉステージの前記制御信号発生回路が、第３、第４および第５金属酸化シリコンフィールド効果トランジスタと、金属酸化シリコンフィールド効果トランジスタ配置とを備え、該第３および該第４トランジスタが反対の導電性タイプであり、該第３および該第４トランジスタは第１の供給入力と第２の供給入力との間で直列に接続され、該第３のトランジスタのゲートは、前記第（ｉ−１）ステージの該制御信号発生回路に接続され、該第４のトランジスタのゲートが、前記トランスミッションゲートの前記出力に接続され、該第５のトランジスタおよび該トランジスタ配置が、反対の導電性タイプであり、該第５のトランジスタおよび該トランジスタ配置は、該第１の供給入力と該第２の供給入力との間で直列に接続され、該第５のトランジスタのゲートは、前記第（ｉ＋１）ステージの該制御信号発生回路に接続され、該トランジスタ配置の第１の制御電極が、該第３のトランジスタと第４のトランジスタとの間の接続部に接続され、該トランジスタ配置の第２の制御電極が、該トランスミッションゲートの該出力に接続される、請求項１に記載のクロックパルス発生器。
【請求項１０】
前記第４のトランジスタのゲートおよび前記トランジスタ配置の前記第２の制御電極が、インバータを介して前記トランスミッションゲートの前記出力に接続される、請求項９に記載のクロックパルス発生器。
【請求項１１】
前記トランスミッションゲート出力が、プルアップまたはプルダウントランジスタと共に提供される、請求項１に記載のクロックパルス発生器。
【請求項１２】
前記各トランスミッションゲートが、反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを備え、該トランジスタのソース−ドレイン路が反平行に接続され、
該第２のトランジスタのゲートが、インバータの出力に接続され、該インバータの入力は、前記制御信号を受信する該第１のトランジスタのゲートに接続され、
前記各プルアップまたはプルダウントランジスタが、該インバータの該入力または出力に接続された制御電極を有する、請求項１１に記載のクロックパルス発生器。
【請求項１３】
前記各ステージが、先行ステージから前記制御信号を受信する制御信号入力を有し、該制御信号入力がプルアップまたはプルダウン配置と共に提供される、請求項１に記載のクロックパルス発生器。
【請求項１４】
前記各トランスミッションゲートが、反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを備え、該トランジスタのソース−ドレイン路が反平行に接続され、
前記第２のトランジスタのゲートがインバータの出力に接続され、該インバータの入力は、前記制御信号を受信する該第１のトランジスタのゲートに接続され、
前記各プルアップまたはプルダウン配置が、該インバータの該出力に接続された第１の制御電極、および先行ステージの該インバータの該出力に接続された第２の制御電極を有するトランジスタ配置を備える、請求項１３に記載のクロックパルス発生器。
【請求項１５】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有する、請求項１に記載のクロックパルス発生器。
【請求項１６】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有し、
該各ステージが、前記制御信号を先行ステージから受信する制御信号入力を有し、該リセット回路が、論理状態をそこでリセットする該制御信号入力に接続されたプルアップまたはプルダウントランジスタを備える、請求項１４に記載のクロックパルス発生器。
【請求項１７】
ＣＭＯＳ集積回路をさらに備える、請求項１に記載のクロックパルス発生器。
【請求項１８】
請求項１に記載のクロックパルス発生器を備える、空間光変調器。
【請求項１９】
液晶デバイスをさらに備える、請求項１８に記載の空間光変調器。
【請求項２０】
請求項１８に記載の空間光変調器を備える、ディスプレイ。
【請求項２１】
請求項１９に記載の空間光変調器を備える、ディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロックパルス発生器に関する。このような発生器は、高速度低電力制御器回路（例えば、デジタル信号処理（ＤＳＰ）を含む複合超大規模集積（ＶＬＳＩ）設計）において用いられ得る。クロックパルス発生器は、空間光変調器およびディスプレイのドライバ回路（例えば、明確なパルスのシーケンスが、高速度ビデオデータをサンプル化する回路に供給されなければならないような画素化（ｐｉｘｅｌａｔｅｄ）マトリクスタイプのドライバ回路）用にアドレスする際に、利点を生かして用いられ得る。
【０００２】
【従来の技術】
公知であるタイプのクロックパルス発生器は、シフトレジスタに基づく。シフトレジスタは、Ｄ型フリップフロップの縦列チェーンを備え、このＤ型フリップフロップは、クロックパルスに応答し、単一記憶論理状態をチェーン内の１つのフリップフロップから次のフリップフロップへパスする。典型的なクロックパルス発生アプリケーションにおいては、フリップフロップの１つの状態を除く全ての状態が論理ロー（０）状態に初期化されるがゆえに、残ったフリップフロップは論理ハイ（１）状態に初期化される。シフトレジスタは公知の周波数においてクロック化され、シフトレジスタ内にある循環する１つの状態が、フリップフロップの出力において順次パルスを発生するために用いられる。この周知の技術は、例えば米国特許第４，５４２，３０１号および米国特許第４，６１２，６５９号において開示されている。この技術を改良したものが、米国特許第４，７８５，２９７号において開示されている。この場合、各フリップフロップの「マスタ」および「スレーブ」出力は、組合せ論理ゲート（例えばＡＮＤまたはＮＡＮＤゲート）と組み合わせて用いられる。それにより、所定数の出力パルス用のシフトレジスタのクロッキング速度を落とす。
【０００３】
クロックパルス発生回路を連鎖Ｄ型ラッチ回路から形成することもまたよく知られている。添付図面の図１は、ラッチ１および２を備える典型的なＣＭＯＳ回路の一部を図示する。このような配置（ａｒｒａｎｇｅｍｅｎｔ）の構成および動作は周知であるため、詳細には記載しない。ラッチ１および２のように、連続したラッチは、二相クロックの対向したクロック相（ＣＫおよびＣＫ−で表される）上では認識されない。各ラッチの入力および出力は、添付図面の図２に示すクロックパルスＮｎおよびＮｐを生成するために、共に「ＮＡＮＤ化」される。図２はまた、二相クロック波形、第１ラッチ１へのＤ入力、第１ラッチ１の出力Ｍ（これは第２ラッチ２の入力でもある）、および第２ラッチの出力Ｑを図示する。
【０００４】
この配置にはいくつかの欠点がある。特に、シフトレジスタを駆動するため二相クロックが必要である。また、各クロックラインは、各ラッチ１、２において２つのトランジスタゲートをも駆動する。このことは、比較的高い容量性負荷（ｃａｐａｃｉｔｉｖｅ  ｌｏａｄｉｎｇ）を各クロック相へ与え、最大動作周波数を制限する。さらに、出力パルスＮｎおよびＮｐが非オーバーラップになることが保証され得ない。これはあるアプリケーションにおいて（例えば、出力パルスは画素マトリクスディスプレイドライバにおいてビデオデータをサンプル化するために用いられる場合）問題を引き起こし得る。
【０００５】
１本のクロックラインまたは複数のクロックラインの容量性負荷を削減し、そして最大動作周波数を増加し、クロック電力消費量を削減するために、様々な技術が開示されてきた。例えば、状態制御クロックロッキング技術は、クロックパルス発生回路における使用として提案されている。この例としては、米国特許第４，７４６，９１５号の中で開示されており、ここでシフトレジスタはいくつかのフリップフロップもしくはラッチのサブレジスタに分割され、より低い周波数において作動する別のシフトレジスタは、クロック信号を各サブレジスタへ選択的に付与するのに使用される。
【０００６】
【発明が解決しようとする課題】
要件が単一循環の１状態であるアプリケーションにおいて、１状態を含む、あるいはそれらの入力時に１状態を有するフリップフロップまたはラッチのみがクロッキングを必要とする。図３に示すように、そのようなアプリケーションにおいて、各フリップフロップの入力および出力を「ＯＲｉｎｇ」することにより発生する信号は、フリップフロップのクロック入力に供給されるクロック信号をゲートするために用いられ得る。このような配置は、Ｔ．Ｍａｅｋａｗａらによる「Ａ  １．３５−ｉｎ．−ｄｉａｇｏｎａｌ  ｗｉｄｅ−ａｓｐｅｃｔ−ｒａｔｉｏ  ｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤ  ｗｉｔｈ  ５１３ｋ  ｐｉｘｅｌｓ」（Ｊｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｓｏｃｉｅｔｙ  ｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ、４１５頁〜４１７頁、１９９４年）の中で開示されている。しかし、このような配置は、ステージ毎にフルフリップフロップ、およびいくつかのさらなるトランジスタを必要とする。また、フリップフロップ出力は、比較的大きな負荷をも駆動しなければならず、これは最大動作速度を制限する。
【０００７】
【課題を解決するための手段】
本発明の第１の局面によると、クロック入力およびＮステージを備えるクロックパルス発生器が提供される。ここでＮは３よりも大きいＮ個のステージを備えるクロックパルス発生器であり、ステージの各第ｉステージは、トランスミッションゲートであって、第（ｉ−１）ステージからの制御信号に応じてクロック入力からのクロックパルスをトランスミッションゲートの出力へパスするように構成されたトランスミッションゲートと、第（ｉ−１）ステージおよび第（ｉ＋１）ステージに動作可能に結合され、制御信号を生成する、制御信号生成回路であって、第（ｉ−１）ステージからの制御信号およびトランスミッションゲートからのクロックパルスが終了した場合に、第（ｉ＋１）ステージに制御信号を供給し、第（ｉ＋１）ステージが制御信号を生成する場合に、第（ｉ＋１）ステージへの制御信号を終了する、制御信号発生回路とを含み、ここで１＜ｉ＜Ｎである。
【０００８】
各第ｉステージは、第（ｉ＋１）ステージからの制御信号によりトランスミッションゲートが選択的に制御されるようにし、第（ｉ＋１）ステージからの制御信号およびトランスミッションゲートからのクロックパルスが終了した場合に、制御信号発生回路が、制御信号を第（ｉ−１）ステージへ供給するようにし、第（ｉ−１）ステージが制御信号を生成する場合に、制御信号発生回路が、制御信号を終了するようにするスイッチング配置を備えてもよい。スイッチング配置は、制御信号発生回路の出力に接続され、方向制御信号を受信する制御入力を有する、複数のさらなるトランスミッションゲートを備えてもよい。
【０００９】
トランスミッションゲート出力は、発生器の出力を構成してもよい。
【００１０】
制御信号またはその相補体の少なくとも１つは、発生器の出力信号を構成してもよい。
【００１１】
トランスミッションゲートは、前記クロック入力に接続された入力を有してもよい。
【００１２】
各トランスミッションゲートは、反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを備えてもよく、該トランジスタのソース−ドレイン路は反平行に接続される。第２のトランジスタの前記ゲートは、インバータの出力に接続され、インバータの入力は、制御パルスを受信する第１のトランジスタのゲートに接続されてもよい。
【００１３】
各第ｉステージの制御信号発生回路が、第３、第４および第５金属酸化シリコンフィールド効果トランジスタと、金属酸化シリコンフィールド効果トランジスタ配置とを備えてもよく、第３および第４トランジスタが反対の導電性タイプであり、第３および第４トランジスタは第１の供給入力と第２の供給入力との間で直列に接続され、第３のトランジスタのゲートは、第（ｉ−１）ステージの制御信号発生回路に接続され、第４のトランジスタのゲートが、トランスミッションゲートの出力に接続され、第５のトランジスタおよびトランジスタ配置が、反対の導電性タイプであり、第５のトランジスタおよびトランジスタ配置は、第１の供給入力と第２の供給入力との間で直列に接続され、第５のトランジスタのゲートは、第（ｉ＋１）ステージの制御信号発生回路に接続され、トランジスタ配置の第１の制御電極が、第３のトランジスタと第４のトランジスタとの間の接続部に接続され、トランジスタ配置の第２の制御電極が、トランスミッションゲートの出力に接続される。
【００１４】
第４のトランジスタのゲートおよびトランジスタ配置の第２の制御電極は、インバータを介してトランスミッションゲートの出力に接続されてもよい。
【００１５】
トランスミッションゲート出力は、プルアップまたはプルダウントランジスタと共に提供されてもよい。各プルアップまたはプルダウントランジスタは、インバータの入力または出力に接続される制御電極を有してもよい。
【００１６】
各ステージは、先行ステージから制御信号を受信する制御信号入力を有してもよく、制御信号入力はプルアップまたはプルダウン配置と共に提供される。各プルアップまたはプルダウン配置は、インバータの出力に接続された第１の制御電極、および先行ステージのインバータの出力に接続された第２の制御電極を有するトランジスタ配置を備えてもよい。
【００１７】
各ステージは、リセット信号に応じてステージをリセットするリセット回路を有してもよい。各ステージは、制御信号を先行ステージから受信する制御信号入力を有してもよく、リセット回路は、論理状態をそこでリセットする制御信号入力に接続されたプルアップまたはプルダウントランジスタを備えてもよい。
【００１８】
発生器は、ＣＭＯＳ集積回路を備えてもよい。
【００１９】
本発明の第２の局面によると、本発明の第１の局面による発生器を備えた空間光変調器が提供される。
【００２０】
空間光変調器は、液晶デバイスを備えてもよい。
【００２１】
本発明の第３の局面によると、本発明の第２の局面による空間光変調器を備えるディスプレイが提供される。
【００２２】
従って、非常に高い最大動作周波数を有するクロックパルス発生器を提供することが可能である。特に、クロックパルスが１つのトランジスタのみを（トランスミッションゲート出力が発生器の出力を構成する場合に、任意の外部負荷に加えて）一度に充電することが要求される発生器を提供することが可能である。また、クロック信号は完全にゲートされ得る。これは２つの理由から重要である。第１に、クロック信号のトランジスタ負荷は、その立ち上がりおよび全体の時間、そしてひいては最大周波数を制限する。本発明の配置では、クロックの負荷は主に寄生素子のためであり、そして比較的大きなクロックパルス発生器において高速度が維持され得る。
【００２３】
第２に、トランジスタゲートによるクロック信号の容量性負荷が最小限化され得る。特に、ステージ毎に１つのゲートのみが充電されることとは別に、スイッチング状態にあるステージ内のトランジスタのゲートのみが充電される。これは結果的に電力消費量を削減し、特にクロック信号を伝える回路トラックのトラック抵抗において、より低い電力を損失することとなる。
【００２４】
単相クロックのみが必要とされ、出力パルスはクロック信号の正確なコピー（トランスミッションゲートの通過によってのみ劣化する）であり得る。トランスミッションゲートは、駆動能力が高くなるように、比較的大きく製造され得る。出力パルスは、トランスミッションゲートからきた場合、非オーバーラッピングであることが保証される。クロックパルス発生器は、動的動作、部分静的動作、または疑似静的動作として配置され得る。最高動作速度は動的動作と共に得られるが、部分静的動作、もしくは疑似静的動作はより大きな回路においてより実用的である。
【００２５】
以下の有益な信号がステージから発生し得る。
【００２６】
（ｉ）  クロックパルスハイ（またはロー）周期に実質的に相当し、クロック立ち上がり（または立ち下がり）エッジと同期する期間の独立した非オーバーラッピング正（または負）パルスと、
（ｉｉ）  クロック周期に実質的に相当し、クロック立ち下がり（または立ち上がり）エッジと同期する期間の独立したオーバーラッピングした正および負パルス。
【００２７】
クロックパルス発生器を駆動するために用いられるクロック信号のマーク−スペース比（ｍａｒｋ−ｔｏ−ｓｐａｃｅ  ｒａｔｉｏ）を変化させるだけで、関連パルス幅は変化し得る。
【００２８】
【発明の実施の形態】
本発明は、添付の図面を参照しながら、実施例を通してさらに説明される。図面を全体に渡り、同じ参照符号が同じ部分を示す。
【００２９】
図４に示すクロックパルス発生器ステージ１は、Ｐ型金属酸化シリコントランジスタＭ１、Ｍ３、Ｍ５およびＤ７、ならびにＮ型金属酸化シリコントランジスタＭ２、Ｍ４、Ｍ６およびＭ８を備える。発生器は、ＣＭＯＳ大規模集積回路として、またはその一部として実施される。多様な回路ノード（およびそれらのノードにおいて現れる波形）は、ａからｅにより表される。
【００３０】
ステージ１は制御信号入力Ｄを有し、これは先行するステージからの制御信号ａを受信する。入力ＤはトランジスタＭ１およびＭ２のゲートに接続されており、これら２つのトランジスタは供給ラインｖｄｄとｇｎｄとの間で直列に接続され、インバータを形成する。トランジスタＭ３およびＭ４は、反平行に接続されたそれらのソース−ドレイン路を有し、トランスミッションゲートを形成する。トランジスタＭ４のゲートは制御信号ａを受信し、トランジスタＭ３のゲートはインバータからの出力信号ｂを受信する。トランスミッションゲートの入力は、外部の信号相クロック（図示せず）からのクロック信号ＣＫを受信するために、クロックラインに接続される。
【００３１】
トランスミッションゲートの出力は、トランジスタＭ５、Ｍ６、Ｄ７およびＭ８を備える制御信号発生回路へ信号ｃを供給する。信号ｃはまた、ステージ１の出力信号Ｐをも供給する。トランジスタＭ５およびＭ６のゲートは、供給ラインｖｄｄとｇｎｄとの間で直列に接続される。トランジスタＭ５のゲートは、先行ステージからの制御信号を受信し、一方トランジスタＭ６は、トランスミッションゲートからの信号ｃを受信する。トランジスタＤ７（これはデュアルゲートトランジスタとして示されているが、直列に接続されたソース−ドレイン路を備える単一ゲートトランジスタとしても実施され得る）は、供給ラインｖｄｄとｇｎｄとの間でトランジスタＭ８と直列に接続される。トランジスタＤ７の第１のゲートは、回路ノードｄにおいてトランジスタＭ５およびＭ６のドレインに接続される。トランジスタＤ７の第２のゲートは、トランスミッションゲートの出力に接続され、信号ｃを受信する。トランジスタＤ７およびＭ８のドレインは、回路ノードｅにおいて共に、制御信号ｅを後続ステージへ供給するステージの出力Ｑに接続される。トランジスタＭ８のゲートは、回路ノードＦを介して後続ステージの制御信号発生回路により生成される制御信号を受信するように接続される。信号ｅは、同様に先行ステージへフィードバックされる。
【００３２】
トランジスタＤ７はデュアルゲートトランジスタとして示されるが、直列に接続された２つの単一ゲートトランジスタにより置き換えられ得る。
【００３３】
図５は、ステージ１がどのように共に接続され、完全なクロックパルス発生器を形成するかを示す。発生器は、このようなステージを８個備え、連続したステージ間における相互接続は、図４に示すものと同じ参照符号を用いて示される。出力Ｐは、クロックパルス発生器におけるステージの位置を表す数値が与えられている。スタートパルスＳＰは、最初のステージの入力Ｄに供給されるのに対し、最後のステージの出力Ｑは接続されない。最後のステージの入力Ｆは、供給ラインｇｎｄに接続される。
【００３４】
図６はスタートパルスＳＰおよびクロックパルスＣＫを、第４のステージ１において生じる多様な波形と共に示す。第４のステージの初期条件は、信号ｂおよびｄがハイであり、信号ａ、ｃ、ｅおよびＦがローであることである。
【００３５】
時間ｔｎにおいて、先行ステージにより供給される信号ａはハイとなり、そしてトランジスタＭ１およびＭ２により形成されるインバータの出力がローとなる。トランジスタＭ３およびＭ４により形成されるトランスミッションゲートはオンになり、そして信号ｃはクロック信号になる。クロック信号は時間ｔｎとｔｎ＋１との間でローであり、そして信号ｃはｔｎ＋１までローのままになる。
【００３６】
時間ｔｎ＋１において、クロック信号ＣＫはハイとなり、そして信号ｃが続き、トランジスタＭ６はノードｄを放電し、そして信号ｄはローとなる。トランジスタＤ７のゲートの１つはローに引き下げられるが、もう一方は回路ノードｃに接続され、クロック信号がトランスミッションゲートの立ち下がりを通過するまでハイのままになる。従って、信号ｅは時間ｔｎ＋２までローのままになる。
【００３７】
時間ｔｎ＋２において、クロック信号はローとなり、信号ｃが後に続く。トランジスタＤ７のゲートの両方は、ここでローであり、そしてノードｅはハイに引き上げられる。信号ｅは、次のステージへの制御信号であり、信号ａの正確な位相遅延レプリカである。信号ｅは、先行ステージのトランジスタＭ８に相当するものにフィードバックされ、制御信号ａがローになるようにする。この結果として、回路ノードｂおよびｄはそれらのハイ状態へ戻る。
【００３８】
時間ｔｎ＋４において、後に続くステージにおいて発生する信号Ｆは、トランジスタＭ８をオンにする。制御信号ｅはローとなり、後続のステージにおけるトランスミッションゲートをオフに切り換える。
【００３９】
図７は、スタートパルスＳＰおよびクロック信号ＣＫと共に、図５におけるクロックパルス発生器の出力Ｐ１からＰ８の完全なセットを示す。出力信号は、クロック信号「ハイ位相」からコピーされ、単一のトランスミッションゲートにより遅延した、逐次非オーバーラッピング正進行パルスである。ゲートクロックパルスＰ１からＰ８に加えて、制御信号ａおよびｅはクロックパルス発生器からの出力として供給され得る。これらの信号は、図８に図示されており、その相補体はまた、ステージ１におけるインバータの出力として利用可能となり得る。これらの信号は互いにオーバーラップし（波形の図面に破線矢印で示されるように）、そしてより長い、またはより短い期間パルスが組合せ論理を用いて発生し得る。
【００４０】
図４に示すステージにおけるいくつかのノードの初期条件は、回路が正常に働くように強制されなければならない。これはＮ型およびＰ型ドレイン接続の静止平衡点を強制するように、トランジスタの関連サイズをスケールすることにより達成され得る。あるいは、リセットデバイスが後に述べるように提供され得る。しかし、この実施形態の動的回路動作であるために、ノードはトランジスタ電流漏れ（ｔｒａｎｓｉｓｔｏｒ  ｃｕｒｒｅｎｔ  ｌｅａｋａｇｅ）および容量注入（ｃａｐａｃｉｔｉｖｅ  ｉｎｊｅｃｔｉｏｎ）の結果、ドリフティングに影響されやすい。これはノイズマージンが減少したきれいでない信号を生じ得る。このことが起こることを防ぐために、後に述べるような部分的に静的な、または疑似静的な動作が適用され得る。
【００４１】
図９に示すクロックパルス発生器ステージ１は、部分的に静的である点で図４に示すものとは異なる。特に、Ｎ型プルダウントランジスタＭ９は、トランスミッションゲートの出力と、インバータの出力に接続されたゲートを備えた供給ラインｇｎｄとの間で接続される。トランジスタＭ９は、制御信号がローレベルの場合に、出力信号Ｐがローに引き下げられることを確実にする。従って、出力信号Ｐは、それらの正確なデフォルト値に固定されるか、あるいはクロック信号に従うかのどちらかである。ステージ１において生じる波形は、図６、７および８に示されるとおりである。
【００４２】
図１０に示すクロックパルス発生器ステージ１は疑似静的であり、デュアルゲートトランジスタＤ１０が入力Ｄと供給ラインｇｎｄとの間で接続される点で、図９に示すものとは異なる。あるいは、デュアルゲートトランジスタＤ１０、２つの別々の単一ゲートトランジスタにより置き換えられ得る。トランジスタＤ１０の第１のゲートは、回路ノードＤ１において先行するステージのインバータの出力に接続されるのに対し、第２ゲートは、回路ノードｂにおいて図１０に示すステージのインバータの出力を受信するように接続される。
【００４３】
トランジスタＭ１およびＭ２を備えるインバータのデフォルト状態は、入力信号ａローおよび出力信号ｂハイを伴う。信号ｂは、トランジスタＤ１０の第２のゲートにフィードバックされ、第２のゲートはオンになる。先行するステージにおけるインバータの出力のデフォルト状態はハイであり、そしてトランジスタＤ１０の両方がオンになる。トランジスタＭ１およびＭ２を備えるインバータは、よってロー入力／ハイ出力状態でロックされる。先行ステージが作動すると、回路ノードＤ１に供給されるインバータからの信号はローとなり、そしてトランジスタＤ１０の第１のゲートはオフに切り換えられる。信号ａが状態を変える場合、１クロック相後に、トランジスタＭ１およびＭ２を備えるインバータはロックを解除され、出力信号ｂがそのデフォルトまたはハイ状態に戻るまで、解除されたままになる。従ってロックは、２つのクロック周期の間、開いている。
【００４４】
上記で述べたように、ステージがそのデフォルト状態にある場合、全ての回路ノードはアクティブに切り換えられる（すなわち静的である）。しかし、ステージが起動されると、ノードａおよびｅは瞬間的に浮動的であり、ひいては瞬間的に動的である。従って、用語「疑似静的」がこれらのステージを説明するために適用されている。
【００４５】
先に述べたように、スケーリング、または電力オンリセット技術を用いて、適切なトランジスタによる慎重な初期化が要求される。しかし、いくつかの回路ノードを、独立したリセット信号を用いて、それらの正確な初期論理状態に強制する必要があり得る。このタイプの配置が図１１に図示されており、ここで初期ハイリセット信号ＲＥＳＥＴがステージ１に供給される。リセット信号は、プルダウンデバイスをトランジスタＲ１の形で、ステージ１の制御信号入力においてオンにする。従ってノードａは、初期リセットする間にロー状態になるよう強制され、そしてノードｂからｅはそれらの正確なデフォルト論理状態に置き換えられる。
【００４６】
図１２は、ステージ１がどのように共に接続され、完全なクロックパルス発生器を形成するかを図示する。正確な動作のために、第１のステージ１の入力Ｄ１は、インバータ３を介してスタートパルスＳＰのインバースを受信する。再び、図１１および１２に示すクロックパルス発生器の動作中に存在する信号は、図６、７および８に示されるとおりである。
【００４７】
図１３は、図１１に示す相補的な回路実施例を表す。この回路は図１１と比べると、トランジスタＲ１、Ｍ９およびＤ１０がプルアップデバイスとして配置される点、全てのトランジスタが対応する図１１のトランジスタとは反対の導電性タイプである点、ならびに供給ラインｖｄｄとｇｎｄとの間に供給されるトランジスタが反対の極性供給ラインに接続されている点を除いて、実質的に同じである。動作は、図１１のステージのものと類似しているが、しかし各ステージは、負の出力パルスＮおよびＲＥＳＥＴ信号を生成し、スタートパルスＳＰは「アクティブロー」である。
【００４８】
高速度動作における制限要因の１つは、ノードｅがデュアルゲートトランジスタＤ７により切り換えられ得る速度である。図１３に示された相補的な実施例は、Ｎ型デュアルゲートトランジスタＤ７（これは通常、相当するＰ型デバイスよりも高い移動性を有し、従ってより速い可能性をもつ）を用いる。
【００４９】
図１４は、クロックパルス発生器ステージ１を図示し、これはトランジスタＭ９が、インバータＭ１、Ｍ２の入力に接続されるプルアップデバイスを備え、トランジスタＭ３、Ｍ４により形成されるトランスミッションゲートの出力が、トランジスタＭ１１およびＭ１２により形成されるインバータを介してトランジスタＭ６のゲート、そしてトランジスタＤ７の第２のゲートに接続される点で、図１１に示すものとは異なる。インバータの存在は、（正確に測られるならば）ステージのロバストを改良し、最大動作周波数を増加し得る。これはなぜなら、先行するステージからの制御信号が、１つよりも多いクロックパルスがトランスミッションゲートを通過すると、ステージの高速度障害モード（ｈｉｇｈ−ｓｐｅｅｄ  ｆａｉｌｕｒｅ  ｍｏｄｅｓ）の１つが起こるためである。トランジスタＭ１１およびＭ１２により形成されたインバータは、このパルスが小さければ、第２のグリッチパルスをフィルタリングする。
【００５０】
図１５は、スタートパルスＳＰおよびクロックパルスＣＫを、図１４に示すタイプの縦続ステージ１を備えた、クロックパルス発生器の第４ステージにおいて起こる、多様な波形と共に示す。これらは図６に示す波形とほぼ類似しているが、いくつかの差異がある。例えば、信号ｃは反対の極性であり、インバータＭ１１、Ｍ１２の出力における信号ｆが追加されている。クロックパルスＣＫに関する全ての信号の位相調整は異なり、異なるように位相されたスタートパルスＳＰが要求される。
【００５１】
図１６に示すステージ１は、それらが双方向に機能するように配置されている点で、それぞれ図１１に示すものとは異なる。言い換えると、方向制御信号ＬおよびＬ−によって、クロックパルス発生器は、単一の論理ハイレベルを左から右へ、または右から左へ転送するシフトレジスタとして働き得る。これはトランスミッションゲートの追加により、およびデュアルゲートトランジスタＤ１０をトリプルゲートトランジスタＴ１０（またはデュアルゲートトランジスタおよび直列に接続された単一ゲートトランジスタ、または直列に接続された３つの単一トランジスタ）と置き換えることにより達成される。
【００５２】
ステージ１は、トランジスタＧ１からＧ８のペアにより形成されるトランスミッションゲートを備える。トランジスタペアのゲートは、方向制御ラインＬおよびＬ−に接続される。トランスミッションゲートの入力は、制御信号発生回路Ｄ７、Ｍ８からのゲート制御信号を受信するように共に接続される。トランスミッションゲートＧ１、Ｇ２の出力は、右から左への動作のためにフィードバック出力ＱＬＦに接続される。トランスミッションゲートＧ３、Ｇ４の出力は、左から右への動作のために出力クロックゲート制御信号ラインＱＬＤに接続される。トランスミッションゲートＧ５、Ｇ６の出力は、右から左への動作のために出力クロックゲート制御信号ラインＱＲＤに接続される。トランスミッションゲートＧ７、Ｇ８の出力は、左から右への動作のためにフィードバック出力ＱＲＦに接続される。トランジスタＭ８のゲートは、いずれかの方向における動作のためにフィードバック入力に接続される。インバータＭ１、Ｍ２の出力は、左および右の出力Ｑ１、そしてトランジスタＴ１０のゲートの１つに接続される。トランジスタＴ１０の他のゲートは、左から入力Ｄ１Ｌに、右から入力Ｄ１Ｒに接続される。
【００５３】
ラインＤは左または右からの入力クロックゲート制御信号を、ラインＦは左または右からのフィードバック入力信号を、動作の電流方向に従って伝える。
【００５４】
方向制御信号Ｌがハイの場合、動作は左から右となる。トランスミッションゲートＧ１、Ｇ２およびＧ３、Ｇ４は、導電であり、一方トランスミッションゲートＧ５、Ｇ６およびＧ７、Ｇ８は、それらのハイインピーダンス状態にある。よって、ゲート制御信号は右へトランスミッションゲートＧ３、Ｇ４およびラインＱＬＤを介してパスされ、フィードバック信号は、左へトランスミッションゲートＧ１、Ｇ２およびラインＱＬＦを介してパスされる。反対に、方向制御信号Ｌがローの場合、動作は右から左となる。トランスミッションゲートはそれらの反対の状態にあり、そしてゲート制御信号は左へゲートＧ５、Ｇ６およびラインＱＲＤを介してパスされ、フィードバック信号は右へトランスミッションゲートＧ７、Ｇ８およびラインＱＲＦを介してパスされる。
【００５５】
トリプルゲートトランジスタＴ１０は、どちらかの側にあるステージが起動したときには常に、インバータＭ１、Ｍ２の周りで作動するラッチが信号Ｄ１ＬまたはＤ１Ｒによりロックを解除されることを確実にする。このことは各ステージが双方向の様式において作動することを可能にする。なぜなら、それぞれが左または右からのクロックゲート制御信号を予測し得、適切に応答し得るためである。
【００５６】
図１７は、図１６に示すタイプの６つのステージ１により形成されるクロックパルス発生器を図示する。上述されたインバータ３に加えてインバータ５が提供され、相補的方向制御信号Ｌ−を方向制御信号Ｌから発生する。また、左スタートパルスＳＰＬまたは右スタートパルスＳＰＲも動作の方向によって提供され得、そしてインバータ６も右からの動作用に提供され、適切な静的Ｄ１Ｒを発生する。
【００５７】
図１８は、絵素（画素）のＮ行×Ｍ列のディスプレイマトリクス１０を備えるディスプレイ（例えば、液晶デバイスを備える空間光変調器の形において）を図示する。ディスプレイは、クロックパルス発生回路１２およびデータラインドライバ１３のセットを含むアドレス信号発生器１１をさらに備える。クロックパルス発生回路１２は、上述され、また図４から１７に示される任意のタイプの発生器を備える。スキャン信号発生器１４は、スキャン信号を画素の行に供給し、クロックパルス発生回路１５およびスキャンラインドライバ１６のセットを備える。クロックパルス発生回路１５は、上述され、また図４から１７に示される任意のタイプの発生器を備える。クロックパルス発生器回路は、クロックパルスを回路１２へは画素データ速度において、回路１５へはラインデータ速度において生成する。
【００５８】
クロック信号発生器は、クロック入力ＣＫおよびＮ個のステージを備え、ここでＮは３よりも大きい。各ステージは、トランスミッションゲートＭ３、Ｍ４を備え、これはクロック入力ＣＫからのクロックパルスを、先行するステージからの制御信号に応じてパスする。制御信号発生回路Ｍ５、Ｍ６、Ｄ７、Ｍ８は、先行するステージからの制御信号ａおよびトランスミッションゲートＭ３、Ｍ４からのクロックパルスが終了した場合に、制御信号ｅを後続のステージへ供給する。制御信号発生回路Ｍ５、Ｍ６、Ｄ７、Ｍ８は、後続のステージが制御信号Ｆを生成する場合に、制御信号ｅを終了する。
【００５９】
【発明の効果】
本発明により、非常に高い最大動作周波数を有するクロックパルス発生器を提供することが可能である。特に、クロックパルスが１つのトランジスタのみを（トランスミッションゲート出力が発生器の出力を構成する場合に、任意の外部負荷に加えて）一度に充電することが要求される発生器を提供することが可能である。また、クロック信号は完全にゲートされ得る。
【００６０】
第２に、トランジスタゲートによるクロック信号の容量性負荷が最小限化され得る。特に、ステージ毎に１つのゲートのみが充電されることとは別に、スイッチング状態にあるステージ内のトランジスタのゲートのみが充電される。これは結果的に電力消費量を削減し、特にクロック信号を伝える回路トラックのトラック抵抗において、より低い電力を損失することとなる。
【図面の簡単な説明】
【図１】公知であるタイプのシフトレジスタの２つのステージを示す回路図である。
【図２】図１に示すステージにおいて生じる波形を示す図である。
【図３】公知であるタイプのクロックパルス発生器を示すブロック回路図である。
【図４】本発明の実施形態を構成する動的クロックパルス発生器のステージを示す回路図である。
【図５】そのステージが図４に図示されるクロックパルス発生器を示すブロック図である。
【図６】図４および５に示すクロックパルス発生器において生じる波形を示す図である。
【図７】図５に示すクロックパルス発生器において生じる波形を示す図である。
【図８】図５に示すクロックパルス発生器において生じるさらなる波形を示す図である。
【図９】本発明の実施形態を構成する部分静的クロックパルス発生器のステージを示す回路図である。
【図１０】本発明の実施形態を構成する擬似静的クロックパルス発生器のステージを示す回路図である。
【図１１】リセット配置を備えて供給される図１０に図示されるステージを示す回路図である。
【図１２】そのステージが図１１に図示されるクロックパルス発生器を示す図である。
【図１３】図１１に示すステージの相補的な型を示す回路図である。
【図１４】よりロバストのある高速度動作のために改変された図１１に示すタイプのステージを示す回路図である。
【図１５】図１４のクロックパルス発生器において生じる波形を示す図である。
【図１６】一方向における動作のために改変された、図１１に示すタイプのステージを示す回路図である。
【図１７】そのステージが図１６に図示されるクロックパルス発生器を示すブロック図である。
【図１８】本発明の実施形態を構成する空間光変調器を示すブロック概略図である。
【符号の説明】
１  ステージ
３、５、６  インバータ
１０  ディスプレイマトリクス
１１  アドレス信号発生器
１２  クロックパルス発生回路
１３  データラインドライバ
１４  スキャン信号発生器
１５  クロックパルス発生回路
１６  スキャンラインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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