(57)【特許請求の範囲】
【請求項１】
入来するデ−タパケット（Ｄ１、Ｄ２、Ｄ３）が前記データパケットに含まれるデータ（Ｐ１、Ｐ２）に基き２以上の論理列（ＱＵ１、ＱＵ２）に分配されそして一時的に記憶され、そして全ての前記論理列が共通のバッファメモリ（ＭＥＭ）を共有し、前記バッファメモリの位置が必要な時にのみダイナミックに個々の論理列（ＱＵ１、ＱＵ２）に割当てらる、デ−タパケットを一時的に記憶する方法であって、
適切な処理が全てのデ−タパケットに対して保証されない場合に、個々のデ−タパケットは拒否され、論理列の長さについてのデ−タが決定され、入来するデ−タパケットが割当てられるであろう論理列のデ−タが決定され、そして拒否されるデ−タパケットが前記決定されたデ−タに基づいて選択される、
ことを特徴とするデ−タパケットを一時的に記憶する方法。
【請求項２】
拒否されるデ−タパケットはそれらが論理列に挿入される前に拒否されることを特徴とする請求項１記載の方法。
【請求項３】
拒否されるデ−タパケットが論理列から除去されることを特徴とする請求項１記載の方法。
【請求項４】
各デ−タパケットは優先度クラスを前記デ−タパケットに割当てるデ−タを含み、各優先度クラスに対して別々の論理列が提供され、そこに前記優先度クラスに割当てられたデ−タパケット（Ｄ４、Ｄ５；Ｄ６、Ｄ７、Ｄ８）が一時的に記憶されることを特徴とする請求項１記載の方法。
【請求項５】
論理列の全長（ｎ）が決定され、少なくとも１つの優先度クラスが基準値（Ｓ１、Ｓ２）を割当てられ、論理列の全長が基準値を超過する場合、かかる優先度クラスの入来するデ−タパケットが拒否されることを特徴とする請求項２または４記載の方法。
【請求項６】
高い優先度クラスの入来するデ−タパケット（Ｄ１、Ｄ２）に対してバッファメモリに利用できるメモリ位置がない場合、低い優先度クラスのデ−タパケット（Ｄ６、Ｄ７、Ｄ８）がバッファメモリから除去されることを特徴とする請求項３または４記載の方法。
【請求項７】
適切な処理が全てのデ−タパケットに対して保証されない場合に個々のデ−タパケットを拒否可能にするため、デ−タパケットを一時的に記憶する装置であって、前記装置は２つ以上の論理列（ＱＵ１、ＱＵ２）がデ−タパケットを一時的に記憶するために設けられているバッファメモリ（ＭＥＭ）と、必要なときにのみメモリ位置を個々の論理列にダイナミックに割当てるように設計された論理列を管理するためのメモリ管理装置（ＭＣＯＮＴＲ）と、前記デ−タパケットに含まれたデ−タに基づいて入来するデ−タパケット（Ｄ１、Ｄ２、Ｄ３）を論理列の１つに挿入するように設計された書込み装置（ＷＲ）と、論理列からのデ−タパケットを読取るためのサーバ（ＳＥＲ）とを具備し、
メモリ管理装置は論理列の長さ（ｎ，ｎ２）についてのデ−タを決定する装置を備え、そして
デ−タパケットを拒否するためのアクセス制御装置（ＺＵＧ）を有する書込み装置を備えており、ここ前記アクセス制御装置はデ−タパケットの拒否の決定を行うため、論理列の長さの情報を与えるデ−タと、入来するデ−タパケットが割当てられる論理列の情報とを、結合するように設計されている、
ことを特徴とするデ−タパケットの一時的記憶装置。
【請求項８】
前記書込み装置は各入来するデ−タパケットに時間スタンプを割当てるための装置を提供し、前記サーバは論理列が読取り期間中に処理される順序が時間スタンプにより影響されることができるように設計されていることを特徴とする請求項７記載の装置。
【請求項９】
前記サーバは個々の列が処理される順番を決定する２以上の動作モードの間で切換えが可能なように設計されていることを特徴とする請求項７記載の装置。
【請求項１０】
前記アクセス制御装置はデ−タパケットの拒否に関する少なくとも２つの動作モードの間で切換えが可能なように設計されていることを特徴とする請求項７記載の装置。
【請求項１１】
適切な処理が全てのデ−タパケットに対して保証されない場合に個々のデ−タパケットを拒否可能にする、デ−タパケットを伝送するための通信回路網の交換装置であって、前記交換装置はデ−タパケットを一時的に記憶するために提供される２つ以上の論理列（ＱＵ１、ＱＵ２）を有するバッファメモリ（ＭＥＭ）に提供されるデ−タパケットを一時的に記憶するための少なくとも１つの装置と、必要なときにのみメモリ位置を個々の論理列にダイナミックに割当てるように設計されている論理列を管理するためのメモリ管理装置（ＭＣＯＮＴＲ）と、前記デ−タパケットに含まれているデ−タに基づいて入来するデ−タパケット（Ｄ１、Ｄ２、Ｄ３）を論理列の１つに挿入するように設計された書込み装置（ＷＲ）と、論理列からデ−タパケット読取るためのサーバ（ＳＥＲ）とを具備し、
前記メモリ管理装置は前記論理列の長さ（ｎ、ｎ２）についてのデ−タを決定する装置を備え、そして
前記書込み装置はデ−タパケットを拒否するためのアクセス制御装置（ＺＵＧ）を備えており、このアクセス制御装置はデ−タパケットの拒否についての決定を行うために、前記論理列の長さについての情報を与えるデ−タと、前記入来するデ−タパケットが割当てられる論理列についての情報とを結合するように設計されている、
ことを特徴とする交換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入来デ−タパケットがそこに含まれるデ−タに基づいて２以上の論理列に分配され、一時的に記憶され、全ての前記論理列が共通のバッファメモリを共有し、その位置が必要な時のみにダイナミックに個々の論理列に割当てられるデ−タパケットの一時的記憶方法と、その方法に使用されるデ−タパケットを一時的に記憶する装置と、このような装置とを有する交換装置とに関する。
【０００２】
【従来の技術】
ＡＴＭスイッチング装置（ＡＴＭ＝非同期転送モード）では幾つかの入力ラインからデ−タパケット（“セル”とも呼ぶ）を１つの同一の出力ラインに切換えることがしばしば必要である。これはデ−タパケットがスイッチング処理の前、その期間中、その後で一時的に記憶される理由である。一時的な記憶は幾つかの並列な列の形態であってもよい。列は異なるように処理され、従ってデ−タパケットはこれらが属する列により異なった処理を受ける。
【０００３】
本発明は文献（“Ｅｌｅｄｔｒｉｓｃｈｅｓ  Ｎａｃｈｒｉｃｈｔｅｎｗｅｓｅｎ  ”、６４巻、Ｎｏ．２／３、１９９０年、アルカテルの技術的文献）の１６２  〜１６３  頁に説明されている装置を基礎とするものである。
【０００４】
この装置はＡＴＭデ−タパケット（“ＡＴＭセル”または“セル”と呼ばれる）のための集積されたスイッチング素子の一部を形成する。この装置では異なった入口から来るデ−タパケットが幾つかの列に割当てられ、一時的にそこに記憶される。
【０００５】
【発明が解決しようとする課題】
その装置はメモリ装置、ルート設定論理装置、メモリ管理装置を具備している。
メモリ装置は幾つかの論理列を含む。ここで“論理”とは列へのメモリセルの割当てが永久的ではなく可変であることを意味している。
ルート設定論理装置は入来デ−タパケットをデ−タパケットに含まれているルート情報を基にして論理列の１つに割当てる。
メモリ管理装置はメモリ装置の位置を管理する。論理列の列の制御を確実にし、空白の位置を列に挿入されるデ−タパケットに割当てる。
【０００６】
これは結果として以下の動作モードとなる。即ちメモリ装置に到達するデ−タパケット流はルート情報を基にして論理列に分配され、一時的にそこに記憶される。
このような装置はデ−タパケットが異なった方法で処理されることができる異なった列に一時的に記憶され、記憶装置の利用が固定したメモリ割当てを有する別々の列よりも良好である利点を有する。これはメモリ装置の全ての位置が全ての列により使用されることができることから生じる。
過負荷状態下では、デ−タパケットの損失の可能性は一般的に論理列による加入と独立している。しかしながら、多くの場合には所定の列内のデ−タパケットの損失の可能性ができるだけ低いことが必要である。重要ではない別の列のデ−タパケットでは僅かに高い損失の可能性が許容される。
それ故、本発明の目的は異なった論理列に一時的に記憶されるデ−タパケットの異なった性質に基づいた処理を達成することである。
【０００７】
【課題を解決するための手段】
この目的は、適切な処理が全てのデ−タパケットに対して保証されないとき個々のデ−タパケットが拒否され、論理列の長さについてのデ−タが決定され、入来デ−タパケットが割当てられる論理列のデ−タが決定され、拒否されるデ−タパケットが前記決定されたデ−タに基づいて選択されることを特徴とするデ−タパケットの一時的記憶方法およびメモリ管理装置が論理列の長さについてのデ−タを決定する装置を備え、デ−タパケットの拒否の決定を行うため、論理列の長さの情報を与えるデ−タと入来デ−タパケットが割当てられる論理列の情報とを結合するように設計されたデ−タパケットを拒否するためのアクセス制御装置が書込み装置に設けられていることを特徴とするデ−タパケットの一時的記憶装置によって達成される。このような方法および装置の有効な使用形態として、メモリ管理装置が論理列の長さについてのデ−タを決定する装置を備え、書込み装置はデ−タパケットの拒否についての決定を行うため論理列の長さについての情報を与えるデ−タと入来デ−タパケットが割当てられる論理列の情報とを結合するように設計されているデ−タパケットを拒否するためのアクセス制御装置を備えていることを特徴とするデ−タパケット伝送用の通信回路網の交換装置が提供される。
【０００８】
本発明の基本的思想はデ−タパケットの選択的な排除によりデ−タパケットの避けることのできない損失を組織化することである。それほど重要ではない列のデ−タパケットはより重要なデ−タパケットのための余地をつくるために所定の制限内で故意に排除される。
【０００９】
本発明のさらに重要な利点はその他の請求項に記載されている。
特にデ−タパケットはデ−タパケットに示されている優先度クラスに基づいて列に割当てられ、従って各列は別の優先度クラスのデ−タパケットを含む。列は異なった周波数で処理される。従って優先度依存損失と遅延の可能性を有する一時的な記憶は有効な方法で実行される。
【００１０】
本発明の特別の利点は少数のパラメータの構成が異なった損失または遅延の可能性を生じる幾つかの方法の間での切換えを可能にすることである。これは少数のパラメータ構成によりそれぞれの仕事に調節される一般に応用可能な一時的記憶を提供する。
【００１１】
本発明の別の利点はＡＴＭに適切であるような高速度の必要条件を満たすことである。
【００１２】
【実施例】
本発明は添付図面を伴って以下の実施例の説明から明白になるであろう。デ−タパケットの一時的記憶用の顕著な装置の顕著な使用方法を最初に説明する。これはサーバとアクセス制御装置の幾つかの動作モードの間で切換えが可能である。入来デ−タパケットは２つの優先度クラスの１つに割当てられ、優先度クラスにしたがって２つの列の一方に割当てられる。
入来デ−タパケットを別の規定により列に割当てることも可能である。例えばデ−タパケットはそこに含まれるルート情報により列に分配され、この場合、各列も異なった出力に割当てられる。
【００１３】
図１は書込み装置ＷＲ、バッファメモリＭＥＭ、サーバＳＥＲ、メモリ管理装置ＭＣＯＮＴＲを示している。書込み装置ＷＲでは３つのデ−タパケットＤ１、Ｄ２、Ｄ３が到達している。
デ−タパケットＤ１、Ｄ２、Ｄ３は通信回路網で情報交換に使用されるようなデ−タパケットである。これらはこれらが割当てられている優先度を示す指示子を伝送する。デ−タパケットＤ１は優先度クラスＰ１に割当てられ、デ−タパケットＤ２、Ｄ３は優先度クラスＰ２に割当てられ、Ｐ１はより高い優先度クラスに対応し、Ｐ２は低いクラスに対応する。
デ−タパケットＤ１、Ｄ２、Ｄ３は別形態または別の使用法も有していてもよい。このようなデ−タパケットは例えば、デ−タ処理システムの待ち処理の処理内容を表すものである。
【００１４】
書込み装置ＷＲは入来デ−タパケットを受信し、これらをバッファメモリＭＥＭに入れる。さらに、デ−タパケットの拒否を決定し、この範囲までメモリ管理装置ＭＣＯＮＴＲと信号を交換する。
バッファメモリＭＥＭでは２つの論理列ＱＵ１、ＱＵ２が形成されている。列ＱＵ１は２つのデ−タパケットＤ４、Ｄ５を含み、列ＱＵ２は３つのデ−タパケットＤ６、Ｄ７、Ｄ８を含む。これらの各デ−タパケットには時間スタンプＴＳが設けられ、これはデ−タパケットの到着順序の情報を与える。列ＱＵ１、ＱＵ２はＦＩＦＯ列（ＦＩＦＯ＝先入れ先出し）として組織される。
列を異なる組織にすることも可能であり、即ち、結果として短いデ−タパケットが最初に読取られる。
サーバＳＥＲは所定のアルゴリズムにしたがってバッファメモリＭＥＭからデ−タパケットを読取り、例えばそれらを送信機へ送る。
【００１５】
メモリ管理装置ＭＣＯＮＴＲはバッファメモリＭＥＭ中の記憶処理を行う。これは空白のバッファメモリＭＥＭの位置のリストを保持し、後者が２つの列ＱＵ１、ＱＵ２の一方に書込み装置により入力されるとき、デ−タパケットにこのリストから位置を割当てる。さらにメモリ管理装置ＭＣＯＮＴＲが論理列ＱＵ１、ＱＵ２を組織し、レジスタ中の２つの列ＱＵ１、ＱＵ２の現在の長さと全長についての情報を記憶する。このレジスタのデ−タは書込み装置ＷＲに通信される。
【００１６】
デ−タパケットが論理列ＱＵ１、ＱＵ２の１つからサーバにより読取られるときそれにより占有されているメモリ位置は空白のメモリ位置のリストに入れられる。この例ではデ−タパケットのメモリ位置は書込み装置ＷＲからの信号に応答してメモリ管理装置ＭＣＯＮＴＲにより空白のメモリ位置のリストに入れられることも可能である。このデ−タパケットは従って列から消去される。
【００１７】
書込み装置ＷＲはクロックＣＬＯＣＫと、分配装置ＤＩＶと、２つの入力ＩＮ１とＩＮ２と２つの出力ＯＵＴ１、ＯＵＴ２とを有するアクセス制御装置ＺＵＧを含む。
分配装置ＤＩＶは入来デ−タパケットＤ１、Ｄ２、Ｄ３を受信し、これらが優先度クラスＰ１に属すならばアクセス制御装置ＺＵＧの入力ＩＮ１に送り、これらが優先度クラスＰ２に属すならば入力ＩＮ２に送る。
さらに、分配装置ＤＩＶは入来デ−タパケットに時間スタンプＴＳを与える。この時間スタンプＴＳはデ−タパケットの到着時間を示す。到着時間はクロックＣＬＯＣＫにより決定される。
時間スタンプＴＳのデ−タパケットの到着順序を記録する他の方法も可能である。例えば、各入来デ−タパケット上の１つにより増加されるカウンタのカウントが時間スタンプＴＳ中に記憶されることもできる。この時間スタンプは異なった方法でデ−タパケットに関連される。例えばそれは別々に記憶されメモリ管理装置ＭＣＯＮＴＲにより各デ−タパケットと結合される。
デ−タパケットと関連する時間スタンプＴＳなしですますことも可能である。しかしながら到着順序の情報はサーバＳＥＲに利用できない。
【００１８】
アクセス制御装置ＺＵＧは必要ならば、入力ＩＮ１、ＩＮ２に供給されるデ−タパケットを列ＱＵ１、ＱＵ２にそれぞれ挿入する。さらにアクセス制御装置ＺＵＧはデ−タパケットの拒否についての決定を行い、拒否を行うか初期化する。最後に、信号をメモリ管理装置ＭＣＯＮＴＲと交換する。
【００１９】
アクセス制御装置ＺＵＧの動作は図２で詳細に示されている。
図２は入力ＩＮ１、ＩＮ２と出力ＯＵＴ１、ＯＵＴ２とを有するアクセス制御装置ＺＵＧを示している。これは２つの制御装置ＣＯＮＴＲ１、ＣＯＮＴＲ２を含んでいる。制御装置ＣＯＮＴＲ１は列ＱＵ１に割当てられたデ−タパケットを受持ち、制御装置ＣＯＮＴＲ２は列ＱＵ２に割当てられたデ−タパケットを受持つ。
【００２０】
制御装置ＣＯＮＴＲ１は２つの比較装置ＣＭＰ１、ＣＭＰ２と２つのＡＮＤゲートＡＮＤ１、ＡＮＤ２とＮＯＴゲートＮＯＴと書込み装置Ｅ１とを有する。制御装置ＣＯＮＴＲ２は２つの比較器ＣＭＰ３、ＣＭＰ４とＡＮＤゲートＡＮＤ３と書込み装置Ｅ２とを有する。
【００２１】
２つの信号ｎとｎ２  はメモリ管理装置ＭＣＯＮＴＲから受信され、信号ＤＯＰＯ２はメモリ管理装置ＭＣＯＮＴＲに送信される。信号ＰＯＥＮによりアクセス制御装置ＺＵＧの動作モードが設定される。信号ＰＯＥＮは例えばモード選択スイッチまたは高レベル制御装置から受信される。
信号ｎ２  の値は列ＱＵ２のデ−タパケット数に対応し、信号ｎの値は列ＱＵ１、ＱＵ２の両者のデ−タパケットの総数に対応する。信号ＤＯＰＯ２とＰＯＥＮは２進信号であり、その値は論理１または論理０である。
【００２２】
書込み装置Ｅ１は入力ＩＮ１に到達するデ−タパケットを出力ＯＵＴ１を経て列ＱＵ１に挿入し、またはそれを拒否する。書込み装置Ｅ２は入力ＩＮ２と出力ＯＵＴ２に接続され、同一の方法でデ−タパケットを処理する。ＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３はそれぞれ２個の入力と１個の出力を有する。
【００２３】
信号ｎは比較器ＣＭＰ１、ＣＭＰ２、ＣＭＰ３に供給され、信号ｎ２  は比較器ＣＭＰ４に供給され信号ＰＯＥＮはＡＮＤゲートＡＮＤ３の第１の入力に供給される。
比較器ＣＭＰ３は信号ｎの値をしきい値Ｓ２と比較する。信号ｎの値がしきい値Ｓ２より大きいか等しいならば書込み装置Ｅ２は到着するデ−タパケットを拒否するように指示される。そうでないならば書込み装置はこれらのデ−タパケットを出力ＯＵＴ２を経て列ＱＵ２に挿入する。
比較器ＣＭＰ４は信号ｎ２  の値とゼロとを比較する。値がゼロよりも大きいならば論理１はＡＮＤゲートＡＮＤ３の第２の入力に供給される。そうでなければ論理０が供給される。ＡＮＤゲートＡＮＤ３（信号ＰＡ）の出力がＡＮＤゲートＡＮＤ２の第１の入力に結合され、ＮＯＴゲートＮＯＴを通ってＡＮＤゲートＡＮＤ１の第２の入力に結合される。
【００２４】
信号ｎの値は比較器ＣＭＰ１のしきい値Ｓ１および比較器ＣＭＰ２のしきい値Ｎと比較される。信号ｎの値がしきい値Ｓ１よりも大きいか等しいならば論理１はＡＮＤゲートＡＮＤ１の第１の入力に供給され、そうでなければ論理０が供給される。値がしきい値Ｎよりも大きいか等しいならば論理１はＡＮＤゲートＡＮＤ２の第２の入力に供給され、そうでなければ論理０が供給される。
論理１がＡＮＤゲートＡＮＤ１の両入力に供給されるならば書込み装置Ｅ１は入来デ−タパケットを拒否するように指示される。そうでなければ書込み装置Ｅ１はこれらのパケットを出力ＯＵＴ１を介して列ＱＵ１に挿入する。ＡＮＤゲートＡＮＤ２の両入力に供給される論理１でメモリ管理装置ＭＣＯＮＴＲは列ＱＵ２の端部に位置するデ−タパケットをバッファメモリＭＥＭから消去するために信号ＤＯＰＯ２によって指示される。
しきい値Ｓ１、ＮはバッファンメモリＭＥＭ中に記憶されることができる最大数のデ−タパケットに等しい値に設定される。アクセス制御装置ＺＵＧが２つより多数の優先度クラスに延在されるならばしきい値Ｓ１はもっと低い値に設定されなければならない。
部品の前述の接続は２つの異なった動作モード間での切換えを可能にする。
【００２５】
信号ＰＯＥＮの値が論理０に設定されるならば、２つの列ＱＵ１、ＱＵ２の所定の全長から始まって高い優先度クラスＰ１の列ＱＵ１を目的とするデ−タパケットのみがバッファメモリＭＥＭに入れられる。列ＱＵ２のためのデ−タパケットは拒否される。このしきい値の全長はしきい値Ｓ２を経て設定される。
信号ＰＯＥＮの値が論理１に設定されるならば、しきい値Ｓ２がしきい値ＮとＳ１と同一の値に設定され、２つの列ＱＵ１、ＱＵ２の全長がバッファメモリＭＥＭの容量における限界に到達するならばデ−タパケットは低い優先度クラスＰ２の列ＱＵ２に記憶され、一方のデ−タパケットは列ＱＵ１から消去され、空白位置は高い優先度クラスＰ１のデ−タパケット記憶用に使用される。
【００２６】
２つの動作モード間の切換えなしで、２つのモードの一方のみを行うことが可能である。
またデ−タによりデ−タパケットをメモリ管理装置ＭＣＯＮＴＲから選択的に拒否する他の方法とデ−タパケットの列への割当てが使用されてもよい。このような方法は例えばしきい値Ｎ、Ｓ１、Ｓ２または信号ＰＯＥＮを適切な他の値に設定することによって実行することができる。また２つより多数の動作モード間での切換えも可能である。
【００２７】
サーバＳＥＲの動作が図３で詳細に示されている。
図３はバッファメモリＭＥＭとサーバＳＥＲの部分を示している。バッファメモリＭＥＭは２つの論理列ＱＵ１、ＱＵ２を有し、それぞれ列ＱＵ１、ＱＵ２の始めに記憶される２つのデ−タパケットＤ４、Ｄ６を含んでいる。サーバＳＥＲは読取り装置ＡＥ、スイッチング装置ＳＷ、３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ２、ＳＥＲＶＥ３を含んでいる。
読取り装置ＡＥはデ−タパケットを列ＱＵ１、ＱＵ２のいずれか一方の始めから取り、それを通過させる。デ−タパケットが取られる列は３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ２、ＳＥＲＶＥ３の１つにより決定される。スイッチング装置ＳＷによりこれらの３つの制御装置の１つを選択することにより３つの動作モードの１つが設定される。各モードは異なった制御方法に対応する。
【００２８】
第１のモードでは制御装置ＳＥＲＶＥ１はデ−タ入力ＴＳ１を経てデ−タパケットＤ４の時間スタンプＴＳを読取り、デ−タパケットＤ６の時間スタンプはデ−タ入力ＴＳ２を経て読取られる。このデ−タにより制御装置ＳＥＲＶＥ１は２つのデ−タパケットＤ４、Ｄ６の時間スタンプを書取り装置ＷＲに先に到着した読取り装置により読取らせる。この方法で全てのデ−タパケットのＦＩＦＯ処理が行われる。
第２のモードでは制御装置ＳＥＲＶＥ２は２つの入力ＤＡ１とＤＡ２を経て少なくとも１つのデ−タパケットが列ＱＵ１、ＱＵ２にそれぞれ含まれるか否かをチェックする。このデ−タにより、制御装置ＳＥＲＶＥ２はデ−タパケットが列ＱＵ１に存在しない場合にのみデ−タパケットを列ＱＵ２から読取らせる。この方法で高い優先度クラスＰ１のデ−タパケットの遅延優先が行われる。
第３のモードでは制御装置ＳＥＲＶＥ３は読取り装置ＡＥが所定の時間期間に各列から読取るように指示する。この方法で２つの列のサイクル処理が達成される。
【００２９】
サーバＳＥＲの幾つかのモード間でスイッチング能力なしで済まし、１つのみのモードを使用するか、前述した方法以外の制御方法を使用することも可能である。
【００３０】
前述の例では２つの優先度クラスの一方に属すデ−タパケットを一時的に記憶する装置が示されている。この装置も２つより多くの優先度クラスのうちの１つに割当てられたデ−タパケットの一時的な記憶を許容するように拡張されている。このことを行うために各付加的な優先度クラスに対しては１つの付加的な列がバッファメモリＭＥＭに形成されなければならず、１つの付加的な制御装置がアクセス制御装置に設けられなければならない。この付加的な制御装置は制御装置ＣＯＮＴＲ１と同一の構成であり、クラスＰ１よりも高い優先度クラスに割当てられる。付加的な回路が加えられなければならず、これは付加的な制御装置用の信号ＰＡに対応する信号を発生し、信号ＰＯＥＮとｎ２  から列ＱＵ１の長さを示す値を有する制御装置ＣＯＮＴＲ１用の信号を得る。
【００３１】
ＡＴＭ交換装置における本発明の有効な使用方法を以下説明する。
このような交換装置ではスイッチング回路網により切換えられる前、その期間中、またはその後に入来デ−タパケットが一時的に記憶される。従って入来するまたは出力するデ−タパケットを伝送する各ラインまたはスイッチング処理のために１つの一時的な記憶装置が必要とされる。これらの点で、本発明により一時的にデ−タパケットを記憶する装置が使用される。
【図面の簡単な説明】
【図１】本発明による方法を使用する一時的にデ−タパケットを記憶するための顕著な装置の概略図。
【図２】図１の装置用の書込み装置部分の概略図。
【図３】図１の装置用のサーバおよびバッファメモリ部分の概略図。
【図１】
0003575628.tif 000002
【図２】
0003575628.tif 000003
【図３】
0003575628.tif 000004