(57)【特許請求の範囲】
【請求項１】
第１のクロック信号を入力して検出信号を出力するクロック入力検出部と、
第２のクロック信号と上記検出信号とを入力し、上記検出信号の論理値に基づき、上記クロック入力検出部に第１のクロック信号が供給されているときには上記第２のクロック信号を出力し、上記クロック入力検出部に第１のクロック信号が供給されていないときには上記第２のクロック信号の出力を停止するクロック出力制御部と、
上記第１のクロック信号に応答して外部からデータを受け入れて保持する第１のレジスタ部と、
上記クロック出力制御部から出力される第２のクロック信号に応答して上記第１のレジスタ部の出力を受け入れて保持する第２のレジスタ部と、
を有するレジスタ回路。
【請求項２】
上記クロック入力検出部は、第１のノードと第２のノードとの間に互いに逆向きに接続された第１及び第２のインバータと、第１の電源電位と上記第１のノードとの間に接続された第１のトランジスタと、第２の電源電位と上記第１のノードとの間に直列に接続された第２及び第３のトランジスタとを有し、
上記クロック出力制御部は、検出信号と第２のクロック信号とを入力し、検出信号の論理値に応じて第２のクロック信号を出力する論理回路を有し、
上記第１のクロック信号に応答して上記第１のトランジスタが導通することにより上記第２のノードに検出信号が発生され、上記論理回路から出力される第２のクロック信号に応答して上記第２のトランジスタが導通すると共に上記論理回路に入力する第２のクロック信号に応答して上記第３のトランジスタが導通することにより上記第２のノードがリセットされる、
請求項１に記載のレジスタ回路。
【請求項３】
上記クロック入力検出部は、第１のノードと第２のノードとの間に互いに逆向きに接続された第１及び第２のインバータと、第１の電源電位と上記第１のノードとの間に接続された第１のトランジスタと、上記第１の電源電位と上記第２のノードとの間に直列に接続された第２及び第３のトランジスタとを有し、
上記クロック出力制御部は、検出信号と第２のクロック信号とを入力し、検出信号の論理値に応じて第２のクロック信号を出力する論理回路を有し、
上記第１のクロック信号に応答して上記第１のトランジスタが導通することにより上記第２のノードに検出信号が発生され、上記論理回路から出力される第２のクロック信号に応答して上記第２のトランジスタが導通すると共に上記論理回路に入力する第２のクロック信号に応答して上記第３のトランジスタが導通することにより上記第２のノードがリセットされる、
請求項１に記載のレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ・スレーブ型のレジスタ回路に係わる。とくに、本発明は、マスタクロック信号等のクロック入力がないときは、スレーブクロック信号を停止させることにより省電力化を図るクロック信号の停止制御に関する。
【０００２】
【従来の技術】
近年、例えばセルラー電話等、電池で駆動するポータブル型の電子機器の開発が活発化している。
これらポータブル型の電子機器には、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）や半導体メモリ等が多数搭載されている。ＤＳＰにおいては、パイプライン処理が行われる関係で、データを一時保持するためのレジスタを多数有し、また、アキュムレータとしても、乗算器や加算器ごとにレジスタが多数含まれている。半導体メモリにおいても、そのデータ入出力部にデータを一時保持するために、レジスタが多数用いられている。
【０００３】
また、このレジスタの構成としては、いわゆるマスタ・スレーブ型シフトレジスタに代表されるように、複数のクロック信号によりデータの取込みや転送が制御されるものが多い。
たとえば、セルラー電話の音声信号圧縮等を行うＤＳＰに内蔵されたマスタ・スレーブ型シフトレジスタにおいて、そのレジスタ回路は、データを取り込むための複数のマスタクロック信号のほかに、このシフトレジスタ内部のマスタ部とスレーブ部間のデータ転送やレジスタ間のデータ転送のために、スレーブクロック信号やテストクロック信号により制御される。
【０００４】
このようなレジスタ回路は、電池で駆動するポータブル型の電子機器に多数内蔵されることに鑑みると、いかにして消費電力を抑えるかが取り組むべき重要な課題となっている。
【０００５】
【発明が解決しようとする課題】
この従来のレジスタ回路において、マスタクロック信号は、データを取り込むときだけクロックパルスを発生させるようにコントロール回路により制御されている。同様に、テストクロック信号は、内部検査やエミュレーション等を行うときのみ出力される。
【０００６】
これに対し、スレーブクロック信号は、その停止制御がなされていない場合も多く、この場合のレジスタ回路は、必要時以外でも常にクロックパルスの供給を受けていることから、消費電力が大きいといった課題を有していた。
従来においても、クロックイネーブル信号を生成し、これを用いればスレーブクロック信号の停止制御も可能であった。たとえば、同種のレジスタが大規模に並んでおり、しかも同じクロック信号で制御されるような場合では、スレーブクロック信号にクロックイネーブル信号によるゲートをかけて、必要時以外は停止させる制御も行われていた。
【０００７】
そのような消費電力の低減効果が大きい特殊な場合を除くと、このクロックの停止制御のためだけにクロックイネーブル信号を生成することは、余りに回路的な負担が大きく、このため、既存の信号を用いた簡単な構成のクロックの停止制御回路が強く求められていた。
【０００８】
本発明は、このような実情に鑑みてなされ、クロックイネーブル信号等の生成をする必要がなく、レジスタ部に入力される既存の信号を用いて動作する簡単な回路を内蔵させることにより、容易にクロックの停止制御ができるレジスタ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明のレジスタ回路では、第１及び第２のレジスタ部でなるマスタ・スレーブ型のレジスタに用いるクロック信号のみ用いて、スレーブクロック信号（第２のクロック信号）の停止制御を行うこととした。
【００１０】
本発明のレジスタ回路は、第１のクロック信号を入力して検出信号を出力するクロック入力検出部と、第２のクロック信号と上記検出信号とを入力し、上記検出信号の論理値に基づき、上記クロック入力検出部に第１のクロック信号が供給されているときには上記第２のクロック信号を出力し、上記クロック入力検出部に第１のクロック信号が供給されていないときには上記第２のクロック信号の出力を停止するクロック出力制御部と、上記第１のクロック信号に応答して外部からデータを受け入れて保持する第１のレジスタ部と、上記クロック出力制御部から出力される第２のクロック信号に応答して上記第１のレジスタ部の出力を受け入れて保持する第２のレジスタ部とを有する。
【００１１】
また、上記クロック入力検出部は、第１のノードと第２のノードとの間に互いに逆向きに接続された第１及び第２のインバータと、第１の電源電位と上記第１のノードとの間に接続された第１のトランジスタと、第２の電源電位と上記第１のノードとの間に直列に接続された第２及び第３のトランジスタとを有し、上記クロック出力制御部は、検出信号と第２のクロック信号とを入力し、検出信号の論理値に応じて第２のクロック信号を出力する論理回路を有し、上記第１のクロック信号に応答して上記第１のトランジスタが導通することにより上記第２のノードに検出信号が発生され、上記論理回路から出力される第２のクロック信号に応答して上記第２のトランジスタが導通すると共に上記論理回路に入力する第２のクロック信号に応答して上記第３のトランジスタが導通することにより上記第２のノードがリセットされる。
【００１２】
更には、上記クロック入力検出部は、第１のノードと第２のノードとの間に互いに逆向きに接続された第１及び第２のインバータと、第１の電源電位と上記第１のノードとの間に接続された第１のトランジスタと、上記第１の電源電位と上記第２のノードとの間に直列に接続された第２及び第３のトランジスタとを有し、上記クロック出力制御部は、検出信号と第２のクロック信号とを入力し、検出信号の論理値に応じて第２のクロック信号を出力する論理回路を有し、上記第１のクロック信号に応答して上記第１のトランジスタが導通することにより上記第２のノードに検出信号が発生され、上記論理回路から出力される第２のクロック信号に応答して上記第２のトランジスタが導通すると共に上記論理回路に入力する第２のクロック信号に応答して上記第３のトランジスタが導通することにより上記第２のノードがリセットされる。
【００１３】
【発明の実施の形態】
以下、本発明に係わるレジスタ回路を、図面にもとづいて説明する。
図１は、本発明のレジスタ回路の概略構成図を示す。
このレジスタ回路２には、マスタ・スレーブ型のレジスタ部４を有し、このレジスタ部４のクロック入力側に、当該レジスタ部４内部にデータの取込みを指示する第１のクロック信号や、このレジスタ部４がシフトレジスタの場合にシフト動作を指示する第３のクロック信号を用いて、第２のクロック信号をレジスタ側に出力するか否かを制御するクロック制御回路６が併設させてある。
【００１４】
クロック制御回路６は、第１のクロック信号（又は第３のクロック信号）の入力により検出信号Ｓ１  を出力するクロック入力検出部８と、入力した検出信号Ｓ１  にもとづいて、クロック入力検出部８が第１のクロック信号（又は第３のクロック信号）を入力しているときのみ、第２のクロック信号をレジスタ部４側に出力するクロック出力制御部１０とを有する。
【００１５】
【実施例】
以下、上記レジスタ部４として、２入力構成のマスタ・スレーブ型のシフトレジスタを用いた場合を例に、さらに具体的な本発明の実施例について説明する。
第１実施例
図２には、本発明のレジスタ部４として用いることができる２入力構成のマスタ・スレーブ型のシフトレジスタの概略構成図を示す。
【００１６】
このシフトレジスタ４では、図２に示すように、通常の並列レジスタとしても使用できるように、２入力・１出力構成のフリップ・フロップ回路ＦＦ（１）  ，ＦＦ（２）  ，…，ＦＦ（ｉ）  ，…，ＦＦ（ｎ）  を、データのビット数ｎに応じた数だけ並列に配置させて構成されている。
【００１７】
各フリップ・フロップ回路ＦＦ（ｉ）  は、それぞれデータを保持する入力側のマスタ部Ｍと、出力側のスレーブ部Ｓとから構成されている。また、各フリップ・フロップ回路ＦＦ（ｉ）  には、第１のデータｄ１（ｉ）と第２のデータｄ２（ｉ）が各々入力可能な入力端子Ｄ１  ，Ｄ２  と、データｄ１（ｉ），ｄ２（ｉ）の何れかを出力する出力端子Ｑと、各フリップ・フロップ回路ＦＦ（ｉ）  を直列接続するためのスキャン入力端子ＳＣｉｎ及びスキャン出力端子ＳＣｏｕｔ  とが設けられている。
【００１８】
入力端子Ｄ１  ，Ｄ２  とマスタ部Ｍとの接続経路には、それぞれ入力選択用のＭＯＳトランジスタＴＲｉｎが接続されている。入力選択用のＭＯＳトランジスタＴＲｉｎの各ゲートにはそれぞれ第１のマスタクロック信号ｍＣＬＫ１  と第２のマスタクロック信号ｍＣＬＫ２  とが入力され、これらのマスタクロック信号により各ＭＯＳトランジスタＴＲｉｎは導通状態又は非導通状態に切り替えられ、これによりデータの取込み制御が行われる。
【００１９】
また、マスタ部Ｍに対しスキャン入力端子ＳＣｉｎが接続され、その接続経路には、ＭＯＳトランジスタＴＲｏｕｔ  が接続されている。ＭＯＳトランジスタＴＲｏｕｔ  のゲートにはテストクロック信号ｔＣＬＫが入力され、このテストクロック信号ｔＣＬＫによりＭＯＳトランジスタＴＲｏｕｔ  は導通状態又は非導通状態に切り替えられる。
【００２０】
マスタ部Ｍとスレーブ部Ｓとの接続経路には、データ転送用のＭＯＳトランジスタＴＲｔｒｎ  が接続されている。データ転送用のＭＯＳトランジスタＴＲｔｒｎ  のゲートにはスレーブクロック信号ｓＣＬＫが入力され、このスレーブクロック信号ｓＣＬＫによりＭＯＳトランジスタＴＲｔｒｎ  は導通状態又は非導通状態に切り替えられ、これによりマスタ部Ｍからスレーブ部Ｓへのデータ転送が制御される。
【００２１】
一方、各フリップ・フロップ回路ＦＦ（ｉ）  は、そのスキャン出力端子ＳＣｏｕｔ  が次段のビット側のスキャン入力端子ＳＣｉｎに接続され、これにより、シフトレジスタの目的であるデータのシフト動作が可能となっている。このデータのシフト動作は、テストクロック信号ｔＣＬＫとスレーブクロック信号ｓＣＬＫとの組み合わせにより行うことができる。これにより、並列データを直列データに変換したり、内部検査やエミュレーション（Ｅｍｕｌａｔｉｏｎ）  等に際し、機器内部のステート間のデータを走査することが可能である。
【００２２】
図３は、本第１実施例に係わるクロック制御回路として、スレーブクロック信号ｓＣＬＫの停止制御を行うスレーブ制御回路の回路図である。また、図４は、図３のスレーブ制御回路の動作を説明するためのタイミングチャートである。
このスレーブ制御回路６は、第１のインバータＩＮＶ１  と第２のインバータＩＮＶ２  とで構成したラッチ回路を有している。このラッチ回路の入力側のノードＮＤ１  とＧＮＤとの間には３つのｎＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３が並列に接続されており、それらのゲートには上記したシフトレジスタ４と共通なクロック信号、即ち第１のマスタクロック信号ｍＣＬＫ１  ，  第２のマスタクロック信号ｍＣＬＫ２  及びテストクロック信号ｔＣＬＫがそれぞれ入力されている。
【００２３】
ラッチ回路の出力側のノードＮＤ２  側はＡＮＤ回路１２の一方の入力に接続されており、このＡＮＤ回路１２の他方の入力にはスレーブクロック信号ｓＣＬＫが供給される。従って、ＡＮＤ回路１２の出力には、ラッチ回路の出力がハイレベルのときのみ、スレーブクロック信号ｓＣＬＫが出力される。
【００２４】
また、ラッチ回路の入力側のノードＮＤ１と電源電圧供給線ＶＤＤとの間には、リセット部として、２つのｐＭＯＳトランジスタＴＲ４  ，ＴＲ５  が直列に接続されている。このｐＭＯＳトランジスタＴＲ４  のゲートにはスレーブクロック信号ｓＣＬＫが入力され、ｐＭＯＳトランジスタＴＲ５  のゲートにはＡＮＤ回路１２の出力をインバータＩＮＶ３  で反転した信号が入力される。
【００２５】
つぎに、このように構成したスレーブ制御回路６の動作について、図４のタイミングチャートも参照にしながら説明する。
ここでは、この図示例のスレーブ制御回路６に、第１のクロック信号として第１のマスタクロック信号ｍＣＬＫ１  が入力された場合を説明する。この図示例のスレーブ制御回路６は、第１のマスタクロック信号ｍＣＬＫ１  の立ち上がりで、ラッチ回路の出力をハイレベルに移行させてスレーブクロック信号ｓＣＬＫをシフトレジスタ４側に出力し、スレーブクロック信号ｓＣＬＫの立ち下がりでラッチ回路にリセットをかけ（ラッチ回路の出力をローレベルとする）、スレーブクロック信号ｓＣＬＫのシフトレジスタ４側への供給を停止する。
【００２６】
以下、このスレーブ制御回路６の動作を詳述する。
図４に示すように、スレーブクロック信号ｓＣＬＫは、上記スレーブ制御回路６に一定周期のパルス列として入力されている。また、このスレーブクロック信号ｓＣＬＫより少し位相が遅れて、第１のマスタクロック信号ｍＣＬＫ１  が、このスレーブ制御回路６に入力されている。マスタクロック信号ｍＣＬＫ１  は、例えばＣＰＵ等の制御により、図２のシフトレジスタ４にデータｄ１（ｉ）を取り込ませる間のみパルス列を有するクロック信号である。第１のマスタクロック信号ｍＣＬＫ１  の位相をスレーブクロック信号ｓＣＬＫより少し遅らせているのは、論理回路の遅延を考慮して、ラッチ回路のリセット動作を確実に行うための遅延マージンｄｍをもたせたためである。
【００２７】
まず、第１のマスタクロック信号ｍＣＬＫ１  の最初の立ち上がりで、入力ゲート用のｎＭＯＳトランジスタＴＲ１  が導通状態に遷移し、ラッチ回路の入力側のノードＮＤ１  がＧＮＤレベルに落とされる。また、第１のインバータＩＮＶ１  により、ラッチ回路の出力側のノードＮＤ２  がハイレベルに移行する。このノードＮＤ２  の状態は、第２のインバータＩＮＶ２  により、第１のマスタクロック信号ｍＣＬＫ１  の最初のパルスが立ち下がった後でも保持される。なお、この出力ノードＮＤ２  のハイレベルが、図１においては、検出信号ｓ１  の出力状態に対応する。
【００２８】
ノードＮＤ２  がハイレベルに移行するのにともなって、ＡＮＤ回路１２の出力側のノードＮＤ３  には、スレーブクロック信号ｓＣＬＫが現れ、これが上記したシフトレジスタ４側に出力される。
ＡＮＤ回路１２の出力側のノードＮＤ３  において、スレーブクロック信号ｓＣＬＫがハイレベルをとると、これがインバータＩＮＶ３  により反転されてトランジスタＴＲ５  が導通状態に遷移する。
【００２９】
つぎにスレーブクロック信号ｓＣＬＫがローレベルに移行すると、リセット部の一方のｐＭＯＳトランジスタＴＲ４  が導通状態に遷移する。また、ＡＮＤ回路１２の出力側のノードＮＤ３  がローレベルに移行するので、リセット部の他方のｐＭＯＳトランジスタＴＲ５  は、ＡＮＤ回路１２及びインバータＩＮＶ３の遅延時間だけ遅れて非導通状態に遷移する。
【００３０】
このｐＭＯＳトランジスタＴＲ４  が導通状態に遷移してから、ｐＭＯＳトランジスタＴＲ５  が非導通状態に遷移する短い時間内に、ラッチ回路にリセットがかけられる。すなわち、この短い時間内に、ノードＮＤ１  はｐＭＯＳトランジスタＴＲ４  ，ＴＲ５  を介して電源電圧供給線ＶＤＤに接続されて、ノードＮＤ１  がＧＮＤレベルからハイレベルに移行する。そして、インバータＩＮＶ１，２により、ノードＮＤ２  がハイレベルからＧＮＤレベルに移行し保持される。
【００３１】
この図４の場合は、ノードＮＤ２  がＧＮＤレベルに落とされた直後に、第１のマスタクロック信号ｍＣＬＫ１  の２つ目のパルスが入力されるので、上記したと同様に、ノードＮＤ１  が再びＧＮＤレベルに落とされ、ノードＮＤ２  がハイレベルに移行するので、ＡＮＤ回路１２からスレーブクロック信号ｓＣＬＫの２つ目のパルスが支障なく出力される。
【００３２】
そして、上記したと同様に、スレーブクロック信号ｓＣＬＫの２つ目のパルスの立ち下がりでラッチ回路にリセットがかけられる。その後、図示のように、続けて第１のマスタクロック信号ｍＣＬＫ１  が入力されないと、ノードＮＤ２  はＧＮＤレベルに落ちたままで、スレーブクロック信号ｓＣＬＫの３つ目のパルスが入力されても、これがＡＮＤ回路１２から出力されることがない。すなわち、第１のマスタクロック信号ｍＣＬＫ１  に同期して、スレーブクロック信号ｓＣＬＫの出力が停止される。
【００３３】
再び、第１のマスタクロック信号ｍＣＬＫ１  のパルスが入力されると、ＡＮＤ回路１２からスレーブクロック信号ｓＣＬＫがシフトレジスタ４側に出力される。
第２実施例
本実施例は、上記した第１実施例の第２のインバータＩＮＶ２  に、リセット動作を速やかに行うためのトランジスタを付加した場合である。
【００３４】
図５は、この第２実施例に係わるスレーブ制御回路の回路図である。なお、上記した第１実施例と重複する構成については同一の符号を付し、その動作の説明は省略する。
上記した第１実施例においては、図示は省略したが、第２のインバータＩＮＶ２  は、電源電圧供給線ＶＤＤとＧＮＤとの間に、図５に示す入力が共通なｐＭＯＳトランジスタＴＲ６  とｎＭＯＳトランジスタＴＲ７  とを直列に接続し、両者の接続経路からインバータＩＮＶ２  の出力をとっていた。
【００３５】
これに対し、本実施例における第２のインバータＩＮＶ２  は、図５に示すように、ｎＭＯＳトランジスタＴＲ７  とＧＮＤとの間に、リセット動作を速やかに行うために、ゲートにスレーブクロック信号ｓＣＬＫが入力されるｎＭＯＳトランジスタＴＲ８  が接続されている。
【００３６】
ノードＮＤ１  をＧＮＤレベル，ノードＮＤ２  をハイレベルに保持しているラッチ回路は、その第２のインバータを構成するｎＭＯＳトランジスタＴＲ７  は導通状態にある。そして、ラッチ回路のリセットにより、ｎＭＯＳトランジスタＴＲ７  は、導通状態から非導通状態に遷移する。また、先に説明したように、リセットがかけられる際には、リセット用の一方のｐＭＯＳトランジスタＴＲ４  が導通状態に遷移してから他方のｐＭＯＳトランジスタＴＲ５  が非導通状態に遷移する短い時間内に、ノードＮＤ１  がｐＭＯＳトランジスタＴＲ４，ＴＲ５  を介して電源電圧供給線ＶＤＤに接続される。
【００３７】
リセット動作を速やかに行うためには、ノードＮＤ１  を速やかにハイレベルに遷移させる必要がある。しかしながら、第１のインバータＩＮＶ１  や配線による信号遅延のため、ｐＭＯＳトランジスタＴＲ４  ，ＴＲ５  が導通状態に遷移してからインバータＩＮＶ１  が反転してｎＭＯＳトランジスタＴＲ７  が非導通状態に遷移するまでに時間差が存在し、このｐＭＯＳトランジスタＴＲ４  ，ＴＲ５  が導通状態に遷移してからｎＭＯＳトランジスタＴＲ７  が非導通状態に遷移するまでの間、電源電圧供給線ＶＤＤからＧＮＤに対してｐＭＯＳトランジスタＴＲ４  ，ＴＲ５  及びｎＭＯＳトランジスタＴＲ７  を介して貫通電流が流れる。従って、その分だけ、リセット動作が遅れることになる。また、消費電力低減の意味からも、このような貫通電流を防止しなければならない。
【００３８】
本実施例では、スレーブクロック信号のパルスの立ち下がり、即ちリセットの開始と略同時に、ｎＭＯＳトランジスタＴＲ８  が導通状態から非導通状態に遷移するので、上述の貫通電流のＧＮＤ側への電流経路が遮断される。これにより、リセット動作が速やかなるとともに、消費電力の低減を図ることができる。
【００３９】
なお、図５の第２のインバータＩＮＶ２  では、そのｐＭＯＳトランジスタＴＲ６  と電源電圧供給線ＶＤＤとの間に、ゲートにテストクロック信号ｔＣＬＫが入力されるｐＭＯＳトランジスタＴＲ９  が接続されているが、これはインバータＩＮＶ２  がハイレベルを出力する時に導通させて抵抗として用いるもので、通常の抵抗で置き換えたり、或いは省略してもよい。
【００４０】
第３実施例
上記した第１実施例がラッチ回路のリセットをノードＮＤ１  側で行うのに対し、本実施例は、このリセットをノードＮＤ２  側で行うようにしたものである。
図６は、この第３実施例に係わるスレーブ制御回路の回路図である。なお、上記した第１実施例と重複する構成については同一の符号を付し、その動作の説明は省略する。
【００４１】
このスレーブ制御回路６では、リセット用のＭＯＳトランジスタＴＲ４  ，ＴＲ５  を、共にｎチャネル型とし、これらをラッチ回路の出力側のノードＮＤ２  とＧＮＤとの間に直列に接続している。
これに伴って、ｎＭＯＳトランジスタＴＲ４  のゲートにはスレーブクロック信号ｓＣＬＫをインバータＩＮＶ４  で反転させた信号を入力し、ｎＭＯＳトランジスタＴＲ５  のゲートにはバッファ１４を介してＡＮＤ回路１２の出力と同じ論理の信号を入力している。
【００４２】
このような構成のスレーブ制御回路６の動作は、図４のタイミングチャート上では第１実施例と同じであるが、ラッチ回路のリセットが、その入力側ではなく出力側でかけられることが、先に説明した第１実施例と異なる。
すなわち、ラッチ回路の入力側のノードＮＤ１  がＧＮＤレベル，出力側のノードＮＤ２  がハイレベルに保持されている状態において、スレーブクロック信号ｓＣＬＫのパルスがＡＮＤ回路１２から出力され、ノードＮＤ３  がハイレベルに移行すると、リセット部の一方のｎＭＯＳトランジスタＴＲ５  が導通状態に遷移する。つぎに、スレーブクロック信号ｓＣＬＫのパルスが立ち下がりると、リセット部の他方のｎＭＯＳトランジスタＴＲ４  が導通状態に遷移し、若干遅れて一方のｎＭＯＳトランジスタＴＲ５  が非導通状態に遷移する。この間に、ノードＮＤ２  が強制的にＧＮＤレベルに引き下げられ、これによりノードＮＤ１  がＧＮＤレベルからハイレベルに移行し、リセット動作が終了する。
【００４３】
【発明の効果】
以上説明してきたように、本発明に係わるレジスタ回路によれば、第１のクロック信号（例えば、マスタクロック信号ｍＣＬＫ１  ，ｍＣＬＫ２  ）や第３のクロック信号（例えば、テストクロック信号ｔＣＬＫ）に同期して、第２のクロック信号（例えば、スレーブクロック信号等）のレジスタ部側への出力を制御できる。これにより、レジスタ部に用いる第１のクロック信号や第３のクロック信号が出力されているないときは、第２のクロック信号をも停止させて、省電力化を図ることができる。
【００４４】
また、この第２のクロック信号の停止制御に際しては、レジスタ部と共通な信号のみ用いているので、例えば従来のクロックイネーブル信号といった停止制御のための信号を新たに用意する必要がない。
この第２のクロック信号の停止制御を行うためには、レジスタ部のクロック入力側に、例えば実施例１〜３に例示した簡単な回路で構成されたクロック入力検出部とクロック出力制御部とを併設させるだけでよい。
【００４５】
以上のように、本発明により、クロックイネーブル信号等を生成する必要がなく、レジスタ部と共通な既存の信号を用いて動作する簡単な回路を内蔵させることにより、容易にクロックの停止制御ができるレジスタ回路を提供することが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明のレジスタ回路の概略構成図を示す。
【図２】図２は、本発明の第１〜３実施例に係わるレジスタ部として用いることができる、２入力構成のマスタ・スレーブ型のシフトレジスタの概略構成図である。
【図３】図３は、本発明の第１実施例に係わるクロック制御回路として、スレーブクロック信号の停止制御を行うスレーブ制御回路の回路図である。
【図４】図４は、本発明の第１〜３実施例に係わるスレーブ制御回路のタイミングチャートである。
【図５】図５は、本発明の第２実施例に係わるスレーブ制御回路の回路図である。
【図６】図６は、本発明の第３実施例に係わるスレーブ制御回路の回路図である。
【符号の説明】
２…レジスタ回路、
４…シフトレジスタ、
６…クロック制御回路、
８…クロック入力検出部、
１０…クロック出力制御部、
１２…ＡＮＤ回路、
１４…バッファ、
ＩＮＶ１…第１のインバータ、
ＩＮＶ２…第２のインバータ、
ＴＲ４  ，ＴＲ５  ，ＩＮＶ２（ＩＮＶ４及び１４）…リセット部、
ＴＲ６  …ｐＭＯＳトランジスタ、
ＴＲ７  …ｎＭＯＳトランジスタ、
ＴＲ８  …リセット動作を速やかに行うためのｎＭＯＳトランジスタ、
ＴＲｉｎ…入力選択用のＭＯＳトランジスタ、
ＴＲｔｒｎ  …データ転送用のＭＯＳトランジスタ、
ＴＲｏｕｔ  …出力形式選択用のＭＯＳトランジスタ、
Ｍ…マスタ部、
Ｓ…スレーブ部、
Ｓ１  …検出信号、
ｍＣＬＫ１  ，ｍＣＬＫ２  …マスタクロック信号、
ｓＣＬＫ…スレーブクロック信号、
ｔＣＬＫ…テストクロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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