【事件の表示】
　特願２００２−５５７０１４「移相器及び多ビット移相器」拒絶査定不服審判事件〔平成１４年　７月１８日国際公開、ＷＯ０２／５６４６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年１月９日を国際出願日とする出願であって、平成１８年１月２７日付けで拒絶理由通知がなされ、同年３月３１日付けで手続補正がなされたが、同年９月４日付けで拒絶査定がなされ、これに対し、同年１０月１２日に拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１８年１０月１２日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年１０月１２日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　本件手続補正により、特許請求の範囲の請求項１は、
「ドレイン電極とソース電極を入力端子と出力端子に接続され、ＯＦＦ状態時にキャパシタンスとなり、ＯＮ状態時にショートとなる第一のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第二のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第三のＦＥＴと
　を備え、前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした移相器。」
と補正された。
　
　上記補正は、補正前の請求項１の「第一のＦＥＴ」が「ＯＮ状態時にショートとなる」こと、「第二のＦＥＴ」及び「第三のＦＥＴ」が「ＯＦＦ状態時にキャパシタとなる」こと、及び「第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした」ことを限定するものであって、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　　
（２）特許法第３６条第４項に関して
　本願補正発明は、上記２．（１）に記載したとおりのものである。
　そこで、発明の詳細な説明において、本願補正発明の属する技術の分野における通常の知識を有する者が本願補正発明の実施をすることができる程度の明確かつ十分な記載がなされているか否かについて、以下に検討する。
　
　本願補正発明の「実施の形態」として、発明の詳細な説明には次の記載がなされている。
「実施の形態１．
　図１は、この発明の実施の形態１に係る移相器を示す回路図である。
　また、図２は、図１に示す移相器のレイアウト図である。
　これらの図において、１ａ、１ｂは入出力端子、２ａ、２ｂ、２ｃはＦＥＴ、３ａ、３ｂはインダクタ、４ａ、４ｂ、４ｃは抵抗、５ａ、５ｂは制御信号端子、６は半導体基板、７はスルーホールである。ＦＥＴ２ａのゲート端子は抵抗４ａを介して制御信号端子５ａに接続されており、ＦＥＴ２ｂと２ｃのゲート端子は各々抵抗４ｂ、抵抗４ｃを介して制御信号端子５ｂに接続されている。
　また、図３と図４は、この発明の移相器の動作を示す等価回路図である。
　次に動作について説明する。
　まず、制御信号端子５ａに、ＦＥＴ２ａがピンチオフになる電圧より低いバイアスが印加されており、制御信号端子５ｂに、ＦＥＴ２ｂと２ｃがピンチオフになる電圧より大きいバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＦＦ状態、ＦＥＴ２ｂと２ｃがＯＮ状態の場合、ＦＥＴ２ａのドレイン−ソース間はキャパシタと等価になり、ＦＥＴ２ｂ、２ｃのドレイン−ソース間は各々ショートと等価にみなすことができる。
　このような状態の等価回路を図３に示す。
　この状態では、この発明の移相器は、キャパシタと等価のＦＥＴ２ａとインダクタ３ａ、３ｂから構成されたπ型のＨＰＦ（ｈｉｇｈ−ｐａｓｓ　ｆｉｌｔｅｒ）として動作する。
　入出力端子１ａ、１ｂ間を通過する高周波信号の位相は、次式に示す量だけ進む。
　・・・（中略）・・・
　次に、ＦＥＴ２ａにピンチオフ以上のゲートバイアスが印加されており、ＦＥＴ２ｂと２ｃにピンチオフ以下のゲートバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＮ状態、ＦＥＴ２ｂと２ｃがＯＦＦ状態の場合、ＦＥＴ２ａのドレイン−ソース間はショートと等価にみなすことができ、ＦＥＴ２ｂと２ｃのドレイン−ソース間はキャパシタと等価に振る舞う。
　このような状態の等価回路を図４に示す。
　この状態では、この発明の移相器は、キャパシタと等価のＦＥＴ２ｂ及び２ｃと、インダクタ３ａ、３ｂから構成された回路として動作する。
　ここで、ＦＥＴ２ｂ及び２ｃのゲート幅を小さくし、ＯＦＦ時の容量を非常に小さくすることにより、ＦＥＴ２ｂ及び２ｃとインダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができる。この場合、入出力端子１ａ、１ｂ間はショートと同等になる。
　なお、図４において、Ｃｐは、ＦＥＴ２ｂと２ｃのドレイン−ソース間のキャパシタ成分である。
　上記のように、ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、図３に示す位相進み状態（基準状態）の等価回路と図４に示す位相遅れ状態（移相状態）の等価回路に示すように、通過位相を変化させることができ、移相器として動作する。」（明細書第６頁第７行〜第７頁下から３行）
　
　上記記載において、「図１」に示される「移相器」は、まず、「制御信号端子５ａに、ＦＥＴ２ａがピンチオフになる電圧より低いバイアスが印加されており、制御信号端子５ｂに、ＦＥＴ２ｂと２ｃがピンチオフになる電圧より大きいバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＦＦ状態、ＦＥＴ２ｂと２ｃがＯＮ状態の場合、ＦＥＴ２ａのドレイン−ソース間はキャパシタと等価になり、ＦＥＴ２ｂ、２ｃのドレイン−ソース間は各々ショートと等価にみなすことができる」とされ、そのような状態での「等価回路」が「図３」に示され、数式を用いて「入出力端子１ａ、１ｂ間を通過する高周波信号の位相」が「進む」ことが示されている。
　一方、「図１」に示される「移相器」は、次に、「ＦＥＴ２ａにピンチオフ以上のゲートバイアスが印加されており、ＦＥＴ２ｂと２ｃにピンチオフ以下のゲートバイアスが印加されている場合、すなわちＦＥＴ２ａがＯＮ状態、ＦＥＴ２ｂと２ｃがＯＦＦ状態の場合、ＦＥＴ２ａのドレイン−ソース間はショートと等価にみなすことができ、ＦＥＴ２ｂと２ｃのドレイン−ソース間はキャパシタと等価に振る舞う」とされ、そのような状態での「等価回路」が「図４」に示され、「ＦＥＴ２ｂ及び２ｃのゲート幅を小さくし、ＯＦＦ時の容量を非常に小さくすることにより、ＦＥＴ２ｂ及び２ｃとインダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができ」、「この場合、入出力端子１ａ、１ｂ間はショートと同等になる」とされている。
　そして、「ＦＥＴ２ａ、２ｂ、２ｃをＯＮ／ＯＦＦすることにより、図３に示す位相進み状態（基準状態）の等価回路と図４に示す位相遅れ状態（移相状態）の等価回路に示すように、通過位相を変化させることができ、移相器として動作する」とされている。
　
　ここで、「図１」に示される「移相器」が「図３」に示される「等価回路」になる場合には、数式を用いて「入出力端子１ａ、１ｂ間を通過する高周波信号の位相」が「進む」ことが示されているものの、「図１」に示される「移相器」が「図４」に示される「等価回路」になる場合には、「ＦＥＴ２ｂ及び２ｃのゲート幅を小さくし、ＯＦＦ時の容量を非常に小さくすることにより、ＦＥＴ２ｂ及び２ｃとインダクタ３ａ、３ｂの影響を小さくし、接続されていないのと同様に扱うことができ」、「この場合、入出力端子１ａ、１ｂ間はショートと同等になる」とされるに留まり、この記載では、「入出力端子１ａ、１ｂ間」は単に「ショートと同等になる」とされているだけであり、全く「入出力端子１ａ、１ｂ間を通過する高周波信号の位相」が「遅れる」ことの説明がなされていない。
　その記載に続いて「図３に示す位相進み状態（基準状態）の等価回路」及び「図４に示す位相遅れ状態（移相状態）の等価回路」との記載があるが、上記のように、「図３」に示される「等価回路」が「位相進み状態」になる根拠は示されていると認められるものの、「図４」に示される「等価回路」が「位相遅れ状態」になる根拠が示されているとは認められない。
　
　そして、発明の詳細な説明の他の部分の記載を見ても、「図４」に示される「等価回路」が「位相遅れ状態」になる根拠が示されているとは認められない。
　よって、本願補正発明における「前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした」との要件は、「位相進み状態」にすることについては発明の詳細な説明に明確かつ十分な記載がなされていると認められるものの、「位相遅れ状態」にすることについては発明の詳細な説明に明確かつ十分な記載がなされているとは認められない。
　
　したがって、本願の発明の詳細な説明は、本願補正発明の属する技術の分野における通常の知識を有する者が本願補正発明の実施をすることができる程度に明確かつ十分な記載がなされているとは認められないから、本願補正発明は、発明の詳細な説明の記載が特許法第３６条第４項に適合するものではなく、特許出願の際独立して特許を受けることができないものである。
　
（３）特許法第２９条第２項に関して
（３−１）引用例
　原査定の拒絶の理由に引用された特開平８−２５０９６３号公報（以下、「引用例」という。）には、図面とともに次の事項が記載されている。
　
Ａ．「【請求項１３】  第１のＦＥＴに、ドレイン電極とソース電極間に第１のインダクタを装荷した第２のＦＥＴが、ドレイン電極及びソース電極を接続端子として直列に接続された第１の直列回路と、第３のＦＥＴに、ドレイン電極とソース電極間に第２のインダクタを装荷した第４のＦＥＴが、ドレイン電極及びソース電極を接続端子として直列に接続された第２の直列回路とを入出力間を結ぶ主線路に対して各々並列に接続すると共に、第５のＦＥＴを、ドレイン電極及びソース電極を接続端子として、前記第１の直列回路と第２の直列回路間に、入出力間を結ぶ主線路に対して直列接続してπ型回路を構成し、前記第１から第５のＦＥＴの各々のゲート電極にバイアス電圧を印加する手段を具備したことを特徴とする移相器。」
　
Ｂ．「【００４７】また、この発明の実施例１３によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるπ型位相進み回路とを切換える。」
　
Ｃ．「【０１０７】実施例１３．図１８はこの発明の実施例１３を示す回路図である。実施例１３では実施例１２と同様に通過回路とπ型位相進み回路とを切換える構成とするものであり、図１６における第１のキャパシタ２ａがないことが実施例１２と異なる点である。実施例１２ではＦＥＴに並列に装荷されるキャパシタを用いてπ型位相進み回路を構成したが、実施例１３においては、実施例１２における第１のキャパシタ２ａの代わりに、ＦＥＴのオフ状態における容量成分をπ型位相進み回路を構成するキャパシタとして利用する。動作については、π型位相進み回路を構成するキャパシタを第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例１２と同様である。実施例１３の場合、実施例１２の構成に比べキャパシタが不要となるため、更に小型化が可能となる。」
　
Ｄ．「【０１０３】実施例１２．図１６はこの発明の実施例１２を示す回路図である。実施例８では、π型位相進み回路とπ型位相遅れ回路とをＦＥＴのオン状態とオフ状態を用いて切換えて通過位相量を変化させる構成としていたが、実施例１２では通過回路とπ型位相進み回路とを切換える構成とするものである。
【０１０４】まず、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオン状態にし、第１のＦＥＴ１及び第３のＦＥＴ５をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図１７（ａ）のようになる。このように入力端子１０と出力端子１１とを結ぶ主線路に対して、第１のＦＥＴ１と第３のＦＥＴ５は開放端と見なせるため通過回路として作用する。ここで、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態としておくのは、第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰、及び第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰を防止するためである。
【０１０５】つぎに、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオフ状態にし、第１のＦＥＴ１及び第３のＦＥＴ５をオン状態として位相進み回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図１７（ｂ）のようになりπ型位相進み回路として作用する。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とπ型位相進み回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。」
　
　上記Ｄの段落【０１０４】に「ここで、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態としておくのは、第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰、及び第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰を防止するためである。」と記載されており、図１６に示される「実施例１２」において、「第１のＦＥＴ１」及び「第３のＦＥＴ５」は、「オフ状態」時に「容量成分」を有するとされている。
　ここで、上記Ｃの記載で説明されている図１８に示される「実施例１３」は、「実施例１２における第１のキャパシタ２ａの代わりに、ＦＥＴのオフ状態における容量成分をπ型位相進み回路を構成するキャパシタとして利用する」ものであり、「動作については、π型位相進み回路を構成するキャパシタを第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例１２と同様である」ものであるから、図１８に示される「実施例１３」においても、図１６に示される「実施例１２」と同様に、「第１のＦＥＴ１」及び「第３のＦＥＴ５」は、「オフ状態」時に「容量成分」を有するものと解される。
　
　よって、上記Ａ〜Ｄの記載を参照すると、引用例には、「請求項１３」及び図１８に示される「実施例１３」に係る発明として、次の発明が記載されているものと認められる。（以下、「引用例記載の発明」という。）
「ドレイン電極及びソース電極を接続端子として入出力端子間を結ぶ主線路に対して直列接続され、オフ状態時にその容量成分を利用したキャパシタとなり、オン状態時に十分に低インピーダンスとなる第５のＦＥＴ７と、
　ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のドレイン電極またはソース電極の一方に接続し、他方の電極を第２のインダクタ４ｂ及び第４のＦＥＴ６の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第３のＦＥＴ５と、
　ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のドレイン電極またはソース電極の他方に接続し、他方の電極を第１のインダクタ４ａ及び第２のＦＥＴ３の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第１のＦＥＴ１と、
　を備え、前記第１ないし第５のＦＥＴをオン／オフすることにより、位相進み状態と通過状態に切換え可能にした移相器。」
　
（３−２）対比
　本願補正発明と引用例記載の発明とを対比すると、次のことがいえる。
　
（あ）引用例記載の発明における「ドレイン電極及びソース電極を接続端子として入出力端子間を結ぶ主線路に対して直列接続され、オフ状態時にその容量成分を利用したキャパシタとなり、オン状態時に十分に低インピーダンスとなる第５のＦＥＴ７」は、「ドレイン電極」あるいは「ソース電極」のどちらが「入力端子」あるいは「出力端子」のどちらに接続されるのかは明らかでない。
　しかしながら、入出力端子間を結ぶ主線路に対して直列接続して信号伝送経路上にドレイン−ソース間を配置するＦＥＴは、「ドレイン電極」あるいは「ソース電極」のどちらを「入力端子」に接続し、「ソース電極」あるいは「ドレイン電極」のどちらを「出力端子」に接続することも可能なものであることは、当業者にとって明らかであるから、引用例記載の発明における「第５のＦＥＴ７」は、「ドレイン電極」を「入力端子」に接続し、「ソース電極」を「出力端子」に接続するものを含むものである。
　一方、本願補正発明における「ドレイン電極とソース電極を入力端子と出力端子に接続され、ＯＦＦ状態時にキャパシタンスとなり、ＯＮ状態時にショートとなる第一のＦＥＴ」も、その記載からは、「ドレイン電極」あるいは「ソース電極」のどちらが「入力端子」あるいは「出力端子」のどちらに接続されるのかは必ずしも明らかでないが、「ドレイン電極とソース電極」及び「入力端子と出力端子」が、それぞれ、前にある構成同士、後ろにある構成同士が接続されるものと解釈すると、「ドレイン電極」が「入力端子」に接続され、「ソース電極」が「出力端子」に接続されるものと解釈される。
　本願補正発明がそのように解釈されるべきものであっても、上述したように、引用例記載の発明における「第５のＦＥＴ７」も、「ドレイン電極」を「入力端子」に接続し、「ソース電極」を「出力端子」に接続するものが含まれると解されるから、その点において、引用例記載の発明における「第５のＦＥＴ７」は、本願補正発明における「第一のＦＥＴ」に相当する構成である。
　また、引用例記載の発明において「オフ状態時にその容量成分を利用したキャパシタとなり、オン状態時に十分に低インピーダンスとなる」ことは、本願補正発明において「ＯＦＦ状態時にキャパシタンスとなり、ＯＮ状態時にショートとなる」ことに相当する事項である。
　よって、引用例記載の発明における「ドレイン電極及びソース電極を接続端子として入出力端子間を結ぶ主線路に対して直列接続され、オフ状態時にその容量成分を利用したキャパシタとなり、オン状態時に十分に低インピーダンスとなる第５のＦＥＴ７」は、本願補正発明における「ドレイン電極とソース電極を入力端子と出力端子に接続され、ＯＦＦ状態時にキャパシタンスとなり、ＯＮ状態時にショートとなる第一のＦＥＴ」に相当する。
　
（い）上記（あ）で述べたように、引用例記載の発明における「第５のＦＥＴ７」は、「ソース電極」を「出力端子」に接続するものを含むものと解され、そのような場合に、引用例記載の発明における「ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のドレイン電極またはソース電極に接続し、他方の電極を第２のインダクタ４ｂ及び第４のＦＥＴ６の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第３のＦＥＴ５」は、「ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のソース電極の一方に接続し、他方の電極を第２のインダクタ４ｂ及び第４のＦＥＴ６の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第３のＦＥＴ５」となる。
　同様に、引用例記載の発明における「第５のＦＥＴ７」は、「ドレイン電極」を「入力端子」に接続するものを含むものと解され、そのような場合に、引用例記載の発明における「ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のドレイン電極またはソース電極の他方に接続し、他方の電極を第１のインダクタ４ａ及び第２のＦＥＴ３の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第１のＦＥＴ１」は、「ドレイン電極またはソース電極の一方の電極を前記第５のＦＥＴ７のドレイン電極に接続し、他方の電極を第１のインダクタ４ａ及び第２のＦＥＴ３の並列回路を介して接地され、オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する第１のＦＥＴ１」となる。
　ここで、引用例記載の発明において「オン状態時に十分に低インピーダンスとなり、オフ状態時に容量成分を有する」ことは、本願補正発明において「ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる」ことに相当する事項である。
　また、引用例記載の発明における「第２のインダクタ４ｂ及び第４のＦＥＴ６の並列回路」及び「第１のインダクタ４ａ及び第２のＦＥＴ３の並列回路」に対応する本願補正発明の構成は「第一のインダクタ」及び「第二のインダクタ」であり、ＦＥＴが並列に接続されているか否かの相違があるものの、少なくとも「インダクタ」が、接続される構成として存在する点において共通するものである。
　よって、本願補正発明と引用例記載の発明とは、「ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を少なくとも第一のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第二のＦＥＴ」及び「ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を少なくとも第二のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第三のＦＥＴ」を備える点で共通する。
　
（う）上記（２）の「特許法第３６条第４項に関して」の項で述べたように、本願補正発明における「前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした」との要件は、「位相進み状態」にすることについては発明の詳細な説明に明確かつ十分な記載がなされていると認められるものの、「位相遅れ状態」にすることについては発明の詳細な説明に明確かつ十分な記載がなされているとは認められないものである。
　しかしながら、発明の詳細な説明における「図３に示す位相進み状態（基準状態）の等価回路」及び「図４に示す位相遅れ状態（移相状態）の等価回路」との記載の括弧書きの中身を見ると、図３の「位相進み状態」を「基準状態」とした場合に図４の「位相遅れ状態」は相対的に「移相状態」になることを示唆していると読み取ることができ、その場合、「位相進み状態」及び「位相遅れ状態」との表現は、単に相対的な位相関係を表しているものにすぎないと解釈することができる。
　よって、本願補正発明における「前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした」との要件を、「前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、相対的な位相進み状態と相対的な位相遅れ状態に切り換え可能にした」との要件に読み替えれば、特許法第３６条第４項の不備は解消されると解されるので、そのように読み替えて引用例記載の発明と対比する。
　してみると、引用例記載の発明は、「位相進み状態」と「通過状態」を切換え可能にしたものであり、ここで、「通過状態」は、「位相進み状態」と比較して相対的には位相が遅れる状態であるということができるから、相対的な位相関係においては、本願補正発明と引用例記載の発明とは同様のものである。
　そして、引用例記載の発明は、「第１ないし第５のＦＥＴ」を「オン／オフ」するようにしたものであり、少なくとも「第５のＦＥＴ７」（本願補正発明における「第一のＦＥＴ」に相当するもの）、「第３のＦＥＴ５」（本願補正発明における「第二のＦＥＴ」に相当するもの）、及び「第１のＦＥＴ１」（本願補正発明における「第三のＦＥＴ」に相当するもの）を「オン／オフ」するようにしたものであることには変わりない。
　よって、本願補正発明と引用例記載の発明とは、「少なくとも第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、相対的な位相進み状態と相対的な位相遅れ状態に切り換え可能にした」ものである点で共通する。
　
　上記（あ）〜（う）の事項を踏まえると、本願補正発明と引用例記載の発明とは、次の点で一致し、また、相違するものと認められる。
　
（一致点）
　本願補正発明と引用例記載の発明とは、ともに、
「ドレイン電極とソース電極を入力端子と出力端子に接続され、ＯＦＦ状態時にキャパシタンスとなり、ＯＮ状態時にショートとなる第一のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を少なくとも第一のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第二のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を少なくとも第二のインダクタを介して接地され、ＯＮ状態時にショートとなり、ＯＦＦ状態時にキャパシタとなる第三のＦＥＴと
　を備え、少なくとも前記第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、相対的な位相進み状態と相対的な位相遅れ状態に切り換え可能にした移相器。」
である点。
　
（相違点）
　本願補正発明においては、「第二のＦＥＴ」の「他方の電極」と「接地」間に接続される構成、及び「第三のＦＥＴ」の「他方の電極」と「接地」間に接続される構成が、それぞれ「第一のインダクタ」及び「第二のインダクタ」であり、かつ、「ＯＮ／ＯＦＦする」のが「第一ないし第三のＦＥＴ」であるのに対し、引用例記載の発明においては、「第３のＦＥＴ５」の「他方の電極」と「接地」間に接続される構成、及び「第１のＦＥＴ１」の「他方の電極」と「接地」間に接続される構成が、それぞれ「第２のインダクタ４ｂ及び第４のＦＥＴ６の並列回路」及び「第１のインダクタ４ａ及び第２のＦＥＴ３の並列回路」であり、かつ、「オン／オフする」のが「第１ないし第５のＦＥＴ」である点。
　
（３−３）判断
　そこで、上記相違点について検討する。
　引用例の上記Ｄの段落【０１０４】には、「まず、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオン状態にし、第１のＦＥＴ１及び第３のＦＥＴ５をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図１７（ａ）のようになる。このように入力端子１０と出力端子１１とを結ぶ主線路に対して、第１のＦＥＴ１と第３のＦＥＴ５は開放端と見なせるため通過回路として作用する。ここで、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態としておくのは、第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰、及び第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰を防止するためである。」と記載されている。
　上記記載は、引用例の図１６に示される「実施例１２」に関するものであるが、「第５のＦＥＴ７」をオン状態にした場合の上記動作は、引用例の図１８に示される「実施例１３」においても同様であると解されるので、上記記載に基づいて、「第３のＦＥＴ５」の「他方の電極」と「接地」間の「第２のインダクタ４ｂ」と並列に接続される「第４のＦＥＴ６」、及び「第１のＦＥＴ１」の「他方の電極」と「接地」間の「第１のインダクタ４ａ」と並列に接続される「第２のＦＥＴ３」を設ける理由について考察するに、上記記載において、「ここで、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態としておくのは、第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰、及び第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰を防止するためである。」とあり、上記「第４のＦＥＴ６」及び「第２のＦＥＴ３」は、引用例の図１８に示される「実施例１３」の回路を「通過回路」として用いる場合に、「第２のインダクタ４ｂ」及び「第１のインダクタ４ａ」が存在することによる悪影響を防止することを目的としてその両端を短絡するために設けられているものである。
　してみると、「第２のインダクタ４ｂ」及び「第１のインダクタ４ａ」が存在することによる悪影響、すなわち、「第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰」及び「第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰」が許容範囲内のものである場合に、上記「第４のＦＥＴ６」及び「第２のＦＥＴ３」を設けないようにすることは、当業者が適宜に選択し得る事項にすぎない。
　よって、引用例記載の発明において、上記「第４のＦＥＴ６」及び「第２のＦＥＴ３」を設けないようにすることにより、「第二のＦＥＴ」の「他方の電極」と「接地」間に接続される構成、及び「第三のＦＥＴ」の「他方の電極」と「接地」間に接続される構成を、それぞれ「第一のインダクタ」及び「第二のインダクタ」とし、かつ、「ＯＮ／ＯＦＦする」のを「第一ないし第三のＦＥＴ」とすることは、当業者が適宜になし得ることである。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用例記載の発明から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１８年１０月１２日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１８年３月３１日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「ドレイン電極とソース電極を入力端子と出力端子に接続され、ＯＦＦ状態時にキャパシタンスとなる第一のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのソース電極に接続し、他方の電極を第一のインダクタを介して接地され、ＯＮ状態時にショートとなる第二のＦＥＴと、
　ドレイン電極またはソース電極の一方の電極を前記第一のＦＥＴのドレイン電極に接続し、他方の電極を第二のインダクタを介して接地され、ＯＮ状態時にショートとなる第三のＦＥＴと
　を備えた移相器。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記２．（３）（３−１）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．で検討した本願補正発明における「第一のＦＥＴ」についての「ＯＮ状態時にショートとなる」との限定、「第二のＦＥＴ」及び「第三のＦＥＴ」についての「ＯＦＦ状態時にキャパシタとなる」との限定、及び「第一ないし第三のＦＥＴをＯＮ／ＯＦＦすることにより、位相進み状態と位相遅れ状態に切り換え可能にした」との限定を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（３）（３−３）に記載したとおり、引用例記載の発明に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、同様に、引用例記載の発明に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。