(57)【特許請求の範囲】
【請求項１】
互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にメモリセルが配置された１つのメモリセルアレイと、前記メモリセルアレイのワード線選択を行うワード線選択部と、前記メモリセルアレイのビット線選択を行うビット線選択部と、前記メモリセルアレイに対するデータの書き込み及び読み出しを行うための複数のセンスアンプ兼ラッチ回路と、前記ビット線とセンスアンプ兼ラッチ回路の間にそれぞれ接続され、該ビット線とセンスアンプ兼ラッチ回路がデータの授受を行い得るオン状態と、データの授受を行えないオフ状態を選択できる第１及び第２のスイッチ回路と、第１及び第２のスイッチ回路を独立に制御させるタイミング制御を行うスイッチ制御部とを備え、
前記センスアンプ兼ラッチ回路は、前記メモリセルアレイの各ビット線の複数本にそれぞれ第１のスイッチ回路を介して接続された複数の第１のセンスアンプ兼ラッチ回路と、前記メモリセルアレイの各ビット線の残りの複数本にそれぞれ第２のスイッチ回路を介して接続された複数の第２のセンスアンプ兼ラッチ回路と、からなる半導体記憶装置であって、
読み出し動作時に第１ページ目のワード線が選択されるとき、１ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１及び第２のスイッチ回路をほぼ同時に導通させ、第１ページの前半データを第１のセンスアンプ兼ラッチ回路に転送させると共に第１ページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、
読み出し動作時に第ｎページ（ｎ≧２）のワード線が選択されるとき、該当ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１のスイッチ回路を導通させて第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させ、その後に第２のスイッチ回路を導通させて第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、
且つ、第２のセンスアンプ兼ラッチ回路の第（ｎ−１）ページの後半データをメモリ部から外部に出力している間に、第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させる動作が行われ、第１のセンスアンプ兼ラッチ回路の第ｎページの前半データをメモリ部から外部に出力している間に、第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させる動作と、第（ｎ＋１）ページ目のデータが各ビット線に読み出される動作とが行われることを特徴とする半導体記憶装置。
【請求項２】
互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にメモリセルが配置された１つのメモリセルアレイと、前記メモリセルアレイのワード線選択を行うワード線選択部と、前記メモリセルアレイのビット線選択を行うビット線選択部と、前記メモリセルアレイに対するデータの書き込み及び読み出しを行うための複数のセンスアンプ兼ラッチ回路と、前記ビット線とセンスアンプ兼ラッチ回路の間にそれぞれ接続され、該ビット線とセンスアンプ兼ラッチ回路がデータの授受を行い得るオン状態と、データの授受を行えないオフ状態を選択できる第１及び第２のスイッチ回路と、第１及び第２のスイッチ回路を独立に制御させるタイミング制御を行うスイッチ制御部とを備え、
前記センスアンプ兼ラッチ回路は、前記メモリセルアレイの所定単位毎にビット線が少なくとも２分割され、該分割された第１のビット線にそれぞれ第１のスイッチ回路を介して接続された複数の第１のセンスアンプ兼ラッチ回路と、前記分割された第２のビット線にそれぞれ第２のスイッチ回路を介して接続された複数の第２のセンスアンプ兼ラッチ回路と、からなる半導体記憶装置であって、
読み出し動作時に第１ページ目のワード線が選択されるとき、１ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１及び第２のスイッチ回路をほぼ同時に導通させ、第１ページの前半データを第１のセンスアンプ兼ラッチ回路に転送させると共に第１ページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、
読み出し動作時に第ｎページ（ｎ≧２）のワード線が選択されるとき、該当ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１のスイッチ回路を導通させて第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させ、その後に第２のスイッチ回路を導通させて第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、
且つ、第２のセンスアンプ兼ラッチ回路の第（ｎ−１）ページの後半データをメモリ部から外部に出力している間に、第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させる動作が行われ、第１のセンスアンプ兼ラッチ回路の第ｎページの前半データをメモリ部から外部に出力している間に、第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させる動作と、第（ｎ＋１）ページ目のデータが各ビット線に読み出される動作とが行われることを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルアレイは、第１のセンスアンプ兼ラッチ回路を少なくとも２つ以上連続的に配設して成る第１のメモリセルアレイブロックと、第２のセンスアンプ兼ラッチ回路を少なくとも２つ以上連続的に配設して成る第２のメモリセルアレイブロックとで構成されていることを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特にページ読み出し動作の改良をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的書き替え可能とした不揮発性半導体装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとして、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。この装置では、一つのメモリセルは基板上に絶縁膜を介して浮遊ゲートと制御ゲートを積層したＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でそのソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成している。
【０００３】
ＮＡＮＤセルの一端側ドレインは選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に接続されてワード線となる。通常、同一ワード線につながるメモリセルの集合を１ページと呼び、１組のドレイン側及びソース側の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。メモリセルアレイは通常、ｎ型半導体基板に形成されたｐ型ウエル内に形成される。
【０００４】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。
データ書き込みは、ビット線から遠い方のメモリセルから順に行う。選択されたメモリセルの制御ゲートには昇圧された書き込み電位Ｖｐｐ（２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲート及び選択ゲートには中間電位（１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ（“０”書き込み）又は中間電位（“１”書き込み）を印加する。このとき、ビット線の電位は選択メモリセルに伝達される。データ“０”の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。データ“１”のときはしきい値は変化しない。
【０００５】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対してほぼ同時に行われる。即ち、全ての制御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された消去電位ＶｐｐＥ  （２０Ｖ程度）を印加する。これにより、全てのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値が負方向に移動する。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００７】
ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルを直列に接続しているためにセル電流が小さく、ビット線の放電には数μｓ要する。よって、ランダムリードには約１０μｓかかる。データは１ページ分、センスアンプ兼ラッチ回路にラッチされる。ページリードは、このラッチデータを読み出すだけであるから約１００ｎｓで読める。例えば、ページ長が２５６バイトのもので、１ページのデータを読み出すためには、ランダムリード１回とページリード２５５回で、
１０＋０．１×２５５〜３５μｓ
の時間を要する。よって、複数のページにわたるデータを読み出す場合には、ページの切り替え部で１０μｓのランダムリード動作を必要とする。
【０００８】
ページ切り替え時のランダムリード動作をなくして見かけ上ページリードのサイクルで複数ページのデータを読み出す方法として、例えばメモリセルアレイとセンスアンプ兼ラッチ回路を２分割してランダムリードとページリードを同時に行う方法がある（特願平４−１５７８３１号）。２分割したメモリセルアレイの一方でページ読み出し動作をしている間に、他方でランダムリード動作を行うことによって、ページの切り替わり点でランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータを読み出すことができる。
【０００９】
この場合、２分割したメモリセルアレイでランダムリードのタイミングをずらして動作させるために、ワード線に電圧を伝える周辺回路（ロウデコーダなど）が増加する。特に、ＥＥＰＲＯＭでは書き込み時にワード線に２０Ｖ程度の高電圧を印加するために、ワード線に電圧を伝える周辺回路を構成するトランジスタの面積は大きい。従ってこの方法では、ワード線に電圧を伝える周辺回路（ロウデコーダなど）の増加のためにチップ面積が増加するという問題がある。
【００１０】
また、メモリセルアレイを分割しない方法も考えられている（特開平５−２８７８０号）。この場合、あるワード線ＷＬ０  により選択されたメモリセルのデータがセンスアンプ兼ラッチ回路にラッチされ、そのデータをページ読み出ししているのと並行して、ビット線とセンスアンプ兼ラッチ回路間のトランスファゲートをオフにして、次に読み出すワード線ＷＬ１  によって選択されるメモリセルのデータをビット線に読み出す。
【００１１】
この場合、ページ切り替え時に、ワード線ＷＬ０  で選択されたメモリセルのデータが記憶されているセンスアンプ兼ラッチ回路をリセットし、そしてワード線ＷＬ１  で選択されたメモリセルのデータが記憶されているビット線の電位をセンスアンプ兼ラッチ回路で検知及びラッチする時間が必要になる。従って、ページ切り替え時にデータが途切れるという問題がある。
【００１２】
【発明が解決しようとする課題】
このように従来の半導体記憶装置においては、複数のページにわたるデータを読み出す際に、ワード線の切り替え時にランダムリード動作を必要とするため、無駄な時間が入り、読み出しに時間がかかるという問題があった。また、ワード線の切り替え時のランダムリード動作をなくすために従来から提案されている方法ではロウデコーダ部などの周辺回路が増加するために、チップ面積が増加するという問題があった。
【００１３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チップ面積を増加させることなく、ワード線の切り替え時に発生する無駄時間を無くすことができ、高速にページ読み出しを行い得る半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１５】
即ち本発明（請求項１）は、互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にメモリセルが配置された１つのメモリセルアレイと、前記メモリセルアレイのワード線選択を行うワード線選択部と、前記メモリセルアレイのビット線選択を行うビット線選択部と、前記メモリセルアレイに対するデータの書き込み及び読み出しを行うための複数のセンスアンプ兼ラッチ回路と、前記ビット線とセンスアンプ兼ラッチ回路の間にそれぞれ接続され、該ビット線とセンスアンプ兼ラッチ回路がデータの授受を行い得るオン状態と、データの授受を行えないオフ状態を選択できる第１及び第２のスイッチ回路と、第１及び第２のスイッチ回路を独立に制御させるタイミング制御を行うスイッチ制御部とを備え、前記センスアンプ兼ラッチ回路は、前記メモリセルアレイの各ビット線の複数本にそれぞれ第１のスイッチ回路を介して接続された複数の第１のセンスアンプ兼ラッチ回路と、前記メモリセルアレイの各ビット線の残りの複数本にそれぞれ第２のスイッチ回路を介して接続された複数の第２のセンスアンプ兼ラッチ回路と、からなる半導体記憶装置であって、読み出し動作時に第１ページ目のワード線が選択されるとき、１ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１及び第２のスイッチ回路をほぼ同時に導通させ、第１ページの前半データを第１のセンスアンプ兼ラッチ回路に転送させると共に第１ページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、読み出し動作時に第ｎページ（ｎ≧２）のワード線が選択されるとき、該当ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１のスイッチ回路を導通させて第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させ、その後に第２のスイッチ回路を導通させて第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、且つ、第２のセンスアンプ兼ラッチ回路の第（ｎ−１）ページの後半データをメモリ部から外部に出力している間に、第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させる動作が行われ、第１のセンスアンプ兼ラッチ回路の第ｎページの前半データをメモリ部から外部に出力している間に、第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させる動作と、第（ｎ＋１）ページ目のデータが各ビット線に読み出される動作とが行われることを特徴とする。
【００１６】
また本発明（請求項２）は、互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にメモリセルが配置された１つのメモリセルアレイと、前記メモリセルアレイのワード線選択を行うワード線選択部と、前記メモリセルアレイのビット線選択を行うビット線選択部と、前記メモリセルアレイに対するデータの書き込み及び読み出しを行うための複数のセンスアンプ兼ラッチ回路と、前記ビット線とセンスアンプ兼ラッチ回路の間にそれぞれ接続され、該ビット線とセンスアンプ兼ラッチ回路がデータの授受を行い得るオン状態と、データの授受を行えないオフ状態を選択できる第１及び第２のスイッチ回路と、第１及び第２のスイッチ回路を独立に制御させるタイミング制御を行うスイッチ制御部とを備え、前記センスアンプ兼ラッチ回路は、前記メモリセルアレイの所定単位毎にビット線が少なくとも２分割され、該分割された第１のビット線にそれぞれ第１のスイッチ回路を介して接続された複数の第１のセンスアンプ兼ラッチ回路と、前記分割された第２のビット線にそれぞれ第２のスイッチ回路を介して接続された複数の第２のセンスアンプ兼ラッチ回路と、からなる半導体記憶装置であって、読み出し動作時に第１ページ目のワード線が選択されるとき、１ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１及び第２のスイッチ回路をほぼ同時に導通させ、第１ページの前半データを第１のセンスアンプ兼ラッチ回路に転送させると共に第１ページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、読み出し動作時に第ｎページ（ｎ≧２）のワード線が選択されるとき、該当ページ分の各メモリセルアレイのデータが各ビット線に読み出された後に、第１のスイッチ回路を導通させて第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させ、その後に第２のスイッチ回路を導通させて第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させ、且つ、第２のセンスアンプ兼ラッチ回路の第（ｎ−１）ページの後半データをメモリ部から外部に出力している間に、第ｎページの前半データを第１のセンスアンプ兼ラッチ回路に転送させる動作が行われ、第１のセンスアンプ兼ラッチ回路の第ｎページの前半データをメモリ部から外部に出力している間に、第ｎページの後半データを第２のセンスアンプ兼ラッチ回路に転送させる動作と、第（ｎ＋１）ページ目のデータが各ビット線に読み出される動作とが行われることを特徴とする。
【００１７】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）  第１のセンスアンプ兼ラッチ回路と第２のセンスアンプ兼ラッチ回路とが交互に配設されていること。
（２）  メモリセルは、電気的書き替え可能なＥＥＰＲＯＭセルであること。
（３）  メモリセルはＦＥＴＭＯＳ構造を有し、複数のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成すること。
（４）  センスアンプ兼ラッチ回路は、少なくとも２本のビット線を共有していること。
【００１８】
【作用】
本発明によれば、第１及び第２のトランスファゲートを独立にタイミング制御することにより、ワード線切り替え時に生じるワード線選択とビット線への読み出し時間、及びセンスアンプ兼ラッチ回路のリセット、ビット線の電位の検知及びラッチする時間を、周辺回路（ロウデコーダなど）の面積を増加させることなくページ読み出し時間内に取り込める。これによって、最初のランダムリード動作を除けば、ページリードのサイクルで複数ページにわたるデータを読み出すことが可能になり、高速なページ読み出しが実現される。
【００１９】
また、分割されたセンスアンプ兼ラッチ回路を交互に配置することにより、ビット線電位を検知する際に、ビット線間容量に起因する雑音を低減することができる。
【００２０】
【実施例】
以下、本発明の実施例を図面を用いて説明する。
（実施例１）
図１は、本発明の第１の実施例に係わる不揮発性半導体記憶装置の基本構成を示すブロック図である。図中１は不揮発性メモリセルを配列したメモリセルアレイ、２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路である。このセンスアンプ兼ラッチ回路２は２Ａ，２Ｂに２分割されている。本実施例では、１ページは２５６ビット、センスアンプ兼ラッチ回路２は１２８ビットずつに分割されているとする。
【００２１】
メモリセルアレイとセンスアンプ兼ラッチ回路を接続するビット線トランスファゲート３も３Ａ，３Ｂに分割されている。本実施例では１ページが２５６ビットなので、ビット線トランスファゲートは１２８ビットずつに分割されている。４はワード線線選択を行うロウデコーダ、５はビット線選択を行うカラムデコーダ、６はアドレスバッファ、７はＩ／Ｏセンスアンプ、８はデータ入出力バッファである。
【００２２】
メモリセルアレイ１は、図２に示すように配列されている。即ち、複数本のワード線ＷＬｉ  （ｉ＝０，１，〜，ｍ）とこれに交差する複数本のビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）が設けられ、ビット線とワード線との各交差部に、ワード線ＷＬｉ  によって選択されてビット線ＢＬｊ  との間でデータの授受を行う不揮発性メモリセルＭＣｉｊが配置されている。そして、各ビット線ＢＬｊ  には、読み出し時に読み出し電位ＶＲ  にプリチャージするためのｐＭＯＳトランジスタＱｊ１が設けられている。
【００２３】
図３に示すように、ビット線ＢＬｊ  （ｊ＝０，１，〜，１２７）は、ＴＧ１  によって制御されるｎＭＯＳトランジスタからなるビット線トランスファゲートＱｊ２（ｊ＝０，１，〜，１２７）を介してビット線センスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）に接続されている。ビット線ＢＬｊ  （ｊ＝１２８，１２９，〜，２５５）は、ＴＧ２  によって制御されるｎＭＯＳトランジスタからなるビット線トランスファゲートＱｊ２（ｊ＝１２８，１２９，〜，２５５）を介してビット線センスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）に接続されている。
【００２４】
センスアンプ兼ラッチ回路は、カラム選択ゲートＱｊ３，Ｑｊ４を介してデータ入出力線Ｉ／Ｏ，／Ｉ／Ｏに接続されている。制御信号ＲＥＳＥＴＢ１  によってセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）はリセットされ、制御信号ＲＥＳＥＴＢ２  によってセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）はリセットされる。
【００２５】
ここで、トランスファゲートがＴＧ１  ，ＴＧ２  と２セット必要なために、トランスファゲートを駆動するトランスファゲート駆動回路も２セット必要である。しかし、トランスファゲート駆動回路の負荷であるトランスファゲートの数はセンスアンプ兼ラッチ回路を分割しない場合に比べて半分なので、トランスファゲート駆動回路の面積はセンスアンプ兼ラッチ回路を分割しない場合に比べておよそ半分になり、センスアンプ兼ラッチ回路を分割することによりトランスファゲート駆動回路が２セット必要になってもパターン面積の増加につながらない。
【００２６】
また、図３ではトランスファゲート制御信号ＴＧ１  ，ＴＧ２  は全てセンスアンプ兼ラッチ回路２Ａに接続するビット線上とセンスアンプ兼ラッチ回路２Ｂに接続するビット線上を通過しているが、図４のように制御信号ＴＧ１  はセンスアンプ兼ラッチ回路２Ａに接続するビット線上のみを通過し、ＴＧ２  はセンスアンプ兼ラッチ回路２Ｂに接続するビット線上のみを通過するようにトランスファゲートを配置すれば、パターン面積を低減できる。
【００２７】
ここで、３ページにわたって書き込まれたデータを読み出す場合を例にとり、図５のタイミング図を用いて、本実施例の読み出し動作を説明する。
まず、１ページ目のデータのビット線への読み出し動作が行われる。ビット線をプリチャージする制御信号ＰＲＥＢがＶｃｃからＶｓｓになると（時刻ｔ０）、ｐＭＯＳトランジスタＱｊ１（ｊ＝０，１，〜，２５４，２５５）がオンになり、全てのビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）がＶＲ  までプリチャージされる。プリチャージ後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ｐＭＯＳトランジスタＱｊ１がオフになって、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。
【００２８】
次に、ロウアドレスによって選択されたワード線ＷＬ０  がＶｓｓから“Ｈ”レベルＶＨ  になり（時刻ｔ１）、ワード線ＷＬ０  によって選択されたメモリセルＭＣ０ｊのデータがそれぞれビット線ＢＬｊ  に読み出される。論理“０”のメモリセルが読み出されるビット線は、ＶＲ  電位を保ち、論理“１”のメモリセルデータが読み出されているビット線はＶＲ  から放電される。
【００２９】
論理“１”のメモリセルデータが読み出されているビット線電位がセンスアンプ兼ラッチの回路しきい値よりも低くなった時点で、ビット線トランスファゲートの制御信号ＴＧ１  ，ＴＧ２  がＶｓｓからＶｃｃになり（時刻ｔ２）、ビット線データが２５６ビット、センスアンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡｊ  ；ｊ＝０，１，〜，２５５）に転送される。その後、ワード線ＷＬ０  ，ビット線トランスファゲート制御信号ＴＧ１  ，ＴＧ２  はＶｃｃからＶｓｓに戻り、センスアンプ兼ラッチ回路２Ａ、２Ｂとビット線は切り離される。
【００３０】
１ページ目のデータのビット線への読み出し動作が終了すると、引き続きセンスアンプ兼ラッチ回路２Ａにラッチされた１ページ目のデータのページ読み出しが行われる。まず、カラムアドレスによって選択されたカラム選択線ＣＳＬ０  がＶｓｓからＶｃｃになると（時刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ０  にラッチされているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送され、Ｉ／Ｏセンスアンプ７，データ出力バッファ８を通して出力される。カラムアドレスの変化をカラムアドレス検知回路が検知して、次のカラム選択線ＣＳＬ１  が選択され、センスアンプ兼ラッチ回路ＳＡ１  に読み出されているデータが出力される。以後、順次１２８カラムアドレス分のデータが出力される。
【００３１】
一方、メモリセルでは１ページ目の前半の１２８カラムアドレス分のデータのページ読み出しと並行して、２ページ目のロウアドレスに対するデータのビット線への読み出しを行う。即ち、ビット線トランスファゲート制御信号ＴＧ１  ，ＴＧ２  がＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路間のトランスファゲートがオフになった後に、ビット線プリチャージ信号ＰＲＥＢがＶｃｃからＶｓｓになり（時刻ｔ３）、ビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）が再びＶＲ  まで充電される。
【００３２】
ビット線充電後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。そして、２ページ目のロウアドレスに対応するワード線ＷＬ１  がＶｓｓからＶＨ  になり（時刻ｔ４）、メモリセルＭＣ１ｊ（ｊ＝０，１，〜，２５５）のデータがビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）に読み出される。ビット線の電位が確定した後に、ワード線ＷＬ１  はＶＨ  からＶｓｓになる。
【００３３】
１ページ目のデータを最初の１２８カラムアドレス分（カラムアドレス０〜１２７）読み出したのち、引き続き１ページ目の後半の１２８カラムアドレス分（カラムアドレス１２８〜２５５）のデータのページ読み出しが行われる（時刻ｔ５）。
【００３４】
１ページ目の後半の１２８カラムアドレス分のページリードと並行して、２ページ目の最初の１２８カラムアドレス分のデータに対応するビット線の電位をセンスアンプ兼ラッチ回路２Ａで検知及びラッチする。まず、センスアンプリセット信号ＲＥＳＥＴＢ１  がＶｃｃからＶｓｓになる（時刻ｔ５）。これにより、ワード線ＷＬ０  で選択されたメモリセルＭＣ０ｊ（ｊ＝０，１，〜，１２７）のデータが記憶されているセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）が全てリセットされる。２ページ目のデータに対応するビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）の電位が確定した後に、トランスファゲート制御信号ＴＧ１  がＶｓｓからＶｃｃになり（時刻ｔ６）、２ページ目の前半の１２８カラムアドレス分のメモリセルＭＣ１ｊ（ｊ＝０，１，〜，１２７）のデータがセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）によって検知及びラッチされる。
【００３５】
データラッチ後、ビット線トランスファゲート制御信号ＴＧ１  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離される。この間、上記のように１ページ目の後半の１２８カラムアドレス分（カラムアドレス１２８〜２５５）のデータのページ読み出しも並行して行っているのでトランスファゲートＴＧ２  はＶｓｓのままで、２ページ目の後半の１２８カラムアドレス分のデータの検知及びラッチは行わない。
【００３６】
１ページ目の後半の１２８カラムアドレス分のデータのページ読み出しが終了した時には、既に２ページ目の前半の１２８カラムアドレス分のデータはセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）にラッチされているので、ランダムリード動作をする必要はない。つまり、１ページ目のページ読み出しに引き続き、カラム選択線ＣＳＬｊ  （ｊ＝０，１，〜，１２７）が順次選択されて２ページ目の前半の１２８カラムアドレス分のデータが読み出される（時刻ｔ７）。
【００３７】
２ページ目の前半の１２８カラムアドレス分のデータのページ読み出しと並行して、２ページ目の後半の１２８カラムアドレス分のデータのビット線からセンスアンプ兼ラッチ回路へのデータラッチ、３ページ目のデータのビット線への読み出しが行われる。
【００３８】
まず、２ページ目の後半の１２８カラムアドレス分のデータのビット線電位をセンスアンプ兼ラッチ回路２Ｂで検知及びラッチを行う。センスアンプリセット信号ＲＥＳＥＴＢ２  がＶｃｃからＶｓｓになり（時刻ｔ７）、ワード線ＷＬ０  で選択されたメモリセルＭＣ０ｊ（ｊ＝１２８，１２９，〜，２５５）のデータが記憶されているセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）が全てリセットされる。そして、トランスファゲート制御信号ＴＧ２  がＶｓｓからＶｃｃになり（時刻ｔ８）、２ページ目の後半の１２８カラムアドレス分のメモリセルＭＣ１ｊ（ｊ＝１２８，１２９，〜，２５５）のデータがセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）によって検知及びラッチされる。データラッチ後、ビット線トランスファゲート制御信号ＴＧ２  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ｂが切り離される。
【００３９】
２ページ目の後半の１２８カラムアドレス分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチされた後、引き続き３ページ目のロウアドレスに対するデータのビット線への読み出しを行う。即ち、ビット線プリチャージチャージ信号ＲＲＥＢがＶｃｃからＶｓｓになり（時刻ｔ９）、ビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）が再びＶＲ  まで充電される。ビット線充電後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。そして、３ページ目のロウアドレスに対応するワード線ＷＬ２  がＶｓｓからＶＨ  になり（時刻ｔ１０）、メモリセルＭＣ２ｊ（ｊ＝０，１，〜，２５５）のデータがビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）に読み出される。ビット線の電位が確定した後にワード線ＷＬ２  はＶＨ  からＶｓｓになる。
【００４０】
２ページ目のデータを最初の１２８カラムアドレス分（カラムアドレス０〜１２）読み出したのち、引き続き２ページ目の後半の１２８カラムアドレス分のページ読み出しを行う（時刻ｔ１１）。
【００４１】
２ページ目の後半の１２８カラムアドレス分のページリードと並行して、３ページ目の最初の１２８カラムアドレス分のデータに対応するビット線の電位をセンスアンプ兼ラッチ回路２Ａで検知及びラッチする。センスアンプリセット信号ＲＥＳＥＴＢ１  はＶｃｃからＶｓｓになり（時刻ｔ１１）、ワード線ＷＬ１  で選択されたメモリセルＭＣ１ｊ（ｊ＝０，１，〜，１２７）のデータが記憶されているセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）が全てリセットされる。
【００４２】
その後、３ページ目のデータに対応するビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）の電位が確定した後にトランスファゲート制御信号ＴＧ１  がＶｓｓからＶｃｃになり（時刻ｔ１２）、３ページ目の前半の１２８カラムアドレス分のメモリセルＭＣ２ｊ（ｊ＝０，１，〜，１２７）のデータがセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）によって検知及びラッチされる。データラッチ後、ビット線トランスファゲート制御信号ＴＧ１  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離される。
【００４３】
２ページ目のデータのページ読み出し終了後、２ページ目のデータのページ読み出しと同様な手順で、３ページ目のデータのページ読み出しが行われる（時刻ｔ１３）。
（実施例２）
図６は、より具体的に本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した第２の実施例のメモリセルアレイの等価回路である。この実施例では８個のメモリセルが直列接続され、ＮＡＮＤセルのドレイン側は選択トランジスタを介してビット線ＢＬｊ  につながり、ソース側はやはり選択トランジスタを介してソース線に接続されている。
【００４４】
図７は、センスアンプ兼ラッチ回路２Ａの構成図である。図８は、センスアンプ兼ラッチ回路２Ｂの構成図である。ビット線センスアンプ兼ラッチ回路ＳＡｊ  は、クロック同期型の２個のＣＭＯＳインバータＩＮＶ１  ，ＩＮＶ２  を用いて構成されている。
【００４５】
図９は、この実施例のＮＡＮＤセル型ＥＥＰＲＯＭの読み出し動作を示すタイミング図である。
ここで、３ページにわたって書き込まれたデータ（図６でワード線ＷＬ００，ＷＬ０１，ＷＬ０２で選択されるメモリセルのデータ）を読み出す場合を例にとり、図９のタイミング図を用いて、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施例を説明する。
【００４６】
チップイネーブルが“Ｈ”レベルから“Ｌ”レベルになり、外部入力のロウアドレス、カラムアドレスがチップ内部に取り込まれることによって、読み出し動作が始まる。まず、ビット線をプリチャージする制御信号ＰＲＥＢがＶｃｃからＶｓｓになり（時刻ｔ０）、ｐＭＯＳトランジスタＱｊ１がオンになって、ビット線ＢＬｊ  がプリチャージされる。ビット線プリチャージ後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ｐＭＯＳトランジスタＱｊ１がオフになって、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。
【００４７】
次に、ロウアドレスによって選択されたワード線ＷＬ００がＶｓｓを保ち、同じＮＡＮＤセル内の他のワード線ＷＬ０１〜ＷＬ０７、及びドレイン側，ソース側の選択ゲートＳＧＤ０  ，ＳＧＳ０  がＶｓｓからＶｃｃになって、選択ワード線ＷＬ００に沿うメモリセルＭＣｊ００  （ｊ＝０，１，〜，２５５）のデータがビット線ＢＬｊ  に読み出される（時刻ｔ１）。メモリセルのしきい値電圧を例えば、論理“０”で０．５Ｖ〜３．５Ｖ、論理“１”で−０．５Ｖ以下に設定しておけば、論理“０”のメモリセルが読み出されるビット線は、ＶＲ  電位を保ち、論理“１”のメモリセルデータが読み出されているビット線はＶＲ  から放電される。
【００４８】
論理“１”のメモリセルデータが読み出されているビット線電位がセンスアンプ兼ラッチの回路しきい値よりも低くなった時点で、ビット線トランスファゲートの制御信号ＴＧ１  ，ＴＧ２  がＶｓｓからＶｃｃになり（時刻ｔ２）、ビット線データが２５６ビット、センスアンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡｊ  ；ｊ＝０，１，〜，２５５）に転送される。その後、ワード線ＷＬ０１〜ＷＬ０７及び選択ゲートＳＧＤ０  ，ＳＧＳ０  、ビット線トランスファゲート制御信号ＴＧ１  ，ＴＧ２  がＶｃｃからＶｓｓに戻り、センスアンプ兼ラッチ回路２Ａ，２Ｂとビット線は切り離されるが、そのタイミングはセンスアンプ兼ラッチ回路２Ａ，２Ｂがセンス動作中でもよいし、センス動作後でもよい。また、ワード線及び選択ゲート線とビット線トランスファゲート制御信号ＴＧ１  ，ＴＧ２  のうちどちらかを先行させてＶｃｃからＶｓｓに戻してもよい。
【００４９】
１ページ目のデータのビット線への読み出し動作が終了すると、引き続きセンスアンプ兼ラッチ回路２Ａにラッチされた１ページ目のデータのページ読み出しが行われる。まず、カラムアドレスによって選択されたカラム選択線ＣＳＬ０  がＶｓｓからＶｃｃになると（時刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ０  にラッチされているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送され、Ｉ／Ｏセンスアンプ７、データ入出力バッファ８を通して出力される。カラムアドレスの変化をカラムアドレス検知回路が検知して、次のカラム選択線ＣＳＬ１  が選択され、センスアンプ兼ラッチ回路ＳＡ１  に読み出されているデータが出力される。以後、順次１２８カラムアドレス分のデータが出力される。
【００５０】
一方、メモリセルでは１ページ目の前半の１２８カラムアドレス分のデータのページ読み出しと並行して、２ページ目のロウアドレスに対するデータのビット線への読み出しを行う。即ち、ビット線トランスファゲート制御信号ＴＧ１  ，ＴＧ２  がＶｃｃからＶｓｓになりビット線とセンスアンプ兼ラッチ回路間のトランスファゲートがオフになった後に、ビット線プリチャージ信号ＰＲＥＢがＶｃｃからＶｓｓになり（時刻ｔ３）、ビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）が再びＶＲ  まで充電される。ビット線充電後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。
【００５１】
次に、ロウアドレスによって選択されたワード線ＷＬ０１がＶｓｓを保ち、同じＮＡＮＤセル内の他のワード線ＷＬ００，ＷＬ０２〜ＷＬ０７、及びドレイン側，ソース側の選択ゲートＳＧＤ０  ，ＳＧＳ０  がＶｓｓからＶｃｃになって、選択ワード線ＷＬ０１に沿うメモリセルＭＣｊ０１  （ｊ＝０，１，〜，２５５）のデータ（２ページ目のデータ）がビット線ＢＬｊ  に読み出される（時刻ｔ４）。そして、ビット線の電位が確定した後に、ワード線ＷＬ００，ＷＬ０２〜ＷＬ０７及び選択ゲートＳＧＤ０  ，ＳＧＳ０  がＶｃｃからＶｓｓになる。
【００５２】
１ページ目のデータを最初の１２８カラムアドレス分（カラムアドレス０〜１２７）読み出したのち、引き続き１ページ目の後半の１２８カラムアドレス分（カラムアドレス１２８〜２５５）のデータのページ読み出しが行われる（時刻ｔ５）。
【００５３】
１ページ目の後半の１２８カラムアドレス分のページリードと並行して、２ページ目の最初の１２８カラムアドレス分のデータに対応するビット線の電位をセンスアンプ兼ラッチ回路２Ａで検知及びラッチする。まず、ＳＥＮ１  、ＲＬＣＨ１  をＶｃｃからＶｓｓにし、ＳＥＮＢ１  ，ＲＬＣＨＢ１  をＶｓｓからＶｃｃにしてセンスアンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ１  ，ＩＮＶ２  を非活性にする（時刻ｔ５）。そして、ＳＥＮ１  をＶｓｓからＶｃｃ，ＲＬＣＨＢ１  をＶｃｃからＶｓｓにしてセンスアンプ兼ラッチ回路２Ａをリセットする。これにより、ワード線ＷＬ００で選択されたメモリセルＭＣｊ００  （ｊ＝０，１，〜，１２７）のデータが記憶されているセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）が全てリセットされる。
【００５４】
２ページ目のデータに対応するビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）の電位が確定した後に、トランスファゲート制御信号ＴＧ１  がＶｓｓからＶｃｃになり（時刻ｔ６）、２ページ目の前半の１２８カラムアドレス分のメモリセルＭＣｊ０１  （ｊ＝０，１，〜，１２７）のデータがセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）によって検知及びラッチされる。データラッチ後、ビット線トランスファゲート制御信号ＴＧ１  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離される。この間、上記のように１ページ目の後半の１２８カラムアドレス分（カラムアドレス１２８〜２５５）のデータのページ読み出しも並行して行っているのでトランスファゲートＴＧ２  はＶｓｓのままで、２ページ目の後半の１２８カラムアドレス分のデータの検知及びラッチは行わない。
【００５５】
１ページ目の後半の１２８カラムアドレス分のデータのページ読み出しが終了した時には、既に２ページ目の前半の１２８カラムアドレス分のデータはセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）にラッチされているので、ランダムリード動作をする必要はない。つまり、１ページ目のページ読み出しに引き続き、カラム選択線ＣＳＬｊ  （ｊ＝０，１，〜，１２７）が順次選択されて２ページ目の前半の１２８カラムアドレス分のデータが読み出される（時刻ｔ７）。
【００５６】
２ページ目の前半の１２８カラムアドレス分のデータのページ読み出しと平行して、２ページ目の後半の１２８カラムアドレス分のデータのビット線からセンスアンプ兼ラッチ回路へのデータラッチ、３ページ目のデータのビット線への読み出しが行われる。
【００５７】
２ページ目の後半の１２８カラムアドレス分のデータのビット線電位をセンスアンプ兼ラッチ回路２Ｂで検知及びラッチを行う。まず、ＳＥＮ２  ，ＲＬＣＨ２  をＶｃｃからＶｓｓにし、ＳＥＮＢ２  ，ＲＬＣＨＢ２  をＶｓｓからＶｃｃにしてセンスアンプ兼ラッチ回路２Ｂを構成するインバータＩＮＶ１  ，ＩＮＶ２  を非活性にする（時刻ｔ７）。そして、ＳＥＮ２  をＶｓｓからＶｃｃ，ＲＬＣＨＢ２  をＶｃｃからＶｓｓにしてセンスアンプ兼ラッチ回路２Ｂをリセットする。
【００５８】
ワード線ＷＬ００で選択されたメモリセルＭＣｊ００  （ｊ＝１２８，１２９，〜，２５５）のデータが記憶されているセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）が全てリセットされる。そして、トランスファゲート制御信号ＴＧ２  がＶｓｓからＶｃｃになり（時刻ｔ８）、２ページ目の後半の１２８カラムアドレス分のメモリセルＭＣｊ０１  （ｊ＝１２８，１２９，〜，２５５）のデータがセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）によって検知及びラッチされる。データラッチ後、ビット線トランスファゲート制御信号ＴＧ２  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ｂが切り離される。
【００５９】
２ページ目の後半の１２８カラムアドレス分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチされた後、引き続き３ページ目のロウアドレスに対するデータのビット線への読み出しを行う。即ち、ビット線プリチャージチャージ信号ＲＲＥＢがＶｃｃからＶｓｓになり（時刻ｔ９）、ビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）が再びＶＲ  まで充電される。ビット線充電後、制御信号ＰＲＥＢは再びＶｓｓからＶｃｃになり、ビット線ＢＬｊ  はＶＲ  電位でフローティング状態になる。次に、ロウアドレスによって選択されたワード線ＷＬ０２がＶｓｓを保ち、同じＮＡＮＤセル内の他のワード線ＷＬ００，ＷＬ０１，ＷＬ０３〜ＷＬ０７、及びドレイン側、ソース側の選択ゲートＳＧＤ０  ，ＳＧＳ０  がＶｓｓからＶｃｃになって、選択ワード線ＷＬ０２に沿うメモリセルＭＣｊ０２  （ｊ＝０，１，〜，２５５）のデータ（３ページ目のデータ）がビット線ＢＬｊに読み出される（時刻ｔ１０）。ビット線の電位が確定した後にワード線ＷＬ００，ＷＬ０１，ＷＬ０３〜ＷＬ０７及び選択ゲートＳＧＤ０  ，ＳＧＳ０  がＶｃｃからＶｓｓになる。
【００６０】
２ページ目のデータを最初の１２８カラムアドレス分（カラムアドレス０〜１２）読み出したのち、引き続き２ページ目の後半の１２８カラムアドレス分のページ読み出しを行う（時刻ｔ１１）。
【００６１】
２ページ目の後半の１２８カラムアドレス分のページリードと並行して、２ページ目の最初の１２８カラムアドレス分のデータに対応するビット線の電位をセンスアンプ兼ラッチ回路２Ａで検知及びラッチする。まず、ＳＥＮ１  ，ＲＬＣＨ１  をＶｃｃからＶｓｓにし、ＳＥＮＢ１  ，ＲＬＣＨＢ１  をＶｓｓからＶｃｃにしてセンスアンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ１  ，ＩＮＶ２  を非活性にする（時刻ｔ１１）。そして、ＳＥＮ１  をＶｓｓからＶｃｃ，ＲＬＣＨＢ１  をＶｃｃからＶｓｓにしてセンスアンプ兼ラッチ回路２Ａをリセットする。ワード線ＷＬ０１で選択されたメモリセルＭＣｊ０１  （ｊ＝０，１，〜，１２７）のデータが記憶されているセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）が全てリセットされる。
【００６２】
その後、３ページ目のデータに対応するビット線ＢＬｊ  （ｊ＝０，１，〜，２５５）の電位が確定した後にトランスファゲート制御信号ＴＧ１  がＶｓｓからＶｃｃになり（時刻ｔ１２）、３ページ目の前半の１２８カラムアドレス分のメモリセルＭＣｊ０２  （ｊ＝０，１，〜，１２７）のデータがセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）によって検知及びラッチされる。データラッチ後、ビット線トランスファゲート制御信号ＴＧ１  はＶｃｃからＶｓｓになり、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離される。
【００６３】
２ページ目のデータのページ読み出し終了後、２ページ目のデータのページ読み出しと同様な手順で３ページ目のデータのページ読み出しが行われる（時刻ｔ１３）。
【００６４】
以上のようにページリードしている間にほぼ同時にランダムリードを行い、更に分割した複数のセンスアンプ兼ラッチ回路でビット線のデータを検知及びラッチするタイミングを変えることによって、ページの切り替わり時にランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータを読み出すことが可能になる。
（変形例）
本発明は上記実施例に限られない。上記実施例はセンスアンプ兼ラッチ回路を２分割したが、例えば４分割にしてもかまわないし、任意の数に分割してよい。また４分割したうちの２個のみが交互にビット線電位の検知及びラッチを行うようにしてもよく、分割したもの全てが順に動作する必要もない。
【００６５】
また、センスアンプ兼ラッチ回路の分割はメモリセルアレイ上で物理的に連続のものを１つの分割単位としなくてもよい。例えば、センスアンプ兼ラッチ回路２Ａに接続するビット線ＢＬｊ  （ｊ＝０，１，〜，１２７）とセンスアンプ兼ラッチ回路２Ｂに接続するビット線ＢＬｊ  （ｊ＝１２８，１２９，〜，２５５）を図１０のように交互に配列してもよい。
【００６６】
図１０では、センスアンプ兼ラッチ回路２Ａに接続するビット線のビット線間距離は図３の２倍になる。従って、ビット線放電後、例えばビット線ＢＬｊ  （ｊ＝０，１，〜，１２７）の電位をセンスアンプ兼ラッチ回路２Ａで検知する際には、センスアンプ兼ラッチ回路２Ｂに接続するビット線ＢＬｊ  （ｊ＝１２８，１２９，〜，２５５）の電位の検知は行わないので、図１０では図３に比べてビット線間容量に起因する雑音を低減することができる。
【００６７】
また、図５，９のタイミングチャートは一例を示したにすぎない。例えば、メモリセルのデータをビット線に読み出すタイミングは任意性を有する。図５，９では２ページ目のデータのビット線への読み出しは、１ページ目のデータのカラム選択線ＣＳＬ０  がＶｓｓからＶｃｃになるタイミングで行い、３ページ目以降のデータのビット線への読み出しは、トランスファゲートＴＧ２  がＶｃｃからＶｓｓになるタイミングで行っているが、データのビット線への読み出し開始のタイミングは任意性を有する。任意のカラムアドレスを検知してもよい。また、ページリードはカラムアドレスの最下位から順に行う必要もない。
【００６８】
データのビット線への読み出し動作の際に、図５、図９ではビット線の電位が確定した後、直ちにワード線をＶｃｃからＶｓｓにしているが、ワード線がＶｃｃからＶｓｓになるタイミングは任意性を有する。例えば図１１のように、ビット線ＢＬｊ  （ｊ＝０，１，〜，１２７）の電位をセンスアンプ兼ラッチ回路２Ａ（ＳＡｊ  ；ｊ＝０，１，〜，１２７）で検知及びラッチした後でもよいし、図１２のようにビット線ＢＬｊ  （ｊ＝１２８，１２９，〜，２５５）の電位をセンスアンプ兼ラッチ回路２Ｂ（ＳＡｊ  ；ｊ＝１２８，１２９，〜，２５５）で検知及びラッチした後でもよい。
【００６９】
センスアンプ兼ラッチ回路は１ビット線に１個ではなく、複数のビット線に１個設ける、共有センスアンプ方式とすることができる。図１３にセンスアンプ兼ラッチ回路が２本のビット線を共有した場合の一例を示した。図１３の例ではビット線とセンスアンプ間のトランスファゲートを４分割している。図１３ではトランスファゲート制御信号ＴＧ１  ，ＴＧ２  ，ＴＧ３  ，ＴＧ４  は全てセンスアンプ兼ラッチ回路２Ａに接続するビット線上とセンスアンプ兼ラッチ回路２Ｂに接続するビット線上を通過しているが、図１４のように制御信号ＴＧ１  ，ＴＧ３  はセンスアンプ兼ラッチ回路２Ａに接続するビット線上のみを通過し、ＴＧ２  ，ＴＧ４  はセンスアンプ兼ラッチ回路２Ｂに接続するビット線上のみを通過するようにトランスファゲートを配置すればパターン面積を低減できる。
【００７０】
図１５に、２ページにわたって書き込まれたデータを読み出す場合のタイミングチャートの一例を示した。２本のビット線で１つのセンスアンプ兼ラッチ回路を共有しているので、１ページ分のデータをページ読み出しするためには、センスアンプ兼ラッチ回路はそれぞれ２回データを出力する必要がある。まず、ビット線ＢＬ１−０  〜ＢＬ１−６３のデータをセンスアンプ兼ラッチ回路２Ａからページ読み出しを行い、次にビット線ＢＬ２−６４〜ＢＬ２−１２７  のデータをセンスアンプ兼ラッチ回路２Ｂからページ読み出しする。次に、再びセンスアンプ兼ラッチ回路２Ａからビット線ＢＬ３−０  〜ＢＬ３−６３のデータをページ読み出し行い、次にビット線ＢＬ４−６４〜ＢＬ４−１２７  のデータをセンスアンプ兼ラッチ回路２Ｂからページ読み出しする。
【００７１】
図１５のようにビット線とセンスアンプ兼ラッチ回路の間のトランスファゲートのオン、オフのタイミングをずらすことによって、複数のビット線を共有した共有センスアンプ方式でも複数のページ分のデータの連続読み出しに際し、ワード線切り替え時に要した無駄時間がなくなり、見かけ上ページリードのサイクルで複数ページのデータを読み出すことが可能になる。ワード線をＶｃｃからＶｓｓにするタイミングはＴＧ１  がＶｃｃからＶｓｓになった後に行っているが、ＴＧ２  がＶｃｃからＶｓｓになった後でもよいし、ＴＧ３  がＶｃｃからＶｓｓに変化した後でもよいし、ＴＧ４  がＶｃｃからＶｓｓになった後でもよい。
【００７２】
また、共有センスアンプ方式でも、センスアンプ兼ラッチ回路の分割はメモリセルアレイ上で物理的に連続のものを１つの分割単位としなくてもよい。例えば、センスアンプ兼ラッチ回路２Ａに接続するビット線ＢＬｊ  （ｊ＝０，１，〜，６３  ）とセンスアンプ兼ラッチ回路２Ｂに接続するビット線ＢＬｊ  （ｊ＝６４，６５，〜，１２７）を図１６のように交互に配列してもよい。
【００７３】
図１６では、センスアンプ兼ラッチ回路２ＡにトランスファゲートＴＧ１  を介して接続するビット線同士のビット線間距離は図３の４倍になる。従って、ビット線放電後、例えばビット線ＢＬ１−ｊ  （ｊ＝０，１，〜，６３  ）の電位をセンスアンプ兼ラッチ回路２Ａで検知する際には、ビット線ＢＬ３−ｊ  （ｊ＝０，１，〜，６３  ），ＢＬ２−ｊ  （ｊ＝６４，６５，〜，１２７），ＢＬ４−ｊ  （ｊ＝６４，６５，〜，１２７）の電位の検知は行わないので、図１では図３、図１３に比べてビット線間容量に起因する雑音を低減することができる。
【００７４】
本実施例はセルアレイ及びセンスアンプの配置が、図３のシングルエンド方式に限らず、オープンビット線方式やフォールディドビット線方式でもよい。図１７にオープンビット線方式の一例を示し、図１８にフォールディドビット線方式の一例を示した。また、カラムアドレスは、外部入力でもよいし、カラムアドレスカウンタによって内部カラムアドレスを順次発生させてもよい。
【００７５】
以上のように本発明を電気的に書き替え可能な不揮発性半導体記憶装置、その中でも特にＮＡＮＤセル型ＥＥＰＲＯＭを対象として説明を行ったが、本発明は電気的に書き替え可能な不揮発性半導体記憶装置に限らず、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭなどに関しても有効である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７６】
【発明の効果】
以上説明したように本発明によれば、周辺回路（ロウデコーダなど）の面積を増加させることなく、複数の所定単位、例えば複数のページ分のデータの連続読み出しに際し、ワード線切り替え時に要した無駄時間がなくなり、見かけ上ページリードのサイクルで複数ページのデータを読み出すことが可能になって読み出しの高速化を図ることができる。
【００７７】
また、分割されたセンスアンプ兼ラッチ回路を交互に配置することにより、ビット線電位を検知する際に、ビット線間容量に起因する雑音を低減することができる。
【図面の簡単な説明】
【図１】第１の実施例に係わる不揮発性半導体記憶装置の基本構成を示すブロック図。
【図２】第１の実施例のメモリセルアレイの構成を示す図。
【図３】第１の実施例のセンスアンプ兼ラッチ部の構成を示す図。
【図４】第１の実施例のセンスアンプ兼ラッチ部のの構成の一例を示す図。
【図５】第１の実施例のデータ読み出し動作を説明するためのタイミングチャート。
【図６】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した第２の実施例のメモリセルアレイ構成を示す図。
【図７】第２の実施例における一方のセンスアンプ兼ラッチ回路の回路図。
【図８】第２の実施例における他方のセンスアンプ兼ラッチ回路の回路図。
【図９】第２の実施例のデータ読み出し動作を説明するためのタイミングチャート。
【図１０】分割したセンスアンプ兼ラッチ回路を交互に配置した実施例の構成を示す図。
【図１１】選択ワード線の立ち下げのタイミングについて別の方法を示す図。
【図１２】選択ワード線の立ち下げのタイミングについて別の方法を示す図。
【図１３】共有センスアンプ方式の実施例の構成を示す図。
【図１４】共有センスアンプ方式の実施例の構成を示す図。
【図１５】図１４の実施例の動作を説明するためのタイミング図。
【図１６】共有センスアンプ方式で、分割したセンスアンプ兼ラッチ回路を交互に配置した実施例の構成を示す図。
【図１７】オープンビット線方式の実施例の構成を示す図。
【図１８】フォールディドビット線方式の実施例の構成を示す図。
【符号の説明】
１…メモリセルアレイ
２（２Ａ，２Ｂ）…センスアンプ兼ラッチ回路
３（３Ａ，３Ｂ）…ビット線トランスファゲート
４…ロウデコーダ
５…カラムデコーダ
６…アドレスバッファ
７…Ｉ／Ｏセンスアンプ
８…データ入出力バッファ
ＢＬ…ビット線
ＷＬ…ワード線
ＭＣ…メモリセル
ＴＧ…ビット線トランスファゲートの制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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