【事件の表示】
　平成　８年特許願第１７００７２号「半導体装置」拒絶査定不服審判事件〔平成１０年　１月２３日出願公開、特開平１０−　２２４６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年６月２８日の出願であって、平成１５年６月２７日及び平成１７年６月２４日付けで手続補正がなされ、平成１８年９月１１日付けで拒絶査定がなされ、それに対して、同年１０月１３日に拒絶査定に対する審判請求がなされるとともに、同年１１月１日付けで手続補正がなされ、その後、平成２１年３月３日付けで審尋がなされ、同年４月２４日に回答書が提出されたものである。
　
２．平成１８年１１月１日付けの手続補正について
【補正の却下の決定の結論】
　平成１８年１１月１日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１８年１１月１日付けの手続補正（以下、「本件補正」という。）は、明細書の特許請求の範囲、及び発明の詳細な説明についての補正を行うものである。
　そのうち、特許請求の範囲については、補正前の請求項１及び２を、補正後の請求項１及び２と補正するものであって、補正前後の請求項１及び２は以下のとおりである。
（補正前）
　「【請求項１】　第１導電型の深い第１のウェル領域と、
　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、
　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側にそれぞれ形成された第１導電型のソースおよびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されており、
　前記第１導電型の深い第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、
　前記第２導電型の第２の浅いウェル領域は、バイポーラトランジスタのベースとして機能し、
　前記第１導電型のソースおよぴドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、
　ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。
　【請求項２】　半導体基板と、
　該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、
　該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、
　該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、
　該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、
　該チャネル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成された第１のゲート電極と、
を備え、
　該第１のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、
　該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、
　該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、
　該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、
　該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、
　該チャネル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成された第２のゲート電極と、
を備え、
　該第２のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作することを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】　半導体基板内に形成された第１導電型の深い第１のウェル領域と、
　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、
　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側の前記浅い第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されており、
　前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第１導電型の深い第１のウェル領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第２導電型の浅い第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能し、
　前記第１または第２のバイポーラトランジスタの動作により前記電界効果トランジスタの動作時に流れる電流が増加するように、前記深い第１のウェル領域の電位が調整されて、ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。
　【請求項２】　半導体基板と、
　該半導体基板内に形成され、第１および第２の各ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、
　該Ｎ型の深いウェル領域内に形成され、前記第１および第２の各ＮＰＮ型バイポーラトランジスタのベースおよび第３のＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、
　該Ｐ型の浅いウェル領域内に形成され、前記第１〜第３の各ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、
　前記Ｐ型の浅いウェル領域内における該Ｎ型のソース領域及び該ドレイン領域の間に形成された第１のチャネル領域と、
　該第１のチャネル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成された第１のゲート電極と、
を備え、
　該第１のゲート電極は前記Ｐ型の浅いウェル領域と電気的に接続され、前記第１または第２のバイポーラトランジスタの動作により前記第１のゲート電極への電圧の印加時に前記第１のチャネルを流れる電流が増加するように、前記Ｎ型の深いウェル領域の電位が調整されて、電界効果型トランジスタ動作及び前記各バイポーラトランジスタ動作の複合動作によって動作し、
　前記半導体基板内に形成され、第１および第２の各ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、
　該Ｐ型の深いウェル領域内に形成され、前記第１および第２の各ＰＮＰ型バイポーラトランジスタのベースおよび第３のＮＰＮ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、
　該Ｎ型の浅いウェル領域内に形成され、前記第１〜第３の各ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、
　前記Ｎ型の浅いウェル領域内における該Ｐ型のソース領域及び該ドレイン領域の間に形成された第２のチャネル領域と、
　該第２のチャネル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成された第２のゲート電極と、
を備え、
　該第２のゲート電極は前記Ｎ型の浅いウェル領域と電気的に接続され、前記第１または第２のバイポーラトランジスタの動作により前記第２のゲート電極への電圧の印加時に前記第２のチャネルを流れる電流が増加するように、前記Ｐ型の深いウェル領域の電位が調整されて、電界効果型トランジスタ動作及び前記各バイポーラトランジスタ動作の複合動作によって動作することを特徴とする半導体装置。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「第１導電型の深い第１のウェル領域と、　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成されたゲート電極と、　該ゲート電極の両側にそれぞれ形成された第１導電型のソースおよびドレイン領域とを有する電界効果トランジスタであって、」を、補正後の請求項１の「半導体基板内に形成された第１導電型の深い第１のウェル領域と、　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成されたゲート電極と、　該ゲート電極の両側の前記浅い第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域とを有する電界効果トランジスタであって、」と補正すること。
　
（２−２）補正事項２
　補正前の請求項１の「前記第１導電型の深い第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、　前記第２導電型の第２の浅いウェル領域は、バイポーラトランジスタのベースとして機能し、　前記第１導電型のソースおよぴドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、　ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作する」を、補正後の請求項１の「前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第１導電型の深い第１のウェル領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第２導電型の浅い第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能し、　前記第１または第２のバイポーラトランジスタの動作により前記電界効果トランジスタの動作時に流れる電流が増加するように、前記深い第１のウェル領域の電位が調整されて、ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作する」と補正すること。
　
（２−３）補正事項３
　補正前の請求項２の「該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、　該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、　該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、　該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、　該チャネル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成された第１のゲート電極と、を備え、　該第１のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、」を、補正後の請求項２の「該半導体基板内に形成され、第１および第２の各ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、　該Ｎ型の深いウェル領域内に形成され、前記第１および第２の各ＮＰＮ型バイポーラトランジスタのベースおよび第３のＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、　該Ｐ型の浅いウェル領域内に形成され、前記第１〜第３の各ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、　前記Ｐ型の浅いウェル領域内における該Ｎ型のソース領域及び該ドレイン領域の間に形成された第１のチャネル領域と、　該第１のチャネル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成された第１のゲート電極と、を備え、　該第１のゲート電極は前記Ｐ型の浅いウェル領域と電気的に接続され、前記第１または第２のバイポーラトランジスタの動作により前記第１のゲート電極への電圧の印加時に前記第１のチャネルを流れる電流が増加するように、前記Ｎ型の深いウェル領域の電位が調整されて、電界効果型トランジスタ動作及び前記各バイポーラトランジスタ動作の複合動作によって動作し、」と補正すること。
　
（２−４）補正事項４
　補正前の請求項２の「該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、　該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、　該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、　該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、　該チャネル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成された第２のゲート電極と、を備え、　該第２のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作する」を、補正後の請求項２の「前記半導体基板内に形成され、第１および第２の各ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、　該Ｐ型の深いウェル領域内に形成され、前記第１および第２の各ＰＮＰ型バイポーラトランジスタのベースおよび第３のＮＰＮ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、　該Ｎ型の浅いウェル領域内に形成され、前記第１〜第３の各ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、　前記Ｎ型の浅いウェル領域内における該Ｐ型のソース領域及び該ドレイン領域の間に形成された第２のチャネル領域と、　該第２のチャネル領域上に形成されたゲート絶縁膜と、　該ゲート絶縁膜上に形成された第２のゲート電極と、を備え、　該第２のゲート電極は前記Ｎ型の浅いウェル領域と電気的に接続され、前記第１または第２のバイポーラトランジスタの動作により前記第２のゲート電極への電圧の印加時に前記第２のチャネルを流れる電流が増加するように、前記Ｐ型の深いウェル領域の電位が調整されて、電界効果型トランジスタ動作及び前記各バイポーラトランジスタ動作の複合動作によって動作する」と補正すること。
　
（３）補正の目的の適否、及び新規事項の追加の有無についての検討
（３−１）補正事項１
　補正事項１についての補正は、補正前の請求項１に係る発明の発明特定事項である「第１導電型の深い第１のウェル領域」、及び「第１導電型のソースおよびドレイン領域」について技術的な限定を加えるものであるから、当該補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、単に「特許法第１７条の２第３項」という。）に規定する要件を満たすものである。
　
（３−２）補正事項２
　補正事項２についての補正は、補正前の請求項１に係る発明の発明特定事項である「ＭＯＳＦＥＴ」及び「バイポーラトランジスタ」の「複合動作」について技術的な限定を加えた上で、接続詞に関する誤記を訂正するものであるから、当該補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び同条同項第３号に掲げる誤記の訂正を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−３）補正事項３
　補正事項３についての補正は、補正前の請求項２に係る発明の発明特定事項である「電界効果型トランジスタ」及び「ＮＰＮ型バイポーラトランジスタ」の「複合動作」について技術的な限定を加えるものであるから、当該補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−４）補正事項４
　補正事項４についての補正は、補正前の請求項２に係る発明の発明特定事項である「電界効果型トランジスタ」及び「ＰＮＰ型バイポーラトランジスタ」の「複合動作」について技術的な限定を加えた上で、「浅いウェル領域」の導電型に関する誤記を訂正するものであるから、当該補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び同条同項第３号に掲げる誤記の訂正を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−５）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　
（４）独立特許要件についての検討
（４−１）検討の前提
　上記（３）で検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、さらに検討を加える。
　
（４−２）本件補正後の発明
　本件補正による補正後の請求項１及び２に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「補正発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　半導体基板内に形成された第１導電型の深い第１のウェル領域と、
　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、
　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側の前記浅い第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されており、
　前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第１導電型の深い第１のウェル領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第２導電型の浅い第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能し、
　前記第１または第２のバイポーラトランジスタの動作により前記電界効果トランジスタの動作時に流れる電流が増加するように、前記深い第１のウェル領域の電位が調整されて、ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。」
　
（４−３）刊行物に記載された発明
（４−３−１）本願の出願前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である「Sophie Verdonckt-Vandebroek et al. High-Gain Lateral Bipolar Action in a MOSFET Structure，IEEE TRANSACTIONS ON ELECTRON DEVICES，１９９１年１１月，VOL.38, NO.11，PP.2487-2496」（以下、「刊行物１」という。）には、図１及び４とともに以下の事項が記載されている。
ａ．「Ｉ．導入
　近年、バイポーラ・ジャンクション・トランジスタ（ＢＪＴ）をＣＭＯＳプロセスに組み込むことに大きな関心が寄せられている。ＣＭＯＳは低スタンバイ消費電力と高実装密度で知られている。一方、ＢＪＴは速さ、電流ドライブ能力、及びローノイズ特性をもたらすが、通常大電力を消費する。・・・より経済的な解決手法は、任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴを利用することである。コレクタとしての基板を有する縦型ＢＪＴ、又は、ＭＯＳＦＥＴのソース及びドレイン接合間の横型ＢＪＴのどちらも利用することができる。」（第２４８７ページ左欄第１３行ないし右欄第３行の訳文）
　
ｂ．「この論文は、バルクＣＭＯＳ技術[14]を用いて製造される３端子のハイブリッド・モードのデバイスについて記述するものである。当該デバイスは、本質的に、横型ＢＪＴのベースを形成するためにゲートとウェルとが内部的に接続されたＭＯＳＦＥＴである。低コレクタ電流レベルでは、当該デバイスは１０００以上のエミッタ共通電流増幅率を有する。その電気的特性は、通常のＢＪＴで得られる特性に匹敵する。それ故、この論文においては、当該デバイスは横型ＢＪＴもしくはハイブリッド・モードのＢＪＴと呼ばれる。より高い電流レベルでは、ＩＶ章において説明するように、ゲート酸化膜下の領域が反転し、ＭＯＳＦＥＴ動作が支配的になる。」（第２４８７ページ右欄第２５行ないし第３６行の訳文）
　
ｃ．「ＩＩ．デバイスについての記述
　横型ＢＪＴの構造はＭＯＳＦＥＴと殆ど同一である。横型ｎ−ｐ−ｎ　ＢＪＴの概略図を表した図１に示すように、ＭＯＳＦＥＴのソース及びドレインは、ＢＪＴのエミッタ及びコレクタとなる。各横型ＢＪＴは、そのベース部分である独立したレトログレードウェル内に形成されている。ＢＪＴの断面図に、横型ｎ−ｐ−ｎ　ＢＪＴのベースが、ｎ＋ポリシリコンゲートとｐウェルを単一のコンタクトで接続することにより形成されることが示されている。」（第２４８８ページ左欄第１２行ないし第２１行の訳文）。
　
ｄ．「Ｂ．ハイブリッド・モードの横型ＢＪＴ
　ゲートとウェルとが接続されたハイブリッド・モードの横型ＢＪＴの場合には、ΔΨはΔＥｇ／ｑとは異なる。エミッタ及びベース両電流は、図４に示されたように３つの主な成分からなる。エミッタ電流の主な成分は、真性ベース内の空乏層領域へ注入された電子よりなる（図４の１ｅ）。・・・最も高い電流密度は真性ベース内の空乏層領域に存在するが、２番目の電子の輸送機構が同時に生じる[7]，[23]。この電流成分は、エミッタから高いポテンシャルバリアを超えてベースの準中性領域に注入された電子よりなる（２ｅ）。・・・電子の流れの３番目の成分は、エミッタの底部から外部ベース領域に縦に注入され、軽くドープされたｎ型の基板により収集される電子よりなる（３ｅ）。」（第２４８９ページ左欄第３５行ないし第２４９０ページ左欄第１７行の訳文）
　
ｅ．「ＩＩＩ．デバイスの製造
　出発材料として、軽くドープされたｎ型の＜１００＞に配向されたシリコンウエハが用いられる。縦型ＢＪＴにおいて必要とされるような埋め込み層はなく、結果としてエピタキシャルシリコンも不要である。・・・１．５×１０１４ｃｍ−２の２価に帯電したホウ素イオンを４００ｋｅＶのエネルギーで注入することにより、レトログレードのｐウェルが形成された。・・・４５０ｎｍ厚のフィールド酸化膜を成長するために、局所酸化が行われた。・・・犠牲酸化膜を除去した後、１０ｎｍ厚のゲート酸化膜が成長され、２５０ｎｍ厚のドープされていないアモルファスシリコン層が５６０℃で堆積された。次に６０ｎｍ厚のプラズマ酸化膜が反応性イオンエッチングのマスクとして堆積された。ＭＯＳＦＥＴのゲート及びＢＪＴのベースは、高解像度のノボラックベースのネガレジストプロセスを用いた電子ビーム直接描画リソグラフィによりパターンニングされた[24]。アモルファスシリコンは酸化膜に対して１５対１の選択比を有する塩素の反応性イオンエッチングプロセスを用いてエッチングされた[25]。ＭＯＳＦＥＴのソース及びドレイン、及びＢＪＴのエミッタ及びコレクタ、及びｎ＋ゲートは、全て５０ｋｅＶ、７．０×１０１５ｃｍ−２のヒ素イオンを用いた単一工程によりイオン注入された。」（第２４９０ページ右欄第１４行ないし第２４９１ページ左欄第４行の訳文）
　
（４−３−２）ここにおいて、摘記事項ｄ．の「電子の流れの３番目の成分は、エミッタの底部から外部ベース領域に縦に注入され、軽くドープされたｎ型の基板により収集される電子よりなる（３ｅ）。」という記載から、図４において「Substrate」と記載された部分は「軽くドープされたｎ型の基板」である。また、当該「軽くドープされたｎ型の基板」の内部に「Well」と記載された部分が形成されていることは、図４から明らかである。
　そして、摘記事項ｃ．の「横型ｎ−ｐ−ｎ　ＢＪＴのベースが、ｎ＋ポリシリコンゲートとｐウェルを単一のコンタクトで接続することにより形成されることが示されている。」という記載から、図１及び図４において「Gate」、「Well」と記載された部分は、各々「ｎ＋ポリシリコンゲート」及び「ｐウェル」であるとともに、当該「ｎ＋ポリシリコンゲート」及び「ｐウェル」とは互いに接続されていることが明らかである。
　そして、図１及び図４、並びに摘記事項ｅ．より、「ｐウェル」上に「ゲート酸化膜」が形成され、当該「ゲート酸化膜」上に「ｎ＋ポリシリコンゲート」が形成されていることは明らかである。
　
　また、摘記事項ｃ．の「ＭＯＳＦＥＴのソース及びドレインは、ＢＪＴのエミッタ及びコレクタとなる。」という記載から、図１及び図４において「Gate」と記載された部分、すなわち「ｎ＋ポリシリコンゲート」の両側の「Well」と記載された部分、すなわち「ｐウェル」の中に形成されている「Emitter」、「Collector」と記載された部分は、各々「ＭＯＳＦＥＴのソース」かつ「ＢＪＴのエミッタ」、「ＭＯＳＦＥＴのドレイン」かつ「ＢＪＴのコレクタ」であり、摘記事項ｃ．の「各横型ＢＪＴは、そのベース部分である独立したレトログレードウェル内に形成されている。」という記載から、「ｐウェル」がＢＪＴの「ベース」であることは明らかである。
　そして、摘記事項ｅ．の「ＭＯＳＦＥＴのソース及びドレイン、及びＢＪＴのエミッタ及びコレクタ、及びｎ＋ゲートは、全て５０ｋｅＶ、７．０×１０１５ｃｍ−２のヒ素イオンを用いた単一工程によりイオン注入された。」という記載から、「ＭＯＳＦＥＴのソース」及び「ＢＪＴのエミッタ」、並びに「ＭＯＳＦＥＴのドレイン」及び「ＢＪＴのコレクタ」は全てｎ型であること認められる。
　
　また、摘記事項ｄ．の「ゲートとウェルとが接続されたハイブリッド・モードの横型ＢＪＴの場合には、ΔΨはΔＥｇ／ｑとは異なる。エミッタ及びベース両電流は、図４に示されたように３つの主な成分からなる。」という記載から、図４において、「１ｅ」と記載された矢印の電子の流れを実現する「横型ＢＪＴ」、すなわち「Emitter」と記載された部分（ＭＯＳＦＥＴのソース）をエミッタとし、「collector」と記載された部分（ＭＯＳＦＥＴのドレイン）をコレクタとし、「Well」と記載された部分（ｐウェル）をベースとするＢＪＴが動作していることが明らかである。
　
　さらに、図４において「３ｅ」と記載された矢印について注目すると、摘記事項ｄ．の「エミッタ及びベース両電流は、図４に示されたように３つの主な成分からなる。・・・電子の流れの３番目の成分は、エミッタの底部から外部ベース領域に縦に注入され、軽くドープされたｎ型の基板により収集される電子よりなる（３ｅ）。」という記載から、図４において、「３ｅ」と記載された矢印の電子の流れを実現するＢＪＴ、すなわち、「Emitter」と記載された部分（「ＭＯＳＦＥＴのソース」）をエミッタとし、「Substrate」と記載された部分（「軽くドープされたｎ型の基板」）をコレクタとし、「Well」と記載された部分（「ｐウェル」）をベースとするＢＪＴが動作していることが明らかである。
　
　また、摘記事項ｂ．「当該デバイスは、本質的に、横型ＢＪＴのベースを形成するためにゲートとウェルとが内部的に接続されたＭＯＳＦＥＴである。低コレクタ電流レベルでは、当該デバイスは１０００以上のエミッタ共通電流増幅率を有する。その電気的特性は、通常のＢＪＴで得られる特性に匹敵する。・・・より高い電流レベルでは、ＩＶ章において説明するように、ゲート酸化膜下の領域が反転し、ＭＯＳＦＥＴ動作が支配的になる。」という記載から、刊行物１に記載されたデバイスは、「ＢＪＴ」と「ＭＯＳＦＥＴ」の両動作を行うものであることが明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「軽くドープされたｎ型の基板内に形成されたｐウェルと、
　前記ｐウェル上に形成されたゲート酸化膜と、
　前記ゲート酸化膜上に形成されたｎ＋ポリシリコンゲートと、
　前記ｎ＋ポリシリコンゲートの両側の前記ｐウェル内に形成されたｎ型のソースおよびドレインとを有するＭＯＳＦＥＴであって、
　前記ｎ＋ポリシリコンゲートと前記ｐウェルとは互いに接続されており、
　任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴである、コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ、又は、前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴのどちらも利用することができ、
　前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記ＭＯＳＦＥＴの前記ドレインをコレクタとし、前記ｐウェルをベースとするＢＪＴが動作しており、
　前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴが動作しており、
　ＢＪＴとＭＯＳＦＥＴの両動作を行うデバイス。」
　
（４−４）補正発明と刊行物発明との対比
（４−４−１）刊行物発明の「ｎ型」は補正発明の「第１導電型」に相当する。
　そして、刊行物発明の「軽くドープされたｎ型の基板」は、補正発明の「半導体基板内に形成された第１導電型の深い第１のウェル領域」に対応しており、両者は「第１導電型の」「領域」である点で共通する。
　また、刊行物発明の「ｐウェル」がｐ型のウェルを意味することは当業者における技術常識であり、ｐ型は補正発明の「第２導電型」に相当するから、刊行物発明の「軽くドープされたｎ型の基板内に形成されたｐウェル」は、補正発明の「該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域」に対応しており、両者は「第１導電型の」「領域」「内に形成された第２導電型の」「第２のウェル領域」である点で共通する。
　また、刊行物発明の「ゲート酸化膜」、「ｎ＋ポリシリコンゲート」、「ソース」、「ドレイン」は、各々補正発明の「ゲート絶縁膜」、「ゲート電極」、「ソース領域」、「ドレイン領域」に相当する。
　また、刊行物発明の「前記ｐウェル上に形成されたゲート酸化膜」は補正発明の「該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜」に対応しており、両者は、「該第２導電型の第２の」「ウェル領域上に形成されたゲート絶縁膜」である点で共通する。
　また、刊行物発明の「前記ゲート酸化膜上に形成されたｎ＋ポリシリコンゲート」は、補正発明の「該ゲート絶縁膜上に形成されたゲート電極」に相当する。
　また、刊行物発明の「前記ｎ＋ポリシリコンゲートの両側の前記ｐウェル内に形成されたｎ型のソースおよびドレイン」は、補正発明の「該ゲート電極の両側の前記浅い第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域」に対応しており、両者は「該ゲート電極の両側の前記」「第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域」である点で共通する。
　また、刊行物発明の「ＭＯＳＦＥＴ」、「ＢＪＴ」は、各々補正発明の「電界効果トランジスタ」、「バイポーラトランジスタ」に相当する。
　また、刊行物発明の「前記ｎ＋ポリシリコンゲートと前記ｐウェルとは互いに接続されて」いる構成は、補正発明の「前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されて」いる構成に対応しており、両者は「前記ゲート電極と前記第２導電型の」「第２のウェル領域とは電気的に接続されて」いる構成である点で共通する。
　
（４−４−２）刊行物発明の「任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴである、コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ、又は、前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴのどちらも利用することができ」るという構成についてみると、「コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ」とは、「軽くドープされたｎ型の基板」を「コレクタ」とし、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を意味するものと解される。
　また、「前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴ」とは、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」又は「コレクタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を意味するものと解される。
　そして、「軽くドープされたｎ型の基板」を「コレクタ」とし、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を「利用する」際には、「軽くドープされたｎ型の基板」が「コレクタ」として機能し、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」が「エミッタ」として機能し、「ｐウェル」が「ベース」として機能すること、及び、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」又は「コレクタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を「利用する」際には、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」が「エミッタ」又は「コレクタ」として機能し、「ｐウェル」が「ベース」として機能することは自明である。
　ここにおいて、「軽くドープされたｎ型の基板」を「コレクタ」とし、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を第１又は第２のＢＪＴとみて、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」又は「コレクタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を第３のＢＪＴとみれば、刊行物発明の「任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴである、コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ、又は、前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴのどちらも利用することができ」る構成は、補正発明の「前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第１導電型の深い第１のウェル領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第２導電型の浅い第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能」する構成に対応しており、両者は「前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第１導電型の」「領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、　前記第２導電型の」「第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能」するものである点で共通する。
　
　なお、これについて付言すれば、刊行物１には、図４の「１ｅ」又は「２ｅ」で示された電子の流れを有する横型のＢＪＴ（補正発明の「第３のバイポーラトランジスタ」に相当）、及び「３ｅ」で示された電子の流れを有する縦型のＢＪＴ（補正発明の「第１」又は「第２」の「バイポーラトランジスタ」のうちの一方に相当）という２種類のＢＪＴが同時に動作することが記載されているが、補正発明の「第１」、「第２」及び「第３」の「バイポーラトランジスタ」に相当する３種類のＢＪＴの全てが同時に動作すること、すなわち、「第１〜第３」の「バイポーラトランジスタ」の「コレクタ」、「エミッタ」及び「ベース」の全てが同時に「機能する」ことに相当する事項は記載されていない。
　しかしながら、補正発明においても、明細書の００８２段落に記載された表１において、補正発明に対応すると認められる、「Ｖｄ−ｗｅｌｌ」、「入力前のＯＵＴの初期値」及び「ＩＮ」が、各々「ＧＮＤ」、「ＶＤＤ」及び「ＶＤＤ」である場合についてみると、３種類のバイポーラトランジスタのうち、「Ｔｒ１」で表された横型のバイポーラトランジスタ（補正発明の「第３のバイポーラトランジスタ」に相当）、及び「Ｔｒ３」で表された縦型のバイポーラトランジスタ（補正発明の「第１」又は「第２」の「バイポーラトランジスタ」のうちの一方に相当）は同時に動作しているものの、「Ｔｒ２」で表された縦型のバイポーラトランジスタ（補正発明の「第１」又は「第２」の「バイポーラトランジスタ」のうちの他方に相当）は動作していない。よって、補正発明も、「第１〜第３」の「バイポーラトランジスタ」の「コレクタ」、「エミッタ」及び「ベース」の全てが同時に「機能する」ものではないから、この点において、刊行物発明との差違は認められない。
　
（４−４−３）刊行物発明の「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴ」についてみると、当該ＢＪＴは、補正発明の「前記第１または第２のバイポーラトランジスタ」の一方に相当するものである。
　また、刊行物発明の「ＢＪＴとＭＯＳＦＥＴの両動作を行う」構成は、補正発明の「ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作する」構成に相当するものである。
　そして、刊行物発明において「ＢＪＴとＭＯＳＦＥＴの両動作を行う」際には、補正発明の「前記深い第１のウェル領域」に相当する「軽くドープされたｎ型の基板」に何らかの電位が印加されており、かつ、「ＢＪＴ」に電流が流れていることは自明である。
　したがって、刊行物発明の「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴが動作しており、　ＢＪＴとＭＯＳＦＥＴの両動作を行う」構成は、補正発明の「前記第１または第２のバイポーラトランジスタの動作により前記電界効果トランジスタの動作時に流れる電流が増加するように、前記深い第１のウェル領域の電位が調整されて、ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作する」構成に対応しており、両者は、「前記第１または第２のバイポーラトランジスタの動作により」「電流が」流れるように、「前記」第１導電型の「領域」に電位が印加され、「ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作する」構成である点で共通する。
　
（４−４−４）以上を総合すると、補正発明と刊行物発明とは、
　「第１導電型の領域と、該第１導電型の領域内に形成された第２導電型の第２のウェル領域と、
　該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側の前記第２のウェル領域内にそれぞれ形成された第１導電型のソース領域およびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、
　前記第１導電型の前記ソース領域および前記ドレイン領域は、それぞれ、第１〜第３の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第１導電型の領域は、前記第１および第２の各バイポーラトランジスタのエミッタもしくはコレクタとして機能し、
　前記第２導電型の第２のウェル領域は、前記第１〜第３の各バイポーラトランジスタのベースとして機能し、
　前記第１または第２のバイポーラトランジスタの動作により電流が流れるように、前記第１導電型の領域に電位が印加され、ＭＯＳＦＥＴである前記電界効果トランジスタと前記各バイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は、「第１導電型の領域」が「半導体基板内に形成された第１導電型の深い第１のウェル領域」であり、当該「第１導電型の深い第１のウェル領域」内に「第２導電型の浅い第２のウェル領域」が形成されているのに対して、刊行物発明は、「第１導電型の領域」が「軽くドープされたｎ型の基板」であり、当該「軽くドープされたｎ型の基板」内に「ｐウェル」が形成されている点。
　
（相違点２）
　補正発明は、「前記第１または第２のバイポーラトランジスタの動作により前記電界効果トランジスタの動作時に流れる電流が増加するように、前記深い第１のウェル領域の電位が調整されて」いるのに対して、刊行物発明は、「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴ」の動作により、「ＭＯＳＦＥＴ」の動作時に流れる電流が増加するように「軽くドープされたｎ型の基板」の電位が調整されていることが特定されていない点。
　
（４−５）相違点についての当審の判断
（４−５−１）相違点１について
　一般に、ＭＯＳＦＥＴを実現するに際して、半導体基板内に設けた深いウェルの中に、当該深いウェルと反対導電型の浅いウェルを設け、当該浅いウェルの内部にソース及びドレイン領域を設けた構造とすることは、当業者における周知技術である。
　
　例えば、本願の出願前に頒布された刊行物である特開平７−７８８８１号公報（以下、「周知文献１」という。）には、「ロジック回路部用ＮチャネルＭＯＳＦＥＴ４０は、Ｐ基板１の表面層に形成されたＮウエル３のさらにその表面層に形成されたＰウエル４の表面上に厚さ２５０Åのゲート酸化膜７１を介して設けた、Ｎ型不純物をドープした多結晶シリコンからなるゲート電極４３と、ソースとして用いられるＮ＋領域４１と、ドレインとして用いられるＮ＋領域４２とを有する。」（０００９段落）と記載されており、当該周知文献１には、「Ｐ基板１」内に設けた深い「Ｎウエル３」の中に浅い「Ｐウエル４」を設け、当該「Ｐウエル４」の内部に「ソースとして用いられるＮ＋領域４１」及び「ドレインとして用いられるＮ＋領域４２」を設けた、ＭＯＳＦＥＴが記載されているものと認められる。
　また、本願の出願前に頒布された刊行物である特開平４−１９２９１２号公報（以下、「周知文献２」という。）には、「この発明に係る半導体装置は、Ｐ型半導体基板上にＮ−ウエルを形成し、・・・Ｎ−ウエル中にＰ−ウエルを形成し、・・・Ｐ−ウエル中に、リングオッシレータのＮチャンネルＭＯＳトランジスタを形成し、」（第２ページ右上欄第１０行ないし第１５行）と記載されており、これと第１図とを併せてみれば、当該周知文献２には、「Ｐ−基板１６」内に設けた深い「Ｎ−ウエル１５」の中に浅い「Ｐ−ウエル１４」を設け、当該「Ｐ−ウエル１４」の内部にソース及びドレインとなる「Ｎ＋拡散領域」「５」及び「８」を設けた、ＭＯＳＦＥＴが記載されているものと認められる。
　
　したがって、刊行物発明において、上記周知技術を適用し、「軽くドープされたｎ型の基板」に「ｐウェル」を設ける構造に換え、半導体基板の中に深いｎ型のウェルを設け、当該深いｎ型のウェルの中に浅い「ｐウェル」を設ける構造とすること、すなわち、補正発明のように、「半導体基板内に形成された第１導電型の深い第１のウェル領域と、　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と」を備えた構造とすることは、当業者が容易に想到し得た事項である。
　
（４−５−２）相違点２について
（４−５−２−１）刊行物発明の「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記ＭＯＳＦＥＴの前記ドレインをコレクタとし、前記ｐウェルをベースとするＢＪＴが動作しており、　前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴが動作して」いる状態についてみると、（４−３−１）摘記事項ｄ．の「エミッタ及びベース両電流は、図４に示されたように３つの主な成分からなる。エミッタ電流の主な成分は、真性ベース内の空乏層領域へ注入された電子よりなる（図４の１ｅ）。・・・最も高い電流密度は真性ベース内の空乏層領域に存在するが、２番目の電子の輸送機構が同時に生じる[7]，[23]。この電流成分は、エミッタから高いポテンシャルバリアを超えてベースの準中性領域に注入された電子よりなる（２ｅ）。・・・電子の流れの３番目の成分は、エミッタの底部から外部ベース領域に縦に注入され、軽くドープされたｎ型の基板により収集される電子よりなる（３ｅ）。」という記載から、この状態においては、刊行物１の図４において（１ｅ）、（２ｅ）及び（３ｅ）と記載された矢印に沿った電子の流れが生じていることが明らかである。
　そして、このような流れを生じさせるためには、エミッタ（「ＭＯＳＦＥＴ」の「ソース」）の電位に比べて、ベース（「ｐウェル」）、及びコレクタ（「ＭＯＳＦＥＴ」の「ドレイン」及び「軽くドープされたｎ型の基板」）の電位を高くしなければならないこと、換言すれば、エミッタ（「ＭＯＳＦＥＴ」の「ソース」）の電位に比べて、ベース（「ｐウェル」）、及びコレクタ（「ＭＯＳＦＥＴ」の「ドレイン」及び「軽くドープされたｎ型の基板」）の電位を高くした状態とすることにより、「ＢＪＴ」の電流を促すように構成しなければならないことは当業者にとって自明である。
　
　ところで、刊行物発明は、「ｐウェル」と「ｎ＋ポリシリコンゲート」とが接続されている構造となっており、「ＭＯＳＦＥＴ」の「ソース」の電位に比べて「ｐウェル」の電位を高くすることと、「ＭＯＳＦＥＴ」の「ソース」の電位に比べて「ｎ＋ポリシリコンゲート」の電位を高くすることとは等価であるから、上記の状態においては、「ＭＯＳＦＥＴ」の「ソース」の電位に比べて「ドレイン」及び「ｎ＋ポリシリコンゲート」の電位が高くなっており、「ドレイン」から「ソース」へ向かう電流を促すような電位が、「ＭＯＳＦＥＴ」の「ソース」、「ドレイン」及び「ｎ＋ポリシリコンゲート」の各領域に印加されているものと認められる。特に、（４−３−１）摘記事項ｂ．の「より高い電流レベルでは、ＩＶ章において説明するように、ゲート酸化膜下の領域が反転し、ＭＯＳＦＥＴ動作が支配的になる。」という記載にあるような「より高い電流レベル」においては、「ＭＯＳＦＥＴ」の「ドレイン」から「ソース」へ向かって相当程度の（動作を支配する程度の）電流を流すような電位が、各領域に印加されているものと解される。
　
　以上を総合すると、刊行物発明の「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記ＭＯＳＦＥＴの前記ドレインをコレクタとし、前記ｐウェルをベースとするＢＪＴが動作しており、　前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴが動作して」いる状態においては、「ＭＯＳＦＥＴ」に流れる電流と「ＢＪＴ」に流れる電流とを共に促すような電位が、「ＭＯＳＦＥＴ」の「ソース」及び「ドレイン」、「ｎ＋ポリシリコンゲート」、「ｐウェル」、及び「軽くドープされたｎ型の基板」の各領域に印加されていることは明らかである。
　
　したがって、刊行物発明においても、実質的に、「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴ」の動作により、「ＭＯＳＦＥＴ」の動作時に流れる電流が増加するように「軽くドープされたｎ型の基板」の電位が調整されているということができるから、相違点２は実質的なものではない。
　
（４−５−２−２）また、仮に、刊行物発明において、実質的に、「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴ」の動作により、「ＭＯＳＦＥＴ」の動作時に流れる電流が増加するように「軽くドープされたｎ型の基板」の電位が調整されているとまではいえないものであったとしても、一般に、ＭＯＳＦＥＴを用いた回路において、当該ＭＯＳＦＥＴに寄生するバイポーラトランジスタのうち、ソース−ウェル領域−基板により形成される縦型の寄生バイポーラトランジスタの動作により、ＭＯＳＦＥＴの動作時に流れる電流が増加するような電位を前記基板に印加することにより、電界効果トランジスタと縦型の寄生バイポーラトランジスタとを複合動作させることは、当業者における周知技術である。
　
　例えば、本願の出願前に日本国内又は外国において頒布された特開昭６２−１２０１２１号公報（以下、「周知文献３」という。）には、第６図及び第７図とともに、「第６図に本発明による出力ドライブ回路の基本構成を示す。１対のＮＭＯＳ　ＦＥＴであるＦＥＴ１とＦＥＴ２を基板（サブストレート）上に形成し、各ドレインを正の電源電圧端子６０に接続する。入力電圧端子６２を各ＦＥＴのゲートに接続する。ＦＥＴ１のソースを出力電圧端子６４に接続するとともに、ソースよりＶ−ないし接地端子６６へ定負荷電流を流す電流源Ｉ１に接続する。同様に、ＦＥＴ２のソースを電流源Ｉ２で示す定負荷回路に接続し、ＦＥＴ２のソースよりＶ−ないし接地端子６６へ電流をとりだす。ＦＥＴ２のバツクゲートをＦＥＴ２のソースもしくは点線７０で示すようにＶ−端子６６に接続する。このような接続を行うことにより、ＦＥＴ２の寄生バイポーラトランジスタの導通を阻止することができる。ＦＥＴ１とＦＥＴ２のバツクゲート同士を接続線７２で示すように相互結合し両ＦＥＴのバツクゲートを等しい電圧レベルに保つ。・・・出力端子６４の負荷が増えていくにつれ、ＦＥＴ１を流れる電流の方がＦＥＴ２より大きくなつていく。このためＦＥＴ１のソース電圧はＦＥＴ２のソース電圧より下がつてくる。さらに負荷をかけていくと、ＦＥＴ１の寄生バイポーラトランジスタはオン状態へと進んでいく。　第６図の回路の物理的構造を第７図に示す。・・・低負荷条件の下ではＦＥＴ１とＦＥＴ２は似たような電流密度で動作するため、両デバイスに共通なバツクゲート（バイポーラベース）により、ＦＥＴ１のＰウエルは逆バイアス状態に保たれる。ＦＥＴ１のソース電圧がＶＢＥ（ほぼ０．５〜０．６ボルト）分下がると、バツクゲートのＰウエルとソース間に順バイアスがかかつてくる。このため、ＦＥＴ１の寄生バイポーラトランジスタはターンオンし、ＦＥＴ１は高負荷条件下で優勢となるバイポーラトランジスタとして振る舞う。」（第４ページ左下欄第１０行ないし第５ページ右下欄第１行）と記載されている。
　したがって、当該周知文献３の第７図に記載された装置においては、基板である「Ｎサブストレート７６」にはＶ＋が印加されており、それにより、「ＦＥＴ１のソース電圧がＶＢＥ（ほぼ０．５〜０．６ボルト）分下が」った状態において、「ＦＥＴ１の寄生バイポーラトランジスタ」が「ターンオン」し、Ｎサブストレート７６−共通ウエル７４−ソース７８により形成される縦型のバイポーラトランジスタに電流が流れることにより、ＭＯＳＦＥＴであるＦＥＴ１の動作時に流れる電流が増加しているから、周知文献３には、ＭＯＳＦＥＴの動作時に流れる電流が増加するような電位を基板に印加することにより、電界効果トランジスタと縦型の寄生バイポーラトランジスタとを複合動作させることが記載されているものと認められる。
　
　したがって、刊行物発明に対して周知文献３に記載された周知技術を適用し、「前記ＭＯＳＦＥＴの前記ソースをエミッタとし、前記軽くドープされたｎ型の基板をコレクタとし、前記ｐウェルをベースとするＢＪＴ」の動作により、「ＭＯＳＦＥＴ」の動作時に流れる電流が増加するように「軽くドープされたｎ型の基板」の電位を調整することは、当業者が容易になし得た事項である。
　
　以上のとおりであるから、相違点２は実質的なものではなく、また、仮に実質的なものであったとしても当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−３）判断についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−６）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載された事項により特定される発明が特許出願の際独立して特許を受けることができないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
（５）補正の却下の決定のむすび
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成１８年１１月１日付けの手続補正は、上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成１７年６月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　第１導電型の深い第１のウェル領域と、
　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と、
　該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側にそれぞれ形成された第１導電型のソースおよびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されており、
　前記第１導電型の深い第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、
　前記第２導電型の第２の浅いウェル領域は、バイポーラトランジスタのベースとして機能し、
　前記第１導電型のソースおよぴドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、
　ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。」
　
　なお、ここにおいて、「前記第１導電型のソースおよぴドレイン領域は、」は、「前記第１導電型のソースおよびドレイン領域は、」の誤りであることが明らかであるから、以下においては、そのように読み替えて検討を行う。
　
４．刊行物に記載された発明
　一方、刊行物１には上記２．（４−３−１）に記載したとおりの事項、及び、上記２．（４−３−２）に記載した通りの発明（刊行物発明）が記載されている。
　
５．本願発明と刊行物発明との対比
（１）刊行物発明の「ｎ型」は本願発明の「第１導電型」に相当する。
　そして、刊行物発明の「軽くドープされたｎ型の基板」は、本願発明の「第１導電型の深い第１のウェル領域」に対応しており、両者は「第１導電型の」「領域」である点で共通する。
　また、刊行物発明の「ｐウェル」がｐ型のウェルを意味することは当業者における技術常識であり、ｐ型は本願発明の「第２導電型」に相当するから、刊行物発明の「軽くドープされたｎ型の基板内に形成されたｐウェル」は、本願発明の「該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域」に対応しており、両者は「第１導電型の」「領域」「内に形成された第２導電型の」「第２のウェル領域」である点で共通する。
　また、刊行物発明の「ゲート酸化膜」、「ｎ＋ポリシリコンゲート」、「ソースおよびドレイン」は、各々本願発明の「ゲート絶縁膜」、「ゲート電極」、「ソースおよびドレイン領域」に相当する。
　また、刊行物発明の「前記ｐウェル上に形成されたゲート酸化膜」は本願発明の「該第２導電型の第２の浅いウェル領域上に形成されたゲート絶縁膜」に対応しており、両者は「該第２導電型の第２の」「ウェル領域上に形成されたゲート絶縁膜」である点で共通する。
　また、刊行物発明の「前記ゲート酸化膜上に形成されたｎ＋ポリシリコンゲート」は本願発明の「該ゲート絶縁膜上に形成されたゲート電極」に相当する。
　また、刊行物発明の「前記ｎ＋ポリシリコンゲートの両側の前記ｐウェル内に形成されたｎ型のソースおよびドレイン」は、本願発明の「該ゲート電極の両側にそれぞれ形成された第１導電型のソースおよびドレイン領域」に相当する。
　また、刊行物発明の「ＭＯＳＦＥＴ」、「ＢＪＴ」は、各々本願発明の「電界効果トランジスタ」、「バイポーラトランジスタ」に相当する。
　また、刊行物発明の「前記ｎ＋ポリシリコンゲートと前記ｐウェルとは互いに接続されて」いる構成は、本願発明の「前記ゲート電極と前記第２導電型の浅い第２のウェル領域とは電気的に接続されて」いる構成に対応しており、両者は「前記ゲート電極と前記第２導電型の」「第２のウェル領域とは電気的に接続されて」いる構成である点で共通する。
　
（２）刊行物発明の「任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴである、コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ、又は、前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴのどちらも利用することができ」るという構成についてみると、「コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ」とは、「軽くドープされたｎ型の基板」を「コレクタ」とし、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を意味するものと解される。
　また、「前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴ」とは、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」又は「コレクタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を意味するものと解される。
　そして、「軽くドープされたｎ型の基板」を「コレクタ」とし、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を「利用する」際には、「軽くドープされたｎ型の基板」が「コレクタ」として機能し、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」が「エミッタ」として機能し、「ｐウェル」が「ベース」として機能すること、及び、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」を「エミッタ」又は「コレクタ」とし、「ｐウェル」を「ベース」とする「ＢＪＴ」を「利用する」際には、「ＭＯＳＦＥＴ」の「ソース」又は「ドレイン」が「エミッタ」又は「コレクタ」として機能し、「ｐウェル」が「ベース」として機能することは自明である。
　したがって、刊行物発明の「任意のＣＭＯＳプロセスにおいて元々利用可能な寄生ＢＪＴである、コレクタとしての前記軽くドープされたｎ型の基板を有する縦型ＢＪＴ、又は、前記ＭＯＳＦＥＴの前記ソース及び前記ドレイン接合間の横型ＢＪＴのどちらも利用することができ」るという構成は、本願発明の「前記第１導電型の深い第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、　前記第２導電型の第２の浅いウェル領域は、バイポーラトランジスタのベースとして機能し、　前記第１導電型のソースおよびドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能する」構成に対応しており、両者は、「前記第１導電型の」「領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、　前記第２導電型の第２の」「ウェル領域は、バイポーラトランジスタのベースとして機能し、　前記第１導電型のソースおよびドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能する」構成である点で共通する。
　
（３）刊行物発明の「ＢＪＴとＭＯＳＦＥＴの両動作を行う」構成は、本願発明の「ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作する」構成に相当するものである。
　
（４）以上を総合すると、本願発明と刊行物発明とは、
　「第１導電型の領域と、該第１導電型の領域内に形成された第２導電型の第２のウェル領域と、
　該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の両側にそれぞれ形成された第１導電型のソースおよびドレイン領域とを有する電界効果トランジスタであって、
　前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、
　前記第１導電型の領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、
　前記第２導電型の第２のウェル領域は、バイポーラトランジスタのベースとして機能し、
　前記第１導電型のソースおよびドレイン領域は、それぞれ、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、
　ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「第１導電型の領域」が「第１導電型の深い第１のウェル領域」であり、当該「第１導電型の深い第１のウェル領域」内に「第２導電型の浅い第２のウェル領域」が形成されているのに対して、刊行物発明は、「第１導電型の領域」が「軽くドープされたｎ型の基板」であり、当該「軽くドープされたｎ型の基板」内に「ｐウェル」が形成されている点。
　
６．相違点についての当審の判断
　一般に、ＭＯＳＦＥＴを実現するに際して、半導体基板内に設けた深いウェルの中に、当該深いウェルと反対導電型の浅いウェルを設け、当該浅いウェルの内部にソース及びドレイン領域を設けた構造とすることは、当業者における周知技術である。
　
　例えば、本願の出願前に頒布された刊行物である周知文献１には、「ロジック回路部用ＮチャネルＭＯＳＦＥＴ４０は、Ｐ基板１の表面層に形成されたＮウエル３のさらにその表面層に形成されたＰウエル４の表面上に厚さ２５０Åのゲート酸化膜７１を介して設けた、Ｎ型不純物をドープした多結晶シリコンからなるゲート電極４３と、ソースとして用いられるＮ＋領域４１と、ドレインとして用いられるＮ＋領域４２とを有する。」（０００９段落）と記載されており、当該周知文献１には、「Ｐ基板１」内に設けた深い「Ｎウエル３」の中に浅い「Ｐウエル４」を設け、当該「Ｐウエル４」の内部に「ソースとして用いられるＮ＋領域４１」及び「ドレインとして用いられるＮ＋領域４２」を設けた、ＭＯＳＦＥＴが記載されているものと認められる。
　また、本願の出願前に頒布された刊行物である周知文献２には、「この発明に係る半導体装置は、Ｐ型半導体基板上にＮ−ウエルを形成し、・・・Ｎ−ウエル中にＰ−ウエルを形成し、・・・Ｐ−ウエル中に、リングオッシレータのＮチャンネルＭＯＳトランジスタを形成し、」（第２ページ右上欄第１０行ないし第１５行）と記載されており、これと第１図とを併せてみれば、当該周知文献２には、「Ｐ−基板１６」内に設けた深い「Ｎ−ウエル１５」の中に浅い「Ｐ−ウエル１４」を設け、当該「Ｐ−ウエル１４」の内部にソース及びドレインとなる「Ｎ＋拡散領域」「５」及び「８」を設けた、ＭＯＳＦＥＴが記載されているものと認められる。
　
　したがって、刊行物発明において、上記周知技術を適用し、「軽くドープされたｎ型の基板」に「ｐウェル」を設ける構造に換え、半導体基板の中に深いｎ型のウェルを設け、当該深いｎ型のウェルの中に浅い「ｐウェル」を設ける構造とすること、すなわち、本願発明のように、「第１導電型の深い第１のウェル領域と、　該第１導電型の深い第１のウェル領域内に形成された第２導電型の浅い第２のウェル領域と」を備えた構造とすることは、当業者が容易に想到し得た事項である。
　
　以上検討したとおり、本願発明は、周知技術を勘案することにより、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。