(57)【特許請求の範囲】
【請求項１】
アナログスイッチを有し、アナログ信号を一定周期でサンプリング及びホールドするサンプルホールド回路と、前記アナログスイッチのゲート電圧を昇圧するゲート昇圧回路とを含むＡ／Ｄコンバータを有する半導体装置において、
前記ゲート昇圧回路は、前記アナログスイッチを制御するサンプリングクロックパルスを昇圧する昇圧部と、
電流をグランドに流して前記サンプリングクロックパルスが所定以上に昇圧されることを防止するクランプ部と、
前記サンプリングクロックパルスがハイレベルになる瞬間だけ前記クランプ部を動作させるクランプ部制御回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記サンプリングクロックパルスが入力される前記ゲート昇圧回路の入力端子は、第１及び第２のインバータを介した前記昇圧部の信号入力端子と、前記クランプ部制御回路の信号入力端子と、第３のインバータを介した前記アナログスイッチを構成する第１のＰ−チャネルトランジスタのゲートに接続され、
前記昇圧部の信号出力端子は、前記クランプ部の第１の信号入力端子と、前記アナログスイッチを構成する第１のＮ−チャネルトランジスタのゲートに接続され、
前記クランプ部制御回路の信号出力端子は、前記クランプ部の第２の信号入力端子に接続され、
前記クランプ部の出力端子は、グランドに接続された構成であることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記昇圧部は、第１のコンデンサと、第２のＰ−チャネルトランジスタと、電源とからなり、前記第１のコンデンサは、前記ゲート昇圧回路の入力端子と、前記昇圧部の信号出力端子に接続され、前記第２のＰ−チャネルトランジスタのソースは前記電源に接続され、前記第２のＰ−チャネルトランジスタのドレインは、前記第２のＰ−チャネルトランジスタのゲートと前記昇圧部の信号出力端子に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３何れか１項記載の半導体装置において、
前記クランプ部は、第２のＮ−チャネルトランジスタを有し、
前記クランプ部制御回路は、第２のコンデンサと第１の抵抗を有し、前記クランプ部制御回路の信号入力端子は、前記サンプリングクロックパルスが入力される前記ゲート昇圧回路の入力端子に接続され、前記クランプ部制御回路の信号出力端子は前記第２のＮ−チャネルトランジスタのゲートに接続され、前記サンプリグクロックパルスの電圧がハイレベルへ移行する時だけ前記第２のＮ−チャネルトランジスタをオンにして前記クランプ部に前記昇圧部から電流が流れる構成としたことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記昇圧部は、更に第３のＰ−チャネルトランジスタを有し、前記第３のＰ−チャネルトランジスタのゲートは、前記クランプ部制御回路の信号出力端子に接続し、前記第３のＰ−チャネルトランジスタのソースは、前記第２のＰ−チャネルトランジスタのドレインに接続し、前記第３のＰ−チャネルトランジスタのドレインは、前記昇圧部の信号出力端子に接続されており、前記昇圧部で前記サンプリグクロックパルスを昇圧する時は、前記クランプ部が動作せず、前記クランプ部が動作する時は、前記クランプ部に前記電源から電圧が与えられない構成としたことを特徴とする半導体装置。
【請求項６】
請求項４又は５記載の半導体装置において、
前記サンプルホールド回路のアナログ信号入力端子側に第２の抵抗を設けたことを特徴とする半導体装置。
【請求項７】
請求項４又は５記載の半導体装置において、
前記サンプルホールド回路のアナログ信号出力端子側に第３の抵抗を設けたことを特徴とする半導体装置。
【請求項８】
アナログスイッチを有し、アナログ信号を一定周期でサンプリング及びホールドするサンプルホールド回路と、前記アナログスイッチのゲート電圧を昇圧するゲート昇圧回路とを有するＡ／Ｄコンバータにおいて、
前記ゲート昇圧回路は、前記アナログスイッチを制御するサンプリングクロックパルスを昇圧する昇圧部と、
電流をグランドに流して前記サンプリングクロックパルスが所定以上に昇圧部により昇圧されることを防止するクランプ部と、
前記サンプリングクロックパルスがハイレベルになる瞬間だけ前記クランプ部を動作させるクランプ部制御回路とを有することを特徴とするＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、より詳細には低電圧動作のＡ／Ｄコンバータを有する半導体装置に関する。より特定すれば、サンプルホールド回路のアナログスイッチのオン抵抗を下げるためにアナログスイッチを構成するトランジスタのゲートに接続し、アナログスイッチを制御するサンプリングクロックパルスを昇圧するゲート昇圧回路が設けられたＡ／Ｄコンバータを有する半導体装置に関する。
【０００２】
近年、電子機器の低消費電力化、電子機器を構成する半導体装置の高集積化に伴い、消費電力が低く、且つ動作信頼性の高い高品質の半導体装置の実現が望まれている。
【０００３】
【従来の技術】
半導体装置を構成するＡ／Ｄコンバータ装置は、アナログ信号入力部にアナログスイッチとコンデンサとで構成されるサンプルホールド回路を有している。
Ａ／Ｄコンバータではアナログスイッチのオンの時に、アナログ入力信号がサンプルホールド回路のコンデンサに入る。そして、アナログ信号のデジタル信号への変換処理中、当該コンデンサにアナログ入力電圧が一定電圧で保持され続けることにより、正確なデジタル信号への変換が行われる。
【０００４】
アナログスイッチのオン、オフの制御は、サンプリングクロックパルスが一定周期でアナログスイッチを構成するトランジスタのゲートに入ることにより行われるが、パルス電圧が低いとアナログスイッチのオン抵抗が高くなり、Ａ／Ｄコンバータの正常な動作の障害になる恐れがある。
従って、従来のＡ／Ｄコンバータには、アナログスイッチを構成するトランジスタのゲートに入るサンプリングクロックパルスの電圧を昇圧するゲート昇圧回路が設けられている。
【０００５】
図７は、従来例のゲート昇圧回路１８とサンプルホールド回路１０の回路構成図である。図７に示すように、ゲート昇圧回路１８は、大きくは昇圧部１１、レベルコンバータ１２、クランプ部１３、インバータ１４、１５、１６とで構成される。
昇圧部１１は、コンデンサＣ１とＰ−チャネルトランジスタＰ１とで構成される。トランジスタＰ１のソースは電源電圧ＶＤＤに接続されている。サンプリングクロックパルスが入力端子ａから入り、昇圧部１１に達すると、コンデンサＣ１の働きにより、ほぼ電圧ＶＤＤ分だけ昇圧される。
【０００６】
レベルコンバータ１２は、Ｎ−チャネルトランジスタＱ２、Ｑ３、Ｑ４とＰ−チャネルトランジスタＰ５、Ｐ６、Ｐ７とから構成される。レベルコンバータ１２は、昇圧部１１の出力側にあり、昇圧部１１で昇圧されたハイレベルのサンプリングクロックパルスの電圧はそのまま出力し、また、ロウレベルのサンプリングクロックパルスの電圧は、０Ｖに変換して出力する。このレベルコンバータ１２の動作により、アナログスイッチ１０ａにハイレベルとロウレベルの信号が明確に入り、アナログスイッチのオン／オフ動作が正しく行われる。
【０００７】
クランプ部１３は、Ｎ−チャネルトランジスタＱ１とＰ−チャネルトランジスタＰ２、Ｐ３、Ｐ４とから構成される。図７に示すように、トランジスタＱ１のゲートにハイレベル信号が入るとトランジスタＱ１、Ｐ２、Ｐ３、Ｐ４はオンとなり、ノードｎ３からクランプ部１３を貫通電流が流れることができる。クランプ部１３が無いと高電圧のサンプリングクロックパルスが入力された場合、ノードｎ３での電圧が昇圧部１１で更に昇圧され、ノードｎ３に接続されているトランジスタに耐電圧以上の電圧が加わる恐れがある。しかし、クランプ部１３を設けているためにノードｎ３が所定以上の電圧になった時は、ノードｎ３からクランプ部１３を電流が貫通してグランドに流れて、トランジスタの損傷を防止する。
【０００８】
インバータ１４、１５、１６は信号を反転させると同時に信号波形の整形を行う。
図７に示すように、サンプルホールド回路１０は、アナログスイッチ１０ａとサンプルホールド用コンデンサＣ２とから構成される。また、アナログスイッチ１０ａは、Ｎ−チャネルトランジスタＱ５とＰ−チャネルトランジスタＰ８とからなる。また、ゲート昇圧回路１８のノードｎ６は、トランジスタＱ５のゲートに接続され、ノードｎ５はトランジスタＰ８のゲートにそれぞれ接続されている。
【０００９】
ゲート昇圧回路１８において、昇圧されるトランジスタＱ５のゲート側は２つのインバータ１４、１５を介して接続され、トランジスタＰ８のゲート側はインバータ１６を介して接続されているので、トランジスタＱ５、Ｐ８は同時にオン又はオフとなる。従って、サンプリングクロックパルスがハイレベルの電圧時は、トランジスタＱ５、Ｐ８共にオンで、アナログスイッチ１０ａがオンとなるので、アナログ入力信号がコンデンサＣ２に到達する。また、サンプリングクロックパルスがロウレベルの時は、トランジスタＱ５、Ｐ８共にオフで、アナログスイッチ１０ａがオフとなるので、先にコンデンサＣ２に到達した信号電圧が保持される。
【００１０】
上記のように、アナログスイッチを制御するサンプリングクロックパルスをゲート昇圧回路１８で昇圧することで、アナログスイッチのオン抵抗を下げている。また、クランプ部１３を設けることで、昇圧部１１によるサンプリングクロックパルスの昇圧を所定以下にして耐電圧以上の電圧が回路を構成するトランジスタにかからないようにしている。
【００１１】
【発明が解決しようとする課題】
しかし、従来例では、クランプ部１３のスイッチであるトランジスタＱ１のゲートに直接サンプリングクロックパルスを入力させるため、高電圧のサンプリングクロックパルスがハイレベルである間は常にクランプ部１３に貫通電流が流れ、電力を消費し続けるという問題があった。
【００１２】
また、Ａ／Ｄコンバータを構成するトランジスタの製造バラツキによる特性変動の防止、ノイズ低減のためにアナログスイッチ１０ａを構成するトランジスタＱ５、Ｐ８のチャネル幅を太めにするとトランジスタのしきい電圧が高くなり、より低電圧動作が可能なＡ／Ｄコンバータの実現に不利となるという問題があった。特にゲート昇圧回路１８に接続されておらず、昇圧させない信号がゲートに入るトランジスタＰ８のチャネル幅を小さくするのが困難であるという問題があった。
【００１３】
従って、本発明の第一の課題は、サンプリングクロックパルスがハイレベルとなる瞬間だけ貫通電流をグランドに流すようなゲート昇圧回路の構成とすることで、より低消費電力で動作可能なＡ／Ｄコンバータを有する半導体装置を提供することである。
また、本発明の第二の課題は、アナログスイッチを構成するトランジスタのチャネル幅をより小さくして低消費電力化を達成できるようなＡ／Ｄコンバータを有する半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とする。
請求項１記載の発明では、
アナログスイッチを有し、アナログ信号を一定周期でサンプリング及びホールドするサンプルホールド回路と、前記アナログスイッチのゲート電圧を昇圧するゲート昇圧回路とを含むＡ／Ｄコンバータを有する半導体装置において、前記ゲート昇圧回路は、前記アナログスイッチを制御するサンプリングクロックパルスを昇圧する昇圧部と、電流をグランドに流して前記サンプリングクロックパルスが所定以上に昇圧されることを防止するクランプ部と、前記サンプリングクロックパルスがハイレベルになる瞬間だけ前記クランプ部を動作させるクランプ部制御回路とを有することを特徴とするものである。
【００１５】
また、請求項２記載の発明では、
請求項１記載の半導体装置において、前記サンプリングクロックパルスが入力される前記ゲート昇圧回路の入力端子は、第１及び第２のインバータを介した前記昇圧部の信号入力端子と、前記クランプ部制御回路の信号入力端子と、第３のインバータを介した前記アナログスイッチを構成する第１のＰ−チャネルトランジスタのゲートに接続され、前記昇圧部の信号出力端子は、前記クランプ部の第１の信号入力端子と、前記アナログスイッチを構成する第１のＮ−チャネルトランジスタのゲートに接続され、前記クランプ部制御回路の信号出力端子は、前記クランプ部の第２の信号入力端子に接続され、前記クランプ部の出力端子は、グランドに接続された構成であることを特徴とするものである。
【００１６】
また、請求項３記載の発明では、
請求項１又は２記載の半導体装置において、前記昇圧部は、第１のコンデンサと、第２のＰ−チャネルトランジスタと、電源とからなり、前記第１のコンデンサは、前記ゲート昇圧回路の入力端子と、前記昇圧部の信号出力端子に接続され、前記第２のＰ−チャネルトランジスタのソースは前記電源に接続され、前記第２のＰ−チャネルトランジスタのドレインは、前記第２のＰ−チャネルトランジスタのゲートと前記昇圧部の信号出力端子に接続されていることを特徴とするものである。
【００１７】
また、請求項４記載の発明では、
請求項１乃至３何れか１項記載の半導体装置において、前記クランプ部は、第２のＮ−チャネルトランジスタを有し、前記クランプ部制御回路は、第２のコンデンサと第１の抵抗を有し、前記クランプ部制御回路の信号入力端子は、前記サンプリングクロックパルスが入力される前記ゲート昇圧回路の入力端子に接続され、前記クランプ部制御回路の信号出力端子は前記第２のＮ−チャネルトランジスタのゲートに接続され、前記サンプリグクロックパルスの電圧がハイレベルへ移行する時だけ前記第２のＮ−チャネルトランジスタをオンにして前記クランプ部に前記昇圧部から電流が流れる構成としたことを特徴とするものである。
【００１８】
また、請求項５記載の発明では、
請求項４記載の半導体装置において、前記昇圧部は、更に第３のＰ−チャネルトランジスタを有し、前記第３のＰ−チャネルトランジスタのゲートは、前記クランプ部制御回路の信号出力端子に接続し、前記第３のＰ−チャネルトランジスタのソースは、前記第２のＰ−チャネルトランジスタのドレインに接続し、前記第３のＰ−チャネルトランジスタのドレインは、前記昇圧部の信号出力端子に接続されており、前記昇圧部で前記サンプリグクロックパルスを昇圧する時は、前記クランプ部が動作せず、前記クランプ部が動作する時は、前記クランプ部に前記電源から電圧が与えられない構成としたことを特徴とするものである。
【００１９】
また、請求項６記載の発明では、
請求項４又は５記載の半導体装置において、前記サンプルホールド回路のアナログ信号入力端子側に第２の抵抗を設けたことを特徴とするものである。
また、請求項７記載の発明では、
請求項４又は５記載の半導体装置において、前記サンプルホールド回路のアナログ信号出力端子側に第３の抵抗を設けたことを特徴とするものである。
【００２０】
更に、請求項８記載の発明では、
アナログスイッチを有し、アナログ信号を一定周期でサンプリング及びホールドするサンプルホールド回路と、前記アナログスイッチのゲート電圧を昇圧するゲート昇圧回路とを有するＡ／Ｄコンバータにおいて、前記ゲート昇圧回路は、前記アナログスイッチを制御するサンプリングクロックパルスを昇圧する昇圧部と、電流をグランドに流して前記サンプリングクロックパルスが所定以上に昇圧部により昇圧されることを防止するクランプ部と、前記サンプリングクロックパルスがハイレベルになる瞬間だけ前記クランプ部を動作させるクランプ部制御回路とを有することを特徴とするものである。
【００２１】
上記の各手段は、次のように作用する。
請求項１乃至５記載の発明によれば、
ゲート昇圧回路において、サンプリングクロックパルスがハイレベルになる瞬間だけクランプ部が貫通電流を流すような構成なので、より低消費電力で動作可能なＡ／Ｄコンバータを有する半導体装置を提供することができる。
【００２２】
また、請求項６又は７記載の発明によれば、
アナログ入力信号がサンプルホールド回路の前又は後で抵抗を通過する構成とすることで、アナログスイッチを構成するトランジスタ幅をより小さくして低消費電力化を達成可能なＡ／Ｄコンバータを有する半導体装置を提供することができる。
【００２３】
更に、請求項８記載の発明によれば、
ゲート昇圧回路において、サンプリングクロックパルスがハイレベルになる瞬間だけクランプ部が貫通電流を流すような構成なので、より低消費電力で動作可能なＡ／Ｄコンバータを提供することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面と共に説明する。
本発明の原理は、Ａ／Ｄコンバータ内のサンプルホールド回路が有するアナログスイッチに対して、微分回路を有するゲート昇圧回路を利用することで低消費電力でアナログスイッチの昇圧を行い、アナログスイッチのオン抵抗を下げることである。また、アナログスイッチと直列に抵抗を入れることにより、製造バラツキの増加やノイズ吸収効果の減少等の問題を起こすことなくアナログスイッチのトランジスタ長を最小にし、アナログスイッチのしきい値を最小限まで下げることで更なるＡ／Ｄコンバータの低電圧動作を可能にする。
【００２５】
図１は、本発明が適用されたアナログ信号をデジタル信号に変換（以下「Ａ／Ｄ変換」と称す）するＡ／Ｄコンバータ１が配設された半導体装置であるマイクロコンピュータ（以下「マイコン」とする）２の基本構成図である。
図１に示すように、マイコン２はそれぞれ制御バス４２、アドレスバス４４、データバス４６で接続されるＭＰＵ３２、ＲＡＭ３４、ＲＯＭ３６、入力ポート３８、出力ポート４０とタイマ３０とＡ／Ｄコンバータ１を有する。
【００２６】
タイマ３２は、ＭＰＵ３２に接続され、一定周期のパルスをＭＰＵ３２に送信する。ＭＰＵ３２は与えられた命令を取り出し、その命令に従って各種の演算を行ったり、命令の実行に必要な制御信号を発生させ、ＲＡＭ３４、ＲＯＭ３６、入力ポート３８、出力ポート４０等に指示を与える。また、ＲＡＭ３４、ＲＯＭ３６は記憶装置（メモリ）であり、プログラムとプログラムで用いられる入力データ、出力データ、処理の途中結果（演算データ）等のデータを記憶する。
【００２７】
更に、入力ポート３８、出力ポート４０は、データの発生源やデータの出力先と、ＭＰＵ間で、スムーズにデータの受け渡しができるようにするための回路である。外部機器からのアナログの入力データ４８は、Ａ／Ｄコンバータ１でデジタル信号に変換される。また、外部機器へは、出力ポート４０から出力データ５０が送られる。
【００２８】
制御バス４２は、ＭＰＵ３２がメモリに対して読み出し動作と書き込み動作を指示する信号線である。また、アドレスバス４４は、ＭＰＵ３２がメモリのどの番地にアクセスするかを指定する信号線である。更に、データバス４６は、データを読み出したり、書き込んだりするための信号線である。
ここで、Ａ／Ｄコンバータの一例として逐次比較式Ａ／Ｄコンバータ１を図２を用いて説明する。図２はＡ／Ｄコンバータ１の全体構成図である。
【００２９】
図２に示すように、Ａ／Ｄコンバータ１は、サンプルホールド回路１０Ａ、ゲートゲート昇圧回路１８Ａ、コンパレータ２１、クロックパルス発生器２２、逐次比較レジスタ２３、制御回路２４、Ｄ／Ａコンバータ２５等から構成される。
サンプルホールド回路１０Ａは、Ａ／Ｄ変換が正確に行われるように、一定の周期毎にＡ／Ｄコンバータ１に入力されるアナログ信号（アナログ入力電圧Ｖｉ）を抽出し、Ａ／Ｄコンバータ１のアナログ回路の動作が終了するまで、アナログ入力電圧Ｖｉを一定の値に保持しておく回路である。サンプルホールド回路１０Ａによるアナログ入力電圧Ｖｉの保持後、電圧Ｖｉの信号はコンパレータ２１に送信される。
【００３０】
サンプリングホールド回路１０内には詳しくは後述するようにアナログスイッチとサンプル／ホールド用コンデンサがある。このアナログスイッチのオン、オフは、クロックパルス発生器２２からのサンプリングクロックパルスで制御され、アナログスイッチがオンの時、アナログ入力信号がアナログスイッチからサンプル／ホールド用コンデンサに入る。
【００３１】
ゲートゲート昇圧回路１８Ａは、アナログスイッチを構成するトランジスタのゲートに入るサンプリングクロックパルスの電圧を昇圧する。
コンパレータ２１は、サンプルホールド回路１０Ａからのアナログ信号電圧ＶｉとＤ／Ａコンバータ２５からの信号電圧の大小を比較する。
クロックパルス発生器２２は、ゲートゲート昇圧回路１８Ａと逐次比較レジスタ２３の動作制御を行う基準パルス（クロックパルス）の発生器である。
【００３２】
逐次比較レジスタ２３内には、電圧値データをビット列で２進数登録する回路があり、回路状態に応じたデジタル出力をする。
次に逐次比較式Ａ／Ｄコンバータ１の動作説明を行う。
先ず、サンプルホールド回路１０Ａは、サンプリングクロックパルスによりアナログスイッチがオンになった時にアナログ入力信号（電圧Ｖｉ）を取り込み、電圧Ｖｉの値を一定に保持しておく。
【００３３】
一方、制御回路２４から発せられるＡ／Ｄ変換開始信号により、逐次比較レジスタ２３はビット列の中の最上位ビットを１にセットする。そして、最上位ビットを１にした２進数データＶｄ１がＤ／Ａコンバータ２５に送信される。
Ｄ／Ａコンバータ２５は、逐次比較レジスタ２３から送られてきたデータＶｄ１を１０進数データＶａ１にして、コンパレータ２１に送信する。コンパレータ２１は、先にサンプホールド回路１０Ａから受信したアナログ入力電圧ＶｉとＤ／Ａコンバータ２５から受信したデータＶａ１とを比較する。比較結果は、制御回路２４に送信される。
【００３４】
ここで、Ｖｉ＞Ｖａ１の時、制御回路２４は逐次比較レジスタ２３の最上位ビットを１に保ったまま次の位のビットを１にした２進数データＶｄ２を再びＤ／Ａコンバータ２５に送信する。データＶｄ２はＤ／Ａコンバータ２５で１０進数データＶａ２に変換され、その後コンパレータ２１により再びアナログ入力電圧Ｖｉと比較される。
【００３５】
一方、Ｖｉ＜Ｖａ１の時、制御回路２４は逐次比較レジスタ２３の最上位ビットを０に戻し、次の位のビットを１にした２進数データＶｄ３をＤ／Ａコンバータ２５に送信する。データＶｄ３はＤ／Ａコンバータ２５で１０進数データＶａ３に変換され、その後コンパレータ２１によりアナログ入力電圧Ｖｉと比較される。
【００３６】
上記動作が繰り返され、逐次比較レジスタ２３の全ての位のビットが０又は１に改めて設定された時、ビット列で表わされるデジタルデータＶｏが逐次比較レジスタ２３から出力される。以上より１サイクルのアナログ信号Ｖｉからデジタル信号Ｖｏへの変換処理が完了となる。
図３は、本発明の第一実施例を説明するための図であり、図１で示したサンプルホールド回路１０Ａとゲート昇圧回路１８Ａの回路構成図である。
【００３７】
図３に示すように、サンプルホールド回路１０Ａは、Ｎ−チャネルトランジスタＱ５とＰ−チャネルトランジスタＰ８とからなるアナログスイッチ１０ａ及びサンプルホールド用コンデンサＣ２から構成される。
トランジスタＱ５のドレイン及びトランジスタＰ８のソースには、アナログ入力信号の入力端子ｂが接続されている。また、トランジスタＱ５のソース及びトランジスタＰ８のドレインには、サンプルホールド用コンデンサＣ２を介して出力端子ｃが接続されている。更に、トランジスタＱ５のゲートは、ゲート昇圧回路１８Ａのノードｎ６に接続され、トランジスタＰ８のゲートは、ゲート昇圧回路１８Ａのノードｎ５に接続されている。
【００３８】
アナログスイッチ１０ａは、アナログ入力信号のサンプルホールド用コンデンサＣ２への入力を制御するスイッチである。また、アナログスイッチ１０ａのオン、オフはトランジスタＱ５、Ｐ８のゲートに入るゲート昇圧回路１８Ａからのサンプリングクロックパルスにより制御される。
アナログスイッチ１０ａのオン時にアナログスイッチ１０ａを通過したアナログ入力信号（電圧Ｖｉ）は、サンプルホールド用コンデンサＣ２で電圧保持される。サンプルホールド回路１０Ａによる電圧Ｖｉのサンプルホールド時間は、アナログスイッチ１０ａのオン抵抗とサンプルホールド用コンデンサＣ２との時定数で決定される。
【００３９】
ゲート昇圧回路１８Ａは、Ｎ−チャネルトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｐ−チャネルトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、コンデンサＣ１、Ｃ３、インバータ１４、１５、１６から構成される。
ゲート昇圧回路１８Ａにおいて、クロックパルス発生器２２からのサンプリングクロックパルスが入力される入力端子ａはノードｎ１に接続されている。ノードｎ１は、インバータ１４、１５、コンデンサＣ１を介したノードｎ３、コンデンサＣ３を介したノードｎ７及びノードｎ４に接続されている。
【００４０】
ノードｎ３はトランジスタＰ１のドレイン及びゲートと、トランジスタＰ４、Ｐ５、Ｐ６、Ｐ７それぞれのソースに接続されている。トランジスタＰ１のソースに接続されるＶＤＤは、トランジスタＰ１のソースにかかる電圧とその電源を意味する。ここで、電源電圧ＶＤＤはサンプリングクロックパルスのハイレベル時の電圧と同様とする。
【００４１】
ノードｎ７は、他端をグランド（以下「ＧＮＤ」とする）に接続された抵抗Ｒ１とトランジスタＱ１のゲートに接続されている。ノードｎ４は、インバータ１６を介したノードｎ５とトランジスタＱ３のゲートに接続されている。ノードｎ５は、トランジスタＱ２のゲートと、トランジスタＰ８のゲートに接続されている。
【００４２】
トランジスタＰ４のゲートは、トランジスタＰ４のドレインとトランジスタＰ３のソースに接続され、トランジスタＰ３のゲートは、トランジスタＰ３のドレインとトランジスタＰ２のソースに接続されている。更に、トランジスタＰ２のゲートは、トランジスタＰ２のドレインとトランジスタＱ１のドレインに接続され、トランジスタＱ１のソースは、ＧＮＤに接続されている。
【００４３】
また、トランジスタＰ５のゲートは、トランジスタＰ７のゲートとトランジスタＰ６のドレインとトランジスタＱ３のドレインとトランジスタＱ４のゲートに接続されている。また、トランジスタＰ５のドレインは、トランジスタＰ６のゲートとトランジスタＱ２のドレインに接続されている。また、ノードｎ６は、トランジスタＰ７のドレインとトランジスタＱ４のドレインとトランジスタＱ５のゲートに接続されている。更に、トランジスタＱ２、Ｑ３、Ｑ４のそれぞれのソースは、ＧＮＤに接続されている。
【００４４】
ここで、ゲート昇圧回路１８Ａにおいて、コンデンサＣ１とトランジスタＰ１と電源ＶＤＤは昇圧部１１を構成する。昇圧部１１は、サンプリングクロックパルスの電圧を昇圧する。
昇圧部１１のコンデンサＣ１は、カップリングコンデンサである。このコンデンサＣ１は、入力端子ａとノードｎ３とを直流的に切り離してバイアス条件が乱れないようにしている。しかし、コンデンサＣ１は、入力信号は通すので、コンデンサＣ１の出力電圧は、入力電圧とほぼ相似に変化する。
【００４５】
また、トランジスタＱ２、Ｑ３、Ｑ４、Ｐ５、Ｐ６、Ｐ７は、レベルコンバータ１２を構成する。レベルコンバータ１２は、アナログスイッチ１０ａを正確にオン／オフ動作させるためにトランジスタＱ５、Ｐ８のゲートにハイレベルとロウレベルの信号が正確に入るように昇圧部１１で昇圧されたサンプリングクロックパルスの電圧を調整する。
【００４６】
また、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ４は、クランプ部１３を構成する。クランプ部１３は、昇圧部１１によりノードｎ３の電圧が所定以上に高くなり、トランジスタＰ５、Ｐ６、Ｐ７、Ｑ５にかかる電圧がそれぞれの耐圧以上になることを防止するために電流をＧＮＤに流すことでノードｎ３の電圧を所定レベルに抑える。
【００４７】
また、コンデンサＣ３と抵抗Ｒ１は、微分回路１７を構成する。この微分回路１７の動作により、サンプリングクロックパルスの電圧のハイレベルへの移行時だけトランジスタＱ１のゲートにハイレベル信号が入る。
インバータ１４、１５、１６は信号を反転させると同時に信号波形の整形を行う。
【００４８】
続いて、ゲート昇圧回路１８Ａとサンプルホールド回路１０Ａの動作説明を行う。
図４は、ハイレベル電圧ＶＤＤ＝１．８Ｖである低電圧のサンプリングクロックパルスと、ゲート昇圧回路１８Ａのノードｎ２、ｎ３、ｎ６、ｎ７における電圧の変化を示すタイミング図である。
【００４９】
ここで、トランジスタＰ１、Ｑ１のしきい電圧α≒０．７Ｖとする。
最初にサンプリングクロックパルスの電圧がロウレベル（０Ｖ）である期間（１）では、ノードｎ２、ノードｎ７の電圧は０Ｖである。また、トランジスタＰ１はオンであり、ノードｎ３には、電源電圧ＶＤＤ＝１．８ＶよりトランジスタＰ１のしきい電圧約０．７Ｖだけ低い約１．１Ｖの電圧が与えられている。
【００５０】
この時、ノードｎ７の電圧が０Ｖであり、トランジスタＱ１のゲート電圧は０ＶなのでトランジスタＱ１はオフである。従って、トランジスタＰ２、Ｐ３、Ｐ４もオフであり、クランプ部に電流は流れない。
一方、レベルコンバータ１２において、サンプリングクロックパルスの電圧がロウレベルの時は、トランジスタＱ３のゲート電圧はロウレベルなのでトランジスタＱ３はオフである。また、入力端子ａとインバータ１６を介して接続するノードｎ５、トランジスタＱ２のゲート、トランジスタＰ８のゲート電圧はそれぞれハイレベルである。
【００５１】
トランジスタＱ２のゲート電圧がハイレベルなのでトランジスタＱ２はオンであり、トランジスタＰ６のゲート電圧はＧＮＤレベルである。従って、トランジスタＰ６もオンである。
トランジスタＰ６がオンなので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲート電圧はノードｎ３の電圧よりもトランジスタＰ６のしきい電圧分だけ低いハイレベル電圧値になる。従って、トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオンである。トランジスタＱ４がオンなのでノードｎ６の電圧はＧＮＤレベルとなる。
【００５２】
以上より、サンプリングクロックパルス電圧が０Ｖの時、アナログスイッチ１０ａを構成するトランジスタＱ５のゲートにはロウレベルの電圧が加わり、トランジスタＰ８のゲートにはハイレベルの電圧が加わる。従って、トランジスタＱ５、Ｐ８は共にオフであり、アナログ入力信号はサンプルホールド用コンデンサＣ２に到達しない。
【００５３】
続いて、サンプリングクロックパルスの電圧がハイレベルであるＶＤＤ＝１．８Ｖの期間（２）では、インバータ１４、１５を介してノードｎ２の電圧はＶＤＤと等しい１．８Ｖになる。従って、キックキャパシタンスであるコンデンサＣ１の働きにより、ノードｎ３の電圧は約１．１Ｖから１．８Ｖ高い約２．９Ｖに昇圧される。
【００５４】
ノードｎ３の電圧が約２．９Ｖに昇圧されることにより、トランジスタＰ１では、ゲート電圧がソース電圧よりも高くなるのでトランジスタＰ１はオフになる。
一方、微分回路１７にハイレベル信号が入ると、コンデンサＣ３の働きによりノードｎ７の電圧は瞬時に１．８Ｖまで引き上げられる。この時、トランジスタＱ１のゲートにハイレベル電圧信号が入るので、トランジスタＱ１はオンになり、トランジスタＱ１のソース電圧はＧＮＤレベルになる。トランジスタＱ１のソース電圧がＧＮＤレベルになることで、トランジスタＰ２のゲート電圧がロウレベルとなり、トランジスタＰ２もオンとなる。同様に、トランジスタＰ２がオンとなることで、トランジスタＰ３、Ｐ４もオンになる。
【００５５】
ここで、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ４のしきい電圧を加算した値Ｖｔｈは、２．９Ｖより僅かに高い電圧とする。従って、ＶＤＤ＝１．８Ｖの時、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ４がオンになってもノードｎ３の電圧は約２．９Ｖなので、クランプ部１３を電流は流れずノードｎ３の電圧は維持される。
瞬時にノードｎ７の電圧が１．８Ｖまで上がった後は、抵抗Ｒ１を通して電流がＧＮＤに流れてノードｎ７の電圧は再び０Ｖに戻る。また、ノードｎ７の電圧が０Ｖになることにより、トランジスタＱ１のゲート電圧も０Ｖになり、トランジスタＱ１はオフとなる。更に、トランジスタＰ２、Ｐ３、Ｐ４もオフとなる。
【００５６】
電圧１．８Ｖのサンプリングクロックパルスが入った時、ノードｎ４の方は電圧がハイレベルであるので、トランジスタＱ３のゲート電圧はハイレベルである。また、この時、インバータ１６を介したトランジスタＱ２、Ｐ８のゲート電圧はロウレベルである。従って、トランジスタＱ２はオフとなり、トランジスタＱ３、Ｐ８はオンとなる。
【００５７】
トランジスタＱ３がオンとなることによって、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮＤレベルになるので、トランジスタＱ４はオフ、トランジスタＰ５、Ｐ７はオンとなる。
トランジスタＰ７がオン、トランジスタＱ４がオフになるのでノードｎ６の電圧は、ノードｎ３の電圧約２．９ＶよりもトランジスタＰ７のしきい電圧分だけ低い値になる。
【００５８】
上記より、トランジスタＱ５のゲート電圧はハイレベル、トランジスタＰ８のゲート電圧はロウレベルになり、トランジスタＱ５、Ｐ８は共にオンとなる。従って、アナログ入力信号はサンプルホールド用コンデンサＣ２に到達する。
次にサンプリングクロックパルスの電圧が再び０Ｖに戻った期間（３）では、インバータ１４、１５を介してノードｎ２の電圧も０Ｖとなるので、コンデンサＣ１の働きによりノードｎ３の電圧も引き下げられる。この時、トランジスタＰ１のゲート電圧も下がり、トランジスタＰ１がオンとなるので、ノードｎ３には再び電源ＶＤＤから電源電圧１．８ＶよりもトランジスタＰ１のしきい電圧約０．７Ｖだけ低い約１．１Ｖが与えられる。
【００５９】
また、期間（３）ではノードｎ７の電圧は、抵抗Ｒ１を通じてＧＮＤへの放電により既にほぼ０Ｖになっている。
また、再びノードｎ４の電圧がロウレベル、ノードｎ３の電圧が約１．１Ｖになるので、レベルコンバータ１２は期間（１）の時と同様の動作をし、ノードｎ６の電圧はロウレベル、ノードｎ５の電圧はハイレベルとなる。この時、トランジスタＱ５、Ｐ８は共にオフとなり、アナログスイッチ１０ａはオフである。従って、期間（２）でコンデンサＣ２に到達したアナログ入力信号の電圧Ｖｉはサンプルホールド用コンデンサＣ２に保持される。
【００６０】
図５は、ハイレベル電圧ＶＤＤ＝３．６である高電圧のサンプリングクロックパルスと、ゲート昇圧回路１８Ａのノードｎ２、ｎ３、ｎ６、ｎ７における電圧の変化を示すタイミング図である。
最初にサンプリングクロックパルスの電圧が０Ｖである期間（１）では、ノードｎ２、ノードｎ７、ノードｎ４の電圧は０Ｖである。また、トランジスタＰ１はオンであり、ノードｎ３の電圧は、電源電圧ＶＤＤ＝３．６ＶよりトランジスタＰ１のしきい電圧約０．７Ｖだけ低い約２．９Ｖである。
【００６１】
この時、トランジスタＱ１のゲート電圧は０ＶなのでトランジスタＱ１はオフである。従って、トランジスタＰ２、Ｐ３、Ｐ４もオフであり、クランプ部１３に電流は流れない。
また、サンプリングクロックパルスの電圧がロウレベルの時は、トランジスタＱ３のゲート電圧はロウレベルなのでトランジスタＱ３はオフである。また、インバータ１６を介したノードｎ５、トランジスタＱ２のゲート、トランジスタＰ８のゲート電圧はそれぞれハイレベルである。
【００６２】
トランジスタＱ２のゲート電圧がハイレベルなのでトランジスタＱ２はオンであり、トランジスタＰ６のゲート電圧はＧＮＤレベルである。従って、トランジスタＰ６はオンである。
トランジスタＰ６がオンなので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲート電圧はノードｎ３の電圧よりもトランジスタＰ６のしきい電圧分だけ低いハイレベル電圧値になる。従って、トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオンである。トランジスタＱ４がオンなのでノードｎ６の電圧はＧＮＤレベルとなる。
【００６３】
以上より、サンプリングクロックパルス電圧が０Ｖである期間（１）では、アナログスイッチ１０ａを構成するトランジスタＱ５のゲートにはロウレベルの電圧が加わり、トランジスタＰ８のゲートにはハイレベルの電圧が加わる。従って、トランジスタＱ５、Ｐ８は共にオフであり、アナログ入力信号はサンプルホールド用コンデンサＣ２に到達しない。
【００６４】
続いて、サンプリングクロックパルスの電圧がハイレベルであるＶＤＤ＝３．６Ｖの期間（２）では、電圧３．６Ｖのサンプリングクロックパルスが入力した瞬間、コンデンサＣ３によりノードｎ７の電圧も３．６Ｖまで上昇し、トランジスタＱ１をオンにする。トランジスタＱ１がオンとなることで、連鎖的にトランジスタＰ２、Ｐ３、Ｐ４もオンとなる。
【００６５】
一方、インバータ１４、１５を介してノードｎ２の電圧はＶＤＤと等しい３．６Ｖになる。従って、キックキャパシタンスであるコンデンサＣ１は、ノードｎ３の電圧を、約２．９Ｖから３．６Ｖ高い約６．５Ｖに引き上げようとする。
しかし、この時クランプ部１３を構成するトランジスタが全てオンとなっているので、ノードｎ３からクランプ部１３を通ってＧＮＤに貫通電流が流れる。電流が流れることで、ノードｎ３の電圧が２．９Ｖよりも僅かに大きいトランジスタＱ１、Ｐ２、Ｐ２、Ｐ４のしきい電圧の合計値Ｖｔｈよりも上昇することが防止され、トランジスタＰ５、Ｐ６、Ｐ７には耐電圧以上の電圧が加わらない。
【００６６】
瞬時にノードｎ７の電圧が３．６Ｖまで上がった後は、抵抗Ｒ１を通して電流がＧＮＤに流れてノードｎ７の電圧は再び０Ｖに戻る。また、ノードｎ７の電圧が０Ｖになることにより、トランジスタＱ１のゲート電圧も０Ｖになり、トランジスタＱ１はオフとなる。更に、トランジスタＰ２、Ｐ３、Ｐ４もオフとなる。
トランジスタＱ１がオンとなるのは、トランジスタＱ１のゲート電圧がしきい電圧である約０．７Ｖに下がるまでの間である。
【００６７】
電圧３．６Ｖのサンプリングクロックパルスが入った時、ノードｎ４の方は電圧がハイレベルであるので、トランジスタＱ３のゲート電圧はハイレベルである。また、この時、インバータ１６を介したトランジスタＱ２、Ｐ８のゲート電圧はロウレベルである。従って、トランジスタＱ２はオフとなり、トランジスタＱ３、Ｐ８はオンとなる。
【００６８】
トランジスタＱ３がオンとなることによって、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮＤレベルになるので、トランジスタＱ４はオフ、トランジスタＰ５、Ｐ７はオンとなる。
トランジスタＰ７がオンになるのでノードｎ６の電圧は、ノードｎ３の電圧よりもトランジスタＰ７のしきい電圧分だけ低い値になる。
【００６９】
上記より、トランジスタＱ５のゲート電圧はハイレベル、トランジスタＰ８のゲート電圧はロウレベルになり、トランジスタＱ５、Ｐ８は共にオンとなる。従って、アナログ入力信号はサンプルホールド用コンデンサＣ２に到達する。
次にサンプリングクロックパルスの電圧が再び０Ｖに戻った期間（３）では、インバータ１４、１５を介してノードｎ２の電圧も０Ｖとなるので、コンデンサＣ１の働きによりノードｎ３の電圧も引き下げられる。この時、トランジスタＰ１のゲート電圧も下がり、トランジスタＰ１が再びオンとなるので、ノードｎ３には電源電圧３．６ＶよりもトランジスタＰ１のしきい電圧約０．７Ｖだけ低い約２．９Ｖが与えられる。
【００７０】
期間（３）ではノードｎ７の電圧は、抵抗Ｒ１を通して電流がＧＮＤに流れることにより既にほぼ０Ｖになっている。
また、再びノードｎ４の電圧がロウレベル、ノードｎ３の電圧が約２．９Ｖになるので、レベルコンバータ１２は期間（１）の時と同様の動作をし、ノードｎ６の電圧はロウレベル、ノードｎ５の電圧はハイレベルとなる。この時、トランジスタＱ５、Ｐ８は共にオフとなり、アナログスイッチ１０ａはオフである。従って、期間（２）でコンデンサＣ２に到達したアナログ入力信号の電圧ＶｉはコンデンサＣ２に保持される。
【００７１】
上記のように、サンプリングクロックパルスがトランジスタＱ１のゲートに入る前に微分回路１７を通過するので、サンプリングクロックパルスの電圧上昇の瞬間のみトランジスタＱ１がオンとなる。
従って、本ゲート昇圧回路１８Ａは、クランプ部１３を貫通する電流の流れる時間を短くすることで消費電力を抑制しつつ、トランジスタの耐圧以上にならない範囲でアナログスイッチ１０ａのゲートに入る信号電圧の昇圧を可能にしている。そして、ゲートに入る信号を昇圧することでアナログスイッチのオン抵抗を下げ、耐電圧の低いトランジスタで構成されるＡ／Ｄコンバータが低電圧のサンプリングクロックパルスで正常に作動するようにしている。
【００７２】
図６は、本発明の第二実施例を説明するための図であり、サンプルホールド回路１０Ａとゲート昇圧回路１８Ｂの回路構成図である。
ゲートゲート昇圧回路１８Ｂは、ゲート昇圧回路１０Ａに更にＰ−チャネルトランジスタＰ９を加えた回路である。図６に示すように、トランジスタＰ９のゲート、ソース、ドレインは、それぞれノードｎ７、トランジスタＰ１のドレイン、ノードｎ３に接続されている。他の構成は、ゲート昇圧回路１８Ａと同様なので説明を省略する。
【００７３】
サンプリングクロックパルスが入力端子ａから入力し、ノードｎ７の電圧がハイレベルになった瞬間、トランジスタＰ９はオフになる。また、この時、実施例１で説明したようにトランジスタＱ１はオンである。トランジスタＱ１がオンになり、クランプ部１３に貫通電流が流れる時にはトランジスタＰ９がオフであり、電源電圧ＶＤＤがノードｎ３に与えられることを防止する。
【００７４】
また、サンプリングクロックパルスの電圧が０Ｖになるかノードｎ７から電流がＧＮＤに流れて、ノードｎ７の電圧がロウレベルになると、トランジスタＰ９はオン、トランジスタＱ１はオフとなる。トランジスタＰ９がオンとなることで電源電圧ＶＤＤがノードｎ３に与えられるが、トランジスタＱ１がオフなのでクランプ部１３を電流は流れない。
【００７５】
従って、トランジスタＰ９は、昇圧部１１のスイッチとして機能しており、昇圧部１１とクランプ部１３を同時に動作させないことで電源ＶＤＤからクランプ部１３を通して電流がＧＮＤに流れることを防止し、更なる低消費電力化を実現している。
図７は、本発明の第三実施例を説明するための図であり、サンプルホールド回路１０Ｂとゲート昇圧回路１８Ｂの回路構成図である。
【００７６】
サンプルホールド回路１０Ｂは、サンプルホールド回路１０Ａに更に抵抗Ｒ２を加えた回路である。図７に示すように、抵抗Ｒ２は、アナログスイッチ１０ａの入力端子ｂ側にアナログスイッチ１０ａと直列に接続されている。他の構成は、サンプルホールド回路１０Ａと同様なので説明を省略する。
抵抗Ｒ２が無いサンプルホールド回路１０Ａの場合、トランジスタＱ５、Ｐ８のチャネル抵抗が、入力端子ｂから入力される外来ノイズの高周波成分を除去するフィルタの役目を果たす。
【００７７】
一方、サンプルホールド回路１０Ｂでは、アナログスイッチ１０ａと直列に設けられた抵抗Ｒ２がフィルタとして機能するので、抵抗Ｒ２の追加分だけトランジスタＱ５、Ｐ８のチャネル抵抗を小さくすることができる。従って、トランジスタＱ５、Ｐ８において、トランジスタの製造バラツキによる特性変動防止とノイズの低減のための太めにされたチャネル幅を減少させることが可能になる。
【００７８】
アナログスイッチ１０ａを構成するトランジスタＱ５、Ｐ８のトランジスタ幅を最小にすることでトランジスタＱ５、Ｐ８のしきい電圧を最小限まで下げ、更なるサンプルホールド回路の低電圧動作が可能になる。
ここで、抵抗Ｒ２をアナログスイッチ１０ａの出力端子ｃ側に配置して、サンプルホールド回路１０Ｂを構成してもよい。また、ゲート昇圧回路とサンプルホールド回路を実施例１で示したゲート昇圧回路１８Ａとサンプルホールド回路１０Ｂとの組み合わせで構成してもよい。
【００７９】
尚、上記実施例において、微分回路１７がクランプ部制御回路に対応し、入力端子ａがゲート昇圧回路の入力端子に対応し、インバータ１４、１５、１６がそれぞれ第１、第２、第３のインバータに対応する。また、ノードｎ２、ノードｎ３がそれぞれ昇圧部の信号入力端子及び信号出力端子に対応する。また、トランジスタＰ４のソース、トランジスタＱ１のゲート、ソースがそれぞれクランプ部の第１の信号入力端子、第２の信号入力端子、信号出力端子に対応する。また、ノードｎ１、ノードｎ７がそれぞれクランプ部制御回路の信号入力端子及び信号出力端子に対応する。また、Ｃ１、Ｃ２がそれぞれ第１及び第２のコンデンサに対応し、Ｒ１が第１の抵抗に対応し、Ｒ２が第２及び第３の抵抗に対応する。また、Ｐ８、Ｐ１、Ｐ９がそれぞれ第１、第２、第３のＰ−チャネルトランジスタに対応し、Ｑ５、Ｑ１がそれぞれ第１及び第２のＮ−チャネルトランジスタに対応する。更に、入力端子ｂがアナログ信号入力端子に対応し、出力端子ｃがアナログ信号出力端子に対応する。
【００８０】
【発明の効果】
以上説明したように、請求項１乃至５記載の本発明によれば、サンプリングクロックパルスがハイレベルとなる瞬間だけ貫通電流をグランドに流すようなゲート昇圧回路の構成とすることで、より低消費電力で動作可能なＡ／Ｄコンバータを有する半導体装置を提供することができる。
【００８１】
また、請求項７乃至８記載の本発明によれば、アナログスイッチを構成するトランジスタのチャネル幅をより小さくして低消費電力化を達成できるＡ／Ｄコンバータを有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】マイクロコンピュータ２の全体構成図である。
【図２】逐次比較式Ａ／Ｄコンバータ１の全体構成図である。
【図３】第一実施例であるサンプルホールド回路１０Ａとゲート昇圧回路１８Ａの回路構成図である。
【図４】ＶＤＤ＝１．８Ｖ時のタイミング図である。
【図５】ＶＤＤ＝３．６Ｖ時のタイミング図である。
【図６】第二実施例であるサンプルホールド回路１０Ａとゲート昇圧回路１８Ｂの回路構成図である。
【図７】第三実施例であるサンプルホールド回路１０Ｂとゲート昇圧回路１８Ｂの回路構成図である。
【図８】従来例であるサンプルホールド回路１０とゲート昇圧回路１８の回路構成図である。
【符号の説明】
１  Ａ／Ｄコンバータ
２  マイクロコンピュータ
１０、１０Ａ、１０Ｂ  サンプルホールド回路
１０ａ  アナログスイッチ
１１  昇圧部
１２  レベルコンバータ
１３  クランプ部
１４、１５、１６  インバータ
１７  微分回路
１８、１８Ａ、１８Ｂ  ゲート昇圧回路
２１  コンパレータ
２２  クロックパルス発生器
２３  逐次比較レジスタ
２４  制御回路
２５  Ｄ／Ａコンバータ
３０  タイマ
３２  ＭＰＵ
３４  ＲＡＭ
３６  ＲＯＭ
３８  入力ポート
４０  出力ポート
４２  制御バス
４４  アドレスバス
４６  データバス
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５  Ｎ−チャネルトランジスタ
Ｐ１、２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９  Ｐ−チャネルトランジスタ
Ｃ１、Ｃ２、Ｃ３  コンデンサ
Ｒ１、Ｒ２  抵抗
【図１】
0003566060.tif 000002
【図２】
0003566060.tif 000003
【図３】
0003566060.tif 000004
【図４】
0003566060.tif 000005
【図５】
0003566060.tif 000006
【図６】
0003566060.tif 000007
【図７】
0003566060.tif 000008
【図８】
0003566060.tif 000009