【事件の表示】
　特願２００４−１７９９５４「フリップフロップ回路」拒絶査定不服審判事件〔平成１８年　１月　５日出願公開、特開２００６−　　５６６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月１７日の出願であって、平成１８年１０月４日付で手続補正がなされたが、同年１１月２０日付で拒絶査定され、平成１９年１月１８日に拒絶査定不服審判が請求されるとともに、同年２月１９日付で手続補正がなされたものである。
　
第２．平成１９年２月１９日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　　平成１９年２月１９日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１に記載された発明を、
　
「入力信号が入力される入力端子と、
　タイミング信号が第１の状態から第２の状態に変化する直前に、上記入力端子から入力された信号を、上記タイミング信号が第２の状態の間保持するマスターラッチ部と、
　上記タイミング信号が第２の状態から第１の状態に変化する直前に、上記マスターラッチ部から入力された信号を、上記タイミング信号が第１の状態の間保持するスレーブラッチ部と、
　上記タイミング信号が第２の状態のときに、上記マスターラッチ部に保持されている信号に応じた信号が出力される一方、上記タイミング信号が第１の状態のときに、上記スレーブラッチ部に保持されている信号に応じた信号が出力される出力ドライバと、
　上記出力ドライバに接続された出力端子と、
　を備えたフリップフロップ回路であって、
　上記入力端子における入力容量、および出力端子における駆動能力が、それぞれ、上記タイミング信号が第１の状態のときと第２の状態のときとで等しくなるように、
　上記入力端子は上記マスターラッチ部と、上記マスターラッチ部の入力部のスイッチ素子を構成するトランジスタのゲート端子においてのみ接続され、
　上記タイミング信号が第２の状態のときに上記マスターラッチ部に保持されている信号に応じた信号と、上記タイミング信号が第１の状態のときに上記スレーブラッチ部に保持されている信号に応じた信号は、いずれも、共通の上記出力ドライバを介して上記出力端子に伝達されることを特徴とするフリップフロップ回路。」
　
　という発明（以下、「補正後発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　上記補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、
　
ａ．補正前の特許請求の範囲の請求項１に記載された「出力端子」から出力される信号について、「出力ドライバ」を介したものであることを限定し、
　
ｂ．補正前の特許請求の範囲の請求項１に記載された「等しくなるように構成されている」を、「等しくなるように、上記入力端子は上記マスターラッチ部と、上記マスターラッチ部の入力部のスイッチ素子を構成するトランジスタのゲート端子においてのみ接続され、上記タイミング信号が第２の状態のときに上記マスターラッチ部に保持されている信号に応じた信号と、上記タイミング信号が第１の状態のときに上記スレーブラッチ部に保持されている信号に応じた信号は、いずれも、共通の上記出力ドライバを介して上記出力端子に伝達される」と限定して、
　
　特許請求の範囲を減縮するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（新規事項）、及び第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明
　原査定の拒絶の理由に引用された米国特許第５６５６９６２号明細書（以下、「引用例」という。）には、発明の名称を「MASTER-SLAVE FLIP-FLOP CIRCUIT WITH BYPASS」（仮訳：バイパスを有するマスタースレーブフリップフロップ回路）として、図面とともに以下の事項が記載されている。
　
イ．「The signal labeled as CLOCK represents the clock signal transmitted to the circuit.」
（第５欄第１７，１８行）
（仮訳：CLOCKと表された信号は、回路に送信されるクロック信号を表す。）
　
ロ．「FIG. 9 illustrates in logic diagram form a seventh embodiment of the present invention. In this embodiment, bypass 207 comprises of AND gate 925. Slave portion 206 comprises of AND gate 926 and OR gate 927. AND gate 926 and OR gate 927 replace pass gate 519 of previous embodiments. The inputs of AND gate 925 is coupled to the trigger device and is also coupled to pass gate 310. The output of AND gate 925 is coupled to one input of OR gate 927. The inputs of AND gate 926 is coupled to inverter 318 and is also coupled to inverter 313. The output of AND gate 926 is coupled to the other input of OR gate 927. The output of OR gate 927 is coupled to output 208.
　When the trigger device transmits a first trigger signal, AND gate 925 responds by transmitting a low signal state regardless of the signal received from master portion 205. On the other hand, AND gate 926 responds to a first trigger signal by transmitting a signal dependent on the signal state of the signal received from inverter 313. If the signal from inverter 313 is a low signal state, AND gate 926 will transmit a low signal state. If the signal from inverter 313 is a high signal state, AND gate 926 will transmit a high signal state. Since OR gate 927 receives a low signal state from AND gate 925, OR gate 927 will transmit the signal it receives from AND gate 926. If AND gate 926 transmits a low signal state, OR gate 927 will transmit a low signal state. If AND 926 transmits a high signal state, OR gate 927 will transmit a high signal state to output 208.
　When the trigger device transmits a second trigger signal, AND gate 925 responds by transmitting a signal to OR gate 927 dependent on the signal received from master portion 205. If the signal received from master portion 205 is a low signal state, AND gate 925 will transmit a low signal state to OR gate 927. If the signal received from master portion 205 is a high signal state, AND gate 925 will transmit a high signal state to OR gate 927. On the other hand, AND gate 926 responds to a second trigger signal by transmitting a low signal state regardless of the signal received from inverter 313. Since OR gate 927 receives a low signal state from AND gate 926, OR gate 927 will transmit the signal received from AND gate 925 to output 208. If the signal received from AND gate 925 is a low signal state, OR gate 927 will transmit a low signal state to output 208. If the signal received from AND gate 925 is a high signal state, OR gate 927 will transmit a high signal state to output 208.
　Thus, when the trigger device transmits a first trigger signal, the signal from inverter 313 appears on output 208. When the trigger device transmits a second trigger signal, the signal from master portion 205 appears on output 208.」
（第７欄第３９行−第８欄第１９行）
（仮訳：図９は、ロジックダイアグラム形式で本発明の第７の実施例を説明する。この実施例では、バイパス207がANDゲート925を含む。スレーブ部206は、ANDゲート926およびORゲート927を含む。ANDゲート926およびORゲート927は、前の実施例のパスゲート519に取って代わる。ANDゲート925の入力は、トリガーデバイスに連結され、そして、パスゲート310にも連結される。ANDゲート925の出力はORゲート927の一方の入力に連結される。ANDゲート926の入力はインバーター318に連結され、そして、インバーター313にも連結される。ANDゲート926の出力はORゲート927の他方の入力に連結される。ORゲート927は出力208に連結される。
　トリガーデバイスが第１のトリガー信号を送信するとき、ANDゲート925は、マスター部205から受信される信号にかかわらず、ロー信号状態を送信することをもって応答する。他方では、ANDゲート926は、第１のトリガー信号に対して、インバーター313から受信された信号に依存する信号を送信することをもって応答する。インバーター313からの信号がロー信号状態ならば、ANDゲート926はロー信号状態を送信する。インバーター313からの信号がハイ信号状態ならば、ANDゲート926はハイ信号状態を送信する。ORゲート927がANDゲート925からロー信号状態を受信するので、ORゲート927はANDゲート926から受信した信号を送信する。ANDゲート926がロー信号状態を送信するならば、ORゲート927はロー信号状態を送信する。AND 926がハイ信号状態を送信するならば、ORゲート927は、ハイ信号状態を出力208へ送信する。
　トリガーデバイスが第２のトリガー信号を送信するとき、ANDゲート925は、マスター部205から受信された信号に依存する信号を、ORゲート927へ送信することをもって応答する。マスター部205から受信された信号がロー信号状態であれば、ANDゲート925はORゲート927にロー信号状態を送信する。マスター部205から受信された信号がハイ信号状態ならば、ANDゲート925はORゲート927にハイ信号状態を送信する。他方では、ANDゲート926は、第２のトリガー信号に対して、インバーター313から受信された信号にかかわらずロー信号状態を送信することをもって応答する。ORゲート927がANDゲート926からロー信号状態を受信するので、ORゲート927は、ANDゲート925から受信された信号を、出力208へ送信する。ANDゲート925から受信された信号がロー信号状態である場合、ORゲート927はロー信号状態を出力208へ送信する。
ANDゲート925から受信された信号がハイ信号状態である場合、ORゲート927はハイ信号状態を出力208へ送信する。
　したがって、トリガーデバイスが第１のトリガー信号を送信するとき、インバーター313からの信号が出力208に現われる。トリガーデバイスが第２のトリガー信号を送信するとき、マスター部205からの信号が出力208に現われる。）
　
（１）引用例の図９には、第７の実施例として、マスタースレーブフリップフロップ回路が示されている。ここで、パスゲート(310,721)及びインバータ(311,312)からなる集合体、並びにパスゲート(319,722)及びインバータ(313,314)の集合体は、いずれも典型的な接続関係を有したラッチ回路であり、それぞれの集合体を、“マスターラッチ部”“スレーブラッチ部”と称することができるのは、マスタースレーブフリップフロップの動作原理に照らし明らかなことである。
　
（２）上記（１）の“マスターラッチ部”は、上記摘記イ．のクロック信号が、図９においてCLOCKと表記された箇所に入力されて動作するものであって、“マスターラッチ部”内部のパスゲート(310,721)及びインバータ(311,312)へのクロック信号の供給形態からして、クロック信号がロー信号状態からハイ信号状態に変化する直前に、図９における入力(209)から入力された信号を、クロック信号がハイ信号状態の間保持するものであることを読みとることができる。また、保持されているときの、パスゲート(310)とインバータ(311)との接続点上の信号は、“マスターラッチ部”に保持されている信号ということができる。
　
（３）上記（１）の“スレーブラッチ部”についても、上記（２）と同様にクロック信号の供給形態を勘案すると、クロック信号がハイ信号状態からロー信号状態に変化する直前に、“マスターラッチ部”から入力された信号を、クロック信号がロー信号状態の間保持するものであることを読みとることができる。また、保持されているときの、インバータ(313)の出力は、“スレーブラッチ部”に保持されている信号ということができる。
　
（４）摘記ロ．の「したがって、トリガーデバイスが第１のトリガー信号を送信するとき、インバーター313からの信号が出力208に現われる。トリガーデバイスが第２のトリガー信号を送信するとき、マスター部205からの信号が出力208に現われる。」旨の記載，
上記摘記ロ．における第１及び第２のトリガー信号に対する動作の記載から、第１のトリガー信号はクロック信号のハイ信号状態からロー信号状態への遷移（立ち下がりエッジ）を、第２のトリガー信号はロー信号状態からハイ信号状態への遷移（立ち上がりエッジ）を意味すること，
からして、出力(208)に接続されているＯＲゲート(927)では、クロック信号がハイ信号状態のときに、“マスターラッチ部”に保持されている信号（上記（２）参照。）に応じた信号が出力される一方、クロック信号がロー信号状態のときに、“スレーブラッチ部”に保持されている信号（上記（３）参照。）に応じた信号が出力されるものということができる。
　
（５）上記（４）に関し、図９において、一個のＯＲゲート(209)から、“マスターラッチ部”に保持されている信号に応じた信号と、“スレーブラッチ部”に保持されている信号に応じた信号とが出力(208)に伝達されている点を捉えると、各信号とも、共通のＯＲゲート(927)を介して出力(208)に伝達されるものということができる。
　
（６）“マスターラッチ部”内部のパスゲート(310)の詳細は、図９の記載から、典型的なＣＭＯＳトランスファゲートをなす２つのトランジスタであって、さらに、それらのソース端子またはドレイン端子は、入力(209)に接続されているものである。
　
　したがって、上記（１）−（６）からして、引用例には以下の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「入力信号が入力される入力(209)と、
クロック信号がロー信号状態からハイ信号状態に変化する直前に、上記入力(209)から入力された信号を、上記クロック信号がハイ信号状態の間保持するマスターラッチ部と、
上記クロック信号がハイ信号状態からロー信号状態に変化する直前に、上記マスターラッチ部から入力された信号を、上記クロック信号がロー信号状態の間保持するスレーブラッチ部と、
上記クロック信号がハイ信号状態のときに、上記マスターラッチ部に保持されている信号に応じた信号が出力される一方、上記クロック信号がロー信号状態のときに、上記スレーブラッチ部に保持されている信号に応じた信号が出力されるＯＲゲート(927)と、
上記ＯＲゲート(927)に接続された出力(208)と、
を備えたフリップフロップ回路であって、
上記入力(209)は上記マスターラッチ部と、マスターラッチ部の入力部のパスゲート(310)を構成するトランジスタのソース端子またはドレイン端子において接続され、
上記クロック信号がハイ信号状態のときに上記マスターラッチ部に保持されている信号に応じた信号と、上記クロック信号がロー信号状態のときに上記スレーブラッチ部に保持されている信号に応じた信号は、いずれも、共通の上記ＯＲゲート(927)を介して上記出力(208)に伝達されるフリップフロップ回路。」
　
（３）対比
　補正後発明と引用発明とを対比する。
・引用発明の「入力(209)」及び「出力(208)」は、摘記ロ．から、パスゲート(310)やＯＲゲート(927)と、物として「連結」されることが読み取れるので、物としては端子であることは明らかである。よって、引用発明の「入力(209)」及び「出力(208)」と、補正後発明の「入力端子」及び「出力端子」との間に実体上の差異はない。
・引用発明の「クロック信号」は、補正後発明の「タイミング信号」に相当する。
・引用発明の「ロー信号状態」及び「ハイ信号状態」は、補正後発明の「第１の状態」及び「第２の状態」に相当する。
・引用発明の「ＯＲゲート(927)」と、補正後発明の「出力ドライバ」とを対比すると、両者は、「出力部」という点で共通している。
　
　したがって、補正後発明と引用発明とは、以下の点で一致ないし相違している。
　
（一致点）
「入力信号が入力される入力端子と、
　タイミング信号が第１の状態から第２の状態に変化する直前に、上記入力端子から入力された信号を、上記タイミング信号が第２の状態の間保持するマスターラッチ部と、
　上記タイミング信号が第２の状態から第１の状態に変化する直前に、上記マスターラッチ部から入力された信号を、上記タイミング信号が第１の状態の間保持するスレーブラッチ部と、
　上記タイミング信号が第２の状態のときに、上記マスターラッチ部に保持されている信号に応じた信号が出力される一方、上記タイミング信号が第１の状態のときに、上記スレーブラッチ部に保持されている信号に応じた信号が出力される出力部と、
　上記出力部に接続された出力端子と、
　を備えたフリップフロップ回路であって、
　上記タイミング信号が第２の状態のときに上記マスターラッチ部に保持されている信号に応じた信号と、上記タイミング信号が第１の状態のときに上記スレーブラッチ部に保持されている信号に応じた信号は、いずれも、共通の上記出力部を介して上記出力端子に伝達されるフリップフロップ回路。」
　
（相違点１）
　補正後発明は「上記入力端子は上記マスターラッチ部と、上記マスターラッチ部の入力部のスイッチ素子を構成するトランジスタのゲート端子においてのみ接続され」るものであって、その作用として、「入力端子における入力容量が、」「上記クロック信号が第１の状態のときと第２の状態のときとで等しくなる」ものであるのに対し、引用発明では「入力(209)は上記マスターラッチ部と、マスターラッチ部の入力部のパスゲート(310)を構成するトランジスタのソース端子またはドレイン端子において接続され」るものであり、入力端子における入力容量は変動する点、
　
（相違点２）
　補正後発明では、出力部の態様が「出力ドライバ」であって、駆動能力に関して「出力端子における駆動能力が、」「上記タイミング信号が第１の状態のときと第２の状態のときとで等しくなる」ものであるのに対し、引用発明では「ＯＲゲート(927)」であって、駆動能力に関しては不明な点。
　
（４）当審の判断
　まず、相違点１について検討する。
　マスタースレーブフリップフロップ回路において、マスターラッチ部の入力部をトライステート素子とすることで、入力端子が、トランジスタのゲート端子においてのみ接続されるようにすることは、原査定の拒絶の理由で引用された特開平８−１９５６５０号公報（段落４３−４９，図４，図５）、同じく特開昭６０−２２４３１９号公報（第１頁右下欄第１４行−第２頁左上欄第１３行、図１，図３。なお、特段の明記はないものの、入力端子を備えることは明らかである。）に示されるように周知技術であって、引用発明のマスターラッチ部の入力部に当該周知技術を適用するにあたって特段の阻害要因も認められない。
　したがって、引用発明におけるマスターラッチ部の入力部をトライステート素子とし、「入力端子は」「マスターラッチ部と、」「マスターラッチ部の入力部のスイッチ素子を構成するトランジスタのゲート端子においてのみ接続され」るようにすることに格別の困難性は認められない。
　そして、上記のように周知技術を適用したとき、「入力端子における入力容量が、」「上記クロック信号が第１の状態のときと第２の状態のときとで等しくなる」という作用は、適用後の構成において自明な事項として導き出せる事項である。よって、引用発明に周知技術を適用して相違点１の如き構成とすることは当業者が容易になし得たものである。
　次に相違点２について検討する。
　論理ゲートがドライバとして駆動能力を有することは、例えば特表平１１−５１３２２３号公報（第９頁第５，６行「…排他的ＯＲゲート２０の出力ドライバ特性…」の記載）、特開２００４−１０４７５４号公報（第２４頁段落１６８「…２入力のＯＲ回路構成であるドライバ回路６３０…」、の記載、図２１）にも示されるように技術常識であり、この技術常識に照らせば、引用発明における出力部の「ＯＲゲート(927)」は「ドライバ」ということができる。また、フリップフロップの出力部として動作するドライバであるから「出力ドライバ」と称することも適宜のことである。
　そして、引用発明では、その構成上、「出力ドライバ」の駆動能力によってフリップフロップ回路の駆動能力は定まり、「タイミング信号」（クロック信号）の状態にかかわらず駆動能力は一定に保たれることは明らかといえるから、引用発明において「出力端子における駆動能力が、タイミング信号が第１の状態のときと第２の状態のときとで等しくなる」という要件を具備することに格別の困難性は認められない。したがって、相違点２については格別なものではない。
　以上のとおり、補正後発明は引用発明及び周知技術に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項の規定において準用する特許法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成１９年２月１９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年１０月４日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「入力信号が入力される入力端子と、
　タイミング信号が第１の状態から第２の状態に変化する直前に、上記入力端子から入力された信号を、上記タイミング信号が第２の状態の間保持するマスターラッチ部と、
　上記タイミング信号が第２の状態から第１の状態に変化する直前に、上記マスターラッチ部から入力された信号を、上記タイミング信号が第１の状態の間保持するスレーブラッチ部と、
　上記タイミング信号が第２の状態のときに、上記マスターラッチ部に保持されている信号に応じた信号が出力される一方、上記タイミング信号が第１の状態のときに、上記スレーブラッチ部に保持されている信号に応じた信号が出力される出力端子と、
　を備えたフリップフロップ回路であって、
　上記入力端子における入力容量、および出力端子における駆動能力が、それぞれ、上記タイミング信号が第１の状態のときと第２の状態のときとで等しくなるように構成されていることを特徴とするフリップフロップ回路。」
　
２．引用発明
　引用発明は、上記「第２．平成１９年２月１９日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後発明が、上記「第２．平成１９年２月１９日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。