(57)【特許請求の範囲】
【請求項１】
基板上に形成されたデータ線と第１のゲート線との交点、および前記データ線と第２のゲート線との交点からなる２つの交点に１つの画素が対応するように構成され、該画素のそれぞれについて、
前記第１のゲート線から印加される第１のゲート信号によって駆動され、前記データ線にソース領域が電気的接続するＮ型薄膜トランジスタと、該Ｎ型薄膜トランジスタのドレイン領域に電気的接続する第１の画素電極と、前記Ｎ型薄膜トランジスタと同一のデータ線にソース領域が電気的接続し、前記第２のゲート線から印加され、前記第１のゲート信号とは反転した関係にある第２のゲート信号によって前記Ｎ型薄膜トランジスタと共に駆動されるＰ型薄膜トランジスタと、該Ｐ型薄膜トランジスタのドレイン領域に電気的接続する第２の画素電極とを有し、
前記Ｎ型薄膜トランジスタ及び前記Ｐ型薄膜トランジスタは同じタイミングでオン・オフ制御されることを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１において、前記第１の画素電極は、隣接する画素に対応する前記第２のゲート線との間に第１の保持容量を備え、前記第２の画素電極は、隣接する画素に対応する前記第１のゲート線との間に保持容量を備えることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１において、前記画素のそれぞれについて、前記第１の画素電極との間に第１の保持容量を構成する第１の保持容量線と、前記第２の画素電極との間に第２の保持容量を構成する第２の保持容量線とを有することを特徴とするアクティブマトリクス基板。
【請求項４】
請求項３において、前記第１の保持容量線は、該保持容量線に対応する画素の前記Ｎ型の薄膜トランジスタを駆動する前記第１のゲート信号と位相が同相で逆極性の信号を供給し、前記第２の保持容量線は、該保持容量線に対応する画素の前記Ｐ型の薄膜トランジスタを駆動する前記第２のゲート信号と位相が同相で逆極性の信号を供給するように構成されていることを特徴とするアクティブマトリクス基板。
【請求項５】
基板上に形成されたデータ線と第１のゲート線との交点、および前記データ線と第２のゲート線との交点からなる２つの交点に１つの画素が対応するように構成され、該画素のそれぞれについて、
前記第１のゲート線から印加される第１のゲート信号によって駆動され、前記データ線にソース領域が電気的接続するＮ型薄膜トランジスタと、該Ｎ型薄膜トランジスタのドレイン領域に電気的接続する第１の画素電極と、前記Ｎ型薄膜トランジスタと同一のデータ線にソース領域が電気的接続し、前記第２のゲート線から印加される第２のゲート信号によって前記Ｎ型薄膜トランジスタと共に駆動されるＰ型薄膜トランジスタと、該Ｐ型薄膜トランジスタのドレイン領域に電気的接続する第２の画素電極とを有し、
前記第１の画素電極は、該画素電極が属する画素の前記Ｐ型の薄膜トランジスタを駆動するための前記第２のゲート線との間に第１の保持容量を備え、前記第２の画素電極は、該画素電極が属する画素の前記Ｎ型の薄膜トランジスタを駆動するための前記第１のゲート線との間に第２の保持容量を備えることを特徴とするアクティブマトリクス基板。
【請求項６】
請求項１ないし５のいずれかの項において、前記データ線は、前記画素のそれぞれにおいて画素領域を前記第１のゲート線および前記第２のゲート線の延設方向において前記第１の画素電極が位置する第１の画素領域と前記第１の画素電極が位置する第２の画素領域とに２分割するように構成されていることを特徴とするアクティブマトリクス基板。
【請求項７】
請求項６において、前記画素のそれぞれでは、前記データ線の形成領域内に前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタの形成領域が含まれていることを特徴とするアクティブマトリクス基板。
【請求項８】
請求項７において、前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタは、ソース領域とドレイン領域とを接続するチャネル領域と、該チャネル領域に対してゲート絶縁膜を介して対峙するゲート電極と、該ゲート電極の上層に形成された第１の層間絶縁膜と、該第１の層間絶縁膜の上層に形成された前記データ線が前記第１の層間絶縁膜および前記ゲート絶縁膜を介して前記ソース領域に電気的接続するための第１のコンタクトホールと、前記データ線の上層に形成された第２の層間絶縁膜と、該第２の層間絶縁膜の上層に形成された前記第１の画素電極および前記第２の画素電極が前記第２の層間絶縁膜、第１の層間絶縁膜、および前記ゲート絶縁膜を介して前記ドレイン領域に電気的接続するための第２のコンタクトホールとを有することを特徴とするアクティブマトリクス基板。
【請求項９】
請求項８において、前記第２のコンタクトホールは、前記第１の層間絶縁膜および前記ゲート絶縁膜に対して形成された下段側コンタクトホールと、該下段側コンタクトホールに対応する位置において前記第２の層間絶縁膜に形成された上段側コンタクトホールとから構成され、前記下段側コンタクトホールの内部には、前記データ線を構成する金属層が該データ線から絶縁分離された状態に残され、該金属層を介して、前記第１の画素電極および前記第２の画素電極は、前記ドレイン領域に電気的接続していることを特徴とするアクティブマトリクス基板。
【請求項１０】
請求項８において、前記第２のコンタクトホールは、前記第１の層間絶縁膜および前記ゲート絶縁膜に対して形成された下段側コンタクトホールと、該下段側コンタクトホールに対応する位置において前記第２の層間絶縁膜に形成された上段側コンタクトホールとから構成され、前記上段側コンタクトホールに対応する領域は、前記データ線の窓開け領域になっていることを特徴とするアクティブマトリクス基板。
【請求項１１】
請求項１ないし１０のいずれかの項に規定するアクティブマトリクス基板を用いたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置のアクティブマトリクス基板に関するものである。さらに詳しくは、アクティブマトリクス基板上に構成される各画素の構造に関するものである。
【０００２】
【従来の技術】
液晶表示装置に用いられるアクティブマトリクス基板では、図１２に示すように、互いに直交する方向に延びるデータ線３Ａおよびゲート線４Ａによって画素領域５Ａが区画形成され、各画素領域５Ａには、画素用の薄膜トランジスタ（以下、ＴＦＴという。）１０Ａを介して画像信号が入力される液晶セル６Ａが構成されている。従って、データ線３Ａとゲート線４Ａとの交点には、１つの画素が対応している構造になっている。また、画素領域５Ａには、液晶セル６Ａでの保持特性を高めることを目的に、前段のゲート線４Ａとの間、または保持容量線（図示せず。）との間に保持容量５１Ａが形成されるのが一般的である。
【０００３】
ここで、ＴＦＴ１０Ａは、図１３および図１４に示すように、基板２０Ａ上において、データ線３Ａに対して層間絶縁膜１６Ａのコンタクトホール１７Ａを介して電気的接続するソース領域１１Ａ、画素電極１９Ａに対して層間絶縁膜１６Ａのコンタクトホール１８Ａを介して電気的接続するドレイン領域１２Ａ、ドレイン領域１２Ａとソース領域１１Ａとの間にチャネルを形成するチャネル領域１３Ａ、およびチャネル領域１３Ａに対してゲート絶縁膜１４Ａを介して対峙するゲート電極１５Ａから構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のアクティブマトリクス基板２Ａにおいて、いずれの画素領域５Ａにおいても、ＴＦＴ１０Ａの動作に異常があると、このＴＦＴ１０Ａが対応する画素領域５Ａでは、表示動作が完全に行われなくなり、表示の点欠陥が発生するという問題点がある。また、ゲート信号に異常があると、このゲート線４Ａに対応する１ライン分の画素領域５Ａ全体の動作に異常が生じ、表示のライン欠陥などといった致命的な異常が発生するという問題点がある。
【０００５】
さらに、従来のアクティブマトリクス基板２Ａにおいて、ＴＦＴ１０Ａがオン状態からオフ状態に切り換わる度に、ＴＦＴ１０Ａのゲート−ドレイン（画素電極）間に寄生する容量と、液晶セル６Ａの容量とのカップリングに起因して、図１５に示すように、液晶セル６Ａの極間電圧（画素電位Ｖｐ）には、ΔＶに相当するプッシュアップやプッシュダウンが発生し、表示にフリッカ（画面のちらつき）などが発生するという問題点がある。従って、従来は、データ線３Ａを介して送出される画像信号の中心電位Ｖｃに対し、対向電極の電位ＶｃｏｍをΔＶの平均値に相当する電圧値だけシフトさせる方法を採用しているが、かかる方法では、対向電極を接地電位とすることができず、回路構成が複雑になるという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、画素領域における構造を改良して、表示の欠陥などの発生を防止し、品質の高い表示を行うことのできるアクティブマトリクス基板および液晶表示装置を提供することにある。
【０００７】
さらに、本発明の課題は、画素セル毎に保持容量を付加することによって、画素セルの保持特性を向上し、品質の高い表示を行うことのできるアクティブマトリクス基板および液晶表示装置を提供することにある。
【０００８】
上記課題を解決するために、本発明に係るアクティブマトリクス基板では、基板上に形成されたデータ線と第１のゲート線との交点、および前記データ線と第２のゲート線との交点からなる２つの交点に１つの画素が対応するように構成され、該画素のそれぞれについて、前記第１のゲート線から印加される第１のゲート信号によって駆動され、前記データ線にソース領域が電気的接続するＮ型薄膜トランジスタと、該Ｎ型薄膜トランジスタのドレイン領域に電気的接続する第１の画素電極と、前記Ｎ型薄膜トランジスタと同一のデータ線にソース領域が電気的接続し、前記第２のゲート線から印加され、前記第１のゲート信号とは反転した関係にある第２のゲート信号によって前記Ｎ型薄膜トランジスタと共に駆動されるＰ型薄膜トランジスタと、該Ｐ型薄膜トランジスタのドレイン領域に電気的接続する第２の画素電極とを有し、  前記Ｎ型薄膜トランジスタ及び前記Ｐ型薄膜トランジスタは同じタイミングでオン・オフ制御されることを特徴とする。
【０００９】
このように構成したアクティブマトリクス基板において、画素領域では、第１のゲート信号および第２のゲート信号によって、Ｎ型ＴＦＴおよびＰ型ＴＦＴがそれぞれ同じタイミングでオン・オフする。従って、正常な状態であれば、Ｎ型ＴＦＴおよびＰ型ＴＦＴが同じタイミングでオンし、第１の液晶セルおよび第２の液晶セルには、同じ画像情報がそれぞれ書き込まれる。また、Ｎ型ＴＦＴおよびＰ型ＴＦＴのいずれかに動作異常があっても、正常に動作した方のＴＦＴを介して、液晶セルに画像情報が書き込まれることになる。従って、表示には、完全な点欠陥が発生しない。また、第１のゲート信号および第２のゲート信号のうちの一方に異常があっても、正常な方のゲート信号によって表示駆動が行われるので、完全なライン欠陥が発生しないなど、致命的な欠陥が発生しない。
【００１０】
また、正常時でも、第１のゲート信号および第２のゲート信号がオンレベルからオフレベルに移行するとき、第１の液晶セルには、プッシュダウンが発生し、第２の液晶セルには、プッシュアップが発生するが、本発明では、それらのタイミングが一致しているため、プッシュダウンに起因する表示の乱れをプッシュアップが補い、プッシュアップに起因する表示の乱れをプッシュダウンが補う。従って、対向電極の電位を画像信号の中心レベルからずらさなくても、フリッカなどといった表示の乱れが発生しない。それ故、本例のアクティブマトリス基板を用いた液晶表示装置では、対向電極を接地電位とすることができるなど、回路構成を簡略化できる。また、１つの画素領域に相補構成のＴＦＴを形成するといっても、ドライバ部において、ＣＭＯＳ回路を構成する工程をそのまま利用して、画素領域のＴＦＴを形成すればよいので、製造工程数が増えない。
【００１１】
本発明において、前記第１の画素電極は、隣接する画素に対応する前記第２のゲート線との間に第１の保持容量を備え、前記第２の画素電極は、隣接する画素に対応する前記第１のゲート線との間に保持容量を備えることが好ましい。
【００１２】
本発明では、上記の保持容量に代えて、前記画素のそれぞれについて、前記第１の画素電極との間に第１の保持容量を構成する第１の保持容量線と、前記第２の画素電極との間に第２の保持容量を構成する第２の保持容量線とを形成してもよい。
【００１３】
この場合には、前記第１の保持容量線は、該保持容量線に対応する画素の前記Ｎ型ＴＦＴを駆動する前記第１のゲート信号と位相が同相で逆極性の信号を供給し、前記第２の保持容量線は、該保持容量線に対応する画素の前記Ｐ型ＴＦＴを駆動する前記第２のゲート信号と位相が同相で逆極性の信号を供給するように構成されていることが好ましい。
【００１４】
また、本発明では、上記の保持容量に代えて、前記第１の画素電極は、該画素電極が属する画素の前記Ｐ型ＴＦＴを駆動するための前記第２のゲート線との間に第１の保持容量を備え、前記第２の画素電極は、該画素電極が属する画素の前記Ｎ型ＴＦＴを駆動するための前記第１のゲート線との間に第２の保持容量を備えるように構成してもよい。
【００１５】
このようにして、画素電極毎に保持容量を構成した場合には、各液晶セルでの保持特性が向上するので、品質の高い表示を行うことができる。特に、ゲート線との重なりを利用して保持容量を構成した場合には、画素領域における開口率を損なうことがない。
【００１６】
本発明では、前記データ線は、前記画素のそれぞれにおいて画素領域を前記第１のゲート線および前記第２のゲート線の延設方向において前記第１の画素電極が位置する第１の画素領域と前記第１の画素電極が位置する第２の画素領域とに２分割するように構成されていることが好ましい。
【００１７】
この場合に、前記画素のそれぞれにおいて、前記データ線の形成領域内に前記Ｎ型ＴＦＴおよび前記Ｐ型ＴＦＴの形成領域が含まれていることが好ましい。
【００１８】
このように構成すると、データ線の形成領域をそのままＴＦＴの形成領域としているので、従来の構造においてＴＦＴが占めていた領域分だけ、開口部分を拡張することができ、この点からも、表示品質が向上する。さらにまた、データ線は、ＴＦＴの形成領域全体を覆っているので、チャネル領域やソース・ドレイン領域とチャネル領域との境界部分から光が漏れないので、表示品質が高い。
【００１９】
この場合に、前記Ｎ型ＴＦＴおよび前記Ｐ型ＴＦＴは、ソース領域とドレイン領域とを接続するチャネル領域と、該チャネル領域に対してゲート絶縁膜を介して対峙するゲート電極と、該ゲート電極の上層に形成された第１の層間絶縁膜と、該第１の層間絶縁膜の上層に形成された前記データ線が前記第１の層間絶縁膜および前記ゲート絶縁膜を介して前記ソース領域に電気的接続するための第１のコンタクトホールと、前記データ線の上層に形成された第２の層間絶縁膜と、該第２の層間絶縁膜の上層に形成された前記第１の画素電極および前記第２の画素電極が前記第２の層間絶縁膜、第１の層間絶縁膜、および前記ゲート絶縁膜を介して前記ドレイン領域に電気的接続するための第２のコンタクトホールとを有することが好ましい。
【００２０】
このように構成したアクティブマトリクス基板では、画素電極が上層にあるので、液晶の配向を効果的に制御できる。しかも、データ線は、第２の層間絶縁膜によって覆われているため、データ線に印加されている電位が液晶の配向に影響を及ぼさないので、表示品質が高い。
【００２１】
また、前記第２のコンタクトホールは、前記第１の層間絶縁膜および前記ゲート絶縁膜に対して形成された下段側コンタクトホールと、該下段側コンタクトホールに対応する位置において前記第２の層間絶縁膜に形成された上段側コンタクトホールとから構成され、下段側コンタクトホールの内部には、前記データ線を構成する金属層が該データ線から絶縁分離された状態に残され、該金属層を介して、前記第１の画素電極および前記第２の画素電極は、前記ドレイン領域に電気的接続していることが好ましい。
【００２２】
このように構成したアクティブマトリクス基板では、画素電極は、第２のコンタクトホール内部に残る金属層を介してドレイン領域に電気的接続しているため、シリコン膜とＩＴＯ膜とを直接電気的接続した場合に生じる接続抵抗が大きいという問題を解消できる。
【００２３】
また、上記のＴＦＴ構造に代えて、前記第２のコンタクトホールは、前記第１の層間絶縁膜および前記ゲート絶縁膜に対して形成された下段側コンタクトホールと、該下段側コンタクトホールに対応する位置において前記第２の層間絶縁膜に形成された上段側コンタクトホールとから構成され、前記上段側コンタクトホールに対応する領域は、前記データ線の窓開け領域になっていてもよい。
【００２４】
【発明の実施の形態】
図面を参照して、本発明の実施例を説明する。
【００２５】
［実施例１］
図１（ａ）は、本例の液晶表示装置のアクティブマトリクス基板の構成を模式的に示す説明図である。
【００２６】
図１（ａ）において、本例の液晶表示装置１も、基本的には、従来の液晶表示装置と同様、そのアクティブマトリクス基板２上において、データ線３およびゲート線４の交点に対応する位置に画素領域５がそれぞれ構成され、いずれの画素領域５にも、画素用のＴＦＴを介して画像信号が入力される液晶セルが構成されている。但し、本例では、２本のゲート線（第１のゲート線４２Ｎ、第２のゲート線４２Ｐ）でゲート線４が構成されていることから、第１のゲート線４２Ｎとデータ線３との交点、および第２のゲート線４２Ｐとデータ線３との交点からなる２つの交点に対して、１つの画素が対応している構造になっている。
【００２７】
データ線３に対しては、シフトレジスタ７１、レベルシフタ７２、ビデオライン７３、アナログスイッチ７４を備えるデータドライバ部７が構成され、ゲート線４に対しては、シフトレジスタ８１およびレベルシフタ８２を備える走査ドライバ部８が構成されている。ここで、データドライバ部７および走査ドライバ部８では、図１（ｂ）に示すように、Ｎ型ＴＦＴｎ１、ｎ２・・・と、Ｐ型ＴＦＴｐ１、ｐ２・・・とによって多段のＣＭＯＳ回路が構成されている。
【００２８】
特に、本例では、後述するとおり、位相が同相で逆極性の２種類のゲート信号を発生させる必要があるため、図２（ａ）に示すように、走査ドライバ部８では、クロック発生回路８４、シフトレジスタ８１、およびＮＡＮＤゲートバッファ８２の後段に、非反転回路８３Ｎおよび反転回路８３Ｐが構成されている。ここで、図２（ｂ）において、ＮＡＮＤゲートバッファ８２から出力される信号を信号Ａで表すと、非反転回路８３Ｎおよび反転回路８３Ｐから出力される信号は、それぞれ信号Ｂ、Ｃで示すように、波形が反転した関係にある。
【００２９】
なお、図１において、アクティブマトリクス基板２としては、アクティブマトリクス部９だけが基板上に構成されたもの、アクティブマトリクス部９と同じ基板上にデータドライバ部７が構成されたもの、アクティブマトリクス部９と同じ基板上に走査ドライバ部８が構成されたもの、アクティブマトリクス部９と同じ基板上にデータドライバ部７および走査ドライバ部８の双方が構成されたものがある。また、ドライバ内蔵型のアクティブマトリクス基板２であっても、データドライバ部７に含まれるシフトレジスタ７１、レベルシフタ７２、ビデオライン７３、アナログスイッチ７４等の全てがアクティブマトリクス基板２上に構成された完全ドライバ内蔵タイプと、それらの一部がアクティブマトリクス基板２上に構成された部分ドライバ内蔵タイプとがあるが、本発明は、いずれのタイプのアクティブマトリクス基板にも適用できる。
【００３０】
本例では、いずれの画素領域５も同じ構成になっているので、そのうちの画素領域５２について説明する。
【００３１】
画素領域５２に対しては、ゲート線４が第１のゲート線４２Ｎおよび第２のゲート線４２Ｐからなる２本のゲート線から構成され、これらのゲート線とデータ線３との２つの交点に対して、１つの画素が構成されている状態にある。また、走査ドライバ部８は、各ゲート線毎に、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐをそれぞれ出力するようになっている。ここで、第１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ２Ｐとは、反転した関係にある信号となるように、走査ドライバ部８には、非反転回路８３Ｎと反転回路８３Ｐとが構成されている。
【００３２】
また、画素領域５２では、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相補構成のＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構成され、各ＴＦＴ毎にそのドレイン領域に対してＩＴＯ膜からなる第１の画素電極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続している。このため、１つの画素領域５２では、第１の画素電極６２Ｎと対向基板（図示せず。）との間に第１の液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと対向基板（図示せず。）との間に第２の液晶セル３２Ｐが構成されている状態にある。
【００３３】
但し、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのソース領域は、いずれも、同じデータ線３に接続している。
【００３４】
図３（ａ）に画素領域５２を拡大して示すように、第１の画素電極６２Ｎは、その端部６２０Ｎが、第１のゲート線４２Ｎを跨いで、隣接する画素領域５１にまで延設され、この画素領域５１に対する第２のゲート線４１Ｐと重なることによって、第１の保持容量９２Ｎが構成されている。同様に、第２の画素電極６２Ｐは、その端部６２０Ｐが、第２のゲート線４２Ｐを跨いで、隣接する画素領域５３にまで延設され、この画素領域５３に対する第１のゲート線４３Ｎと重なることによって、第２の保持容量９２Ｐが構成されている。
【００３５】
このように構成したアクティブマトリクス基板２において、画素領域５２では、図３（ｂ）に示すように、反転信号の関係にある第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐによって、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じタイミングでオン・オフする。従って、正常な状態であれば、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが同じタイミングでオンし、データ線３、第１の画素電極６２Ｎ、および第２の画素電極６２Ｐを介して、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐには、同じ画像情報がそれぞれ書き込まれる。
【００３７】
しかも、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれかに動作異常があっても、画素領域５２では、正常に動作した方のＴＦＴを介して、液晶セル（液晶セル３２Ｎまたは第２の液晶セル３２Ｐ）に画像情報が書き込まれることになる。従って、表示には、完全な点欠陥が発生しない。また、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐのうちの一方に異常があっても、正常な方のゲート信号によって表示駆動が行われるので、完全なライン欠陥などといった致命的な欠陥が発生しない。
【００３８】
また、正常時でも、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐがオンレベルからオフレベルに移行するとき、第１の液晶セル３２Ｎには、プッシュダウンが発生し、第２の液晶セル３２Ｐには、プッシュアップが発生するが、本例では、それらのタイミングが一致しているため、プッシュダウンに起因する表示の乱れをプッシュアップが補い、プッシュアップに起因する表示の乱れをプッシュダウンが補う。従って、対向電極の電位を画像信号の中心レベルからずらさなくても、フリッカなどといった表示の乱れが発生しない。それ故、本例のアクティブマトリス基板２を用いた液晶表示装置では、対向電極を接地電位とすることができるなど、回路構成を簡略化できる。
【００３９】
さらに、画素領域５２では、第１の液晶セル３２Ｎに対しては、第１の画素電極６２Ｎと、隣接する画素領域５１の第２のゲート線４１Ｐとの間に第１の保持容量９２Ｎが構成され、図３（ｂ）に示すように、画素領域５２における第１のゲート信号Ｇ２ＮがＮ型ＴＦＴ１０Ｎをオン状態とするレベル（ハイレベル）にあるとき（正方向のパルスが印加されるとき）、画素領域５１に対して第２のゲート線４１Ｐから供給される第２のゲート信号Ｇ１Ｐは、オフレベル（ローレベル）にある。同様に、画素領域５２では、第２の液晶セル３２Ｐに対しては、第２の画素電極６２Ｐと、隣接する画素領域５３の第１のゲート線４３Ｎとの間に第２の保持容量９２Ｐが構成され、画素領域５２における第２のゲート信号Ｇ２ＰがＰ型ＴＦＴ１０Ｐをオン状態とするレベル（ローレベル）にあるとき（負方向のパルスが印加されるとき）、画素領域５３に対して第１のゲート線４３Ｎから供給される第１のゲート信号Ｇ３Ｎは、オフレベル（ハイレベル）にある。それ故、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐに画像情報を書き込むタイミングに合わせて、第１の保持容量９２Ｎおよび第２の保持容量９２Ｐに電荷が蓄積されるので、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐのいずれにおいても保持特性が高い。それ故、品質の高い表示を行うことができる。
【００４０】
しかも、画素領域５２では、あくまで隣接する画素領域５１、５３のゲート線（第２のゲート線４１Ｐ、第１のゲート線４３Ｎ）を利用して保持容量（第１の保持容量９２Ｎ、第２の保持容量９２Ｐ）を構成しているので、画素領域５２における開口率を損なうことがない。
【００４１】
さらに、本例では、１つの画素領域５２に相補構成のＴＦＴ（Ｎ型ＴＦＴ１０Ｎ、およびＰ型ＴＦＴ１０Ｐ）を形成するといっても、データドライバ部７および走査ドライバ部８において、ＣＭＯＳ回路を構成するＮ型ＴＦＴおよびＰ型ＴＦＴをそれぞれを形成する工程をそのまま利用して、画素領域５２に相補構成のＴＦＴを形成すればよいので、製造工程数が増えない。
【００４２】
［実施例１の変形例］
実施例１では、第１の保持容量９２Ｎおよび第２の保持容量９２Ｐを構成するにあたって、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐを隣接する画素領域５１、５３にまで延設し、層間絶縁膜を誘電体としてゲート線と重畳する構造としたが、図４に示すような構造であってもよい。すなわち、画素領域５２では、それぞれ隣接する画素領域５１、５３の端部において、第２のゲート線４２Ｐおよび第１のゲート線４１Ｐに対してゲート絶縁膜を介して重なるように、Ｎ型ＴＦＴ１０Ｎ、およびＰ型ＴＦＴ１０Ｐのソース・ドレイン領域と同じ工程の中で、高濃度領域ＳＵＢ２Ｎ、ＳＵＢ２Ｐを形成し、かつ、これらの高濃度領域ＳＵＢ２Ｎ、ＳＵＢ２Ｐが第１の画素電極６２Ｎおよび第２の画素電極６２Ｐとそれぞれ層間絶縁膜およびゲート絶縁膜のコンクタクトホールを介して電気的に接続するように構成してもよい。このように構成した場合には、第２のゲート線４２Ｐおよび第１のゲート線４１Ｐと、高濃度領域ＳＵＢ２Ｎ、ＳＵＢ２Ｐとがそれぞれゲート絶縁膜を誘電体として重なる構造になるので、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐと、第２のゲート線４２Ｐおよび第１のゲート線４１Ｐとの間に第１の保持容量９２Ｎおよび第２の保持容量９２Ｐをそれぞれ構成することができる。
【００４３】
［実施例２］
図５は、本例の液晶表示装置のアクティブマトリクス基板の構成を模式的に示す説明図である。なお、本例のアクティブマトリクス基板の基本的な構成は、実施例１と同様であるため、対応する部分には同じ符合を付してそれらの説明を省略する。
【００４４】
図５において、本例のアクティブマトリクス基板２でも、データ線と２本のゲート線との２つの交点に対して１つの画素領域５（画素）が対応しており、いずれの画素領域５も、同じ構成になっているので、そのうちの画素領域５２について説明する。
【００４５】
画素領域５２に対しては、ゲート線４が第１のゲート線４２Ｎおよび第２のゲート線４２Ｐからなる２本のゲート線から構成され、これらの各ゲート線毎に、走査ドライバ部８は、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐをそれぞれ出力するようになっている。ここで、第１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ２Ｐとは、位相が同相で逆極性の関係にある。
【００４６】
また、画素領域５２では、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相補構成のＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構成され、各ＴＦＴ毎にそのドレイン領域に第１の画素電極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続している。このため、１つの画素領域５２では、第１の画素電極６２Ｎと対向基板（図示せず。）との間に第１の液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと対向基板（図示せず。）との間に第２の液晶セル３２Ｐが構成されている状態にある。但し、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのソース領域は、いずれも、同じデータ線３に接続している。
【００４７】
さらに、画素領域５２には、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐに平行な第１の保持容量線４２ＣＮ、および第２の保持容量線４２ＣＰからなる２本の保持容量線が構成されている。ここで、第１の保持容量線４２ＣＮおよび第２の保持容量線４２ＣＰは、いずれもゲート線と同時に形成された層であり、第１の保持容量線４２ＣＮに対しては、反転回路８３Ｐが構成され、第２の保持容量線４２ＣＰには、非反転回路８３Ｎが構成されている。従って、第１の保持容量線４２ＣＮ、および第２の保持容量線４２ＣＰから供給される信号Ｃ２Ｎ、Ｃ２Ｐは、位相が同相で、かつ、極性が逆である。
【００４８】
また、第１の保持容量線４２ＣＮおよび第２の保持容量線４２ＣＰと、第１の画素電極６２Ｎおよび第１の画素電極６２Ｎとの間には、第１の保持容量９２Ｎ、および第２の保持容量９２Ｐがそれぞれ構成されている。すなわち、図６（ａ）に画素領域５２を拡大して示すように、第１の画素電極６２Ｎは、その端部６２０Ｎが、層間絶縁膜（図示せず。）を介して第１の保持容量線４２ＣＮに重なることによって、第１の保持容量９２Ｎが構成され、第２の画素電極６２Ｐは、その端部６２０Ｐが、層間絶縁膜（図示せず。）を介して第２の保持容量線４２ＣＰと重なることによって、第２の保持容量９２Ｐが構成されている。
【００４９】
このように構成したアクティブマトリクス基板２において、たとえば、画素領域５２では、図６（ｂ）に示すように、反転信号の関係にある第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２ＰによってＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じタイミングでオン・オフし、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐに画像情報がそれぞれ書き込まれる。また、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれかに動作異常があっても、画素領域５２では、正常に動作した方のＴＦＴを介して、液晶セル（液晶セル３２Ｎまたは第２の液晶セル３２Ｐ）に画像情報が書き込まれるので、完全な点欠陥やライン欠陥が発生しないなど、実施例１と同様な効果を奏する。
【００５０】
さらに、画素領域５２では、第１の液晶セル３２Ｎに対しては、第１の画素電極６２Ｎと、第１の保持容量線４２ＣＮとの間に第１の保持容量９２Ｎが構成され、第２の液晶セル３２Ｐに対しては、第２の画素電極６２Ｐと、第２の保持容量線４２ＣＰとの間に第２の保持容量９２Ｐが構成されている。しかも、図６（ｂ）に示すように、第１のゲート信号Ｇ２Ｎと、第１の保持容量線４２ＣＮから出力される信号Ｃ２Ｎとは、位相が同相で逆極性である。また、第２のゲート信号Ｇ２Ｐと、第２の保持容量線４２ＣＰから出力される信号Ｃ２Ｐとは、位相が同相で逆極性である。従って、画素領域５２における第１のゲート信号Ｇ２ＮがＮ型ＴＦＴ１０Ｎをオン状態とするレベル（ハイレベル）にあるとき（正方向のパルスが印加されるとき）、画素領域５２に対して、第１の保持容量線４２ＣＮからは、信号Ｃ２Ｎとして負方向のパルス（ローレベルの信号）が出力され、画素領域５２における第２のゲート信号Ｇ２ＰがＰ型ＴＦＴ１０Ｐをオン状態とするレベル（ローレベル）にあるとき（負方向のパルスが印加されるとき）、画素領域５２に対して、第２の保持容量線４２ＣＰからは、信号Ｃ２Ｐとして正方向のパルス（ハイレベルの信号）が出力される。それ故、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐに画像情報を書き込むタイミングに合わせて、第１の保持容量９２Ｎ、および第２の保持容量９２Ｐに電荷が蓄積されるので、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐのいずれにおいても、保持特性が高い。それ故、品質の高い表示を行うことができる。
【００５１】
ここで、第１のゲート信号Ｇ２Ｎの振幅をＶ１（Ｖ）とし、信号Ｃ２Ｎの振幅をＶ２（Ｖ）とした場合に、以下の式を満たすように、Ｖ１、Ｖ２のレベルを設定すると、個々の液晶セル３２Ｎにおいて、フィードスルーを最小とすることができ、たとえ、存在したとしても、第１の液晶セル３２Ｎと第２の液晶セル３２Ｐとの間で相殺できる。
【００５２】
Ｃ１＜＜Ｃ２＜Ｃ３
Ｖ１・（Ｃ１＋Ｃ２）＝Ｖ２・Ｃ３
Ｖ１＝Ｖ２
但し、Ｃ１は、Ｎ型ＴＦＴ１０Ｎのゲート・ソース間容量、Ｃ２は、Ｎ型ＴＦＴ１０Ｎのゲート・ドレイン間容量、Ｃ３は、第１の保持容量９２Ｎの容量値であり、上式の関係は、Ｐ型ＴＦＴ１０Ｐについても同様に成り立つように設定する。
【００５３】
なお、本例でも、実施例１に対して変形例を示したように、ＴＦＴのソース・ドレイン領域と同時形成した高濃度領域と、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐとがそれぞれコンクタクトホールを介して電気的に接続し、かつ、これらの高濃度領域と保持容量線とがゲート絶縁膜を誘電体膜として重畳する構造であってもよい。
【００５４】
［実施例３］
図７は、本例の液晶表示装置のアクティブマトリクス基板の構成を模式的に示す説明図である。なお、本例のアクティブマトリクス基板の基本的な構成は、実施例１と同様であるため、対応する部分には同じ符合を付してそれらの説明を省略する。
【００５５】
図７において、本例のアクティブマトリクス基板２でも、画素領域５２に対しては、ゲート線４が第１のゲート線４２Ｎおよび第２のゲート線４２Ｐからなる２本のゲート線から構成され、これらの各ゲート線毎に、走査ドライバ部８は、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐをそれぞれ出力するようになっている。ここで、第１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ２Ｐとは、位相が同相で逆極性の信号となるように、走査ドライバ部８には、共通のクロック信号に対し、非反転回路８３Ｎと反転回路８３Ｐとが構成されている。
【００５６】
また、画素領域５２では、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動される相補構成のＮ型ＴＦＴ１０Ｎ、およびＰ型ＴＦＴ１０Ｐが構成され、各ＴＦＴ毎にそのドレイン領域に第１の画素電極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続している。このため、１つの画素領域５２では、第１の画素電極６２Ｎと対向基板（図示せず。）との間に第１の液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと対向基板（図示せず。）との間に第２の液晶セル３２Ｐが構成されている状態にある。但し、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのソース領域は、いずれも、同じデータ線３に接続している。
【００５７】
図８（ａ）に画素領域５２を拡大して示すように、画素領域５２に対応するデータ線３は、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐの延設方向において、画素領域５２を、第１の画素電極６２Ｎが位置する第１の画素領域５２Ｎと、第２の画素電極６２Ｐが位置する第２の画素領域５２Ｐとに２分割するように、コの字形状に屈曲しながら延びており、かかるデータ線３に対して、Ｎ型ＴＦＴ１０Ｎと、Ｐ型ＴＦＴ１０Ｐとが両側から接続している状態にある。
【００５８】
また、第１の画素電極６２Ｎの端部６２０Ｎは、同じ画素領域５２に対応する第２のゲート線４２Ｐと重なることによって、第１の保持容量９２Ｎを構成し、第２の画素電極６２Ｐの端部６２０Ｐは、同じ画素領域５２に対応する第１のゲート線４３Ｎと重なることによって、第２の保持容量９２Ｐを構成している。
【００５９】
このように構成したアクティブマトリクス基板２において、画素領域５２では、図８（ｂ）に示すように、反転信号の関係にある第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２ＰによってＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐがそれぞれ同じタイミングでオン・オフする。従って、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐには、同じ画像情報がそれぞれ書き込まれる。ここで、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれかに動作異常があっても、正常に動作した方のＴＦＴを介して、液晶セル（液晶セル３２Ｎまたは第２の液晶セル３２Ｐ）に画像情報が書き込まれることになる。従って、表示には、完全な点欠陥やライン欠陥など、致命的な欠陥が発生しないなど、実施例１と同様な効果を奏する。
【００６０】
また、画素領域５２では、第１の液晶セル３２Ｎに対しては、第１の画素電極６２Ｎと、第１の保持容量線４２ＣＮとの間に第１の保持容量９２Ｎが構成され、第２の液晶セル３２Ｐに対しては、第２の画素電極６２Ｐと、第２の保持容量線４２ＣＰとの間に第２の保持容量９２Ｐが構成されている。しかも、図８（ｂ）に示すように、画素領域５２における第１のゲート信号Ｇ２ＮがＮ型ＴＦＴ１０Ｎをオン状態とするレベル（ハイレベル）にあるとき、第２のゲート信号Ｇ２Ｐは、ローレベルにある。逆にいえば、第２のゲート信号Ｇ２ＰがＰ型ＴＦＴ１０Ｐをオン状態とするレベル（ローレベル）にあるとき、第１のゲート信号Ｇ２Ｎは、ハイレベルにある。それ故、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐに画像情報を書き込むタイミングに合わせて、第１の保持容量９２Ｎ、および第２の保持容量９２Ｐに電荷が蓄積されるので、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐのいずれにおいても、保持特性が高い。それ故、品質の高い表示を行うことができる。
【００６１】
ここで、図８（ｂ）に示す波形の第１のゲート信号Ｇ２Ｎ、および第２のゲート信号Ｇ２Ｐに代えて、図８（ｃ）に示す波形の第１のゲート信号Ｇ２Ｎ、および第２のゲート信号Ｇ２Ｐを用いてもよい。この場合には、第１のゲート信号Ｇ２Ｎ、および第２のゲート信号Ｇ２ＰがＴＦＴをオン状態とするときの振幅をＶ３（Ｖ）とし、それに先行して反転するパルスの振幅をＶ４（Ｖ）とした場合に、以下の式を満たすように、Ｖ３、Ｖ４のレベルを設定すると、個々の液晶セル３２Ｎ、３２Ｐにおいて、フィードスルーを最小とすることができ、たとえ、存在したとしても、第１の液晶セル３２Ｎと第２の液晶セル３２Ｐとの間で相殺できる。
【００６２】
Ｃ１＜＜Ｃ２＜Ｃ３
Ｖ３・（Ｃ１＋Ｃ２）＝Ｖ４・Ｃ３
但し、Ｃ１は、ＴＦＴのゲート・ソース間容量、Ｃ２は、ＴＦＴのゲート・ドレイン間容量、Ｃ３は、保持容量の容量値である。
【００６３】
なお、本例でも、実施例１に対して変形例を示したように、ＴＦＴのソース・ドレイン領域と同時形成した高濃度領域と、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐとがそれぞれコンクタクトホールを介して電気的に接続し、かつ、これらの高濃度領域と保持容量線とがゲート絶縁膜を誘電体膜として重畳する構造であってもよい。
【００６４】
［実施例４］
図９は、本例の液晶表示装置のアクティブマトリクス基板の構成を模式的に示す説明図である。なお、本例のアクティブマトリクス基板の基本的な構成は、実施例３と同様であるため、同じく、図７と同様な等価回路で表される。すなわち、画素領域５２に対しては、ゲート線４が第１のゲート線４２Ｎおよび第２のゲート線４２Ｐからなる２本のゲート線から構成され、これらの各ゲート線毎に、走査ドライバ部８は、第１のゲート信号Ｇ２Ｎおよび第２のゲート信号Ｇ２Ｐをそれぞれ出力するようになっている。ここで、第１のゲート信号Ｇ２Ｎと、第２のゲート信号Ｇ２Ｐとは、位相が同相で逆極性の関係となるように、走査ドライバ部８には、共通のクロック信号に対し、非反転回路８３Ｎと反転回路８３Ｐとが構成されている。
【００６５】
また、画素領域５２では、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐから供給される各ゲート信号Ｇ２Ｎ、Ｇ２Ｐによってそれぞれ駆動されるＮ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが構成され、各ＴＦＴ毎にそのドレイン領域に第１の画素電極６２Ｎおよび第２の画素電極６２Ｐがそれぞれ接続している。このため、１つの画素領域５２では、第１の画素電極６２Ｎと対向基板（図示せず。）との間に第１の液晶セル３２Ｎが構成され、第２の画素電極６２Ｐと対向基板（図示せず。）との間に第２の液晶セル３２Ｐが構成されている状態にある。
【００６６】
図９に画素領域５２を拡大して示すように、画素領域５２に対応するデータ線３は、第１のゲート線４２Ｎおよび第２のゲート線４２Ｐの延設方向において、画素領域５２を、第１の画素電極６２Ｎが位置する第１の画素領域５２Ｎと、第２の画素電極６２Ｐが位置する第２の画素領域５２Ｐとに２分割するように真っ直ぐに延びている。
【００６７】
第１の画素電極６２Ｎの端部６２０Ｎは、同じ画素領域５２に対応する第２のゲート線４２Ｐと重なることによって、第１の保持容量９２Ｎを構成し、第２の画素電極６２Ｐの端部６２０Ｐは、同じ画素領域５２に対応する第１のゲート線４３Ｎと重なることによって、第２の保持容量９２Ｐを構成している。
【００６８】
ここで、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐと、第２のゲート線４２Ｐおよび第１のゲート線４２Ｎとの重なり幅は、それぞれΔＮＰ、ΔＰＮである。また、第１の画素電極６２Ｎは、その他方の端部６２１Ｎが、同じ画素領域５２に対応する第１のゲート線４２Ｎとも重なり、第２の画素電極６２Ｐは、その他方の端部６２１Ｐが、同じ画素領域５２に対応する第２のゲート線４３Ｐとも重なっているが、それらの重なり幅は、それぞれΔＮＮ、ΔＰＰであり、前述のΔＮＰ、ΔＰＮに比較して著しく小さい。従って、第１の保持容量９２Ｎおよび第２の液晶セル３２Ｐは、第１の液晶セル３２Ｎおよび第２の液晶セル３２Ｐに対する保持容量として十分に機能する。
【００６９】
また、Ｐ型ＴＦＴ１０Ｐも同様であるが、Ｎ型ＴＦＴ１０Ｎにおけるソース・ドレイン間容量をＣ５、第１の画素電極６２Ｎの他方の端部６２１Ｎと、同じ画素領域５２に対応する第１のゲート線４２Ｎと重なりに起因する容量をＣ６、第１の保持容量９２Ｎの容量値をＣ７としたときに、Ｃ５、Ｃ６、Ｃ７が以下の式
Ｃ５  ＜  Ｃ６  ＜  Ｃ７
（Ｃ５＋Ｃ６）  ＝  Ｃ７
を満たす範囲にあれば、Ｎ型ＴＦＴ１０Ｎにおける寄生容量がばらついた場合でも、フィードスルーを最小限とすることができ、たとえ存在しても、第１の液晶セル３２Ｎと第２の液晶セル３２Ｐとの間で相殺することができる。
【００７０】
本例では、データ線３の延びる方向に沿って、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのチャネル長方向が設定され、かつ、データ線３の形成領域内に、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐが形成されている。
【００７１】
また、本例では、各ＴＦＴの形成領域がデータ線３で覆われていることから、データ線３をブラックマトリックスとして利用できるよう、図１０（ａ）、（ｂ）に示す構造になっている。
【００７２】
すなわち、図１０（ａ）、（ｂ）において、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれにおいても、基板２０上では、データ線３に対して電気的接続するソース領域１１、画素電極１９に対して電気的接続するドレイン領域１２、ドレイン領域１２とソース領域１１との間にチャネルを形成するためのチャネル領域１３、およびチャネル領域１３に対してゲート絶縁膜１４を介して対峙するゲート電極１５から構成され、このゲート電極１５は、ゲート線の一部として構成されている点では、従来のＴＦＴと同じ構造である。
【００７３】
但し、本例では、ゲート電極１５の上層には、第１の層間絶縁膜１６が形成され、この第１の層間絶縁膜１６の上層に形成されたデータ線３は、第１の層間絶縁膜１６およびゲート絶縁膜１４に形成されたコンタクトホール１７を介してソース領域１１に電気的接続している。
【００７４】
また、データ線３の上層には、第２の層間絶縁膜１８が形成され、この第２の層間絶縁膜１８の上層に形成された第１の画素電極６２Ｎおよび第２の画素電極６２Ｐは、第２の層間絶縁膜１８、第１の層間絶縁膜１６、およびゲート絶縁膜１４に形成された第２のコンタクトホール１９を介してドレイン領域１２に電気的接続している。
【００７５】
ここで、第２のコンタクトホール１９は、第１の層間絶縁膜１６およびゲート絶縁膜１４に対して形成された下段側コンタクトホール１９１と、この下段側コンタクトホール１９１に対応する位置において第２の層間絶縁膜１８に形成された上段側コンタクトホール１９２とから構成されている。
【００７６】
また、本例では、第２のコンタクトホール１９の底部には、データ線３を構成している金属と同時形成された金属層３０が、データ線３から絶縁分離された状態に残され、この金属層３０を介して、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐは、ドレイン領域１２に電気的接続している。
【００７７】
このように構成したアクティブマトリクス基板２では、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐは、第２のコンタクトホール１９の内部に残る金属層３０を介してドレイン領域１２に電気的接続しているため、シリコン膜（ドレイン領域１２）とＩＴＯ膜とを直接電気的接続した場合に生じる接続抵抗が大きいという問題を解消できる。
【００７８】
また、本例のアクティブマトリクス基板２では、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐが上層にあるので、液晶の配向を効果的に制御できる。しかも、データ線３は、第２の層間絶縁膜１８によって覆われているため、データ線３に印加されている電位が液晶の配向に影響を及ぼさないので、表示品質が高い。
【００７９】
さらに、データ線３の形成領域をそのままＴＦＴの形成領域としているので、従来の構造においてＴＦＴが占めていた領域分だけ、開口部分を拡張することができ、この点からも、表示品質が向上する。さらにまた、データ線３は、ＴＦＴの形成領域全体を覆っているので、チャネル領域１３、ソース領域１１とチャネル領域１３との境界部分、およびドレイン領域１２とチャネル領域１３との境界部分からの光の漏れがないので、表示品質が高い。
【００８０】
このような構成の本例のアクティブマトリクス基板２は、たとえば以下の製造方法により製造できる。まず、第１の層間絶縁膜１６を形成するまでは、通常の製造工程を行い、第１の層間絶縁膜１６を形成した後は、まず、第１の層間絶縁膜１６およびゲート絶縁膜１４に対して、下段側コンタクトホール１９１および第１のコンタクトホール１７を形成し、しかる後に、第１の層間絶縁膜１６の表面側に、データ線３を構成するためのアルミニウム層を形成する。
【００８１】
次に、アルミニウム層をパターニングする際には、データ線３から絶縁分離した状態に金属層３０を残す。
【００８２】
次に、第２の層間絶縁膜１８を形成した後、この第２の層間絶縁膜１８に対して、下段側コンタクトホール１９１に対応する位置に上段側コンタクトホール１９２を形成する。
【００８３】
しかる後、第２の層間絶縁膜１８の表面にＩＴＯ層を形成した後、それをパタンニングし、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐを形成する。
【００８４】
［実施例４の変形例］
なお、実施例４については、図１０（ａ）、（ｂ）に示す構造のＴＦＴに代えて、図１１（ａ）、（ｂ）に示す構造のＴＦＴを用いることができる。すなわち、本例では、Ｎ型ＴＦＴ１０ＮおよびＰ型ＴＦＴ１０Ｐのいずれにおいても、基板２０上では、データ線３に対して電気的接続するソース領域１１、画素電極１９に対して電気的接続するドレイン領域１２、ドレイン領域１２とソース領域１１との間にチャネルを形成するためのチャネル領域１３、およびチャネル領域１３に対してゲート絶縁膜１４を介して対峙するゲート電極１５から構成され、このゲート電極１５は、ゲート線４の一部として構成されている点では、従来のＴＦＴと同じ構造である。
【００８５】
但し、本例では、ゲート電極１５の上層には、第１の層間絶縁膜１６が形成され、この第１の層間絶縁膜１６の上層に形成されたデータ線３は、第１の層間絶縁膜１６およびゲート絶縁膜１４に形成されたコンタクトホール１７を介してソース領域１１に電気的接続している。また、データ線３の上層には、第２の層間絶縁膜１８が形成され、この第２の層間絶縁膜１８の上層に形成された第１の画素電極６２Ｎおよび第２の画素電極６２Ｐは、第２の層間絶縁膜１８、第１の層間絶縁膜１６、およびゲート絶縁膜１４に形成された第２のコンタクトホール１９を介してドレイン領域１２に電気的接続している。
【００８６】
ここで、第２のコンタクトホール１９は、第１の層間絶縁膜１６およびゲート絶縁膜１４に対して形成された下段側コンタクトホール１９１と、この下段側コンタクトホール１９１に対応する位置において第２の層間絶縁膜１８に形成された上段側コンタクトホール１９２とから構成されている。また、第２のコンタクトホール１９に対応する領域は、データ線３が存在しない窓開け領域１３０になっている。
【００８７】
このように構成したアクティブマトリクス基板２でも、第１および第２の画素電極６２Ｎ、６２Ｐが上層にあるので、液晶の配向を効果的に制御できる。また、データ線３は、第２の層間絶縁膜１８によって覆われているため、データ線３に印加されている電位が液晶の配向に影響を及ぼさない。さらに、データ線３の形成領域をそのままＴＦＴの形成領域としているので、従来の構造においてＴＦＴが占めていた領域分だけ、開口部分を拡張することができ、この点からも、表示品質が向上する。さらにまた、データ線３は、ＴＦＴの形成領域の略全体を覆っているので、チャネル領域１３、ソース領域１１とチャネル領域１３との境界部分、およびドレイン領域１２とチャネル領域１３との境界部分からの光の漏れがないので、表示品質が高い。
【００８８】
このような構成の本例のアクティブマトリクス基板２は、たとえば以下の製造方法により製造できる。まず、第１の層間絶縁膜１６を形成するまでは、通常の製造工程を行い、第１の層間絶縁膜１６を形成した後は、まず、第１の層間絶縁膜１６およびゲート絶縁膜１４に対して、下段側コンタクトホール１９１および第１のコンタクトホール１７を形成し、しかる後に、第１の層間絶縁膜１６の表面側に、データ線３を構成するためのアルミニウム層を形成する。
【００８９】
次に、アルミニウム層をパタンニングしてデータ線３を残す。この際には、下段側コンタクトホール１９１および上段側コンタクトホール１９２に対応する領域に、データ線３に対して窓開け領域１３０を形成する。
【００９０】
次に、第２の層間絶縁膜１８を形成した後、この第２の層間絶縁膜１８に対して、下段側コンタクトホール１９１に対応する位置に上段側コンタクトホール１９２を形成する。
【００９１】
しかる後、第２の層間絶縁膜１８の表面にＩＴＯ層を形成した後、それをパタンニングし、第１の画素電極６２Ｎおよび第２の画素電極６２Ｐを形成する。
【００９２】
［その他の実施例］
なお、実施例１ないし４において、各画素に２つの画素電極があることを利用して、各画素電極の間においてラビング方向を変えることにより、高視野角度を備える液晶表示装置を実現してもよい。
【００９３】
【発明の効果】
以上説明したように、本発明に係る液晶表示装置のアクティブマトリクス基板では、基板上に形成されたデータ線と第１のゲート線との交点、および前記データ線と第２のゲート線との交点からなる２つの交点に１つの画素が対応するように構成され、該画素のそれぞれについて、第１のゲート線および第２のゲート線によって駆動されるＴＦＴ、および該ＴＦＴに接続する画素電極を設けてあるため、２つのＴＦＴが同じタイミングでオンし、各液晶セルには、同じ画像情報がそれぞれ書き込まれる。従って、いずれかのＴＦＴに動作異常があっても、正常に動作した方のＴＦＴを介して、液晶セルに画像情報が書き込まれることになる。それ故、本発明によれば、致命的な表示欠陥が発生しない。また、２つの液晶セルにプッシュダウンおよびプッシュアップが発生しても、互いに相殺し合うので、対向電極の電位を画像信号の中心レベルからずらさなくても、フリッカなどといった表示の乱れが発生しない。さらに、１つの画素領域に相補構成のＴＦＴを形成するといっても、同一基板上のドライバ部において、ＣＭＯＳ回路を構成する工程をそのまま利用して画素領域のＴＦＴを形成すれば、製造工程数が増えない。
【図面の簡単な説明】
【図１】本発明の実施例１に係る液晶表示装置のアクティブマトリクス基板の等価回路を示す説明図である。
【図２】図１に示すアクティブマトリクス基板上に構成した走査ドライバ回路の説明図である。
【図３】（ａ）は、図１に示すアクティブマトリクス基板上に構成した画素の１つを拡大して示す説明図、（ｂ）は、この画素を駆動するためのゲート信号の波形図である。
【図４】本発明の実施例１の変形例に係る液晶表示装置のアクティブマトリクス基板上に構成した画素を拡大して示す説明図である。
【図５】本発明の実施例２に係る液晶表示装置のアクティブマトリクス基板の等価回路を示す説明図である。
【図６】（ａ）は、図５に示すアクティブマトリクス基板上に構成した画素を拡大して示す説明図、（ｂ）は、この画素を駆動するためのゲート信号などの波形図である。
【図７】本発明の実施例３に係る液晶表示装置のアクティブマトリクス基板の等価回路を示す説明図である。
【図８】（ａ）は、図７に示すアクティブマトリクス基板上に構成した画素を拡大して示す説明図、（ｂ）は、この画素を駆動するためのゲート信号の波形図、（ｃ）は、別のゲート信号の波形図である。
【図９】本発明の実施例４に係る液晶表示装置のアクティブマトリクス基板に構成した画素の１つを拡大して示す説明図である。
【図１０】（ａ）は、図９に示すアクティブマトリクス基板の画素に構成したＴＦＴの平面図、（ｂ）は、その断面図である。
【図１１】（ａ）は、実施例４の変形例に係るアクティブマトリクス基板の画素に構成したＴＦＴの平面図、（ｂ）は、その断面図である。
【図１２】従来のアクティブマトリクス基板の等価回路を示す説明図である。
【図１３】従来のアクティブマトリクス基板の画素に構成したＴＦＴの断面図である。
【図１４】従来のアクティブマトリクス基板の画素領域を示す平面図である。
【図１５】従来のアクティブマトリクス基板における駆動方法を示す説明図である。
【符号の説明】
１・・・液晶表示装置
２・・・アクティブマトリクス基板
３・・・データ線
４・・・ゲート線
５、５１、５２、５３・・・画素領域
１０Ｎ・・・Ｎ型ＴＦＴ
１０Ｐ・・・Ｐ型ＴＦＴ
１１・・・ソース領域
１２・・・ドレイン領域
１３・・・チャネル形成領域
１４・・・ゲート絶縁膜
１５・・・ゲート電極
１６・・・第１の層間絶縁膜
１７・・・第１のコンタクトホール
１８・・・第２の層間絶縁膜
１９・・・第２のコンタクトホール
３０・・・コンタクトホール内の金属層
３２Ｎ・・・第１の液晶セル
３２Ｐ・・・第２の液晶セル
４２Ｎ・・・第１のデータ線
４２Ｐ・・・第１のデータ線
６２Ｎ・・・第１の液晶セル
６２Ｐ・・・第２の液晶セル
８３Ｎ・・・非反転回路
８３Ｐ・・・反転回路
９２Ｎ・・・第１の保持容量
９２Ｐ・・・第２の保持容量
１３０・・・データ線の窓開け領域
１９１・・・下段側コンタクトホール
１９２・・・上段側コンタクトホール
【図１】
0003551594.tif 000002
【図２】
0003551594.tif 000003
【図３】
0003551594.tif 000004
【図４】
0003551594.tif 000005
【図５】
0003551594.tif 000006
【図６】
0003551594.tif 000007
【図７】
0003551594.tif 000008
【図８】
0003551594.tif 000009
【図９】
0003551594.tif 000010
【図１０】
0003551594.tif 000011
【図１１】
0003551594.tif 000012
【図１２】
0003551594.tif 000013
【図１３】
0003551594.tif 000014
【図１４】
0003551594.tif 000015
【図１５】
0003551594.tif 000016