(57)【特許請求の範囲】
【請求項１】
基準クロック信号を逓倍し基準クロック信号と同期した逓倍クロック信号を生成する逓倍クロック生成回路において、
基準クロック信号を逓倍して内部逓倍クロックを生成する逓倍回路と、
前記基準クロック信号と同じ周波数で、位相が順次に且つ等間隔でずれた、前記逓倍数と同じ数の複数の第１クロック信号を生成するクロック生成回路と、
前記複数の第１クロック信号から、前記基準クロック信号のクロックパルスから最も小さな位相遅延を持つ第１クロック信号を選択して帰還クロック信号とする選択回路と、
前記基準クロック信号の位相と前記帰還クロック信号の位相とを比較する第１位相比較回路と、
前記第１位相比較回路の比較結果に基づいて内部逓倍クロックの位相を遅延させる遅延調整回路と備えることを特徴とする逓倍クロック生成回路。
【請求項２】
前記遅延調整回路の出力を分周して出力する出力分周回路を更に有する、請求項１に記載の逓倍クロック生成回路。
【請求項３】
前記遅延調整回路の出力を遅延させる遅延付加回路を更に備え、前記基準クロック信号と前記帰還クロック信号とが同期した後に、前記遅延付加回路の出力を前記逓倍クロック信号として出力する、請求項１又は２に記載の逓倍クロック生成回路。
【請求項４】
前記帰還クロック信号を分周して前記逓倍数と同数の複数の検証分周信号を生成する検証分周回路と、前記検証分周信号の位相と前記基準クロックの位相とを比較する第２位相比較回路と、該第２位相比較回路の比較結果と前記第１位相比較回路の比較結果とに基づいて、前記遅延付加回路の遅延量を制御する遅延量制御回路とを更に有する、請求項３に記載の逓倍クロック生成回路。
【請求項５】
前記帰還クロック信号を分周して前記逓倍数と同数の複数の検証分周信号を生成する検証分周回路と、前記検証分周信号の位相と前記基準クロックの位相とを比較する第２位相比較回路と、該第２位相比較回路の比較結果と前記第１位相比較回路の比較結果とに基づいて、位相ロックをリセットするリセット信号を発生するリセット信号発生回路とを更に備える、請求項３に記載の逓倍クロック生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック生成回路に関し、更に詳しくは、入力基準クロックから複数の逓倍クロックを生成する逓倍クロック生成回路に関する。
【０００２】
【従来の技術】
入力クロックに同期し、入力クロックの周波数と等倍あるいは２ｎ倍に逓倍された周波数を有するクロック（逓倍クロック）を同時に複数生成する逓倍クロック生成回路は、特にコンピュータ等の分野で広く用いられている。この逓倍クロック生成回路には、デジタルＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）が使用される。
【０００３】
図１２は、従来の逓倍クロック生成回路（逓倍ＰＬＬ回路）の構成を示すブロック図である。逓倍ＰＬＬ回路２００は、逓倍発生回路２０１、遅延調整回路２０２、位相比較器２０３及び分周クロック生成回路２０４、２０５、２０６により構成される。逓倍発生回路２０１は、入力基準クロックＣＬＫ１０を逓倍し、内部逓倍クロックＣＬＫ２０を生成する。この内部逓倍クロックＣＬＫ２０は、遅延調整回路２０２で遅延を付けられ、各分周クロック生成回路２０４、２０５、２０６に入力される。各分周クロック生成回路２０４、２０５、２０６は、遅延された内部逓倍クロックＣＬＫ２０を、それぞれ必要とされる周期を持つクロックに分周する。各分周比に応じて分周された等倍（１逓倍）出力クロックＣＬＫ１１、２逓倍出力クロックＣＬＫ１２及び４逓倍出力クロックＣＬＫ１４は、逓倍ＰＬＬ回路２００の出力クロックとして出力される。
【０００４】
各出力クロックのうち、基準クロックＣＬＫ１０と同じ又はそれより長い周期を持つクロック、図１２の回路では、１逓倍出力クロックＣＬＫ１１が、帰還クロックＣＬＫ１５として位相比較器２０３に入力され、フィードバックループを構成する。位相比較器２０３は、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５とが入力され、両クロックの位相差を、基準クロックＣＬＫ１０の立ち上がりエッジを用いて比較し、遅延調整回路２０２の遅延量を決定する。遅延調整回路２０２は、ある一定の遅延を付ける素子を複数有し、この素子の接続数によって遅延量が決まるように構成された回路である。適切な遅延量を付けることで、基準クロックＣＬＫ１０と各出力クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１４とは全て同期し、逓倍ＰＬＬ回路２００はロックする。
【０００５】
図１３は、基準クロックＣＬＫ１０と各出力クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１４の関係を示すタイミングチャートで、（ａ）は位相比較時、（ｂ）はロック時の波形を示す。ロック動作開始時には、基準クロックＣＬＫ１０の立ち上がりエッジと帰還クロックＣＬＫ１５の立ち上がりエッジとの関係では、帰還クロックＣＬＫ１５が時間ｔ１２だけ遅れている。位相比較器２０３は、基準クロックＣＬＫ１０の立ち上がりエッジと帰還クロックＣＬＫ１５の立ち上がりエッジとが同時になるように、遅延調整回路２０２を調整し、内部逓倍クロックＣＬＫ２０に遅延を付ける。
【０００６】
基準クロックＣＬＫ１０の立ち上がりエッジと帰還クロックＣＬＫ１５の立ち上がりエッジとを、繰り返し位相比較し、遅延調整回路２０２を制御して遅延を付けていく。遅延時間がｔ２２になると、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５の立ち上がりエッジが同期し、逓倍ＰＬＬ回路２００はロックする。ロック後は、図１３（ｂ）に示すように、内部逓倍クロックＣＬＫ２０を分周して得られる、各出力クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１４の位相は、全て基準クロックＣＬＫ１０の位相と同期している。
【０００７】
【発明が解決しようとする課題】
ここで、逓倍ＰＬＬ回路２００がロックするということは、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５との位相差が、ある基準以内の誤差になったことを意味する。時間軸を拡大して細かく比較すると、両クロック間にはわずかにこの誤差の分だけ位相差がある。また、遅延された内部逓倍クロックＣＬＫ２０を分周して得られる各出力クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１４のクロック間にも、わずかながら位相差が生ずる。これらわずかな位相差は、周期の長い帰還クロックＣＬＫ１５として使用される１逓倍出力クロックＣＬＫ１１では特に問題とならなくても、一般に周期の短い４逓倍出力クロックＣＬＫ１４では好ましくない。４逓倍出力クロックＣＬＫ１４と基準クロックＣＬＫ１０との間では、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５との間の位相誤差と、帰還クロックＣＬＫ１５と４逓倍出力クロックＣＬＫ１４との間の位相差とを合わせただけ、位相がずれる可能性がある。
【０００８】
また、図１２の逓倍ＰＬＬ回路２００では、遅延調整回路２０２の遅延調整幅が、基準クロックＣＬＫ１０の１周期分となり、遅延調整回路２０２は、この１周期分に相当する遅延を付ける素子を配設しなくてはならない。遅延を付ける素子を多数配設すれば、遅延調整回路２０２の逓倍ＰＬＬ回路２００全体から見た占有面積の割合は大きくなってしまう。特に基準クロックＣＬＫ１０の１周期が長い場合には、長い遅延を付ける必要があり、多数の遅延素子が必要となって、占有面積は更に大きくなる。また、遅延調整幅が広いということは、それだけロック時間も長くなることを意味する。
【０００９】
帰還クロックＣＬＫ１５として、基準クロックＣＬＫ１０よりも周期の短い逓倍出力クロックＣＬＫ１２、ＣＬＫ１４の何れかを選択すれば、その選択された逓倍出力クロックＣＬＫ１２、ＣＬＫ１４の何れかと基準クロックＣＬＫ１０との位相差をロックの誤差のみとすることができる。ここで図１４は、図１２の逓倍ＰＬＬ回路２００の帰還クロックＣＬＫ１５の取り出し位置を、分周クロック生成回路２０４、つまり４逓倍出力クロックＣＬＫ１４から取り出した場合の各クロックの関係を示すタイミングチャートであり、（ａ）は位相比較時、（ｂ）はロック時の波形を示す。
【００１０】
図１４（ａ）において、基準クロックＣＬＫ１０と、帰還クロックＣＬＫ１５との間には、図に示すｔ１３だけ遅れ時間があるとする。位相比較によって、基準クロックＣＬＫ１０の立ち上がりエッジに一番近い帰還クロックＣＬＫ１５の立ち上がりエッジＰと、基準クロックの立ち上がりエッジとが同時になるように遅延が付けられ、遅延時間がｔ３３となったときに、逓倍ＰＬＬ回路２００はロックする。このときの遅延調整幅は、４逓倍出力クロックＣＬＫ１４の１周期分となる。
【００１１】
しかし、図１４（ｂ）に示すように、帰還クロックＣＬＫ１５である４逓倍出力クロックＣＬＫ１４、及び２逓倍出力クロックＣＬＫ１２は、基準クロックＣＬＫ１０に同期するが、１逓倍出力クロックＣＬＫ１１は、位相がその半周期分ずれている。このように、基準クロックＣＬＫ１０よりも短い周期を持つ４逓倍出力クロックＣＬＫ１４を帰還クロックＣＬＫ１５とした場合には、基準クロックＣＬＫ１０の立ち上がりエッジ１つに対し、帰還クロックＣＬＫ１５の立ち上がりエッジは４つあるので、誤ったロックポイントで逓倍ＰＬＬ回路２００がロック（疑似ロック）する可能性がある。このため帰還クロックＣＬＫ１５より長い周期を持つ出力クロックと、基準クロックＣＬＫ１０とが同期するか否かは保証されない。
【００１２】
帰還クロックＣＬＫ１５として、基準クロックＣＬＫ１０より短い周期を持つクロックを使用して、全ての出力クロックを基準クロックＣＬＫ１０に同期させる方法がある。この方法では、ロック動作時は、基準クロックＣＬＫ１０の１周期分のうち、内部逓倍クロックＣＬＫ２０の最初の１クロックのみ出力して、他のクロックを出力しないで位相比較を行う。図１５は、この方法を用いた逓倍ＰＬＬ回路２００の各クロックの関係を示すタイミングチャートであり、（ａ）は位相比較時、（ｂ）はロック後の波形を示す。同図（ａ）に示すように、遅延時間がｔ２４になったときに逓倍ＰＬＬ２００はロックする。この方法では、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５の位相差をロックの誤差のみとし、全ての出力クロックＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１４を基準クロックＣＬＫ１０と同期できるが、遅延調整素子は、基準クロックＣＬＫ１０の１周期分必要となる。
【００１３】
上記のように、複数の逓倍クロックを出力する逓倍クロック生成回路では、逓倍出力クロックと基準クロックとの位相差を少なくし、精度よく同期させるために、帰還クロックとして逓倍出力クロックを使用することは有効であるが、疑似ロックを起こしてしまう可能性がある。また疑似ロックを起こさないようにするためには、遅延調整幅が基準クロックの１周期分必要となり、遅延調整回路のＰＬＬＩＣにおける占有面積を小さくすることができないといった問題があった。
【００１４】
本発明は、全ての出力クロックを基準クロックに同期させ、かつ遅延調整幅を基準クロックの周期より短い逓倍クロックの周期にし、精度の良い位相あわせを実現する逓倍クロック生成回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の逓倍クロック生成回路は、基準クロック信号を逓倍し基準クロック信号と同期した逓倍クロック信号を生成する逓倍クロック生成回路において、基準クロック信号を逓倍して内部逓倍クロックを生成する逓倍回路と、前記基準クロック信号と同じ周波数で、位相が順次に且つ等間隔でずれた、前記逓倍数と同じ数の複数の第１クロック信号を生成するクロック生成回路と、前記複数の第１クロック信号から、前記基準クロック信号のクロックパルスから最も小さな位相遅延を持つ第１クロック信号を選択して帰還クロック信号とする選択回路と、前記基準クロック信号の位相と前記帰還クロック信号の位相とを比較する第１位相比較回路と、前記第１位相比較回路の比較結果に基づいて内部逓倍クロックの位相を遅延させる遅延調整回路と備えることを特徴とする。
【００１６】
本発明の逓倍クロック生成回路では、帰還クロックとして使用するクロックの逓倍数分の、基準クロックと同じ周期でその位相を順次に等間隔でずらしたクロックを生成し、これらの中から１つを選択し、その選択されたクロックを用いて位相比較をする。このため、遅延調整幅を帰還クロックとして使用する逓倍出力ロックの１周期分にすることができ、遅延調整回路の逓倍クロック生成回路に占める面積を縮小できる。またロック動作時の帰還クロックの周期が、基準クロックと同じ周期であるので、誤ったロックポイントで動作することを防止できる。
【００１７】
また、本発明の逓倍クロック生成回路は、遅延調整回路の出力を分周して出力する出力分周回路を更に有することを特徴とする。
出力分周回路を有することで、内部逓倍クロックの周波数を上限として、基準クロックの周波数の任意の逓倍数の周波数を持つクロックを同時に出力することができる。
【００１８】
更に、本発明の逓倍クロック生成回路は、遅延調整回路の出力を遅延させる遅延付加回路を更に備え、前記基準クロック信号と前記帰還クロック信号とが同期した後に、遅延付加回路の出力を前記逓倍クロック信号として出力することを特徴とする。
帰還クロックとして選択されたクロックと同じ位相分の遅延を付けることで、逓倍クロックよりも周波数の低い分周出力の位相が基準クロックの位相と同期する。この遅延付加回路の遅延は、段階的な遅延であり、遅延調整回路のように細かな遅延を付けるものとは異なり、簡素な構成で実現できる。
【００１９】
更に、本発明の逓倍クロック生成回路は、帰還クロック信号を分周して逓倍数と同数の複数の検証分周信号を生成する検証分周回路と、前記検証分周信号の位相と前記基準クロックの位相とを比較する第２位相比較回路と、該第２位相比較回路の比較結果と前記第１位相比較回路の比較結果とに基づいて、遅延付加回路の遅延量を制御する遅延量制御回路とを更に有することを特徴とする。
ロック後に、帰還クロックを基準クロックと同じ周波数に分周し、位相を等間隔で順次にずらしたクロックを逓倍数分生成し、それらのうちの１つを選択し、第２位相比較回路で位相比較をすることで、全出力クロックが基準クロックに同期しているかを検証する。第１位相比較結果と第２位相比較結果が異なるときには、遅延付加回路の遅延量段階を変える。これにより、何らかの原因で帰還クロックの１周期以上の位相ずれが発生し、誤ったロックポイントでロックした場合でも、元の同期した状態に復帰できる。
【００２０】
更に、本発明の逓倍クロック生成回路は、第２位相比較回路の比較結果と第１位相比較回路の比較結果とに基づいて、位相ロックをリセットするリセット信号を発生するリセット信号発生回路を更に備えることを特徴とする。
第１位相比較結果と第２位相比較結果が、一定期間異なっている場合には、ロック動作を初めからやり直す信号を出すことによって、基準クロックと非同期のクロックが出力され続けるのを防止する。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。なお、実施形態例では、基準クロックの周波数の等倍（１逓倍）、２逓倍、４逓倍の周波数を持つ各クロックを出力し、帰還クロックとして４逓倍出力クロックを使用する逓倍クロック生成回路を用いる。
【００２２】
実施形態例１
図１は、本発明の実施形態例１の逓倍クロック生成回路の構成を示すブロック図である。逓倍クロック生成回路（逓倍ＰＬＬ回路）１００は、逓倍発生回路１０１、遅延調整回路１０２、位相比較器１０３、１０７、帰還クロック生成回路１０４、１０５、１０６、分周遅延回路１０８、分周クロック発生回路１０９及び出力位相選択信号発生回路１１０で構成される。本発明の逓倍ＰＬＬ回路１００は、帰還クロックＣＬＫ１５を、逓倍ＰＬＬ回路１００のロック前とロック後とで違うクロックを使用することで、遅延調整幅を短縮し、精度のよい位相合わせを実現するものである。以下詳述する。
【００２３】
基準クロックＣＬＫ１０は、逓倍発生回路１０１で４逓倍クロック（内部逓倍クロック）ＣＬＫ２０に逓倍され、遅延調整回路１０２に入力される。位相比較器１０３は、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５とが入力され、その両クロックの位相差を比較して、遅延調整回路１０２の遅延量を決定する。遅延調整回路１０２は、位相比較器１０３からの信号に基づいて内部逓倍クロックＣＬＫ２０に遅延を付ける。遅延調整回路１０２の出力ＣＬＫ２１は、帰還クロック生成回路１０４、１０５、１０６にそれぞれ入力され、帰還クロック生成回路１０４の出力ＣＬＫ１４は、位相比較器１０３にフィードバックされる。
【００２４】
位相比較器１０３は、基準クロックＣＬＫ１０の立ち上がり時に、比較対象クロックが、ＨＩＧＨ、ＬＯＷ、立ち下がりエッジ、又は立ち上がりエッジの何れの状態であるかを監視することで、位相比較を行う。位相比較器１０３で繰り返し位相を比較し、順次、遅延調整回路１０２で内部逓倍クロックＣＬＫ２０に遅延を付けることにより、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５との立ち上がりエッジが同時になり、逓倍ＰＬＬ回路１００はロックする。帰還クロックＣＬＫ１５は、ロック動作時は以下の方法により生成されるクロックであり、ロック後は４逓倍出力クロックとなる。
【００２５】
帰還クロック生成方法について説明する。図２は、帰還クロックＣＬＫ１５を生成する帰還クロック生成回路１０４の構成を示すブロック図である。帰還クロック生成回路１０４は、フリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４と、遅延回路１１２と、セレクタ１１３とから構成される。他の帰還クロック生成回路１０５、１０６とは、逓倍数の違いによる構成の違いはあるが、基本的には同じ構成を有する。
【００２６】
帰還クロック生成回路１０４は、遅延調整回路１０２の出力クロックＣＬＫ２１をＦＦ１に入力し、順次ＦＦ２及びＦＦ３を経由してＦＦ４に入力し、ＦＦ４の逆相出力をＦＦ１に戻すことで４分周のクロックを生成する。つまり基準クロックＣＬＫ１０と同じ周期を持つクロックに分周する。各フリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４の正相出力のクロックＣＬＫ５０、ＣＬＫ５１、ＣＬＫ５２、ＣＬＫ５３は、基準クロックＣＬＫ１０と同じ周期を持ち、その位相が基準クロックＣＬＫ１０の周期の１／４ずつ等間隔にずれている。これらのクロックと遅延回路１１２により更に遅延が付けられたクロックＣＬＫ２１とがセレクタ１１３に入力される。セレクタ１１３は、入力クロックのうちから何れか１つを選択し、出力する。
【００２７】
遅延回路１１２は、基準クロック１／４周期に相当する遅延を、最大で３／４周期まで固定遅延として段階的に付ける回路である。この遅延は１／４、２／４、３／４周期といった段階的な遅延であるため、遅延調整回路１０２のように細かな調整のための遅延を付けるものとは異なり、簡素な回路で構成される。
【００２８】
図３は、帰還クロック生成回路１０４における、帰還クロック選択時の各クロックの波形を示すタイムチャートである。帰還クロック生成回路１０４で生成されるＦＦ１の出力クロックＣＬＫ５０は０位相遅れクロック（０位相クロック）、ＦＦ２の出力クロックＣＬＫ５１は１／４位相遅れクロック（１／４位相クロック）、ＦＦ３の出力クロックＣＬＫ５２は２／４位相遅れクロック（２／４位相クロック）、及びＦＦ４の出力クロックＣＬＫ５３は３／４位相遅れクロック（３／４位相クロック）である。
【００２９】
帰還クロック生成回路１０４は、逓倍ＰＬＬ回路１００の動作開始直後に、４つの位相を持つクロックＣＬＫ５０、ＣＬＫ５１、ＣＬＫ５２、ＣＬＫ５３を生成し、セレクタ１１３で順次切り替えて出力する。そのクロックと基準クロックＣＬＫ１０との位相比較を位相比較器１０３で行い、位相比較結果がＨＩＧＨからＬＯＷに変化した時点から１つ前の、４つの位相のクロックのうちの１つを帰還クロックＣＬＫ１５として選択する。
【００３０】
図３では、位相比較結果は、０位相クロックはＬＯＷ、１／４位相クロックはＨＩＧＨ、２／４位相クロックはＨＩＧＨ、３／４位相クロックはＬＯＷとなるため、ＨＩＧＨからＬＯＷになった３／４位相クロックのひとつ前の２／４位相クロックＣＬＫ５２が選択される。以後、セレクタ１１３はＣＬＫ５２を選択し、帰還クロック生成回路１０４の出力クロックはＣＬＫ５２となる。このクロックＣＬＫ５２が、帰還クロックＣＬＫ１５として位相比較器１０３に帰還される。
【００３１】
帰還クロックＣＬＫ１５は、逓倍ＰＬＬ回路１００がロックするまでは、基準クロックＣＬＫ１０と同じ周期を持つクロックであり、これによりロックポイントが明確になり、疑似ロックが起こるのを防止できる。
【００３２】
図４は、ロック前とロック後の、逓倍ＰＬＬ回路１００の各クロックの関係を示すタイムチャートであり、（ａ）はロック前、（ｂ）はロック後の波形を示す。逓倍ＰＬＬ回路１００は、前述の方法により帰還クロックＣＬＫ１５として使用するクロックを選択し、位相のロックを行う。同図（ａ）に示すように、基準クロックＣＬＫ１０と、内部逓倍クロックＣＬＫ２０とは同期しており、遅延調整回路１０２の出力クロックＣＬＫ２１と基準クロックＣＬＫ１０とは、時間ｔ１１だけクロックＣＬＫ２１の方が遅れている。帰還クロックＣＬＫ１５としては、２／４位相クロックＣＬＫ５２が選択されている。
【００３３】
逓倍ＰＬＬ回路１００は、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５の位相を比較し、両者の立ち上がりエッジを合わせるように遅延調整を行い、遅延調整時間が図に示す時間ｔ３１になったときに、逓倍ＰＬＬ回路１００はロックする。このように、従来の遅延調整時間であるｔ２１と比較して大幅に短縮することができる。図４（ｂ）は、ロック後の各クロックの状態を示している。ロック後は、遅延調整回路１０２の出力クロックＣＬＫ２１は、帰還クロック生成回路１０４内の遅延回路１１２により、選択された帰還クロックＣＬＫ１５の位相ずれ分である２／４位相分の遅延を更に付けられ、出力クロックＣＬＫ１４として出力される。同様に、クロックＣＬＫ２１は、帰還クロック生成回路１０５、１０６内で２／４位相分に相当する遅延を付けられ、２逓倍出力クロックＣＬＫ１２、１逓倍出力クロックＣＬＫ１１として、それぞれ出力される。図に示すように、全ての位相は同期している。
【００３４】
このように、遅延調整幅は、従来は基準クロックＣＬＫ１０の１周期分必要であったものが、２ｎ逓倍の場合には基準クロックＣＬＫ１０の１／２ｎ周期に短縮することができ、これに伴いロック時間も短縮される。ロック後は、帰還クロックＣＬＫ１５を、４逓倍出力クロックＣＬＫ１４とし、４逓倍出力クロックＣＬＫ１４と基準クロックＣＬＫ１０とを位相比較器１０３で比較する。遅延調整回路１０２で両クロックの立ち上がりエッジを合わせように微調整を行うことで基準クロックＣＬＫ１０と、４逓倍出力クロックＣＬＫ１４とは精度よく同期する。
【００３５】
ここでロック後に、外乱等により突発的に基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５との位相差が、４逓倍出力クロックＣＬＫ１４の１周期分を超えてしまう場合が考えられる。この場合には、逓倍ＰＬＬ回路１００は疑似ロックを起こし、４逓倍出力クロックＣＬＫ１４より周期の長い出力クロックが、位相ずれを起こす。遅延調整幅は、４逓倍出力クロックＣＬＫ１４の１周期分しかないために、遅延調整回路１０２の働きだけでは、誤ったロックポイントから本来のロックポイントには戻らなくなる。このため、全ての出力クロックを基準クロックに同期させることが保証できなくなる。
【００３６】
疑似ロックを起こしていないかを監視するために、逓倍ＰＬＬ回路１００をロックさせた後に、図１の分周クロック発生回路１０９と、位相比較器１０７と、分周遅延回路１０８と、出力信号発生回路１１０とを用いる。分周クロック発生回路１０９は、帰還クロックＣＬＫ１５を入力し、検証クロックＣＬＫ２２を位相比較器１０７に出力する。位相比較器１０７は、位相検証用であり、基準クロックＣＬＫ１０と、検証クロックＣＬＫ２２とを入力する。分周遅延回路１０８は、帰還クロックＣＬＫ１５に段階的な遅延を付ける。出力位相選択信号発生回路１１０は、位相比較器１０３と位相比較器１０７の位相比較結果を監視し、帰還クロック生成回路１０４、１０５、１０６に所定の信号を送る。
【００３７】
分周クロック発生回路１０９は、ロック後に、帰還クロックＣＬＫ１５である４逓倍出力クロックＣＬＫ１４を基準クロックＣＬＫ１０と同じ周期にまで分周し、基準クロックの周期の１／４ずつ等間隔にずらした位相を持つクロックを４つ生成（ＣＬＫ６０、ＣＬＫ６１、ＣＬＫ６２、ＣＬＫ６３）する。これを基準クロックＣＬＫ１０が入力されている位相比較器１０７に順次出力する。位相比較器１０７は、この４つの位相を持つクロックと基準クロックＣＬＫ１０との位相比較を順次行う。それらのクロックの中から、基準クロックＣＬＫ１０と帰還クロックＣＬＫ１５との位相を比較する位相比較器１０３と同じ位相比較結果を持つクロック、つまり基準クロックＣＬＫ１０に同期するクロックを選択し、これを分周クロック発生回路１０９の出力として選択する。分周遅延回路１０８は、１／４、２／４、３／４位相といった段階的な遅延を、分周クロック発生回路１０９の出力として選択されたクロックの位相差の分だけ帰還クロックＣＬＫ１５に付ける。出力位相選択信号発生回路１１０は、常に位相比較器１０３と位相比較器１０７の比較結果を比べ、位相比較結果が一致しているかを監視する。２つの位相比較結果が異なった場合には、帰還クロック生成回路１０４、１０５、１０６に遅延回路１１２の遅延段数を変更させる旨の信号を送る。
【００３８】
図５は、分周クロック発生回路１０９の動作を説明するためのタイムチャートであり、（ａ）は帰還分周クロックの選択時、（ｂ）は位相同期時、（ｃ）は位相が同期していない時のそれぞれのクロック波形を示す。図５（ａ）に示すように、検証クロックＣＬＫ２２としては、基準クロックＣＬＫ１０及び帰還クロックＣＬＫ１５とそれぞれ同じタイミングで立ち上がるエッジを有する帰還分周クロックＣＬＫ６３が選択される。
【００３９】
分周クロック発生回路１０９は、検証クロックＣＬＫ２２の選択後は、帰還分周クロックＣＬＫ６３を位相比較器１０７に出力し、位相比較を行う。基準クロックＣＬＫ１０と各逓倍出力クロックの位相が同期している場合には、同図（ｂ）に示すように、位相比較器１０３と位相比較器１０７の位相比較対象クロックの立ち上がりエッジと、基準クロックＣＬＫ１０の立ち上がりエッジとは同時になる。
【００４０】
同図（ｃ）は、２つの位相比較結果が異なったときであり、帰還クロックＣＬＫ１５は、基準クロックＣＬＫ１０と同時に立ち上がっているが、検証クロックＣＬＫ２２は、基準クロックより１／４位相前に立ち上がっている。この場合、出力位相選択信号発生回路１１０は、２つの結果が同じになるように帰還クロック生成回路１０４、１０５、１０６の遅延回路１１２の遅延段数を変更し、１／４位相分の遅延を更に追加する。この働きにより、突発的な帰還クロックＣＬＫ１５の１周期以上の位相ずれが発生した場合にも、対応することができる。
【００４１】
図６は、本実施形態例の逓倍クロック生成回路の処理の流れを示すフローチャートである。以下、図６を参照して、上記した逓倍クロック生成の手順を説明する。逓倍ＰＬＬ回路１００は、基準クロックＣＬＫ１０を基に逓倍発生回路１０１によって設定された逓倍クロック（内部逓倍クロック）ＣＬＫ２０を生成する（ステップＳ１）。帰還クロック生成回路１０４は、遅延調整回路１０２の出力である逓倍クロックＣＬＫ２１の立ち上がりエッジによって、位相を等間隔にずらした基準クロックＣＬＫ１０と同周期のクロックを逓倍数分だけ作成し（ステップＳ２）、そのクロックを順次位相比較器１０３へ出力する。
【００４２】
位相比較器１０３は、基準クロックＣＬＫ１０の立ち上がりエッジと、逓倍数分生成された帰還クロックＣＬＫ１５の立ち上がりエッジの状態を比較し（ステップＳ３）、帰還クロック選択方法により選択されたクロックを帰還クロック生成回路１０４のセレクタ１１２で選択する（ステップＳ４）。位相比較器１０３は、基準クロックＣＬＫ１０と選択された帰還クロックＣＬＫ１５との位相比較をして、比較結果に基づいて遅延調整回路１０２を制御し、内部逓倍クロックＣＬＫ２０に遅延を付ける（ステップＳ５）。遅延を付けては、位相比較をし（ステップＳ６）、位相が合わなければ、ステップＳ５へ戻り更に遅延を付け（ステップＳ７）、両クロックの位相差が基準以下になるまでこれを繰り返す。位相差が基準以下となると、ロックフラグを立て（ステップＳ８）、ロック動作を終了する。帰還クロック生成回路１０４、１０５、１０６のセレクタ１１２は、遅延回路１１２で段階的遅延を付けられたクロック選択し、各分周比により分周し、所望の逓倍率を持つクロックとして出力させる（ステップＳ９）。
【００４３】
ロック後の帰還クロックＣＬＫ１５は、逓倍出力クロックＣＬＫ１４であり、この逓倍出力クロックＣＬＫ１４と、基準クロックＣＬＫ１０との位相比較を継続して行い（ステップＳ１０）、遅延調整回路１０２の遅延量を制御することにより、両者の位相の微調整を行う（ステップＳ１１）。ステップＳ１０とステップＳ１１を継続して実行する。更に、これと平行して、位相ずれを監視する。ロックフラグが成立した後に、分周クロック発生回路１０９で、帰還クロックＣＬＫ１５を逓倍数分の位相を持つ基準クロックと同じ周期を持つクロックを生成する（ステップＳ１２）。このクロックを位相検証用である位相比較器１０７に入力し位相比較を行い、同じタイミングの位相比較器１０３の位相比較結果と、位相比較器１０７との位相比較結果を出力位相選択信号発生回路１１０で監視して、両者が同じ比較結果を出す分周クロック発生回路の出力位相を選択する（ステップＳ１３）。この選択された検証クロックＣＬＫ２２を位相比較器１０７へ入力し、位相比較器１０３と位相比較器１０７との、２つの位相比較の結果を比較する（ステップＳ１４）。２つの比較結果が同一であれば、ステップＳ１４を繰り返し、同一でなければ、出力位相選択信号発生回路１１０は、帰還クロック生成回路１０４、１０５、１０６の遅延回路の遅延段数を変える信号を発生し（ステップＳ１５）、ステップＳ１４へ戻る。この働きにより、全ての出力クロックの位相同期を保証する。
【００４４】
本実施形態例の逓倍クロック生成回路は、上記のように、ロック動作時には、帰還クロックＣＬＫ１５として基準クロックＣＬＫ１０と同じ周期で、位相を逓倍数分等間隔にずらした位相を持つクロックのうち選択した１つのクロックと位相比較することにより位相合わせを行う。ロック動作時の遅延調整回路１０２の遅延調整幅は、逓倍クロックの１周期分の幅だけでよく、従来方法の遅延調整幅の基準クロックの１周期の幅に対して、逓倍数分の１に減らすことができる。遅延調整幅が狭い分、ロック時間を短縮することができる。
【００４５】
ロック後は、帰還クロックＣＬＫ１５として４逓倍出力クロックＣＬＫ１４を使用し、精度のよい位相合わせを実現できる。位相ずれを検知する出力位相選択信号発生回路１１０の働きにより、帰還クロックＣＬＫ１５の１周期分以上の位相ずれを起こした場合でも復帰可能となり、全ての出力クロックが基準クロックＣＬＫ１０と同期することを保証する。
【００４６】
実施形態例２
図７は実施形態例２の逓倍ＰＬＬ回路１００に使用する帰還クロック生成回路１２０を示している。実施形態例１の帰還クロック生成回路１０４、１０５、１０６とは、新たにセレクタ１２３を配設した点及びその回路構成が相違する。帰還クロック生成回路１２０は、ＦＦ２及びＦＦ４の逆相出力をそれぞれセレクタ１２３に入力し、セレクタ１２３は、入力のうち何れか１つを選択して、ＦＦ１の入力へ戻す。
【００４７】
上記回路構成とすることで、柔軟に分周数を決めることができる。セレクタ１２３が、ＦＦ２の逆相出力を選択すれば、２分周の帰還クロック生成回路１２０となり、ＦＦ４の逆相出力を選択すれば、４分周の帰還クロック生成回路１２０となる。フリップフロップの数を増やし、それに対応するセレクタ１１３及び１２３の端子を設定すれば、分周数を増やすこともでき、可変分周に対応可能になる。
【００４８】
実施形態例３
図８は、実施形態例３の逓倍ＰＬＬ回路１００に使用する帰還クロック生成回路１３０を示している。同図に示すように、各フリップフロップＦＦ１、ＦＦ２の逆相出力を、セレクタ１１３及び１２３にそれぞれ入力している。この回路構成とすることで、使用するフリップフロップの数を半分に減らすことができ、回路構成が簡素化する利点がある。
【００４９】
実施形態例４
図９は、実施形態例４の逓倍ＰＬＬ回路１００を示している。本実施形態例の逓倍ＰＬＬ回路１００は、遅延調整回路１０２と帰還クロック生成回路１０４との間に、信号発生回路１１５が新たに配設されている点が、実施形態例１の回路構成と相違する。信号発生回路１１５は、入力信号と同相（正相）又は逆相の信号を出力する機能を有する。逆相クロックから帰還クロック生成回路１０４で生成されるクロックは、正相クロックから生成されるクロックに対し、１／８だけ位相が遅れる。
【００５０】
図１０は、帰還クロックＣＬＫ１５の選択を示すタイムチャートである。信号発生回路１１５は、遅延調整回路１０２の出力クロックＣＬＫ２１、クロックＣＬＫ２１の逆相クロックＣＬＫ２１’を切り替えて出力する。帰還クロック生成回路１０４で生成されるクロックは、ＣＬＫ２１から生成された０位相クロックＣＬＫ５０、ＣＬＫ２１’より生成された１／８位相クロックＣＬＫ５０’、ＣＬＫ２０から生成された２／８位相のクロックＣＬＫ５１、ＣＬＫ２１’から生成された３／８位相クロックＣＬＫ５１’、ＣＬＫ２１から生成された４／８位相のクロックＣＬＫ５２、ＣＬＫ２１’から生成された５／８位相クロックＣＬＫ５２’、ＣＬＫ２１から生成された６／８位相のクロックＣＬＫ５３、及びＣＬＫ２１’から生成された７／８位相クロックＣＬＫ５３’の８つになる。
【００５１】
帰還クロック選択は、帰還クロック生成回路１０４のセレクタ１１３で、正相、逆相クロックから生成される０位相から７／８位相までのクロックを切り替えて出力し、実施形態例１の帰還クロックの選択方法と同じ方法で、帰還クロックＣＬＫ１５として使用するクロックを選択する。図１０では、６／８位相でＨＩＧＨからＬＯＷになるので、５／８位相のＣＬＫ５２’が選択される。その後の逓倍クロック生成方法は、実施形態例１と同じである。
【００５２】
本実施形態例の逓倍ＰＬＬ回路１００では、信号発生回路１１５で、クロックＣＬＬＫ２１の逆相クロックＣＬＫ２１’を作り出すことで、遅延調整量を基準クロックの周期の１／８にまで減らすことができ、ロック時間を短縮することができる。
【００５３】
実施形態例５
図１１は、実施形態例５の逓倍ＰＬＬ回路１００の構成を示す。本実施形態例の逓倍ＰＬＬ回路１００は、他の実施形態例の出力位相選択信号発生回路１１０が、自己リセット信号発生回路１１０に置き代わり、帰還クロック生成回路１０４、１０５、１０６の遅延回路１１２に信号を送るのに代えて、自己リセット信号を発生する点が他の実施形態例と相違する。図６のフローチャートのステップＳ１４で、自己リセット信号発生回路１１０が、位相比較器１０３と１０７との位相比較結果が一定期間異なった場合に、異常が発生したものとして、自己リセット信号を発生する。その場合、逓倍ＰＬＬ回路１００は、ステップＳ１から位相合わせをやり直し、各出力クロックが基準クロックＣＬＫ１０に同期しない状態で出力し続けるのを防止する。
【００５４】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の逓倍クロック生成回路は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した逓倍クロック生成回路も、本発明の範囲に含まれる。実施形態例では、帰還クロックとして４逓倍出力クロックを使用したが、これに限られるものではなく、基準クロックより周期の短い任意の逓倍クロックを帰還させた場合であっても同様である。
【００５５】
【発明の効果】
以上説明したように、本発明の逓倍クロック生成回路は、ロック動作時には位相が等間隔で順次にずれた逓倍数と同じ数のクロックのうちの１つを帰還クロックとして選択することで、全ての出力クロックを基準クロックに同期させ、かつ遅延調整幅を基準クロックの周期の１／逓倍数にすることができる。さらにロック後は、逓倍クロックを帰還クロックとして使用することで、精度の良い位相あわせを実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態例１の逓倍ＰＬＬの構成を示すブロック図。
【図２】本発明の実施形態例１の帰還クロック生成回路の構成を示すブロック図。
【図３】帰還クロック選択時の各クロックの波形を示すタイムチャート。
【図４】各クロックの、（ａ）は位相比較時、（ｂ）はロック後の波形を示すタイムチャート。
【図５】ロック後の、（ａ）は帰還分周クロック選択時、（ｂ）は位相同期状態、（ｃ）は位相が同期していないときの、各クロックの波形を示すタイムチャート。
【図６】本発明の実施形態例１の逓倍クロック生成方法を示すフローチャート。
【図７】本発明の実施形態例２の帰還クロック生成回路の構成を示すブロック図。
【図８】本発明の実施形態例３の帰還クロック生成回路の構成を示すブロック図。
【図９】本発明の実施形態例４の逓倍ＰＬＬの構成を示すブロック図。
【図１０】本発明の実施形態例４の帰還クロック選択時の各クロックの波形を示すタイムチャート。
【図１１】本発明の実施形態例５の逓倍ＰＬＬの構成を示すブロック図。
【図１２】従来の逓倍ＰＬＬの構成を示すブロック図。
【図１３】従来の逓倍ＰＬＬの（ａ）はロック前、（ｂ）はロック後の各クロックの波形を示すタイムチャート。
【図１４】従来の逓倍ＰＬＬにおいて、帰還クロックを４逓倍出力クロックとした場合の、（ａ）はロック前、（ｂ）はロック後の各クロックの波形を示すタイムチャート。
【図１５】従来の逓倍ＰＬＬにおいて、帰還クロックを１サイクルにつき１クロックのみを出力させた場合の、（ａ）はロック前、（ｂ）はロック後の各クロックの波形を示すタイムチャート。
【符号の説明】
１００：  逓倍ＰＬＬ
１０１：  逓倍発生回路
１０２：  遅延調整回路
１０３、１０７：  位相比較器
１０４、１０５、１０６、１２０、１３０：  帰還クロック生成回路
１０８：  分周遅延回路
１０９：  分周クロック発生回路
１１０：  出力位相選択信号発生回路
１１２：  遅延回路
１１３、１２３：  セレクタ
１１５：  信号生成回路
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４：  フリップフロップ
２００：  逓倍ＰＬＬ
２０１：  逓倍発生回路
２０２：  遅延調整回路
２０３：  位相比較器
２０４、２０５、２０６：  分周クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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