(57)【特許請求の範囲】
【請求項１】
記憶データに応じて選択時にオン状態／オフ状態になるように閾値が設定されたデータ記憶用の不揮発性のリードセルトランジスタと選択時にオン状態となるように閾値が設定されたリファレンス用の不揮発性のリファレンスセルトランジスタが行列状に配列された第１のメモリセルアレイおよび第２のメモリセルアレイと、
前記各メモリセルアレイにおけるそれぞれ同一行のリードセルトランジスタの制御ゲートに共通に接続された複数のワード線と、
前記各メモリセルアレイにおける同一行のリファレンスセルトランジスタの制御ゲートに共通に接続されたリファレンスワード線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび１個のリファレンスセルトランジスタの各ドレインに共通に接続された複数のビット線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび１個のリファレンスセルトランジスタの各ソースに共通に接続された複数のソース線と、
前記各メモリセルアレイにおけるそれぞれ複数列のソース線が一括接続された共通ソース線と、
前記共通ソース線と接地電位ノードとの間に接続され、前記メモリセルアレイからデータを読み出す時にオン状態に制御されるディスチャージ回路と、
前記各メモリセルアレイにおけるそれぞれのビット線に対応して各一端が接続され、各他端が一括接続されたカラム選択用のトランジスタと、
前記各メモリセルアレイにおけるそれぞれ複数列の各カラム選択用トランジスタの一括接続端に一端が接続され、他端にデータ線が接続され、ゲートにバイアス電位が与えられるビット線電位クランプ用トランジスタと、
前記２個のメモリセルアレイに共通に設けられ、前記２個のメモリセルアレイの各データ線に一対の入力ノードが接続され、データ読み出し時に前記２個のメモリセルアレイのデータ線間に発生する電位差を検知・増幅するラッチ型のセンスアンプと、
電源電位が与えられる電源ノードと前記一対のデータ線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記データ線およびビット線をプリチャージするように制御されるプリチャージ回路とを具備し、
前記プリチャージ回路は、前記電源ノードとセンスアンプの一対の入力ノードとの間にそれぞれ対応して接続された第１のプリチャージ用ＰＭＯＳトランジスタおよび第２のプリチャージ用ＰＭＯＳトランジスタと、同じく前記電源ノードとセンスアンプの一対の入力ノードとの間にそれぞれ対応して接続された第３のプリチャージ用ＰＭＯＳトランジスタおよび第４のプリチャージ用ＰＭＯＳトランジスタとからなり、
前記第１、第２、第３、第４のプリチャージ用トランジスタの相互コンダクタンスを対応してｇｍ1 、ｇｍ2 、ｇｍ3 、ｇｍ4 で表わすと、
ｇｍ1   ＜  ｇｍ2 
ｇｍ4   ＜  ｇｍ3 
の関係を有するように設定されており、
第１のプリチャージ用トランジスタおよび第２のプリチャージ用トランジスタの各ゲートには第１のプリチャージ信号が与えられ、第３のプリチャージ用トランジスタおよび第４のプリチャージ用トランジスタの各ゲートには第２のプリチャージ信号が与えられ、
前記第１のメモリセルアレイのリードセル／第２のメモリセルアレイのリファレンスセルが選択される場合には、第１のプリチャージ信号が活性状態、第２のプリチャージ信号は非活性状態に制御され、
前記第２のメモリセルアレイのリードセル／第１のメモリセルアレイのリファレンスセルが選択される場合には、第２のプリチャージ信号が活性状態、第１のプリチャージ信号は非活性状態に制御され、
前記プリチャージ回路によるプリチャージの終了と同時に前記ディスチャージ回路によるディスチャージが開始するようにタイミングが設定されていることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記ｇｍ1 、ｇｍ2 、ｇｍ3 、ｇｍ4 の関係は、
ｇｍ1 ＝ｇｍ4 、ｇｍ2 ＝ｇｍ3 であることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記リードセルトランジスタの相互コンダクタンスよりも前記リファレンスセルトランジスタの相互コンダクタンスの方が小さく設定されていることを特徴とする請求項１又は２記載の不揮発性半導体メモリ。
【請求項４】
記憶データに応じて選択時にオン状態／オフ状態になるように閾値が設定されたデータ記憶用の不揮発性のリードセルトランジスタと選択時にオン状態となるように閾値が設定されたリファレンス用の不揮発性のリファレンスセルトランジスタが行列状に配列された第１のメモリセルアレイおよび第２のメモリセルアレイと、
前記各メモリセルアレイにおけるそれぞれ同一行のリードセルトランジスタの制御ゲートに共通に接続された複数のワード線と、
前記各メモリセルアレイにおける同一行のリファレンスセルトランジスタの制御ゲートに共通に接続されたリファレンスワード線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび１個のリファレンスセルトランジスタの各ドレインに共通に接続された複数のビット線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび１個のリファレンスセルトランジスタの各ソースに共通に接続された複数のソース線と、
前記各メモリセルアレイにおけるそれぞれ複数列のソース線が一括接続された共通ソース線と、
前記共通ソース線と接地電位ノードとの間に接続され、前記メモリセルアレイからデータを読み出す時にオン状態に制御されるディスチャージ回路と、
前記各メモリセルアレイにおけるそれぞれのビット線に対応して各一端が接続され、各他端が一括接続されたカラム選択用のトランジスタと、
前記各メモリセルアレイにおけるそれぞれ複数列の各カラム選択用トランジスタの一括接続端に一端が接続され、他端にデータ線が接続され、ゲートにバイアス電位が与えられるビット線電位クランプ用トランジスタと、
前記２個のメモリセルアレイに共通に設けられ、前記２個のメモリセルアレイの各データ線に一対の入力ノードが接続され、データ読み出し時に前記２個のメモリセルアレイのデータ線間に発生する電位差を検知・増幅するラッチ型のセンスアンプと、
電源ノードと前記一対のデータ線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記データ線およびビット線をプリチャージするように制御される第１のプリチャージ回路と、
前記電源ノードと前記共通ソース線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記共通ソース線をプリチャージするように制御される第２のプリチャージ回路とを具備し、前記第１のプリチャージ回路によるプリチャージの終了と同時に前記ディスチャージ回路によるディスチャージが開始するようにタイミングが設定されていることを特徴とする不揮発性半導体メモリ。
【請求項５】
前記第１のプリチャージ回路は、前記電源ノードとデータ線対との間に互いに同一サイズを有する第５のプリチャージ用ＰＭＯＳトランジスタがそれぞれ接続され、それぞれのゲートにプリチャージ信号が与えられ、
前記第２のプリチャージ回路は、前記電源ノードと前記共通ソース線との間に第６のプリチャージ用ＰＭＯＳトランジスタおよび共通ソース線電位クランプ用ＮＭＯＳトランジスタが直列に接続され、前記第６のプリチャージ用トランジスタのゲートに前記プリチャージ信号が与えられ、前記共通ソース線電位クランプ用ＮＭＯＳトランジスタのゲートに前記バイアス電位が与えられることを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記リードセルトランジスタの相互コンダクタンスよりも前記リファレンスセルトランジスタの相互コンダクタンスの方が小さく設定されていることを特徴とする請求項４または５記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ集積回路あるいは論理型集積回路などに搭載される不揮発性半導体メモリに係り、特にプリチャージ・ディスチャージ方式の不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
ＥＰＲＯＭ（紫外線消去・再書き込み可能なＲＯＭ）、ＥＥＰＲＯＭ（電気的消去・再書き込み可能なＲＯＭ）、マスクＲＯＭなどの不揮発性半導体メモリにおいて、データ読み出し前にリード側のビット線・リファレンス側のビット線をプリチャージし、データ読み出し時にリード側のビット線・リファレンス側のビット線をディスチャージさせることにより両者間に電位差を発生させ、この電位差をセンスアンプによりセンス増幅するプリチャージ・ディスチャージ方式が採用されることが多い。
【０００３】
図３は、従来のプリチャージ・ディスチャージ方式のＥＰＲＯＭにおける一部を示す回路図である。
図３において、１０ａは第１のメモリセルアレイ、１０ｂは第２のメモリセルアレイである。上記各メモリセルアレイは、それぞれメモリセル用の複数個のトランジスタがマトリクス状に配列されている。上記セルトランジスタは、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するＮＭＯＳトランジスタからなり、上記メモリセルアレイのうちの一行分のメモリセルはリファレンス電位生成用のリファレンスセル１１ｒであり、残りの複数行のメモリセルはデータ記憶用のリードセル１１である。
【０００４】
ＷＬはワード線であり、メモリセルアレイの同一ロウのリードセル用の複数のセルトランジスタ１１の各制御ゲートに共通に接続されており、ロウデコーダ  （図示せず）からのワード線信号により選択駆動される。
【０００５】
ＲＷＬはリファレンスワード線であり、メモリセルアレイの同一ロウのリファレンスセル用の複数のセルトランジスタ１１ｒの各制御ゲートに共通に接続されており、ロウデコーダ（図示せず）からのリファレンスワード線信号により選択駆動される。
【０００６】
ＢＬはビット線であり、メモリセルアレイの同一カラムの複数のリードセル用トランジスタおよび１個のリファレンスセル用トランジスタ１１ｒの各ドレインに共通に接続されている。
【０００７】
ＳＬはメモリセルアレイのソース線であり、上記同一カラムの複数のセルトランジスタ１１の各ソースに共通に接続され、複数カラム（本例では４カラム）のソース線が一括接続されており、この一括接続されたソース線ＳＬと接地電位  （ＶＳＳ）ノードとの間にはディスチャージ用ＮＭＯＳトランジスタ１２が接続されており、そのゲートにはディスチャージ信号ＤＩＳが与えられる。
【０００８】
１３は前記各ビット線ＢＬに対応して一端が接続されたカラム選択用のＮＭＯＳトランジスタであり、カラムデコーダ（図示せず）からのカラム選択信号により選択駆動される。そして、複数カラム（本例では４カラム）における各カラム選択用トランジスタ１３の他端が一括接続されている。
【０００９】
１４は、上記複数のカラム選択用トランジスタ１３の一括接続端に一端が接続されたビット線電位クランプ用のＮＭＯＳトランジスタ１４である。
上記ビット線電位クランプ用のＮＭＯＳトランジスタ１４は、読み出し時のビット線電位をクランプするためのものであり、閾値電圧が０Ｖ付近のＩ型トランジスタが用いられており、そのゲートには約１Ｖのバイアス電位Ｖｂｉａｓが与えられる。
【００１０】
１５は上記２個のメモリセルアレイ１０ａ、１０ｂに共通に設けられ、データ読み出し時に前記一対のデータ線ＤＬ間に発生する電位差をセンス増幅するラッチ型のセンスアンプである。
【００１１】
前記センスアンプ１５は、２個の二入力ノアゲート１５１の各一方の入力端が各他方の出力端に交差接続されたフリップフロップ回路からなり、一対の入力ノードに対応して２個のメモリセルアレイ１０ａ、１０ｂにおけるビット線電位クランプ用トランジスタ１４の他端側のデータ線ＤＬが接続されている。
【００１２】
３１は前記一対のデータ線ＤＬと通常の電源電位ＶＣＣが与えられるＶＣＣノードとの間（つまり、ＶＣＣノードとセンスアンプ１５の一対の入力ノードとの間）にそれぞれ接続されたプリチャージ用ＰＭＯＳトランジスタ３１１からなるプリチャージ回路であり、上記プリチャージ用ＰＭＯＳトランジスタ３１１のゲートにはプリチャージ信号／ＰＲが与えられる。
【００１３】
なお、前記リードセル１１は、書き込み状態ではゲート閾値が高く、非書き込み状態ではゲート閾値が低く設定されており、リファレンスセル１１ｒはゲート閾値が低く設定されており、かつ、リファレンスセルのｇｍはリードセルのｇｍよりも小さく設定されている。
【００１４】
図４は、図３のＥＰＲＯＭにおけるデータ読み出し動作の一例を示すタイミング波形図である。
図３のＥＰＲＯＭのデータ読み出し動作は、よく知られているように、選択すべきメモリセルのアドレスが確定し、選択すべき一方のメモリセルアレイ（例えば１０ａ）のリードセルおよび他方のメモリセルアレイ（例えば１０ｂ）のリファレンスセルが選択された後、データ読み出し前にプリチャージ信号／ＰＲが  “Ｌ”レベルになる。これにより、プリチャージ用トランジスタ３１１がオン状態になり、データ線ＤＬおよびビット線ＢＬが“Ｈ”レベル（電源電位ＶＣＣ）にプリチャージされる。
【００１５】
この際、選択されたリードセルトランジスタ１１がオン状態であると、このトランジスタ１１を介してそれに接続されている共通ソース線ＳＬもプリチャージされ、選択されたリファレンスセルトランジスタ１１ｒ（オン状態）を介してそれに接続されている共通ソース線ＳＬがプリチャージされる。
【００１６】
次に、プリチャージ信号／ＰＲが“Ｈ”レベルになり、プリチャージが終了すると、データ読み出し動作が開始する。この時、ディスチャージ信号ＤＩＳは  “Ｈ”レベルになっており、共通ソース線ＳＬ、オン状態のリードセルトランジスタ１１に接続されているビット線ＢＬおよびこれに対応するデータ線ＤＬ、リファレンスセルトランジスタ１１ｒに接続されているビット線ＢＬおよびこれに対応するデータ線ＤＬがそれぞれディスチャージされる。
【００１７】
そして、所定時間が経過し、リード側のデータ線ＤＬとリファレンス側のデータ線ＤＬとの間に選択リードセル１１の記憶データに応じた極性の所定値ΔＶ以上の電位差が生じると、記憶データに応じてセンスアンプ１５の出力ノードの電位が“Ｌ”レベルあるいは“Ｈ”レベルになり、図示しないが出力バッファを経て読み出しデータＯＵＴとして出力する。
【００１８】
前記したようなデータ読み出し動作に際して、リファレンス側では、各カラムのリファレンスセル１１ｒが選択された場合に各カラムのリファレンスセル１１ｒが全てオン状態になり、選択されたカラムのリファレンスセル１１ｒ（オン状態）に流れる電流が共通ソース線ＳＬを介して非選択カラムのリファレンスセル１１ｒ（オン状態）に回り込んで流れるので、リファレンス側のデータ線ＤＬの負荷容量は比較的大きい。
【００１９】
これに対して、リード側では、各カラムのリードセル１１が選択された場合にゲート閾値が低く設定されている任意数のリードセル１１のみオン状態になる。この場合、選択されたカラムのリードセル１１がオン状態であれば、これに流れる電流が共通ソース線ＳＬを介して非選択カラムのリードセル１１のうちでオン状態のリードセルに回り込んで流れるようになり、選択されたカラムのリードセル１１がオフ状態であれば回り込み電流は生じない。
【００２０】
従って、共通ソース線ＳＬに接続されているリードセル１１群の記憶データの状態によっては、２個のメモリセルアレイ１０ａ、１０ｂがプリチャージされる時におけるリファレンス側のデータ線ＤＬの寄生負荷容量とリード側のデータ線ＤＬの寄生負荷容量とが等しい場合だけでなく、リファレンス側のデータ線ＤＬの寄生負荷容量の方がリード側のデータ線ＤＬの寄生負荷容量よりも大きくなる場合がある。
【００２１】
前者のようにリファレンス側のデータ線ＤＬの寄生負荷容量とリード側のデータ線ＤＬの寄生負荷容量とが等しい場合には、プリチャージ終了後においてリファレンス側の共通ソース線ＳＬの電位とリード側の共通ソース線ＳＬの電位とが等しい。ここで、予めリファレンスセルのｇｍはリードセル１１のｇｍよりも小さく設定されているので、データ読み出し動作（ディスチャージ）を開始すると、リード側の共通ソース線ＳＬおよびデータ線ＤＬがディスチャージされる場合には、リード側のデータ線ＤＬの電位がリファレンス側のデータ線ＤＬの電位よりも速く低下するので、センスアンプ１５はリードセル１１の記憶データを正しく検知して増幅することが可能である。
【００２２】
これに対して、後者のようにリファレンス側のデータ線ＤＬの寄生負荷容量の方がリード側のデータ線ＤＬの寄生負荷容量よりも大きい場合には、プリチャージ終了後においてリファレンス側の共通ソース線ＳＬの電位の方がリード側の共通ソース線ＳＬの電位よりも低くなる（不平衡状態になる）。
【００２３】
このような不平衡状態のままでデータ読み出し動作（ディスチャージ）を開始すると、リード側の共通ソース線ＳＬおよびデータ線ＤＬがディスチャージされる場合には、リード側のデータ線ＤＬの電位よりもリファレンス側の共通ソース線ＳＬおよびデータ線ＤＬの電位の方が速く低下するような場合があり、センスアンプ１５はリードセル１１の非書き込み状態の記憶データを書き込み状態の記憶データとして誤って検知して増幅するような誤動作のおそれがある。
【００２４】
そこで、プリチャージ後におけるリファレンス側の共通ソース線ＳＬの電位とリード側の共通ソース線ＳＬの電位との不平衡をプリチャージ期間内に解消しておくために、プリチャージ終了前からディスチャージを開始するようにしている。つまり、プリチャージ期間とディスチャージ期間の一部をオーバーラップさせている。
【００２５】
しかし、上記したようにチャージシェアによる誤動作の防止対策としてプリチャージ期間とディスチャージ期間とにオーバーラップ部を設けることは、実質的にディスチャージ期間が短くなり、読み出し動作の高速化あるいは動作電源の低電圧化に対する妨げとなっている。
【００２６】
なお、オーバーラップ部を設けることなくチャージシェアによる誤動作の防止を図る対策として、プリチャージ期間中もディスチャージを行う方式が提案されているが、この方式は消費電流の増加を招き、バッテリー駆動などの低消費電力を要求される半導体メモリへの適用には不向きである。
【００２７】
【発明が解決しようとする課題】
上記したようにデータ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式のＥＰＲＯＭにおいて、チャージシェアによる誤動作の防止対策としてプリチャージ期間とディスチャージ期間とにオーバーラップ部を設ける従来の方式は、高速読み出し動作に対する妨げになるという問題があった。
【００２８】
本発明は、データ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式の不揮発性半導体メモリにおいて、チャージシェアによる誤動作の防止対策としてオーバーラップ部を設けなくて済む不揮発性半導体メモリを提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明は、データ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式の不揮発性半導体メモリにおいて、前記プリチャージ回路は、リード側のメモリセルアレイに対するプリチャージ駆動力よりもリファレンス側のメモリセルアレイに対するプリチャージ駆動力の方が大きく設定されており、プリチャージの終了とほぼ同時にディスチャージが開始するようにタイミングが設定されていることを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の第１の実施の形態に係るプリチャージ・ディスチャージ方式のＥＰＲＯＭの一部を概略的に示す。
【００３１】
図１において、１０ａは第１のメモリセルアレイ、１０ｂは第２のメモリセルアレイである。上記各メモリセルアレイは、それぞれメモリセル用の複数個のトランジスタがマトリクス状に配列されている。上記セルトランジスタは、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するＮＭＯＳトランジスタからなり、上記メモリセルアレイのうちの一行分のメモリセルはリファレンス電位生成用のリファレンスセル１１ｒであり、残りの複数行のメモリセルはデータ記憶用のリードセル１１である。
【００３２】
ＷＬはワード線であり、メモリセルアレイの同一ロウのリードセル用の複数のセルトランジスタ１１の各制御ゲートに共通に接続されており、ロウデコーダ  （図示せず）からのワード線信号により選択駆動される。
【００３３】
ＲＷＬはリファレンスワード線であり、メモリセルアレイの同一ロウのリファレンスセル用の複数のセルトランジスタ１１ｒの各制御ゲートに共通に接続されており、ロウデコーダ（図示せず）からのリファレンスワード線信号により選択駆動される。
【００３４】
ＢＬはビット線であり、メモリセルアレイの同一カラムの複数のリードセル用トランジスタおよび１個のリファレンスセル用トランジスタ１１ｒの各ドレインに共通に接続されている。
【００３５】
ＳＬはメモリセルアレイのソース線であり、上記同一カラムの複数のセルトランジスタ１１の各ソースに共通に接続され、複数カラム（本例では４カラム）のソース線が一括接続されており、この一括接続されたソース線ＳＬと接地電位  （ＶＳＳ）ノードとの間にはディスチャージ用ＮＭＯＳトランジスタ１２が接続されており、そのゲートにはディスチャージ信号ＤＩＳが与えられる。
【００３６】
１３は前記各ビット線ＢＬに対応して一端が接続されたカラム選択用のＮＭＯＳトランジスタであり、カラムデコーダ（図示せず）からのカラム選択信号により選択駆動される。そして、複数カラム（本例では４カラム）における各カラム選択用トランジスタ１３の他端が一括接続されている。
【００３７】
１４は、上記複数のカラム選択用トランジスタ１３の一括接続端に一端が接続されたビット線電位クランプ用のＮＭＯＳトランジスタ１４である。
上記ビット線電位クランプ用のＮＭＯＳトランジスタ１４は、読み出し時のビット線電位をクランプするためのものであり、閾値電圧が０Ｖ付近のＩ型トランジスタが用いられており、そのゲートには約１Ｖのバイアス電位Ｖｂｉａｓが与えられる。
【００３８】
１５は上記２個のメモリセルアレイ１０ａ、１０ｂに共通に設けられ、データ読み出し時に前記一対のデータ線ＤＬ間に発生する電位差をセンス増幅するラッチ型のセンスアンプである。
【００３９】
前記センスアンプ１５は、２個の二入力ノアゲート１５１の各一方の入力端が各他方の出力端に交差接続されたフリップフロップ回路からなり、一対の入力ノードに対応して２個のメモリセルアレイ１０ａ、１０ｂにおけるビット線電位クランプ用トランジスタ１４の他端側のデータ線ＤＬが接続されている。
【００４０】
なお、前記リードセル１１は、書き込み状態ではゲート閾値が高く、非書き込み状態ではゲート閾値が低く設定されており、リファレンスセル１１ｒはゲート閾値が低く設定されており、かつ、リファレンスセル１１ｒのｇｍはリードセル１１のｇｍよりも小さく設定されている。
【００４１】
さらに、本実施の形態では、前記一対のデータ線ＤＬと通常の電源電位ＶCCが与えられるＶCCノードとの間に接続されるプリチャージ回路１６として、リード側のメモリセルアレイに対するプリチャージ駆動力よりもリファレンス側のメモリセルアレイに対するプリチャージ駆動力の方が大きく設定されている。また、プリチャージ期間の終了とほぼ同時にディスチャージ期間が開始するようにタイミングが設定されている。
【００４２】
上記プリチャージ回路１６の具体例としては、本例では、前記ＶＣＣノードと一対のデータ線ＤＬとの間（つまり、ＶＣＣノードとセンスアンプ１５の一対の入力ノードとの間）にそれぞれ対応して接続された第１のプリチャージ用ＰＭＯＳトランジスタ１６１および第２のプリチャージ用ＰＭＯＳトランジスタ１６２と、同じく前記ＶＣＣノードとセンスアンプ１５の一対の入力ノードとの間にそれぞれ対応して接続された（つまり、前記第１のプリチャージ用トランジスタ１６１および第２のプリチャージ用トランジスタ１６２にそれぞれ対応して並列に接続された）第３のプリチャージ用ＰＭＯＳトランジスタ１６３および第４のプリチャージ用ＰＭＯＳトランジスタ１６４とからなる。
【００４３】
この場合、第１〜第４のプリチャージ用トランジスタの相互コンダクタンスを対応してｇｍ１  、ｇｍ２  、ｇｍ３  、ｇｍ４  で表わすと、
ｇｍ１  ＝ｇｍ４    ＜  ｇｍ２  ＝ｇｍ３
の関係を有するように設定されている。本例では、第１〜第４のプリチャージ用トランジスタのゲート幅を対応してＷ１  、Ｗ２  、Ｗ３  、Ｗ４  で表わすと、
Ｗ１  ：Ｗ２  ：Ｗ３  ：Ｗ４  ＝１：４：４：１
の関係を有するように設定されている。
【００４４】
そして、上記第１のプリチャージ用トランジスタ１６１および第２のプリチャージ用トランジスタ１６２の各ゲートには第１のプリチャージ信号／ＰＲａが与えられ、第３のプリチャージ用トランジスタ１６３および第４のプリチャージ用トランジスタ１６３の各ゲートには第２のプリチャージ信号／ＰＲｂが与えられる。
【００４５】
この場合、前記第１のメモリセルアレイ１０ａのリードセル１１／第２のメモリセルアレイ１０ｂのリファレンスセル１１ｒが選択される場合には、第１のプリチャージ信号／ＰＲａが“Ｌ”レベル（活性状態）に制御され、第２のプリチャージ信号／ＰＲｂは“Ｈ”レベル（非活性状態）に制御される。
【００４６】
これに対して、第２のメモリセルアレイ１０ｂのリードセル１１／第１のメモリセルアレイ１０ａのリファレンスセル１１ｒが選択される場合には、第２のプリチャージ信号／ＰＲｂが“Ｌ”レベル（活性状態）に制御され、第１のプリチャージ信号／ＰＲａは“Ｈ”レベル（非活性状態）に制御される。
【００４７】
このような構成により、第１のメモリセルアレイ１０ａのリードセル１１／第２のメモリセルアレイ１０ｂのリファレンスセル１１ｒが選択される場合には、第１のプリチャージ信号／ＰＲａにより第１のプリチャージ用トランジスタ１６１およびこれより駆動力の大きい第２のプリチャージ用トランジスタ１６２がオン駆動されるので、プリチャージ終了状態では、リードセル１１の記憶データの状態にかかわらず、リファレンス側とリード側とで共通ソース線ＳＬが均等にプリチャージされているか、リファレンス側の共通ソース線ＳＬの方がリード側の共通ソース線ＳＬよりも多量にプリチャージされている状態になる。
【００４８】
これに対して、第２のメモリセルアレイ１０ｂのリードセル１１／第１のメモリセルアレイ１０ａのリファレンスセル１１ｒが選択される場合には、第２のプリチャージ信号／ＰＲｂにより第４のプリチャージ用トランジスタ１６４およびこれより駆動力の大きい第３のプリチャージ用トランジスタ１６３がオン駆動されるので、プリチャージ終了状態では、リードセル１１の記憶データの状態にかかわらず、リファレンス側とリード側とで共通ソース線ＳＬが均等にプリチャージされているか、リファレンス側の共通ソース線ＳＬの方がリード側の共通ソース線ＳＬよりも多量にプリチャージされている状態になる。
【００４９】
次に、図１のＥＰＲＯＭにおけるデータ読み出し動作について図２に示すタイミング波形を参照しながら説明する。
選択すべきメモリセルのアドレスが確定し、選択すべき一方のメモリセルアレイのリードセル１１および他方のメモリセルアレイのリファレンスセル１１ｒが選択された後、データ読み出し前にプリチャージ信号／ＰＲが“Ｌ”レベルになる。これにより、プリチャージ回路１６がオン状態になり、データ線ＤＬおよびビット線ＢＬが“Ｈ”レベル（電源電位ＶＣＣ）にプリチャージされる。
【００５０】
この際、選択されたリードセルトランジスタ１１がオン状態であると、このトランジスタを介して共通ソース線ＳＬもプリチャージされ、選択されたリファレンスセルトランジスタ１１ｒ（オン状態）を介して共通ソース線ＳＬがプリチャージされる。
【００５１】
この場合、選択されたカラムと共通ソース線ＳＬを共有するリードセル１１群の記憶データの状態にかかわらず、プリチャージ終了状態では、リード側の共通ソース線ＳＬとリファレンス側の共通ソース線ＳＬとが均等にプリチャージされているか、リード側の共通ソース線ＳＬよりもリファレンス側の共通ソース線ＳＬの方が多量にプリチャージされている状態になる。
【００５２】
次に、プリチャージ信号／ＰＲが“Ｈ”レベルになってプリチャージが終了するとともに、ディスチャージ信号ＤＩＳが“Ｈ”レベルになってデータ読み出し動作が開始する。この時、共通ソース線ＳＬ、オン状態のリードセルトランジスタ１１に接続されているビット線ＢＬおよびこれに対応するデータ線ＤＬ、リファレンスセルトランジスタ１１ｒに接続されているビット線ＢＬおよびこれに対応するデータ線ＤＬがそれぞれディスチャージされる。
【００５３】
これにより、選択されたリードセルトランジスタ１１のオン／オフ状態およびリファレンスセルトランジスタ１１ｒの読み出し電流に応じて所定時間経過後にリード側のデータ線ＤＬとリファレンス側のデータ線ＤＬとの間に選択リードセル１１の記憶データに応じた極性の所定値ΔＶ以上の電位差が生じる。この電位差がセンスアンプ１５により検知・増幅され、記憶データに応じてセンスアンプ１５の出力ノードの電位が“Ｌ”レベルあるいは“Ｈ”レベルになり、出力バッファ（図示せず）を経て読み出しデータとして出力する。
【００５４】
上記したようなデータ読み出し動作に際して、リファレンス側では、リファレンスワード線ＲＷＬにより各カラムのリファレンスセル１１ｒが選択された場合に、各カラムのリファレンスセル１１ｒが全てオン状態になり、選択されたカラムのリファレンスセル１１ｒ（オン状態）に流れる電流が共通ソース線ＳＬを介して非選択カラムのリファレンスセル１１ｒ（オン状態）に回り込んで流れるので、リファレンス側のデータ線ＤＬの負荷容量は比較的大きい。
【００５５】
これに対して、リード側では、ワード線により各カラムのリードセル１１が選択された場合に、ゲート閾値が低く設定されている任意数のリードセル１１のみオン状態になる。この場合、選択されたカラムのリードセル１１がオン状態であれば、これに流れる電流が共通ソース線ＳＬを介して非選択カラムのリードセル１１のうちでオン状態のリードセル１１に回り込んで流れるようになり、選択されたカラムのリードセル１１がオフ状態であれば回り込み電流は生じない。
【００５６】
従って、共通ソース線ＳＬに接続されているリードセル１１群の記憶データの状態によっては、２個のメモリセルアレイ１０ａ、１０ｂがプリチャージされる時におけるリファレンス側のデータ線ＤＬの寄生負荷容量とリード側のデータ線ＤＬの寄生負荷容量とが等しい場合だけでなく、リファレンス側のデータ線ＤＬの寄生負荷容量の方がリード側のデータ線ＤＬの寄生負荷容量よりも大きくなる場合があるが、本例のプリチャージ回路１６によるプリチャージの終了状態では、リファレンス側の共通ソース線ＳＬとリード側の共通ソース線ＳＬとが均等にプリチャージされている（前記したような寄生負荷容量の不平衡状態によるプリチャージ量の不平衡状態が解消されている）か、リファレンス側の共通ソース線ＳＬの方がリード側の共通ソース線ＳＬよりも多量にプリチャージされている。
【００５７】
前者のようにリファレンス側とリード側とで共通ソース線ＳＬが均等にプリチャージされている場合には、予めリファレンスセルのｇｍはリードセルのｇｍよりも小さく設定されているので、データ読み出し動作（ディスチャージ）を開始した時にリード側の共通ソース線およびデータ線がディスチャージされる場合  （リードセルが非書き込み状態、オン状態の場合）に、リード側のデータ線の電位がリファレンス側のデータ線の電位よりも速く低下する。
【００５８】
これに対して、後者のようにリファレンス側の共通ソース線ＳＬの方がリード側の共通ソース線ＳＬよりも多量にプリチャージされている場合には、データ読み出し動作（ディスチャージ）を開始した時にリード側の共通ソース線ＳＬおよびデータ線ＤＬがディスチャージされる場合に、リード側のデータ線ＤＬの電位がリファレンス側のデータ線ＤＬの電位よりも速く低下する。
【００５９】
換言すれば、共通ソース線ＳＬに接続されているリードセル群の記憶データの状態にかかわらず、ディスチャージの開始によってリード側のデータ線ＤＬがディスチャージされる場合（リードセルが非書き込み状態、オン状態）には、常に、リード側のデータ線ＤＬの電位がリファレンス側のデータ線ＤＬの電位よりも速く低下するので、センスアンプ１５はリードセルの記憶データを正しく検知して増幅することが可能である。
【００６０】
これに対して、リード側のデータ線がディスチャージされない場合（リードセルが書き込み状態、オフ状態）であれば、リファレンス側のデータ線ＤＬの電位がリード側のデータ線の電位よりも速く低下するので、センスアンプ１５はリードセルの記憶データを正しく検知して増幅することが可能である。
【００６１】
従って、従来例のようにプリチャージ終了前からディスチャージを開始する  （つまり、プリチャージ期間とディスチャージ期間の一部をオーバーラップさせる）必要がなくなり、ディスチャージ期間を十分に確保できるので、読み出し動作の高速化あるいは動作電源の低電圧化が可能になる。
【００６２】
図３は、本発明の第２の実施の形態に係るプリチャージ・ディスチャージ方式のＥＰＲＯＭの一部を概略的に示す。
図３に示すＥＰＲＯＭは、図１に示したＥＰＲＯＭと比べて、（１）ＶＣＣノードと前記データ線ＤＬ対との間に接続されている第１のプリチャージ回路３１の構成、（２）ＶＣＣノードと前記共通ソース線ＳＬとの間に第２のプリチャージ回路３２が付加接続されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００６３】
上記第１のプリチャージ回路３１の具体例としては、ＶＣＣノードとデータ線ＤＬ対との間に互いにほぼ同一サイズの第５のプリチャージ用ＰＭＯＳトランジスタ３１１がそれぞれ接続され、それぞれのゲートにプリチャージ信号／ＰＲが与えられる。
【００６４】
また、前記第２のプリチャージ回路３２の具体例としては、ＶＣＣノードと前記共通ソース線ＳＬとの間に第６のプリチャージ用ＰＭＯＳトランジスタ３２１および共通ソース線電位クランプ用のＩ型のＮＭＯＳトランジスタ３２２が直列に接続され、第６のプリチャージ用トランジスタ３２１のゲートに前記プリチャージ信号／ＰＲが与えられ、共通ソース線電位クランプ用ＮＭＯＳトランジスタ３２２のゲートに前記バイアス電位Ｖｂｉａｓが与えられる。
【００６５】
このような構成により、プリチャージ期間には、プリチャージ信号／ＰＲにより第５のプリチャージ用トランジスタ３１１および第６のプリチャージ用トランジスタ３２１がオン駆動されるので、プリチャージ終了状態では、リードセル１１の記憶データの状態にかかわらず、リファレンス側の共通ソース線ＳＬとリード側の共通ソース線ＳＬとが均等にプリチャージされている。
【００６６】
従って、データ読み出し動作において、センスアンプ１５は、図１のＥＰＲＯＭにおけると同様にリードセルトランジスタ１１から読み出された記憶データを正しく検知・増幅することが可能になる。
【００６７】
【発明の効果】
上述したように本発明によれば、チャージシェアによるセンスアンプの誤動作の防止対策としてオーバーラップ部を設けなくて済む不揮発性半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＥＰＲＯＭの一部を示す回路図。
【図２】図１中のセルトランジスタの読み出し動作例を示すタイミング波形図。
【図３】本発明の第２の実施の形態に係るＥＰＲＯＭの一部を示す回路図。
【図４】従来のＥＰＲＯＭの一部を示す回路図。
【図５】図４中のセルトランジスタの読み出し動作例を示すタイミング波形図。
【符号の説明】
１０ａ…第１のメモリセルアレイ、
１０ｂ…第２のメモリセルアレイ、
１１…リードセルトランジスタ、
１１ｒ…リファレンスセルトランジスタ、
１２…ディスチャージ用トランジスタ、
１３…カラム選択用トランジスタ、
１４…ビット線電位クランプ用トランジスタ、
１５…センスアンプ、
１６…プリチャージ回路、
１６１…第１のプリチャージ用トランジスタ、
１６２…第２のプリチャージ用トランジスタ、
１６３…第３のプリチャージ用トランジスタ、
１６４…第４のプリチャージ用トランジスタ、
ＢＬ…ビット線、
ＷＬ…ワード線、
ＲＷＬ…リファレンスワード線、
ＳＬ…ソース線、
ＤＬ…データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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