(57)【特許請求の範囲】
【請求項１】
印加／終端電圧発生回路（１０）から出力した電圧がスイッチ回路（１９）を通して供給される２つのドライバ、ＤＲ１（１６）及びＤＲ２（１７）を設け、
上記ＤＲ１（１６）及びＤＲ２（１７）の各スイッチ回路（１９）を、波形整形回路（１１）からの信号と、ドライバコントロール回路（１５）からの信号で制御するスイッチ制御回路（２０）を設け、
上記ＤＲ１（１６）及びＤＲ２（１７）の各スイッチ回路（１９）を独立して制御するドライバコントロール回路（１５）を設け、
上記ＤＲ２（１７）の出力にコンパレータを設け、
以上を具備することを特徴としたＩ／Ｏピンエレクトロニクス回路。
【請求項２】
請求項１において、ＤＲ１（１６）の出力にのみコンパレータを設けた、Ｉ／Ｏピンエレクトロニクス回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、Ｉ／Ｏコモン試験とＩ／Ｏセパレート試験の両方を可能にするＩ／Ｏピンエレクトロニクス回路に関するものである。
【０００２】
【従来の技術】
半導体試験装置において、通常のＩ／Ｏピンエレクトロニクス回路は、図５（ａ）に示すようなドライバ（ＤＲ）とコンパレータ（ＣＰ）の両方の機能を持つＩ／Ｏコモンピンとなっている。そして、ＤＲ及びＣＰと被試験デバイス（ＤＵＴ）は伝播遅延時間長Ｔのケーブルで接続されている。
図５（ｂ）に書き込み、読みだし動作を繰り返す場合のタイミング図を示す。ＤＲからの出力データＤＲ１は、時間Ｔ後にＤＵＴ端に到達し、書き込みデータＷ１となる。続けて読みだし動作が始まったとすると、ＤＵＴからの読みだしデータＲは、時間Ｔ後にＣＰ端に到達する。さらに読みだし動作の終了後、ただちに書き込み動作を行うには、ＤＵＴへの書き込みデータＷ２より時間Ｔだけ早くＤＲからデータＤＲ２を出力しなければならない。ＤＲから出力されたデータＤＲ２は、時間遅れなしにＣＰ端にも到達する。するとＣＰ端にはＤＵＴからの読みだしデータＲと、自らのＤＲから出力されたデータＤＲ２の合成されたものが入力される時間が生じる。この合成されている時間は、Ｔの２倍で、この間はＣＰで正しい比較判定ができない。この範囲をＩ／Ｏデッドバンドと言い、ＤＲ及びＣＰとＤＵＴ間の伝播遅延時間長Ｔで決定される。
【０００３】
上記Ｉ／Ｏデッドバンドが問題になるような高速デバイスを試験する場合には、ＤＲからＤＵＴまでの経路と、ＤＵＴからＣＰまでの経路を分けて試験する図６（ａ）に示すようなＩ／Ｏセパレート試験を行う。図６（ｂ）で明きらかなように、ＣＰ端でＤＵＴからの読みだしデータＲとＤＲの出力データＤＲ１及びＤＲ２が合成されることはない。従って、ＣＰでの正しい比較判定ができる。なお、ＤＲ端では、出力データＤＲ２とＤＵＴからの読みだしデータＲが波形合成されるが、進行波同士の衝突は互いに通過するだけで影響を及ぼさず、ＤＵＴからの波形はＤＲ端で終端されるためＣＰ端には影響しない。
【０００４】
通常のＩ／Ｏピンエレクトロニクス回路はＩ／Ｏコモンピンである。そこで、図７にＤＲとＤＵＴ間、ＤＵＴとＣＰ間を別経路で接続するＩ／Ｏセパレート試験に、Ｉ／Ｏコモンピンを使用した場合を示す。Ｉ／ＯコモンピンＣＨ１をＤＲとして、Ｉ／ＯコモンピンＣＨ２をＣＰとして使用する。
【０００５】
図８のようなＩ／Ｏセパレートピンの場合は、Ｉ／Ｏセパレート試験に適しており、ＤＲとＤＵＴ、及びＤＵＴとＣＰをそれぞれ接続することでＩ／Ｏセパレート試験ができる。
【０００６】
【発明が解決しようとする課題】
図７に示すように、Ｉ／ＯコモンピンによるＩ／Ｏセパレート試験は、通常のＩ／Ｏコモンピンとして使う場合に比べ、Ｉ／Ｏコモンピンが２倍必要である。このためＤＵＴ同時測定個数が半減する。またＣＨ１はＤＲとして使うため比較回路と比較電圧発生回路が無駄になり、ＣＨ２はＣＰとして使うため波形整形回路と印加電圧発生回路が無駄になる。
【０００７】
図８に示すように、Ｉ／ＯセパレートピンによるＩ／Ｏセパレート試験は、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路とも無駄は生じないが、Ｉ／Ｏコモンピンとしての試験ができない。
【０００８】
Ｉ／Ｏセパレート試験の場合、読みだしサイクルではＤＲ側とＣＰ側の両端で終端するので、その分ＤＵＴの駆動能力が必要になる。駆動能力のないＤＵＴではＩ／Ｏセパレート試験は行えず、Ｉ／Ｏコモン試験をせざるを得ない。また、ＤＲ及びＣＰでＤＵＴの１ピンを試験する場合、Ｉ／Ｏセパレート試験は、Ｉ／Ｏコモン試験に比べＤＵＴと半導体試験装置本体間の配線本数が多くなる。ＤＵＴ多数個取りの場合においては、配線の煩雑さを避けるためにもＩ／Ｏコモン試験を必要とする場合がある。
【０００９】
本発明は、従来通りのＩ／Ｏコモン試験に加え、Ｉ／Ｏデッドバンドが問題になるような高速デバイスをＩ／Ｏセパレート試験する際、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることなく、またＤＵＴ同時測定個数を半減せずにデバイス試験を可能にするＩ／Ｏピンエレクトロニクス回路を実現することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明においては、印加／終端電圧発生回路および波形整形回路を共有した複数のドライバ、例えば２つのドライバＤＲ１及びＤＲ２を設けている。また、上記複数のドライバのうち少なくとも１つ、例えばＤＲ１またはＤＲ２の一方に、比較回路および比較電圧発生回路と共に構成されたコンパレータを設ける。
印加／終端電圧発生回路は、３種類の電圧を発生する。各電圧は、スイッチ回路を通して２つのドライバ、ＤＲ１およびＤＲ２に供給される。各スイッチ回路は、波形整形回路から出力されるＰＡＴ（パターン信号）とＤＲＥ（ドライブイネーブル信号）、そしてドライバコントロール回路内のＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ａ及びＣＯＮＴ２ｂの各信号によって制御される。コンパレータは、ＤＲ１またはＤＲ２のどちらか一方の出力に接続される。
【００１１】
【作用】
上記のように構成されたＩ／Ｏピンエレクトロニクス回路は、ＤＲ２側をＤＲＥ制御とし、ＤＲ１側を終端にすることで、Ｉ／Ｏコモン試験が実行できる。また、ＤＲ１側をＤＲＥ制御とし、ＤＲ２側をＣＰの終端にすることで、Ｉ／Ｏセパレート試験を実行できる。
【００１２】
【実施例】
図１に本発明であるＤＲを２分岐したＩ／Ｏピンエレクトロニクス回路の概略ブロック図を、図４にその詳細ブロック図を示す。分岐した２つのドライバＤＲ１及びＤＲ２には、１チャンネル分の波形整形回路、印加／終端電圧発生回路が割り当てられ、その一方に比較回路、比較電圧発生回路を備えたＣＰが接続されている。ここで、ＣＰの機能は従来と同じである。
波形整形回路は、ＤＲのハイレベル／ローレベルを切り換えるドライバパターン（ＰＡＴ）と、ＤＲのオン／オフを切り換えるＤＲＥ（ＤＲｉｖｅｒ  Ｅｎａｂｌｅ  ）パターンを発生する回路である。ＤＲオン時には、ＰＡＴ信号が出力され、ＤＲオフ時には、ドライバにＶＴＴのレベルが出力され、終端として機能する。
図４に示すように、２分岐のＤＲは共通のＰＡＴ信号、ＤＲＥ信号、印加電圧ＶＩＨ及びＶＩＬ、終端電圧ＶＴＴを持ち、ＤＲのコントロールのみＤＲ１とＤＲ２で独立して行えるようにドライバコントロール回路が設けられている。
【００１３】
図２に示すＩ／Ｏコモン試験では、図４のＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ｂを論理０に、ＣＯＮＴ２ａを論理１にすることで、ＤＲ２側をＤＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。一方、ＤＲ１側は干渉を防ぐため終端の状態になる。これにより従来のＩ／Ｏコモンピンと同様の動作になる。
【００１４】
図３に示すＩ／Ｏセパレート試験では、図４のＣＯＮＴ１ｂ、ＣＯＮＴ２ａ、ＣＯＮＴ２ｂを論理０に、ＣＯＮＴ１ａを論理１にすることで、ＤＲ１側をＤＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。一方、ＤＲ２側はＣＰの終端として機能させる。
いずれの場合も、比較回路、比較電圧発生回路、波形整形回路および印加電圧発生回路を無駄にすることはなく、また同時測定個数が減ることもない。
【００１５】
【発明の効果】
本発明は、以上説明したように構成されているので、次のような効果を奏する。
▲１▼  ＤＲ２とＣＰによって、従来通りのＩ／Ｏコモン試験ができる。
▲２▼  ＤＲ１とＣＰによって、Ｉ／Ｏセパレート試験ができる。
▲３▼  Ｉ／Ｏコモン試験においても、Ｉ／Ｏセパレート試験においても無駄になる回路がない。
▲４▼  １つのＩ／Ｏピンエレクトロニクス回路でＩ／Ｏセパレート試験ができるため、ＤＵＴ同時測定個数を半減することが無い。
▲５▼  Ｉ／Ｏセパレート試験においても、Ｉ／Ｏコモン試験に比べ、ＤＲ及びＣＰとＤＵＴ間の配線が増えるだけであり、ＤＲ及びＣＰと半導体試験装置本体間の配線本数は変わらない。このため、ＤＵＴ多数個取りの場合において、Ｉ／Ｏセパレート試験の配線が、Ｉ／Ｏコモン試験と同程度であり、配線の煩雑さが改善できる。
【図面の簡単な説明】
【図１】本発明のＩ／Ｏピンエレクトロニクス回路のブロック図である。
【図２】本発明のＩ／Ｏピンエレクトロニクス回路でＩ／Ｏコモン試験をするときの回路ブロック図である。
【図３】本発明のＩ／Ｏピンエレクトロニクス回路でＩ／Ｏセパレート試験をするときの回路ブロック図である。
【図４】本発明のＩ／Ｏピンエレクトロニクス回路の詳細なブロック図と動作説明図である。
【図５】Ｉ／Ｏコモン試験の場合の接続図とタイミング図である。
【図６】Ｉ／Ｏセパレート試験の場合の接続図とタイミング図である。
【図７】従来のＩ／Ｏコモンピンを使用したＩ／Ｏセパレート試験のブロック図である。
【図８】従来のＩ／Ｏセパレートピンを使用したＩ／Ｏセパレート試験のブロック図である。
【符号の説明】
１０    印加／終端電圧発生回路
１１    波形整形回路
１２    比較回路
１３    比較電圧発生回路
１４    終端電圧発生回路
１５    ドライバコントロール回路
１６    ＤＲ１
１７    ＤＲ２
１８    ＣＰ
１９    スイッチ回路
２０    スイッチ制御回路
【図１】
0003605146.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003605146.tif 000008
【図８】
0003605146.tif 000009