(57)【特許請求の範囲】
【請求項１】
超音波トランスジューサ列から受信した信号を処理する超音波受信ビーム成形装置であって、
Ｎ及びＭがトランスジューサの個数より小さい正の整数であるとき、Ｍ個のトランスジューサから供給されるＭ個のチャンネルのデータサンプルに対してＮ個の受信ビームを成形するための遅延を加え、前記Ｍ個のチャンネルの遅延されたデータサンプルを合算して前記Ｍ個のチャンネルの中間出力を発生する、複数のビーム成形手段と、
前記複数のビーム成形手段からの前記Ｍ個のチャンネルの中間出力を合算して前記Ｎ個の受信ビームを表すデータを出力する合算手段とを含み、
前記各ビーム成形手段は、
前記チャンネルごとに、当該チャンネルのデータサンプルに対してシステムクロック周期の整数倍に対応する第１遅延を加える粗遅延素子と、前記システムクロック周期より小さい第２遅延を加える微細遅延素子とを備え、さらに、
前記各チャンネルの粗遅延素子および微細遅延素子により遅延されたデータサンプルを少なくとも２つのチャンネルについて加算する第１加算器と、
前記第１加算器からの出力に対して第３遅延を加える複数の多チャンネル遅延素子とを備え、
前記粗遅延素子が、
各ビームの成形に用いられるデータサンプルを格納するＮ個のチャンネル別先入れ先出し格納手段と、
前記Ｎ個の先入れ先出し格納手段のデータ書込みポインタを同一に制御する手段と、
前記Ｎ個の先入れ先出し格納手段のデータ読出しポインタを独立的に制御する手段とを備え、
前記Ｎ個の先入れ先出し格納手段に格納された各データサンプルは前記第１遅延の値に基づいて決定される時刻に読出され、
前記Ｎ個の受信ビームに対する前記Ｍ個のチャンネルの中間出力を時間多重化方式で前記合算手段に供給し、前記合算手段は前記Ｎ個の受信ビームを表すデータを時間多重化方式で出力する手段であることを特徴とする超音波受信ビーム成形装置。
【請求項２】
前記微細遅延素子が複数の補間フィルタを備え、前記補間フィルタの各々がチャンネルからのデータサンプル組を用いて該当データサンプル間の補間データを決定することを特徴とする請求項１記載の超音波受信ビーム成形装置。
【請求項３】
前記微細遅延素子が、
各組が各チャンネルからのＬ個の連続的なデータサンプルを格納するＬ個のシフトレジスタを有するＮ個のシフトレジスタ組と、
前記Ｎ個のシフトレジスタ組のうちのいずれか１つを選択し、選択されたシフトレジスタ組に格納された前記Ｌ個の連続的なデータサンプルを供給する多重化手段と、
前記第２遅延の値に基づいて、各組がＬ個のフィルタ係数を有する複数の予め定められたフィルタ係数組のうちのいずれか１つを選択する選択手段と、
前記多重化手段から供給される前記Ｌ個の連続的なデータサンプルに前記選択手段から供給される前記Ｌ個のフィルタ係数を乗算して、Ｌ個の乗算結果を合算する手段とを備えることを特徴とする請求項１記載の超音波受信ビーム成形装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ディジタルビーム焦点合わせ技法を用いる超音波撮像装置に関し、特に、多段構造の遅延素子を備え、複数の走査線またはビームを処理する受信ビーム成形装置に関する。
【０００２】
【従来の技術】
公知のように、トランスジューサ列を用いる超音波撮像システムは、位相、凸状または線形アレイをなす多数のトランスジューサを含む。そのようなシステムは、各々が対応するトランスジューサに接続される送信器及び受信器を有する複数のチャンネルを備える。送信器は人体などの目標物に超音波パルスを送信する。そのように送信された超音波エネルギーを目標物の特定部分上に焦点を合わせるため、パルスに対して順次的な時間遅延を加える。各パルスに対する時間遅延量は各送信パルスが目標点に同時に至るように決まる。これらのパルスは異なった材料／媒体を通過して目標物上に焦点を合わせ、それから反射されたパルスは該当材料／媒体を再び通過してトランスジューサ列に戻る。
【０００３】
目標物から各アレイ素子までの距離が互いに異なるため、該目標物から反射される超音波エネルギーは相異なる時間にて各アレイ素子に至る。受信ビーム成形器は各アレイ素子から受信した信号を増幅し、増幅済みの信号を時間遅延させ、全ての遅延信号を合算する。この場合、各遅延素子に対する遅延値は受信走査線が所定の点で焦点合わせされるよう決まる。また、各遅延素子に対する遅延値は焦点合わせ点が放射方向に進むように一定に変化する。
【０００４】
体内の望む領域を送信走査線でスキャンし、それから反射される信号／データを処理することによって超音波映像が成形される。この場合、高画質の映像を得るためには、フレーム率を高めることが肝要である。このフレーム率は、撮像の際用いられた走査線の本数、超音波の周波数及び映像の成形されるべき領域の深さによって決まる。フレーム率の向上のための方法としては、超音波パルスを送信して多数の走査線またはビームを同時に成形する多重ビーム焦点合わせ技法がある。
【０００５】
多重ビーム成形装置においては、チャンネルごと、ビームごとに相異なる遅延量を適用するため、単一ビームの場合に比べてシステムの複雑さを増加させるという不都合がある。特に、遅延素子として用いられるメモリ素子の容量が非常に増えるようになる。従来のビーム成形装置における必要なメモリ素子の容量はチャンネルの数、最大遅延量及び一回の送信後に成形されたビームの数に比例して増加する。例えば、６４チャンネル、４重ビーム、１０００システムクロック周期の最大遅延を有し、各データが１０ビットで表示されるシステムの場合、６４×４×１０００×１０に対応する相当な大きさのメモリ空間が要求される。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、遅延メモリの大きさを減らし得る新規な構造のビーム成形装置を提供することにある。
【０００７】
本発明の他の目的は、一つの送信走査線を成形する超音波信号の反射信号から多数の受信走査線を焦点合わせする多重焦点合わせ方式の超音波撮像装置で、多数の受信走査線に対するデータを時間多重化して生成するビーム成形装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の好適実施例によれば、超音波トランスジューサ列から受信した信号を処理する超音波受信ビーム成形装置であって、Ｎ及びＭがトランスジューサの個数より小さい正の整数であるとき、Ｍ個のトランスジューサから供給されるＭ個のチャンネルのデータサンプルに対してＮ個の受信ビームを成形するための遅延を加え、Ｍ個のチャンネルの遅延されたデータサンプルを合算してＭ個のチャンネルの中間出力を発生する、複数のビーム成形手段と、複数のビーム成形手段からのＭ個のチャンネルの中間出力を合算してＮ個の受信ビームを表すデータを出力する合算手段とを含み、各ビーム成形手段は、チャンネルごとに、当該チャンネルのデータサンプルに対してシステムクロック周期の整数倍に対応する第１遅延を加える粗遅延素子と、システムクロック周期より小さい第２遅延を加える微細遅延素子とを備え、さらに、各チャンネルの粗遅延素子および微細遅延素子により遅延されたデータサンプルを少なくとも２つのチャンネルについて加算する第１加算器と、第１加算器からの出力に対して第３遅延を加える複数の多チャンネル遅延素子とを備え、粗遅延素子が、各ビームの成形に用いられるデータサンプルを格納するＮ個のチャンネル別先入れ先出し格納手段と、Ｎ個の先入れ先出し格納手段のデータ書込みポインタを同一に制御する手段と、Ｎ個の先入れ先出し格納手段のデータ読出しポインタを独立的に制御する手段とを備え、Ｎ個の先入れ先出し格納手段に格納された各データサンプルは第１遅延の値に基づいて決定される時刻に読出され、Ｎ個の受信ビームに対するＭ個のチャンネルの中間出力を時間多重化方式で合算手段に供給し、合算手段はＮ個の受信ビームを表すデータを時間多重化方式で出力する手段であることを特徴とする超音波受信ビーム成形装置が提供される。
【０００９】
【発明の実施の形態】
以下、本発明の好適実施例について、図面を参照しながらより詳しく説明する。
【００１０】
図１は、本発明の好適実施例による４−チャンネルビーム成形装置の概略的なブロック図であって、４つのチャンネルの超音波トランスジューサ列から受け取ったデータサンプルを同時に処理する。
【００１１】
図１に示したビーム成形装置は互いに異なる４つの段階にて粗時間遅延を各チャンネルデータサンプルに適用し、時間遅延された各チャンネルデータをフィルタリングし時間多重化し、多重化された各チャンネルデータに予め決められたアポディゼーション曲線から求めたアポディゼーション因子を乗算し、その結果データを合算して中間出力を発生する。多数のビーム成形装置からの中間出力を合算すれば、最大４つの焦点合わせビームを表す時間多重化済みの最終出力が生成され、時間多重化済みの出力データの各時間間隙は各受信ビームに対応する。６４チャンネルからのデータを組み合わせて１つの受信走査線またはビームを生成する超音波撮像装置において、図１に示したような１６個のビーム成形装置が要求される  。
【００１２】
ビーム成形装置が最大４つの受信ビームを成形するための中間出力を同時に供給することができるが、１回に形成されるビームの数は、例えば、超音波信号の中心周波数によって変わり得る。
【００１３】
ビーム成形装置によって生成された時間遅延には、粗遅延及び微細遅延がある。粗遅延はシステムクロック周期の整数倍に該当する遅延であって、図１に示したように、Ｅ＿ＦＩＦＯ１４ａ１〜１４ｄ４、Ｇ＿ＦＩＦＯ２０ａ〜２０ｄ、Ｍ＿ＦＩＦＯ２８ａ及び２８ｂ、及びＬ＿ＦＩＦＯ３２の４段に分けられる先入れ先出し（ＦＩＦＯ）レジスタで具現される。各レジスタまたは遅延素子は、読出しデータが出力される時間を制御することによってデータ遅延を行う。システムクロック周期より小さい微細遅延は、各チャンネルにて図１に示したような有限インパルス応答（ＦＩＲ）フィルタ＆マルチプレクサ（ＭＵＸ）ブロック１８ａ〜１８ｄによって具現される。各チャンネルにおいて、データサンプルの大きさを調整するアポディゼーションは乗算器２４ａ〜２４ｄ及びアポディゼーション生成器２２ａ〜２２ｄによって求められる。合算は異なる３つの段にて４つの加算器２６ａ、２６ｂ、３０及び３４によって行われる。
【００１４】
図１を参照すると、各トランスジューサ素子（図示せず）または各チャンネルからのデータはアナログ−ディジタル（Ａ／Ｄ）変換器１０ａ〜１０ｄに入力されサンプリングされる。各Ａ／Ｄ変換器１０ａ〜１０ｄからのサンプルデータは、対応する入力バッファ、即ち、Ｉ＿ＦＩＦＯ１２ａ〜１２ｄに供給されて時間遅延される。即ち、第１チャンネル入力に対する粗遅延は一連のＦＩＦＯ１４ａ、２０ａ、２８ａ及び３２によって行われ、第２チャンネル入力に対する粗遅延は一連のＦＩＦＯ１４ｂ、２０ｂ、２８ａ及び３２によって行われ、第３チャンネル入力に対する粗遅延は一連のＦＩＦＯ１４ｃ、２０ｃ、２８ｂ及び３２によって行われ、第４チャンネル入力に対する粗遅延は一連のＦＩＦＯ１４ｄ、２０ｄ、２８ｂ及び３２によって行われる。また、各チャンネル入力に対する微細遅延は対応するＦＩＲフィルタ＆ＭＵＸ１８ａ〜１８ｄによって行われる。
【００１５】
各チャンネルにおいて、各Ｉ＿ＦＩＦＯ１２ａ〜１２ｄは４つのＥ＿ＦＩＦＯを有するＥ＿ＦＩＦＯ１４ａ１〜１４ａ４、１４ｂ１〜１４ｂ４、１４ｃ１〜１４ｃ４、１４ｄ１〜１４ｄ４に各々並列に接続される。例えば、第１チャンネルからのサンプルデータはＥ＿ＦＩＦＯ１４ａ１内の４つのＥ＿ＦＩＦＯ０〜３の全体に同時に記録される。これらの４つのＥ＿ＦＩＦＯ０〜３は各受信ビームに対応する時間遅延を各々行って、異なる時刻にて遅延された各出力を発生する。４つのＥ＿ＦＩＦＯ０〜３からの遅延出力はマルチプレクサ（図３参照）によって時間多重化され、ＦＩＲフィルタによってフィルタリングされることによって、サンプルデータに対する微細遅延が行われる。以下、時間多重化及びフィルタリングについて、  図３及び図４を参照しながらより詳しく説明する。
【００１６】
各チャンネルにおいて、フィルタリングされ時間多重化されたデータは第２段のＧ＿ＦＩＦＯ２０ａ〜２０ｄに入力される。これらのＧ＿ＦＩＦＯ２０ａ〜２０ｄは２番目の粗時間遅延を行う。その後、各Ｇ＿ＦＩＦＯ２０ａ〜２０ｄからの出力データは対応する乗算器２４ａ〜２４ｄ及びアポディゼーション発生器２２ａ〜２２ｄによってアポディゼーションされる。詳記すると、乗算器２４ａ〜２４ｄの各々は、対応するＧ＿ＦＩＦＯ２０ａ〜２０ｄからの出力と対応するアポディゼーション発生器２２ａ〜２２ｄにおける予め決められたアポディゼーション曲線から求められるアポディゼーション係数とを乗算する。ここで、各アポディゼーション発生器２２ａ〜２２ｄはアポディゼーション曲線を格納するメモリ（図示せず）を備え得る。
【００１７】
２つの隣接するチャンネル（乗算器２４ａ及び２４ｂと、乗算器２４ｃ及び２４ｄ）からの出力は各々加算器２６ａ及び２６ｂにて加算される。加算されたデータは各々Ｍ＿ＦＩＦＯ２８ａ及び２８ｂに格納される。これらのＭ＿ＦＩＦＯ２８ａ及び２８ｂは入力データに対して３番目の粗時間遅延を行う。続いて、Ｍ＿ＦＩＦＯ２８ａ及び２８ｂからの時間遅延済みのデータは加算器３０にて合算され、Ｌ＿ＦＩＦＯ３２に格納される。このＬ＿ＦＩＦＯ３２は加算器３０からの入力データに対して４番目の粗時間遅延を行う。
【００１８】
粗時間遅延を４つの異なる段階にて施す理由は次の通りである。多数のビームを成形するために多数のチャンネルからのデータサンプルに適用される遅延の差は、チャンネル間及び／またはビーム間の距離によって変わる。詳記すると、２つの隣接したチャンネル間及び／またはビーム間の遅延の差は隣接しないチャンネル間の差より小さい。従って、第１粗遅延を行うＥ＿ＦＩＦＯ１４ａ１〜１４ｄ４は各々対応するチャンネルにおける４つのビーム間の最大遅延差を処理する。第２粗遅延を行うＧ＿ＦＩＦＯ２０ａ〜２０ｄは各々、第１段で処理されなかった２つの隣接するチャンネル間の最大遅延差を処理する。第３粗遅延を行うＭ＿ＦＩＦＯ２８ａ及び２８ｂは各々、第１段及び第２段で処理されなかった４つの隣接するチャンネル間の遅延差を処理する。第４粗遅延を行うＬ＿ＦＩＦＯ３２は、他のビーム成形装置で処理されたチャンネル間の遅延差を処理する。
【００１９】
前述したように、２つのチャンネルからの遅延サンプルデータは加算器２６ａ及び２６ｂ各々にて加算されるので、第３段では２つのＭ＿ＦＩＦＯ２８ａ及び２８ｂだけが必要である。同様に、４つのチャンネルからの遅延サンプルデータは加算器３０にて加算されるので、第４段では１つのＬ＿ＦＩＦＯ３２だけが必要である。従って、図１に示したように遅延素子及び加算器を階層的構造で配置することによって、焦点合わせ遅延を得るに必要なメモリの大きさを大きく減らすことができる。
【００２０】
本発明の一実施例において、Ｅ＿ＦＩＦＯ、Ｇ＿ＦＩＦＯ、Ｍ＿ＦＩＦＯ及びＬ＿ＦＩＦＯによって適用された最大時間遅延量は各々６４、２５６、２５６及び１０２４クロック周期である。即ち、Ｌ＿ＦＩＦＯによる時間遅延を通常他のＦＩＦＯによる時間遅延より大きいように設定することによって、メモリの大きさを出来るだけ大きく減らすことができる。
【００２１】
図１に示したように、合算過程は３つの互いに異なる段にて行われる。第１段における加算器２６ａは上位２チャンネル（即ち、チャンネル０及びチャンネル１）から出力された遅延サンプルデータを合算し、第１段における加算器２６ｂは下位２チャンネル（即ち、チャンネル２及びチャンネル３）から出力された遅延サンプルデータを合算する。第２段における  加算器３０は加算器２６ａ及び２６ｂからの遅延出力を合算する。第３段における加算器３４は多数のビーム成形装置（図１では、１つのみ図示）からの中間出力を合算して最大４つの受信ビームを表す最終結果を生成する。
【００２２】
図２は、本発明の好適実施例によるＥ＿ＦＩＦＯの動作を説明するための図面である。図２において、Ｄｉは各チャンネルから供給されるデータであって、１つずつＥ＿ＦＩＦＯ０〜Ｅ＿ＦＩＦＯ３各々に書込まれる。図２に示したようにデータ書込みビット位置を表す書込みポインタ（Ｗｒ＿Ｐｔｒ）は全てのＥ＿ＦＩＦＯ上で同一の所で位置され、毎データ書込みの際１ビットずつ移動する。こうして、４つのチャンネルからのサンプルデータは同一の時間にて書き込まれる。しかしながら、各Ｅ＿ＦＩＦＯに書き込まれたＤｉが読み出されて後続段のＦＩＲフィルタ＆ＭＵＸのレジスタ（図３を参照して後述）に入力される時間は各ビーム（または、各Ｅ＿ＦＩＦＯ）に対して相異なる。図２に示したように、データ読出し位置を表す読出しポインタ（Ｒｄ＿Ｐｔｒ）は相異なる位置を指定し得る。
【００２３】
図２において、Ｅ＿ＦＩＦＯ０の場合は、データが書き込まれてから５クロック周期後に読み出され、Ｅ＿ＦＩＦＯ２の場合は３クロック周期後に読み出されて２つのビームに対して異なる遅延を適用する。このように、各チャンネル別、各ビーム別に適用される遅延量は書込みポインタと読出しポインタとの間の位置の差によって調整される。これらのポインタの位置は図１中のＦＤＣＵ１６によって調整される。詳記すると、遅延量は遅延曲線に基づいて読出しポインタを１クロック周期当たり１メモリ位置ずつ移動させるか否かによって調節される。
【００２４】
図３は、図１中のＦＩＲ＆ＭＵＸ１８を詳しく示した図面である。図３に示したように、シフトレジスタ部１１０は４組の  １６タップレジスタを備える。各組のレジスタは対応するＥ＿ＦＩＦＯから読出された１６個の連続的なデータを格納する。本発明の一実施例において、Ｅ＿ＦＩＦＯからの各データは１０個のビットを含み、各レジスタは１０ビットを格納することができる。
【００２５】
これらの１６個の連続的なデータはＣｉｊで表示された１６タップフィルタによりフィルタリングされる。各フィルタの係数は８：１ＭＵＸ１２０、１２２、１２４を用いて、予め定められた８つの係数組（Ｃｉ０〜Ｃｉ７）の中から選択される。本発明の一実施例において、フィルタ係数Ｃｉｊは別途のフィルタ係数バンク（図示せず）で予め決められ、ＦＩＲ＆ＭＵＸ部１８に供給される。  係数選択信号は、８：１ＭＵＸ１２０〜１２４が８個のフィルタ係数組のうちのいずれか１つを選択するように制御するのに用いられる。この係数選択信号はＦＩＲ＆ＭＵＸ部１８にて適用された微細遅延量によって決定される。
【００２６】
１６個の連続的なデータに対するフィルタリングは、シフトレジスタ部１１０における４つの組のうちの一つの組の１６タップレジスタを４：１ＭＵＸ１１２、１１４、１１６を用いて選択し時間多重化方式で行われる。ビーム選択信号は４：１ＭＵＸ１１２、１１４、１１６の各々に入力され、４つのビームのうちのいずれかが処理されるかを表す。その後、８：１ＭＵＸによって選択されたフィルタ係数は４：１ＭＵＸ１１２、１１４、１１６によって選択された１６個のデータと乗算される。フィルタリングはＥ＿ＦＩＦＯ０、Ｅ＿ＦＩＦＯ１、Ｅ＿ＦＩＦＯ２、Ｅ＿ＦＩＦＯ３から順次的に供給されるデータに対して行われる。即ち、フィルタリングは各ビームについて順次的に繰り返されて行われる。
【００２７】
図３中のシフトイネーブル信号は、各Ｅ＿ＦＩＦＯからのデータが１６タップレジスタに入力される際、特定クロック周期にてレジスタにおけるデータのシフトを制御する働きを果たす。図２中の読出しポインタが移動するクロック周期において、シフトイネーブル信号は各レジスタを制御して、データがレジスタでシフトされるようにする。遅延値の調整のために読出しポインタが留まる場合は、レジスタでデータがシフトされないようにシフトイネーブル信号はディスエーブルされる。このように読出しポインタの移動とシフトレジスタにおけるデータの移動を同期させることによって同一のデータがレジスタに重複して書き込まれることを防止する。同一のデータが重複してレジスタに書き込まれれば、該当データから補間データを求める時にエラーが発生する恐れがあるためである。
【００２８】
図４は、図３中のＦＩＲフィルタの機能を説明するための図面である。微細遅延は補間フィルタを用いて具現される。ＦＩＲフィルタ係数を適切に選択  することによって、システムクロック周期より小さな値の微細遅延を遅延サンプルデータに適用することができる。このようにシステムクロック周期より小さな微細遅延をデータサンプルに適用する  ことによって遅延誤差を除去することができる。
【００２９】
図４に示した入力波形はＥ＿ＦＩＦＯからレジスタ組に入力されるデータを表す。図３中のＦＩＲフィルタは入力波形でサンプルデータ間の中間値を求める補間フィルタである。図４には、便宜上、４タップ補間フィルタに対する機能に対して例示されている。
【００３０】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００３１】
【発明の効果】
従って、本発明によれば、多段構造の遅延素子を用い、その中の一部段の遅延素子を複数のチャンネルに対して共有することによって遅延素子の具現に必要なメモリの大きさを減らすことができる。さらに、複数のビームを時間多重化方式に処理することによって全般的なハードウェアの複雑さをより一層低下させることができる。
【図面の簡単な説明】
【図１】本発明の好適実施例による４−チャンネルビーム成形装置の概略的なブロック図である。
【図２】本発明の好適実施例によるＥ＿ＦＩＦＯの動作を説明するための図面である。
【図３】図１中のＦＩＲ＆ＭＵＸを詳しく示した図面である。
【図４】図３中のＦＩＲフィルタの機能を説明するための図面である。
【符号の説明】
１４ａ１〜１４ｄ４                第１段の遅延素子
２０ａ〜２０ｄ                    第２段の遅延素子
２８ａ、２８ｂ                    第３段の遅延素子
３２                              第４段の遅延素子
１８ａ、１８ｂ、１８ｃ、１８ｄ    ＦＩＲ＆ＭＵＸ
２６ａ、２６ｂ、３０、３４        加算器
【図１】
0003559774.tif 000002
【図２】
0003559774.tif 000003
【図３】
0003559774.tif 000004
【図４】
0003559774.tif 000005