【事件の表示】
　特願２００１−１４８５９３「制御装置及びそれを用いた光ディスク装置」拒絶査定不服審判事件〔平成１４年１１月２９日出願公開、特開２００２−３４２１０４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願の手続きの経緯は概略以下の通りである。
平成１３年　５月１８日　出願
平成１６年　８月１０日　審査請求
平成１６年　８月１０日　手続補正書
平成１８年　９月２５日　拒絶理由通知
平成１８年１１月　８日　手続補正書
平成１８年１１月　８日　意見書
平成１９年　１月１９日　拒絶査定
平成１９年　２月２２日　拒絶査定不服審判請求
平成２０年１２月２２日　拒絶理由通知
平成２１年　２月１９日　手続補正書
平成２１年　２月１９日　意見書
　
　
２．本願発明
　本願の請求項１〜１０に係る発明は、上記平成２１年２月１９日付け手続補正書により補正された特許請求の範囲の請求項１〜１０に記載された通りのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は、以下の通りのものと認める。
「プログラムデータで動作する制御装置において、
　プログラムデータを読み出し可能な第１の記憶手段と、
　プログラムデータを読み書き可能で、前記第１の記憶手段とは異なるアドレスが割り振られる第２の記憶手段と、
　前記第２の記憶手段にデータを書き込む書き込み手段と、
　前記アドレスに応じて前記第１または第２の記憶手段の出力を選択して出力する第１の選択手段と、
　前記第１または第２の記憶手段にアドレスを出力して前記第１の選択手段の出力をプログラムデータとして動作する制御手段と、
　前記制御手段または前記書き込み手段の出力信号を選択して前記第２の記憶手段のアドレス信号として出力する第２の選択手段と、
　前記第１および第２の記憶手段が接続されるバスとは独立したバスにより前記制御手段と接続されるパラメータデータを読み書き可能な第３の記憶手段と、
を備え、
　前記第１の選択手段は前記アドレスに応じて前記第１または第２の記憶手段の出力を選択し制御する場合において、前記第１の選択手段が前記第１の記憶手段の出力を選択して、前記制御手段が前記第１の記憶手段からのプログラムデータにより制御動作を行なっている間に、前記第２の選択手段は前記書き込み手段の出力を選択して出力し、前記第２の記憶手段が前記制御手段から切り離された状態において、前記書き込み手段は前記第２の記憶手段へのデータ書き込みを実行可能としたことを特徴とする制御装置。」
　
　
３．引用文献
　当審において通知した、上記平成２０年１２月２２日付けの拒絶理由通知で引用した文献には、それぞれ、以下の事項が記載されている。
　
（１）特開昭５８−１４４９５９号公報（昭和５８年８月２９日出願公開。以下「引用文献１」と記す。）
　
（１−１）「記憶装置と、この記憶装置をアクセスする少なくとも１個の中央処理装置と、この中央処理装置がメモリをアクセスしていないタイミングで上記記憶装置をアクセスする回路部とを有することを特徴とする制御装置。」（特許請求の範囲）
　
（１−２）「本発明はＣＰＵ（中央処理装置）およびメモリを有してなる制御装置に関し、とくに、ＣＰＵを動作状態にしたままで、たとえば保持状態とすることなく、ＣＰＵに接続されているメモリを外部デバイスにより直接にアクセスしうるようにしたものである。」（第１頁下左欄第１０行〜同頁同欄第１５行）
　
（１−３）「第１図は本例の制御装置を示し、この図においてＣＰＵ（２）は例えば第２図に示すようにアドレス端子Ａ０〜Ａ１５、データー端子Ｄ０〜Ｄ７、制御端子Ｃ０〜Ｃ１２、クロツク端子φ、電源端子＋５Ｖ、設置端子ＧＮＤを有している。そして、これら端子がバスを介してＲＡＭ（１）、ＲＯＭ（リードオンリメモリ）（３）等に接続されている。ここでデーターバスは白ぬきの矢印で示し、アドレスバスは散点の矢印で示し、コントロールバスは斜線のハッチングで示す。なお、ＣＰＵ（２）とＲＡＭ（１）との間のデータの転送はＣＰＵデータバッファ（４）により制御される。またＣＰＵ（２）でＲＡＭ（１）のアドレッシングを行う場合にはＣＰＵアドレスバッファ（５）により制御が行われる。」（第２頁上右欄第１９行〜同頁下左欄第１２行）
　
（１−４）「他方、入出力ポート（６）はＶＴＲや編集機とＲＡＭ（１）との間のコマンド／ステータスの転送を行うためのものである。そして、この際のアドレッシングはアドレスカウンタ（７）によつて行われる。このアドレスカウンタ（７）は後に詳述するようにメモリーマップの「ＦＦ８０」〜「ＦＦＥ０」（１６進数。以降も同様である。）のアドレッシングを行うものである。メモリーマップの割りつけはアドレスデコーダ（８）により行われている。ここではＲＯＭ（３）がプログラムエリアとされ、ＲＡＭ（１）がデーターエリアとされている。なお、入出力ポート（６）とＲＡＭ（１）との間のデータの転送はＩ／Ｏデーターバッファ（９）によって制御される。そして、アドレスカウンタ（７）によるＲＡＭ（１）のアドレッシングはＩ／Ｏアドレスバッファ（１０）によって制御される。」（第２頁下左欄第１３行〜同頁下右欄第７行）
　
（１−５）「上述したようにＲＯＭ（３）にはＶＴＲおよび編集機を制御するためのプログラムが書き込まれており、このプログラムをＣＰＵ（２）で実行する。プログラムの実行は具体的には命令サイクルを継続して処理することによりなされる。この命令サイクルは１つ以上のマシンサイクルからなり、たとえば、直接アドレッシングでロードを行う場合には、第３図に示すように、Ｍ１，Ｍ２およびＭ３のマシンサイクルが行われる。この場合、Ｍ１は命令フェッチサイクルであり、Ｍ２，Ｍ３はロードがなされるアドレスをＲＯＭ（３）から読み出すサイクルである。Ｍ１の命令フェッチサイクルはどのような命令サイクルにも存在するものである。そして、命令フェッチであるから当然ＲＯＭ（３）のアクセスが行われ、ＲＡＭ（１）のアクセスは行われない。本例ではこのようにＲＡＭ（１）のアクセスを行わないＭ１のマシンサイクルがどのような命令サイクルにもあることを考慮し、このＭ１サイクルを利用して、ＶＴＲや編集機とＲＡＭ（１）との間のデーター転送を行うようにしている。このことについては後に詳述する。
　バスコントロール回路（１１）はコントロールバスを介してＣＰＵ（２）に接続されている。そしてこのバスコントロール回路（１１）はバッファ（４）（５）（９）（１０）を制御して上述のマシンサイクルＭ１のタイミングで入出力ポート（６）側からＲＡＭ（１）をアクセスしうるようにし、他方、その他のタイミングではＣＰＵ（２）側からＲＡＭ（１）をアクセスしうるようにしている。」（第２頁下右欄第８行〜第３頁上左欄第１４行）
　
（１−６）「かかる構成においてはＣＰＵ（２）がＶＴＲおよび編集機を制御するための演算処理を実行する。すなわち、各命令サイクルを継続して実行していくのである。他方、ＶＴＲや編集機からは、それぞれのステータス情報が入出力ポート（６）およびＩ／Ｏデーターバスバッファ（９）を介してＲＡＭ（１）のメモリーエリア「ＦＦＢＦ」〜「ＦＦＡ０」に書き込まれる。この場合、この書き込みは第４図に示すようにＣＰＵ（２）がＲＡＭ（１）をアクセスしないタイミングで行われるのでＣＰＵ（２）の命令サイクルになんら不都合をもたらさない。すなわち、このＭ１マシンサイクルの所定のタイミングでＩ／Ｏデーターバスバッファ（９）がオンとなり、他方、ＣＰＵ（２）側のデーターバスバッファ（４）がｚステートとなるのである。
　ＶＴＲからのステータスがＲＡＭ（１）に書き込まれたのち、これらに対しＣＰＵ（２）で所望の演算が実行される。そしてこの結果としてのコマンンドがＲＡＭ（１）のメモリーエリア「ＦＦＱＦ」〜「ＦＦ８０」に書き込まれる。そしてこのコマンドが入出力ポート（６）を介してＶＴＲに出力されるのである。
　同様に、編集機に関しても同様な制御が行われ、この場合にはメモリーエリアの「ＦＦＦＦ」〜「ＦＦＣ０」が用いられる。なお、Ｉ／Ｏアドレスバスバッファ（１０）はＩ／Ｏデーターバスバッファと同様のタイミングでオンとなり、逆にＣＰＵ（２）側のアドレスバスバッファ（５）もＣＰＵ側のデーターバスバッファ（４）と同様のタイミングでｚステートとなる。」（第３頁下右欄第７行〜第４頁上左欄第１４行）
　
（１−７）「以上述べたように本発明制御装置によれば、ＣＰＵがメモリをアクセスしない状態にあるとき、たとえばＭ１マシンサイクルにあるときにＲＡＭを外部デバイスでアクセスしうるようにしている。そしてＣＰＵを動作状態としたままで、たとえば保持状態とすることなく、外部デバイスとＲＡＭとの間のデータの転送を行えるようにしている。したがってＣＰＵとＲＡＭを有効利用でき、より多くの制御をより迅速に行うことができる。しかもＣＰＵ自体は外部デバイスとメモリとの間のデーター転送からなんら影響を受けないのでソフトウエア上の自由度が大きくなる。」（第４頁上右欄第１６行〜同頁下左欄第７行）
　
（１−８）「ＲＡＭ（１）」と「ＣＰＵ（２）」の「データー端子」が「ＣＰＵデータバッファ（４）」を介して接続され、
「ＲＡＭ（１）」と「ＣＰＵ（２）」の「アドレス端子」が「ＣＰＵアドレスバッファ（５）」を介して接続され、
「ＲＡＭ（１）」と「入出力ポート（６）」が「Ｉ／Ｏデーターバッファ（９）」を介して接続され、
「ＲＡＭ（１）」と「アドレスカウンタ（７）」が「Ｉ／Ｏアドレスバッファ（１０）」を介して接続されている「制御装置」（第１図より）
　
　
（２）国際公開第００／３６４９８号（２０００年６月２２日国際公開。以下「引用文献２」と記す。）（なお、エスツェットは「SS」と、ａウムラウトは「ae」と、ｕウムラウトは「ue」と、ｏウムラウトは「oe」と表記した。また、引用文献２のパテントファミリーである特表２００２−５３２８０２号公報（以下、単に「公表公報」と記す。）の対応部分を付す。）
　
（２−１）「1.Verfahren　zur　Aenderung　des　ablaufs　eines　in　einem　Festwertspeicher　abgelegten　Programms,　wobei　das　Programm　eine　Vielzahl　von　Programmroutinen(4-6)　aufweist　und　wobei　jeder　Programmroutine(4-6)　ein　Unterprogramm(7,8),　des　in　einem　ersten　Schreib/Lese-Speicher　(2)　abgelegt　ist,　zuordenbar　ist,
dadurch　gekennzeichnet,dass
-jerder　Programmroutine(4-6)　Speicherstellen(9,10)　eines　zweiten　Schreib/Lese-Speichers　(3)　zugeordnet　sind,　und
-eine　Programmroutine　(4-6),　falls　dieser　Programmroutine　(4-6)　ein　Unterprogramm(7,8)　zugeordnet　ist,　das　Unterprogramm　(7,8)　abhaengig　vom　Inhalt　der　zugeordneten　Speicherstellen(9,10)　aufruft.」(Patentansprueche　1)
（公表公報の対応部分：「【請求項１】　プログラムが複数のプログラムルーチン（４〜６）を有しており、
　各プログラムルーチン（４〜６）には第１の書き込み／読み出しメモリ（２）内に格納されたサブプログラム（７、８）が割り当てられている、
読み出し専用メモリに格納されたプログラムのシーケンスを変更する方法において、
　各プログラムルーチン（４〜６）には第２の書き込み／読み出しメモリ（３）のメモリ位置（９、１０）が割り当てられており、
　プログラムルーチン（４〜６）は該プログラムルーチンにサブプログラム（７、８）が割り当てられている場合に、割り当てられたメモリ位置の内容に依存してサブプログラム（７、８）を呼び出す、
ことを特徴とする読み出し専用メモリに格納されたプログラムのシーケンスを変更する方法。」）
　
（２−２）「Die　in　dem　zweiten　Schreib/Lese-Speicher　3　abgelegten　Werte　koennen　den　Startadressen　der　Unterprogramme　entsprechen.」(第７頁第３３行〜第３４行)
（公表公報の対応部分：「【００２６】　第２の書き込み／読み出しメモリ３に格納されている値はサブプログラムの開始アドレスに相応する。」）
　
　
（３）特開２０００−３４８０１１号公報（平成１２年１２月１５日出願公開。以下「引用文献３」と記す。）
　
（３−１）「【請求項１】　コードアクセス用のコード専用アドレスバスとコードバス、およびデータアクセス用のデータ専用アドレスバスとデータバスをそれぞれ独立して有し、前記コード専用アドレスバスと前記コードバス、および前記データ専用アドレスバスと前記データバスを介してアクセス可能な揮発性メモリおよび電気的に書き換え可能な不揮発性メモリを内蔵した不揮発性メモリ内蔵マイクロコンピュータにおいて、
前記不揮発性メモリを外部から書き換えるメモリ書き換えモード時に、当該メモリ書き換えに占有される前記データ専用アドレスバスとデータバスをＣＰＵから開放するとともに、前記メモリ書き換えモード時に占有されない前記コード専用アドレスバスとコードバスを前記揮発性メモリに対するコードアクセス用途とデータアクセス用途に時分割で使い分けることにより、前記ＣＰＵの前記揮発性メモリへのアクセスを可能にし、前記メモリ書き換えモード時における前記ＣＰＵの動作停止を回避するバス制御手段を備えていることを特徴とする電気的に書き換え可能な不揮発性メモリ内蔵マイクロコンピュータ。」
　
（３−２）「【０００７】特に、図６に示すようにコードアクセス用のコード専用アドレスバス９とコードバス１０、データアクセス用のデータ専用アドレスバス１１とデータバス１２を独立に持つものは、コードアクセスとデータアクセスを同時刻に行うことが出来るので処理性能が高くなる。このようにコードアクセス用のバスとデータアクセス用のバスを分離したアーキテクチャはハーバードアーキテクチャと呼ばれる。」
　
　
４．引用発明の認定
（１）引用文献１は上記３．（１−１）記載の「制御装置」の発明を説明するもので、当該「制御装置」は上記３．（１−７）記載の如く、「ＣＰＵを動作状態としたままで」「外部デバイスとＲＡＭとの間のデータの転送を行えるように」するものである。
　
（２）そして、当該「制御装置」は、上記３．（１−３）記載の如く、上記「ＣＰＵ」と上記「ＲＡＭ」と「ＲＯＭ」とを有している。
　
（３）引用文献１記載の上記「制御装置」は、さらに、上記３．（１−４）記載の如く「ＶＴＲや編集機」すなわち「外部デバイス」と上記「ＲＡＭ（１）との間のコマンド／ステータスの転送を行うための」「入出力ポート（６）」と「この際のアドレッシング」を行う「アドレスカウンタ（７）」も有している。
　
（４）引用文献１記載の上記「制御装置」は、さらに、上記３．（１−４）記載の如く、上記「ＲＯＭ（３）がプログラムエリアとされ」、上記「ＲＡＭ（２）がデーターエリアとされ」るよう「メモリーマップの割りつけ」を行う「アドレスデコーダ（８）」を有している。
　
（５）そして、上記「ＣＰＵ（２）」は、上記３．（１−３）記載の如く、「アドレス端子」と「データー端子」を有し、「これら端子がバスを介して」上記「ＲＡＭ（１）、ＲＯＭ（リードオンリメモリ）（３）等に接続されている」ものである。
　
（６）また、上記「ＲＯＭ（３）」には、上記３．（１−５）記載の如く、「プログラムが書き込まれており、このプログラムをＣＰＵ（２）で実行する」ものである。
　
（７）そして、上記「ＲＡＭ」は、上記３．（１−８）の記載から明らかなように、「ＣＰＵデータバッファ（４）」を介して上記「ＣＰＵ（２）」の「データー端子」に、「ＣＰＵアドレスバッファ（５）」を介して上記「ＣＰＵ（２）」の「アドレス端子」に接続され、さらに、「Ｉ／Ｏデーターバッファ（９）」を介して上記「入出力ポート」に、「Ｉ／Ｏアドレスバッファ（１０）」を介して「アドレスカウンタ（７）」に接続されている。
　
（８）引用文献１記載の「制御装置」は、さらに、上記３．（１−５）記載の如く、「命令フェッチサイクル」では、「入出力ポート（６）側からＲＡＭ（１）をアクセスしうるようにし、他方、その他のタイミングではＣＰＵ（２）側からＲＡＭ（１）をアクセスしうるように」動作する。そして、この「命令フェッチサイクル」は「ＲＯＭ（３）のアクセスが行われ、ＲＡＭ（１）のアクセスは行われない」サイクルである。
　
（９）そして、この動作は、上記３．（１−６）記載の如く、上記「命令フェッチサイクル」では「Ｉ／Ｏデーターバスバッファ（９）がオンとなり、他方、ＣＰＵ（２）側のデーターバスバッファ（４）がｚステートと」なり、「Ｉ／Ｏアドレスバスバッファ（１０）」が「オンとなり」、「ＣＰＵ（２）側のアドレスバスバッファ（５）」が「ｚステートとなる」ように制御することで実現されている。なお、ここで用いられている「Ｉ／Ｏデーターバスバッファ（９）」「ＣＰＵ（２）側のデーターバスバッファ（４）」「Ｉ／Ｏアドレスバスバッファ（１０）」「ＣＰＵ（２）側のアドレスバスバッファ（５）」なる用語は、それぞれ、上記の「Ｉ／Ｏデーターバッファ（９）」「ＣＰＵデータバッファ（４）」「Ｉ／Ｏアドレスバッファ（１０）」「ＣＰＵアドレスバッファ（５）」と同義のものである。
　
　よって、引用文献１には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「ＣＰＵを動作状態としたままで外部デバイスとＲＡＭとの間のデータの転送を行えるようになされた制御装置であって、
　該ＣＰＵと、該ＲＡＭと、ＲＯＭと、
　上記外部デバイスと上記ＲＡＭとの間のコマンンド／ステータスの転送を行うための入出力ポートと、
　この際のアドレッシングを行うアドレスカウンタと、
　上記ＲＯＭがプログラムエリアとされ上記ＲＡＭがデーターエリアとされるようメモリーマップの割りつけを行うアドレスデコーダと、
を有しており、
　上記ＣＰＵはアドレス端子とデーター端子を有し、これら端子がバスを介して上記ＲＡＭ、ＲＯＭに接続されており、
　上記ＲＯＭにはプログラムが書き込まれており、このプログラムは上記ＣＰＵで実行されるものであり、
　上記ＲＡＭはＣＰＵデータバッファを介して上記ＣＰＵのデーター端子に、ＣＰＵアドレスバッファを介して上記ＣＰＵのアドレス端子に接続され、さらに、Ｉ／Ｏデーターバッファを介して上記入出力ポートに、Ｉ／Ｏアドレスバッファを介して上記アドレスカウンタに接続されており、
　上記ＲＯＭのアクセスが行われ上記ＲＡＭのアクセスは行われないサイクルである命令フェッチサイクルでは、上記入出力ポート側から上記ＲＡＭをアクセスしうるようにし、その他のタイミングでは上記ＣＰＵ側から上記ＲＡＭをアクセスしうるようにするため、
　上記命令フェッチサイクルでは、上記Ｉ／Ｏデーターバッファがオンとなり、上記ＣＰＵデーターバッファがｚステートとなり、上記Ｉ／Ｏアドレスバッファがオンとなり、上記ＣＰＵアドレスバッファがｚステートとなるように制御されるものである
制御装置」
　
　
５．対比
　以下に、本願発明と引用発明とを比較する。
（１）引用発明の「制御装置」においては「上記ＲＯＭにはプログラムが書き込まれており、このプログラムは上記ＣＰＵで実行されるもの」であるから、引用発明と本願発明とはともに「プログラムデータで動作する制御装置」で有る点で共通する。
　
（２）引用発明における「ＲＯＭ」は「プログラムが書き込まれて」いるのであるから、「プログラムデータを読み出し可能な第１の記憶手段」と言えるものであり、本願発明と本願発明とは該「第１の記憶手段」を備える点で共通する。
　
（３）引用発明における「ＲＡＭ」は本願発明における「第２の記憶手段」に対応付けられるものであるところ、当該「ＲＡＭ」は「データを読み書き可能」なメモリであり、また「アドレスデコーダ」によって「上記ＲＯＭがプログラムエリアとされ上記ＲＡＭがデーターエリアとされるようメモリーマップの割りつけ」がなされているのであるから、引用発明における「ＲＡＭ」と本願発明における「第２の記憶手段」とは「データを読み書き可能で、前記第１の記憶手段とは異なるアドレスが割り振られる第２の記憶手段」と言える点で共通する。
　
（４）引用発明における「入出力ポート」は、「上記外部デバイスと上記ＲＡＭとの間のコマンド／ステータスの転送を行うための」ものであり、「アドレスカウンタ」は「この際のアドレッシングを行う」ものであるから、引用発明における「入出力ポート」「アドレスカウンタ」および「外部デバイス」は、「前記第２の記憶手段にデータを書き込む書き込み手段」とも言えるもので、引用発明と本願発明とは該「書き込み手段」を備える点でも共通する。
　
（５）引用発明においては「アドレスデコーダ」が「上記ＲＯＭがプログラムエリアとされ上記ＲＡＭがデーターエリアとされるメモリーマップの割りつけを行う」のであるから、「アドレス」に応じて「ＲＯＭ」と「ＲＡＭ」が選択的に「ＣＰＵ」に接続されるようになされているものである。したがって、引用発明も「前記アドレスに応じて前記第１または第２の記憶手段の出力を選択して出力する第１の選択手段」を有していると言え、引用発明と本願発明とは該「第１の選択手段」を備える点でも共通する。
　
（６）引用発明における「ＣＰＵ」が「ＲＯＭ」「ＲＡＭ」にアドレスを出力していることは明らかであり、また「上記ＲＯＭにはプログラムが書き込まれており、このプログラムは上記ＣＰＵで実行されるもので」あるから、引用発明における「ＣＰＵ」は「前記第１または第２の記憶手段にアドレスを出力して前記第１の選択手段の出力をプログラムデータとして動作する制御手段」とも言えるものであり、引用発明と本願発明とは該「制御手段」を備える点でも共通する。
　
（７）引用発明における「ＣＰＵアドレスバッファ」「Ｉ／Ｏアドレスバッファ」は「命令フェッチサイクル」では「上記入出力ポート側から上記ＲＡＭをアクセスしうるようにし、その他のタイミングでは上記ＣＰＵ側から上記ＲＡＭをアクセスしうるように」制御されるのであるから、引用発明も「前記制御手段または前記書き込み手段の出力信号を選択して前記第２の記憶手段のアドレス信号として出力する第２の選択手段」を有していると言え、引用発明と本願発明とは該「第２の選択手段」を備える点でも共通する。
　
（８）引用発明における「命令フェッチサイクル」は「上記ＲＯＭのアクセスが行われ上記ＲＡＭのアクセスは行われないサイクル」であるから、「アドレスデコーダ」が「ＲＯＭ」を選択して、該「ＲＯＭ」の出力が「ＣＰＵ」に与えられている「サイクル」に他ならず、当該「命令フェッチサイクル」は「前記第１の選択手段は前記アドレスに応じて前記第１または第２の記憶手段の出力を選択し制御する場合において、前記第１の選択手段が前記第１の記憶手段の出力を選択して、前記制御手段が前記第１の記憶手段からのプログラムデータにより制御動作を行なっている間」とも言える。
　さらに、引用発明は「上記命令フェッチサイクルでは、上記Ｉ／Ｏデーターバッファがオンとなり、上記ＣＰＵデーターバッファがｚステートとなり、上記Ｉ／Ｏアドレスバッファがオンとなり、上記ＣＰＵアドレスバッファがｚステートとなるように制御される」ものであるから、上記「間」に「前記第２の選択手段は前記書き込み手段の出力を選択して出力し、前記第２の記憶手段が前記制御手段から切り離された状態において、前記書き込み手段は前記第２の記憶手段へのデータ書き込みを実行可能と」していると言える。
　したがって、引用発明と本願発明とは「前記第１の選択手段は前記アドレスに応じて前記第１または第２の記憶手段の出力を選択し制御する場合において、前記第１の選択手段が前記第１の記憶手段の出力を選択して、前記制御手段が前記第１の記憶手段からのプログラムデータにより制御動作を行なっている間に、前記第２の選択手段は前記書き込み手段の出力を選択して出力し、前記第２の記憶手段が前記制御手段から切り離された状態において、前記書き込み手段は前記第２の記憶手段へのデータ書き込みを実行可能とした」点でも共通する。
　
　よって、本願発明と引用発明とは以下の点で一致する。
　
＜一致点＞
「プログラムデータで動作する制御装置において、
　プログラムデータを読み出し可能な第１の記憶手段と、」
「データを読み書き可能で、前記第１の記憶手段とは異なるアドレスが割り振られる第２の記憶手段と、
　前記第２の記憶手段にデータを書き込む書き込み手段と、
　前記アドレスに応じて前記第１または第２の記憶手段の出力を選択して出力する第１の選択手段と、
　前記第１または第２の記憶手段にアドレスを出力して前記第１の選択手段の出力をプログラムデータとして動作する制御手段と、
　前記制御手段または前記書き込み手段の出力信号を選択して前記第２の記憶手段のアドレス信号として出力する第２の選択手段と、」
「を備え、
　前記第１の選択手段は前記アドレスに応じて前記第１または第２の記憶手段の出力を選択し制御する場合において、前記第１の選択手段が前記第１の記憶手段の出力を選択して、前記制御手段が前記第１の記憶手段からのプログラムデータにより制御動作を行なっている間に、前記第２の選択手段は前記書き込み手段の出力を選択して出力し、前記第２の記憶手段が前記制御手段から切り離された状態において、前記書き込み手段は前記第２の記憶手段へのデータ書き込みを実行可能としたことを特徴とする制御装置。」
　
　
　しかして、本願発明と引用発明との間には、以下の点に相違が認められる。
　
＜相違点１＞
　本願発明における「第２の記憶手段」に読み書きされるデータが「プログラムデータ」であるのに対し、引用発明における「ＲＡＭ」に読み書きされるデータは「コマンド」と「ステータス」である点。
　
＜相違点２＞
　本願発明においては「前記第１および第２の記憶手段が接続されるバスとは独立したバスにより前記制御手段と接続されるパラメータデータを読み書き可能な第３の記憶手段」を備えているのに対し、引用発明は「前記第１および第２の記憶手段が接続されるバスとは独立したバス」は有しておらず「パラメータデータを読み書き可能な第３の記憶手段」も設けられていない点。
　
　
６．判断
　以下に、上記相違点について検討する。
　
＜相違点１について＞
　プログラムを読み書き可能なメモリに記憶することは、引用文献２や引用文献３等を示すまでもなく、当業者にとっては周知慣用の技術であり、引用発明におけるＲＡＭに記憶されるデータを何らかの「プログラムデータ」とすることは、当業者が「制御装置」の用途等に応じて適宜に採用し得たことに他ならない。
　
＜相違点２について＞
　プログラムデータとは別にパラメータとなるデータをメモリに記憶することも、引用文献２（特に上記３．（２−１）（２−２）の記載等参照）等に示される如く、当業者が必要に応じて適宜に採用している事項であり、また、コードアクセス用のコード専用アドレスバスとコードバス、およびデータアクセス用のデータ専用アドレスバスとデータバスをそれぞれ独立して有するアーキテクチャも引用文献３（特に上記３．（３−１）（３−２）等参照）記載の如く必要に応じて適宜に採用されている周知慣用のアーキテクチャであるから、引用発明において、何らかのパラメータデータを読み書き可能な記憶手段を上記「ＲＡＭ」「ＲＯＭ」の接続されるバスとは別の独立したバスに接続する如き構成を採用すること、すなわち「前記第１および第２の記憶手段が接続されるバスとは独立したバスにより前記制御手段と接続されるパラメータデータを読み書き可能な第３の記憶手段」を備えることは、当業者であれば容易に想到し得たことである。
　
　してみると、本願発明の構成は引用文献１に記載された発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献１〜３に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
７．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。