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　特願２０００−　７２７３７「選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法」拒絶査定不服審判事件〔平成１２年１１月　７日出願公開、特開２０００−３１１４８５、請求項の数（３４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯および本願発明
　
　本願は平成１２年３月１５日（パリ条約による優先権主張１９９９年４月７日、大韓民国）の出願であって、請求項１乃至３４に係る発明（以下、本願発明１乃至３４）は、平成１８年９月２０日付けの手続補正によって補正された明細書および図面の記載からみて、特許請求の範囲の請求項１乃至３４に記載された以下のものであると認める。
　
【請求項１】　同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、出力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を各々含む前記多数個のメモリモジュールと、前記連結制御信号の活性に応答し、データが出力される前記メモリモジュールの出力端を前記データバスラインに電気的に連結する多数個のスイッチ部とを備え、前記制御信号発生回路は、ＣＡＳ待ち時間情報、読出し命令信号及び読出しデータのバースト長さ情報を入力し、読出しモードにおいて指定されたバースト長さのデータが出力される間に活性して前記連結制御信号を生じる読出し制御部を備えてなり、　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項２】　前記読出し制御部は、第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応答部と、第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応答部と、前記第１待ち時間応答部の出力信号または前記第２待ち時間応答部の出力信号をラッチする第１ラッチ部と、外部クロック信号に同期する第１内部クロック信号に応答し、前記第１ラッチ部にラッチされた信号を伝送して究極的に前記読出し制御信号を生じる第１伝送部とを備えることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項３】　前記第１ＣＡＳ待ち時間は１．５であり、前記第２ＣＡＳ待ち時間は２であることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項４】　前記第１待ち時間応答部は、前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活性に応答する論理ゲートと、前記論理ゲートの出力信号により応答して前記第１ラッチ部に出力信号を駆動する駆動トランジスタとを備えることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項５】　前記第２待ち時間応答部は、所定の読出しストローブ信号に応答する論理ゲートを備え、前記読出しストローブ信号は、最小限データのバースト長さに該当する周期中には活性状態を維持することを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項６】　前記メモリモジュールは、外部のクロック信号に同期し、前記読出し制御部は、前記外部のクロック信号に同期する第２内部クロック信号に応答し、前記第２待ち時間応答部の出力信号を前記第１ラッチ部に伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチして前記読出し制御信号を生じる第２ラッチ部をさらに備えることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項７】　前記連結制御信号は、前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含む読出しストローブ信号により活性状態を維持することを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項８】　前記連結制御信号は、前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報を含む読出しストローブ信号の活性に応答して活性されることを特徴とする請求項３に記載のメモリモジュールシステム。
【請求項９】　前記制御信号発生回路は、前記読出し制御部から出力される読出し制御信号の活性に応答する前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１０】　前記制御信号発生部は、前記読出し制御信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記読出し制御信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項９に記載のメモリモジュールシステム。
【請求項１１】　同一なデータバスラインに各々のデータを入出力する多数個のメモリモジュールを有するシステムにおいて、所定の連結制御信号の活性に応答し、前記メモリモジュール中からデータが入出力される前記メモリモジュールのみ前記データバスラインに電気的に連結されるようにするスイッチ部を備え、前記連結制御信号は、入出力される前記データのバーストの長さに対応する活性化幅を有してなり、
　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１２】 同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、前記多数個のメモリモジュールと、所定の連結制御信号の活性に応答し、前記メモリモジュール中からデータが出力される前記メモリモジュールのみ前記データバスラインに電気的に連結する多数個のスイッチ部とを備え、前記連結制御信号は、データを出力するメモリモジュールから発生され、出力される前記データのバーストの長さに対応する活性化幅を有してなり、
　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１３】　同一なデータバスラインに各々のデータを入力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、入力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を各々含む前記多数個のメモリモジュールと、前記連結制御信号の活性に応答し、データが入力される前記メモリモジュールの入力端を前記データバスラインに電気的に連結する多数個のスイッチとを備え、前記制御信号発生回路は、書込み命令及び書込みデータのバースト長さ情報を入力し、書込みモードにおいて指定されたバースト長さのデータが入力される間に活性して前記連結制御信号を生じる書込み情報発生部を備えてなり、
　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１４】　前記書込み情報発生部は、前記書込み命令信号を受信し書込み情報信号とカウンター制御信号とを提供する書込み制御部と、前記カウンター制御信号の活性に応答しイネーブルされ、外部から入力されるデータの数をカウントし前記書込み制御部に供給するバーストカウンターとを備えることを特徴とする請求項１３に記載のメモリモジュールシステム。
【請求項１５】　前記書込み制御部は、前記バーストカウンターの出力信号に応答し、指定されたバースト長さのデータが入力されることに応答する出力信号を生じるカウント応答部と、前記書込み命令信号に応答してイネーブルされて前記カウント応答部の出力信号をラッチさせ、前記書込み情報信号を提供するラッチ部と、前記書込み命令信号に応答してイネーブルされ、前記書込み情報信号を入力して前記カウンター制御信号を提供するカウント制御信号発生部とを備えることを特徴とする請求項１４に記載のメモリモジュールシステム。
【請求項１６】　前記メモリモジュールは、外部のクロック信号に同期し、前記ラッチ部は、第１書込み命令信号によりイネーブルされて前記書込み制御信号を発生させる第１論理ゲートと、第２書込み命令信号によりイネーブルされて、前記カウント応答部の出力信号に応答する第２論理ゲートとを備えて、前記バースト長さのデータが入力された後、前記カウント応答部の出力信号により前記書込み情報信号が不活性化されることを特徴とする請求項１５に記載のメモリモジュールシステム。
【請求項１７】　前記カウント制御信号発生部は、外部クロック信号の第１遷移に応答して前記ラッチ部の出力信号を伝送する第１伝送部と、前記第１伝送部により伝送された信号をラッチさせる第１ラッチと、前記外部クロック信号の第２遷移に応答し前記第１ラッチによりラッチされた信号を伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチし、前記カウント制御信号を発生させる第２ラッチとを備え、前記第１遷移と前記第２遷移は相互反対方向であることを特徴とする請求項１５に記載のメモリモジュールシステム。
【請求項１８】　前記制御信号発生回路は、前記書込み命令に応答して活性し、前記書込み情報信号により活性状態が維持される前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項１３に記載のメモリモジュールシステム。
【請求項１９】　前記制御信号発生部は、前記書込み情報信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記書込み情報信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項１８に記載のメモリモジュールシステム。
【請求項２０】　半導体メモリ装置において、出力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を含む多数個の集積メモリ回路装置と、前記連結制御信号の活性に応答し、データが出力される前記集積メモリ回路装置の出力端とデータバスラインとを連結するスイッチ部とを備え、前記制御信号発生回路は、ＣＡＳ待ち時間情報、読出し命令及び読出しデータのバースト長さ情報を入力し、読出しモードにおいて指定されたバースト長さのデータが出力される間に活性し前記連結制御信号を生じる読出し制御部を備えてなり、
　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とする半導体メモリ装置。
【請求項２１】　前記読出し制御部は、第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応答部と、第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応答部と、前記第１待ち時間応答部の出力信号または前記第２待ち時間応答部の出力信号をラッチする第１ラッチ部と、外部クロック信号に同期する第１内部クロック信号に応答し、前記第１ラッチ部にラッチされた信号を伝送して究極的に前記読出し制御信号を生じる第１伝送部とを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】　前記第１ＣＡＳ待ち時間は１．５であり、第２ＣＡＳ待ち時間は２であることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】　前記第１待ち時間応答部は、前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活性に応答する論理ゲートと、前記論理ゲートの出力信号により前記第１ラッチ部に出力信号を生成する駆動トランジスタとを備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】　前記第２待ち時間応答部は、所定の読出しストローブ信号に応答する論理ゲートを備え、前記読出しストローブ信号は、最小限データのバースト長さに該当する周期中には活性状態を維持することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２５】　前記半導体メモリ装置は、外部のクロック信号に同期し、前記読出し制御部は、前記外部のクロック信号に同期する第２内部クロック信号に応答し、前記第２待ち時間応答部の出力信号を前記第１ラッチ部に伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチして前記読出し制御信号を生じる第２ラッチ部をさらに備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２６】　前記読出し制御信号は、前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含む読出しストローブ信号により活性状態を維持することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２７】　前記読出し制御信号は、前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報を含む読出しストローブ信号の活性に応答して活性されることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】　半導体メモリ装置において、入力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を含む多数個の集積メモリ回路装置と、前記連結制御信号の活性に応答し、データが入力される前記集積メモリ回路装置の入力端とデータバスラインとを連結するスイッチ部とを備え、前記制御信号発生回路は、書込み命令及び書込みデータのバースト長さ情報を入力し、書込みモードにおいて指定されたバースト長さのデータが入力される間に活性し前記連結制御信号を生じる書込み情報発生部を備えてなり、
　前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とする半導体メモリ装置。
【請求項２９】　前記書込み情報発生部は、前記書込み命令信号を受信して前記書込み情報信号とカウンター制御信号とを提供する書込み制御部と、前記カウンター制御信号の活性に応答してイネーブルされ、外部から入力されるデータの数をカウントして前記書込み制御部に供給するバーストカウンターとを備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】 前記書込み制御部は、前記バーストカウンターの出力信号に応答し、指定されたバースト長さのデータが入力されることに応答する出力信号を生じるカウント応答部と、前記書込み命令信号に応答しイネーブルされて前記カウント応答部の出力信号をラッチさせ、前記書込み情報信号を提供するラッチ部と、前記書込み命令信号に応答してイネーブルされ、前記書込み情報信号を入力し前記カウンター制御信号を提供するカウント制御信号発生部とを備えることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】　前記半導体メモリ装置は、外部のクロック信号に同期し、前記ラッチ部は、第１書込み命令信号によりイネーブルされて前記書込み制御信号を発生させる第１論理ゲートと、第２書込み命令信号によりイネーブルされて、前記カウント応答部の出力信号に応答する第２論理ゲートとを備えて、前記書込み情報信号は、前記バースト長さのデータが入力された後、前記カウント応答部の出力信号により不活性化されることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】　前記カウント制御信号発生部は、外部クロック信号の第１遷移に応答し前記ラッチ部の出力信号を伝送する第１伝送部と、前記第１伝送部により伝送された信号をラッチさせる第１ラッチと、前記外部クロック信号の第２遷移に応答して前記第１ラッチによりラッチされた信号を伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチし、前記カウント制御信号を発生させる第２ラッチとを備え、前記第１遷移と前記第２遷移とは相互反対方向であることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３３】　前記制御信号発生回路は、前記書込み命令に応答して活性し、前記書込み情報信号により活性状態が維持される前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３４】　前記制御信号発生部は、前記書込み情報信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記書込み情報信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項３３に記載の半導体メモリ装置。
　
２．引用刊行物に記載の発明
　
　これに対して、原査定の拒絶の理由に引用された、特開平１０−０９２１６９号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
　
Ａ．「システム・ボード上のコネクタと相互接続される接点タブを有し、カード・データ・バスを有するプリント回路カードと、
前記プリント回路カードに取り付けられ、前記カード・データ・バスに接続された複数のランダム・アクセス・メモリ・デバイスと、
前記複数バンクのランダム・アクセス・メモリ・デバイスのうち選択されたものが前記カード・データ・バスを介して接続された、イネーブル信号に応答する、１つまたは複数のバス・スイッチと、
システムの行アドレス・ストローブ信号および列アドレス・ストローブ信号に応答して、前記１つまたは複数のスイッチの前記イネーブル信号を生成する、論理手段とを含む、メモリ・モジュール」（【請求項１】より引用）
　
Ｂ．「ここで図面、具体的には図１を参照すると、８つのメモリモジュール・ソケット１０１〜１０８とメモリ・コントローラ１０９を有する通常のシステム・ボード１０が示されている。例えば８つの４ＭｂのＤＲＡＭチップ２０１〜２０８を有する通常の単一バンクＤＩＭＭ　２０は、通常はメモリ・コントローラ１０９に最も近いメモリ・モジュール・ソケット１０１から始めて、メモリ・モジュール・ソケット１０１〜１０８のすべてに単一バンクＤＩＭＭ　２０が挿入されるまで順番に、メモリ・モジュール・ソケット１０１〜１０８のうちの１つに挿入することができる。・・・（中略）・・・本発明によれば、二重バンクＤＩＭＭ　３０または多重バンクＤＩＭＭ　４０によって、単一バンクＤＩＭＭ　２０を置換することができる。二重バンクＤＩＭＭ　３０の場合、バス・スイッチ３０９および３１９に接続された、８つのＤＲＡＭチップ３０１〜３０８の第一グループと、８つのＤＲＡＭチップ３１１〜３１８の第２グループとがある。ＤＲＡＭチップ３０１〜３０４およびＤＲＡＭチップ３１１〜３１４はバス・スイッチ３０９に接続され、ＤＲＡＭチップ３０５〜３０８およびＤＲＡＭチップ３１５〜３１８はバス・スイッチ３１９に接続される。２つのバス・スイッチは、ＡＳＩＣ　３１０に接続され、ＡＳＩＣ３１０は、このモジュールのＲＡＳピンおよびＣＡＳピンに接続される。」（第３頁第３欄第２４行乃至第４欄第２６行より引用），
　
Ｃ．「これは、二重バンクＤＩＭＭ　３０の場合はバス・スイッチ３０９及び３１９、多重バンクＤＩＭＭ　４０の場合にはバス・スイッチ４０９および４１９を使用することによって達成される。ＡＳＩＣ　３１０および４１０は、バス・スイッチとシステムボードの間のインターフェースを提供する。
【００１３】ここで図２に移ると、バス・スイッチには、信号線ごとに１つずつ、複数のＦＥＴが含まれる。１つまたは複数のインバータ５０が、ＦＥＴをオンにバイアスするのに使用される。」（第３頁第３欄第４９行乃至第４頁第５欄第７行より引用），
　
Ｄ．「図３のブロック図からわかるように、ＡＳＩＣ　６０（図１のＡＳＩＣ　３１０および４１０に対応する）は、システムのＲＡＳ信号（ＳＹＳ＿ＲＡＳ）とＣＡＳ信号（ＳＹＳ＿ＣＡＳ）を受け取り、バス・スイッチ６１および６２のイネーブル入力へＲＣ＿ＳＥＬＥＣＴ信号を生成する。バス・スイッチ６１および６２は、カード・データ・バス６３とプリント回路カードの接点タブ６４の間のインターフェースを提供する。」（第４頁第５欄第１５乃至２２行より引用），
　
Ｅ．「ＲＣ＿ＳＥＬＥＣＴ信号は、アクティブ・ロウの信号であり、独自の機能を有する。通常のメモリ・リード・サイクルおよびメモリ・ライト・サイクルの間、ＲＣ＿ＳＥＬＥＣＴ信号は、図４に示されるように、システムのＲＡＳ選択線のアクティブ（立ち上がり）エッジでアクティブにされ、システムのＲＡＳ選択線とＣＡＳ選択線の両方がインアクティブになるまでアクティブのままである。」（第４頁第５欄第２６乃至３３行より引用），
　
　上記Ａ乃至Ｅで引用した内容から、引用刊行物１には、
　複数のＤＲＡＭチップが、複数のバス・スイッチを介してシステム・ボード側のバスに接続されている点、
　該バス・スイッチは、該バス・スイッチが接続されるＡＳＩＣに入力される、システムのＲＡＳ信号、ＣＡＳ信号によって、発行されるＲＣ＿ＳＥＬＥＣＴ信号によって制御され、該ＲＣ＿ＳＥＬＥＣＴ信号は、システムのＲＡＳ選択線とのアクティブ（立ち上がり）エッジでアクティブにされ、システムのＲＡＳ選択線とＣＡＳ選択線の両方がインアクティブになるまでアクティブの状態が維持される点、
　が読み取れることから、
　引用刊行物１には、以下の発明が記載されているものと認める（これを以下、「引用発明１」という）。
　
「複数のＤＲＡＭチップからなるバンクは、それぞれ、バス・スイッチと接点タブを介してシステム・ボードのコネクタに接続され、当該バス・スイッチは、該メモリ・モジュールの有するＡＳＩＣが、システムのＲＡＳ信号、ＣＡＳ信号受け取り、その結果出力するＲＣ＿ＳＥＬＥＣＴ信号によってアクティブになる、メモリ・モジュール」
　
　また、同じく拒絶理由に引用された、特開平０７−２２６０８０号公報（以下、「引用刊行物２」という）には、次の事項が記載されている。
　
Ｆ．「ランダムアクセスメモリ（ＲＡＭ）回路の出力ドライバを、データ及びクロック信号の相対的なタイミングが可変或いは不確定であるデータ源及びクロックから、対向するバイナリデータ値のうち何れかに駆動する出力バッファであって、（ａ）データ信号源と、（ｂ）パルスを有し、該パルスのうち１つがデータパルスのリーディングエッジより早いか、該データパルスのリーディングエッジより遅いか、或いは該データパルスと競争状態である立ち上がりエッジを有するクロック信号源と、（ｃ）前記クロック信号を受信し、待ち時間制御を出力する待ち時間カウンタと、（ｄ）待ち時間クロック信号と前記データパルスを加算する手段と、（ｅ）前記待ち時間クロック信号と同期状態にある前記加算手段から出力ドライバに信号を供給する手段とよりなることを特徴とする出力バッファ」（【請求項１】より引用），
　
Ｇ．「クロック信号ＣＬＫは、ＳＤＲＡＭの他でＣＡＳ待ち時間カウンタ（ＣＡＳｌａｔｅｎｃｙ　ｃｏｕｎｔｅｒ）１で受信され、該カウンタは外部の制御から所望の待ち時間値に設定されている。従って、カウンタ１は、制御信号の遅延なしで通過するようにするか、該制御信号を１クロックパルスだけ遅延させるか、或いは該制御信号を２クロックパルス分遅延させ、それぞれ１、２、３の待ち時間（ｌａｔｅｎｃｙ）を提供する。
ＣＡＳ待ち時間回路１の出力は、ここでは遅延クロック信号のＯＵＴＥＮとして参照される。」（第３頁第４欄第１４乃至２９行より引用），
　
Ｈ．「同期型ＲＡＭは、動作において異なるＣＡＳ待ち時間モードを利用できる。例えば、１のＣＡＳ待ち時間に対しては、データバス読み取り増幅器によって読み取られるデータは、クロックの後で出力バッファに到着する。３のＣＡＳ待ち時間では、該データはクロックより以前に利用可能である。２の待ち時間では、データと出力バッファに向かうクロックとの間に競争状態が存在する。」（第５頁第８欄第２４乃至３１行より引用），
　
Ｊ．「１の待ち時間を処理するために、読み取り増幅器によって読み取られたデータは、ドライバ１０７、ＲＤＢ＿ＣＴＲＬ回路１０９、及び出力バッファ１１１を介して遅延無しで出力されるか、クロック信号ＣＬＫには同期され、さらにＯＵＴＥＮ信号ハイと共に、クロックに同期されてリード１１３に出力される。２つの待ち時間を処理しかつ競争状態を除去するためには、データは読み取り増幅器１０３及びドライバ１０７からＲＤＢ＿ＣＴＲＬ回路１０９に送られ、そこで２番目のクロック周期のリーディングエッジよりも遅い時間に遅延させるために、１クロック周期蓄積される。ＯＵＴＥＮ信号ハイで、ＣＬＫリード上で次のクロック周期を受信したとき、出力バッファは、リード１１３上にクロックに同期してデータ信号を出力する。」（第５頁第８欄第４３行乃至第６頁第９欄第６行より引用），
　
　上記引用記載Ｆ乃至Ｊの内容から、引用刊行物２には、以下の発明が記載されているものと認める（これを以下、「引用発明２」という）
　
「ＳＤＲＡＭ用の出力バッファであって、該出力バッファは、予め設定されたＣＡＳ待ち時間有し、カウンタは、制御信号を、該設定値に基づいて、遅延なしで通過させるか、１クロック遅延させるか、２クロック遅延させるかの何れかで提供し、該ＣＡＳ待ち信号回路の出力は、遅延クロックＯＵＴＥＮとして、出力バッファに出力され、出力バッファに保持された、出力データは、該ＯＵＴＥＮに同期して出力される、出力バッファ」
　
　また、同じく拒絶理由において、周知技術として引用された、特開平１０−２０８４７１号公報（以下、「引用刊行物３」という）には、次の事項が記載されている。
　
Ｋ．「この同期メモリ操作はクロックの立ち上がりまたは立ち下がりでコマンド・デコーダによってデコードされた標準ＳＤＲＡＭコマンドに対応する。たとえば、モード・レジスタ４０はそれぞれの順次制御ブロック（３８Ａ、３８Ｂ）または各メモリ・バンク（１４Ａ、１４Ｂ）に制御信号を供給する。各メモリ・バンクの順次制御ブロックは、それぞれのバンクに関連づけられたそれぞれのデータ・ラッチを制御する。モード・レジスタ４０は、図３に示すようにアドレス・バッファ１２を介して、動作モードとＣＡＳ待ち時間と、バースト・タイプ（ＢＴ）と、バースト長とをプログラムする入力データを受け取る。」（第３頁、第４欄第２０乃至３１行より引用），
　
３．本願発明と引用刊行物に記載の発明との対比および相違点の判断
　
　３−１．本願発明１に関して
　
　そこで、本願発明１と引用発明１とを対比すると、
　引用発明１の「バス・スイッチ」、「接点ハブ」、「ＡＳＩＣ」が、本願発明１における「多数個のスイッチ部」、「同一なデータバスライン」および「制御信号発生回路」に夫々対応しているので、
　本願発明１と引用発明１とは、
「同一なデータバスラインにデータを出力する多数個のメモリモジュールを有するシステムであって、前記データバスラインに電気的に連結する多数個のスイッチ部とを備え、データが出力される間活性化し連結制御信号を発生する制御信号発生回路を有するメモリモジュール」である点で一致し、
　以下の点で相違する。
　本願発明１においては、該「制御信号発生回路」は、
「ＣＡＳ待ち時間情報、読出し命令信号及び読出しデータのバースト長さ情報を入力し、読出しモードにおいて指定されたバースト長さのデータが出力される間に活性して前記連結制御信号を生じる読出し制御部を備え」ているのに対して、引用発明１は、そのような構成は有していない点（相違点１）、
　本願発明１においては、
「連結制御信号」は、「第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持される」に対して、引用発明１においては、ＲＡＳ選択線とＣＡＳ選択線の状態によって出力される信号である点（相違点２）、
　で相違している。
　
３−２．相違点の判断、
　引用発明２は、上記項目２で引用した記載から明らかないように、ＳＤＲＡＭの出力バッファにおいて、ＣＡＳ待ち時間を用いて制御する点は記載されているが、これは、あくまでバッファの制御である。
　一方、本願発明１は、各メモリモジュールが有する、同一のバスに接続するためのスイッチを制御するためのものであって、制御対処が明らかに異なっている。
　また、たとえ、このような制御手法が、より一般的に周知の手法であるとしても、引用発明２と、本願発明１とでは、制御に用いる信号の組合せ自体も異なっている。
　そして、上記指摘の相違点に該当する構成に関しては、当該引用刊行物２には、上記指摘箇所以上の内容は記載も示唆もされてない。
　更に、引用刊行物３には、「ＣＡＳ待ち時間」、「バースト・タイプ」、「バースト長」に関して、上記項目２のＫで引用した程度の内容しか記載されておらず、
　上記相違点に相当する点に関しては、記載も示唆もされていない。
　
　したがって、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３．本願発明２乃至３４に関して、
　
　３−３−１．本願明細書請求項２乃至１０は、同請求項１を直接・間接に引用するものであるから、本願発明２乃至９は、本願発明１の構成は全て内包している。
　したがって、上記項目３−２に述べたのと同じく、
　本願発明２乃至１０は、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　３−３−２．本願発明１１乃至１３は、本願発明１とほぼ同等の構成を有するから、引用発明１に対して、上記項目３−１で指摘した、相違点を有する。
　したがって、上記項目３−２に述べたのと同じく、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３−３．本願明細書請求項１４乃至１９は、同請求項１３を直接・間接に引用するものであるから、本願発明１４乃至１９は、本願発明１３の構成は全て内包している。
　したがって、上記項目３−３−２に述べたのと同じく、
　本願発明１４乃至１９は、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３−４．本願明細書請求項２０は、末尾「半導体メモリ装置」であるが、その記載内容は、同請求項１、１１、１２、或いは、１３とほぼ同等であるから、本願発明２０は、引用発明１に対して、上記項目３−１で指摘した、相違点を有する。
　したがって、上記項目３−２に述べたのと同じく、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３−５．本願明細書請求項２１乃至２７は、同請求項２０を直接・間接に引用するものであるから、本願発明２１乃至２７は、本願発明２０の構成を全て内包している。
　したがって、上記項目３−３−４に述べたのと同じく、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３−５．本願発明２８は、「書込みモード」と、「読出しモード」の違いこそあれ、本願発明２０と同等であるから、上記項目３−３−４で述べたのと同じく、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
　３−３−６．本願明細書請求項２９乃至３４は、同請求項２８を直接・間接に引用するものであるから、本願発明２９乃至３４は、本願発明２８の構成を全て内包している。
　したがって、上記項目３−３−５に述べたのと同じく、引用発明１乃至２、および、引用刊行物３に記載の周知技術を組み合わせたとしても、当業者によって容易に構成し得たとは認められない。
　
４．むすび
　
　以上のとおりであるから、本願については、原査定の拒絶の理由を検討しても、その理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　
　よって結論のとおり審決する。