【手続補正書】
【提出日】平成27年10月19日(2015.10.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線と、メモリブロックと、増幅回路と、読み出しトランジスタと、を有し、
前記メモリブロックは、サブビット線と、複数のメモリセルと、プリチャージトランジスタと、を有し、
前記複数のメモリセルは、トランジスタと、容量素子と、を有し、
前記容量素子の第１の電極は、前記トランジスタを介して前記ビット線と電気的に接続され、
前記容量素子の第２の電極は、前記サブビット線と電気的に接続され、
前記プリチャージトランジスタは、前記サブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記サブビット線と電気的に接続され、
前記増幅回路の出力端子は、前記読み出しトランジスタを介して前記ビット線と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１のビット線と、第２のビット線と、第１のメモリブロックと、第２のメモリブロックと、第１の増幅回路と、第２の増幅回路と、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記第１の増幅回路の入力端子は、前記第１のサブビット線と電気的に接続され、
前記第２の増幅回路の入力端子は、前記第２のサブビット線と電気的に接続され、
前記第１の増幅回路の出力端子は、前記第２の読み出しトランジスタを介して前記第２のビット線と電気的に接続され、
前記第２の増幅回路の出力端子は、前記第１の読み出しトランジスタを介して前記第１のビット線と電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１のビット線と、第２のビット線と、第１のメモリブロックと、第２のメモリブロックと、増幅回路と、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記第１のサブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記第２のサブビット線と電気的に接続され、
前記増幅回路の出力端子は、前記第１の読み出しトランジスタを介して前記第１のビット線と電気的に接続され、
前記増幅回路の出力端子は、前記第２の読み出しトランジスタを介して前記第２のビット線と電気的に接続されることを特徴とする半導体装置。
【請求項４】
ビット線と、メモリブロックと、第１のインバータと、第２のインバータと、読み出しトランジスタと、書き込みトランジスタと、を有し、
前記メモリブロックは、サブビット線と、複数のメモリセルと、プリチャージトランジスタと、を有し、
前記複数のメモリセルは、トランジスタと、容量素子と、を有し、
前記容量素子の第１の電極は、前記トランジスタを介して前記ビット線と電気的に接続され、
前記容量素子の第２の電極は、前記サブビット線と電気的に接続され、
前記プリチャージトランジスタは、前記サブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記サブビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第２のインバータの入力端子は、前記ビット線と電気的に接続され、
前記第２のインバータの出力端子は、前記書き込みトランジスタを介して前記サブビット線と電気的に接続されることを特徴とする半導体装置。
【請求項５】
ビット線と、第１のメモリブロックと、第２のメモリブロックと、第１のインバータと、第２のインバータと、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記ビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記ビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記第１のサブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記第１の読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のサブビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記第２の読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第２のインバータの入力端子は、前記第１のインバータの出力端子と電気的に接続され、
前記第２のインバータの出力端子は、前記第１のインバータの入力端子と電気的に接続されることを特徴とする半導体装置。
【請求項６】
請求項１又は請求項４において、
前記トランジスタは、酸化物半導体を用いたトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項２、請求項３又は請求項５において、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体を用いたトランジスタであることを特徴とする半導体装置。