(57)【特許請求の範囲】
【請求項１】
半導体基板中の能動領域に横方向に隣接した溝を形成する工程と、
前記半導体基板上に、前記溝を満たし、前記能動領域を被覆する誘電体層を形成する工程と、
前記能動領域上の前記誘電体層の一部を選択的に除去し、前記溝上の前記誘電体層の一部を選択的に除去して、前記能動領域と前記溝上に位置する前記誘電体層の残りの部分の各々内にくぼみを規定する工程と、
前記誘電体層の前記残りの部分を研磨する工程であって、前記能動領域とその中の前記くぼみ上に位置する前記誘電体層の前記残りの部分は除去され、かつ前記溝上に位置する前記誘電体層内の前記くぼみの部分が維持され、位置合わせマークとして残されている、工程と、
前記研磨された誘電体層に隣接し、位置合わせマークを伴う光学的に不透明な層を形成し、前記光学的に不透明な層にくり返し位置合わせマークを生じる工程と、
その後のプロセス工程中で、位置合わせのためにくり返し位置合わせマークを用いる工程と、を含む集積回路の作製方法。
【請求項２】
前記規定された位置合わせマーク上に位置する前記誘電体層内に維持される前記くぼみの部分は少なくとも１００ｎｍの深さを有する、請求項１に記載の方法。
【請求項３】
前記位置合わせマークを規定する前記くぼみは約１μｍ２より大きな面積を有する、請求項１に記載の方法。
【請求項４】
前記能動領域と位置合わせされた端部を規定するため、溝中に上方に延びる少なくとも１つの基板部分を形成する工程を更に含む、請求項１に記載の方法。
【請求項５】
前記溝を形成する工程は、前記半導体基板中に前記溝を選択的に除去することを含み、溝中に上方に延びる少なくとも１つの前記基板部分を形成する工程は、前記溝の選択エッチングの一部として行われる、請求項４に記載の方法。
【請求項６】
前記選択的に除去するステップの間に除去される前記誘電体層の厚みをモニターするために、前期位置合わせマークを用いる工程を更に含む、請求項１に記載の方法。
【請求項７】
前記厚さをモニターするために位置合わせマークを用いる工程は、プロフィルメータを用いることを含む、請求項６に記載の方法。
【請求項８】
前記選択的に除去する工程は、リバース調フォトレジスト層を用いる選択的エッチングを含む、請求項１に記載の方法。
【請求項９】
前記能動領域はエッチング停止層をその上に含み、前記光学的に不透明な層を形成する工程の前に、前記能動領域から前記エッチング停止層を除去する工程を更に含む、請求項１に記載の方法。
【請求項１０】
前記溝が、絶縁された溝である、請求項1に記載の方法。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願は１９９９年１月１２日に申請された審査中の先の特許出願第６０／１１５，５２７号に基く。
【０００２】
【発明の分野】
本発明は半導体プロセスの分野、より具体的には、一連のプロセス工程中の適切な位置合わせを確実にする方法に係る。
【０００３】
【発明の背景】
集積回路はセルラー電話、計算機といった多くの電子装置中で、広く用いられている。典型的な集積回路は、半導体基板を含み、それは数千又は数百万のトランジスタを含む。トランジスタは基板の能動領域内に形成してよい。隣接する能動領域は、分離領域により分離されている。たとえば、浅い溝分離（ＳＴＩ）として知られる技術により、隣接した能動領域を分離するために、酸化物で満された溝を作る。
【０００４】
導電体の多くの層及び絶縁層はパターン形成され、一連の層の中に作られ、集積回路を形成する。典型的な場合、複数の集積回路が単一の半導体ウエハ上に形成され、それは後に個別のチップに切断される。一連の各層を高度の正確さで下又は先に形成した層と位置合わせすることは、様々なプロセス工程中重要である。位置合わせの正確さは、典型的な場合、生産性及び歩留りを決る重要な要因である。レティクル上の所望のパターンをウエハ上の層に転写するために、ウエハステップ具が典型的な場合、用いられる。典型的なプロセスにおいて、ウエハはその上に位置合わせマークを有し、ステッパは精密な位置合わせのため、レティクル上の位置をウエハ上に設定するための基準位置として、位置合わせマークを用いる。最初の位置合わせマークは、その後の層で被覆されるが、ある種のプロセスにおいて、段差の高さはその後加わる層中に複写される。カルドウェル（Ｃａｌｄｗｅｌｌ）に承認された米国特許第５，６４０，０５３号に述べられているように、不幸にも位置合わせマークは化学機械的研磨（ＣＭＰ）のような全体的な平坦化技術と組合わせて用いることは困難である可能性がある。場合によっては、位置合わせマークは層間誘電体（ＩＬＤ）層のような被覆層を通して、見ることができる可能性がある。
【０００５】
ある種の集積回路の製造において、トランジスタ積層ゲートが、ポリシリコン層上のタングステンシリサイド層で形成される。薄いゲート酸化物が基板中に形成されたチャネル領域から、ポリシリコンを分離する。タングステンシリサイド層は、光学的に不透明である。ゲートマスクを溝酸化物と位置合わせするために、位置合わせマークを作る目的で、残留トポグラフィが形成される。たとえば、図１はリバース調フォトレジスト層２１でパターン形成された集積回路２０の一部を示す。フォトレジスト層２１の下に、示されたシリコン能動領域２３及び隣接した溝２４上の酸化物又は誘電体層２２がある。リバース調フォトレジスト層２１の目的は、その後の研磨を容易にするために、誘電体層２２のより高い領域を選択的にエッチングすることである。
【０００６】
溝２４及び能動領域２３は、半導体基板２５中に形成される。能動領域２３はその上に酸化物／窒化物堆積層２６を含み、それはエッチング停止層として働く。もちろん、集積回路２０中にそのような能動領域及び分離溝を形成してよく、ウエハは多くのそのような集積回路チップを含む。
【０００７】
図２は誘電体層２２をエッチングし、フォトレジスト層２１を除去した後の集積回路を示す。図３はデバイスが酸化物／窒化物層２６に平坦化される化学機械研磨（ＣＭＰ）後の集積回路を示す。酸化物／窒化物堆積層２６が除去された後、集積回路２０は参照数字３０で指定した位置において、段差高さを有し、位置は溝酸化物の最上部と横方向に隣接した能動シリコン領域２３の間にある。
【０００８】
図４はポリシリコン層２７と上部タングステンシリサイド層２８を加えた後の集積回路を示す。溝酸化物の最上部と能動領域２３間と規定される段差の高さは、ポリシリコン及びタングステンシリサイド層２７、２８の上の積層ゲート構造上に、矢印３１で指示された位置における段差高さとしてくり返される。位置合わせ構造で目標とする典型的な寸法は、約１０００Ａである。不幸にも、ＣＭＰ固有の不均一性とその後のＨＦ洗浄工程のため、段差高さはウエハのある種の領域で、ほぼゼロに減ることがありうる。一度この段差高さ３０がほとんど平坦化されると、位置合わせはきわめて信頼性が低くなるか、その後のプロセス工程で使用することが不可能になりうる。
【０００９】
【本発明の要約】
先の背景をみると、本発明の目的は、集積回路作製における位置合わせマークの作製及び使用方法を実現することである。
本発明に従うこの目的及び他の目的、特徴及び利点は、集積回路を作製する方法により実現され、以下の工程を含む。半導体基板中の能動領域に横方向に隣接した溝を形成する工程；溝を満し、能動領域を被覆する半導体基板上の誘電体層を形成する工程；能動領域上の誘電体層の少くとも一部を除去し、位置合わせマークとして働くよう溝を満す誘電体層中にくぼみを規定するため、能動領域上の誘電体層を選択的にエッチングする工程。この方法はまた、選択的にエッチングされた誘電体層を研磨し、位置合わせマークを残す工程を含むのが好ましい。
【００１０】
この方法はまた、研磨された誘電体層に隣接した光学的に不透明な層を形成する工程を含み、位置合わせマークは光学的に不透明な層中に、くり返し位置合わせマークを生じる。能動領域はその上に、エッチング停止層を含むのが好ましい。従って、本方法はまた、光学的に不透明な層を形成する前に、能動領域からエッチング停止層を除去する工程を含むのが好ましい。もちろん、位置合わせマーク又はくり返し位置合わせマークは、その後のプロセス工程中で位置合わせのために使用できる。位置合わせマークは能動領域及び溝の誘電体層間の段差高さの差により形成される従来の位置合わせマークより大きな段差高さを有するように作ることができる。従って、たとえば研磨中の変化は不めいりょうではなく、本発明に従って作られる位置合わせマークを除去することはない。
【００１１】
位置合わせマークを規定するくぼみは、少くとも約１０００Ａの深さをもつことが好ましい。加えて、その中に望ましくない粒子が蓄積するのを避けるため、くぼみは約１μｍ２  より大きな面積をもつ位置合わせマークを規定してよい。
【００１２】
誘電体層を選択的にエッチングする工程は、リバース調フォトレジスト層を用いた選択エッチングを含むのが好ましい。これまで述べた本発明の実施例において、たとえばその後のゲート層の位置合わせは、リバース調フォトレジスト層に対して行われる。フォトレジスト層は、能動領域に対して位置合わせされる。しかし、本発明の別の実施例において、ゲートは能動領域に対して、直接的に位置合わせされる。より具体的には、本方法は少くとも一基板部分を溝中に上方に延ばし、能動領域と整合した端部を規定する工程を含む。言いかえると、溝を形成する工程は、半導体基板中に溝を選択的にエッチングすることを含むのが好ましい。溝中に上方に延びるよう少くとも１つの基板部分を形成する工程は、能動領域用のシリコンメサを残す溝の選択エッチングの一部として行うのが好ましい。
【００１３】
本発明の別の視点に従うと、本方法は更に、選択エッチング工程中除去される誘電体層の厚さをモニターするため、位置合わせマークを用いる工程を含む。たとえば、エッチング後の厚さをモニターするために、プロファイルメーターを用いてよい。
【００１４】
【好ましい実施例の詳細な記述】
本発明について、本発明の好ましい実施例が示されている添付図面を参照しながら、以下で十分に述べる。しかし、本発明は多くの異なる形に実施でき、ここで述べた実施例に限定されると解釈すべきではない。むしろ、これらの実施例は、ここでの説明を完全にし、当業者に対し本発明の視野を十分伝えるためのものである。
【００１５】
最初に図６ないし９を参照しながら本発明に従う方法について述べる。本発明の背景の中で述べたように、本方法は浅い溝分離プロセスにおいて、位置合わせマークを作製することに係り、それは研磨を含み、それはまた積層ゲートにタングステンシリサイドのような不透明材料を用いてもよい。集積回路４０は作製方法は、図６に示されるように、半導体基板４５中に、能動領域と横方向に隣接する溝４４を形成する工程を含む。溝４４は当業者には容易に理解できるように、従来のパターン形成及びエッチング技術により形成された浅い溝でよい。隣接した能動領域４３はその上にプロセス中で後にエッチング停止として働く酸化物／窒化物層を含む。
【００１６】
溝４４を満し、能動領域４３を被覆するように、半導体基板２５上に、誘電体層２２が形成される。当業者には容易に理解できるように、誘電体層２２は堆積させた二酸化シリコン層でよいが、他の材料及び各種材料及び層の組合せも、本発明で考えられる。
【００１７】
図６に示されるように、リバース調フォトレジスト層４１が誘電体層２２上に形成され、選択的に現像及びエッチングされ、誘電体領域２２上に第１の開口５０が残り、誘電体は能動領域４３上にある。本発明に従うと、エッチング中溝４４上の誘電体層２２上に第２の開口５１が形成され、エッチング後、図７に示される構造が生じる。多くの関連する厚さが示されている。Ｔｄは溝４４の深さ、Ｔｎは酸化物／窒化物層４６の厚さ、Ｔｏｘは誘電体層２２の厚さ、Ｔａは溝誘電体の最上部と酸化物／窒化物層の最上部間の段差高さ、Ｔｅはリバース調フォトレジスト層４１を用いたエッチングで除去される厚さ、Ｔｒは溝中に位置合わせマーク５６を規定するくぼみの底部に残る厚さである。
【００１８】
図６及び７から、Ｔｅ＝Ｔｎ＋Ｔｄであるから、Ｔｏｘ＝Ｔｄ＋Ｔｎ＋Ｔａ及びＴｏｘ＝Ｔｅ＋Ｔａであることが容易にわかる。また、Ｔｒ＝Ｔａであるから、Ｔｏｘ＝Ｔｅ＋Ｔｒである。ＣＭＰと酸化物／窒化物層４６によるエッチング停止の除去後、構造４０は図８に示されるようになる。ＣＭＰ及び除去工程は当業者に周知の従来の方式で行われる。従って、ここでは更に述べることはしない。
【００１９】
従来の段差高さは、参照数字５０で示されるように、図８中で溝４４上の誘電体層２２の最上部及び能動領域４３の間の界面に示されている。溝４４の最終的な厚さをＴｏｘｆと呼ぶと、５０における段差高さはＴｏｘｆ−Ｔａに等しい。それに対し、溝誘電体中の位置合わせマーク５６により生じる段差高さは、Ｔｏｘｆ−Ｔｄに等しい。従って、ＣＭＰ中に過度に平坦化された場合、最終的な溝誘電体厚Ｔｏｘｆは溝深さＴｄと非常に近づく可能性があり、それによって５０における段差高さはゼロに近づき、位置合わせに使用できない。それに対し、位置合わせマーク５６により生じる５５における段差高さは、正確に行うのに十分な高さの値をもつように作ることができる。たとえば、もしＴｄ＝３０００Ａ、Ｔｎ＝１３００Ａ、Ｔｏｘ＝６３００Ａなら、Ｔａ＝２０００Ａである。従って、もしＴｏｘｆ＝Ｔｄ＝３０００Ａなら、５５における位置合わせマーク５６の段差高さは、１０００Ａになるであろう。
【００２０】
当業者には容易に認識されるように、少くとも約１０００Ａの最終的な凹凸は、信頼性ある位置合わせを行うのに十分なはずである。加えて、位置合わせマーク５６中に粒子が蓄積する可能性を減すため、その寸法はたとえば約１μｍ２  より大きくすべきである。これにより、位置合わせマーク５６はその中へ粒子が捕獲さされる確率が低い十分低いアスペクト比を有することになる。
【００２１】
もちろん、位置合わせマーク５６又はくり返し位置合わせマーク５７は１ないし複数のその後のプロセス工程で用いてよく、特に当業者には容易に認識されるように、積層ゲートを形成することに関連して用いてよい。位置合わせマーク５６は５５における段差高さを有するように作ることができ、それは能動領域及び溝の誘電体間の５０において形成される従来の位置合わせマークより大きい。これらの５５、５０における各段差高さは、５７、５１における各積層ゲート段差高さに転写又はくり返される。従って、たとえば研磨中の変化はあいまいではなく、本発明に従って作られる位置合わせマーク５６をとり除かない。
【００２２】
本発明の別の視点に従うと、本方法は更に、選択エッチング中除去される誘電体層５６の厚さＴｅをモニターするために、位置合わせマーク５６を用いる工程を含む。たとえば、当業者には容易に認識されるように、エッチング後の厚さをモニターするために、プロファイルメータを用いてよい。
【００２３】
図９に示されるように、本方法はまた、研磨された誘電体層４２に隣接したタングステンシリサイド層４８のような光学的に不透明な層を形成する工程を含んでよく、位置合わせマーク５６はタングステンシリサイド層中に、くり返し位置合わせマーク５７を生じる。タングステンシリサイド層４８はたとえばポリシリコンゲート層４７上に形成される。当業者には容易に認識されるように、図示されていない比較的薄いゲート酸化物層が典型的な場合、能動領域４３上に形成され、能動領域は典型的な場合、チャネル領域を含んでよい。加えて、当業者には容易に認識されるように、タングステンシリサイドは光学的に不透明でよい積層ゲート又は半導体製造で用いられる１つの材料にすぎない。
【００２４】
これまで述べた本発明の実施例において、その後の積層ゲート、すなわちポリシリコン及びタングステンシリサイド層４７、４８の位置合わせは、リバース調フォトレジスト層４１に対して行われる。すると、当業者には容易に認識されるように、フォトレジスト層４１は能動領域４３に対して、位置合わせされる。位置合わせの許容度に関する考察から、ゲート層６７、６８を能動領域４３と直接位置合わせすることが、より望ましいことがありうる。
【００２５】
図１０ないし１２に関連して説明する本発明の実施例において、ゲート層６７、６８は集積回路構造６０の能動領域６３と直接位置合わせしてよい。本方法はたとえば能動領域６３と位置合わせされた端部を規定するために、溝６４中に上方に延びる少くとも１つの基板部分を形成する工程を含んでよい。言いかえると、溝６４の形成工程は、半導体基板６５中に溝を選択的にエッチングすることを含むのが好ましい。このように、溝６４中に上方に延びる少くとも１つの基板部分を形成する工程は、能動領域６３を残す溝の選択エッチングの一部として行うのが好ましい。
【００２６】
より具体的には、図１０に関して示された実施例で示されるように、細い線をもつ枠７０がパターン形成され、当業者に容易に認識されるように、後にリバース調フォトレジスト層６１でその周囲に箱が開けられる。枠７０は当業者には容易に認識されるように、その後の位置合わせ工程で用いるために、積層ゲート中に一連の位置合わせ端部又はマーク７２を生じる。
【００２７】
位置合わせマーク及びくり返し位置合わせマークは、ウエハ中の通り、すなわち個々の集積回路間の格子線のパターンに形成してよい。従って、これらの位置合わせマークは、最終的なデバイスのパッケージ封入前に取り除かれる。他の実施例において、位置合わせマークは当業者に容易に理解されるように、個々の集積回路の領域内に形成してよい。従って、本発明の多くの修正及び他の実施例が、先の記述及び付随した図面で表わされた指針の利点をもつように、当業者には考案できるであろう。従って、本発明はここで述べた具体的な実施例に限定されず、修正及び実施例は付随した特許請求の範囲の視野の中に含まれることを、認識すべきである。
【図面の簡単な説明】
【図１】従来技術における作製中の集積回路部分の概略断面図である。
【図２】従来技術における作製中の集積回路部分の概略断面図である。
【図３】従来技術における作製中の集積回路部分の概略断面図である。
【図４】従来技術における作製中の集積回路部分の概略断面図である。
【図５】従来技術における作製中の集積回路部分の概略断面図である。
【図６】本発明に従い作製中の集積回路部分の概略断面図である。
【図７】本発明に従い作製中の集積回路部分の概略断面図である。
【図８】本発明に従い作製中の集積回路部分の概略断面図である。
【図９】本発明に従い作製中の集積回路部分の概略断面図である。
【図１０】本発明の第２の実施例に従い作製中の集積回路部分の上平面図である。
【図１１】図１０に示された本発明の第２の実施例に従い作製中の集積回路部分の概略断面図である。
【図１２】図１０に示された本発明の第２の実施例に従い作製中の集積回路部分の概略断面図である。
【符号の説明】
２０，４０  集積回路
２１，４１，６１  フォトレジスト層
２２，４２  誘電体層
２３  シリコン能動領域
２４，４４，６４  溝
２５，４５  半導体基板
２６，４６  酸化物／窒化物層
２７  ポリシリコン層
２８  タングステンシリサイド層
３０  段差高さ
３１  矢印
４３，６３  能動領域
４７  ポリシリコンゲート層
５０、５１  開口
５５、５６，７２  マーク
５７  位置合わせマーク
６０  集積回路構造
６５  半導体基板
６７、６８  ゲート層
７０  枠
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003581285.tif 000009
【図９】
0003581285.tif 000010
【図１０】
0003581285.tif 000011
【図１１】
0003581285.tif 000012
【図１２】
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