【事件の表示】
　特願２００２−１０４６７９「ダイナミック・ランダム・アクセス・メモリにおいて書込み動作時間を短縮する方法および装置」拒絶査定不服審判事件〔平成１４年１１月２２日出願公開、特開２００２−３３４５７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年４月８日（パリ条約に基づく優先権主張、２００１年４月２７日　アメリカ合衆国）の出願であって、平成１８年４月２５日付けで拒絶査定がなされ、これに対して、同年７月３１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成２０年１０月１５日付けで審尋がなされ、同年１２月１５日に回答書が提出されたものである。
　
第２．平成１８年７月３１日付けの手続補正についての却下の決定
　［補正の却下の決定の結論］
　平成１８年７月３１日付けの手続補正を却下する。
　
　［理由］
１．平成１８年７月３１日付けの手続補正の内容
　平成１８年７月３１日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし３２を、補正後の特許請求の範囲の請求項１ないし２０とするものであって、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】
　書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法であって、
　前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが論理０電圧レベルと論理１電圧レベルの間の値を有することを含み、
　前記論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値に対応し、前記論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値に対応する方法。」
　
（補正後）
　「【請求項１】
　書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法であって、
　前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有することを含み、
　論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値である０Ｖに対応し、論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値である前記ＶＤＤに対応する、方法。」
　
２．補正事項の整理
　本件補正の内、補正前の請求項１についての補正事項を整理すると、以下のとおりとなる。
（１）補正事項１
　補正前の請求項１の「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが論理０電圧レベルと論理１電圧レベルの間の値を有することを含み」を、補正後の請求項１の「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有することを含み」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「前記論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値に対応し、前記論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値に対応する」を、補正後の請求項１の「論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値である０Ｖに対応し、論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値である前記ＶＤＤに対応する、」と補正すること。
　
３．本件補正の目的についての検討
　本件補正の内、補正前の請求項１についての補正の目的を検討する。
（１）補正事項１
　補正事項１についての補正は、「前記事前設定された電圧レベル」に関して、補正前の「論理０電圧レベルと論理１電圧レベルの間の値を有することを含」むという構成を、補正後の「１／２ＶＤＤとＶＤＤの間の値を有することを含」むという構成に限定するものである。
　したがって、補正事項１についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２
　補正事項２についての補正は、補正前の「前記セルが０ビットを中に格納するときの第１セル電圧値」を、補正後の「前記セルが０ビットを中に格納するときの第１セル電圧値である０Ｖ」に限定するとともに、補正前の「前記セルが１ビットを中に格納するときの第２セル電圧値」を、補正後の「前記セルが１ビットを中に格納するときの第２セル電圧値である前記ＶＤＤ」に限定するものである。
　したがって、補正事項２についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正前の請求項１についての補正の目的の纏め
　以上のとおりであるから、補正前の請求項１についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
４．独立特許要件についての検討
　上記３．（３）において検討したとおり、補正前の請求項１についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。
　
（１）本願の補正後の発明
　本願の補正後の請求項１ないし２０に係る発明は、平成１８年７月３１日付けの手続補正により補正された明細書又は図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「補正発明」という。）は、その請求項１に記載された事項により特定される、前記第２．１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）刊行物に記載された発明
（２−１）本願の優先権主張日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平１１−２５６７４号公報（以下、「刊行物」という。）には、図１ないし図４とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）における書き込み動作の性能を向上させる技術に関するものである
　「【０００８】
【課題を解決するための手段】前記課題を解決するため、本発明の半導体記憶装置は、複数のワード線と複数のビット線対の交差部にそれぞれ設けられた複数のダイナミック型メモリセルと、前記複数のビット線対に接続されたセンスアンプと、前記複数のビット線対のいずれかに選択的に接続され前記複数のダイナミック型メモリセルに所定の電荷情報を書き込む機能を持つ書き込みドライバとを備えた半導体記憶装置において、前記複数のビット線対のそれぞれに該ビット線対を一定時間だけ同電位にする機能を有するイコライズ回路を設け、前記複数のダイナミック型メモリセルのいずれかを選択して該メモリセルに所定の電荷情報を書き込むとき、該選択メモリセルが接続されているビット線対に接続された該イコライズ回路を一定時間活性状態とし、該イコライズ回路が非活性状態になった時点で該選択メモリセルが接続されているビット線対に接続された該センスアンプが活性状態であることにより、該選択メモリセルに該電荷情報が書き込まれることを特徴とした。」
　「【００１１】
【作用】前記手段によれば
、書き込み動作の前状態でメモリセルに格納されていたデータをイコライズ回路によって一旦破壊した後でメモリセルへの書き込みを行うので、書き込み動作の高速化がはかれる
　「【００１５】
【発明の実施の形態】図１に本発明の実施の形態の一例を示す。図１における１０１、１０５はメモリセル（以後、それぞれＭＣ１０１、ＭＣ１０５と明記する）、１０９はセンスアンプ、１１０は列選択手段、１２２はイコライズ回路、１２３は書き込みドライバ、１３０、１３１は書き込みデータ対線（以後、それぞれＷＤ１３０、／ＷＤ１３１と明記する）、１３２は列制御信号線（以後、ＣＬｎ１３２と明記する）、１３３は書き込み制御信号線（以後、ＷＣＯＮ１３３と明記する）、１３４、１３５はワード線（以後、それぞれＷＬ１３４、／ＷＬ１３５と明記する）、１３６、１３７はビット線対（以後、それぞれＢＬ１３６、／ＢＬ１３７と明記する）、１３８、１３９は入出力線対（以後、それぞれＩＯ１３８、／ＩＯ１３９と明記する）、１４２はセンスアンプ制御信号線（以後、ＳＡＯＮ１４２と明記する）である。ここで、ビット線対ＢＬ１３６、／ＢＬ１３７に接続されるすべてのワード線がＬレベルの時、該ビット線対は図示せぬ充電手段によって所定のレベルに充電される。また、入出力線対ＩＯ１３８、／ＩＯ１３９に接続されるビット線対が所定のレベルへの充電動作を行っている時、該入出力線対は図示せぬ充電手段によって所定のレベルに充電されている。また、書き込みドライバ１２３はＤＢ１３８または／ＤＢ１３９のどちらか一方にのみＬデータを出力する機能を有する。」
　「【００１７】次に、図１の回路の書き込み動作を説明する。以下、書き込み動作の前状態でＭＣ１０１にＬデータが格納されている場合を例にとり、図３のタイミングチャートの書き込み動作の部分を用いて説明する。／ＷＬ１３５がＬレベルのままＷＬ１３４がＬレベルからＨレベルになると、ＭＣ１０１に格納されていたＬデータがＢＬ１３６に出力され、ＢＬ１３６の電位が所定のレベルからあるレベルだけ下降する。一方、／ＢＬ１３７の電位は変化しない。／ＷＬ１３５がＬレベルであるため、ＭＣ１０５が非選択状態になるからである。所定時間後、ＳＡＯＮ１４２がＨレベルになり、センスアンプ１０９が活性状態となる。このとき、ＢＬ１３６と／ＢＬ１３７との間にはある電位差が生じているので、該電位差がセンスアンプ１０９によって増幅されてＢＬ１３６及び／ＢＬ１３７の電位はそれぞれＬレベル及びＨレベルになる。その後、ＷＣＯＮ１３３がＨレベルとなりＣＬｎ１３２がＨレベルになると、ＷＤ１３０及び／ＷＤ１３１がともにＬレベルの期間でイコライズ回路１２２が活性状態となるので、ＢＬ１３６と／ＢＬ１３７の電位がある等しい中間レベルになる。また、同時にこの時、ＩＯ１３８とＢＬ１３６とが、さらに／ＩＯ１３９と／ＢＬ１３７とが接続される。その結果、ＩＯ１３８及び／ＩＯ１３９にはＢＬ１３６及び／ＢＬ１３７のデータが出力され、それぞれＬレベル及びＨレベルとなるが、この時イコライズ回路１２２が活性状態になっているので、ＩＯ１３８と／ＩＯ１３９との電位はすぐにある等しい中間レベルになる。この後、
一対の書き込みデータＷＤ１３０及び／ＷＤ１３１のうちＷＤ１３０がＨレベルになると、遅延回路１４４による遅延時間経過後、イコライズ回路１２２は非活性状態となり、同時に、／ＩＯ１３９はＬレベルとなる。こ
この時点で、センスアンプ１０９は活性状態になっているので前記電位差が増幅されてＢＬ１３６及び／ＢＬ１３７の電位はそれぞれＨレベル及びＬレベルになり、ＭＣ１０１にＨデータが書き込まれる。
　「【００１９】このように
本発明では、書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位をある等しい中間レベルにすることで書き込み動作の前状態でメモリセルに格納されていたデータを一旦破壊し、その後でメモリセルへデータの書き込みを行う構成をとった。
従来例を示した図２の回路では、ＢＬ２３６の電位をＬレベルからＨレベルまで変化させるのに対し、本発明を示した図１の回路では、ＢＬ１３６の電位を中間レベルからＨレベルまで変化させれば良い。
　「【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一例を示す図。
【図２】従来の半導体記憶装置の一例を示す図。
【図３】本発明の半導体記憶装置の動作をあらわすタイミング図。
【図４】従来の半導体記憶装置の動作をあらわすタイミング図。
【符号の説明】
１０１、１０５、２０１、２０５・・・メモリセル
１０２、１０６、２０２、２０６・・・メモリセル容量
１０３、１０７、２０３、２０７・・・セルプレート電源
１０４、１０８、１１４、１１５、１１６、１２０、１２１、１２４、１２５、１２６、１２７、２０４、２０８、２１４、２１５、２１６、２２０、２２１、２２４、２２５、２２６、２２７・・・Ｎチャネルトランジスタ」　
　　
（２−２）ここにおいて、上記００１９段落等に記載された「中間レベル」とは、「Ｌレベル」と「Ｈレベル」との間の「中間レベル」を意味するものであることは明らかである。
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）における書き込み動作の性能を向上させる方法であって、
　メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊し、その後で前記メモリセルＭＣ１０１に対してデータの書き込みを行なうものであり、
　前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる、
　方法。」
　
（３）補正発明と刊行物発明との対比
（３−１）刊行物発明の「メモリセルＭＣ１０１」が、補正発明の「セル」に相当する。また、刊行物発明の「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）」が、補正発明の「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）」に相当することは自明である。
　そして、刊行物発明は、「書き込み動作の性能を向上させる」ために、「書き込み動作の前状態で」「ダイナミック・ランダム・アクセス・メモリ」の「メモリセルＭＣ１０１」に「格納されていたデータを一旦破壊」しておくものであるから、刊行物発明の「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）における書き込み動作の性能を向上させる方法」は、補正発明の「書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法」に相当する。
　
（３−２）刊行物発明においては、補正発明の「セル内」の「電圧」に相当する「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧については明記されていないが、「メモリセル容量」「１０２」は「Ｎチャネルトランジスタ」「１０４」を介して「ビット線」「ＢＬ１３６」に接続されているから、刊行物発明において、「メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊」する際には、「メモリセル容量」「１０２」には、上記「中間レベル」にほぼ等しい、事前設定された電圧レベルが作り出されていることは明らかである。なお、ここにおいて、「ほぼ」という語を用いた理由は、現実には、「Ｎチャネルトランジスタ」「１０４」の電圧降下等に起因する誤差により、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧が厳密に前記「中間レベル」と等しくなることはないためであるが、通常この種の誤差は重要なものではないから、以下の記載においては、この種の誤差は無視し、「ほぼ」という語を省いて記載することとする。
　したがって、刊行物発明の「メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊」するという構成と、補正発明の「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有する」という構成とは、「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが」所定の「値を有すること」である点で共通する。
　
（３−３）以上を総合すると、刊行物発明と補正発明とは、
　「書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法であって、
　前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが所定の値を有することを含む、
方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「所定の値」が、補正発明では「１／２ＶＤＤとＶＤＤの間の値」であるのに対して、刊行物発明では「ＬレベルとＨレベルとの間の中間レベル」である点。
　
（相違点２）
　補正発明は、「論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値である０Ｖに対応し、論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値である前記ＶＤＤに対応する」構成となっているのに対して、刊行物発明は、「前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる」構成となっている点。
　
（４）相違点に関する当審の判断
（４−１）相違点２について
（４−１−１）まず、相違点２について検討すると、刊行物発明は、「前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる」構成となっているが、それと反対に、「前記ＢＬ１３６及び／ＢＬ１３７の電位」がそれぞれ「Ｌレベル」及び「Ｈレベル」のときには、「前記メモリセルＭＣ１０１」に「Ｌデータ」が書き込まれることは、刊行物の図１等から明らかである。
　
（４−１−２）そして、上記（３−２）において検討したとおりの理由で、刊行物発明において、「ビット線」「ＢＬ１３６」が「Ｌレベル」のときには、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧も「Ｌレベル」であり、「ビット線」「ＢＬ１３６」が「Ｈレベル」のときには、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧も「Ｈレベル」となることは、当業者にとって明らかである。
　したがって、刊行物発明において、「Ｌレベル」は、「メモリセルＭＣ１０１」が「Ｌデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧であり、「Ｈレベル」は、「メモリセルＭＣ１１０」が「Ｈデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧である。
　そして、一般に、ダイナミック・ランダム・アクセス・メモリの分野においては、論理演算における「Ｌレベル」を接地電圧、すなわち「０Ｖ」とし、「Ｈレベル」を電源電圧、すなわち「ＶＤＤ」とすることは、当業者において常套的に用いられている事項である。
　
（４−１−３）ところで、一般に、論理演算回路において、Ｌレベル又はＨレベルのいずれを論理演算の”１”に対応させるかは、当業者が適宜選択し得る設計的事項であるから、刊行物発明において、「Ｌレベル」、「Ｈレベル」、「Ｌデータ」、「Ｈデータ」を、各々補正発明の「論理０電圧レベル」、「論理１電圧レベル」、「０ビット」、「１ビット」に対応させることは、当業者が容易になし得た事項である。
　
（４−１−４）したがって、刊行物発明において、「Ｌレベル」、「Ｈレベル」を、各々「０Ｖ」、「ＶＤＤ」とすることにより、「Ｌレベル」は、「メモリセルＭＣ１０１」が「Ｌデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧である「０Ｖ」とし、「Ｈレベル」は、「メモリセルＭＣ１１０」が「Ｈデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧である「ＶＤＤ」とするとともに、刊行物発明の「Ｌレベル」、「Ｈレベル」、「Ｌデータ」、「Ｈデータ」を、各々補正発明の「論理０電圧レベル」、「論理１電圧レベル」、「０ビット」、「１ビット」に対応させることにより、補正発明の如く「論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値である０Ｖに対応し、論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値である前記ＶＤＤに対応する」構成とすることは、当業者が容易に想到し得た事項である。
　
（４−２）相違点１について
　次に、相違点１について検討すると、補正発明において、「前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有する」という構成が技術的意味を有するのは、換言すれば、「前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有する」という構成とすることにより、本願の明細書の００２５段落に記載されているような「セル電圧は最初、ＶＤＤレベル近辺に事前設定されたので、セル電圧を完全なＶＤＤレベルに引き上げる際に、書込み時間が著しく節約される。」という効果を奏することができるのは、本願の図１の「トランジスタ１０４」がＮＭＯＳ型の場合に限られることは、本願の明細書の００２３段落の「他方、ＤＲＡＭ動作において一般的に使用されるＮＭＯＳ型トランジスタでは、セルが論理１から論理０に書込むより、セルが論理０から論理１に書込む方が長くかかる、ということもわかっている。」等の記載から明らかである。
　しかしながら、補正発明においては、図１の「トランジスタ１０４」がＮＭＯＳ型であることについての特定がなされていないので、補正発明において、「前記事前設定された電圧レベルが１／２ＶＤＤとＶＤＤの間の値を有する」という構成を採ることに格別の技術的意義は見出せない。
　そして、一般に、半導体メモリの書き込み回路において、プリチャージ電圧を、接地電圧から電源電圧の範囲の適当な電位とすることは、例えば、下記の周知文献１あるいは周知文献２に記載されているように従来周知の技術事項であるから、刊行物発明において、「ＬレベルとＨレベルとの間の中間レベル」を、補正発明の如く「１／２ＶＤＤとＶＤＤの間の値」とすることは、当業者が容易になし得た程度のものである。
　
周知文献１：特開平７−３１２０８４号公報
　「【００５０】初期化制御回路２４は、第一書き込み信号ＬＷ又は第二書き込み信号ＷＥを受けて出力信号ＥＱを出力する。第一書き込み信号ＬＷは、メモリセルのデ−タをキャッシュメモリへ転送するという命令であり、第二書き込み信号ＷＥは、外部から入力されたデ−タをキャッシュメモリへ転送するという命令である。なお、ＤＱ線対には、例えば入出バッファ回路１５Ａ，１５Ｂが接続されると共に、当該ＤＱ線対をプリチャ−ジするためのプリチャ−ジ回路１６が接続されている。図２〜図４は、それぞれデ−タ線対初期化回路２１の回路構成の一例を示すものである。まず、図２のデ−タ線対初期化回路について説明する。このデ−タ線対初期化回路は、一つのＮチャネル型ＭＯＳトランジスタＭ１から構成されている。ＭＯＳトランジスタＭ１のゲ−トには、初期化制御回路２４から出力されるパルス状の出力信号ＥＱが入力され、ソ−ス及びドレインは、デ−タ線対ＤＬ，／ＤＬに接続されている。」
　「【００５１】このデ−タ線対初期化回路は、初期化制御回路２４の出力信号（“１”レベル）ＥＱが入力されると、デ−タ線対ＤＬ，／ＤＬの電位を例えば“１”レベルと“０”レベルの中間電位にイコライズする機能を有する。
【００５２】即ち、初期化制御回路２４の出力信号（“１”レベル）が入力されると、ＭＯＳトランジスタＭ１がオン状態になるため、それまでキャッシュメモリ１１によって互いに電位差を有してたデ−タ線対ＤＬ，／ＤＬが強制的に同一電位に初期化される。」
　「【００５５】
ＭＯＳトランジスタＭ２のドレインは、デ−タ線ＤＬに接続され、ソ−スは電源端子３０に接続されている。電源端子３０には、所定の電位、例えば電源電位ＶＤＤ、接地電位ＶＳＳ又はこれらの中間電位などが印加される。
　
周知文献２：特開２０００−２３１７９１号公報
　「【００４２】尚、上記した実施の形態は以下のように変更してもよい。
○上記実施の形態のリセット回路１１では、ＰＭＯＳトランジスタＱ１４，Ｑ１５間のノードに供給されるプリチャージ電源を高電位側電源Ｖｄｄレベルとし、ＮＭＯＳトランジスタＱ１２，Ｑ１３間のノードに供給される電圧発生回路１６が生成するプリチャージ電源を電源Ｖｄｄの中間レベル、即ちＶｄｄ／２レベルとして、ライト動作時のリセットレベルをＶｄｄ／２レベルとし、リード動作時のリセットレベルを電源Ｖｄｄレベルとしたが、
リード動作時のリセットレベルを任意のプリチャージ電源レベルとし、ライト動作時のリセットレベルをそのプリチャージ電源の中間レベル付近とすればよい。
　「【００４４】又、上記実施の形態では、
プリチャージ電源を高電位側電源Ｖｄｄレベルとしたが、低電位側電源（ＶＳＳ）レベルとしてもよい。尚、プリチャージ電源を高電位側電源Ｖｄｄレベルとする場合には、上記したようにＮＭＯＳトランジスタで構成した転送ゲート３ａ〜３ｃを使用し、プリチャージ電源を低電位側電源（ＶＳＳ）レベルとする場合には、ＰＭＯＳトランジスタで構成した転送ゲートを使用した方が、転送ゲートの電子又は正孔の移動効率が高くなる。
　
（４−３）判断についての纏め
　以上、検討したとおり、補正発明は、当業者において常套的に用いられている事項、及び従来周知の技術事項を勘案することにより、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についての纏め
　本件補正は、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年７月３１日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし３２に係る発明は、願書に最初に添付した明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３２に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明は、その請求項１に記載されている事項により特定される、以下のとおりのものである。
　「【請求項１】
　書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法であって、
　前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが論理０電圧レベルと論理１電圧レベルの間の値を有することを含み、
　前記論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値に対応し、前記論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値に対応する方法。」
　
第４．刊行物に記載された発明
　本願の優先権主張日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平１１−２５６７４号公報（以下、「刊行物」という。）には、上記第２．４．（２）（２−１）に記載されたとおりの事項が記載されている。
　ここにおいて、上記００１９段落等に記載された「中間レベル」とは、「Ｌレベル」と「Ｈレベル」との間の「中間レベル」を意味するものであることは明らかである。
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）における書き込み動作の性能を向上させる方法であって、
　メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊し、その後で前記メモリセルＭＣ１０１に対してデータの書き込みを行なうものであり、
　前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる、
　方法。」
　
第５．本願発明と刊行物発明との対比
１．刊行物発明の「メモリセルＭＣ１０１」が、本願発明の「セル」に相当する。また、刊行物発明の「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）」が、本願発明の「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）」に相当することは自明である。
　そして、刊行物発明は、「書き込み動作の性能を向上させる」ために、「書き込み動作の前状態で」「ダイナミック・ランダム・アクセス・メモリ」の「メモリセルＭＣ１０１」に「格納されていたデータを一旦破壊」しておくものであるから、刊行物発明の「ダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと明記する）における書き込み動作の性能を向上させる方法」は、本願発明の「書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法」に相当する。
　
２．刊行物発明においては、本願発明の「セル内」の「電圧」に相当する「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧については明記されていないが、「メモリセル容量」「１０２」は「Ｎチャネルトランジスタ」「１０４」を介して「ビット線」「ＢＬ１３６」に接続されているから、刊行物発明において、「メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊」する際には、「メモリセル容量」「１０２」には、上記「中間レベル」にほぼ等しい、事前設定された電圧レベルが作り出されていることは明らかである。なお、ここにおいて、「ほぼ」という語を用いた理由は、現実には、「Ｎチャネルトランジスタ」「１０４」の電圧降下等に起因する誤差により、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧が厳密に前記「中間レベル」と等しくなることはないためであるが、通常この種の誤差は重要ではないから、以下の記載においては、この種の誤差は無視し、「ほぼ」という語を省いて記載することとする。
　したがって、刊行物発明の「メモリセルＭＣ１０１に対する書き込み動作中にイコライズ回路１２２によってビット線対ＢＬ１３６、／ＢＬ１３７の電位を、ＬレベルとＨレベルとの間の中間レベルにすることで、書き込み動作の前状態で前記メモリセルＭＣ１０１に格納されていたデータを一旦破壊」するという構成と、本願発明の「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが論理０電圧レベルと論理１電圧レベルの間の値を有する」という構成とは、「前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが」所定の「値を有すること」である点で共通する。
　
３．以上を総合すると、刊行物発明と本願発明とは、
　「書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法であって、
　前記セル内に事前設定された電圧レベルを作り出すことであって、前記事前設定された電圧レベルが所定の値を有することを含む、
方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「所定の値」が、本願発明では、「論理０電圧レベルと論理１電圧レベルの間の値を有する」ものであるのに対して、刊行物発明では「ＬレベルとＨレベルとの間の中間レベル」である点
　
（相違点２）
　本願発明は、「前記論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値に対応し、前記論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値に対応する」構成となっているのに対して、刊行物発明は、「前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる」構成となっている点。
　
第６．相違点に関する当審の判断
１．相違点２について
（１）まず、相違点２について検討すると、刊行物発明は、「前記ＢＬ１３６及び前記／ＢＬ１３７の電位がそれぞれ前記Ｈレベル及び前記Ｌレベルのときに、前記メモリセルＭＣ１０１に前記Ｈデータが書き込まれる」構成となっているが、それと反対に、「前記ＢＬ１３６及び／ＢＬ１３７の電位」がそれぞれ「Ｌレベル」及び「Ｈレベル」のときには、「前記メモリセルＭＣ１０１」に「Ｌデータ」が書き込まれることは、刊行物の図１等から明らかである。
　
（２）そして、上記第５．２．において検討したとおりの理由で、刊行物発明において、「ビット線」「ＢＬ１３６」が「Ｌレベル」のときには、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧も「Ｌレベル」であり、「ビット線」「ＢＬ１３６」が「Ｈレベル」のときには、「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧も「Ｈレベル」となることは、当業者にとって明らかである。
　したがって、刊行物発明において、「Ｌレベル」は、「メモリセルＭＣ１０１」が「Ｌデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧であり、「Ｈレベル」は、「メモリセルＭＣ１１０」が「Ｈデータ」を格納するときの当該「メモリセルＭＣ１０１」内の「メモリセル容量」「１０２」の電圧である。
　
（３）ところで、一般に、論理演算回路において、Ｌレベル又はＨレベルのいずれを論理演算の”１”に対応させるかは、当業者が適宜選択し得る設計的事項であるから、刊行物発明において、「Ｌレベル」、「Ｈレベル」、「Ｌデータ」、「Ｈデータ」を、各々本願発明の「論理０電圧レベル」、「論理１電圧レベル」、「０ビット」、「１ビット」に対応させることは、当業者が容易になし得た事項である。
　
（４）したがって、刊行物発明において、「Ｌレベル」、「Ｈレベル」、「Ｌデータ」、「Ｈデータ」を、各々本願発明の「論理０電圧レベル」、「論理１電圧レベル」、「０ビット」、「１ビット」に対応させることにより、本願発明の如く、「前記論理０電圧レベルは、前記セルが０ビットを中に格納するときの第１セル電圧値に対応し、前記論理１電圧レベルは、前記セルが１ビットを中に格納するときの第２セル電圧値に対応する」とすることは、当業者が容易に想到し得た事項である。
　
２．相違点１について
　上記１．（３）において検討したとおり、刊行物発明において、「Ｌレベル」、「Ｈレベル」を、各々本願発明の「論理０電圧レベル」、「論理１電圧レベル」に対応させることは、当業者が容易になし得た事項である。
　そして、刊行物発明においては、「所定の値」が「ＬレベルとＨレベルとの間の中間レベル」となっているが、刊行物発明の「Ｌレベル」、「Ｈレベル」を、各々本願発明の「論理０電圧レベル」、「論理１電圧レベル」に対応させれば、刊行物発明においても、「所定の値」が本願発明の如く、「論理０電圧レベルと論理１電圧レベルの間の値を有する」ものとなることは明らかである。
　したがって、相違点１は、当業者が容易になし得る範囲に含まれる程度の事項である。
　
３．判断についての纏め
　以上、検討したとおり、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、上記結論の通り審決する。