(57)【特許請求の範囲】
【請求項１】
入力されるデジタル音声信号をフェードイン及びフェードアウト可能な音声フェード回路であって、入力されるデジタル音声信号に乗算係数を乗算する乗算手段と、前記乗算手段に入力する係数の変化の仕方が少なくとも２つの傾きを持った直線で変化するように設定された乗算係数を発生する乗算係数発生手段とを備え、乗算係数発生回路は、乗算係数を発生するタイミングを取って乗算係数発生手段に含まれるカウンタのクロックを発生するタイミング発生手段と、前記タイミング発生手段から発生されたクロックに基づいて動作する第１のカウンタと、前記第１のカウンタの値が所定の数値になった場合にカウンタの動作を許容するイネーブル信号や前記第１のカウンタをリセットする信号を発生する第１のデコーダと、前記第１のデコーダからのイネーブル信号と前記タイミング発生手段からのクロックにより乗算係数を増加または減少させるアップダウンカウンタと、前記アップダウンカウンタで発生した乗算係数の値に応じて前記第１のデコーダの動作を制御する第２のデコーダとを有し、アップダウンカウンタはフェードアウト時には最大の乗算係数から係数を漸次減少させるダウンカウンタとして動作しかつフェードイン時には最小の乗算係数から係数を漸次増加させるアップカウンタとして動作するような乗算係数を発生することを特徴とする音声フェード回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＶＣ（デジタルビデオカメラ）やＭＤ（ミニディスクプレーヤー）等に用いて好適な音声フェード回路に関するものである。
【０００２】
【従来の技術】
近年、ＤＶＣやＭＤの音声処理回路に於いては、効果的に音声を記録再生するために、徐々に音声が大きくなるフェードイン機能や、徐々に音声が小さくなるフェードアウト機能などの音声フェード機能を持つものが多くなっている。
【０００３】
以下に従来の音声フェード回路について説明する。
従来、音声フェード回路は特公平７−１２１３０号公報に記載されたものが知られている。その音声フェード回路を図６に示す。図６は従来の音声フェード回路のブロック図を示すものであり、図７は図６中の各点の信号波形を示したものである。図６において、１は音声信号が入力される音声入力端子、５は音声信号入力端子１から入力された音声信号を増幅する増幅回路で、入力される音声信号の利得を制御する自動利得制御機能を有するものである。２は増幅回路５から出力される音声信号を外部へ出力する音声出力端子、３は直流電圧（例えば＋５Ｖ）が入力される直流電圧付加端子、４は使用者の操作により音声フェード制御信号が入力される音声フェード制御信号入力端子で、例えばビデオカメラなどに設けられたフェードスイッチを使用者が操作することによりその制御信号が入力される。８は音声フェード制御信号入力端子４からの音声フェード制御信号と直流電圧付加素子３からの直流電圧から音声フェード信号を作成するスイッチ回路、７はスイッチ回路８からの音声フェード信号の低域のみを通過させる低域通過フィルタ（以下、ＬＰＦと記す）、６はＬＰＦ７からの音声フェード信号に基づいて増幅回路５における利得を制御する電圧リミット回路である。
【０００４】
以上のように構成された従来の音声フェード回路について、以下その動作を説明する。
【０００５】
まず、音声フェード制御信号が入力されていない場合（図７（ｃ）での波形Ａ〜Ｂ間、及びＥ点以降）、図６中Ｓ４点での電位は接地レベルとなりＳ５点には電位が与えられないため、音声入力端子１に入力された音声信号（図７（ａ）の波形）は、増幅回路５によりその利得分だけ増幅されて、音声出力端子２へと出力される（図７（ｂ）の波形Ａ〜Ｂ間、及びＥ点以降）。
【０００６】
次に、音声フェード制御端子４に音声フェード制御信号が入力された場合（図７（ｃ）の波形Ｂ点）には、直流電圧付加端子３に印加されている直流電圧と音声フェード制御信号とにより、スイッチ回路８において図７（ｄ）の波形のような音声フェード信号が作られる。この音声フェード信号はＬＰＦ７を通過することにより、図７（ｅ）の波形のように変化する。この直流電圧が印加する時間は、ＬＰＦ７内の時定数により決定されるものである。印加される電圧は、増幅回路５の自動利得制御回路へ印加され、自動利得制御を動作させる。したがって図６のＳ５点へ印加される電圧は電圧リミット回路６で決定されるが、増幅回路５の自動利得制御回路を充分に動作させるだけのレベルが必要となる。この図６のＳ５点へ印加される電圧により自動利得制御回路では徐々に自動利得制御がかかり、増幅回路より出力される音声信号は、徐々に振幅が減少していくのである（図７（ｂ）の波形Ｂ〜Ｃ間）。先程も述べたが、この出力音声信号の振幅を減少しフェードアウトする時間は、ＬＰＦ７内の時定数により決定されるものである。
【０００７】
また、音声フェード制御信号が入力されていた状態から、音声フェード制御信号の入力が中止された場合（図７（ｃ）の波形Ｄ点）には、図６のＳ４点の電位が接地レベルになる為、図６のＳ５点にかかっていた直流電圧は、主に電圧リミット回路６を通して徐々に接地レベルまで落ち、自動利得制御回路が動作しなくなる。これにより自動利得制御回路では徐々に自動利得制御がかからなくなり、増幅回路より出力される音声信号は、しだいに振幅が大きくなっていく（図７（ｂ）の波形Ｄ〜Ｅ間）。したがってこの音声信号の振幅増加（フェードイン）する時間は、電圧リミット回路６で保持される電圧、及びそれが放電される際の電流量により決定されるものである。以上のようにして音声フェード動作が行われる。
【０００８】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、音声信号がアナログ信号である時点で音声フェードを行うため、上記従来の構成で記載されているような自動利得制御回路や電圧リミット回路等の回路が必要になり、回路の小型化を行うためには不利であるという問題点を有していた。
【０００９】
本発明は上記従来の問題点を解決するもので、簡単な回路構成を用いて、アナログ信号で音声フェード動作をさせる場合と同等の特性を有する音声フェード回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために本発明の音声フェード回路は、入力されるデジタル音声信号をフェードイン及びフェードアウト可能な音声フェード回路であって、入力されるデジタル音声信号に乗算係数を乗算する乗算手段と、前記乗算手段に入力する係数の変化の仕方が少なくとも２つの傾きを持った直線で変化するように設定された乗算係数を発生する乗算係数発生手段とを備え、乗算係数発生回路は、乗算係数を発生するタイミングを取って乗算係数発生手段に含まれるカウンタのクロックを発生するタイミング発生手段と、前記タイミング発生手段から発生されたクロックに基づいて動作する第１のカウンタと、前記第１のカウンタの値が所定の数値になった場合にカウンタの動作を許容するイネーブル信号や前記第１のカウンタをリセットする信号を発生する第１のデコーダと、前記第１のデコーダからのイネーブル信号と前記タイミング発生手段からのクロックにより乗算係数を増加または減少させるアップダウンカウンタと、前記アップダウンカウンタで発生した乗算係数の値に応じて前記第１のデコーダの動作を制御する第２のデコーダとを有し、アップダウンカウンタはフェードアウト時には最大の乗算係数から係数を漸次減少させるダウンカウンタとして動作しかつフェードイン時には最小の乗算係数から係数を漸次増加させるアップカウンタとして動作するような乗算係数を発生するものである。
【００１１】
そしてこのような構成により、簡単な回路構成を用いて、アナログ信号で音声フェード動作をさせる場合と同等の特性を有する音声フェード回路が得られる。
【００１４】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力されるデジタル音声信号をフェードイン及びフェードアウト可能な音声フェード回路であって、入力されるデジタル音声信号に乗算係数を乗算する乗算手段と、前記乗算手段に入力する係数の変化の仕方が少なくとも２つの傾きを持った直線で変化するように設定された乗算係数を発生する乗算係数発生手段とを備え、乗算係数発生回路は、乗算係数を発生するタイミングを取って乗算係数発生手段に含まれるカウンタのクロックを発生するタイミング発生手段と、前記タイミング発生手段から発生されたクロックに基づいて動作する第１のカウンタと、前記第１のカウンタの値が所定の数値になった場合にカウンタの動作を許容するイネーブル信号や前記第１のカウンタをリセットする信号を発生する第１のデコーダと、前記第１のデコーダからのイネーブル信号と前記タイミング発生手段からのクロックにより乗算係数を増加または減少させるアップダウンカウンタと、前記アップダウンカウンタで発生した乗算係数の値に応じて前記第１のデコーダの動作を制御する第２のデコーダとを有し、アップダウンカウンタはフェードアウト時には最大の乗算係数から係数を漸次減少させるダウンカウンタとして動作しかつフェードイン時には最小の乗算係数から係数を漸次増加させるアップカウンタとして動作するような乗算係数を発生するものであり、簡単な回路構成を用いて、アナログ信号で音声フェード動作をさせる場合と同等の特性を有する音声フェード回路が得られるという作用を有する。
【００１６】
以下、本発明の実施の形態について、図１から図５を用いて説明する。
（実施の形態１）
図１は本実施の形態の音声フェード回路のブロック図であり、図１において、１はデジタル音声信号を入力するデジタル音声入力端子、２は音声フェード制御指令信号を入力する音声フェード制御入力端子、３は音声フェードの時定数や特性傾きを決定する乗算係数発生手段である乗算係数発生回路、４はデジタル音声入力端子１から入力されたデジタル音声信号と乗算係数発生回路３で発生された乗算係数とを乗算する乗算手段である乗算回路で、例えばデジタルフィルタなどに用いられている乗算回路と兼用している。５は乗算回路４から出力されるデジタル音声信号を外部へ出力するデジタル音声出力端子である。
【００１７】
図２は図１の乗算係数発生回路３の一例を示したブロック図である。図２において、１１は乗算係数を発生するタイミングを取って乗算係数発生回路３に含まれるカウンタのクロックを発生するタイミング発生回路、１２はタイミング発生回路１１から発生されたクロックに基づいて動作するカウンタ、１３はカウンタ１２の値がある数値になった場合にカウンタ１２の動作を許容するイネーブル信号やカウンタ１２をリセットする信号を発生する第１のデコーダ、１４はフェードアウト時には最大の乗算係数から係数を漸次減少させるダウンカウンタとして動作し、フェードイン時には最小の乗算係数から係数を漸次増加させるアップカウンタとして動作するように乗算係数を発生するアップダウンカウンタ、１５はアップダウンカウンタ１４で発生された乗算係数の値に応じて第１のデコーダ１３の動作を決定する第２のデコーダ、１６はアップダウンカウンタ１４で発生された乗算係数を出力する乗算係数出力端子である。
【００１８】
図３及び図４は本実施の形態における各信号のタイミングチャートで、図３のタイミングチャートの続きが図４のタイミングチャートとなっている。図５は時間とともに変化する乗算係数の特性を示す特性図である。
【００１９】
以上のように構成された本実施の形態の音声フェード回路について、図２から図５を用いてその動作を説明する。
【００２０】
まず、本実施の形態における音声フェード回路のフェードアウト動作について説明する。
【００２１】
図２のタイミング発生回路１１では、図１のデジタル音声入力端子１から入力されるデジタル音声信号と、乗算回路４で乗算するタイミングを合わせるように、図３（ａ）に示すようなクロック信号が出力されている。また、カウンタ１２においては、タイミング発生回路１１から出力されているクロック毎にカウンタ値が増加するように設定されている。アップダウンカウンタ１４からの乗算係数出力を監視している第２のデコーダ１５では、乗算係数（ここではＸとする）が例えば図５の乗算係数の特性図上にα及びβとして示される範囲以外（Ｘ＞α、Ｘ＜β）にある場合には例えば「０」を出力し、またα及びβとして示される範囲以内（β≦Ｘ≦α）にある場合には例えば「１」を出力するような動作をしている。
【００２２】
また、第１のデコーダ１３では、第２のデコーダ１５からの出力値を見て、アップダウンカウンタ１４のイネーブル（動作許可）及びカウンタ１２のリセット制御をするように動作をする。例えば、図３のｔ２のタイミングのように、第２のデコーダ１５からの出力値が「０」で（乗算係数Ｘがα〜βの範囲外の時で、例えば図５におけるＭ）、図３（ｂ）に示すカウンタ１２の出力値が「３」になったときに、第１のデコーダ１３から図３（ｄ）に示すような「１」の信号を出力してイネーブル信号及びリセット信号を出力するよう動作する。また、図４のｔ１のタイミングのように、第２のデコーダ１５からの出力値が「１」で（乗算係数Ｘがα〜βの範囲内の時で、例えば図５におけるＮ）、カウンタ１２の出力値が「０」であれば、第１のデコーダ１３は図４（ｄ）に示すように「１」の信号を出力してイネーブル信号及びリセット信号を出力するよう動作するように設定されている。
【００２３】
この場合、第２のデコーダ１５からの出力値が「０」で、カウンタ１２の出力値が「３」でイネーブル信号及びリセット信号を出力するように第１のデコーダ１３が動作をしていれば、図３（ｂ）のカウンタ出力に示すように、カウンタ１２の出力信号は「０」から「３」の繰り返し出力をするように動作する。また、第２のデコーダ１５からの出力値が「１」で、カウンタ１２の出力値が「０」でイネーブル信号及びリセット信号を出力するように第１のデコーダ１３が動作をしていれば、図４（ｂ）のｔ１以降のカウンタ出力に示すように、カウンタ１２の出力は「０」を繰り返し出力をするように動作する。
【００２４】
フェードアウト動作をする場合は、音声フェード制御入力端子２から入力されたフェード制御信号を受け、図２のアップダウンカウンタ１４は漸次減少するダウンカウンタとして動作をするようになっている。
【００２５】
フェードアウト動作時には、乗算係数が図５の乗算係数の特性図上にα及びβとして示される範囲以外にある場合は、図３（ｂ）に示すように、カウンタ１２の出力値が「３」になったときにはアップダウンカウンタ１４は乗算係数の最大値（ここではＭとする）より、１ずつ漸次減少するように動作する。また、乗算係数がα及びβとして示される範囲以内にある場合には、図４（ｂ）のｔ１以降に示すようにカウンタ１２の出力はすべての範囲で「０」となり、図２のアップダウンカウンタ１４へは、すべての範囲においてイネーブル信号が入力されるようになる。この結果アップダウンカウンタ１４では、クロック信号が入力される毎に乗算係数がＸ＝α時の値（ここではＮとする）から例えば１ずつ減少していくことになる。
【００２６】
上記のようにして図１の乗算係数発生回路３から出力された乗算係数と、デジタル音声入力端子１から入力されたデジタル音声とを、乗算回路４で乗算して、その結果デジタル音声出力端子５から出力されるデジタル音声信号は、図５の乗算係数の特性図に示されるような近似直線でフェードアウト動作をすることになる。
【００２７】
また、フェードイン動作の場合には、乗算係数発生回路３の動作がフェードアウト動作場合と全く逆の動作をし、アップダウンカウンタ１４が最小の乗算係数から１ずつ漸次増加するアップカウンタとして動作を行う。そのようにして作成された乗算係数を乗算回路４へ出力し、乗算回路４でデジタル音声入力端子１から入力されるデジタル音声と乗算することで、デジタル音声出力端子５から出力されるデジタル音声のフェードイン動作をすることができる。
【００２８】
以上のように本実施の形態によれば、入力されるデジタル音声に乗算係数を乗算してフェードイン及びフェードアウトを行う乗算回路４と、乗算回路４で乗算する乗算係数を発生する乗算係数発生回路３とを設けることにより、例えばデジタルフィルタに用いられているような乗算回路と兼用させるなどして、回路及び使用部品を削減できるとともに、乗算係数発生回路３で発生する乗算係数を図５に示すような特性で変化させることにより、アナログでの音声フェード動作と同様の音声フェード特性を得ることが可能である。
【００２９】
なお、以上の説明では図２の第２のデコーダ１５の切換範囲をα、βの２点としているが、３点以上の切換範囲を持って制御するようにしても良い。また、図２の第１のデコーダ１３のイネーブル及びリセット制御の値を、「０」及び「３」としているが、これ以外の数字にすることは当然可能である。
【００３０】
また、上記の説明ではアップダウンカウンタ１４の増減値を「１」としているが、これについてもこれ以外の数字とすることは当然可能である。さらに、上記の説明ではフェードアウトとフェードインとで同様の傾きの直線で近似しているが、フェードアウトとフェードインとで異なった直線にすることも可能である。
【００３１】
【発明の効果】
以上のように本発明は、構成された回路及び部品の削減が可能となり、集積回路などへの取り込みが容易であり、乗算係数を折れ線状に変化させることでアナログでの音声フェード動作と同様のフェード特性を得ることが可能であるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における音声フェード回路のブロック図
【図２】同実施の形態１における乗算係数発生回路の構成を示すブロック図
【図３】同実施の形態１における音声フェード回路の動作説明のための動作波形図
【図４】同実施の形態１における音声フェード回路の動作説明のための動作波形図
【図５】同実施の形態１における音声フェード回路における乗算係数の特性図
【図６】従来の音声フェード回路のブロック図
【図７】従来の音声フェード回路の動作説明のための信号波形図
【符号の説明】
１  デジタル音声入力端子
２  音声フェード制御入力端子
３  乗算係数発生回路
４  乗算回路
５  デジタル音声出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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