(57)【特許請求の範囲】
【請求項１】
直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第１の周波数応答可変増幅器を設け、
直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第２の周波数応答可変増幅器を設け、
前記第１の周波数応答可変増幅器の出力を前記第２の周波数応答可変増幅器の入力とし、前記第２の周波数応答可変増幅器の出力を前記第１の周波数応答可変増幅器の入力とすることで正帰還回路を構成することを特徴とする電圧制御発振器。
【請求項２】
請求項１記載の電圧制御発振器を有すること特徴とする位相同期ループ回路。
【請求項３】
請求項１記載の電圧制御発振器と、該電圧制御発振器から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器と、該位相・周波数比較器から得られる高周波成分を除去するループフィルタとを有し、該ループフィルタから得られる低周波成分の制御電圧信号を前記電圧制御発振器に入力するように構成したこと特徴とする位相同期ループ回路。
【請求項４】
送信された光信号を受光する受光素子と、該受光素子で受光された信号を増幅するアンプと、請求項２または３記載の位相同期ループ回路から構成され、前記アンプから得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路と、該タイミング抽出回路から得られるクロック信号を用いて前記アンプから得られるデータ信号の識別再生を行って出力する識別再生回路と有することを特徴とする光受信器。
【請求項５】
直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えたことを特徴とする周波数応答可変増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光通信に使用される光受信器等において、入力データに同期したクロック信号の生成を果たす位相同期ループ（ＰＬＬ）回路を構成する電圧制御発振回路（ＶＣＯ）に関する。
【０００２】
【従来の技術】
入力データに同期したクロック信号の生成を果たす位相同期ループ（ＰＬＬ）回路を構成する電圧制御発振回路（ＶＣＯ）は、制御電圧によって発振周波数が変化する発振器であり、一般にＩＣで使用されるＶＣＯについてはマルチバイブレータ型、リングオシレータ型がある。リングオシレータ型の場合、トランジスタと抵抗だけで構成できるため集積化が容易であり、また原理上、発振信号の位相がπ／２、π、３π／２ずれた４相クロックが出力されるため、周波数比較器を構成する際、必要となるπ／２遅延信号を付加回路なしで生成できる利点を持つ。
一般的なリングオシレータの回路を図５に示す。二段の差動増幅器の出力を互いの入力に正帰還をかけることによって発振が起き、４相クロック信号であるＶ０、Ｖ９０、Ｖ１８０、Ｖ２７０を得ることができる。ＶＣＯの特性を表す項目として発振周波数及び制御電圧に対する発振周波数の変化の度合いを示す周波数変調感度があり、この方式の場合、発振周波数はトランジスタの遮断周波数ｆＴによって決定される。一般にバイポーラ型トランジスタの遮断周波数はコレクタ−ベース間容量Ｃｂｃ、ベース−エミッタ間容量Ｃｂｅ、及び相互コンダクタンスｇｍとおくと、次に示す（数１）式とあらされる。
【０００３】
ｆＴ＝ｇｍ／２π（Ｃｂｃ＋Ｃｂｅ）      ・・・（数１）
Ｃｂｃ及びＣｂｅの値はデバイスプロセスに依存する。相互コンダクタンスｇｍは、電子素量をｑ、コレクタ電流をＩｃ、ボルツマン定数をｋ、絶対温度をＴとおくと、次に示す（数２）式となり、コレクタ電流に比例する。
ｇｍ＝（ｑ・Ｉｃ）／（ｋ・Ｔ）          ・・・（数２）
したがって図５に示す電圧Ｖｃｏｎｔを制御し、差動増幅器に流れる電流量Ｉ１を変化させることで発振周波数の制御が可能であり、電圧制御発振器として機能する。制御電圧の変化に対する発振周波数の変化をあらわす周波数変調感度は（数１）式より、Ｃｂｃ及びＣｂｅに依存する。Ｃｂｃ、Ｃｂｅは、複数個のトランジスタを用いて、それぞれのベース、コレクタ、エミッタ端子を並列接続することにより制御でき、例えばｎヶのトランジスタを並列接続すればコレクタ−ベース間容量、ベース−エミッタ間容量は、それぞれｎＣｂｃ、ｎＣｂｅとなる。本回路では、差動対のトランジスタの並列素子数を変えてＣｂｃ、Ｃｂｅを変えることにより周波数変調感度を設定することができる。このように差動対の電流を制御して発振周波数を制御する方式の一例として特開平９−３２６６７６号公報において知られている。
【０００４】
【発明が解決しようとする課題】
従来のリングオシレータ形式のＶＣＯ回路では、差動対のトランジスタの並列素子数でＣｂｃ及びＣｂｅを変化させ、周波数変調感度を設定していた。しかしＣｂｃ及びＣｂｅの値は遮断周波数にも関係しており、発振周波数にも影響を与える。発振周波数を設定するためには（数１）式、（数２）よりコレクタ電流量によって制御可能となるが、実際のトランジスタでは（数２）式の成り立つ範囲は有限であり、したがって発振周波数設定幅も有限となる。以上より従来方式の場合、発振周波数及び周波数変調感度の両方を所望の値に設定することが困難であった。即ち、従来のＶＣＯ回路では、発振周波数については差動対に流れる電流量を制御して、トランジスタの遮断周波数ｆＴを変化させ、発振周波数の制御を行い、周波数変調感度については容量値を変えることで所望の値に合わせていた。しかし容量値は発振周波数にも関係するため、発振周波数及び周波数変調感度を同時に所望の値に設計することは困難であった。
【０００５】
また、従来方式では、差動対に流れる電流量で発振器の周波数を制御するため、発振器の出力振幅は差動対に接続している抵抗値Ｒ１〜Ｒ４＝Ｒとし、電流変化量をΔＩとするとＲ・（Ｉ１＋ΔＩ）となり電流依存性を持ち、後段の位相比較回路での位相差検出感度が発振周波数によって変化してしまうという問題を有していた。
さらに図５に示す回路方式では、電流源制御電圧Ｖｃｏｎｔに雑音が加わった場合、発振周波数および出力振幅が変化するため、出力信号のジッタ成分の増加が生じやすくなっていた。
【０００６】
本発明の目的は、上記課題を解決すべく、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくできるようにした周波数応答可変増幅器、電圧制御発振器（ＶＣＯ）および位相同期ループ（ＰＬＬ）回路を提供することにある。
また、本発明の他の目的は、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくでき、しかも出力振幅の発振周波数依存性を無くすることができるようにした周波数応答可変増幅器、電圧制御発振器（ＶＣＯ）および位相同期ループ（ＰＬＬ）回路を提供することにある。
【０００７】
また、本発明の他の目的は、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくでき、しかもコモンモード雑音によるジッタ増加も抑制することができるようにした周波数応答可変増幅器、電圧制御発振器（ＶＣＯ）および位相同期ループ（ＰＬＬ）回路を提供することにある。また、本発明の他の目的は、位相同期ループ（ＰＬＬ）回路を光通信に適用可能にしたデジタル光受信器を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、リングオシレータ形式の電圧制御発振器であって、発振周波数および周波数変調感度の各々を独立に所望の値に設定可能に構成したことを特徴とする電圧制御発振器である。
また、本発明は、リングオシレータ形式の電圧制御発振器であって、周波数応答速度の異なる少なくとも２つの高速および低速の差動増幅器と、該少なくとも２つの高速および低速の差動増幅器の出力の和をとる加算器とを備え、前記少なくとも２つの高速および低速の差動増幅器の選択比を線形的に変えて発振周波数および周波数変調感度の各々を独立に所望の値に設定可能に構成したことを特徴とする電圧制御発振器である。
また、本発明は、前記電圧制御発振器において、高速および低速段に流れる電流の和を一定とし、出力振幅の発振周波数依存性を無くすように構成したことを特徴とする。
また、本発明は、前記電圧制御発振器において、少なくとも２つの高速および低速の差動増幅器に対して制御信号を差動構成で供給するように構成したことを特徴とする。
【０００９】
また、本発明は、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第１の周波数応答可変増幅器を設け、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第２の周波数応答可変増幅器を設け、前記第１の周波数応答可変増幅器の出力を前記第２の周波数応答可変増幅器の入力とし、前記第２の周波数応答可変増幅器の出力を前記第１の周波数応答可変増幅器の入力とすることで正帰還回路を構成することを特徴とする電圧制御発振器である。
【００１０】
また、本発明は、前記の電圧制御発振器を有すること特徴とする位相同期ループ回路である。
また、本発明は、前記の電圧制御発振器と、該電圧制御発振器から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器と、該位相・周波数比較器から得られる高周波成分を除去するループフィルタとを有し、該ループフィルタから得られる低周波成分の制御電圧信号を前記電圧制御発振器に入力するように構成したこと特徴とする位相同期ループ回路である。
また、本発明は、送信された光信号を受光する受光素子と、該受光素子で受光された信号を増幅するアンプと、前記の位相同期ループ回路から構成され、前記アンプから得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路と、該タイミング抽出回路から得られるクロック信号を用いて前記アンプから得られるデータ信号の識別再生を行って出力する識別再生回路と有することを特徴とするデジタル光受信器である。
【００１１】
また、本発明は、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で２つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の１つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えたことを特徴とする周波数応答可変増幅器である。
【００１２】
以上説明したように、トランジスタの並列接続数を変え、周波数応答の異なる２つの高速及び低速の差動増幅器を用意し、それらの和をとり、それぞれの選択比を線形的に変えられる構成とすることにより、発振周波数及び周波数変調感度の独立設定を可能にすることができる。即ち、所望の発振周波数可変範囲が得られるように高速及び低速の発振周波数を設定し、それぞれの選択比を電圧制御し、その制御感度を設定することにより所望の周波数変調感度を得ることができる。
また、高速段及び低速段の選択制御を行う際、高速及び低速段に流れる電流の和を一定とする構成にすることにより、出力振幅の発振周波数依存性を無くすことができる。
また、制御信号を差動構成で供給する構成とすることにより、コモンモード雑音によるジッタ増加を抑制することができる。
【００１３】
【発明の実施の形態】
本発明に係るリングオシレータ形式の電圧制御発振回路（ＶＣＯ回路）、該ＶＯＣ回路を備え、１つの半導体チップで構成した位相同期ループ（ＰＬＬ）回路（タイミング抽出回路）、および該ＰＬＬ回路で構成されたタイミング抽出回路を備えた光通信に使用されるデジタル光受信器の実施の形態について、図面を用いて説明する。
まず、本発明に係るリングオシレータ形式の電圧制御発振回路（ＶＣＯ回路）の一実施例を図１および図２を用いて詳細に説明する。
周波数応答の異なる少なくとも２つの高速及び低速電流分配器４３、４４を用意し、Ｖｃｏｎｔの電圧によって制御される直流電流分配器４２を用いて高速側及び低速側に流れる電流比を変えられるようにし、それぞれに流れる電流の和を直流電流源４１によって常に一定になるように構成する。この高速側及び低速側の電流分配器４３、４４の出力信号を加算器４５によって合成し、出力バッファ４６を通して出力する周波数応答可変増幅器１を構成する。
【００１４】
同様に、周波数応答の異なる少なくとも２つの高速及び低速電流分配器４９、５０を用意し、Ｖｃｏｎｔの電圧によって制御される直流電流分配器４８を用いて高速側及び低速側に流れる電流比を変えられるようにし、それぞれに流れる電流の和を直流電流源４１によって常に一定になるように構成する。この高速側及び低速側の電流分配器４９、５０の出力信号を加算器５１によって合成し、出力バッファ５２を通して出力する周波数応答可変増幅器２を構成する。
このように周波数応答可変増幅器１と同じ構成をもつ別の周波数応答可変増幅器２を用意し、それぞれの出力Ｖ０、Ｖ９０を互いの増幅器４９、５０；４３、４４に正帰還をかけて入力することで電圧制御発振器（ＶＣＯ）として動作する。
【００１５】
図２は、本発明の一実施例を具体化したものであり、トランジスタの並列接続数を変え、周波数応答の異なる少なくとも２つの高速及び低速の差動段Ｈ１、Ｌ１；Ｈ２、Ｌ２を用意し、それらの和をとる構成（Ｖｃｃに対して各高速及び低速の差動段Ｈ１、Ｌ１；Ｈ２、Ｌ２のコレクタを抵抗Ｒ１〜Ｒ４で接続する。）とする。その際、高速及び低速段に流れる電流の和が一定となるようにし、それぞれに流れる電流値を下段の差動対Ｔｒ１、Ｔｒ２；Ｔｒ４、Ｔｒ３のベース電圧（図中Ｖｆｕｐ及びＶｆｄｏｗｎ）で線形的に変化させ、高速段及び低速段の選択をすることにより発振周波数の制御を行うことができる。高速段及び低速段のトランジスタＨ１、Ｌ１；Ｈ２、Ｌ２の容量値をそれぞれ（Ｃｂｃ１＋Ｃｂｅ１）及び（Ｃｂｃ２＋Ｃｂｅ２）とするとそれぞれのトランジスタの遮断周波数ｆＴ１及びｆＴ２は、各々次に示す（数３）式および（数４）式となり、高速段及び低速段の発振周波数の間で線形的にＶＣＯの発振周波数を制御することができる。なお、Ｃｂｃはトランジスタのコレクタ−ベース間容量、Ｃｂｅはトランジスタのベース−エミッタ間容量、ｇｍは相互コンダクタンスである。
【００１６】
ｆＴ１＝ｇｍ／２π（Ｃｂｃ１＋Ｃｂｅ１）    ・・・（数３）
ｆＴ２＝ｇｍ／２π（Ｃｂｃ２＋Ｃｂｅ２）    ・・・（数４）
また、周波数変調感度は高速段及び低速段の選択を行う差動対Ｔｒ１、Ｔｒ２；Ｔｒ４、Ｔｒ３においてエミッタ結合間に抵抗Ｒ５〜Ｒ８を付加することにより電圧制御感度を設定することができ、所望の周波数変調感度が得られる。
このように、発振周波数及び周波数変調感度を設計する際には、まず所望の発振周波数範囲より高速段及び低速段の容量値を決定し、トランジスタの並列接続数を決め、周波数変調感度については高速段及び低速段の選択比の電圧制御感度を設定することにより発振周波数及び周波数変調感度を独立に設定することが可能となる。
また、高速及び低速段に流れる電流の和が一定となるよう定電流源Ｉ１；Ｉ２をもちいることにより、発振周波数を制御しても出力振幅は常にＲ・Ｉとなり出力振幅の発振周波数依存性が無くなる。
また、本方式では発振周波数を制御する電圧は差動構成で供給可能なため、コモンモード雑音によるジッタ増加も抑制することができる。
【００１７】
なお、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８の各々は、出力バッファ４６、５２を構成する。またＩ３〜Ｉ６の各々は、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８の各々のエミッタに接続された定電流源である。
【００１８】
次に、以上説明したリングオシレータ形式の電圧制御発振回路（ＶＣＯ回路）２３を備えた１つの半導体チップで構成した位相同期ループ（ＰＬＬ）回路（タイミング抽出回路）１５、および該ＰＬＬ回路１５で構成されたタイミング抽出回路１５を備えた光通信に使用されるデジタル光受信器１０について、図３および図４を用いて説明する。
位相同期ループ（ＰＬＬ）回路１５は、図４に示すように、電圧制御発振器（ＶＣＯ）２３、位相・周波数比較器２１、ループフィルタ２２によって構成される。ＶＣＯ２３は、制御電圧によって発振周波数が変化する発振器であり、出力される発振周波数を位相・周波数比較器２１に帰還させている。即ち、位相同期ループ（ＰＬＬ）回路１５は、電圧制御発振器２３と、該電圧制御発振器２３から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器２１と、該位相・周波数比較器２１から得られる高周波成分を除去するループフィルタ２２とを有し、該ループフィルタ２２から得られる低周波成分の制御電圧信号を前記電圧制御発振器２３に入力するように構成する。
【００１９】
ＰＬＬ回路１５で構成されたタイミング抽出回路１５を備えた光通信に使用されるデジタル光受信器１０は、図３に示すように、受光素子１２、プリアンプ１３、ポストアンプ１４、タイミング抽出回路１５及び識別再生回路１６によって構成される。発振周波数光ファイバ通信において光送信器より送られた光信号は光ファイバ１１を媒体として光受信器１０へと伝送され、光受信器１０で元の電気信号へと変換される。即ち、光受信器１０は、送信された光信号を受光する受光素子１２と、該受光素子１２で受光された信号を増幅するアンプ１３、１４と、前記位相同期ループ回路１５から構成され、前記アンプ１４から得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路１５と、該タイミング抽出回路１５から得られるクロック信号を用いて前記アンプ１４から得られるデータ信号の識別再生を行って出力する識別再生回路１６とによって構成される。従って、タイミング抽出回路１５及び識別再生回路１６は、入力データに同期したクロック信号の生成を行い、そのクロック信号を用いて入力信号の識別再生を行うものであり、位相同期ループ（ＰＬＬ）技術を用いたタイミング抽出及び識別再生回路の集積化が有効となり、デジタル光受信器１０の小型化、および低価格化を図ることができる。
【００２０】
【発明の効果】
本発明によれば、発振周波数及び周波数変調感度を独立に設定することが可能となり、それぞれの設定範囲の拡大が図れ、電圧制御発振器（ＶＣＯ）として、更には位相同期ループ（ＰＬＬ）回路として設計自由度が大きくすることができる効果を奏する。
また、本発明によれば、本方式において、更に、高速段及び低速段の選択制御を行う際、高速及び低速段に流れる電流の和を一定とする構成にすることにより、出力振幅の発振周波数依存性も無くすことができる効果を奏する。
【００２１】
また、本発明によれば、本方式において、更に、発振周波数を制御する電圧を差動構成で供給可能にしたことにより、コモンモード雑音によるジッタ増加も抑制することができる効果を奏する。
また、本発明によれば、位相同期ループ（ＰＬＬ）技術を用いたタイミング抽出及び識別再生回路の集積化が有効となり、デジタル光受信器の小型化、および低価格化を図ることができる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るリングオシレータ形式の電圧制御発振器（ＶＣＯ）の実施例を示す構成図である。
【図２】図１に示す電圧制御発振器（ＶＣＯ）の一実施例を具体的に示す回路図である。
【図３】本発明に係る光受信器の構成を示す図である。
【図４】本発明に係る位相同期ループ（ＰＬＬ）回路の構成を示す図である。
【図５】従来のリングオシレータ回路を示す図である。
【符号の説明】
１１…光ファイバ、１２…受光素子、１３…プリアンプ、１４…ポストアンプ、１５…タイミング抽出回路（ＰＬＬ回路）、１６…識別再生回路、２１…位相・周波数比較器、２２…ループフィルタ、２３…電圧制御発振器（ＶＣＯ）、４１、４７…直流電流源、４２、４８…直流電流分配器、４３、４９…高速電流分配器、４４、５０…低速電流分配器、４５、５１…加算器、４６、５２…出力バッファ、Ｒ１〜Ｒ８…差動増幅器を構成する抵抗、Ｖｃｃ…電源、ＧＮＤ…グラウンド電位、Ｖ０、Ｖ９０、Ｖ１８０、Ｖ２７０…リングオシレータの出力信号、Ｖｃｏｎｔ、Ｖｆｕｐ、Ｖｆｄｏｗｎ…発振周波数制御電圧、Ｉ１、Ｉ２…リングオシレータを構成する差動増幅器に流れる定電流電源、Ｈ１、Ｈ２…高速トランジスタ対、Ｌ１、Ｌ２…低速トランジスタ対。
【図１】
0003573975.tif 000002
【図２】
0003573975.tif 000003
【図３】
0003573975.tif 000004
【図４】
0003573975.tif 000005
【図５】
0003573975.tif 000006