(57)【特許請求の範囲】
【請求項１】
半導体基板上の複数箇所に能動層を形成する第１工程と、前記半導体基板上にホトレジスト層を形成する第２工程と、前記半導体基板の前記能動層内のリセス形成予定領域および前記半導体基板の前記能動層以外で素子分離予定領域の前記ホトレジスト層に開口部を形成する第３工程と、前記ホトレジスト層の前記開口部を通して前記半導体基板をドライエッチングする第４工程とからなる半導体装置の製造方法。
【請求項２】
半導体基板上の複数箇所に能動層を形成する第１工程と、前記半導体基板上にホトレジスト層を形成する第２工程と、前記半導体基板の前記能動層内のリセス形成予定領域および前記半導体基板の前記能動層以外で素子分離予定領域の前記ホトレジスト層に開口部を形成する第３工程と、前記ホトレジスト層の開口部を通して前記半導体基板をドライエッチングし、前記リセス形成予定領域にリセスを形成する第４工程と、前記リセス内に電界効果トランジスタのゲート電極を形成する第５工程とからなる半導体装置の製造方法。
【請求項３】
半導体基板を、それぞれが能動層を含む大きさに分割する工程を設けた請求項１または請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波用通信機器などに利用される化合物半導体素子を製造するための半導体装置の製造方法に関する。
【０００２】
【従来の技術】
マイクロ波を利用した通信は、衛星通信や携帯電話など広い分野で利用されている。これらに使用されるマイクロ波用通信機器の場合、信号を増幅する増幅用素子として、ＧａＡｓなどを素材とした化合物半導体素子が多く用いられている。
【０００３】
化合物半導体素子には、電界効果トランジスタ、あるいは、電界効果トランジスタなどの能動素子やキャパシタ、抵抗、スパイラルインダクタなどの受動素子を化合物半導体基板上に一体に形成したモノリシックマイクロ波ＩＣ（以下、ＭＭＩＣという）などがある。
【０００４】
電界効果トランジスタは、ゲート電極など複数の電極から構成されており、ゲート電極は、通常、ＳｉＣｌ４  などのガスを用いたドライエッチング、たとえば選択的なＲＩＥ（リアクティブ・イオン・エッチング）により、半導体基板の能動層上に深さ約０．２μｍ、幅約１．０μｍ程度に彫り込んだリセス部分に形成される。
【０００５】
【発明が解決しようとする課題】
電界効果トランジスタは、耐圧などの特性がリセス部の幅に大きく依存している。しかし、ＲＩＥによってリセス部を形成する場合、エッチング時間を除き、ガス圧力やガス流量、入力パワーなどの条件が同じでも、リセス幅など寸法にばらつきが発生する。ばらつきは、ディスクリートの電界効果トランジスタで±７％程度、ＭＭＩＣ中に含まれる電界効果トランジスタで±１０％程度となっている。
【０００６】
ところで、ＭＭＩＣでは、電界効果トランジスタは整合回路などと一体に形成される。そのため、特性にばらつきがあっても、調整が困難な構造になっている。したがって、電界効果トランジスタをＭＭＩＣ中に構成する場合は、特に、特性のばらつきを極力少なくする必要がある。ＭＭＩＣは、通常、ドライエッチングプロセスで形成される。ドライエッチングプロセスは均一性に優れると言われているものの、上記したように、ディスクリート電界効果トランジスタを作成する場合よりもリセス部の寸法のばらつきが大きくなっている。
【０００７】
本発明は、上記した欠点を解決するもので、能動層に形成するリセス部の寸法のばらつきを抑えた半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上の複数箇所に能動層を形成する第１工程と、前記半導体基板上にホトレジスト層を形成する第２工程と、前記半導体基板の前記能動層内のリセス形成予定領域および前記半導体基板の前記能動層以外で素子分離予定領域の前記ホトレジスト層に開口部を形成する第３工程と、前記ホトレジスト層の前記開口部を通して前記半導体基板をドライエッチングする第４工程とからなっている。
【０００９】
【発明の実施の形態】
本発明の実施形態について、電界効果トランジスタを製造する場合を例にとり図面を参照して説明する。図１（ａ）は半導体基板１１を示し、半導体基板１１はたとえば縦方向および横方向にそれぞれ区分され、複数の領域１２に分けられている。このような構成において、複数の領域１２にそれぞれイオン注入によって能動層を形成し、これら能動層上に、ソース電極やドレイン電極、ゲート電極などを設け、電界効果トランジスタが形成される。その後、半導体基板１１を縦方向および横方向の素子分離部Ｍ、Ｎで分割し、それぞれ独立した電界効果トランジスタが形成される。
【００１０】
電界効果トランジスタは、たとえば、図１（ｂ）に示すように、能動層１３の設けられた領域に、櫛の歯状に配置されたソース電極Ｓや、ソース電極Ｓ間に位置するドレイン電極Ｄ、ソース電極Ｓとドレイン電極Ｄ間に設けられるゲート電極Ｇなどから構成されている。
【００１１】
次に、上記した電界効果トランジスタの製造方法について図２を参照して説明する。電界効果トランジスタは、通常、半導体基板上の複数の領域にそれぞれ形成される。しかし、各領域とも同じ方法で製造されるため、ここでは、その１つの領域部分を抜き出して説明する。
【００１２】
まず、図２（ａ）に示すように、化合物半導体基板２１にイオン注入を行って能動層２２を形成し、その後、能動層２２上にソース電極２３およびドレイン電極２４を設け、さらに、化合物半導体基板２１上にホトレジスト２５を塗布する。図では、化合物半導体基板２１を分割する素子分離予定領域を符号Ｍで示している。
【００１３】
次に、図２（ｂ）に示すように、化合物半導体基板２１の上方にホトマスク（図示せず）を配置してホトレジスト２５を露光し、その後、現像し、能動層２２のリセス形成予定領域に開口部２６を、また、素子分離予定領域Ｍに開口部２７を形成する。
【００１４】
このとき、ホトマスクには、化合物半導体基板２１全体の能動層に形成されるリセス領域の開口部２６の面積と、素子分離予定領域の開口部２７の面積の和を、たとえばエッチングされる領域の総面積が所定の値になる構造のものが用いられる。なお、開口部２６、２７を形成する工程は、一般に、光蝕刻（ＰＥＰ）プロセスで行われるが、周知の技術であるため、詳細な説明は省略する。
【００１５】
次に、図２（ｃ）に示すように、たとえば、開口部２６、２７を通してＳｉＣ１４ガスを用いたＲＩＥによるドライエッチングを行い、能動層２２の開口部２６にリセス部２８を形成する。このとき、素子分離予定領域の開口部２７の化合物半導体基板２１もエッチングされる。
【００１６】
次に、図２（ｄ）に示すように、リセス部２９にＡｌを蒸着し、リフトオフし、ゲート電極２９を形成し、その後、ホトレジスト２５が除去される。図では、素子分離予定領域の開口部２７に蒸着されたＡｌが符号３０で示されている。
【００１７】
最後に、図２（ｅ）に示すように、化合物半導体基板２１を素子分離予定領域Ｍで分割し、電界効果トランジスタが完成する。
【００１８】
上記した方法によれば、化合物半導体基板２１全体のリセス領域と素子分離予定領域の開口部２６、２７の総面積が所定の値になるように設定されている。
【００１９】
この場合、図３の符号３１に示されるように、ドライエッチングを行う際のエッチングレートが、基板面内のエッチングを施す領域すなわち開口部の総面積に依存することが発明者に見いだされている。したがって、上記の方法の場合、能動層に形成されるリセス領域と素子分離予定領域の開口部との総面積が所定の値に設定されているため、その値によってエッチングレートが決まり、正確な寸法のリセス部が得られる。なお、図３の横軸は、化合物半導体基板全体におけるリセス部と素子分離予定領域の開口部の総面積を示し、縦軸はリセス部のエッチングレートを示している。
【００２０】
上記したように、本発明によれば、能動層に形成されるリセス領域を含め、エッチングする際の開口部の総面積が所定の値に設定され、エッチングされる領域の総面積いわゆる加工面積が所定の値になっている。このため、エッチングレートが一義的に決まり、リセス部の寸法などの加工精度が向上し、均一で良好な特性の電界効果トランジスタが得られる。この場合、エッチングされる領域の総面積は、たとえば、ドライエッチングプロセス条件やリセス部の寸法、要求される寸法精度、素子の用途などを考慮して決定される。
【００２１】
上記の実施形態では、化合物半導体基板に電界効果トランジスタを形成する場合で説明している。しかし、この発明は、化合物半導体基板にＭＭＩＣを形成する場合にも適用できる。ＭＭＩＣは、電界効果トランジスタに比べて、化合物半導体基板全体に占めるリセス部のエッチング面積が相対的に小さくなっている。このような場合には、素子分離予定領域に限らず、素子が形成されないスペース部分などを利用して、能動層領域以外におけるエッチング領域を設けることもできる。このようにして、たとえば、エッチング総面積を過去の実績データがある値に一致させれば、エッチングレートが容易に決定され、寸法精度の高いリセス部が実現される。
【００２２】
また、本発明によれば、リセス加工する際に、異なる品種間でもドライエッチング時のエッチング総面積を一定にすれば、電界効果トランジスタやＭＭＩＣを問わず、エッチングによるリセス寸法のばらつきの少ない電界効果トランジスタを製造できる。また、耐圧などの特性のばらつきが小さくなり、製造の歩留も向上する。
【００２３】
【発明の効果】
本発明によれば、リセス部の寸法のばらつきを抑えた半導体装置の製造方法が実現される。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法を説明するための概略の構造図である。
【図２】本発明による半導体装置の製造方法を説明するための工程図である。
【図３】本発明によるエッチングレートを説明するための特性図である。
【符号の説明】
２１…化合物半導体基板
２２…能動層
２３…ソース電極
２４…ドレイン電極
２５…ホトレジスト
２６…リセス部形成予定領域の開口部
２７…素子分離予定領域の開口部
２８…リセス部
２９…ゲート電極
Ｍ…素子分離予定領域
【図１】
0003566146.tif 000002
【図２】
0003566146.tif 000003
【図３】
0003566146.tif 000004