(57)【特許請求の範囲】
【請求項１】
制御信号を受取る制御回路と、
制御入力が前記制御回路に結合され、信号入力が入力回路に結合された補償駆動回路と、
を備えた補償回路であって、
前記制御回路は、前記制御信号に遷移が起こるとパルスを発生するパルス発生器を含み、前記制御回路によって出力されるパルスの幅は、遅延に変化を招く少なくとも１つのパラメータによって引き起こされる変化に敏感であり、
前記補償駆動回路の出力信号の遅延が前記制御回路によって出力されたパルスの幅に影響されて、以って前記少なくとも１つのパラメータの変化に反応して前記パルスの幅の期間に前記出力信号の遅延を修正する、前記補償回路。
【請求項２】
遅延に変化を招く少なくとも１つのパラメータによって変化する駆動回路の遅延を補償する方法であって、
入力信号を前記駆動回路に結合する工程と、
前記入力信号をパルス発生回路に結合する工程と、を備え、前記工程における該パルス発生回路は、前記入力信号に遷移が起こると、パルス幅が前記少なくとも１つのパラメータの変化により敏感に影響される出力パルスを発生するものであり、
更に、前記出力パルスを前記駆動回路の制御入力に供給して、前記駆動回路からの信号出力の遅延が前記出力パルスの幅の期間に前記出力パルスの幅によって制御される工程と、を備えた前記方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は全般的に半導体装置、特に遅延補償回路に関する。
【０００２】
【従来の技術および課題】
多くの集積回路では、或る信号の伝搬に遅延を導入するか、又は或る信号の切換え時間を遅くすることが必要である。例えば、入力信号の間のスキュー（不揃い）があってもよい様にする為に入力回路に遅延を導入することがあり、或いは出力バッファの様な大形駆動器に対する入力の変化を遅くして、供給電圧に影響を与える様な突然の電流変化を小さくすることがある。
【０００３】
更に大抵の集積回路の用途では、回路は温度又は供給電圧の様なパラメータの或る範囲に亘って動作しなければならないので、変化の速度がこう云うパラメータと共に変化する。この時、故意に導入した遅延が、最も速い応答を生ずる可変のパラメータの値に対して適切である様に設計されたとすると、故意に導入した遅延は、最も遅い応答を生ずる様な可変のパラメータの値に対しては過大になる。
従って、こう云う問題のどれか又は全てを解決する様な改良が現在では望ましい。
【０００４】
【課題を解決する為の手段及び作用】
この他の目的並びに利点は明白であろうし、一部分は以下の説明から明らかになろう。この発明は、遅延補償回路となる装置及びその方法を提供することによって、こう云う目的と利点を達成する。
【０００５】
この明細書では補償回路を説明する。回路は、（温度、供給電圧及びトランジスタのゲート長の内の１つ又は更に多くと云う様な）遅延に変化を招く少なくとも１つのパラメータに敏感な遅延を持つ遅延素子を含む制御回路を有する。回路は補償駆動回路をも含む。補償駆動回路は制御入力が制御回路に結合され、信号入力が入力回路に結合されている。補償駆動回路の出力信号の遅延が制御回路によって部分的に制御される。この制御回路が、パラメータの変化に応答して、出力信号の遅延を修正する。
【０００６】
一実施例では、補償駆動回路が１次駆動器及び補償素子で構成される。例えば、補償素子は分流トランジスタ又はトランジスタと並列の抵抗の様な付加素子であってよい。別の例では、補償素子はブースト・トランジスタで構成される。更に別の例では、補償素子は、直列に結合された第１及び第２のトランジスタで構成され、第１のトランジスタが制御回路によって制御され、第２のトランジスタが入力信号によって制御される。更に別の例では、補償素子が３状態駆動器で構成される。
【０００７】
更に、入力回路は遅延素子又は短絡部で構成することができる。制御回路はパルス発生器で構成することができる。一例では、パルス発生器が、パラメータに敏感な遅延を有する遅延素子と、ナンド・ゲート又はノア・ゲートの様な論理ゲートとで構成される。別の例では、パルス発生器は第１の遅延を持つ第１の遅延素子と、第２の遅延（第２の遅延は第１の遅延よりもパラメータに一層敏感である）を持つ第２の遅延素子と、論理素子とで構成される。
【０００８】
この明細書では遅延補償回路を説明する。この回路は、温度、供給電圧又はゲート長の様に遅延に変化を招く少なくとも１つのパラメータに敏感な遅延を有する遅延回路を含む。パルス発生回路が入力信号に結合される。パルス発生回路によって発生されるパルスの長さが、パラメータによって生ずる遅延の変化に対応する。駆動回路の制御入力がパルス発生回路に結合され、信号入力が遅延回路に結合される。駆動回路の出力の遅延が発生されたパルスの長さによって部分的に制御される。
【０００９】
更に、駆動回路の遅延を補償する方法を説明する。この場合、遅延は、ゲート長、供給電圧又は温度の様な少なくとも１つのパラメータの為に変化する。第１の入力信号を駆動回路に結合し、第２の入力信号をパルス発生回路に結合する。パルス発生回路によって発生される出力パルスの幅が、駆動回路の遅延の長さに比例する。この出力パルスが駆動回路の制御入力として供給され、駆動回路の信号出力の遅延が出力パルスの幅によって制御される様にする。
【００１０】
或る１次回路の性能に対する或るパラメータの影響を補償する回路を説明する。この補償回路は、パラメータに敏感な遅延回路又は素子を含み、１次回路の或る部分で駆動電流又は負荷を制御することによって、補償が行なわれる。一実施例では、補償回路がパルス発生回路を含み、発生されるパルスの持続時間が遅延回路又は素子の遅延に影響され、制御される負荷又は駆動電流はパルスの持続時間によって影響される。別の実施例では、遅延回路又は素子が、負荷又は駆動電流を制御する時の制御信号を遅延させる。遅延回路、負荷回路及び駆動回路又は素子の若干の例を説明する。
【００１１】
この発明の本質は、一面では、或るパラメータに敏感な遅延回路又は素子を使って負荷又は駆動回路又は素子を制御して、或る１次回路に対するパラメータの影響を補償することである。遅延素子はパルス発生回路に使うことができるが、そうする必要はない（例えば図１７及び１８参照）。
【００１２】
補償回路を使って、高から低への変化、低から高への変化又はその両方を持つ信号を補償することができる。この装置は、メモリ・アレイにある様な駆動回路の入力として使ったり、或いは一定の幅を持つパルスを作る為に使うことができる。
【００１３】
この発明の利点は、動作状態が変化する時でも、一定の反復性のある遅延を持つ遅延回路が得られることである。
この発明の上に述べた特徴は、以下図面について説明する所から更に明らかに理解されよう。図面全体に亘り、特に断らない限り、対応する部分には同じ参照数字及び記号を用いている。
【００１４】
【実施例】
現在好ましいと考えられる実施例の構成と使い方をこれから詳しく説明する。然し、この発明は広い範囲の種々の具体的な場合に実施することができる非常に応用性のある発明概念を提供することを承知されたい。具体的に説明する実施例は、この発明を構成し、使う具体的な方法の例に過ぎず、この発明の範囲を制限するものではない。
【００１５】
次にこの発明の装置と方法を説明する。好ましい実施例のブロック図を最初に説明してから、回路の動作を例示する為に時間線図を説明する。その後、各々の部品の幾つかの例を示すと共に、変形を説明する。その後、素子の組合せを簡単に説明してから、幾つかの別の実施例を説明する。最後に、この発明を使う２つの用例によって全体的な要約を述べる。
【００１６】
第１の実施例の目的は、或るパラメータの変化に比較的影響されない入力の高から低への変化に対する遅延を作ることである。（低から高への変化を持つ信号並びに両方の変化を持つ信号も補償することができる。）その考えは、高から低への入力の変化があった時にパルスを発生するパルス発生器を設け、このパルスが１次遅延回路にある節に対する余分の負荷をターンオフする（又は余分の駆動を加える）様にすることである。変化が遅ければ遅い程、パルスが一層長く、従って余分の負荷がターンオフされる（又は余分の駆動がターンオンされる）時間が一層長い。この考えを使って、供給電圧、温度又はゲート長の様なパラメータの変化を補償することができる。この考えはこれから図面について説明する所から更によく理解されよう。
【００１７】
最初に図１ａを参照すると、第１の実施例の遅延回路１０が略図で示されている。遅延回路１０が遅延部分１２とパルス発生回路１４とを持ち、その両方に入力信号ＩＮが供給される。パルス発生回路１４の出力が、遅延部分１２の出力と出力信号ＯＵＴの間に結合された補償駆動回路１６の制御入力に結合される。遅延回路１２、パルス発生回路１４及び駆動回路１６の具体的な詳細は後で説明する。
【００１８】
図１ａに示す実施例では、パルス発生回路１４は制御回路と見做すことができ、遅延回路１２及び駆動回路１６は補償駆動回路と見做すことができる。或る場合には、遅延回路１２は実際には遅延無し、即ち短絡部であってよい。
【００１９】
一例としてのパルス発生回路が図１ｂに示されている。パルス発生回路１４が反転付きの敏感な遅延部分１８とオア・ゲート２０とを持ち、これらが高から低への変化に応答するパルス発生器となる様に接続されている。敏感な遅延部分１８は、そのパラメータによる遅延の変化を制御しようとするパラメータ（例えば、供給電圧、温度又はゲート長）に敏感である様に設計されている。
【００２０】
別の実施例が図２に示されている。この実施例では、制御信号ＣＮＴＲＬがパルス発生器２１４の入力に結合される。パルス発生器の出力が駆動回路２１６の制御入力に結合される。駆動回路２１６の出力が補償しようとする信号と出力節の間に結合される。言い換えれば、入力信号ＩＮが補償されずに回路２１０に入り、これに対して出力信号ＯＵＴは補償されている。この実施例では、パルス発生器２１４は制御回路と見做すことができ、駆動回路２１６は補償駆動回路と見做すことができる。
【００２１】
図１ａ及び２の回路は、図１ａの遅延素子１２が短絡部で図２の入力ＣＮＴＲＬ及びＩＮが一緒に結合されていれば、同じになる。
【００２２】
図１ａ（図１ｂを含む）の回路の動作は、変化するパラメータを持つ２つの場合に対する入力パルスの例としての時間線図を示す図３ａ及び３ｂを参照すれば、よく理解されよう。例えば、図３ａに示す場合、供給電圧が、図３ｂに示す場合より低いとする。勿論、理想的な場合、供給電圧は常に一定である。然し、実際の場合にはそうならない。更に、１個の集積回路が、相異なる供給電圧を持つ幾つものシステム様に設計されることがある。
【００２３】
（例えば図１ａの）回路の目的は、信号ＯＵＴの速度が、可変のパラメータの変化にどの様に応答するかを制御することである。図３では、出力信号ＯＵＴは、両方の場合に同じ時刻に高の値に達する。この他の用例では、補償をこれより大きく又は小さくすることが必要になることがある。
【００２４】
入力信号ＩＮは高から低への変化を含む。信号Ａ（即ち、敏感な遅延回路１８の出力）は、入力信号ＩＮを反転して遅延したものである。信号Ａの遅延は、それが、回路１２の遅延を変化させる原因とするパラメータ、例えば、供給電圧、温度及び／又はゲート長に特に敏感になるように設計される。その感度が、補償の程度を決定する設計パラメータの１つである。
【００２５】
信号ＩＮ及びＡが両方とも低である時、オア・ゲート２０の出力は低である。これが信号Ｂとして示されている。信号Ｂが低である時、駆動回路１６は、負荷が減少する為又は駆動が強くなる為の何れかの理由で、出力ＯＵＴを高に更に強く駆動する。駆動回路１６の補償部分が作用する時間の長さ、即ち、パルスＢの長さが、パラメータに敏感な遅延回路１２に直接的に関係する。言い換えれば、入力パルスＩＮと補償遅延回路１２の出力との間の遅延が一層長ければ、信号Ｂのパルスは一層長くなる。これが図３ａ及び３ｂに示されており、低い供給電圧の場合の遅延Ｄａ  は、高い供給電圧の場合の遅延Ｄｂ  より一層長い。こうして、電源電圧（又は温度又はゲート長）の様な変化する外部パラメータがあっても、出力信号ＯＵＴの遅延を再現性を持つ様に制御することができる。この例では、出力信号ＯＵＴは、両方の場合に、略時刻Ｔ１  に高の値に達する。言い換えれば、始めの目的が達成された。
【００２６】
前に述べた様に、この実施例の考えは、節ＯＵＴが、そこでの低から高への変化の遅延を一定に保とうとする「遅い」節であると云うことである。パルス発生器Ｃからの負のパルスが駆動回路の補償部分を制御する。補償遅延素子１８の設計の条件は、パルスが大体、補償する可変パラメータの遅い「隅」にある節Ｄの変化時間を包み込み、一層速いパラメータの組合せでは、この変化時間を完全に包み込まないことである。
【００２７】
図４及び５に示す様に、パルス発生回路の幾つかの変形４１４（５１４）が考えられる。こう云う例では、敏感な遅延部分４１８（５１８）が、インバータ２２の直列接続のチェーンとして示されている。次に図６について、特定の敏感な遅延回路を更に詳しく説明する。
【００２８】
図４に示す例では、ノア・ゲート４２０の出力は、入力信号ＩＮ及び敏感な遅延部分４１８の出力Ａの両方が低である時に高になり、この結果、入力が高から低に変化する時に、Ｂにパルスが出る。言い換えれば、高から低への変化が補償され、駆動回路１６の補償部分は、その入力が高である時に作用する。
【００２９】
図５に示す例では、ナンド・ゲート５２０の出力は、入力信号ＩＮ及び敏感な遅延部分４１８の出力Ａの両方が高である時に低であり、この結果、入力が高から低に変化する時にＢにパルスが出る。言い換えれば、低から高への変化が補償され、駆動回路１６の補償部分は、その入力が低である時に作用する。当業者であれば明らかな様に、どう云う変化（高から低か又は低から高か）であるか並びにいつ駆動回路１６を動するかのこの他の組合せに対して、この他の論理ゲートを使うことができる。
【００３０】
一例として、反転形の敏感な遅延回路６１８が図６ａに示されている。この回路は直列に結合された３つのＣＭＯＳインバータ６２２を含む。３つのインバータを示したが、任意の奇数個のインバータを使うことができる。Ｐチャンネル形トランジスタのドレインが供給電圧（例えばＶＤＤ＝５Ｖ）に抵抗Ｒ１  を介して結合される。同様に、Ｎチャンネル形トランジスタのドレインが抵抗Ｒ２  を介して基準電圧（例えばアース又は０ボルト）に結合される。好ましい実施例では、抵抗Ｒ１  ，Ｒ２  は正の温度係数を有する。更に、トランジスタのゲート長が、遅延回路１２並びに／又は駆動回路１６にあるトランジスタのゲート長よりも短かくてもよい。こう云う因子が、温度及びゲート長の変動を補償する助けになる。
【００３１】
図６ｂに示す別の実施例では、抵抗Ｒ１  ，Ｒ２  をダイオードＤ１  ，Ｄ２  に置換えることができる。これらのダイオードは、電流が供給電圧からインバータに流れ、インバータから基準電圧へ流れる様に構成されている。この例は、供給電圧及び温度の変動の補償をする。
【００３２】
静電容量、電流負荷及びＲＣ遅延を含めて、遅延回路１８の遅延を調節する為にこの他の素子を使うことができる。遅延素子１８に対する条件は、それから得られるパルスがパラメータ空間の遅い隅では十分長く、速い隅では十分短かいことである。十分短かく並びに十分長くと云うのは、出力にその結果生ずる変化が希望する通りになる様に、補償される節の変化時間に対して云う。遅い隅で相対的に遅く、速い隅で相対的に速い遅延にすると云う条件は、一般的にはその反対よりも設計が一層容易な問題である。この設計の問題は、制御パルスを変化に対して長く又は短かくする余裕を持たせる為に、補償される節に比較的遅い変化を持たせることによって容易になる。Ｌｄｉ／ｄｔを制限する必要のある大形駆動器を制御する節では一般的にそうである。入力のスキューに対するゆとりと合せると云う様に、わざと遅延を導入すべき場合にも、そうすることができる。
【００３３】
インバータ及びノア又はナンド・ゲートにあるＮ及びＰチャンネル形装置に最小のゲート長並びに最小よりも長いゲート長を選択的に使うことは、ゲート長の変動に対して、パルス幅に対する所望の効果（例えば、立上り又は立下りの入力変化に対して一層長い又は一層短かい）を作る様に選ぶことができる。
【００３４】
遅延回路１８の遅延を典型的な回路よりもパラメータの変化に対して一層敏感にする他に、補償される節に対する１次入力をそれ程敏感でなくすることも可能である。例えば、図１ａで、ゲート長が問題のパラメータである場合、節Ｃを駆動する遅延部分１２のトランジスタは、最小よりも長くすることができ、これに対してパルス発生回路１４及び駆動回路１６のトランジスタは最小にする。その時、ゲート長が全て減少すれば、遅延部分１２による節Ｃの駆動は増加するが、補償パルスの変化がＢに対して働く程大きくはない。遅延部分１２を或る変化に対して比較的敏感でなくする方法としては、負の温度係数を持つ抵抗、ミラー静電容量、ゲート酸化物静電容量、及び最小よりも長いゲート長を使うことが挙げられる。
【００３５】
然し、遅延をパラメータの変化に対してより敏感に又はより敏感でなくするにも、できる限度がある。パルス補償が上に述べた様な意味のある効果を持つ様にする為には、信号Ｂのパルスの変化は、補償される遅延回路１２の変化とは十分異なっていなければならない。一方はパラメータの変化に比較的影響されない様に設計され、他方は比較的敏感である様に設計された２つの通路の遅延の差から、パルスを作り出すことにより、感度を一層高くすることができる。１つの隅で、２つの遅延が殆ど等しければ、遅延の差は、パラメータの変化に非常に敏感になる。遅延の釣合いをとる隅を選ぶことにより、この差は速い隅又は遅い隅の何れかで一層長くなる様にすることができる。
【００３６】
この考えの一例が、図７のパルス発生器７１８によって例示されている。この場合、遅い隅にあるパラメータに敏感でない遅延部分２４及びパラメータに敏感な遅延部分２６が、ナンド・ゲート２８の入力に結合されている。追加の遅延の為、キャパシタ３０が設けられている。敏感な遅延部分２６の遅延は、速い隅に於ける敏感でない遅延部分２４の遅延と釣合い、遅い隅では、敏感でない遅延部分２４よりも遅い。その結果、速い隅ではパルスが出ないが、遅い隅では高から低に向う入力でパルスが出る。
【００３７】
この回路は、釣合いのとれている、公称の速い隅よりも更に速い隅では、低から高への入力でもパルスを発生する。これは実効的に、非常に速いパラメータで反対向きの「分流」（減速）を生ずる。これは問題とならないことがあり、実際、望ましいことさえある。そうでなくても、余分の論理回路（例えば図８に示す様に、ナンド・ゲート２８に結合され、遅延部分２４，２６と並列のインバータ３２）を使うことができる。
【００３８】
同様に、図９の回路は、正に向うパルスに対するパルス発生器になる。遅延は前に述べたものと同じであり、ノア・ゲート３４に入力される。この回路は、速い隅での高から低に向う入力に対し、正に向うパルスを発生する。これは、反対向きの入力の変化に対するものであって、反対の符号のパルスを発生することを別とすれば、図９のナンド回路と同様である。
【００３９】
上に述べた実施例は、その持続時間が或るパラメータの変化に特に敏感なパルスを作る為に、２つの回路の遅延の差を利用する方法の例である。この他の方式も可能である。例えば、或る回路が何れも異なる遅延を持つ２つのパルスを発生することができる。この後、これら２つのパルスを組合せて、２つのパルスの持続時間の差に基づいてパルスを作り出すことができる。
【００４０】
図１０乃至１４には、駆動回路１６の幾つかの実施例が示されている。これらの図は、遅延を補償する為に考えられる２つの方法を例示している。１番目の方法の考えは、パルスが出力節に対する余分の負荷をターンオフする場合、パルス発生器がパルスを発生する様にすることである。これをこの明細書では分流方法と呼ぶ。２番目の方法が、現在好ましい方法であるが、分流トランジスタの代わりにブースト・トランジスタを使う。この場合、１次遅延回路の余分の負荷を制御する代わりに、パルス発生器からのパルスが１次遅延回路の余分の駆動を制御する。
【００４１】
図１０について説明すると、低から高への変化信号を補償する駆動回路が示されている。この回路では、ＰＭＯＳトランジスタ３６のドレインが基準電圧（例えばアース）に結合され、ソースがインバータ３８の出力に結合されている。インバータ３８の入力が入力信号Ｃ（これは図１ａの遅延回路１２からくる）に結合される。制御信号Ｂ（即ち、パルス発生器１４の出力）がＰＭＯＳトランジスタ３６のゲートに結合される。
【００４２】
制御信号Ｂが高である時（即ち、パルス発生器１４がパルスを供給している時）、ＰＭＯＳ分流トランジスタ３６はオフである。即ち、非導電である。分流トランジスタ１８がオフである時、出力節は一層速く高に駆動される。分流トランジスタがオフである時間の長さ（即ち、パルスＢの長さ）が、パラメータに敏感な遅延回路１８に直接的な関係を持つ。こうして、出力信号ＯＵＴの遅延は、電源電圧、温度又はゲート長の様な変化する外部パラメータがあっても、再現性をもって制御することができる。
【００４３】
図１０の分流形式の変形が図１１ａに示されている。この実施例では、ＮＭＯＳトランジスタ４０が分流トランジスタ３６のソースと遅延節Ｃとの間の接続部の途中に入っている。ＮＭＯＳトランジスタ４０のゲートが出力信号ＯＵＴの反転に結合されている。トランジスタ４０は静止電力をターンオフする様に入っている。
【００４４】
図１１ｂに示す別の実施例では、ＮＭＯＳトランジスタ４０は、トランジスタ１８のドレインと節Ｃの間に結合されたキャパシタ４２に置換えられている。キャパシタ４２が直流電力の消費を防止する。
【００４５】
図１０及び１１に示した分流駆動回路が低から高への変化に於ける遅延を補償する。高から低への変化に対する追加の遅延を補償する別の実施例（図面に示してない）も構成することができる。この回路は、ＰＭＯＳトランジスタ３６をＮＭＯＳトランジスタに置換え、ＮＭＯＳトランジスタをアースではなく、供給電圧に結合することを別とすれば、図１０の回路と同一である。高から低への変化を補償する回路の動作は、全ての電圧の極性を反転するが、図１０の回路の動作と同様である。例えば、低から高への変化に対してＮチャンネル形トランジスタを使うこと、又は高から低への変化に対してＰチャンネル形トランジスタを使うことと云う様なこの他の形式も可能である。
【００４６】
高から低への変化に対するブースト駆動器の一例が図１２に示されている。図示の様に、ＮＭＯＳトランジスタ４４のソースが基準電圧に結合され、そのドレインが入力信号Ｃ（これは図１ａの遅延回路１２からくる）に結合される。制御信号Ｂ（即ち、パルス発生器１４の出力）がＮＭＯＳトランジスタ４４のゲートに結合される。インバータ３８が駆動器の入力と出力の間に設けられている。
【００４７】
この場合、ブースト・トランジスタ４４は、パルスＡが高である時にオンである、即ち節Ｃをアースに導電結合する。この場合も、パラメータに敏感な回路１８の遅延が長くなるにつれて、パルスＡのパルス幅が一層長くなり、従って、ブースト・トランジスタ４４は一層長い間オンになり、それが節Ｃの遅延を一定に保つ助けになる。
【００４８】
図面には示してないが、図１２の回路は、図１０に示した回路を前に述べた様に変更したのと同様に変更することができる。言い換えれば、低から高への変化を補償する為、アースに結合されたＮＭＯＳブースト・トランジスタ４４を電源電圧に結合されたＰＭＯＳブースト・トランジスタ（図に示してない）に置換える。この場合も、低から高への変化を補償する回路の動作は、全ての電圧の極性を反転するが、図１２の回路の動作と同様である。更に、前に述べた様に、直流電力の消費を防止する素子を設けることもできる。
【００４９】
別の方式は、制御パルスが、別の駆動器と並列に接続された３状態駆動器を制御することである。この方式の一実施例が図１３に示されている。制御パルスＢの発生の仕方に応じて、駆動回路１６を高から低へ、低から高への変化又はその両方の何れかの補償の為に用いる。
【００５０】
この形式では、入力Ｃがインバータ４６及びインバータ５４に結合される。インバータ４６の出力がＮＭＯＳトランジスタ４８及びＰＭＯＳトランジスタ５０のソースに結合される。これらのトランジスタのドレインが、インバータ５４の出力と共に出力に結合される。制御信号ＢがＮＭＯＳトランジスタ４８のゲート並びに（インバータ５２を介して）ＰＭＯＳトランジスタ５０のゲートに結合される。
【００５１】
信号Ｂが高である時、インバータ４６の駆動によって、ＯＵＴの変化が促進される。他方、Ｂが低である時、ＯＵＴの変化がインバータ５４だけによって駆動される。図１３には完全相補形通過ゲートが示されているが、特に低から高へ又は高から低への変化だけに対してブースト作用を望む場合、単純なＮチャンネル形又はＰチャンネル形通過ゲートを使うことができる。
【００５２】
別の駆動回路が図１４ａに示されている。この形式では、入力信号ＣがＰＭＯＳトランジスタ６０及びＮＭＯＳトランジスタ６２のゲートとインバータ６６の入力とに結合されている。制御信号ＢがＮＭＯＳトランジスタ６４のゲートに結合されると共に、インバータ５８を介してＰＭＯＳトランジスタ５８のゲートに結合されている。
【００５３】
Ｂが高である時、ＯＵＴの変化が、信号ＩＮに応じて、高又は低の何れかに促進される。他方、Ｂが低である時、ＯＵＴの変化はインバータ６６だけによって駆動される。一方の方向の変化だけに対する補償を希望する場合、３状態駆動器の半分（即ち、ＰＭＯＳトランジスタ５８，６０又はＮＭＯＳトランジスタ６２，６４の何れか）だけが必要である。
【００５４】
更に別の方式は制御パルスが、或る遅延素子又は抵抗の様な負荷素子と並列又は直列の通過ゲートの導電を制御することである。図１４ｂは、通過ゲート４９，５１が抵抗５５と並列である実施例を示す。制御パルスＢが高である時、通過ゲートが導電し、ＯＵＴの駆動の遅延が減少する。
【００５５】
回路の種々の素子の夫々を以上個別に説明して、補償回路の設計は、種々の素子を混ぜ合せ且つ釣合いをとることによって行なうことができることを実証した。著しい実験をしなくても、パルス発生器及び駆動回路の種々の組合せを作って所望の回路を達成することができる。図１５及び１６は考えられる多数の組合せの中の２つだけを示す。
【００５６】
例えば図１５の回路は、図４に示した様なパルス発生器１４と図１１ａに示した様な駆動回路とで構成されている。この例では、遅延部分１２が３つの直列インバータを含んでいる。
【００５７】
同様に、図１６の回路は、図４に示した様なパルス発生器１４と図１２に示した様な駆動回路とで構成されている。この例では、遅延部分１２は２つの直列インバータを含んでいる。
【００５８】
図１７には更に別の実施例が図式的に示されている。この場合、遅延回路１８の出力ＡがＰＭＯＳブースト・トランジスタ７０のゲートに結合されている。ブースト・トランジスタ７０のソースが電源電圧に結合される。この電圧は、例えば５Ｖであってよい。
【００５９】
更に図１７の実施例には第２のブースト・トランジスタ７２も含まれている。第１のブースト・トランジスタ７２はソースが第１のブースト・トランジスタ７０のドレインに結合され、そのドレインは出力節Ｃに結合されている。この実施例では、２つのトランジスタ７０，７２は補償素子と見做すことができる。
【００６０】
図１７の回路は前に述べたのと同様に動作する。高から低への変化入力に対して、ＩＮ及びＡの両方が低である時、即ち、パラメータに敏感な回路１８の遅延期間の間、両方のブースト・トランジスタ７０，７２が導電し、従って電源電圧が節Ｃに結合される。この場合も、図示の実施例は、ＩＮからＡまでの遅延と同じ長さの期間に亘り、Ｃのブースト作用を行なう。
【００６１】
この考えは、図１８に示す様に、両方向の遅延に拡張することができる。図１８に示す回路は図１７に示す回路と同じ素子を含む他に、ＮＭＯＳブースト・トランジスタ７６，７８を含む。トランジスタ７６が節Ｃとトランジスタ７８の間に結合され、トランジスタ７８がトランジスタ７６と基準電圧、例えばアースとの間に結合されている。トランジスタ７６のゲートが入力信号ＩＮに結合され、トランジスタ７８のゲートが節Ａに結合される。
【００６２】
ブースト・トランジスタ７０，７２が、前に述べた様に高から低に変化するパルスに対するブースト作用をする。同様にブースト・トランジスタ７６，７８が、前に述べたのと同様に、低から高へ変化するパルスに対してブースト作用をする。
【００６３】
この場合も、こう云う方式が有効である為には、パルス発生器部分１８の遅延は、補償しようとする変化の１次駆動よりも、パラメータの変化に対して一層敏感であるべきであることに注意されたい。例えば、一層短かいゲート長の法がゲート長の変化に対して一層敏感であり、（例えばダイオード降下によって）逓減した電圧を持つ回路の方が電圧変化に対して一層敏感である。
【００６４】
要約すれば、一般化した２つのブロック図が図１９ａ及び１９ｂに示されている。図１９ａの一般的な実施例では、第１の入力信号ＩＮ１が補償駆動器に印加される。第２の入力ＩＮ２がパルスＢを作る遅延素子を持つ制御回路に印加される。出力信号ＯＵＴが、パルスＢに関係する様にＩＮ１を補償したものである。
【００６５】
図１９ｂの一般的な実施例は、１個の入力ＩＮを作る為に入力信号を接続する様子を示している。入力信号ＩＮは、例えば遅延部分又は単純に短絡部であってよい任意の回路網に結合される。任意の回路網の出力がこの後制御回路及び補償駆動器に入力されて、補償された出力ＯＵＴを求める。
【００６６】
図２０及び２１は、補償駆動器の多数の使い方の内の２つの例を示すものである。図２０は、補償パルス発生器８０を形成する為の用例である。この回路では、入力ＩＮが高レベルから低レベルに変化する時には、いつでもパルスが発生される。遅延部分８２にあるインバータの数を変えることができるが、補償駆動器が反転形であると仮定すれば、偶数であるべきである。他の実施例では、ノア・ゲート８４を、例として挙げれば、ナンド、アンド、オア又は排他的オアを含むこの他の論理ゲートに置換えることができる。更に、遅延部分８２が反転形であってよく、遅延素子を持つ制御回路並びに補償駆動器に対する種々の変更を用いることができる。
【００６７】
図２１には、出力バッファに対するこの発明の用例が示されている。この例は、出力付能信号ＯＥが、データが有効になるタイミングと同期していることを前提としている。この場合、出力駆動器の駆動の変化を補償する為に、補償駆動器を過剰補償すること、即ち、遅い隅では速い隅よりも一層速く補償することが望ましいことがある。
【００６８】
この発明を図示の実施例について説明したが、この説明はこの発明を制約するものと解してはならない。図示の実施例の種々の変更並びに組合せと、この発明のその他の実施例は、以上の説明から当業者に明らかであろう。従って、特許請求の範囲は、この様な全ての変更又は実施例を包括するものであることを承知されたい。
【００６９】
この発明は以上の記載に関連して更に下記の実施態様を有する。
（１）遅延に変化を招く少なくとも１つのパラメータに敏感な遅延を有する遅延素子を含む制御回路と、制御入力が前記制御回路に結合されていると共に信号入力が入力回路に結合されている補償駆動回路とを有し、該補償駆動回路の出力信号の遅延が前記制御回路によって部分的に制御されることにより、前記少なくとも１つのパラメータの変化に応答して、前記出力信号の遅延を修正する補償回路。
【００７０】
（２）（１）項に記載した補償回路に於て、補償駆動器が１次駆動器及び補償素子で構成され、該補償素子が制御回路からの少なくとも１つの入力を持つ補償回路。
【００７１】
（３）（２）項に記載した補償回路に於て、補償素子が負荷素子である補償回路。
【００７２】
（４）（３）項に記載した補償回路に於て、負荷素子が分流トランジスタで構成される補償回路。
【００７３】
（５）（３）項に記載した回路に於て、負荷素子がトランジスタと並列の抵抗で構成される補償回路。
【００７４】
（６）（２）項に記載した補償回路に於て、補償素子がブースト・トランジスタである補償回路。
【００７５】
（７）（２）項に記載した補償回路に於て、補償素子が直列に結合された第１及び第２のトランジスタを有し、第１のトランジスタは制御回路によって制御され、第２のトランジスタが入力信号によって制御される補償回路。
【００７６】
（８）（２）項に記載した補償回路に於て、補償素子が３状態駆動器で構成される補償回路。
【００７７】
（９）（１）項に記載した補償回路に於て、入力回路が遅延素子を有する補償回路。
【００７８】
（１０）（１）項に記載した補償回路に於て、入力回路が短絡部で構成される補償回路。
【００７９】
（１１）（１）項に記載した補償回路に於て、制御回路がパルス発生器で構成される補償回路。
【００８０】
（１２）（１１）項に記載した補償回路に於て、パルス発生器が少なくとも１つのパラメータに敏感な遅延を持つ遅延素子と、論理ゲートとを有し、遅延素子の入力が論理ゲートの第１の入力に結合され、遅延素子の出力が論理ゲートの第２の入力に結合される補償回路。
【００８１】
（１３）（１２）項に記載した補償回路に於て、遅延素子が複数個の直列結合のインバータで構成される補償回路。
【００８２】
（１４）（１２）項に記載した補償回路に於て、論理ゲートがナンド・ゲート又はノア・ゲートで構成される補償回路。
【００８３】
（１５）（１１）項に記載した補償回路に於て、パルス発生器が、第１の遅延を持つ第１の遅延素子と、第２の遅延を持つ第２の遅延素子と、論理素子とで構成され、第２の遅延は前記第１の遅延よりも前記少なくとも１つのパラメータに対して一層敏感であり、前記第１の遅延素子の出力及び前記第２の遅延素子の出力が論理ゲートに結合されている補償回路。
【００８４】
（１６）（１）項に記載した補償回路に於て、補償駆動回路がトランジスタ及びインバータで構成されていて、両者は、制御入力がトランジスタのゲートに結合され、信号入力がインバータの入力に結合される様に接続されている補償回路。
【００８５】
（１７）（１）項に記載した補償回路に於て、少なくとも１つのパラメータが、温度、供給電圧及びトランジスタのゲート長の内の１つ又は更に多くである補償回路。
【００８６】
（１８）その遅延が少なくとも１つのパラメータによって変化する様な駆動回路の遅延を補償する方法に於て、前記駆動回路に第１の入力信号を結合し、パルス発生回路に第２の入力信号を結合し、該パルス発生回路の出力パルスの幅が前記駆動回路の遅延の長さに比例する様にし、前記出力パルスを前記駆動回路の制御入力に供給して、該駆動回路からの信号出力の遅延が前記出力パルスの幅によって制御する様にする工程を含む回路。
【００８７】
（１９）（１８）項に記載した方法に於て、少なくとも１つのパラメータが温度、供給電圧及びトランジスタのゲート長の内の１つ又は更に多くである方法。
【００８８】
（２０）（１８）項に記載した方法に於て、第１の入力信号の高から低への変化の遅延を補償する方法。
【００８９】
（２１）（１８）項に記載した方法に於て、第１の入力信号の高から低への変化の遅延を補償する方法。
【００９０】
（２２）（１８）項に記載した方法に於て、第１の入力信号の高から低への変化の遅延及び第１の入力信号の低から高への変化の遅延を補償する方法。
【００９１】
（２３）（１８）項に記載した方法に於て、第１の入力信号が第２の入力信号を含む方法。
【００９２】
（２４）  補償回路１０を説明した。回路は、遅延に変化を生じさせる少なくとも１つのパラメータに敏感な遅延を持つ遅延素子１８を含む制御回路と、補償駆動回路１６とを有する。補償駆動回路が、制御回路１４に結合された制御入力Ｂ及び入力回路１２に結合された信号入力Ｃを有する。補償駆動回路１６の出力信号ＯＵＴの遅延が、パラメータの変化に応答して出力信号ＯＵＴの遅延を修正する制御回路１４によって、部分的に制御される。この他の方式及び方法及び種々の変形も説明した。
【図面の簡単な説明】
【図１】第１の実施例の遅延回路のブロック図。
【図２】第２の実施例の遅延回路のブロック図。
【図３】この発明の用例を示す時間線図。
【図４】第１の実施例のパルス発生回路の回路図。
【図５】第１の実施例のパルス発生回路の回路図。
【図６】第１の実施例の敏感な反転形遅延回路の回路図。
【図７】別の実施例のパルス発生回路の回路図。
【図８】別の実施例のパルス発生回路の回路図。
【図９】別の実施例のパルス発生回路の回路図。
【図１０】補償駆動回路の回路図。
【図１１】補償駆動回路の回路図。
【図１２】補償駆動回路の回路図。
【図１３】補償駆動回路の回路図。
【図１４】補償駆動回路の回路図。
【図１５】図１に示す様な回路を形成する為に種々の回路をどの様に組合せることができるかを示す例を示す略図。
【図１６】図１に示す様な回路を形成する為に種々の回路をどの様に組合せることができるかを示す例を示す略図。
【図１７】別の実施例の遅延補償回路の回路図。
【図１８】別の実施例の遅延補償回路の回路図。
【図１９】遅延補償回路の一般的なブロック図。
【図２０】用例を示すブロック図。
【図２１】
用例を示すブロック図。
【符号の説明】
１２  入力回路
１４  パルス発生器（制御回路）
１６  補償駆動回路
１８  遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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