(57)【特許請求の範囲】
【請求項１】
入力端が共通接続された同一の論理機能を有する第１及び第２の論理回路と、これらの論理回路の出力を切り換える出力切換回路とを具備してなり、
第１の論理回路は、第１のしきい値電圧Ｖｔ１のＭＯＳＦＥＴから構成され、且つ電位Ｖ１の第１の電源が供給されるもので、第２の論理回路は、第２のしきい値電圧Ｖｔ２（Ｖｔ１＞Ｖｔ２）のＭＯＳＦＥＴから構成され、且つ電位Ｖ２（Ｖ１＞Ｖ２）の第２の電源が供給されるもので、
第１及び第２の論理回路は共に、ｐＭＯＳＦＥＴで構成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで構成されるｎＭＯＳブロックを電源に対して直列接続してなる相補論理の論理ブロックで構成され、
前記出力切換回路は、第１及び第２の論理回路のそれぞれのｐＭＯＳブロックとｎＭＯＳブロックとの間に挿入され、制御信号に応じて各ブロック間の一方を低インピーダンス、他方を高インピーダンスに切り換え、且つ低インピーダンスに切り換えた方の論理回路の出力を出力端に出力するものであることを特徴とする半導体集積回路。
【請求項２】
前記出力切換回路は、前記第１の論理回路の各ブロック間及び前記第２の論理回路の各ブロック間に、それぞれスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを直列に接続し、且つ両方のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの接続点を出力端に接続してなり、
前記制御信号により一方のスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴがオンの時、他方のスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴがオフとなるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の論理回路側のスイッチング用ｐＭＯＳＦＥＴと前記第２の論理回路側のスイッチング用ｎＭＯＳＦＥＴの各ゲートに出力切り換えのための制御信号が入力され、前記第１の論理回路側のスイッチング用ｎＭＯＳＦＥＴと前記第２の論理回路側のスイッチング用ｐＭＯＳＦＥＴの各ゲートに前記制御信号の反転信号が入力されることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記出力切換回路は、前記第１の論理回路の各ブロック間にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴが直列に接続され、且つ該２つのＭＯＳＦＥＴの接続点が出力端に接続された第１のスイッチ回路と、前記第２の論理回路の各ブロック間に２つのｎＭＯＳＦＥＴが直列に接続され、且つ該２つのＭＯＳＦＥＴの接続点が出力端に接続された第２のスイッチ回路とからなり、
前記制御信号により一方のスイッチ回路の各ＭＯＳＦＥＴがオンの時、他方のスイッチ回路の各ＭＯＳＦＥＴがオフとなるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第１のスイッチ回路のｐＭＯＳＦＥＴと前記第２のスイッチ回路の各ｎＭＯＳＦＥＴの各ゲートに出力切り換えのための制御信号が入力され、前記第１のスイッチ回路のｎＭＯＳＦＥＴのゲートに前記制御信号の反転信号が入力されることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１及び第２の論理回路は、インバータを構成するものであることを特徴とする請求項１〜５の何れかに記載の半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路をフリップフロップのインバータ部として用いたことを特徴とする半導体集積回路装置。
【請求項８】
前記第２の電源はｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタを介して前記第２の論理回路に接続され、前記出力切換回路により前記第１の論理回路の出力が選択されるとき、前記第２の電源の電源線は前記第２の電源から切り離されることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記第２の電源と前記第２の論理回路との間に接続されたｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタは、スイッチ用のＭＯＳトランジスタであることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
入力信号が与えられる第１のスイッチングゲートと、請求項１記載の半導体集積回路から構成され、前記第１のスイッチングゲートを介して入力信号が入力されるマスターフリップフロップと、このマスターフリップフロップの出力信号が与えられる第２のスイッチングゲートと、請求項１記載の半導体集積回路から構成され、前記第２のスイッチングゲートを介してマスターフリップフロップの出力信号が入力されるスレーブフリップフロップと、請求項１記載の半導体集積回路から構成され、前記第１及び第２のスイッチングゲートを制御するバッファ回路とを具備してなることを特徴とする半導体集積回路装置。
【請求項１１】
入力端が共通接続された論理機能が異なる第１及び第２の論理回路と、これらの論理回路の出力を切り換える出力切換回路とを具備してなり、
第１の論理回路は、第１のしきい値電圧Ｖｔ１のＭＯＳＦＥＴから構成され、且つ電位Ｖ１の第１の電源が供給されるもので、第２の論理回路は、第２のしきい値電圧Ｖｔ２（Ｖｔ１＞Ｖｔ２）のＭＯＳＦＥＴから構成され、且つ電位Ｖ２（Ｖ１＞Ｖ２）の第２の電源が供給され、さらに一定の電位を出力するもので、
第１及び第２の論理回路は共に、ｐＭＯＳＦＥＴで構成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで構成されるｎＭＯＳブロックを電源に対して直列接続してなる相補論理の論理ブロックで構成され、
前記出力切換回路は、第１及び第２の論理回路のそれぞれのｐＭＯＳブロックとｎＭＯＳブロックとの間に挿入され、制御信号に応じて各ブロック間の一方を低インピーダンス、他方を高インピーダンスに切り換え、且つ低インピーダンスに切り換えた方の論理回路の出力を出力端に出力するものであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源レベルを有し、極めて低い電源電圧で論理回路を動作させる半導体集積回路に係わり、特に動作用の回路と待機用の回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、０．１５μｍのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１μｍ以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタにおいては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）による絶縁膜破壊が起きる。また、ゲート長が短くなることによるしきい値電圧の低下を抑えるため、基板領域や領域の不純物濃度が高められると、ソース，ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持するためには、電源電圧を下げることが有効である。即ち、ソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間，ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年での市場の拡大が著しい携帯情報機器においては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度であり、上記微細ＭＯＳトランジスタの耐圧より高く、微細トランジスタを用いた回路に適用する場合、電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し電源電圧の二乗に比例するため、電源電圧を低下させることはチップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使うためには、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
一方、携帯情報機器内では、上記論理回路の他にＤＲＡＭ，ＳＲＡＭなどの記憶素子も必須であるが、ＤＲＡＭではセルの電荷量を十分に確保しソフトエラー耐性を高めるため、ＳＲＡＭでは低電源電圧動作時の速度劣化を避けるために、論理回路に見られるような顕著な低消費電力化はなされておらず、現在では１．５Ｖ程度の電源電圧の素子が実用化されている。しかしながら、この電源電圧は論理回路の動作可能最低電圧とは大きく異なるため、記憶回路と論理回路を混載したＬＳＩにおいては、現在、将来いずれにおいても、様々な電源電圧を供給するマルチ電源構成になると考えられる。
【０００７】
図１７に、記憶回路及び論理回路を同一チップ上に集積化した携帯情報機器用半導体集積回路とその電源系の構成を示す。電源系はリチウムイオン電池１７００と電源電圧変換回路１７０１から構成され、半導体集積回路１７０４は論理回路１７０２とオンチップ記憶回路１７０３から構成される。リチウムイオン電池１７００の３Ｖを電源電圧変換回路１７０１で０．５Ｖ電圧に変換し、論理回路１７０２に０．５Ｖ電源を供給する。一方、オンチップ記憶回路１７０３は、高速動作のためには一般的に１．５〜２．０Ｖ以上の電源電圧を必要とするため、ここではリチウムイオン電池１７００の３Ｖ電源を供給している。
【０００８】
図１７の構成では、論理回路の電源電圧を３Ｖから０．５Ｖ程度にすることにより理論的には動作時の消費電力を約９５％削減でき、消費電力の劇的な低減が図れる。しかし、一般の３Ｖから２Ｖの電源電圧で動作するＣＭＯＳ回路の電源電圧を下げるとそのままではしきい値電圧が高いため、素子の動作速度が低下したり動作しなくなるという問題があり、これを解決するためＭＯＳトランジスタのしきい値電圧は電源電圧の低下と共に下げられている。例えば０．５Ｖの低電源電圧で動作する論理回路を構成するためには、絶対値で０．１〜０．１５Ｖ程度と従来のＭＯＳＦＥＴのしきい値電圧の１／３程度のしきい値電圧のＭＯＳＦＥＴを用いる必要がある。
【０００９】
しかしながら、このような低しきい値電圧では、例えばＭＯＳＦＥＴのサブスレッシュホールド特性を決定するＳファクタが１００ｍＶ／ｄｅｃａｄｅとすると、ＭＯＳＦＥＴのオフリーク電流が約３桁程度と大幅に増す。従って、低電源電圧化だけのアプローチでは、動作時の消費電力の低減が図れるものの、機器の待機時の消費電力が大幅に増加する。従って、このままでは携帯情報機器用半導体集積回路としては適していないことになる。
【００１０】
図１８は、上記の問題を鑑みたもので、リチウムイオン電池１８００の３Ｖを電源電圧変換回路１８０１で０．５Ｖ電圧に変換し、半導体集積回路１８０５に０．５Ｖの極めて低い電圧を供給し、論理回路１８０２内に０．５Ｖ電源を供給することで動作時の低消費電力化を図る。また、正電圧発生回路１８０３と負電圧発生回路１８０４を備え、それぞれの回路で電源電圧以上と接地電位以下の電位を発生するようにする。それぞれの電圧発生回路で発生した電位を論理回路１８０２内のｎウェル及びｐウェルに供給する構成することで、通常の動作時は論理回路内のＭＯＳＦＥＴのしきい値電圧の絶対値を低めにし動作速度を優先する。本構成では、待機時は論理回路内のＭＯＳＦＥＴのしきい値電圧の絶対値を大きくし、オフ時のリーク電流を減らすことで低消費電力化を図ることが可能となる。
【００１１】
しかしながら、本技術では、０．５Ｖ電源のような極めて低い電圧の場合には以下の問題点が顕在化する。まず、半導体集積回路においては、正電圧発生回路１８０３，負電源電圧発生回路１８０４に対してチャージポンプ方式を用いるのが一般的であるが、０．５Ｖ電源のように極めて低い電圧では、通常のチャージポンプ方式はウェル電位を制御するためには十分な駆動能力が得られない。そこで、駆動能力を増すためには駆動用ＭＯＳＦＥＴのサイズが極めて大きくなってしまい、電圧発生回路のレイアウト面積が従来の場合よりも大きくなる。
【００１２】
図１９は、同じくオフ時のリーク電流の問題を鑑みたもので、半導体集積回路１９０５に３種類の電源を供給している。即ち、半導体集積回路内にオンチップで集積化されている論理回路１９０２に、ニッケル水素電池１９００から供給される３Ｖ電源（ＶＤＤ）と接地（ＶＳＳ）の他に、電源電圧変換回路１９０１から供給される論理回路用電源ＶＤ１（０．５Ｖ）をしきい値の大きいｐＭＯＳＦＥＴ１９０３を介して論理回路の疑似電源線ＶＤＤＶに接続している。本構成では、スタンドバイ時には論理回路内の必要な情報を記憶回路１９０４に退避した後に、ｐＭＯＳＦＥＴ１９０３のゲート電圧をＶＤＤとしＭＯＳＦＥＴ１９０３をオフ状態にする。その際、リーク電流は、しきい値の大きいｐＭＯＳＦＥＴ１９０３のオフ特性によって決まるため、非常に小さくなる。
【００１３】
しかしながら、待機時には論理回路１９０２の電源は切断されるため、文献（Ｓｕｂ−１−Ｖ  Ｓｗｉｎｇ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｆｕｔｕｒｅ  Ｌｏｗ−Ｐｏｗｅｒ  ＵＬＳＩｓ  ｂｙ  Ｎａｋａｇｏｍｅ  ｅｔ．  ａｌ．，  １９９２  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｓｙｍｐｏｓｉμｍ，  ９−２）に示されるように、論理回路内のフリップフロップ内の情報は事前に記憶回路内に退避させる手順が必要となる。また、論理回路の回路規模が大きく、消費電力が高い場合には、動作時に電流切断用のスイッチトランジスタｐＭＯＳＦＥＴ１９０３のＯＮ抵抗による電位降下による論理回路ブロックの回路安定性，速度特性に対する影響を小さくするために、ｐＭＯＦＥＴ１９０３の素子サイズを非常に大きくする必要がある。そのため、ｐＭＯＳＦＥＴ１９０３により電源をスイッチする回路のレイアウト面積が大きくなる問題に加え、ｐＭＯＳＦＥＴ１９０３のゲートを駆動するドライバ回路の消費電力が大きくなってしまう問題がある。
【００１４】
このように、論理回路において動作時の低消費電力特性と待機時の低消費電力特性を両立させるために従来から提案されている方法では、切り換えのための大規模な回路が必要となるためレイアウト面積が大きくなり、最終的に半導体集積回路のコストの増加を招く、大規模の回路であるため切り換えにある程度の時間を要する或いは切り換えを速くするためには周辺の駆動回路の駆動能力を高める必要があるため消費電力の増大を招く、さらには論理ゲート内のフリップフロップの情報を維持するため、新たな付加回路が必要となりレイアウト面積の増大を招いている。
【００１５】
【発明が解決しようとする課題】
このように従来、携帯機器を狙った半導体集積回路においては、動作時の速度仕様を満たしつつ、動作時及び待機時の低消費電力化を実現することが必須である。待機時の低消費電力化を狙った方法として半導体集積回路内の論理回路の電源以上の電圧及び接地電位以下の電位をオンチップで発生させてウェル電位を制御することにより待機時の低消費電力化を実現する（ウェル電位制御方式）、或いはオフ特性の良好なＦＥＴを用いて電源スイッチを構成する等の方式（電源スイッチ方式）がある。
【００１６】
これらの方法は、待機時の低消費電力化には有効であるものの、動作時の低消費電力化を狙って０．５Ｖ程度の極めて低い電源電圧を用いた場合には、次のような問題を有する。
【００１７】
（１）  ウェル電位制御方式においては、電位発生回路の低電源電圧化による駆動能力低下を補うためのレイアウト面積の増大を招く。
（２）  ウェル電位制御方式，電源スイッチ方式いずれの場合においても、高速な動作，待機の切り換えを狙った際の動作，待機制御回路による電力消費量の増大を招く。
（３）  電源スイッチ方式において、電源スイッチ用ＦＥＴによる電源電圧降下による回路安定性の低下，速度特性の劣化を招く。
（４）  電源スイッチ方式の待機時においてデータ保持を行うための付加回路が必要となる。
【００１８】
そして、これらの問題は、いずれにおいてもレイアウト面積の増大，消費電力の増大，設計の複雑化などにつながるため、最終的には集積回路のコストが増加することになる。
【００１９】
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、０．５Ｖ程度の非常に小さな電源電圧で動作する論理回路に対し、複雑な制御回路を用いず、動作時及び待機時の低消費電力化を実現することのできる半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、入力端が共通接続された同一の論理機能を有する第１及び第２の論理回路と、これらの論理回路の出力を切り換える出力切換回路とを具備してなる半導体集積回路であって、第１の論理回路は、第１のしきい値電圧Ｖｔ１のＭＯＳＦＥＴから構成され、且つ第１の電源電位Ｖ１が供給されるもので、第２の論理回路は、第２のしきい値電圧Ｖｔ２（Ｖｔ１＞Ｖｔ２）のＭＯＳＦＥＴから構成され、且つ第２の電源電位Ｖ２（Ｖ１＞Ｖ２）が供給されるもので、第１及び第２の論理回路は共に、ｐＭＯＳＦＥＴで構成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで構成されるｎＭＯＳブロックを電源に対して直列接続してなる相補論理の論理ブロックで構成され、前記出力切換回路は、第１及び第２の論理回路のそれぞれのｐＭＯＳブロックとｎＭＯＳブロックとの間に挿入され、制御信号に応じて各ブロック間の一方を低インピーダンス、他方を高インピーダンスに切り換え、且つ低インピーダンスに切り換えた方の論理回路の出力を出力端に出力するものであることを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
（１）  出力切換回路は、第１の論理回路の各ブロック間及び第２の論理回路の各ブロック間に、それぞれスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを直列に接続し、且つ両方のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの接続点を出力端に接続してなり、制御信号により一方のスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴがオンの時、他方のスイッチング用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴがオフとなるように構成されていること。
（２）  第１の論理回路側のスイッチング用ｐＭＯＳＦＥＴと第２の論理回路側のスイッチング用ｎＭＯＳＦＥＴの各ゲートに出力切り換えのための制御信号が入力され、第１の論理回路側のスイッチング用ｎＭＯＳＦＥＴと第２の論理回路側のスイッチング用ｐＭＯＳＦＥＴの各ゲートに前記制御信号の反転信号が入力されること。
【００２２】
（３）  出力切換回路は、第１の論理回路の各ブロック間にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴが直列に接続され、且つ該２つのＭＯＳＦＥＴの接続点が出力端に接続された第１のスイッチ回路と、第２の論理回路の各ブロック間に２つのｎＭＯＳＦＥＴが直列に接続され、且つ該２つのＭＯＳＦＥＴの接続点が出力端に接続された第２のスイッチ回路とからなり、制御信号により一方のスイッチ回路の各ＭＯＳＦＥＴがオンの時、他方のスイッチ回路の各ＭＯＳＦＥＴがオフとなるように構成されていること。
（４）  第１のスイッチ回路のｐＭＯＳＦＥＴと第２のスイッチ回路の各ｎＭＯＳＦＥＴの各ゲートに出力切り換えのための制御信号が入力され、第１のスイッチ回路のｎＭＯＳＦＥＴのゲートに前記制御信号の反転信号が入力されること。
【００２３】
（５）  第１及び第２の論理回路は、インバータを構成するものであること。そして、このインバータをフリップフロップに用いること。
【００２４】
（６）  第２の電源はｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタを介して第２の論理回路に接続され、出力切換回路により第１の論理回路の出力が選択されるとき、第２の電源の電源線は第２の電源から切り離されること。
【００２５】
（７）  第２の電源と第２の論理回路との間に接続されたｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタはスイッチ用のＭＯＳトランジスタであること。
【００２６】
また本発明は、入力信号が与えられる第１のスイッチングゲートと、第１のスイッチングゲートを介して入力信号が入力されるマスターフリップフロップと、このマスターフリップフロップの出力信号が与えられる第２のスイッチングゲートと、第２のスイッチングゲートを介してマスターフリップフロップの出力信号が入力されるスレーブフリップフロップと、第１及び第２のスイッチングゲートを制御するバッファ回路とを備えた半導体集積回路装置であって、前記各フリップフロップ及びバッファ回路はそれぞれ、入力端が共通接続された同一の論理機能を有する第１及び第２の論理回路と、これらの論理回路の出力を切り換える出力切換回路とを有し、第１の論理回路は、第１のしきい値電圧Ｖｔ１のＭＯＳＦＥＴから構成され、且つ第１の電源電位Ｖ１が供給されるもので、第２の論理回路は、第２のしきい値電圧Ｖｔ２（Ｖｔ１＞Ｖｔ２）のＭＯＳＦＥＴから構成され、且つ第２の電源電位Ｖ２（Ｖ１＞Ｖ２）が供給されるもので、第１及び第２の論理回路は共に、ｐＭＯＳＦＥＴで構成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで構成されるｎＭＯＳブロックを直列接続してなる相補論理の論理ブロックで構成され、前記出力切換回路は、第１及び第２の論理回路のそれぞれのｐＭＯＳブロックとｎＭＯＳブロックとの間に挿入され、制御信号に応じて各ブロック間の一方を低インピーダンス、他方を高インピーダンスに切り換え、且つ低インピーダンスに切り換えた方の論理回路の出力を出力端に出力するものであることを特徴とする。
【００２７】
また本発明は、入力端が共通接続された論理機能が異なる第１及び第２の論理回路と、これらの論理回路の出力を切り換える出力切換回路とを具備してなる半導体集積回路であって、第１の論理回路は、第１のしきい値電圧Ｖｔ１のＭＯＳＦＥＴから構成され、且つ電位Ｖ１の第１の電源が供給されるもので、第２の論理回路は、第２のしきい値電圧Ｖｔ２（Ｖｔ１＞Ｖｔ２）のＭＯＳＦＥＴから構成され、且つ電位Ｖ２（Ｖ１＞Ｖ２）の第２の電源が供給され、さらに一定の電位を出力するもので、第１及び第２の論理回路は共に、ｐＭＯＳＦＥＴで構成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで構成されるｎＭＯＳブロックを電源に対して直列接続してなる相補論理の論理ブロックで構成され、前記出力切換回路は、第１及び第２の論理回路のそれぞれのｐＭＯＳブロックとｎＭＯＳブロックとの間に挿入され、制御信号に応じて各ブロック間の一方を低インピーダンス、他方を高インピーダンスに切り換え、且つ低インピーダンスに切り換えた方の論理回路の出力を出力端に出力するものであることを特徴とする。
【００２８】
（作用）
本発明によれば、入力端が共通接続された同一の論理機能を有する第１及び第２の論理回路のそれぞれを、ｐＭＯＳＦＥＴで形成されるｐＭＯＳブロックとｎＭＯＳＦＥＴで形成されるｎＭＯＳブロックとを直列接続した相補論理の論理ブロックで構成し、第１の論理回路におけるＭＯＳＦＥＴのしきい値Ｖｔ１に比して第２の論理回路におけるＭＯＳＦＥＴのしきい値Ｖｔ２を低くし、第１の論理回路に供給される電源電位Ｖ１に比して第２の論理回路に供給される電源電位Ｖ２を低くし、第１及び第２の論理回路のそれぞれにおいて各ブロック間に、制御信号に応じて各ブロック間の一方を導通、他方を遮断すると共に、導通側の論理回路の出力を出力端に出力する出力切換回路を挿入することにより、動作時は低いしきい値電圧のＭＯＳＦＥＴを論理スイッチングのために用いた第１の論理回路を出力に接続することで低消費電力で動作させ、待機時は高いしきい値電圧のＭＯＳＦＥＴをリーク電流経路に挿入した第２の論理回路を出力に接続することで低漏洩電流特性で動作させることが可能となる。
【００２９】
即ち、複数のしきい値電圧からなるＭＯＳＦＥＴから構成された論理ゲート内に動作用の回路と別のより高い電源で動作する待機用の回路とを持つことによって、動作時の高速特性と待機時の消費電力特性を実現することができる。
【００３０】
また、上記論理回路を用いてフリップフロップ・ラッチなどの記憶回路を構成し、記憶回路以外の論理回路は電源から切り離せるようにすることにより、動作時は低電位の電源により論理回路は低消費電力特性で動作し、待機時にはフリップフロップでデータを保持し、他の論理回路は電源から切り離すことにより低漏洩電流特性で待機するようになる。
【００３１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体集積回路１００の基本構成を示すブロック図である。
【００３３】
この半導体集積回路１００は、Ｖ１＞Ｖ２を満たす二つの電源１０２，１０３から電圧の供給を受け、内部論理回路１０１も同様に二つの電源１０２，１０３からの電圧の供給を受けている。内部論理回路１０１は二つの同一の論理機能を示す第１及び第２の論理回路１０４，１０５からなるが、それぞれがｐＭＯＳ回路ブロック１０６，１０７とｐＭＯＳ回路ブロックに対して双対の接続からなるｎＭＯＳ回路ブロック１０８，１０９からなり、それぞれの出力端は制御信号Ｃｏｎｔにより切り換えを行う出力切換回路１１０を介して出力端ｏｕｔに接続されている。
【００３４】
本実施形態では、半導体集積回路１００の動作時には、制御信号ＣｏｎｔによりｐＭＯＳ回路ブロック１０７とｎＭＯＳ回路ブロック１０９の出力端子が出力に接続され、低電圧で低消費電力動作を行う。一方、ｐＭＯＳ回路ブロック１０６とｎＭＯＳ回路ブロック１０８は、出力切換回路１１０により電気的に浮遊しているため、第１の論理回路１０４では電流の漏洩経路が無くなる。次に、制御信号Ｃｏｎｔにより待機として動作する場合であるが、出力切り換え信号により第１の論理回路１０４内のｐＭＯＳ回路ブロック１０６とｎＭＯＳ回路ブロック１０８の出力が出力端ｏｕｔに接続されるが、ｐＭＯＳ回路ブロック１０６とｎＭＯＳ回路ブロック１０８は何れもしきい値電圧の絶対値が大きい方のトランジスタによって構成されているため、第１の論理回路１０４においては低漏洩電流特性となる。
【００３５】
このとき、第２の論理回路１０５内のｐＭＯＳ回路ブロック１０７とｎＭＯＳ回路ブロック１０９は出力切換回路１１０により電気的に浮遊しているため、ｐＭＯＳ回路ブロック１０７，ｎＭＯＳ回路ブロック１０９を構成するＦＥＴのしきい値電圧に拘わらず低漏洩電流特性となる。従って、動作時は低電源電圧による低消費電力特性となり、待機時には低漏洩電流特性となる。
【００３６】
図２は、本実施形態に使用した出力切換回路１１０の具体的な例を示したものである。ｐＭＯＳＦＥＴ２００，２０２とｎＭＯＳＦＥＴ２０１，２０３のドレインは出力端ｏｕｔに接続され、各々のソースは図１におけるｐＭＯＳ回路ブロック１０６，１０７、ｎＭＯＳブロック回路１０８，１０９にそれぞれ接続されている。そして、ｐＭＯＳＦＥＴ２００，ｎＭＯＳＦＥＴ２０３のゲートに制御信号Ｃｏｎｔが供給され、ｐＭＯＳＦＥＴ２０２，ｎＭＯＳＦＥＴ２０１のゲートに制御信号Ｃｏｎｔの相補信号／Ｃｏｎｔが供給される。このような構成にすることにより、一方の論理回路の出力を出力端ｏｕｔに接続するのと同時に、他方の論理回路の出力を電気的に浮遊することができるようになる。
【００３７】
図３は、本実施形態に使用した出力切換回路の別の具体例を示したものである。ｐＭＯＳＦＥＴ３００及びｎＭＯＳＦＥＴ３０１，３０３のドレインは出力端に接続され、ｎＭＯＳＦＥＴ３０２のソースは出力端に接続され、ＭＯＳＦＥＴ３００，３０１，３０３のソースは図１におけるｐＭＯＳ回路ブロック１０６及びｎＭＯＳ回路ブロック１０８，１０９にそれぞれ接続され、ｎＭＯＳＦＥＴ３０２のドレインは図１におけるｐＭＯＳ回路ブロック１０７に接続されている。そして、ｐＭＯＳＦＥＴ３００及びｎＭＯＳＦＥＴ３０２，３０３のゲートに制御信号Ｃｏｎｔが供給され、ｎＭＯＳＦＥＴ３０１のゲートに制御信号Ｃｏｎｔの相補信号／Ｃｏｎｔが供給される。
【００３８】
即ち、第１の論理回路１０４を構成するＭＯＳ回路ブロック１０６，１０８間に、ｐＭＯＳＦＥＴ３００とｎＭＯＳＦＥＴ３０１からなる第１のスイッチ回路が挿入され、第２の論理回路１０５を構成するＭＯＳ回路ブロック１０７，１０９間に、ｎＭＯＳＦＥＴ３０２，３０３からなる第２のスイッチ回路が挿入されている。そして、Ｃｏｎｔ，／Ｃｏｎｔにより第１及び第２のスイッチ回路は相補的に動作するようになっている。
【００３９】
本構成においても図２と同様、一方の論理回路の出力を出力端に接続すると同じに他方の論理回路の出力を電気的に浮遊することができるようになる。また、図２に示した回路構成とは異なり、第２の論理回路１０５内の各ブロック１０７，１０９に接続される第２のスイッチ回路を全てｎＭＯＳＦＥＴで形成しているので、駆動力の増大を図ることが可能となる。
【００４０】
図４は、本実施形態に係わる半導体集積回路の具体的な例を示す図である。電源Ｖ１の供給を受けるインバータ４０１，４０２は、論理的には出力切り換えの制御信号とその相補信号を作る目的で挿入され、ハイレベルＶ１、ローレベル接地電位を出力する。また、低漏洩電流特性とするため、しきい値電圧の絶対値の高いＦＥＴ（高しきい値ＦＥＴ）からなる。論理回路は、電源Ｖ１に接続される第１の論理回路４０３と電源Ｖ２（Ｖ１＞Ｖ２）に接続される第２の論理回路４０４からなり、出力端には図２で示した出力切換回路が接続される。出力切換回路を構成するトランジスタ４０５〜４０８は何れも高しきい値ＦＥＴからなる。なお、本回路ではｐＭＯＳ回路ブロック，ｎＭＯＳ回路ブロックの何れも単一トランジスタからなるため、論理機能としては論理反転（インバータ）である。
【００４１】
本回路において、Ｓｌｅｅｐ信号がＨｉｇｈのとき、即ち待機時には第１の論理回路４０３の出力が出力端に接続され、第２の論理回路４０４の出力は十分にＯＦＦしているｐＭＯＳＦＥＴ４０７，ｎＭＯＳＦＥＴ４０８により出力端と遮断される。従って、漏洩電流量は、高しきい値ＦＥＴの漏洩特性で決定されるため、従来のしきい値電圧の絶対値が小さいＦＥＴ（低しきい値ＦＥＴ）を用いていた場合と比較して非常に小さくなる。一方、Ｓｌｅｅｐ信号がＬｏｗのとき、即ち動作時には、第１の論理回路４０３の出力は、ｎＭＯＳＦＥＴ４０５，ｐＭＯＳＦＥＴ４０６により出力端と遮断され、第２の論理回路４０４の出力は出力端と接続される。この際の回路の論理振幅は電源電位の低いＶ２となるため、消費電力は非常に小さくなる。
【００４２】
図５は、本実施形態に係わる半導体集積回路の別の具体例を示す図である。電源Ｖ１の供給を受けるインバータ５０１，５０２は、論理的には出力切り換えの制御信号とその相補信号を作る目的で挿入され、ハイレベルＶ１、ローレベル接地電位を出力する。また、低漏洩電流特性とするため、しきい値電圧の絶対値の高いＦＥＴ（高しきい値ＦＥＴ）からなる。論理回路は、電源Ｖ１に接続される第１の論理回路５０３と電源Ｖ２（Ｖ１＞Ｖ２）に接続される第２の論理回路５０４からなり、出力端には図３で示した出力切換回路が接続される。出力切換回路を構成するトランジスタ５０５〜５０８は何れも高しきい値ＦＥＴからなる。なお、本回路ではｐＭＯＳ回路ブロック、ｎＭＯＳ回路ブロックの何れも単一トランジスタからなるため、論理機能としては論理反転（インバータ）である。
【００４３】
本回路において、Ｓｌｅｅｐ信号がＨｉｇｈのとき、即ち待機時には第１の論理回路５０３の出力が出力端に接続され、第２の論理回路５０４の出力は十分にＯＦＦしているｎＭＯＳＦＥＴ５０７，５０８により出力端と遮断される。従って、漏洩電流量は、高しきい値ＦＥＴの漏洩特性で決定されるため、従来のしきい値電圧の絶対値が小さいＦＥＴ（低しきい値ＦＥＴ）を用いていた場合と比較して非常に小さくなる。一方、Ｓｌｅｅｐ信号がＬｏｗのとき、即ち動作時には、第１の論理回路５０３の出力は、ｎＭＯＳＦＥＴ５０５，ｐＭＯＳＦＥＴ５０６により出力端と遮断され、第２の論理回路５０４の出力は出力端と接続される。この際の回路の論理振幅は電源電位の低いＶ２となるため、消費電力は非常に小さくなる。
【００４４】
図６では、図４或いは図５のインバータをフリップフロップ内に用いた実施形態を示す。半導体集積回路６００は、電源としてＶｃｃとＶｃｃ−０５が供給され、動作時にはＶｃｃとＶｃｃ−０５が内部回路に供給され、待機時にはＶｃｃが供給されるようになっている。図４或いは図５で示したインバータとｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを並列接続したトランスファーゲートから構成されるマスタースレーブフリップフロップ６０２，６０３及び通常の論理回路６０４から構成されている。Ｖｃｃ−０５は／Ｓｌｅｅｐ１信号をゲートに接続したｎＭＯＳＦＥＴ６０１により内部電源線Ｖｃｃ−０５−ｉｎとの切断・接続が可能となっている。
【００４５】
電源は、高電位であるＶｃｃはマスタースレーブフリップフロップ６０２，６０３に供給され、内部電源線Ｖｃｃ−０５−ｉｎはフリップフロップを含む内部論理回路６０２〜６０４に供給されている。また、マスタースレーブフリップフロップ６０２，６０３内のトランスファーゲートのゲート入力は動作時にはクロックが入力されるが、待機時にはＯＦＦとなるようにゲートを介してクロック信号が入力されるようにしてある。
【００４６】
このような構成の場合、動作状態ではｎＭＯＳＦＥＴ６０１がＯＮ状態のため、Ｖｃｃ−０５とＶｃｃ−０５−ｉｎが等しくなる。そこで、マスタースレーブフリップ６０２，６０３内のインバータは、論理振幅がＶｃｃ−０５の振幅で動作し、また論理回路６０４を含む半導体集積回路６００内の論理回路も論理振幅がＶｃｃ−０５の振幅で動作するため、低消費電力動作が可能となる。一方、待機状態即ちｎＭＯＳＦＥＴ６０１がＯＦＦの状態の時は、Ｖｃｃ−０５とＶｃｃ−０５−ｉｎが切り離されるため、Ｖｃｃ−０５−ｉｎはゆっくりと接地電位に近づく（図７のＶｃｃ−０５−ｉｎ参照）。従って、論理回路６０４に代表される半導体集積回路６００内の論理回路のハイレベルがゆっくりと接地電位に近づいていく。
【００４７】
一方、マスタースレーブフリップフロップ６０２，６０３のインバータは高電源電位Ｖｃｃと接続されているため、トランスファーゲートを待機時にｏｆｆになるようにクロック信号にゲーティングすることにより、ハイレベルがＶｃｃ、ローレベルが接地電位となりフリップフロップの内容は保持される（図７のＱ参照）。待機状態から動作状態になったときには、数ｎｓの回復時間を見こめばフリップフロップ内のハイレベルはＶｃｃ−０５、ローレベルは接地電位となるため、再び動作することができる（図７のＱ参照）。
以上の説明における各ノードの電位を示したものが、図７である。内部電源Ｖｃｃ−０５−ｉｎ、マスタースレーブフリップフロップ６０２，６０３の出力Ｑ、論理回路の出力が、動作時と待機時にどのようになるかを纏めて示した。ここではＦＥＴ６０１はｎＭＯＳの場合の説明である。ＦＥＴ６０１はｓｌｅｅｐ信号で制御するｐＭＯＳであっても同様の効果が得られる。
【００４８】
図１に係わる本実施形態に関して、図８を用いて具体的に示す。ここでは、０．２５μｍＣＭＯＳプロセスを前提とした例を述べるが、基本的にはＣＭＯＳプロセスであれば構わない。なお、図４ではインバータとしたが、この例では２入力のＮＡＮＤとしている。
【００４９】
まず、電源電圧Ｖｃｃとして通常の１次電池或いはＮｉ系の２次電池の起電力である１．２Ｖとし、Ｖｃｃ−０５としてＶｃｃからＤＣ−ＤＣ変換して作り出すことを想定した０．５Ｖとする。図中のＦＥＴで太線を用いたＦＥＴは、高しきい値ＦＥＴでｎＭＯＳＦＥＴのしきい値電圧０．４Ｖ、ｐＭＯＳＦＥＴのしきい値電圧−０．４Ｖである。図中のその他のＦＥＴは、低しきい値ＦＥＴでｎＭＯＳＦＥＴのしきい値電圧０．１Ｖ、ｐＭＯＳＦＥＴのしきい値電圧−０．１Ｖである。
インバータ８０１，８０２は、内部ＦＥＴとしては高しきい値ＦＥＴで構成され、Ｖｃｃが給電されている。本ゲートは、内部論理回路の待機，動作の制御信号を作るために用いており、その負荷に応じてＦＥＴサイズを決定する必要があるが、ここでは論理回路１ゲートを駆動するだけであるのでゲート幅として、ｐＭＯＳＦＥＴは８μｍ、ｎＭＯＳＦＥＴは４μｍとしている。ここで、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴでゲート幅を変えるのは、双方の駆動能力を揃えるためである。論理回路は、ＦＥＴ８０３〜８１４で構成され、ｐＭＯＳＦＥＴ８０３，８０４，８０９，８１０及びｎＭＯＳＦＥＴ８０７，８０８，８１３，８１４で２入力ＮＡＮＤを構成している。また、ＭＯＳＦＥＴ８０５，８０６，８１１，８１２は出力切換回路に相当し、全てのＦＥＴを高しきい値ＦＥＴで構成している。
【００５０】
ＦＥＴのゲート幅は、ＦＥＴ８０３〜８０８は全て１μｍとし、ＦＥＴ８０９〜８１１は２μｍ、ＦＥＴ８１２〜８１４は１μｍで構成している。仮に、サブスレッシュホールド特性を決定するＳファクタが１００ｍＶ／ｄｅｃａｄｅとすると、本構成における待機時でＤｉｎ１＝Ｄｉｎ２＝ＶｃｃでＤｏｕｔがゼロ出力のときは、ＦＥＴ８０３，８０４，８０９，８１０，８１１，８１２がｏｆｆしている。この中でＦＥＴ８０９，８１０の漏洩電流は他のＦＥＴと比較して約１０００倍漏洩電流が大きい（１０ｎＡ）、即ち抵抗が低いため無視すると、漏洩電流経路はＶｃｃ−０５  →８１１→ＧＮＤとＶｃｃ→８０３及び８０４→ＧＮＤとなる。従って、ＦＥＴ８１１及びＦＥＴ８０３，８０４の漏洩経路となるため、最悪で３０ｐＡ程度の漏洩電流となる。
【００５１】
次に、待機時の別のワーストケースとしてＤｉｎ１＝Ｖｃｃ，Ｄｉｎ２＝ＧＮＤ、ＤｏｕｔがＶｃｃ出力の際は、ＦＥＴ８０３，８０７，８０９，８１１〜８１３がｏｆｆしている。この中でＦＥＴ８０９，８１３の漏洩電流は他のＦＥＴと比較して約１０００倍漏洩電流が大きい（１０ｎＡ）ため無視すると、漏洩電流経路はＶｃｃ−０５  →８１１→８１２ｏｒ８０７→ＧＮＤとＶｃｃ→８０３→８１２ｏｒ８０７→ＧＮＤとなるため、最悪で２０ｐＡ程度の漏洩電流となる。一方、動作時においてはＦＥＴ８０５，８０６がｏｆｆするが、ＦＥＴ８０５、８０６を介する漏洩電流は１０ｐＡ程度と非常に小さいため、動作時の消費電力はＦＥＴ８０９〜８１４における容量の充放電電流で決定される。この際には、Ｄｏｕｔの論理振幅は０．５Ｖであるため、極めて小さい動作時の消費電流となる。
【００５２】
本実施形態を従来例と比較する。まず、図１８に示す基板電位を変える方式では、本実施形態にあるような動作時にはｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧が±０．１ＶのＣＭＯＳ回路で待機時に±０．４Ｖのしきい値電圧を実現するためには、基板に与える電位としてｎＭＯＳＦＥＴに−０．５Ｖから−３Ｖの電位を、ｐＭＯＳＦＥＴで−０．５Ｖから−１．５Ｖの電位を与える必要がある。容量の大きい基板の電位を１Ｖ以上変化させる必要があるため、駆動能力を考慮した基板電位発生回路の規模は非常に大きくなる。
【００５３】
一方、図１９に示すスイッチトランジスタを用いた方法では、待機時に電源が切断されるため論理回路の動作或いはデータ保持が困難になるが、本実施形態ではこのような問題は回避できている点が大きく異なる。また、ここでは、図２に示す出力切換回路を用いた例を示しているが、図３に示す切換回路を用いた場合においても同様の効果が得られる。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態に関して説明する。図９は、図６のマスタースレーブフリップフロップに関して詳細に示したものである。但し、電源スイッチ６０１は含んでいない。
【００５５】
電源電圧としては、１．２Ｖを想定したＶｃｃと０．５Ｖを想定したＶｃｃ−０５があるものとする。本フリップフロップは、待機信号用バッファとしてのインバータ９０１、クロックバッファとしてのインバータ９０２，９０３、トランスファーゲート９０４，９０５、マスターラッチ９０６、スレーブラッチ９０７、トランスファーゲート駆動用バッファ９０８〜９１１から構成される。ラッチ９０６，９０７の回路構成を図１０に、トランスファーゲート９０４，９０５内のｐＭＯＳＦＥＴのゲートを駆動するバッファ９０８，９０９（Ｂｕｆ１）の回路構成を図１１に、更にｎＭＯＳＦＥＴのゲートを駆動するバッファ９１０，９１１（Ｂｕｆ０）の回路構成を図１２に示す。図１０〜１２の各回路にはゲート幅を付記した。
【００５６】
図９に示すマスタースレーブフリップフロップは、動作時にはトランスファーゲート９０４，９０５を通して、ラッチ９０６，９０７にデータが格納される。このとき、回路内のノードの論理振幅はＶｃｃ−０５で決定される０．５Ｖであるため、低消費電力で動作することが可能となる。また、Ｓｌｅｅｐ＝１とし待機状態となると、トランスファーゲート９０４，９０５を駆動するバッファの内Ｂｕｆ１の出力はＶｃｃとなり、Ｂｕｆ０の出力は０となるため、トランスファーゲート９０４，９０５がｏｐｅｎ（オフ）となる。
【００５７】
一方、ラッチ９０６，９０７のゲートは第１の実施形態のインバータから構成されているため、その内容はＶｃｃ或いは０の電位で保持される。トランスファーゲート９０４，９０５を駆動するバッファのＶｃｃ−０５  電源線は内部ノードとｏｆｆトランジスタを介して切り離されるため、例えば図６に示すようにＦＥＴ６０１によりＶｃｃ−０５  が浮遊状態になったとしても、問題無くデータは保持される。本マスタースレーブフリップフロップは、第１の実施形態で述べたインバータ或いは同様の構成のバッファ回路を用いて動作するため、待機時における漏洩電流は１００ｐＡ以下にすることが可能であり、また動作時には論理振幅０．５Ｖと低消費電力動作を実現する。
【００５８】
以上のように、本マスタースレーブフリップフロップが低漏洩電流で動作すること、及び低消費電力で動作することを示した。本マスタースレーブフリップフロップは、待機時においてはＶｃｃ−０５のノード電位によらず低漏洩電流特性が維持できるため、Ｖｃｃ−０５を浮遊ノードとすることを可能とする。従って、フリップフロップ以外の論理回路の給電を停止し、フリップフロップではデータ保持を可能とするため、半導体集積回路の漏洩電流を全体としてフリップフロップの保持電流だけとすることができる。このため、大幅な低消費電力化を可能とする。また、本マスタースレーブフリップフロップを従属接続した１００ｂｉｔシフトレジスタを０．２５μｍＣＭＯＳプロセスにおいて試作を行い、１００ＭＨｚでの動作を確認している。
【００５９】
（第３の実施形態）
次に、本発明の第３の実施形態に関して説明する。図１３は、図６のマスタースレーブフリップフロップに関する別の具体例を詳細に示したものである。
【００６０】
電源電圧としては、１．２Ｖを想定したＶｃｃと０．５Ｖを想定したＶｃｃ−０５があるものとする。本フリップフロップは、待機信号用バッファとしてのインバータ１３０１、クロックバッファとしてのインバータ１３０２，１３０３、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴから構成されるトランスファーゲート１３０４，１３０５，１３０４−１，１３０５−１、マスターラッチ用インバータ１３０６，１３０６−１、スレーブラッチ用インバータ１３０７，１３０７−１、トランスファーゲート駆動用バッファ１３０８，１３０９から構成される。
【００６１】
マスターラッチ用インバータ１３０６，１３０６−１、スレーブラッチ用インバータ１３０７，１３０７−１の回路構成を図１４に、トランスファーゲート１３０４，１３０５−１内のｐＭＯＳＦＥＴのゲートとトランスファーゲート１３０５，１３０４−１内のｎＭＯＳＦＥＴのゲートを駆動するトランスファーゲート駆動用バッファ１３０８（Ｂｕｆ１）の回路構成を図１５に、トランスファーゲート１３０４，１３０５−１内のｎＭＯＳＦＥＴのゲートとトランスファーゲート１３０５，１３０４−１内のｐＭＯＳＦＥＴのゲートを駆動するトランスファーゲート駆動用バッファ１３０９（Ｂｕｆ０）の回路構成を図１６に示す。ここで、ラッチ用インバータ１３０６，１３０７は図１４内のＭＴｉｎｖ２に対応し、ラッチ用インバータ１３０６−１は図１４内のＭｔｉｎｖ３に対応する。図１３〜１６の各回路にはゲート幅を付記した。
【００６２】
図１３に示すマスタースレーブフリップフロップは、動作時にはトランスファーゲート１３０４，１３０５を通して、それぞれマスターラッチ用インバータ１３０６，スレーブラッチ用インバータ１３０７にデータが格納される。このとき、回路内のノードの論理振幅はＶｃｃ−０５で決定される０．５Ｖであるため、低消費電力で動作することが可能となる。また、Ｓｌｅｅｐ＝１とし待機状態となると、トランスファーゲートを駆動するバッファの内Ｂｕｆ１の出力はＶｃｃとなり、Ｂｕｆ０の出力は０となるため、トランスファーゲート１３０４及び１３０５−１がオフとなり、トランスファーゲート１３０４−１と１３０５がオンとなる。このとき、トランスファーゲート１３０４−１がオンであるのでマスターラッチ内の内容は、Ｖｃｃ或いは０の電位で保持される。
【００６３】
一方、スレーブ側はトランスファーゲート１３０５が導通なのでインバータ１３０７を介して浮遊ノードであるＶｃｃ−０５の電位或いは接地電位の０Ｖを出力する。本マスタースレーブフリップフロップも、第２の実施形態と同様に待機時における漏洩電流は１００ｐＡ以下にすることが可能であり、また動作時には論理振幅０．５Ｖと低消費電力動作を実現することができる。
以上のように、本マスタースレーブフリップフロップが低漏洩電流で動作すること、及び低消費電力で動作することを示した。本マスタースレーブフリップフロップは、待機時においてはＶｃｃ−０５のノード電位によらず低漏洩電流特性が維持できるため、Ｖｃｃ−０５を浮遊ノードとすることを可能とする。従って、フリップフロップ以外の論理回路の給電を停止し、フリップフロップではデータ保持を可能とするため、半導体集積回路の漏洩電流を全体としてフリップフロップの保持電流だけとすることができる。このため、大幅な低消費電力化を可能とする。また、本マスタースレーブフリップフロップを従属接続した１００ｂｉｔシフトレジスタを０．２５μｍＣＭＯＳプロセスにおいて試作を行い、１００ＭＨｚでの動作を確認している。
【００６４】
なお、本発明は上述した各実施形態に限定されるものではない。論理回路としては、２入力ＮＡＮＤ，インバータ，フリップフロップ以外に、ＮＯＲ，ＯＲ／ＮＡＮＤ，ＡＮＤ／ＮＯＲ，ラッチなどの回路を用いることができ、この種の回路でも同様の効果が期待される。また、第２或いは第３の実施形態において、内部電源を浮遊にする方法としてＦＥＴスイッチを用いた方法で説明を行ったが、例えばＤＣ−ＤＣコンバータを接続し、ＤＣ−ＤＣコンバータ最終段のバッファ回路のゲートに論理回路を付加し、出力ノードを浮遊ノードとするような構成においても問題はない。また、Ｖｃｃ電源として１．２Ｖを用いているが、ＦＥＴの耐圧が十分にある、或いはＦＥＴの縦積み構成などにより耐圧が確保できるのであれば、より高い電源を用いる構成でも問題がない。
【００６５】
また、実施形態ではＦＥＴを全てＭＯＳ型として説明しているが、ここで云うＭＯＳ型は必ずしもゲート絶縁膜として酸化膜を用いたものに限らず、酸化膜以外の絶縁膜を用いた、いわゆるＭＩＳ型も含むものである。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６６】
【発明の効果】
以上詳述したように本発明によれば、０．５Ｖ程度の極めて低い論理振幅を有する論理回路を有する半導体集積回路において、入力端が共通で同一の論理機能を持つ第１の論理回路と第２の論理回路を持ち、第１の論理回路を高いしきい値のｐＭＯＳＦＥＴによる回路ブロックとｎＭＯＳＦＥＴによる回路ブロックの構成とし、第２の論理回路を低いしきい値のｐＭＯＳＦＥＴによる回路ブロックとｎＭＯＳＦＥＴによる回路ブロックの構成とし、それぞれの回路ブロックの出力を出力切換回路に接続することにより、出力切換回路で論理回路の電源接続，遮断が行えるため、動作時は低いしきい値電圧のＭＯＳＦＥＴを論理スイッチングのために用いた第１の論理回路を出力に接続することで低消費電力で動作させ、待機時は高いしきい値電圧のＭＯＳＦＥＴをリーク電流経路に挿入した第２の論理回路を出力に接続することで低漏洩電流特性で動作させることが可能となる。
【００６７】
これにより、０．５Ｖ程度の非常に小さな電源電圧で動作する論理回路に対し、複雑な制御回路を用いず、動作時及び待機時の低消費電力化を実現することができる。さらに、レイアウト面積の縮小，設計の容易化などにつながるため半導体集積回路の製造コストの低減を図ることも可能となる。
【００６８】
また、上記論理回路を用いてフリップフロップ・ラッチなどの記憶回路を構成し、記憶回路以外の論理回路は電源から切り離せるようにすることにより、動作時は低電位の電源により論理回路は低消費電力特性で動作し、待機時にはフリップフロップでデータを保持し、他の論理回路は電源から切り離すことにより低漏洩電流特性で待機するようになる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体集積回路の基本構成を示すブロック図。
【図２】第１の実施形態に使用した出力切換回路の具体的構成例を示す図。
【図３】第１の実施形態に使用した出力切換回路の別の具体的構成例を示す図。
【図４】第１の実施形態に係わる半導体集積回路の具体的構成例を示す図。
【図５】第１の実施形態に係わる半導体集積回路の別の具体的構成例を示す図。
【図６】図４或いは図５のインバータをフリップフロップ内に用いた例を示す図。
【図７】図６の論理回路の各ノードの電圧を示す図。
【図８】第１の実施形態に係わる半導体集積回路の詳細を示す図。
【図９】第２の実施形態を説明するためのもので、図６のマスタースレーブフリップフロップの具体例を詳細に示す図。
【図１０】図９の回路に用いたラッチ回路の構成例を示す図。
【図１１】図９の回路に用いたバッファ回路（Ｂｕｆ１）の構成例を示す図。
【図１２】図９の回路に用いたバッファ回路（Ｂｕｆ０）の構成例を示す図。
【図１３】第３の実施形態を説明するためのもので、図６のマスタースレーブフリップフロップの別の具体例を詳細に示す図。
【図１４】図１３の回路に用いたマスターラッチ回路の構成例を示す図。
【図１５】図１３の回路に用いたバッファ回路（Ｂｕｆ１）の構成例を示す図。
【図１６】図１３の回路に用いたバッファ回路（Ｂｕｆ０）の構成例を示す図。
【図１７】従来の低消費電力半導体集積回路の構成を示すブロック図。
【図１８】従来の低消費電力半導体集積回路の構成を示すブロック図。
【図１９】従来の低消費電力半導体集積回路の構成を示すブロック図。
【符号の説明】
１００，６００，１７０４，１８０５，１９０５…半導体集積回路
１０１，６０４…内部論理回路
１０２，１０３…電源
１０４，１０５，１７０２，１８０２，１９０２…論理回路
１０６，１０７…ｐＭＯＳ回路ブロック
１０８，１０９…ｎＭＯＳ回路ブロック
１１０…出力切換回路
２００，２０２，３００，４０６，４０７，５０６，５０７，８０３〜８０５，８０９〜８１１，１９０３…ｐＭＯＳＦＥＴ
２０１，２０３，３０１，３０２，３０３，４０５，４０８，５０５，５０８，６０１，８０６〜８０８，８１２〜８１４…ｎＭＯＳＦＥＴ
４０１，４０２，５０１，５０２，８０１，８０２，９０１〜９０３，１３０１〜１３０３…インバータ
４０３，５０３…電源Ｖ１に接続された論理回路
４０４，５０４…電源Ｖ２に接続された論理回路
６０２，６０３…マスタースレーブフリップフロップ
９０４，９０５，１３０４，１３０５…トランスファーゲート
９０６，９０７…ラッチ
９０８〜９１１，１３０８，１３０９…バッファ
１３０６…マスターラッチ用インバータ
１３０７…スレーブラッチ用インバータ
１７００，１８００…リチウムイオン電池
１７０１，１８０１，１９０１…電源電圧変換回路
１７０３…オンチップ記憶回路
１８０３…正電圧発生回路
１８０４…負電圧発生回路
１９００…ニッケル水素電池
１９０４…記憶回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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