(57)【特許請求の範囲】
【請求項１】
ゲート電極、ゲート絶縁膜、チャネル形成領域とソース領域とドレイン領域を含む多結晶半導体層を有する絶縁基板上に形成された多結晶半導体装置の製造方法において、
成膜後の前記多結晶半導体層の膜厚は５００Å〜２０００Åであって、リーク電流１×１０-8Ａ以下となる膜厚であり、結晶化後の前記多結晶半導体層の酸素濃度は１×１０19／ｃｍ3 以下であり、前記多結晶半導体層の結晶粒径の平均粒径が２５０Å〜８０００Åであり、且つ前記多結晶半導体層の平均粒径が、膜厚の１／２倍〜４倍であるように、
加熱温度    ５００℃〜５７０℃
膜厚成長速度    ５０Å〜５００Å／分
の条件で
該基板上にジシランガスを用いたＣＶＤ法でアモルファスシリコン層を成膜する工程と、
アニールにより、前記アモルファスシリコン層を多結晶シリコン層にする工程を含むことを特徴とする多結晶半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は多結晶半導体装置の製造方法に係り、特にガラス基板上の非単結晶シリコン（ポリシリコン、アモルファスシリコン等）膜に形成した薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴという）の特性を改善するものである。
【０００２】
【従来の技術】
ファクシミリ用のイメージセンサ等に用いるＴＦＴは、通常石英基板あるいはガラス基板上に形成した多結晶シリコン、アモルファスシリコン等の非単結晶半導体層に形成される。
【０００３】
従来、石英基板上のＴＦＴは９００℃以上の高温プロセスで形成されるが、ガラス基板上のＴＦＴは６００℃以下の低温で形成される。この低温プロセスによってＴＦＴを形成するための非単結晶層も当然６００℃以下の低温で形成する。
【０００４】
即ち、ガラス基板上に例えばシラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤ法や減圧ＣＶＤ法（ＬＰＣＶＤ法）によりアモルファスシリコン（ａ−Ｓｉ）層を成長させた後、固相成長させて結晶化して活性層とするものである。
【０００５】
固相成長させるためには、（１）低温で長時間アニールする方法と（２）レーザーアニール法がある。
【０００６】
（１）の長時間アニール法は例えば、５５０℃〜６００℃の低温の窒素雰囲気中で８時間〜５６時間加熱してａ−Ｓｉ層を結晶化するものである。この方法で形成した半導体層に形成したＭＯＳＦＥＴにおけるＮ−チャンネルの移動度の最大値は３５ｃｍ２／Ｖ・ｓｅｃが得られたという報告がある。しかし、しきい電圧が１７Ｖ位と非常に高かった。
【０００７】
また後者の（２）レーザーアニール法はａ−Ｓｉ層へのレーザー線照射によってこれを結晶化する方法であり、この方法で生成した半導体基板に形成したＭＯＳＦＥＴにおけるＮ−チャンネルの移動度の最大値は１００ｃｍ２／Ｖ・ｓｅｃに達するということもある。
【０００８】
【発明が解決しようとする課題】
一般にＭＯＳＦＥＴではチャンネルの移動度が高い程スイッチング速度の早い素子が得られる。
【０００９】
ところが、前記（１）のシランガスを用いたａ−Ｓｉ層の長時間アニール法で形成した半導体基板に形成したＭＯＳＦＥＴにおいては、Ｎ−チャンネルの移動度が最大でも３５ｃｍ２／Ｖ・ｓｅｃであり、Ｐ−チャンネルの移動度については実用的な値を得ることができなかった。
【００１０】
また（２）のレーザーアニール法で形成した半導体基板に形成したＭＯＳＦＥＴのＮ−チャンネルの移動度は高い値が得られるが、この方法ではａ−Ｓｉ層を均一に固相成長させることが困難であり、特に液晶の如き大画面ディスプレイやラインセンサ用に用いるＴＦＴを形成する場合の基板としては不適当であった。
【００１１】
従って、本発明の目的はスイッチング速度が早く、液晶の如き大画面ディスプレイやラインセンサ用のＴＦＴの形成を可能とする、ガラス基板上の非単結晶半導体層としてチャンネル移動度が大きく、広い面積にわたり均一な半導体層の形成を実現するものである。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、本発明者は鋭意研究の結果、ゲート電極、ゲート絶縁膜、チャネル形成領域とソース領域とドレイン領域を含む多結晶半導体層を有する絶縁基板上に形成された多結晶半導体装置の製造方法において、成膜後の前記多結晶半導体層の膜厚は５００Å〜２０００Åであって、リーク電流が１×１０-8Ａ以下となる膜厚であり、結晶化後の前記多結晶半導体層の酸素濃度は１×１０19／ｃｍ3 以下であり、前記多結晶半導体層の結晶粒径の平均粒径が２５０Å〜８０００Åであり、且つ前記多結晶半導体層の平均粒径が、膜厚の１／２倍〜４倍であるように、アモルファスシリコン層を成膜する工程と、アニールにより、前記アモルファスシリコン層を多結晶シリコン層にする工程を含むことを特徴とする多結晶半導体装置の製造方法により、特性のよいＴＦＴが得られることを見出した。
【００１３】
ここで前記アモルファスシリコン層は、
加熱温度    ５００℃〜５７０℃
膜厚成長速度    ５０Å〜５００Å／分
の条件で該基板上にジシランガスを用いたＣＶＤ法で成膜されることにより、特性のよいＴＦＴが得られる。
【００１４】
【実施例】
本発明の一実施例を図１〜図５によって説明する。
【００１５】
図１、図２は本発明の一実施例であるＴＦＴの一連の製造工程説明図、図３は非単結晶半導体層の特性図、図４、図５は本発明の一実施例に形成したＴＦＴの特性図である。
【００１６】
本発明の一実施例であるガラス基板上にＣ−ＭＯＳＦＥＴから成るＴＦＴを形成する場合の製造工程を説明する。
【００１７】
まず、非単結晶半導体層を形成するため、例えば日本電気ガラス社製のネオセラム（商品名）ガラス基板１を用意する。
【００１８】
ネオセラムガラス基板は表１の如き組成である。
【００１９】
【表１】
0003575698.tif 000002
【００２０】
ネオセラムガラス基板１上に本発明のジシラン（Ｓｉ２Ｈ６）ガスを用いた減圧ＣＶＤ法によりａ−Ｓｉ層２を約１０００Åの厚さで成膜する（図１（ａ）参照）。
【００２１】
成膜条件は以下の通りである。
Ｓｉ2 Ｈ6 ガス  １００ＳＣＣＭ
圧力    ０．３Ｔｏｒｒ
Ｈｅガス  ２００ＳＣＣＭ
加熱温度    ５００℃〜５７０℃
膜厚成長速度（グロースレート）  ５０Å〜５００Å／分
【００２２】
次にａ−Ｓｉ層２を５５０℃〜６００℃で８時間〜５６時間加熱し固相成長させ固相成長した膜２′とする。
【００２３】
固相成長した膜２′にフィールド酸化膜用のＳｉＯ２膜３をＲＦスパッタリングにより形成した後、レジストによりこのＳｉＯ２膜３をパターニングしてチャンネル部を開孔する（図１（ｂ）参照）。
【００２４】
ＳｉＯ２膜３を含む基板上にゲート酸化膜４用のＳｉＯ２膜４′を形成する。
【００２５】
ゲート酸化膜４としては、スパッタリングによるＳｉＯ２膜４′を用いることにより、耐圧性がよく、水素化により界面準位密度の低い酸化膜を得る（図１（ｃ）参照）。
【００２６】
成膜条件は以下の通りである。
Ｏ２圧      ４ミリＴｏｒｒ
使用電力        １．５ＫＷ
成膜温度        １５０℃
ターゲットサブストレート（Ｔｓ）  １５０ｍｍ
膜厚            ５００Å〜１５００Å
【００２７】
次にこの上にゲート電極用のａ−Ｓｉ層５′を形成する（図１（ｃ）参照）。
【００２８】
レジストを用いた２段階のエッチングにより、ゲート電極のパターニングを行い、ゲート酸化膜４、ゲート電極５を形成する（図１（ｄ）参照）。
【００２９】
イオン打込み用のマスクとして、一方のチャンネル部開孔部にレジスト６を形成し、開孔部に例えばリン（Ｐ）イオンをドープする（図１（ｅ）参照）。
【００３０】
このレジスト６を剥離し、第２のイオン打ち込みのためのマスク用レジスト７を形成し、開孔部に例えばホウ素（Ｂ）イオンをドープし、Ｃ−ＭＯＳＦＥＴを形成する（図１（ｆ）参照）。
【００３１】
次にレジスト７を剥離後、Ｎ２雰囲気中で５５０℃〜６００℃で２４時間加熱し、ドーパントの活性化とゲートａ−Ｓｉ層５の結晶化を行う。
【００３２】
さらに例えばＨ２雰囲気中で４００℃、３０分間加熱して水素化を行い、チャンネル層を含む半導体層の欠陥準位を減少させる（図２（ａ）参照）。
【００３３】
この後、基板全体にスパッタリングによって層間絶縁膜としてＳｉＯ２膜８を形成する（図２（ｂ）参照）。
【００３４】
次にこのＳｉＯ２膜８にコンタクトホールを形成し、電極用のアルミニウム膜を成膜後、パターニングして、ガラス基板上の非単結晶半導体層中に低温プロセスによりＣ−ＭＯＳＦＥＴを完成する。
【００３５】
本発明においてはガラス基板上にａ−Ｓｉ層の如き非単結晶Ｓｉ層を形成するためにジシランガスを用いることを特徴とするが、ジシランガスを用いたａ−Ｓｉ膜とシランガスを用いたａ−Ｓｉ膜の特性を表２に示す。
【００３６】
【表２】
0003575698.tif 000003
【００３７】
表２において、膜Ｎｏ．１〜５はジシランガスを用いて成膜したａ−Ｓｉ膜のデータであり、成膜条件は、Ｈｅ：２００ＳＣＣＭ、圧力：０．３Ｔｏｒｒ、Ｓｉ２Ｈ６：１００ＳＣＣＭである。また膜Ｎｏ．６はシランガスを用いて成膜したものであり、成膜条件は２０％ＳｉＨ４／Ｈｅ：８００ＳＣＣＭ、圧力０．８Ｔｏｒｒで成膜したものである。
【００３８】
なお、膜Ｎｏ．５は膜厚が厚すぎるため、また膜Ｎｏ．６はシランガスを用いているため、本発明の実施例には含まれない。
【００３９】
表２より明らかなように、Ｎｏ．６に示すシランガスを用いて成膜するとき、その酸素濃度が大きいことがわかる。酸素濃度が大きいと結晶粒が成長しにくい。本発明のように結晶粒径を大きく成長させるためには酸素濃度が、１×１０１９／ｃｍ３  以下と低いことにもとづく。
【００４０】
また本発明におけるａ−Ｓｉ膜固相成長した膜等の非結晶Ｓｉ膜の膜厚と平均粒径、移動度、しきい電圧等との関係を図３〜図５に示す。
【００４１】
図３は膜厚が５００Åのとき、図４は膜厚が１０００Åのとき、図５は膜厚が２０００Åのときの例を示す。
【００４２】
図３により明らかなように、膜厚が５００Åのとき平均粒径が、２５０Å以下になるとその移動度は急激に減少する。そして平均粒径が３０００Å以上になると移動度のバラツキが大きくなる。図４、図５でも同様の傾向を有する。なお図３〜図５はそれぞれサンプル数ｎ＝１０、ｎチャンネルの例を示す。
【００４３】
一般に、移動度μは下式により得られる。
【００４４】
【数１】
0003575698.tif 000004
【００４５】
ここでＬは粒径、ｑは電荷、ｍ＊は有効質量、ＥＢは粒界の障壁高さを示す。
【００４６】
上記数式より明らかな如く、粒径が大きくなると移動度は比例して大きくなる筈であるが、実際は粒径が大きくなれば障壁高さが大きくなり、図３〜図５の如き状態を示すことがわかった。
【００４７】
さらに平均粒径が大きくなれば、ＳｉＯ２ゲート酸化膜の下に存在する粒数にバラツキが生じ、移動度が大きくバラツクことになる。
【００４８】
また、図６で示す如く、膜厚が増加するとリーク電流が増大する、そして実用デバイスとしてみるとき、リーク電流を１×１０−８（Ａ）以下に抑えることが望まれる。したがって膜厚は２０００Å程度までがリーク電流でみる限り実用範囲である。なお、図６はｎチャンネルの例を示す。
【００４９】
以上のことにより、移動度のことより膜厚の最小値は５００Åが好ましく、リーク電流より膜厚の最大値は２０００Åが好ましいものとなる。
【００５０】
図７は本発明による非単結晶度半導体層に形成したＭＯＳＦＥＴのＶＧーＩＤ特性図であり、縦軸は１０−６（Ａ）で示す。図７（ａ）はＮチャンネルＭＯＳＦＥＴ特性であり、移動度は５０ｃｍ２／Ｖ・ｓｅｃが得られる。
【００５１】
図７（ｂ）はＰチャンネルＭＯＳＦＥＴの特性であり、この場合も２４ｃｍ２／Ｖ・ｓｅｃの移動度を得ることが出来る。
【００５２】
また図８は本発明の一実施例により形成したＣ−ＭＯＳインバータの回路図（図８（ａ）参照）とその動作波形図（図８（ｂ）参照）を示す。図８から明らかな如く、本発明のガラス基板上の非単結晶半導体層に低温プロセスで形成したＴＦＴＣ−ＭＯＳインバータは５００ＫＨｚに対して十分早いスイッチング速度を有するインバータを得ることが出来るのは明らかである。
【００５３】
なお、この例のサンプルではガラス基板として、保谷ガラス社製のＬＥ３０（商品名）を用いている。
【００５４】
また、この例のＣ−ＭＯＳＦＥＴのチャンネルの幅Ｗと長さＬの関係はＬ／Ｗ＝５／２０である。
【００５５】
【発明の効果】
本発明の如きガラス基板上にジシランガスを用いた低温プロセスによる非単結晶半導体層中にＴＦＴを形成することにより、Ｐ−チャンネルの移動度が２０ｃｍ２  ／Ｖ・ｓｅｃ、以上、Ｎ−チャンネルの移動度が５０ｃｍ２  ／Ｖ・ｓｅｃ、以上と十分高い値のしかも移動度が大きいのみならず安定した特性を持ち、リーク電流が小さいＴＦＴを形成することが出来る。しかもしきい電圧を１０Ｖ以下と小さくすることができる。
【００５６】
従って、図８にも例示する如く、スイッチング速度の早いインバータ等の素子をガラス基板の如く安い基板上に低温で形成することが出来、イメージセンサ、液晶ディスプレイ等のコトスダウンへの貢献は大きいものがある。
【図面の簡単な説明】
【図１】本発明の一実施例のＴＦＴの製造工程説明図の一部である。
【図２】本発明の一実施例のＴＦＴの製造工程説明図のうち図１の次工程説明図である。
【図３】本発明により形成した膜厚５００Åにおける平均粒径と移動度及びしきい電圧特性図である。
【図４】本発明により形成した膜厚１０００Åにおける平均粒径と移動度及びしきい電圧特性である。
【図５】本発明により形成した膜厚２０００Åにおける平均粒径と移動度及びしきい電圧特性である。
【図６】本発明により形成した非単結晶Ｓｉ膜の膜厚とリーク電流特性である。
【図７】本発明の一実施例のＴＦＴの特性図である。
【図８】本発明の一実施例のＴＦＴを用いた回路とその特性図である。
【符号の説明】
１  ガラス基板
２′固相成長した膜
３  ＳｉＯ２膜
４  ゲート酸化膜
５  ゲート電極
８  ＳｉＯ２膜
【図１】
0003575698.tif 000005
【図２】
0003575698.tif 000006
【図３】
0003575698.tif 000007
【図４】
0003575698.tif 000008
【図５】
0003575698.tif 000009
【図６】
0003575698.tif 000010
【図７】
0003575698.tif 000011
【図８】
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