(57)【特許請求の範囲】
【請求項１】
実際に供給された入力デジタル信号のサンプリング周波数を内部サンプリング周波数に合わせるサンプリング周波数変換手段と、
上記実際に供給された入力デジタル信号のサンプリング周波数を検知するサンプリング周波数検知手段と、
入力デジタル信号の規格によるフォーマットに基づく本来のサンプリング周波数と上記実際に供給された入力デジタル信号のサンプリング周波数との周波数差を求める周波数差計算手段と、
上記周波数差に基づいて上記サンプリング周波数変換手段の出力デジタル信号のピッチをシフトするピッチシフト手段と
を有することを特徴とするデジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入力ディジタル信号のサンプリング周波数を内部サンプリング周波数に合わせるディジタル信号処理装置に関する。
【０００２】
【従来の技術】
従来より、所定のサンプリング周波数のディジタル信号に対して信号処理を施すようなディジタル信号処理装置において、例えば当該装置内部で使用するサンプリング周波数と異なったサンプリング周波数で処理された信号が入力されたような場合には、サンプリングレートコンバータを用いてサンプリング周波数を変換するしか、この入力信号を当該装置内部に取り込む手立てはない。
【０００３】
このようなサンプリング周波数を変換する構成は、簡略化して図６のように表すことができる。ここで、例えばコンパクトディスク（ＣＤ）のような４４．１ｋＨｚのサンプリング周波数ＦＳ４４．１でサンプリングされた信号を、４８ｋＨｚのサンプリング周波数ＦＳ４８のディジタルテープレコーダ（ＤＡＴ）でテープに記録するような場合を想定する。すなわちＣＤからの再生信号は、当該ＣＤに記録されたときのサンプリング周波数ＦＳ４４．１の信号となっているので、この信号をＤＡＴにて記録する場合には、このＣＤからの再生信号のサンプリング周波数ＦＳ４４．１をＤＡＴ用のサンプリング周波数ＦＳ４８に変換しなければならない。
【０００４】
すなわちこの図６において、入力端子１００には上記ＣＤから再生されたサンプリング周波数ＦＳ４４．１の入力信号が供給され、この入力信号がサンプリングレートコンバータ１０１に送られる。また、当該サンプリングレートコンバータ１０１には、上記ＤＡＴにおけるサンプリング周波数ＦＳ４８に対応する内部周波数信号が端子１０３を介して供給されている。当該サンプリングレートコンバータ１０１では、上記サンプリング周波数ＦＳ４４．１の入力信号をオーバーサンプリング処理し、次にデータ補間処理によって必要なデータを補間し、その後、上記内部周波数信号に基づいてダウンサンプリング処理することで上記サンプリング周波数ＦＳ４８の信号に変換する。このサンプリング周波数変換後の信号が端子１０２を介してＤＡＴに送られることになる。
【０００５】
このようにサンプリング周波数変換を行うことで、上記ＣＤから再生された信号をＤＡＴによってテープに記録しても、ＣＤに記録された時の本来のピッチ（音程）は保たれることになる。
【０００６】
【発明が解決しようとする課題】
ところで、例えば、ＤＡＴにおいてテープ走行速度が所定の速度から若干ずれているような場合（例えば、若干の早回し、遅回しされている場合）を想定すると、当然ながらデータの転送レートも所定のレートから若干外れてしまう。このＤＡＴから出力された信号を外部の機器（例えば他のＤＡＴ等）に入力すると、この外部の機器では、サンプリング周波数がずれているように判断されてしまう。
【０００７】
これを単にサンプリングレートコンバータを用いてサンプリング周波数を合わせるように変換すると、ＤＡＴで本来記録されたピッチから音程がずれてしまうことになる。これは即ちアナログのテープレコーダを早回し、若しくは遅回しした場合と同じようになる。
【０００８】
このような例として、コマーシャルの音楽で３０秒以内に収めなければならない場合において、その音楽をレコーディングしたら３０秒を若干オーバーして例えば３１秒になってしまったとき、これを３０秒以内に収めるためにテープレコーダを若干早回しで再生したとする。
【０００９】
この若干の早回し再生された信号を、外部の機器で受け取った場合、当該外部の機器は、音楽をレコーディングした時の本来のサンプリング周波数で動作しているので、例えば前述したようなサンプリングレートコンバータを用いてサンプリング周波数を変換して取り込む事になる。この場合、当然、３１秒かかって記録した信号を３０秒で再生したため、ピッチ（音程）は本来のものよりも高くなってしまっている。
【００１０】
そこで、本発明は、上述のような実情に鑑みて提案されたものであり、本来のサンプリング周波数よりも若干ずれたサンプリング周波数の入力信号を受け取った場合に、本来のサンプリング周波数に戻すことができると共にピッチも本来のものに戻すことができるディジタル信号処理装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、上述した目的を達成するために提案されたものであり、実際に供給された入力デジタル信号のサンプリング周波数を内部サンプリング周波数に合わせるサンプリング周波数変換手段と、上記実際に供給された入力デジタル信号のサンプリング周波数を検知するサンプリング周波数検知手段と、入力デジタル信号の規格によるフォーマットに基づく本来のサンプリング周波数と上記実際に供給された入力デジタル信号のサンプリング周波数との周波数差を求める周波数差計算手段と、上記周波数差に基づいて上記サンプリング周波数変換手段の出力デジタル信号のピッチをシフトするピッチシフト手段とを有することを特徴とするものである。
【００１２】
【作用】
本来、同じ周波数であるべき入力ディジタル信号の本来のサンプリング周波数と実際に供給された入力ディジタル信号のサンプリング周波数とが異なるときには、入力ディジタル信号のピッチが本来のピッチから外れている。本発明によれば、入力ディジタル信号のサンプリング周波数を内部サンプリング周波数に合わせると共に、本来のサンプリング周波数と実際のサンプリング周波数との周波数差に基づいて入力ディジタル信号のピッチをシフトする。
【００１３】
【実施例】
以下、図面を参照し、本発明の実施例について詳述する。
【００１４】
図１には本発明のディジタル信号処理装置の要部構成を示す。
【００１５】
本発明実施例のディジタル信号処理装置は、図１に示すように、入力ディジタル信号のサンプリング周波数ＦＳ１  を内部サンプリング周波数ＦＳ２  に合わせるサンプリング周波数変換手段であるサンプリングレートコンバータ１と、入力ディジタル信号のサンプリング周波数ＦＳ１  を検知するサンプリング周波数検知器２と、入力ディジタル信号の本来のサンプリング周波数ＦＳ２  と上記サンプリング周波数検知器２が検知したサンプリング周波数ＦＳ１  との周波数差を求めるＣＰＵ４と、このＣＰＵ４が求めた周波数差に応じたコントロール信号に基づいて、上記サンプリングレートコンバータ１の出力ディジタル信号のピッチをシフトするピッチシフタ３とを有する。
【００１６】
ここで、本実施例のディジタル信号処理装置は、例えばディジタルオーディオテープレコーダ（ＤＡＴ）から再生されたディジタル信号が供給されるものであって、入力端子１０に供給された信号のサンプリング周波数が、本来磁気テープに記録されたときのサンプリング周波数と異なっている場合に、本来のサンプリング周波数に合わせる処理を行うようにしている。
【００１７】
この図１において、入力端子１０には、入力信号として、本実施例装置の前段の例えばＤＡＴが前述したように早回し或いは遅回しされたことにより、本来の所定のレートから若干外れた転送レートのディジタルオーディオデータが供給されている。すなわち、入力端子１０には、記録時の本来のサンプリング周波数ＦＳ２  とは若干ずれたサンプリング周波数ＦＳ１  でサンプリングされたものと等価のディジタルオーディオデータが供給されている。
【００１８】
当該サンプリング周波数ＦＳ１  の入力信号は、サンプリングレートコンバータ１に送られる。当該コンバータ１は、端子１２を介して供給される装置内部のサンプリング周波数ＦＳ２  （すなわち上記本来のサンプリング周波数と同じ周波数）を用いて、上記入力信号のサンプリング周波数ＦＳ１  を本来のサンプリング周波数ＦＳ２  に変換する。このサンプリングレートコンバータ１からの変換後の信号は後述するピッチシフタ３に送られる。
【００１９】
ここで、具体的に数字を示して上記サンプリングレートコンバータ１による変換処理について説明する。例えば、入力端子１０に供給されるディジタルオーディオ信号を生成する前段のＤＡＴにおける本来のサンプリング周波数は４８ｋＨｚであり、本実施例装置の後段のＤＡＴにおけるサンプリング周波数（装置内部のサンプリング周波数）も４８ｋＨｚであるとする。しかし、例えば前述したように、本来３１秒であった音楽を３０秒以内に収めるような操作が行われているとすると、上記入力端子１０に供給される入力信号は、サンプリング周波数が４８×（３１／３０）ｋＨｚ（＝４９．６ｋＨｚ）の信号と等価のものとなっている。すなわち、入力ディジタルオーディオ信号は、本来記録されたときよりも３１／３０（１．０３３３３・・・、約３％）だけ、ピッチが高い信号となっている。上記サンプリングレートコンバータ１は、当該ピッチが約３％だけ高くなっている入力ディジタルオーディオ信号を、本来のサンプリング周波数４８ｋＨｚの信号に変換することになるが、このときは、サンプリング周波数が変換されるだけなので、以前として、ピッチは３１／３０だけ高くなっている。
【００２０】
このようなことから、本実施例装置は、以下の構成を有している。
【００２１】
すなわち、上記入力端子１０を介した入力信号は、上記サンプリングレートコンバータ１と共にサンプリング周波数検知器２にも送られる。ここで、本実施例では、上記入力ディジタルオーディオ信号のフォーマットとして、例えばＡＥＳ／ＥＢＵ規格によるフォーマットが用いられている。上記ＡＥＳはオーディオ技術協会（Audio Engineering Society ）の、ＥＢＵはヨーロッパ放送連合（European Broadcasting Union ）のそれぞれ略称である。このディジタルオーディオ信号のサブフレームのフォーマットは図２に示すように、１サブフレーム（１サンプル）が３２ビットのビット信号からなり、それぞれ４ビットの同期信号（又はプリアンブル）、４ビットの補助データ、２０ビットのディジタルオーディオサンプルデータ及びそれぞれ１ビットのオーディオサンプルバリディティ（Ｖ）、ユーザビットデータ（Ｕ）、オーディオチャンネルステイタス（Ｃ）、サブフレームパリティ（Ｐ）から構成されている。そしてこのサブフレーム（サンプル）が１９２個集まって、１ブロックが構成されている。このようなフォーマットの入力ディジタルオーディオ信号が供給されるサンプリング周波数検出器２は、後段のＣＰＵ（中央処理装置）４の制御に基づいて、上記フォーマットの４ビットの補助データ中に含まれるサンプリング周波数情報、すなわち入力信号の本来のサンプリング周波数を示すＦＳ情報を抜き出し、このＦＳ情報（本来の周波数４８ｋＨｚを示す情報）と、現在の入力信号の周波数情報（前記４９．６ｋＨｚの周波数ＦＳ1 を示す情報）とを、上記ＣＰＵ４に送る。
【００２２】
当該ＣＰＵ４には、端子１２を介した装置内部のサンプリング周波数ＦＳ２（４８ｋＨｚ）の信号も供給されている。当該ＣＰＵ４では、上記サンプリング周波数検知器２からのＦＳ情報のうち上記現在の入力信号のサンプリング周波数と、本来のサンプリング周波数とから、現在の入力信号の周波数（４９．６ｋＨｚ）と本来の周波数（４８ｋＨｚ）の比（４８／４９．６＝４８／（４８×（３１／３０））＝３０／３１）、すなわちサンプリングレートコンバータ１による変換後の信号におけるピッチのずれ量が計算され、この計算結果に基づくコントロール信号がピッチシフタ３に送られる。
【００２３】
ピッチシフタ３は、上記コントロール信号に基づいて、サンプリングレートコンバータ１から供給されたピッチがずれた信号のピッチをシフトする処理を行う。すなわち、上記コントロール信号はどれだけピッチを変化させれば本来のピッチになるかを示す信号であり、このコントロール信号に基づいてピッチシフタ３がピッチシフト処理を行うことで、当該ピッチシフタ３から出力される信号は本来のピッチに変換された信号となる。この出力信号が端子１１から後段の構成（ＤＡＴの主要部）に送られるようになる。
【００２４】
次に、図１の各構成要素について以下詳細に説明する。
【００２５】
先ず、サンプリングレートコンバータ１は、具体的には例えば図３に示すように構成されるものである。
【００２６】
この図３において、入力端子２１には図１の入力端子１０からの信号が供給され、この入力信号がオーバーサンプリング回路２３及びＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）回路２２に送られる。上記ＰＬＬ回路２２は入力信号からクロックが形成され、上記オーバーサンプリング回路２３は上記ＰＬＬ回路２２からのクロックに基づいて、上記入力信号を例えばサンプリング周波数ＦＳ３  にてオーバーサンプリングする。このオーバーサンプリング回路２３からの出力信号は、データ補間回路２４に送られ、ここで例えば直線補間等のデータ補間処理を受けた後、ダウンサンプリング回路２５に送られる。また、端子２８には図１の装置内部のサンプリング周波数ＦＳ２  の信号が供給され、この信号からＰＬＬ回路２７によって形成されたクロックも上記ダウンサンプリング回路２５に送られる。当該ダウンサンプリング回路２５では、上記ＰＬＬ回路２７からのクロックに基づいて上記データ補間された信号をサンプリング周波数ＦＳ２  にダウンサンプリングする。このダウンサンプリングにより得られた信号が端子２６を介して図１のピッチシフタ３に送られるようになる。
【００２７】
次に、図１のサンプリング周波数検知器２とＣＰＵ４は、具体的には例えば図４に示すように構成されるものである。
【００２８】
この図４において、入力端子３１には図１の入力端子１０からの前記図２のフォーマットの入力信号が供給される。この入力信号は、デコーダ３４及びカウンタ３２に送られる。カウンタ３２はＣＰＵ４からの制御データ及びアドレスに基づいて前記図２のサブフォーマットを所定数（１９２個）カウントしてレジスタ３３に蓄え、デコーダ３４はＣＰＵ４からの制御データ及びアドレス及びカウンタ３２のカウントに基づいて前記図２のフォーマットの補助データを抜き出してレジスタ３５に蓄える。上記補助データはＣＰＵ４に送られ、当該ＣＰＵ４において上記補助データから本来のサンプリング周波数を求め、さらに現在の入力信号の周波数情報も求め、これらに基づいて前記コントロール信号を形成する。このコントロール信号が端子３７を介して図１のピッチシフタ３に送られる。
【００２９】
次に、図１のピッチシフタ３は、具体的には例えば図５に示すように構成されるものである。
【００３０】
この図５において、端子４０には上記サンプリングレートコンバータ１からの信号が供給され、この信号がＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）  ４２に送られる。また、制御回路４６は、タイミングジェネレータ４７からのタイミング信号に基づいて、上記ＲＡＭ４２に対して、端子４０を介した信号のサンプル周期毎にデータが書き込まれるライトアドレスを指定すると共に、当該ＲＡＭ４２内のデータを上記ライトアドレスに対して相対的に移動しながら読み出すためのリードアドレスを指定する。すなわち、上記ＲＡＭ４２空間は、上記制御回路４６によってリング状に書き込み／読み出しが制御されている。
【００３１】
ここで、端子４１には上記ＣＰＵ４からのコントロール信号が供給され、このコントロール信号が制御回路４６に送られる。制御回路４６は、このコントロール信号に基づいて、ＲＡＭ４２からピッチシフトのために時間的に離れた位置のデータを読み出す。この当該ＲＡＭ４２から読み出されたデータは、同じく制御回路４６によって制御されると共にタイミングジェネレータ４７からのタイミング信号によって動作するクロスフェード回路４３に送られる。
【００３２】
当該クロスフェード回路４３では、ピッチシフトのためにＲＡＭ４２から読み出された時間的に離れた位置のデータをクロスフェードする。このクロスフェードする２つのデータの距離（時間差）は、聴感上適した範囲があり、短いとクロスフェード周期による変調感が強くなり、長過ぎると２つのデータの時間差が聞こえてしまって、例えば打楽器音が二重に聞こえたり、テンポが揺れてしまったりする害があるので、ここでは聴感上不自然さの少ない適当な値に設定している。
【００３３】
当該ピッチシフタは、サンプル毎にＲＡＭ４２のベースアドレスをデクリメントすることが基本で、入力信号はサンプル毎に−１される物理的なライトアドレスに書き込まれる。したがって、ライトアドレスに対する正の値の相対値がライトデータに対する遅延時間に対応する。この相対アドレスの傾きがピッチデータであり、すなわちこれはサンプル毎に相対アドレスに加算する値である。当該相対アドレスは、実数値として必要なピッチ精度を満たすビット長とし、その値の例えば上位ビットが相対アドレスに、下位ビットがデータ補間のための値になる。
【００３４】
ここで、ピッチデータを実数アドレス表現すれば、ピッチ比ｒｐは、
ｒｐ＝１．０−ｐｉｔｃｈ  ｄａｔａ
であり、セント単位で表現すると（半音が１００セント）、
Ｐｉｔｃｈ  Ｒａｔｉｏ［ｃｅｎｔ］＝１２００  ｌｏｇ２（ｒｐ）  ＝１２００  （ｌｏｇ（１．０−ｐｉｔｃｈ  ｄａｔａ）／ｌｏｇ（２）
となる。小数点以下のアドレスが例えば１２ビットなのでピッチのレゾリューションは、１オクターブ下げた場合で、
１２００  ｌｏｇ２（０．５  ＋２−１２／０．５）≒０．８４５  ［ｃｅｎｔ］
であり、要求仕様を満たしている。
【００３５】
要求するピッチ比からピッチデータは下式で表される。
【００３６】
ｐｉｔｃｈ  ｄａｔａ＝１−２Ｐｉｔｃｈ  Ｒａｔｉｏ／１２００
次に、上記クロスフェード回路４３におけるクロスフェード関数値は、上記相対アドレスから生成する。２つの信号がクロスフェードによって同時に存在するので、出力は打ち消したり強め合ったりする。なお、２つの信号が無相関である場合は二乗平均で求める。
【００３７】
上記クロスフェード回路４３の出力は、タイミングジェネレータ４７のタイミングで動作するデータ補間回路４４に送られる。当該データ補間回路４４は、例えば最も簡易な１次直線補間を行う。ここで、離散サンプル点間の任意の位置での真値は、データ列をアナログ的に見た場合において、サンプリング周波数ＦＳ／２以上の周波数（正確には等価的な再サンプリング周波数の１／２）を完全に抑止するフィルタ処理を行うことで得られる。このデータ補間回路４４は、サンプリングレートコンバータ１に用いられるデータ補間回路２４と本質的な部分では同じものである。なお、このピッチシフタ３のクオリティは、クロスフェード関数、２データ時間差などの部分の影響の方が大きく、またピッチ変換によるスペクトル分布の変化による聴感上の影響もあるため、上記１次直線補間を採用している。上記データ補間回路４４の出力が端子４５を介して図１の出力端子１１に送られるようになる。
【００３８】
【発明の効果】
上述のように、本来、同じ周波数であるべき入力ディジタル信号の本来のサンプリング周波数と実際に供給された入力ディジタル信号のサンプリング周波数とが異なるときには、入力ディジタル信号のピッチが本来のピッチから外れている。本発明においては、入力ディジタル信号のサンプリング周波数を内部サンプリング周波数に合わせると共に、本来のサンプリング周波数と実際のサンプリング周波数との周波数差に基づいて入力ディジタル信号のピッチをシフトすることで、本来のサンプリング周波数よりも若干ずれたサンプリング周波数となっている入力ディジタル信号を受け取った場合に、本来のサンプリング周波数の信号に戻すことができると共にピッチも本来のピッチに戻すことが可能となる。
【図面の簡単な説明】
【図１】本発明実施例のディジタル信号処理装置の要部構成を示すブロック回路図である。
【図２】入力信号のフォーマットについて説明するための図である。
【図３】本発明実施例装置のサンプリングレートコンバータの具体的構成を示すブロック回路図である。
【図４】本発明実施例装置のサンプリング周波数検知器及びＣＰＵの具体的構成を示すブロック回路図である。
【図５】本発明実施例装置のピッチシフタの具体的構成を示すブロック回路図である。
【図６】従来のサンプリングレートコンバータの動作説明に用いるブロック回路図である。
【符号の説明】
１  サンプリングレートコンバータ
２  サンプリング周波数検知器
３  ピッチシフタ
４  ＣＰＵ
【図１】
0003591011.tif 000002
【図２】
0003591011.tif 000003
【図３】
0003591011.tif 000004
【図４】
0003591011.tif 000005
【図５】
0003591011.tif 000006
【図６】
0003591011.tif 000007