(57)【特許請求の範囲】
【請求項１】
ストア手段と、
該ストア手段のリニアな書き込みアドレスを発生する書き込みアドレス発生手段と、
該書き込みアドレス発生手段により発生された前記ストア手段のリニアなアドレスに、時分割多重されたディジタルコンポーネント映像信号を順次に書き込む書き込み手段と、
幾何学変換式に基づき前記ストア手段上のアドレスを発生するアドレス発生手段と、
該アドレス発生手段により発生されたアドレスの画素値を２次元補間する補間手段と
を備えた画像変換装置であって、
前記アドレス発生手段は、
出力画素座標の垂直成分および水平成分と、幾何学変換式とから、ITU-R BT.656で定められた伝送フォーマットで時分割多重されたＣＢ，Ｙ，ＣＲ信号のうちのＹ信号のアドレスを計算するアドレス計算回路と、
水平同期信号とクロックとに基づき、当該クロックタイミングにおける信号種別がいずれであるかを示す識別信号を出力するタイミング回路と、
該タイミング回路からの識別信号と、前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部のＬＳＢの値とより決定される加算係数を、予め求めた加算係数から取り出すオフセット回路と、
前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部を２倍するビットシフタと、
該ビットシフタの出力と、前記オフセット回路の出力とを加算する加算回路と、
該加算回路の出力と、前記アドレス計算回路により計算されたＹ信号のアドレスの垂直成分と、前記タイミング回路からの識別信号とから、２次元補間フィルタ構成画素データのアドレスを発生する補間アドレス回路と
を備えたことを特徴とする画像変換装置。
【請求項２】
請求項１において、前記補間手段は、
前記タイミング回路からの信号種別と、前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部のＬＳＢの値とに基づき、該水平成分の小数部の値ｐから補間係数p'を計算する計算回路と、
前記補間アドレス回路により発生されたアドレスに従い前記ストア手段から読み出された２次元補間フィルタ構成画素データを、前記補間係数p'と前記アドレス計算回路からの垂直成分の小数部の値ｑとから計算されたフィルタ係数に基づき２次元演算処理する補間フィルタと
を備えたことを特徴とする画像変換装置。
【請求項３】
請求項１において、
前記ストア手段は同一内容のディジタルデータをそれぞれに書き込むＧ１メモリ、Ｇ２メモリ、Ｇ３メモリおよびＧ４メモリの４つのメモリを備え、
前記補間アドレス回路は、
前記加算回路の出力と、前記アドレス計算回路により計算されたＹ信号のアドレスの垂直成分とから映像信号Ｇ１のアドレスを発生し、前記Ｇ１メモリに出力する回路と、
前記映像信号Ｇ１のアドレスに、特定値を加算して、前記映像信号Ｇ１の垂直下方に隣接する同一種類の映像信号Ｇ３のアドレスとして発生し、前記Ｇ３メモリに出力する回路と、
前記映像信号Ｇ１のアドレスに、前記タイミング回路からの識別信号に基づき選択された特定値を加算して、前記映像信号Ｇ１の水平後方に隣接する同一種類の映像信号Ｇ２のアドレスとして発生し、前記Ｇ２メモリに出力する回路と、
前記映像信号Ｇ１のアドレスに、前記タイミング回路からの識別信号に基づき選択された特定値を加算して、前記映像信号Ｇ３の水平後方に隣接する同一種類の映像信号Ｇ４のアドレスとして発生し、前記Ｇ４メモリに出力する回路と
を備え、
前記補間フィルタは、
前記４つのメモリからの出力データである映像信号G1、G2、G3およびG4のデータを入力とし、当該４つのデータを２次元補間フィルタの構成画素データとして前記補間係数p'とＹ信号のアドレスの垂直成分の小数部の値ｑとから
【数１】
G = G1(1-p')(1-q) + G2*p'(1-q) + G3(1-p')q + G4*p'*q
で表される演算式により補間データＧを演算する回路を備えた
ことを特徴とする画像変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時分割多重された映像信号を幾何学変換処理する画像変換装置に関する。
【０００２】
【従来の技術】
従来、多重形式の標準ＴＶ信号の幾何学変換処理は、図１２に示すような幾何学変換装置により行われている。多重（マルチプレクス）された輝度信号、色信号は、デマルチプレクサ１２０１により、別々のチャンネルに分けられ（デマルチプレクス）、書き込みアドレス回路１２０２により生成されたアドレスに従って、輝度信号Ｙおよび色信号ＣＢ，ＣＲ  がそれぞれメモリ１２０３，１２０４，１２０５に格納される。そして、幾何学変換に応じて、読み出しアドレス回路１２０６により生成されたアドレス（整数部、小数部）のうち、整数部に従って、メモリ１２０３，１２０４，１２０５からＹ，ＣＢ，ＣＲ  がそれぞれ読み出され、補間回路１２０７，１２０８，１２０９に供給される。補間回路１２０７，１２０８，１２０９では、読み出しアドレス回路１２０６により生成されたアドレス（整数部、小数部）のうち、小数部に従って、それぞれ補間処理され、得られたＹ，ＣＢ，ＣＲ  の各信号はマルチプレクサ１２１０により多重される。
【０００３】
【発明が解決しようとする課題】
このように、従来の装置では、輝度信号Ｙおよび色信号ＣＢ，ＣＲ  を分離、合成する回路、すなわち、デマルチプレクサ１２０１とマルチプレクサ１２１０が必要であり、輝度信号Ｙおよび色信号ＣＢ，ＣＲ  に対して、映像の補間処理を行う回路、すなわち、補間回路１２０７，１２０８，１２０９が必要になり、効率的でなかった。
【０００４】
本発明の目的は、上記のような問題点を解決し、より小さい回路構成で幾何学変換処理を行うことができる画像変換装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１の発明は、ストア手段と、該ストア手段のリニアな書き込みアドレスを発生する書き込みアドレス発生手段と、該書き込みアドレス発生手段により発生された前記ストア手段のリニアなアドレスに、時分割多重されたディジタルコンポーネント映像信号を順次に書き込む書き込み手段と、幾何学変換式に基づき前記ストア手段上のアドレスを発生するアドレス発生手段と、該アドレス発生手段により発生されたアドレスの画素値を２次元補間する補間手段とを備えた画像変換装置であって、前記アドレス発生手段は、出力画素座標の垂直成分および水平成分と、幾何学変換式とから、ITU-R BT.656で定められた伝送フォーマットで時分割多重されたＣＢ，Ｙ，ＣＲ信号のうちのＹ信号のアドレスを計算するアドレス計算回路と、水平同期信号とクロックとに基づき、当該クロックタイミングにおける信号種別がいずれであるかを示す識別信号を出力するタイミング回路と、該タイミング回路からの識別信号と、前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部のＬＳＢの値とより決定される加算係数を、予め求めた加算係数から取り出すオフセット回路と、前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部を２倍するビットシフタと、該ビットシフタの出力と、前記オフセット回路の出力とを加算する加算回路と、該加算回路の出力と、前記アドレス計算回路により計算されたＹ信号のアドレスの垂直成分と、前記タイミング回路からの識別信号とから、２次元補間フィルタ構成画素データのアドレスを発生する補間アドレス回路とを備えたことを特徴とする。
【０００６】
請求項１に記載の発明において、前記補間手段は、前記タイミング回路からの信号種別と、前記アドレス計算回路により計算されたＹ信号のアドレスの水平成分の整数部のＬＳＢの値とに基づき、該水平成分の小数部の値ｐから補間係数p'を計算する計算回路と、前記補間アドレス回路により発生されたアドレスに従い前記ストア手段から読み出された２次元補間フィルタ構成画素データを、前記補間係数p'と前記アドレス計算回路からの垂直成分の小数部の値ｑとから計算されたフィルタ係数に基づき２次元演算処理する補間フィルタとを備えることができる。
【０００７】
請求項１に記載の発明において、前記ストア手段は、同一内容のディジタルデータをそれぞれに書き込むＧ１メモリ、Ｇ２メモリ、Ｇ３メモリおよびＧ４メモリの４つのメモリを備えることができ、前記補間アドレス回路は、前記加算回路の出力と、前記アドレス計算回路により計算されたＹ信号のアドレスの垂直成分とから映像信号Ｇ１のアドレスを発生し、前記Ｇ１メモリに出力する回路と、前記映像信号Ｇ１のアドレスに、特定値を加算して、前記映像信号Ｇ１の垂直下方に隣接する同一種類の映像信号Ｇ３のアドレスとして発生し、前記Ｇ３メモリに出力する回路と、前記映像信号Ｇ１のアドレスに、前記タイミング回路からの識別信号に基づき選択された特定値を加算して、前記映像信号Ｇ１の水平後方に隣接する同一種類の映像信号Ｇ２のアドレスとして発生し、前記Ｇ２メモリに出力する回路と、前記映像信号Ｇ１のアドレスに、前記タイミング回路からの識別信号に基づき選択された特定値を加算して、前記映像信号Ｇ３の水平後方に隣接する同一種類の映像信号Ｇ４のアドレスとして発生し、前記Ｇ４メモリに出力する回路とを備えることができ、前記補間フィルタは、前記４つのメモリからの出力データである映像信号G1、G2、G3およびG4のデータを入力とし、当該４つのデータを２次元補間フィルタの構成画素データとして前記補間係数p'とＹ信号のアドレスの垂直成分の小数部の値ｑとから
【数２】
G = G1(1-p')(1-q) + G2*p'(1-q) + G3(1-p')q + G4*p'*q
で表される演算式により補間データＧを演算する回路を備えることができる。
【００１１】
【発明の実施の形態】
本発明に係る幾何学変換の原理を説明する。まず、説明を簡単にするため、多重されていないＹ信号を例に説明する。入力Ｙ信号をリニアなアドレスでメモリに書き込み、出力画面に読み出す時に、幾何学変換式に基づき生成されたアドレスで読み出す。幾何学変換式をＦｘ，Ｆｙ  とし、メモリ上の座標（アドレス）を（ｈ，ｖ）  とし、出力画面上の座標を（Ｈ，Ｖ）  とすると、（ｈ，ｖ）  と（Ｈ，Ｖ）  の関係は、
【００１２】
【数３】
ｈ  ＝  Ｆｘ（Ｈ，Ｖ）
ｖ  ＝  Ｆｙ（Ｈ，Ｖ）          …  （２）
と表すことができる。すなわち、出力画面上の（Ｈ，Ｖ）  の位置の画素は、メモリのアドレス（ｈ，ｖ）  から読み出される。ただし、（ｈ，ｖ）  は入力のサンプル点に一致しない場合があるため、かかる場合には４点補間処理を行う。このようにすることにより、幾何学変換を行うことができる。この様子を図４に示す。
【００１３】
次に、多重されたＹ，ＣＢ，ＣＲ  を、多重信号のままメモリに書き込み、メモリからＹ，ＣＢ，ＣＲ  の各信号をそれぞれ別々に読み出す方法を説明する。ここでいう多重信号とはＩＴＵ−Ｒ  ＢＴ．６５６で定められている図３に示すようなフォーマットの信号をいう。フォーマット上、信号種別は水平同期信号とクロックにより一義的に定まる。メモリ上のＹ信号の座標（アドレス）を（ｈｍｙ，ｖｍｙ）  とし、出力画面の座標を（Ｈ，Ｖ）  とした場合、Ｙ信号を読み出すアドレス（ｈｍｙ，ｖｍｙ）  は、（ｈｍｙ，ｖｍｙ）  と、図４に示す（ｈ，ｖ）  との間に
【００１４】
【数４】
ｈｍｙ  ＝  ２ｈ＋１
ｖｍｙ  ＝  ｖ            …（３）
の関係があることから、（２）  式を用いると、
【００１５】
【数５】
ｈｍｙ  ＝  ２Ｆｘ（Ｈ，Ｖ）＋１
ｖｍｙ  ＝  Ｆｙ（Ｈ，Ｖ）          …（４）
と表される。ｖ方向は信号多重されておらず、多重処理を考慮する必要はないため、以後、ｈ方向のみについて説明する。
【００１６】
ＣＢ信号を読み出すためのアドレスを（ｈｍｂ，ｖｍｙ）  とすると、（４）  式の読み出しアドレスｈｍｙ  がＹ１信号の位相である場合は、ＣＢ信号はＹ１信号より１小さいアドレスになるので、
【００１７】
【数６】
0003587595.tif 000002
と表される。また、（４）  式の読み出しアドレスｈｍｙ  がＹ２信号の位相であるときには、Ｙ１信号のサンプル点でのＣＢ信号のデータ、つまり、Ｙ２信号より３小さいアドレス（計算されたｈｍｙ  より３小さいアドレス）のＣＢ信号を読み出す。よって、
【００１８】
【数７】
0003587595.tif 000003
となる。
【００１９】
ＣＲ信号を読み出すためのアドレスを（ｈｍｒ，ｖｍｙ）  とすると、（４）  式の読み出しアドレスｈｍｙ  がＹ１信号の位相の時は、ＣＲ信号はＹ１信号より１大きいアドレスにあるので、
【００２０】
【数８】
0003587595.tif 000004
となり、同様に、Ｙ２信号の位相になるときは、Ｙ２信号より１小さいアドレスのＣＲ信号を読み出すので、
【００２１】
【数９】
0003587595.tif 000005
となる。Ｙ２信号位相での読み出し例を図５に示す。図５に示すＣＢ，ＣＲ  はＹ１と同一の（Ｈ，Ｖ）  で読み出しアドレスを計算して、最後にオフセットが加算される。以上から分かるように、Ｙ，ＣＢ，ＣＲ  の読み出しアドレスは、Ｙ，ＣＢ，ＣＲ  が多重されていない場合の座標系で幾何学変換式Ｆｘ，Ｆｙ  を計算し、Ｆｘを２倍、すなわち、２Ｆｘ  にし、Ｙ，ＣＢ，ＣＲ  の各信号に対して、表１に示すオフセットを加算することにより求めることができる。読み出しアドレスがＹ１信号の位相またはＹ２信号の位相のいずれであるかは、幾何学変換式Ｆｘに基づき生成されたアドレスの整数部のＬＳＢ  により判定することができる。表１に示すＬＳＢ  は幾何学変換式Ｆｘに基づき生成されたアドレスの整数部のＬＳＢ  である。
【００２２】
【表１】
0003587595.tif 000006
【００２３】
実際には、出力信号（出力映像）も多重された形式であるので、幾何学変換式Ｆｘ，Ｆｙ  の計算を、図６に示すように、ＣＢ，Ｙ１，ＣＲ信号の期間は、Ｙ１信号で計算したＦｘをホールドし、Ｙ２信号の期間はＹ２信号のＦｘを計算するというようにする。このようにすることにより、上述した原理をそのまま適用することができる。
【００２４】
次に、多重信号の補間処理について説明する。図２に示すような近傍４画素値による４点補間を用いる場合を例にとる。読み出しアドレスの水平値（ｈ）  の小数部をｐとし、読み出しアドレスの垂直値（ｖ）  の小数部をｑとした場合、求めたい画素値Ｇは
【００２５】
【数１０】
0003587595.tif 000007
と表される。補間係数ｐ，ｑ  は前記Ｆｘ，Ｆｙ  に基づき生成されたアドレスの小数部であるが、これはＹ信号の補間係数であり、ＣＢ，ＣＲ  信号の補間処理をする場合は、係数ｐを変換する必要がある。その理由は、ＣＢ，ＣＲ  信号は１画素おきにしかサンプルがないため、４点補間に用いられる画素の関係がＹ信号とは異なるからである。この様子を図７に示す。変換後の補間係数をｐ’とする。ＣＢ，ＣＲ  信号の補間係数は、例えば、読み出しアドレスの位相がＹ１信号と同位相（ｈ整数部のＬＳＢ  が０）であった場合、図７（ａ）  から分かるように、
【００２６】
【数１１】
ｐ’  ＝  ｐ／２            …（９）
となる。また。位相がＹ２信号と同位相（ｈ整数部のＬＳＢ  が１）であった場合、補間係数ｐ’は、図７（ｂ）  から分かるように、
【００２７】
【数１２】
ｐ’  ＝  （１＋ｐ）／２          …（１０）
となる。補間係数ｐ’の切り替えを表２に示す。
【００２８】
【表２】
0003587595.tif 000008
【００２９】
図１は本発明の第１の実施の形態を示す。図１において、１０は帯域制限回路であり、幾何学変換時の再サンプルによる折り返しを防止するために帯域制限を行うものである。帯域制限回路１０は映像信号の多重タイミングに合わせて係数を切り替えることが可能な構成とする。すなわち、多重信号のタイミング（ＣＢ，Ｙ１，ＣＲ，Ｙ２）  ごとに異なる係数でフィルタ演算を行うものとする。２０は書き込みアドレス発生回路であり、クロックごとに水平値が１ずつ増加し、ラインごとに垂直値が１ずつ増加する、いわゆるリニアなアドレスを発生するものである。３１ないし３４はメモリであり、帯域制限回路１０により帯域制限された映像信号が、書き込みアドレス発生回路２０からのアドレスに従って書き込まれており、Ｇ１からＧ４までの画素に対応させてある。４０は読み出しアドレス発生回路であり、メモリ３１〜３４の読み出しアドレスを幾何学変換式に基づいて発生するものである。５０は４点補間回路であり、メモリ３１〜３４から読み出された画素値に対して、図２に示すような近傍４画素値による４点補間を行うものである。
【００３０】
このように構成したので、入力の映像信号は帯城制限回路１０により帯域制限され、得られた信号は、クロックごとに水平値が１ずつ増加し、ラインごとに垂直値が１ずつ増加する、いわゆるリニアなアドレスでメモリ３１〜３４に書き込まれる。そして、メモリ３１〜３４上の映像データは、読み出しアドレス発生回路４０により幾何学変換式に基づいて発生されたアドレスから読み出される。読み出しアドレス発生回路４０により発生される読み出しアドレス値は小数を含んでおり、必ずしも入力映像の標本点に一致しないので、図２に示すような近傍４画素値による４点補間を用いている。読み出しアドレスの水平値（ｈ）  の小数部をｐとし、読み出しアドレスの垂直値（ｖ）  の小数部をｑとした場合、求めたい画素値Ｇは
【００３１】
【数１３】
0003587595.tif 000009
と表される。
【００３２】
図９は図１に示す読み出しアドレス回路４０の構成を示す。図９において、５０は図１の４点補間回路５０と同一部分を示す。９０１はアドレス計算回路であり、非多重形式の信号を幾何学変換する際のアドレス（ｈ，ｖ）  を計算するものである。９０２はビットシフタであり、アドレス計算回路９０１により計算されたアドレスデータのうち水平方向のアドレスの整数部を上位へ１ビットシフトするものである。ビットシフタ９０２によりアドレスが２倍され、２ｈが得られる。９０３はオフセット回路であり、図１０に示すように構成されており、アドレス計算回路９０１のｈ整数部のＬＳＢ  に基づき、タイミング回路９０４からの信号に合わせて、ＣＢ，Ｙ１，ＣＲ，Ｙ２  のオフセットを出力するものである。９０５は補間アドレス回路であり、Ｇ１，Ｇ２，Ｇ３，Ｇ４  相当する画素のアドレスをそれぞれ計算するものである。
【００３３】
次に、動作を説明する。非多重形式の信号を幾何学変換する際のアドレス（ｈ，ｖ）  がアドレス計算回路９０１により計算され、得られたアドレスデータのうちｈ方向のアドレスはビットシフタ９０２により上位へ１ビットシフトされる。よって、アドレスが２倍され、２ｈが得られる。そして、読み出しアドレスがＹ１の位相か、Ｙ２の位相かが、アドレス計算回路９０１のｈ整数部のＬＳＢ  で判定され、判定結果に基づき、オフセットが切り換えられる。すなわち、ｈ整数部のＬＳＢ  が０の場合には、スイッチ素子１００３がセレクタ１００１側に切り換えられ、ＣＢ，Ｙ１，ＣＲ，Ｙ２  のそれぞれの多重タイミングに合わせて、セレクタ１００１によりそれぞれ０，１，２，１が選択され出力される。一方、ｈ整数部のＬＳＢ  が１の場合には、スイッチ素子１００３がセレクタ１００２側に切り換えられ、ＣＢ，Ｙ１，ＣＲ，Ｙ２  のそれぞれの多重タイミングに合わせて、セレクタ１００２によりそれぞれ−２，１，０，１が選択され出力される。そして、切り換えられたオフセット回路１００３出力が加算され、多重形式の読み出しアドレスが計算される。多重タイミングに合わせたオフセット回路１００３出力は、表１の通りである。
【００３４】
拡大率が１．０  の場合、２．０  の場合の各回路の出力を図８（ｂ），（ｃ）  に示す。このようなタイミングで読み出し、アドレスの計算が行われる。図８（ａ）  において、アドレスの更新のタイミングでは、Ｕの期間は同一の読み出しアドレス値となることを示し、黒の三角形はアドレス値の更新のタイミングを示す。図８（ｂ），（ｃ）  おいて、ビットシフタの出力値は、アドレス計算回路出力の整数部を２倍した値になっており、補間アドレス回路出力値はビットシフタ出力値とオフセット回路出力値を加算した結果になっている。
【００３５】
補間アドレス回路９０５では、Ｇ１画素のアドレスからＧ２，Ｇ３，Ｇ４に相当する画素のアドレスをそれぞれ計算する。これらのアドレスはＧ１画素の読み出しアドレスを（ｈｍ，ｖｍ）  とすると、
Ｇ２用アドレス（ｈｍ＋α，  ｖｍ    ）
Ｇ３用アドレス（ｈｍ，        ｖｍ＋１）
Ｇ４用アドレス（ｈｍ＋α，  ｖｍ＋１）
となる。Ｙ１，Ｙ２（輝度信号）  のタイミングでは、α＝２であり、ＣＢ，ＣＲ（色信号）  のタイミングでは、α＝４である。
【００３６】
４点補間回路５０の構成を示す図１１を参照して４点補間回路の動作を説明する。４点補間回路５０では、Ｇ１，Ｇ２，Ｇ３，Ｇ４  画素と、読み出しアドレスの小数部（ｐ、ｑ）を用いて、式（１）  により補間画素を計算する。その際、ＣＢ，ＣＲ（色信号）  のタイミングでは、読み出しアドレスのｈ整数部のＬＳＢ  によって、ｐを表２のｐ’のように変換して補間計算をする。すなわち、読み出しアドレスのｈ整数部のＬＳＢ  が０である場合には、スイッチ素子１１０３がセレクタ１１０１側に切り換えられ、ＣＢ，Ｙ１，ＣＲ，Ｙ２  のそれぞれの多重タイミングに合わせて、セレクタ１１０１によりそれぞれｐ／２  ，ｐ  ，ｐ／２  ，ｐ  が選択される。一方、ｈ整数部のＬＳＢ  が１の場合には、スイッチ素子１１０３がセレクタ１１０２側に切り換えられ、ＣＢ，Ｙ１，ＣＲ，Ｙ２  のそれぞれの多重タイミングに合わせて、セレクタ１１０２によりそれぞれ（１＋ｐ）／２  ，ｐ  ，（１＋ｐ）／２  ，ｐ  が選択される。補間係数ｐ’と、読み出しアドレスの垂直値（ｖ）  の小数部ｑを用いて、次の式、すなわち、
【００３７】
【数１４】
Ｇ  ＝  Ｇ１（１−ｐ’）（１−ｑ）  ＋  Ｇ２＊ｐ’（１−ｑ）                        ＋  Ｇ３（１−ｐ’）ｑ  ＋  Ｇ４＊ｐ’＊ｑ
から、加重加算回路１１０４により画素値Ｇが求められる。
【００３８】
本実施の形態では、上記のように構成したので、多重信号のまま幾何学変換処理を行うことができ、多重信号を各チャンネルに分ける回路が不要になり、また、チャンネルごとに補間回路を用意する必要がなくなる。
【００３９】
本実施の形態では、Ｇ１からＧ４までの画素ごとに４つのメモリを用いた例を説明したが、１つのメモリで共用し、１つのメモリからの各画素の読み出しを、入力信号の標本化周波数の４倍で行うようにしても、同様の効果を奏することができる。
【００４０】
本実施の形態では、多重形式の映像信号の例を説明したが、非多重形式の映像信号を幾何学変換処理することもできる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、上記のように構成したので、（１）  多重されたコンポーネント映像信号を分離することなく幾何学変換処理を行うことができ、（２）  多重されていない映像信号も同一の回路構成で処理できるなどの特徴を有しており、従来よりも全体的に大幅な回路規模縮小を図ることができ効率的である。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図である。
【図２】４点補間を説明するための説明図である。
【図３】ＩＴＵ−Ｒ  ＢＴ．６５６で勧告されている多重映像信号の伝送フォーマットを示す図である。
【図４】Ｙ信号を例に幾何学変換の原理を説明するための説明図である。
【図５】多重信号を例に幾何学変換の原理を説明するための説明図である。
【図６】アドレス計算方法を説明するための説明図である。
【図７】多重タイミングに合わせた補間係数の切り換えを説明するための説明図である。
【図８】読み出しアドレス処理を説明するための説明図である。
【図９】図１に示す読み出しアドレス発生回路４０の構成を示すブロック図である。
【図１０】図９に示すオフセット回路９０３の構成を示すブロック図である。
【図１１】図１に示す４点補間回路５０の構成を示すブロック図である。
【図１２】従来の幾何学変換装置を示すブロック図である。
【符号の説明】
１０  帯域制限回路
２０  書き込みアドレス発生回路
３１  Ｇ１メモリ
３２  Ｇ２メモリ
３３  Ｇ３メモリ
３４  Ｇ４メモリ
４０  読み出しアドレス発生回路
５０  ４点補間回路
９０１  アドレス計算回路
９０２  ビットシフタ
９０３  オフセット回路
９０４  タイミング回路
９０５  補間アドレス回路
１００１，１００２，１１０１，１１０２  セレクタ
１００３，１１０３  スイッチ素子
１１０４  加重加算回路
【図１】
0003587595.tif 000010
【図２】
0003587595.tif 000011
【図３】
0003587595.tif 000012
【図４】
0003587595.tif 000013
【図５】
0003587595.tif 000014
【図６】
0003587595.tif 000015
【図７】
0003587595.tif 000016
【図８】
0003587595.tif 000017
【図９】
0003587595.tif 000018
【図１０】
0003587595.tif 000019
【図１１】
0003587595.tif 000020
【図１２】
0003587595.tif 000021