(57)【特許請求の範囲】
【請求項１】
セルアレー領域と周辺回路領域に形成されたトランジスタが層間絶縁膜で覆われている半導体基板上に前記半導体基板の活性領域に連結されるビットラインを形成する段階と、
第１絶縁物質を用いて前記結果物上に前記ビットラインを覆う第１キャッピング層を形成する段階と、
前記第１絶縁物質と異なる食刻選択比を有する第２絶縁物質を用いて前記結果物の全面に前記第１キャッピング層の上面を露出させる第１層間絶縁膜を形成する段階と、
第３絶縁物質を用いて前記第１キャッピング層及び第１層間絶縁膜上に第２キャッピング層を形成する段階と、
写真食刻工程を用いて前記セルアレー領域で前記半導体基板の活性領域と電気的に接続されるストレージコンタクト形成用の第１コンタクトホールと、前記周辺回路領域で部分的なインターコネクションのためのメタルコンタクト用の第２コンタクトホールを同時に形成する段階と、
前記結果物の全面に前記第１コンタクトホールと第２コンタクトホールが埋め立てられるよう金属物質を蒸着して導電層を形成する段階と、
前記セルアレー領域では前記第１コンタクトホール内に埋め立てられた部分を除いた前記導電層を全て取り除いて前記第１コンタクトホール内にプラグを形成し、前記周辺回路領域では前記導電層をパタニングして前記第２コンタクトホールの上部に配線層を形成する段階と、
前記第３絶縁物質と異なる食刻選択比を有する第４絶縁物質を用いて前記周辺回路領域のみに第２層間絶縁膜を形成する段階と、
前記セルアレー領域の前記プラグの上部に第１導電物質からなるストレージ電極を形成する段階と、
前記ストレージ電極の表面に誘電体膜を形成する段階と、
前記誘電体膜上に第２導電物質からなるプレート電極を形成する段階とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁物質は窒化膜であり、前記第２絶縁物質は酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜を形成する段階は、前記第１キャッピング層の形成された結果物の全面に酸化膜を蒸着する段階と、
前記第１キャッピング層を食刻阻止層として前記酸化膜をＣＭＰ工程で平坦化する段階とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記導電層を形成する段階は、前記金属物質としてタングステン（Ｗ）又はＴｉＮを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２キャッピング層を形成する段階で前記第３絶縁物質として窒化膜を用い、前記第２層間絶縁膜を形成する段階で前記第４絶縁物質として酸化膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２層間絶縁膜を形成する段階は、前記プラグと配線層の形成された結果物の全面に酸化膜を蒸着する段階と、
前記セルアレー領域に限って前記第２キャッピング層を食刻阻止層として前記酸化膜を食刻して取り除く段階とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＣＯＭ（Ｃａｐａｃｉｔｏｒ  Ｏｎ  Ｍｅｔａｌ）構造を有する半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子、特にＤＲＡＭの高集積化のためには最小の面積に最多の素子を集積すべきである。
【０００３】
次世代素子のギガビット級のＤＲＡＭセルにおいて、一つのトランジスタと一つのキャパシタとからなるメモリセルの面積は０．３μｍｃｍ２  以下であって、これはメガヒット級ＤＲＡＭセルでは相異なる配線を接続させるためのコンタクトホール１個の面積に過ぎない。このように小さい面積に単位セルを構成するために通常の工程技術でトランジスタ、キャパシタ及び相互接続のためのコンタクトホールを全て別途に形成するのはほぼ不可能である。
【０００４】
ギガビット級のメモリセルを構成するためには約０．３μｍｃｍ２  以下の面積内にトランジスタ、キャパシタ及びソース／ドレイン領域との接続のためのコンタクトホールをいずれも含むべきであり、このような面積の限界を乗り越えるためには３次元的なセル構造が必要とされる。即ち、セル構造を２次元的な構造から３次元的な構造に変更すべきである。
【０００５】
この際、半導体装置の高集積化による単位セルのサイズの減少と共にラテラルディメンションが縮まり、これによってコンタクトサイズも縮まる。これに対して、バチカル方向のスケールダウンは大きくないためコンタクトホールのアスペクト比が高まり、コンタクト抵抗が増える。これは素子の開発において大きな制限要素の一つである。つまり、コンタクトサイズの減少とアスペクト比の増加はコンタクト抵抗の増加を招く。
【０００６】
一方、狭いセル面積内で必要なセルキャパシタンスを確保するためには高誘電物質を用いたり、セルストレードノードの高さを高くするしかない。特に、キャパシタ構造がＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造であるＤＲＡＭ装置では、ビットラインを先に形成した後、そのビットライン上にセルキャパシタを形成することによって限られたセル面積内でセルキャパシタの容量を確保し得る利点がある。
【０００７】
図１はＣＯＢ構造を採用したＤＲＡＭ装置において、セルアレー領域と周辺回路領域が相接する部分の一般の構造を概略的に示した断面図である。
【０００８】
図１を参照してＣＯＢ構造を採用したＤＲＡＭ装置の一般の構造を説明すれば、ワードライン１２の形成された半導体基板１０上に第１層間絶縁膜２０を通じてストレージコンタクトホールを形成した後ストレージ電極２４，誘電体膜２６及びプレート電極２８を形成してキャパシタを完成する。前記キャパシタ構造において、ストレージコンタクトはストレージ電極２４と同時に形成されるものであって、例えば前記ストレージ電極形成物質と同一であるドーピングされたポリシリコンからなるプラグによって形成される。その後、前記キャパシタ上に前記第２層間絶縁膜３０を覆い、前記第２層間絶縁膜３０及び第１層間絶縁膜２０を通じてコンタクトホールを形成した後、局部的なインターコネクションのための第１レベルの金属配線層として、例えばタングステンからなる第１配線層３２を形成する。その後、後続工程で適当な層間絶縁膜を介在して第２配線層３４及び第３配線層３６を形成し得る。
【０００９】
前述したようなＣＯＢ構造を用いた半導体装置において、キャパシタのキャパシタンスを増やすためにストレージノード電極の高さを高めるとセルアレー領域と周辺回路領域間の段差がさらに大きくなる。この際、キャパシタが形成された後形成される第１レベルの金属配線層がタイトなデザインルールを有する場合には半導体装置の高集積化に伴ってその金属配線層の厚さと層間絶縁膜の和で表示されるバチカルピッチが増加してしまい、よって金属配線が形成し難くなる。
【００１０】
このような問題を解決するために、文献（Ｊ．Ｙ．Ｙｏｏｎ  ｅｔ  ａｌ．，“Ａ  Ｎｅｗ  Ｃａｐａｃｉｔｏｒ  ｏｎ  Ｍｅｔａｌ（ＣＯＭ）  Ｃｅｌｌ  Ｆｏｒ  Ｂｙｏｎｄ  ２５６  Ｍｅｇａ  ｂｉｔ  ＤＲＡＭ”，  １９９４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ１３５〜１３６  ）には第１レベルの金属配線層を形成した後、その金属配線層上にキャパシタを形成するＣＯＭ構造が提案されている。前記文献に記載されたようなＣＯＭ構造では金属配線のバチカルピッチを低めながら望むセルキャパシタンスを確保し得る。
【００１１】
しかし、前記文献に示した方法では第１レベルの金属配線層とストレージコンタクトを別途に形成するため製造工程が複雑である。
【００１２】
【発明が解決しようとする課題】
本発明の目的は単純化した製造工程によってＣＯＭ構造を採用した半導体装置を製造する方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体装置の製造方法によれば、セルアレー領域と周辺回路領域に形成されたトランジスタが層間絶縁膜で覆われている半導体基板上に半導体基板の活性領域に連結されるビットラインを形成する。第１絶縁物質を用いて結果物上にビットラインを覆う第１キャッピング層を形成する。第１絶縁物質と異なる食刻選択比を有する第２絶縁物質を用いて結果物の全面に前記第１キャッピング層の上面を露出させる第１層間絶縁膜を形成する。第３絶縁物質を用いて第１キャッピング層及び第１層間絶縁膜上に第２キャッピング層を形成する。写真食刻工程を用いてセルアレー領域で半導体基板の活性領域と電気的に接続されるストレージコンタクト形成用の第１コンタクトホールと、周辺回路領域で局部的なインターコネクションのためのメタルコンタクト用の第２コンタクトホールを同時に形成する。結果物の全面に第１コンタクトホールと第２コンタクトホールが埋め立てられるよう金属物質を蒸着して導電層を形成する。セルアレー領域では第１コンタクトホール内に埋め立てられた部分を除いた導電層を全部取り除いて第１コンタクトホール内にプラグを形成し、周辺回路領域では導電層をパタニングして第２コンタクトホールの上部に配線層を形成する。第３絶縁物質と食刻選択比が異なる第４絶縁物質を用いて周辺回路領域のみに第２層間絶縁膜を形成する。セルアレー領域のプラグの上部に第１導電物質からなるストレージ電極を形成する。ストレージ電極の表面に誘電体膜を形成する。誘電体膜上に第２導電物質からなるプレート電極を形成する。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１５】
【実施例】
図２は半導体基板１００上にビットライン１２２及び第１キャッピング層１２４を形成する段階を示す。その詳細は、トランジスタのような必要な素子１０２の形成された半導体基板１００上に層間絶縁膜１１０，１２０を介在して前記半導体基板１００の活性領域に連結される第１導電層としてビットライン１２２を形成し、第１絶縁物質、例えばシリコン窒化物（Ｓｉ３  Ｎ４  ）を用いて前記結果物の全面に第１絶縁層を積層した後、これを異方性食刻して前記ビットライン１２２を覆う第１キャッピング層１２４を形成する。
【００１６】
図３は第１層間絶縁膜１３０と第２キャッピング層１３４を形成する段階を示す。詳しくは、前記第１絶縁物質と食刻選択比が異なる第２絶縁物質を用いて前記結果物の全面にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏ）方法によって絶縁膜、例えば酸化膜を形成した後、前記第１キャッピング層１２４を食刻阻止層として前記酸化膜をＣＭＰ工程で平坦化して前記第１キャッピング層１２４の上面を露出させる第１層間絶縁膜１３０を形成し、その上に第３絶縁物質、例えばシリコン窒化物（Ｓｉ３  Ｎ４  ）を用いて前記結果物の全面に第２絶縁層を積層して第２キャッピング層１３４を形成する。
【００１７】
図４はセルアレー領域のストレージコンタクト形成用のコンタクトホールｄ１と、周辺回路領域のメタルコンタクト用のコンタクトホールｄ２，ｄ３，ｄ４を同時に形成する段階を示す。詳しくは、前記図３の結果物に対して写真食刻工程を用いてセルアレー領域には前記半導体基板１００の活性領域と電気的に接続されるストレージコンタクト形成用のコンタクトホールｄ１を形成し、これと同時に周辺回路領域には局部的なインターコネクションのためのメタルコンタクト用のコンタクトホールｄ２，ｄ３，ｄ４を形成する。
【００１８】
図５はセルアレー領域のストレージコンタクト形成用のプラグｅ１と、周辺回路領域の配線層ｅ２，ｅ３，ｅ４を形成する段階を示す。詳細には、前記図４の結果物上にオープンされているコンタクトホールｄ１，ｄ２，ｄ３，ｄ４の内部か埋め立てられるようＣＶＤ方法で金属物質、例えばタングステン（Ｗ）又はＴｉＮのような優れた埋立特性を有する金属物質を蒸着して第２導電層を形成した後、写真食工程を用いてセルアレー領域では前記第２導電層をエッチバックして前記コンタクトホールｄ１内にストレージコンタクトを形成するプラグｅ１を形成し、周辺回路領域では前記第２導電層をパタニングして局部的なインターコネクション形成のために前記コンタクトホールｄ２，ｄ３，ｄ４の上部に各々配線層ｅ２，ｅ３，ｅ４を形成する。
【００１９】
この際、前記図３に示したように、ＣＭＰ工程を用いて前記第１層間絶縁膜１３０の平坦化度を向上させたので、前記配線層ｅ２，ｅ３，ｅ４の形成のための写真食刻工程時ＤＯＦ（Ｄｅｐｔｈ  Ｏｆ  Ｆｏｃｕｓ）マージンを向上し得る上に、金属物質からなる前記第２導電層を食刻する際、通常の方法による場合と同様に表面屈曲によって形成された段差部分で前記第２導電層が過度に食刻されることを最小化し得る。従って、セルアレー領域のコンタクトホール内に形成された前記プラグｅ１の表面が過度食刻によってリセス（ｒｅｃｅｓｓ）される現象を防止し得る。
【００２０】
図６は周辺回路領域のみに第２層間絶縁膜１４０を形成する段階を示す。詳しくは、前記図５の結果物の全面に絶縁膜、例えば酸化膜を形成した後、セルアレー領域に限って前記第２キャッピング層１３４を食刻阻止層として前記絶縁膜を食刻して取り除くことによって、周辺回路領域のみを覆う第２層間絶縁膜１４０を形成する。これによって、セルアレー領域では前記プラグｅ１の上面が露出される。
【００２１】
図７はストレージ電極を形成する段階を示す。その詳細は、前記図６のセルアレー領域に、例えばドーピングされたポリシリコン層のような導電層を形成した後パタニングすることによって、前記プラグｅ１を通じて前記半導体基板１００の活性領域に電気的に連結されるストレージ電極１４２を形成する。又は、前記導電層としてＴｉＮ膜とポリシリコン層を順に形成した後パタニングすることによってＴｉＮ膜／ポリシリコン層の積層構造のストレージ電極を形成することもできる。
【００２２】
前記図７において、前記ストレージ電極１４２をＯＳＣ（Ｏｎｅ  Ｃｙｌｉｎｄｅｒ  Ｓｔａｃｋ）構造で形成したが、本発明はこれに限定されるものではなく、シンプルスタック構造やその他の構造を採用し得る。
【００２３】
図８はキャパシタを完成する段階を示す。詳しくは、セルアレー領域で前記ストレージ電極１４２の表面に、例えばＴａ２  Ｏ５  、（Ｂａ，Ｓｒ）ＴｉＯ３  などの高誘電物質より誘電体膜１４４を形成し、その上に例えばＴｉＮ膜／ポリシリコン層の積層構造のプレート電極１４６を形成することによってキャパシタを形成する。
【００２４】
その後、通常のコンタクト及び配線形成工程を用いて半導体装置の全体構造を完成する。このような後続工程において、セルアレー領域ではキャパシタが形成されており、セルアレー領域を除いた領域では局部的なインターコネクション形成のための配線層が形成されているので、セルアレー領域と、周辺回路領域とを含むその他の領域間の段差が緩和され、後続工程でコンタクト及び金属配線層を形成するときの工程マージンを向上し得る。
【００２５】
図９は前記図５の配線層ｅ２，ｅ３，ｅ４に対応する第１レベルの金属配線層と、従来の技術による半導体装置で前記図１の第１配線層３２に対応する第１レベル金属配線層における各々のコンタクト抵抗の蓄積分布率を示したグラフである。
【００２６】
図９から判るように、本発明によってセルアレー領域のストレージコンタクトと周辺回路領域の金属配線層を同時に形成する場合の金属配線層のコンタクト抵抗は、従来の技術による場合のコンタクト抵抗とほぼ同一である。従って、金属配線層で同一のコンタクト抵抗を保持しながら金属配線層の形成に必要な写真食刻工程を減らして工程を単純化し得る。
【００２７】
図１０は本発明による半導体装置のストレージコンタクトのコンタクト抵抗と、図１に示したような従来の技術による半導体装置のストレージコンタクトのコンタクト抵抗の蓄積分布率を示したものである。
【００２８】
図１０から判るように、本発明による半導体装置でストレージコンタクトがポリシリコンプラグからタングステンプラグに取り替えられることによって、本発明による半導体装置におけるコンタクト抵抗が従来の技術による半導体装置のストレージコンタクトにおけるコンタクト抵抗に比べて１オーダー程度減少した。
【００２９】
前述したような本発明の好ましい実施例によれば、ストレージコンタクトを形成するために、従来の技術のようにポリシリコンからなるプラグを形成する代わりに金属によるプラグを用いることによってコンタクト抵抗を減らし得ると同時に、セルアレー領域内にストレージ電極を形成する前に、ストレージコンタクトの形成と同時に周辺回路領域に局部的なインターコネクションのための金属配線層を形成するＣＯＭ構造を採用することによって、セルアレー領域のストレージ電極の形成後に行われる金属配線層の形成工程でセルアレー領域と、周辺回路領域又はコア領域との段差が縮められるので後続工程を容易に行い得る。
【００３０】
【発明の効果】
従って、本発明によるＣＯＭ構造を採用した半導体装置で局部的なインターコネクションのための第１レベルの金属配線層とキャパシタのストレージコンタクトを同時に形成することによって、セルアレー領域と周辺回路領域間の段差を改善して工程マージンを確保することができ、コンタクト抵抗が小さい半導体装置を単純化した製造工程で製造し得る。
【００３１】
以上、本発明を好ましい実施例を挙げて詳細に説明したが、本発明は前記の実施例に限定されるものではなく、本発明の技術的思想内で当業者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】ＣＯＢ構造を採用した従来の半導体装置でセルアレー領域と周辺回路領域とが接する部分の構造を概略的に示した断面図である。
【図２】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図３】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図８】本発明の好ましい実施例によるＣＯＭ構造の半導体装置の製造方法を説明するための断面図である。
【図９】本発明による金属配線層におけるコンタクト抵抗と、従来の技術による金属配線層におけるコンタクト抵抗とを比較したグラフである。
【図１０】本発明による半導体装置のストレージコンタクトにおけるコンタクト抵抗と、、従来の技術による半導体装置のストレージコンタクトにおけるコンタクト抵抗とを比較したグラフである。
【符号の説明】
１００…半導体基板
１０２…素子
１１０，１２０…層間絶縁膜
１２２…ビットライン
１２４…第１キャッピング層
１３４…第２キャッピング層
１４０…第２層間絶縁膜
１４２…ストレージ電極
１４４…誘電体膜
１４６…プレート電極
【図１】
0003577197.tif 000002
【図２】
0003577197.tif 000003
【図３】
0003577197.tif 000004
【図４】
0003577197.tif 000005
【図５】
0003577197.tif 000006
【図６】
0003577197.tif 000007
【図７】
0003577197.tif 000008
【図８】
0003577197.tif 000009
【図９】
0003577197.tif 000010
【図１０】
0003577197.tif 000011