(57)【特許請求の範囲】
【請求項１】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極とから構成され、該上部電極は、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成ることを特徴とする半導体メモリセルのキャパシタ構造。
【請求項２】
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項１に記載の半導体メモリセルのキャパシタ構造。
【請求項３】
強誘電体薄膜は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶相として含んでいることを特徴とする請求項１に記載の半導体メモリセルのキャパシタ構造。
【請求項４】
強誘電体薄膜は、Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）から成ることを特徴とする請求項１に記載の半導体メモリセルのキャパシタ構造。
【請求項５】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を、スパッタ法にて強誘電体薄膜上に成膜することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項６】
上部電極層をスパッタ法にて成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理することを特徴とする請求項５に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項７】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を、反応性スパッタ法にて強誘電体薄膜上に成膜することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項８】
上部電極層を反応性スパッタ法にて成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理することを特徴とする請求項７に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項９】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を、電子ビーム蒸着法にて強誘電体薄膜上に成膜することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１０】
上部電極層を電子ビーム蒸着法にて成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理することを特徴とする請求項９に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１１】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を、ＭＯＣＶＤ法にて強誘電体薄膜上に成膜することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１２】
上部電極層をＭＯＣＶＤ法にて成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理することを特徴とする請求項１１に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１３】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ層をスパッタ法にて強誘電体薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１４】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ層を反応性スパッタ法にて強誘電体薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１５】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ層を電子ビーム蒸着法にて強誘電体薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１６】
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法であって、
Ｒｕ層をＭＯＣＶＤ法にて強誘電体薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成することを特徴とする半導体メモリセルのキャパシタ構造の作製方法。
【請求項１７】
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項５乃至請求項１６に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１８】
強誘電体薄膜は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶相として含んでいることを特徴とする請求項５乃至請求項１６に記載の半導体メモリセルのキャパシタ構造の作製方法。
【請求項１９】
強誘電体薄膜は、Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）から成ることを特徴とする請求項５乃至請求項１６に記載の半導体メモリセルのキャパシタ構造の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体薄膜を用いた半導体メモリセルのキャパシタ構造及びその作製方法、更に詳しくは、強誘電体薄膜を用いた不揮発性半導体メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキャパシタ構造及びその作製方法に関する。
【０００２】
【従来の技術】
近年、成膜技術の進歩に伴い強誘電体薄膜を用いた不揮発性半導体メモリの応用研究が盛んに進められている。この不揮発性半導体メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用する、高速書き換えが可能な不揮発性半導体メモリである。現在研究されている強誘電体薄膜を備えた不揮発性半導体メモリは、強誘電体キャパシタ部の蓄積電荷量の変化を検出する方式と、強誘電体の自発分極による半導体の抵抗変化を検出する方式の２つに分類することができる。本発明における半導体メモリセルは前者に属する。
【０００３】
強誘電体キャパシタ部の蓄積電荷量の変化を検出する方式の不揮発性半導体メモリセルは、基本的には、強誘電体キャパシタ部と選択トランジスタとから構成されている。強誘電体キャパシタ部は、例えば、下部電極と上部電極、及びそれらの間に挟まれた高比誘電率εを有する強誘電体薄膜から成るキャパシタ薄膜から構成されている。このタイプの不揮発性半導体メモリセルにおけるデータの書き込みや読み出しは、図１３に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。強誘電体薄膜に外部電界を加えた後、外部電界を除いたとき、強誘電体薄膜は残留分極を示す。そして、強誘電体薄膜の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐｒの状態（図１３の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐｒの状態（図１３の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体薄膜に例えばプラス方向の外部電界を印加する。これによって、強誘電体薄膜の分極は図１３の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体薄膜の分極反転は生じない。一方、データが「１」の場合には、強誘電体薄膜に分極反転が生じる。その結果、強誘電体キャパシタ部の蓄積電荷量に差が生じる。選択されたメモリセルの選択トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体薄膜の分極状態は図１３の「Ｄ」の状態となってしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態とし、データ「１」を書き込む。
【０００５】
ＳｉＯ２層上に形成されたＴｉから成るバッファ層の上に下部電極が設けられ、キャパシタ薄膜がＰｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３から成り、上部電極がＰｔ（白金）から成るキャパシタ構造が、例えば、Ｒａｍｔｏｎ  Ｃｏｒｐｏｒａｔｉｏｎ，  ”ＦＲＡＭ  Ｃｅｌｌ”，  Ｔｈｏｍａｓ  Ｂｏｅｈｍ，  ＨＥ６−９４−２００１、”Ｐｏｌａｒｉｚａｔｉｏｎ  Ｆａｔｉｇｕｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｓｏｌ−Ｇｅｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｐｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３  Ｔｈｉｎ−Ｆｉｌｍ  Ｃａｐａｃｉｔｏｒｓ”，  Ｔ．Ｍｉｈａｍａ，  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．３３（１９９４），  ｐｐ  ３９９６−４００２、”Ｆａｔｉｇｕｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｓｏｌ−Ｇｅｌ  Ｄｅｒｉｖｅｄ  Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  Ｔｈｉｎ  Ｆｉｌｍｓ”，  Ｋ．Ａｍａｎｕｍａ，  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．３３（１９９４），  ｐｐ  ５２１１−５２１４、”Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  Ｐｒｅｐａｒａｔｉｏｎ  ０ｆ  Ｐｂ（Ｚｒ，Ｔｉ）０３  Ｔｈｉｎ  Ｆｉｌｍ”，  Ｉ．Ｋａｎｎｏ，  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．３２（１９９３），  ｐｐ  ４０５７−４０６０  等から公知である。また、キャパシタ薄膜がＰｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３の代わりにＳｒＢｉ２Ｔａ２Ｏ９から成るキャパシタ構造が、ＷＯ９３／１２５４２、”Ｐｒｅｐａｒａｔｉｏｎ  ａｎｄ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＳｒＢｉ２Ｔａ２Ｏ９  ｔｈｉｎ  ｆｉｌｍ”，  Ｋ．  Ａｍａｎｕｍａ，  ｅｔ  ａｌ．，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ６６（２），  ９  Ｊａｎｕａｒｙ  １９９５、”Ａ  ２５６ｋｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  ａｔ  ３  Ｖ  ａｎｄ  １０  ｎｓ”，  ＩＳＳＣ  ９４，  ｐｐ  ２６８  等から公知である。また、電極材料として微量酸素添加Ｒｕ（ルテニウム）を用いることが、「微量酸素添加Ｒｕ膜のＢＳＴ膜キャパシタ電極への応用」（第５７回応用物理学会学術講演会講演予稿集Ｎｏ２  ８ｐ−Ｈ−１８）から知られている。
【０００６】
半導体メモリセルの製造プロセスにおいては、水素ガス雰囲気中で、２８０〜４５０゜Ｃでの各種の熱処理が屡々行われる。そして、かかる熱処理の際、上部電極は水素ガスの侵入を受ける場合がある。半導体メモリセルの製造プロセスの一例の概要を、半導体基板等の模式的な一部断面図である図１４〜図１５を参照して、以下、説明する。
【０００７】
ここで、この不揮発性半導体メモリセルは、選択トランジスタであるＭＯＳ型トランジスタ素子とキャパシタ構造（強誘電体キャパシタ部）から構成されている、所謂プレーナ型不揮発性半導体メモリセルとした。キャパシタ構造は、下部電極２２と、下部電極２２上に形成された強誘電体薄膜から成るキャパシタ薄膜２３と、キャパシタ薄膜２３上に形成された上部電極２４とから構成されている。下部電極２２は、ＭＯＳ型トランジスタ素子の一方のソース・ドレイン領域１５と接続孔２６Ａ及び配線２９を介して電気的に接続されている。上部電極２４は、プレート線２８と接続されている。また、ＭＯＳ型トランジスタ素子の他方のソース・ドレイン領域は、ビット線３０に接続されている。
【０００８】
半導体基板１０にＭＯＳ型トランジスタを従来の方法で作製した後、全面に、例えば、ＳｉＮ層、ＢＰＳＧ層及びＮＳＧ層から成る多層構成の層間絶縁層２０をＣＶＤ法にて成膜する。尚、図においては、層間絶縁層２０を１層で表した。次に、層間絶縁層２０上に、Ｔｉから成るバッファ層２１、Ｐｔから成る下部電極層、強誘電体薄膜、Ｐｔから成る上部電極層を順次成膜した後、上部電極層、強誘電体薄膜、下部電極層及びバッファ層をパターニングする。これによって、キャパシタ構造が形成される（図１４の（Ａ）参照）。尚、強誘電体薄膜は、例えば、
ＢｉＸＳｒＹＴａ２Ｏｄ    （２）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、８．０≦ｄ≦１０．０）から成る。尚、図中、参照番号１１は素子分離領域、参照番号１２はゲート酸化膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオールを表す。
【０００９】
その後、ＴＥＯＳを用いたプラズマＣＶＤ法によるＳｉＯ２層、Ｏ３−ＮＳＧ層、ＴＥＯＳを用いたプラズマＣＶＤ法によるＳｉＯ２層から成る多層構成の絶縁層２５を形成する。尚、図においては、絶縁層２５を１層で表した。ＴＥＯＳを用いたプラズマＣＶＤ法によるＳｉＯ２層を形成する際の成膜雰囲気は、水素リッチな雰囲気であり、この工程においては、半導体基板は約４００゜Ｃに加熱される。次に、ＭＯＳ型トランジスタのソース・ドレイン領域１５の上方の絶縁層２５及び層間絶縁層２０に開口部２６をＲＩＥ法にて形成する（図１４の（Ｂ）参照）。その後、ＭＯＳ型トランジスタ素子のＳｉＯ２／Ｓｉ界面における界面トラップ密度を低減させるために、Ｎ２ガス／Ｈ２ガス（５体積％）から成るフォーミングガス中で４００〜４５０゜Ｃでのアニール処理を行う。この際、水素ガスは、絶縁層２５を介してＰｔから成る上部電極２４へと、更にはキャパシタ薄膜２３へと侵入する。
【００１０】
その後、キャパシタ構造から延在した下部電極２２の上方の絶縁層２５の部分、及び上部電極２４の上方の絶縁層２５の部分に開口部２７を形成する。次いで、開口部２６，２７内を含む全面に金属配線材料層をスパッタ法にて成膜した後、かかる金属配線材料層をパターニングして、プレート線２８、配線２９、ビット線３０を形成する（図１５参照）。最後に、全面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を成膜する。このパッシベーション膜の成膜雰囲気における水素ガスの濃度は１５〜３０体積％であり、半導体基板は２８０〜３５０゜Ｃに加熱される。
【００１１】
【発明が解決しようとする課題】
このような各種ＣＶＤ法による成膜やフォーミングガス中でのアニール処理といった水素ガス雰囲気中での熱処理によって、Ｐｔから成る上部電極２４には損傷が発生する。尚、以下、フォーミングガス中でのアニール処理を、単にアニール処理と呼ぶ場合がある。この原因は、上部電極２４に侵入しそして強誘電体薄膜から成るキャパシタ薄膜２３まで到達した水素ガスが強誘電体薄膜を構成する酸素原子と反応する結果、即ち、上部電極２４の界面近傍において、例えば上述の式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される強誘電体薄膜中のＢｉ原子が水素と反応する結果、Ｈ２Ｏが生成し、かかるＨ２ＯによってＰｔから成る上部電極２４に損傷が発生すると推定している。
【００１２】
図１６の（Ａ）及び（Ｂ）に、ＳｉＯ２から成る層間絶縁層上に形成されたＴｉから成るバッファ層の上に設けられたキャパシタ構造における上部電極の表面を顕微鏡観察した結果を示す。ここで、図１６の（Ａ）はアニール処理前、図１６の（Ｂ）はフォーミングガス中での４３０゜Ｃ×１時間のアニール処理後の上部電極の状態を示す。尚、キャパシタ構造は、Ｐｔから成る下部電極層、上述の式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される強誘電体薄膜、Ｐｔから成る上部電極層から構成されている。図１６の（Ａ）及び（Ｂ）の比較から明らかなように、フォーミングガス中でのアニール処理後の上部電極には損傷が生じている。尚、ＲｕあるいはＲｕＯ２から成る上部電極においても、フォーミングガス中でのアニール処理後の上部電極に損傷が生じる。
【００１３】
このように上部電極に損傷が発生すると、短絡の原因となったり、強誘電体薄膜のＰ−Ｅヒステリシスループにおける２Ｐｒの値が小さくなる。最悪の場合には、上部電極がキャパシタ薄膜から剥離する。図１７には、先に説明した方法で作製されたキャパシタ構造における、フォーミングガス中でのアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループの変化状態を示す。これらのアニール処理前後におけるＰ−Ｅヒステリシスループの２Ｐｒ、並びに抗電界Ｅｃ＋及びＥｃ−の値は、以下の表１に示すとおりであり、フォーミングガス中でのアニール処理前後において強誘電体薄膜の有する２Ｐｒの値は大きく減少している。
【００１４】
【表１】
アニール処理前
２Ｐｒ＝  ２３．１１μＣ／ｃｍ２
Ｅｃ＋  ＝  ４３．４５ｋＶ／ｃｍ
Ｅｃ−  ＝−４７．５２ｋＶ／ｃｍ
アニール処理後
２Ｐｒ＝  １５．４６μＣ／ｃｍ２
Ｅｃ＋  ＝  ５５．４６ｋＶ／ｃｍ
Ｅｃ−  ＝−４７．２２ｋＶ／ｃｍ
【００１５】
従って、本発明の目的は、水素ガス雰囲気中での熱処理によっても損傷を受け難い上部電極を有する半導体メモリセルのキャパシタ構造及びその作製方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体メモリセルのキャパシタ構造は、下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極とから構成され、該上部電極はＲｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成ることを特徴とする。ｘの値がこの範囲を逸脱すると、水素ガス雰囲気中での熱処理によって上部電極は大きな損傷を受ける。
【００１７】
上記の目的を達成するための本発明の第１の態様に係る半導体メモリセルのキャパシタ構造の作製方法は、下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法である。そして、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を、スパッタ法、反応性スパッタ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電体薄膜上に成膜することを特徴とする。
【００１８】
本発明の第１の態様に係る半導体メモリセルのキャパシタ構造の作製方法においては、上部電極層をスパッタ法、反応性スパッタ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理する形態を含むことができる。熱処理温度Ｔ゜Ｃの下限値は熱処理装置に依存して決定すればよい。
【００１９】
ここで、温度Ｔ゜Ｃの酸素ガス雰囲気中での熱処理とは、半導体基板をＴ゜Ｃに加熱した状態にて、酸素ガス雰囲気中で熱処理することを意味する。以下の説明においても同様である。尚、酸素ガス雰囲気中には不活性ガスが存在してもよい。
【００２０】
上記の目的を達成するための本発明の第２の態様に係る半導体メモリセルのキャパシタ構造の作製方法は、下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極層から成る上部電極とから構成された半導体メモリセルのキャパシタ構造の作製方法である。そして、Ｒｕ層を、スパッタ法、反応性スパッタ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電体薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成することを特徴とする。
【００２１】
本発明におけるキャパシタ薄膜を構成する強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることが好ましい。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。本発明におけるＢｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００２２】
あるいは又、本発明における強誘電体薄膜は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  （１）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶相として含んでいることが好ましい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。あるいは又、強誘電体薄膜は、
ＢｉＸＳｒＹＴａ２Ｏｄ    （２）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。ここで、式（１）で表される強誘電体薄膜の組成を化学量論的組成で表せば、例えば、Ｂｉ２ＳｒＴａ２Ｏ９、Ｂｉ２ＳｒＮｂ２Ｏ９、Ｂｉ２ＢａＴａ２Ｏ９、Ｂｉ２ＳｒＴａＮｂＯ９等を挙げることができる。あるいは又、本発明における強誘電体薄膜として、Ｂｉ４ＳｒＴｉ４Ｏ１５、Ｂｉ４Ｔｉ３Ｏ１２、Ｂｉ２ＰｂＴａ２Ｏ９等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。あるいは又、強誘電体薄膜を構成する材料として、ＰｂＴｉＯ３、ペロブスカイト型構造を有するＰｂＺｒＯ３とＰｂＴｉＯ３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。強誘電体薄膜は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法によって成膜することができる。また、強誘電体薄膜のパターニングは、例えばＲＩＥ法にて行うことができる。
【００２３】
本発明における下部電極を構成する材料として、例えば、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）、Ｒｕ、ＲｕＯ２、ＩｒＯ２、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ０．５Ｓｒ０．５ＣｏＯ３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ２Ｃｕ３Ｏ７を挙げることができる。尚、積層構造においては、「／」の前に記載された材料が上層（強誘電体薄膜側）を構成し、「／」の後ろに記載された材料が下層を構成する。下部電極の成膜は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった成膜材料に適宜適した方法にて行うことができる。また、下部電極を構成する材料のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００２４】
ｘの値は、Ｘ線回折装置を用いて上部電極のＸ線回折パターンを測定し、ＲｕのＸ線回折パターンピークの値とＲｕＯ２のＸ線回折パターンピークの値の割合から求めることができる。
【００２５】
本発明においては、上部電極をＲｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から構成することによって、水素ガスが強誘電体薄膜まで到達することを防止でき、水素ガス雰囲気中での熱処理によっても上部電極に損傷が発生し難い半導体メモリセルのキャパシタ構造を得ることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００２７】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体メモリセルのキャパシタ構造の作製方法に関する。実施の形態１においては、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極をスパッタ法にて形成し、ｘの値と、フォーミングガス中での上部電極の損傷発生状態との関係を調べた。
【００２８】
実施の形態１においては、シリコン半導体基板の上にＳｉＯ２層を成膜し、その上にＴｉから成るバッファ層をスパッタ法にて成膜した後、バッファ層上にＰｔから成る下部電極層をスパッタ法にて成膜した。次いで、下部電極層上に、上述の式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される強誘電体薄膜（膜厚：約０．２μｍ）をゾル−ゲル法にて全面に形成した。尚、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中でポストベーキングを行い、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の結晶化を促進した。その後、強誘電体薄膜上にＲＦスパッタ法にてＲｕ１−ｘＯｘから成る上部電極層を成膜した。次いで、上部電極層、強誘電体薄膜、下部電極層及びバッファ層をパターニングし、キャパシタ構造を形成した。バッファ層、下部電極層及びＲｕ１−ｘＯｘから成る上部電極層の成膜条件を以下の表２及び表３のとおりとし、ｘの値が異なる各種のサンプルを作製した。尚、サンプルの上部電極は露出している。表中、「ターゲットからの距離」は、ターゲットから半導体基板までの距離を意味する。
【００２９】
【表２】
Ｔｉから成るバッファ層の成膜条件
ターゲット  ：Ｔｉ
プロセスガス：Ａｒ＝４０ｓｃｃｍ
圧力        ：０．２Ｐａ
ＤＣパワー  ：３８０〜４５０Ｗ
ターゲットからの距離：約３０ｃｍ
スパッタ速度：５〜１０ｎｍ／分
膜厚        ：約３０ｎｍ
Ｐｔから成る下部電極層の成膜条件
ターゲット  ：Ｐｔ
プロセスガス：Ａｒ＝４０ｓｃｃｍ
圧力        ：０．２Ｐａ
ＤＣパワー  ：１５０〜３００Ｗ
ターゲットからの距離：約３０ｃｍ
スパッタ速度：５〜１０ｎｍ／分
膜厚        ：約０．２μｍ
【００３０】
【表３】
Ｒｕ１−ｘＯｘから成る上部電極層の成膜条件
ターゲット  ：Ｒｕ
プロセスガス：Ａｒ／Ｏ２の合計＝３０ｓｃｃｍ
プロセスガス中の酸素濃度：０．１から５０体積％まで変化
圧力        ：０．３Ｐａ
パワー      ：２００Ｗ
ターゲットからの距離：８０〜９０ｍｍ
スパッタ速度：５〜２０ｎｍ／分
膜厚        ：約０．２μｍ
【００３１】
こうして得られたｘの値が異なる各種のサンプルに対して、Ｎ２ガス／Ｈ２ガス（５体積％）から成るフォーミングガス中で、４３０゜Ｃ×１時間のアニール処理を施した。その後、上部電極に損傷が発生しているかを顕微鏡観察した。ｘの値と、フォーミングガス中での上部電極の損傷発生状態との関係を調べた結果を、図１に示すグラフに纏めた。図１中、縦軸は、上部電極において損傷が生じた領域の面積を上部電極の面積で除した値である。このグラフからも明らかなように、ｘの値が０．１＜ｘ＜０．６４の関係を満足するとき、フォーミングガス（水素ガス雰囲気）中での上部電極の損傷が減少していることが判る。更には、ｘの値が０．１５＜ｘ＜０．５の関係を満足するとき、フォーミングガス（水素ガス雰囲気）中での上部電極の損傷が激減していることが判る。図２の（Ａ）は、Ｒｕ１−ｘＯｘから成る上部電極層の成膜時のプロセスガスをＡｒ／Ｏ２＝２９／１ｓｃｃｍとしたときの、フォーミングガス中でのアニール処理後の上部電極の顕微鏡写真であり、ｘの値は０．３である。フォーミングガス中でのアニール処理後の上部電極には損傷が認められない。
【００３２】
（実施の形態２）
実施の形態２は実施の形態１の変形である。実施の形態２が実施の形態１と相違する点は、上部電極層をスパッタ法にて成膜した後、上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理する点にある。Ｒｕ１−ｘＯｘから成る上部電極層を酸素ガス雰囲気中で熱処理しないと、図１８に示すように、強誘電体薄膜のＰ−ＥヒステリシスループにおけるＥｃ−の値が負側に移動する場合がある。また、上部電極とキャパシタ薄膜との間に接触不良が発生する場合がある。尚、図１８に示したＰ−Ｅヒステリシスループにおける２Ｐｒ、Ｅｃ＋及びＥｃ−の値は、以下の表４に示すとおりであった。
【００３３】
【表４】
２Ｐｒ＝  ２６．５７μＣ／ｃｍ２
Ｅｃ＋  ＝  ３６．９１ｋＶ／ｃｍ
Ｅｃ−  ＝−７５．９０ｋＶ／ｃｍ
【００３４】
これらの現象の発生を防ぐためには、上部電極層の形成後、上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理することが好ましい。熱処理温度Ｔを種々変化させて、酸素ガス雰囲気中（酸素流量８リットル／分）で１５分間の熱処理を行った後の上部電極の厚さを測定した。結果を図３に示す。キャパシタ構造は、実施の形態１と同様とした。尚、バッファ層及び下部電極層の成膜条件を表２と同様とし、強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ１−ｘＯｘから成る上部電極層の成膜条件を以下の表５に示すとおりとした。
【００３５】
【表５】
Ｒｕ１−ｘＯｘから成る上部電極層の成膜条件
ターゲット  ：Ｒｕ
プロセスガス：Ａｒ／Ｏ２＝２９．５／０．５ｓｃｃｍ
圧力        ：０．３Ｐａ
パワー      ：２００Ｗ
ターゲットからの距離：８０〜９０ｍｍ
スパッタ速度：５〜２０ｎｍ／分
膜厚        ：約０．２μｍ
【００３６】
図３から明らかなように、熱処理温度Ｔが６２５゜Ｃ以上になると、上部電極の膜厚が急激に減少する。これは、Ｒｕ１−ｘＯｘがＲｕＯ４となり、蒸発することに起因している。
【００３７】
Ｒｕ１−ｘＯｘから成る上部電極層の成膜時のプロセスガスをＡｒ／Ｏ２＝２９．５／０．５ｓｃｃｍとし、熱処理温度Ｔ＝４５０゜Ｃにて酸素ガス雰囲気中（酸素流量８リットル／分）で１５分間の熱処理を行い、次いで、フォーミングガス中でのアニール処理を行った後の上部電極の顕微鏡写真を図２の（Ｂ）に示す。また、フォーミングガス中でのアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループ（図４参照）における２Ｐｒ、Ｅｃ＋及びＥｃ−の値を、以下の表６に示す。尚、ｘの値は０．３である。フォーミングガス中でのアニール処理後の上部電極には損傷が認められない。また、フォーミングガス中でのアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループの変化も僅かである。尚、Ｒｕ１−ｘＯｘから成る上部電極層の成膜時のプロセスガス中のＯ２流量は実施の形態１よりも少ないが、酸素ガス雰囲気中での熱処理によって上部電極中には酸素が取り込まれる。
【００３８】
【表６】
アニール処理前
２Ｐｒ＝  ２１．４３μＣ／ｃｍ２
Ｅｃ＋  ＝  ４５．６７ｋＶ／ｃｍ
Ｅｃ−  ＝−４５．４７ｋＶ／ｃｍ
アニール処理後
２Ｐｒ＝  １９．４９μＣ／ｃｍ２
Ｅｃ＋  ＝  ６２．２４ｋＶ／ｃｍ
Ｅｃ−  ＝−６２．４２ｋＶ／ｃｍ
【００３９】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係る半導体メモリセルのキャパシタ構造の作製方法に関する。実施の形態３においては、Ｒｕ層をスパッタ法にて成膜した後、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を形成する。実施の形態３においては、熱処理温度（Ｔ’゜Ｃ）と、フォーミングガス中での上部電極の損傷発生状態との関係を調べた。キャパシタ構造は、実施の形態１と同様とした。バッファ層及び下部電極層の成膜条件を表２と同様とし、強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ層の成膜条件を以下の表７に示すとおりとした。
【００４０】
【表７】
Ｒｕ層の成膜条件
ターゲット  ：Ｒｕ
プロセスガス：Ａｒ＝３０ｓｃｃｍ
圧力        ：０．３Ｐａ
パワー      ：２００Ｗ
ターゲットからの距離：８０〜９０ｍｍ
スパッタ速度：５〜１０ｎｍ／分
膜厚        ：約０．２μｍ
【００４１】
熱処理温度Ｔ’を種々変え、酸素ガス雰囲気中（酸素流量８リットル／分）で１５分間の熱処理をＲｕ層に対して行い、Ｒｕ１−ｘＯｘから成る上部電極層を形成した後、フォーミングガス中でアニール処理を行った。こうして得られたキャパシタ構造における上部電極の損傷発生状態を調べた結果を、図５に示す。図５から明らかなように、熱処理温度Ｔ’が５７５゜Ｃ以下の場合、Ｒｕ層の酸化が不十分なため、上部電極に損傷が多く発生している。一方、熱処理温度Ｔ’が６２５゜Ｃ以上になると、上部電極の膜厚が急激に減少する。従って、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、フォーミングガス（水素ガス雰囲気）中でアニール処理を行った時の上部電極の損傷発生を確実に防止することができる。
【００４２】
熱処理温度Ｔ’が６００゜Ｃの場合の、フォーミングガス中でのアニール処理後に得られたキャパシタ構造における上部電極の顕微鏡写真を図２の（Ｃ）に示す。また、フォーミングガス中でのアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループ（図６参照）の２Ｐｒ、Ｅｃ＋及びＥｃ−の値を、以下の表８に示す。尚、ｘの値は０．３である。フォーミングガス中でのアニール処理後の上部電極には損傷が認められない。また、フォーミングガス中でのアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループの変化も極く僅かである。しかも、Ｅｃ＋の絶対値とＥｃ−の絶対値は、フォーミングガス中でのアニール処理後によってほぼ等しくなっており、強誘電体薄膜のＰ−Ｅヒステリシスループが改善されている。
【００４３】
【表８】
アニール処理前
２Ｐｒ＝  ２２．２７μＣ／ｃｍ２
Ｅｃ＋  ＝  ４２．７８ｋＶ／ｃｍ
Ｅｃ−  ＝−５７．１４ｋＶ／ｃｍ
アニール処理後
２Ｐｒ＝  ２１．３５μＣ／ｃｍ２
Ｅｃ＋  ＝  ４７．１２ｋＶ／ｃｍ
Ｅｃ−  ＝−４９．９２ｋＶ／ｃｍ
【００４４】
（実施の形態４）
実施の形態４においては、本発明の半導体メモリセルのキャパシタ構造及びその作製方法に基づき、半導体メモリセルを作製した。尚、実施の形態４における半導体メモリセルは、所謂プレーナ型ＦＥＲＡＭである。以下、図７〜図９を参照して、実施の形態４における半導体メモリセルのキャパシタ構造の作製方法を説明する。尚、実施の形態４においては、本発明の第２の態様に係る半導体メモリセルのキャパシタ構造の作製方法を採用した。
【００４５】
［工程−４００］
先ず、半導体メモリセルにおける選択トランジスタとして機能するＭＯＳ型トランジスタ素子を半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート酸化膜１２を形成する。次いで、不純物がドーピングされた多結晶シリコン層をＣＶＤ法にて全面に成膜した後、多結晶シリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ２層を成膜した後、このＳｉＯ２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース・ドレイン領域１５を形成する。
【００４６】
［工程−４１０］
その後、全面に層間絶縁層２０を成膜する。層間絶縁層２０は、例えば、下からＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、ＣＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ３−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．３μｍのＢＰＳＧ層、Ｏ３−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成としたが、このような構成に限定するものではない。尚、第３層目のＢＰＳＧ層を成膜した後、Ｎ２ガス中で熱処理を行い、平坦化処理を行うことが好ましい。尚、図においては、この４層構成の層間絶縁層２０を１層で表した。
【００４７】
［工程−４２０］
次に、層間絶縁層２０の上にＴｉから成るバッファ層２１をスパッタ法にて成膜する。バッファ層２１は、下部電極の層間絶縁層２０への密着性向上、下部電極の結晶性向上を目的として成膜する。次いで、バッファ層２１上にＰｔから成る下部電極層２２Ａをスパッタ法にて成膜する。そして、下部電極層２２Ａ上に、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される強誘電体薄膜２３Ａをゾル−ゲル法にて全面に形成する。尚、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中でポストベーキングを行い、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の結晶化を促進することが好ましい。Ｔｉから成るバッファ層の成膜条件及びＰｔから成る下部電極層２２Ａの成膜条件は、表２に示した条件と同様とすることができる。
【００４８】
［工程−４３０］
その後、強誘電体薄膜２３Ａ上にスパッタ法にてＲｕ層を、以下の表９に示す条件にて成膜する。Ｒｕ層の成膜後、温度Ｔ’＝６００゜Ｃにて酸素ガス雰囲気中（酸素流量８リットル／分）で１５分間の熱処理をＲｕ層に対して行い、Ｒｕ１−ｘＯｘから成る上部電極層２４Ａ（但し、ｘ＝０．３）を形成する。こうして、図７の（Ａ）に示す構造を得ることができる。
【００４９】
【表９】
Ｒｕ層の成膜条件
ターゲット  ：Ｒｕ
プロセスガス：Ａｒ＝４０ｓｃｃｍ
圧力        ：０．２Ｐａ
パワー      ：１５０〜３００Ｗ
ターゲットからの距離：約３０ｃｍ
スパッタ速度：５〜１０ｎｍ／分
膜厚        ：約０．２μｍ
【００５０】
［工程−４４０］
その後、上部電極層２４Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッファ層２１をＲＩＥ法にてパターニングし、下部電極２２、キャパシタ薄膜２３及び上部電極２４から構成されたキャパシタ構造を形成する（図７の（Ｂ）参照）。場合によっては、Ｒｕ層、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッファ層２１をＲＩＥ法にてパターニングした後、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理することによって、Ｒｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から成る上部電極層を強誘電体薄膜上に形成してもよい。
【００５１】
［工程−４５０］
次に、全面に絶縁層２５を成膜する（図８の（Ａ）参照）。絶縁層２５は、下から、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．１μｍのＳｉＯ２層、Ｏ３−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．２μｍのＳｉＯ２層の３層構成としたが、このような構成に限定するものではない。尚、第１層目及び第３層目のＳｉＯ２層をＣＶＤ法にて形成する際の成膜雰囲気は水素ガス雰囲気であり、半導体基板は約４００゜Ｃに加熱される。ここで、図においては、絶縁層２５を１層で表した。
【００５２】
［工程−４６０］
その後、ソース・ドレイン領域１５の上方の絶縁層２５及び層間絶縁層２０に開口部２６をＲＩＥ法にて形成した後、Ｎ２ガス雰囲気でアニール処理を行う。
【００５３】
［工程−４７０］
次いで、Ｎ２ガス／Ｈ２ガス（５体積％）から成るフォーミングガス中で、４００〜４５０゜Ｃ×０．５〜１時間のアニール処理を行う（図８の（Ｂ）参照）。
【００５４】
［工程−４８０］
次に、キャパシタ構造から延在した下部電極２２の上方の絶縁層２５の部分、及び上部電極２４の上方の絶縁層２５の部分のそれぞれに開口部２７を形成した後（図９の（Ａ）参照）、開口部２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ層、ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ層、Ｔｉ層をスパッタ法にて順次成膜し、その後、これらの各層をパターニングする。これによって、一方のソース・ドレイン領域１５は、配線２９及びコンタクトプラグ２６Ａを介して下部電極２２と電気的に接続される。また、絶縁層２５上に形成されたプレート線２８と上部電極２４とが接続される。更には、他方のソース・ドレイン領域１５と接続されたビット線３０が形成される。こうして、図９の（Ｂ）に示す半導体メモリセルを作製することができる。尚、図においては、プレート線２８、配線２９、ビット線３０等を１層で表した。最後に、全面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を成膜する。このパッシベーション膜の成膜雰囲気における水素ガスの濃度は１５〜３０体積％であり、半導体基板は２８０〜３５０゜Ｃに加熱される。
【００５５】
（実施の形態５）
実施の形態５においては、所謂スタック型ＦＥＲＡＭを、本発明の半導体メモリセルのキャパシタ構造及びその作製方法に基づき作製した。以下、図１０〜図１１を参照して、実施の形態５における半導体メモリセルのキャパシタ構造の作製方法を説明する。尚、実施の形態５においては、本発明の第１の態様に係る半導体メモリセルのキャパシタ構造の作製方法を採用した。
【００５６】
［工程−５００］
先ず、実施の形態４の［工程−４００］と同様に、半導体基板１０にＭＯＳ型トランジスタを作製する。
【００５７】
［工程−５１０］
次いで、ＳｉＯ２から成る第１の層間絶縁層をＣＶＤ法にて形成した後、他方のソース・ドレイン領域１５の上方の第１の層間絶縁層に開口部１６をＲＩＥ法にて形成する。そして、かかる開口部１６内を含む第１の層間絶縁層上に不純物がドーピングされた多結晶シリコン層をＣＶＤ法にて成膜する。次に、第１の層間絶縁層上の多結晶シリコン層をパターニングすることによって、ビット線１７を形成する。その後、ＢＰＳＧから成る第２の層間絶縁層を以下に例示するＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る第２の層間絶縁層の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、第２の層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的及び機械的に研磨し、第２の層間絶縁層を平坦化することが望ましい。尚、第１の層間絶縁層と第２の層間絶縁層を纏めて、以下、単に層間絶縁層２０と呼ぶ。
【００５８】
次に、一方のソース・ドレイン領域１５の上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成した後、かかる開口部１８内を、不純物をドーピングした多結晶シリコンで埋め込み、接続孔（コンタクトプラグ）１９を完成させる。こうして、図１０の（Ａ）に模式的な一部断面図を示す構造を得ることができる。尚、図においては、第１の層間絶縁層と第２の層間絶縁層を纏めて、層間絶縁層２０で表した。また、ビット線１７は第１の層間絶縁層上を、図の左右方向に接続孔１９と接触しないように延びているが、かかるビット線の図示は省略した。
使用ガス：ＳｉＨ４／ＰＨ３／Ｂ２Ｈ６
成膜温度：４００゜Ｃ
反応圧力：常圧
【００５９】
尚、接続孔（コンタクトプラグ）１９は、層間絶縁層２０に形成された開口部１８内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ２、ＭｏＳｉ２等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔の頂面は層間絶縁層２０の表面と略同じ平面に存在していてもよいし、接続孔の頂部が層間絶縁層２０の表面に延在していてもよい。タングステンにて開口部１８を埋め込み、接続孔１９を形成する条件を、以下の表１０に例示する。尚、タングステンにて開口部１８を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部１８内を含む層間絶縁層２０の上に成膜する。尚、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００６０】
【表１０】
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５ｓｃｃｍ
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ２／Ａｒ＝１００／３５ｓｃｃｍ
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ成膜条件
使用ガス：ＷＦ６／Ｈ２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ
圧力    ：１０．７ｋＰａ
成膜温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ６／Ａｒ／Ｈｅ＝１１０：９０：５ｓｃｃｍ
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ２＝７５／：５ｓｃｃｍ
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００６１】
［工程−５２０］
次に、層間絶縁層２０上に、実施の形態４の［工程−４２０］と同様にして、層間絶縁層２０上にＴｉから成るバッファ層２１をスパッタ法にて成膜した後、Ｐｔから成る下部電極層をスパッタ法にて成膜する。Ｔｉから成るバッファ層２１の成膜条件及びＰｔから成る下部電極層の成膜条件は、表２に示した条件と同様とすることができる。次いで、下部電極層及びバッファ層２１をパターニングし、下部電極２２を形成する（図１０の（Ｂ）参照）。
【００６２】
［工程−５３０］
その後、下部電極２２上を含む全面に、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される強誘電体薄膜をゾル−ゲル法にて全面に形成する。尚、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中でポストベーキングを行い、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の結晶化を促進することが好ましい。
【００６３】
［工程−５４０］
その後、強誘電体薄膜上にスパッタ法にてＲｕ１−ｘＯｘ（但し、ｘ＝０．３）から成る上部電極層を、以下の表１１に示す条件にて成膜する。次に、Ｒｕ１−ｘＯｘから成る上部電極層及び強誘電体薄膜をパターニングして、下部電極２２上に、強誘電体薄膜から成るキャパシタ薄膜２３、及びその上に上部電極２４を形成する。尚、上部電極層を成膜した後、上部電極層をパターニングする前に、上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理してもよい。あるいは又、上部電極層及び強誘電体薄膜をパターニングした後に、上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理してもよい。
【００６４】
【表１１】
Ｒｕ１−ｘＯｘから成る上部電極層の成膜条件
ターゲット  ：Ｒｕ
プロセスガス：Ａｒ／Ｏ２＝２９．３／０．７ｓｃｃｍ
圧力        ：０．３Ｐａ
パワー      ：２００Ｗ
ターゲットからの距離：８０〜９０ｍｍ
スパッタ速度：５〜２０ｎｍ／分
膜厚        ：約０．２μｍ
【００６５】
［工程−５５０］
その後、全面に絶縁層２５を堆積させ、上部電極２４の上方のかかる絶縁層２５に開口部２７をＲＩＥ法にて形成する。そして、開口部２７内を含む絶縁層２５上に、例えばアルミニウム系合金から成る金属配線材料層をスパッタ法にて形成し、金属配線材料層をパターニングすることによってプレート線２８を形成する。こうして、図１１に模式的な一部断面図を示した構造を得ることができる。
【００６６】
実施の形態５と同様の方法で、スタック型ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作製することもできる。図１２に模式的な一部断面図を示すペデステル型ＦＥＲＡＭにおいては、下部電極２２は柱状であり、強誘電体薄膜は下部電極２２の表面を被覆している構造を有する。このような構造にすることで、キャパシタ薄膜２３の有効面積を拡大させることができる。
【００６７】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。層間絶縁層２０や絶縁層２５を構成する材料は例示であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧから構成することができる。
【００６８】
Ｒｕ１−ｘＯｘから成る上部電極層と強誘電体薄膜から成るキャパシタ薄膜との間には、上部電極の一部を構成する金属層あるいは金属酸化物層が形成されていてもよい。Ｒｕ１−ｘＯｘから成る上部電極層の成膜を、ＭＯＣＶＤ法にて行うこともできる。この場合には、原料ガスとして、Ｒｕ（Ｃ５Ｈ７Ｏ２）３、あるいはＲｕ（Ｃ５Ｈ５）２を用い、酸素ガス雰囲気下で成膜を行えばよい。あるいは又、Ｒｕ層の成膜を、ＭＯＣＶＤ法にて行うこともできる。この場合には、原料ガスとして、Ｒｕ（Ｃ５Ｈ７Ｏ２）３、あるいはＲｕ（Ｃ５Ｈ５）２を用い、水素ガス雰囲気下で成膜を行えばよい。
【００６９】
Ｒｕ１−ｘＯｘから成る上部電極層の成膜、あるいは又、Ｒｕ層の成膜を、表１１に示したと同様の条件による反応性スパッタ法、若しくは、電子ビーム（５００Ｗ）をＲｕ金属チップに照射することによる電子ビーム蒸着法（蒸着レート：５０ｎｍ／分）にて行うこともできる。
【００７０】
式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜を、以下の表１２に例示する条件のＭＯＣＶＤ法やパルスレーザアブレーション法にて成膜することもできる。尚、表１２中、「ｔｈｄ」は、テトラメチルヘプタンジオンの略である。パルスレーザアブレーション法にて成膜した場合には、式（２）ＢｉＸＳｒＹＴａ２Ｏｄで表される薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気中でポストベーキングを行うことが好ましい。
【００７１】
【表１２】
0003587004.tif 000002
【００７２】
強誘電体薄膜を、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から構成する代わりに、ＰＺＴあるいはＰＬＺＴから構成することもできる。マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの成膜条件を以下の表１３に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて形成することもできる。
【００７３】
［表１３］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ２＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
成膜温度    ：５００゜Ｃ
【００７４】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の成膜条件を以下の表１４に例示する。
【００７５】
【表１４】
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ２）
成膜温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００７６】
白金から成る下部電極層をＲＦマグネトロンスパッタ法によって成膜することもできる。かかる成膜条件を以下の表１５に例示する。
【００７７】
【表１５】
ターゲット  ：Ｐｔ
プロセスガス：Ａｒ／Ｏ２＝９０／１０ｓｃｃｍ
圧力        ：０．７Ｐａ
アノード電圧：２．６ｋＶ
入力電力    ：１．１〜１．６Ｗ／ｃｍ２
成膜温度    ：６００〜７５０゜Ｃ
堆積速度    ：５〜１０ｎｍ／分
【００７８】
あるいは又、下部電極を、例えばＬＳＣＯから構成することもできる。この場合のパルスレーザアブレーション法による成膜条件を以下の表１６に例示する。
【００７９】
【表１６】
ターゲット：ＬＳＣＯ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ２）
成膜温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００８０】
バッファ層を、チタンから構成する代わりに、チタン酸ビスマス（Ｂｉ４Ｔｉ３Ｏ１２）とし、パルスレーザアブレージョン法（パルスレーザ堆積法）、ＭＯＣＶＤ法、又はスパッタ法にて成膜することもできる。パルスレーザアブレージョン法による成膜条件を、以下の表１７に例示する。
【００８１】
【表１７】
ターゲット：チタン酸ビスマス
ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
成膜温度  ：６００〜７７０゜Ｃ
酸素濃度  ：７〜２７Ｐ
成膜温度  ：０．０５〜０．１ｎｍ／分
【００８２】
本発明の半導体メモリセルのキャパシタ構造及びその作製方法を、強誘電体薄膜を用いた不揮発性メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することもできる。この場合には、強誘電体薄膜の分極のみを利用する。即ち、外部電界による最大（飽和）分極Ｐｍａｘと外部電界が０の場合の残留分極Ｐｒとの差（Ｐｍａｘ−Ｐｒ）が、電源電圧に対して一定の比例関係を有する特性を利用する。強誘電体薄膜の分極状態は、常に飽和分極（Ｐｍａｘ）と残留分極（Ｐｒ）の間にあり、反転しない。データはリフレッシュによって保持される。
【００８３】
【発明の効果】
本発明においては、上部電極をＲｕ１−ｘＯｘ（但し、０．１＜ｘ＜０．６４）から構成することにより、フォーミングガス中でのアニール処理やＣＶＤ成膜雰囲気といった水素ガス雰囲気中での熱処理によっても、上部電極に損傷が発生し難い半導体メモリセルのキャパシタ構造を得ることができる。また、水素ガス雰囲気中での熱処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループの変化を抑制することができ、キャパシタ構造の特性の安定化を図ることができる。更には、本発明の半導体メモリセルのキャパシタ構造の作製方法においては、従来のキャパシタ構造の作製方法に対して追加する工程が無い。
【図面の簡単な説明】
【図１】発明の実施の形態１において、ｘの値と、水素ガス雰囲気中での上部電極の損傷発生状態との関係を調べた結果を示すグラフである。
【図２】発明の実施の形態１、２及び３において得られたキャパシタ構造における上部電極の顕微鏡観察結果である。
【図３】発明の実施の形態２において、熱処理温度を種々変化させて、酸素ガス雰囲気中で熱処理を行った後の上部電極の厚さを測定した結果を示すグラフである。
【図４】発明の実施の形態２において得られたキャパシタ構造における強誘電体薄膜のＰ−Ｅヒステリシスループを示すグラフである。
【図５】発明の実施の形態３において得られたキャパシタ構造における上部電極の損傷発生状態を調べた結果を示すグラフである。
【図６】発明の実施の形態３において得られたキャパシタ構造における強誘電体薄膜のＰ−Ｅヒステリシスループを示すグラフである。
【図７】発明の実施の形態４における半導体メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態４における半導体メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態４における半導体メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１０】発明の実施の形態５における半導体メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態５における半導体メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１２】ペデステル型半導体メモリセルの模式的な一部断面図である。
【図１３】強誘電体のＰ−Ｅヒステリシスループ図である。
【図１４】従来の半導体メモリセルの製造プロセスの概要を説明するための半導体基板等の模式的な一部断面図である。
【図１５】図１４に引き続き、従来の半導体メモリセルの製造プロセスの概要を説明するための半導体基板等の模式的な一部断面図である。
【図１６】フォーミングガス中での４３０゜Ｃ×１時間のアニール処理前後における、白金から成る上部電極の表面を顕微鏡観察した結果を示す図である。
【図１７】フォーミングガス中での４３０゜Ｃ×１時間のアニール処理前後における強誘電体薄膜のＰ−Ｅヒステリシスループの変化の状態を示すグラフである。
【図１８】Ｒｕ１−ｘＯｘから成る上部電極を酸素ガス雰囲気中で熱処理しない場合の強誘電体薄膜のＰ−Ｅヒステリシスループを示すグラフである。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート酸化膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５・・・ソース・ドレイン領域、１６，１８，２６，２７・・・開口部、１７，３０・・・ビット線、１９，２６Ａ・・・接続孔（コンタクトプラグ）、２０・・・層間絶縁層、２１・・・バッファ層、２２・・・下部電極、２３・・・キャパシタ薄膜、２４・・・上部電極、２５・・・絶縁層、２８・・・プレート線、２９・・・配線
【図１】
0003587004.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003587004.tif 000009
【図８】
0003587004.tif 000010
【図９】
0003587004.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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