(57)【特許請求の範囲】
【請求項１】
外部のメモリコントローラから印加される入力信号を受信してメモリデバイスの内部に伝達するための複数の入力バッファと、
入力信号を処理する内部回路および処理された信号を出力するための複数の出力バッファと、
上記入力バッファに受信された入力信号に対して有効か否かを確認するための信号を上記出力バッファに提供するためのアドレスラッピング手段とを含んでおり、
上記アドレスラッピング手段は、上記入力バッファへの正常な信号入力を上記メモリコントローラが検証するように、上記入力バッファの出力信号を上記出力バッファに伝達する信号伝達手段を含み、
上記信号伝達手段は、
複数の入／出力データバスラインと、
上記入力バッファを制御し、上記入／出力データバスラインを経由して上記入力バッファからの出力信号を上記出力バッファに供給する制御手段とを含み、
上記制御手段は、
上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、
マルチプレクシング制御信号に応答して上記入／出力データバスライン上の複数のデータ中のひとつを選択するために上記入／出力データバスラインに連結したマルチプレクシング手段と、
上記マルチプレクシング手段に上記マルチプレクシング制御信号を提供するために上記デコーディング手段からの上記制御信号を受信するマルチプレクシング制御手段と
を含むことを特徴とするメモリデバイス。
【請求項２】
上記デコーディング手段は、
ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、
上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を供給する第２制御信号発生器と
を含むことを特徴とする請求項１記載のメモリデバイス。
【請求項３】
上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項２記載のメモリデバイス。
【請求項４】
外部のメモリコントローラから印加される入力信号を受信してメモリデバイスの内部に伝達するための複数の入力バッファと、
入力信号を処理する内部回路および処理された信号を出力するための複数の出力バッファと、
上記入力バッファに受信された入力信号に対して有効か否かを確認するための信号を上記出力バッファに提供するためのアドレスラッピング手段とを含み、
上記アドレスラッピング手段は、
上記入力バッファへ印加された正常な信号入力を上記メモリコントローラが検証するように、上記入力バッファの出力信号を上記出力バッファに伝達する信号伝達手段を含み、
上記信号伝達手段は、
信号伝送ラインと、
上記入力バッファの出力信号を貯蔵する複数のラッチ手段と、
上記入力バッファを制御して上記信号伝送ラインを経由してラッチされた信号を上記出力バッファに順に伝達する制御手段と
を含むことを特徴とするメモリデバイス。
【請求項５】
上記制御手段は、
上記入力バッファをイネーブルさせて制御信号を生成するためのデコーディング手段と、
上記デコーディング手段の上記制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記信号伝送ラインに伝達するカウンタ手段と
を含むことを特徴とする請求項４記載のメモリデバイス。
【請求項６】
上記メモリデバイスは、さらに加えて、上記信号伝送ラインと上記出力バッファとの間に駆動回路を含むことを特徴とする請求項５記載のメモリデバイス。
【請求項７】
上記デコーディング手段は、
ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を提供する第１制御信号発生器と、
上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を提供する第２制御信号発生器と
を含むことを特徴とする請求項６記載のメモリデバイス。
【請求項８】
上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項７記載のメモリデバイス。
【請求項９】
複数の入力バッファを含む信号入力手段、出力手段および内部回路を含む少なくとも一つの信号処理ユニットと、
上記信号処理ユニットを制御するための制御手段と、
上記信号入力手段に受信された入力信号に対して上記入力信号が上記信号処理ユニットをアクティブにする前に、上記入力信号が有効か否かを確認するための信号を上記出力手段に提供するための信号バイパス手段とを含み、
上記信号バイパス手段は、
複数の入／出力データバスラインと、
上記信号入力手段を制御して、上記信号入力手段からの出力信号を上記入／出力データバスラインを介して上記出力手段に供給する制御手段とを含み、
上記制御手段は、
上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、
マルチプレクシング制御信号に応答して上記入／出力データバスライン上の複数のデータのうちいずれか一つを選択するため、上記入／出力データバスラインに接続されたマルチプレクシング手段と、
上記マルチプレクシング手段に上記マルチプレクシング制御信号を供給するために上記デコーディング手段から上記制御信号を受信するマルチプレクシング制御手段と
を含むことを特徴とするシステム。
【請求項１０】
上記各入／出力データバスラインは各入力バッファと対応することを特徴とする請求項９記載のシステム。
【請求項１１】
上記デコーディング手段は、
ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、
上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を供給する第２制御信号発生器と
を含むことを特徴とする請求項９記載のシステム。
【請求項１２】
上記第１制御信号発生器はローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項１１記載のシステム。
【請求項１３】
信号入力手段と、
出力手段と、
内部回路を含む少なくとも一つの信号処理ユニットと、
上記信号処理ユニットを制御するための制御手段と、
上記信号入力手段に受信された入力信号に対して、上記入力信号が上記信号処理ユニットをアクティブにする前に、上記入力信号が有効か否かを確認するための信号を上記出力手段に提供するための信号バイパス手段とを含み、
上記信号バイパス手段は、
信号伝送ラインと、
上記信号入力手段の出力信号を貯蔵する複数のラッチ手段と、
上記信号入力手段を制御して上記信号伝送ラインを経由してラッチされた信号を上記出力手段に順に伝達する制御手段と
を含むことを特徴とするシステム。
【請求項１４】
上記信号入力手段は、複数の入力バッファを含むことを特徴とする請求項１３記載のシステム。
【請求項１５】
上記制御手段は、
上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、
上記デコーディング手段の上記制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記信号伝送ラインに伝達するカウンタ手段と
を含むことを特徴とする請求項１４記載のシステム。
【請求項１６】
上記信号処理ユニットは、さらに加えて、上記信号伝送ラインと上記出力手段との間に駆動回路を含むことを特徴とする請求項１５記載のシステム。
【請求項１７】
上記デコーディング手段は、
ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、
上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を提供する第２制御信号発生器と
を含むことを特徴とする請求項１５記載のシステム。
【請求項１８】
上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項１７記載のシステム。
【請求項１９】
入力信号を受信する複数の入力バッファ、入力信号を処理する内部回路および処理された信号を出力する複数の出力バッファを含む信号処理ユニットに外部コントローラの信号が正常に入力されたか否かを検証する装置において、
上記入力バッファの出力信号が上記信号処理ユニットをアクティブにさせる前に上記入力バッファからの出力信号を上記出力バッファに直接提供する制御手段を含み、
上記制御手段は、
上記外部コントローラからの制御信号に応答して、上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、
上記デコーディング手段の上記制御信号に応答して、上記入力バッファからの出力を順に上記出力バッファに伝達する信号伝達手段とを含み、
上記信号伝達手段は、
上記入力バッファからの複数の出力のうち、いずれか一つを選択するためのマルチプレクシング手段と、
上記マルチプレクシング手段に上記マルチプレクシング制御信号を供給するため、上記デコーディング手段から上記制御信号を受信するマルチプレクシング制御手段と
を含むことを特徴とする装置。
【請求項２０】
上記信号伝達手段は、
上記入力バッファの出力信号を貯蔵する複数のラッチ手段と、
上記デコーディング手段の制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記出力バッファに供給するカウンタ手段と
を含むことを特徴とする請求項１９記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなどのようなメモリデバイスのアドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）回路に関するものである。
【０００２】
本明細書で［  アドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）］  または［  アドレスエコー（Ａｄｄｒｅｓｓ  Ｅｃｈｏ）］  というのは、メモリコントローラから送られてくる信号に対応してメモリセルへのアクセスを行う前に、すなわちメモリデバイスが完全にアクティブになる前に、上記コントローラから送られてくる信号を入力バッファ上で検知して正常に信号が入手された場合に、速かに確認信号（Ａｃｋｎｏｗｌｅｄｇｅ  Ｓｉｇｎａｌ）を上記メモリコントローラ側へ送る機能を称する。
【０００３】
本明細書で上記のような機能（アドレスラップ）を定義するにあたって［ラップ（ｗｒａｐ）］または［エコー（ｅｃｈｏ）］という用語を使用した理由は、メモリコントローラから送られた信号に対してメモリデバイスが直ちに応答信号を送り返すことを表すためである。上記の［アドレス（Ａｄｄｒｅｓｓ）  ］という用語は、メモリシステムでデータ出力（ＤＱ）を除外した／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ，／ＤＭなどのような制御信号と、Ａ０，Ａ１，…Ａ１２，ＢＡ０，ＢＡ１などのようなアドレス信号を総称した言葉である。
【０００４】
【従来の技術】
一般に、メモリデバイスに印加される命令（ｃｏｍｍａｎｄ）  あるいはアドレス（ａｄｄｒｅｓｓ）  ：例えば、多数のデバイスを具備したチップセット（ｃｈｉｐ  ｓｅｔ）に印加されるメモリコントローラからの出力信号（命令またはアドレス）：についてみると、それぞれの信号について、個々のデバイス（ｃｏｍｐｏｎｅｎｔ）  が有効な信号を受けたか否かをチェックすべきである。従来の場合、上記のようなチェックを行うために、すなわちＡ０，Ａ１，…Ａ１２，ＢＡ０，ＢＡ１などのアドレスピン（ａｄｄｒｅｓｓ  ｐｉｎ）  について正常な連結を確認するには、実際にメモリコントローラから各アドレスを変えて行きながらメモリデータを書き込んだり読み出したりするような命令を発することにより、その連結の正否をチェックしていた。
【０００５】
しかし、アドレス入力の組み合わせ（ｃｏｍｂｉｎａｔｉｏｎ）  の数は非常に多くなるので、該当するメモリデバイスが正常な信号を受けたか否かをチェックするには、多くの時間が必要になるという問題があった。
【０００６】
また、／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＤＭ，／ＣＳなどの制御信号の場合には、各ピン（ｐｉｎ）の組み合わせによる命令−例えば、読み出し（ｒｅａｄ），  書き込み（ｗｒｉｔｅ）  ，プリチャージ（ｐｒｅｃｈａｒｇｅ），バーストストップ（ｂｕｒｓｔ  ｓｔｏｐ）などの組み合わせ−を印加した後、該当メモリが正常にこれを遂行するか否かをモニタすべきであるが、このようなルーチン（ｒｏｕｔｉｎｅ）  をコントローラに認識させるのは困難であるという短所がある。
【０００７】
このような問題は、メモリデバイス内部のバス上で伝えられるデータの速度が速くなるに従って、より一層深刻に引き起こされることになる。
【０００８】
なぜなら、データ速度が高速である場合には、アドレスバスや命令バスの問題が信号ラインの断線（ｄｉｓｃｏｎｎｅｃｔ）あるいはインピーダンス不整合（ｉｍｐｅｄａｎｃｅ  ｍｉｓｍａｔｃｈｉｎｇ）に起因したものであるのか、さもなければ反射（ｒｅｆｌｅｃｔｉｏｎ）等に対する信号保全性（ｓｉｇｎａｌ  ｉｎｔｅｇｒｉｔｙ）についての問題であるかを分別するのが非常に難しいためである。
【０００９】
しかも、高速のＤＲＡＭシステム等ではクロックディセーブル後に、あるいは温度変化等によって、有効タイミングウィンドウ（Ｖａｌｉｄ  Ｔｉｍｉｎｇ  Ｗｉｎｄｏｗ）  も変わるので、従来の技術を高速のＤＲＡＭ等に適用したとすれば、上記のような問題がより一層悪化することになる。また、従前のＳＤＲＡＭなどのような既存のメモリデバイスでは、アドレスおよび命令ブロックとデータ出力（ＤＱ）ブロックとの間に関連性がないため、前述のようなアドレスラップ（ａｄｄｒｅｓｓ  ｗｒａｐ）機能の具現化は不可能であった。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、上記のような従来技術の問題点に鑑みて、メモリコントローラがメモリデバイスに信号（命令またはアドレス）  を印加するやいなや、該当メモリデバイスが全体的にアクティブになる前に部分的にだけアクティブになった状態で、直ちに該当信号の有効性チェックのための確認信号を速かに出力するメモリデバイスのアドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）回路を提供することにある。
【００１１】
また、本発明の他の目的は、上記のようなメモリデバイスのアドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）機能をメモリデバイス内に具現化するにあたって、メモリデバイスのチップサイズ（ｃｈｉｐ  ｓｉｚｅ）の増加を最小に抑えるための簡単な構造であるにも拘わらず、入力信号（命令またはアドレス）が正常であるか否かを外部のメモリコントローラが迅速にチェックできるような確認信号を出力するメモリデバイスのアドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に係る本発明は、外部のメモリコントローラから印加される入力信号を受信してメモリデバイスの内部に伝達するための複数の入力バッファと、入力信号を処理する内部回路および処理された信号を出力するための複数の出力バッファと、上記入力バッファに受信された入力信号に対して有効か否かを確認するための信号を上記出力バッファに提供するためのアドレスラッピング手段とを含んでおり、上記アドレスラッピング手段は、上記入力バッファへの正常な信号入力を上記メモリコントローラが検証するように、上記入力バッファの出力信号を上記出力バッファに伝達する信号伝達手段を含み、上記信号伝達手段は、複数の入／出力データバスラインと、上記入力バッファを制御し、上記入／出力データバスラインを経由して上記入力バッファからの出力信号を上記出力バッファに供給する制御手段とを含み、上記制御手段は、上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、マルチプレクシング制御信号に応答して上記入／出力データバスライン上の複数のデータ中のひとつを選択するために上記入／出力データバスラインに連結したマルチプレクシング手段と、上記マルチプレクシング手段に上記マルチプレクシング制御信号を提供するために上記デコーディング手段からの上記制御信号を受信するマルチプレクシング制御手段とを含むことを特徴とするメモリデバイスである。
請求項２に係る本発明は、上記デコーディング手段は、ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を供給する第２制御信号発生器とを含むことを特徴とする請求項１記載のメモリデバイスである。
請求項３に係る本発明は、上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項２記載のメモリデバイスである。
請求項４に係る本発明は、外部のメモリコントローラから印加される入力信号を受信してメモリデバイスの内部に伝達するための複数の入力バッファと、入力信号を処理する内部回路および処理された信号を出力するための複数の出力バッファと、上記入力バッファに受信された入力信号に対して有効か否かを確認するための信号を上記出力バッファに提供するためのアドレスラッピング手段とを含み、上記アドレスラッピング手段は、上記入力バッファへ印加された正常な信号入力を上記メモリコントローラが検証するように、上記入力バッファの出力信号を上記出力バッファに伝達する信号伝達手段を含み、上記信号伝達手段は、信号伝送ラインと、上記入力バッファの出力信号を貯蔵する複数のラッチ手段と、上記入力バッファを制御して上記信号伝送ラインを経由してラッチされた信号を上記出力バッファに順に伝達する制御手段とを含むことを特徴とするメモリデバイスである。
請求項５に係る本発明は、上記制御手段は、上記入力バッファをイネーブルさせて制御信号を生成するためのデコーディング手段と、上記デコーディング手段の上記制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記信号伝送ラインに伝達するカウンタ手段とを含むことを特徴とする請求項４記載のメモリデバイスである。
請求項６に係る本発明は、上記メモリデバイスは、さらに加えて、上記信号伝送ラインと上記出力バッファとの間に駆動回路を含むことを特徴とする請求項５記載のメモリデバイスである。
請求項７に係る本発明は、上記デコーディング手段は、ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を提供する第１制御信号発生器と、上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を提供する第２制御信号発生器とを含むことを特徴とする請求項６記載のメモリデバイスである。
請求項８に係る本発明は、上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項７記載のメモリデバイスである。
請求項９に係る本発明は、複数の入力バッファを含む信号入力手段、出力手段および内部回路を含む少なくとも一つの信号処理ユニットと、上記信号処理ユニットを制御するための制御手段と、上記信号入力手段に受信された入力信号に対して上記入力信号が上記信号処理ユニットをアクティブにする前に、上記入力信号が有効か否かを確認するための信号を上記出力手段に提供するための信号バイパス手段とを含み、上記信号バイパス手段は、複数の入／出力データバスラインと、上記信号入力手段を制御して、上記信号入力手段からの出力信号を上記入／出力データバスラインを介して上記出力手段に供給する制御手段とを含み、上記制御手段は、上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、マルチプレクシング制御信号に応答して上記入／出力データバスライン上の複数のデータのうちいずれか一つを選択するため、上記入／出力データバスラインに接続されたマルチプレクシング手段と、上記マルチプレクシング手段に上記マルチプレクシング制御信号を供給するために上記デコーディング手段から上記制御信号を受信するマルチプレクシング制御手段とを含むことを特徴とするシステムである。
請求項１０に係る本発明は、上記各入／出力データバスラインは各入力バッファと対応することを特徴とする請求項９記載のシステムである。
請求項１１に係る本発明は、上記デコーディング手段は、ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を供給する第２制御信号発生器とを含むことを特徴とする請求項９記載のシステムである。
請求項１２に係る本発明は、上記第１制御信号発生器はローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項１１記載のシステムである。
請求項１３に係る本発明は、信号入力手段と、出力手段と、内部回路を含む少なくとも一つの信号処理ユニットと、上記信号処理ユニットを制御するための制御手段と、上記信号入力手段に受信された入力信号に対して、上記入力信号が上記信号処理ユニットをアクティブにする前に、上記入力信号が有効か否かを確認するための信号を上記出力手段に提供するための信号バイパス手段とを含み、上記信号バイパス手段は、信号伝送ラインと、上記信号入力手段の出力信号を貯蔵する複数のラッチ手段と、上記信号入力手段を制御して上記信号伝送ラインを経由してラッチされた信号を上記出力手段に順に伝達する制御手段とを含むことを特徴とするシステムである。
請求項１４に係る本発明は、上記信号入力手段は、複数の入力バッファを含むことを特徴とする請求項１３記載のシステムである。
請求項１５に係る本発明は、上記制御手段は、上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、上記デコーディング手段の上記制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記信号伝送ラインに伝達するカウンタ手段とを含むことを特徴とする請求項１４記載のシステムである。
請求項１６に係る本発明は、上記信号処理ユニットは、さらに加えて、上記信号伝送ラインと上記出力手段との間に駆動回路を含むことを特徴とする請求項１５記載のシステムである。
請求項１７に係る本発明は、上記デコーディング手段は、ローアドレス、コラムアドレス、書き込みイネーブルおよびバンクアドレス信号を受信して上記入力バッファをイネーブルさせるアドレスラップ信号を供給する第１制御信号発生器と、上記アドレスラップ信号および外部クロック信号を受信して上記マルチプレクシング制御手段に制御信号を提供する第２制御信号発生器とを含むことを特徴とする請求項１５記載のシステムである。
請求項１８に係る本発明は、上記第１制御信号発生器は、ローアドレス、コラムアドレス、書き込みイネーブル、バンクアドレス信号を受信する第１ＮＡＮＤゲートおよび上記第１ＮＡＮＤゲートの出力を反転させるインバータを含んでおり、上記第２制御信号発生器は上記インバータの出力および外部クロック信号を受信する第２ＮＡＮＤゲートを含むことを特徴とする請求項１７記載のシステムである。
請求項１９に係る本発明は、入力信号を受信する複数の入力バッファ、入力信号を処理する内部回路および処理された信号を出力する複数の出力バッファを含む信号処理ユニットに外部コントローラの信号が正常に入力されたか否かを検証する装置において、上記入力バッファの出力信号が上記信号処理ユニットをアクティブにさせる前に上記入力バッファからの出力信号を上記出力バッファに直接提供する制御手段を含み、上記制御手段は、上記外部コントローラからの制御信号に応答して、上記入力バッファをイネーブルさせて制御信号を生成するデコーディング手段と、上記デコーディング手段の上記制御信号に応答して、上記入力バッファからの出力を順に上記出力バッファに伝達する信号伝達手段とを含み、上記信号伝達手段は、上記入力バッファからの複数の出力のうち、いずれか一つを選択するためのマルチプレクシング手段と、上記マルチプレクシング手段に上記マルチプレクシング制御信号を供給するため、上記デコーディング手段から上記制御信号を受信するマルチプレクシング制御手段とを含むことを特徴とする装置である。
請求項２０に係る本発明は、上記信号伝達手段は、上記入力バッファの出力信号を貯蔵する複数のラッチ手段と、上記デコーディング手段の制御信号に応答して上記ラッチ手段に貯蔵された各信号を上記出力バッファに供給するカウンタ手段とを含むことを特徴とする請求項１９記載の装置である。
【００１９】
【発明の実施の形態】
図１は、本発明を適用したアドレスラップ具現回路の一構成例を示す。本図において、１１０は入力バッファ部、１２０はアドレスラップ命令デコーディング部（デコーダ）、１３０は入出力データバスライン、１４０はマルチプレクシング部、１５０は出力バッファ部を各々示す。
【００２０】
アドレスラップ機能（Ａｄｄｒｅｓｓ  ｗｒａｐ  ｆｕｎｃｔｉｏｎ）  を具現化するためには、メモリデバイスのアドレスピンと命令ピンに各々入力される信号を順にデータ出力側（ＤＱ  ｐｉｎ）に伝達させる必要がある。
【００２１】
したがって、ＤＲＡＭ回路の内部に、アドレスまたは命令入力端とデータ出力端（ＤＱ）との間の連結が必要である。
【００２２】
図１に示すように、本発明の一実施の形態に係るアドレスラップ機能具現回路は、メモリコントローラから印加される命令またはアドレス信号を受けてメモリデバイス内部に伝達するための入力バッファ部１１０と、上記メモリデバイス内部から伝えられるデータを外部に出力するための出力バッファ部１５０と、上記入力バッファ部１１０に入力される命令またはアドレスが上記出力バッファ部１５０に印加されるように制御するアドレスラップ命令デコーディング部（デコーダ）１２０と、上記入力バッファ部１１０内に設けられている多数のバッファ中で相当するバッファの出力端にそれぞれの該当ラインが連結されるバスライン１３０と、上記アドレスラップ命令デコーディング部（デコーダ）１２０の制御によって上記入力バッファ部１１０に入力される命令またはアドレス信号を上記バスライン１３０を通じて入力し、マルチプレクシングして上記出力バッファ部１５０側へ出力するマルチプレクシング部１４０を含む。
【００２３】
上記アドレスラップ命令デコーディング部（デコーダ）１２０は、既存のＳＤＲＡＭに採用されている命令デコーダ（ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）の構成を利用できる。本発明の望ましい一実施の形態では、アドレスラップ命令デコーディング部（デコーダ）１２０は、図３に詳述するように、／ＲＡＳ，／ＣＡＳ，／ＷＥおよびＢＡ（ｂａｎｋ  ａｄｄｒｅｓｓ）の４種類の信号をＮＡＮＤゲートでナンド演算した後に、その出力信号を反転（ｉｎｖｅｒｔｉｎｇ）  して上記入力バッファ部１１０をイネーブルさせるアドレスラップ信号を生成している。
【００２４】
また、上記アドレスラップ命令デコーディング部（デコーダ）１２０は、アドレスラップモードレジスタ（ａｄｄｒｅｓｓ  ｗｒａｐ  ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）のステートビットによって上記入力バッファ部１１０をイネーブルさせる。本実施の形態では、上記アドレスラップモードレジスタのステートビットが“１”にセットされれば、上記入力バッファ部１１０のバッファをイネーブルさせ、入力される命令またはアドレス信号が上記バスライン１３０上に出力されるようにした。
【００２５】
上記マルチプレクシング部１４０は、多数の入力端が上記バスライン１３０の対応する各ラインに連結され上記多数の入力端に入力される信号をマルチプレクシングして出力するマルチプレクサと、上記アドレスラップ命令デコーディング部（デコーダ）１２０の出力に応答して上記マルチプレクサの動作を制御するマルチプレクサコントローラを備えている。
【００２６】
特に本実施の形態では、既にＤＲＡＭ回路内部に存在している多数のデータ入出力ライン（ｄａｔａ  Ｉ／Ｏ  ｌｉｎｅ）  を、アドレスラップ機能実現のために、上記バスライン１３０として用いる。そして、上記アドレスラップ命令デコーディング部（デコーダ）１２０は、アドレスラップモードレジスタ（ａｄｄｒｅｓｓ  ｗｒａｐ  ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）のステートビットに応答して、上記入力バッファ部１１０のバッファをイネーブルさせ、入力される信号が上記データ入出力ライン（ｄａｔａ  Ｉ／Ｏ  ｌｉｎｅ）  に順に出力されるようにする。
【００２７】
そして、上記アドレスラップ命令デコーディング部（デコーダ）１２０の出力により制御される上記マルチプレクシング部１４０は、上記多数のデータ入出力ライン（ｄａｔａ  Ｉ／Ｏ  ｌｉｎｅ）  １３０と各データ出力バッファ（ＤＱ  ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）との間を連結させて、正常にアドレスまたは命令が入力されたか否かに対する情報（または確認信号）  を外部のメモリコントローラで確認することができるように、多数のデータ出力端（ＤＱ０ないしＤＱ７）を通じて出力する。
【００２８】
このようなアクセス方式は、既に存在するデータ入出力ライン（ｄａｔａ  Ｉ／Ｏ  ｌｉｎｅ）  アドレスラップ機能と兼用して使うことができるので、チップサイズ（ｃｈｉｐ  ｓｉｚｅ）  面での負担を減らすことができるが、出力ライン（ＤＱ  ｌｉｎｅ）  に対する追加ローディング（ｌｏａｄｉｎｇ）  によりＤＲＡＭのようなメモリデバイスの正常読み出し時の動作マージン（ｍａｒｇｉｎ）に多少の影響を及ぼすおそれがある。
【００２９】
そこで、上記のようなおそれを排除するために、図２のような実施の形態を採ることも可能である。
【００３０】
図２は、本発明に係るアドレスラップ具現回路の他の構成例を示す。本図の２１０は入力バッファ部、２２０はアドレスラップ命令デコーディング部（デコーダ）、２３０はアドレスラッピング用のコモン信号ライン、２４０はカウンタ部、２５０はラッチ部、２６０はドライバ部、２７０は出力バッファ部を各々示す。
【００３１】
図２に示すように、本発明を適用したアドレスラップ機能具現回路は、メモリコントローラから供給される命令またはアドレス信号を受けてメモリデバイス内部に伝達するための入力バッファ部２１０と、上記メモリデバイス内部から伝えられるデータを外部に出力するための出力バッファ部２７０と、既存のバスラインとは別の専用ラインとして新しく設けられるアドレスラッピング用のコモン信号ライン２３０と、対応する上記入力バッファ手段２１０の出力を一時保存してから上記アドレスラッピング用のコモン信号ライン２３０に出力するラッチ部２５０と、上記ラッチ部２５０に貯蔵された多数のデータがコモン信号ライン２３０に出力されるように制御するカウンタ部２４０と、上記入力バッファ部２１０に入力される命令またはアドレスが上記出力バッファ部２７０に出力されるように上記入力バッファ部２１０およびカウンタ部２４０を制御するアドレスラップ命令デコーディング部（デコーダ）２２０を含む。
【００３２】
また、上記アドレスラッピング用のコモン信号ライン２３０にロードされた信号の大きさが上記出力バッファ部２７０の多数の出力端を駆動するのに十分でない場合には、上記コモン信号ライン２３０に入力端が連結されかつ上記出力バッファ部２７０に出力端が連結されて上記出力バッファ部２７０をなす多数のバッファを駆動するために上記コモン信号ライン２３０から入力される信号を十分に増幅して出力するドライバ部２６０を具備することが望ましい。
【００３３】
本実施の形態は、図１に示した実施の形態と同じデータ出力ライン（ＤＱ  ｌｉｎｅ）  に対する追加ローディング（ｌｏａｄｉｎｇ）  問題を最小化する点を主眼点とすることとして、アドレスおよび命令の入力バッファ部２１０と上記アドレスラッピング用のコモン信号ライン２３０との間にラッチ部２５０を具備させて、入力される命令またはアドレスを入力バッファの後段に各々設けられた対応するラッチ（ｌａｔｃｈ）  に一時貯蔵してから上記カウンタ部２４０の制御の下に各クロックサイクル（ｃｌｏｃｋ  ｃｙｃｌｅ）  ごとに上記ラッチに貯蔵されたデータを順に上記アドレスラッピング用のコモン信号ライン２３０に出力して、その出力信号が上記ドライバ２６０を経由して多数の出力ピン（ＤＱ  ｐｉｎ）を通じ出力されるようにすることである。
【００３４】
図１および図２で述べたアドレスラップ命令デコーディング部（デコーダ）１２０，２２０は、図３に示した二つのＮＡＮＤゲート３０１および３０３を具備する。
【００３５】
すなわち、ＮＡＮＤゲート３０１は／ＷＥ，／ＣＡＳ，／ＲＡＳおよびＢＡ（ｂａｎｋ  ａｄｄｒｅｓｓ）信号を入力してナンド演算し、インバータ３０２はＮＡＮＤゲート３０１の出力を反転させて上記入力バッファ部をイネーブルさせるアドレスラップ信号を生成する。
【００３６】
一方、図１のマルチプレクシング部１４０および図２のカウンタ部２４０を制御する制御信号は、上記アドレスラップ信号および外部システムのクロック信号をナンド演算することで得られる。
【００３７】
このようなアドレスラップ命令デコーディング（デコーダ）は、メモリデバイス内部に位置させてもよし、あるいは、システム内に存在する既存の命令デコーダを利用して具現化してもよい。
【００３８】
図４は、本発明に係るアドレスラップ具現回路の動作を説明するためのタイミング図である。
【００３９】
本発明に係るアドレスラップ具現回路の動作を図４を参照して簡単に考察してみると、ＣＬＫ＃０で該当モードレジスタ（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）  の入力としてアドレスラップモード（ａｄｄｒｅｓｓ  ｗｒａｐ  ｍｏｄｅ）  が入力されて、ｃｌｋ＃２でアドレスラップ読み出し命令（ａｄｄｒｅｓｓ  ｗｒａｐ  ｒｅａｄ−ｏｕｔ  ｃｏｍｍａｎｄ）  が入力されて、ＣＡＳ待ち時間（ｌａｔｅｎｃｙ）  後にデータ出力端（ＤＱ０ないしＤＱ７）に“ＷＥ”データが出力され、また他のデータ出力端（ＤＱ８ないしＤＱ１５）  にはＡ１１データが出力される。
【００４０】
その後、順に／ＣＡ，Ａ９，…Ａ０，Ａ４，Ａ１，Ａ２，Ａ３を各々出力する動作過程が図示されている。本図に示す動作タイミングは、４個のメモリバンクを持つ６４Ｍバイトのメモリデバイスの場合であり、メモリバンク構造やメモリ容量の変化によって、その動作タイミングも相応するように変化することは自明なことである。
【００４１】
前述のように、本発明のアドレスラップ（Ａｄｄｒｅｓｓ  Ｗｒａｐ）回路は、特に次世代メモリのシンクリンク（ＳｙｎｃｈＬｉｎｋ）  ＤＲＡＭ、ラムバス（Ｒａｍｂｕｓ）ＤＲＡＭ、およびＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＳＤＲＡＭなどのような、高速のメモリデバイスに適用するのが好適である。
【００４２】
また、本発明の上記実施の形態は、メモリデバイスの一例について説明したが、多数の信号処理ユニット（ｕｎｉｔ）とこれを制御するコントローラとを具備するコンピュータシステムのような、多くのデータ処理システムで使われることができる。
【００４３】
本発明の技術思想は、上記の望ましい実施の形態によって具体的に記述したが、上記実施の形態になんら限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々の形態を採ることができる。
【００４４】
また、本発明が属する技術分野の通常の専門家ならば、本発明の技術思想の範囲内で、多様な実施の形態を採り得ることが理解できるであろう。
【００４５】
【発明の効果】
本発明によれば、メモリコントローラがメモリデバイスのデータを個別的にアクセスしなくても入力された命令またはアドレス信号が有効であるか否かを速かにチェックできるようにすることで、多数のメモリモジュールを持つチップセット等に具備される高速のメモリデバイスの設計時に、その入出力制御を容易にすることができる。
【００４６】
また、本発明は、簡易なロジック回路としてアドレスラッピング機能を具現化しただけではなく、メモリデバイス内に既に存在するデータ入出力ライン（ｄａｔａ  Ｉ／Ｏ  ｌｉｎｅ）  をアドレスラッピング用として兼用したり、アドレスラッピング用として最小のラインだけを付加配置したりすることにより、チップサイズ（ｃｈｉｐ  ｓｉｚｅ）の増加を最小に留める効果がある。
【図面の簡単な説明】
【図１】本発明に係るアドレスラップ具現回路の一実施の形態を示す構成図である。
【図２】本発明に係るアドレスラップ具現回路の他の実施の形態を示す構成図である。
【図３】本発明に係るアドレスラップ命令デコーディング部（デコーダ）の詳細な回路図である。
【図４】本発明に係るアドレスラップ具現回路の動作を説明するためのタイミング図である。
【符号の説明】
１１０，２１０  入力バッファ部
１２０，２２０  アドレスラップ命令デコーディング部（デコーダ）
１３０  入出力データバスライン
１４０  マルチプレクシング部
１５０，２７０  出力バッファ部
２３０  アドレスラッピング用のコモン信号ライン
２４０  カウンタ部
２５０  ラッチ部
２６０  ドライバ部
２７０  出力バッファ部
３０１，３０３  ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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