(57)【特許請求の範囲】
【請求項１】
半導体装置間の伝送媒体上に、終端電圧を有する終端抵抗を接続し、信号の反射を防止する半導体装置の配線方式において、
上記半導体装置から出力される信号レベルの変化時に、上記終端抵抗を上記伝送媒体に接続して、上記伝送媒体を上記終端電圧に終端させ、その後、上記終端抵抗と上記伝送媒体との接続を遮断する終端抵抗接続手段を設け、
上記終端抵抗は、
上記半導体装置から出力される信号のローレベル電圧値の終端電圧を有する第１の終端抵抗と、
上記半導体装置から出力される信号のハイレベル電圧値の終端電圧を有する第２の終端抵抗とからなり、
上記終端抵抗接続手段は、
上記半導体装置の出力信号と上記第１の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のローレベルからハイレベルの変化を検知して、上記第１の終端抵抗を上記伝送媒体に接続する第１の終端抵抗接続手段と、
上記半導体装置の出力信号と上記第２の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のハイレベルからローレベルの変化を検知して、上記第２の終端抵抗を上記伝送媒体に接続する第２の終端抵抗接続手段と
を具備することを特徴とする半導体装置の配線方式。
【請求項２】
請求項１に記載の半導体装置の配線方式において、上記終端抵抗接続手段は、上記半導体装置から出力される信号レべルの変化時に、上記終端抵抗の抵抗値を、上記終端電圧による電流を通さない高抵抗値から、上記伝送媒体の特性インピーダンスと同じ抵抗値に変化させることを特徴とする半導体装置の配線方式。
【請求項３】
請求項１もしくは請求項２のいずれかに記載の半導体装置の配線方式において、
上記半導体装置内に、伝送の対象となる信号を、上記終端抵抗に電流が流れるオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を復号化する復号化手段を設け、
上記符号化手段で符号化した信号レベルの変化時に、上記終端抵抗接続手段による上記終端抵抗の接続制御を行うことを特徴とする半導体装置の配線方式。
【請求項４】
請求項３に記載の半導体装置の配線方式において、
上記符号化手段は、連続する信号を圧縮し、上記復号化手段は、該圧縮された信号を伸長することを特徴とする半導体装置の配線方式。
【請求項５】
半導体装置間の伝送媒体上に、信号の反射を防止するための終端電圧を有する終端抵抗を接続してなり、上記半導体装置は、出力する信号レべルに対応して上記終端電圧による上記終端抵抗への電流の流れをオンオフ制御し、該終端抵抗に流れる電流値と終端抵抗値との積からなる電圧変化を、上記半導体装置の信号として上記伝送媒体を介して伝送する半導体装置の配線方式において、
上記半導体装置内に、伝送の対象となる信号を、連続する信号を圧縮することで上記終端抵抗に電流を流すオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を伸長して復号化する復号化手段とを設け、上記終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、上記符号化された信号レべルに対応して変化させることを特徴とする半導体装置の配線方式。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体装置の配線方式において、
上記伝送媒体の特性インピーダンスを測定する測定手段と、該測定手段で測定した上記伝送媒体の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、上記伝送媒体に接続する抵抗接続手段とを設けることを特徴とする半導体装置の配線方式。
【請求項７】
請求項１に記載の半導体装置の配線方式において、
上記第１の終端抵抗接続手段は、
ソースが上記第１の終端抵抗に接続されドレインが上記伝送媒体に接続されたｎＭＯＳトランジスタと該ｎＭＯＳトランジスタのソースとゲート間に接続された第１の抵抗および上記ｎＭＯＳトランジスタのドレインとゲート間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
ソースが上記第２の終端抵抗に接続されドレインが上記伝送媒体に接続されたｐＭＯＳトランジスタと該ｐＭＯＳトランジスタのソースとゲート間に接続された第２の抵抗および上記ｐＭＯＳトランジスタのドレインとゲート間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置の配線方式。
【請求項８】
請求項１に記載の半導体装置の配線方式において、
上記第１の終端抵抗接続手段は、
エミッタが上記第１の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｎｐｎトランジスタと該ｎｐｎトランジスタのベースとエミッタ間に接続された第１の抵抗および上記ｎｐｎトランジスタのベースとコレクタ間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
エミッタが上記第２の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｐｎｐトランジスタと該ｐｎｐトランジスタのベースとエミッタ間に接続された第２の抵抗および上記ｐｎｐトランジスタのベースとコレクタ間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置の配線方式。
【請求項９】
請求項１から請求項８のいずれかに記載の半導体装置の配線方式であって、
上記伝送媒体でＭＰＵとＤＲＡＭ間を接続し、該ＭＰＵとＤＲＡＭ間で送受信される信号に対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置の配線方式。
【請求項１０】
第１動作電位点と第２動作電位点との間にｐＭＯＳトランジスタと、抵抗と、ｎＭＯＳトランジスタとが直列に接続され、上記ｐＭＯＳトランジスタのドレインと上記ｎＭＯＳトランジスタのドレインとの間に伝送媒体の一端との接続点を有する終端回路を具備し、
上記伝送媒体の他端の電位が第１電位から第２電位に変化するのに応じて上記ｐＭＯＳトランジスタのゲートは上記第２電位から第３電位を経て上記第２電位をとり、該第３電位時に上記ｐＭＯＳトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が上記第２電位から上記第１電位に変化するのに応じて上記ｎＭＯＳトランジスタのゲートは上記第１電位から第４電位を経て上記第１電位をとり、該第４電位時に上記ｎＭＯＳトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が変化するときに、上記伝送媒体の特性インピーダンスと上記終端回路の伝送媒体から見た入力インピーダンスの整合が取れるように終端回路が制御されることを特徴とする半導体装置。
【請求項１１】
伝送媒体と、
上記伝送媒体の一端と第１動作電位点との間に直列に接続された、第１の終端抵抗とｐＭＯＳトランジスタと、
上記伝送媒体の一端と第２動作電位点との間に直列に接続された、第２の終端抵抗とｎＭＯＳトランジスタと、
上記伝送媒体の一端と上記ｐＭＯＳトランジスタのゲートとの間に接続された第１コンデンサと、
上記伝送媒体の一端と上記ｎＭＯＳトランジスタのゲートとの間に接続された第２コンデンサと、
上記第１動作電位点と上記ｐＭＯＳトランジスタのゲートとの間に接続された抵抗と、
上記第２動作電位点と上記ｎＭＯＳトランジスタのゲートとの間に接続された抵抗とを有し、
上記伝送媒体の電位が第１動作電位から第２動作電位に変化するのに応じて上記ｐＭＯＳトランジスタにより上記第１コンデンサで定められる時間だけ上記第１の終端抵抗を上記伝送媒体に接続し、
上記伝送媒体の電位が第２動作電位から第１動作電位に変化するのに応じて上記ｎＭＯＳトランジスタにより上記第２コンデンサで定められる時間だけ上記第２の終端抵抗を上記伝送媒体に接続
することを特徴とする半導体装置。
【請求項１２】
上記伝送媒体の他端の電位が変化したときに上記伝送媒体のインピーダンスと伝送媒体の一端との整合がとられ、他端の電位が第１電位を維持しているときにおいて上記伝送媒体のインピーダンスと伝送媒体の一端との整合がとられていないことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
伝送媒体と、
上記伝送媒体の一端と第１動作電位点との間に直列に接続された、抵抗と第１ＭＯＳトランジスタと、
上記伝送媒体の一端と第２動作電位点との間に直列に接続された、抵抗と第２ＭＯＳトランジスタと、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第１ＭＯＳトランジスタのゲートに出力する第１回路と、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第２ＭＯＳトランジスタのゲートに出力する第２回路と
を有し、
上記伝送媒体の電位が上記第１動作電位から上記第２動作電位に変化するのに応じて上記第１回路から出力される信号に基づき上記第１ＭＯＳトランジスタをオンオフ制御して抵抗を伝送媒体に接続し、
上記伝送媒体の電位が上記第２動作電位から上記第１動作電位に変化するのに応じて上記第２回路から出力される信号に基づき上記第２ＭＯＳトランジスタをオンオフ制御して抵抗を伝送媒体に接続する
ことを特徴とする半導体装置。
【請求項１４】
上記伝送媒体の他端はＤＲＡＭチップに接続されることを特徴とする請求項９から１２のいずれかに記載の半導体装置。
【請求項１５】
メモリセルが搭載された第１チップと、メモリセルが搭載された第２チップと、上記第１チップと上記第２チップとが伝送媒体を介在して接続された情報システムにおいて、
上記第１チップは伝送媒体の一端側に接続され、
上記第２チップは伝送媒体の他端側に接続され、
上記伝送媒体の他端には終端回路が接続され、
上記終端回路は、上記第１チップの出力が第１電位から第２電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第２電位側の終端抵抗に接続して上記第１電位から上記第２電位に変化させ、
上記第１チップの出力が上記第２電位から上記第１電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第１電位側の終端抵抗に接続して上記第２電位から上記第１電位に変化させ、
且つ上記終端回路は、第１トランジスタと、第２トランジスタと、第１抵抗と、第２抵抗、およびコンデンサを有し、
第１動作電位点と上記伝送媒体の他端との間には上記第１トランジスタと上記第１抵抗とが直列に接続され、
第２動作電位点と上記伝送媒体の他端との間には上記第２トランジスタと上記第２抵抗とが直列に接続され、
上記コンデンサは上記第１チップの出力電位の変化を受け、上記第１トランジスタのゲートと上記第２トランジスタのゲートにそれぞれ伝達することを特徴とする半導体装置。
【請求項１６】
上記第１トランジスタのゲートと、第２トランジスタのゲートは異なる電位を受けることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
請求項１５もしくは請求項１６のいずれかに記載の半導体装置であって、
上記第１チップおよび上記第２チップは、
上記メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路は、上記論理回路により上記メモリセルから読み出された信号を符号化して上記伝送媒体に出力する手段を有することを特徴とする半導体装置。
【請求項１８】
信号の伝送媒体上に、終端電圧を有し信号の反射を防止する終端抵抗を接続した半導体装置であって、
上記終端抵抗として、信号のローレベル電圧値の終端電圧を有する第１の終端抵抗と、信号のハイレベル電圧値の終端電圧を有する第２の終端抵抗とを具備し、
上記伝送媒体上の信号と上記第１の終端抵抗の終端電圧との比較により、上記信号のローレベルからハイレベルの変化を検知し、検知した信号レベルの変化時に、上記第１の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第１の終端抵抗と上記伝送媒体との接続を遮断する第１の終端抵抗接続手段と、
上記伝送媒体上の信号と上記第２の終端抵抗の終端電圧との比較により、上記信号のハイレベルからローレベルの変化を検知し、検知した信号レベルの変化時に、上記第２の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第２の終端抵抗と上記伝送媒体との接続を遮断する第２の終端抵抗接続手段と
を具備することを特徴とする半導体装置。
【請求項１９】
請求項１８に記載の半導体装置であって、
上記第１の終端抵抗接続手段は、
ソースが上記第１の終端抵抗に接続されドレインが上記伝送媒体に接続されたｎＭＯＳトランジスタと該ｎＭＯＳトランジスタのソースとゲート間に接続された第１の抵抗および上記ｎＭＯＳトランジスタのドレインとゲート間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
ソースが上記第２の終端抵抗に接続されドレインが上記伝送媒体に接続されたｐＭＯＳトランジスタと該ｐＭＯＳトランジスタのソースとゲート間に接続された第２の抵抗および上記ｐＭＯＳトランジスタのドレインとゲート間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置。
【請求項２０】
請求項１８に記載の半導体装置であって、
上記第１の終端抵抗接続手段は、
エミッタが上記第１の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｎｐｎトランジスタと該ｎｐｎトランジスタのベースとエミッタ間に接続された第１の抵抗および上記ｎｐｎトランジスタのベースとコレクタ間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
エミッタが上記第２の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｐｎｐトランジスタと該ｐｎｐトランジスタのベースとエミッタ間に接続された第２の抵抗および上記ｐｎｐトランジスタのベースとコレクタ間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置。
【請求項２１】
請求項１８から請求項２０のいずれかに記載の半導体装置であって、
メモリセルと、
該メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路により上記伝送媒体に出力されるデータに対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置。
【請求項２２】
請求項１８から請求項２１のいずれかに記載の半導体装置であって、
上記伝送媒体を介してＤＲＡＭに接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置間で伝送される信号の反射を防止するために、伝送媒体（以下、伝送線と記載）に終端抵抗を設けた半導体装置の接続技術に係わり、特に、終端抵抗に流れる電流を効率良く制御して、信号の伝送時における消費電力を低下させるのに好適な半導体装置および半導体装置の配線方式に関するものである。
【０００２】
【従来の技術】
近年、ＭＰＵ（マイクロプロセッシングユニット）の性能向上に伴い、プッロセッサの動作周波数が５０ＭＨｚ（メガヘルツ）を超えることが現実のものとなりつつある。このような高い周波数を扱うＬＳＩ（大規模集積回路）実装ボードにおいては、これまで広く使われてきたＴＴＬ（トランジスタトランジスタロジック）を用いた配線方式では、リンギングや反射等のために対応できない。
これらの高い周波数を扱うために、近年、ＤＲＡＭ（ダイナミックラム）を含むＬＳＩシステムでは、終端抵抗を持ち、かつ、低振幅な配線方式の採用が本格化してきた。
【０００３】
このような配線方式として、例えば、「１９９２年インターナショナルソリッドステートサーキットコンファランス、ダイジェストオブテクニカルペーパー」の第５８〜５９頁（１９９２，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．５８−５９）で提案された技術がある。この配線方式をＤＲＡＭに適用した例を図１５に示す。
尚、以下の説明では、図面において記号にオ−バ−ラインを付けて表したコンプリメンタリ信号は、記号の前に／を付けて表し、また、特に断らない限り、端子名を表す記号は、同時に配線名や信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【０００４】
図１５は、従来の半導体装置の配線方式の一構成例を示すブロック図である。本例において、クロックＣＬＫで制御されるＤＲＡＭチップ１５１の入出力信号は、伝送線１５３を介して他のＤＲＡＭチップ又はＭＰＵ１５２に伝えられる。伝送線１５３は、終端電源ＶＴＴに接続された終端抵抗ＲＴにより両端が終端されている。ＤＲＡＭチップ１５１は、図示していないメモリセルとこれを制御する論理回路（図中、Ｋ１と記載）１５４、および、入出力回路（図中、ＤＤと記載）１５５で構成され、信号線Ｉ１で、メモリセルを制御する論理回路１５４と入出力回路１５５との信号の授受を行う。
入出力回路１５５は、出力ｎチャネルＭＯＳトランジスタ（図中、Ｍ１と記載し、以下、ｎＭＯＳトランジスタと記載）１５６とコンパレータ（図中、ＯＰと記載）１５７、および、これらを制御する入出力制御回路（図中、Ｄ１と記載）１５８により構成されている。
伝送線１５３上の信号電圧は、終端抵抗ＲＴを流れる電流ＩＴＴと終端抵抗ＲＴの抵抗値との積で示され、電流ＩＴＴは、ｎＭＯＳトランジスタ１５６のゲートＮ１の電圧により変化する。
次に、回路動作を図１６を用いて示す。
【０００５】
図１６は、図１５における半導体装置の配線方式の動作例を示すタイミングチャートである。
本図に示した出力データとは、メモリセルから読み出されて出力される信号の論理表現である。メモリセルを制御する図１５の論理回路１５４では、この出力データに従い、クロックＣＬＫに同期して信号線Ｉ１に信号を出力する。この信号は、出力データが「１」の時は高レベルであり、「０」の時は低レベルである。そして、このレベルは１サイクル中保持され、このような信号をノンリターンゼロ（ＮＲＺ）信号と言う。
【０００６】
この信号線Ｉ１の信号に従い、図１５の入出力制御回路１５８により、図１５のｎＭＯＳトランジスタ１５６が駆動され、出力データが「１」の時は低レベル、「０」の時は高レベルの信号を、図１５のｎＭＯＳトランジスタ１５６のゲートＮ１に出力する。このため、出力データが「０」の時は、図１５において、ｎＭＯＳトランジスタ１５６がオンし、終端電源ＶＴＴからの電流が、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６を介して流れる。このためノードＯ１の出力レベルは、この電流の増加量と図１５の終端抵抗ＲＴの抵抗値との積で決まる値だけ低くなる。反対に、出力データが「１」の時は、図１５のｎＭＯＳトランジスタ１５６がオフし、ノードＯ１の出力レベルはＶＴＴレベルとなる。このようにして出力データに対応した信号がノードＯ１に出力される。
【０００７】
この方式によれば、低振幅な信号の反射などを抑えることができ、動作周波数５０ＭＨｚ以上のＬＳＩボードの実現も可能となる。また、出力データが「１」のときには、図１５の終端抵抗ＲＴには電流が流れないので、消費電流を軽減することができる。
しかしながら、この半導体装置の配線方式では、出力データ「０」が連続すると、図１５において、終端電源ＶＴＴから、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６を介して電流が連続的に流れるので消費電流が増大する。特に、ＬＳＩの出力ピンは多数あるので、この電流量は非常に大きくなる。また、出力「０」レベルの低下をまねき、伝送線上の信号変化が大きくなり、高速伝送ができなくなる恐れもある。
【０００８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、終端電源に接続された終端抵抗による電流消費を十分には低減することができない点と出力信号のローレベルの低下をまねく恐れがある点である。
本発明の目的は、これら従来技術の課題を解決し、多数の出力ピンを有する半導体装置を接続してなるシステムの省電力化と信号伝送の高信頼化を可能とする半導体装置の配線方式を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の配線方式は、（１）半導体装置間の伝送線上に、終端電圧を有する終端抵抗を接続し、信号の反射を防止する半導体装置の配線方式において、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ終端抵抗を伝送線に接続して、伝送線を終端電圧に終端させる終端抵抗接続回路を設けることを特徴とする。
また、（２）上記（１）に記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置のローレベル信号と同じ電圧値の終端電圧を有する第１の終端抵抗と、半導体装置のハイレベル信号と同じ電圧値の終端電圧を有する第１の終端抵抗と、半導体装置の出力信号と第１の終端抵抗の終端電圧との比較により、半導体装置の出力信号のローレベルからハイレベルの変化を検知して、信号の反射防止に必要な時間だけ、第１の終端抵抗を伝送線に接続する第１の終端抵抗接続回路と、半導体装置の出力信号と第２の終端抵抗の終端電圧との比較により、半導体装置の出力信号のハイレベルからローレベルの変化を検知して、信号の反射防止に必要な時間だけ、第２の終端抵抗を伝送線に接続する第２の終端抵抗接続回路とを具備することを特徴とする。
また、（３）上記（１）、もしくは、（２）のいずれかに記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ、終端抵抗の抵抗値を、終端電圧による電流を通さない高抵抗値から、伝送線の特性インピーダンスと同じ抵抗値に変化させることを特徴とする。
また、（４）半導体装置間の伝送媒体上に、信号の反射を防止するための終端電圧を有する終端抵抗を接続してなり、半導体装置は、出力する信号レベルに対応して終端電圧による終端抵抗への電流の流れを制御し、この終端抵抗に流れる電流値と終端抵抗値との積からなる電圧変化を、半導体装置の信号として伝送線を介して伝送する半導体装置の配線方式において、半導体装置内に、伝送の対象となる信号を、終端抵抗に流れる電流量を低減するように符号化する符号化回路と、伝送線を介して受信した他の半導体装置で符号化された信号を復号化する復号化回路とを設け、終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、圧縮された信号レベルに対応して変化させることを特徴とする。
また、（５）上記（１）から（３）のいずれかに記載の半導体装置の配線方式において、半導体装置内に、上記（４）に記載の符号化回路と復号化回路を設け、この符号化回路で符号化した信号レベルの変化時に、終端抵抗の接続制御を行なうことを特徴とする。
また、（６）上記（４）、もしくは、（５）のいずれかに記載の半導体装置の配線方式において、符号化回路は、連続する信号を圧縮し、復号化回路は、この圧縮された信号を伸長することを特徴とする。
また、（７）上記（１）から（６）のいずれかに記載の半導体装置の配線方式において、伝送線の特性インピーダンスを測定する測定部と、この測定部で測定した伝送線の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、伝送線に接続する抵抗接続部とを設けることを特徴とする。
【００１０】
【作用】
本発明においては、伝送線上の信号レベルが変化する時にのみ、伝送線に終端抵抗を接続して反射を抑える。このことにより、信号の変化時以外は、終端抵抗には電流が流れないため、電流消費を低減することができる。
また、信号がＮＲＺ信号でないように符号化することにより、同じ出力データが続いても出力信号を変化させて、電流が流れ続けることを回避し、電流消費を低減することができる。
また、半導体装置の使用状況に応じて、最適な値の終端抵抗を自動的に選択して接続する。このことにより、実際のＬＳＩの大きな製造ばらつきや使用条件により必要以上の電流が流れることを回避することができる。
【００１１】
【実施例】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明の半導体装置の配線方式の本発明に係わる構成の第１の実施例を示すブロック図である。
本例は、本発明の思想概念を示すものであり、本図において、１は終端抵抗と本発明に係わる終端抵抗接続回路を具備する終端回路（図中、ＲＤと記載）、２、３はＤＲＡＭチップ、４は信号を伝送する伝送線、５は信号を入出力する入出力回路（図中、ＤＤと記載）である。
本例において、終端回路１は、ＤＲＡＭチップ２の入出力回路５からの出力Ｏ１が切り換わる時のみ、伝送線４の特性インピーダンスと同じ抵抗値となり、それ以外は、高抵抗となる。このことにより、終端回路１には、信号の遷移時のみ終端電源ＶＴＴから電流が流れ、その他の期間は電流が流れない。その結果、消費電力の低減ができる。
【００１２】
ＤＲＡＭチップ２の入出力回路５の信号レベルは、専用の電源（電圧ＶＯＨ、ＶＯＬ）ＶＯＨ１、ＶＯＬ１で決める。この電源ＶＯＨ１、ＶＯＬ１は、ＤＲＡＭチップ２の外部から印加しても良いし、ＤＲＡＭチップ２の内部で発生させても良い。
終端回路１は、ＤＲＡＭチップ２の外に設けても、ＤＲＡＭチップ２内に設けても良く、また、伝送線４の両端に設けても、一端だけでも良い。また、多少、終端回路１の特性は悪くなるが、分散して配置しても良い。この終端回路１の構成によって、伝送線４は、１対１の伝送となったり、いわゆるバス形式となったりする。
このように構成すれば、終端電源ＶＴＴから終端回路１に流れる電流は、ノードＯ１の出力レベルが変化する時のみとなるので低消費電流となる。
次の図２、３を用いて、本発明の半導体装置の配線方式の詳細な構成と動作の説明を行なう。
【００１３】
図２は、本発明の半導体装置の配線方式の本発明に係わる構成の第２の実施例を示すブロック図である。
本図において、１１、１２が終端回路（図中、ＲＤと記載）であり、終端回路１１は、抵抗ＲＴ１１、Ｒ１１と、ｎＭＯＳトランジスタＭＴ１１、および、コンデンサＣ１１とからなる。また、終端回路１２は、抵抗ＲＴ１２、Ｒ１２とｐＭＯＳトランジスタＭＴ１２、および、コンデンサＣ１２とからなる。
尚、終端回路１１において、抵抗ＲＴ１１とｎＭＯＳトランジスタＭＴ１１により本発明の第１の終端抵抗が構成され、抵抗Ｒ１１とｎＭＯＳトランジスタＭＴ１１およびコンデンサＣ１１とにより、本発明の第１の終端抵抗接続回路が構成されている。また、終端回路１２において、抵抗ＲＴ１２とｐＭＯＳトランジスタＭＴ１２により本発明の第２の終端抵抗が構成され、抵抗Ｒ１２とｐＭＯＳトランジスタＭＴ１２およびコンデンサＣ１２とにより、本発明の第２の終端抵抗接続回路が構成されている。
【００１４】
終端回路１１の終端電圧はＶＯＬであり、終端回路１２の終端電圧はＶＯＨである。尚、抵抗ＲＴ１１、ＲＴ１２の抵抗値は、ｎＭＯＳトランジスタＭＴ１１、ｐＭＯＳトランジスタＭＴ１２がオンした時の抵抗と合わせて伝送線４の特性インピーダンスと同じ値になるように決める。また、伝送線４にはＤＲＡＭチップ１やＭＰＵチップが必要に応じて接続される。
本例で示すように、通常の終端用の抵抗ＲＴ１１、ＲＴ１２に、ＭＯＳトランジスタとコンデンサおよび抵抗を加えた構成で、ＤＲＡＭチップ２からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【００１５】
以下、図３を用いて、終端回路１１、１２の動作例を説明する。
図３は、図２における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図２のＤＲＡＭチップ２のノードＯ１の出力レベルは、低レベル（ＶＯＬ）とする。この時、図２の終端回路１１においては、ｎＭＯＳトランジスタＭＴ１１のゲートノードＮＲ１１の電圧がＶＯＬ、かつ、抵抗ＲＴ１１と接続しているソースの電圧もＶＯＬであるため、ｎＭＯＳトランジスタＭＴ１１はオフしている。このため、大きな電流（ＩＴＴ１）は流れない。また、図２の終端回路１２においても、ｐＭＯＳトランジスタＭＴ１２のゲートノードＮＲ１２の電圧は高レベル（ＶＯＨ）で、抵抗ＲＴ１２と接続しているソースの電圧もＶＯＨであるため、ｐＭＯＳトランジスタＭＴ１２はオフしており、大きな電流（ＩＴＴ２）は流れない。
【００１６】
次に、図２のＤＲＡＭチップ２のノードＯ１の出力レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、図２の終端回路１１において、ｎＭＯＳトランジスタＭＴ１１のゲートノードＮＲ１１は、コンデンサＣ１１による容量結合で高レベルとなる。このレベルが「ＶＯＬ＋ＶＴＨ」を越えると、図２のｎＭＯＳトランジスタＭＴ１１がオンする。ここでＶＴＨは、図２のｎＭＯＳトランジスタＭＴ１１のしきい値電圧である。これにより、図２における終端電源ＶＯＬと伝送線４の間には、ｎＭＯＳトランジスタＭＴ１１のオン抵抗と抵抗ＲＴ１１の直列抵抗が現われる。すなわち、図２の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の出力レベルがＶＯＬからＶＯＨに変化してしまうと、ゲートノードＮＲ１１の電荷は、図２の終端抵抗Ｒ１１によってＶＯＬに向けて一定の時定数で放電される。この放電中、ゲートノードＮＲ１１の電位が「ＶＯＬ＋ＶＴＨ」よりも高い期間だけ、図２の終端電源ＶＯＬの電流ＩＴＴ１が流れる。
【００１７】
一方、図２の終端回路１２においても、ノードＯ１の出力レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、ｐＭＯＳトランジスタＭＴ１２のゲートノードＮＲ１２は、コンデンサＣ１２による容量結合でＶＯＨよりも上昇する。しかし、ソースの電圧がＶＯＨであるため、ｐＭＯＳトランジスタＭＴ１２はオフしたままである。
ここで、ノードＯ１の出力レベルが、ＶＯＨ（低レベル）からＶＯＬ（高レベル）に切り換わると、図２の終端回路１２においては、ｐＭＯＳトランジスタＭＴ１２のゲートＮＲ１２はコンデンサＣ１２による容量結合で低レベルとなる。このレベルが「ＶＯＨ−ＶＴＨ」を越えると、図２のｐＭＯＳトランジスタＭＴ１２がオンする。ここで、ＶＴＨは図２のｐＭＯＳトランジスタＭＴ１２のしきい値電圧の絶対値である。これにより、図２における終端電源ＶＯＨと伝送線４の間には、ｐＭＯＳトランジスタＭＴ１２のオン抵抗と抵抗ＲＴ１２の直列抵抗が現われる。すなわち、図２の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の出力レベルがＶＯＨからＶＯＬに変化してしまうと、ゲートノードＮＲ１２の電荷は、図２の終端抵抗Ｒ１２によってＶＯＨに向けて一定の時定数で放電される。この放電中、ゲートノードＮＲ１２の電位が「ＶＯＨ−ＶＴＨ」よりも低い期間だけ、図２の終端抵抗Ｒ１２に電流（ＩＴＴ）が流れる。
【００１８】
一方、図２の終端回路１１では、ｎＭＯＳトランジスタＭＴ１１のゲートＮＲ１１は、コンデンサＣ１１による容量結合でＶＯＬよりも下降してしまう。しかし、ソースの電圧がＶＯＬであるため、図２のｎＭＯＳトランジスタＭＴ１１はオフしたままである。このように、終端電源からは、ノードＯ１の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくできる。また、流れる電流量を大幅に低減でき、安定した終端電位を供給することができる。
尚、本例では、図２の終端回路１１の終端電圧をＶＯＬとし、ノードＯ１の出力信号の低レベル（ＶＯＬ）と一致させているが、ノードＯ１の出力信号の低レベル（ＶＯＬ）よりも、図２のｎＭＯＳトランジスタＭＴ１１がオンしすぎない程度に高くしても構わない。例えば、「ＶＯＬ＋ＶＴＨ」よりもわずかに低いレベルとしてもよい。また、図２の終端回路１２も同様であり、終端電圧をノードＯ１の出力信号の高レベル（ＶＯＨ）よりも、図２のｐＭＯＳトランジスタＭＴ１２がオンしすぎない程度に低くしても構わない。
【００１９】
図４は、本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
本図において、２１、２２は終端回路（図中、ＲＤと記載）であり、終端回路２１は、抵抗ＲＴ２１、Ｒ２１と、ｎｐｎバイポーラトランジスタＱ２１と、コンデンサＣ２１とからなる。同様に、終端回路２２は、抵抗ＲＴ２２、Ｒ２２とｐｎｐバイポーラトランジスタＱ２２、および、コンデンサＣ２２とからなる。尚、抵抗ＲＴ２１、ＲＴ２２の抵抗値は、ｎｐｎバイポーラトランジスタＱ２１、Ｑ２２がオンした時の抵抗と合わせて伝送線４の特性インピーダンスと同じ値になるように決める。また、伝送線４にはＤＲＡＭチップ２やＭＰＵチップが必要に応じて接続される。終端回路２１の終端電圧はＶＯＬであり、終端回路２２の終端電圧はＶＯＨである。
本例で示すように、通常の終端用の抵抗ＲＴ２１、ＲＴ２２に、バイポーラトランジスタとコンデンサ、および、抵抗を加えた構成で、ＤＲＡＭチップ２からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【００２０】
以下、図５を用いて、終端回路２１、２２の動作例を説明する。
図５は、図４における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図４のＤＲＡＭチップ２のノードＯ１の信号レベルは、低レベル（ＶＯＬ）とする。この時、図４の終端回路２１においては、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１の電圧はＶＯＬとなっており、抵抗ＲＴ２１と接続しているエミッタの電圧もＶＯＬであるため、ｎｐｎバイポーラトランジスタＱ２１はオフしている。このため、大きな電流（ＩＴＴ１）は流れない。また、図４の終端回路２２においては、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２の電圧は高レベル（ＶＯＨ）となっており、抵抗ＲＴ２２と接続しているエミッタの電圧もＶＯＨであるため、ｐｎｐバイポーラトランジスタＱ２２はオフしている。このため、ここでも大きな電流（ＩＴＴ２）は流れない。
【００２１】
次に、図４のＤＲＡＭチップ２のノードＯ１の信号レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、図４の終端回路２１において、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１は、コンデンサＣ２１による容量結合で高レベルとなる。このレベルが「ＶＯＬ＋ＶＢＥ」を越えると、図４のｎｐｎバイポーラトランジスタＱ２１がオンする。ここでＶＢＥは、図４のｎｐｎバイポーラトランジスタＱ２１のベース・エミッタ間オン電圧である。これにより、図４における終端電源ＶＯＬと伝送線４の間には、ｎｐｎバイポーラトランジスタＱ２１のオン抵抗と抵抗ＲＴ２１の直列抵抗が現われる。すなわち、図４の伝送線４は、この直列抵抗で終端されることになる。
ノードＯ１の信号レベルが変化してしまうと、ベースノードＮＲ２１の電荷は、図４の抵抗Ｒ２１によって、ＶＯＬに向けて一定の時定数で放電される。この放電中、ベースノードＮＲ２１の電位が「ＶＯＬ＋ＶＢＥ」よりも高い期間だけ、図４の終端電源ＶＯＬから電流（ＩＴＴ１）が流れる。
【００２２】
一方、図４の終端回路２２においても、ノードＯ１の信号レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２は、コンデンサＣ２２による容量結合でＶＯＨよりも上昇する。しかし、エミッタの電圧がＶＯＨであるため、ｐｎｐバイポーラトランジスタＱ２２はオフしたままである。
ここで、ノードＯ１の信号レベルがＶＯＨ（高レベル）からＶＯＬ（低レベル）に切り換わると、図４の終端回路２２においては、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２は、コンデンサＣ２２による容量結合で低レベルとなる。このレベルが「ＶＯＨ−ＶＢＥ」を越えると、図４のｐｎｐバイポーラトランジスタＱ２２がオンする。ここで、ＶＢＥは図４のｐｎｐバイポーラトランジスタＱ２２のベース・エミッタ間オン電圧である。
【００２３】
これにより、図４における終端電源ＶＯＨと伝送線４の間には、ｐｎｐバイポーラトランジスタＱ２２のオン抵抗と抵抗ＲＴ２２の直列抵抗が現われる。すなわち、図４の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の信号レベルが変化してしまうと、ベースノードＮＲ２２の電荷は、図４の抵抗Ｒ２２によってＶＯＨに向けて一定の時定数で放電される。この放電中、ベースノードＮＲ２２の電位が「ＶＯＨ−ＶＢＥ」よりも低い期間だけ、終端電源から電流（ＩＴＴ１）が流れる。
一方、図４の終端回路１１においては、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１は、コンデンサＣ２１による容量結合でＶＯＬよりも下降してしまう。しかし、エミッタの電圧がＶＯＬであるため、図４のｎｐｎバイポーラトランジスタＱ２１はオフしたままである。
【００２４】
このように、終端電源からは、ノードＯ１の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくすることができる。また、流れる電流量を大幅に低減でき、終端電位を安定に供給することができる。
尚、本例では、図４の終端回路２１の終端電圧をＶＯＬとし、ノードＯ１の信号の低レベル（ＶＯＬ）と一致させているが、ノードＯ１の信号の低レベル（ＶＯＬ）よりも、図４のｎｐｎバイポーラトランジスタＱ２１がオンしすぎない程度に高くしても構わない。例えば、「ＶＯＬ＋ＶＢＥ」よりもわずかに低いレベルとしておいてもよい。また、図４の終端回路２２も同様であり、終端電圧をノードＯ１の信号の高レベル（ＶＯＬＨ）よりも、図４のｐｎｐバイポーラトランジスタＱ２２がオンしすぎない程度に低くしても構わない。ただし、両者共にバイポーラトランジスタの飽和に注意して決める。
【００２５】
次に、本発明に係わる他の実施例の説明を行なう。
図６は、本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
従来の半導体装置の配線方式における問題点の１つとして、ＤＲＡＭチップが同一のデータを連続して出力した場合、その期間中、終端電源から電流が流れ続け、消費電力を増大させるという問題があった。本第３の実施例では、ＤＲＡＭチップからの出力データを符号化することにより、必ず、リターンゼロ（ＲＺ）信号として出力し、終端電源から連続的に電流を流さない符号化回路と復号化回路を具備したＤＲＡＭチップ３０を設けた構成となっている。
ＤＲＡＭチップ３０は、図示していないメモリセルとそれを制御する論理回路（図中、Ｋ１と記載）３１と、データの入出力回路（図中、ＤＤと記載）３２からなり、この入出力回路３２は、出力トランジスタ（図中、Ｍ１と記載）３３とコンパレータ（図中、ＯＰと記載）３４、および、本発明に係わる符号化回路（図中、Ｇ１と記載）３５と復号化回路（図中、Ｈ１と記載）３６を具備した入出力制御回路（図中、Ｄ１と記載）３７とにより構成されている。尚、伝送線４を介してＤＲＡＭチップ３０と接続されるＤＲＡＭチップ３０ａも同様な構成である。
【００２６】
メモリセルから読み出された信号は、信号線Ｓ１を通して、符号化回路３５に入力される。符号化回路３５では、後述の図７、８で詳細を説明するように、この信号をＲＺ信号として符号化し、出力トランジスタ３３に送る。これにより出力トランジスタ３３を駆動し、伝送線４にデータを出力する。出力トランジスタ３３のゲートノードＮ１は、毎クロックサイクルにＲＺ信号が加わるので、終端電源ＶＴＴから連続的に電流が流れることは無い。
復号化回路３６は、後述の図９、１０で詳細を説明するように、他のＤＲＡＭチップ３０ａで符号化された入力信号を取り込み、ノンリターンゼロ（ＮＲＺ）信号に変換する。この信号は、信号線Ｙ１を介して論理回路３１に入力される。
【００２７】
本実施例では、符号化回路３５と復号化回路３６を設けることにより、同じ信号が連続しても、大きな直流電流が流れることは無い。
尚、本例では、符号化回路３５や復号化回路３６を独立した回路ブロックとし、従来の回路構成に付加させる構成としたが、より効果的にするために、読み出し回路や入力回路等と融合した構成としてもよい。
また、本実施例は図面で示した入出力の回路形式に特定するものではない。さらに、この符号化は、従来のＤＲＡＭチップにおいて、非選択時に出力をハイインピーダンスにすることとは異なり、データを出力している時に、ＮＲＺ信号ではない符号化した信号を出力するものである。
【００２８】
図７は、図６におけるＤＲＡＭチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のＤＲＡＭチップ３０は、メモリセルアレー（図中、ＭＡと記載）７０と、符号化回路（図中、Ｇ１と記載）３５とを具備し、符号化回路３５は、イクスクルーシブＯＲ回路（図中、ＸＯＲと記載）７１と、Ｄ形フリップフロップ回路（図中、ＤＦと記載）７２と、インバータ（図中、ＩＮと記載）７３からなり、メモリセルアレー７０は、ワード線Ｗ、データ線対Ｄ、／Ｄ、その交点の図中の円で示したメモリセルからなる。また、図中のＹＳは、メモリセルアレー７０と読み出し回路（図中、ＲＡと記載）７４を接続するｎＭＯＳトランジスタの制御信号である。また、図中のＣＬＫは、ＤＲＡＭチップ３０の１サイクルに等しい周波数のクロックであり、２ＣＬＫは、このクロックＣＬＫの２倍の周波数のクロックである。
読み出し回路７４によって、メモリセル信号が読み出され、ノードＳ１に出力される。符号化回路３５では、２つのクロック（ＣＬＫ、２ＣＬＫ）を用いて、信号線Ｓ１に出力されたメモリセル信号を符号化し、出力トランジスタＭ１を駆動する。符号化回路３５で符号化された信号は、出力データ「１」を、高レベルから低レベルの変化で表し、「０」を低レベルから高レベルへの変化で表す。
このような構成のＤＲＡＭチップ３０の動作を、次の図８を用いて説明する。
【００２９】
図８は、図７におけるＤＲＡＭチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
ノードＳ１には、クロックＣＬＫに同期して、「１０１０００」の順にＮＲＺ信号が現われるとする。まず、ノードＳ１上の信号とクロックＣＬＫとでイクスクルーシブＯＲ論理をとる。図７におけるイクスクルーシブＯＲ回路７１の出力のノードＮＥ１には、両者の論理が一致したときに、高レベルが現われる。このノードＮＥ１上の信号は、クロック２ＣＬＫが入力されている図７のＤ型フリップフロップ７２に入力され、半周期遅れてデータ線（／Ｑ）から出力する。この出力信号を、図７のインバータ７３を介して、図７の出力トランジスタ３３のゲートＮ１に入力する。これによって、ノードＯ１に所望の信号を発生する。すなわち、図７のノードＯ１では、出力データ（Ｓ１）が「１」の場合は、高レベルから低レベルへ変化する信号を、また、「０」の場合は、低レベルから高レベルへ変化する信号を得ることができる。
【００３０】
従って、同じデータが連続するときには、クロックＣＬＫと同じ周波数で位相がデータによって異なる信号となり、１サイクル毎にデータが異なる場合には、クロックＣＬＫの半分の周波数の信号となる。このことにより、図７の終端抵抗ＲＴを流れる電流ＩＴＴは、同じ信号が連続する場合にも、従来例のように直流電流が連続して流れることはなく、消費電力を小さくすることができる。
このように、本実施例では、簡単な回路を従来の構成に付加するだけで、符号化した信号を得ることができる。尚、出力トランジスタが、ｐＭＯＳトランジスタであったり、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのプッシュプルであったり、あるいは、ＥＣＬインタフェ−スの場合も、本実施例は容易に拡張できる。
【００３１】
図９は、図６におけるＤＲＡＭチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のＤＲＡＭチップ３０ａは、メモリセルを含む論理回路（図中、Ｋ１と記載）３１と、コンパレータ（図中、ＯＰと記載）３４と、本発明に係わる復号化回路（図中、Ｈ１と記載）３６とを具備し、この復号化回路３６は、ＮＡＮＤ回路９１と、Ｄ形フリップフロップ回路（図中、ＤＦと記載）９２と、インバータ（図中、ＩＮと記載）９３からなり、コンパレータ３４には、参照電圧Ｖｒｅｆも入力する。クロックＣＬＫは、このＤＲＡＭチップ３０ａの１サイクルに等しい周波数のクロックであり、クロック２ＣＬＫは、このクロックＣＬＫの２倍の周波数のクロックである。ノードＯ２上の符号化された信号は、コンパレータ３４と信号線Ｘ１を通ってＤＲＡＭチップ３０ａ内部用の入力信号となる。復号化回路３６では、２つのクロック（ＣＬＫ、２ＣＬＫ）を用いて、信号線Ｘ１に出力された符号化された信号を、ＮＲＺ信号に変換して、信号線Ｙ１に出力する。このような構成のＤＲＡＭチップ３０ａの動作を、次の図１０を用いて説明する。
【００３２】
図１０は、図９におけるＤＲＡＭチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
本例において、クロック２ＣＬＫはクロックＣＬＫの２倍の周波数である。図９のコンパレータ３４には、ノードＯ２上の符号化された信号が入力される。このノードＯ２の信号が、図９のコンパレータ３４で参照電圧Ｖｒｅｆと比較され、信号線Ｘ１上に、本図に示すような信号が現われる。一方、図９のインバータ回路９３とＮＡＮＤ回路９１には、それぞれ、クロックＣＬＫとクロック２ＣＬＫが入力され、その結果、ＮＡＮＤ回路９１のノードＮＨ１には、本図に示すような信号が現われる。すなわち、ノードＮＨ１には、クロックＣＬＫと同じ周波数で、高レベルが１／４周期で、遅延が１／４周期のパルスが作られる。これは、図９のＤ型フリップフロップ３６のクロックとして入力される。そして、図９のコンパレータ３４から信号線Ｘ１に出力された信号は、図９のＤ型フリップフロップ９２のデータとして入力される。
【００３３】
図９のＤ型フリップフロップ９２は、クロック信号が高レベルの時にデータを取り込み、クロックが低レベルの間、出力を保持する。本例では、クロック信号は１／４周期だけ遅れているので、図９のＤ型フリップフロップ９２に入力されるデータの１周期の前半の状態を取り込み、それを次のサイクルまで保持する。従って、高レベルから低レベルに変化するように符号化されたデータは、高レベル信号に、また、低レベルから高レベルに変化するように符号化されたデータは、低レベル信号に復調される。
このようにして、符号化された信号はＮＲＺ信号に復調される。なお、回路構成によっては、ＮＲＺ信号に変換する必要がない場合や、論理構成上、変換機能が他の動作と兼ねられるような場合もある。
【００３４】
次に、他の符号信号に符号化する場合の例を説明する。
図１１は、図６におけるＤＲＡＭチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
本例は、図６に示す半導体装置の配線方式で用いる符号信号の例を示すものであり、出力データが「１０１０００１１」の順に出力されると仮定する。
従来のＮＲＺ信号では、「０」が連続する時に、直流成分が生じてしまう。これに対して、変換例１〜４に示す例では、直流成分が存在しない。
【００３５】
すなわち、変換例１では、連続したデータの関係に注目し、「１１」の信号の場合は位相を変えないで、クロックＣＬＫと同じ周波数の信号とし、また、「１０」および「０１」の場合は、位相を信号の切り換わりで反転させて、クロックＣＬＫと同じ周波数の信号とし、さらに、「００」の信号の場合は、位相を変えないで、クロックＣＬＫとの半分の周波数の信号とする。
また、変換例２では、「１」にはクロックＣＬＫと同じ周波数の信号を割り当て、「０」にはクロックＣＬＫの半分の周波数の信号を割り当てる。これは、アナログ信号の周波数変調（ＦＭ変調）に対応する。
変換例３と変換例４では、「０」が連続する時に、ＮＲＺ信号と同じように、直流成分が存在するかのように見えるが、本例では、信号の変化分だけを取り扱う方式である。すなわち、変換例３では、ＮＲＺ信号の微分信号となっており、変換例４では、「１」のみを取り出して図のような信号とする。
【００３６】
尚、図６〜図１１で説明した方式に、図１〜図５で示した出力の変化時に終端抵抗が見える方式を適用することができる。しかも、この時、図１〜図５で示した出力信号の高レベルと低レベルを決める電源であるＶＯＬ、ＶＯＨは必要とせず、構成がより簡単となり、さらに効果的である。
次に、従来の半導体装置の配線方式の他の問題点、すなわち、終端抵抗の値がＬＳＩの製造条件や、ＬＳＩの使用条件によって異なり、これによって、消費電流が増大してしまうという問題点を解決する実施例の説明を、次の図１２、１３を用いて行なう。
【００３７】
図１２は、本発明の半導体装置の配線方式の本発明に係わる構成の第４の実施例を示すブロック図である。
本図は、図６におけるＤＲＡＭチップ３０に、伝送線の特性インピーダンスを測定する本発明に係わる測定部としての設定部（図中、ＳＧ１と記載）１２３と、最適なインピーダンスマッチングが取れる抵抗値の抵抗を選択する本発明の抵抗接続部としての選択回路（図中、ＳＳ１と記載）１２１およびレジスタ（図中、ＲＧ１と記載）１２２とを設けたＤＲＡＭチップ４０の構成を示すものである。
本図において、Ｒ１〜Ｒｎは抵抗のセットであり、それぞれ、出力ノードＯ１と終端電源ＶＴＴにスイッチＳＷ１〜ＳＷｎを介して接続されている。本例では、オンさせるスイッチＳＷ１〜ＳＷｎを選択することにより、出力ノードＯ１と終端電源ＶＴＴ間の抵抗値を変えることができる。本例では、レジスタ１２２に、どのスイッチＳＷ１〜ＳＷｎをオンさせるかを記憶させておき、この記憶内容に基づき、選択回路１２１が、スイッチＳＷ１〜ＳＷｎを選択する。レジスタ１２２は外部から書き換え可能であり、設定部１２３により書き換える。
【００３８】
本実施例においては、終端抵抗値を、次のようにして決める。
例えば、一定時間ごとにテストパルスをノードＯ１に印加して、あるいは、ＤＲＡＭチップ４０自身から発生し、ノードＯ１のリンギング量をオペアンプ等で検知し、設定部１２３により、これを最小にするようにスイッチＳＷ１〜ＳＷｎをオンさせる。
このことにより、ＬＳＩの製造条件や、次の図１３で示すようにＬＳＩの使用条件に適した終端抵抗値を設定することができ、過度な電流が流れることを回避でき、電流の消費を低減させることができる。
尚、設定部１２３、レジスタ１２２、選択回路１２１や抵抗Ｒ１〜Ｒｎ、および、スイッチＳＷ１〜ＳＷｎは、全てをＤＲＡＭチップ４０上に設けても、また、全てを別チップとしても、あるいは、部分的に分けても良い。
【００３９】
図１３は、本発明の半導体装置の配線方式の本発明に係わる構成の第５の実施例を示すブロック図である。
本図は、図１２におけるＤＲＡＭチップ４０の終端抵抗値を、その使用条件で変更する例を示すものであり、伝送線４の両端にＤＲＡＭチップ４０を置く場合（Ｍ１、Ｍｎ）は、スイッチＳＷをオンして、終端抵抗値を伝送線４の特性インピーダンスと一致させ、途中に置く場合（Ｍ２〜Ｍｎ−１）は、スイッチＳＷをオフして、終端抵抗を切り離しておく。
このようにして、ＬＳＩの使用条件に適した終端抵抗値を設定することができる。
【００４０】
図１４は、本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
本図において、矢印は信号の流れを表わし、１４１は本発明を用いたＤＲＡＭチップ等のメモリ装置（図中、Ｍと記載）、１４２はシステム全体を制御する処理装置（図中、ＭＰＵと記載）、１４３はリフレッシュアドレス発生装置（図中、ＲＡＧと記載）、１４４は本発明を用いたメモリ装置１４１部分の制御信号発生装置（図中、ＴＣと記載）、１４５は処理装置１４２から送られてくるアドレス信号と、リフレッシュアドレス発生装置１４３から送られてくるリフレッシュアドレス信号とを切り換えるセレクト装置（図中、ＳＬＣＴと記載）であり、また、１４６はシステム内の他の装置（図中、ＰＦＹと記載）であり、例えば、外部記憶装置や表示装置、あるいは、数値演算装置等であり、無線回線を含む通信回線を通して他の情報処理装置と接続される場合もある。
【００４１】
また、ＤＡＴＡは処理装置１４２とメモリ装置１４１との間でやりとりされるデ−タを表わし、Ａｉｃは処理装置１４２で発生するアドレス信号を、Ａｉｒはリフレッシュアドレス発生装置１４３で発生するリフレッシュアドレス信号を示し、Ａｉはセレクト装置１４５で選択され、メモリ装置１４１に送られるアドレス信号を示す。また、ＳＴは処理装置１４２からリフレッシュアドレス発生装置１４３に送られるステイタス信号、ＢＳは制御信号発生装置１４４から処理装置１４２へのビジイ信号である。さらに、ＳＥは制御信号発生装置１４４から送られるセレクト装置１４５の起動をかける信号であり、／ＲＡＳおよび／ＣＡＳはメモリ装置１４１の起動をかける信号である。
【００４２】
また、ＳＧは処理装置１４２とシステム内の他の装置との信号のやりとりをまとめて表わした信号群である。これらの信号は１対１で伝送される場合もあるし、バス形式で伝送される場合もある。
メモリ装置１４１としては、ＤＲＡＭの他に、ＳＲＡＭ（Ｓｔａｔｉｃｓ  ＲＡＭ、スタティックラム）やＥＥＰＲＯＭ（イーイーピーロム）等も考えられる。この時はもちろんそれに応じた起動信号や制御信号が存在する。
【００４３】
このようなシステムにおいて、例えば、処理装置１４２とメモリ装置１４１との間でやりとりされるデ−タバス上に、信号の変化時のみに終端抵抗が見える図１〜図５に示した終端回路を設けたり、あるいは、処理装置１４２とメモリ装置１４１上に、図６〜図１１に示した符号化回路と復号化回路を設け、データのやりとりをしたり、図１２、１３に示したように、終端抵抗を最適な値に選ぶ機能を有したりすることができる。これによって、本実施例で示した半導体装置の配線方式によれば、５０ＭＨｚ以上の動作周波数で信号をやりとりしても、ノイズや反射を抑えて、かつ、低消費電流であるシステムを構成することができる。
【００４４】
以上、図１〜図１４を用いて説明したように、本実施例の半導体装置の配線方式では、信号が変化する時のみ終端抵抗と接続して反射を抑えることにより、信号が変化する時のみしか電流が流れないため低消費電流となる。また、信号がＮＲＺ信号で無いようにすることにより、同じ出力データが続いても、出力信号は変化するため、電流が流れ続けることはなく、低消費電流となる。さらに、ＬＳＩの使用条件等に合わせて、終端に最適な値の終端抵抗を選択することにより、実際のＬＳＩの大きな製造ばらつきや使用条件によって必要以上の電流が流れることによる消費電流の増大を回避することできる。尚、各図の説明においても説明したように、本発明は、図１〜図１４を用いて説明した実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本実施例では、半導体装置としてＤＲＡＭチップを用いた例で説明したが、ＭＰＵなどに対しても同様に適用できる。また、符号化回路および復号化回路による信号の符号化と復号化に関しても、伝送の対象となる信号で連続する信号を符号化回路において圧縮し、このように圧縮された信号を復号化回路において伸長することでも良い。
【００４５】
【発明の効果】
本発明によれば、終端抵抗による終端電源の消費電流の増大と出力レベルの低下を回避できるので、多数の出力ピンを有するＬＳＩを接続するシステムの省電力化と高信頼化が可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の配線方式の本発明に係わる構成の第１の実施例を示すブロック図である。
【図２】本発明の半導体装置の配線方式の本発明に係わる構成の第２の実施例を示すブロック図である。
【図３】図２における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図４】本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
【図５】図４における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図６】本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
【図７】図６におけるＤＲＡＭチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
【図８】図７におけるＤＲＡＭチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
【図９】図６におけるＤＲＡＭチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
【図１０】図９におけるＤＲＡＭチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
【図１１】図６におけるＤＲＡＭチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
【図１２】本発明の半導体装置の配線方式の本発明に係わる構成の第４の実施例を示すブロック図である。
【図１３】本発明の半導体装置の配線方式の本発明に係わる構成の第５の実施例を示すブロック図である。
【図１４】本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
【図１５】従来の半導体装置の配線方式の一構成例を示すブロック図である。
【図１６】図１５における半導体装置の配線方式の動作例を示すタイミングチャートである。
【符号の説明】
１  終端回路
２、３  ＤＲＡＭチップ
４  伝送線
５  入出力回路
１１、１２  終端回路
３０、３０ａ  ＤＲＡＭチップ
３１  論理回路
３２  入出力回路
３３  出力トランジスタ
３４  コンパレータ
３５  符号化回路
３６  復号化回路
３７  入出力制御回路
４０  ＤＲＡＭチップ
７０  メモリセルアレー
７１  イクスクルーシブＯＲ回路
７２  Ｄ形フリップフロップ回路
７３  インバータ
７４  読み出し回路
９１  ＮＡＮＤ回路
９２  Ｄ形フリップフロップ回路
９３  インバータ
１２１  選択回路
１２２  レジスタ
１２３  設定部
１４１  メモリ装置
１４２  処理装置
１４３  リフレッシュアドレス発生装置
１４４  制御信号発生装置
１４５  セレクト装置
１４６  他の装置
１５１  ＤＲＡＭチップ
１５２  ＤＲＡＭチップ又はＭＰＵ
１５３  伝送線
１５４  論理回路
１５５  入出力回路
１５６  ｎＭＯＳトランジスタ
１５７  コンパレータ
１５８  入出力制御回路
Ａｉ  アドレス信号
Ａｉｃ  アドレス信号
Ａｉｒ  リフレッシュアドレス信号
ＢＳ  ビジイ信号
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２  コンデンサ
ＣＬＫ、２ＣＬＫ  クロック
／ＣＡＳ、／ＲＡＳ、ＳＥ  起動をかける信号
ＤＡＴＡ  デ−タ
Ｉ１  信号線
ＩＴＴ、ＩＴＴ１、ＩＴＴ２  電流
ＭＴ１１  ｎＭＯＳトランジスタ
ＭＴ１２  ｐＭＯＳトランジスタ
Ｎ１  ゲート
ＮＥ１、ＮＨ１  ノード
ＮＲ１１、ＮＲ１２  ゲートノード
ＮＲ２１、ＮＲ２２  ベースノード
Ｏ１、Ｏ２  ノード
Ｑ２１  ｎｐｎバイポーラトランジスタ
Ｑ２２  ｐｎｐバイポーラトランジスタ
／Ｑ  データ線
Ｒ１〜Ｒｎ  抵抗
Ｒ１１、Ｒ１２、ＲＴ１１、ＲＴ１２  抵抗
Ｒ２１、Ｒ２２、ＲＴ２１、ＲＴ２２  抵抗
Ｓ１  信号線
ＳＧ  信号群
ＳＴ  ステイタス信号
ＳＷ、ＳＷ１〜ＳＷｎ  スイッチ
ＶＯＨ、ＶＯＬ、ＶＴＴ  終端電源
ＶＯＨ１、ＶＯＬ１  電源
Ｖｒｅｆ  参照電圧
Ｘ１、Ｙ１  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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