(57)【特許請求の範囲】
【請求項１】
入力アナログ映像信号のＡ／Ｄ変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴とした、Ａ／Ｄ変換装置。
【請求項２】
入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するＰＬＬと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記ＰＬＬより出力されたクロックのタイミングにより量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力をある画面上の１点について保持するラッチと、前記ＰＬＬを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴とするＡ／Ｄ変換装置。
【請求項３】
入力アナログ映像信号のＡ／Ｄ変換結果を、演算処理を行った後１フレーム期間積算し、その値を記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴とした、Ａ／Ｄ変換装置。
【請求項４】
入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するＰＬＬと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記ＰＬＬより出力されたクロックのタイミングにより量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を１サンプリング期間遅延させるディレイと、前記Ａ／Ｄ変換器の出力と前記ディレイの出力の差をとる差分回路と、前記差分回路の出力の絶対値をとる絶対値回路と、前記絶対値回路の出力を１フレーム期間積算する積算回路と、前記ＰＬＬを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は映像信号をＡ／Ｄ変換しデジタル処理を行う、映像信号処理装置に関するものある。
【０００２】
【従来の技術】
一般的にコンピューターのアナログ映像出力をＡ／Ｄ変換する場合、元画像のドットクロック周波数と同じ周波数でかつ位相の一致したクロックを用いてサンプリングを行う。  通常コンピューター等から出力される映像信号においてはドットクロックは出力されないため水平同期信号をＰＬＬを用いて逓倍してドットクロック再生を行うが、水平同期信号の乱れ等によりクロックがジッターを起こすとサンプリング点が変動するためＡ／Ｄ変換後のＳ／Ｎが劣化するという課題があった。
【０００３】
前記課題を解決するためのものとして、特開４−１５２７６４号公報に開示されているものがある。図６を用い従来のＡ／Ｄ変換装置の動作を説明する。
【０００４】
図６において、６１は入力アナログ信号を入力水平同期信号の１水平期間遅らせる１ライン遅延回路、６２は入力水平同期信号の周波数を検出する水平同期検出回路、６３は前記水平同期検出回路６２で検出された水平同期信号の周波数を逓倍しサンプリングクロックを発生するＰＬＬ、６４は前記ＰＬＬ６３よりのサンプリングクロックのタイミングにより前記１ライン遅延回路６１の出力の量子化を行うＡ／Ｄコンバーター変換器である。  上記構成の動作について説明する。
【０００５】
１ライン遅延回路６１は前記入力アナログ信号を１水平期間だけ遅延させる。水平同期検出回路６２は入力アナログ信号より水平同期信号を検出し、水平同期パルスを出力する。ＰＬＬ６３は前記水平同期検出回路６２より出力された水平同期パルスを逓倍しサンプリングクロックを出力する。Ａ／Ｄコンバーター６４は１ライン遅延回路６１の出力をＰＬＬ６３より出力されるサンプリングクロックのタイミングにて量子化を行う。
【０００６】
一般的にＰＬＬは入力が変動した後、状態が安定するまでに時間がかかるが、このように入力アナログ信号を１水平期間遅延させることで、より安定した動作が期待でき、クロックジッターの発生を低減している。
【０００７】
【発明が解決しようとする課題】
このように従来のＡ／Ｄ変換装置では、入力アナログ映像信号を１水平期間だけ正確に遅延させる回路が必要となるためコストがかかるという問題があった。また、ＰＬＬは水平同期信号を基準として動くため、入力映像信号そのもののドットクロックが１水平期間内でジッターを起こした場合に関しては効果が無いという問題があった。
【０００８】
本発明は前記課題に鑑み、サンプリング位相の裕度を大きくすることで入力映像信号のドットクロックのジッターの影響をも低減できるＡ／Ｄ変換装置を提供するものである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明のＡ／Ｄ変換装置は、入力アナログ映像信号のＡ／Ｄ変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行い、入力アナログ映像信号の波形等化を行うことで、ジッターの影響を低減する。
【００１３】
【発明の実施の形態】
本発明の請求項１に記載のＡ／Ｄ変換装置は、入力アナログ映像信号のＡ／Ｄ変換結果を、画面のある一部分についてとりだして記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴としたものである。
【００１４】
本発明の請求項２に記載のＡ／Ｄ変換装置は、入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するＰＬＬと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記ＰＬＬより出力されたクロックのタイミングにより量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力をある画面上の１点について保持するラッチと、前記ＰＬＬを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴としたものである。
【００１５】
本発明の請求項３に記載のＡ／Ｄ変換装置は、入力アナログ映像信号のＡ／Ｄ変換結果を、演算処理を行った後１フレーム期間積算し、その値を記憶するという動作をサンプリング位相を変化させながら複数回行い、その結果をもとにサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を計算し、その計算結果に基づき当該構成比が矩形波の高調波の構成比と同じになるように前記入力アナログ映像信号の高調波の成分を増幅あるいは減衰させた後、量子化を行う事を特徴としたものである。
【００１６】
本発明の請求項４に記載のＡ／Ｄ変換装置は、入力された水平同期信号を逓倍し入力アナログ映像信号のドットクロックを再生するＰＬＬと、入力アナログ映像信号のうち任意に設定できる幾つかの周波数の成分を任意に設定できる利得で増幅あるいは減衰させる波形等化部と、前記波形等化部の出力を前記ＰＬＬより出力されたクロックのタイミングにより量子化を行うＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を１サンプリング期間遅延させるディレイと、前記Ａ／Ｄ変換器の出力と前記ディレイの出力の差をとる差分回路と、前記差分回路の出力の絶対値をとる絶対値回路と、前記絶対値回路の出力を１フレーム期間積算する積算回路と、前記ＰＬＬを制御しロック位相を変化させながら前記ラッチの出力を取り込み、その値を解析してサンプリング周波数の１／２の周波数を基本周波数として入力アナログ映像信号に含まれる高調波の構成比を算出し、その結果により前記波形等化部の設定周波数を前記高調波の周波数に設定するとともに設定周波数における各々の設定利得を前記波形等化部の出力の高調波の構成比が矩形波の高調波の構成比と同じになるように設定する制御部を備えた事を特徴としたものである。以下に、本発明の一実施の形態について図１から図５までを用いて説明する。
【００１７】
（実施の形態１）
図１において、波形等化部１は、バンドパス周波数及び通過利得を任意に設定できる第１のバンドパス・フィルター６および第２のバンドパス・フィルター７と、アナログ映像信号と前記第１のバンドパス・フィルター６および第２のバンドパス・フィルター７の出力を加算する加算器８より構成されたフィルター群であり、入力されたアナログ映像信号のうち、２つの周波数成分を増幅あるいは減衰させる。
【００１８】
ＰＬＬ４は入力水平同期信号の周波数を整数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器２は前記波形等化部１の出力をＰＬＬ４より出力されるクロックタイミングによりＡ／Ｄ変換を行う。ラッチ５は前記Ａ／Ｄ変換器２の出力のうち画面上のある１点について保持する。制御部３は、前記バンドパス・フィルター５及び６のバンドパス周波数及び通過利得、前記ＰＬＬ４の逓倍数及び出力クロックの位相の制御、前記ラッチ５の保持する画面の位置の設定および値の取り込みを行う。
【００１９】
上記構成の動作について、図２から図４に示す動作波形を用いて説明する。
例えば、画面全体に黒と白の一本おきの縦線になっている画像が入力された場合を想定する。図２（２ａ）の波形は画面の一部を取り出したものである。図２に示すように、コンピューター側の出力回路の特性及び伝送路の特性により高周波成分の減衰などに由来する歪を伴う。
【００２０】
制御部３は水平同期信号及び垂直同期信号の周波数及び極性の判別を行い、適切な逓倍数をＰＬＬ４に設定すると共に、バンドパス・フィルター６のバンドパス周波数を映像信号の周波数の３倍に、バンドパス・フィルター７のバンドパス周波数を映像信号の周波数の５倍に設定する。
【００２１】
なお、映像信号の周波数はサンプリング・クロックの２分の１に相当しかつ、サンプリング・クロック周波数は水平同期周波数とＰＬＬ４の逓倍数より求めることが出来る。また、制御部３は第１のバンドパス・フィルター６およびバンドパス・フィルター７の通過利得を０に設定し波形等化部１の動作をとめ、ラッチ５を制御し値を保持する場所を例えば画面の中央に設定する。
【００２２】
更に制御部３は、ＰＬＬ４を制御し図２（２ｂ）のようにクロックの位相を変化させながらラッチ５の値を取り込む。この時の検出値の例を図２（２ａ）のａ〜ｐにしめす。
【００２３】
このようにクロック位相をずらしながらサンプリングすることで、見かけ上高い周波数でサンプリングを行う事ができ、ＦＦＴ演算により入力信号に含まれる周波数成分を計算する事ができる。
【００２４】
矩形波は基本周波数の大きさを１とすると、３分の１の大きさの３次の高調波、５分の１の大きさの５次高調波成分を含むことから、検出結果より映像信号の周波数、映像信号の３倍の周波数、入力アナログ映像信号の５倍の周波数の振幅を計算し（図３（３ａ））、矩形波との構成比の差を求め、利得を制御する（図３（３ｂ））ことで、入力アナログ映像信号が矩形波になるように波形等化する事が出来る。
【００２５】
入力アナログ映像信号の波形等化前の波形を図３（３ｃ）、波形等化後を図３（３ｄ）に示す。このように、波形等化を行わない場合クロックジッターにサンプリング点がずれると、図３（ｘ）の様にレベル差が生じるが、波形等化処理を行った後は図３（ｘ’）の様にレベル差はほぼ０になる。
【００２６】
このようにサンプリングクロックの位相がジッター等により変動してもレベルの変動がなくなることからクロック位相の裕度が広くなるため、ジッター等によるＳ／Ｎの劣化を小さくすることが出来る。
【００２７】
なお、本実施の形態において、波形等化部１が２つのバンドパスフィルターにより構成されるものとしたが、ｎ個のバンドパスフィルターを用いてより高次の奇数次高調波を処理するようすれば、より精密な波形等化が可能となる。
【００２８】
また、ここではラッチ５が保持する場所をの画面の中央であるとしたが、制御部３がもっとも大きな検出値が得られる場所を検索するようにすれば、入力アナログ映像信号よらず安定した効果が期待できる。
【００２９】
また、ラッチ５が画面上の１点について保持するものとしたが、ｎ個の点について保持し、それを制御部３が処理する様にしてもよい。
【００３０】
（実施の形態２）
図４において、波形等化部４１は、バンドパス周波数及び通過利得を任意に設定できる第１のバンドパス・フィルター５０および第２のバンドパス・フィルター５１と、アナログ映像信号と前記第１のバンドパス・フィルター５０および第２のバンドパス・フィルター５１の出力を加算する加算器５２より構成されたフィルター群であり、入力されたアナログ映像信号のうち、２つの周波数成分を増幅あるいは減衰させる。
【００３１】
ＰＬＬ４４は入力水平同期信号の周波数を整数倍に逓倍し、クロックを発生させる。Ａ／Ｄ変換器４２は前記波形等化部４１の出力をＰＬＬ４４より出力されるクロックタイミングによりＡ／Ｄ変換を行う。１Ｔ差分回路４５はＡ／Ｄ変換器４２の出力を１サンプリング・クロック期間遅延させるディレイ５６と前記Ａ／Ｄ変換器４２の出力と前記ディレイ５６の差をとる差分回路５５と前記差分回路５５の出力の絶対値を取る絶対値回路５４と前記絶対値回路５４の出力を１フレーム期間積算する積算回路により構成され、前記Ａ／Ｄ変換器４２の出力を１サンプリング・クロック期間遅延させた値との差の絶対値を１フレーム期間積算する。
【００３２】
制御部４３は、前記バンドパス・フィルター５０及び５１のバンドパス周波数及び通過利得、前記ＰＬＬ４４の逓倍数及び出力クロックの位相の制御を行い、前記１Ｔ差分回路４５の出力を記憶する。
【００３３】
上記構成の動作について、図５に示す動作波形を用いて説明する。
例えば、画面全体に黒と白の一本おきの縦線になっている画像が入力された場合を想定する。図５（５ａ）の波形は画面の一部を取り出したものである。
【００３４】
制御部４３は水平同期信号及び垂直同期信号の周波数及び極性の判別を行い、適切な逓倍数をＰＬＬ４４に設定すると共に、バンドパス・フィルター５０のバンドパス周波数を映像信号の周波数の３倍に、バンドパス・フィルター５１のバンドパス周波数を映像信号の周波数の５倍に設定する。
【００３５】
なお、映像信号の周波数はサンプリング・クロックの２分の１に相当しかつ、サンプリング・クロック周波数は水平同期周波数とＰＬＬ５４の逓倍数より求めることが出来る。また、制御部５３は第１のバンドパス・フィルタ−５０およびバンドパス・フィルター５１の通過利得を０に設定てし波形等化部４１の動作をとめ、ＰＬＬ４４を制御し図５（５ｂ）のようにクロックの位相を変化させながら１Ｔ差分回路４５の値を取り込む。
【００３６】
この時の１Ｔ差分回路４５の出力例を図５（５ｃ）のａ〜ｈに示す。なおａ’の様にダッシュがついたものは１サンプリング・クロック期間前の値を示す。
【００３７】
このように１Ｔ差分回路４５の出力結果は入力アナログ映像信号と比較し、周波数および振幅が２倍となって検出される。検出結果より入力アナログ映像信号の周波数の２倍、入力アナログ映像信号の６倍の周波数、入力アナログ映像信号の１０倍の周波数の振幅を計算し、この構成比が矩形波の構成比と同じになるように波形等化部４１を制御することで、入力アナログ映像信号が矩形波になるように波形等化する事が出来る。
【００３８】
なお、本実施の形態において、波形等化部１が２つのバンドパスフィルターにより構成されるものとしたが、ｎ個のバンドパスフィルターを用いてより高次の奇数次高調波を処理するようすれば、より精密な波形等化が可能となる。
【００３９】
また、本実施の形態において、Ａ／Ｄ変換器４２の出力を１Ｔ差分回路４５により演算処理することとしたが、他の画像の特徴を抽出できる演算方法を用いてもよい。
【００４０】
【発明の効果】
以上のように、本発明の第１の請求項に記載の装置によれば、入力アナログ映像信号の波形解析をおこない、入力アナログ映像信号が矩形波となるよう波形等化を行うことで、サンプリングクロックの位相の裕度を広げることができ、ジッターに起因するサンプリングレベルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ変換装置を提供することができる。
【００４１】
また本発明の第２の請求項に記載の装置によれば、入力アナログ映像信号のＡ／Ｄ変換結果を、画面のある特定部分についてサンプリング位相を変化させながら複数回とりこみ解析を行いその結果をもとに入力アナログ映像信号に含まれる高調波の構成比を計算し、入力アナログ映像信号のうち基本周波数の３倍及び５倍の周波数成分について増幅あるいは減衰させるフィルター群を用い、入力アナログ映像信号の高調波の構成比が矩形波と同じになるように入力アナログ映像信号の波形等化を行うことで、サンプリングクロックの位相の裕度が広くなるため、ジッターに起因するサンプリングレベルの変動によるＳ／Ｎの劣化の少ない、Ａ／Ｄ変換装置を提供することができる。
【００４２】
また本発明の第３の請求項に記載の装置によれば、入力アナログ映像信号のＡ／Ｄ変換結果を特徴を抽出しうる演算処理を行った結果を１フレーム期間積算したのち解析を行うことで、画像の一部分を取り出すという操作が不要にできかつ請求項２に記載のＡ／Ｄ変換装置と同等の効果を得ることができる。さらに１フレーム期間積算をおこなうため、画像の内容に左右されにくいという特徴を有する。
【００４３】
また本発明の第４の請求項に記載の装置によれば、入力アナログ映像信号のＡ／Ｄ変換結果を１サンプリングデーター間で差をとり更に絶対値を取ったものを１フレーム期間積算した後解析を行うことで、比較的簡単な構成の演算回路で請求項３に記載のＡ／Ｄ変換装置を構成する事ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＡ／Ｄ変換装置の構成図
【図２】本発明の実施の形態１におけるサンプリング動作を示す波形図
【図３】本発明の実施の形態１における波形等化動作を示す波形図
【図４】本発明の実施の形態２におけるＡ／Ｄ変換装置の構成図
【図５】本発明の実施の形態２におけるサンプリング動作を示す波形図
【図６】従来のＡ／Ｄ変換装置の構成図
【符号の説明】
１  波形等化部
２  Ａ／Ｄ変換器
３  制御部
４  ＰＬＬ
５  積算回路
６  第１のバンドパスフィルター
７  第２のバンドパスフィルター
８  加算器
４１  波形等化部
４２  第１のＡ／Ｄ変換器
４３  制御部
４４  ＰＬＬ
４５  １Ｔ差分回路
５０  第１のバンドパス・フィルター
５１  第２のバンドパス・フィルター
５２  加算器
５３  積算回路
５４  絶対値回路
５５  差分回路
５６  ディレイ
６１  １ライン遅延回路
６２  水平同期検出回路
６３  ＰＬＬ回路
６４  Ａ／Ｄ変換器
【図１】
0003543614.tif 000002
【図２】
0003543614.tif 000003
【図３】
0003543614.tif 000004
【図４】
0003543614.tif 000005
【図５】
0003543614.tif 000006
【図６】
0003543614.tif 000007