(57)【特許請求の範囲】
【請求項１】
複数のトレンチを有し、トレンチ間の凸部領域が、幅の広い領域と狭い領域とからなる基板上に、気相成長とエッチングを同時進行的に行う方法を用いて、埋め込み材料でトレンチを埋め込むと共に、トレンチ間の幅の広い凸部領域上に台形状の埋め込み材料層と、幅の狭い凸部領域上に三角形状の埋め込み材料層とを形成する工程と、台形状の埋め込み材料層の中心部を所定深さ異方エッチングする工程と、埋め込み材料層を凸部領域上に残存するように等方エッチングする工程と、残存する埋め込み材料層をＣＭＰ法により除去して平坦化する工程を含むトレンチアイソレーションの形成方法。
【請求項２】
トレンチ間の凸部領域上の埋め込み材料層が、三角形状の層であり、該層の最大高さが０．０６μｍ以上である請求項１に記載の形成方法。
【請求項３】
三角形状の層が、最大高さが０．０６μｍ以下になるように等方エッチングされる請求項２に記載の形成方法。
【請求項４】
複数のトレンチを有し、トレンチ間の凸部領域が、幅の広い領域と狭い領域とからなる基板上に、気相成長とエッチングを同時進行的に行う方法を用いて、埋め込み材料でトレンチを埋め込むと共に、トレンチ間の幅の広い凸部領域上に台形状の埋め込み材料層と、幅の狭い凸部領域上に三角形状の埋め込み材料層とを形成する工程と、台形状の埋め込み材料層の中心部を所定深さ異方エッチングする工程と、埋め込み材料層を凸部領域上に残存するように等方エッチングする工程と、残存する埋め込み材料層をＣＭＰ法により除去して平坦化する工程を含み、幅の狭い領域の三角形状の埋め込み材料層の最大高さが０．０６μｍ以下であるトレンチアイソレーションの形成方法。
【請求項５】
気相成長とエッチングを同時進行的に行う方法が高密度プラズマ強化化学気相成長法であり、埋め込み材料が二酸化シリコンである請求項１〜４のいずれか１つに記載の形成方法。
【請求項６】
凸部領域が、その上面に窒化シリコン層又は、二酸化シリコン層とその上に形成された窒化シリコン層の積層体からなるＣＭＰ法のストッパ層を有し、埋め込み材料が二酸化シリコンである請求項１〜５のいずれか１つに記載の形成方法。
【請求項７】
請求項１〜６のいずれか１つに記載の形成方法が、半導体装置のトレンチアイソレーションの形成に用いられる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチアイソレーションの形成方法及び半導体装置の製造方法に関する。本発明は、凹部埋め込み工程とその後の平坦化ＣＭＰ法工程とを有する各種半導体装置の製造、特にトレンチアイソレーション（溝型素子間分離）を有する各種半導体装置の製造に利用することができる。
【０００２】
また、複数の凸部領域により形成された（即ち凸部領域と凸部領域との間に画成された）凹部を埋め込み材料により埋め込む工程と、凸部領域上に形成された埋め込み材料層の平坦化ためのＣＭＰ法工程を含む半導体装置の製造に利用することができる。
【０００３】
【従来の技術】
集積回路の寸法は縮小される一方である。そのため、集積回路を構成する部品を、制限されたスペースに互いに接近して配置する必要がある。一般的な研究は、半導体基板の単位面積あたりの活性領域の高密度化を対象としているので、回路間を有効にアイソレーションすることが益々重要になってきた。
【０００４】
現代の集積回路技術における回路構成部品間の通常のアイソレーションは、半導体基板内にエッチングされかつ二酸化シリコンのような絶縁材料が充填されるシャロートレンチの形状が採用されている。このアイソレーションが形成された領域は、一般にシャロートレンチアイソレーション（ＳＴＩ）領域と称される。ＳＴＩ領域を使用すれば、集積回路の活性領域を事実上任意の寸法で形成することができる。そのため、ＳＴＩ領域の寸法は広い範囲内で変動する。
【０００５】
現代の集積回路の複雑なトポグラフィーのために、特に、幅が広範囲に変動するシャロートレンチを使用する場合、このトレンチに均一に酸化物を充填する際に、充填が不均一となる問題がしばしば生じる。この問題に立ち向かうために、ＳＴＩ領域に絶縁材料を充填する方法、及びそれにより生じた構造を均一で平坦なトポグラフィーにするための多数の平坦化方法が開発された。
【０００６】
平坦なトレンチアイソレーションを形成する方法として、例えば、以下のような方法が知られている。
【０００７】
まず、シリコン基板上に薄い二酸化シリコン及び薄いシリコンナイトライド膜を形成する。この後に、フォトリソグラフィー工程を用いて、エッチングにより溝をシリコン基板に形成する。次に、埋め込み材料として二酸化シリコンを堆積し、ポリッシュすれば二酸化シリコンよりポリッシュ速度の遅いシリコンナイトライド膜がストッパー層として働き平坦なトレンチアイソレーションが形成できる。
【０００８】
しかし幅の狭い凸部領域が疎密な状態にあると、疎な領域は凸状になり平坦化できないという問題がある。この問題は、同じ凸状のダミーパターンを入れることによって解決できる。しかしながら、ダミーパターンをいれるとそこはアクティブ（活性）領域になる。これは容量を大きくし、結果としてデバイススピードが遅くなるという弊害を生じることにつながる。そのためダミーパターンを入れられない場合がある。
【０００９】
また、上面の広い凸部領域があると、その広い凸部領域の上面の中央部には埋め込み材料の二酸化シリコンが残ってしまい、パーチクルの原因となる問題がある。この問題は、一般的な事項であり、特開平５−２７５５２７号公報でも説明されている。
【００１０】
そのため、特開平５−２７５５２７号公報では、埋め込み材料の堆積方法として、エッチングと堆積とを同時進行的に行うバイアスＥＣＲ−ＣＶＤ法という堆積手段を採用している。
【００１１】
この堆積方法によれば、図５（ａ）に示すように、広い凸部領域９の上面には、幅の狭い凸部領域（Ａ及びＢ）の上面よりも厚く台形状の断面の二酸化シリコンからなる埋め込み材料層２３を堆積することができる。一方、幅の狭い凸部領域の上面には三角形状の断面の埋め込み材料層２４を堆積させることができる。
【００１２】
この公報では、バイアスＥＣＲ−ＣＶＤ法による堆積のあとに、レジストマスクを用い、広い凸部領域の上の埋め込み材料層を等方エッチングする。このエッチングにより、広い凸部領域の上の埋め込み材料層の形状を、幅の狭い凸部領域上の三角形状と同等にしている。更に、その三角形状の部分のみポリッシュし、その後エッチバックして平坦化している（特開平５−２７５５２７号公報の実施例１及び図１参照）。
【００１３】
この公報には、上記の方法の内、エッチバック工程を省略する以下のような方法も記載されている。まず、バイアスＥＣＲ−ＣＶＤ法による堆積のときに、トレンチ深さと同じになるまで二酸化シリコンを埋め込む。次に、広い凸部領域の上の二酸化シリコンからなる埋め込み材料層を等方エッチングして、広い凸部領域の上の埋め込み材料層の形状を、幅の狭い凸部領域上の三角形状と同等にする。次いで、三角形状の埋め込み材料層をポリッシュして平坦化する（特開平５−２７５５２７号公報の実施例２及び図３参照）。
【００１４】
このような手法は、トレンチアイソレーションの形成の他にも、溝の埋め込みを伴うトレンチキャパシタの形成、トレンチコンタクト（トレンチプラグ）の形成、ブランケットＷ−ＣＶＤ法による層形成等の平坦な層間絶縁膜の形成にも応用されている。
【００１５】
【課題を解決するための手段】
ところが、上記技術でも、ポリッシュの度合いが下地パターンに依存し、十分に平坦化することができないという問題があった。図５（ａ）〜（ｃ）、図６（ｄ）と（ｅ）を用いてこの問題点を説明する。
【００１６】
図５（ａ）に示すように、一般的に、基板５には、広い凸部領域９、幅の狭い凸部パターンが密な領域Ａ、幅の狭い凸部パターンが疎な領域Ｂの三つの領域が存在している。また、各凸部上面にはポリッシュストッパ層としての薄いシリコン酸化膜からなる下層６及び薄いシリコンナイトライド膜からなる上層７が存在する。このような基板５に対し、エッチングと堆積とを同時進行的に行う堆積手段により埋め込み材料層２３、２４を堆積する。
【００１７】
この後、図５（ｂ）に示すように、広い凸部領域９部分を開口したレジストマスク８を形成する。
【００１８】
次に、レジストマスク８の端部において、他の領域の三角形状と同程度の大きさになるまで埋め込み材料層２３の等方エッチングを行う。エッチングにより、三角形状の埋め込み材料層２３ａ及び２３ｂが形成される。この後、レジストマスク８を除去する（図５（ｃ）参照）。
【００１９】
次いで、パッド１０を用いてポリッシュが行われる。この際、三角形状の突起部分のポリッシュは短時間に行えるので、ウエハー面内の均一性はある程度えられる。ところが、突起の個数の疎密により、数による負荷が異なり、図６（ｄ）に示されるように、領域Ａではポリッシュが遅く、領域Ｂと広い凸部領域９ではポリッシュが早く行われる。
【００２０】
更に、領域Ａをポリッシュすると、図６（ｅ）に示すように、広い凸部領域９はポリッシュストッパ層の面積が大きいので凹まない。しかし領域Ｂは凹んでしまい、均一にポリッシュできないという問題がある。
【００２１】
このような、問題は、例えば突起が多数あるメモリー部と突起が少ない周辺回路部において生じる恐れがある。
【００２２】
上記説明は広い凸部領域９、幅の狭い凸部パターンが密な領域Ａ、幅の狭い凸部パターンが疎な領域Ｂの三つの領域についてされているが、広い凸部領域９がなく、領域Ａと領域Ｂのだけの場合でも言えることである。
【００２３】
また幅の狭い凸部パターンが密な領域Ａと幅の狭い凸部パターンが疎な領域Ｂでは、堆積される埋め込み材料層の高さも違っている。具体的には、密な領域Ａの方が厚めに堆積する。この高さの相違もポリッシュの時にはバラツキの要因となる。なお、上記公報では、広い凸部領域９が一番厚く堆積するが、この領域ではエッチングにより薄くなるのでこの問題は生じない。
【００２４】
本発明は、上述した従来の問題点を解決して、狭い凸部領域が複数依存する領域において、凸部領域の上面に埋め込み材料層が残ることなく平坦化を達成でき、よって平坦性の良好なトレンチアイソレーションを形成できる手段、及びこのような手段を利用した半導体装置の製造手段を提供することが目的である。
【００２５】
また、従来のようにポリッシュストッパ層の分布に疎密がある場合（例えば、上記のように凸部領域に疎密があって、これに伴ってポリッシュストッパ層の占める率に疎密ができる場合）についても、その面積比の低い部分、即ちポリッシュストッパの役割を果たす部分が疎である周辺回路部においても、ポリッシュにより良好な平坦化が達成できる技術が望まれている。
【００２６】
従って、本発明は、埋め込み後平坦化を行うポリッシュ工程を備えた半導体装置の製造方法において、被ポリッシュ部上にポリッシュストッパの作用を示す部分の分布に疎密がある場合にあっても、単位面積あたりのポリッシュストッパ層の面積比が低い部分でも良好な平坦化形状を形成できる半導体装置の製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
かくして本発明によれば、複数のトレンチを有し、トレンチ間の凸部領域が、幅の広い領域と狭い領域とからなる基板上に、気相成長とエッチングを同時進行的に行う方法を用いて、埋め込み材料でトレンチを埋め込むと共に、トレンチ間の幅の広い凸部領域上に台形状の埋め込み材料層と、幅の狭い凸部領域上に三角形状の埋め込み材料層とを形成する工程と、台形状の埋め込み材料層の中心部を所定深さ異方エッチングする工程と、埋め込み材料層を凸部領域上に残存するように等方エッチングする工程と、残存する埋め込み材料層をＣＭＰ法により除去して平坦化する工程を含むトレンチアイソレーションの形成方法が提供される。
【００２８】
また、本発明によれば、複数のトレンチを有し、トレンチ間の凸部領域が、幅の広い領域と狭い領域とからなる基板上に、気相成長とエッチングを同時進行的に行う方法を用いて、埋め込み材料でトレンチを埋め込むと共に、トレンチ間の幅の広い凸部領域上に台形状の埋め込み材料層と、幅の狭い凸部領域上に三角形状の埋め込み材料層とを形成する工程と、台形状の埋め込み材料層の中心部を所定深さ異方エッチングする工程と、埋め込み材料層を凸部領域上に残存するように等方エッチングする工程と、残存する埋め込み材料層をＣＭＰ法により除去して平坦化する工程を含み、幅の狭い領域の三角形状の埋め込み材料層の最大高さが０．０６μｍ以下であるトレンチアイソレーションの形成方法が提供される。
【００２９】
更に、本発明によれば、上記形成方法が、半導体装置のトレンチアイソレーションの形成に用いられる半導体装置の製造方法が提供される。
【００３０】
【発明の実施の形態】
以下、本発明を説明する。
【００３１】
まず、本発明で、埋め込み材料で埋め込まれるトレンチは、基板に直接形成されていてもよく、基板上に積層された半導体膜に形成されていてもよい。ここで、基板としては、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板のような半導体基板や、ガラス基板、樹脂基板等が挙げられる。また、半導体膜としては、シリコン膜が挙げられる。
【００３２】
ここで、基板は、後のエッチング及びＣＭＰ法に耐性のある層（ポリッシュストッパ層）で覆われていることが好ましい。そのような層として、シリコンナイトライド膜、ポリシリコン膜等が挙げられる。更に、ポリッシュストッパ層は、二酸化シリコン膜及びその上に形成されたシリコンナイトライド膜の積層体であってもよい。
【００３３】
トレンチは、フォトリソグラフィー工程とエッチング工程を組合わせた方法、レーザーによる描画方法等の公知の方法により形成することができる。トレンチは複数個形成され、トレンチ間の間隔が異なっている場合に、本発明を有用に使用することができる。トレンチの形状は、所望に応じて適宜設定することができる。このトレンチの形成により、ポリッシュストッパ層を形成していた場合、該層は凸部の上面にのみ存在することとなる。
【００３４】
特に、トレンチの幅が狭い領域と、トレンチの幅が広い領域を備えた複数のトレンチを埋め込む際に、有用である。ここで、両領域には、複数のトレンチが存在してもよい。
【００３５】
また、トレンチが複数存在する場合、トレンチ間に存在する凸部の幅は、上記両領域において、ほぼ等しいことが好ましい。更に、前記凸部（以下、幅の狭い凸部と称する）より幅の広い凸部が、部分的に存在していてもよい。
【００３６】
次に、気相成長とエッチングを同時進行的に行う方法によりトレンチを埋め込み材料で埋め込む。
【００３７】
気相成長とエッチングを同時進行的に行う方法としては、高密度プラズマ強化化学気相成長（ＨＤＰ）法、バイアスＥＣＲ−ＣＶＤ法等が挙げられる。この方法によれば、幅の狭い凸部の上面には、断面形状が三角形状の埋め込み材料層（以下、三角形状の層と称する）が形成される。なお、気相成長のみの方法では、断面形状において、側壁が円弧状の埋め込み材料層となる。
【００３８】
気相成長とエッチングを同時進行的に行う方法の内、ＨＤＰ法の操作条件としては、凸部の幅により異なるが、幅の狭い凸部の上面の埋め込み材料層の形状が三角形状となるように、低周波パワー（ＬＦ）、高周波パワー（ＨＦ）、圧力が適宜選択される。
【００３９】
また、バイアスＥＣＲ−ＣＶＤ法の操作条件としては、上記ＨＤＰ法と同様に、凸部の幅により異なるが、幅の狭い凸部の上面の埋め込み材料層の形状が三角形状となるように、マイクロ波パワー、ＲＦパワー、磁場、圧力が適宜選択される。
【００４０】
埋め込み材料としては、例えば、二酸化シリコンが挙げられる。
【００４１】
埋め込み材料層を等方エッチングする。このエッチングは、通常、層全面にわたって行われる。このエッチングにより、凸部の上面の三角形状の層を小さくすることができる。ここで、この層を完全に除去すると、トレンチ内の埋め込み材料がオーバーエッチングされてしまう恐れがあるため好ましくない。そのため、三角形状の層は、その最大高さが、０．０６μｍ以下になるようにエッチングすることが好ましい。なお、最大高さとは、三角形状の層の底部から三角形状の層の頂点までの高さを意味する。
【００４２】
次に、ＣＭＰ法により凸部の上面に残存する埋め込み材料層を除去して平坦化することができる。ＣＭＰ法による平坦化は特に限定されず、公知の条件で行うことができる。
【００４３】
なお、幅の広い凸部が存在する場合、幅の狭い凸部の上面に断面形状が三角形状の埋め込み材料層が形成される条件で埋め込み材料を堆積させると、その上には台形状層が形成される。この台形状層は、そのままでは等方性エッチング及びＣＭＰ法に付しても残存してしまう恐れがある。そこで、等方性エッチングの前に、台形状層の中心部を所定深さエッチングすることが好ましい。このエッチングにより、周辺部のみに埋め込み材料層が残存することとなる。残存した層は、凸形状量が少なくなっているがゆえ平坦面よりポリッシュレートが速く、容易に平坦化が行える。これにより平坦なアイソレーション形成が可能となる。
【００４４】
エッチング法としては、例えば１０：１ＢＨＦを用いた等方性のウエットエッチング法、マグネトロンＲＩＥによる異方性のドライエッチング法等が挙げられる。
【００４５】
ここで、所定深さは、中心部の高さが、幅の狭い凸部上の三角形状の層の下部の高さと同程度であることが好ましい。
【００４６】
上記方法によれば、広い凸部領域上のＣＭＰ法により除去されるべき埋め込み材料層及び、幅の狭い活性領域上の三角形状の層は、予めその大部分が除去されている。そのため、三角形状の個数に起因するＣＭＰ法の負荷の差がなくなり、ポリッシュストッパ層の面積比が低い場合においても、容易に平坦なアイソレーションを形成することができる。
【００４７】
更に、三角形状の層の最大高さが０．０６μｍ以下の場合、以下の方法でも平坦なトレンチアイソレーションを形成することができる。まず、三角形状の層の最大高さを０．０６μｍ以下とするには、気相成長とエッチングを同時進行的に行う方法において、前記方法よりエッチングが優先的に行われるような条件で行う方法が挙げられる。この方法では、三角形状の層の最大高さが十分低いので、等方性のエッチングに付すことなく、ＣＭＰ法に付すことにより平坦なトレンチアイソレーションを形成することができる。
【００４８】
上記方法は、トレンチアイソレーションを有する半導体装置の製造方法に好適に使用することができる。
【００４９】
【実施例】
以下、本発明の実施例について図面を参照して説明する。ただし、当然のことではあるが、本発明は以下の実施例により限定されるものではない。
実施例１
この実施例は、本発明を微細化及び集積化した半導体装置の形成、特にそのトレンチアイソレーションの形成に適用したものである。
【００５０】
まず、予めシリコンからなる基板５に、熱酸化膜（Ｔ−ＳｉＯ２）である下層６とシリコンナイトライド膜である上層７とを形成した。次に、基板５をエッチングして、幅の狭いトレンチ１、幅の広いトレンチ２、幅の狭い凸部領域及び幅の広い凸部領域９を形成した。
【００５１】
上記トレンチが形成された基板を、以下の（１）〜（７）の工程に付して、トレンチアイソレーションを形成した。
（１）気相成長とエッチングとを同時進行的に行う堆積手段である高密度プラズマ強化化学気相成長（ＨＤＰ）法を用いて、トレンチ深さよりも厚くＳｉＯ２膜を形成することにより、埋め込み材料層３（台形状層）及び４（三角形状の層、最大高さ０．２２μｍ）を形成した。これにより、図１（ａ）の構造を得る。この時の堆積条件は、ＬＦ＝４０００Ｗ、ＨＦ＝２０００Ｗ、ＳｉＨ４／Ｏ２／Ｈｅ＝３００／１５４／３２５ｓｃｃｍ、圧力＝２ｍＴｏｒｒ、Ｅ／Ｄ  Ｒａｔｉｏ＝０．１４とした。
【００５２】
次に、基板５には広い凸部領域９が存在するため、以下の（２）及び（３）の工程に基板５を付した。
（２）図１（ｂ）に示すように、レジストを広い凸部領域９（台形状層上）以外の部分に残るようにパターニングしてレジストマスク８を形成した。
（３）埋め込み材料層３をエッチングした。エッチング条件は、マグネトロンＲＩＥ（異方性のドライエッチング）を用い、ＣＨ４／ＣＨＦ３／Ａｒ＝５０／３０／４００ｓｃｃｍ、ＲＦパワー＝１３００Ｗ、圧力＝２５０ｍｔｏｒｒとした。
【００５３】
この時のエッチングは、幅の狭い活性領域上、即ちトレンチ１上の平坦部の高さ（破線高さ）まで行った。このエッチングにより、広い凸部領域９上には、埋め込み材料層３ａ、３ｂが形成された。その後レジストマスク８を除去し、図１（ｃ）の構造を得た。
（４）埋め込み材料層３ａ、３ｂ及び４を含めて、１０：１ＢＨＦ溶液を用いるウエットエッチングにより全面等方エッチングした。この時、幅の狭い活性領域上の三角形状の埋め込み材料層４がほぼ平坦化する程度（最大高さが０．０６μｍ程度）までエッチングした（図２（ｄ）参照）。エッチング後の埋め込み材料層を４ａ、３ｃ及び３ｄで示した。
【００５４】
（５）ＣＭＰ法によりポリッシュを行った。その時のＣＭＰ法の条件は、メインテーブル回転数＝６．９ｒｐｍ、クロステーブル回転数＝５０ｒｐｍ、研磨圧力＝３５０ｇｆ／ｃｍ２、スラリー流量＝２．０Ｌ／分とした。スラリーは、シリカとＫＯＨと水の混合液を用いた。この工程では、埋め込み材料層４ａ、３ｃ及び３ｄがポリッシュされた。つまり、埋め込み材料層４ａ、３ｃ及び３ｄのみの研磨により、研磨量を少なくできるので、パターン依存なくウエハー面内の均一性を保つことができた。これにより、図２（ｅ）の構造を得ることができた。
（６）次に、リン酸及びＨＦにより、上層７のシリコンナイトライド、下層６のＳｉＯ２を除去して図２（ｆ）の構造を得ることができた。
【００５５】
実施例２
この実施例は、本発明を微細化及び集積化した半導体装置の形成、特にそのトレンチアイソレーションの形成に適用したものである。
まず、予めシリコンからなる基板５に、熱酸化膜（Ｔ−ＳｉＯ２）である下層６とシリコンナイトライド膜である上層７とを形成した。次に、基板５をエッチングして、幅の狭いトレンチ１、幅の広いトレンチ２、幅の狭い凸部領域及び幅の広い凸部領域９を形成した。
【００５６】
上記トレンチが形成された基板を、以下の（１）〜（５）の工程に付して、トレンチアイソレーションを形成した。
（１）気相成長とエッチングとを同時進行的に行う堆積手段である高密度プラズマ強化化学気相成長（ＨＤＰ）法を用いて、トレンチ深さよりも少し厚くＳｉＯ２膜を堆積することにより、埋め込み材料層１３（台形状層）及び１４（三角形状の層、最大高さ０．０６μｍ）を形成した。これにより、図３（ａ）の構造を得た。この時の堆積条件は、ＬＦ＝２６００Ｗ、ＨＦ＝２０００Ｗ、ＳｉＨ４／Ｏ２／Ｈｅ＝４７５／１５４／５０ｓｃｃｍ、圧力＝２ｍＴｏｒｒ、Ｅ／Ｄ  Ｒａｔｉｏ＝０．２０とした。
【００５７】
なお、実施例２では、Ｅ／Ｄ  Ｒａｔｉｏを変えて狭い活性領域上の三角形状をコントロールすることにより、三角形状の層の最大高さを、実施例１より低く形成した。そのため、この実施例２では、実施例１で必要であった等方エッチング工程が不要であった。但し、三角形状の層の最大高さと下地へのダメージはトレードオフの関係にある点について注意が必要である。
【００５８】
次に、基板５には広い凸部領域９が存在するため、以下の（２）及び（３）の工程に基板５を付した。
（２）図３（ｂ）に示すように、レジストを広い凸部領域９（台形状層上）以外の部分に残るようにパターニングしてレジストマスク８を形成した。
（３）埋め込み材料層３をエッチングした。エッチング条件は、マグネトロンＲＩＥを用い、ＣＨ４／ＣＨＦ３／Ａｒ＝５０／３０／４００ｓｃｃｍ、ＲＦパワー＝１３００Ｗ、圧力＝２５０ｍｔｏｒｒの条件とした。
【００５９】
この時のエッチングは、幅の狭い活性領域上、即ちトレンチ１上の平坦部の高さ（破線高さ）まで行った。その後レジストマスク８を除去し、図３（ｃ）の構造を得た。
（４）ＣＭＰ法によりポリッシュを行った。その時のＣＭＰ法の条件は、メインテーブル回転数＝６．９ｒｐｍ、クロステーブル回転数＝５０ｒｐｍ、研磨圧力＝３５０ｇｆ／ｃｍ２、スラリー流量＝２．０Ｌ／分とした。スラリーは、シリカとＫＯＨと水の混合液を用いた。この工程では、埋め込み材料層４ａ、１３ａ及び１３ｂのみをポリッシュするだけなので、研磨量を少なくできた。その結果、パターン依存なくウエハー面内の均一性を保つことができた。これにより、図４（ｄ）の構造を得ることができた。
（５）次に、リン酸及びＨＦにより、上層７のシリコンナイトライド、下層６のＳｉＯ２を除去して図４（ｅ）の構造を得ることができた。
【００６０】
【発明の効果】
本発明によれば、密集した幅の狭い活性領域及び広い凸部領域上に埋め込み材料が残ることなく平坦化を達成できる。よって平坦性の良好なトレンチアイソレーションを形成することができる。また、このようなトレンチアイソレーションを有する半導体装置の製造手段を提供することができる。
【００６１】
また、本発明によれば、埋め込み後平坦化を行うＣＭＰ法工程を備えた半導体装置の製造方法において、被ポリッシュストッパの作用を示す部分の分布に疎密があり、単位面積当たりのポリッシュストッパ層の面積比が低い部分でも良好な平坦化形状を形成することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１のトレンチアイソレーションの概略工程図である。
【図２】本発明の実施例１のトレンチアイソレーションの概略工程図である。
【図３】本発明の実施例２のトレンチアイソレーションの概略工程図である。
【図４】本発明の実施例２のトレンチアイソレーションの概略工程図である。
【図５】従来のトレンチアイソレーションの形成方法の問題点を示す概略工程図である。
【図６】従来のトレンチアイソレーションの形成方法の問題点を示す概略工程図である。
【符号の説明】
１、２  トレンチ
３、４、３ａ、３ｂ、３ｃ、３ｄ、４ａ、１３、１４、１３ａ、１３ｂ、２３、２４、２３ａ、２３ｂ    埋め込み材料層
５      基板
６      下層
７      上層
８      レジストマスク
９      凸部領域
１０    パッド（研磨布）
【図１】
0003566885.tif 000002
【図２】
0003566885.tif 000003
【図３】
0003566885.tif 000004
【図４】
0003566885.tif 000005
【図５】
0003566885.tif 000006
【図６】
0003566885.tif 000007