【事件の表示】
　平成１１年特許願第１２７２７７号「分散共有メモリマルチプロセッサシステムのための分割疎ディレクトリ」拒絶査定不服審判事件〔平成１２年　３月　３日出願公開、特開２０００−　６７０２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成１１年５月７日（パリ条約による優先権主張１９９８年５月８日、米国）の出願であって、平成１７年９月１日付けで拒絶理由通知がなされ、同年１１月７日付けで手続補正がなされたが、平成１８年３月２７日付けで拒絶査定がなされ、これに対し、同年５月８日に審判請求がなされたものである。
　そして、その請求項１に係る発明（以下「本願発明」という。）は、平成１７年１１月７日付け手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
　「データ処理システムであって、
　複数のマルチプロセッサ・ノードを備え、各マルチプロセッサ・ノードが、
　各々複数のキャッシュ・ライン・エントリを保存するように構築された複数のキャッシュと、
　各々がそれぞれのキャッシュに接続された複数のプロセッサと、
　コヒーレンス制御装置と、
　前記複数のキャッシュ中のキャッシュ・ライン・エントリの状態を把握するディレクトリであって、前記ディレクトリの第１部分が前記複数のキャッシュのライン・エントリの第１サブセットに関する一時的状態情報を保持し、前記ディレクトリの第２部分が前記複数のキャッシュのライン・エントリの第２サブセットに関する非一時的状態を保持するディレクトリと、を含む、
　データ処理システム。」
　
２．引用文献
Ａ．原査定の拒絶の理由に引用された、特開平７−６０９２号公報（以下、「引用文献」という。）には以下の事項が記載されている。（備考：下線は当審で便宜上付与したものである。）
　
（ア）「【０００１】
【産業上の利用分野】本発明は、
マルチプロセッサ・コンピュータ・システム
キャッシュ制御システムにおける保留ライト・バックキャッシュ・コントローラ
　
（イ）「【０００３】主メモリからのデータ及び命令は、キャッシュ・ラインと呼ばれる均一な単位でキャッシュ・メモリにマッピングされる。各キャッシュ・ラインは、主メモリのアライメントのとれた連続セグメントを表している。キャッシュ・メモリは、通常、主メモリよりはるかに小さいので、主メモリの限られた部分集合についてしか記憶することができない。従って、キャッシュ・メモリは、データの主メモリ・アドレスの一部を記憶する必要がある。アドレスのこの部分は、アドレス・タグと呼ばれ、キャッシュ・ライン毎に１つのアドレス・タグが存在する。各キャッシュ・ラインは、さらに、サブブロックと呼ばれる、より小さい均一なインクリメントに細分することができる。キャッシュ・メモリのキャッシュ・ラインに対するアクセスは、
アドレス・タグ及びキャッシュ・ラインに関連した状況ビットの集合を記憶しているキャッシュ・ディレクトリ
【０００４】最近では、処理速度の上昇を目指して、複数のプロセッサを備えたコンピュータ・システムが一般的になっている。
マルチプロセッサ・システムの場合、プロセッサ・サブシステムは、それ自体の独立したキャッシュ・メモリを備える
【０００５】
キャッシュの整合性を維持するため、いくつかの状況ビットは、各キャッシュ・ラインにおける情報の現在の状態を反映するキャッシュ・ディレクトリに保持
保持される一般的な状況ビットには、「有効ビット」、「共用ビット」、及び、「所有ビット」がある
　
（ウ）「【００１２】
【発明が解決しようとする課題】本発明の目的は、キャッシュ・メモリ構造を支援する多重処理装置において、保留ライト・バック・キャッシュ・コントローラを備える
二重ディレクトリ・キャッシュ制御システム
　・・・（中略）・・・
【００１４】プロセッサ・キャッシュ・コントローラは、実際の処理装置に緊密に結合されている。プロセッサ・キャッシュ・コントローラは、処理装置によって行われるメモリ要求のサービスを実施する。プロセッサ・キャッシュ・コントローラは、キャッシュ・メモリに要求された記憶場所を備えていない場合、キャッシュ・バスを介してバス・キャッシュ・コントローラに要求を送る。キャッシュ・ラインを置換しなければならない場合、プロセッサ・キャッシュ・コントローラは、即座に、置換されることになるキャッシュ・ラインからの所有サブブロックをバス・キャッシュ・コントローラに送る操作にとりかかる。
【００１５】バス・キャッシュ・コントローラは、メモリ・バスに直接接続されており、処理装置に関するメモリ・バス・トランザクションの全てを取り扱う。バス・キャッシュ・コントローラには、主メモリに対する所有キャッシュ・ラインのライト・バックの取扱いを任された保留ライト・バック・コントローラが含まれている。バス・キャッシュ・コントローラは、キャッシュ・ミスによって生じたプロセッサ・キャッシュ・コントローラからのメモリ要求を受信すると、メモリ・バスを通じて、すぐに対応するメモリ要求パケットを同報通信する。
所有キャッシュ・ラインを置換すべき場合には、
所有サブブロックを保留ライト・バック・コントローラに緩衝処理する
所有キャッシュ・ラインの緩衝処理によって、保留ライト・バック・コントローラは、所有キャッシュ・ラインを主メモリにライト・バックする前に、新しいキャッシュ・ラインを要求し、置換することが可能
【００１６】バス・キャッシュ・コントローラの保留ライト・バック・キャッシュ・コントローラは、バス・キャッシュ・コントローラのための
インテリジェント・ライト・バック・バッファの働き
　
（エ）「【００１８】次に、図６を参照すると、本発明の教示を組み込んだ、
マルチプロセッサによる高性能コンピュータ・システム
プロセッサ・サブシステム２０
　・・・（中略）・・・
【００２２】図６をもう１度参照すると、プロセッサ・モジュール３２には、
プロセッサ２１
キャッシュ・メモリ３７
【００２３】バス・キャッシュ・コントローラ３１は、プロセッサ・サブシステム２０に関するいくつかのキャッシュ制御操作を実施する。バス・キャッシュ・コントローラ３１の主たる目的は、プロセッサ・サブシステム２０に必要な全てのメモリ・バス２５におけるトランザクションを実施することである。
バス・キャッシュ・コントローラ３１は、キャッシュ・メモリ３７におけるアドレス・タグ及び状況ビットを含むキャッシュ・ディレクトリ４６を維持する
　
（オ）「【００３４】保留ライト・バック・コントローラ４０は、主メモリ２３にライト・バックされるまで、緩衝処理を施されている
所有サブブロックの小ディレクトリ
　
（カ）「【図面の簡単な説明】
　・・・（中略）・・・
【図６】
キャッシュ・コントローラ
　
　ここで、（ア）、（エ）及び（カ）における記載、並びに【図６】を参照すると、引用文献には、コンピュータ・システムであって、複数のプロセッサ・サブシステムを備え、各プロセッサ・サブシステムが、複数のキャッシュ・ラインを保存するように構築されたキャッシュと、そのキャッシュに接続されたプロセッサと、キャッシュ・コントローラと、を含むコンピュータ・システムについて記載されている。
　なお、前記キャッシュ・コントローラが、キャッシュの制御（すなわち、コヒーレンスの制御）を行うことは、当業者にとって、自明である。
　
　そして、（ウ）の段落【００１４】における記載「キャッシュ・ラインを置換しなければならない場合、プロセッサ・キャッシュ・コントローラは、即座に、置換されることになるキャッシュ・ラインからの所有サブブロックをバス・キャッシュ・コントローラに送る操作にとりかかる。」、段落【００１５】における記載「バス・キャッシュ・コントローラには、主メモリに対する所有キャッシュ・ラインのライト・バックの取扱いを任された保留ライト・バック・コントローラが含まれている。・・・（中略）・・・所有キャッシュ・ラインを置換すべき場合には、・・・（中略）・・・バス・キャッシュ・コントローラは、所有サブブロックを保留ライト・バック・コントローラに緩衝処理する。・・・（中略）・・・所有キャッシュ・ラインの緩衝処理によって、保留ライト・バック・コントローラは、所有キャッシュ・ラインを主メモリにライト・バックする前に、新しいキャッシュ・ラインを要求し、置換することが可能になる。」及び（オ）の段落【００３４】における記載「保留ライト・バック・コントローラ４０は、主メモリ２３にライト・バックされるまで、緩衝処理を施されている所有サブブロックの小ディレクトリを維持する。保留ライト・バック・コントローラ４０に記憶されているサブブロックは、それぞれ、３つの状態、すなわち、有効、所有、及び、無効のうちの１つであるとみなすことができる。」からすると、
　キャッシュに記憶されている所有キャッシュ・ラインであって、置換すべき所有キャッシュ・ラインに関して、当該所有キャッシュ・ラインが主メモリにライト・バックされるまでの間、当該所有キャッシュ・ラインの状態情報を一時的に保留ライト・バック・コントローラの小ディレクトリに保持すると解される。
　なお、前記所有キャッシュ・ラインの状態情報は、置換しなければならないことが決まってから、主メモリにライト・バックされるまでの間の一時的な状態情報であると解される。
　
　また、（イ）の段落【０００５】における記載「キャッシュの整合性を維持するため、いくつかの状況ビットは、各キャッシュ・ラインにおける情報の現在の状態を反映するキャッシュ・ディレクトリに保持されるのが普通である。保持される一般的な状況ビットには、「有効ビット」、「共用ビット」、及び、「所有ビット」がある。」及び（エ）の段落【００２３】における記載「バス・キャッシュ・コントローラ３１は、キャッシュ・メモリ３７におけるアドレス・タグ及び状況ビットを含むキャッシュ・ディレクトリ４６を維持する。」からすると、キャッシュ・ディレクトリ４６は、前記キャッシュのキャッシュ・ラインであって、少なくとも現在の状態が確定しているキャッシュ・ラインに関する状態を保持していると解される。
　なお、前記少なくとも現在の状態が確定しているキャッシュ・ラインの状態情報は、非一時的な状態情報であると解される。
　
　そして、（ウ）の段落【００１２】における記載「本発明の目的は、キャッシュ・メモリ構造を支援する多重処理装置において、保留ライト・バック・キャッシュ・コントローラを備える二重ディレクトリ・キャッシュ制御システムを実現する装置及び方法を提供することにある。」からすると、前記保留ライト・バック・コントローラの小ディレクトリ及び前記キャッシュ・ディレクトリ４６とは、二重ディレクトリを構成すると認められる。
　したがって、引用文献には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　コンピュータ・システムであって、
　複数のプロセッサ・サブシステムを備え、各プロセッサ・サブシステムが、
　複数のキャッシュ・ラインを保存するように構築されたキャッシュと、
　そのキャッシュに接続されたプロセッサと、
　コヒーレンス制御を行うキャッシュ・コントローラと、
　前記キャッシュ中のキャッシュ・ラインの状態を把握する二重ディレクトリであって、前記二重ディレクトリの小ディレクトリが前記キャッシュの所有キャッシュ・ラインであって、置換すべき所有キャッシュ・ラインに関する一時的状態情報を保持し、前記二重ディレクトリのキャッシュ・ディレクトリが前記キャッシュのキャッシュ・ラインであって、少なくとも現在の状態が確定しているキャッシュ・ラインに関する非一時的な状態情報を保持する二重ディレクトリと、を含む、
　コンピュータ・システム。
　
３．対比
　ここで、本願発明と引用発明とを比較する。 
　引用発明の「コンピュータ・システム」、「キャッシュ・ライン」及び「コヒーレンス制御を行うキャッシュ・コントローラ」は、それぞれ本願発明の「データ処理システム」、「キャッシュ・ライン・エントリ」及び「コヒーレンス制御装置」に相当する。
　また、引用発明の「二重ディレクトリ」、「小ディレクトリ」、及び「キャッシュ・ディレクトリ」は、それぞれ本願発明の「ディレクトリ」、「第１部分」、及び「第２部分」に相当する。
　また、引用発明の「キャッシュの所有キャッシュ・ラインであって、置換すべき所有キャッシュ・ライン」及び「キャッシュのキャッシュ・ラインであって、少なくとも現在の状態が確定しているキャッシュ・ライン」は、それぞれ本願発明の「キャッシュのライン・エントリの第１サブセット」及び「キャッシュのライン・エントリの第２サブセット」に相当する。
　
　そして、引用発明の「プロセッサ・サブシステム」と、本願発明の「マルチプロセッサ・ノード」とは、ともに、プロセッサ・ノードである点で共通する。
　
　以上から、本願発明と引用発明とは、以下の点で一致し、また、相違している。
　
（一致点）
　データ処理システムであって、
　複数のプロセッサ・ノードを備え、各プロセッサ・ノードが、
　複数のキャッシュ・ライン・エントリを保存するように構築されたキャッシュと、
　そのキャッシュに接続されたプロセッサと、
　コヒーレンス制御装置と、
　前記キャッシュ中のキャッシュ・ライン・エントリの状態を把握するディレクトリであって、前記ディレクトリの第１部分が前記キャッシュのライン・エントリの第１サブセットに関する一時的状態情報を保持し、前記ディレクトリの第２部分が前記キャッシュのライン・エントリの第２サブセットに関する非一時的状態を保持するディレクトリと、を含む、
　データ処理システム。
　
（相違点１）
　「プロセッサ・ノード」について、本願発明は、マルチプロセッサ・ノードであって、当該マルチプロセッサ・ノードが、
複数の
複数の
複数の
　
（相違点２）
　「ディレクトリ」について、本願発明のディレクトリの第１部分が前記
複数の
複数の
　
４．判断
　相違点１及び相違点２について検討する。
　本願の優先権主張日以前である、平成８年１２月３日に頒布された特開平８−３２０８２７号公報に、
　「【００１５】
・・・（中略）・・・　このプロセッサ群は、図１（Ａ）のように、少なくとも１つ以上のプロセッサで構成される例えば３つのプロセッサモジュール１０−１〜１０−３に分割される。またプロセッサ群が共有する主記憶が設けられる。主記憶は複数のローカル記憶部２８に分割され、各ローカル記憶部８はプロセッサモジュール１０−１〜１０−３上に配置される。　・・・（中略）・・・
【００１６】プロセッサ１６の各々には主記憶２８のアクセスを高速化するキャッシュユニット１８が設けられる。主記憶２８のデータのキャッシュユニット１８への登録状態はキャッシュライン単位にディレクトリ記憶部３０に記憶される。　・・・（中略）・・・　主記憶２８とキャッシュユニット１８間のキャッシュコヒーレンスは、スヌープユニット２０による内部コヒーレンス処理部で実現される。また複数のプロセッサモジュール１０−１〜１０−３の間のキャッシュコヒーレンスは、キャッシュ変換部８０による外部コヒーレンス処理部で実現される。
【００１７】・・・（中略）・・・
【００１８】またディレクトリ記憶部３０へのキャッシュ状態の記憶は、プロセッサモジュール単位に行われる。具体的には、プロセッサモジュール１０−１〜１０−３は、ディレクトリ記憶部３０に複数のプロセッサモジュール１０−１〜１０−３との対応状態を記憶するディレクトリ制御部を有し、このディレクトリ制御部によってディレクトリ記憶部３０への登録を複数のプロセッサモジュール単位に指定する。」と記載されているように、
　複数のプロセッサモジュール（すなわちマルチプロセッサ・ノード）で構成されるマルチプロセッサシステムであって、各マルチプロセッサ・ノードが、複数のキャッシュユニット（すなわち、キャッシュ）と、各々がそれぞれのキャッシュに接続された複数のプロセッサと、コヒーレンス処理部（すなわち、コヒーレンス制御装置）と、前記複数のキャッシュ中のキャッシュライン（すなわち、キャッシュ・ライン・エントリ）の状態を把握するディレクトリ記憶部（すなわち、ディレクトリ）と、を含むマルチプロセッサシステムの構成は、当業者にとって周知の事項である。
　してみると、引用発明の「プロセッサ・サブシステム」として、
複数の
複数の
複数の
　その際、引用発明の「二重ディレクトリ」において、二重ディレクトリの小ディレクトリが前記
複数の
複数の
　よって、相違点１及び相違点２は格別のものではない。
　
　上記で検討したごとく、相違点１及び相違点２は格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
　よって、本願発明は、引用発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。
　
５．結び
　以上のとおり、本願発明は、その出願前日本国内又は外国において頒布された刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、上記結論のとおり、審決する。