(57)【特許請求の範囲】
【請求項１】
複数の入出力制御回路と、それぞれリードフレームに接続可能な複数のパッドドライバセルと、前記各入出力制御回路と各パッドドライバセルとの間に設けられた配線領域とを備えた半導体集積回路において、前記パッドドライバセルは前記入出力制御回路の個数と同数またはそれ以上設けられ、前記配線領域に、前記各入出力制御回路の入力端および出力端から引き出された配線と、前記各パッドドライバセルの入力端および出力端から引き出された配線とを備え、
前記入出力制御回路からの配線と前記パッドドライバセルからの配線とが、前記各配線の材質とは異なる材質の配線によって配線領域で接続され、
連続して位置する特定の前記入出力制御回路から引き出された配線は前記パッドドライバセルにおける配線とは未接続であって、離散的に位置する特定の前記パッドドライバセルから引き出された配線は前記入出力制御回路における配線とは未接続である半導体集積回路。
【請求項２】
連続して位置する特定の入出力制御回路から引き出された配線および離散的に位置する特定のパッドドライバセルから引き出された配線のうちの入力端からの配線は電源または接地に接続され、出力端からの配線は開放されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
パッドドライバセルは、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートに要求される駆動能力のうちの最大の駆動能力を有するドライバを含むことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
パッドドライバセルは、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートのそれぞれが有する機能に応じた機能を含むことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。
【請求項５】
パッドドライバセルの総数は入出力制御回路の総数よりも多いことを特徴とする請求項１から請求項４のうちのいずれか１項記載の半導体集積回路。
【請求項６】
複数の入出力制御回路と、それぞれリードフレームに接続可能であって入出力制御回路の総数よりも多い数のパッドドライバセルと、前記各入出力制御回路と各パッドドライバセルとの間に設けられた配線領域とを備え、前記配線領域に、前記各入出力制御回路の入力端および出力端から引き出された配線と、前記各パッドドライバセルの入力端および出力端から引き出された配線とを有する半導体素子を含む半導体集積回路の製造方法において、前記半導体素子の角部における各パッドドライバセルを、パッドドライバセルとリードフレームとの間のリード線の長さが規定値以下になるように選択し、選択された各パッドドライバセルと入出力制御回路とを前記配線領域で接続し、選択された各パッドドライバセルとリードフレームとの間にリード線を配線することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、チップ外の回路と信号の入出力を行うための入出力ポートを備えたマイクロコンピュータ等の半導体集積回路および半導体集積回路の製造方法に関するものである。
【０００２】
【従来の技術】
図８は従来の入出力ポート（以下、単にポートという）を備えた半導体集積回路における半導体素子とリードフレームに至るリード線との配置を示す配置図である。図において、１は半導体素子（以下、チップともいう）、２１〜２５はそれぞれパッドと出力ドライバとを有するパッドドライバセル、ＩＯＣはチップ１中の入出力制御回路が設けられる入出力制御回路領域、ＬＩＮは入出力制御回路とパッドドライバセル２１〜２５との間の配線が存在する配線領域、ＰＤＲはパッドドライバセルが設けられるセル領域である。なお、図８において符号が付されていないパッドドライバセルもある。６１〜６５はそれぞれパッドドライバセル２１〜２５と対応するリードフレームとを接続する金線やアルミニウム線によるリード線である。なお、図８において符号が付されていないリード線もある。２００はチップ１においてパッドドライバセルが配置されていない部分を示す。
【０００３】
マイクロコンピュータ等の半導体集積回路は、通常、プラスチックパッケージやセラミックパッケージに封入される。パッケージには、形状の違いや端子数（ピン数）の違いに応じた様々の種類がある。求められる用途やコストに応じてパッケージの形状や端子数が定められる。ところが、半導体集積回路の開発には多大な労力と費用がかかるので、パッケージの端子数が異なる多数の半導体集積回路を用意したり多様なパッケージ形状の半導体集積回路を用意するといったユーザの要求には、なかなか応えられないのが現状である。特に、機能を変えなくてもよいがより多くのポート端子を得るために端子数を増やした半導体集積回路を用意して欲しいというユーザの要求や、実装面積を狭くするために端子数を減らした半導体集積回路を用意して欲しいというユーザの要求は多い。
【０００４】
図８（ａ），（ｂ）には、チップ１は同一であるが端子数が異なる２種類の半導体集積回路におけるチップ１およびリード線６１〜６５が示されている。図８（ａ）は２４ピンの半導体集積回路を示し、図８（ｂ）は２０ピンの半導体集積回路を示している。図９はパッドドライバセル２１〜２５の構成の一例を示す回路図である。図９において、３１はソースが電源に接続されるとともにドレインがパッド３０および入出力制御回路への入力線（ＩＮ）に接続されるＰチャネルトランジスタ、３２はドレインがＰチャネルトランジスタ３１のドレインに接続されるとともにソースが接地されているＮチャネルトランジスタである。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２のゲートは入出力制御回路からの出力制御線（ＣＰ，ＣＮ）に接続されている。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２は、出力ドライバを形成する。
なお、入出力制御回路への入力線（ＩＮ）が、プルアップ制御線（ＵＣ）によって制御されるＰチャネルトランジスタ３３によってプルアップされる場合もある。その場合には、Ｐチャネルトランジスタ３１、Ｎチャネルトランジスタ３２およびＰチャネルトランジスタ３３は、入出力ドライバを形成する。
【０００５】
図１０は入出力制御回路の構成の一例を示すブロック図である。図において、４１はポートの方向を示す情報を有する方向レジスタ、４２はマイクロコンピュータのデータバスからの出力データをラッチするポートラッチ、４３はポートが入力モードになっているときに開くゲート回路である。４４は方向レジスタが入力モードになっているときにプルアップ制御線（ＵＣ）にローレベルを出力するプルアップ制御回路、４５は方向レジスタ４１の内容が「１」のときにポートラッチ４２の値の反転値を出力する反転論理積回路、４６は方向レジスタ４１の内容が「１」のときにポートラッチ４２の値を出力する反転論理和回路、４７は方向レジスタ４１と反転論理和回路４６との間に接続された反転回路である。なお、プルアップ制御回路４４が設けられていないこともある。
【０００６】
マイクロコンピュータのＣＰＵは、この入出力制御回路のモードを出力モードにするときには方向レジスタ４１の内容を「１」に設定し、入力モードにするときには方向レジスタ４１の内容を「０」に設定する。方向レジスタ４１の内容が「１」であるときには、ポートラッチ４２にラッチされたデータに応じたレベルが出力制御線（ＣＰ，ＣＮ）に現れる。そして、ポートラッチ４２にラッチされたデータに応じたレベルがパッド３０およびリードフレームを介して半導体集積回路のリード（ピン）に現れる。方向レジスタ４１の内容が「０」であるときには、出力制御線（ＣＰ，ＣＮ）には、Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２をオフにするレベルが現れる。また、ゲート回路４３が信号通過状態になる。よって、半導体集積回路のリードに入力したレベルがデータバスに伝えられる。このような入出力制御回路によってポート機能が実現される。
【０００７】
次に、半導体集積回路内の配線方法について説明する。
図８（ａ），（ｂ）に示すチップ１には、パッドドライバセル２１〜２５を含む２４個のパッドドライバセルが設けられている。そして、２４ピンパッケージでは全てのパッドドライバセルに配線が施されて、対応するリードフレームと接続される。しかし、２０ピンパッケージでは、配線が施されずリードフレームに接続されないパッドドライバセルが存在する。配線が施されないパッドドライバセルは、例えば４セルに対して１セルといったように、離散的にしか割り当てられない。
【０００８】
ここで、パッドドライバセル２１〜２５が順にポートＡ０  〜Ａ４  に対応したものであるとする。図８（ｂ）に示す例では、パッドドライバセル２２には配線が施されていない。すると、２０ピンパッケージでは、ポートＡ１  が存在しない。すなわち、半導体集積回路の端子として、ポートＡ０  ，Ａ２  ，Ａ３  ，Ａ４  の端子しか現れない。パッドドライバセル２１〜２５以外のパッドドライバセルも含めて考えると、例えば、２４ピンパッケージではポートＡ０  〜Ａ７  ，Ｂ０  〜Ｂ７  が連続して端子に現れていたのに対して、２０ピンパッケージではポートＡ０  〜Ａ２  ，Ａ４  〜Ａ６  ，Ｂ０  〜Ｂ２  ，Ｂ４  〜Ｂ６  しか端子に現れないといったような事態が生ずる。ここで、連続して端子に現れるとは、例えば、ポートＡ０  〜Ａ７  に対応した各端子が、連続して配置されている第１端子〜第８端子に割り当てられることをいう。
【０００９】
すると、データ処理の基本単位である４ビット単位または８ビット単位でのポートの割り当てができないので、２０ピンパッケージの半導体集積回路を使用するユーザに不便を与える。例えば、半導体集積回路がマイクロコンピュータであったとすると、マイクロコンピュータのユーザは、不連続に生ずる使用できないポートに注意を払いつつプログラムを作成しなければならない。
なお、その不便を解消するために、例えば、ポートＡ０  〜Ａ７  ，Ｂ０  〜Ｂ３  が端子に現れるようにポートＢ４  〜Ｂ７  に対応したパッドドライバセルを未配線とすることが考えられる。すると、配線されるべきパッドドライバセルの存在位置の偏りが生ずる。各リードフレームは、一般に偏りなく配置されるので、遠くのリードフレームまでリード線を配線しなければならないパッドドライバセルがでてくる。しかし、リード線の長さを長くするとリード線が基盤やチップ１に接触しやすくなるので、リード線の長さを長くすることには限界がある。従って、やはり、２０ピンパッケージでは、配線されないセルを離散的に割り当てなければならない。なお、一般に、各半導体製造会社毎に、リード線の長さの規定値が設けられている。
【００１０】
図１１はチップレイアウトを変更して多ピンパッケージと少ピンパッケージとの双方を実現する際の入出力制御回路１１〜１５、配線領域ＬＩＮおよびパッドドライバセル２１〜２５を示す配置図である。図１１（ａ）は多ピンパッケージ用のチップにおける配置を示し、図１１（ｂ）は少ピンパッケージ用のチップにおける配置を示す。双方のチップにおいて、それぞれのリードフレーム（図示せず）の配置に合わせて、多ピンパッケージではパッドドライバセル２１〜２５は密に配置され、少ピンパッケージではパッドドライバセル２１，２３，２５は疎に配置されている。
【００１１】
図１１に示す入出力制御回路１１〜１５がポートＡ０  〜Ａ４  に対応したものであるとすると、図１１（ｂ）に示す少ピンパッケージ用のチップにおいて、入出力制御回路１１，１５は、図示しないポートＡ０  ，Ａ４  に対応したパッドドライバセルに接続される。入出力制御回路１２，１３，１４は、パッドドライバセル２１，２３，２５に接続される。そして、図示しないパッドドライバセルは、リードフレームを介してポートＡ０  ，Ａ４  に対応した端子に接続される。パッドドライバセル２１，２３，２５は、ポートＡ１  ，Ａ２  ，Ａ３  に対応した端子に接続される。
【００１２】
以上のようにして、少ピンパッケージの半導体集積回路においても、ポートＡ０  〜Ａ４  は連続して端子に現れる。従って、４ビット単位または８ビット単位でのポートの割り当てができないという問題は解消される。しかし、図１１（ｂ）に示された半導体集積回路を作製する場合には、チップ製作に必要な全工程で用いられる各マスクを、図１１（ａ）に示された半導体集積回路用のものとは異なったものとする必要がある。新たにマスクをおこすには多大な費用と時間がかかる。このように、他種類のパッケージのそれぞれに応じたチップを有する半導体集積回路を作製する場合に多大な開発コストと期間がかかる。
【００１３】
特開昭５９−１４５５４２号公報には、半導体チップ中の周辺部分に多数の入出力回路部と多数のパッド部とを設け、パッケージの端子数に応じて各入出力回路部と各パッド部との間の配線を変えることによって、他種類のパッケージに対応しようとするものが開示されている。しかし、特開昭５９−１４５５４２号公報には、入出力回路部とパッド部との間の配線に関する具体的方法は開示されていない。
【００１４】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、同一チップを他種類のパッケージに封入しようとすると少ピンパッケージにおいてポートに対応した端子を連続して確保できないという課題があった。また、少ピンパッケージにおいてもポートに対応した端子を連続して確保しようとすると、チップ製作に必要な各マスクを変更しなければならないという課題があった。
【００１５】
この発明は上記のような課題を解決するためになされたもので、半導体製造工程のごく一部のみを変更するだけで他種類のパッケージのそれぞれに対応できる半導体集積回路および半導体集積回路の製造方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の発明に係る半導体集積回路は、パッドドライバセルが入出力制御回路の個数と同数またはそれ以上設けられ、配線領域において、各入出力制御回路の入力端および出力端から引き出された配線と、各パッドドライバセルの入力端および出力端から引き出された配線とを備え、入出力制御回路からの配線と、パッドドライバセルからの配線とが各配線の材質とは異なる材質の配線によって配線領域で接続され、各入出力制御回路のうち、パッドドライバセルにおける配線とは未接続である連続して位置する特定の入出力制御回路が存在し、各パッドドライバセルのうち、入出力制御回路における配線とは未接続である離散的に位置する特定のパッドドライバセルが存在するものである。
【００１７】
請求項２記載の発明に係る半導体集積回路は、連続して位置する特定の入出力制御回路から引き出された配線および離散的に位置する特定のパッドドライバセルから引き出された配線のうちの入力端からの配線は電源または接地に接続され、出力端からの配線は開放されているものである。
【００１８】
請求項３記載の発明に係る半導体集積回路は、パッドドライバセルが、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートに要求される駆動能力のうちの最大の駆動能力を有するドライバを含むように構成されているものである。
【００１９】
請求項４記載の発明に係る半導体集積回路は、パッドドライバセルが、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートのそれぞれが有する機能に応じた機能を全て含むように構成されているものである。
【００２０】
請求項５記載の発明に係る半導体集積回路は、パッドドライバセルの総数が入出力制御回路の総数よりも多くなっているものである。
【００２１】
請求項６記載の発明に係る半導体集積回路の製造方法は、パッドドライバセルとリードフレームとの間のリード線の長さが規定値以下になるように半導体素子の角部における各パッドドライバセルを選択するステップと、選択された各パッドドライバセルと入出力制御回路とを配線領域で接続するステップと、選択された各パッドドライバセルとリードフレームとの間にリード線を配線するステップとを備えたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路の一部における入出力制御回路、配線領域ＬＩＮおよびパッドドライバセルを示す配置図である。図１（ａ）は多ピンパッケージ用のチップにおける配置を示し、図１（ｂ）は少ピンパッケージ用のチップにおける配置を示す。図において、２１〜２５はそれぞれパッド３０と出力ドライバとを有するパッドドライバセル、ＩＯＣはチップ中の入出力制御回路１１〜１５が設けられる入出力制御回路領域、ＬＩＮは入出力制御回路とパッドドライバセル２１〜２５との間の配線が存在する配線領域、ＰＤＲはパッドドライバセル２１〜２５が設けられるセル領域である。
【００２３】
パッドドライバセル２１〜２５において、３１はソースが電源に接続されるとともにドレインがパッド３０および入出力制御回路１１〜１５への入力線に接続されるＰチャネルトランジスタ（ドライバ）、３２はドレインがＰチャネルトランジスタ３１のドレインに接続されるとともにソースが接地されているＮチャネルトランジスタ（ドライバ）である。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２のゲートは入出力制御回路の出力制御線に接続されている。Ｐチャネルトランジスタ３１およびＮチャネルトランジスタ３２は、出力ドライバを形成する。なお、図１には、パッドドライバセル２１においてのみ出力ドライバおよびパッド３０が示されている。
なお、ここでは、入出力制御回路１１〜１５において、ＩＮは入力線の入力端を示し、ＣＰ，ＣＮは出力制御線の出力端を示す。パッドドライバセル２１〜２５において、ＩＮは入力線の出力端を示し、ＣＰ，ＣＮは出力制御線の入力端を示す。
【００２４】
次に入出力制御回路１１〜１５とパッドドライバセル２１〜２５との間の配線の仕方について説明する。
チップにおいて、入出力制御回路１１〜１５の数と図示されない入出力制御回路の数との和は、多ピンパッケージのピン数と同じであるとする。また、パッドドライバセル２１〜２５の数と図示されないパッドドライバセルの数との和は、多ピンパッケージのピン数と同じであるとする。図１（ａ），（ｂ）に示すように、パッドドライバセル２１〜２５は密に配置されている。図１（ａ）に示す多ピンパッケージ用のチップでは、各入出力制御回路１１〜１５は、それに対応する各パッドドライバセル２１〜２５と接続される。しかし、図１（ｂ）に示す少ピンパッケージ用のチップでは、入出力制御回路１１〜１５に接続されないパッドドライバセル２２，２４が離散的に存在する。入出力制御回路１２，１３，１４と接続されているパッドドライバセル２１，２３，２５は、リード線（図示せず）によって対応するリードフレーム（図示せず）に接続される。
【００２５】
少ピンパッケージ用のチップでは、例えば、ポートＡ０  に対応した入出力制御回路１１は、図示しないパッドドライバセルに接続される。ポートＡ１  ，Ａ２  ，Ａ３  に対応した入出力制御回路１２，１３，１４は、パッドドライバセル２１，２３，２５に接続される。そして、図示しないパッドドライバセルは、リードフレームを介してポートＡ０  に対応した端子に接続される。パッドドライバセル２１，２３，２５は、ポートＡ１  ，Ａ２  ，Ａ３  に対応した端子に接続される。このようにして、少ピンパッケージにおいても、４ビットのポートＡ０  〜Ａ３  が連続して端子に現れる。パッドドライバセル２１〜２５以外のパッドドライバセルも含めて考えると、例えば、少ピンパッケージでもポートＡ０  〜Ａ７  ，Ｂ０  〜Ｂ７  が連続して端子に現れるようにすることができる。
【００２６】
図１（ｂ）に示す未使用の入出力制御回路１５において、出力端ＣＰ，ＣＮは開放状態とされる。すなわち、出力端ＣＰ，ＣＮに出力制御線は接続されない。入力端ＩＮは接地または電源に接続される。図１（ｂ）では、接地に接続された例が示されている。未使用のパッドドライバセル２２，２４において、出力端ＩＮは開放状態とされる。すなわち、出力端ＩＮに入力線は接続されない。入力端ＣＰ，ＣＮは接地または電源に接続される。図１（ｂ）では、接地に接続された例が示されている。
【００２７】
図２はチップの全体のレイアウトを示すレイアウト図である。図２（ａ）は多ピンパッケージ用のチップ１ａのレイアウトを示し、図２（ｂ）は少ピンパッケージ用のチップ１ｂのレイアウト配置を示す。図において、１００は入出力制御回路が配置されていない部分、２００はパッドドライバセルが配置されていない部分をそれぞれ示す。入出力制御回路領域ＩＯＣにおいて×印は未使用の入出力制御回路を示し、セル領域ＰＤＲにおいて×印は未使用のパッドドライバセルを示す。
【００２８】
配線領域ＬＩＮにおける配線が変更可能であるから、図２（ｂ）に示すように、少ピンパッケージ用のチップ１ｂにおいて、未使用の入出力制御回路を集中して配置できる。換言すれば、使用する入出力制御回路を集中して配置できる。すなわち、Ａ０  〜Ａ７  のようにまとまっている各ポートのそれぞれに対応した入出力制御回路を、使用するものとして選定できる。また、未使用のパッドドライバセルを離散的に配置できる。すなわち、使用されるパッドドライバセルの配置に偏りが生じない。使用される入出力制御回路を集中して配置できるので、少ピンパッケージの半導体集積回路においても、パッドドライバセルおよびリードフレームを介してポートは連続して端子に現れる。従って、４ビット単位または８ビット単位でのポート端子の割り当てが容易にできる。また、使用されるパッドドライバセルの配置に偏りが生じないので、パッドドライバセルから遠くのリードフレームにリード線をわたすという事態は生じない。
なお、図２（ａ）に示すチップ１ａと図２（ｂ）に示すチップ１ｂとの間で相違しているのは、配線領域ＬＩＮだけである。
【００２９】
次に配線領域ＬＩＮにおける具体的な配線方法について図３，図４のレイアウト図を参照して説明する。
図３は図１（ａ），図２（ａ）に示されたような多ピンパッケージ用のチップにおける配線を示し、図４は図１（ｂ），図２（ｂ）に示されたような少ピンパッケージ用のチップにおける配線を示す。ただし、図３，図４では、入出力制御回路１１〜１３およびパッドドライバセル２１〜２３のみが明示されている。配線領域ＬＩＮにおいて、各入出力制御回路１１〜１３の各入力端ＩＮおよび各出力端ＣＰ，ＣＮからポリシリコン配線（配線）１１１〜１１３，１２１〜１２３，１３１〜１３３が引き出されている。また、各パッドドライバセル２１〜２３の各出力端ＩＮおよび各入力端ＣＰ，ＣＮからポリシリコン配線（配線）２１１〜２１３，２２１〜２２３，２３１〜２３３が引き出されている。
【００３０】
図１（ａ）に示すように、多ピンパッケージの半導体集積回路において、各入出力制御回路１１〜１３は各パッドドライバセル２１〜２３に接続される。従って、図３に示すように、各入出力制御回路１１〜１３から引き出されているポリシリコン配線１１１〜１１３，１２１〜１２３，１３１〜１３３と各パッドドライバセル２１〜２３から引き出されているポリシリコン配線２１１〜２１３，２２１〜２２３，２３１〜２３３とは、アルミニウム配線（配線）７１〜７３，８１〜８３，９１〜９３で接続される。
【００３１】
図１（ｂ）に示すように、少ピンパッケージの半導体集積回路において、入出力制御回路１２がパッドドライバセル２１に接続され、入出力制御回路１３がパッドドライバセル２３に接続される。従って、図４に示すように、入出力制御回路１２から引き出されているポリシリコン配線１２１，１２２，１２３とパッドドライバセル２１から引き出されているポリシリコン配線２１１，２１２，２１３とが、アルミニウム配線７１，８１，９１で接続される。また、入出力制御回路１３から引き出されているポリシリコン配線１３１，１３２，１３３とパッドドライバセル２３から引き出されているポリシリコン配線２３１，２３２，２３３とが、アルミニウム配線７３，８３，９３で接続される。なお、未使用のパッドドライバセル２２の入力端ＣＰ，ＣＮが接地または電源に接続されるように、それらと接地との間がアルミニウム配線１０３で接続される。
【００３２】
以上のように、配線領域ＬＩＮにおいて、アルミニウム配線７１〜７３，８１〜８３，９１〜９３の配線の仕方を変えることによって、入出力制御回路１１〜１５とパッドドライバセル２１〜２５との組合せを容易に変更することができる。すなわち、アルミニウム配線７１〜７３，８１〜８３，９１〜９３の配線の仕方を変えることによって、容易に図１（ａ），図２（ａ）に示されたチップと図１（ｂ），図２（ｂ）に示されたチップとを得ることができる。換言すれば、アルミニウム配線以外の工程を共通とし、アルミニウム配線工程のみを変更するだけで、異なるパッケージに対応した各チップを得ることができる。
【００３３】
なお、配線領域ＬＩＮにおけるアルミニウムによる配線を容易にするために、ポリシリコン配線１１１〜１１３，１２１〜１２３，１３１〜１３３，２１１〜２１３，２２１〜２２３，２３１〜２３３の長さは均一ではない。例えば、ポリシリコン配線１１１〜１１３の長さはそれぞれ相違している。ポリシリコン配線１３１〜１３３の長さは、ポリシリコン配線１１１〜１１３，１２１〜１２３の長さよりも短い。
【００３４】
この実施の形態１によれば、多ピンパッケージのピン数に応じた個数の入出力制御回路１１〜１５とパッドドライバセル２１〜２５とが設けられ、各入出力制御回路１１〜１５および各パッドドライバセル２１〜２５からポリシリコン配線１１１〜１１３，１２１〜１２３，１３１〜１３３，２１１〜２１３，２２１〜２２３，２３１〜２３３が引き出されている。よって、配線領域ＬＩＮにおけるアルミニウムによる配線を変更するだけで、ポート数以外の仕様は同一であって、種々のピン数のパッケージに対応した種々のチップを得ることができる。
【００３５】
実施の形態２．
図５はこの発明の実施の形態２による半導体集積回路における入出力制御回路およびパッドドライバセルを示す配置図である。図５には、入出力制御回路１１，１２およびパッドドライバセル２１のみが示されている。実施の形態１では各ポートの機能は全て同一である場合の例が示されたが、ここでは、特定のポートにプルアップ機能が付加される場合について説明する。
【００３６】
例えば、以下のような仕様があったとする。
［ポート名］      ［機能］
・
・
ポート＃１１    プルアップ機能あり
ポート＃１２    プルアップ機能なし
・
・
そして、多ピンパッケージ用のチップではポート＃１１用の入出力制御回路１１がパッドドライバセル２１に接続されるようにアルミニウム配線され、少ピンパッケージ用のチップではポート＃１２用の入出力制御回路１２がパッドドライバセル２１に接続されるようにアルミニウム配線されるとする。ポート＃１１用の入出力制御回路１１は、図１０に示すプルアップ制御回路４４を有しているが、ポート＃１２用の入出力制御回路１２は、プルアップ制御回路４４を有していない。なお、図５において、ＵＣは、プルアップ制御線の出力端または入力端を示す。
【００３７】
このような場合には、パッドドライバセル２１を、プルアップ用のＰチャネルトランジスタ（ドライバ）３３を有するものとして作製しておけばよい。この場合、入出力制御回路１１から、図３，図４に示されたようなポリシリコン配線１１１，１１２，１１３に加えて出力端ＵＣからのポリシリコン配線が引き出される。また、パッドドライバセル２１から、図３，図４に示されたようなポリシリコン配線２１１，２１２，２１３に加えて入力端ＵＣからのポリシリコン配線が引き出される。
【００３８】
図３も参照すると、多ピンパッケージ用のチップでは、ポリシリコン配線１１１，１１２，１１３とポリシリコン配線２１１，２１２，２１３とがアルミニウム配線７１，８１，９１で接続されるとともに、入出力制御回路１１の出力端ＵＣからのポリシリコン配線とパッドドライバセル２１の入力端ＵＣからのポリシリコン配線とがアルミニウム配線で接続される。図４も参照すると、少ピンパッケージ用のチップでは、ポリシリコン配線１２１，１２２，１２３とポリシリコン配線２１１，２１２，２１３とがアルミニウム配線７１，８１，９１で接続される。図５では、少ピンパッケージ用のチップにおける接続の仕方が破線で示されている。また、少ピンパッケージ用のチップでは、パッドドライバセル２１の入力端ＵＣからのポリシリコン配線は、Ｐチャネルトランジスタ３３が常時オフするように、アルミニウム配線で電源に接続される。
【００３９】
以上のように、この実施の形態２では、パッドドライバセル２１がプルアップ用のＰチャネルトランジスタ３３を有するものとして作製されている。よって、対応する入出力制御回路として、プルアップ機能があるポートに対応した入出力制御回路１１が割り当てられても、プルアップ機能がないポートに対応した入出力制御回路１２が割り当てられても、配線領域ＬＩＮにおける配線変更のみによって、異なるチップを製造することができる。
【００４０】
ここではプルアップ機能の有無について説明したが、一方のポートが入力専用ポートまたは出力専用ポートである場合にも、この実施の形態における考え方を適用できる。例えば、多ピンパッケージの場合にはパッドドライバセル２１が入出力用ポートに接続され少ピンパッケージの場合にはパッドドライバセル２１が入力専用ポートに接続されるとすると、少ピンパッケージの場合に、パッドドライバセル２１の入力端ＣＰ，ＣＮを接地に接続すればよい。少ピンパッケージの場合にパッドドライバセル２１が出力専用ポートに接続される場合には、パッドドライバセル２１の出力端ＩＮを未接続とすればよい。
【００４１】
実施の形態３．
図６はこの発明の実施の形態３による半導体集積回路における入出力制御回路およびパッドドライバセルを示す配置図である。図６には、入出力制御回路１１，１２およびパッドドライバセル２１のみが示されている。実施の形態１では各ポートの機能は全て同一である場合の例が示されたが、ここでは、各ポートの駆動能力が異なる場合について説明する。
【００４２】
例えば、以下のような仕様があったとする。
0003565991.tif 000002
そして、多ピンパッケージ用のチップではポート＃１１用の入出力制御回路１１がパッドドライバセル２１に接続されるようにアルミニウム配線され、少ピンパッケージ用のチップではポート＃１２用の入出力制御回路１２がパッドドライバセル２１に接続されるようにアルミニウム配線されるとする。
【００４３】
このような場合には、パッドドライバセル２１におけるＰチャネルトランジスタ３１およびＮチャネルトランジスタ３２の駆動能力を、それぞれ大きい方の数値に合わせて設計すればよい。すなわち、Ｐチャネルトランジスタ３１の駆動能力が１２０、Ｎチャネルトランジスタ３２の駆動能力が１５０になるようにパッドドライバセル２１を設計する。そして、図３に示すように、多ピンパッケージ用のチップでは、ポリシリコン配線１１１，１１２，１１３とポリシリコン配線２１１，２１２，２１３とをアルミニウム配線７１，８１，９１で接続すればよい。また、図４に示すように、少ピンパッケージ用のチップでは、ポリシリコン配線１２１，１２２，１２３とポリシリコン配線２１１，２１２，２１３とをアルミニウム配線７１，８１，９１で接続すればよい。
【００４４】
駆動能力は通常最小値で規定されるので、例えば、ポート＃１１の仕様書上の駆動能力がＰｃｈ側１００，Ｎｃｈ側１５０であるのに対して、実際にはＰｃｈ側１２０，Ｎｃｈ側１５０であったとしても問題はない。
【００４５】
以上のように、この実施の形態３では、パッドドライバセル２１におけるＰチャネルトランジスタ３１およびＮチャネルトランジスタ３２の駆動能力が、要求されうる最大の数値に合わせて設計されている。従って、要求される駆動能力が異なっているポートがあったとしても、配線領域ＬＩＮにおける配線変更のみによって、異なるチップを製造することができる。
【００４６】
実施の形態４．
図７はこの発明の実施の形態４による半導体集積回路におけるチップの一部、リードフレームおよびリード線を示す配置図である。図において、３１１〜３１５はパッドドライバセル２１〜２６内のパッド３０とリード線６１〜６５で接続されるリードフレームの先端、４１１〜４１５はパッドドライバセル２１〜２５内のパッド３０とリード線１６１〜１６５で接続されるリードフレームの先端である。実線で示されたリードフレームの先端３１１〜３１５はあるパッケージ（第１のパッケージ）の半導体集積回路中のものを示し、破線で示されたリードフレームの先端４１１〜４１５はそれとは別のパッケージ（第２のパッケージ）の半導体集積回路中のものを示している。
【００４７】
この実施の形態４では、セル領域ＰＤＲにおける図示されていないパッドドライバセルも含めたセル総数は、チップ１ｃ内の図示されていない入出力制御回路も含めた入出力制御回路総数よりも多い。また、入出力制御回路数は、第１のパッケージのピン数および第２のパッケージのピン数と同数であるとする。
【００４８】
第１のパッケージのピン数と第２のパッケージのピン数とが同じであったとしても、図７に示すように、リードフレームの先端３１１〜３１５，４１１〜４１５の位置が異なる場合がある。例えば、一方のパッケージ形状が正方形で他方のパッケージ形状が長方形であるような場合である。その場合に、全く同一のチップ１ｃを用いたのでは、一方の半導体集積回路において、パッド３０とリードフレームの先端３１１〜３１５，４１１〜４１５との間の配線が困難になることがある。特に、チップ１の角部分では、一方のリードフレームの先端３１１〜３１５の配置と他方のリードフレームの先端４１１〜４１５の配置とのずれが大きい。
【００４９】
そのような場合に、例えば、図７に破線で示すようにリードフレームの先端４１１〜４１５が配置されているときに、パッドドライバセル２２のパッド３０からリードフレームの先端４１２へ配線したりパッドドライバセル２３のパッド３０からリードフレームの先端４１３へ配線したりすると、距離が長くなるので、半導体集積回路における故障を招く。
【００５０】
そこで、この実施の形態のように、第２のパッケージにおいて使用されるパッドドライバセル２１，２３〜２６の組合せと、第１のパッケージにおいて使用されるパッドドライバセル２１〜２４，２６の組合せとを異ならせる。パッドドライバセル２１〜２６のそれぞれの選択は、図７に示すように、各リードフレームの先端３１１〜３１５，４１１〜４１５とパッド３０との間に設けられるリード線６１〜６５，１６１〜１６５の長さが長くならないように決定される。例えば、規定値以下になるように決定される。
セル数が入出力制御回路数よりも多いので、すなわち、セル数がリードフレーム数よりも多いので、使用されるパッドドライバセル２１〜２６を変更することは容易である。
【００５１】
使用されるパッドドライバセル２１〜２６の変更に応じて、第１のパッケージに封入されるチップ１の配線領域ＬＩＮにおける配線と第２のパッケージに封入されるチップ１の配線領域ＬＩＮにおける配線とを変える。各入出力制御回路１１〜１５から、図３に示されたようなポリシリコン配線が引き出されている。また、各パッドドライバセル２１〜２６から図３に示されたようなポリシリコン配線が引き出されている。そして、第１のパッケージに封入されるチップ１内では、各入出力制御回路１１〜１５と各パッドドライバセル２１〜２４，２６とが接続されるようにアルミニウムによる配線がなされる。また、第２のパッケージに封入されるチップ１内では、各入出力制御回路１１〜１５と各パッドドライバセル２１，２３〜２６とが接続されるようにアルミニウムによる配線がなされる。
【００５２】
以上のように、この実施の形態４では、パッケージのピン数が、チップ１ｃ内に作り込まれた入出力制御回路１１〜１５の数よりも多い。よって、リードフレームの位置が変更される場合に、配線可能な範囲で容易にパッドドライバセル２１〜２６とリードフレームとの間の配線を変更できる。このことは、形状の異なるパッケージ間でリードフレーム位置の差が大きいチップ１ｃの角部において特に有効である。
なお、ここではピン数が同じで形状が異なる２つのパッケージを対象に説明したが、この実施の形態は、ピン数が異なるパッケージを対象とすることもできる。また、実施の形態２，３における考え方を、この実施の形態４にさらに適用することもできる。
【００５３】
【発明の効果】
以上のように、請求項１記載の発明によれば、半導体集積回路を、パッドドライバセルが入出力制御回路の個数と同数またはそれ以上設けられ、各入出力制御回路の入力端および出力端から引き出された配線と、各パッドドライバセルの入力端および出力端から引き出された配線とを備え、入出力制御回路からの配線とパッドドライバセルからの配線とが各配線の材質とは異なる材質の配線によって配線領域で接続され、パッドドライバセルにおける配線とは未接続である連続して位置する特定の入出力制御回路が存在し、入出力制御回路における配線とは未接続である離散的に位置する特定のパッドドライバセルが存在するように構成したので、種々の形状のパッケージに対応した種々の半導体集積回路が得られる効果がある。特に、少ピンパッケージ用の半導体素子を低コストで得られる効果がある。
【００５４】
請求項２記載の発明によれば、半導体集積回路を、連続して位置する特定の入出力制御回路から引き出された配線および離散的に位置する特定のパッドドライバセルから引き出された配線のうちの入力端からの配線は電源または接地に接続され、出力端からの配線は開放されるように構成したので、配線領域における配線のみで未使用入出力制御回路および未使用パッドドライバセルに対する処置を行える効果がある。
【００５５】
請求項３記載の発明によれば、半導体集積回路を、パッドドライバセルが、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートに要求される駆動能力のうちの最大の駆動能力を有するドライバを含むように構成したので、パッドドライバセルを変更せずに駆動能力の異なるポートを実現できる効果がある。
【００５６】
請求項４記載の発明によれば、半導体集積回路を、パッドドライバセルが、配線領域を介してそれに接続されうる各入出力制御回路に対応したポートのそれぞれが有する機能に応じた機能を全て含むように構成したので、パッドドライバセルを変更せずに機能の異なるポートを実現できる効果がある。
【００５７】
請求項５記載の発明によれば、半導体集積回路を、パッドドライバセルの総数が入出力制御回路の総数よりも多くなるように構成したので、配線を変更するだけで、同一ピン数であっても形状が異なる種々の形状のパッケージに対応した種々の半導体集積回路が得られる効果がある。
【００５８】
請求項６記載の発明によれば、半導体集積回路の製造方法を、パッドドライバセルとリードフレームとの間のリード線の長さが規定値以下になるように半導体素子の角部における各パッドドライバセルを選択するステップと、選択された各パッドドライバセルと入出力制御回路とを配線領域で接続するステップと、選択された各パッドドライバセルとリードフレームとの間にリード線を配線するステップとを備えるように構成したので、配線を変更するだけで、同一ピン数であっても形状が異なる種々の形状のパッケージに対応した種々の半導体集積回路が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路の一部における入出力制御回路、配線領域およびパッドドライバセルを示す配置図である。
【図２】チップの全体のレイアウトを示すレイアウト図である。
【図３】多ピンパッケージ用のチップにおける配線を示すレイアウト図である。
【図４】少ピンパッケージ用のチップにおける配線を示すレイアウト図である。
【図５】この発明の実施の形態２による半導体集積回路における入出力制御回路およびパッドドライバセルを示す配置図である。
【図６】この発明の実施の形態３による半導体集積回路における入出力制御回路およびパッドドライバセルを示す配置図である。
【図７】この発明の実施の形態４による半導体集積回路におけるチップの一部、リードフレームおよびリード線を示す配置図である。
【図８】従来の入出力ポートを備えた半導体集積回路における半導体素子とリードフレームに至るリード線との配置を示す配置図である。
【図９】パッドドライバセルの構成の一例を示す回路図である。
【図１０】入出力制御回路の構成の一例を示すブロック図である。
【図１１】チップレイアウトを変更して多ピンパッケージと少ピンパッケージとの双方を実現する際の入出力制御回路、配線領域およびパッドドライバセルを示す配置図である。
【符号の説明】
１１〜１５  入出力制御回路、２１〜２６  パッドドライバセル、３１，３３Ｐチャネルトランジスタ（ドライバ）、３２  Ｎチャネルトランジスタ（ドライバ）、６１〜６５  リード線、７１〜７３，８１〜８３，９１〜９３  アルミニウム配線（配線）、１１１〜１１３，１２１〜１２３，１３１〜１３３，２１１〜２１３，２２１〜２２３，２３１〜２３３  ポリシリコン配線（配線）、３１１〜３１５，４１１〜４１５  リードフレーム、ＬＩＮ  配線領域。
【図１】
0003565991.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003565991.tif 000010
【図９】
0003565991.tif 000011
【図１０】
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【図１１】
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