(57)【特許請求の範囲】
【請求項１】
周波数変調された一定時間の第１複素デジタルデータ列の振幅の最大値と上限値とからレベル拡張量を算出し、前記各第１複素デジタルデータと前記レベル拡張量とを乗算して、第２複素デジタルデータ列を出力する入力レベル拡張手段と、
前記一定時間の前記第２複素デジタルデータ列に対してＦＦＴ演算をして、第１周波数データ列に変換するＦＦＴ演算手段と、
ウェイト関数に基いて前記第１周波数データの周波数に応じたウェイト係数を前記第１周波数データに乗算してパルス圧縮演算をして、第２周波数データ列を出力するパルス圧縮演算手段と、
前記第２周波数データ列に対してＩＦＦＴ演算をして、前記一定時間の第３複素デジタルデータ列に変換するＩＦＦＴ演算手段と、
前記各第３複素デジタルデータを前記レベル拡張量で除算する出力レベル制御手段と、
を具備したことを特徴とするパルス圧縮処理装置。
【請求項２】
周波数変調された一定時間の第１複素デジタルデータ列に対してＦＦＴ演算をするＦＦＴ演算手段と、ウェイト関数に基いてパルス圧縮演算をするパルス圧縮演算手段と、ＩＦＦＴ演算をするＩＦＦＴ演算手段とを含むパルス圧縮処理装置において、
前記ＦＦＴ演算手段及び前記ＩＦＦＴ演算手段は、Ｎ（Ｎ≧２）個のパイプライン結合されたステージバタフライ演算手段を共用し、
前記各ステージバタフライ演算手段は、
一定周期のレーダトリガ及びクロックに従って前記各周期をＦＦＴ演算期間とＩＦＦＴ演算期間とに時分割する第１時分割処理手段と、
前記レーダトリガ及び前記クロックに従ってカウントし、カウント値に応じて、前記ＦＦＴ演算期間においてはＦＦＴ演算用の複素係数を出力し、前記ＩＦＦＴ演算期間においてはＩＦＦＴ演算用の複素係数を出力する第１係数メモリと、
入力されるＢ系複素デジタルデータと前記複素係数とを乗算して第２複素デジタルデータを出力する第１複素乗算器と、
入力されるＡ系複素デジタルデータと前記第２複素出力データとを加算して第３複素デジタルデータを出力する複素加算器と、
前記Ａ系複素デジタルデータから前記第２複素デジタルデータを減算して第４複素デジタルデータを出力する複素減算器と、
前記第３及び第４複素デジタルデータに基く第５及び第６複素デジタルデータを記憶する第１及び第２データメモリと、
前記カウント値、前記ＦＦＴ演算期間及び前記ＩＦＦＴ演算期間に応じて、前記第１及び第２データメモリのいずれか一方のデータメモリのアドレス領域にライトし、他方のデータメモリのアドレス領域から前記ライトと同時にリードし、前記ＦＦＴ演算期間と前記ＩＦＦＴ演算期間でリード及びライトするデータメモリを切り替える制御手段とを具備し、
前記各ステージバタフライ演算手段の前記ＦＦＴ演算期間は次ステージバタフライ演算手段の前記ＩＦＦＴ演算期間に一致することを特徴とするパルス圧縮処理装置。
【請求項３】
前記第１データメモリは第３及び第４データメモリを含み、前記第２データメモリは第５及び第６データメモリを含み、
前記第５及び第６複素デジタルデータが入力される第１及び第２入力端子と前記第３〜第６データメモリに出力する第１〜第４出力端子とを有し、前記第１及び第２入力端子と前記第１〜第４出力端子との間でスイッチング動作をする第１マトリクススイッチと、
前記第３〜第６データメモリに接続された第３〜第６入力端子と前記Ａ系及びＢ系複素デジタルデータを出力する第５及び第６出力端子とを有し、前記第３〜第６入力端子と前記第５及び第６出力端子との間でスイッチング動作をする第２マトリクススイッチとを更に具備し、
前記制御手段は、ＦＦＴ演算アルゴリズム又はＩＦＦＴ演算アルゴリズムに従って次ステージバタフライ演算手段での前記Ａ系及びＢ系複素デジタルデータの入力順の並びで前記第３及び第４データメモリ又は前記第５及び第６データメモリにライトしてから前記第３及び第４データメモリ又は前記第５及び第６データメモリからシーケンシャルにリードするように前記第１、第２マトリクススイッチ及び前記第３〜第６データメモリを制御することを特徴とする請求項２記載のパルス圧縮処理装置。
【請求項４】
前記第１複素デジタルデータ列及び前記ウェイト関数に基いて、前記各ステージバタフライ演算手段毎に、前記第３及び第４複素デジタルデータに対して、オーバフロー防止のためのレベル制御を行うダイナミックレンジ制御手段を更に具備したことを特徴とする請求項２記載のパルス圧縮処理装置。
【請求項５】
前記ＦＦＴ演算手段は入力整列型ＦＦＴ演算アルゴリズムであり且つ前記ＩＦＦＴ演算手段は出力整列型ＩＦＦＴ演算アルゴリズムである、あるいは、前記ＦＦＴ演算手段は出力整列型ＦＦＴ演算アルゴリズムであり且つ前記ＩＦＦＴ演算手段は入力整列型ＩＦＦＴ演算アルゴリズムであることを特徴とする請求項２記載のパルス圧縮処理装置。
【請求項６】
前記パルス圧縮演算手段は、
前記レーダトリガ及び前記クロックに従って、前記各周期をパルス圧縮演算期間とスルー演算期間に時分割する第２時分割処理手段と、
前記レーダトリガ及び前記クロックに従ってカウントして、前記パルス圧縮演算期間においてはカウント値及び前記ウェイト関数に応じたウェイト係数を出力し、前記スルー演算期間においてはウェイト係数＝１を出力する第２係数メモリと、
入力される第７複素デジタルデータと前記ウェイト係数を乗算して、第８複素デジタルデータを出力する第２複素乗算器と、
前記第８複素デジタルデータをライト／リードする第７データメモリと、
前記第７データメモリからリードされた第９複素デジタルデータが入力される第７入力端子とパルス圧縮出力データを出力する第７出力端子又はＩＦＦＴ演算用フィードバックデータを出力する第８出力端子とを有し、前記第７入力端子に入力される前記第９複素デジタルデータを第７及び第８出力端子のいずれか一方に出力する出力経路選択手段と、
前記第７データメモリ及び前記出力経路選択手段を制御する出力タイミング制御手段とを具備したことを特徴とする請求項２記載のパルス圧縮処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レーダ装置におけるパルス圧縮処理装置に関する。
【０００２】
【従来の技術】
レーダ装置では、送信側で一定の周波数の範囲で周波数変調をしたチャープパルス信号を送信し、受信側で、ターゲット物体に当たって、反射して戻ってきた受信波を受信する。そして、受信した時間領域テータをＦＦＴ演算して周波数領域データに変換してから、ウェイト係数を周波数領域データに掛けて、パルス圧縮演算をする。パルス圧縮演算データをＩＦＦＴ演算して時間領域データに戻して、パルス圧縮し、レーダとターゲット物体との距離を求めている。
【０００３】
図２０は、従来のパルス圧縮処理装置の構成図である。図２０に示すように、従来のパルス圧縮処理装置は、ＦＦＴ演算部２、パルス圧縮演算部６及びＩＦＦＴ演算部８から成る。ＦＦＴ演算部２及びＩＦＦＴ演算部８は、独立に構成される。ＦＦＴ演算部２は、Ｎ個のＩステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）を有する。ＩＦＦＴ演算部８は、Ｎ個のＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）を有する。
【０００４】
レーダ装置の受信部で受信された複素デジタルデータは、パルス圧縮処理装置内の処理ビット数に応じて、その値に関係なく、単純に固定ビット数だけ０が左詰めされ、レベル拡張される。例えば、入力データを８ビット、パルス圧縮処理装置内の処理ビット数を１６ビットとしたとき、全ての入力データに対して、下位８ビットに入力ビットが設定されて、上位８ビットに０が挿入される。
【０００５】
ＦＦＴ演算部２は、パイプライ結合したＩステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）により、ＦＦＴ演算を行って、周波数領域データに変換する。パルス圧縮処理装置６は、周波数軸上でパルス圧縮係数との乗算処理を行う。その後、ＩＦＦＴ演算部８は、パイプライン結合したＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）により、ＦＦＴ演算部２のＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）と同じアルゴリズムを用いて、ＩＦＦＴ演算をして、時間領域データに再変換する。これにより、パルス圧縮処理が行われていた。
【０００６】
【発明が解決しようとする課題】
従来のパルス圧縮処理装置では、以下の問題点があった。
【０００７】
（１）  図２１は、２１６個の複素デジタルデータ列に対して単純に入力データをレベル拡張してパルス圧縮処理を８回、位相をずらして実施して、各波形を重ね合わせて出力したときの出力波形図である。横軸にポイント番号（Ｐｏｉｎｔ［ｎ］）、他軸に最大出力レベルとレベル比（ｌｅｖｅｌ［ｄＢ］）を示している。
【０００８】
従来のパルス圧縮処理装置では、パルス圧縮処理装置の内部処理ビットに合わせて単純にレベル拡張して、固定少数点演算によりパルス圧縮処理を行っている。そのために、固定少数点演算による丸め誤差により、パルス圧縮波形の劣化が生じていた。
【０００９】
特に、最大振幅レベルが比較的小さい入力データ列が入力された図２１のような場合では、微小な振幅のデータについては、ＦＦＴ演算部２、パルス圧縮演算部６及びＩＦＦＴ演算部８における丸め誤差により、パルス圧縮後の時間データ値に誤差を生じ、パルス圧縮波形の劣化が顕著である。
【００１０】
そのため、ピーク値付近において、波形に切り込みが入ったような結果になってしまうため、ピーク値の位置検出に誤差を生じ、ターゲット物体の位置の検出に誤差が生じる。
【００１１】
これを回避する手法として、ブロック浮動少数点演算を使用する手段も考えられるが、内部の演算回路において、常に演算データの振幅を比較判定し、演算結果のオーバフローを監視する機能が必要となるため、回路規模が大きくなる。
【００１２】
（２）  従来のＦＦＴ演算部２及びＩＦＦＴ演算部８は、それぞれ独立したＮ段パイプライン構成のバタフライ演算器で構成していたため、パルス圧縮処理装置の回路規模が大きくなるという問題点があった。
【００１３】
（３）  従来のＦＦＴ演算部２とＩＦＦＴ演算部８では、同じアルゴリズムを使用していた。図２２は、Ｎ＝３の場合の従来のＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムを示す図である。図２２の白丸は、加減算器を示す。
【００１４】
図２２に示すように、従来のパルス圧縮処理装置では、ＦＦＴ演算とＩＦＦＴ演算とも同じアルゴリズム、例えば、入力データ整列型アルゴリズムを使用していた。入力整列型アルゴリズムを使用してＦＦＴ演算を行うと、Ｘ（０），Ｘ（４），Ｘ（２），Ｘ（６），Ｘ（１），Ｘ（５），Ｘ（３），Ｘ（７）の順に、ＦＦＴ演算データが出力される。
【００１５】
このＦＦＴ演算データに対して、入力整列型アルゴリズムを使用してＩＦＦＴ演算を行うと、１ステージバタフライ演算部では、Ｘ（０）とＸ（４），Ｘ（１）とＸ（５），Ｘ（２）とＸ（６），…を用いて、バタフライ演算が行われる。しかし、ＦＦＴ演算データの出力順とＩＦＦＴ演算データの処理順とが異なるため、ＩＦＦＴ演算データの処理順に合わせるために、ＦＦＴ演算データの並べ替えが必要であった。その並べ替えのために制御回路を必要としており、それだけ回路規模が大きくなっていた。
【００１６】
本発明は、このような点に鑑みてなされたものであり、簡単な回路構成によりパルス圧縮波形の劣化を防止し、且つＦＦＴ演算部及びＩＦＦＴ演算部の簡単な回路構成を実現することのできるパルス圧縮処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は、本発明の原理図である。図１に示すように、パルス圧縮処理装置は、周波数変調された一定時間の第１複素デジタルデータ列の振幅の最大値と上限値とからレベル拡張量を算出し、前記各第１複素デジタルデータと前記レベル拡張量とを乗算して、第２複素デジタルデータ列を出力する入力レベル拡張手段１２と、一定時間の第２複素デジタルデータ列に対してＦＦＴ演算をして、第１周波数データ列に変換するＦＦＴ演算手段１４とを具備する。
【００１８】
そして、ウェイト関数に基いて第１周波数データの周波数に応じたウェイト係数を第１周波数データに乗算してパルス圧縮演算をして、第２周波数データ列を出力するパルス圧縮演算手段１６と、第２周波数データ列に対してＩＦＦＴ演算をして、一定時間の第３複素デジタルデータ列に変換するＩＦＦＴ演算手段１８と、各第３複素デジタルデータをレベル拡張量で除算する出力レベル制御手段２０とを具備する。
【００１９】
以上のような構成によれば、入力レベル拡張手段１２は、周波数変調された一定時間の第１複素デジタルデータ列の振幅の最大値を求め、上限値と比較して、レベル拡張量を算出する。そして、レベル拡張量に従って、各第１複素デジタルデータとレベル拡張量を乗算してレベル拡張をする。
【００２０】
これにより、第１複素デジタルデータの最大振幅が微小な場合であっても、ＦＦＴ／ＩＦＦＴ演算における丸め誤差により波形が劣化することを防止することができる。出力レベル制御手段２０は、入力レベル拡張手段１２がレベル拡張量で乗算した分だけ除算して、入力の振幅レベルに戻す。このため、出力波形の劣化を防止することができると共に、入力の振幅レベルを保持することができる。
【００２１】
【発明の実施の形態】
図２は、本発明の実施形態によるパルス圧縮処理装置の構成図である。図２に示すように、パルス圧縮処理装置は、入力レベル拡張部２８、ＦＦＴ／ＩＦＦＴ演算データ入力部３０、ＦＦＴ／ＩＦＦＴ演算部３２及びパルス圧縮演算部３８及び出力レベル制御部４０を具備する。
【００２２】
本実施形態では、入力複素デジタルデータ列が一定の時間において、一定の範囲で周波数変調（例えば、−１００ＭＨｚ〜１００ＭＨｚ）されたチャープパルスであり、その実部（Ｉ信号）及び虚部（Ｑ信号）が共に８ビット、パルス圧縮処理装置の内部処理ビット数が１６ビット、チャープパルスの振幅の上限値が１２７であるとする。
【００２３】
図３は、図２中の入力レベル拡張部の構成図である。図３に示すように、入力レベル拡張部２８は、８→１６ビット拡張部４２、最大値検出部４４、データメモリ４６、空きビット数算出部４８及びレベル拡張部５０から構成される。
【００２４】
８→１６ビット拡張部４２は、外部から装置に入力される第１クロックに同期して、入力されるＩ，Ｑ信号の８ビットデータを、値はそのままにして、単純に１６ビットに拡張する。
【００２５】
レーダトリガ及び第１クロックに同期してカウントして、カウント値に従って、ＦＦＴ／ＩＦＦＴ演算部３２におけるＦＦＴ演算アルゴリズム（例えば、入力整列型）での処理順に一致し且つ各Ｉ，Ｑ信号がＦＦＴ演算において用いられるＡ系データ／Ｂ系データに応じて、図示しないがデータメモリ４６のＡ系／Ｂ系データメモリにライトする。Ｂ系データとは、ＦＦＴ演算において、複素係数が乗算される複素データをいう。Ａ系データとは、複素係数が乗算されない複素データをいう。
【００２６】
尚、ＦＦＴ演算アルゴリズムが入力データ整列型のとき、２Ｎ個の前半の２Ｎ−１個を入力順にＡ系データメモリにライトし、後半の２Ｎ−１個を入力順にＢ系データメモリにライトする。
【００２７】
最大値検出部４４は、レーダトリガ及び第１クロックに同期して、各入力データのＩ，Ｑ成分の振幅を算出して、２Ｎ個の入力データ列の振幅の最大値を算出する。データメモリ４６は、図示しないが２Ｎ−１個の１６ビットに拡張されたＡ系データを記憶するＡ系データメモリ及び２Ｎ−１個の１６ビットに拡張されたＢ系データを記憶するＢ系データメモリからなるＲＡＭである。
【００２８】
空きビット数算出部４８は、振幅の最大値から符号ビットと同じ値が何ビット分あるかを算出して、レベル拡張量を出力する。図４は、図３中のレベル拡張量を示す図である。図４に示すように、空きビット数算出部４８は、空きビット数が０，１，２，３，４，５，６，７に応じて、レベル拡張量２０，２１，２２，２３，  ２４，２５，２６，２０を出力すると共に、出力レベル制御部４０にシフト無し、１ビットシフト、２ビットシフト、３ビットシフト、４ビットシフト、５ビットシフト、６ビットシフト、シフト無しを通知する。
【００２９】
レベル拡張部５０は、レーダトリガ及び第２クロック（以下、これらの信号をタイミング信号という）に従ってカウントして、カウント値に応じて、データメモリ４６からＡ系データとＢ系データを同時にシーケンシャルにリードして、Ａ系データ×レベル拡張量及びＢ系データ×レベル拡張量を実施する。尚、レベル拡張部５０は、Ａ系及びＢ系データを出力しない場合は、出力信号線をハイインピーダンスにする。
【００３０】
図５は、図２中のＦＦＴ／ＩＦＦＴ演算用データ入力部の構成図である。図５に示すように、ＦＦＴ／ＩＦＦＴ演算用データ入力部３０は、ＦＦＴ演算用Ａ系データ，Ｂ系データが入力される各入力信号線に、抵抗５２＃Ａ１，５２＃Ｂ１を介して、ハイレベル（５Ｖ）が印加され、抵抗５２＃Ａ２，５２＃Ｂ２を介して、ローレベル（０Ｖ）が印加されている。
【００３１】
ＦＦＴ演算用Ａ系データ及びＩＦＦＴ演算用Ａ系データが入力される入力信号線が接続され、ＦＦＴ／ＩＦＦＴ演算部３２のＡ系データの入力端子に接続されている。ＦＦＴ演算用Ｂ系データとＩＦＦＴ演算用Ｂ系データが入力される入力信号線が接続され、ＦＦＴ／ＩＦＦＴ演算部３２のＢ系データの入力端子に接続されている。
【００３２】
ＦＦＴ／ＩＦＦＴ演算部３２は、ダイナミックレンジ制御部３４及びＮ個のＩステージバタフライ演算部３６＃Ｉ（Ｉ＝１〜Ｎ）からなる。ダイナミックレンジ制御部３４は、各ステージのＦＦＴ／ＩＦＦＴ信号がＦＦＴ演算期間を示すときは、各ステージバタフライ演算部３６＃Ｉの演算結果に対して、レベル制御を行い、ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示すときは、ウェイト関数信号に従って、各ステージバタフライ演算部３６＃Ｉの演算結果に対して、レベル制御を行う。
【００３３】
レベル制御するのは、次ステージバタフライ演算部３６＃（Ｉ＋１）等で入力データ列に含まれるノイズなどによるオーバフローを最小の誤差で防止するためである。レベル制御には、ビットシフト処理とリミッティング処理がある。ビットシフト処理とは、１ビット下位にシフトして１／２倍することをいう。リミッティング処理とは、Ｉステージバタフライ演算部３６＃Ｉでの演算結果の複素データの振幅が（２１５−１）より大きいときは、振幅を（２１５−１）に固定し、−（２１５−１）より小さいときは、振幅を−（２１５−１）に固定することをいう。
【００３４】
レベル制御は、各ステージバタフライ演算部３６＃Ｉ毎に行われる。ＦＦＴ演算結果に対するレベル制御は、装置入力であるチャープパルス信号に対する各ステージバタフライ演算部３６＃Ｉの出力データ列のレベル遷移を、シミュレーシンにより算出し、どのバタフライ演算部３６＃Ｉでオーバフローが予測されるかを求めておく。
【００３５】
この予測結果に従って、ビットシフト処理するステージバタフライ演算部３６＃Ｉ及びリミッティング処理するバタフライ演算部３６＃Ｊを決定して、これに従って、ダイナミックレンジ制御部３４によりレベル制御する。
【００３６】
また、ＩＦＦＴ演算結果に対するレベル制御は、チャープパルス信号、ＦＦＴ演算、ウェイト関数に応じたパルス圧縮演算及びＩＦＦＴ演算をシミュレーションして、各ステージバタフライ演算部３６＃Ｉでのレベル遷移を算出しておき、シミュレーション結果に従って、レベル制御部３４により、各ステージ毎に、ビットシフト又はリミッティング処理を行う。
【００３７】
図６は、パルス圧縮処理演算におけるウェイト関数を示す図である。ウェイト関数には、図６（ａ）に示すようにパルス圧縮切関数、図６（ｂ）に示すように矩形ウェイト関数（ウェイト種別１）及び図６（ｃ）に示すようにハミングウェイト関数（ウェイト種別２）などがある。
【００３８】
図７は、ミュレーションによる予測に基いたダイナミックレンジ制御の一例を示す図である。図７に示すダイナミックレンジ制御は、振幅＝１２７のチャープパルスを用いて、ＦＦＴ演算、ＦＦＴ演算＋パルス圧縮切関数によるパルス圧縮演算＋ＩＦＦＴ演算、ＦＦＴ演算＋ウェイト種別１によるパルス圧縮演算＋ＩＦＦＴ演算、及びＦＦＴ演算＋ウェイト種別２によるパルス圧縮演算＋ＩＦＦＴ演算をシミュレーションした結果に従って、ビットシフトするバタフライ演算ステージが決定したものである。
【００３９】
図８は、図２中のＩステージバタフライ演算部の構成図である。図８に示すように、Ｉステージバタフライ演算部３６＃Ｉは、時分割処理制御部６０＃Ｉ、係数メモリ６２＃Ｉ、複素乗算器６４＃Ｉ、Ｄ−ＦＦ６６＃Ｉ、複素加算器６８＃Ｉ、複素減算器７０＃Ｉ、レベル制御部７２＃Ｉ、スイッチング制御・データメモリ制御部７４＃Ｉ、マトリクススイッチ７６＃Ｉ、データメモリ７８＃Ｄ１１，７８＃Ｄ１２，７８＃Ｄ２１，７８＃Ｄ２２及びマトリクススイッチ８２＃Ｉからなる。
【００４０】
時分割処理制御部６０＃Ｉは、ＩステージのステージＮｏ．（＝Ｉ）を出力すると共に、タイミング信号に同期してカウントし、カウント値に従って、レーダトリガの周期ＴのＦＦＴ演算期間とＩＦＦＴ演算期間とに時分割して、ＦＦＴ演算期間／ＩＦＦＴ演算期間いずれであるかを示すＦＦＴ／ＩＦＦＴ信号を生成する。
【００４１】
但し、ステージバタフライ演算部３６＃ＩのＦＦＴ演算期間／ＩＦＦＴ演算期間は、次ステージバタフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ／ＦＦＴ演算期間に一致するものとする。
【００４２】
これにより、ＦＦＴ演算とＩＦＦＴ演算を一定時間Ｔ内に実行できると共に、ＩステージのＦＦＴ／ＩＦＦＴ演算が終了すると、（Ｉ＋１）ステージで間欠的にＩステージのＦＦＴ／ＩＦＦＴ演算結果を使用して、ＦＦＴ／ＩＦＦＴ演算を行うことができる。即ち、Ｎステージのバタフライ演算部３６＃Ｉ（Ｉ＝１〜Ｎ）によりＦＦＴ演算及びＩＦＦＴ演算がパイプライン処理することができる。
【００４３】
図９は、本発明の実施形態によるＮ＝３（入力データ数＝２３）の場合におけるＦＦＴ演算及びＩＦＦＴ演算の一例を示す図である。係数メモリ６２＃Ｉには、全てのステージにおけるＦＦＴ／ＩＦＦＴ演算用の複素係数がＦＦＴ／ＩＦＦＴ演算の処理順に従って、シーケンシャルに予め記憶されている。尚、ＩＦＦＴ係数は、ＦＦＴ係数の複素共役形の形をしたものである。
【００４４】
例えば、Ｎ＝３の場合、図に示すように、係数メモリ６２＃Ｉには、１ステージのＦＦＴ演算について、Ｗ０，Ｗ０，Ｗ０，Ｗ０、ＩＦＦＴ演算について、Ｗ０，Ｗ０，Ｗ０，Ｗ０、２ステージのＦＦＴ演算について、Ｗ０，Ｗ０，Ｗ２，Ｗ２，ＩＦＦＴ演算について、Ｗ０，Ｗ６，Ｗ０，Ｗ６がシーケンシャルに記憶される。但し、Ｗｘ＝ｅ−ｊ２πｘ／Ｎである。
【００４５】
係数メモリ６２＃Ｉは、タイミング信号に同期してカウントし、カウント値とＦＦＴ／ＩＦＦＴ信号及びステージＮｏ．に応じたアドレス領域から複素係数をリードする。複素乗算器６４＃Ｉは、係数メモリ６２＃Ｉから出力される複素係数とＢ系データとの乗算を行う。Ｄ−ＦＦ６６＃Ｉは、Ａ系データと同時に入力されるＢ系データに対する乗算が終了するまでの間、Ａ系データを保持する。
【００４６】
複素加算器６８＃Ｉは、Ｄ−ＦＦ６６＃Ｉの複素データ出力と複素乗算器６４＃Ｉの複素データ出力とを複素加算する。複素減算器７０＃Ｉは、Ｄ−ＦＦ６６＃Ｉの複素データ出力から複素乗算器６４＃Ｉの複素データ出力を複素減算する。レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４の指示に従って、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉの２つの複素データ出力に対して、１ビットシフト処理又はリミティング処理を行う。
【００４７】
スイッチング制御・データメモリ制御部７４＃Ｉは、タイミング信号に同期してカウントし、カウント値及びＦＦＴ／ＩＦＦＴ信号に従って、マトリクススイッチ７６＃Ｉ，８２＃Ｉ及びデータメモリ７８＃Ｄ１１，７８＃Ｄ１２，７８＃Ｄ２１，７８＃Ｄ２２を以下のように制御する。
【００４８】
（１）  データメモリ７８＃Ｄ１１，７８＃Ｄ１２とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２に、リードとライトを同時に行う。例えば、データメモリ７８＃Ｄ１１，７８＃Ｄ１２に複素データをライトしている間は、データメモリ７＃Ｄ２１，７８＃Ｄ２２から複素データのリードを行う。
【００４９】
（２）  データメモリ７８＃Ｄ１１，７８＃Ｄ１１とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２へのリード及びライトを半周期Ｔ／２毎に切り替える。前半の半周期（例えば、ＦＦＴ演算期間）において、データメモリ７８＃Ｄ１１，７８＃Ｄ１２にライト、データメモリ７８＃２１，７８＃２２からリードしているとき、後半の半周期（例えば、ＩＦＦＴ演算期間）において、データメモリ７８＃Ｄ１１，７８＃Ｄ１２からリード、データメモリ７８＃Ｄ２１，７８＃Ｄ２２にライトする。
【００５０】
（３）  複素加算器６８＃Ｉ及び複素減算器７０＃Ｉから同時に出力される２つの複素データに対してレベル制御部７２＃Ｉによりレベル制御された複素データを、データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２のいずれか）に、次ステージのＦＦＴ／ＩＦＦＴ演算アルゴリズムに従った処理順の並びでライトされるように、データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２のいずれか）及びマトリックススイッチ７６＃Ｉを制御する。これらの制御は、タイミング信号に同期してカウントして、カウント値とＦＦＴ／ＩＦＦＴ信号が示すＦＦＴ演算期間／ＩＦＦＴ演算期間に従って行う。
【００５１】
例えば、Ｎ＝３の場合、図９に示すように、１ステージについて、ＦＦＴ演算では、Ｘ（０）とＸ（４）に対してバタフライ演算をした２つの複素データが同時に出力されるが、２ステージにおいて、複素加算器６８＃Ｉの出力データＸ（０）が最初にＡ系データとして処理され、複素減算器７０＃Ｉの出力データＸ（４）は３番目にＡ系データとして処理される。そのため、複素加算器６８＃Ａの出力データＸ（０）は、例えば、データメモリ７８＃Ｄ１１の１番目のアドレス領域に、複素減算器７０＃Ｉの出力データＸ（４）は、例えば、データメモリ７８＃Ｄ１２の３番目のアドレス領域にライトする。
【００５２】
また、Ｎ＝３の場合、１ステージについて、３番目に演算されるＸ（２）とＸ（６）の対する複素加算器７８＃Ｉの出力データＸ（２）は２ステージにおいて、最初にＢ系データとして処理されるので、出力データＸ（２）は、最初に処理されるＡ系データがライトされたデータメモリ７８＃Ｄ１１とは異なるデータメモリ７８＃Ｄ１２の１番目のアドレス領域にライトされる。同様に、１ステージについて、３番目に演算されるＸ（２）とＸ（６）に対する複素減算器８０＃Ｉの出力データＸ（６）は２ステージにおいて、３番目にＢ系データとして処理されるので、出力データＸ（６）は、３番目に処理されるＡ系データＸ（４）がライトされたデータメモリ７８＃Ｄ１２と異なるデータメモリ７８＃Ｄ１１の３番目のアドレスにライトされる。
【００５３】
（４）  データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）の先頭から順にリードし、Ａ系データをＡ系の信号線に、Ｂ系データをＢ系の信号線にそれぞれ出力するようにマトリクススイッチ８２＃Ｉを制御する。
【００５４】
図１０は、本発明の実施形態によるＮ＝３の場合におけるＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムの一例を示す図である。図１０に示すように、本実施形態では、ＦＦＴ演算とＩＦＦＴ演算でアルゴリズムが異なる。例えば、ＦＦＴ演算を入力データ整列型、ＩＦＦＴ演算を出力データ整列型としている。尚、ＦＦＴ演算を出力データ整列型、ＩＦＦＴ演算を入力データ整列型としてもよい。
【００５５】
図１０に示すように、ＦＦＴ演算を入力データ整列型としたとき、ＦＦＴ演算データは、（Ｘ（０），Ｘ（４）），（Ｘ（２），Ｘ（６）），（Ｘ（１），Ｘ（５）），（Ｘ（３），Ｘ（７））の並びの順に出力される。ここで、（Ｘ（０），Ｘ（４））などの大括弧中のカンマにより区切られた２つの複素データは同時に出力されることを示す。
【００５６】
尚、図１０中のＸ（ｉ）の括弧中の番号ｉは、ｉ番目の入力データ、ｉ×ｆ０の周波数のＦＦＴ変換データ又はｉ番目の入力データのＩＦＦＴ演算データを示す。但し、ｆ０＝１／（ｔ×２Ｎ）、ｔは入力データのサンプリング周期である。
【００５７】
ＩＦＦＴ演算は出力整列型であり、ＩＦＦＴ演算では、Ｘ（０）とＸ（４），Ｘ（２）とＸ（６），Ｘ（１）とＸ（５），Ｘ（３）とＸ（７）の順に、ＩＦＦＴ演算をするので、データの並び替えの必要がない。そのため、最終ステージでＦＦＴ演算データをデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトするとき、その出力順にデータをライトすれば良く、スイッチング制御・データメモリ制御部７４＃Ｎの制御が簡単になる。
【００５８】
図８中のマトリクススイッチ７６＃Ｉは、スイッチング制御部７４＃Ｉの制御に従って、レベル制御部７２の２つの複素データを指示された出力端子に出力する。データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１，２）は、スイッチング制御・データメモリ制御部７４＃Ｉの制御に従って、データをリード／ライトする。マトリクススイッチ８２＃Ｉは、スイッチング制御部７４＃Ｉの制御に従って、入力端子に入力されたデータを指示された出力端子に出力する。
【００５９】
図１１は、図２中のパルス圧縮演算部の構成図である。図１１に示すようにパルス圧縮演算部３６は、時分割処理制御部９０、係数メモリ９２、複素乗算器９４、出力タイミング制御部９６、データメモリ９８及び出力経路選択部１００を有する。時分割処理制御部９０は、タイミング信号に従ってカウントして、周期Ｔをパルス圧縮演算期間とスルー演算期間に時分割して、パルス圧縮演算期間及びスルー演算期間のいずれかであるかを示すＦＦＴ／ＩＦＦＴ信号を出力する。
【００６０】
係数メモリ９２は、ＦＦＴ演算されてＮステージバタフライ演算部３６＃Ｎから出力されたＡ系，Ｂ系の各周波数データに対して複素乗算する、パルス圧縮波形の複素共役波形に図６に示したウェイト関数を乗じた係数波形の係数を記憶している。
【００６１】
係数メモリ９２は、タイミング信号に従ってカウントし、カウント値とＦＦＴ／ＩＦＦＴ信号及びウェイト関数信号に従って、ＦＦＴ／ＩＦＦＴ信号がパルス圧縮演算期間を示すとき、カウント値が示すＦＦＴ演算データに掛けるウェイト関数に応じたＡ系及びＢ系データに対する係数を読み出す。また、ＦＦＴ／ＩＦＦＴ信号がスルー演算期間を示すとき、係数＝１を読み出して、出力する。
【００６２】
複素乗算器９４は、Ａ系データ及びＢ系データと係数メモリ９２から出力される係数をそれぞれ乗算して、出力する。出力タイミング制御部９６は、フィードバック用タイミング信号（レーダトリガ及び第２クロック）に従ってカウントして、カウント値とＦＦＴ／ＩＦＦＴ信号に従って、データメモリ９８を制御して、係数を乗算したＡ系，Ｂ系のＩＦＦＴ演算用データ又はスルーしたパルス圧縮演算データをリード又はライトする。
【００６３】
出力タイミング制御部９６は、データメモリ９８へのリードとライトを、同時に行うよう制御すると共に、データメモリ９８へのリードとライトをパルス圧縮演算期間とスルー演算期間の遷移に従って切り替える。更に、出力タイミング制御部９６は、パルス圧縮演算期間のとき、データメモリ９８からの出力を、パルス圧縮演算出力データを出力する信号線に、スルー演算期間のとき、データメモリ９８からの出力を、ＩＦＦＴ演算用データを出力する信号線に出力するよう指示する選択信号を出力経路選択部１００に出力する。
【００６４】
データメモリ９８は、パルス圧縮演算出力データとＩＦＦＴ演算用フィードバックデータを記憶するための２ブロックで構成されて、出力タイミング制御部９６の制御に従って、データのライト及びリードをする。
【００６５】
出力経路選択部１００は、選択信号に従って、パルス圧縮演算データ又はＩＦＦＴ演算用フィードバックデータを該当する信号線に出力する。パルス圧縮演算用データを出力する信号線は、出力レベル制御部４０に接続され、ＩＦＦＴ演算用フィードバックデータを出力する信号線は、ＦＦＴ／ＩＦＦＴ演算データ入力部３０に接続されている。
【００６６】
図１２は、図２中の出力レベル制御部の構成図である。図１２に示すように、出力レベル制御部４０は、レベル補正部１１０を有する。レベル補正部１１０は、タイミング信号に従って、パルス圧縮演算出力データを図１３に示すレベル補正量に従って、ビットシフトをする。
【００６７】
図１３は、レベル補正量を示す図である。図１３に示すように、レベル補正量は、入力レベル拡張部２８からの情報に従って補正量である。たとえば、入力レベル拡張部２８からの情報が、シフト無し、１ビットシフト、２ビットシフト、３ビットシフト、４ビットシフト、５ビットシフト、６ビットシフトであれば、レベル補正量は、１倍、１／２倍、１／２２倍、１／２３倍、１／２４、１／２５倍、１／２６倍である。
【００６８】
以下、図２のパルス圧縮処理装置の動作説明をする。図１４は、装置入力データ波形図であり、特に、同図（ａ）はＩ信号、同図（ｂ）はＱ信号であり、横軸に時間、縦軸に振幅を示している。図１５は、図２のパルス圧縮処理装置のタイミングチャートである。図１６は、図２のパルス圧縮処理装置の動作説明図である。
【００６９】
（ａ）  入力レベル拡張
パルス圧縮処理装置には、図１４で示される周波数（−１００ＭＨｚ〜１００ＭＨｚ）の範囲で周波数変調されたチャープパルスを含むＩｃｈ（実部）及びＱｃｈ（虚部）の８ビットデジタルデータが２１６（＝６５５３６）個、順次入力される。尚、ここでは、Ｎ＝１６の場合を例に説明する。
【００７０】
図３中の８→１６ビット拡張部４２は、第１クロックに同期して、８ビットデジタル複素データを入力して、上詰めにしにして１６ビット長のデータにビット拡張する。レーダトリガ及び第１クロックに同期してカウントして、ＦＦＴ演算アルゴリズムの処理順の並びになるように、Ａ系データ又はＢ系データをデータメモリ４６の該当するアドレス領域にライトする。
【００７１】
最大値検出部４４は、ＩｃｈとＱｃｈのデジタル複素データの絶対値（振幅）を算出して、２１６個の複素データについて、振幅の最大値を求める。尚、ここでは、振幅の最大値の上限は、１２７とする。空きビット数算出部４８は、振幅の最大値が符号ビットと同じ値が何ビット分であるかを算出して、図４に示したレベル拡張量をレベル拡張部５０及び出力レベル拡張部４０に出力する。
【００７２】
レベル拡張部５０は、タイミング信号に同期して、データメモリ４６からＡ系データ及びＢ系データを同時にリードして、Ａ系及びＢ系データ×レベル拡張量を行い、ＦＦＴ／ＩＦＦＴ演算用データ入力部３０を通して、ＦＦＴ／ＩＦＦＴ演算部３２に出力する。
【００７３】
（ｂ）  ＦＦＴ演算、ＩＦＦＴ演算の時分割制御
ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ中の時分割処理制御部６０＃Ｉは、ステージＮｏ．を出力すると共に、タイミング信号に同期してカウントして、カウンタ値に従って、周期Ｔの半周期をＦＦＴ演算，残りの半周期をＩＦＦＴ演算を行うように指示するＦＦＴ／ＩＦＦＴ信号を出力する。
【００７４】
１ステージバタフライ演算部３６＃１におけるＦＦＴ演算周期期間は、入力レベル拡張部２８からのＡ系及びＢ系データの出力タイミングにより決まる。１ステージＦＦＴ／ＩＦＦＴ演算部３６＃１でＦＦＴ演算周期期間が決まる、１ステージでのＩＦＦＴ演算周期が決まる。ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ（２≦Ｉ≦１６）のＦＦＴ演算周期／ＩＦＦＴ演算周期は、図１５に示すように、（Ｉ−１）ステージＦＦＴ／ＩＦＦＴ演算部３６＃（Ｉ−１）のＩＦＦＴ演算周期／ＦＦＴ演算周期に一致するように決定される。
【００７５】
（ｃ）  ＦＦＴ演算
係数メモリ６２＃Ｉは、ＦＦＴ／ＩＦＦＴ信号がＦＦＴ演算期間を示すとき、タイミング信号に従ってカウントして、カウント値に従って、Ｂ系データに応じた複素係数を複素乗算器６４＃Ｉに出力する。
【００７６】
複素乗算器６４＃Ｉは、Ｂ系データと複素係数とを乗算して、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉに出力する。Ｄ−ＦＦ６６＃Ｉは、Ａ系データを一定時間保持してから、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉに出力する。
【００７７】
ダイナミックレンジ制御部３４は、ステージＮｏ．で示されるステージのＦＦＴ／ＩＦＦＴ信号及び図７に示したダイナミックレンジ制御に従って、ＦＦＴ演算の場合は、図７に該当するステージのレベル制御部７２＃Ｉにビットシフトを指示して、図７に該当しないステージのレベル制御部７２＃Ｊ（Ｊ≠Ｉ）にリミッティング処理を指示する。
【００７８】
レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４からの指示に従って、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉの出力複素データに対して、１ビットシフト処理又はリミッティング処理を行って、マトリクススイッチ７６＃Ｉに出力する。これによりＦＦＴ演算におけるオーバフローを最小限の演算誤差で防止することができる。
【００７９】
スイッチング制御・データメモリ制御部７４＃Ｉは、タイミング信号に従って、カウントして、ＦＦＴ演算期間のとき、カウンタ値から、マトリクススイッチ７６＃Ｉ及びデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）を制御して、レベル制御部７２＃Ｉの２個の複素出力データを、次ステージにおける入力順の並びに一致するようにデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）にライトする。
【００８０】
尚、本実施形態では、ＦＦＴ演算とＩＦＦＴ演算のアルゴリズムが異なるので、１６ステージＦＦＴ／ＩＦＦＴ演算部３６＃１６のデータメモリ制御部７４＃１６では、レベル制御部７２＃Ｉの複素出力データの出力順にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトして行けばよい。
【００８１】
ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉにおいて、２１６個のＡ系データ及びＢ系データに対するＦＦＴのバタフライ演算を終了すると、ＦＦＴ演算期間にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトされた複素データは、ＩＦＦＴ演算期間の間に、スイッチング制御・マトリクス制御部７４＃Ｉの制御により、先頭から順にＡ系データ及びＢ系データがリードされて、次ステージＦＦＴ／ＩＦＦＴ演算部３６＃（Ｉ＋Ｉ）又はパルス圧縮演算部３８に出力される。
【００８２】
このようにして、各ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃ＩでＦＦＴ演算周期の間にＦＦＴ演算が行われることにより、図１５及び図１６に示すように、パイプライン処理される。
【００８３】
１ステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉに複素データが入力されてから１６周期後にパルス圧縮演算部３８に出力される。このＦＦＴ演算処理は、タイミング信号により同期が取られているので、データが欠落することなくパイプライン処理される。
【００８４】
（ｄ）  パルス圧縮演算
図１１中の時分割処理制御部９０は、フィードバック用タイミング信号に従って、レーダトリガの周期Ｔの半周期をパルス圧縮演算周期、残り半周期をスルー演算周期に時分割する信号を生成する。
【００８５】
但し、パルス圧縮演算周期／スルー演算周期は、１６ステージバタフライ演算部３６＃１６のＩＦＦＴ演算周期／ＦＦＴ演算周期に一致する。
【００８６】
係数メモリ９２は、ＦＦＴタイミング信号に従ってカウントして、ＦＦＴ／ＩＦＦＴ信号がパルス圧縮演算を示すとき、ウェイト関数信号に従い、カウント値に対応するＡ系データ及びＢ系データに対する係数を出力する。複素乗算器９４は、Ａ系データ及びＢ系データと係数を乗算して出力する。
【００８７】
出力タイミング制御部９６は、フィードバック用タイミング信号に同期してカウントして、複素乗算器９４から出力されるＡ系データ及びＢ系データをデータメモリ９８に入力順と同じ並びでライトする。
【００８８】
データメモリ９８にライトされたパルス圧縮演算されたＡ系及びＢ系データは、スルー演算期間、出力タイミング制御部９６の制御によりリードされて、出力経路選択部１００及びＦＦＴ／ＩＦＦＴ演算データ入力部３０を通して、ＦＦＴ／ＩＦＦＴ演算部３２の１ステージバタフライ演算部３６＃１に入力される。
【００８９】
Ｎ＝１６であり偶数なので、１ステージバタフライ演算部３６＃１のＩＦＦＴ演算期間とスルー期間とが一致するので、パルス圧縮演算部３８のＡ系及びＢ系データは、１ステージバタフライ演算部３６＃１のＩＦＦＴ演算期間の間に入力される。
【００９０】
（ｅ）  ＩＦＦＴ演算
ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示す場合もＦＦＴ演算の場合と同様にして、Ｉステージバタフライ演算部３６＃Ｉの係数メモリ６２＃Ｉは、ＩＦＦＴ演算用の複素係数を複素乗算器６２＃Ｉに出力する。複素乗算器６４＃Ｉ，Ｄ−ＦＦ６６＃Ｉ，複素加算器６８＃Ｉ及び複素減算器７０＃ＩによりＩＦＦＴ演算を行って、レベル制御部７２＃Ｉに出力される。
【００９１】
ダイナミックレンジ制御部３４は、ＩＦＦＴ演算周期の間に、図６に示したウェイト関数の係数に従って設定された図７に示したダイナミックレンジ制御により、各ステージ毎に、１ビットシフト処理又はリミッティング処理をレベル制御部７２＃Ｉに指示する。
【００９２】
レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４の指示に従って、２個の複素データに対して、１ビットシフト又はリミッティング処理を行う。これにより、ＩＦＦＴ演算によるオーバフロを最小の演算誤差で回避することができる。
【００９３】
スイッチング制御・データメモリ制御部７４＃Ｉは、ＦＦＴ演算期間にライトしたデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２とは異なるデータメモリ７８＃Ｄｊ１，Ｄｊ２（ｊ≠ｉ）に、次（Ｉ＋１）ステージバタフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ演算処理順の並びでレベル制御部７２＃Ｉの２個の複素出力データをライトする。
【００９４】
スイッチング制御・データメモリ制御部７４＃Ｉは、ＦＦＴ周期の間にデータメモリ７８＃Ｄｊ１，７８＃Ｄｊ２にライトしたＡ系及びＢ系データを先頭から順にリードして、次ステージバタフライ演算部３６＃（Ｉ＋１）に出力する。このようにして、ＩＦＦＴ演算周期において、各Ｉステージバタフライ演算部３６＃ＩでＩＦＦＴ演算がパイプライン処理される。
【００９５】
１６ステージバタフライ演算部３６＃１６から出力されたＡ系，Ｂ系のパルス圧縮演算出力データは、スルー演算期間において、パルス圧縮演算部３８に入力される。パルス圧縮演算部３８は、スルー演算期間において、図１６に示すように、パルス圧縮演算出力データ×１のスルー演算をして、データメモリ９８にライトする。パルス圧縮演算期間において、データメモリ９８からパルス圧縮演算出力データをリードして、出力レベル制御部４０に出力する。
【００９６】
（ｆ）  レベル補正
図１２中のレベル補正部１１０は、タイミング信号に同期して、パルス圧縮演算出力データを入力して、入力レベル拡張部２８からのレベル拡張量の情報を元に、レベル補正（指示された情報分のビット分、全データ列を下位方向にビットシフトする）を行い、外部に出力する。このため、装置入力データの振幅レベルの情報を損なうことなく、外部に出力できる。
【００９７】
図１７は、最大振幅に応じて、入力レベル拡張部２８により入力データをレベル拡張した場合のパルス圧縮処理波形図である。図１７に示すように、最大振幅レベルに応じて入力データをレベル拡張した場合は、最大振幅レベルが微小レベルの入力データが入力されたときでも、図２１の場合と比較して、波形劣化を防止することができることが分かる。
【００９８】
図１８は、図１４の入力波形に対してウェイト種別１によりパルス圧縮演算を行ったときの図２のパルス圧縮処理装置の出力波形図である。図１９は、図１８と同じ入力波形とパルス圧縮演算をパソコンにより行った場合の理論波形図である。図１８及び図１９に示すように、図２のパルス圧縮処理装置を使用したとき、理論波形に近い波形が出力されることが分かる。
【００９９】
【発明の効果】
本発明によれば、最大振幅レベルに応じて、レベルを拡張してＦＦＴ／ＩＦＦＴ演算をするので、演算誤差を極力抑えて、パルス圧縮処理出力波形の劣化を抑制することができる。また、１つのバタフライ演算部でＦＦＴ／ＩＦＦＴ演算を時分割して行うので、回路規模を小さくすることができる。更に、ダイナミックレンジ制御をするので演算中でのオーバーフローを防止することができるため、演算誤差を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の実施形態によるパルス圧縮処理装置の構成図である。
【図３】図２中の入力レベル拡張部の構成図である。
【図４】図３中のレベル拡張量を示す図である。
【図５】図２中のＦＦＴ／ＩＦＦＴ演算用データ入力部の構成図である。
【図６】ウェイト関数を示す図である。
【図７】ダイナミックレンジ制御を示す図である。
【図８】図２中のＩステージバタフライ演算部の構成図である。
【図９】本発明の実施形態によるＦＦＴ演算及びＩＦＦＴ演算を示す図である。
【図１０】本発明の実施形態によるＦＦＴ演算アルゴリズム及びＩＦＦＴ演算アルゴリズムを示す図である。
【図１１】図２中のパルス圧縮演算部の構成図である。
【図１２】図２中の出力レベル制御部の構成図である。
【図１３】レベル補正量を示す図である。
【図１４】装置入力データ波形図である。
【図１５】図２のパルス圧縮処理装置のタイミングチャートである。
【図１６】図２のパルス圧縮処理装置の動作説明図である。
【図１７】最大振幅レベルに応じて、入力データをレベル拡張した場合のパルス圧縮処理波形図である。
【図１８】図２のパルス圧縮処理装置の出力波形図である。
【図１９】パルス圧縮出力の理論波形図である。
【図２０】従来のパルス圧縮処理装置の構成図である。
【図２１】単純にレベル拡張をした従来のパルス圧縮処理装置の出力波形図である。
【図２２】従来のＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムを示す図である。
【符号の説明】
１２  入力レベル拡張手段
１４  ＦＦＴ演算手段
１６  パルス圧縮演算手段
１８  ＩＦＦＴ演算手段
２０  出力レベル制御手段
【図１】
0003556512.tif 000002
【図２】
0003556512.tif 000003
【図３】
0003556512.tif 000004
【図４】
0003556512.tif 000005
【図５】
0003556512.tif 000006
【図６】
0003556512.tif 000007
【図７】
0003556512.tif 000008
【図８】
0003556512.tif 000009
【図９】
0003556512.tif 000010
【図１０】
0003556512.tif 000011
【図１１】
0003556512.tif 000012
【図１２】
0003556512.tif 000013
【図１３】
0003556512.tif 000014
【図１４】
0003556512.tif 000015
【図１５】
0003556512.tif 000016
【図１６】
0003556512.tif 000017
【図１７】
0003556512.tif 000018
【図１８】
0003556512.tif 000019
【図１９】
0003556512.tif 000020
【図２０】
0003556512.tif 000021
【図２１】
0003556512.tif 000022
【図２２】
0003556512.tif 000023