【事件の表示】
　平成１０年特許願第３７１５２０号「半導体メモリ装置のための電流ミラータイプの感知増幅器」拒絶査定不服審判事件〔平成１１年９月１７日出願公開、特開平１１−２５０６８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年１２月２５日（パリ条約に基づく優先権主張、１９９７年１２月３０日　大韓民国）の出願であって、平成１８年７月３日付けで拒絶査定がなされ、これに対して、同年１０月１０日に拒絶査定に対する審判の請求がなされるとともに、同年１１月６日付けで手続補正がなされ、その後、平成２０年１０月１５日付けで審尋がなされ、平成２１年１月１３日に回答書が提出されたものである。
　
第２．平成１８年１１月６日付けの手続補正について　
１．手続補正の内容
　平成１８年１１月６日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１、４及び８を、各々補正後の特許請求の範囲の請求項１、４及び８と補正するものであって、この内、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】　半導体メモリ装置のための感知増幅器において、
外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を供給するための第１バイアス回路と、
　第１ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源と、
　外部から印加される感知増幅器制御信号に応じて答第２バイアス電圧を供給するための第２バイアス回路と、
　第２ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源と、
　第１ノード電圧に比例する電流を前記第１、２ノードに供給するための電流ミラーと、
　前記第１ノードに連結されている第１入力端と、第２ノードに連結されている第２入力端を含み、第１ノードと第２ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、
　前記第１バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第１ノードを充電または放電するとともに、前記第１電圧−制御電流供給源は前記充電または放電結果に基づいて動作し、
　前記第２バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第２ノードを充電または放電するとともに、前記第２電圧−制御電流供給源は前記充電または放電結果に基づいて動作することを特徴とする感知増幅器。」
　
（補正後）
　「【請求項１】　半導体メモリ装置のための感知増幅器において、
　外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、
　第３ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源と、
　外部から印加される感知増幅器制御信号に応じて第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、
　第４ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源と、
　第３ノード電圧に比例する電流を前記第３、４ノードに供給するための電流ミラーと、
　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、
　前記第１バイアス回路は、
　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター
　を具備し、
　前記第２バイアス回路は、
　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター
　を具備する
　ことを特徴とする感知増幅器。」
　
２．補正事項の整理
（１）補正事項１
　補正前の請求項１の「外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を供給するための第１バイアス回路と、　第１ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源と、　外部から印加される感知増幅器制御信号に応じて答第２バイアス電圧を供給するための第２バイアス回路と、　第２ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源と、　第１ノード電圧に比例する電流を前記第１、２ノードに供給するための電流ミラーと、　前記第１ノードに連結されている第１入力端と、第２ノードに連結されている第２入力端を含み、第１ノードと第２ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、　前記第１バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第１ノードを充電または放電するとともに、前記第１電圧−制御電流供給源は前記充電または放電結果に基づいて動作し、　前記第２バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第２ノードを充電または放電するとともに、前記第２電圧−制御電流供給源は前記充電または放電結果に基づいて動作すること」を、補正後の請求項１の「外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、　第３ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源と、　外部から印加される感知増幅器制御信号に応じて第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、　第４ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源と、　第３ノード電圧に比例する電流を前記第３、４ノードに供給するための電流ミラーと、　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、　前記第１バイアス回路は、　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター　を具備し、　前記第２バイアス回路は、　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター　を具備する　こと」と補正すること
　
（２）補正事項２
　補正前の請求項４の「外部から印加される感知増幅器制信号に応じて答第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、　外部から印加される感知増幅器制御信号に応じて答第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、　第３及び第４ノードと、　ソースードレーン経路が前記第１データラインと第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第１ＭＯＳトランジスターと、　ソースードレーン経路が前記第２データラインと第４ノードとの間に連結されているし、ゲートが前記第２ノードに連結された第２ＭＯＳトランジスターと、　ソースードレーン経路が前記第１電圧供給源と第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第３ＭＯＳトランジスターと、　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端とを含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、　前記第１バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第１ノードを充電または放電するとともに、前記第１電圧−制御電流供給源は前記充電または放電結果に基づいて動作し、　前記第２バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第２ノードを充電または放電するとともに、前記第２電圧−制御電流供給源は前記充電または放電結果に基づいて動作すること」を、補正後の請求項４の「外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、　外部から印加される感知増幅器制御信号に応じて第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、　第３及び第４ノードと、　ソースードレーン経路が前記第１データラインと第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第１ＭＯＳトランジスターと、　ソースードレーン経路が前記第２データラインと第４ノードとの間に連結されているし、ゲートが前記第２ノードに連結された第２ＭＯＳトランジスターと、　ソースードレーン経路が前記第１電圧供給源と第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第３ＭＯＳトランジスターと、　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端とを含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、　前記第１バイアス回路は、　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター　を具備し、　前記第２バイアス回路は、　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター　を具備する　こと」と補正すること。
　
（３）補正事項３
　補正前の請求項８の「第１電圧が２電圧より高い、第１、第２電圧を供給するための第１、第２電圧供給源第１データラインと第２データラインと、　ソースードレーン経路末端の１つが第１電圧供給源と各各連結されているし、ゲートは外部から印加される放電制御信号と各各連結された第１、第２ＭＯＳトランジスターと、　前記第１データラインと連結され、一定量の電流を前記第２電圧供給源に供給するための第１電流電源と、　前記第２データラインと連結され、可変量の電流を前記第２電圧供給源に供給するための第２電流放電源と、　第１及び第２ノードと、　外部から印加される感知増幅器制御信号に応じて答第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、外部から印加される感知増幅器制御信号に応じて答第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、　第３及び第４ノードと、　ソースードレーン経路が前記第１データラインと第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第３ＭＯＳトランジスターと、ソースードレーン経路が記第２データラインと第４ノードとの間に連結されているし、ゲートが前記第２ノードに連結された第４ＭＯＳトランジスターと、　ソースードレーン経路が前記第３ノードと第１ＭＯＳトランジスターのソースードレーン経路末端の間に連結されているし、ゲートが前記第１ノードに連結された第５ＭＯＳトランジスターと、　ソースードレーン経路が前記第４ノードと第２ＭＯＳトランジスターのソースードレーン経路末端の間に連結されているし、ゲートが記第２ノードに連結された第６ＭＯＳトランジスターと、　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端を有する差動増幅器を含み、　前記第１バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第１ノードを充電または放電するとともに、前記第１電圧−制御電流供給源は前記充電または放電結果に基づいて動作し、　前記第２バイアス回路は、印加される前記感知増幅器制御信号の論理レベルに応じて前記第２ノードを充電または放電するとともに、前記第２電圧−制御電流供給源は前記充電または放電結果に基づいて動作すること」を、補正後の請求項８の「第１電圧が第２電圧より高い、第１、第２電圧を供給するための第１、第２電圧供給源と、　第１データラインと第２データラインと、　ソースードレーン経路末端の１つが第１電圧供給源と各各連結されているし、ゲートは外部から印加される放電制御信号と各各連結された第１、第２ＭＯＳトランジスターと、　前記第１データラインと連結され、一定量の電流を前記第２電圧供給源に供給するための第１電流電源と、　前記第２データラインと連結され、可変量の電流を前記第２電圧供給源に供給するための第２電流放電源と、　第１及び第２ノードと、　外部から印加される感知増幅器制御信号に応じて答第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、　外部から印加される感知増幅器制御信号に応じて答第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、　第３及び第４ノードと、　ソースードレーン経路が前記第１データラインと第３ノードとの間に連結されているし、ゲートが前記第１ノードに連結された第３ＭＯＳトランジスターと、　ソースードレーン経路が前記第２データラインと第４ノードとの間に連結されているし、ゲートが前記第２ノードに連結された第４ＭＯＳトランジスターと、　ソースードレーン経路が前記第３ノードと第１ＭＯＳトランジスターのソースードレーン経路末端の間に連結されているし、ゲートが前記第１ノードに連結された第５ＭＯＳトランジスターと、　ソースードレーン経路が前記第４ノードと第２ＭＯＳトランジスターのソースードレーン経路末端の間に連結されているし、ゲートが前記第２ノードに連結された第６ＭＯＳトランジスターと、　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端を有する差動増幅器を含み、　前記第１バイアス回路は、　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター　を具備し、　前記第２バイアス回路は、　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター　を具備する　こと」と補正すること。
　
３．本件補正が適法になされたものであるか否かの検討
　補正事項１ないし３についての補正について検討すると、これらの補正は、拒絶査定時において指摘された明細書に関する記載不備を解消するための補正であるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　したがって、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項、及び平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、平成１８年１１月６日付けの手続補正は適法になされたものであるから、本願の請求項１ないし１２に係る発明は、平成１８年１１月６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１２に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される、上記第２．１．の「（補正後）」の箇所に記載されたとおりのものである。
　
第４．刊行物に記載された発明
１．特開平３−２６３６９６号公報
（１）原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平３−２６３６９６号公報（以下、「刊行物１」という。）には、第５図ないし第７図とともに、以下の事項が記載されている（ここにおいて、アッパーラインを「／」で代用している。また、下線は当合議体にて付加したものである。）。
　
（ａ）「本発明は、絶縁ゲート型電界効果型トランジスタ（以下IGFETと言う。）を主な構成要素とする
半導体記憶装置
［従来の技術］
　
第５図は従来のＲＯＭの読み出し系回路
　
（ｂ）「SENSE３は、メモリセルに記憶された情報を読み出すセンスアンプ回路である。REF３は、出力に一定電圧ＶＲＥＦ３を出力するリファレンス回路である。
DIFFは、センスアンプ回路SENSE
３
の出力電圧Ｖ
ＳＡ３
とリファレンス回路REF
３
の出力電圧Ｖ
ＲＡ３
の電圧の差を増幅する比較検出器である。
／ＲＤは、ＲＯＭがスタンバイ状態（非アクティブ状態）かアクティブ状態かを制御する制御信号で、内部制御回路（図示せず）により制御され、スタンバイ状態では“Ｈ”が、アクティブ状態では“Ｌ”が印加される。
　
（ｃ）「ＭＸは、メモリマトリクスを示し、Ｍ１ｎ１，Ｍ１ｎ２，…，Ｍ１ｎ８，…，Ｍ１１１，Ｍ１１２，…，Ｍ１１８はメモリセルを示す。」（第１頁左上欄第１６行ないし第１８行）
　
（ｄ）「
SIV
３
は反転増幅器で、選択されたメモリセルに記憶されている情報により変化する節点ＳＣ
３
の電圧を増幅する役目を持つ。Ｑ
Ｓ３４
，Ｑ
Ｓ３５
はＰチャネル型エンハンスメント型IGFET（以下、PE-IGFETと言う。）であり、Ｑ
Ｓ３６
，Ｑ
Ｓ３７
はNE-IGFETである。Ｑ
Ｓ１
はPE-IGFETで、“０”が記憶されたオン状態のメモリセルが選択された時、負荷トランジスタとして作用し
　
（ｅ）「
Ｑ
Ｓ２
は、節点ＳＡ
３
と節点ＳＣ
３
の間に接続されたNE-IGFETであり、ゲートが反転増幅器SIV
３
の出力で制御されるトランスファゲートである。Ｑ
Ｓ３
はNE-IGFETであり、プリチャージ用のトランジスタである。
　
（ｆ）「リファレンス回路REF３において、ＭＲ１，ＭＲ２，…，ＭＲ８は、ダミーのメモリセルを構成するIGFETで、それぞれ、メモリセルＭ１ｎ１，Ｍ１ｎ２，…，Ｍ１ｎ８と同一のゲート幅／ゲート長（以下単にＷ／Ｌと言う。）を持つ。」（第２頁右下欄第４行ないし第８行）
　
（ｇ）「RIV３は、反転増幅器で、ＱＲ３４，ＱＲ３５，ＱＲ３６，ＱＲ３７はそれぞれ、PE-IGFETＱＳ３４，ＱＳ３５，NE-IGFETＱＳ３６，ＱＳ３７と同一導電型で同一のＷ／Ｌを持つIGFETである。ＱＲ２，ＱＲ３はそれぞれNE-IGFETＱＳ２，ＱＳ３と同一のＷ／Ｌを持つNE-IGFETである。」（第２頁右下欄第１２行ないし第１７行）
　
（ｈ）「また、ＱＲ１１，ＱＲ１２はPE-IGFETで、ＶＲＡ３を、“０”が記憶されたメモリセルが選択された時のセンスアンプ回路SENSE３の出力電圧（以下、Ｖｏｎと言う。）と、“１”が記憶されたメモリセルが選択された時のセンスアンプ回路SENSE３の出力電圧（以下、Ｖｏｆｆと言う。）の中間付近の電圧ＶＲＥＦ３に設定するために、PE-IGFETＱＳ１と同一のＷ／ＬをもつPE-IGFETを２個並列に、電源ＣＣと節点ＲＡ３の間に接続したものである。」（第２頁右下欄第１７行ないし第３頁左上欄第９行）
　
（ｉ）「次に、センスアンプ回路SENSE３とリファレンス回路REF３の基本的動作を第５図、第６図を用いて簡単に説明する。第６図のＩＶ３は、反転増幅器SIV３の入出力特性を示したものである。ＶＳＩ３(on)，ＶＳ１３(off)は、それぞれ“０”，“１”が記憶されたメモリセルが選択された時の節点ＳＩ３の平衡電圧、ＶＳＣ３(on)，ＶＳＣ３(off)はそれぞれ“０”，“１”が記憶されたメモリセルが選択された時の節点ＳＣ３の平衡電圧を示す。
反転増幅器RIV
３
も反転増幅器SIV
３
と同一の入出力特性を持つため、ＶＲＩ
３
とＶＲＣ
３
の値はそれぞれＶ
ＳＩ３
(on)とＶ
ＳＣ３
(on)と同一の値を持つ。
　
（ｊ）「第７図は、この時の各節点の電圧のＡＣ波形を示したものである。
（１）スタンバイ状態
　信号／ＲＤが“Ｈ”のため、節点ＳＩ３の電圧は０Ｖとなる。このため、NE-IGFETＱＳ２が非導通となり、節点ＳＡ３の電圧は、（ＶＣＣ−｜ＶＴＰ｜）で平衡している。また、この時、節点ＳＣ３、節点ＳＤには電荷が供給されないので、共に０Ｖになっている。また、リファレンス回路REF３においても同様に、節点ＲＩ３の電圧、節点ＲＣ３、節点ＲＤの電圧はすべて０Ｖになり、ＶＲＡ３の値は（ＶＣＣ−｜ＶＴＰ｜）で平衡している。」（第３頁右下欄第６行ないし第１７行）
　
（ｋ）「（２）時刻ｔ１から時刻ｔ２１　
　
ＲＯＭがアクティブ状態に変化すると、信号／ＲＤが“Ｈ”→“Ｌ”に変化する。この時PE-IGFETＱ
Ｓ３４
，Ｑ
Ｓ３５
が導通し、節点ＳＩ
３
の電圧が“Ｌ”から“Ｈ”に急激に変化する。したがって、NE-IGFETＱ
Ｓ３
，Ｑ
Ｓ２
が導通し、節点ＳＣ
３
と節点ＳＤに負荷された容量を充電すべく、節点ＳＡ
３
からNE-IGFETＱ
Ｓ２
を通して節点ＳＣ
３
と節点ＳＤに電荷が供給される。
　
（２）摘記事項（ｋ）の「ＲＯＭがアクティブ状態に変化すると、信号／ＲＤが“Ｈ”→“Ｌ”に変化する。この時PE-IGFETＱＳ３４，ＱＳ３５が導通し、節点ＳＩ３の電圧が“Ｌ”から“Ｈ”に急激に変化する。」の記載から、第５図に記載されている「反転増幅器SIV３」内の「PE-IGFETＱＳ３４」は、「制御信号／ＲＤ」が、論理“Ｈ”レベルから論理“Ｌ”レベルに変化すると、節点ＳＣ３の論理“Ｌ”レベルの電圧を受けて導通状態にある「PE-IGFET　ＱＳ３５」を介して、所定の第１電圧を節点ＳＩ３に供給していることは明らかである。　
　すなわち、第５図には、外部から印加される制御信号／ＲＤに応じて所定の第１電圧を節点ＳＩ３に供給するための反転増幅器SIV３が記載されている。
　
（３）摘記事項（ｋ）の「したがって、NE-IGFETＱＳ３，ＱＳ２が導通し、節点ＳＣ３と節点ＳＤに負荷された容量を充電すべく、節点ＳＡ３からNE-IGFETＱＳ２を通して節点ＳＣ３と節点ＳＤに電荷が供給される。」の記載から、第５図に記載されている「NE-IGFETＱＳ２」が導通すると、該「NE-IGFETＱＳ２」は、「節点ＳＡ３」から、「節点ＳＣ３」側に流れ込む電流を増やすように制御されているものと認めるから、第５図には、「節点ＳＡ３」に前記所定の第１電圧に応じた電流を供給するための「NE-IGFETＱＳ２」が備えらえていることは明らかである。
　
（４）摘記事項（ｉ）の「反転増幅器RIV３も反転増幅器SIV３と同一の入出力特性を持つため、ＶＲＩ３とＶＲＣ３の値はそれぞれＶＳＩ３(on)とＶＳＣ３(on)と同一の値を持つ。」の記載から、第５図の「反転増幅器RIV３」内の「PE-IGFETＱＲ３４」は、「制御信号／ＲＤ」が、論理“Ｈ”レベルから論理“Ｌ”レベルに変化すると、節点ＲＣ３の論理“Ｌ”レベルの電圧を受けて導通状態にある「PE-IGFETＱＲ３５」を介して、所定の第２電圧を節点ＲＩ３に供給していることは明らかである。　
　すなわち、第５図には、外部から印加される制御信号／ＲＤに応じて所定の第２電圧を節点ＲＩ３に供給するための反転増幅器RIV３が記載されている。
　
（５）上記（４）と同様の理由で、第５図に記載されている「NE-IGFETＱＲ２」が導通すると、該「NE-IGFETＱＲ２」は、「節点ＲＡ３」から、「節点ＲＣ３」側に流れ込む電流を増やすように制御されているものと認めるから、第５図には、「節点ＲＡ３」に前記所定の第２電圧に応じた電流を供給するための「NE-IGFETＱＲ２」が備えらえていることは明らかである。
　
（６）第５図の反転増幅器SIV３を構成しているNE-IGFETＱＳ３６のゲートは、前記所定の第１電圧の供給によってオン状態となるNE-IGFETＱＳ２のソース−ドレイン経路を介して、節点ＳＡ３に接続されることは明らかである。
　したがって、第５図には、前記所定の第１電圧の供給によってゲートが節点ＳＡ３に接続され、かつ、該節点ＳＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＳＩ３を接地に接続するNE-IGFETＱＳ３６が記載されている。
　
（７）摘記事項（ｉ）の「反転増幅器RIV３も反転増幅器SIV３と同一の入出力特性を持つため、ＶＲＩ３とＶＲＣ３の値はそれぞれＶＳＩ３(on)とＶＳＣ３(on)と同一の値を持つ。」の記載から、第５図の反転増幅器RIV３を構成しているNE-IGFETＱＲ３６のゲートは、前記所定の第２電圧の供給によってオン状態となるNE-IGFETＱＲ２のソース−ドレイン経路を介して、節点ＲＡ３に接続されることは明らかである。
　したがって、第５図には、前記所定の第２電圧の供給によってゲートが節点ＲＡ３に接続され、かつ、該節点ＲＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＲＩ３を接地に接続するNE-IGFETＱＲ３６が記載されている。
　
（８）したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ＲＯＭの読み出し系回路において、
　外部から印加される制御信号／ＲＤに応じて所定の第１電圧を節点ＳＩ３に供給するための反転増幅器SIV３と、
　節点ＳＡ３に前記所定の第１電圧に応じた電流を供給するためのNE-IGFETＱＳ２と、
　外部から印加される制御信号／ＲＤに応じて所定の第２電圧を節点ＲＩ３に供給するための反転増幅器RIV３と、
　節点ＲＡ３に前記所定の第２電圧に応じた電流を供給するためのNE-IGFETＱＲ２と、
　電流を前記節点ＳＡ３及び前記節点ＲＡ３に供給するためのPE-IGFETＱＳ１、並びにPE-IGFETＱＲ１１及びＱＲ１２と、
　前記節点ＳＡ３に連結されている第１入力端と、前記節点ＲＡ３に連結されている第２入力端を含み、前記節点ＳＡ３と前記節点ＲＡ３間の電圧差異を増幅して出力する比較検出器DIFFを含み、
　前記反転増幅器SIV３は、
　前記所定の第１電圧の供給によってゲートが前記節点ＳＡ３に接続され、かつ、該節点ＳＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＳＩ３を接地に接続するNE-IGFETＱＳ３６　
　を具備し、
　前記反転増幅器RIV３は、
　前記所定の第２電圧の供給によってゲートが前記節点ＲＡ３に接続され、かつ、該節点ＲＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＲＩ３を接地に接続するNE-IGFETＱＲ３６　
　を具備する
　ことを特徴とする感知増幅器。」
　
２．特開昭６０−１４５５９３号公報
　また、原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開昭６０−１４５５９３号公報（以下、「刊行物２」という。）には、第１図及び第４図とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「
第１図に従来技術に係るＥＰＲＯＭのセンス回路の回路図を示す
　「〔発明の目的〕
　そこで本発明は最大動作電源電圧を向上させ、しかも電源電圧が高くなつても動作余裕を低下させることのないセンス回路を提供することを目的とする。
〔発明の概要〕
　本発明の特徴は、
メモリセルと同一構成のダミーセルを有するセンス回路において
　ソースが電源に、ドレインがメモリセルに、ゲートが第２の負荷トランジスタのゲートに、それぞれ接続された第１の負荷トランジスタと
　ソースが電源に、ドレインがダミーセルに、ゲートが第１の負荷トランジスタのゲートに、それぞれ接続され、かつゲートとドレインが接続されている第２の負荷トランジスタと
　
を設け、第１の負荷トランジスタと第２の負荷トランジスタとでカレントミラーを構成させるようにした
　
第１の負荷トランジスタのドレインと第２の負荷トランジスタのドレインとを入力とする差動増幅回路
　
第５．本願発明と刊行物発明との対比
１．以下に、本願発明と刊行物発明とを対比する。
　まず、刊行物発明における「ＲＯＭ」は半導体メモリ装置の一種であるから、刊行物発明である「ＲＯＭの読み出し系回路」が半導体メモリ装置のためのものであることは明らかである。
　そして、刊行物１の第５図、及び上記第４．１．（１）摘記事項（ｂ）の「SENSE３は、メモリセルに記憶された情報を読み出すセンスアンプ回路である。REF３は、出力に一定電圧ＶＲＥＦ３を出力するリファレンス回路である。DIFFは、センスアンプ回路SENSE３の出力電圧ＶＳＡ３とリファレンス回路REF３の出力電圧ＶＲＡ３の電圧の差を増幅する比較検出器である。」という記載より、刊行物発明である「ＲＯＭの読み出し系回路」は、「メモリセルに記憶された情報」の感知増幅器としての機能を有していることが明らかである。
　したがって、刊行物発明の「ＲＯＭの読み出し系回路」は、本願発明「半導体メモリ装置のための感知増幅器」に相当している。
　
２．刊行物発明の「制御信号／ＲＤ」は、刊行物１の第５図に記載された感知増幅器として機能する「ＲＯＭの読み出し系回路」を制御するための信号であることは明らかであるから、本願発明の「感知増幅器制御信号」に相当している。
　そして、刊行物発明の「所定の第１電圧」、「節点ＳＩ３」及び「反転増幅器SIV３」は、各々本願発明の「第１バイアス電圧」、「第１ノード」及び「第１バイアス回路」に相当しているから、刊行物発明の「外部から印加される制御信号／ＲＤに応じて所定の第１電圧を節点ＳＩ３に供給するための反転増幅器SIV３」は、本願発明の「外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を第１ノードに供給するための第１バイアス回路」に相当している。
　
３．刊行物発明の「節点ＳＡ３」及び「NE-IGFETＱＳ２」は、各々本願発明の「第３ノード」及び「第１電圧−制御電流供給源」に相当しているから、刊行物発明の「節点ＳＡ３に前記所定の第１電圧に応じた電流を供給するためのNE-IGFETＱＳ２」は、本願発明の「第３ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源」に相当している。
　
４．刊行物発明の「所定の第２電圧」、「節点ＲＩ３」及び「反転増幅器RIV３」は、各々本願発明の「第２バイアス電圧」、「第２ノード」及び「第２バイアス回路」に相当しているから、刊行物発明の「外部から印加される制御信号／ＲＤに応じて所定の第２電圧を節点ＲＩ３に供給するための反転増幅器RIV３」は、本願発明の「外部から印加される感知増幅器制御信号に応じて第２バイアス電圧を第２ノードに供給するための第２バイアス回路」に相当している。
　
５．刊行物発明の「節点ＲＡ３」及び「NE-IGFETＱＲ２」は、各々本願発明の「第４ノード」及び「第２電圧−制御電流供給源」に相当しているから、刊行物発明の「節点ＲＡ３に前記所定の第２電圧に応じた電流を供給するためのNE-IGFETＱＲ２」は、本願発明の「第４ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源」に相当している。
　
６．刊行物発明の「電流を前記節点ＳＡ３及び前記節点ＲＡ３に供給するためのPE-IGFETＱＳ１、並びにPE-IGFETＱＲ１１及びＱＲ１２」は、本願発明の「第３ノード電圧に比例する電流を前記第３、４ノードに供給するための電流ミラー」に対応しており、両者は、「電流を前記第３、４ノードに供給するための」手段である点で共通している。
　
７．刊行物発明の「比較検出器DIFF」が、本願発明の「差動増幅器」に相当していることは明らかであるから、刊行物発明の「前記節点ＳＡ３に連結されている第１入力端と、前記節点ＲＡ３に連結されている第２入力端を含み、前記節点ＳＡ３と前記節点ＲＡ３間の電圧差異を増幅して出力する比較検出器DIFF」は、本願発明の「前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器」に相当している。
　
８．刊行物発明の「前記反転増幅器SIV３は、　前記所定の第１電圧の供給によってゲートが前記節点ＳＡ３に接続され、かつ、該節点ＳＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＳＩ３を接地に接続するNE-IGFETＱＳ３６　を具備」する構成は、本願発明の「前記第１バイアス回路は、　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター　を具備」する構成に相当している。
　
９．刊行物発明の「前記反転増幅器RIV３は、　前記所定の第２電圧の供給によってゲートが前記節点ＲＡ３に接続され、かつ、該節点ＲＡ３への前記電流供給によって該ゲートがオン状態になると前記節点ＲＩ３を接地に接続するNE-IGFETＱＲ３６　を具備する」構成は、本願発明の「前記第２バイアス回路は、　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター　を具備する」構成に相当している。
　
１０．したがって、本願発明と刊行物発明とは、
　「半導体メモリ装置のための感知増幅器において、
　外部から印加される感知増幅器制御信号に応じて第１バイアス電圧を第１ノードに供給するための第１バイアス回路と、
　第３ノードに前記第１バイアス電圧に比例する電流を供給するための第１電圧−制御電流供給源と、
　外部から印加される感知増幅器制御信号に応じて第２バイアス電圧を第２ノードに供給するための第２バイアス回路と、
　第４ノードに前記第２バイアス電圧に比例する電流を供給するための第２電圧−制御電流供給源と、
　電流を前記第３、４ノードに供給するための手段と、
　前記第３ノードに連結されている第１入力端と、第４ノードに連結されている第２入力端を含み、第３ノードと第４ノード間の電圧差異を増幅して出力するための出力端とを有する差動増幅器を含み、
　前記第１バイアス回路は、
　前記第１バイアス電圧の供給によってゲートが前記第３ノードに接続され、かつ、該第３ノードへの前記電流供給によって該ゲートがオン状態になると前記第１ノードを接地に接続するトランジスター
　を具備し、
　前記第２バイアス回路は、
　前記第２バイアス電圧の供給によってゲートが前記第４ノードに接続され、かつ、該第４ノードへの前記電流供給によって該ゲートがオン状態になると前記第２ノードを接地に接続するトランジスター
　を具備する
　ことを特徴とする感知増幅器。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　「電流を前記第３、４ノードに供給するための手段」が、本願発明では「第３ノード電圧に比例する電流を前記第３、４ノードに供給するための電流ミラー」であるのに対して、刊行物発明では、「PE-IGFETＱＳ１、並びにPE-IGFETＱＲ１１及びＱＲ１２」である点。
　
第６．相違点についての当審の判断
　一般に、半導体メモリ装置のための感知増幅器において、メモリーセルを構成するトランジスタからの信号が一方の入力端に入力され、ダミーのメモリセルを構成するトランジスタからの信号が他方の入力端に入力される差動増幅器を用いるに当たり、当該差動増幅器の各入力端に電流を供給する手段として電流ミラーを用いることは、例えば、刊行物２の第４図、及び「本発明の特徴は、メモリセルと同一構成のダミーセルを有するセンス回路において、　ソースが電源に、ドレインがメモリセルに、ゲートが第２の負荷トランジスタのゲートに、それぞれ接続された第１の負荷トランジスタと、　ソースが電源に、ドレインがダミーセルに、ゲートが第１の負荷トランジスタのゲートに、それぞれ接続され、かつゲートとドレインが接続されている第２の負荷トランジスタと、　を設け、第１の負荷トランジスタと第２の負荷トランジスタとでカレントミラーを構成させるようにしたため、　第１の負荷トランジスタのドレインと第２の負荷トランジスタのドレインとを入力とする差動増幅回路に、動作余裕を十分とらせることができ、しかも最大電源電圧を向上させるようにした点にある。」（第３頁左上欄第９行ないし右上欄第５行）という記載からも明らかなように当業者における周知技術である。
　したがって、刊行物発明に対して当該周知技術を適用し、刊行物発明の「比較検出器DIFF」の入力端である「節点ＳＡ３」及び「節点ＲＡ３」に電流を供給する手段として、「PE-IGFETＱＳ１、並びにPE-IGFETＱＲ１１及びＱＲ１２」に替えて電流ミラーを用いる構成とすること、すなわち、本願発明の如く「第３ノード電圧に比例する電流を前記第３、４ノードに供給するための電流ミラー」を用いる構成とすることは、当業者が容易に想到し得た事項である。
　したがって、本願発明は、刊行物２に記載された周知技術を勘案することにより、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし１２について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。