(57)【特許請求の範囲】
【請求項１】
画像データを圧縮して記憶し、伸長して印字装置へ出力するようにした画像処理装置において、
システムバスと、
該システムバスから入力される画像データを一時的に保持する緩衝記憶手段と、
前記緩衝記憶手段から読み出されたデータを入力し、圧縮あるいは伸張処理を行う画像処理手段と、
前記画像処理手段へのデータの入力と、前記システムバスに対するデータの入出力とが並行動作するように、前記各手段間のデータ転送を制御する制御手段と、
前記制御手段によって制御され、少なくとも前記並行動作時には前記システムバスと前記緩衝記憶手段との接続を切り離す分離手段とを備えたことを特徴とする画像処理装置。
【請求項２】
請求項１記載の画像処理装置において、
前記制御手段は、画像データを前記システムバスから前記緩衝記憶手段に転送する時には、前記分離手段を不作動にし、該システムバスと緩衝記憶手段とを接続するようにすることを特徴とする画像処理装置。
【請求項３】
請求項１記載の画像処理装置において、
前記分離手段の作動時に、前記システムバスに入出力するデータは、前記画像処理手段によって画像処理されたデータを含むことを特徴とする画像処理装置。
【請求項４】
画像データを圧縮して記憶し、伸長して印字装置へ出力するようにした画像処理装置において、
システムバスと、
該システムバスに接続されるローカルバスと、
該システムバスから送出される被圧縮データまたは被伸長データを記憶するローカルバス上に設けられた緩衝記憶手段と、
該緩衝記憶手段から読み出された被圧縮データまたは被伸長データを圧縮または伸長する画像処理手段と、
前記システムバスと前記緩衝記憶手段との間の前記ローカルバスの接続を分離する分離手段と、
該分離手段、および前記システムバスから送出される被圧縮データまたは被伸長データを前記ローカルバスを介して前記システムバスへ転送する転送動作を制御する制御手段と、
を備えたことを特徴とする画像処理装置。
【請求項５】
請求項４記載の画像処理装置において、
前記制御手段は、前記システムバスから前記緩衝記憶手段への画像データ転送時には、該緩衝記憶手段と前記システムバスとを接続すると共に、該緩衝記憶手段から前記画像処理手段への画像データ出力時には、該緩衝記憶手段と前記システムバスとの接続を分離するように前記分離手段を制御するようにしたことを特徴とする画像処理装置。
【請求項６】
請求項４記載の画像処理装置において、
前記制御手段は、前記緩衝記憶手段から前記圧縮伸長処理手段への画像データ出力時に、前記画像処理手段で処理された画像データの前記システムバスへの転送を並行処理するようにしたことを特徴とする画像処理装置。
【請求項７】
請求項４記載の画像処理装置において、
前記制御手段は、前記緩衝記憶手段から前記画像処理手段への画像データ出力時に、前記システムバスから前記制御手段へのデータの転送を並行処理するようにしたことを特徴とする画像処理装置。
【請求項８】
請求項４記載の画像処理装置において、
前記制御手段は、前記緩衝記憶手段から、被圧縮データまたは被伸長データを反転しながら読み出し、前記画像処理手段へ出力するようにしたことを特徴とする画像処理装置。
【請求項９】
請求項４記載の画像処理装置において、
前記緩衝記憶手段はＳＲＡＭで構成されていることを特徴とする画像処理装置。
【請求項１０】
請求項４記載の画像処理装置において、
前記画像処理手段の前段と後段に、ＦＩＦＯを設けたことを特徴とする画像処理装置。
【請求項１１】
請求項４記載の画像処理装置において、
前記分離手段は、前記ローカルバスを、前記システムバスに接続される第１のローカルバスと、前記緩衝記憶手段および前記画像処理手段に接続される第２のローカルバスとに分離することを特徴とする画像処理装置。
【請求項１２】
請求項４記載の画像処理装置において、
前記分離手段はデータ配列反転手段を含むようにしたことを特徴とする画像処理装置。
【請求項１３】
請求項４記載の画像処理装置において、
前記分離手段はゲート回路により構成したことを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プリンタ、複写機、ファクシミリ装置等の画像処理装置に関し、特に、高速な画像処理機能を有する画像処理装置に関する。
【０００２】
【従来の技術】
従来の画像処理装置、特に昨今のプリンタにおいては、その解像度、印刷速度が向上し、該プリンタを画像データ入出力装置のシステムバスに接続する上で、データ転送速度が最も重要な因子の一つとなっている。そこで、高速のプリントを実現するためには、画像処理を含めたデータ転送速度の高速化が必要となっている。
【０００３】
データ転送速度を向上させる方式として、例えば特開平４−２５６１８６号公報には、制御装置においてデータを圧縮してプリンタに転送し、転送データ量を低減する方式が開示されている。この方式においては、制御装置内の圧縮回路は画像メモリに蓄えられたイメージデータをローカルに読み出し、圧縮してプリンタに出力する。プリンタ側では、受信した圧縮された画像データを伸張回路によって伸張し、印刷出力する。
【０００４】
【発明が解決しようとする課題】
上記のような従来の方式においては、圧縮処理自体には転送速度向上の工夫が無いために、プリンタへの最大転送速度は圧縮処理にかかる時間によって決定されることになる。
【０００５】
プリンタへ送るデータを圧縮する方式として、一般的に、図８に示されているものが考えられる。システムバス５１には、ＣＰＵ５２、ＲＯＭ５３、ＲＡＭ５４、圧縮装置５５、伸長装置５６が接続されており、伸長装置５６にはプリンタ５７が接続されている。また、圧縮装置５５は、バスブリッジ６１、第１のＦＩＦＯ６２、圧縮回路６３および第２のＦＩＦＯ６４から構成されている。
【０００６】
この方式の動作を説明すると、ＲＡＭ５４からのデータの読出期間では、ＲＡＭ５４から読み出されたデータは、バスブリッジ６１を介して第１のＦＩＦＯ６２に送られる。第１のＦＩＦＯ６２にデータが格納されると、圧縮回路６３は圧縮動作を行い、圧縮されたデータは第２のＦＩＦＯ６４に格納される。次に、ＲＡＭ５４へのデータの書込み期間では、第２のＦＩＦＯ６４に格納された圧縮データは、バスブリッジ６１を介してＲＡＭ５４に書込まれる。前記のＲＡＭ５４からのデータの読出期間と、ＲＡＭ５４へのデータの書込み期間は、交互に行われる。一方、ＲＡＭ５４に格納された圧縮データは、伸長装置５６を介してプリンタ５７に送られる。この方式によれば、ＲＡＭ５４から伸長装置５６へ送られるデータ量は少なくなり、転送速度は向上する。
【０００７】
しかしながら、ＲＡＭ５４へのデータの書込み期間には、第１のＦＩＦＯ６２中のデータがなくなるため、圧縮回路６３によるデータ圧縮動作が行われず、圧縮処理速度が遅いという問題があった。また、このため、高速な画像処理／プリントが困難であるという問題があった。
【０００８】
本発明の目的は、前記した従来技術の問題点を解決し、高速な画像処理が可能な画像処理装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明は、画像処理装置において、システムバスと、該システムバスから入力される画像データを一時的に保持する緩衝記憶手段と、前記緩衝記憶手段から読み出されたデータを入力し、圧縮あるいは伸張処理を行う画像処理手段と、前記画像処理手段へのデータの入力と、前記システムバスに対するデータの入出力とが並行動作するように、前記各手段間のデータ転送を制御する制御手段と、前記制御手段によって制御され、少なくとも前記並行動作時にはシステムバスと前記緩衝記憶手段との接続を切り離す分離手段とを具備した点に特徴がある。
【００１０】
本発明は、上記のような構成により、前記画像処理手段へのデータの入力と、前記システムバスに対するデータの入出力とを並行動作させることができるようになり、前記画像処理手段の稼働効率を大幅に高めることができるようになる。この結果、前記画像処理装置の処理速度を向上することができるようになる。
【００１１】
【発明の実施の形態】
以下に、図面を参照して、本発明を詳細に説明する。図２は、本発明の画像処理装置の一実施例であるプリンタ制御装置のシステム構成例を示すブロック図である。
ＣＰＵ１は、ＲＯＭ２に格納されている制御プログラムに従って装置全体を制御する。ＲＡＭ３は処理のワークエリアおよび画像情報のバッファとして使用される。ディスク装置（ＤＩＳＫ）４は例えばハードディスク装置であり、画像情報あるいはプログラム等を格納する。プリンタ５は入力された画像情報を印刷する装置であり、伸張装置６は、例えば圧縮されてＲＡＭ３あるいはＤＩＳＫ４に格納されている画像データを元のデータに復元して出力する。
【００１２】
圧縮装置７は、詳細は後述するが、ＲＡＭ３あるいはＤＩＳＫ４から画像情報を入力し、圧縮処理を行って、圧縮された画像データを再びＲＡＭ３あるいはＤＩＳＫ４へ出力する。ＬＡＮインターフェース回路８は外部のＬＡＮ１０とのインターフェースを取る回路であり、該回路を介してＬＡＮ１０に接続されている他のワークステーションからプリントすべき画像情報が入力される。システムバス９は装置内の各回路を接続している。なお、画像情報の入力は、ＬＡＮ以外に例えば１対１のパラレルあるいはシリアルインターフェース回路、フロッピディスク装置等の着脱可能な情報記録媒体を使用してもよい。
【００１３】
図１は、図２の圧縮装置７の構成を示すブロック図である。バスブリッジ２０は、システムバス９とローカルバスＢ２１との間に接続され、２つの機能を実行する。１つは、制御部２８および圧縮処理部２６に対するＣＰＵ１からのパラメータやステータス情報の書き込み／読み出し処理を実行することであり、もう１つはＤＭＡ転送処理の実行である。ＤＭＡ転送処理においては、バスブリッジ２０がシステム上のバスマスタとなり、ＲＡＭ３（あるいはＤＩＳＫ４）に対してリード／ライトアクセスを実行する。このために、バスブリッジ２０内にはデータバッファが存在する。
【００１４】
分離手段であるゲート回路２２は、ローカルバスＢ２１とローカルバスＡ２３との間に接続され、制御部２８の制御に応じて、ローカルバスＢ２１上のデータをローカルバスＡ２３に出力するトライステートバスドライバである。緩衝記憶手段であるＲＡＭバッファ２４は、ＲＡＭ３からゲート回路２２を介してＤＭＡ転送されてきた画像データを格納するＲＡＭであり、例えば３２ｋバイトの容量を有するＳＲＡＭからなる。ＦＩＦＯ−２（２５）は、例えば４ｋバイト程度の容量を有するＦＩＦＯバッファであり、制御部２８の制御により、ＲＡＭバッファ２４から読み出された画像データをバッファリングする。
【００１５】
画像処理手段である圧縮処理部２６は、ＦＩＦＯ−２（２５）から画像データを読み出し、ＣＰＵ１から指示された方式に基づき、一般的な圧縮アルゴリズムを用いて圧縮処理を施し、ＦＩＦＯ−１（２７）に出力する。ＦＩＦＯ−１（２７）は、やはり４ｋバイト程度の容量を持つＦＩＦＯバッファであり、該ＦＩＦＯバッファ内にある程度（例えば半分）のデータが蓄積されると、該データは制御部２８の制御により、ローカルバスＢ２１、バスブリッジ２０を介してＲＡＭ３（あるいはＤＩＳＫ４）にＤＭＡ転送される。制御部２８は、後述するような構成および動作によって、圧縮処理部２６において、滞り無く圧縮処理が実行できるように、画像データの転送動作を制御する。
【００１６】
図３は、制御部２８の構成を示すブロック図である。アービタＡ３１は、ローカルバスＡ２３のアクセスの競合を調停する回路であり、複数の制御部３４、３５からのバスリクエスト信号を入力し、図５に関して後述する方式に従って、いずれか１つの制御部のみにバス使用許可信号を与える回路である。アービタＡ３１はＲＡＭバッファ２４に対する書き込み／読み出しのタイミング制御も合わせて行う。
【００１７】
アービタＢ３０は、ローカルバスＢ２１のアクセスの競合を調停する回路であり、それぞれ複数の制御部３２〜３４からのバスリクエスト信号を入力し、ラウンドロビン方式により、いずれか１つの制御部のみにバス使用許可信号を与える回路である。なお、許可を与えられた制御部が１転送サイクルを終了するまで、許可信号を出し続ける。
【００１８】
スレーブ書き込み制御部３２は、バスブリッジ２０を介してＣＰＵ１から送られてきた、制御部２８内部あるいは圧縮処理部２６のレジスタへの書き込み／読み出しアクセスを受け付け、ローカルバスＢ２１を使用するために、アービタＢ３０にバスリクエスト信号を送出する。そして、許可を得て図１の点線（３）に示すスレーブ書き込みサイクルを制御する。そして、転送が終了するとアービタＢ３０に対して終了通知を行う。
【００１９】
ＤＭＡ書き込み制御部３３は、例えばＦＩＦＯ−１の蓄積データ量を監視し、容量の半分以上データが蓄積された場合に転送制御を開始し、アービタＢ３０からバス使用許可を得ると、ＦＩＦＯ−１（２７）から圧縮された画像データを読み出し、図１の点線（４）で示すように、ローカルバスＢ２１、バスブリッジ２０を経由してＲＡＭ３へＤＭＡ転送するＤＭＡ書き込みサイクルを実行する。なお、バスブリッジ２０のバッファに空きが無くなった場合には当サイクルを中断し、サイクル終了時にはアービタＢ３０に対して終了通知を行う。
【００２０】
ＤＭＡ読み出し制御部３４は、ＣＰＵ１からの指示によって起動し、ＲＡＭ３からＲＡＭバッファ２４へのＤＭＡ転送を制御する。このために、アービタＡ３１とアービタＢ３０の双方からバス使用許可を得る必要がある。許可を得た場合にはゲート回路２２を導通状態に制御し、ＲＡＭバッファ２４に書き込みアドレスおよび書き込み制御信号を与えて、図１の点線（１）で示すように、バスブリッジ２０から出力される画像データをＲＡＭバッファ２４に書き込むＤＭＡ読み出し（ＲＡＭバッファ書き込み）サイクルを実行する。
【００２１】
ＲＡＭ読み出し制御部３５は、ＣＰＵ１からの制御により、ＲＡＭバッファ２４から画像データを読み出し、図１の点線（２）で示すように、ＦＩＦＯ−２（２５）に転送する。以上のような機能を有する制御部２８は、個別のハードウェアによって作成可能であるし、蓄積プログラム方式の制御装置によって実現することも可能である。
【００２２】
図５は、図３のＤＭＡ読み出し制御部３４、ＲＡＭ読み出し制御部３５、アービタＡ３１の動作（処理）を示すフローチャートである。この処理は大きく３つの部分に分かれており、図５のＳ１〜Ｓ７がＲＡＭバッファ読み出しサイクル、Ｓ８〜Ｓ１２がアービタＡ３１からの使用許可信号待ちループ、Ｓ１３〜Ｓ２０がＤＭＡ読み出し（ＲＡＭバッファ書き込み）サイクルである。ステップＳ１においては、ＲＡＭ読み出し制御部３５内にある読み出しカウンタＲ＿ＣＴＲが０であるか否かが判定される。このＲ＿ＣＴＲはＣＰＵ１から読み出しデータ量（例えば、４ｋバイト）を設定され、１つ（例えば、１バイト）転送するたびに−１される。従ってＲ＿ＣＴＲが０でなければ転送すべきデータが残っていることになる。
【００２３】
ステップＳ１の判定結果が否定（データがある）の場合にはステップＳ２に移行し、１回の読み出しサイクルで転送されるデータ数をカウントするインターバルカウンタＲ＿ＩＮＴに所定値をプリセットする。例えば、１回の読み出しサイクルで転送されるデータ数が４バイトであれば、Ｒ＿ＩＮＴに所定値４がプリセットされる。ステップＳ３においては、ＲＡＭ読み出し制御部３５からＲＡＭバッファ２４に対してアウトプットイネーブル信号（ＯＥ）およびチップセレクト信号（ＣＳ）を出力し、同時に読み出しアドレスを出力する。これらの信号に基づき、ＲＡＭバッファ２４から画像データが１つ読み出され、ＦＩＦＯ−２に格納される。
【００２４】
ステップＳ４においては、Ｒ＿ＣＴＲおよびＲ＿ＩＮＴをそれぞれ−１する。なお、ここで読み出しアドレスも順次更新（＋１）され、最大値に達するとリセットされる。ステップＳ５においては、Ｒ＿ＣＴＲが０であるか否かが判定され、結果が肯定の場合にはステップＳ８に移行するが、否定の場合にはステップＳ６に移行する。ステップＳ６においては、Ｒ＿ＩＮＴが０であるか否かが判定され、結果が肯定の場合にはステップＳ８に移行するが、否定の場合にはステップＳ７に移行する。ステップＳ７においては、ＦＩＦＯ−２に空きが有るか否かが判定され、結果が否定の場合にはステップＳ８に移行するが、肯定の場合にはステップＳ３に戻って、ＲＡＭバッファ２４からのデータの読み出しを繰り返す。
【００２５】
ステップＳ８においては、ＤＭＡ書き込み制御部３３内にある書き込みカウンタＷ＿ＣＴＲが０であるか否かが判定される。このＷ＿ＣＴＲはＣＰＵ１から書き込みデータ量を設定され、１つ転送するたびに−１される。従ってＷ＿ＣＴＲが０でなければＤＭＡ転送すべきデータが残っていることになる。ステップＳ８の判定結果が肯定の場合にはステップＳ１に戻るが、否定の場合にはステップＳ９に移行する。ステップＳ９においては、１回の書き込みサイクルで転送されるデータ数をカウントするインターバルカウンタＷ＿ＩＮＴに所定値（例えば４）をプリセットする。
【００２６】
ステップＳ１０においては、アービタＢ３０からのバス使用許可信号であるＷ＿ＧＮＴが１（許可）であるか否かが判定され、結果が肯定の場合にはステップＳ１５に移行するが、否定の場合にはステップＳ１１に移行する。ステップＳ１１においては、Ｗ＿ＩＮＴを−１し、ステップＳ１２においては、Ｗ＿ＩＮＴが０であるか否かが判定され、結果が否定の場合にはステップＳ１０に戻るが、肯定の場合にはステップＳ１に移行する。ステップＳ１０からＳ１２の処理は、アービタＢからの使用許可信号を待ち合わせるための処理であり、Ｗ＿ＧＮＴ信号が１になれば、直ちにステップＳ１５以下の書き込み処理に移行する。
【００２７】
ステップＳ１３においては、Ｗ＿ＣＴＲが０であるか否かが判定され、判定結果が肯定の場合にはステップＳ１に戻るが、否定の場合にはステップＳ１４に移行する。ステップＳ１４においては、Ｗ＿ＧＮＴが１であるか否か判断され、肯定の場合には、ステップＳ１５に進む。ステップＳ１５では、インターバルカウンタＷ＿ＩＮＴに所定値（例えば４）をプリセットする。ステップＳ１６においては、ＤＭＡ読み出し制御部３４からＲＡＭバッファ２４に対してライトイネーブル信号（ＷＥ）およびチップセレクト信号（ＣＳ）を出力し、同時に書き込みアドレスを出力する。更にゲート回路２２に対して動作信号を出力する。これらの信号に基づき、画像データがバスブリッジ２０からローカルバスＢ、ゲート回路２２を経由してＲＡＭバッファ２４に格納される。
【００２８】
ステップＳ１７においては、Ｗ＿ＣＴＲおよびＷ＿ＩＮＴをそれぞれ−１する。なお、ここで書き込みアドレスも順次更新（＋１）され、最大値に達するとリセットされる。ステップＳ１８においては、Ｗ＿ＣＴＲが０であるか否かが判定され、結果が肯定の場合にはステップＳ１に移行するが、否定の場合にはステップＳ１９に移行する。ステップＳ１９においては、Ｗ＿ＩＮＴが０であるか否かが判定され、結果が肯定の場合にはステップＳ１に移行するが、否定の場合にはステップＳ２０に移行する。ステップＳ２０においては、バスブリッジ２０内のバッファに転送すべきデータが無いか否かが判定され、結果が否定の場合にはステップＳ１６に移行するが、肯定の場合にはステップＳ１に戻る。
【００２９】
以上のような処理を行うことにより、転送すべきデータがある場合には、それぞれのインターバルカウンタにプリセットされた数づつまとめて転送され、書き込み要求と読み出し要求の双方が存在する場合には交互に処理される。
【００３０】
図７は、ＲＡＭバッファ２４の動作を示すタイムチャートである。図７（ａ）は、ＲＡＭバッファ２４内に画像データが既に格納されている場合において、ＣＰＵ１がＲ＿ＣＴＲに任意の値を設定したときの動作を示すものである。このような場合には、図５のフローチャートにおいてステップＳ１からＳ２へ移行し、Ｒ＿ＩＮＴにプリセットされた回数（例えば４回）だけ画像データが読み出される。そしてＲ＿ＩＮＴが０になるとステップＳ６からＳ８に移行し、Ｗ＿ＣＴＲが０であれば再びＳ１に戻って、読み出しサイクルを繰り返す。なお、Ｗ＿ＣＴＲのみに値を設定した場合にも、図７（ａ）と同様の形態で、ステップＳ１６からＳ２０の書き込みサイクルが繰り返される。
【００３１】
図７（ｂ）は、図７（ａ）の読み出しサイクルを実行中にＣＰＵ１からＷ＿ＣＴＲに値をセットした場合の処理であり、任意のタイミングでＷ＿ＣＴＲへの書き込みが実行されると、ステップＳ６からステップＳ８、ステップＳ９へと移行する。そして、アービタＢ３０に対してバスリクエスト信号を送出するが、バスが他の制御部によって使用されている間は許可信号Ｗ＿ＧＮＴが１にならない。従って、最大ステップＳ９においてＷ＿ＩＮＴにプリセットされた回数だけＷ＿ＧＮＴが１になるのを待つ。これは、無限に待っていると、ステップＳ３〜Ｓ７の読み出し処理が実行されず、ＦＩＦＯ−２のデータが無くなってしまうことを防止するためである。
【００３２】
Ｗ＿ＧＮＴが１になると、ステップＳ１５に移行し、Ｗ＿ＩＮＴにプリセットされた回数だけ画像データがＲＡＭバッファ２４に書き込まれる。そして、Ｗ＿ＩＮＴが０になるとステップＳ１９からステップＳ１に戻り、Ｒ＿ＣＴＲが０でなければステップＳ２に移行して、今度は読み出し処理を実行する。従って、Ｒ＿ＣＴＲおよびＷ＿ＣＴＲが共に０でない場合には、読み出しサイクルと書き込みサイクルが交互に実行され、各サイクルにおける転送データ数はそれぞれ任意に設定可能である。
【００３３】
図４は、各転送サイクルにおける信号波形を示す波形図である。図４の左側はＲＡＭバッファ２４への書き込みサイクル（１）を示しており、この場合には、上部に示したローカルバスＢと下部に示したローカルバスＡとが同期して動作する。まず、制御部２８はバスブリッジ２０に対してバッファリードイネーブル信号ＢＵＦ＿ＲＥ（負論理：０がアクティブ、他の信号も同じ）を送出し、クロック信号ＣＬＫに同期してバスブリッジ２０内のバッファからデータが順にローカルバスＢに出力される。制御部２８はゲートイネーブル信号ＧＡＴＥ＿ＥＮによりゲート回路２２を導通状態にして、バスＢ２１上のデータをバスＡ２３に出力する。またＲＡＭバッファ２４に対してＷＥ、ＣＳ信号および書き込みアドレス信号を発生し、バスＡ上のデータを書き込む。この例では１回の書き込みサイクルにおいて４個のデータを書き込んでいるが、個数はＲ＿ＩＮＴに任意に設定可能である。
【００３４】
図４右側は、ＲＡＭバッファ２４からの読み出しサイクル（２）およびＤＭＡ書き込みサイクル（４）の動作を示している。この場合、制御部２８はゲートイネーブル信号ＧＡＴＥ＿ＥＮによりゲート回路２２を非導通状態にして、バスＢ２１とバスＡ２３とを切り離す。従って、これらの動作（２）および（４）は同時に実行可能である。なおスレーブ書き込みサイクル（３）も読み出しサイクル（２）と同時に実行可能である。
【００３５】
以上、実施例を説明したが、以下に示すような変形例も考えられる。図６はゲート回路２２の第２の実施例を示す回路図である。プリンタ等においては、例えば両面印刷を行う場合等に、画像を１８０度回転させる必要がある。この場合に画像データの配列を逆転させると共に各画像データ内の画素配列も反転させる必要がある。ゲート回路の第２の実施例はこの画素データ配列反転手段をゲート回路２２に備えたものである。
【００３６】
図６において、バスレシーバ３０によって受信されたローカルバスＢ２１上の画像データは、そのままの配列でセレクタ３１の入力端子群Ａに接続されると共に、最上位ビットが最下位ビット位置に、また最下位ビットが最上位ビット位置に来るように並べ替えられてセレクタ３１の入力端子群Ｂに接続される。セレクタ３１は、制御部２８から端子Ｃに入力される制御信号が０であれば端子群Ａのデータを出力端子群Ｏに出力し、１であれば端子群Ｂのデータを出力する。トライステートバスドライバ回路３２は、制御部からの制御信号に基づき、セレクタ３１から出力されるデータをローカルバスＡに出力する。
【００３７】
このような回路により、各画像データ内のビット配列が反転可能となり、例えばＣＰＵ１の制御によってＲＡＭ３内の画像データを並べ替えれば、１８０度反転した画像データが得られる。あるいは、ＲＡＭバッファ２４に画像データが１ページ全て格納可能であれば、ＲＡＭバッファ２４への書き込み順序と読み出し順序とを逆にすることによってデータの並べ替えを行ってもよい。
【００３８】
以上詳細に説明したように、本実施形態の画像処理装置においては、ゲート回路２２にて、ローカルバスＡ２３とローカルバスＢ２１とを、分離することができる。このため、ＲＡＭバッファ２４からＦＩＦＯ−２へのデータの転送と、ＦＩＦＯ−１に格納された圧縮データのＲＡＭ３への転送を並行して行うことができ、圧縮処理部２６を停止させることなく、あるいは短い停止期間で稼働させることができるので、従来に比べて圧縮処理速度を大幅に向上することができる。また、本実施形態の画像処理装置においては、例えばインターバルカウンタの値をそれぞれ調整することにより、ＲＡＭバッファ２４へのデータ入力速度とＦＩＦＯ−２５へのデータ転送速度とをそれぞれ独立して制御可能であり、圧縮処理部における処理を滞りなく実行するように制御することが可能である。ＲＡＭバッファ２４への書き込み処理時にはアービタＢの許可が必要となるが、例えばバスリクエストを先行して送出することにより、待ち時間を短縮することができる。
【００３９】
なお、実施例としては、画像処理として圧縮処理を行う例を開示したが、例えば伸張処理やその他の任意の画像処理に本発明を適用可能である。
【００４０】
【発明の効果】
以上述べたように、本発明においては、画像処理装置において、分離手段を設けて、システムバスと緩衝記憶手段との接続を切り離すことができるようにしたので、前記緩衝記憶手段からの圧縮あるいは伸張処理を行う画像処理手段へのデータの入力と、該画像処理後のデータを含むデータの、前記システムバスに対する入出力とを並行動作させることができるようになり、該画像処理手段の稼働効率を従来のそれに比べて、大幅に向上することができる。このため、画像処理装置を高速度で稼動させることができるようになる。また、画像処理装置の速度がプリンタへの転送速度のネックにならないので、全体として印刷速度の高速化が可能となるという効果がある。
【図面の簡単な説明】
【図１】図２の圧縮装置７の構成を示すブロック図である。
【図２】本発明の一実施形態であるプリンタ制御装置のシステム構成例を示すブロック図である。
【図３】制御部２８の構成を示すブロック図である。
【図４】各転送サイクルにおける信号波形を示す波形図である。
【図５】ＤＭＡ読み出し制御部３４、ＲＡＭ読み出し制御部３５、アービタＡ３１の動作を示すフローチャートである。
【図６】ゲート回路２２の第２の実施例を示す回路図である。
【図７】ＲＡＭバッファ２４の動作を示すタイムチャートである。
【図８】プリンタ制御装置の従来のシステム構成例を示すブロック図である。
【符号の説明】
１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…ディスク装置、５…プリンタ、６…伸張装置、７…圧縮装置、８…ＬＡＮインターフェース、９…システムバス、１０…ＬＡＮ、２０…バスブリッジ、２１…ローカルバスＢ、２２…ゲート回路、２３…ローカルバスＡ、２４…ＲＡＭバッファ、２５…ＦＩＦＯ−２、２６…圧縮処理部、２７…ＦＩＦＯ−１、２８…制御部
【図１】
0003605987.tif 000002
【図２】
0003605987.tif 000003
【図３】
0003605987.tif 000004
【図４】
0003605987.tif 000005
【図５】
0003605987.tif 000006
【図６】
0003605987.tif 000007
【図７】
0003605987.tif 000008
【図８】
0003605987.tif 000009