(57)【特許請求の範囲】
【請求項１】
トランジスタ構造を形成する方法であって、
ａ）半導体表面に第１及び第２絶縁領域を形成すること、
ｂ）前記第１及び前記第２絶縁領域の間の前記半導体表面を覆ってゲート絶縁体を形成すること、
ｃ）前記ゲート絶縁体を覆って第１ゲートを形成すること、
ｄ）前記ゲート絶縁体及び前記ゲートを覆って中間レベル絶縁体を形成すること、
ｅ）前記第１ゲートを覆う中間レベル絶縁体をパターニングし、第１コンタクトホールを形成すること、
ｆ）中間レベル絶縁体を覆い、第１ＴＦＴのボトムゲートとして作用し、前記コンタクトホールを通して前記第１ゲートに電気的に接続される第２ゲートを形成すること、
ｇ）前記ＴＦＴのボトムゲートを覆って、ＴＦＴゲート絶縁体を形成すること、
ｈ）前記ＴＦＴゲート絶縁体を以下の工程の有害な効果から保護するために、前記ＴＦＴゲート絶縁体を覆ってＴＦＴチャンネル層を形成すること、
ｉ）前記ＴＦＴチャンネル層をパターニングして、第２ＴＦＴのソース／ドレイン領域を形成すること、
ｊ）第２ＴＦＴの前記ソース／ドレイン領域及び前記ＴＦＴゲート絶縁体を覆って、第１絶縁層を形成すること、
ｋ）前記第１絶縁層と前記ＴＦＴゲート絶縁体に関して前記ＴＦＴチャンネル層より非常に大きなエッチング率を有する選択的エッチングプロセスを使用して、前記第１絶縁層と前記ＴＦＴゲート絶縁体を選択的に除去し、第２ＴＦＴの前記ソース／ドレイン領域及び前記ＴＦＴボトムゲートに広がるコンタクト領域を形成すること、
ｌ）前記コンタクト領域内に導体層を形成すること
からなることを特徴とするトランジスタ構造を形成する方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は集積回路の製造に関するものであり、更に詳細には、持ち上げられたソース／ドレイン（モート）領域を備えるトランジスタとそれの製造方法に関するものである。本発明は更に、”積層された”半導体構造（すなわち、半導体基板デバイス及びそれらに関連する相互接続及び絶縁体の物理的上方に形成された能動要素を備える構造）を作製するための方法を提供する。本発明はまた多重レベルの相互接続を有する任意の半導体構造に関連する。
【０００２】
【従来の技術】
本発明の範囲を限定するものではないが、本発明の背景について、一例としてＭＯＳＦＥＴ技術を用いて積層される６トランジスタのスタティックメモリセル、すなわち積層された６Ｔ  ＳＲＡＭを製造するための方法を取り上げて説明する。
【０００３】
現状のＭＯＳＦＥＴトランジスタ技術のもとでは、ＭＯＳＦＥＴ技術がより小さい寸法へ縮小されるにつれて、短チャネル効果、ソース／ドレイン（モート）接合容量、信頼性、及び実装密度に関連する問題が生じてくる。
【０００４】
ソース／ドレイン接合深さが増大するにつれて、ＭＯＳＦＥＴ短チャネル効果は増大する。従ってそのような接合の深さを最小化することは、トランジスタ長が縮小する時に特に望まれることである。ゲート酸化物／シリコン基板界面においてソース／ドレイン接合深さを最小化する１つの方法は、持ち上げられたソース／ドレイン領域を形成することである。
【０００５】
ＭＯＳＦＥＴソース／ドレイン接合容量はソース／ドレイン接合エリアが増大すると共に増大する。従ってモートエリアを最小化することが望ましく、それによって集積回路の実装密度もまた改善できる。１つの方法はモート領域の上へ直接的にではなく、フィールド酸化物の上を経て金属−１からソース／ドレイン領域へコンタクトを形成することである。
【０００６】
標準的なＭＯＳトランジスタ設計において、下層の基板中への接合リーク電流を防止するためにソース／ドレインエリアは金属−１へのコンタクトの寸法よりもかなり大きくなければならない。これは、ソース／ドレインエリア上において金属−１へのコンタクトの位置合わせ誤差によるエッチング誤差の可能性を考慮した結果である。もしコンタクトがソース／ドレインに重なっていれば、コンタクトのエッチングがソース／ドレインのＰＮ接合端部へ浸透し、それによってその接合を短絡させてしまう可能性がある。しかしもし、コンタクトがフィールド酸化物を覆って配置できれば、ソース／ドレインエリアをより大きくする必要はなくなる。そうすれば、ソース／ドレインエリアはトランジスタの寸法に合わせて対応した縮尺で縮小することができよう。縮小されたトランジスタ寸法はより大きい実装密度の達成につながる。
【０００７】
従来開発されてきた、持ち上げられたモート領域の形成に加えてフィールド酸化物の上を経てモートから広がる導電層を形成する試みはそれに付随した問題をもたらしている。多くの場合、用いられるプロセスは複雑で、非常に厳密なプロセス制御を要求する。
【０００８】
そのような従来技術の１つの試みは非反応性ＵＰＭＯＳプロセスを含んでいる。このプロセスはパターン化されたゲート構造を覆ってソース／ドレインの多結晶シリコンを堆積させ、レジスト平坦化とエッチバックを行うものである。このエッチングによってゲート上の多結晶シリコンは除去されるが、その間にモート及びフィールド酸化物領域上の多結晶シリコンは除去されない。このプロセスはモート領域上の多結晶シリコンの最終的な厚さを定義するのにレジストエッチバック（ＲＥＢ）プロセスを採用しているという欠点を有する。特に、このＲＥＢプロセスはエッチストップ層を利用していないので、モート上の最終的な多結晶シリコンの厚さの制御性と一様性とを確保することが困難である。この最終的な多結晶シリコンの厚さが結果のＭＯＳＦＥＴデバイスのソース／ドレイン接合深さを決定する最終的な要因であることを指摘しておかなければならない。
【０００９】
従来技術の第２の解答は反応性ＵＰＭＯＳプロセスである。このプロセスではパターン化されたゲートの上に堆積された多結晶シリコンをドープするためにパターン化されたゲートを覆うドーパント拡散源が用いられ、その後選択的なエッチングプロセスが適用される。このプロセスで（ゲート上の）ドープされた多結晶シリコンはモート及びフィールド酸化物領域を覆う未ドープの多結晶シリコンよりも速やかにエッチされる。このプロセスはいくつかの欠点を有している。第１に、被覆多結晶シリコンをドープするために拡散プロセスを採用するのは信頼性の点で問題がある。拡散プロセスは、ドーパント源と被覆多結晶シリコンとの間の界面酸化物効果のためと、多結晶シリコン中でのドーパントの拡散特性が優れたものでないことのために精密に制御することが困難である。第２に、エッチストップなしのマスクで選択的なエッチングを行うことはモート上の多結晶シリコンの正確な厚さの制御性及び一様性の点で困難さを含んでいる。第３に、もし不十分なドーパント拡散反応によってモート上に残存する多結晶シリコンの厚さがゲート積層の厚さと同程度になれば、ゲートとソース／ドレインとの間の容量は大きなものとなる。
【００１０】
従来技術の第３の解答はモートからフィールド酸化物領域へ広がるＴｉＮ層を形成するＴｉＮプロセスを含むものである。このプロセスは、持ち上げられたモート領域を形成するための選択的エピタキシーと一緒に用いられたとしても広いモート幅（及びエリア）を要求する。これは、最小接触抵抗の要求を満たすためにはＴｉＮ層が約０．８μｍはモートと重なっている必要があるためである。広いモート幅のために、大きなデバイス寸法が要求されることになる。更にＴｉＮプロセスで要求される広いモートエリアはソース／ドレイン接合容量を増大させることにつながる。
【００１１】
上述の標準的なＭＯＳＦＥＴ（典型的はＮチャネルＭＯＳＦＥＴ）を作製することに加えて、積層された６Ｔ  ＳＲＡＭの例では、上述のＭＯＳＦＥＴのゲートを薄膜トランジスタ（ＴＦＴ）ＭＯＳＦＥＴ（典型的にはＰチャネルＭＯＳＦＥＴ）の半導体膜へ接続する必要がある。従来技術６Ｔ  ＳＲＡＭでこの接続を作製するために使用されるプロセスは、一般に標準的なＭＯＳＦＥＴを作製するために使用されるプロセスとは独立している。従って、以下に述べる従来技術の接続方法は上述の従来技術のＭＯＳＦＥＴ方法の任意のものに適用されるとみなされる。
【００１２】
標準的なＭＯＳＦＥＴトランジスタを作製するための上述の方法の１つに続く従来技術のプロセス工程は、導電要素間の分離を提供するための中間レベル酸化物（ＩＬＯ）の形成、ＩＬＯ中へのコンタクトホール開口、下側レベルの導電体とＴＦＴゲート材料との間に接続を形成するためにＩＬＯ中にエッチされた適切なコンタクトホール及びＩＬＯの上へのＴＦＴゲート材料堆積、第１のＴＦＴのためのゲートを形成するためのＴＦＴゲート材料のパターン化、ＴＦＴゲート酸化物の堆積、ＴＦＴゲート材料上のＴＦＴゲート酸化物中へのホールのパターン化／エッチング、ゲート酸化物の上及び第１のＴＦＴのゲートと第２の半導体膜との間に接続を形成するために前記ゲート酸化物中にエッチされた適当なコンタクトホールの上への第２のＴＦＴ用のＴＦＴ半導体膜の堆積、を含む。この従来技術の方法にはいくつかの欠点が存在する。１つの欠点は、この方法がＴＦＴゲート酸化物層の上のレジストのパターン化を要求するため、ＴＦＴ半導体膜の堆積に先だってゲート酸化物とレジストとの間の接触に起因するＴＦＴゲート酸化物の化学的汚染の可能性があるということである。そのような化学的汚染は欠陥を生じ、それに付随して酸化物両端間に電圧が印加された時に酸化物の降伏を引き起こす可能性がある。別の１つの欠点はコンタクトホールのエリア中にＴＦＴゲート上の界面酸化物が形成される可能性があることで、これはＴＦＴゲートとＴＦＴチャネル膜との間の接触を妨げるものとなる。従来技術を用いて、ＴＦＴチャネル膜堆積に先だってこの界面酸化物を除去するために行われるフッ化水素（ＨＦ）のデグレーズはＴＦＴゲート酸化物の不均一な湿式エッチングにつながる可能性があり、特に酸化物がより薄くなっているか応力を受けている状態にある可能性が強い下層表面構造の角をＴＦＴゲート酸化物が覆っているエリアでその可能性が高い。更に別の１つの欠点は、層間のマスク位置合わせ誤差を補償するためにゲート酸化物中のコンタクトホールに重なるＴＦＴチャネル膜を堆積させる必要があるということである。
【００１３】
従って、持ち上げられたソース／ドレイン領域を備え、モート領域からフィールド酸化物領域を覆って広がる導電層を備えるトランジスタを有する６Ｔ積層ＳＲＡＭ構造を作製する、簡単でより信頼性の高いプロセスに対する需要がある。更に、中間の絶縁体層を挟んだ半導体層及び／または導電材料層間を接続するためのより信頼性の高い方法に対する需要がある。更に詳細には、６Ｔの積層されたＳＲＡＭ中で第１のＴＦＴのゲートを第２のＴＦＴのためのＴＦＴ半導体膜へ接続するための方法に対する需要がある。
【００１４】
【発明の概要】
本発明の例示された実施例においては、従来技術の半導体構造に付随する欠点や問題点が本質的に解消もしくは緩和された、新規で進歩した積層半導体構造が提供される。
【００１５】
本発明の実施例に従えば、半導体表面上及び対向するモート絶縁領域間にゲート酸化物を有するトランジスタが作製される。ゲートがゲート酸化物上に形成される。前記ゲートに隣接して側壁絶縁体が形成される。前記対向するモート絶縁領域を覆って、また前記半導体表面を部分的に覆って多結晶シリコン層が形成され、それによって側壁絶縁体と前記多結晶シリコンの端部との間に合間（インターリム）エリアが定義される。次に多結晶シリコン層を覆って、また合間エリア中に選択的に導電層が形成される。次にモートエリア中へソース／ドレイン領域が打ち込まれる。次に導電層を覆ってシリサイド領域が形成され、それは局部的な相互接続へつながれ得る。中間レベル酸化物（ＩＬＯ）が形成されて、導電要素層間に分離を提供する。薄膜トランジスタ（ＴＦＴ）ゲート材料が堆積されて、パターン化され、エッチされる（そして必要であれば打ち込みされる）。ＴＦＴゲート酸化物が堆積される。ＴＦＴ半導体膜がＴＦＴゲート酸化物上に堆積され、パターン化され、エッチされて個別回路要素が形成され、それらはそれらが接続されるであろう下層の回路要素の上で部分的に終端する（ＴＦＴゲート酸化物が縦方向で中間に挿入されている）。次にマスクとなる酸化物が堆積される。ここで前記マスク酸化物の上にフォトレジスト層が形成され、パターン化されて（第１のＴＦＴに対する）個別的ＴＦＴ半導体要素の端点と下層の回路要素（典型的には第２のＴＦＴのＴＦＴゲート）の一部とに重畳するコンタクト領域が形成される。次にこのコンタクト領域中の酸化物材料が選択的にエッチされ、マスク酸化物とゲート酸化物とがこの窓から除去されるが、それが覆っているＴＦＴゲート酸化物とＴＦＴ半導体膜とは除去されない。このようにして、残存するＴＦＴゲート酸化物は、露出した表面に対して化学的不純物を導入する可能性のあるフォトレジスト形成及び剥離の工程との接触から保護される。次に第２の導電層が選択的成長技術によって形成され、今や露出されたＴＦＴチャネル膜とＴＦＴゲートとを接続する。
【００１６】
本発明はまた、ＴＦＴゲート領域上へ酸化物を形成することに関連するあらゆる問題を回避するために、選択的半導体成長の分野で良く知られた同じ処理室での洗浄化プロセスを含む選択的成長技術の使用を許容する。
【００１７】
本発明の更に別の特長はゲート酸化物のすべてのパターン化の前にゲート酸化物層の上にＴＦＴチャネル膜を直接的に堆積させることである。こうすることで、ＴＦＴチャネル膜の下側にあるゲート酸化物材料はフォトレジストの堆積／パターン化／剥離のプロセスで化学的及びその他の不純物が導入されることを避けることができる。
【００１８】
本発明の例示した実施例では、多結晶シリコン層のモート上への重なりの大きさはほんの０．３μｍでよく、従ってデバイス寸法の縮小が可能である。縮小されたデバイス寸法は実装密度を増大させ、ソース／ドレイン接合容量を減少させるうえで技術的に有利である。
【００１９】
本発明の例示した実施例では、接触抵抗を最小化するためにモートを覆う多結晶シリコン層の重なりは大きくなくてよい。フィールド酸化物の端部に関する位置決め誤差を補償するためにモート上への多結晶シリコンの小さい重なりは必要である。しかし、そのような重なりは、そのような酸化物が導電層の堆積に先だってエッチされてしまうという事実によって最小限のものとなる。更に例示の実施例では、位置合わせズレの裕度はほぼ導電層の厚さ分縮小される。それは導電層が既にパターン化された多結晶シリコン層に沿って側壁を構成し、それによってモート上の多結晶シリコンの定義に関する裕度を減少させるためである。更にＴＦＴ半導体膜をＴＦＴゲートへ接続するために選択的成長技術を使用することによって、ＴＦＴ半導体膜はコンタクトホールに重なる必要がなくなり、実装密度は更に向上する。本発明の更に別の特長は、選択的半導体成長技術のためにコンタクト領域を定義するためのマスク絶縁体を使用し、それによってそのような成長がデバイス特性に影響を及ぼすと見られるエリア上での半導体成長を回避することによって得られる。
【００２０】
従来技術のプロセスと比較して、本発明の好適実施例は多結晶シリコン層を定義するためにうまく制御されたエッチング技術を利用している。このことは、多結晶シリコン層を定義する時に下層の酸化物層をエッチストップ層として利用することによって実現される。このエッチストップ層の使用は、エッチングを時間で制御する必要がなくなり、またモート領域上の多結晶シリコンの得られる厚さを変更することなしに過剰エッチを使用することを許容するため、ウエハ全体に亘って優れた制御性と一様性の確保という技術的な特長を提供する。
【００２１】
更に加えて、本発明の別の１つの重要な技術的特長は、絶縁領域上の多結晶シリコン層とモートとの間の電気的接続を可能にしつつ、持ち上げられたモート領域を後に構成するために第２の導電層を使用することである。この構造はモート領域中のシリコンの厚さがうまく制御でき、しかも多結晶シリコン層の厚さとは独立して制御できるという技術的特長を有する。導電層の選択的堆積を用いることから得られる制御性はソース／ドレイン接合深さの正確な決定という技術的特長をもたらす。（ゲート酸化物／シリコン基板界面における）ソース／ドレイン接合深さは導電層の厚さ分縮小され、それによって浅い、高濃度にドープされた接合が得られるということを指摘しておく。この高濃度にドープされた領域に関する縮小された接合深さは優れたＭＯＳＦＥＴ特性及びＭＯＳＦＥＴ短チャネル効果の減少につながる。
【００２２】
別の１つの技術的特長は、選択的に堆積される導電層の厚さの制御がゲートとソース／ドレインとの間の容量を最小化するためにも重要であるということである。ゲートとソース／ドレイン間の容量は導電層の厚さの増加と共に増大する。従って、導電層の厚さを正確に制御することによって、ＭＯＳＦＥＴデバイスの特性は接合深さ及びゲートとソース／ドレイン間の容量の両方の点で最適化できる。導電層の厚さはゲートの高さ以下に容易に制御できるので、従来のプロセスに比較してゲートとソース／ドレイン間の容量は減少し得る。
【００２３】
本発明の別の１つの特長は、モートのシリコンが等価的にフィールド絶縁領域を覆って広がった構造が形成されることである。この拡張部を備えることによって金属−１へのコンタクトはモート領域の中央にある必要はなく、替わりにフィールド絶縁領域を全体的または部分的に覆うように位置することができる。このことは、コンタクトホールのためのエッチングプロセスがモートの上ではなくむしろ絶縁領域の上で全体的または部分的に実行され得るという技術的特長をもたらす。従って、モート領域でのデバイスへのエッチング損傷と、それに伴ってのモート領域での漏れ電流の増大は回避される。別の１つの技術的特長は絶縁領域上にコンタクトを形成することでモートエリアを本質的に縮小することができるということである。
【００２４】
本発明の好適実施例及びそれらの特長をより完全に理解するために、以下に図面を参照して詳細に説明する。
【００２５】
【実施例】
本発明の好適実施例が図１から図１６に示されている。各図面において、対応する部品には同じ参照符号を付してある。図１から図１５は各処理段階における本発明の断面図を示す。図１６は本発明の好適実施例に採用された６Ｔ  ＳＲＡＭセル及び付随回路を模式的に示す。
【００２６】
図１は第１の処理段階後のシリコン基板１０の断面図を示す。シリコン基板１０上にはパターン化された絶縁領域１２が形成され、前記絶縁領域１２によって分離されたモート領域１４が定義されている。典型的には、絶縁領域１２は、シリコン基板１０上へフィールド酸化物を成長させることによって形成される。この時、モート領域１４の上には酸化が起こらないように、モート領域はシリコン窒化物等のパターン化された層によってマスクされる。シリコン基板１０表面に沿って絶縁領域１２間に典型的には５０−２００オングストロームの厚さにゲート絶縁体１６が形成される。ゲート絶縁体１６の上にゲート１８が堆積される。典型的にはゲート１８は高濃度にドープされた多結晶シリコン層を含み、それは従来の技術によって望みの形状にエッチされる。オプションとして、ゲート１８の下には形成されないように、モート領域１４を通して打ち込みを行って浅い接合２２を形成することができる。望ましいＮＭＯＳトランジスタとしては、浅い接合２２のドーピングによって典型的に約１０１７／ｃｍ−１０１９／ｃｍ３  の砒素表面濃度が得られる。ドーパントとして砒素を使用することは単に一つの例であって、当業者には既知の別のドーパントを使用できることは理解されるべきである。浅い接合２２の深さは０．１μｍまたはそれ以下のオーダである。側壁絶縁体２０がゲート１８の側壁上に形成される。典型的にはこれらの側壁絶縁体２０は酸化物を含む。
【００２７】
図２は第２の処理段階後の本発明の断面図を示す。ゲート１８上にマスク領域２４が形成される。そのようなマスクはゲート１８上への酸化物の成長によって生成されよう。通常、多結晶シリコンゲート１８は高濃度にドープされ、そして高濃度にドープされた半導体上において酸化は急速に進行するので、多結晶シリコンゲート１８上の酸化物の厚さはモート領域１４中のそれよりも厚い。より厚い酸化物は典型的には１０００オングストロームオーダの厚さで、引き続く工程の間、多結晶シリコンゲート１８を保護する。図２に示された構造は上述以外のプロセスによっても生成可能であることを指摘しておく。従って上述のプロセスは単なる例示であり、明細書は発明をそれらに限定するものではない。
【００２８】
図３は第３の処理段階後の本発明の断面図を示す。図３において、トランジスタ構造全体を覆って望みの厚さの多結晶シリコン２６層が配置されている。層２６の厚さは望みの判断基準に従って変化するが、層２６は典型的には１０００−４０００オングストロームの厚さである。
【００２９】
図４は第４の処理段階後の本発明の断面図を示す。図３で堆積された多結晶シリコン２６はパターン化され、それが絶縁領域１２上に残存し、望みの距離だけモート領域１４に重なるように整形される。このパターン化された層は間隔をおいた多結晶シリコンパッド２７を生成し、多結晶シリコンパッド２７と側壁絶縁体２０との間に合間エリア２９を定義する。
【００３０】
図５は第５の処理段階後の本発明の断面図を示す。合間エリア２９内のゲート絶縁体１６（図４参照）はエッチ除去されて、露出した基板表面２８が残される。マスク領域２４は厚いので、このエッチ工程の後にも部分的に残存する。多結晶シリコンパッド２７の下に残っている絶縁体３０はトランジスタ構造の接合容量を更に減少させるために役立つ。
【００３１】
図６は第６の処理段階後の本発明の断面図を示す。導電層３２が合間エリア２９内の露出した基板表面２８上と多結晶シリコンパッド２７上に選択的に形成される。この導電層３２は一般に選択的エピタキシャルシリコン堆積プロセスを用いて形成される。エピタキシャルシリコンはシリコンエリアだけに成長するであろうから、この成長は露出した基板２８上の合間エリア２９内と絶縁領域１２上のモート１４から広がった多結晶シリコンパッド２７上のみに限定される。エピタキシャルシリコンはゲートマスク領域２４上には成長しないであろうし、また側壁絶縁体２０上にも成長しないであろう。
【００３２】
図７は第７の処理段階後の本発明の断面図を示す。ゲート１８上のマスク領域２４が除去される。導電層３２中への打ち込みによってソース／ドレイン領域が形成され、それによってより深いソース／ドレイン接合３３が形成される。典型的には、ドーピングの結果、導電層３２とシリサイド領域３４との界面に１０２０／ｃｍ３  の表面濃度が得られる。一般的なドーパントとしてはＮＭＯＳに関して砒素やリンが、またＰＭＯＳトランジスタに関してはホウ素が含まれる。より深いソース／ドレイン接合３３の横方向広がりの程度に依存して、（図１に関して説明した）浅い接合２２を付加的に使用することが必要となろう。浅い接合２２はより深い接合３３が側壁絶縁体２０の下の領域へ越えて広がらない程度に限って使用されるべきである。基板表面２８下の高濃度にドープされた領域に関する接合深さは０．５−０．１５μｍのオーダである。基板表面２８の下の最終的な接合深さは導電層３２の厚さ及び導電層３２をドープするために使用される打ち込みエネルギーの両者によって決定されることを指摘しておく。従って、この最終的な接合深さはこれらのパラメータを変化させることによって制御できる。各々の導電層３２を覆ってシリサイド領域３４が形成され、その間、側壁絶縁体２０がゲート１８との接触を妨げる。図７はこのように、モート１４からフィールド絶縁領域１２の上へ広がる導電層３２を備えた、持ち上げられたソース／ドレイン領域を有する進歩したトランジスタの作製工程を示している。
【００３３】
図８は第８の処理段階後の本発明の断面図を示す。図８において、シリサイド層３４を覆って中間レベルの酸化物３６が形成されている。この中間レベル酸化物３６の厚さは典型的には１０００オングストロームである。中間レベル酸化物中のゲート１８を覆う領域にコンタクト窓３８がエッチされる。
【００３４】
図９は第９の処理段階後の本発明の断面図を示す。この図において、コンタクト窓３８及び残りのウエハ表面を覆ってＴＦＴゲート層（図示されていない）が堆積される。次にこの層はパターン化及びエッチされてＴＦＴゲート４０が形成され、それはコンタクト窓３８を通して下層のゲート１８へ接続される。このゲートは典型的には高濃度にドープされた多結晶シリコンである。
【００３５】
図１０は第１０の処理段階後の本発明の断面図を示す。図１０において、ＴＦＴゲート絶縁体４２が堆積されている。この絶縁体は典型的には１００ないし５００オングストロームの厚さを有する。
【００３６】
図１１は第１１の処理段階後の本発明の断面図を示す。この段階において、ＴＦＴ半導体膜層（図示されていない）がブランケット堆積されている。この層はパターン化及びエッチされてＴＦＴ半導体要素４４が形成され、それは選ばれたＴＦＴゲート４０上で部分的に終端しており、縦方向にはＴＦＴゲート酸化物４２が中間に挿入されている。このＴＦＴ半導体要素４４は典型的には多結晶シリコンである。
【００３７】
図１２は第１２の処理段階後の本発明の断面図を示す。この図において、ウエハ全面を覆ってマスクとなる絶縁体４６が堆積されている。
【００３８】
図１３は第１３の処理段階後の本発明の断面図を示す。この図において、マスク酸化物４６及びＴＦＴゲート酸化物４２の部分を通して第２のコンタクト窓４８が選択的にエッチされている。このコンタクト窓は、個別ＴＦＴ半導体要素４４の終端点及びＴＦＴ半導体要素４４が接続されることになるＴＦＴゲート４０の部分に重なり、それらを含んでいる。第２のコンタクト窓がパターン化及びエッチされる時にはＴＦＴ半導体要素４４はＴＦＴゲート酸化物４２を覆っているため、このＴＦＴゲート酸化物４２はパターン化及びエッチングプロセスの間に導入される劣化の原因となる不純物から保護されることになる。
【００３９】
図１４は第１４の処理段階後の本発明の断面図を示す。この図において、コンタクト窓４８中には、典型的には選択的エピタキシーとそれに関連する同一反応室中での洗浄化プロセスとによって第２の導電層５０が選択的に成長されている。堆積される材料は典型的にはシリコンである。
【００４０】
図１５は図１４の進歩したデバイスに対して金属−１コンタクト５２を付加したものを示す。金属−１コンタクト５２のエッチングはマスク絶縁体４６、ＴＦＴゲート絶縁体４２、及び中間レベル酸化物３６を通して行われる。金属−１コンタクト５２はシリサイド領域３４に対して形成される。金属−１コンタクト５２は絶縁領域１２に重なるであろうから、コンタクト５２のエッチングはモート１４上ではなくむしろ絶縁領域１２上で行われよう。従って、モート１４に対するエッチング損傷の可能性はなくなる。
【００４１】
図１６は６Ｔ  ＳＲＡＭを模式的に示す。図１６を図１５と比較すれば図１５に示されているＳＲＡＭセル構造部分の理解が助けられるであろう。図１６を参照すると、ゲート１８はトランジスタＴＮ２のゲートであり、ＴＦＴゲート層４０はトランジスタＴＰ１のゲート領域であり、更にＴＦＴ半導体要素４４はトランジスタＴＰ２のドレイン領域である。ストラップ５０はＴＦＴゲート層４０をＴＦＴ半導体要素４４へつないでいる。
【００４２】
本発明の例示した実施例のプロセス及び結果の製造物は従来技術に対して数多くの利点を有している。縮小された接合深さ３３を有する、持ち上げられたソース／ドレインのトランジスタを作製するために、より複雑でない、問題点の少ないプロセスが開示されている。更に本トランジスタは等価的にトランジスタ絶縁領域１２上にシリコンを拡張した導電層３２を有する。従って、本トランジスタへの外部コンタクトは絶縁領域１２と側壁絶縁体２０の間のモート領域１４の中央にある必要がない。その替わり、外部コンタクト３６は合間領域２９または絶縁領域１２のいずれかの上の導電層３２内に配置することができる。
【００４３】
更に加えて本プロセスは、回路層間で重なりのない自己整合された接続５０を有するコンパクトな半導体構造を提供する。本発明の好適実施例において、それらの回路層は６Ｔ積層ＳＲＡＭのＴＦＴ半導体要素４４とＴＦＴゲート層４０とを含んでいた。本プロセスは、酸化物層（ここではＴＦＴゲート酸化物４２）のすぐ上にその酸化物層のすべてのパターン化に先だって導電層、ここの例ではＴＦＴ半導体要素４４を直ちに堆積させることによって、従来技術のデバイスに付随する不純物の混入と意図しない酸化物形成とに関連する問題点を回避した。本プロセスは更に、縦方向に絶縁層４２を間に挟んで２つの導電層４０と４４が隣接して露出されるようにコンタクトホール４８を形成することを実現している。それらの導電層４０と４４は、典型的には水素による予備的ベークまたはＨＦ蒸気による同一反応室での洗浄化を含む選択的エピタキシー技術を用いて形成される選択的成長物５０によって接続される。これらの洗浄化技術は界面酸化物を除去するのに特に適したものとして知られている。
【００４４】
以上のように数少ない好適実施例について詳細に説明した。本発明の範囲はここに述べたものと異なるが本発明には含まれるようなその他の実施例を包含することは理解されるべきである。
【００４５】
本発明は例示した実施例を参照しながら説明したが、以上の説明は限定的な意図のものではない。本説明を参照すれば、本発明のその他の実施例と共に例示の実施例に対する種々の修正や組み合わせが当業者には明かであろう。従って、本発明の範囲はそれらの修正や組み合わせ、及びその他の実施例を包含するものと理解されるべきである。
【００４６】
以上の説明に関して更に以下の項を開示する。
（１）微細電子デバイスの異なる導電層を接続するための方法であって：
ａ）第１の導電層を提供すること、
ｂ）前記第１の導電層を覆う第１の絶縁層を形成すること、
ｃ）前記第１の絶縁層を覆う第２の導電層を形成し、それによって前記第１の絶縁層の領域の上表面が以降の処理段階において劣化効果から保護されるようにすること、
ｄ）前記第２の導電層をパターン化して前記第１の絶縁層を覆う導電要素を形成すること、
ｅ）前記導電要素及び前記第１の絶縁層を覆う第２の絶縁層を形成すること、
ｆ）前記導電要素及び前記第１の導電層に選択的なエッチングプロセスを用いて前記第１の絶縁層及び前記第２の絶縁層を選択的に除去して前記導電要素の端部にまたがるコンタクト領域を形成し、それによって前記第１の絶縁層を中間に挟んで前記導電要素の部分が前記第１の導電層の露出した部分に隣接して露出されるように形成すること、
ｇ）前記コンタクト領域内に第３の導電層を形成すること、
の工程を含む方法。
【００４７】
（２）第１項記載の方法であって、前記第３の導電層が選択的成長技術を用いて形成され、それによって前記第３の導電層が前記コンタクト領域内で自己整合される方法。
【００４８】
（３）第１項記載の方法であって、前記第３の導電層が同一反応室中での洗浄化技術を含む選択的エピタキシャル成長技術を用いて形成され、それによって前記導電要素及び前記第１の導電層から界面酸化物が排除される方法。
【００４９】
（４）積層されたトランジスタ構造を形成する方法であって：
ａ）半導体表面中にモートエリアを定義する第１及び第２の絶縁領域を形成すること、
ｂ）前記モートエリアを覆うゲート絶縁体を形成すること、
ｃ）前記ゲート絶縁体を覆うゲートを形成すること、
ｄ）前記ゲートを覆う第２のゲート絶縁体を形成し、それによって前記ゲートが前記モートエリア中に形成される第１のＭＯＳＦＥＴトランジスタと第１のＴＦＴである第２のＭＯＳＦＥＴトランジスタとの両者に対する共通のゲートとなるようにすること、
ｅ）前記第２のゲート絶縁体を覆うＴＦＴチャネル層を形成し、それによって前記第２のゲート絶縁体の領域の上表面が以降のプロセス工程中での劣化効果から保護されるようにすること、
ｆ）前記ＴＦＴチャネル層をパターン化して前記第１のＴＦＴに対する第１のチャネル領域及び第２のＴＦＴに対する第２のチャネル領域を形成すること、ｇ）前記ＴＦＴチャネル領域及び前記ＴＦＴゲート酸化物を覆う第２の絶縁層を形成すること、
ｈ）前記第２の絶縁層及び前記ＴＦＴゲート酸化物に対するエッチング速度が前記ＴＦＴチャネル領域に対するそれよりもずっと大きいような選択的なエッチングプロセスを用いて、前記第２の絶縁層及び前記ＴＦＴゲート酸化物を選択的に除去し、それによって前記第２のＴＦＴチャネル領域のエリア及び前記共通ゲートのエリアを覆うコンタクト領域を形成すること、
ｉ）前記コンタクト領域内に導電層を形成すること、
の工程を含む方法。
【００５０】
（５）第４項記載の方法であって、前記導電層が選択的成長技術を用いて形成され、それによって前記導電層が前記コンタクト領域内で自己整合される方法。
【００５１】
（６）第４項記載の方法であって、前記導電層が同一反応室中での洗浄化技術を含む選択的エピタキシャル成長技術を用いて形成され、それによって前記共通ゲート及び前記第２のＴＦＴチャネル領域から界面酸化物が排除される方法。
【００５２】
（７）トランジスタ構造を形成する方法であって：
ａ）半導体表面中にモートエリアを定義する第１及び第２の絶縁領域を形成すること、
ｂ）前記モートエリアを覆うゲート絶縁体を形成すること、
ｃ）前記ゲート絶縁体を覆う第１のゲートを形成すること、
ｄ）前記モート領域全体を覆う中間レベル絶縁体を形成すること、
ｅ）前記第１のゲート上の前記中間レベル絶縁体中に第１のコンタクトホールをパターン化すること、
ｆ）前記中間レベル絶縁体の上に、第１のＴＦＴに対するボトムゲートとして機能する第２のゲートを形成し、前記コンタクトホールを通して前記第１のゲートへ接続すること、
ｇ）前記ＴＦＴボトムゲートを覆うＴＦＴゲート絶縁体を形成すること、
ｈ）前記ＴＦＴゲート絶縁体を覆うＴＦＴチャネル層を形成し、それによって前記ＴＦＴゲートが以降のプロセス工程中の劣化効果から保護されるようにすること、
ｉ）前記ＴＦＴチャネル層をパターン化して、前記第１のＴＦＴに対する第１のチャネル領域及び第２のＴＦＴに対する第２のチャネル領域を形成すること、
ｊ）前記ＴＦＴチャネル領域及び前記ＴＦＴゲート絶縁体を覆う第２の絶縁層を形成すること、
ｋ）前記第２の絶縁層及び前記ＴＦＴゲート絶縁体に対するエッチング速度が前記ＴＦＴチャネル領域に対するそれよりもずっと大きいような選択的なエッチングプロセスを用いて、前記第２の絶縁層及び前記ＴＦＴゲート絶縁体を選択的に除去して、前記第２のＴＦＴチャネル領域及び前記ＴＦＴボトムゲートのエリアにまたがるコンタクト領域を形成すること、
ｌ）前記コンタクト領域内に導電層を形成すること、
の工程を含む方法。
【００５３】
（８）第７項記載の方法であって、前記導電層が選択的成長技術を用いて形成され、それによって前記導電層が前記コンタクト領域内で自己整合される方法。
【００５４】
（９）第７項記載の方法であって、前記導電層が同一反応室中での洗浄化技術を含む選択的エピタキシャル成長技術を用いて形成され、それによって前記ＴＦＴボトムゲート及び前記第２のＴＦＴチャネル領域から界面酸化物が排除される方法。
【００５５】
（１０）微細電子デバイスの異なる導電層を接続するための方法が開示されている。本方法は：第１の導電層（４０）を提供すること；前記第１の導電層（４０）を覆う第１の絶縁層（４２）を形成すること；前記第１の絶縁層（４２）を覆う第２の導電層を形成すること；前記第２の導電層をパターン化して前記第１の絶縁層（４２）を覆う導電要素（４４）を形成し、それによって前記第１の絶縁層（４２）の上表面が以降のプロセス工程中に劣化効果から保護されるようにすること；第２の絶縁層（４６）を形成することであって、前記絶縁層（４２、４６）、前記導電要素（４４）、及び前記第１の導電層（４０）に対して選択的なエッチングプロセスを用いて前記第１の絶縁層（４２）及び第２の絶縁層（４６）を選択的に除去することによって前記導電要素（４４）及び前記第１の絶縁層（４２）上に前記第２の絶縁層（４６）を形成することで、それによって前記導電要素（４４）の端部にまたがるコンタクト領域（４８）を形成して、縦方向に前記第１の絶縁層（４２）を中間に挟んで前記導電要素（４４）の部分が前記導電層（４０）の露出した部分に隣接して露出されるようにすること；前記コンタクト領域（４８）内に第３の導電層（５０）を形成することの工程を含む。その他の方法も開示されている。
【００５６】
関連特許へのクロスリファレンス
下記の同時譲渡の特許出願をここに参考のために引用する。
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【図面の簡単な説明】
【図１】本発明の好適実施例トランジスタの、第１の処理段階後の断面図。
【図２】本発明の好適実施例トランジスタの、第２の処理段階後の断面図。
【図３】本発明の好適実施例トランジスタの、第３の処理段階後の断面図。
【図４】本発明の好適実施例トランジスタの、第４の処理段階後の断面図。
【図５】本発明の好適実施例トランジスタの、第５の処理段階後の断面図。
【図６】本発明の好適実施例トランジスタの、第６の処理段階後の断面図。
【図７】本発明の好適実施例トランジスタの、第７の処理段階後の断面図。
【図８】本発明の好適実施例トランジスタの、第８の処理段階後の断面図。
【図９】本発明の好適実施例トランジスタの、第９の処理段階後の断面図。
【図１０】本発明の好適実施例トランジスタの、第１０の処理段階後の断面図。
【図１１】本発明の好適実施例トランジスタの、第１１の処理段階後の断面図。
【図１２】本発明の好適実施例トランジスタの、第１２の処理段階後の断面図。
【図１３】本発明の好適実施例トランジスタの、第１３の処理段階後の断面図。
【図１４】本発明の好適実施例トランジスタの、第１４の処理段階後の断面図。
【図１５】本発明の好適実施例トランジスタの、第１５の処理段階後の断面図。
【図１６】本発明の好適実施例に採用された６Ｔ  ＳＲＡＭセル及び付随回路の模式図。
【符号の説明】
１０  半導体基板
１２  絶縁領域
１４  モート領域
１６  ゲート絶縁体
１８  ゲート
２０  側壁絶縁体
２２  浅い接合
２４  マスク領域
２６  多結晶シリコン層
２７  多結晶シリコンパッド
２８  基板表面
２９  合間エリア
３０  絶縁体
３２  導電層
３３  より深い接合
３４  シリサイド領域
３６  中間レベル酸化物
３８  コンタクト窓
４０  ＴＦＴゲート
４２  ＴＦＴゲート絶縁体
４４  ＴＦＴ半導体要素
４６  マスク絶縁体
４８  第２のコンタクト窓
５０  第２の導電層
５２  金属−１コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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