【事件の表示】
　特願２００２−　　３７８５「データシフト回路」拒絶査定不服審判事件〔平成１５年　５月２３日出願公開、特開２００３−１５１２９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　
　本願は、平成１４年１月１０日（パリ条約による優先権主張　２００１年１１月１３日、米国）の出願であって、平成１７年９月２６日付けで拒絶査定がなされ、これに対して同年１２月２８日に拒絶査定に対する審判請求がなされるとともに、平成１８年１月２６日付けで手続補正がなされ、平成１９年１１月２７日付けで審尋がなされ、平成２０年２月２５日に回答書が提出されたものである。　
　　
第２　平成１８年１月２６日付けの手続補正（以下、「本件補正」という。）について　
［補正却下の決定の結論］　
　平成１８年１月２６日付けの手続補正を却下する。　
［理由］　
１．本件補正の内容　
　本件補正は、補正前の請求項１ないし２０を、補正後の請求項１ないし１７と補正するものであって、補正前の請求項１、２、１１、１５、１６、１９、補正後の請求項１、２、１４及び１５は以下のとおりである。
　
〈補正前〉　
「【請求項１】　エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、
　訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力と、
　訂正されたデータを与えるためのデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し、
　プログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有する、データシフト回路。
【請求項２】　マルチプレクサの少なくとも１つは、
　ｎ番目のデータビットを受けるための入力と、
　（ｎ−１）番目のデータビットを与えるための第１の出力と、
　ｎ番目のデータビットを与えるための第２の出力と、
　（ｎ＋１）番目のデータビットを与えるための第３の出力と、
　右シフト制御電圧を受けるための第１の制御端子と、
　シフトなし制御電圧を受けるための第２の制御端子と、
　左シフト制御電圧を受けるための第３の制御端子とを含む、請求項１に記載のデータシフト回路。」
「【請求項１１】　予め定められたデータパターンを生成するための、複数のプログラムされたヒューズを含むヒューズブロックと、
　データパターンを昇圧し、左シフト、シフトなしおよび右シフト制御電圧に変換するための論理ブロックとをさらに含む、請求項１に記載のデータシフト回路。」
「【請求項１５】　エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、
　訂正されていないデータバスに結合されたデータシフト回路入力と、
　訂正されたデータバスに結合されたデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し、
　プログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有する、データシフト回路。
【請求項１６】　マルチプレクサの少なくとも１つは、
　第１の左シフト制御電圧を受けるための第１の制御端子と、
　シフトなし制御電圧を受けるための第２の制御端子と、
　第２の左シフト制御電圧を受けるための第３の制御端子とをさらに含む、請求項１５に記載のデータシフト回路。」
「【請求項１９】　データパターンを与えるためのヒューズブロックと、
　データパターンを昇圧し、プログラムされ昇圧されたＤＣ制御電圧に変換するための論理ブロックとをさらに含む、請求項１５に記載のデータシフト回路。」
　
〈補正後〉　
「【請求項１】　エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、
　訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力と、
　訂正されたデータを与えるためのデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し、
　プログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有し、
　予め定められたデータパターンを生成するための、接地電圧および昇圧されていない電源電圧のいずれかを有するＤＣ制御電圧によってプログラムされる、複数のプログラムされたヒューズを含むヒューズブロックと、
　データパターンを昇圧し、左シフト、シフトなしおよび右シフト制御電圧に変換するための論理ブロックとをさらに含む、データシフト回路。
【請求項２】　マルチプレクサの少なくとも１つは、
　ｎ番目のデータビットを受けるための入力と、
　（ｎ−１）番目のデータビットを与えるための第１の出力と、
　ｎ番目のデータビットを与えるための第２の出力と、
　（ｎ＋１）番目のデータビットを与えるための第３の出力と、
　右シフト制御電圧を受けるための第１の制御端子と、
　シフトなし制御電圧を受けるための第２の制御端子と、
　左シフト制御電圧を受けるための第３の制御端子とを含む、請求項１に記載のデータシフト回路。」
「【請求項１４】　エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、
　訂正されていないデータバスに結合されたデータシフト回路入力と、
　訂正されたデータバスに結合されたデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し、
　プログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有し、
　データパターンを与えるための、接地電圧および昇圧されていない電源電圧のいずれかを有するＤＣ制御電圧によってプログラムされる、複数のプログラムされたヒューズを含むヒューズブロックと、
　データパターンを昇圧し、プログラムされ昇圧されたＤＣ制御電圧に変換するための論理ブロックとをさらに含む、データシフト回路。
【請求項１５】　マルチプレクサの少なくとも１つは、
　第１の左シフト制御電圧を受けるための第１の制御端子と、
　シフトなし制御電圧を受けるための第２の制御端子と、
　第２の左シフト制御電圧を受けるための第３の制御端子とをさらに含む、請求項１４に記載のデータシフト回路。」
　　
２．本件補正についての検討　
　本件補正について、補正前の請求項１１，１９が補正後の請求項１、１４に対応するとする場合、及び補正前の請求項１、１５が補正後の請求項１、１４に対応するとする場合について、「（１）補正前の請求項１、２及び１１について」及び「（２）補正前の請求項１５、１６、１９について」について以下に検討する。
　
（１）補正前の請求項１、２及び１１について
（１−１）補正前の請求項１１が補正後の請求項１に対応するとした検討
　補正前の請求項１１は、補正前の請求項１を引用しており、補正前の請求項１１が引用する請求項１の構成を含み、請求項１を引用しない形式で記載すると、補正前の請求項１１に係る発明は、実質的に補正後の請求項１に係る発明となる。
　ここで、補正後の請求項２について検討すると、補正後の請求項２は、補正後の請求項１、言い換えると、補正前の請求項１を引用する補正前の請求項１１に記載される構成、更に言い換えると、補正前の請求項１及び補正前の請求項１１に記載される構成を備えた発明を引用している。
　これに対して、補正前の請求項２は、補正前の請求項１を引用しているが、補正前の請求項１１は引用しておらず、補正前の請求項２は、補正前の請求項１１に記載される構成を備えていない。
　したがって、補正後の請求項２は、実質的に、補正前の請求項２に補正前の請求項１１に記載される構成を追加したものとなっており、補正前の請求項２に対応しておらず、また、補正前のその他の請求項に対応しているとも言えないから、補正後の請求項２に対応する、補正前の請求項は存在しない。
　よって、補正前の請求項２を補正後の請求項２とする補正は、実質的に、発明を特定するために必要と認める事項を追加するものであって、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
（１−２）補正前の請求項１が補正後の請求項１に対応するとした検討
　補正前の請求項１を補正後の請求項１に補正することは、補正前の請求項１に、「予め定められたデータパターンを生成するための、接地電圧および昇圧されていない電源電圧のいずれかを有するＤＣ制御電圧によってプログラムされる、複数のプログラムされたヒューズを含むヒューズブロック」及び「データパターンを昇圧し、左シフト、シフトなしおよび右シフト制御電圧に変換するための論理ブロック」を追加するものであり、上記「ヒューズブロック」及び「論理ブロック」についての構成は、補正前の請求項１に、発明を特定するために必要と認める事項として新たに追加されたものであるので、補正前の請求項１を補正後の請求項１と補正する補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　
　（２）補正前の請求項１５、１６、１９について
　（２−１）補正前の請求項１９が補正後の請求項１４に対応するとしての　　　　検討　
　補正前の請求項１９は、補正前の請求項１５を引用しており、補正前の請求項１９が引用する請求項１５の構成を含んでいるので、請求項１９を引用しない形式で記載すると、補正前の請求項１９に係る発明は、実質的に補正後の請求項１４に係る発明となる。
　ここで、補正後の請求項１４を引用する補正後の請求項１５について検討すると、補正後の請求項１５は、補正後の請求項１４、言い換えると、補正前の請求項１５を引用する補正前の請求項１９に記載される構成、更に言い換えると、補正前の請求項１５及び補正前の請求項１９に記載される構成を備えた発明を引用している。
　これに対して、補正前の請求項１５を引用する補正前の請求項１６は、補正前の請求項１５を引用しているが、補正前の請求項１９は引用しておらず、補正前の請求項１６は、補正前の請求項１９に記載される構成を備えていない。
　したがって、補正後の請求項１５は、実質的に、補正前の請求項１５に補正前の請求項１９に記載される構成を追加したものとなっており、補正前の請求項１６に対応しておらず、また、補正前のその他の請求項に対応しているとも言えないから、補正後の請求項１５に対応する、補正前の請求項は存在しない。
　よって、補正前の請求項１６を補正後の請求項１５とする補正は、実質的に、発明を特定するために必要と認める事項を追加するものであり、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　（２−２）補正前の請求項１５が補正後の請求項１４に対応するとしての　　　検討　　
　補正前の請求項１５を補正後の請求項１４に補正することにより、補正後の請求項１４は、補正前の請求項１５に、「データパターンを与えるための、接地電圧および昇圧されていない電源電圧のいずれかを有するＤＣ制御電圧によってプログラムされる、複数のプログラムされたヒューズを含むヒューズブロック」と、「データパターンを昇圧し、プログラムされ昇圧されたＤＣ制御電圧に変換するための論理ブロック」を追加したものであって、上記「ヒューズブロック」及び「論理ブロック」についての構成は、補正前の請求項１５に、発明を特定するために必要と認める事項として追加されたものであって、補正前の請求項１５を補正後の請求項１４に補正する補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
（３）むすび
　したがって、補正前の請求項１、２、１１、１５、１６及び１９についての補正を含む本件補正は、特許法第１７条の２第４項各号に掲げるいずれを目的とするものにも該当しないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。　
　　
第３　本願発明　
　平成１８年１月２６日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２０に係る発明は、平成１７年４月２８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載された事項により特定されるものであり、その請求項１に係る発明は、以下のとおりのものである。
「【請求項１】　エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、
　訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力と、
　訂正されたデータを与えるためのデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し、
　プログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有する、データシフト回路。」
　
第４　刊行物に記載された発明
（１）刊行物１．特開平８−８３４４号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平８−８３４４号公報には、図１、図３、図４、図１０ないし図１５及び図１８とともに、以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は、欠陥の発生した回路要素を該回路要素と同一構成の冗長部で置換して欠陥を救済する冗長回路に関する。一般に、半導体メモリのような同一構成の回路要素を多数含む半導体集積回路においては、あらかじめ冗長用の回路要素をいくつか作り込んでおき、欠陥の発生した回路要素と冗長部とを置換することが行われる。」　
「【０００９】　
【目的】そこで、本発明は、少なくとも２個以上の回路要素を救済できるようにして実用上十分な冗長回路を提供することを目的とする。　
【００１０】　
【課題を解決するための手段】図１は本発明の原理図である。この図において、Ｄ１〜ＤＮは信号入出力部（信号の入出力に限らず入力又は出力の何れか一方であってもよい）、Ｃ１〜ＣＭは回路要素、ＳＷ１〜ＳＷＮはスイッチ要素、ＣＮＴ１〜ＣＮＴＮ　は制御手段である。」
「【００１５】また、各スイッチ要素の接点コントロールは、各スイッチ要素毎に個別に行ってもよいが、図３及び図４からも理解されるように、所定の配列順の１番目の回路要素からのトータルの欠陥数で接点の位置が決まるから、欠陥の数を各制御手段に対して順次に伝達するのが好ましい。欠陥の救済数は、各スイッチ要素の接点数（及び冗長部の数）に依存する。例えば、図１〜図４のように接点数を“３”（冗長部も同数）にすれば、救済可能数はそれよりも１つ少ない“２”になる。したがって、“３”又はそれ以上の救済数を実現するには、接点数及び冗長部の数を要求救済数よりも１つ多くすればよい。」
「【００１７】　
【実施例】以下、本発明の実施例を図面に基づいて説明する。図１０〜図１５は本発明に係る冗長回路の一実施例を示す図であり、冒頭の第２の従来技術と同様に、大容量の半導体メモリに適用した例である。まず、構成を説明する。図１０において、３０はカラムデコーダ（図１８の符号１３参照）、３１はカラムスイッチ（図１８の符号１４参照）である。
【００１８】カラムデコーダ３０は、同一構成のＮ個の部分からなっているが、図ではそのうちの４つの部分（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）を代表的に示してある。これらの各部分（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）は、カラムスイッチ３１に信号（図ではデコード信号）を出力したり、カラムスイッチ３１からの信号を図示を略したバスに読み出したりするもので、本願の要旨に記載の信号入出力部に相当するものである。以下、カラムデコーダ３０の４つの部分（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）をそれぞれ信号入出力部と言う。　
【００１９】また、カラムスイッチ３１は、上記Ｎ個よりもＸ個（但しＸは２以上の数、ここでは便宜的にＸ＝２とする）だけ多いＮ＋Ｘ個の同一構成の部分からなっているが、カラムデコーダ３０と同様に、図ではそのうちの４つの部分（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）を代表的に示してある。これらの各部分（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）は、カラムデコーダ３０によって信号が入出力されるものであり、本願の要旨に記載の回路要素に相当するものである。以下、カラムスイッチ３１の４つの部分（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）をそれぞれ回路要素と言う。
【００２０】図示を略してあるが、カラムスイッチ３１のＸ個分の回路要素は、Ｎ個の回路要素の何れかに欠陥が発生したときに、その欠陥回路と置換される冗長部（図１の符号ＣＭ−１、ＣＭ参照）である。Ｎ＋Ｘ個の回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）とＮ個の信号入出力部（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）の間には、スイッチ群３３が設けられており、このスイッチ群３３は、信号入出力部と同数のＮ個のスイッチ要素（代表してＳＷｉ−１、ＳＷｉ、ＳＷｉ＋１、ＳＷｉ＋２）で構成されている。
【００２１】各スイッチ要素は、それぞれＸ＋１個（ここでは、Ｘ＝２であるから３個）のトランジスタスイッチからなり、要するに、３個の接点Ｆ１、Ｆ２、Ｆ３を備えている。各スイッチ要素の接点Ｆ１、Ｆ２、Ｆ３は、それぞれ制御手段ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２によってオンオフがコントロールされるが、各スイッチ要素毎にオンする接点の数は、常に１つである。例えば、すべてのスイッチ要素の接点Ｆ１がオンしていれば、……回路要素Ｃｉ−１と信号入出力部Ｄｉ−１の間、回路要素Ｃｉと信号入出力部Ｄｉの間、回路要素Ｃｉ＋１と信号入出力部Ｄｉ＋１の間、回路要素Ｃｉ＋２と信号入出力部Ｄｉ＋２の間……すなわち添え字の一致するもの同士の間が接続される。この接続状態は、何れの回路要素にも欠陥が発生していない通常の場合の状態である。　
【００２２】今、１つの回路要素（例えばＣｉ＋１）に欠陥が発生した場合には、スイッチ要素ＳＷｉ＋１及びその右側のすべてのスイッチ要素ＳＷｉ＋２……の接点Ｆ２を閉じればよい。こうすると、回路要素Ｃｉ＋２　と信号入出力部Ｄｉ＋１の間が接続され、且つ、回路要素Ｃｉ＋３と信号入出力部Ｄｉ＋２の間が接続されるとともに、これが右側のすべてのスイッチ要素で行われる。したがって、接続順を１つ右にシフトして欠陥の回路要素（この場合Ｃｉ＋１）を救済できる。」
「【００２４】図１１は、制御手段（代表してＣＮＴｉ）の好ましい構成図である。この図において、３４はデコーダであり、３ビットの入力Ｉ０、Ｉ１、Ｉ２の組み合わせに応じて、８つの出力Ｏ０〜Ｏ７の１つをアクティブ（ハイレベル）にするものである。入力Ｉ０、Ｉ１、Ｉ２には、それぞれヒューズ回路３５からの信号Ｓｉ、前段の制御手段ＣＮＴｉ−１からの信号Ａｉ−１及びＢｉ−１が入力しており、デコーダ３４の入出力の真理値は、次表１のとおりに示される。」
「【００２６】デコーダ３４の出力Ｏ０は、スイッチ要素ＳＷｉの左側の接点Ｆ１に与えられており、２入力オアゲート３６の出力（信号Ａｉ）は、同スイッチ要素ＳＷｉの真ん中の接点Ｆ２に与えられており、更に、５入力オアゲート３７の出力（信号Ｂｉ）は、同スイッチ要素ＳＷｉの左側の接点Ｆ３に与えられている。したがって、この構成によれば、ヒューズ回路３５からの信号Ｓｉがローレベル（ヒューズ未切断）で、且つ、前段の制御手段ＣＮＴｉ−１からの信号Ａｉ−１、Ｂｉ−１も共にローレベルのとき、言い換えれば、欠陥が生じていないときには、デコーダ３４の出力Ｏ０がハイアクティブとなるから、スイッチ要素ＳＷｉの左側の接点Ｆ１をオンさせることができる（ＣｉとＤｉの接続）。」
「【００３９】
【発明の効果】本発明によれば、同一構成のＮ個の信号入出力部と、該Ｎ個の信号入出力部よりもＸ個だけ多いＭ個の同一構成の回路要素との間に、各々がＸ＋１個の接点を有するＮ個のスイッチ要素を設け、各スイッチ要素のＸ＋１個の接点を介して、隣り合うＸ＋１個の回路要素と一つの信号入出力部との間を選択的に接続するように構成したので、Ｘに相当する数の回路要素を救済することができ、実用上十分な効果を有する冗長回路を提供できる。」
　
　そして、刊行物１の図１０には、「スイッチ群３３」を構成する「トランジスタスイッチ」の電流の通路を構成する一方の電極及び他方の電極を、「カラムスイッチ３１」及び「カラムデコーダ３０」にそれぞれ接続し、制御電極を「制御手段（ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２）」に接続することが記載されている。
　
　したがって、刊行物１には、以下の発明が記載されている。
　「少なくとも２個以上の回路要素を救済できるようにした大容量の半導体メモリの冗長回路であって、
　同一構成の４個（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）の部分からなり、信号入出力部として機能するカラムデコーダ３０と、
　４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）からなり、信号入出力部として機能するカラムスイッチ３１と、
　前記カラムデコーダ３０とカラムスイッチ３１との間を接続するトランジスタスイッチＦ１〜Ｆ３で構成されるスイッチ要素ＳＷｉ−１、ＳＷｉ、ＳＷｉ＋１、ＳＷｉ＋２からなるスイッチ群３３と、
　デコーダ３４、ヒューズ回路３５，２入力オアゲート３６、５入力オアゲート３７から構成され、前記スイッチ群３３のトランジスタスイッチのオンオフを制御する信号を出力する制御手段（ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２）とからなり、
　前記トランジスタスイッチＦ１〜Ｆ３の電流の通路を構成する一方の電極及び他方の電極が前記カラムスイッチ３１及び前記カラムデコーダ３０にそれぞれ接続され、制御電極が前記制御手段（ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２）に接続され、
　前記４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）のうちの１つの回路要素（例えばＣｉ＋１）に欠陥が発生した場合には、対応する制御手段内の前記ヒューズ回路３５を溶断させて、前記スイッチ要素ＳＷｉ＋１及びその右側の全てのスイッチ要素ＳＷｉ＋２……の接点Ｆ２を閉じることを特徴とする、大容量の半導体メモリの冗長回路。」
　
（２）刊行物２．特開平７−２９３６８号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平７−２９３６８号公報には、図１、図６及び図８とともに以下の事項が記載されている。
「【００１５】
【発明が解決しようとする課題】従来の半導体記憶装置では、上述したように、接続制御トランジスタ３及び７をＶＣＣレベルでオンするので、読み出しの場合、メモリセル１のＨの記憶情報をビット線２上でＶＣＣとＶＳＳにセンスしても、接続制御トランジスタ３及び７のしきい値Ｖｔｈ分低下して、副入出力線４及び主入出力線８にはＶＣＣ−Ｖｔｈのレベルしか伝達されない。そのため、伝達に時間がかかるのと共に、プリアンプ１１での動作に時間がかかるので、充分なレベルが伝達された場合に比較して、読み出し時間が長くなるという問題点があった。」
「【００２４】　
【実施例】以下、この発明の諸実施例を説明する。
実施例１．図１は、この発明の実施例１を示す構成図である。同図において、図８と同一符号は、同一または相当するものを示しているので、ここではその説明を省略する。図８と異なる点は、ＶＣＣレベルよりも高いＶＰＰ電圧を発生するＶＰＰ電圧発生回路１６を設けると共に、コラム選択線５上と、ＩＯＳＷ信号線９上とに、それぞれＶＰＰ電圧発生回路１６からのＶＰＰ電圧に基づいてブースト電圧を発生するブースト電圧供給回路１７を設けて、読み出し及び書き込み時にブースト電圧で接続制御トランジスタ３及び接続制御トランジスタ７をオンする構成にしたことである。」
「【００４４】このように、接続制御トランジスタ３及び７をブーストレベルでオンするため、メモリセル１からビット線２に伝達されたＶＣＣレベルのＨデータは、接続制御トランジスタ３及び７のしきい値Ｖｔｈ分低下することなくＶＣＣレベルのままであるので、メモリセル１からのＨデータは高速で伝達される。」
「【００４８】実施例２．図６は、この発明の実施例２を示す構成図である。同，図において、図８と同一符号は同一又は相当するものを示す。この実施例では、図８のＮチャンネルの接続制御トランジスタ３及び７に替えて、Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタタ４２とを並列接続して構成したトランスミッション型の接続制御トランジスタ３Ａ及び７Ａをそれぞれ設ける。」
「【００５１】これにより、インバータ４３を介して接続制御トランジスタ３ＡのＰチャンネルトランジスタ４１のゲートにＬが供給されてそのＰチャンネルトランジスタ４１がオンすると共に、接続制御トランジスタ３ＡのＮチャンネルトランジスタ４２のゲートにＨが印加されてそのＮチャンネルトランジスタ４２がオンする。このとき、Ｐチャンネルトランジスタ４１を用いているので、ビット線２のＶＣＣレベルのＨデータはレベル落ちすることなく副入出力線４に伝達される。」
　　
第５　対比　
　本件の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「少なくとも２個以上の回路要素を救済できるようにした大容量の半導体メモリの冗長回路であって」における「回路要素を救済できるようにした」ことは、エラーを訂正することに他ならないものであり、また、刊行物発明の「大容量の半導体メモリ」は集積回路で構成されていることは明らかであるから、刊行物発明の「少なくとも２個以上の回路要素を救済できるようにした大容量の半導体メモリの冗長回路」は、本願発明の「エラーを訂正する集積回路メモリ」に相当し、さらに、刊行物発明の「カラムデコーダ３０」、「カラムスイッチ３１」、「スイッチ群３３」及び「制御手段」は、データをシフトさせる機能を有しているので、刊行物発明の「カラムデコーダ３０」、「カラムスイッチ３１」、「スイッチ群３３」及び「制御手段」から成る回路構成は、本願発明の「エラーを訂正する集積回路メモリで用いるためのデータシフト回路」に相当している。
（ｂ）また、刊行物１の【００２２】段落の「今、１つの回路要素（例えばＣｉ＋１）に欠陥が発生した場合には、スイッチ要素ＳＷｉ＋１及びその右側のすべてのスイッチ要素ＳＷｉ＋２……の接点Ｆ２を閉じればよい。こうすると、回路要素Ｃｉ＋２　と信号入出力部Ｄｉ＋１の間が接続され、且つ、回路要素Ｃｉ＋３と信号入出力部Ｄｉ＋２の間が接続されるとともに、これが右側のすべてのスイッチ要素で行われる。したがって、接続順を１つ右にシフトして欠陥の回路要素（この場合Ｃｉ＋１）を救済できる。」との記載から、刊行物発明の「カラムスイッチ３１」から出力され、「スイッチ群３３」に入力されるデータは、訂正（救済）されていないデータであることは明らかであり、また、刊行物発明の「前記４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）のうちの１つの回路要素（例えばＣｉ＋１）に欠陥が発生した場合には、対応する制御手段内の前記ヒューズ回路３５を溶断させて、前記スイッチ要素ＳＷｉ＋１及びその右側のすべてのスイッチ要素ＳＷｉ＋２……の接点Ｆ２を閉じること」から、刊行物発明の「４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）」のうち、１つは欠陥を救済するためのもの、言い換えると、スペアビットとして用いられるものであることは明らかである。
　そして、刊行物発明の「カラムスイッチ３１」は、救済されていない欠陥及び欠陥を救済するためのもの（本願発明の「前記訂正されていないデータ」及び「前記スペアビット」に相当）を、刊行物発明の「スイッチ群３３」に供給する「信号入力部」として捉えることができるから、刊行物発明の「スイッチ群３３」への入力は、本願発明の「訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力」に相当しており、刊行物発明の「４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）からなり、信号入出力部として機能するカラムスイッチ３１」は、実質的に、本願発明の「訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力」に相当する。　
（ｃ）刊行物発明の「スイッチ群３３」から刊行物発明の「カラムデコーダ３０」に向けて出力されるデータは、救済されたデータ、言い換えると、訂正されたデータであることは明らかである。　
　そして、刊行物１の【００１０】段落の「この図において、Ｄ１〜ＤＮは信号入出力部（信号の入出力に限らず入力又は出力の何れか一方であってもよい）」との記載から、刊行物発明の「カラムデコーダ３０」は、刊行物発明の「スイッチ群３３」からの訂正されたデータを外部へ出力する「信号出力部」として捉えることができ、刊行物発明の「同一構成の４個（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）の部分からなり、信号入出力部として機能するカラムデコーダ３０」から出力信号が出力されることは明らかであるから、刊行物発明の「同一構成の４個（Ｄｉ−１、Ｄｉ、Ｄｉ＋１、Ｄｉ＋２）の部分からなり、信号入出力部として機能するカラムデコーダ３０」は、実質的に、本願発明の「訂正されたデータを与えるためのデータシフト回路出力」に相当している。
（ｄ）刊行物発明の「スイッチ要素ＳＷｉ−１、ＳＷｉ、ＳＷｉ＋１、ＳＷｉ＋２からなるスイッチ群３３」は、マルチプレクサとして機能していることは明らかであるから、刊行物発明の「前記カラムデコーダ３０とカラムスイッチ３１との間を接続するトランジスタスイッチＦ１〜Ｆ３で構成されるスイッチ要素ＳＷｉ−１、ＳＷｉ、ＳＷｉ＋１、ＳＷｉ＋２からなるスイッチ群３３」は、本願発明の「複数の相互接続されたマルチプレクサ」に相当している。
（ｅ）刊行物発明の「対応する制御手段内の前記ヒューズ回路３５を溶断させ」ることによって、刊行物発明の「制御電極」に供給される直流（ＤＣ）の制御電圧は、プログラムされているといえるから、刊行物発明の「前記トランジスタスイッチＦ１〜Ｆ３の電流通路を構成する一方の電極及び他方の電極が前記カラムスイッチ３１及び前記カラムデコーダ３０にそれぞれ接続され、制御電極が前記制御手段（ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２）に接続され、　前記４つの回路要素（Ｃｉ、Ｃｉ＋１、Ｃｉ＋２、Ｃｉ＋３）のうちの１つの回路要素（例えばＣｉ＋１）に欠陥が発生した場合には、対応する制御手段内の前記ヒューズ回路３５を溶断させて、前記スイッチ要素ＳＷｉ＋１及びその右側のすべてのスイッチ要素ＳＷｉ＋２……の接点Ｆ２を閉じること」は、本願発明の「その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされ昇圧されたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有」することに対応しており、両者は、「その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有し」ている点で共通している。　
（ｆ）刊行物発明の「冗長回路」は、データをシフトさせてエラーの訂正を行っているので、本願発明の「データシフト回路」に相当している。
　
　よって、本願発明と刊行物発明とは、
　「エラーを訂正する集積回路メモリで用いるためのデータシフト回路であって、　
　訂正されていないデータおよび少なくとも１つのスペアビットを受けるためのデータシフト回路入力と、
　訂正されたデータを与えるためのデータシフト回路出力と、
　複数の相互接続されたマルチプレクサとを含み、その各々は、データシフト回路入力に結合された入力、データシフト回路出力に結合された少なくとも１つの出力およびプログラムされたＤＣ制御電圧を受けるための少なくとも１つの制御端子を有する、データシフト回路。」である点で一致し、以下の点で相違する。　
　相違点
　本願発明では、「ＤＣ制御電圧」が昇圧されていて、この「昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出され、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧」を有しているのに対して、刊行物発明では、このように構成されていない点。
　
第６　当審の判断
　以下、相違点について検討する。
（１）刊行物２には、「従来の半導体記憶装置では、上述したように、接続制御トランジスタ３及び７をＶＣＣレベルでオンするので、読み出しの場合、メモリセル１のＨの記憶情報をビット線２上でＶＣＣとＶＳＳにセンスしても、接続制御トランジスタ３及び７のしきい値Ｖｔｈ分低下して、副入出力線４及び主入出力線８にはＶＣＣ−Ｖｔｈのレベルしか伝達されない。」（【００１５】段落）との課題が記載されており、このような「接続制御トランジスタ３及び７のしきい値Ｖｔｈ分」の「低下」を解消するために、「読み出し及び書き込み時にブースト電圧で接続制御トランジスタ３及び接続制御トランジスタ７をオン」（【００２４】段落）させること（実施例１）と、及び、「Ｐチャンネルトランジスタ４１とＮチャンネルトランジスタタ４２とを並列接続して構成したトランスミッション型の接続制御トランジスタ３Ａ及び７Ａをそれぞれ設ける」（【００４８】段落）ことにより、制御トランジスタに昇圧した電圧を供給しなくても接続制御トランジスタのしきい値Ｖｔｈ分出力が低下しないようにする具体的構成が記載されているので、本願発明と同様な課題を認識して、半導体記憶装置において、「読み出し及び書き込み時にブースト電圧で接続制御トランジスタ３及び接続制御トランジスタ７をオン」させる構成を備えたものとすることは、刊行物２に記載されている。
（２）そして、オンチップ又はチップ内で電源電圧とトランジスタのしきい値電圧との和よりも大きい値の高電圧の電圧を生成し、この高電圧の電圧をメモリのワード線を選択するためのトランジスタの制御ゲートに印加して制御トランジスタによるしきい値電圧のロスを無くすことは、例えば、特開平９−２３１７５４号公報（「【発明が解決しようとする課題】しかし、従来のメモリ装置の開発においては、ある特定の仕様、たとえば、メモリの容量やビット構成などに基づき開発が行われていたため、メモリセルアレイを構成する各メモリセルのゲート電極に接続されているワード線のレベルを昇圧する場合、その昇圧電圧の供給回路は一つの半導体チップ内に一つしか配置されていない。」（【０００３】段落）、「たとえば、ＤＲＡＭによって構成されたメモリ装置においては、ワード線のレベルはハイのデータを書き込む場合、電源電圧Ｖｄｄよりメモリセルを構成するトランジスタのしきい値電圧Ｖｔｈ分だけ高い電圧が必要になる。この高電圧を発生させるために、昇圧回路が一般的に使用されている。」（【０００４】段落））、又は特開２０００−１４９５５１号公報（「昇圧されたワード線駆動電圧Ｖｐｐを用いるのは、セルトランジスタとしてＮＭＯＳトランジスタを用いた場合に、“Ｈ”レベルのデータ書き込みを確実に行うためには、“Ｈ”レベル電圧よりセルトランジスタのしきい値分以上高いゲート電圧を必要とするためである。即ち、“Ｈ”レベル電圧をＶｂｌｈ、セルトランジスタのしきい値をＶｔｈとして、昇圧電圧Ｖｐｐとしては、Ｖｐｐ＝Ｖｂｌｈ＋Ｖｔｈ以上が必要になる。この昇圧電圧Ｖｐｐはチップ内部で発生させる。」（【０００３】段落））に記載されるように、従来周知の技術事項である。
（３）また、しきい値電圧は基板バイアス電圧によってその値が変わる所謂、基板効果があることは、例えば、特開２０００−２０７８９３号公報（「上記した手段によれば、ＭＯＳＦＥＴは基板に印加される電圧の大きさによってしきい値が変化する（基板効果）ので、例えば回路を構成する素子を１．８Ｖで動作されると想定して設計しておいて、検出された電源電圧が高かった場合には昇圧回路で発生された正の昇圧電圧をｎチャネルＭＯＳＦＥＴの基体（ｐウェル領域）に印加させ、ｐチャネルＭＯＳＦＥＴの基体（ｎウェル領域）には昇圧回路で発生された負の昇圧電圧を印加させることにより、ＭＯＳＦＥＴのしきい値を大きくすることができ、ノイズに対する強度を高めることができる。」（【０００８】段落））又は、特開２００１−６８６５０号公報（「これらのＤＬＬの可変遅延回路でも、その電源電圧が変化すると、それに対応してＭＯＳＦＥＴのゲートに供給される電圧が変化するので流れる電流が変化し、また、基板電圧が変化すると、基板効果によってＭＯＳＦＥＴのしきい値電圧が変化して、それぞれドレイン電流を変動させる要因になるものである。」（【０１２１】段落））に記載されるように、従来周知の技術的事項である。
（３）そして、刊行物２に接した当業者であれば、刊行物発明の「トランジスタスイッチＦ１〜Ｆ３」によるしきい値電圧分の電圧低下を無くそうとすることは当然試みることであり、その際に、従来周知の技術を適宜用いて、刊行物発明の「制御手段（ＣＮＴｉ−１、ＣＮＴｉ、ＣＮＴｉ＋１、ＣＮＴｉ＋２）」から出力される直流（ＤＣ）の制御電圧について、本願発明の如く、直流（ＤＣ）の制御電圧を昇圧し、「このプログラムされ昇圧されたＤＣ制御電圧は、メモリのワード線で使用するためのオンチップの高電圧の電源から引き出し、ＶＣＣ電源電圧と基板効果があるしきい値電圧との和よリ大きいか等しい電圧を有する」ものとすることは、当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１及び刊行物２に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７　むすび　
　以上のとおりであるから、本願は、請求項２ないし２０に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。