【事件の表示】
　特願２００３−３０１６７９「液晶表示装置用アレイ基板の製造方法」拒絶査定不服審判事件〔平成１６年　６月１０日出願公開、特開２００４−１６３９０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯
　本願手続の概要は、次のとおりである。
　特許出願　　　　　　　　　　平成１５年　８月２６日
　（パリ条約による優先権主張　２００２年１１月　８日、韓国）
　拒絶理由通知書発送　　　　　平成１８年　９月２６日
　意見書・手続補正書提出　　　平成１９年　３月２６日
　拒絶査定謄本送達　　　　　　平成１９年　６月２６日
　審判請求　　　　　　　　　　平成１９年　９月２５日
　手続補正書提出　　　　　　　平成１９年１０月２４日
　
II．平成１９年１０月２４日付け手続補正についての補正却下の決定
［Ｉ］補正却下の決定の結論
　平成１９年１０月２４日付け手続補正を却下する。
　
［II］理由
１．本件補正の内容
　平成１９年１０月２４日付け手続補正（以下、「本件補正」という。）は、本願特許請求の範囲の請求項１を
「【請求項１】基板上にモリブデン合金（Ｍｏ−ａｌｌｏｙ）層と銅（Ｃｕ）を順次蒸着する段階と；
　前記モリブデン合金（Ｍｏ−ａｌｌｏｙ）と銅（Ｃｕ）の銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）二重層をパターニングして
前記銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）のエッチング液により表面が損傷されない前記基板を露出し、
　前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階と；
　前記ゲート電極上部のゲート絶縁膜上にアクティブ層とオーミックコンタクト層を積層する段階と；
　前記オーミックコンタクト層上に所定間隔離隔されたソース電極及びドレーン電極と、前記ゲート配線と垂直に交差して画素領域を定義するデータ配線を形成する段階と；
　前記データ配線とソース及びドレーン電極が形成された基板の全面に前記ドレーン電極の一部を露出するドレーンコンタクトホールを含む保護膜を形成する段階と；
　前記ドレーンコンタクトホールを通して前記露出されたドレーン電極と接触しながら前記画素領域に配置する画素電極を形成する段階とを含み、
　前記モリブデン合金層は１０Å〜５００Åの厚さを有し、前記銅は５００Å〜５０００
Åの厚さを有することを特徴とする液晶表示装置用アレイ基板の製造方法。」と補正することを含むものであり、特許請求の範囲を減縮するものであると認められるので、以下に、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）について、独立特許要件の検討を行う。
　　
２．引用例
　本願優先権主張日前に頒布された刊行物であって、原査定の拒絶の理由に引用された特開２００１−５９１９１号公報（以下、「引用例」という。）には、図とともに次の記載がある。（下線は当審で付与したものである。）
　
「【０００１】
【発明の属する技術分野】本発明は低抵抗の銅を用いた配線を作製するためのエッチング剤およびこれを用いた電子機器用基板の製造方法と電子機器に関する。」
　
「【００１７】
【発明の実施の形態】以下、図面により本発明について詳細に説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
（第一実施形態）図３は、本発明の電子機器用基板の製造方法を
液晶表示装置に備えられる薄膜トランジスタ基板の製造方法
　
「【００２２】次に、本発明の第一実施形態の薄膜トランジスタ基板の製造方法を図１乃至図２を用いて説明する。図１乃至図２中、符号ａの部分は薄膜トランジスタ（ＴＦＴ）部、ｂの部分はＴＦＴマトリクス外側に位置するソース配線の端子部、ｃの部分はゲート配線の端子部を示している。まず、図１のＡに示すように
基板２上の全体にわたってスパッタ法を用いてＴｉ膜又はＴｉ合金膜３と、Ｃｕ膜４とを順に成膜して積層膜を形成する
薄膜トランジスタ部ａに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２７を形成した後、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ
5
）とフッ酸とを含有する水溶液からなるエッチング剤を用いて上記積層膜に一括エッチングを施し、図１のＢに示すようなＴｉ膜又はＴｉ合金膜３と銅膜４とからなるゲート電極５を形成する
【００２３】一方、
ゲート配線の端子部ｃに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２８を形成した後、先に用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、図１のＢに示すようなＴｉ膜又はＴｉ合金膜３とＣｕ膜４とからなる下部パッド層１６ｂを形成する
【００２４】次に、
基板２の上面全体にＣＶＤ法を用いてゲート絶縁膜７を形成する
薄膜トランジスタ部ａに関しては、半導体層８、ｎ
+ 
型ａ−Ｓｉ層９を形成した後、図１のＣに示すようにＴＦＴのチャネル部となるゲート電極５の上方部分を残すように半導体層８、ｎ
+
型ａ−Ｓｉ層９をエッチングする
【００２５】次に、
薄膜トランジスタ部ａに関しては、ＴＦＴのチャネル部となるゲート電極５の上方の上記積層膜のＴｉ膜又はＴｉ合金膜１０上にフォトリソグラフィーにより所定パターンのマスクパターン３７を形成した後、先に用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、図２のＡに示すようなＴｉ膜又はＴｉ合金膜１０とＣｕ膜１１とＴｉ膜又はＴｉ合金膜１０とからなるソース電極１２と、ドレイン電極１４を形成する
ース配線の端子部ｂに関しては上記積層膜のＴｉ膜又はＴｉ合金膜１０上にフォトリソグラフィーにより所定パターンのマスクパターン３８を行った後、先の用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、図２のＡに示すようなＴｉ膜又はＴｉ合金膜１０とＣｕ膜１１とＴｉ膜又はＴｉ合金膜１０とからなる下部パッド層１６ａを形成する
【００２６】次に、
薄膜トランジスタ部ａ、ソース配線の端子部ｂ及びゲート配線の端子部ｃに関しては、Ｔｉ膜又はＴｉ合金膜３，１０上にパッシベーション膜１７を形成する。ついで、薄膜トランジスタ部ａに関しては、図２のＢに示すように、パッシベーション膜１７を乾式法あるいは乾式法と湿式法との併用によりエッチングしてコンタクトホール１８を形成
ＩＴＯ層を全面に形成した後、パターニングすることにより、図３に示すように、コンタクトホール１８の底面および内壁面、パッシベーション膜１７の上面にかけてＩＴＯ層１９を形成する
　
「【００３２】（第二実施形態）次に、本発明の第二実施形態の薄膜トランジスタ基板の製造方法を説明する。
第二実施形態の薄膜トランジスタ基板の製造方法が、上述の第一実施形態の薄膜トランジスタ基板の製造方法と異なるところは、ゲート電極５や下部パッド層１６ｂ形成用の積層膜としてＭｏ膜又はＭｏ合金膜とＣｕ膜との積層膜を形成し
積層膜のエッチング剤としてペルオキソ一硫酸一水素カリウムとリン酸と硝酸とを含有する水溶液からなるものを用いる
　
「【００５０】（実験例４）
厚さ５０ｎｍの各種の下地膜（Ｃｒ膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜、ＴｉＮｉ膜）上に１００ｎｍのＣｕ膜を形成した積層膜
　
３．引用発明
　引用例の段落【００２２】〜【００２６】を参照すれば、引用例には、
「基板２上の全体にわたってスパッタ法を用いてＴｉ膜又はＴｉ合金膜３と、Ｃｕ膜４とを順に成膜して積層膜を形成する段階と、
　薄膜トランジスタ部ａに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２７を形成した後、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とフッ酸とを含有する水溶液からなるエッチング剤を用いて上記積層膜に一括エッチングを施し、図１のＢに示すようなＴｉ膜又はＴｉ合金膜３と銅膜４とからなるゲート電極５を形成するとともに、ゲート配線の端子部ｃに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２８を形成した後、先に用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、図１のＢに示すようなＴｉ膜又はＴｉ合金膜３とＣｕ膜４とからなる下部パッド層１６ｂを形成する段階と、
　基板２の上面全体にＣＶＤ法を用いてゲート絶縁膜７を形成する段階と、
　半導体層８、ｎ+ 型ａ−Ｓｉ層９を形成した後、図１のＣに示すようにＴＦＴのチャネル部となるゲート電極５の上方部分を残すように半導体層８、ｎ+型ａ−Ｓｉ層９をエッチングする段階と、
　図２のＡに示されるように半導体層８を挟んで残されたｎ+型ａ−Ｓｉ層９上にソース電極１２とドレイン電極１４を形成するとともに、ソース配線の下部パッド層１６ａを形成する段階と、
　パッシベーション膜１７を形成し、ついで、パッシベーション膜１７にコンタクトホール１８を形成する段階と、
　ＩＴＯ層を全面に形成した後、パターニングすることにより、図３に示すように、コンタクトホール１８の底面および内壁面、パッシベーション膜１７の上面にかけてＩＴＯ層１９を形成する段階とを含む薄膜トランジスタ基板の製造方法。」の発明が記載されているものと認められる。
　
　ここで、この発明は、第一実施形態として、ゲート電極５及びゲート配線の下部パッド層１６ｂをＴｉ膜又はＴｉ合金膜３と銅膜４で形成したものであるが、引用例の段落【００３２】には、第二実施形態として、ゲート電極５及びゲート配線の下部パッド層１６ｂをＭｏ膜又はＭｏ合金膜とＣｕ膜との積層膜で形成することが記載され、このときには、エッチング剤についても、Ｔｉ膜又はＴｉ合金膜に用いられるペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とフッ酸とを含有する水溶液に代えてペルオキソ一硫酸一水素カリウムとリン酸と硝酸とを含有する水溶液とすることが記載されている。
　また、この薄膜トランジスタ基板は、引用例の段落【００１７】に記載されているように液晶表示装置に備えられる薄膜トランジスタ基板である。
　
　以上のことから、引用例には、第二実施形態として
「基板２上の全体にわたってスパッタ法を用いてＭｏ合金膜３とＣｕ膜４とを順に成膜して積層膜を形成する段階と、
　薄膜トランジスタ部ａに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２７を形成した後、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とリン酸と硝酸とを含有する水溶液からなるエッチング剤を用いて上記積層膜に一括エッチングを施し、Ｍｏ合金膜３と銅膜４とからなるゲート電極５を形成するとともに、ゲート配線の端子部ｃに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２８を形成した後、先に用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、Ｍｏ合金膜３とＣｕ膜４とからなる下部パッド層１６ｂを形成する段階と、
　基板２の上面全体にＣＶＤ法を用いてゲート絶縁膜７を形成する段階と、
　半導体層８、ｎ+ 型ａ−Ｓｉ層９を形成した後、ＴＦＴのチャネル部となるゲート電極５の上方部分を残すように半導体層８、ｎ+型ａ−Ｓｉ層９をエッチングする段階と、
　図２のＡに示されるように半導体層８を挟んで残されたｎ+型ａ−Ｓｉ層９上にソース電極１２とドレイン電極１４を形成するとともに、ソース配線の下部パッド層１６ａを形成する段階と、
　パッシベーション膜１７を形成し、ついで、パッシベーション膜１７にコンタクトホール１８を形成する段階と、
　ＩＴＯ層を全面に形成した後、パターニングすることにより、図３に示すように、コンタクトホール１８の底面および内壁面、パッシベーション膜１７の上面にかけてＩＴＯ層１９を形成する段階とを含む液晶表示装置に備えられる薄膜トランジスタ基板の製造方法。」の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
４．対比・判断
　本願補正発明と引用発明を対比する。
　引用発明の「基板２」、「Ｍｏ合金膜３」及び「Ｃｕ膜４」がそれぞれ本願補正発明の「基板」、「モリブデン合金（Ｍｏ−ａｌｌｏｙ）層」及び「銅（Ｃｕ）」に相当し、また、引用発明の「スパッタ法」は蒸着法といえるから、引用発明の「基板２上の全体にわたってスパッタ法を用いてＭｏ合金膜３とＣｕ膜４とを順に成膜して積層膜を形成する段階」は、本願補正発明の「基板上にモリブデン合金（Ｍｏ−ａｌｌｏｙ）層と銅（Ｃｕ）を順次蒸着する段階」に相当する。
　
　次に、引用発明の「積層膜」が本願補正発明の「モリブデン合金（Ｍｏ−ａｌｌｏｙ）と銅（Ｃｕ）の銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）二重層」に相当し、また、引用発明において、ゲート配線は、一方向に延びるものであり、ゲート電極５及び下部パッド層１６ｂに連結したものであり、これらゲート電極５及び下部パッド層１６ｂとともに同時に形成されるものであることが当業者に明らかである。
　そして、引用発明では、これらを形成するに際し、Ｍｏ合金膜３とＣｕ膜４の積層膜にマスクパターンを形成した後、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とリン酸と硝酸とを含有する水溶液からなるエッチング剤で上記積層膜に一括エッチングを施している。
　ここで、本願明細書の段落【００１２】及び【００１６】には、それぞれ、
「【００１２】前記銅／チタン（Ｃｕ／Ｔｉ）構造の配線を前述したエッチング溶液を利用して湿式エッチングを進行した場合には、前記エッチング溶液成分にフッ化イオン（Ｆ-）が含まれているために、前記二重層の金属をゲート配線に適用する場合には下部のガラス基板の表面がエッチングされる問題が発生し、このような不均一なエッチングにより液晶パネルにおけるむら不良を誘発する。」
「【００１６】反面、銅／モリブデン（Ｃｕ／Ｍｏ）の二重層である場合に、銅／モリブデン（Ｃｕ／Ｍｏ）をパターニングするエッチング溶液はガラス基板に影響は与えないが、モリブデン（Ｍｏ）金属自体が損傷を負うようになってむしろ銅（Ｃｕ）層を浮き上がるようにする不良を誘発する。」と記載されている。
　してみれば、引用発明のエッチング剤は、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とリン酸と硝酸とを含有する水溶液であって、第１実施形態とは異なりフッ化イオン（Ｆ-）を含むものではなく、Ｍｏ膜又はＭｏ合金膜とＣｕ膜との積層膜用のエッチング剤であるから、基板表面を損傷することなく基板を露出するものであることは明らかである。
　以上のことから、引用発明の「薄膜トランジスタ部ａに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２７を形成した後、ペルオキソ一硫酸一水素カリウム（ＫＨＳＯ5）とリン酸と硝酸とを含有する水溶液からなるエッチング剤を用いて上記積層膜に一括エッチングを施し、Ｍｏ合金膜３と銅膜４とからなるゲート電極５を形成するとともに、ゲート配線の端子部ｃに関しては上記積層膜を構成するＣｕ膜４上にフォトリソグラフィーにより所定パターンのマスクパターン２８を形成した後、先に用いたものと同様のエッチング剤を用いて上記積層膜に一括エッチングを施して、Ｍｏ合金膜３とＣｕ膜４とからなる下部パッド層１６ｂを形成する段階」は、本願補正発明の「前記モリブデン合金（Ｍｏ−ａｌｌｏｙ）と銅（Ｃｕ）の銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）二重層をパターニングして前記銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）のエッチング液により表面が損傷されない前記基板を露出し、一方向に延びたゲート配線とこれに連結したゲート電極を基板上に形成する段階」に相当する。
　
　次に引用発明の「ゲート絶縁膜７」が本願補正発明の「ゲート絶縁膜」に相当し、引用発明の「基板２の上面全体にＣＶＤ法を用いてゲート絶縁膜７を形成する段階」は、本願補正発明の「前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階」に相当する。
　
　次に、引用発明の「半導体層８」及び「ｎ+ 型ａ−Ｓｉ層９」がそれぞれ本願補正発明の「アクティブ層」及び「オーミックコンタクト層」に相当し、引用発明の「半導体層８、ｎ+ 型ａ−Ｓｉ層９を形成した後、ＴＦＴのチャネル部となるゲート電極５の上方部分を残すように半導体層８、ｎ+型ａ−Ｓｉ層９をエッチングする段階」は、本願補正発明の「前記ゲート電極上部のゲート絶縁膜上にアクティブ層とオーミックコンタクト層を積層する段階」に相当する。
　
　次に、引用発明の「ソース電極１２」と「ドレイン電極１４」が本願補正発明の「ソース電極」及び「ドレーン電極」に相当し、また、引用発明の「ソース配線」が本願補正発明の「データ配線」に相当するものであり、下部パッド層１６ａとともに形成されることは当業者に明らかであるから、引用発明の「図２のＡに示されるように半導体層８を挟んで残されたｎ+型ａ−Ｓｉ層９上にソース電極１２とドレイン電極１４を形成するとともに、ソース配線の下部パッド層１６ａを形成する段階」は、本願補正発明の「前記オーミックコンタクト層上に所定間隔離隔されたソース電極及びドレーン電極と、前記ゲート配線と垂直に交差して画素領域を定義するデータ配線を形成する段階」に相当する。
　
　次に、引用発明の「パッシベーション膜１７」が本願補正発明の「保護膜」に相当し、また、引用発明の「コンタクトホール１８」は、引用例の図２Ｂにみられるようにドレイン電極１４を露出しており、本願補正発明の「ドレーンコンタクトホール」に相当するから、引用発明の「パッシベーション膜１７を形成し、ついで、パッシベーション膜１７にコンタクトホール１８を形成する段階」は、本願補正発明の「前記データ配線とソース及びドレーン電極が形成された基板の全面に前記ドレーン電極の一部を露出するドレーンコンタクトホールを含む保護膜を形成する段階」に相当する。
　
　次に、引用発明の「ＩＴＯ層１９」が本願補正発明の「画素電極」に相当するところであり、引用発明の「ＩＴＯ層を全面に形成した後、パターニングすることにより、図３に示すように、コンタクトホール１８の底面および内壁面、パッシベーション膜１７の上面にかけてＩＴＯ層１９を形成する段階」は、本願補正発明の「前記ドレーンコンタクトホールを通して前記露出されたドレーン電極と接触しながら前記画素領域に配置する画素電極を形成する段階」に相当する。
　
　また、引用発明でいう「液晶表示装置に備えられる薄膜トランジスタ基板の製造方法」は、本願補正発明でいう「液晶表示装置用アレイ基板の製造方法」であるといえる。
　
　以上のとおりであるから、本願補正発明と引用発明はともに、
「基板上にモリブデン合金（Ｍｏ−ａｌｌｏｙ）層と銅（Ｃｕ）を順次蒸着する段階と；
　前記モリブデン合金（Ｍｏ−ａｌｌｏｙ）と銅（Ｃｕ）の銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）二重層をパターニングして前記銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）のエッチング液により表面が損傷されない前記基板を露出し、一方向に延びたゲート配線とこれに連結したゲート電極を基板上に形成する段階と；
　前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階と；
　前記ゲート電極上部のゲート絶縁膜上にアクティブ層とオーミックコンタクト層を積層する段階と；
　前記オーミックコンタクト層上に所定間隔離隔されたソース電極及びドレーン電極と、前記ゲート配線と垂直に交差して画素領域を定義するデータ配線を形成する段階と；
　前記データ配線とソース及びドレーン電極が形成された基板の全面に前記ドレーン電極の一部を露出するドレーンコンタクトホールを含む保護膜を形成する段階と；
　前記ドレーンコンタクトホールを通して前記露出されたドレーン電極と接触しながら前記画素領域に配置する画素電極を形成する段階とを含む液晶表示装置用アレイ基板の製造方法。」の発明である点で一致する。
　
　一方、本願補正発明は、「前記モリブデン合金層は１０Å〜５００Åの厚さを有し、前記銅は５００Å〜５０００Åの厚さを有する」とされているのに対し、引用発明では、Ｍｏ合金膜３とＣｕ膜４の厚さが不明である点で相違する。
　この点について検討するに、引用例の段落【００５０】には、実験例４として厚さ５０ｎｍ（５００Å）の各種の下地膜（Ｃｒ膜、Ｔｉ膜、Ｍｏ膜、Ｗ膜、ＴｉＮｉ膜）上に１００ｎｍ（１０００Å）のＣｕ膜を形成した積層膜が記載されているから、引用発明において、Ｍｏ合金膜とＣｕ膜の膜厚にそれぞれ実験例と同様の５００Åと１０００Åの膜厚を採用し、上記相違点に係る発明特定事項のものとすることは、当業者が容易に想到し得たものと認められ、本願補正発明の効果についても、引用発明のＭｏ合金膜とＣｕ膜の膜厚をそれぞれ上記の膜厚としたものが当然に奏するものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例に記載された発明に基いて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５．むすび
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
III．本願発明について
１．本願発明
　平成１９年１０月２４日付けの手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成１９年３月２６日付け手続補正書により補正された本願特許請求の範囲の請求項１ないし１９に記載された事項によって特定されるものであるところ、その請求項９に係る発明（以下、「本願発明」という。）は、次のとおりである。
「【請求項９】基板上にモリブデン合金（Ｍｏ−ａｌｌｏｙ）層と銅（Ｃｕ）を順次蒸着する段階と；
　前記モリブデン合金（Ｍｏ−ａｌｌｏｙ）と銅（Ｃｕ）の銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）二重層をパターニングして、一方向に延びたゲート配線とこれに連結したゲート電極を基板上に形成する段階と；
　前記ゲート配線とゲート電極が形成された基板の全面にゲート絶縁膜を形成する段階と；
　前記ゲート電極上部のゲート絶縁膜上にアクティブ層とオーミックコンタクト層を積層する段階と；
　前記オーミックコンタクト層上に所定間隔離隔されたソース電極及びドレーン電極と、前記ゲート配線と垂直に交差して画素領域を定義するデータ配線を形成する段階と；
　前記データ配線とソース及びドレーン電極が形成された基板の全面に前記ドレーン電極の一部を露出するドレーンコンタクトホールを含む保護膜を形成する段階と；
　前記ドレーンコンタクトホールを通して前記露出されたドレーン電極と接触しながら前記画素領域に配置する画素電極を形成する段階とを含み、
　前記モリブデン合金層は１０Å〜５００Åの厚さを有し、前記銅は５００Å〜５０００
Åの厚さを有することを特徴とする液晶表示装置用アレイ基板の製造方法。」
　
２．判断
　本願発明は、上記本願補正発明において「前記銅／モリブデン合金（Ｃｕ／Ｍｏ−ａｌｌｏｙ）のエッチング液により表面が損傷されない前記基板を露出し」との限定事項を欠くものであり、本願発明にさらに限定を加えたものである本願補正発明が上記II．［II］４．での検討のとおり、上記引用例に記載された発明に基いて当業者が容易に発明できたものであるから、本願発明が同様の理由により上記引用例に記載された発明に基いて当業者が容易に発明できたものであることは明らかである。
　
３．むすび
　したがって、本願発明は、上記引用例に記載された発明に基いて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。