(57)【特許請求の範囲】
【請求項１】
中継先となる単一または複数の出方路を示す識別情報を含む伝送情報について、多重伝送路である入方路の最大呼量と最大語長との積とその出方路の伝送速度との比以上のサイズの記憶領域を有し、その記憶領域をリサイクリックに割り付けて記憶する記憶手段と、
前記伝送情報について、前記単一または複数の出方路に個別に対応して設けられ、かつ先入れ先出し方式により前記入り方路との伝送速度の相違を吸収して分配および中継を行う速度変換手段と、
前記伝送情報を取り込み、その伝送情報について、前記識別情報を抽出することにより前記単一または複数の出方路を求め、これらの出方路に対応した速度変換手段と前記記憶手段との間の引き渡しを行う方路選定手段と
を備えたことを特徴とする多重分離回路。
【請求項２】
請求項１に記載の多重分離回路において、
速度変換手段は、
方路選定手段によって記憶手段から先行して引き渡された伝送情報について、分配および中継の処理が完了したか否かを示す状態情報を出力する手段を有し、
方路選定手段は、
抽出された識別情報を先入り先出し方式により蓄積するＦＩＦＯと、
前記速度変換手段の内、前記ＦＩＦＯを介して得られる識別情報に対応する速度変換手段の状態情報を監視し、その結果に応じてその速度変換手段と記憶手段との間における後続の伝送情報の引き渡しタイミングを得る出方路監視手段とから構成された
ことを特徴とする多重分離回路。
【請求項３】
請求項１または請求項２に記載の多重分離回路において、
記憶手段には、先入れ先出し方式が適用された
ことを特徴とする多重分離回路。
【請求項４】
請求項３に記載の多重分離回路において、
方路選定手段は、先入れ先出し方式が適用された記憶手段の最終段とその前段との段間から伝送情報を取り込む
ことを特徴とする多重分離回路。
【請求項５】
請求項１ないし請求項４に記載の多重分離回路において、
方路選定手段には、
速度変換手段に引き渡すべき個々の伝送情報ついて、記憶手段の読み出しアドレスあるいは求められた出方路をその出方路毎に登録する待ち行列を有する
ことを特徴とする多重分離回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、伝送区間の分岐点において、スループットの相違を吸収しつつ中継処理を行う多重分離回路に関する。
【０００２】
【従来の技術】
伝送システムの伝送区間毎に設けられた伝送装置には、トラフィックの変動分および後続の伝送区間とのスループット（スループット）の相違を吸収しつつ中継処理や分配処理を行う多重分離回路が搭載される。
【０００３】
従来の多重分離回路の内、共通バッファ型の多重分離回路は、例えば、図１０（ａ）  に示すように、スループットが  ６２２Ｍｂｐｓ  である入方路の一端に入力が接続されたバッファメモリ（ＲＡＭ）１０１と、その伝送路の一端とバッファメモリ１０１のアクセス制御入力との間に挿入されたアドレス制御部１０２と、バッファメモリ１０１の出力とスループットが  １５５Ｍｂｐｓ  である４つの出方路の一端との間に配置された直−並列変換部１０３とから構成される。
【０００４】
このような多重分離回路では、アドレス制御部１０２は、入方路の伝送方式に基づいて信号を受信して同期制御を行う。さらに、アドレス制御部１０２は、その信号を伝送単位（例えば、パケット単位やセル単位）に分離し、その伝送単位毎に伝送先の方路を示す情報を抽出してその情報に対応したアドレスをバッファメモリ１０１に与える。バッファメモリ１０１は、このようなアドレスで示される記憶領域に入方路から受信された伝送情報を蓄積する。また、入方路のトラヒック量は必ずしも一定ではないが、そのトラヒック量の変動分は上述した蓄積によって吸収される。
【０００５】
直列−並列変換部１０３は、上述した４つの出方路に個別に対応したバッファメモリ１０１の記憶領域から順次伝送情報を読み出し、これらの伝送路に並行して送出する。
【０００６】
したがって、このような共通バッファ型の多重分離回路が適用された伝送装置では、トラヒックの変動分を吸収しつつスループットが異なる伝送区間について中継が行われる。
【０００７】
また、上述した共通バッファ型の多重分離回路には、例えば、マルチキャスト方式のＣＡＴＶシステムに適用される場合には、同一の伝送情報を複数の方路に並行して分配するコピー機能が付加される。
【０００８】
さらに、このような共通バッファ型の多重分離回路は、互いに粗に結合されたバッファメモリ１０１、アドレス制御部１０２および直−並列変換部１０３からなるモジュールで構成され、パターン設計の効率化が可能であるために、後述の個別バッファ型の多重分離回路に比較してＬＳＩ化に適する。
【０００９】
また、従来の多重分離回路には、上述した共通バッファ型の多重分離回路の他に、個別バッファ型の多重分離回路がある。このような分離多重化回路は、例えば、図１０（ｂ）  に示すように、スループットが  ６２２Ｍｂｐｓ  である入方路の一端と、スループットが  １５５Ｍｂｐｓ  である４つの出方路の一端との間に個別に配置されたバッファメモリ（ＲＡＭ）１０４１  〜１０４４  で構成される。
【００１０】
このような多重分離回路では、バッファメモリ１０４１  〜１０４４  は、図示されない制御部が行う同期制御およびアクセス制御の下で入方路から伝送情報を受信し、かつ伝送単位に分離しつつ伝送先の方路毎に分離して蓄積する。さらに、バッファメモリ１０４１  〜１０４４  は、それぞれ上述した同期制御およびアクセス制御の下で蓄積された伝送情報を記憶領域から順次読み出し、上述した４つの出方路に並行して送出する。
【００１１】
したがって、トラヒックの変動分を吸収しつつ速度変換が行われ、スループットが異なる伝送区間相互間の中継および分配が行なわれる。
【００１２】
【発明が解決しようとする課題】
ところで、上述した共通バッファ型の多重分離回路の内、コピー機能を有するものでは、例えば、図１１に示すように、各出方路の数と入方路の数との比で与えられる分配比が両者間のスループットの比より大きい「１６」となり、バッファメモリ１０１と直−並列変換部１０３との接続点におけるスループットは 622Ｍbps から 2.488Ｇbps と４倍の値になる。
【００１３】
しかし、このようにバッファメモリ１０１と直列−変換部１０３との接続点におけるスループットが大きい値となると、バッファメモリ１０１の読み出し速度も連動して高い値となってその値がボトルネックとなり、出方路のスループットを所望の値に保ちつつ大きな分配比を得ることは、そのバッファメモリの素子のアクセス速度や素子間を結ぶ線路の伝搬速度等の上限によって阻まれて実現されなかった。
【００１４】
また、上述した個別バッファ型の多重分離回路では、分配比が大きい値となっても各出方路に対応して設けられたバッファメモリの書き込み速度は一定であり、かつそのバッファメモリの読み出し速度は対応する出方路のスループットによって決定される。
【００１５】
したがって、個別バッファ型の多重分離回路は、共通バッファ型の多重分離回路に比較して大きな分配比に容易に適応できるが、個々の出方路のトラヒックの分布の如何にかかわらずこれらの出方路に個別に対応したバッファメモリが搭載されるために、ハードウエアのサイズが増加して高価であった。
【００１６】
本発明は、回路規模および価格を低減しつつ確実に大きな分配比を得る多重分離回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は、請求項１、３に記載の発明の原理ブロック図である。
請求項１に記載の発明は、中継先となる単一または複数の出方路を示す識別情報を含む伝送情報について、多重伝送路である入方路の最大呼量と最大語長との積とその出方路の伝送速度との比以上のサイズの記憶領域を有し、その記憶領域をリサイクリックに割り付けて記憶する記憶手段１１と、伝送情報について、単一または複数の出方路に個別に対応して設けられ、かつ先入れ先出し方式により入り方路との伝送速度の相違を吸収して分配および中継を行う速度変換手段１３１  〜１３Ｎ  と、伝送情報を取り込み、その伝送情報について、識別情報を抽出することにより単一または複数の出方路を求め、これらの出方路に対応した速度変換手段と記憶手段１１との間の引き渡しを行う方路選定手段１５とを備えたことを特徴とする。
【００１８】
図２は、請求項２〜５に記載の発明の原理ブロック図である。
請求項２に記載の発明は、請求項１に記載の多重分離回路において、速度変換手段１３１  〜１３Ｎ  は、方路選定手段１５によって記憶手段１１から先行して引き渡された伝送情報について、分配および中継の処理が完了したか否かを示す状態情報を出力する手段を有し、方路選定手段１５は、抽出された識別情報を先入り先出し方式により蓄積するＦＩＦＯ２１と、速度変換手段１３１〜１３Ｎの内、ＦＩＦＯ２１を介して得られる識別情報に対応する速度変換手段の状態情報を監視し、その結果に応じてその速度変換手段と記憶手段１１との間における後続の伝送情報の引き渡しタイミングを得る出方路監視手段２３とから構成されたことを特徴とする。
【００１９】
請求項３に記載の発明は、請求項１または請求項２に記載の多重分離回路において、記憶手段１１には、先入れ先出し方式が適用されたことを特徴とする。
請求項４に記載の発明は、請求項３に記載の多重分離回路において、方路選定手段１５は、先入れ先出し方式が適用された記憶手段１１の最終段とその前段との段間から伝送情報を取り込むことを特徴とする。
【００２０】
請求項５に記載の発明は、請求項１ないし請求項４に記載の多重分離回路において、方路選定手段１５には、速度変換手段１３１  〜１３Ｎ  に引き渡すべき個々の伝送情報ついて、記憶手段１１の読み出しアドレスあるいは求められた出方路をその出方路毎に登録する待ち行列を有することを特徴とする。
【００２１】
【作用】
請求項１に記載の発明にかかわる多重分離回路では、記憶手段１１は、入方路の最大呼量とその入方路から受信される伝送情報の最大語長との積とこれらの出方路の伝送速度との比以上にサイズが設定された記憶領域を有し、全ての出方路に共通のバッファとして設けられる。また、記憶手段１１は、上述した入方路から受信される個々の伝送情報を取り込み、このような記憶領域をリサイクリックに割り付けて記憶する。したがって、入方路のトラヒックの変動分は、記憶手段１１によって確実に吸収される。
【００２２】
また、方路選定手段１５は、上述した伝送情報を入方路あるいは記憶手段１１を介して取り込み、その伝送情報に含まれた識別情報を抽出してその識別情報で示される単一あるいは複数の中継先（分配先）の出方路を求める。さらに、方路選定手段１５は、記憶手段に１１に記憶された伝送情報の内、このようにして求められた出方路を中継先や分配先とするものを読み出してその出方路に対応した速度変換手段に引き渡す。速度変換手段１３１  〜１３Ｎ  は、このようにして引き渡された伝送情報を取り込み、個別に該当する出方路に送出する。
【００２３】
すなわち、速度変換手段１３１  〜１３Ｎ  は入方路と出方路との伝送速度の相違を吸収するが、その入方路のトラヒックの変動分が上述した記憶手段１１によって先行して吸収されるので、これらの速度変換手段および記憶手段１１の記憶領域のサイズは、それぞれ出方路に対して送出されるべき伝送情報の語長単位および上述した比を下限値として小さな値に設定可能である。
【００２４】
したがって、従来の個別バッファ方式に比較してハードウエアのサイズを低減しつつトラヒックの変動分の吸収と速度変換とが行われる。
請求項２に記載の発明にかかわる多重分離回路では、速度変換手段１３１  〜１３Ｎ  は、それぞれ方路選定手段１５によって記憶手段１１から引き渡された伝送情報を出方路に送出し、かつその送出が完了したか否かを示す状態情報を出力する。方路選定手段１５では、ＦＩＦＯ２１は抽出された識別情報を先入り先出し方式により蓄積する。出方路監視手段２３は、速度変換手段１３１〜１３Ｎの内、ＦＩＦＯ２１を介して得られる識別情報に対応する速度変換手段の状態情報を監視し、その速度変換手段に対応した出方路が空いている場合には、記憶手段１１から後続の伝送情報を引き渡すタイミングを得る。
【００２５】
すなわち、このようなタイミングはランダムアクセス方式のメモリに比較してハードウエアの構成が簡単なＦＩＦＯ２１によって得られるので、低廉化や実装スペースの圧縮がはかられ、かつ伝送情報が入方路から与えられた順序に従って出方路に中継あるいは分配される。
【００２６】
請求項３に記載の発明にかかわる多重分離回路では、記憶手段１１に先入れ先出し方式が適用されるので、入方路から与えられた順序やその記憶手段に格納された順序以外の順序では出方路に対して伝送情報の送出は行われない。しかし、同一の伝送情報の送出が完了するタイミングが出方路毎に異ならない場合には、記憶手段１１のハードウエアの構成がランダムアクセス方式が適用された場合に比較して簡略化される。
【００２７】
したがって、低廉化や実装スペースの圧縮をはかりつつ、伝送情報が入方路から与えられた順序に従って出方路に中継あるいは分配される。
請求項４に記載の発明にかかわる多重分離回路では、方路選定手段１５は、先入れ先出し方式が適用された記憶手段１１の最終段とその前段との段間から伝送情報を取り込む。
【００２８】
すなわち、入方路のトラヒックの変動分は記憶手段１１によって吸収されるが、伝送情報は、その記憶手段の最終段から出力されて速度変換手段１３1 〜１３N の内、中継先の出方路に対応し、かつ空となったものを介して速やかに送出される。
【００２９】
したがって、記憶手段１１がトラヒックの変動分を吸収する際に生じる遅延時間を補償する手段を含まずに方路選定手段１５が構成され、請求項１〜３に記載の発明にかかわる多重分離回路に比べてハードウエアの構成が簡略化される。
【００３０】
請求項５に記載の発明にかかわる多重分離回路では、方路選定手段１５は、記憶手段１１から速度変換手段１３１  〜１３Ｎ  に引き渡すべき個々の伝送情報ついて、その記憶手段の読み出しアドレスあるいは方路選定手段１５によって求められた出方路をその出方路毎に登録する待ち行列を有する。
【００３１】
したがって、速度変換手段１３１  〜１３Ｎ  が後続の伝送情報を取り込み可能となる時点に先行して、方路選定手段１５はその伝送情報が記憶された記憶手段１１の読み出しアドレスや出方路を確実に得ることができる。
【００３２】
【実施例】
以下、図面に基づいて本発明の実施例について詳細に説明する。
図３は、請求項１に記載の発明に対応した実施例を示す図である。
【００３３】
図において、メモリ３１およびルーティングヘッダ抽出部（以下、単に「ヘッダ抽出部」という。）３２の入力にはスループットが  ６２２Ｍｂｐｓ  である入方路が接続され、そのヘッダ抽出部の出力は出力制御部３３を介してメモリ３１の制御入力に接続される。メモリ３１の出力は速度変換バッファ３４１  〜３４１６の入力に接続され、これらの速度変換バッファの出力は個別にスループットが１５５Ｍｂｐｓである出方路に接続される。
【００３４】
なお、本実施例と図１に示すブロック図との対応関係については、メモリ３１は記憶手段１１に対応し、ヘッダ抽出部３２、出力制御部およびメモリ３１は方路選定手段１５に対応し、速度変換バッファ３４１  〜３４１６は速度変換手段１３１  〜１３Ｎ  に対応する。
【００３５】
図４は、本実施例の動作を説明する図である。
以下、図３および図４を参照して本実施例の動作を説明する。
メモリ３１は、個々の出方路に共通に割り付けられた記憶領域を有し、入方路から受信される信号を順次取り込んで伝送単位（例えば、パケット単位やセル単位）に分割しながらその記憶領域にリサイクリックに書き込む（図４▲１▼）。
【００３６】
ヘッダ抽出部３２は、上述した信号を取り込んで入方路の伝送方式に基づく同期制御を行い、かつ伝送単位毎にその信号に含まれる伝送先の出方路の識別情報を抽出する。
【００３７】
出力制御部３３は、このようにして抽出された識別情報を含む伝送単位毎に、その伝送単位のメモリ３１に対する書き込みアドレスを取り込んで蓄積する。
また、出力制御部３３は、図示されない同期制御部が行う制御の下で入方路および出方路との同期がとられ、その同期の下で各出方路に対応した読み出しタイミングと、読み出しアドレス（蓄積された書き込みアドレスを読み出すことにより与えられる。）とをメモリ３１に与えると共に、その読み出しアドレスに応じてメモリ３１から情報を読み出して上述した伝送単位に対応する速度変換バッファに与える（図４▲２▼）。
【００３８】
速度変換バッファ３４１  〜３４１６は、それぞれこのようにして与えられる情報を蓄積しつつ対応する出方路に送出する（図４▲３▼）。
すなわち、メモリ３１によって入方路のトラヒックの変動分が吸収され、かつ出力制御部３３とメモリ３１と速度変換バッファ３４１  〜３４１６の制御の下でその入方路と出方路との間スループットの相違が吸収される。
【００３９】
ところで、このような多重分離回路では、メモリ３１が有する記憶領域のサイズは、入方路のトラヒック量、トラヒックの分布、所望の伝送品質（例えば、セル廃棄率等）その他に基づいて予め決められ、上述したトラヒックの変動分が十分に吸収され得る値に設定される。
【００４０】
しかし、速度変換バッファ３４１  〜３４１６が有する記憶領域のサイズについては、伝送単位（例えば、出方路がＡＴＭに適応する場合には、単位セル）の長さ以上あれば入方路と各出方路とのスループットの相違が吸収される。
【００４１】
このように本実施例によれば、全ての出方路に共用されるメモリ３１によってトラヒックの変動分が吸収され、かつ各出方路に対応して設けられたサイズが小さい速度変換バッファ３４１  〜３４１６によって入方路との速度変換が行われるので、これらのメモリおよび速度変換バッファのサイズの総和は、従来の個別バッファ方式の多重分離回路に搭載されたバッファメモリのサイズに比べて大幅に小さな値となる。
【００４２】
なお、このようなメモリ３１と速度変換バッファ３４１  〜３４１６の記憶領域のサイズについては、例えば、トラヒックの分布が９０パーセントランダムであってセルの廃棄率が「１０−１１  」であるＡＴＭリンクシステムにおいて、伝送速度が６２２Ｍｂｐｓ  である入方路と伝送速度が１５５Ｍｂｐｓ  である４本の出方路との間に本実施例が適用された場合には、約２７０セル分となる。しかし、従来の個別バッファ方式の多重分離回路では、搭載されるべきバッファの記憶領域のサイズは、約３２０（＝８０セル×４）セルとなるから、約５０（＝３２０−２７０）セルの記憶領域に相当するハードウエアのサイズが低減される。
【００４３】
したがって、本実施例にかかわる多重分離回路では、回路規模および価格を低減しつつ大きな分配比に柔軟に対応することが可能となる。
図５は、請求項２に記載の発明に対応した第一の実施例を示す図である。
【００４４】
本実施例と図３に示す実施例との構成の相違点は、出力制御部３３に代えて出力制御部５１が備えられ、速度変換バッファ３４１  〜３４１６に代えて速度変換バッファ５２１  〜５２１６が備えられた点にある。
【００４５】
出力制御部５１は、縦続接続されたＦＩＦＯ５３と出方路比較部５４とから構成され、その出方路比較部の比較入力には速度変換バッファ５２１  〜５２１６のステータス出力が接続される。
【００４６】
なお、本実施例と図２に示すブロック図との対応関係については、メモリ３１は記憶手段１１に対応し、ヘッダ抽出部３２、出力制御部５１およびメモリ３１は方路選定手段１５に対応し、速度変換バッファ５２１  〜５２１６は速度変換手段１３１  〜１３Ｎ  に対応し、ＦＩＦＯ５３はＦＩＦＯ２１に対応し、出方路比較部３３は出方路監視手段２３に対応する。
【００４７】
以下、図５および図４を参照して本実施例の動作を説明する。
メモリ３１は、個々の出方路に共通に割り付けられた記憶領域を有し、入方路から受信される信号を順次取り込んで伝送単位に分割しながらその記憶領域にリサイクリックに書き込む（図４▲１▼）。
【００４８】
ヘッダ抽出部３２は、上述した信号を取り込んで入方路の伝送方式に基づく同期制御を行い、かつ伝送単位毎にその信号に含まれる伝送先の出方路の識別情報を抽出する。
【００４９】
出力制御部５１では、ＦＩＦＯ５３は、このようにして抽出された識別情報を順次取り込んで順次記憶する。さらに、ＦＩＦＯ５３は、このようにして記憶した識別情報をファーストイン・ファーストアウト方式に基づいて蓄積しつつ出力する。
【００５０】
一方、速度変換バッファ５２１  〜５２１６は、それぞれ１面あるいは２面のメモリで構成され、これらの面の何れかが空の状態となるとその旨を示す状態フラグ（エンプティフラグ）を出力する。
【００５１】
出方路比較部５４は、速度変換バッファ５２１  〜５２１６の内、ＦＩＦＯ５３から出力される識別情報で示されるものについて、上述した状態フラグを監視し、その状態フラグが少なくとも１面が空である状態を示す場合には、その速度変換バッファに対応した記憶領域の読み出しアドレスを生成してメモリ３１に与える。
【００５２】
また、ＦＩＦＯ５３および出方路比較部５４は図示されない同期制御部が行う制御の下で入方路との同期がとられ、上述した読み出し指令はその同期の下で与えられる。
【００５３】
メモリ３１は、このような読み出しアドレスに対応する記憶領域から上述した伝送単位に情報を読み出して該当する速度変換バッファに与える（図４▲２▼）。
速度変換バッファ５２１  〜５２１６は、それぞれこのようにして与えられる情報を蓄積して対応する出方路に送出する（図４▲３▼）。
【００５４】
すなわち、メモリ３１によって入方路のトラヒックの変動分が吸収され、かつ出力制御部５１とメモリ３１と速度変換バッファ５２１  〜５２１６との制御の下でその入方路と出方路との間のスループットの相違が吸収される。
【００５５】
また、このような多重分離回路では、メモリ３１の記憶領域のサイズは、入方路のトラヒック量、トラヒックの分布、所望の伝送品質（例えば、セル廃棄率等）その他に基づいて予め決められ決められ、上述したトラヒックの変動分が十分に吸収され得る値に設定される。
【００５６】
しかし、速度変換バッファ５２１  〜５２１６が有する記憶領域のサイズについては、伝送単位（例えば、出方路がＡＴＭに適応する場合には、単位セル）の長さ以上あれば入方路と各出方路とのスループットの相違が吸収される。
【００５７】
このように本実施例によれば、上述した請求項１に記載の発明に対応した実施例と同様にして全ての出方路のトラヒックの変動分がメモリ３１によって吸収され、かつ各出方路に対応して設けられた速度変換バッファ５２１  〜５２１６によって入方路との差が吸収されるので、これらのメモリおよび速度変換バッファのサイズの総和は、従来の個別バッファ方式の多重分離回路に搭載されたバッファメモリのサイズに比べて大幅に小さな値となる。
【００５８】
したがって、本実施例にかかわる多重分離回路では、回路規模および価格を低減しつつ大きな分配比に柔軟に対応することが可能となる。
なお、本実施例では、速度変換バッファ５２１  〜５２１６に個別に対応した出方路に送出される伝送単位（フレームやセル）が可変長の長さを有する場合には、ＦＩＦＯ５３から出力される識別情報に対応した出方路に対する先行する伝送単位の送出が完了するまで、他の出方路に対する後続の伝送単位の送出が規制されるが、伝送単位の長さが一定である場合にはハードウエアを簡略化して確実にトラヒックの変動分の吸収と速度変換とが行なわれる。
【００５９】
図６は、請求項２に記載の発明に対応した第二の実施例を示す図である。
図において、図５に示すものと機能および構成が同じものについては、同じ参照番号を付与して示し、ここではその説明を省略する。
【００６０】
本実施例と図５に示す実施例との構成の相違点は、メモリ３１に代えてＦＩＦＯ６１が備えられた点にある。
以下、本実施例の動作を説明する。
【００６１】
本実施例では、図５に示す実施例と同様にして回路規模および価格を低減しつつ大きな分配比に柔軟に対応し、かつ入方路のトラヒックの変動分を吸収しつつ速度変換が行われる。なお、このような中継処理については、上述した構成の相違点があっても図５に示す実施例と同じであるから、ここではその説明を省略する。
【００６２】
また、本実施例では、メモリ３１に代えてＦＩＦＯ６１が備えられているが、伝送単位の長さが一定である場合には、各出方路において伝送単位の送出が完了するタイミングが逆転することはないので、性能を保持しつつファーストイン・ファーストアウト方式のメモリであるＦＩＦＯを適用することが可能である。
【００６３】
したがって、図５に示すメモリ３１のようなランダムアクセス方式のメモリに代えて、構成が簡単であって安価なファーストイン・ファーストアウト方式のメモリを採用しつつ同等の性能が得られる。
【００６４】
図７は、請求項３に記載の発明に対応した実施例を示す図である。
図において、図３および図６に示すものと機能および構成が同じものについては、同じ参照番号を付与して示し、ここではその説明を省略する。
【００６５】
本実施例と図６に示す実施例との構成の相違点は、速度変換バッファ５２１  〜５２１６に代えて速度変換バッファ３４１  〜３４１６が備えられ、出方路比較部５４に代えて出方路比較部７１が備えられ、出方路比較部７１の比較入力には出方路ラッチ７２の各出力が接続された点にある。
【００６６】
なお、出方路状態ラッチ７２は、速度変換バッファ３４１  〜３４１６が空であるか否かを示す２値の状態情報を個別に保持するレジスタで構成される。
以下、本実施例の動作を説明する。
【００６７】
出方路状態ラッチ７２に保持される状態情報の各ビットは、それぞれ図示されない同期制御回路が行う制御の下で、対応する速度変換バッファにＦＩＦＯ６１から伝送情報が引き渡された時点で論理値「１」に設定され、かつその速度変換バッファが空となった時点で論理値「０」に設定される。
【００６８】
出方路比較部７１は、図５および図６に示す実施例において速度変換バッファ５２１  〜５２１６が送出する状態フラグに代えて上述した状態情報を参照することにより、速度変換バッファ３４１  〜３４１６が空であるか否かを判断し、その判断の結果に基づいてメモリ３１とこれらの速度変換バッファとの間のデータの引き渡しを行う。
【００６９】
したがって、本実施例によれば、上述した状態情報の論理値が確実に更新される条件（例えば、各出方路に送出される伝送情報の語長が一定であってこれらの出方路間のフレーム同期が確立していること）が成立する限りにおいて、速度変換バッファ３４１  〜３４１６とその前段にあるＦＩＦＯ６１等との結合が粗となり、両者がモジュール化されて同一基盤上に実装される場合におけるレイアウトの自由度が高められる。
【００７０】
図８は、請求項４に記載の発明に対応した実施例を示す図である。
図において、図６に示すものと機能および構成が同じものについては、同じ参照番号を付与して示し、ここではその説明を省略する。
【００７１】
本実施例と図６に示す実施例との構成の相違点は、ヘッダ抽出部３２の入力がＦＩＦＯ６１の出力に接続され、速度変換バッファ５２１  〜５２１６の入力にはＦＩＦＯ６１の出力が単位バッファ８１を介して接続され、ヘッダ抽出部３２の出力がＦＩＦＯ５３を介さずに直接出方路比較部３３の入力に接続され、その出方路比較部の出力がＦＩＦＯ６１および単位バッファ８１の制御入力に接続された点にある。
【００７２】
なお、本実施例と図３に示すブロック図との対応関係については、ＦＩＦＯ６１および単位バッファ８１は記憶手段１１に対応するが、その他の各構成要素の対応関係は上述した実施例と同じであるからここではその説明を省略する。
【００７３】
以下、本実施例の動作を説明する。
本実施例では、図６に示す実施例と同様にしてトラヒックの変動分はＦＩＦＯ６１によって吸収されるが、ヘッダ抽出部３２はそのＦＩＦＯを介して入方路から受信された情報について伝送単位毎に伝送先の出方路の識別情報を抽出する。
【００７４】
また、このようにＦＩＦＯ６１の出力に得られる情報は、記憶領域のサイズが単一の伝送単位の長さに等しい単位バッファ８１を介して速度変換バッファ５１１  〜５２１６に与えられる。
【００７５】
すなわち、ヘッダ抽出部３２によって出方路の識別情報が抽出された情報は、単位バッファ７１の入出力間における伝搬遅延時間経過後に速やかに速度変換バッファ５２１  〜５２１６の入力に与えられるので、図６に示す実施例のようにヘッダ抽出部３２と出方路比較部５４との段間にＦＩＦＯ５３を配置しなくても、入方路のトラヒックの変動分が吸収され、かつ速度変換が行われる。なお、このような速度変換を伴う中継処理については、図６に示す実施例と同じであるから、ここではその説明を省略する。
【００７６】
したがって、本実施例では、図６に示す実施例に比較して、さらに、回路規模および価格を低減しつつ大きな分配比に柔軟に対応可能である。
図９は、請求項５に記載の発明に対応した実施例を示す図である。
【００７７】
図において、図３、図５、図６および図８に示すものと機能および構成が同じものについては、同じ参照番号を付与して示し、ここではその説明を省略する。本実施例と図８に示す実施例との構成の相違点は、ＦＩＦＯ６１に代えてメモリ３１が備えられ、出方路比較部７１の出力がアドレス管理部９１を介してメモリ３１の第一の制御入力に接続され、そのメモリの第二の制御入力とアドレス管理部のアドレス入力にはアドレス生成部９２の出力が接続され、出方路比較部７１にはレジスタ９３を含む点にある。
【００７８】
以下、本実施例の動作を説明する。
アドレス生成部９２は、入方路から情報として与えられる伝送単位についてメモリ３１の書き込みアドレスを与え、かつアドレス管理部９１にそのアドレスを逐次通知する。
【００７９】
出方路比較部７１は、ＦＩＦＯ５３を介して与えられる識別情報を取り込み、出方路状態ラッチ７２からその識別情報に対応した出方路の状態を得る。さらに、出方路比較部７１は、このようにして得られた状態が先行する伝送単位の送出が完了していないことを示す場合には該当する識別情報をレジスタ９３に保持し、反対に完了している場合には、レジスタ９３に保持された識別情報を優先しつつその識別情報をアドレス管理部９１に与える。
【００８０】
アドレス管理部９１は、このようにして与えられる識別情報に対応するメモリ３１の記憶領域の内、読み出しポインタで示されるアドレスをそのメモリに与える。
【００８１】
したがって、本実施例によれば、先行する伝送単位の送信が未完了である出方路について後続の伝送単位が与えられた場合に、メモリ３１の読み出しアドレスがランダムに切替えられるので、図５〜図８に示す実施例のように、メモリ３１やＦＩＦＯ６１からの読み出しを保留する必要がなく、その保留に伴う伝送効率の低下が回避される。
【００８２】
なお、本実施例では、入方路のトラヒックの変動分を吸収したり、その入方路と出方路のスループットの相違に適応した速度変換を行う動作については、既述の各実施例と同様であるから、ここでは、その説明を省略する。
【００８３】
【発明の効果】
以上説明したように請求項１に記載の発明では、入方路のトラヒックの変動分を吸収する記憶手段とその入方路と出方路との間の伝送速度の差を吸収する速度変換手段とを個別に設けて、これらの手段の記憶領域のサイズがトラヒックの分布と伝送速度の比とに適応した最小の値に設定される。
【００８４】
したがって、従来の個別バッファ方式に比較してハードウエアのサイズを低減しつつトラヒックの変動分の吸収と速度変換とが行われる。
また、請求項２に記載の発明では、方路選定手段によって抽出された識別情報を先入り先出し方式により蓄積するＦＩＦＯに蓄積することにより、低廉化や実装スペースの圧縮がはかられ、かつ入方路から与えられた順序に従って出方路に対して伝送情報の中継や分配が行われる。
【００８５】
請求項３に記載の発明では、トラヒックの変動分を吸収する記憶手段に先入れ先出し方式が適用され、同じ伝送情報が中継あるい分配される出方路相互の同期が取られている場合には、性能を保ちつつランダムアクセス方式の記憶手段が適用された場合に比較してハードウエアの構成が簡略化される。
【００８６】
請求項４に記載の発明では、方路選定の対象となる伝送情報は先入れ先出し方式が適用された記憶手段の最終段の前段から方路選定手段に与えられ、記憶手段がトラヒックの変動分を吸収する際に生じる遅延時間を補償する手段を含まずに方路選定手段が構成される。
【００８７】
請求項５に記載の発明では、個々の出方路に対応した速度変換手段が後続の伝送情報を取り込み可能となる時点に先行して、その伝送情報が記憶された記憶手段の読み出しアドレスや出方路が方路選定手段によって確実に得られる。
【００８８】
すなわち、本発明にかかわる多重分離回路では、回路規模および価格を低減しつつ確実に大きな分配比が得られる。
したがって、本発明が適用された伝送システムでは、低廉化をはかりつつ保守および運用にかかわる効率および性能が高められる。
【図面の簡単な説明】
【図１】請求項１、３に記載の発明の原理ブロック図である。
【図２】請求項２〜５に記載の発明の原理ブロック図である。
【図３】請求項１に記載の発明に対応した実施例を示す図である。
【図４】本実施例の動作を説明する図である。
【図５】請求項２に記載の発明に対応した第一の実施例を示す図である。
【図６】請求項２に記載の発明に対応した第二の実施例を示す図である。
【図７】請求項３に記載の発明に対応した実施例を示す図である。
【図８】請求項４に記載の発明に対応した実施例を示す図である。
【図９】請求項５に記載の発明に対応した実施例を示す図である。
【図１０】従来の多重分離回路の構成例を示す図である。
【図１１】従来例の問題点を説明する図である。
【符号の説明】
１１  記憶手段
１３  速度変換手段
１５  方路選定手段
２１，５３，６１，７１  ＦＩＦＯ
２３  出方路監視手段
３１  メモリ
３２  ルーティングヘッダ抽出部
３３，５１  出力制御部
３４，５２  速度変換バッファ
５４  出方路比較部
７２  出方路状態ラッチ
８１  単位バッファ
９１  アドレス管理部
９２  アドレス生成部
９３  レジスタ
１０１，１０４  バッファメモリ（ＲＡＭ）
１０２  アドレス制御部
１０３  直−並列変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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