【事件の表示】
　特許第２９０７４８１号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第２９０７４８１号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。
【理　由】
１．審判請求の要旨
　本件審判請求の要旨は、特許第２９０７４８１号（平成２年３月１４日出願（特許法第４１条に基づく優先権主張　平成元年３月１７日）、平成１１年４月２日設定登録、以下、「本件特許」という。）の明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付した訂正明細書のとおりに訂正すること（以下、「本件訂正」という。）を求めるものである。
　
２．訂正の内容
　訂正の内容は、以下のとおりである。
（１）訂正事項１
　本件特許明細書の特許請求の範囲の請求項１の
　「【請求項１】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー、
上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備えた半導体記憶装置。」を、
　
　「【請求項１】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー、
上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」と訂正すること。
　
（２）訂正事項２
　本件特許明細書の特許請求の範囲の請求項７の
　「【請求項７】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続された信号線の複数の位置に接続されたセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える手段、
を備えた半導体記憶装置。」を、
　
　「【請求項7】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」と訂正すること。
　
（３）訂正事項３
　本件特許明細書における本件特許公報第２頁右欄第７行の「フード線ドライバ３」を、「ワード線ドライバ３」と訂正すること。
　
（４）訂正事項４
　本件特許明細書における本件特許公報第３頁右欄第２行の「動作開始タイミングの送れ」を、「動作開始タイミングの遅れ」と訂正すること。
　
（５）訂正事項５
　本件特許明細書における本件特許公報第４頁左欄第３行、並びに第４頁左欄第３１行及び第３２行の「作動増幅器」を、各々「差動増幅器」と訂正し、本件特許明細書における本件特許公報第４頁左欄第２６行の「差導増幅器」を「差動増幅器」と訂正すること。
　
３．訂正内容の整理
　上記各訂正事項のうち、訂正事項１及び２について整理すると、以下のとおりである。
（１）訂正事項１について
（１−１）訂正事項１−１
　訂正前の特許請求の範囲の請求項１の「を備えた」を、訂正後の特許請求の範囲の請求項１の「を備え、　上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」と訂正すること。
　
（１−２）訂正事項１−２
　上記訂正事項１−１により訂正された訂正後の特許請求の範囲の請求項１の「・・・に接続され、」の後に、「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」を追加すること。
　
（１−３）訂正事項１−３
　上記訂正事項１−２により訂正された訂正後の特許請求の範囲の請求項１の「・・・に接続され、」の後に、「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする」を追加すること。
　
（２）訂正事項２について
（２−１）訂正事項２−１
　訂正前の特許請求の範囲の請求項７の「上記複数の差動増幅器が共通に接続された信号線」を、訂正後の特許請求の範囲の請求項７の「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線」と訂正すること。
　
（２−２）訂正事項２−２
　訂正前の特許請求の請求項７の「複数の位置に接続されたセンスアンプドライバー」を訂正後の特許請求の範囲の請求項７の「複数の位置に接続された複数のセンスアンプドライバー」と訂正すること。
　
（２−３）訂正事項２−３
　訂正前の特許請求の請求項７の「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える手段」を、訂正後の特許請求の範囲の請求項７の「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」と訂正すること。
　
（２−４）訂正事項２−４
　訂正前の特許請求の範囲の請求項７の「を備えた」を、訂正後の特許請求の範囲の請求項７の「を備え、　上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」と訂正すること。
　
（２−５）訂正事項２−５
　上記訂正事項２−４により訂正された訂正後の特許請求の範囲の請求項７の「・・・に接続され、」の後に、「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、」を追加すること。
　
（２−６）訂正事項２−６
　上記訂正事項２−５により訂正された訂正後の特許請求の範囲の請求項７の「・・・に接続され、」の後に、「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする」を追加すること。
　
４．訂正の目的の適否、特許請求の範囲の拡張又は変更の存否等について
　以下に、本件訂正の目的の適否、本件訂正による特許請求の範囲の拡張又は変更の存否、及び本件訂正が願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるか否かについて検討する。
　なお、以下においては、本件特許の願書に添付した明細書、本件特許の願書に添付した図面を、各々「本件特許明細書」、「本件特許図面」といい、これらを纏めて「本件特許明細書等」という。
　
（１）訂正事項１について
（１−１）訂正事項１−１
　訂正事項１−１についての訂正は、訂正前の請求項１に係る発明の構成要件である「リストア信号線」について、「上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ているという構成を付加するものであるから、平成６年法律第１１６号附則第６条第１項の規定によりなお従前の例によるものとされた同法による改正前の特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する（以下、この審決において、特許法第１２６条に言及する際の「特許法」とは、平成６年法律第１１６号附則第６条第１項の規定によりなお従前の例によるものとされた同法による改正前の特許法をいう。）。
　そして、本件特許明細書には、「第２図は第１図のセンスアンプ６とその周辺の具体的な回路構成を示すものである。第２図において、第７図に示した従来例と同一の素子には同一の番号を付して説明を省略する。」（本件特許公報第３頁右欄第３４行ないし第３７行）、及び「第７図は第６図のメモリセルアレイ４の一部とセンスアンプ６およびセンスアンプドライバー７の具体回路を示すものである。・・・センスアンプ６は、データ線５−１〜５−５のそれぞれに接続された複数の差動増幅器１４〜１８で構成されている。各差動増幅器１４〜１８の一対の制御端子のうち、一方はリストア信号線１９に接続され、他方は駆動信号線２０に接続されている。」（同第２頁右欄第２０行ないし第３１行）と記載され、さらに、本件特許図面の第２図には、リストア信号線１９が、複数の差動増幅器１４ないし１８の並びに沿って伸び、かつ、リストア信号線１９上の、抵抗Ｒ１を間に挟んだ複数の接続点において複数の差動増幅器１４ないし１８に接続されていることが記載されているから、訂正事項１−１についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項１−１についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（１−２）訂正事項１−２
　訂正事項１−２についての訂正は、訂正前の請求項１に係る発明の構成要件である「駆動信号線」について、「上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ているという構成を付加するものであるから、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書には、「第２図は第１図のセンスアンプ６とその周辺の具体的な回路構成を示すものである。第２図において、第７図に示した従来例と同一の素子には同一の番号を付して説明を省略する。」（本件特許公報第３頁右欄第３４行ないし第３７行）、及び「第７図は第６図のメモリセルアレイ４の一部とセンスアンプ６およびセンスアンプドライバー７の具体回路を示すものである。・・・センスアンプ６は、データ線５−１〜５−５のそれぞれに接続された複数の差動増幅器１４〜１８で構成されている。各差動増幅器１４〜１８の一対の制御端子のうち、一方はリストア信号線１９に接続され、他方は駆動信号線２０に接続されている。」（同第２頁右欄第２０行ないし第３１行）と記載され、さらに、本件特許図面の第２図には、駆動信号線２０が、複数の差動増幅器１４ないし１８の並びに沿って伸び、かつ、駆動信号線２０上の、抵抗Ｒ１を間に挟んだ複数の接続点において複数の差動増幅器１４ないし１８に接続されていることが記載されているから、訂正事項１−２についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項１−２についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（１−３）訂正事項１−３
　訂正事項１−３についての訂正は、訂正前の請求項１に係る発明の構成要件である「センスアンプ」について、「駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで」「動作する」という構成を付加するものであるから、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書には、「第７図は第６図のメモリセルアレイ４の一部とセンスアンプ６およびセンスアンプドライバー７の具体回路を示すものである。・・・センスアンプ６は、データ線５−１〜５−５のそれぞれに接続された複数の差動増幅器１４〜１８で構成されている。各差動増幅器１４〜１８の一対の制御端子のうち、一方はリストア信号線１９に接続され、他方は駆動信号線２０に接続されている。」（本件特許公報第２頁右欄第２０行ないし第３１行）、「次に、第１図，第２図の実施例の動作を説明する。　まず、データ線対５−１〜５−５に、メモリセル１３からデータが読み出されると、各データ線対５−１〜５−５に微少な電位差が生じる。このとき、第１のセンスアンプドライバー７の入力端子２３，２４に印加される駆動信号により、第１のセンスアンプドライバー７のトランジスタ２１，２２が導通状態になり、リストア信号線１９および駆動信号線２０に電流が流れて作動増幅器１４〜１８が動作を開始する。」（同第３頁右欄第４６行ないし第４頁左欄第４行）、及び「多大な瞬時電流が流れる前に、第２のセンスアンプドライバー２９が駆動される。言いかえれば、瞬時電流によって配線抵抗Ｒ１による電圧降下が生じる前に、第２のセンスアンプドライバー２９に接続された信号線の配線抵抗Ｒ２，Ｒ３と、これらの信号線が持つ配線容量とで決定される時定数だけ遅れて、第２のセンスアンプドライバー２９を構成するトランジスタ３０，３１が導通状態になる。その結果、リストア信号線１９と駆動信号線２０の配線抵抗Ｒ１の値を、実効時に従来の半分近くまで減少させることができる。」（同第４頁左欄第７行ないし第１６行）と記載されているから、本件特許明細書には、「センスアンプ」の「駆動時には、上記リストア信号線および上記駆動信号線を介して」「電流が供給され、該電流」で「動作する」ことが記載されていることが明らかである。
　また、本件特許図面の第２図には、リストア信号線１９及び駆動信号線２０が複数の差動増幅器１４ないし１８の並びに沿って伸びていることが記載されており、かつ、複数の差動増幅器１４ないし１８の並びに沿って伸びているリストア信号線１９及び駆動信号線２０以外からセンスアンプ６に動作電流を供給する経路は記載されていないから、本件特許明細書等に「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作すること」が記載されていることは明らかである。
　したがって、訂正事項１−３についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項１−３についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
　以上要するに、訂正事項１についての訂正は、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当該訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではない。
　
（２）訂正事項２について
（２−１）訂正事項２−１
　訂正事項２−１についての訂正は、訂正前の請求項７に係る発明の構成要件である「上記複数の差動増幅器が共通に接続」されている「信号線」を、下位概念である「リストア信号線」と「駆動信号線」に訂正するものであるから、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書には、「ところが、第１図，第２図の実施例においては、リストア信号線１９および駆動信号線２０に共通に接続された複数の差動増幅器１４〜１８が動作し、・・・」（本件特許公報第４頁左欄第５行ないし第７行）と記載され、また、本件特許図面の第２図には、リストア信号線１９及び駆動信号線２０に複数の差動増幅器１４〜１８が共通に接続されていることが記載されているから、訂正事項２−１についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（２−２）訂正事項２−２
　訂正事項２−２についての訂正は、訂正前の請求項７の「複数の位置に接続されたセンスアンプドライバー」という記載を、当該記載に続く「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」という記載と整合を取るため、「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」と訂正するものであるから、特許法第１２６条第１項ただし書き第３号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　そして、本件特許明細書には、「本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、それぞれセンスアンプドライバーを接続し、これら複数のセンスアンプドライバーの動作開始タイミングを異ならせたものである。」（本件特許公報第３頁右欄第１３行ないし第１７行）、「本発明は、センスアンプを構成する複数の差動増幅器が共通に接続された信号線の複数の位置に、複数のセンスアンプドライバーを接続し、」（同第４頁右欄第３０行ないし第３２行）と記載されており、また、本件特許図面の第２図には、リストア信号線１９の複数の位置に接続されるとともに、駆動信号線２０の複数の位置に接続された第１及び第２のセンスアンプドライバー７及び２９が記載されているから、訂正事項２−２についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、請求項２−２についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（２−３）訂正事項２−３
　訂正事項２−３についての訂正は、訂正前の「動作開始タイミングに時間差を与える手段」を、「動作開始タイミングに時間差を与える遅延手段」という下位概念に限定するものであるから、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書には、「ところが、第１図，第２図の実施例においては、・・・言いかえれば、瞬時電流によって配線抵抗Ｒ１による電圧降下が生じる前に、第２のセンスアンプドライバー２９に接続された信号線の配線抵抗Ｒ２，Ｒ３と、これらの信号線が持つ配線容量とで決定される時定数だけ遅れて、第２のセンスアンプドライバー２９を構成するトランジスタ３０，３１が導通状態になる。」（本件特許公報第４頁左欄第５行ないし第１５行）、及び「第３図において、第２図と同一の素子には同一の番号を付して説明を省略する。・・・このように必要な段数のインバータ回路３２〜３５を付加することにより、最適の遅延量を決定することができる。」（同第４頁左欄第３６行ないし第４２行）と記載されているから、訂正事項２−３についての訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、請求項２−３についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（２−４）訂正事項２−４
　訂正事項２−４についての訂正は、訂正事項１−１についての訂正と同一であるから、上記（１−１）で検討したとおり、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項２−４についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（２−５）訂正事項２−５
　訂正事項２−５についての訂正は、訂正事項１−２についての訂正と同一であるから、上記（１−２）で検討したとおり、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項２−５についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（２−６）訂正事項２−６
　訂正事項２−６についての訂正は、訂正事項１−３についての訂正と同一であるから、上記（１−３）で検討したとおり、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであり、かつ、本件特許明細書等に記載された事項の範囲内においてなされたものである。
　また、訂正事項２−６についての訂正が、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
　以上要するに、訂正事項２についての訂正は、特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮、及び同法同条同項ただし書き第３号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該訂正は、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではない。
　
（３）訂正事項３ないし５について
　訂正事項３ないし５についての訂正は、明らかな誤字を正しい字に訂正するものであるから、特許法第１２６条第１項ただし書き第２号に掲げる誤記の訂正を目的とするものに該当する。
　また、これらの訂正が、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないことは明らかである。
　
（４）訂正の目的の適否、特許請求の範囲の拡張又は変更の存否等についての纏め
　以上のとおりであるから、本件訂正は、特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とし、本件特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は、変更するものではないから、同法第１２６条第２項の規定に適合する。
　
５．独立特許要件について
（１）検討の前提
　上記４．で検討したとおり、本件訂正は、特許法第１２６条第１項ただし書き第１号の特許請求の範囲の減縮を目的とした訂正を含むから、訂正後における特許請求の範囲に記載されている事項により構成される発明、すなわち、本件訂正後の請求項１及び７に係る発明、並びに請求項１を引用する請求項２及び３に係る発明、並びに請求項７を引用する請求項８及び９に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を行う。
　
（２）優先権に関する判断
　初めに、本件訂正後の請求項１及び７に係る発明、並びに請求項１を引用する請求項２及び３に係る発明、並びに請求項７を引用する請求項８及び９に係る発明が、優先権の利益を享受できるものであるか否かにつき検討する。
　なお、以下においては、本件特許の優先権主張の基礎となる特願平１−６７０７９号特許出願を「優先権基礎出願」という。
　また、優先権基礎出願の願書に最初に添付した明細書、優先権基礎出願の願書に最初に添付した図面を、各々「優先権基礎出願当初明細書」、「優先権基礎出願当初図面」といい、これらを纏めて「優先権基礎出願当初明細書等」という。
　
（２−１）訂正後の請求項１に係る発明について
（２−１−１）訂正後の請求項１に係る発明
　訂正後の請求項１に係る発明（以下、「訂正後発明１」という。）は、本件訂正により訂正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　「【請求項１】複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー、
上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」
　
（２−１−２）まず、訂正後発明１を以下のように構成要件１−Ａないし１−Ｉに分節する。
　
１−Ａ．複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
　
１−Ｂ．上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
　
１−Ｃ．上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ、
　
１−Ｄ．上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー、
　
１−Ｅ．上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、　を備え、
　
１−Ｆ．上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
　
１−Ｇ．上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
　
１−Ｈ．上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする
　
１−Ｉ．半導体記憶装置。
　
（２−１−３）構成要件１−Ａについて
　優先権基礎出願当初明細書には、「本発明は、容量素子を単位記憶素子とした半導体記憶装置に関するものである。」（甲第２号証第１頁第１１行及び第１２行）、「第１図は本発明の第１の実施例における半導体記憶装置のデータ線増幅部を示すものである。第１図において、１１，１２，１３，１４，１５はそれぞれ一対でなるデータ線を示し、容量素子よりなる記憶素子が接続される。」（同第６頁第１９行ないし第７頁第３行）と記載されている。
　ここにおいて、「単位記憶素子」とは、「メモリセル」を意味するものであることは当業者にとって自明であり、また、一般に、半導体記憶装置においては、複数の「単位記憶装置」、すなわち「メモリセル」がマトリクス状に配置されて「メモリセルアレイ」を構成することも当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ａである「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」が記載されているものと認められる。
　
（２−１−４）構成要件１−Ｂについて
　優先権基礎出願当初明細書には、「まず、データ線対１１，１２，１３，１４，１５に、記憶素子から情報が転送され微小な電位差が生じる。」（甲第２号証第８頁第４行ないし第７行）と記載されている。
　そして、一般に、半導体記憶装置においては、記憶素子、すなわちメモリセルからデータ線対への情報の転送は、メモリセルアレイの中の特定のワード線を活性化し、当該特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出すことにより行われることは、当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ｂである「上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段」が記載されているものと認められる。
　
（２−１−５）構成要件１−Ｃについて
　優先権基礎出願当初明細書には、「第２図は本発明の第２の実施例を示す半導体記憶装置のデータ線増幅部を示すものである。同図において、１１，１２，１３，１４，１５は一対よりなるデータ線を示し、２１，２２，２３，２４，２５は差動増幅器を示す。」（甲第２号証第１０頁第１行ないし第５行）と記載されており、また、優先権基礎出願当初図面の第１図には、差動増幅器２１ないし２５がデータ線１１ないし１５にそれぞれ接続されていることが記載されている。ここにおいて、差動増幅器２１ないし２５は、データ線に読み出されたデータを増幅するものであることは当業者に自明な事項である。
　そして、一般に、半導体メモリ装置において、データ線に読み出されたデータを増幅する増幅器をセンスアンプと称することは当業者において周知であるから、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ｃである「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ」が記載されているものと認められる。
　
（２−１−６）構成要件１−Ｄ及び１−Ｅについて
　優先権基礎出願当初明細書には、「第１図において、・・・３と３１はＰ型電界効果型トランジスタであり、４と４１はＮ型電界効果型トランジスタである。５はＰ型電界効果型トランジスタ３の駆動信号入力端子であり、６はＮ型電界効果型トランジスタ４の駆動信号入力端子である。・・・従来例の構成と異なるのは、リストア信号線１００と差動増幅駆動信号線１１０とのそれぞれの他端に、それぞれ電界効果型トランジスタ３１と同４１とが接続されており、配線抵抗１２０，１３０を介して、それぞれのゲート端子に駆動信号が入力されている点である。　このように構成された半導体記憶装置について、次にその動作を説明する。・・・入力端子５及び同６の駆動信号により、電界効果型トランジスタ３，４が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。ここまでは従来例と同様である。次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、７０〜７７，８１〜８７で示す配線抵抗成分７１〜７７，８１〜８７による電圧降下が生じるまえに、配線抵抗１２０，１３０とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ３１，４１が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能となる。」（甲第２号証第６頁第２０行ないし第８頁第２０行）、及び「以上のように、本実施例によれば、差動増幅駆動信号線をその信号線の両端で駆動し、同信号線の一端の駆動開始時間に対し、その他端の駆動開始時間を遅らせるという構成にすることにより、記憶素子容量の大容量化に伴って装置面積が増大し、そのため配線抵抗が増大しても、高速で安定な半導体記憶装置を得ることができる。」（同第９頁第１２行ないし第１８行）と記載されている。
　ここにおいて、優先権基礎出願当初明細書の「Ｐ型電界効果型トランジスタ３」及び「Ｐ型電界効果型トランジスタ」「３１」は、「リストア信号線１００」の両端に接続され、「Ｎ型電界効果型トランジスタ４」及び「Ｎ型電界効果型トランジスタ」「４１」は、「差動増幅駆動信号線１１０」の両端に接続されていることは明らかである。そして、これらの各トランジスタは、差動増幅器を駆動すなわちドライブするものであり、また、優先権基礎出願当初明細書の「差動増幅駆動信号線」と訂正後発明１の「駆動信号線」が同一のものであることは当業者に自明な事項であるから、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ｄである「上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー」、及び構成要件１−Ｅである「上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」を備える構成が記載されているものと認められる。
　
（２−１−７）構成要件１−Ｆ及び１−Ｇについて
　優先権基礎出願当初明細書には、「各差動増幅器２１，２２，２３，２４，２５は、同２２に代表して示すように、ゲート端子が交差接続された一対のＮ型電界効果型トランジスタと、ゲート端子が交差接続された一対のＰ型電界効果型トランジスタよりなり、共通のリストア信号線１００と、差動増幅駆動信号線１１０に配線抵抗７１〜７７，８１〜８７を介して接続されている。」(甲第２号証第２頁第１１行ないし第１８行）と記載されている。
　また、優先権基礎出願当初図面の第１図には、リストア信号線１００が、複数の差動増幅器２１〜２５の並びに沿って伸び、かつ、リストア信号線１００上の、抵抗８１ないし８７のいずれかを間に挟んだ複数の接続点において複数の差動増幅器２１ないし２５に接続されていること、及び差動駆動信号線１１０が、複数の差動増幅器２１〜２５の並びに沿って伸び、かつ、差動増幅駆動信号線１１０上の、抵抗７１ないし７７のいずれかを間に挟んだ複数の接続点において複数の差動増幅器２１ないし２５に接続されていることが記載されている。
　しがたって、優先権基礎出願明細書等には、訂正後発明１の構成要件１−Ｆである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ている構成、及び構成要件１−Ｇである「上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」ている構成が記載されているものと認められる。
　
（２−１−８）構成要件１−Ｈについて
　優先権基礎出願当初明細書には、「入力端子５及び同６の駆動信号により、電界効果型トランジスタ３，４が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。」(甲第２号証第８頁第７行ないし第１０行)、「次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、７１〜７７，８１〜８７で示す配線抵抗成分７１〜７７，８１〜８７による電圧降下が生じるまえに、配線抵抗１２０，１３０とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ３１，４１が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能になる。・・・遅延を持たせて電界効果型トランジスタ３１，４１を働かせることにより、差動増幅器動作時の瞬時電流のピーク値を抑えることが可能となり、動作安定化にその効果はきわめて大きい。」(同第８頁第１１行ないし第９頁第１１行)と記載されている。
　また、優先権基礎出願当初図面の第１図には、複数の差動増幅器２１ないし２５がリストア信号線１００及び差動増幅駆動信号線１１０を介してトランジスタ３，４及び３１，４１に接続されている構成が記載されている。
　そして、優先権基礎出願当初図面の第１図には、リストア信号線１００及び差動増幅駆動信号線１１０が複数の差動増幅器２１ないし２５の並びに沿って伸びていることが記載されており、かつ、複数の差動増幅器２１ないし２５の並びに沿って伸びているリストア信号線１００及び差動増幅駆動信号線１１０以外から差動増幅器２１ないし２５に動作電流を供給する経路は記載されていないから、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ｈである「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」という構成が記載されているものと認められる。
　
（２−１−９）構成要件１−Ｉについて
　優先権基礎出願当初明細書に記載された発明の名称からも明らかなように、優先権基礎出願当初明細書等には、訂正後発明１の構成要件１−Ｉである「半導体記憶装置」が記載されているものと認められる。
　
（２−１−１０）訂正後発明１の優先権についての纏め
　以上、検討したとおり、優先権基礎出願当初明細書等には、訂正後発明１が記載されているから、訂正後発明１は、優先権の利益を享受できるものである。
　
（２−２）訂正後の請求項７に係る発明について
（２−２−１）訂正後の請求項７に係る発明
　訂正後の請求項７に係る発明（以下、「訂正後発明７」という。）は、本件訂正により訂正された特許請求の範囲の請求項７に記載された事項により特定される、以下のとおりのものである。
　「【請求項7】 複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする半導体記憶装置。」
　
（２−２−２）まず、訂正後発明７を以下のように構成要件７−Ａないし７−Ｉに分節する。
　
７−Ａ．複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
　
７−Ｂ．上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
　
７−Ｃ．上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ、
　
７−Ｄ．上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー、
　
７−Ｅ．上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、　を備え、
　
７−Ｆ．上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
　
７−Ｇ．上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、
　
７−Ｈ．上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作することを特徴とする
　
７−Ｉ．半導体記憶装置。
　
（２−２−３）構成要件７−Ａについて
　構成要件７−Ａは、構成要件１−Ａと同一であるから、上記（２−１−３）において検討したとおり、優先権基礎出願当初明細書等に記載されていることが明らかである。
　
（２−２−４）構成要件７−Ｂについて
　優先権基礎出願当初明細書には、「まず、データ線対１１，１２，１３，１４，１５に、記憶素子から情報が転送され微小な電位差が生じる。」（甲第２号証第８頁第４行ないし第７行）と記載されている。
　そして、一般に、半導体記憶装置においては、記憶素子、すなわちメモリセルからデータ線対への情報の転送は、メモリセルアレイの中の特定のワード線を活性化し、当該特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出すことにより行われることは、当業者における技術常識であるから、優先権基礎出願当初明細書等には、訂正後発明７の構成要件７−Ｂである「上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段」が記載されているものと認められる。
　
（２−２−５）構成要件７−Ｃについて
　優先権基礎出願当初明細書には、「第２図は本発明の第２の実施例を示す半導体記憶装置のデータ線増幅部を示すものである。同図において、１１，１２，１３，１４，１５は一対よりなるデータ線を示し、２１，２２，２３，２４，２５は差動増幅器を示す。」（甲第２号証第１０頁第１行ないし第５行）と記載されており、また、優先権基礎出願当初図面の第１図には、差動増幅器２１ないし２５がデータ線１１ないし１５にそれぞれ接続されていることが記載されている。ここにおいて、差動増幅器２１ないし２５は、データ線に読み出されたデータを増幅するものであることは当業者に自明な事項である。
　そして、一般に、半導体メモリ装置において、データ線に読み出されたデータを増幅する増幅器をセンスアンプと称することは当業者において周知であるから、優先権基礎出願当初明細書等には、訂正後発明７の構成要件７−Ｃである「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ」が記載されているものと認められる。
　
（２−２−６）構成要件７−Ｄ及び７−Ｅについて
　優先権基礎出願当初明細書には、「第１図において、・・・３と３１はＰ型電界効果型トランジスタであり、４と４１はＮ型電界効果型トランジスタである。５はＰ型電界効果型トランジスタ３の駆動信号入力端子であり、６はＮ型電界効果型トランジスタ４の駆動信号入力端子である。・・・従来例の構成と異なるのは、リストア信号線１００と差動増幅駆動信号線１１０とのそれぞれの他端に、それぞれ電界効果型トランジスタ３１と同４１とが接続されており、配線抵抗１２０，１３０を介して、それぞれのゲート端子に駆動信号が入力されている点である。　このように構成された半導体記憶装置について、次にその動作を説明する。・・・入力端子５及び同６の駆動信号により、電界効果型トランジスタ３，４が導通状態となり、リストア信号線及び差動増幅駆動信号線が起動され、差動増幅器が動作を開始する。ここまでは従来例と同様である。次に、この信号線に共通接続された複数の差動増幅器が動作し、多大な瞬時電流が流れ、７０〜７７，８１〜８７で示す配線抵抗成分７１〜７７，８１〜８７による電圧降下が生じるまえに、配線抵抗１２０，１３０とそれぞれの配線に付く容量成分で決定される時定数だけ遅延して、電界効果型トランジスタ３１，４１が導通状態となる。これにより、実効的に配線抵抗を半分近くまで減少させることが可能となる。」（甲第２号証第６頁第２０行ないし第８頁第２０行）、及び「以上のように、本実施例によれば、差動増幅駆動信号線をその信号線の両端で駆動し、同信号線の一端の駆動開始時間に対し、その他端の駆動開始時間を遅らせるという構成にすることにより、記憶素子容量の大容量化に伴って装置面積が増大し、そのため配線抵抗が増大しても、高速で安定な半導体記憶装置を得ることができる。」（同第９頁第１２行ないし第１８行）と記載されている。
　ここにおいて、優先権基礎出願当初明細書の「Ｐ型電界効果型トランジスタ３」及び「Ｐ型電界効果型トランジスタ」「３１」は、「リストア信号線１００」の両端に接続され、「Ｎ型電界効果型トランジスタ４」及び「Ｎ型電界効果型トランジスタ」「４１」は、「差動増幅駆動信号線１１０」の両端に接続されていることは明らかである。そして、優先権基礎出願当初明細書の「なお、実施例において、差動増幅信号の駆動をその信号線の両端で駆動するとしたが、さらに複数箇所で駆動してもよい。」（同第１１頁第５行ないし第７行）という記載を参酌すると、優先権基礎出願明細書には、「Ｐ型電界効果型トランジスタ３」及び「Ｐ型電界効果型トランジスタ」「３１」、並びにＮ型電界効果型トランジスタ４」及び「Ｎ型電界効果型トランジスタ」「４１」が、各々「リストア信号線１００」及び「差動増幅駆動信号線１１０」の両端のみならず、当該「リストア信号線１００」及び「差動増幅駆動信号線１１０」の複数の位置に接続されている構成が記載されていることが明らかである。
　また、これらの各トランジスタは、差動増幅器を駆動すなわちドライブするものであり、また、優先権基礎出願当初明細書の「差動増幅駆動信号線」と訂正後発明７の「駆動信号線」が同一のものであることは当業者に自明な事項であるから、優先権基礎出願当初明細書等には、訂正後発明７の構成要件７−Ｄである「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」、及び構成要件７−Ｅである「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」を備える構成が記載されているものと認められる。
　
（２−２−７）構成要件７−Ｆないし７−Ｉについて
　構成要件７−Ｆないし７−Ｉは、構成要件１−Ｆないし１−Ｉと同一であるから、上記（２−１−７）ないし（２−１−９）において検討したとおり、優先権基礎出願当初明細書等に記載されていることが明らかである。
　
（２−２−８）訂正後発明７の優先権についての纏め
　以上、検討したとおり、優先権基礎出願当初明細書等には、訂正後発明７が記載されているから、訂正後発明７は、優先権の利益を享受できるものである。
　
（２−３）訂正後の請求項２、３、８及び９に係る発明について
　訂正後の請求項２及び３に係る発明は、訂正後発明１に対して、さらに請求項２及び３に記載された構成要件を各々付加したものであるが、請求項２及び３に記載された構成要件は、各々優先権基礎出願当初図面の第１図及び第２図に記載されていることが明らかであるから、優先権基礎出願当初明細書等には、訂正後発明１と同様に訂正後の請求項２及び３に係る発明が記載されている。
　また、訂正後の請求項８及び９に係る発明は、訂正後発明７に対して、さらに請求項８及び９に記載された構成要件を各々付加したものであるが、請求項８及び９に記載された構成要件は、各々優先権基礎出願当初図面の第１図及び第２図に記載されていることが明らかであるから、優先権基礎出願当初明細書等には、訂正後発明７と同様に訂正後の請求項８及び９に係る発明が記載されている。
　したがって、訂正後の請求項２、３、８及び９に係る発明は、優先権の利益を享受できるものである。
　
（３）特許法第２９条の２についての判断
　次に、訂正後発明１及び７、並びに訂正後の請求項１を引用する請求項２及び３に係る発明、並びに訂正後の請求項７を引用する請求項８及び９に係る発明が、本件特許の優先権主張の日前の特許出願であって、当該優先権主張の日後に出願公開がなされた甲第３号証に係る特許出願、すなわち特願昭６３−３２９５２２号特許出願（以下、「先願」という。）の願書に最初に添付した明細書又は図面に記載された発明であるか否かにつき検討する。
　なお、以下においては、先願の願書に最初に添付した明細書、先願の願書に最初に添付した図面を、各々「先願明細書」、「先願図面」といい、これらを纏めて「先願明細書等」という。
　
（３−１）訂正後の請求項１について
（３−１−１）訂正後発明１
　訂正後発明１は、上記（２−１−１）に記載したとおりのものである。
　
（３−１−２）先願発明
（３−１−２−１）先願当初明細書には、第１図ないし第４図とともに以下の事項が記載されている。
　「［産業上の利用分野］ 
 　本発明は高集積ＤＲＡＭのセンシング回路に適合した、記憶装置のセンスアンプ分割制御回路に関するものである。 
 ［従来の技術及び発明が解決しようとする問題点］ 
　記憶容量が増加すると、セルの数とこれによるセンシング回路が増加し、このため、特にセンシング回路のレイアウトによって発生するローデング（ｌｏａｄｉｎｇ）抵抗及びキャパシタの容量が増加するので、センシングする際、ピーク電流が高くなってビットラインの信号電圧が低下し、また、センシング速度が低下する等、記憶容量の増加によるＤＲＡＭの信頼性の低下を招来する。これを第１図を参照して説明すると次の通りである。
　即ち、従来のセンスアンプ分割制御回路では、ＮＭＯＳセンシング制御トランジスターＭ１を介した電圧ＶＳＳとＰＭＯＳセンシング制御トランジスタＭ２を介した電圧ＶＣＣが、１／２ＶＣＣプリチャージ回路ＰＣを経て、第４図ようにＮＭＯＳセンスアンプＮＡとＰＭＯＳセンスアンプＰＡとで構成されている各センスアンプＳＡへ印加されるように接続されており、そして、上記のセンシング制御トランジスタＭ１、Ｍ２のそれぞれのゲートに、外部センスアンプ制御回路（図示せず）からのセンシング制御信号／ＬＡ（審決注：アッパーラインがシステムの制限のため審決に表示できないので、「／」にて代用した。）、ＬＡがそれぞれ印加される。 
　ここで、抵抗Ｒは、レイアウト時に生ずる寄生抵抗であり、その抵抗値は、金属Ａｌの薄板の抵抗値であるので小さな値である。 
　このような構成の従来のセンスアンプ分割制御回路では、センシング制御トランジスタＭ１、Ｍ２が動作する際、同時に多数のセンスアンプＳＡ１〜ＳＡｎが制御されるので、各々のセンスアンプＳＡ１〜ＳＡｎのセンシングノード／Ｓ、Ｓを放電又は充電する時に、センシング制御トランジスタＭ１、Ｍ２を介して、ＶＣＣ及ＶＳＳの電源ラインのピーク電流が急に上昇し、ｄｉ／ｄｔ成分が増加する。この結果、ＶＣＣ及びＶＳＳの電源ラインのインダクタンス成分がＶＣＣ及びＶＳＳに雑音を誘発し（Ｖｎ＝Ｌ・ｄｉ／ｄｔ、Ｖｎは雑音電圧である）、センスアンプが動作する時にビットラインの信号電圧が減少し（第４図参照：ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）、センシング速度が低下する。 
　本発明は、このような問題点を解決するために案出されたものであり、各々のセンスアンプのセンシングノード毎にセンシング制御トランジスタを接続し、上記センシング制御トランジスタを、所定の個数を一単位として遅延補償用金属線で接続することにより、センシングする際、電源ラインからのピーク電流による雑音を減らし、ビットラインの信号電圧を増加させてセンスアンプの動作を安定化させることができ、更に、センシング速度を向上させることができる記憶装置のセンスアンプ分割制御回路を提供することを目的としたものである。 
 ［問題点を解決するための手段］ 
　上記目的を達成するため、本発明によれば、記憶装置のデータセンシング回路において、１／２ＶＣＣプリチャージ回路へ共通に接続されている複数のセンスアンプの各々の１対のセンシングノードのそれぞれがＮＭＯＳセンシング制御トランジスタ及びＰＭＯＳセンシング制御トランジスタを介して第１の電源及び第２の電源に接続されていると共に、各該センシング制御トランジスタのゲートが抵抗Ｒを順次介してセンシング制御信号を印加されるように接続されており、もって各該センスアンプの動作時間が互いに相違させられていることを特徴とする記憶装置のセンスアンプ分割制御回路が提供される。 
 ［実施例］ 
　以下、添付図面を参照して本発明の実施例について説明する。 
　第２図を参照するに、本発明に係るセンスアンプ分割制御回路は、１／２ＶＣＣプリチャージ回路ＰＣへ共通に接続されたセンスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡ（第４図参照）のセンシンノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加されるように接続されている。
　上記各ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎのゲートは、抵抗Ｒを順次介してセンシング制御信号／ＬＡ及びＬＡがそれぞれ印加されるように接続されており、またＫ個を単位にするセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……及びＰ１〜Ｐｋ＋１〜Ｐ２ｋ……は、遅延補償用抵抗Ｒｔを順次介して上記センシング制御信号／ＬＡ及びＬＡをそれぞれ印加されるように接続されている。ここで、電圧ＶＳＳは接地レベルであり、抵抗Ｒはレイアウト時に生ずる寄生抵抗であり、遅延補償用抵抗Ｒｔは金属線自体が持つ抵抗である。 
　また、第３図に示されている本発明の他の実施例の構成では、上述した第２図に示されている構成から、１／２ＶＣＣプリチャージ回路ＰＣと各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインとが除去されており、そして、センスアンプＳＡ１〜ＳＡｎの各々は、独立的なセンシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎを有している。
　このように構成された本発明の作用及び効果は、次の通りである。外部のセンスアンプ制御回路から発生されるセンシング制御信号ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンする。これにより、センシングノード／Ｓの電圧１／２ＶＣＣが上記ＮＭＯＳセンシング制御トランジスタＮ１を介して放電され、センスアンプＳＡ１がデータセンシングされる。この時、他のＮＭＯＳセンシング制御トランジスタＮ２〜Ｎｎは、それらのゲートに存在する直列抵抗ＲによってＮＭＯＳセンシング制御トランジスタのターンオン時間が遅延される。この結果、各センシング制御トランジスタＮ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ、……Ｎｎのターンオンされる時点が抵抗Ｒによって遅延され、もって、センスアンプのセンシング時間差による電流ＩＳＳの時間変化率ｄｉ／ｄｔの減少、即ちピーク電流の減少をもたらすことができる。しかしながら、センシング制御トランジスタのターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔにより、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……別に生ずる。 
　この遅延補償用抵抗Ｒｔは金属線自体の抵抗値で決定されるが、これは数十オームに過ぎないため、センシング時間に対する影響はほとんど無視することができるが、上記センシング制御信号ＬＡの入力端に近接したセンシング制御トランジスタ群と、それから離隔したセンシング制御トランジスタ群との間には、抵抗Ｒｔによって若干のセンシング遅延が発生し得る。しかしながら、このようなセンシング時間の差は、電流ＩＳＳの時間変化量ｄｉ／ｄｔを減少させるので、ピーク電流の大きさを減少させる。 
　他方、アクティブリストア（Ａｃｔｉｖｅ　Ｒｅｓｔｏｒｅ）時にセンシング制御信号ＬＡがハイレベル状態からローレベル状態に遷移する時には、ＰＭＯＳセンシング制御トランジスタＰ１がターンオンし、センシングノードＳは電圧１／２ＶＣＣから電圧ＶＣＣに充電され、他のＰＭＯＳセンシング制御トランジスタＰ２〜Ｐｎもそれらのゲート抵抗Ｒによって順次遅延してターンオンする。ここでも、上記と同様に、ＰＭＯＳセンシング制御トランジスタ群Ｐ１〜Ｐｋ、Ｐｋ＋１〜Ｐ２ｋ……毎に遅延補償用抵抗Ｒｔが設置されているので、上記ＮＭＯＳセンシング制御トランジスタ群における動作と同様に動作する。 
　第５図は上述した本発明の動作を概略的に図式化したタイミングチャートであって、１（審決注：丸数字の○がシステムの制限のため審決に表示できないので、「○」の表示は省略した。）及び１’は、それぞれセンシング制御トランジスタＮ１及びＮｎのゲート電圧であり、２及び２’は、それぞれセンスアンプＳＡ１及びＳＡｎのセンシングノード／Ｓの電圧を示す。また、３及び３’は、それぞれセンシング制御トランジスタＰ１及びＰｎのゲート電圧であり、４及び４’は、それぞれセンスアンプＳＡ１及びＳＡｎのセンシングノードＳの電圧を示す。また５及び５’は、それぞれセンスアンプＳＡ１及びＳｎのビットラインＢＬの電圧ＶＢＬであり、６及び６’は、それぞれセンスアンプＳＡ１及びＳＡｎの反対側のビットラインＢＬの電圧Ｖ／ＢＬである。
　第３図に示されている実施例の場合、センスアンプＳＡ１〜ＳＡｎの各々にそれぞれのセンシングノード／Ｓ１〜／Ｓｎ及びＳ１〜Ｓｎを独立に設けたことにより、上記センスアンプＳＡ１〜ＳＡｎが動作する際、各センシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎが、センシング制御トランジスタ（Ｎ１〜Ｎｎ，Ｐ１〜Ｐｎ）のターンオンによって徐々にＶｃｃに充電され、Ｖｓｓに放電されるので、電源ラインのピーク電流Ｉｃｃ及びＩｓｓが大きく減少する。」（甲第３号証第１頁右下欄第１７行〜第４頁左上欄第１３行） 
　ここにおいて、上記の記載中の「外部のセンスアンプ制御回路から発生されるセンシング制御信号ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンする。」（甲第３号証第３頁右上欄第２行ないし第６行）についてみると、ＮＭＯＳセンシング制御トランジスタＮ１のゲートに印加されている信号は、ＬＡではなく／ＬＡであることが第２図から明らかであり、かつ、仮に、ＮＭＯＳセンシング制御トランジスタＮ１のゲートに印加されている信号がＬＡであったとすると、ＮＭＯＳセンシング制御トランジスタＮ１のゲートとＰＭＯＳセンシング制御トランジスタＰ１のゲートの両方にＬＡが印加されることになり、正常な動作が行えないことが明らかであるから、「外部のセンスアンプ制御回路から発生されるセンシング制御信号ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンする。」における「センシング制御信号ＬＡ」は「センシング制御信号／ＬＡ」の誤記であると認められる。
　
（３−１−２−２）先願当初図面の第２図には、「ＮＭＯＳセンシング制御トランジスタＮ１」及び「ＰＭＯＳセンシング制御トランジスタＰ１」と、「ＮＭＯＳセンシング制御トランジスタＮｎ」及び「ＰＭＯＳセンシング制御トランジスタＰｎ」が、「等化ライン」の両端に接続されていることが示されている。
　また、先願当初図面の第４図には、センスアンプがビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅することが示されている。
　さらに、先願当初図面の第２図には、１／２ＶＣＣプリチャージ回路ＰＣへ共通に接続された各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインが、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び、かつ、複数の接続点において各センスアンプＳＡ１〜ＳＡｎと接続されていることが明らかである。
　
（３−１−２−３）以上を総合すると、先願当初明細書等には、以下の発明（以下、「先願発明」という。）が記載されているものと認められる。
　「１／２ＶＣＣプリチャージ回路ＰＣへ共通に接続された各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインを有し、センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加されるように接続されている、高集積ＤＲＡＭのセンシング回路に適合したセンスアンプ分割制御回路であって、
　前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び、かつ、複数の接続点において各センスアンプＳＡ１〜ＳＡｎと接続され、
　ＮＭＯＳセンシング制御トランジスタＮ１及びＰＭＯＳセンシング制御トランジスタＰ１と、ＮＭＯＳセンシング制御トランジスタＮｎ及びＰＭＯＳセンシング制御トランジスタＰｎが、等化ラインの両端に接続され、 
　外部のセンスアンプ制御回路から発生されるセンシング制御信号／ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンすることにより、センシングノード／Ｓの電圧１／２ＶＣＣが上記ＮＭＯＳセンシング制御トランジスタＮ１を介して放電され、センスアンプＳＡ１がデータセンシングされ、
　他方、アクティブリストア（Ａｃｔｉｖｅ　Ｒｅｓｔｏｒｅ）時にセンシング制御信号ＬＡがハイレベル状態からローレベル状態に遷移する時には、ＰＭＯＳセンシング制御トランジスタＰ１がターンオンし、センシングノードＳは電圧１／２ＶＣＣから電圧ＶＣＣに充電され、
　ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎのゲートは、抵抗Ｒを順次介してセンシング制御信号／ＬＡ及びＬＡがそれぞれ印加されるように接続されており、またＫ個を単位にするセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……及びＰ１〜Ｐｋ、Ｐｋ＋１〜Ｐ２ｋ……は、遅延補償用抵抗Ｒｔを順次介して上記センシング制御信号／ＬＡ及びＬＡがそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Ｒによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔにより、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ、各該センスアンプがビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅するセンスアンプ分割制御回路。」
　
（３−１−３）対比
（３−１−３−１）以下に、訂正後発明１と先願発明とを、上記（２−１−２）に記載した訂正後発明１の各構成要件毎に対比する。
ａ．構成要件１−Ａ、１−Ｂ及び１−Ｉ
　先願発明の「ビットラインＢＬ、／ＢＬ」にメモリセルのデータが読み出されることは技術常識であるから、先願発明の「ビットラインＢＬ、／ＢＬ」は、訂正後発明１の「複数のデータ線」に相当する。
　また、先願発明の「高集積ＤＲＡＭ」も訂正後発明１と同様に「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」及び「上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段」を有することは、技術常識から明らかである。
　そして、先願発明は、「記憶装置のセンスアンプ分割制御回路」に関する発明であるが、当該「記憶装置」は半導体を用いたものであることは明らかであり、かつ、先願発明の「記憶装置のセンスアンプ分割制御回路」は、「記憶装置」と一体不可分のものであるから、先願発明は実質的に「記憶装置」に関する発明ということができる。
　したがって、先願発明は、構成１−Ａ、１−Ｂ及び１−Ｉを有している。
　
ｂ．構成要件１−Ｃ
　先願発明の「センスアンプＳＡ１〜ＳＡｎ」は、「ビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅する」ものであるから、先願発明の「センスアンプＳＡ１〜Ａｎ」と訂正後発明１の構成要件１−Ｃである「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の差動増幅器からなるセンスアンプ」とは、「上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の」「増幅器からなるセンスアンプ」である点で一致する。
　
ｃ．構成要件１−Ｄ 
　先願発明の「等化ライン」は、「センスアンプＳＡ１〜ＳＡｎ」に共通に接続されているから、訂正後発明１の「リストア信号線」及び「駆動信号線」とは、「上記センスアンプの複数の増幅器が共通に接続された信号線」である点で一致する。 
 　また、先願発明は、「センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加される」構成となっているから、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」は、訂正後発明１の「センスアンプドライバー」に相当する。
　そして、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１とＰＭＯＳセンシング制御トランジスタＰ１」及び「ＮＭＯＳセンシング制御トランジスタＮｎとＰＭＯＳセンシング制御トランジスタＰｎ」は、「等化ライン」の両端に接続されるから、訂正後発明１の構成要件１−Ｄである「上記センスアンプの複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の両端に接続された第１，第２のセンスアンプドライバー」とは、「上記センスアンプの複数の」「増幅器が共通に接続された」「信号線の両端に接続された第１，第２のセンスアンプドライバー」である点で一致する。
　
ｄ．構成要件１−Ｅ
　先願発明において、「Ｋ個を単位にするセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……及びＰ１〜Ｐｋ、Ｐｋ＋１〜Ｐ２ｋ……は、遅延補償用抵抗Ｒｔを順次介して上記センシング制御信号／ＬＡ及びＬＡをそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Ｒによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔにより、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ」ているから、先願発明の「抵抗Ｒと遅延補償用抵抗Ｒｔ」は、訂正後発明１の構成要件１−Ｅである「上記第１、第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」に相当する。 
　
ｅ．構成要件１−Ｆ及び１−Ｇ
　先願発明の「前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び、かつ、複数の接続点において各センスアンプＳＡ１〜ＳＡｎと接続され」る構成と、訂正後発明１の構成要件１−Ｆ及び１−Ｇである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、　上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」る構成とは、「信号線は、上記複数の」「増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の」「増幅器に接続され」ている点で一致する。
　
ｆ．構成要件１−Ｈ
　先願発明は、訂正後発明１の構成要件１−Ｈに相当する構成を有していない。
　
（３−１−３−２）したがって、訂正後発明１と先願発明とを比較すると、両者は、
　「複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の特定のワード線を活性化し、上記特定のワード線に接続された複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線にそれぞれ接続され、上記複数のデータ線に読み出されたデータを増幅する複数の増幅器からなるセンスアンプ、
上記センスアンプの複数の増幅器が共通に接続された信号線の両端に接続された第１，第２のセンスアンプドライバー、
上記第１，第２のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記信号線は、上記複数の増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の増幅器に接続されていることを特徴とする半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「センスアンプ」の複数の増幅器が、訂正後発明１は「差動増幅器」であるのに対して、先願発明は差動増幅器であるという特定がなされていない点。
（相違点２）
　信号線が、訂正後発明１では、「リストア信号線」、及び「駆動信号線」であるのに対して、先願発明では、「等化ライン」である点。
（相違点３）
　訂正後発明１は「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」構成となっているのに対して、先願発明はそのような構成を有していない点。
　
（３−１−４）判断
（３−１−４−１）相違点１について
　先願発明の「センスアンプ」は、ビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅しており、このような差電圧を増幅する増幅器としては、通常、差動増幅器を用いるから、相違点１は、実質的なものではない。
　
（３−１−４−２）相違点２について
　先願発明は、「外部のセンスアンプ制御回路から発生されるセンシング制御信号／ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンすることにより、センシングノード／Ｓの電圧１／２ＶＣＣが上記ＮＭＯＳセンシング制御トランジスタＮ１を介して放電され、センスアンプＳＡ１がデータセンシングされ、　他方、アクティブリストア（Ａｃｔｉｖｅ　Ｒｅｓｔｏｒｅ）時にセンシング制御信号ＬＡがハイレベル状態からローレベル状態に遷移する時には、ＰＭＯＳセンシング制御トランジスタＰ１がターンオンし、センシングノードＳは電圧１／２ＶＣＣから電圧ＶＣＣに充電され」る構成となっており、「センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加され」ているから、先願発明の「等化ライン」には、「センシング制御信号／ＬＡ」がローレベル状態からハイレベル状態に遷移し、「センシング制御信号ＬＡ」がハイレベル状態からローレベル状態に遷移する際には、電圧ＶＳＳ及びＶＣＣが印加されることが明らかである。
　したがって、先願発明においては、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、並びに「等化ライン」が分担して、訂正後発明１の「駆動信号線」及び「リストア信号線」の機能を果たしているものと認められる。
　よって、先願発明の「等化ライン」は、訂正後発明１の「駆動信号線」及び「リストア信号線」に相当するものと認められるから、相違点２は、実質的なものではない。
　
（３−１−４−３）相違点３について
　上記（３−１−４−２）において検討したとおり、先願発明においては、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、並びに「等化ライン」が分担して、訂正後発明１の「駆動信号線」及び「リストア信号線」の機能を果たしている。そして、「前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び」ているのであるから、先願発明は、「センスアンプＳＡ１〜ＳＡｎ」の動作時には、「等化ライン」を介して、「センスアンプＳＡ１〜ＳＡｎ」の並びに沿って電流が供給されているものと認められる。
　しかしながら、先願発明においては、「等化ライン」とは別に設けられた、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と「対応するセンスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線を通じても電流が流れることは明らかであるから、先願発明は、訂正後発明１の「リストア信号線」及び「駆動信号線」に相当する「等化ライン」に流れる電流のみで「センスアンプＳＡ１〜ＳＡｎ」が動作する構成とはなっていない。
　そして、先願当初明細書の「また、第３図に示されている本発明の他の実施例の構成では、上述した第２図に示されている構成から、１／２ＶＣＣプリチャージ回路ＰＣと各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインとが除去されており、そして、センスアンプＳＡ１〜ＳＡｎの各々は、独立的なセンシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎを有している。」（甲第３号証第３頁左上欄第１３行ないし第２０行）、及び先願当初図面の第３図から明らかなように、先願当初明細書等には、「等化ライン」を除去した構成も記載されており、さらに、先願明細書には、「第３図に示されている実施例の場合、センスアンプＳＡ１〜ＳＡｎの各々にそれぞれのセンシングノード／Ｓ１〜／Ｓｎ及びＳ１〜Ｓｎを独立に設けたことにより、上記センスアンプＳＡ１〜ＳＡｎが動作する際、各センシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎが、センシング制御トランジスタ（Ｎ１〜Ｎｎ，Ｐ１〜Ｐｎ）のターンオンによって徐々にＶｃｃに充電され、Ｖｓｓに放電されるので、電源ラインのピーク電流Ｉｃｃ及びＩｓｓが大きく減少する。」（同第４頁左上欄第４行ないし第１３行）と、「等化ライン」を除去した構成の優位性について記載されていることを参酌すると、先願発明において「センスアンプＳＡ１〜ＳＡｎ」を動作させるためには、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線が重要な役割を果たすものであると認められる。
　そして、訂正後発明１においては、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」、並びに、それらと「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線に相当するものが不要となることから、先願発明と比較して回路構成が簡単になるという効果を奏することが明らかである。
　したがって、相違点３は単なる表現上の差異や、設計上の微差とはいえない実質的な相違点であり、訂正後発明１の構成１−Ｈが先願当初明細書等に実質的に記載されているということはできない。
　
（３−１−４−４）訂正後発明１と先願発明との同一性についての纏め
　以上検討したとおり、訂正後発明１は、先願当初明細書等に記載された発明ではないから、特許法第２９条の２の規定により、特許を受けることができないものに該当しない。
　
（３−２）訂正後の請求項７について
（３−２−１）訂正後発明７
　訂正後発明７は、上記（２−２−１）に記載したとおりのものである。
　
（３−２−２）先願発明
　先願当初明細書等には、上記（３−１−２−３）に記載したとおり、以下の先願発明が記載されている。
　「１／２ＶＣＣプリチャージ回路ＰＣへ共通に接続された各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインを有し、センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加されるように接続されている、高集積ＤＲＡＭのセンシング回路に適合したセンスアンプ分割制御回路であって、
　前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び、かつ、複数の接続点において各センスアンプＳＡ１〜ＳＡｎと接続され、
　ＮＭＯＳセンシング制御トランジスタＮ１及びＰＭＯＳセンシング制御トランジスタＰ１と、ＮＭＯＳセンシング制御トランジスタＮｎ及びＰＭＯＳセンシング制御トランジスタＰｎが、等化ラインの両端に接続され、 
　外部のセンスアンプ制御回路から発生されるセンシング制御信号／ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンすることにより、センシングノード／Ｓの電圧１／２ＶＣＣが上記ＮＭＯＳセンシング制御トランジスタＮ１を介して放電され、センスアンプＳＡ１がデータセンシングされ、
　他方、アクティブリストア（Ａｃｔｉｖｅ　Ｒｅｓｔｏｒｅ）時にセンシング制御信号ＬＡがハイレベル状態からローレベル状態に遷移する時には、ＰＭＯＳセンシング制御トランジスタＰ１がターンオンし、センシングノードＳは電圧１／２ＶＣＣから電圧ＶＣＣに充電され、
　ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎのゲートは、抵抗Ｒを順次介してセンシング制御信号／ＬＡ及びＬＡがそれぞれ印加されるように接続されており、またＫ個を単位にするセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……及びＰ１〜Ｐｋ、Ｐｋ＋１〜Ｐ２ｋ……は、遅延補償用抵抗Ｒｔを順次介して上記センシング制御信号／ＬＡ及びＬＡがそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Ｒによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔにより、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ、各該センスアンプがビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅するセンスアンプ分割制御回路。」
　
（３−２−３）対比
（３−２−３−１）以下に、訂正後発明７と先願発明とを、上記（２−２−２）に記載した訂正後発明７の各構成要件毎に対比する。
ａ．構成要件７−Ａ、７−Ｂ及び７−Ｉ
　先願発明の「ビットラインＢＬ、／ＢＬ」にメモリセルのデータが読み出されることは技術常識であるから、先願発明の「ビットラインＢＬ、／ＢＬ」は、訂正後発明７の「複数のデータ線」に相当する。
　また、先願発明の「高集積ＤＲＡＭ」も訂正後発明７と同様に「複数のメモリセルをマトリクス状に配置したメモリセルアレイ」及び「上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段」を有することは、技術常識から明らかである。 
　そして、先願発明は、「記憶装置のセンスアンプ分割制御回路」に関する発明であるが、当該「記憶装置」は半導体を用いたものであることは明らかであり、かつ、先願発明の「記憶装置のセンスアンプ分割制御回路」は、「記憶装置」と一体不可分のものであるから、先願発明は実質的に「記憶装置」に関する発明ということができる。
　したがって、先願発明は、構成７−Ａ、７−Ｂ及び７−Ｉを有している。
　
ｂ．構成要件７−Ｃ
　先願発明の「センスアンプＳＡ１〜ＳＡｎ」は、「ビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅する」ものであるから、先願発明の「センスアンプＳＡ１〜Ａｎ」と訂正後発明７の構成要件７−Ｃである「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の差動増幅器からなるセンスアンプ」とは、「上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の」「増幅器からなるセンスアンプ」である点で一致する。 
　
ｃ．構成要件７−Ｄ
　先願発明の「等化ライン」は、「センスアンプＳＡ１〜ＳＡｎ」に共通に接続されているから、訂正後発明７の「リストア信号線」及び「駆動信号線」とは、「上記センスアンプの複数の増幅器が共通に接続された」「信号線」である点で一致する。 
 　また、先願発明は、「センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加される」構成となっているから、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」は、訂正後発明７の「センスアンプドライバー」に相当する。
　そして、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」は、「等化ライン」の複数の位置に接続されているから、訂正後発明７の構成要件７−Ｄである「上記複数の差動増幅器が共通に接続されたリストア信号線と駆動信号線の複数の位置に接続された複数のセンスアンプドライバー」とは、「上記複数の」「増幅器が共通に接続された」「信号線の複数の位置に接続された複数のセンスアンプドライバー」である点で一致する。 
　
ｄ．構成要件７−Ｅ
　先願発明において、「Ｋ個を単位にするセンシング制御トランジスタ群Ｎ１〜Ｎｋ、Ｎｋ＋１〜Ｎ２ｋ……及びＰ１〜Ｐｋ、Ｐｋ＋１〜Ｐ２ｋ……は、遅延補償用抵抗Ｒｔを順次介して上記センシング制御信号／ＬＡ及びＬＡをそれぞれ印加されるように接続され、センシング制御トランジスタのゲート抵抗Ｒによるターンオン時間の遅延によるセンスアンプのセンシング時間の遅延は、センシング回路全体に対して生ずることはなく、遅延補償用抵抗Ｒｔにより、所定の数のセンシング制御トランジスタから構成されるセンシング制御トランジスタ群別に生じて、各該センスアンプの動作時間が互いに相違させられ」ているから、先願発明の「抵抗Ｒと遅延補償用抵抗Ｒｔ」は、訂正後発明７の構成要件７−Ｅである「上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段」に相当する。 
　
ｅ．構成要件７−Ｆ及び７−Ｇ
　先願発明の「前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び、かつ、複数の接続点において各センスアンプＳＡ１〜ＳＡｎと接続され」る構成と、訂正後発明７の構成要件７−Ｆ及び７−Ｇである「上記リストア信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され、　上記駆動信号線は、上記複数の差動増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の差動増幅器に接続され」る構成とは、「信号線は、上記複数の」「増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の」「増幅器に接続され」ている点で一致する。
　
ｆ．構成要件７−Ｈ
　先願発明は、訂正後発明７の構成要件７−Ｈに相当する構成を有していない。
　
（３−２−３−２）したがって、訂正後発明７と先願発明とを比較すると、両者は、
　「複数のメモリセルをマトリクス状に配置したメモリセルアレイ、
上記メモリセルアレイ中の複数のメモリセルのデータを複数のデータ線に読み出す手段、
上記複数のデータ線に読み出された複数のデータをそれぞれ増幅する複数の増幅器からなるセンスアンプ、
上記複数の増幅器が共通に接続された信号線の複数の位置に接続された複数のセンスアンプドライバー、
上記複数のセンスアンプドライバーの動作開始タイミングに時間差を与える遅延手段、
を備え、
上記信号線は、上記複数の増幅器の並びに沿って伸び、かつ、複数の接続点において上記複数の増幅器に接続されていることを特徴とする半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「センスアンプ」の複数の増幅器が、訂正後発明７は「差動増幅器」であるのに対して、先願発明は差動増幅器であるという特定がなされていない点。
（相違点２）
　信号線が、訂正後発明７では、「リストア信号線」、及び「駆動信号線」であるのに対して、先願発明では、「等化ライン」である点。
（相違点３）
　訂正後発明７は「上記センスアンプの駆動時には、上記リストア信号線および上記駆動信号線を介して、上記複数の差動増幅器の並びに沿って電流が供給され、該電流のみで上記センスアンプが動作する」構成となっているのに対して、先願発明はそのような構成を有していない点。
　
（３−２−４）判断
（３−２−４−１）相違点１について
　先願発明の「センスアンプ」は、ビットラインＢＬ、／ＢＬの差電圧であるビットライン信号電圧ΔＶＢＬ（ΔＶＢＬ＝ＶＢＬ−Ｖ／ＢＬ）を増幅しており、このような差電圧を増幅する増幅器としては、通常、差動増幅器を用いるから、相違点１は、実質的なものではない。
　
（３−２−４−２）相違点２について
　先願発明は、「外部のセンスアンプ制御回路から発生されるセンシング制御信号／ＬＡがローレベル状態からハイレベル状態に遷移すると、ＮＭＯＳセンシング制御トランジスタＮ１がターンオンすることにより、センシングノード／Ｓの電圧１／２ＶＣＣが上記ＮＭＯＳセンシング制御トランジスタＮ１を介して放電され、センスアンプＳＡ１がデータセンシングされ、　他方、アクティブリストア（Ａｃｔｉｖｅ　Ｒｅｓｔｏｒｅ）時にセンシング制御信号ＬＡがハイレベル状態からローレベル状態に遷移する時には、ＰＭＯＳセンシング制御トランジスタＰ１がターンオンし、センシングノードＳは電圧１／２ＶＣＣから電圧ＶＣＣに充電され」る構成となっており、「センスアンプＳＡ１〜ＳＡｎの各々のＮＭＯＳセンスアンプＮＡ及びＰＭＯＳセンスアンプＰＡのセンシングノード／Ｓ及びＳに、各々のＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ及びＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎを介して、電圧ＶＳＳ及びＶＣＣがそれぞれ印加され」ているから、先願発明の「等化ライン」には、「センシング制御信号／ＬＡ」がローレベル状態からハイレベル状態に遷移し、「センシング制御信号ＬＡ」がハイレベル状態からローレベル状態に遷移する際には、電圧ＶＳＳ及びＶＣＣが印加されることが明らかである。
　したがって、先願発明においては、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、並びに「等化ライン」が分担して、訂正後発明７の「駆動信号線」及び「リストア信号線」の機能を果たしているものと認められる。
　よって、先願発明の「等化ライン」は、訂正後発明７の「駆動信号線」及び「リストア信号線」に相当するものと認められるから、相違点２は、実質的なものではない。
　
（３−２−４−３）相違点３について
　上記（３−２−４−２）において検討したとおり、先願発明においては、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と「対応するセンスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、並びに「等化ライン」が分担して、訂正後発明７の「駆動信号線」及び「リストア信号線」の機能を果たしている。そして、「前記等化ラインは、センスアンプＳＡ１〜ＳＡｎの並びに沿って伸び」ているのであるから、先願発明は、「センスアンプＳＡ１〜ＳＡｎ」の動作時には、「等化ライン」を介して、「センスアンプＳＡ１〜ＳＡｎ」の並びに沿って電流が供給されているものと認められる。
　しかしながら、先願発明においては、「等化ライン」とは別に設けられた、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と「対応するセンスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線を通じても電流が流れることは明らかであるから、先願発明は、訂正後発明７の「リストア信号線」及び「駆動信号線」に相当する「等化ライン」に流れる電流のみで「センスアンプＳＡ１〜ＳＡｎ」が動作する構成とはなっていない。
　そして、先願当初明細書の「また、第３図に示されている本発明の他の実施例の構成では、上述した第２図に示されている構成から、１／２ＶＣＣプリチャージ回路ＰＣと各センスアンプＳＡ１〜ＳＡｎを共通に等化させるための等化ラインとが除去されており、そして、センスアンプＳＡ１〜ＳＡｎの各々は、独立的なセンシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎを有している。」（甲第３号証第３頁左上欄第１３行ないし第２０行）、及び先願当初図面の第３図から明らかなように、先願当初明細書等には、「等化ライン」を除去した構成も記載されており、さらに、先願明細書には、「第３図に示されている実施例の場合、センスアンプＳＡ１〜ＳＡｎの各々にそれぞれのセンシングノード／Ｓ１〜／Ｓｎ及びＳ１〜Ｓｎを独立に設けたことにより、上記センスアンプＳＡ１〜ＳＡｎが動作する際、各センシングノード／Ｓ１〜／Ｓｎ及びＳ１−Ｓｎが、センシング制御トランジスタ（Ｎ１〜Ｎｎ，Ｐ１〜Ｐｎ）のターンオンによって徐々にＶｃｃに充電され、Ｖｓｓに放電されるので、電源ラインのピーク電流Ｉｃｃ及びＩｓｓが大きく減少する。」（同第４頁左上欄第４行ないし第１３行）と、「等化ライン」を除去した構成の優位性について記載されていることを参酌すると、先願発明において「センスアンプＳＡ１〜ＳＡｎ」を動作させるためには、「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線、及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」と対応する「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線が重要な役割を果たすものであると認められる。
　そして、訂正後発明７においては、先願発明の「ＮＭＯＳセンシング制御トランジスタＮ１〜Ｎｎ」及び「ＰＭＯＳセンシング制御トランジスタＰ１〜Ｐｎ」、並びに、それらと「センスアンプＳＡ１〜ＳＡｎ」とを繋ぐｎ本の配線に相当するものが不要となることから、先願発明と比較して回路構成が簡単になるという効果を奏することが明らかである。
　したがって、相違点３は単なる表現上の差異や、設計上の微差とはいえない実質的な相違点であり、訂正後発明７の構成７−Ｈが先願当初明細書等に実質的に記載されているということはできない。
　
（３−２−４−４）訂正後発明７と先願発明との同一性についての纏め
　以上検討したとおり、訂正後発明７は、先願当初明細書等に記載された発明ではないから、特許法第２９条の２の規定により、特許を受けることができないものに該当しない。
　
（３−３）訂正後の請求項２、３、８、９について
　訂正後の請求項２及び３に係る発明は、訂正後発明１に対して、さらなる構成要件を付加した発明である。
　そして、上記（３−１）において検討したとおり、訂正後発明１は先願当初明細書等に記載された発明ではないから、訂正後の請求項２及び３に係る発明が先願当初明細書等に記載された発明ではないことは明らかである。
　また、訂正後の請求項８及び９に係る発明は、訂正後発明７に対して、さらなる構成要件を付加した発明である。
　そして、上記（３−２）において検討したとおり、訂正後発明７は先願当初明細書等に記載された発明ではないから、訂正後の請求項８及び９に係る発明が先願当初明細書等に記載された発明ではないことは明らかである。
　
（４）独立特許要件についての纏め
　以上、検討したとおり、訂正後発明１及び７、並びに請求項１を引用する請求項２及び３に係る発明、並びに請求項７を引用する請求項８及び９に係る発明は、いずれも先願当初明細書等に記載された発明ではないから、特許法第２９条の２の規定により特許を受けることができないものに該当しない。
　また、これらの発明について、他に特許出願の際独立して特許を受けることができない理由も発見しない。
　したがって、本件訂正は、訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許受けることができるものであるから、特許法第１２６条第３項の規定に適合する。
　
６．むすび
　以上のとおりであるから、本件訂正は、平成６年法律第１１６号附則第６条第１項の規定によりなお従前の例によるものとされた同法による改正前の特許法第１２６条第１項ただし書き第１号ないし第３号に掲げる事項を目的とし、かつ同法同条第２項及び第３項の規定に適合する。 
　よって、上記結論のとおり審決する。