(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルに記憶されたデータを読み出すためのセンスアンプ回路において、電源電圧が一端に供給された負荷手段と、不揮発性メモリセルと前記負荷手段の間の電流パスに挿入され、データ読み出し制御信号に基づいて導通するスイッチング手段と、プリチャージ制御信号に基づき前記負荷手段の他端とスイッチング手段との間のノードをデータ読み出し前に電源電圧へ充電するプリチャージ手段と、データ読み出し時に前記ノードに生じる電圧を増幅するためのインバータと、前記インバータの出力信号がゲートに印加され、データ読み出し時に前記電流パスを遮断するためのＭＯＳトランジスタとを具備することを特徴とするセンスアンプ回路
【請求項２】
前記スイッチング手段と前記プリチャージ手段とが同時に導通する期間が生じるように前記プリチャージ制御信号を遅延する遅延手段を具備することを特徴とする請求項１に記載のセンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモリに記憶されたデータを読み出すためのセンスアンプ回路に関し、特にその動作電流の低減化と読み出し時間の短縮化を可能にしたセンスアンプ回路に関する。
【０００２】
【従来の技術】
従来のセンスアンプ回路として、一般に、電流センス方式の差動センスアンプ（例えば、特開昭６１−１８４７８６号公報）と電圧センス方式のセンスアンプがよく知られている。この電流センス方式のセンスアンプは、消費電流が大きいという問題があった。そこで、携帯電話などのポータブル機器に使用する不揮発性メモリ又はこれを内蔵化したＬＳＩにおいては、比較的消費電流が小さい、電圧センス方式のセンスアンプが適している。
【０００３】
従来例に係るこの種のセンスアンプ回路を図４に示す。まず、このセンスアンプ回路の構成を説明する。
【０００４】
ノード（Ｎ１）は、プリチャージ動作とデータ読み出し動作を切り換える制御信号入力である。制御信号はインバータ（ＩＮＶ１）によって反転されプリチャージ用のＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）のゲートに入力される。このプリチャージ用のＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）は、ノード（Ｎ３）の電圧を電源Ｖｄｄへ充電するプリチャージ手段である。このノード（Ｎ３）と電源Ｖｄｄの間には、負荷手段としてのＰチャネル型ＭＯＳＦＥＴ（ＭＰ２）が接続されている。
【０００５】
一方、制御信号は、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ３）とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１）とで構成されるインバータ（ＩＮＶ２）によって反転されて、読み出し制御信号となり、スイッチ手段としてのＮチャネル型ＭＯＳＦＥＴ（ＭＮ２）のゲートに供給される。このＭＯＳＦＥＴ（ＭＮ２）は、不揮発性メモリセル（ＭＣ１〜ＭＣｎ）と上記のＰチャネル型ＭＯＳＦＥＴ（ＭＰ２）との間の電流パスに挿入されている。
【０００６】
不揮発性メモリセル（ＭＣ１〜ＭＣｎ）は、の間それぞれワード線（ＷＬ１〜ＷＬｎ）によって制御されている。この不揮発性メモリセル（ＭＣ１〜ＭＣｎ）は、ハイレベル（Ｈレベル）とローレベル（Ｌレベル）の２値データを記憶保持する。Ｈレベルのデータが書き込まれたときは、しきい値電圧が下がりメモリセルには、Ｌレベルのデータが書き込まれた場合に比べて、多くのセル電流が流れる。そして、ノード（Ｎ３）の電圧を増幅するインバータ（ＩＮＶ３）が設けられている。不揮発性メモリセル（ＭＣ１〜ＭＣｎ）のデータは、この出力インバータ（ＩＮＶ３）から読み出される。
【０００７】
次に、このセンスアンプ回路の動作を説明する。制御信号がＨレベルのとき、プリチャージ制御信号はＬレベルとなり、ＭＯＳＦＥＴ（ＭＰ１）がオンし、
ＭＯＳＦＥＴ（ＭＮ２）がオフし、ノード（Ｎ３）をプリチャージする。この後、制御信号がＬレベルのとき、ＭＯＳＦＥＴ（ＭＰ１）がオフし、ＭＯＳＦＥＴ（ＭＮ２）がオンし、読み出し動作を行う。いま、ワード線ＷＬ１がＨレベルになりメモリセル（ＭＣ１）が選択されたする。
【０００８】
メモリセル（ＭＣ１）にＨデータが記憶されていた場合には、セル電流はより多く流れるため、負荷用ＭＯＳＦＥＴ（ＭＰ２）と不揮発性メモリセル（ＭＣ１）との抵抗比で定まるノード（Ｎ３）における電圧は低くなり、インバータ（ＩＮＶ３）からのデータ出力はＨレベルとなる。一方、メモリセル（ＭＣ１）にＬデータが記憶されていた場合には、セル電流は少なくなるため、反対にノード（Ｎ３）における電圧は高くなり、出力インバータ（ＩＮＶ３）からのデータ出力はＬレベルとなる。
【０００９】
なお、ＭＯＳＦＥＴ（ＭＮ３）は、Ｌデータ読み出し時のノード（Ｎ３）の上昇を高速化させる働きをしている。すなわち、この時はノード（Ｎ３）の電圧が高くなっていくが、ノード（Ｎ５）の電圧も高くなっていく。そして、ノード（Ｎ５）の電圧がＭＯＳＦＥＴ（ＭＮ３）のしきい値電圧より高くなると、このＭＯＳＦＥＴ（ＭＮ３）がオンする。すると、ノード（Ｎ４）の電圧が低くなり、ＭＯＳＦＥＴ（ＭＮ２）がオフすることにより、ノード（Ｎ３）からノード（Ｎ５）に至る電流パスが遮断され、ノード（Ｎ３）の電圧の上昇が高速される。
【００１０】
【発明が解決しようとする課題】
本発明は、従来例のセンスアンプ回路における、Ｈデータ読み出し時に動作電流が大きくなるという問題と、Ｌデータ読み出し時間が長いという２つの問題点を解決することを目的としている。これらの問題を以下に詳述する。
（１）Ｈデータ読み出し時に動作電流が大きくなるという問題
本願の発明者は、この問題の３つの原因を見出した。第１に、読み出し動作期間にメモリセル電流が常に流れることである。第２に、ノード（Ｎ５）がＶｄｄとＶｓｓとの間の中間電圧になるため、電源電圧ＶｄｄからＭＯＳＦＥＴ（ＭＰ３）及びＭＯＳＦＥＴ（ＭＮ３）を経由して接地電圧Ｖｓｓに貫通電流が流れることである。第３に、ノード（Ｎ３）も中間電圧となるため、出力インバータ（ＩＮＶ３）の貫通電流が大きくなっていることである。
【００１１】
これらの対策として、負荷用ＭＯＳＦＥＴ（ＭＰ２）の負荷抵抗値を高くして、ノード（Ｎ３）及びノード（Ｎ５）の電圧を中間電圧からより低くすることが考えられる。しかしながら、負荷用ＭＯＳＦＥＴ（ＭＰ２）の負荷抵抗値を高くすると、メモリセルＭＣ１にＬデータが記憶されている場合のデータ読み出し動作が遅くなってしまうという欠点がある。
【００１２】
（２）Ｌデータ読み出し時間が長いという問題
従来例のセンスアンプ回路における読み出し動作では、ＭＯＳＦＥＴ（ＭＮ２）がオンした時点で、ノード（Ｎ３）の電圧がノード（Ｎ５）の電圧０Ｖ（Ｖｓｓ）に一旦振られる。ノード（Ｎ５）は、プリチャージ期間にメモリセルが選択され０Ｖ（Ｖｓｓ）にディスチャージされるためである。その後、このノード（Ｎ３）が定常値に戻るまで時間がかかり、データ読み出し動作が遅くなっている。
【００１３】
ここで、定常値とは、ＭＯＳＦＥＴ（ＭＮ２）のオン抵抗が小さく設計されていれば、負荷用ＭＯＳＦＥＴ（ＭＰ２）のサイズ（チャネル幅／チャネル長）とメモリセル電流で決定されるノード（Ｎ３）の電圧である。なお、ノード（Ｎ５）には複数のメモリセル（ＭＣ１〜ＭＣｎ）が接続されているため、ノード（Ｎ５）が有する寄生容量はノード（Ｎ３）の有する寄生容量に比べて非常に大きい。このため、ノード（Ｎ３）の電圧は０Ｖ（Ｖｓｓ）へ大きく振られる。
【００１４】
【課題を解決するための手段】
請求項１に記載した発明は、Ｈデータ読み出し時に動作電流が大きくなるという問題を解決するために、電圧増幅手段としての出力インバータ（ＩＮＶ３）の出力信号に基づいて、ＭＯＳＦＥＴ（ＭＰ２）からメモリセルへの電流パスを遮断するための遮断手段であるＭＯＳＦＥＴ（ＭＰ４）を設けた。
【００１５】
また、請求項２に記載した発明は、Ｌデータ読み出し時間が長いという問題を解決するために、スイッチング手段としてのＭＯＳＦＥＴ（ＭＮ２）とプリチャージ手段としてのＭＯＳＦＥＴ（ＭＰ１）とが同時にオンする期間が生じるようにプリチャージ制御信号を遅延する遅延手段を設けた。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面に基づいて説明する。図１は、本発明の実施形態に係るセンスアンプ回路を示す回路図である。
【００１７】
このセンスアンプ回路の構成は、第１に、電圧増幅手段としての出力インバータ（ＩＮＶ３）の出力信号に基づいて、ＭＯＳＦＥＴ（ＭＰ２）からメモリセルへの電流パスを遮断するための遮断手段であるＭＯＳＦＥＴ（ＭＰ４）が設けられている。ＭＯＳＦＥＴ（ＭＰ４）は、負荷手段としてのＭＯＳＦＥＴ（ＭＰ２）とノード（Ｎ３）との間にソース・ドレインが接続されており、出力インバータ（ＩＮＶ３）の出力が、そのゲートに接続されている。
【００１８】
第２に、スイッチング手段としてのＭＯＳＦＥＴ（ＭＮ２）とプリチャージ手段としてのＭＯＳＦＥＴ（ＭＰ１）とが同時にオンする期間が生じるようにプリチャージ制御信号を遅延する遅延手段として、プリチャージ制御信号が生じるノード（Ｎ２）にコンデンサＣが付加されている。このコンデンサＣは、例えばＭＯＳＦＥＴのゲート絶縁膜容量（ゲート電極、ゲート絶縁膜と基板とで構成される容量）によって形成できる。上記２点の構成部分以外の構成については、図４に示した従来例に係るセンスアンプ回路と同様であるので、説明を省略する。
【００１９】
次に、本発明の実施形態に係るセンスアンプ回路の動作を図１及び図２を参照しながら説明する。制御信号がＨレベルのとき、プリチャージ制御信号はＬレベルとなり、ＭＯＳＦＥＴ（ＭＰ１）がオンし、ＭＯＳＦＥＴ（ＭＮ２）がオフし、ノード（Ｎ３）をプリチャージする。この後、制御信号がＬレベルのとき、ＭＯＳＦＥＴ（ＭＰ１）がオフし、ＭＯＳＦＥＴ（ＭＮ２）がオンし、ワード線によって選択されたメモリセル、例えばＭＣ１に記憶されたデータを読み出す動作を行う点については、従来例と同様である。
【００２０】
また、メモリセル（ＭＣ１）にＨデータが記憶されていた場合には、セル電流はより多く流れるため、ノード（Ｎ３）における電圧は低くなり、インバータ（ＩＮＶ３）からＨレベルが出力され、メモリセル（ＭＣ１）にＬデータが記憶されていた場合には、セル電流は少なくなるため、反対にノード（Ｎ３）における電圧は高くなり、出力インバータ（ＩＮＶ３）からＬレベルが出力される点についても従来例と同様である。
【００２１】
このセンスアンプ回路によれば、電流パスの遮断手段としてＭＯＳＦＥＴ（ＭＰ４）を設けているので、Ｈデータ読み出し時に動作電流が大きくなることが防止される。さらに詳しく説明すると、Ｈデータ読み出し時に出力インバータ（ＩＮＶ３）の出力が確定すると、ＭＯＳＦＥＴ（ＭＰ４）がオフして、ノード（Ｎ７）とノード（Ｎ３）の電流パスが遮断され、すなわちＭＯＳＦＥＴ（ＭＰ２）からメモリセル（ＭＣ１）までの電流パスが遮断されるため、メモリセル電流を低減することができる。
【００２２】
また、この電流パスが遮断されることにより、Ｈデータ読み出し動作時のノード（Ｎ５）の電圧が０Ｖ（Ｖｓｓ）まで下がるため、ＭＯＳＦＥＴ（ＭＮ３）をオフすることができ、これにより、ＶｄｄからＭＯＳＦＥＴ（ＭＰ３），（ＭＮ３）を経由してＶｓｓに流れる貫通電流を低減することができる。さらに、ノード（Ｎ３）の電圧が０Ｖ（Ｖｓｓ）まで下がるため、出力インバータ（ＩＮＶ３）の貫通電流を低減することができる。
【００２３】
また、このセンスアンプ回路は、プリチャージ制御信号が生じるノード（Ｎ２）にコンデンサＣが付加されているので、データ読み出し開始時にスイッチング手段としてのＭＯＳＦＥＴ（ＭＮ２）とプリチャージ手段としてのＭＯＳＦＥＴ（ＭＰ１）とが同時にオンする期間が生じることにより、Ｌデータ読み出し時間を短縮できる。すなわち、これらのＭＯＳＦＥＴが同時にオンすることにより、０Ｖ（Ｖｓｓ）方向に振られたノード（Ｎ３）の電圧をＶｄｄへ急速に戻してから、実際のデータ読み出し動作が開始されるので、Ｌデータ読み出し時間を大幅に短縮できるのである。
【００２４】
【発明の効果】
本願発明者は、本発明のセンスアンプ回路の効果を定量的に示すため、回路シミュレータ（ＳＰＩＣＥ）によるシュミュレーションを行った。なお、シミュレーションの条件として、以下のシーケンスを設定した。
【００２５】
０〜３００ｎｓｅｃ  ：プリチャージ動作
３００〜６００ｎｓｅｃ  ：Ｈデータ読み出し動作
６００〜９００ｎｓｅｃ  ：プリチャージ期間
９００〜１２００ｎｓｅｃ：Ｌデータ読み出し動作である。
【００２６】
（１）Ｈデータ読み出し時における動作電流の低減効果
Ｖｄｄ＝５Ｖにおいて、従来のセンスアンプ回路の動作電流が２１２．６μＡであるのに対して、本発明のセンスアンプ回路の動作電流は、７２．４μＡであり、従来比で３４．１％に低減される。
【００２７】
（２）Ｌデータ読み出し時間の短縮効果
Ｖｄｄ＝２．５Ｖにおいて、従来のセンスアンプ回路の読み出し時間が２３８．７ｎｓｅｃであるのに対して、本発明のセンスアンプ回路の読み出し時間は２２．５ｎｓｅｃであり、従来比で９．４％に大幅に低減される。
図２は、上記のシミュレーションによって得られた、本発明に係るセンスアンプ回路の動作波形図、図３は、従来例に係るセンスアンプ回路の動作波形図である。従来例では、読み出し開始時にノード（Ｎ３）の電圧Ｖ（３）が０Ｖまで振られており、その後の電圧上昇が非常に遅いため、インバータ（ＩＮＶ３）の出力電圧Ｖ（６）がＬレベルになるのが遅れている。これに対して、本発明では、プリチャージ制御信号の立ち上がりが遅延され、データ読み出し制御信号Ｖ（４）とが一時的に重なっている。このため、ＭＯＳＦＥＴ（ＭＰ１）及び（ＭＮ２）が同時にオンするのであり、ノード（Ｎ５）は一時的に０Ｖ方向へ振られても瞬時にＶｄｄに戻る。よって、この電圧を受けた出力電圧Ｖ（６）の応答も速いのである。
【図面の簡単な説明】
【図１】本発明の実施形態に係るセンスアンプ回路を示す回路図である。
【図２】本発明の実施形態に係るセンスアンプ回路の動作波形図である。
【図３】従来例に係るセンスアンプ回路の動作波形図である。
【図４】従来例に係るセンスアンプ回路を示す回路図である。
【符号の説明】
ＭＰ１  ：プリチャージ用ＭＯＳＦＥＴ
ＭＰ２  ：負荷用ＭＯＳＦＥＴ
ＭＮ２  ：スイッチ用ＭＯＳＦＥＴ
ＭＰ４  ：電流パス遮断用ＭＯＳＦＥＴ
ＩＮＶ３：出力インバータ
ＭＣ１〜ＭＣｎ：メモリセル
【図１】
0003561636.tif 000002
【図２】
0003561636.tif 000003
【図３】
0003561636.tif 000004
【図４】
0003561636.tif 000005