(57)【特許請求の範囲】
【請求項１】
システム・ボード上のコネクタと相互接続される接点タブを有し、カード・データ・バスを有するプリント回路カードと、
前記プリント回路カードに取り付けられ、前記カード・データ・バスに接続された、複数バンクのランダム・アクセス・メモリ・デバイスと、
前記複数バンクのランダム・アクセス・メモリ・デバイスのうちの選択されたものが前記カード・データ・バスを介して接続された１つまたは複数のバス・スイッチであって、イネーブル信号に応答して導通する前記１つまたは複数のバス・スイッチと、
メモリ・リード・サイクル及びメモリ・ライト・サイクルの間、システムの行アドレス・ストローブ信号のアクティブ・エッジでアクティブにされ、前記行アドレス・ストローブ信号と列アドレス・ストローブ信号の両方がインアクティブになるまでアクティブの状態に維持される前記イネーブル信号を生成して前記複数のバス・スイッチに印加する論理手段と
を含む、メモリ・モジュール。
【請求項２】
前記１つまたは複数のバス・スイッチおよび前記論理手段が、前記プリント回路カードに取り付けられることを特徴とする、請求項１に記載のメモリ・モジュール。
【請求項３】
第２のプリント回路カードを含み、前記第１および第２のプリント回路カードが異なる数のメモリ・バンクを有することを特徴とする、請求項１に記載のメモリ・モジュール。
【請求項４】
前記１つまたは複数のバス・スイッチのそれぞれが、前記カード・データ・バスの信号線１本につき１つの複数の電界効果トランジスタ（ＦＥＴ）と、前記イネーブル信号に応答して前記ＦＥＴをバイアスするための手段とを含むことを特徴とする、請求項１に記載のメモリ・モジュール。
【請求項５】
前記列アドレス・ストローブ信号のアクティブ・エッジで前記行アドレス・ストローブ信号の状態をラッチするＤ型フリップフロップと、
第１入力及び第２入力を有し、前記第１入力が前記Ｄ型フリップ・フロップの出力に接続されているマルチプレクサと、
インバータを介して前記Ｄ型フリップ・フロップの出力に接続されている第１入力、及びインバータを介して前記行アドレス・ストローブ信号を受け取る第２入力を有し、出力が前記マルチプレクサの前記第２入力に接続されているＮＡＮＤ回路と、
前記Ｄ型フリップフロップが前記行アドレス・ストローブ信号の状態をラッチする時間だけ前記列アドレス・ストローブ信号を遅延した信号を前記マルチプレクサに印加して該マルチプレクサの前記第１入力及び前記第２入力の一方を選択する論理回路とを含むことを特徴とする、請求項１に記載のメモリ・モジュール。
【請求項６】
前記行アドレス・ストローブ信号と前記列アドレス・ストローブ信号がインアクティブであり、前記Ｄ型フリップフロップの出力が論理１であるときに、前記Ｄ型フリップフロップをリセットする手段を含むことを特徴とする、請求項５に記載のメモリ・モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全般的にはコンピュータ用の高密度メモリ・モジュールに関し、具体的には、最小限のメモリ・バス負荷を有する多重バンク・メモリ・モジュールに関する。
【０００２】
【従来の技術】
ＳＩＭＭ（シングル・インライン・メモリ・モジュール）やＤＩＭＭ（デュアル・インライン・メモリ・モジュール）などの高密度メモリ・モジュールは、多くの応用分野で追加のシステム性能を達成できるので、ハイ・エンド・パーソナル・コンピュータ（ＰＣ）、ネットワーク・サーバおよびワークステーションで需要がある。しかし、最大システム密度は、下記の１つまたは複数によって不自然に制限されることがしばしばである。
・システムが有するメモリ・モジュール「スロット」の数が限られている。
・システムが有するメモリ「バンク」の数が（メモリ・コントローラからの選択信号線の不足が原因で）限られている。
・高密度メモリ・チップ（たとえば６４メガビット（Ｍｂ）、２５６Ｍｂおよびそれ以上）は、非常に高価であるか、簡単に入手できないか、その両方である。・高密度メモリ・チップは、システムのメモリ・インターフェース電圧より低い動作電圧を有する場合がある。
・標準ランダム・アクセス・メモリ・デバイス（ＲＡＭ）（ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）およびスタティックＲＡＭ（ＳＲＡＭ）を含む）の積層化／立体化または大型モジュールの使用は、システム限界をはるかに超えるデータ線容量をもたらす。
以前の解決は、最後の問題以外の上記の問題のすべてについて提供されてきたが、これらの解決は、データ線負荷の問題が原因で応用性が制限されている。メモリ拡張を制限されているシステムで安価なＲＡＭチップをよりよく利用するために必要なものは、データ線の容量性負荷を最小にし、その結果、ＲＡＭチップのバンクを有する大型メモリ・モジュールをシステムに追加できるようにする方法である。
【０００３】
【発明が解決しようとする課題】
したがって、本発明の目的は、データ線ごとに複数のランダム・アクセス・メモリ・デバイスを有する高密度モジュールでのデータ線負荷を最小にするための解決を提供することである。
【０００４】
本発明のもう１つの目的は、データ線の容量性負荷に起因する性能低下なしに、密度を制限されているシステムのメモリ密度を最大にすることである。
【０００５】
【課題を解決するための手段】
本発明によれば、データ線容量を許容可能なシステム限界まで減らす解決法には、２つの部分がある。第１の部分には、インライン・バス・スイッチを有するメモリ・モジュールの設計が含まれる。バス・スイッチは、モジュール・タブ（システム）とランダム・アクセス・メモリ・デバイス（ＲＡＭ）の間に置かれ、高インピーダンス（オフ）またはアクティプ（活動）状態のいずれかになる。高インピーダンス状態の時には、メモリ・モジュールの実効負荷は、ビット・スイッチ・デバイスの負荷になる。アクティブ（たとえば、リード／ライト・サイクル）の時には、ＲＡＭ負荷の他に、最小限のキャパシタンス／抵抗がメモリ・バスに追加される。一時に１つのメモリ・モジュールだけがアクティブになる。
【０００６】
本発明による解決の第２の部分は、バス・スイッチをイネーブルする信号を生成する論理回路を特定用途向け集積回路（ＡＳＩＣ）に組み込むことである。バス・スイッチは、メモリ・モジュールへの行アドレス・ストローブ（ＲＡＳ）選択線の立ち下がりエッジでアクティブになり、ＲＡＳ選択線または列アドレス・ストローブ（ＣＡＳ）選択線のうちの最後の線がインアクティブ（非活動）状態になるまで活動状態にとどまり、これによって、高速ページ・モード（ＦＰＭ）動作とＥＤＯ（拡張データ出力）動作の両方がサポートされる。ＡＳＩＣの回路は、システムのＲＡＳ選択線とＣＡＳ選択線をデコードし、信号を駆動してバス・スイッチをイネーブルすることによって、この作業を実行する。論理回路は、リード／ライト・サイクル、ＲＯＲ（ＲＡＳ  ｏｎｌｙ  ｒｅｆｒｅｓｈ）サイクル、ＣＢＲ（ＣＡＳ  ｂｅｆｏｒｅ  ＲＡＳ  ｒｅｆｒｅｓｈ）サイクルおよびヒドン・リフレッシュ（ｈｉｄｄｅｎ  ｒｅｆｒｅｓｈ）サイクルを区別し、それ相応にバス・スイッチをアクティブにしなければならない。ＣＢＲサイクルが発生する時には、バス・スイッチはインアクティブのままになる。ヒドン・リフレッシュ・サイクルでは、バス・スイッチはアクティブにされ、リフレッシュ・サイクルが完了するまでアクティブのままになる。これは、リード動作またはライト動作が存在する可能性があるので必要である。
【０００７】
【発明の実施の形態】
本発明を、ＤＩＭＭを使用する特定の実施例に関して説明するが、当業者であれば、ＳＩＭＭなどの他のメモリ・モジュールを本発明の実施に使用できることを諒解するであろう。このようなモジュールは、通常は、コンピュータ・システム基板上のコネクタに挿入するための接点タブを有するプリント回路カードとして実施される。
【０００８】
ここで図面、具体的には図１を参照すると、８つのメモリ・モジュール・ソケット１０１〜１０８とメモリ・コントローラ１０９を有する通常のシステム・ボード１０が示されている。たとえば８つの４ＭｂのＤＲＡＭチップ２０１〜２０８を有する通常の単一バンクＤＩＭＭ  ２０は、通常はメモリ・コントローラ１０９に最も近いメモリ・モジュール・ソケット１０１から始めて、メモリ・モジュール・ソケット１０１〜１０８のすべてに単一バンクＤＩＭＭ  ２０が挿入されるまで順番に、メモリ・モジュール・ソケット１０１〜１０８のうちの１つに挿入することができる。したがって、この例では、システム・ボードは、４メガバイト（ＭＢ）の最小構成と３２ＭＢの最大構成を有する。
【０００９】
本発明によれば、二重バンクＤＩＭＭ  ３０または多重バンクＤＩＭＭ  ４０によって、単一バンクＤＩＭＭ  ２０を置換することができる。二重バンクＤＩＭＭ  ３０の場合、バス・スイッチ３０９および３１９に接続された、８つのＤＲＡＭチップ３０１〜３０８の第１のグループと、８つのＤＲＡＭチップ３１１〜３１８の第２のグループがある。ＤＲＡＭチップ３０１〜３０４およびＤＲＡＭチップ３１１〜３１４はバス・スイッチ３０９に接続され、ＤＲＡＭチップ３０５〜３０８およびＤＲＡＭチップ３１５〜３１８はバス・スイッチ３１９に接続される。２つのバス・スイッチは、ＡＳＩＣ  ３１０に接続され、ＡＳＩＣ  ３１０は、このモジュールのＲＡＳピンおよびＣＡＳピンに接続される。この概念は、多重バンクＤＩＭＭ  ４０の場合に拡張され、この例では、ＤＲＡＭチップの４つのグループすなわち、ＤＲＡＭチップ４０１〜４０８、ＤＲＡＭチップ４１１〜４１８、ＤＲＡＭチップ４２１〜４２８およびＤＲＡＭチップ４３１〜４３８がある。ＤＲＡＭチップ４０１〜４０４、ＤＲＡＭチップ４１１〜４１４、ＤＲＡＭチップ４２１〜４２４およびＤＲＡＭチップ４３１〜４３４は、バス・スイッチ４０９に接続され、ＤＲＡＭチップ４０５〜４０８、ＤＲＡＭチップ４１５〜４１８、ＤＲＡＭチップ４２５〜４２８およびＤＲＡＭチップ４３５〜４３８は、バス・スイッチ４１９に接続される。二重バンクＤＩＭＭ  ３０の場合と同様に、バス・スイッチ４０９および４１９は、ＡＳＩＣ  ４１０に接続され、ＡＳＩＣ  ４１０は、このモジュールのＲＡＳピンおよびＣＡＳピンに接続される。
【００１０】
二重バンクＤＩＭＭ  ３０を使用する場合、システムの最小構成は８ＭＢに増加し、最大構成は６４ＭＢに増加する。多重バンクＤＩＭＭ  ４０を使用すると、図示の４バンクのＤＲＡＭチップの例では、最小構成は１６ＭＢ、最大構成は１２８ＭＢに増加する。より高密度のデバイス（たとえば１６Ｍｂ、６４Ｍｂなど）を使用すると、最大メモリ密度のかなりの増加がもたらされるはずである。これは、下の表からわかるように、最小限のデータ・バス負荷で達成される。
【００１１】
【表１】
0003566502.tif 000002
【００１２】
これは、二重バンクＤＩＭＭ  ３０の場合にはバス・スイッチ３０９および３１９、多重バンクＤＩＭＭ  ４０の場合にはバス・スイッチ４０９および４１９を使用することによって達成される。ＡＳＩＣ  ３１０および４１０は、バス・スイッチとシステム・ボードの間のインターフェースを提供する。
【００１３】
ここで図２に移ると、バス・スイッチの一般化された論理図が示されている。バス・スイッチには、信号線ごとに１つずつ、複数のＦＥＴが含まれる。１つまたは複数のインバータ５０が、ＦＥＴをオンにバイアスするのに使用される。インバータ５０への入力ＢＥＮ（ＮはＢＥの反転を表す）は、バス・スイッチのイネーブル入力である。イネーブル入力がロウになると、インバータの出力はハイになり、その結果、正バイアスがＦＥＴのゲートに印加され、ＦＥＴが導通する。このバス・スイッチを介する遅延は、１ナノ秒（ｎｓ）未満であり、これによって、正しいメモリ動作が保証される。
【００１４】
図３のブロック図からわかるように、ＡＳＩＣ  ６０（図１のＡＳＩＣ  ３１０および４１０に対応する）は、システムのＲＡＳ信号（ＳＹＳ＿ＲＡＳ）とＣＡＳ信号（ＳＹＳ＿ＣＡＳ）を受け取り、バス・スイッチ６１および６２のイネーブル入力へのＲＣ＿ＳＥＬＥＣＴ信号を生成する。バス・スイッチ６１および６２は、カード・データ・バス６３とプリント回路カードの接点タブ６４の間のインターフェースを提供する。接点タブ６４はシステム・ボードのソケット１〜８に挿入されるモジュール２０、３０、４０のプリント回路カードのエッジに設けられている。
【００１５】
ＲＣ＿ＳＥＬＥＣＴ信号は、アクティブ・ロウの信号であり、独自の機能を有する。通常のメモリ・リード・サイクルおよびメモリ・ライト・サイクルの間、ＲＣ＿ＳＥＬＥＣＴ信号は、図４に示されるように、システムのＲＡＳ選択線のアクティブ（立ち下がり）エッジでアクティブにされ、システムのＲＡＳ選択線とＣＡＳ選択線の両方がインアクティブになるまでアクティブのままになる。
【００１６】
ヒドン・リフレッシュ・サイクル中は、図５からわかるように、ヒドン・リフレッシュ・サイクルの性質が原因で、ＲＣ＿ＳＥＬＥＣＴ信号はアクティブになる。ヒドン・リフレッシュ・サイクルの第１の部分は、ＲＡＳが立ち上がってから立ち下がる（ＣＢＲリフレッシュ・サイクルの開始）までシステムのＣＡＳ選択線がアクティブのままになるメモリ・サイクルである。ＲＣ＿ＳＥＬＥＣＴ論理回路は、ＣＡＳ外乱をフィルタリングし、インアクティブのままになる。
【００１７】
ＣＢＲリフレッシュ中は、図６からわかるように、システムのＣＡＳ選択線が、システムのＲＡＳ選択線がアクティブになるより前にアクティブになる。ＲＣ＿ＳＥＬＥＣＴ信号は、ＣＢＲサイクル中はインアクティブのままになる。
【００１８】
ＲＯＲサイクル中は、図７からわかるように、システムのＲＡＳ選択線がアクティブになり、ＲＣ＿ＳＥＬＥＣＴ信号上に駆動される。バス・スイッチがアクティブになっても、データがその時点で駆動されていないので、システム動作には影響しない。
【００１９】
所与の応用分野で必要であれば、追加回路を追加して、ＲＯＲサイクル中にバス・スイッチがアクティブにならないようにすることができる。
【００２０】
図８のＡＳＩＣの内部ロジックには、システムのＣＡＳ選択線ＣＡＳ＿Ｎ（Ｎは反転を表わす）のアクティブ（すなわち立ち下がり）エッジでシステムＲＡＳ選択線（ＡＮＹ＿ＲＡＳ）の状態をラッチするＤ型のフリップフロップ７０が含まれる。ＡＮＹ＿ＲＡＳ信号は、ＡＮＤゲート７１によって生成され、バッファ７２を介してフリップフロップ７０のＤ入力に供給されるが、ＡＮＹ＿ＣＡＳ信号は、ＡＮＤゲート７３によって生成され、インバータ７４を介してフリップフロップ７０のクロック入力に供給される。フリップフロップ７０の出力は、インバータ７６を介して２入力ＮＡＮＤゲート７５に接続され、マルチプレクサ７７の入力「０」にも接続される。インバータ７６の出力は、信号ＣＢＲ＿ＢＩＴ＿Ｎである。信号ＡＮＹ＿ＲＡＳは、インバータ７８によって反転され、インバータ７８の出力は、２入力ＮＡＮＤゲート７５のもう一方の入力に接続される。２入力ＮＡＮＤゲート７５の出力は、信号ＲＣ＿ＡＣＴＩＶＥであり、マルチプレクサ７７の入力「１」に接続される。フリップフロップ７０は、システムのＲＡＳ選択線とＣＡＳ選択線がインアクティブであり、フリップフロップ７０の「Ｑ」出力が論理「１」である時に、ＮＡＮＤゲート７９の出力によってリセットされる。マルチプレクサ７７の選択線は、４つのゲート（インバータ８０と３つのバッファ８１〜８３）によって遅延されたシステムのＣＡＳ選択線ＤＥＬＹ＿ＣＡＳによって選択される。これは、フリップフロップ７０が信号ＡＮＹ＿ＲＡＳの状態をラッチする時間を与えるために行われる。
【００２１】
各サイクルの初期の開始時に、マルチプレクサ７７は、「１」入力位置にセットされる。これによって、システムのＲＡＳ選択線をすばやく流すことができるようになる。システムのＣＡＳ選択線がアクティブになった時には、マルチプレクサ７７は、「０」入力位置に切り替わり、これによって、フリップフロップ７０の出力が選択される。
【００２２】
図１に戻って、本発明の実装は、ＤＲＡＭチップのバンク群を１つのプリント回路カードに取り付け、ＡＳＩＣとバス・スイッチを別のキャリアに取り付けることによって、変更することができる。たとえば、ＡＳＩＣとバス・スイッチは、システム・ボード１０に直接に取り付けることができるが、これにはシステム・ボードの変更が必要である。代替案は、ＤＲＡＭカードを受けるコネクタを備えた別のプリント回路カードにＡＳＩＣとバス・スイッチを取り付けることである。どちらの代替案でも、ＤＲＡＭチップだけでＤＲＡＭカードを製造することができる。
【図面の簡単な説明】
【図１】システム・メモリ・ボードと、従来の単一バンクＤＩＭＭと本発明による多重バンクＤＩＭＭの両方を示すブロック図である。
【図２】図１に示された本発明の実施例に使用されるバス・スイッチを一般化した論理ブロック図である。
【図３】図１の実施例でのＡＳＣＩとバス・スイッチの関係を示すブロック図である。
【図４】通常のリード／ライト・サイクルの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号を生成するＡＳＩＣ論理回路の動作を示すタイミング図である。
【図５】ヒドン・リフレッシュの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号を生成するＡＳＩＣ論理回路の動作を示すタイミング図である。
【図６】ＣＢＲの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号を生成するＡＳＩＣ論理回路の動作を示すタイミング図である。
【図７】ＲＯＲの場合の、ＲＣ＿ＳＥＬＥＣＴ出力信号を生成するＡＳＩＣ論理回路の動作を示すタイミング図である。
【図８】本発明の好ましい実施例によるＡＳＣＩの論理回路を示す論理ブロック図である。
【符号の説明】
６０  ＡＳＩＣ
６１  バス・スイッチ
６２  バス・スイッチ
６３  カード・データ・バス
６４  タブ
７２  バッファ
７３  ＡＮＤゲート
７４  インバータ
７５  ２入力ＮＡＮＤゲート
７６  インバータ
７７  マルチプレクサ
７８  インバータ
７９  ＮＡＮＤゲート
８０  インバータ
８１  バッファ
８２  バッファ
８３  バッファ
【図１】
0003566502.tif 000003
【図２】
0003566502.tif 000004
【図３】
0003566502.tif 000005
【図４】
0003566502.tif 000006
【図５】
0003566502.tif 000007
【図６】
0003566502.tif 000008
【図７】
0003566502.tif 000009
【図８】
0003566502.tif 000010