(57)【特許請求の範囲】
【請求項１】
タイミングクロックに同期して内部信号を出力端子から出力する出力回路を有する集積回路装置において、
前記出力端子に接続されたプルアップ用トランジスタとプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記第１のゲートのトランスファーゲートの電流駆動能力と、前記プルダウン用トランジスタを導通させる前記第４の信号を生成する前記第４のゲート内のトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定し、
前記第３のゲートのトランスファーゲートの電流駆動能力と、前記プルアップ用トランジスタを導通させる前記第２の信号を生成する前記第２のゲート内のトランジスタの電流駆動能力とを、前記第４のゲートの駆動容量負荷と前記プルアップ用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする出力回路を有する集積回路装置。
【請求項２】
請求項１において、
前記プルアップ用トランジスタは、Ｐチャネルトランジスタであり、前記プルダウン用トランジスタは、Ｎチャネルトランジスタであることを特徴とする出力回路を有する集積回路装置。
【請求項３】
請求項２において、
前記第１及び第３のゲートは、ＣＭＯＳトランスファゲートを有し、前記第２及び第４のゲートは、それぞれＣＭＯＳインバータを有し、
前記第１のゲートのトランスファゲートにおけるＰチャネルトランジスタの電流駆動能力と、前記前記第４のゲートのＰチャネルトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定し、
前記第３のゲートのトランスファゲートにおけるＮチャネルトランジスタの電流駆動能力と、前記前記第２のゲートのＮチャネルトランジスタの電流駆動能力とを、前記第４のゲートの駆動容量負荷と前記プルアップ用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする出力回路を有する集積回路装置。
【請求項４】
請求項１乃至３のいずれかの請求項において、
前記トランジスタの電流駆動能力は、当該トランジスタのチャネル幅に対応し、前記駆動容量負荷は、トランジスタのゲート電極の容量負荷に対応することを特徴とする出力回路を有する集積回路装置。
【請求項５】
請求項１において、
前記プルアップ用トランジスタ及びプルダウン用トランジスタは、Ｎチャネルトランジスタであり、前記第２の信号と第４の信号とが逆相であることを特徴とする出力回路を有する集積回路装置。
【請求項６】
請求項５において、
前記第１及び第３のゲートは、ＣＭＯＳトランスファゲートを有し、前記第２及び第４のゲートは、それぞれＣＭＯＳインバータを有し、
前記第１のゲートのトランスファゲートにおけるＰ（またはＮ）チャネルトランジスタの電流駆動能力と、前記第３のゲートのトランスファゲートにおけるＰ（またはＮ）チャネルトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記第４のゲートの駆動容量負荷との比にほぼ対応するように設定し、
前記前記第２のゲートのＰチャネルトランジスタの電流駆動能力と、前記第４のゲートのＰチャネルトランジスタの電流駆動能力とを、前記プルアップ用トランジスタの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする出力回路を有する集積回路装置。
【請求項７】
請求項５または６のいずれかの請求項において、
前記トランジスタの電流駆動能力は、当該トランジスタのチャネル幅に対応し、前記駆動容量負荷は、トランジスタのゲート電極の容量負荷に対応することを特徴とする出力回路を有する集積回路装置。
【請求項８】
タイミングクロックに同期して第１の電源レベルの内部信号を取り込み、出力端子から第２の電源レベルの出力信号を出力する出力回路を有する集積回路装置において、
第１の電源と前記出力端子に接続されたプルアップ用トランジスタと、前記出力端子に接続されたプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記プルアップ用トランジスタと前記第２のゲートは、前記第２の電源に接続され、前記第４のゲートは、前記第１の電源に接続されることを特徴とする出力回路を有する集積回路装置。
【請求項９】
請求項８において、
前記プルアップ用トランジスタは、Ｐチャネルトランジスタであり、前記プルダウン用トランジスタは、Ｎチャネルトランジスタであり、
前記第１及び第３のゲートは、ＣＭＯＳトランスファゲートを有し、前記第２及び第４のゲートは、それぞれＣＭＯＳインバータを有し、
前記第１のゲートのトランスファゲートにおけるＰチャネルトランジスタの電流駆動能力と、前記前記第４のゲートのＰチャネルトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定し、
前記第３のゲートのトランスファゲートにおけるＮチャネルトランジスタの電流駆動能力と、前記前記第２のゲートのＮチャネルトランジスタの電流駆動能力とを、前記第４のゲートの駆動容量負荷と前記プルアップ用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする出力回路を有する集積回路装置。
【請求項１０】
タイミングクロックに同期して内部信号を出力端子から出力する出力回路を有する集積回路装置において、
前記出力端子に接続されたプルアップ用Ｐチャネルトランジスタとプルダウン用Ｎチャネルトランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用Ｐチャネルトランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用Ｎチャネルトランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記第１のゲートと第４のゲートの遅延時間を同等に設定し、前記第３のゲートと第２のゲートの遅延時間を同等に設定したことを特徴とする出力回路を有する集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力回路を有する集積回路装置に関し、特に、製造プロセスによるばらつきによりトランジスタの特性に変動が生じても、出力回路の立ち上がり特性と立ち下がり特性とを整合させることができる集積回路装置に関する。
【０００２】
【従来の技術】
クロックに同期して所定のデータ出力を出力する出力回路は、高速動作を可能にする。同期型のＤＲＡＭ（ＳＤＲＡＭ）等の集積回路装置は、かかる出力回路を有し、外部から供給されるクロックに同期して、内部のデータを出力する。即ち、クロックに応答して内部データを出力回路の最終段の出力トランジスタから出力する。
【０００３】
かかる出力回路を設計する上で注意すべき点は、出力信号の立ち上がりのタイミングと立ち下がりのタイミングとをクロックから同じタイミングになるようにすることである。特に、出力回路の出力段に、ＣＭＯＳ回路が使用される場合、出力信号の立ち上がりは、Ｐチャネルトランジスタが出力端子の負荷を駆動することで実現される。また、出力信号の立ち下がりは、Ｎチャネルトランジスタが出力端子の負荷を駆動することで実現される。
【０００４】
更に、出力回路の出力段にＮチャネルトランジスタのプッシュプル型の回路が採用される場合は、出力信号の立ち上がりは高い電源に接続されたプルアップトランジスタの駆動により実現され、出力信号の立ち下がりは低い電源に接続されたプルダウントランジスタの駆動により実現される。
【０００５】
図１は、従来のＣＭＯＳ回路を利用した出力回路を示す図である。この出力回路は、内部回路から供給されるデータ入力Ｄｉｎに対して、出力のタイミングを制御するゲートクロックＧＴ，／ＧＴに同期して、データ出力Ｄｏｕｔを出力する。出力回路の構成は、ＰチャネルトランジスタＰ１０からなるデータ出力部ＯＵＴ１と、ＮチャネルトランジスタＮ１０からなるデータ出力部ＯＵＴ２と、それらのデータ出力部を制御するゲートＧ１，Ｇ２及びゲートＧ３，Ｇ４とを有する。
ゲートＧ１は、データ入力ＤｉｎをゲートクロックＧＴ，／ＧＴに同期して取り込むトランスファゲートＰ１，Ｎ１を有し、更に、取り込んだ信号Ｄ１をラッチするラッチ回路Ｌ１を有する。ゲートＧ２は、ラッチされた信号Ｄ１により制御されトランジスタＰ１０を駆動するＣＭＯＳインバータ（Ｐ２，Ｎ２）を有する。ゲートＧ３，Ｇ４は、ゲートＧ１，Ｇ２と同様の構成を有する。即ち、出力回路は、出力段のＰチャネルトランジスタＰ１０に対応する経路ＲＴ１と、出力段のＮチャネルトランジスタＮ１０に対応する経路ＲＴ２とを有する。
【０００６】
図２は、図１の出力回路の動作波形図である。図２（Ａ）は、データ出力ＤｏｕｔがＬレベルからＨレベルに立ち上がる時の、経路ＲＴ１，ＲＴ２でのそれぞれの信号Ｄ１〜Ｄ４、Ｄｏｕｔの波形を示す。また、図２（Ｂ）は、データ出力ＤｏｕｔがＨレベルからＬレベルに立ち下がる時の同様の信号波形を示す。
【０００７】
データ出力ＤｏｕｔがＬレベルからＨレベルに立ち上がる時は、経路ＲＴ１側では、ゲートＧ１では、ゲートクロックＧＴ，／ＧＴに応答して、トランスファーゲートＰ１，Ｎ１が導通し、信号Ｄ１を立ち上げる。それに応答して、ゲートＧ２では、ＮチャネルトランジスタＮ２が導通し、信号Ｄ２を立ち下げ、出力段ＤＯＵＴ１のＰチャネルトランジスタＰ１０が導通し、出力ＤｏｕｔをＬレベルからＨレベルに立ち上げる。その場合、経路ＲＴ２では、信号Ｄ３が立ち上がり、トランジスタＮ４が導通し、トランジスタＮ１０が非導通になる。
【０００８】
一方、データ出力ＤｏｕｔがＨレベルからＬレベルに立ち下がる時は、経路ＲＴ１側では、ゲートＧ１では、ゲートクロックＧＴ，／ＧＴに応答して、信号Ｄ１が立ち下がり、それに応答して、ゲートＧ２では、ＰチャネルトランジスタＰ２が導通して信号Ｄ２が立ち上がり、出力段ＤＯＵＴ１のＰチャネルトランジスタＰ１０を非導通にする。また、経路ＲＴ２では、信号Ｄ３が立ち下がり、トランジスタＰ４が導通して信号Ｄ４が立ち上がり、トランジスタＮ１０が導通し、データ出力Ｄｏｕｔを立ち下げる。
【０００９】
【発明が解決しようとする課題】
図１に示した出力回路は、ゲートクロックＧＴ，／ＧＴのタイミングに同期して、データ出力ＤｏｕｔがＬレベルからＨレベルへ、或いはＨレベルからＬレベルへ変化することが要求される。しかも、データ出力Ｄｏｕｔの変化のタイミングは、立ち上がり及び立ち下がりで同じであることが要求される。即ち、図２中の立ち上がり時の遅延時間ＴＡと、立ち下がり時の遅延時間ＴＢとが等しくなることが要求される。
【００１０】
しかしながら、かかる出力回路を有する集積回路装置の場合、製造ばらつきにより回路を構成するトランジスタの特性に変動が生じる。その場合、Ｎチャネルトランジスタの電流駆動能力が一定の方向に変動し、また、Ｐチャネルトランジスタの電流駆動能力が一定の方向に変動する等である。その結果、信号Ｄ１〜Ｄ４の波形の傾きが変動し、最終段におけるデータ出力Ｄｏｕｔの立ち上がりのタイミング及び立ち下がりのタイミングにばらつきが生じる。
【００１１】
例えば、製造ばらつきにより、Ｎチャネルトランジスタの電流駆動能力が低く変動したとすると、図２（Ａ）において、信号Ｄ２の立ち下がり波形が破線の如く緩慢になり、その結果、出力段のＰチャネルトランジスタＰ１０が導通するタイミングが遅れて、データ出力Ｄｏｕｔの立ち上がりタイミングがΔＴＡ分だけ遅れることが予想される。そして、製造ばらつきによってはＰチャネルトランジスタの特性に変動がなければ、データ出力Ｄｏｕｔの立ち下がり特性に遅れは生じない。その結果、データ出力Ｄｏｕｔの立ち上がりと立ち下がりのタイミングにずれが生じる。
【００１２】
更に、集積回路装置内の電源レベルと装置外の電源レベルとが異なる場合、出力回路において、信号の立ち上がり時の遅延特性と信号の立ち下がり時の遅延特性とが異なる。例えば、高い電源レベルから低い電源レベルに信号が伝播する場合、立ち上がり信号に対しては後段の低い電源レベルでの回路の応答が早く伝播遅延時間は短くなる。一方、立ち下がり信号に対しては、後段の低い電源レベルでの回路の応答が遅く伝播遅延時間は長くなる。かかる不整合は、出力回路の立ち上がり遅延時間と立ち下がり遅延時間とのずれを招く。
【００１３】
そこで、本発明の目的は、製造ばらつきによりトランジスタの特性に変動が生じても、データ出力の変化のタイミングにずれが発生することを防止した出力回路を有する集積回路装置を提供することにある。
【００１４】
更に、本発明の目的は、製造ばらつきに対してデータ出力の立ち上がりと立ち下がりのタイミングにずれが生じにくい出力回路を有する集積回路装置を提供することにある。
【００１５】
更に、本発明の目的は、入力と出力とで電源レベルが異なる出力回路において、出力の立ち上がりと立ち下がりのタイミングが同等になる集積回路装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、出力回路の最終段のプルアップ用トランジスタとプルダウン用トランジスタをそれぞれ駆動する第１の経路と第２の経路において、第２の経路内のプルダウン用トランジスタを駆動する信号の立ち上がり特性と、第１の経路内における所定の信号の立ち上がり特性とが、製造ばらつきによって同様の影響を受けるようにそれぞれの対応するトランジスタの電流駆動能力を設定する。また、第１の経路内のプルアップ用トランジスタを駆動する信号の立ち下がり特性と、第２の経路内における所定の信号の立ち下がり特性とが、製造ばらつきによって同様の影響を受けるようにそれぞれの対応するトランジスタの電流駆動能力を設定する。
【００１７】
その場合、同じ導電型のトランジスタは、製造ばらつきによって同様にその特性が変動することを利用する。即ち、プルアップ用トランジスタがＰチャネルトランジスタの場合は、第１の経路におけるプルアップトランジスタを駆動するＣＭＯＳインバータのＮチャネルトランジスタと、第２の経路内の他の信号の立ち下がり特性に起因するＮチャンネルトランジスタとについて、電流駆動能力対駆動容量負荷の比率を同程度にする。また、プルダウン用トランジスタがＮチャネルトランジスタの場合は、第２の経路内におけるプルダウントランジスタを駆動するＣＭＯＳインバータのＰチャネルトランジスタと、第１の経路内の他の信号の立ち上がり特性に起因するＰチャネルトランジスタとについて、電流駆動能力対駆動容量負荷の比率を同程度にする。
【００１８】
かかる構成にすると、製造ばらつきによりＰチャネルトランジスタの特性或いはＮチャネルトランジスタの特性がそれぞれ変動しても、第１の経路を経由する信号によりプルアップトランジスタが導通するタイミングと、第２の経路を経由する信号によりプルダウントランジスタが導通するタイミングとを常にそろえることができる。
【００１９】
上記の目的を達成するために、本発明は、タイミングクロックに同期して内部信号を出力端子から出力する出力回路を有する集積回路装置において、
前記出力端子に接続されたプルアップ用トランジスタとプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記第１のゲートのトランスファーゲートの電流駆動能力と、前記プルダウン用トランジスタを導通させる前記第４の信号を生成する前記第４のゲート内のトランジスタの電流駆動能力とを、前記第２のゲートの駆動容量負荷と前記プルダウン用トランジスタの駆動容量負荷との比にほぼ対応するように設定し、
前記第３のゲートのトランスファーゲートの電流駆動能力と、前記プルアップ用トランジスタを導通させる前記第２の信号を生成する前記第２のゲート内のトランジスタの電流駆動能力とを、前記第４のゲートの駆動容量負荷と前記プルアップ用トランジスタの駆動容量負荷との比にほぼ対応するように設定したことを特徴とする。
【００２０】
上記の目的を達成するために、第２の発明は、第１の電源レベルの内部信号から第１の電源レベルより低い第２の電源レベルの出力信号を出力する出力回路において、プルアップ用Ｐチャネルトランジスタとプルダウン用Ｎチャネルトランジスタからなる最終段のゲートには、第２の電源を接続し、プルアップ用Ｐチャネルトランジスタを駆動する第２のゲートには、第２の電源を接続し、プルダウン用Ｎチャネルトランジスタを駆動する第４のゲートには、第１の電源を接続する。従って、第２の電源に接続される最終段のゲートのプルアップ用Ｐチャネルトランジスタを駆動する第２の信号が第２の電源レベルになり、プルダウン用Ｎチャネルトランジスタを駆動する第４の信号が第１の電源レベルになる。そして、Ｐチャネルトランジスタを導通させる信号は、第２のゲートでレベル変換され、Ｎチャネルトランジスタを導通させる逆相の信号は、最終段のゲートでレベル変換される。このことは、レベル変換される時の信号の変化の方向が等しいことを意味し、従って、信号のレベル変換に伴う出力信号の立ち上がりと立ち下がりのタイミングのずれを防止することができる。
【００２１】
上記の目的を達成するために、本発明は、タイミングクロックに同期して第１の電源レベルの内部信号を取り込み、出力端子から第２の電源レベルの出力信号を出力する出力回路を有する集積回路装置において、
第１の電源と前記出力端子に接続されたプルアップ用トランジスタと、前記出力端子に接続されたプルダウン用トランジスタと、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第１のゲートと、前記第１のゲートで取り込まれた第１の信号に応答して前記プルアップ用トランジスタを駆動する第２の信号を生成する第２のゲートとを有する第１の経路と、
前記タイミングクロックに応答して前記内部信号を取り込むトランスファーゲートを有する第３のゲートと、前記第３のゲートで取り込まれた第３の信号に応答して前記プルダウン用トランジスタを駆動する第４の信号を生成する第４のゲートとを有する第２の経路とを有し、
前記プルアップ用トランジスタと前記第２のゲートは、前記第２の電源に接続され、前記第４のゲートは、前記第１の電源に接続されることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２３】
［第１の実施の形態例］
図３は、第１の実施の形態例を説明するための図である。図３には、出力回路の最終段のゲートＯＵＴ１，２が、Ｐチャネルのプルアップ用トランジスタＰ１０とＮチャネルのプルダウン用トランジスタＮ１０とからなる例が示される。タイミングクロックＧＴ，／ＧＴからデータ出力Ｄｏｕｔが立ち上がるタイミングは、第１及び第２のゲートＧ１，Ｇ２からなる第１の経路ＲＴ１が生成する立ち下がりの駆動信号Ｄ２のタイミングによって決まる。また、データ出力Ｄｏｕｔが立ち下がるタイミングは、第３及び第４のゲートＧ３，Ｇ４からなる第２の経路ＲＴ２が生成する立ち上がりの駆動信号Ｄ４のタイミングによって決まる。
【００２４】
そして、第２及び第４のゲートがＣＭＯＳインバータで構成される場合、第２の信号Ｄ２の立ち下がり特性は、インバータのＮチャネルトランジスタの電流駆動能力とプルアップ用トランジスタＰ１０のゲート容量負荷の関係で決まり、第４の信号Ｄ４の立ち上がり特性は、インバータのＰチャネルトランジスタの電流駆動能力とプルダウン用トランジスタＮ１０のゲート容量負荷の関係で決まる。更に、第１の信号Ｄ１の立ち上がり特性は、第１のゲートＧ１内のトランジスタの駆動能力と第２のゲートＧ２の容量負荷の関係で決まり、第３の信号Ｄ３の立ち下がり特性は、第３のゲートＧ３内のトランジスタの駆動能力と第４のゲートＧ４の容量負荷の関係で決まる。
【００２５】
従って、データ出力Ｄｏｕｔが立ち上がる時の第１の経路での遅延時間ｔ１＋ｔ２と、データ出力Ｄｏｕｔが立ち下がる時の第２の経路での遅延時間ｔ３＋ｔ４とを等しくするためには、第１のゲートの遅延時間ｔ１と第４のゲートの遅延時間ｔ４とが製造ばらつきによっても等しく保たれ、第２のゲートの遅延時間ｔ２と第３のゲートの遅延時間ｔ３とが製造ばらつきによっても等しく保たれるようにすることが好ましい。なぜなら、第１のゲートのＰチャネルトランジスタの駆動能力と第４のゲートのＰチャネルトランジスタの駆動能力とを、それぞれの駆動容量負荷の比に整合させることで、信号Ｄ１，Ｄ４の立ち上がり特性をそろえることができるからである。そして、第３のゲートのＮチャネルトランジスタの駆動能力と第２のゲートのＮチャネルトランジスタの駆動能力とを、それぞれの駆動容量負荷の比に整合させることで、信号Ｄ２，Ｄ３の立ち下がり特性をそろえることができるからである。
【００２６】
図４は、第１の実施の形態例の出力回路を示す図である。ゲートに丸印をつけたトランジスタがＰチャネルトランジスタを示す。この出力回路は、図１で示した従来例と同じ回路構成を有する。即ち、トランスファゲートＰ１，Ｎ１及びラッチ回路Ｌ１とを有する第１のゲートＧ１と、ＣＭＯＳインバータを有する第２のゲートＧ２とで第１の経路が形成され、第２のゲートＧ２の信号Ｄ２の立ち下がりにより、最終段のゲートＯＵＴ１のプルアップ用ＰチャネルトランジスタＰ１０が駆動される。また、トランスファゲートＰ３，Ｎ３及びラッチ回路Ｌ２とを有する第３のゲートＧ３と、ＣＭＯＳインバータを有する第４のゲートＧ４とで第２の経路が形成され、第４のゲートＧ４の信号Ｄ４の立ち上がりにより、最終段のゲートＯＵＴ２のプルダウン用ＮチャネルトランジスタＮ１０が駆動される。
【００２７】
そして、図４の出力回路が従来例と異なるところは、第１のゲートのＰチャネルＰ１と、第４のゲートのＰチャネルトランジスタＰ４の電流駆動能力とが、第２のゲートＧ２のトランジスタＰ２，Ｎ２のゲート電極の容量負荷と、プルダウン用ＮチャネルトランジスタＮ１０のゲート電極の容量負荷との比に設定されることである。更に、従来例と異なるところは、第３のゲートのＮチャネルＮ３と、第２のゲートのＮチャネルトランジスタＮ２の電流駆動能力とが、第４のゲートＧ４のトランジスタＰ４，Ｎ４のゲート電極の容量負荷と、プルアップ用ＰチャネルトランジスタＰ１０のゲート電極の容量負荷との比に設定されることである。
【００２８】
図５は、図４の第１の実施の形態例の出力回路の動作波形図である。出力信号Ｄｏｕｔが立ち上がる場合は、図５（Ａ）に示した通り、トランジスタＰ１とゲートＧ２の駆動容量負荷との関係で、信号Ｄ１の立ち上がり特性（図中三角で表示）が決まり、トランジスタＮ２とトランジスタＰ１０のゲート電極の容量負荷との関係で、信号Ｄ２の立ち下がり特性（図中丸で表示）が決まる。一方、出力信号Ｄｏｕｔが立ち下がる場合は、図５（Ｂ）に示した通り、トランジスタＮ３とゲートＧ４の駆動容量負荷との関係で、信号Ｄ３の立ち下がり特性（図中丸で表示）が決まり、トランジスタＰ４とトランジスタＮ１０のゲート電極の容量負荷との関係で、信号Ｄ４の立ち上がり特性（図中三角で表示）が決まる。
【００２９】
そして、出力信号Ｄｏｕｔが立ち上がる時の第１の経路での信号Ｄ１とＤ２による合計遅延時間ｔＨｏｎと、出力信号Ｄｏｕｔが立ち下がる時の第２の経路での信号Ｄ３とＤ４による合計遅延時間ｔＬｏｎとを、製造ばらつきによっても等しく保つために、信号Ｄ１の立ち上がり特性と信号Ｄ４の立ち上がり特性とが、製造ばらつきによって同じ方向に変動するようにし、また、信号Ｄ３の立ち下がり特性と信号Ｄ２の立ち下がり特性とが、製造ばらつきによって同じ方向に変動するようにする。
【００３０】
そのために、上記した通り、トランジスタＰ１の駆動能力とトランジスタＰ４の駆動能力との比を、それぞれの駆動負荷容量の比である、トランジスタＰ２，Ｎ２のゲート容量負荷とトランジスタＮ１０のゲート容量負荷との比になるように設定する。同様に、トランジスタＮ３の駆動能力とトランジスタＮ２の駆動能力との比を、それぞれの駆動負荷容量の比である、トランジスタＰ４，Ｎ４のゲート容量負荷とトランジスタＰ１０のゲート容量負荷との比になるように設定する。ＭＯＳトランジスタの駆動能力の比は、一般に同じチャネル長であれば、チャネル幅によって設定可能である。
【００３１】
その結果、仮に製造ばらつきによりＮチャネルトランジスタの駆動能力が低下する様に特性が変動したとすると、図５中に破線で示した通り、第２の信号Ｄ２の立ち下がり特性が緩慢な波形になる（図中Ｄ２ａ）。また、同時に第３の信号Ｄ３の立ち下がり特性が緩慢な波形になる（図中Ｄ３ａ）。しかし、それに伴い、データ出力Ｄｏｕｔが立ち上がりの時の第２のゲートの遅延時間ｔ２と、データ出力Ｄｏｕｔが立ち下がりの時の第３のゲートの遅延時間ｔ３とが、同様に長くなる様に変動するので、データ出力Ｄｏｕｔの立ち上がりタイミングと立ち下がりタイミングは、同じ様に遅くなり、両者のタイミングの整合性は保たれる。
【００３２】
図示されないが、Ｐチャネルトランジスタの駆動能力が低下する様に特性が変動したとすると、図５中に三角印を付けた第１の信号Ｄ１の立ち上がり特性と、第４の信号Ｄ４の立ち上がり特性が緩慢な波形になり、同様に第１の経路ＲＴ１でのトランジスタＰ１０をオンさせる遅延時間ｔＨｏｎと、第２の経路ＲＴ２でのトランジスタＮ１０をオンさせる遅延時間ｔＬｏｎとは、同じ長さに保たれる。従って、出力信号Ｄｏｕｔの立ち上がりタイミングと立ち下がりタイミングは、製造ばらつきによっても同じタイミングに保たれる。
【００３３】
尚、上記第１の実施の形態例では、出力最終段のプルアップ用トランジスタＰ１０を導通させる時の遅延時間ｔＨｏｎとプルダウン用トランジスタＮ１０を導通させる時の遅延時間ｔＬｏｎとが、製造ばらつきによって同じように変動する。更に、プルアップ用トランジスタＰ１０を非導通させる時の遅延時間ｔＬｏｆｆとプルダウン用トランジスタＮ１０を非導通させる時の遅延時間ｔＨｏｆｆとをそろえるようにすることで、更に出力信号Ｄｏｕｔの立ち上がりと立ち下がりタイミングを整合させることができる。
【００３４】
そのためには、図４中のトランジスタＮ１の駆動能力とトランジスタＮ４の駆動能力の比が、トランジスタＰ２，Ｎ２のゲート電極の容量負荷とトランジスタＮ１０のゲート電極の容量負荷との比になるように設定される。更に、トランジスＰ３の駆動能力とトランジスタＰ２の駆動能力の比が、トランジスタＰ４，Ｎ４のゲート電極の容量負荷とトランジスタＰ１０のゲート電極の容量負荷との比になるように設定される。この結果、信号Ｄ１，Ｄ４の立ち下がり特性と信号Ｄ３とＤ２の立ち上がり特性が、製造ばらつきにより同様に変動する。
【００３５】
但し、出力段のトランジスタＰ１０からＮ１０への貫通電流を防止するために、これらのトランジスタを導通する信号を生成する経路の遅延時間が、これらのトランジスタの非導通にする信号を生成する経路の遅延時間よりも長いことが好ましい。
【００３６】
また、第１のゲートＧ１に入力される入力信号ＤｉｎがＬレベルになり、第３のゲートＧ３に入力される入力信号ＤｉｎがＨレベルになると、プルアップトランジスタＰ１０とプルダウントランジスタＮ１０とが共に非導通になり、出力Ｄｏｕｔはハイインピーダンス状態になる。
【００３７】
［第２の実施の形態例］
図６は、第２の実施の形態例の出力回路を示す図である。この出力回路の構成は、図４の第１の実施の形態例と同様であり、対応する部分に同じ引用番号を付した。但し、第２の実施の形態例の出力回路は、内部のデータ入力Ｄｉｎが、第１の電源Ｖｃｃのレベルを有する信号であり、データ出力Ｄｏｕｔが、それより低い第２の電源ＶｃｃＱのレベルを有する信号である。そして、最終段のゲートＯＵＴ１には、第２の電源ＶｃｃＱが接続されて、第２の電源レベルの出力信号Ｄｏｕｔの出力を可能にする。さらに、第２のゲートＧ２は第２の電源ＶｃｃＱに接続され、第４のゲートＧ４は第１の電源Ｖｃｃが接続される。この様にすることで、出力信号Ｄｏｕｔを立ち上げる時の第１の経路ＲＴでの遅延時間ｔＨｏｎと、出力信号Ｄｏｕｔを立ち下げる時の第２の経路ＲＴでの遅延時間ｔＬｏｎとが、ほぼ同じ時間に設定される。
【００３８】
図７は、従来の課題を示す動作波形図である。従来例では、出力段ＯＵＴ１にのみ第１の電源Ｖｃｃより低い第２の電源ＶｃｃＱが接続されるだけであり、第１乃至第４のゲートには、第１の電源Ｖｃｃが接続される。その場合、出力信号Ｄｏｕｔが立ち上がる時は、図７（Ａ）に示される通り、第１の経路ＲＴ１での遅延時間は、ｔ１＋ｔ２＋ｔ０１である。その場合、信号のレベル変換が行われる最終段ＯＵＴ１の遅延時間ｔ０１とその前段の第２のゲートの遅延時間ｔ２との間に、図中Δｔ１で示された遅延時間の増加が発生する。
【００３９】
一方、出力信号Ｄｏｕｔが立ち下がる時は、図７（Ｂ）に示される通り、第２の経路ＲＴ２での遅延時間は、ｔ３＋ｔ４＋ｔ０２である。その場合、信号のレベル変換が行われる最終段ＯＵＴ２の遅延時間ｔ０２とその前段の第４のゲートの遅延時間ｔ４との間に、図中Δｔ２で示された遅延時間の短縮が発生する。この遅延時間Δｔ２は、全体の遅延時間を短くする方向の時間である。
【００４０】
この様に、レベル変換される場合、立ち下がり信号Ｄ２によって時間Δｔ１の遅延時間の増加が発生し、立ち上がり信号Ｄ４によって時間Δｔ２の遅延時間の短縮が発生し、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングにアンバランスが生じる。
【００４１】
図８は、第２の実施の形態例の動作波形図である。第２のゲートＧ２に第２の電源ＶｃｃＱを接続したことで、第２のゲートＧ２によって信号のレベル変換が行われる。その結果、図８（Ａ）に示された出力信号Ｄｏｕｔを立ち上げる時の第１の経路ＲＴ１での遅延時間ｔ１＋ｔ２＋ｔ０１には、遅延時間ｔ１とｔ２との間に、遅延時間が縮まるΔｔ２が含まれる。同様に、図８（Ｂ）に示された出力信号Ｄｏｕｔを立ち下げる時の第２の経路ＲＴ２での遅延時間ｔ３＋ｔ４＋ｔ０２には、遅延時間ｔ４とｔ０２との間に、遅延時間が縮まるΔｔ２が含まれる。従って、いずれの場合も、出力の立ち上がりと立ち下がりそれぞれのタイミングを決める第１の経路での遅延時間と第２の経路での遅延時間とを、等しくすることができる。
【００４２】
尚、プルアップ用トランジスタＰ１０の非導通を制御する第１の経路での遅延時間と、プルダウン用のトランジスタＮ１０の非導通を制御する第２経路の遅延時間とは、図８に示される通り、共に遅延時間を増加させる時間Δｔ１を含む。
【００４３】
第２の実施の形態例は、第１の実施の形態例のトランジスタの電流駆動能力の比を所定の比に設定することと組み合わせることにより、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングとをより正確に一致させることができる。
【００４４】
［第３の実施の形態例］
図９は、第３の実施の形態例を説明する為の図である。また、図１０は、第３の実施の形態例の出力回路を示す図である。第３の実施の形態例の出力回路は、第１の実施の形態例と異なり、最終出力段が、Ｎチャネルのトランジスタによってプルアップ用トランジスタとプルダウン用トランジスタとが構成されるプッシュプルタイプである。従って、出力段ＯＵＴ１とＯＵＴ２のトランジスタは、共にＮチャネルトランジスタである。
【００４５】
従って、第３の実施の形態例では、入力信号Ｄｉｎは、第１の経路ＲＴ１と第２の経路ＲＴ２とには、逆相で供給される。それにより、プルアップ用トランジスタＮ２０を導通させる立ち上がり信号Ｄ２と、プルダウン用トランジスタＮ１０を導通させる立ち上がり信号Ｄ４とのいずか一方が発生し、トランジスタＮ２０，Ｎ１０の一方を導通させる。
【００４６】
上記の通り、第３の実施の形態例におけるプルアップ用トランジスタの導通タイミングを決める第２の信号Ｄ２は立ち上がり信号であり、プルダウン用トランジスタの導通タイミングを決める第４の信号Ｄ４も立ち上がり信号である。
【００４７】
そこで、第３の実施の形態例では、出力信号Ｄｏｕｔの立ち上がりと立ち下がりのタイミングを合わせるために、ゲートＧ２の遅延時間ｔ２とゲートＧ４の遅延時間ｔ４とが、製造ばらつきにより同様に変動するように設定する。即ち、トランジスタＰ２の電流駆動能力とトランジスタＰ４の電流駆動能力との比を、それぞれが駆動するプルアップ用トランジスタＮ２０のゲートの容量負荷と、プルダウン用トランジスタＮ１０のゲートの容量負荷との比に設定する。
【００４８】
同様に、ゲートＧ１の遅延時間ｔ１とゲートＧ３の遅延時間ｔ３とが、製造ばらつきにより同様に変動するように設定する。即ち、トランジスタＰ１（またはＮ１）の電流駆動能力とトランジスタＰ３（またはＮ３）の電流駆動能力との比を、それぞれが駆動するトランジスタＰ２，Ｎ２のゲート電極の容量負荷とトランジスタＰ４，Ｎ４のゲート電極の容量負荷との比に設定する。
【００４９】
【発明の効果】
以上、本発明によれば、タイミングクロックにより内部信号を取り込み、プルアップ用トランジスタとプルダウン用トランジスタとを最終段に有する出力回路において、出力が立ち上がるタイミングと立ち下がるタイミングとが、製造ばらつきが生じても、同様に変動するので、両者のタイミングを常に同一に保つことができる。
【００５０】
また、本発明によれば、内部と外部とで電源レベルが異なる場合でも、レベル変換に伴う遅延時間の不整合をなくしたので、出力が立ち上がるタイミングと出力が立ち下がるタイミングとを同一にすることができる。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ回路を利用した出力回路を示す図である。
【図２】出力回路の動作波形図である。
【図３】第１の実施の形態例を説明するための図である。
【図４】第１の実施の形態例の出力回路を示す図である。
【図５】第１の実施の形態例の動作波形を示す図である。
【図６】第２の実施の形態例の出力回路を示す図である。
【図７】従来の課題を示す動作波形図である。
【図８】第２の実施の形態例の動作波形を示す図である。
【図９】第３の実施の形態例を説明するための図である。
【図１０】第３の実施の形態例の出力回路を示す図である。
【符号の説明】
Ｄｉｎ                      入力信号、内部信号
Ｄｏｕｔ                      出力信号、データ出力
Ｇ１，Ｇ２，Ｇ３，Ｇ４    第１、第２、第３、第４のゲート
ＯＵＴ１，ＯＵＴ２        最終段ゲート
Ｄ１，Ｄ２，Ｄ３，Ｄ４    第１、第２、第３、第４の信号
Ｐ１０，Ｎ２０            プルアップ用トランジスタ
Ｎ１０                    プルダウン用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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