(57)【特許請求の範囲】
【請求項１】
アナログ階調信号を量子化することで生成した画素単位の階調データにしたがい、各画素毎に、液晶ディスプレイへ出力する出力信号の複数フレーム周期中における当該画素の表示オン・オフ切り替えパターンを設定して、当該液晶ディスプレイの中間階調表示を行う液晶コントローラであって、
すべての階調データに対応する表示オン・オフ切り替えパターンは、
当該表示オン・オフ切り替えパターンに対応する階調データが表す階調率よりも１段階小さな階調率を表す階調データに対応する表示オン・オフ切り替えパターンのすべての表示オンを含み、さらに表示オンが追加されたパターンであることを特徴とする液晶コントローラ。
【請求項２】
単純マトリックス表示形の液晶ディスプレイと、
アナログ階調信号を量子化して、画素単位の階調データに変換する変換手段と、
アナログ階調信号を量子化することで生成した画素単位の階調データにしたがい、各画素毎に、液晶ディスプレイへ出力する出力信号の複数フレーム周期中における当該画素の表示オン・オフ切り替えパターンを設定して、当該液晶ディスプレイの中間階調表示を行う液晶コントローラと、
を備え、
すべての階調データに対応する表示オン・オフ切り替えパターンは、
当該表示オン・オフ切り替えパターンに対応する階調データが表す階調率よりも１段階小さな階調率を表す階調データに対応する表示オン・オフ切り替えパターンのすべての表示オンを含み、さらに表示オンが追加されたパターンであることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置、特に単純マトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
互いに直交する走査電極とデータ電極との交点に画素を配置し、当該画素の透過率を前記走査電極および前記データ電極に各々印加された電圧の差の２乗平均に応じて変化させる、いわゆる単純マトリクス表示形のＳＴＮ（Ｓｕｐｅｒ−ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ）方式を用いた液晶表示装置では、最適なコントラストを得るための駆動フレーム周波数が液晶材料の応答時間によって異なる。
【０００３】
一般に、液晶材料の応答時間（表示オンへの立上り時間と表示オフへの立下り時間とを加算した時間）が３００ｍｓでは、駆動フレーム周波数９０〜１２０Ｈｚで、最適なコントラストが得られるといわれている。
【０００４】
また、前記応答時間が１５０ｍｓでは駆動フレーム周波数１５０Ｈｚで、そして、前記応答時間が１００ｍｓでは駆動フレーム周波数１８０Ｈｚ以上で、それぞれ最適なコントラストが得られるといわれている。
【０００５】
これ等の駆動フレーム周波数は、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  ｔｕｂｅ）ディスプレイやＴＦＴ（Ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイの駆動フレーム周波数６０〜７５Ｈｚに比べて高い。
【０００６】
したがって、ＣＲＴディスプレイやＴＦＴ液晶ディスプレイ用の表示信号を、ＳＴＮ液晶ディスプレイ用の表示信号に変換するためには、表示データを保存するためのフレームメモリを用いて駆動フレーム周波数を変換しなければならない。
【０００７】
ところで、ＳＴＮ液晶ディスプレイでは、液晶ディスプレイを構成する各画素に対して表示オン・オフの２値情報（１ビットデータ）を与える駆動方法が主流である。
【０００８】
このため、ＳＴＮ液晶ディスプレイを中間階調で表示するためには、特別な処理が必要になる。この処理を実現する方式として、数フレーム周期を１周期とし、当該１周期中における各画素の表示オン・オフの割合を、フレーム周期単位で設定することで、中間階調を表示するフレーム・レイト・コントロール（ＦＲＣ）方式がある。
【０００９】
図２９は、従来のＦＲＣ方式による中間階調処理の一例を説明するための図である。
【００１０】
図２９に示す例では、４フレーム周期を１周期とし、表示画面のある大きさのマトリクス毎に、表示オンと表示オフとからなるパターン（以下、ＦＲＣパターンと称する）を、１フレーム周期単位で切り替えている。
【００１１】
ＳＴＮ方式を用いた液晶表示装置において、上記説明した駆動フレーム周波数変換処理と、ＦＲＣ方式による中間階調処理とを実現する装置は、通常、液晶コントローラと呼ばれている。
【００１２】
図３０および図３１は、従来の液晶コントローラの概略ブロック図である。
【００１３】
図３０に示す液晶コントローラは、駆動フレーム周波数変換処理に先だって、中間階調処理を実行するタイプのものである。
【００１４】
先ず、Ｒ、Ｇ、Ｂの各色につき、１画素あたりｎビットの階調データ（通常、６ビットデータ）を入力インターフェース５１で受け付ける。
【００１５】
次に、階調処理部５２にて、受け付けた階調データにしたがい、ＦＲＣ方式による中間階調処理を実行して１ビットの表示オン・オフデータを生成し、フレームメモリ５３に書き込む。
【００１６】
その後、液晶出力表示データの駆動フレーム周波数に同期して表示オン・オフデータをフレームメモリ５３から読み出すことで、フレーム周波数を変換し、液晶出力インターフェース５４を介してＳＴＮ液晶ディスプレイ（不図示）へ出力する。
【００１７】
一方、図３１に示す液晶コントローラは、中間階調処理に先だって、フレーム周波数変換処理を実行するタイプのものである。
【００１８】
先ず、Ｒ、Ｇ、Ｂの各色につき、１画素あたりｎビットの階調データ（通常、６ビットデータ）を入力インターフェース５１で受け付ける。その後、この階調データをフレームメモリ５３に書き込む。
【００１９】
次に、液晶出力表示データの駆動フレーム周波数に同期して階調データをフレームメモリ５３から読み出すことで、フレーム周波数を変換し、その後、階調処理部５２により、読み出した階調データにしたがい中間階調処理を実行して１ビットの表示オン・オフデータを生成する。
【００２０】
そして、液晶出力インターフェース５４を介してＳＴＮ液晶ディスプレイ（不図示）へ出力する。
【００２１】
【発明が解決しようとする課題】
ところで、図３０および図３１に示す上記従来の液晶コントローラでは、以下に示すような問題がある。
【００２２】
▲１▼図３０に示す従来の液晶コントローラでは、入力信号のフレーム周波数（通常、６０〜７５Ｈｚ）で、表示オン・オフデータを書き込んでいる。したがって、フレームメモリ５３から表示オン・オフデータを液晶出力表示データのフレーム周期で読み出しても、表示オン・オフデータ（ＦＲＣパターン）の切り替え周波数自体は、入力信号のフレーム周波数と同じになってしまう。
【００２３】
たとえば、入力信号のフレーム周波数を６０Ｈｚ、液晶表示データのフレーム周波数を１２０Ｈｚとした場合、６０Ｈｚ周期でフレームメモリ５３に書き込まれた表示オン・オフデータが、１２０Ｈｚ周期で２回連続で読み出されることになる。したがって、表示オン・オフデータが次のデータに切り替わる周期は、入力信号のフレーム周波数６０Ｈｚとなる。
【００２４】
このため、ＦＲＣパターンの切り替えが視認され、中間階調表示部分が流れたり、ちらついている様に見えてしまう。
【００２５】
▲２▼図３１に示す従来の液晶コントローラでは、駆動フレーム周波数変換後に中間階調処理を行うので、ＦＲＣパターンの切り替え周波数はＳＴＮ液晶ディスプレイへ出力される駆動フレーム周波数と同じになる。したがって、ＦＲＣパターンの切り替えが視認されて、中間階調表示部分が流れたり、ちらついている様に見えるといった現象は低減される。
【００２６】
しかしながら、図３１に示す従来の液晶コントローラでは、フレームメモリ５３にｎビットの階調データを書き込んでいる。このため、１ビットの表示オン・オフデータを書き込む場合に比べ、フレームメモリ５３の容量を大きくしなければならない、また、１ビットの表示オン・オフデータをフレームメモリから読み出す場合に比べ、データ幅が大きくなるため、液晶コントローラをＬＳＩ化するには、ピン数の多い高価なパッケージを使用しなければならない。
【００２７】
また、表示画面を上下に分割して同時に駆動するいわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイに対して、図３０および図３１に示す中間階調表示を行う液晶コントローラを用いると、上下画面にわたって中間階調表示を行った場合に、上下画面の境界線近傍の画素において、下画面の画素の表示オン・オフが上画面の画素の表示オン・オフより先に切り替わってしまい、この結果、上下画面の境界線においてＦＲＣ表示の干渉縞が動いて見えることがあるという問題もある。
【００２８】
さらに、図３０および図３１に示す液晶コントローラに入力するｎビットの階調データを、Ａ／Ｄコンバータを用いて、ＣＲＴディスプレイ用のアナログ表示データから生成する場合、Ａ／Ｄコンバータの量子化誤差により、階調データ、特に最下位ビットの階調データが変動してしまうことがある。この場合、たとえば、ある中間階調率のべたぬり表示を行った場合に、当該中間階調率に前後する階調率のＦＲＣパターンが混合してしまい、干渉縞やちらつきなどの画質劣化が発生するという問題もある。
【００３１】
本発明の目的は、ＣＲＴディスプレイ用のアナログ表示データから生成したデジタル階調データを入力信号とする場合に、アナログ表示データをデジタル階調データに変換する際に生じる量子化誤差により、中間階調表示の画質劣化が発生するのを抑制することができる液晶コントローラおよび液晶表示素を提供することにある。
【００４３】
【課題を解決するための手段】
本発明は、
アナログ階調信号を量子化することで生成した画素単位の階調データにしたがい、各画素毎に、液晶ディスプレイへ出力する出力信号の複数フレーム周期中における当該画素の表示オン・オフ切り替えパターンを設定して、当該液晶ディスプレイの中間階調表示を行う液晶コントローラであって、
すべての階調データに対応する表示オン・オフ切り替えパターンは、
当該表示オン・オフ切り替えパターンに対応する階調データが表す階調率よりも１段階小さな階調率を表す階調データに対応する表示オン・オフ切り替えパターンのすべての表示オンを含み、さらに表示オンが追加されたパターンであることを特徴とする。
【００４４】
ここで、アナログ階調信号とは、たとえばＣＲＴ（Ｃａｔｈｏｒｄ  Ｒａｙ  Ｔｕｒｂｅ）用の表示データなどである。
【００４５】
本発明では、前記の構成により、出力信号の１フレーム分の表示オン・オフデータについて、階調データの値の変動による各画素の表示オン・オフの切り替わりを、表示オンとなっている画素と、表示オフとなっている画素との配置関係を極端に変化させることなく、滑らかに行うことができる。
【００４６】
これにより、ＣＲＴディスプレイ用のアナログ表示データなどのアナログ階調信号から生成したデジタル階調データを入力信号とする場合に、アナログ階調信号をデジタル階調データに変換する際に生じる量子化誤差により、中間階調表示の画質劣化が発生するのを抑制することができる。
【００４７】
【発明の実施の形態】
以下に、本発明の第一実施形態について説明する。
【００４８】
図１は本発明の第一実施形態である液晶コントローラの概略ブロック図である。
【００４９】
図１に示す液晶コントローラは、互いに直交する走査電極とデータ電極との交点に画素を配置し、当該画素の透過率を走査電極およびデータ電極に各々印加された電圧の差の２乗平均に応じて変化させる単純マトリクス表示形の液晶ディスプレイであって、表示画面を上下に分割して同時に駆動するいわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイ用のものである。表示画面の解像度は１０２４×７６８ドットのいわゆるＸＧＡとする。
【００５０】
図１において、符号１はＦＲＣ方式の中間階調処理を行うＦＲＣ処理部、符号２、１２はデータ幅変換部、符号３、１０はラインメモリ群、符号４、９はデータセレクタ兼データ幅変換部、符号５、６はフレームメモリリード／ライト制御部、符号７、８は駆動フレーム周波数変換用のフレームメモリ、符号１１はデータセレクタ、符号１３、１４はラインメモリリード／ライト制御部、そして符号１５は同期信号生成部である。
【００５１】
また、図１において、ＲＡ、ＲＢは１画素あたり６ビットのＲ（赤）階調データ、ＧＡ、ＧＢは１画素あたり６ビットのＧ（緑）階調データ、そして、ＢＡ、ＢＢは１画素あたり６ビットのＢ（青）階調データである。ここで、ＲＡ、ＧＡ、ＢＡは、奇数番目の画素についての各色の階調データ、ＲＢ、ＧＢ、ＢＢは、偶数番目の画素についての各色の階調データであるとする。
【００５２】
ＤｏｔＣＫは階調データに同期した同期信号、Ｈｓｙｎｃは水平期間の切り替えを示す水平同期信号、Ｖｓｙｎｃは垂直（フレーム）期間の切り替えを示す垂直同期信号（フレーム周期信号）、ＤｉｓｐＴＭＧは有効表示期間を示す信号である。
【００５３】
ＯＡはＳＴＮ液晶ディスプレイの上画面に対応した１２ビットパラレルの液晶表示データ、ＯＢは下画面に対応した１２ビットパラレルの液晶表示データである。
【００５４】
ＣＬ２は液晶表示データに同期した同期信号、ＣＬ１は水平期間の切り替えを示す水平同期信号、ＦＬＭはフレーム期間（垂直期間）の切り替えを示すフレーム周期信号（垂直同期信号）である。
【００５５】
なお、本実施形態において、ＳＴＮ液晶ディスプレイへ出力するフレーム周期信号ＦＬＭの周波数は、入力信号のフレーム周期信号Ｖｓｙｎｃの周波数の２．５倍に設定してある。したがって、入力信号の２フレーム期間で、出力信号の５フレーム期間が完了することになる。
【００５６】
そこで、本実施形態では、入力信号の２フレーム期間を単位として、メモリフレーム７、８へのアクセス制御を行うようにしている。
【００５７】
次に、図１に示す各部について詳細に説明する。
【００５８】
まず、同期信号生成部１５について説明する。
【００５９】
同期信号生成部１５は、液晶コントローラに入力されたＤｏｔＣＫ、Ｈｓｙｎｃ、ＶｓｙｎｃおよびＤｉｓｐＴＭＧを基に、ＦＬＭ、ＣＬ１、ＣＬ２、およびその他の制御信号（例えばリード／ライトクロック）を生成する。
【００６０】
ここで、液晶コントローラの入力信号であるＤｏｔＣＫ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、ＤｉｓｐＴＭＧのタイミングは、たとえば、図２６に示すような、日立製作所（株）発行の日立ＬＣＤコントローラ／ドライバＬＳＩデータブック、１００１頁記載の信号に準じるものを用いることができる。
【００６１】
また、同期信号生成部１５で生成されるＣＬ２、ＣＬ１、ＦＬＭのタイミングは、たとえば、図２７および図２８に示すような、同データブック、１０２８頁記載のＣＬ２、ＣＬ１、ＦＬＭ信号に準じるものを用いることができる。
【００６２】
次に、ＦＲＣ処理部１について説明する。
【００６３】
ＦＲＣ処理部１は、液晶コントローラに入力された階調データＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ各々について、１画素あたり３種類の表示オン・オフデータを生成する。これにより、１フレーム分の階調データから３フレーム分の表示オン・オフデータ、すなわち３つのＦＲＣパターンを生成する。
【００６４】
ＦＲＣ処理部１は、各階調データ（ＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ）毎にＦＲＣ処理回路を設けている。
【００６５】
ＦＲＣ処理回路は、対応する階調データについて、１画素当たり３種類の表示オン・オフデータを生成する。
【００６６】
図２はＦＲＣ処理回路１０１の概略ブロック図である。
【００６７】
ここで、符号１０１〜１０４はＦＲＣデコーダ、符号１０５はＶｓｙｎｃカウンタ、１０６はライトデータセレクタである。
【００６８】
Ｖｓｙｎｃカウンタ１０５はＶｓｙｎｃを計数して２ビットのＶｓｙｎｃカウント値を出力する。したがって、Ｖｓｙｎｃカウント値の取りうる値は０〜３である。
【００６９】
ＦＲＣデコーダ１０１〜１０４は、入力されたある画素の階調データにつき、当該階調データの値に応じた表示オン・オフデータを生成する。
【００７０】
図３はＦＲＣデコーダ１０１〜１０４の概略ブロック図である。
【００７１】
ＦＲＣデコーダ１０１〜１０４は、１画素あたりの階調データのビット数（６ビット）に各々対応した６４種類のＦＲＣパターンを生成するための表示オン・オフデータを生成するＦＲＣパターン生成器１０７と、入力されたある画素の階調データの値にしたがい、ＦＲＣパターン生成器１０７で生成された６４種類の表示オン・オフデータの中から１つのデータを選択するセレクタ１０８と、でなる。
【００７２】
ここで、ＦＲＣデコーダ１０１〜１０４各々が出力する表示オン・オフデータの関係について説明する。
【００７３】
図４は、ＦＲＣデコーダ１０１〜１０４から出力される表示オン・オフデータおよびフレームメモリ７、８のリード／ライト制御を説明するためのタイミング図である。
【００７４】
ここで、ＦＲＣ処理データＡとはＦＲＣデコーダ１０１から出力される表示オン・オフデータ、ＦＲＣ処理データＢとはＦＲＣデコーダ１０２から出力される表示オン・オフデータ、ＦＲＣ処理データＣとはＦＲＣデコーダ１０３から出力される表示オン・オフデータ、そしてＦＲＣ処理データＤとはＦＲＣデコーダ１０４から出力される表示オン・オフデータを示している。また、Ｄ−ＦＮ（Ｎは整数）は、Ｎフレーム目で出力されるべきＦＲＣパターンを構成する表示オン・オフデータを意味する。
【００７５】
図４に示すように、ＦＲＣデコーダ１０１で生成した表示オン・オフデータがＮフレーム目で出力されるべきＦＲＣパターンを構成するものであるとした場合、ＦＲＣデコーダ１０２はＮ＋１フレーム目で出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、ＦＲＣデコーダ１０３はＮ＋２フレーム目で出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、そして、ＦＲＣデコーダ１０４はＮ＋３フレーム目で出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを生成する。
【００７６】
また、各ＦＲＣデコーダ１０１〜１０４は、Ｖｓｙｎｃカウンタ１０５から出力されたＶｓｙｎｃカウント値が１つインクリメントされる毎に、２フレーム先のフレームで出力されるべきＦＲＣパターンを構成する表示オン・オフデータを生成するとともに、Ｖｓｙｎｃカウント値がリセットされる毎に、すなわちＶｓｙｎｃカウント値が「３」から「０」に切り替わる毎に、４フレーム先のフレームで出力されるべきＦＲＣパターンを構成する表示オン・オフデータを生成する。
【００７７】
なお、本実施形態では、ＦＲＣ処理の１周期（以下、この周期をＦＲＣ周期とも称する）内に含まれるフレーム（Ｖｓｙｎｃ）数と等しい数のＦＲＣパターンを生成するようにしている。
【００７８】
これは、たとえばＦＲＣ周期内に含まれるフレーム数が１０であるとした場合、以下に示す要領で、ＦＲＣデコーダ１０１〜１０４を設定すればよい。
【００７９】
ＦＲＣデコーダ１０１のＦＲＣパターン生成器１０７が備える、階調データビット数に各々対応した６４種類の階調パターン生成器各々が、ＦＲＣデコーダ１０１に入力されたＶｓｙｎｃ、Ｈｓｙｎｃ、およびＤｏｔｃｋで特定される画素について、ＦＲＣ周期内に含まれるフレームのうち、１番目（Ｖｓｙｎｃカウント値＝０）、３番目（Ｖｓｙｎｃカウント値＝１）、５番目（Ｖｓｙｎｃカウント値＝２）、および７番目（Ｖｓｙｎｃカウント値＝３）のフレームで出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、Ｖｓｙｎｃカウント値に応じて生成するように設定する。
【００８０】
ＦＲＣデコーダ１０２のＦＲＣパターン生成器１０７が備える、階調データビット数に各々対応した６４種類の階調パターン生成器各々が、ＦＲＣデコーダ１０１に入力されたＶｓｙｎｃ、Ｈｓｙｎｃ、およびＤｏｔｃｋで特定される画素について、ＦＲＣ周期内に含まれるフレームのうち、２番目（Ｖｓｙｎｃカウント値＝０）、４番目（Ｖｓｙｎｃカウント値＝１）、６番目（Ｖｓｙｎｃカウント値＝２）、および８番目（Ｖｓｙｎｃカウント値＝３）のフレームで出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、Ｖｓｙｎｃカウント値に応じて生成するように設定する。
【００８１】
ＦＲＣデコーダ１０３のＦＲＣパターン生成器１０７が備える、階調データビット数に各々対応した６４種類の階調パターン生成器各々が、ＦＲＣデコーダ１０１に入力されたＶｓｙｎｃ、Ｈｓｙｎｃ、およびＤｏｔｃｋで特定される画素について、ＦＲＣ周期内に含まれるフレームのうち、３番目（Ｖｓｙｎｃカウント値＝０）、５番目（Ｖｓｙｎｃカウント値＝１）、７番目（Ｖｓｙｎｃカウント値＝２）、および９番目（Ｖｓｙｎｃカウント値＝３）のフレームで出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、Ｖｓｙｎｃカウント値に応じて生成するように設定する。
【００８２】
ＦＲＣデコーダ１０４のＦＲＣパターン生成器１０７が備える、階調データビット数に各々対応した６４種類の階調パターン生成器各々が、ＦＲＣデコーダ１０１に入力されたＶｓｙｎｃ、Ｈｓｙｎｃ、およびＤｏｔｃｋで特定される画素について、ＦＲＣ周期内に含まれるフレームのうち、４番目（Ｖｓｙｎｃカウント値＝０）、６番目（Ｖｓｙｎｃカウント値＝１）、８番目（Ｖｓｙｎｃカウント値＝２）、および１０番目（Ｖｓｙｎｃカウント値＝３）のフレームで出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、Ｖｓｙｎｃカウント値に応じて生成するように設定する。
【００８３】
ＦＲＣデコーダ１０１〜１０４から出力される表示オン・オフデータの関係をより分かり易く説明するために、表示画面を構成する各画素の階調データによって、当該マトリクスが図５に示すようなＦＲＣパターンをとなる場合を考える。
【００８４】
ここで、Ｐ−ＦＮは、Ｎ番目のフレームで出力されるべきＦＲＣパターンを示している。
【００８５】
なお、図５に示すＦＲＣパターンは、１０フレームを１ＦＲＣ周期として、フレーム単位で、ＦＲＣパターンを切り替えた構成になっている。したがって、Ｐ−Ｆ１１〜Ｐ−Ｆ１６に示すＦＲＣパターンは、Ｐ−Ｆ１〜Ｐ−Ｆ６に示すＦＲＣパターンを同じものである。
【００８６】
この場合、各デコーダ１０１〜１０４は、入力された各画素について、図６に示すようなＦＲＣパターンを構成するための表示オン・オフデータを生成するように設定すればよい。
【００８７】
ここで、ＦＲＣパターンＡとはＦＲＣデコーダ１０１から出力される表示オン・オフデータによって構成されるＦＲＣパターン、ＦＲＣパターンＢとはＦＲＣデコーダ１０２から出力される表示オン・オフデータによって構成されるＦＲＣパターン、ＦＲＣパターンＣとはＦＲＣデコーダ１０３から出力される表示オン・オフデータによって出力されるＦＲＣパターン、そしてＦＲＣパターンＤとはＦＲＣデコーダ１０４から出力される表示オン・オフデータによって構成されるＦＲＣパターンを示している。
【００８８】
図２に戻って説明を続ける。
【００８９】
ライトデータセレクタ１０６は、Ｖｓｙｎｃカウンタ１０５から出力されたＶｓｙｎｃカウント値にしたがい、ＦＲＣデコーダ１０１〜１０４から出力された４つのＦＲＣパターンを各々構成する表示オン・オフデータの中から、３つのＦＲＣパターンを各々構成する表示オン・オフデータを選択する。
【００９０】
具体的には、図４に示すように、Ｖｓｙｎｃカウント値が偶数（「０」または「２」）の場合、ＦＲＣデコーダ１０１から出力された表示オン・オフデータ（このデータは１番目のＦＲＣパターン（１ｓｔ）を構成するものとする）、ＦＲＣデコーダ１０２から出力される表示オン・オフデータ（このデータは２番目のＦＲＣパターン（２ｎｄ）を構成するものとする）、ＦＲＣデコーダ１０３から出力された表示オン・オフデータ（このデータは３番目のＦＲＣパターン（３ｒｄ）を構成するものとする）を選択する。
【００９１】
一方、Ｖｓｙｎｃカウント値が奇数（「１」または「３」）の場合、ＦＲＣデコーダ１０２から出力された表示オン・オフデータ（このデータは４番目のＦＲＣパターン（４ｔｈ）を構成するものとする）、ＦＲＣデコーダ１０３から出力された表示オン・オフデータ（このデータは５番目のＦＲＣパターン（５ｔｈ）を構成するものとする）、ＦＲＣデコーダ１０４から出力された表示オン・オフデータ（このデータは６番目のＦＲＣパターン（６ｔｈ）を構成するものとする）を選択する。
【００９２】
上述したように、本実施形態のＦＲＣ処理部１では、液晶コントローラに入力された各階調データ（ＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ）毎に、図２に示すＦＲＣ処理回路を設けている。
【００９３】
したがって、ＦＲＣ処理部１は、階調データＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ各々について、１フレーム分の階調データから３フレーム分の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄ、あるいは４ｔｈ、５ｔｈ、６ｔｈ）、すなわち３つのＦＲＣパターンを生成することができる。
【００９４】
すなわち、１フレーム期間内に、３種類のＦＲＣパターンを各々構成する表示オン・オフデータ各々が、Ｒ、Ｇ、Ｂの各色毎に、２ビットパラレルで出力されることになる。
【００９５】
次に、表示データ幅変換部２について説明する。
【００９６】
表示データ幅変換部２は、Ｒ、Ｇ、Ｂの各色毎に２ビットパラレルでＦＲＣ処理部１から出力された、３種類の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいは４ｔｈ、５ｔｈ、６ｔｈ）を、各々１６ビットパラレルの表示オン・オフデータに変換する。
【００９７】
図７は図１に示す表示データ幅変換部２での処理を説明するためのタイミング図である。
【００９８】
ここで、ＰＲＡは階調データＲＡに対応する表示オン・オフデータ、ＰＲＢは階調データＲＢに対応する表示オン・オフデータ、ＰＧＡは階調データＧＡに対応する表示オン・オフデータ、ＰＧＢは階調データＧＢに対応する表示オン・オフデータ、ＰＢＡは階調データＢＡに対応する表示オン・オフデータ、そして、ＰＢＢは階調データＢＢに対応する表示オン・オフデータである。
【００９９】
また、ＲＮ、ＧＮ、ＢＮ（Ｎは整数）は、Ｎ番目の画素の階調データに対応する表示オン・オフデータであること示している。
【０１００】
なお、図７では、説明を簡単にするために、Ｒ、Ｇ、Ｂの各色毎に２ビットパラレルで出力された、３種類の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいはあるいは４ｔｈ、５ｔｈ、６ｔｈ）のうち、いずれか１種類の表示オン・オフデータについての処理のみを示している。
【０１０１】
表示データ幅変換部２は、図７に示すように、ＦＲＣ処理部１から出力された各色の表示オン・オフデータを、Ｒ０、Ｇ０、Ｂ０、Ｒ１、Ｇ１、Ｂ１、Ｒ２、・・・というように、画素の順番に且つ画素内の各色順番がＲ、Ｇ、Ｂとなるように、並び替えを行う。そして、複数データ分（ここでは、１６データ分）をパラレルで出力する。
【０１０２】
なお、このような処理は、例えばバッファ等を複数用い、表示オン・オフデータの当該バッファへの書き込みおよび読み出しを制御することで、実現できる。
【０１０３】
次に、ラインメモリ群３およびラインメモリリード／ライト制御部１３について説明する。
【０１０４】
ラインメモリ群３は、図１に示すように、１６ビットバス幅のラインメモリが複数並列に接続されて構成されている。
【０１０５】
ラインメモリリード／ライト制御部１３は、表示データ幅変換部２から出力された、３種類の１６ビットパラレルの表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいは４ｔｈ、５ｔｈ、６ｔｈ）を、各々順次２ライン分ずつ書き込み、２Ｈｓｙｎｃ後に読み出す。
【０１０６】
この際、ラインメモリからの読み出しクロックが、ラインメモリへの書き込みクロックより速くなるように制御する。
【０１０７】
次に、データセレクタ兼データ幅変換部４について説明する。
【０１０８】
図８はデータセレクタ兼データ幅変換部４での表示オン・オフデータ出力バス幅変換処理を説明するためのタイミング図、図９および図１０はデータセレクタ兼データ幅変換部４での表示オン・オフデータ順序並び替え処理を説明するためのタイミング図である。
【０１０９】
データセレクタ兼データ幅変換部４は、図８に示すように、ラインメモリ群３から読み出された１６ビットパラレルの表示オン・オフデータを８ビットパラレルの表示オン・オフデータに変換している。
【０１１０】
ところで、本実施形態では、上述したように、ラインメモリリード／ライト制御部１３は、表示オン・オフデータのラインメモリ群３からの読み出しクロックが、ラインメモリ群３への書き込みクロックよりも速くなるように制御している。
【０１１１】
これにより、図８に示すように、データセレクタ兼データ幅変換部４でデータ幅変換された表示オン・オフデータの転送速度が、ラインメモリ群３へ入力する表示オン・オフデータの転送速度の４／３倍になるようにしてある。
【０１１２】
なお、図８では、説明を簡単にするために、ラインメモリ群３から２ライン分単位で読み出された、３種類の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいは４ｔｈ、５ｔｈ、６ｔｈ）のうち、いずれか１種類の表示オン・オフデータについての処理のみを示している。
【０１１３】
また、データセレクタ兼データ幅変換部４は、図９および図１０に示すように、ラインメモリ群３から２ライン分単位で読み出され、その後、データ幅が８ビットパラレルに変換された３種類の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいは４ｔｈ、５ｔｈ、６ｔｈ）の順序並び替えを行い、偶数ライン目の表示オン・オフデータ１ｓｔ−Ｌと、奇数ライン目の表示オン・オフデータ２ｎｄ−Ｌとに変換する。そして、次の２Ｈｓｙｎｃ期間で出力する。
【０１１４】
ここで、図９は、ラインメモリ群３から２ライン分単位で読み出された３種類の表示オン・オフデータが、１ｓｔ、２ｎｄおよび３ｒｄの場合を示しており、これらのデータが、偶数ライン目の表示オン・オフデータ１ｓｔ−Ｌと、奇数ライン目の表示オン・オフデータ２ｎｄ−Ｌとに変換され、次の２Ｈｓｙｎｃ期間で出力されている例を示している。
【０１１５】
また、図１０は、ラインメモリ群３から２ライン分単位で読み出された３種類の表示オン・オフデータが、４ｔｈ、５ｔｈおよび６ｔｈの場合を示しており、これらのデータが、偶数ライン目の表示オン・オフデータ１ｓｔ−Ｌと、奇数ライン目の表示オン・オフデータ２ｎｄ−Ｌとに変換され、次の２Ｈｓｙｎｃ期間で出力されている例を示している。
【０１１６】
ところで、図９および図１０に示すように、データセレクタ兼データ幅変換部４から出力される表示オン・オフデータ１ｓｔ−Ｌ、２ｎｄ−Ｌの転送速度は、ラインメモリ群３へ入力する表示オン・オフデータの転送速度の３／２倍になっている。
【０１１７】
すなわち、図８で示した、ラインメモリ群３へ入力する表示オン・オフデータの転送速度に対するデータ幅変換された表示オン・オフデータの転送速度４／３倍よりも速くなっている。
【０１１８】
この理由は、入力有効表示データの転送期間以外の期間である、いわゆる水平帰線（ブランキング）期間があることを想定しているためである。
【０１１９】
たとえば、ＳＴＮ液晶ディスプレイの表示画面の解像度が１０２４×７６８ドットのいわゆるＸＧＡを用いた場合、入力信号に水平帰線期間を６４ＤｏｔＣＫ分以上設け、フレームメモリ７、８へ書き込むデータには水平帰線期間を設けないように設定する。
【０１２０】
この場合、
（５１２＋水平帰線期間のドット数６４）×２Ｈｓｙｎｃ×４／３≧５１２×３Ｈｓｙｎｃ
の関係式が成り立つ。
【０１２１】
ここで、５１２とは、１Ｈｓｙｎｃ期間のＤｏｔＣＫ数１０２４を表示オン・オフデータのビット数２で割った値である。また、４／３は、データ幅変換された表示オン・オフデータの転送速度に対するラインメモリ群３へ入力する表示オン・オフデータの転送速度の割合４／３を示している。
【０１２２】
上記の関係式から、２Ｈｓｙｎｃ期間で３ライン分の表示オン・オフデータを読み出すことができることが分かる。
【０１２３】
次に、フレームメモリリード／ライト制御部５、６について説明する。
【０１２４】
フレームメモリリード／ライト制御部５、６は、フレームメモリ７およびフレームメモリ８へのリード／ライト動作を２Ｖｓｙｎｃ毎に交互に切り替える。
【０１２５】
具体的には、図４に示すように、Ｖｓｙｎｃカウント値が「０」または「１」のときに、フレームメモリ７がライト状態、フレームメモリ８がリード状態になるように制御するとともに、Ｖｓｙｎｃカウント値が「２」または「３」のときに、フレームメモリ７がリード状態、フレームメモリ８がライト状態になるように制御する。
【０１２６】
上述したように、データセレクタ兼データ幅変換部４は、図９および図１０に示すように、８ビットパラレルの３種類の表示オン・オフデータ（１ｓｔ、２ｎｄ、３ｒｄあるいは４ｔｈ、５ｔｈ、６ｔｈ）の順序並び替えを行い、偶数ライン目の表示オン・オフデータ１ｓｔ−Ｌと、奇数ライン目の表示オン・オフデータ２ｎｄ−Ｌとに変換して、次の２Ｈｓｙｎｃ期間で出力している。
【０１２７】
したがって、フレーム７にはＶｓｙｎｃカウント値が「０」または「１」のときに、また、フレーム８にはＶｓｙｎｃカウント値が「０」または「１」のときに、それぞれ、偶数ライン目の８ビットパラレル表示オン・オフデータ１ｓｔ−Ｌおよび奇数ライン目の８ビットパラレル表示オン・オフデータ２ｎｄ−Ｌ（合計１６ビットパラレルの表示オン・オフデータ）が書き込まれることになる。
【０１２８】
これにより、フレーム７、８には、２Ｖｓｙｎｃ期間で６フレーム分の表示オン・オフデータが書き込まれることになる。
【０１２９】
ここで、図１１に、フレームメモリ７、８における表示オン・オフデータの格納場所の一例を示す。
【０１３０】
上述したように、本実施形態では、液晶コントローラは、画面を上下に分割して同時に駆動するいわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイ用のものを想定している。
【０１３１】
そこで、図１１に示す例では、画面を構成する画素の表示オン・オフデータを、上画面側と、下画面側とに分けて、フレームメモリ７、８に格納するようにしている。
【０１３２】
また、上下画面各々につき、フレーム単位で、表示オン・オフデータを格納するようにしている。図１１において、たとえば１ｓｔとは１番面のフレームを構成する表示オン・オフデータ群、２ｎｄとは２番目のフレームを構成する表示オン・オフデータ群を示している。
【０１３３】
このような、フレームメモリ７、８の格納場所の割り当ては、ＶｓｙｎｃおよびＨｓｙｎｃを参照することで、実現可能である。
【０１３４】
なお、フレームメモリ７、８としては、たとえば、日立製作所（株）製のＨＭ５２１６１６５（日立製作所（株）発行のＩＣメモリデータブック９５３頁〜１０００頁に記載）を用いることができる。
【０１３５】
次に、データセレクタ兼データ幅変換部９について説明する。
【０１３６】
データセレクタ兼データ幅変換部９は、表示オン・オフデータをフレームメモリ７、８へ書き込んだ際の転送速度の４／５倍の転送速度で、当該表示オン・オフデータを転送できるように、当該表示オン・オフデータのフレームメモリ７、８からの読み出しタイミングを調節する。
【０１３７】
図１２はフレームメモリ７、８からの表示オン・オフデータ読み出しタイミングを、フレームメモリ７、８へのライトクロックおよびリードクロックを時間軸にとって表したタイミング図である。
【０１３８】
なお、実際には、フレームメモリ７、８各々から、２Ｖｓｙｎｃ期間毎に、同時に２ライン分（１ラインが８ビットパラレル）の表示オン・オフデータが交互に読み出されるが、ここでは、分かり易いように、１ライン分の表示オン・オフデータについてタイミングのみを示している。
【０１３９】
また、データセレクタ兼データ幅変換部９は、フレーム７、８から、上画面側の表示オン・オフデータと、下画面側の表示オン・オフデータとを、交互に２ライン分ずつ読み出す。
【０１４０】
図１３はフレームメモリ７、８のいずれか一方からの表示オン・オフデータ読み出しタイミングをＨｓｙｎｃおよびＣＬ１を時間軸にとって表したタイミング図である。ここで、Ｎ＋３８４．ＬＩＮＥ以降が下画面側のラインの表示オン・オフデータを示している。
【０１４１】
なお、上述したように、フレーム７、８には、データセレクタ兼データ幅変換部４により、２Ｖｓｙｎｃ期間で６フレーム分の表示オン・オフデータが書き込まれるが、データセレクタ兼データ幅変換部９が次の２Ｖｓｙｎｃ期間で読み出す表示オン．オフデータは、図１３に示すタイミング図により５フレーム分となる。
【０１４２】
具体的には、図４に示すように、Ｖｓｙｎｃカウント値が「０」または「１」のとき、フレームメモリ８から、２ｎｄ、３ｒｄ、４ｔｈ、５ｔｈ、６ｔｈの順でフレームの表示オン・オフデータをリードする。また、Ｖｓｙｎｃカウント値が「２」または「３」のとき、フレームメモリ７から、１ｓｔ、２ｎｄ、３ｒｄ、４ｔｈ、５ｔｈの順でフレームの表示オンオフデータをリードする。
【０１４３】
ここで、図１３に示すように、入力信号の水平期間Ｈｓｙｎｃと液晶出力データの水平期間ＣＬ１との割合は、４Ｈｓｙｎｃに対して５ＣＬ１となっている。これは、図１２に示すように、フレームメモリ７、８から読み出した表示オン・オフデータの転送速度を、当該表示オン・オフデータをフレームメモリ７、８へ書き込んだ際の転送速度（２Ｖｓｙｎｃで６フレーム分）の４／５倍にしたためであるが、この結果、液晶出力データの駆動フレーム周波数ＦＬＭは、
入力信号の駆動フレーム周波数Ｖｓｙｎｃ×５／４×２（上下２画面駆動）
＝２．５Ｖｓｙｎｃ
となる。したがって、ＳＴＮ液晶ディスプレイへ出力する駆動フレーム周波数は、入力信号の駆動フレーム周波数の２．５倍になる。
【０１４４】
さらに、データセレクタ兼データ幅変換部９は、フレーム７、８から、交互に２ライン分ずつ読み出した、上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータ各々について、データ幅を８ビットパラレルから１６ビットパラレルに変換する。
【０１４５】
図１では、フレーム７から読み出した上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータに対応する１６ビットパラレル表示オン・オフデータを１ｓｔ−Ｌ´、フレーム８から読み出した上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータに対応する１６ビットパラレル表示オン・オフデータを２ｎｄ−Ｌ´で示している。
【０１４６】
次に、ラインメモリ群１０およびラインメモリリード／ライト制御部１４について説明する。
【０１４７】
ラインメモリ群１０は、図１に示すように、１６ビットバス幅のラインメモリＡ〜Ｄが設けられて構成されている。
【０１４８】
ラインメモリリード／ライト制御部１４は、データセレクタ兼データ幅変換部９から出力された１６ビットパラレル表示オン・オフデータ１ｓｔ−Ｌ´、２ｎｄ−Ｌ´の書き込みおよび読み出しを制御する。
【０１４９】
また、データセレクタ兼データ幅変換部９から出力された１６ビットパラレル表示オン・オフデータ１ｓｔ−Ｌ´、２ｎｄ−Ｌ´のうち、所定ラインに対応する表示オン・オフデータを、ラインメモリ群１０をスルーさせてデータセレクタ１１に出力する。
【０１５０】
図１４は表示オン・オフデータのラインメモリ群１０への書き込みおよび読み出し処理と、データセレクタ１１へ出力される表示オン・オフデータとのタイミングを示したタイミング図である。
【０１５１】
図１４に示すように、データセレクタ兼データ幅変換部９からは、１６ビットパラレル表示オン・オフデータ２ライン分が、上画面側と下画面側とで、交互に出力される。
【０１５２】
ラインメモリリード／ライト制御部１４は、データセレクタ兼データ幅変換部９から順次出力された、１６ビットパラレル表示オン・オフデータ２ライン分のラインメモリ群への書き込みおよび読み出しを制御することで、ラインメモリ群１０の出力端子ａ〜ｅのうちのいずれか２つから、上画面側のラインの表示オン・オフデータと、下画面側の前記上画面側のラインに対応するラインの表示オン・オフデータとを、同時に出力させる。
【０１５３】
上記処理を図１４を用いて具体的に説明する。
【０１５４】
▲１▼まず、データセレクタ兼データ幅変換部９から同時に送られてきた上画面側の表示オン・オフデータである１ライン目の表示オン・オフデータ１−Ｌｉｎｅと、２ライン目の表示オン・オフデータ２−Ｌｉｎｅとを、各々ラインメモリＡ、ラインメモリＢに書き込む。
【０１５５】
▲２▼次に、データセレクタ兼データ幅変換部９から同時に送られてきた下画面側の表示オン・オフデータである３８５ライン目の表示オン・オフデータ３８５−Ｌｉｎｅと、３８６ライン目の表示オン・オフデータ３８６−Ｌｉｎｅとについて、３８５−Ｌｉｎｅをスルーさせて出力端子ｅから出力するとともに、３８６−ＬｉｎｅをラインメモリＣに書き込む。
【０１５６】
また、３８５−Ｌｉｎｅの出力端子ｅからの出力に同期させて、ラインメモリＡに書き込んだ１−Ｌｉｎｅを読み出し、出力端子ａから出力させる。
【０１５７】
▲３▼次に、データセレクタ兼データ幅変換部９から同時に送られてきた上画面側の表示オン・オフデータである３ライン目の表示オン・オフデータ３−Ｌｉｎｅと、４ライン目の表示オン・オフデータ４−Ｌｉｎｅとを、各々ラインメモリＡ、ラインメモリＤに書き込む。
【０１５８】
これと同時に、ラインメモリＢに書き込んだ２−ＬｉｎｅとラインメモリＣに書き込んだ３８６−Ｌｉｎｅを読み出して、各々出力端子ｂ、ｃから同時に出力させる。
【０１５９】
上記▲１▼〜▲３▼と同様の処理を繰り返すことで、上画面側のラインの表示オン・オフデータと、下画面側のラインの表示オン・オフデータとを、同時に出力する。
【０１６０】
次に、データセレクタ１１について説明する。
【０１６１】
データセレクタ１１は、図１に示すように、ラインメモリ群１０の出力端子ａ〜ｅのいずれか２つから同時に出力された、上画面側のラインの表示オン・オフデータと、下画面側のラインの表示オン・オフデータとについて、上画面側のラインのものは出力端子ｆから、そして下画面側のラインのものは出力端子ｇから出力するように制御する。
【０１６２】
次に、データ幅変換部１２について説明する。
【０１６３】
データ幅変換部１２は、データセレクタ１１から出力された上画面側のラインの表示オン・オフデータおよび下画面側のラインの表示オン・オフデータ各々について、データ幅を、ＳＴＮ液晶ディスプレイ用の１２ビットパラレルに変換する。
【０１６４】
この上下画面用の１２ビットパラレルデータ（合計２４ビット）は、同期信号生成部１５で生成したＣＬ１、ＣＬ２およびＦＬＭとともに、ＳＴＮ液晶ディスプレイ（不図示）へ出力される。
【０１６５】
本発明の第一実施形態では、入力信号の１フレーム期間内で、出力信号の３フレーム分の表示オン・オフデータをフレームメモリ７、８に書き込み、書き込んだ３フレーム分の表示オン・オフデータを、出力信号のフレーム周期ＦＬＭに同期させて順次読み出している。
【０１６６】
このようにすることで、フレームメモリ７、８に書き込まれるデータは、ＦＲＣ処理が行われた１ビットの表示オン・オフデータとなるので、フレームメモリアクセス時のデータバス幅を、フレームメモリ１個につき１６本に低減することができる。
【０１６７】
また、３フレーム分の表示オン・オフデータを、入力信号の１フレーム期間内に順次書き込むことで、入力フレーム周波数の２．５倍で出力される出力信号のフレーム周期ＦＬＭ毎にＦＲＣパターンを切り替えることができる。
【０１６８】
したがって、本発明の目的である、中間階調表示部分の流れを軽減し、かつＬＳＩ化に際してピン数の増大を抑えることができる。
【０１６９】
さらに、入力信号の１フレーム期間を単位として、フレームメモリ７、８に各込まれるデータのビット総数は、１フレームを構成する画素数×３フレーム×１ビットである。
【０１７０】
これに対し、６ビットの階調データを直接フレームメモリに書き込んだ場合、入力信号の１フレーム期間内に、フレームメモリに各込まれるデータのビット総数は、１フレームを構成する画素数×６ビットである。
【０１７１】
したがって、階調データをフレームメモリに直接書き込む場合に比べ、メモリ容量を節約することができる。
【０１７２】
次に、本発明の第二実施形態について説明する。
【０１７３】
図１５は本発明の第二実施形態である液晶コントローラの概略ブロック図である。
【０１７４】
図１５に示す液晶コントローラは、図１に示す第一実施形態のものと同様に、画面を上下に分割して同時に駆動するいわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイ用のものである。表示画面の解像度は１０２４×７６８ドットのいわゆるＸＧＡとする。
【０１７５】
図１５において、符号１ａはＦＲＣ方式の中間階調処理を行うＦＲＣ処理部、符号５ａ、６ａはフレームメモリリード／ライト制御部、符号９ａはデータセレクタ兼データ幅変換部である。
【０１７６】
なお、その他の構成は、図１に示す第一実施形態のものと同じであるので、同じ符号を付すことでその詳細な説明を省略する。
【０１７７】
図１に示す第一実施形態の液晶コントローラでは液晶出力データの駆動フレーム周波数ＦＬＭが、入力信号（階調データ）のフレーム周波数Ｖｓｙｎｃの２．５倍としたが、図１５に示す本実施形態の液晶コントローラでは、液晶出力データの駆動フレーム周波数ＦＬＭが、入力信号（階調データ）のフレーム周波数Ｖｓｙｎｃの３倍としている。
【０１７８】
したがって、入力信号の１フレーム期間で、出力信号の３フレーム期間が完了することになる。
【０１７９】
そこで、本実施形態では、入力信号の１フレーム期間を単位として、メモリフレーム７、８へのアクセス制御を行うようにしている。
【０１８０】
次に、本実施形態の、図１に示す第一実施形態の液晶コントローラとは異なる構成について、詳細に説明する。
【０１８１】
まず、ＦＲＣ処理部１ａについて説明する。
【０１８２】
ＦＲＣ処理部１ａは、液晶コントローラに入力された階調データＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ各々について、１画素あたり３種類の表示オン・オフデータを生成する。これにより、１フレーム分の階調データから３フレーム分の表示オン・オフデータ、すなわち３つのＦＲＣパターンを生成する。
【０１８３】
ＦＲＣ処理部１ａは、各階調データ（ＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ）毎にＦＲＣ処理回路を設けている。
【０１８４】
ＦＲＣ処理回路は、対応する階調データについて、１画素当たり３種類の表示オン・オフデータを生成する。
【０１８５】
図１６はＦＲＣ処理回路の概略ブロック図である。
【０１８６】
ここで、符号１０１ａ〜１０３ａはＦＲＣデコーダ、符号１０５ａはＶｓｙｎｃカウンタである。
【０１８７】
Ｖｓｙｎｃカウンタ１０５ａはＶｓｙｎｃを計数して１ビットのＶｓｙｎｃカウント値を出力する。したがって、Ｖｓｙｎｃカウント値の取りうる値は０〜１である。
【０１８８】
ＦＲＣデコーダ１０１ａ〜１０３ａは、入力されたある画素の階調データにつき、当該階調データの値に応じた表示オン・オフデータを生成する。
【０１８９】
図１７はＦＲＣデコーダ１０１ａ〜１０３ａの概略ブロック図である。
【０１９０】
ＦＲＣデコーダ１０１〜１０３ａは、１画素あたりの階調データのビット数（６ビット）に各々対応した６４種類のＦＲＣパターンを生成するための表示オン・オフデータを生成するＦＲＣパターン生成器１０７ａと、入力されたある画素の階調データの値にしたがい、ＦＲＣパターン生成器１０７ａで生成された６４種類の表示オン・オフデータの中から１つのデータを選択するセレクタ１０８ａと、でなる。
【０１９１】
ここで、ＦＲＣデコーダ１０１ａ〜１０３ａ各々が出力する表示オン・オフデータの関係について説明する。
【０１９２】
図１８は、ＦＲＣデコーダ１０１ａ〜１０３ａから出力される表示オン・オフデータおよびフレームメモリ７、８のリード／ライト制御を説明するためのタイミング図である。
【０１９３】
ここで、ＦＲＣ処理データＡとはＦＲＣデコーダ１０１ａから出力される表示オン・オフデータ、ＦＲＣ処理データＢとはＦＲＣデコーダ１０２ａから出力される表示オン・オフデータ、そしてＦＲＣ処理データＣとはＦＲＣデコーダ１０３ａから出力される表示オン・オフデータを示している。また、Ｄ−ＦＮ（Ｎは整数）は、Ｎフレーム目で出力されるべきＦＲＣパターンを構成する表示オン・オフデータを意味する。
【０１９４】
図１８に示すように、ＦＲＣデコーダ１０１ａで生成した表示オン・オフデータがＮフレーム目で出力されるべきＦＲＣパターンを構成するものであるとした場合、ＦＲＣデコーダ１０２ａはＮ＋１フレーム目で出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを、そして、ＦＲＣデコーダ１０３ａはＮ＋２フレーム目で出力されるべきＦＲＣパターンを構成するための表示オン・オフデータを生成する。
【０１９５】
また、各ＦＲＣデコーダ１０１ａ〜１０３ａは、Ｖｓｙｎｃカウンタ１０５ａから出力されたＶｓｙｎｃカウント値が変わる毎に、３フレーム先のフレームで出力されるべきＦＲＣパターンを構成する表示オン・オフデータを生成する。
【０１９６】
上述したように、本実施形態のＦＲＣ処理部１ａでは、液晶コントローラに入力された各階調データ（ＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ）毎に、図１６に示すＦＲＣ処理回路を設けている。
【０１９７】
したがって、ＦＲＣ処理部１ａは、階調データＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢ各々について、１フレーム分の階調データから３フレーム分の表示オン・オフデータ、すなわち３つのＦＲＣパターンを生成することができる。
【０１９８】
すなわち、１フレーム期間内に、３種類のＦＲＣパターンを各々構成する表示オン・オフデータ各々が、Ｒ、Ｇ、Ｂの各色毎に、２ビットパラレルで出力されることになる。
【０１９９】
次に、フレームメモリリード／ライト制御部５ａ、６ａについて説明する。
【０２００】
フレームメモリリード／ライト制御部５ａ、６ａは、フレームメモリ７およびフレームメモリ８へのリード／ライト動作を１Ｖｓｙｎｃ毎に交互に切り替える。
【０２０１】
具体的には、図１８に示すように、Ｖｓｙｎｃカウント値が「０」のときに、フレームメモリ７がライト状態、フレームメモリ８がリード状態になるように制御するとともに、Ｖｓｙｎｃカウント値が「１」のときに、フレームメモリ７がリード状態、フレームメモリ８がライト状態になるように制御する。
【０２０２】
次に、データセレクタ兼データ幅変換部９ａについて説明する。
【０２０３】
データセレクタ兼データ幅変換部９ａは、表示オン・オフデータをフレームメモリ７、８へ書き込んだ際の転送速度と同じ転送速度で、当該表示オン・オフデータを転送できるように、当該表示オン・オフデータのフレームメモリ７、８からの読み出しタイミングを調節する。
【０２０４】
図１９はフレームメモリ７、８からの表示オン・オフデータ読み出しタイミングを、フレームメモリ７、８へのライトクロックおよびリードクロックを時間軸にとって表したタイミング図である。
【０２０５】
なお、実際には、フレームメモリ７、８各々から、２Ｖｓｙｎｃ期間毎に、同時に２ライン分（１ラインが８ビットパラレル）の表示オン・オフデータが交互に読み出されるが、ここでは、分かり易いように、１ライン分の表示オン・オフデータについてタイミングのみを示している。
【０２０６】
また、データセレクタ兼データ幅変換部９ａは、フレーム７、８から、上画面側の表示オン・オフデータと、下画面側の表示オン・オフデータとを、交互に２ライン分ずつ読み出す。
【０２０７】
図２０はフレームメモリ７、８のいずれか一方からの表示オン・オフデータ読み出しタイミングをＨｓｙｎｃおよびＣＬ１を時間軸にとって表したタイミング図である。ここで、Ｎ＋３８４．ＬＩＮＥ以降が下画面側のラインの表示オン・オフデータを示している。
【０２０８】
ここで、入力信号の水平期間Ｈｓｙｎｃと液晶出力データの水平期間ＣＬ１との割合は、４Ｈｓｙｎｃに対して６ＣＬ１となっている。これは、図１９に示すように、フレームメモリ７、８から読み出した表示オン・オフデータの転送速度を、当該表示オン・オフデータをフレームメモリ７、８へ書き込んだ際の転送速度（１Ｖｓｙｎｃで３フレーム分）と同じにしたためであるが、この結果、液晶出力データの駆動フレーム周波数ＦＬＭは、
入力信号の駆動フレーム周波数Ｖｓｙｎｃ×６／４×２（上下２画面駆動）
＝３Ｖｓｙｎｃ
となる。したがって、ＳＴＮ液晶ディスプレイへ出力する駆動フレーム周波数は、入力信号の駆動フレーム周波数の３倍になる。
【０２０９】
さらに、データセレクタ兼データ幅変換部９ａは、フレーム７、８から、交互に２ライン分ずつ読み出した、上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータ各々について、データ幅を８ビットパラレルから１６ビットパラレルに変換する。
【０２１０】
図１５では、フレーム７から読み出した上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータに対応する１６ビットパラレル表示オン・オフデータを１ｓｔ−Ｌ´、フレーム８から読み出した上画面側の表示オン・オフデータおよび下画面側の表示オン・オフデータに対応する１６ビットパラレル表示オン・オフデータを２ｎｄ−Ｌ´で示している。
【０２１１】
本発明の第二実施形態では、入力信号の１フレーム期間内で、３フレーム分の表示オン・オフデータをフレームメモリ７、８に書き込み、書き込んだ３フレーム分の表示オン・オフデータを、出力信号のフレーム周期ＦＬＭに同期させて順次読み出している。
【０２１２】
このようにすることで、フレームメモリ７、８に書き込まれるデータは、ＦＲＣ処理が行われた１ビットの表示オン・オフデータとなるので、フレームメモリアクセス時のデータバス幅を、フレームメモリ１個につき１６本に低減することができる。
【０２１３】
また、３フレーム分の表示オン・オフデータを、入力信号の１フレーム期間内に順次書き込むことで、入力フレーム周波数の３倍で出力される出力信号のフレーム周期ＦＬＭ毎にＦＲＣパターンを切り替えることができる。
【０２１４】
さらに、フレームメモリに格納するデータが、１画素あたり３ビットになる。
【０２１５】
したがって、中間階調表示部分の流れを軽減し、かつＬＳＩ化に際してピン数の増大を抑えることができる。
【０２１６】
また、６ビットの階調表示データ全てをフレームメモリに書き込む場合に比べ、メモリ容量を少なくすることができる。
【０２１７】
なお、上記の第一および第二実施形態では、液晶出力データのフレーム周波数を入力信号のフレーム周波数の２．５倍、３倍にするものについて説明したが、本発明はこれに限定されるものではなく、たとえば、液晶出力データのフレーム周波数を入力信号のフレーム周波数の２倍にするものについても、上記の第一および第二実施形態と同様の考え方で実現可能である。
【０２１８】
また、上記の第一および第二実施形態では、いわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイ用の液晶コントローラについて説明したが、本発明は、単純マトリクス型の液晶ディスプレイ用の液晶コントローラとして広く適用可能である。
【０２１９】
ところで、上記の第一および第二実施形態の液晶コントローラは、ＬＳＩで構成してもよい。この場合、ＬＳＩで構成した液晶コントローラを、フレームメモリと共に、液晶ドライバが配置されるプリント基板上やパネルの裏側などの液晶モジュール内に配置すればよい。
【０２２０】
このようにすることで、液晶モジュールのインターフェースは、複数ビットの階調情報を有するデジタルＲＧＢ、すなわちＴＦＴ液晶のインターフェースと同じにすることができる。さらに、本発明第１および第２の実施の液晶コントローラはフレームメモリを内蔵する構成であってもよく、この場合、更なる省スペース化を図ることができる。
【０２２１】
また、上記の第一および第二実施形態において、同じ機能を有する構成要素を共用させることで、１つの液晶コントローラで上記第一および第二実施形態に対応することができるようにしてもよい。この場合、上記第一および第二実施形態のモード切り替えを、たとえば、信号入力端子等で行える構成にすればよい。
【０２２２】
次に、本発明の第三実施形態について説明する。
【０２２３】
上述したように、従来の液晶コントローラでは、いわゆるデュアルスキャン方式のＳＴＮ液晶ディスプレイに対して、上下画面にわたって中間階調表示を行った場合、上下画面の境界線においてＦＲＣ表示の干渉縞が動いて見えることがあるという問題がある。
【０２２４】
この干渉縞の原因を、図２１を用いて説明する。
【０２２５】
図２１は、従来の液晶コントローラで、デュアルスキャン方式のＳＴＮ液晶ディスプレイに対して上下画面にわたってＦＲＣパターンを表示した場合に発生する干渉縞を説明するための図である。
【０２２６】
ここでは、縦線のＦＲＣパターンがフレーム毎に移動する様子を示している。
【０２２７】
図２１に示すように、ＳＴＮ液晶ディスプレイでは、ライン順にスキャンされるため、下画面の先頭ラインがすでにスキャンされている時でも、上画面の最終ラインがまだスキャンされておらず、前フレームのパターンが残っている。
【０２２８】
この結果、下画面の縦線がやや先に移動して見え、上画面と下画面で表示データの見え方に連続性がなくなってしまう。
【０２２９】
これが、上下画面の境界線において干渉縞が動いて見える現象の原因となる。
【０２３０】
本実施形態の液晶コントローラは、上記の問題を解決するためのものであり、図２２に示すように、下画面のＦＲＣパターンを上画面よりも１フレーム遅れて出力させるようにしている。
【０２３１】
図２３は本発明の第三実施形態である液晶コントローラの主要な構成を示したブロック図である。
【０２３２】
ここで、符号２１は上画面用ＦＲＣ処理部、符号２２は下画面用ＦＲＣ処理部、符号２３はパターンセレクタ、符号２４はパターンセレクタ制御部である。
【０２３３】
本実施形態の液晶コントローラは、図１に示す本発明の第一実施形態の液晶コントローラにおいて、ＦＲＣ処理部１に代えて図２３に示す構成を設けた構成となっている。
【０２３４】
したがって、本実施形態の図２３に示す構成以外の構成は、図１に示す第一実施形態のものと同様であるので、その詳細な説明を省略する。
【０２３５】
上画面用ＦＲＣ処理部２１、下画面用ＦＲＣ処理部２２は、図１に示す第一実施形態のものと基本的に同様である。ただし、下画面用ＦＲＣ処理部２２は、上画面用ＦＲＣ処理部１に対して１フレーム分遅れた表示オン・オフデータを生成するように設定してある。
【０２３６】
パターンセレクタ制御部２４は、入力信号ＤｉｓｐＴＭＧがアクティブになった直後から、入力信号Ｈｓｙｎｃのクロック数をカウントする。そして、カウント数が会長データの解像度の半分になるまで（たとえば解像度１０２４×７６８ドットのＸＧＡでは、０〜３８４カウントまで）は、パターンセレクタ２３に、上画面用ＦＲＣ処理部２１の出力を選択させる。
【０２３７】
一方、カウント数が解像度の半分になった後（たとえば解像度１０２４×７６８ドットのＸＧＡでは、３８５〜７６８カウント）は、パターンセレクタ２３に、下画面用ＦＲＣ処理部２２の出力を選択させる。
【０２３８】
なお、Ｈｓｙｎｃのカウント数は、Ｖｓｙｎｃでリセットさせる。
【０２３９】
本実施形態では、前記の構成により、下画面のＦＲＣパターンを上画面よりも１フレーム遅れて出力させることができる。これにより、上下画面の境界線において干渉縞が動いて見えるのを防止することができる。
【０２４０】
なお、本実施形態では、図２３に示す構成を、本発明の第一実施形態に適用したものについて説明したが、この構成は、通常のデュアルスキャン型ＳＴＮ液晶コントローラに適用することを可能である。
【０２４１】
次に、本発明の第四実施形態として、上記の第一乃至第三実施形態の液晶コントローラを用いた液晶表示装置について説明する。
【０２４２】
図２４は本発明の第四実施形態である液晶表示装置の概略構成図である。
【０２４３】
ここで、符号２５はＡ／Ｄコンバータ、符号２６は上記説明した本発明の第一乃至第三実施形態の液晶コントローラ、符号２７は上記説明したフレームメモリ７、８としての機能を有するフレームメモリ、符号２８はデュアルスキャン型のＳＴＮ液晶ディスプレイである。
【０２４４】
Ａ／Ｄコンバータ２５は、ＣＲＴモニタで使用されるＲ（赤）、Ｇ（緑）、Ｂ（青）のアナログ表示データを基に、１画素につき６ビットの階調データＲＡ、ＲＢ、ＧＡ、ＧＢ、ＢＡ、ＢＢを生成する。
【０２４５】
具体的には、Ｒ、Ｇ、Ｂのアナログ表示データを画素単位で抽出し、これ等を６ビットの階調データに変換する。そして、これ等の階調データによって特定される画素の順番が偶数の場合はＲＡ、ＧＡ、ＢＡに出力し、奇数の場合はＲＢ、ＧＢ、ＢＢに出力する。
【０２４６】
ここで、画素の順番は、ＤｏｔＣＫにしたがってインクリメントし、Ｖｓｙｎｃにしたがってリセットするようなカウンタを設けることで求めることができる。
【０２４７】
なお、図２４に示す液晶表示装置において、入力信号がＴＦＴ液晶のインターフェースと同じである場合、すなわち複数ビットの階調情報を有するデジタルＲＧＢである場合は、上記のＡ／Ｄコンバータ２５は不要である。
【０２４８】
ところで、上述したように、Ａ／Ｄコンバータ２５でアナログ表示データを量子化すると、量子化誤差により、階調データ、特に最下位ビットの階調データが変動してしまうことがある。この場合、たとえば、ある中間階調率のべたぬり表示を行った場合に、当該中間階調率に前後する階調率のＦＲＣパターンが混合してしまい、干渉縞やちらつきなどの画質劣化が発生するという問題がある。
【０２４９】
本発明等は、様々な実験を行った結果、上述した画質劣化が、隣り合う中間階調率のＦＲＣパターンの模様が大きく異なる程顕著に発生し、近似してくる程小さくなることを確認した。
【０２５０】
そこで、本実施形態では、上記の問題を解決するためのに、Ａ／Ｄコンバータ２５を用いてアナログ表示データをデジタル階調データに変換する場合、液晶コントローラで生成するＦＲＣパターンを以下のように設定している。
【０２５１】
図２５は本発明の第四実施形態で生成するＦＲＣパターンを説明するための図である。
【０２５２】
本実施形態では、図２５に示すように、階調率が１段階アップするときには、現階調率のＦＲＣパターンにおける表示オン・オフの配置を崩さず、表示オンを追加していくパターンとした。また、フレームが変わっても常にこの関係を保つようにＦＲＣパターンを設定した。
【０２５３】
このようにすることで、ＣＲＴディスプレイ用のアナログ表示データから生成したデジタル階調データを入力する場合において、アナログ表示データをデジタル階調データに変換する際に生じる量子化誤差により、中間階調表示の画質劣化が発生するのを抑制することができる。
【０２５４】
ところで、通常、ＦＲＣのパターンは、表示オンとオフとの中点に位置する階調率を境として、反転パターンを使うことが多い。このため、境界点となる階調率において、表示オン／オフの配置が大きく変化してしまい、画質劣化が発生しやすい。
【０２５５】
したがって、単純に反転パターンを使用するのではなく、水平方向、あるいは垂直方向にパターン全体をシフトするなど、境界点においてもできるだけ表示オン／オフの配置を崩さないことが重要である。
【０２５８】
【発明の効果】
本発明によれば、ＣＲＴディスプレイ用のアナログ表示データから生成したデジタル階調データを入力信号とする場合に、アナログ表示データをデジタル階調データに変換する際に生じる量子化誤差により、中間階調表示の画質劣化が発生するのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態である液晶コントローラの概略ブロック図である。
【図２】図１に示すＦＲＣ処理部１で用いる回路の概略ブロック図である。
【図３】図２に示すＦＲＣデコーダ１０１〜１０４の概略ブロック図である。
【図４】図３に示すＦＲＣデコーダ１０１〜１０４から出力される表示オン・オフデータおよび図１に示すフレームメモリ７、８のリード／ライト制御を説明するためのタイミング図である。
【図５】図３に示すＦＲＣデコーダ１０１〜１０４から出力される表示オン・オフデータの関係をより分かり易く説明するための図であり、液晶ディスプレイに表示されるＦＲＣパターンの一例を示した図である。
【図６】図５に示すようなＦＲＣパターンを構成するために、ＦＲＣデコーダ１０１〜１０４で生成される表示オン・オフデータによって構成されるＦＲＣパターンを示した図である。
【図７】図１に示す表示データ幅変換部２での処理を説明するためのタイミング図である。
【図８】図１に示すデータセレクタ兼データ幅変換部４での表示オン・オフデータ出力バス幅変換処理を説明するためのタイミング図である。
【図９】図１に示すデータセレクタ兼データ幅変換部４での表示オン・オフデータ順序並び替え処理を説明するためのタイミング図である。
【図１０】図１に示すデータセレクタ兼データ幅変換部４での表示オン・オフデータ順序並び替え処理を説明するためのタイミング図である。
【図１１】図１に示すフレームメモリ７、８の、表示オン・オフデータの格納場所の一例を示した図である。
【図１２】図１に示すフレームメモリ７、８からの表示オン・オフデータ読み出しタイミングを、フレームメモリ７、８へのライトクロックおよびリードクロックを時間軸にとって表したタイミング図である。
【図１３】図１に示すフレームメモリ７、８のいずれか一方からの表示オン・オフデータ読み出しタイミングをＨｓｙｎｃおよびＣＬ１を時間軸にとって表したタイミング図である。
【図１４】表示オン・オフデータの図１に示すラインメモリ群１０への書き込みおよび読み出し処理と、図１に示すデータセレクタ１１へ出力される表示オン・オフデータとのタイミングを示したタイミング図である。
【図１５】本発明の第二実施形態である液晶コントローラの概略ブロック図である。
【図１６】図１５に示すＦＲＣ処理部１ａで用いるＦＲＣ処理部の概略ブロック図である。
【図１７】図１６に示すＦＲＣデコーダ１０１ａ〜１０３ａの概略ブロック図である。
【図１８】図１７に示すＦＲＣデコーダ１０１ａ〜１０３ａから出力される表示オン・オフデータおよび図１５に示すフレームメモリ７、８のリード／ライト制御を説明するためのタイミング図である。
【図１９】図１５に示すフレームメモリ７、８からの表示オン・オフデータ読み出しタイミングを、フレームメモリ７、８へのライトクロックおよびリードクロックを時間軸にとって表したタイミング図である。
【図２０】図１５に示すフレームメモリ７、８のいずれか一方からの表示オン・オフデータ読み出しタイミングをＨｓｙｎｃおよびＣＬ１を時間軸にとって表したタイミング図である。
【図２１】従来の液晶コントローラで、デュアルスキャン方式のＳＴＮ液晶ディスプレイに対して上下画面にわたってＦＲＣパターンを表示した場合に発生する干渉縞を説明するための図である。
【図２２】本発明の第三実施形態によるＦＲＣパターンの変化を説明するための図である。
【図２３】本発明の第三実施形態である液晶コントローラの主要な構成を示したブロック図である。
【図２４】本発明の第四実施形態である液晶表示装置の概略構成図である。
【図２５】本発明の第四実施形態で生成するＦＲＣパターンを説明するための図である。
【図２６】液晶コントローラの入力信号であるＤｏｔＣＫ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、ＤｉｓｐＴＭＧのタイミングの一例を説明するためのタイミング図である。
【図２７】図１及び図１５に示す同期信号生成部１５で生成されるＣＬ２、ＣＬ１、ＦＬＭのタイミングの一例を説明するためのタイミング図である。
【図２８】図１及び図１５に示す同期信号生成部１５で生成されるＣＬ２、ＣＬ１、ＦＬＭのタイミングの一例を説明するためのタイミング図である。
【図２９】従来のＦＲＣ方式による中間階調処理の一例を説明するための図である。
【図３０】従来の液晶コントローラの概略ブロック図である。
【図３１】従来の液晶コントローラの概略ブロック図である。
【符号の説明】
１、１ａ  ＦＲＣ処理部
２  データ幅変換部
３、１０  ラインメモリ群
４、９、９ａ  データセレクタ兼データ幅変換部
５、５ａ、６、６ａ  フレームメモリリード／ライト制御部
７、８、２７  フレームメモリ
１１  データセレクタ
１２  データ幅変換部
１３、１４  ラインメモリリード／ライト制御部
１５  同期信号生成部
２１  上画面用ＦＲＣ処理部
２２  下画面用ＦＲＣ処理部
２３  パターンセレクタ
２４  パターンセレクタ制御部
２５  Ａ／Ｄコンバータ
２６  液晶コントローラ
２８  液晶ディスプレイパネル
１０１〜１０４、１０１ａ〜１０４ａ  ＦＲＣデコーダ
１０５、１０５ａ  Ｖｓｙｎｃカウンタ
１０６  ライトデータセレクタ
１０７、１０７ａ  ＦＲＣパターン生成器
１０８、１０８ａ  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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