【事件の表示】
　平成　８年特許願第３４９３５８号「半導体メモリ装置のアドレス入力バッファ」拒絶査定不服審判事件〔平成　９年１１月　４日出願公開、特開平　９−２８８８９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成８年１２月２７日（パリ条約に基づく優先権主張、１９９５年１２月２７日　大韓民国）の出願であって、平成１８年３月３日付けで拒絶査定がなされ、これに対して、同年６月７日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成２０年８月５日付けで審尋がなされたものである。
　
第２　平成１８年６月７日付けの手続補正についての却下の決定
　［補正の却下の決定の結論］
　平成１８年６月７日付けの手続補正を却下する。
　
　［理由］
１．平成１８年６月７日付けの手続補正の内容
　平成１８年６月７日付けの手続補正（以下、「本件補正」という。）は、補正前の請求項１を補正後の請求項１とすると共に、補正前の請求項２及び３を削除し、補正前の請求項４ないし６の項番を繰り上げて、補正後の請求項２ないし４とするものであって、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】　メモリセルを指定するアドレス信号が入力されるアドレス入力バッファにおいて、
　外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレス信号を増幅して安定したレベルに出力するアドレス入力回路と、
　アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と、
　遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
　アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
　伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバと、から構成されることを特徴とするアドレス入力バッファ。」
　
（補正後）
　「【請求項１】
　メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
　外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
　前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路と、
　遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
　アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
　伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」
　
２．補正事項の整理
　補正前の請求項１の「アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と」を、補正後の請求項１の「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路と」と補正すること。
　
３．本件補正の目的についての検討
　この補正は、補正前の請求項１の「遅延回路」が「インバータチェーン」で構成されていることを限定するものである。
　したがって、この補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　　
４．独立特許要件についての検討
　上記３．において検討したとおり、補正前の請求項１についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。
　
（１）本願の補正後の発明
　本願の補正後の請求項１に係る発明は、平成１８年６月７日付けの手続補正により補正された明細書又は図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「補正発明」という。）は、その請求項１に記載された事項により特定される、前記第２　１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）刊行物に記載された発明
（２−１）本願の優先権主張日の前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平７−２２０４７４号公報（以下、「刊行物１」という。）には、図１５及び図１６とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
「【００８５】図１５の
シンクロナスＤＲＡＭは、メモリセルアレイ及びセンスアンプ列１００と、データ読み出しアンプ１１０と、出力回路１２０と、入力回路１３０と、データ書き込み時に動作するプリチャージ回路１４０と、書き込み禁止回路１５０とを備えている。図１５には、ロウデコーダ回路２１０と、コラムデコーダ回路２２０と、アドレスバッファ回路２３０と、コラムプリデコーダ回路２４０と、冗長判定回路２５０と、コラム冗長信号発生回路２６０と、データバス切り替え信号発生回路２７０と、クロック発生回路２８０とが更に描かれている。
記憶容量が大きいことに鑑み、コラムアドレスがコラムプリデコーダ回路２４０とコラムデコーダ回路２２０との２段構成でデコードされるようになっている
「【００９１】アドレスバッファ回路２３０は、入力アドレスを保持し、コラムプリデコーダ回路２４０、冗長判定回路２５０及びデータバス切り替え信号発生回路２７０へコラムアドレス信号ＡＤＤを供給するものである。
【００９２】コラムプリデコーダ回路２４０は、クロック信号ＣＬＫ／ＸＣＬＫに同期してコラムアドレス信号ＡＤＤからコラムプリデコード信号ＹＰＡ，ＹＰＢを生成し、かつこれをラッチするものである。ラッチされたコラムプリデコード信号ＹＰＡ，ＹＰＢは、コラムデコーダ回路２２０へ供給される。」
「【０１０１】コラムプリデコーダ回路２４０の内部構成を図１６に示す。
コラムプリデコーダ回路２４０は３２個の単位回路で構成され、各単位回路はＮＡＮＤ回路３０１と、２個のクロックトインバータ３０２，３０５と、２個のインバータ３０３，３０４とで構成される。
ドレスバッファ回路２３０からのコラムアドレス信号ＡＤＤは、プリデコードのためのＮＡＮＤ回路３０１に入力される。インバータ３０３とクロックトインバータ３０５とは、１個のラッチ回路を構成するように互いに接続されている。クロック信号ＣＬＫ／ＸＣＬＫは、一方のクロックトインバータがインバータとして機能する場合には他方のクロックトインバータがインバータとしての機能を停止するように、２個のクロックトインバータ３０２，３０５の制御端子にそれぞれ供給される。
　
　そして、摘記事項【００８５】段落の「メモリセルアレイ」内の「メモリセル」は、外部のシステムから入力される「コラムアドレス」を、「コラムプリデコーダ回路２４０とコラムデコーダ回路２２０との２段構成でデコード」によって、デコードしたアドレス信号でアドレス指定されることは明らかであるので、刊行物１の「アドレスバッファ回路２３０」、「コラムプリデコーダ回路２４０」及び「コラムデコーダ回路２２０」からなる回路群は、メモリセルを指定するアドレスを入力するアドレス入力バッファであるといえる。
　また、「ＣＬＫ／ＸＣＬＫ」は、シンクロナス動作のための１対の相補クロック信号を意味する。　
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて、
　外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路２３０と、
　前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０であって、
　前記コラムプリデコーダ回路２４０は、更にプリデコードのためのＮＡＮＤ回路３０１と、
　クロック信号ＣＬＫ／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路と、
　前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４と、から構成されることを特徴とするアドレス入力バッファ。」
　
（３）補正発明と刊行物発明との対比
（３−１）刊行物発明の「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて」は、補正発明の「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて」に相当している。
　
（３−２）刊行物発明の「外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路２３０」は、補正発明の「外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」に対応しており、刊行物発明の「アドレスバッファ回路２３０」も、外部電源電圧端子と接地電圧端子間で「外部システムから入力された所定数のアドレス」信号を増幅して安定したレベルにして出力しているものと認めるから、両者は、「外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」である点で共通している。
　
（３−３）刊行物発明の「前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０であって、前記コラムプリデコーダ回路２４０は、更にプリデコードのためのＮＡＮＤ回路３０１」は、補正発明の「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」に対応しており、刊行物発明の「前記アドレスバッファ回路２３０」と、補正発明の「遅延回路」は、共に「アドレスプリデコーダ」の「前段の回路」であるといえるので、両者は、「前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」である点で共通している。
　
（３−４）刊行物発明の「クロック信号ＣＬＫ／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路」における「クロック信号ＣＬＫ／ＸＣＬＫ」は、アドレスのラッチを制御しているので、「アドレスラッチ信号」であるといえるから、刊行物発明の「クロック信号ＣＬＫ／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路」は、補正発明の「アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路」に相当している。
　
（３−５）刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４」における、「インバータ３０４」も「ラッチ回路」の出力を安定したレベルに駆動して後段の「コラムデコーダ回路２２０」に向けて出力しているものと認めるから、刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４」は、補正発明の「伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバー」に相当している。
　
（３−６）以上を総合すると、刊行物発明と補正発明とは、
　「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
　外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
　前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
　アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
　伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」である点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明では、「アドレス入力回路」に対して、「アドレス入力イネーブル信号」が「制御信号」として供給されており、この「アドレス入力イネーブル信号」によって、「アドレス入力回路」の「増幅」動作が制御されているのに対して、刊行物発明では、「アドレスバッファ回路２３０」の動作を、「制御信号」で制御していない点。
（相違点２）
　補正発明は、「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力するインバータチェーンで構成された遅延回路」及び「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」を備えているのに対して、刊行物発明は、「前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０」を備えているが、上記「遅延回路」は備えていない点。
　
（４）相違点に関する当審の判断
（４−１）相違点１について
　まず、相違点１について検討すると、アドレス入力イネーブル信号を、アドレスバッファの動作を制御するための制御信号として、アドレス入力回路として機能しているアドレスバッファ回路に供給することは、例えば、下記の周知文献１ないし周知文献３に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路２３０」の動作を、アドレス入力イネーブル信号によって制御して、補正発明のように構成することは、当業者が容易になし得た程度のものである。　
　
　周知文献１：特開平２−２１４９０号公報
　「ＲＡＳ制御回路９は行アドレスストローブ信号／ＲＡＳを入力して
アドレスバッファイネーブル信号ＡＢＥ及び反転行アドレスストローブ信号ＲＡＳを出力する回路
行アドレスバッファ５は、信号ＡＢＥにより活性化され
　周知文献２：特開平２−９１９００号公報
　「第５図は多重アドレス入力方式のダイナミック型ランダムアクセスメモリ回路のブロック図である。第
５図においてアドレス入力端子１に入力されたアドレス信号はロウアドレス入力イネーブル信号１１がイネーブルになると、ロウアドレスバッファ２にストアされる
ロウデコーダイネーブル信号１２がイネーブルになるとデコードされる
　周知文献３：特開平３−２３０３９５号公報
　「このコントロール回路ＣＮＴは、
アドレスバッファＡＤＢを活性化の制御及びアドレスラッチ回路ＡＬＴの動作を制御するアドレスバッファイネーブル信号ＡＢＥ
上記アドレスバッファイネーブル信号ＡＢＥは、アドレスバッファＡＤＢを活性化しているときには、アドレスラッチ回路ＡＬＴをスルー状態にし、アドレスバッファＡＤＢを非活性化させたときにはアドレスラッチ回路ＡＬＴをラッチ状態にするものである。
　
（４−２）相違点２について
　ア　「遅延回路」について検討すると、「アドレス入力回路」すなわちアドレス入力バッファ回路の出力を「インバータチェーンで構成された遅延回路」で遅延させることは、例えば、下記の周知文献４又は５に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、「インバータチェーンで構成された遅延回路」を接続して、該「アドレスバッファ回路２３０」の出力を遅延させて、補正発明のように「遅延回路」を備えたものとすることは、当業者がその必要に応じて適宜なし得る程度のものと認められる。　
　
　周知文献４：特開昭６２−２１３１５５号公報
　「
４はアドレスバッファで、第２図に示すように、バッファ回路４０と、遅延回路４１と、接続線４３とより構成され
前記遅延回路４１は直列に接続されたインバータ４１ａ〜４１ｄより構成されている。
　周知文献５：特開平４−９８６８６号公報
　「しかしながら、上記従来技術について本発明者が検討したところによれば、
ｔＷＲマージンを向上させるためインバータ列によってアドレス信号を遅延させた場合
　「ここで、上記アドレスバッファ部３は、アドレス信号Ａ０〜Ａｉに対応する複数のアドレスバッファ回路を有し、それらアドレスバッファ回路のうちＸアドレス系、Ｙアドレス系のそれぞれにおいて、アドレス信号の伝達路が比較的長い等の理由によりアクセスタイムを律速することになるアドレスビットに対応するアドレスバッファ回路と、アクセスタイムを律速しないアドレスビットに対応するアドレスバッファ回路とでは、その回路構成が異なる。
従来はインバータ列の構成素子数を異ならせることによってのみ所定のｔＷＲマージンを確保しようとしていたが、
　
　イ　上記アで検討したように、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続して、該「アドレスバッファ回路２３０」の出力を遅延させることは、当業者がその必要に応じて適宜なし得る程度のものであって、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続すると、結果として、「アドレスバッファ回路２３０」の出力端子と、「コラムプリデコーダ回路２４０」の「プリデコードのためのＮＡＮＤ回路３０１」の入力端子との間に、「インバータチェーンで構成された遅延回路」が挿入されたもの、言い換えると、「アドレスバッファ回路２３０」の出力端子に、「インバータチェーンで構成された遅延回路」の入力側端子が接続され、「プリデコードのためのＮＡＮＤ回路３０１」の入力端子に、「インバータチェーンで構成された遅延回路」の出力側端子が接続されたものとなることは明らかである。
　ウ　上記ア及びイから、刊行物発明の「アドレスバッファ回路２３０」の出力端子に、従来周知の「インバータチェーンで構成された遅延回路」を接続した「アドレス入力バッファ」は、補正発明の如く、「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」との構成を備えたものとなる。
　　
（４−４）判断についてのまとめ
　以上、検討したとおり、補正発明は、従来周知の技術事項を勘案することにより、刊行物に記載される発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年６月７日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成１７年６月２８日付付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明は、その請求項１に記載されている事項により特定される、以下のとおりのものである。
　「【請求項１】　メモリセルを指定するアドレス信号が入力されるアドレス入力バッファにおいて、
　外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレス信号を増幅して安定したレベルに出力するアドレス入力回路と、
　アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路と、
　遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
　アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
　伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバと、から構成されることを特徴とするアドレス入力バッファ。」
　
第４　刊行物に記載された発明
　本願の優先権主張日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平７−２２０４７４号公報（以下、「刊行物」という。）には、上記第２　４．（２）（２−１）に記載されたとおりの事項が記載されている。
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて、
　外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路２３０と、
　前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０であって、
　前記コラムプリデコーダ回路２４０は、更にプリデコードのためのＮＡＮＤ回路３０１と、
　クロック信号ＣＬＫ、／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路と、
　前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４と、から構成されることを特徴とするアドレス入力バッファ。」
　
第５　本願発明と刊行物発明との対比
１．刊行物発明の「メモリセルを指定するアドレスを入力するアドレス入力バッファにおいて」は、本願発明の「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて」に相当している。
　
２．刊行物発明の「外部システムから入力された所定数のアドレスを増幅して出力するアドレスバッファ回路２３０」は、本願発明の「外部電源電圧端子と接地電圧端子間でアドレス入力イネーブル信号を制御信号としてシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」に対応しており、刊行物発明の「アドレスバッファ回路２３０」も、外部電源電圧端子と接地電圧端子間で「外部システムから入力された所定数のアドレス」信号を増幅して安定したレベルにして出力しているものと認めるから、両者は、「外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路」である点で共通している。
　
３．刊行物発明の「前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０であって、前記コラムプリデコーダ回路２４０は、更にプリデコードのためのＮＡＮＤ回路３０１」は、補正発明の「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」に対応しており、刊行物発明の「前記アドレスバッファ回路２３０」と、本願発明の「遅延回路」は、共に「アドレスプリデコーダ」の「前段の回路」であるといえるので、両者は、「前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」である点で共通している。
　
４．刊行物発明の「クロック信号ＣＬＫ／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路」における「クロック信号ＣＬＫ／ＸＣＬＫ」は、アドレスのラッチを制御しているので、「アドレスラッチ信号」であるといえるから、刊行物発明の「クロック信号ＣＬＫ／ＸＣＬＫを制御信号として受けて、前記ＮＡＮＤ回路３０１の出力をラッチするインバータ３０３とクロックトインバータ３０５とからなるラッチ回路」は、本願発明の「アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路」に相当している。
　
５．刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４」における、「インバータ３０４」も「ラッチ回路」の出力を安定したレベルに駆動して後段の「コラムデコーダ回路２２０」に向けて出力しているものと認めるから、刊行物発明の「前記ラッチ回路の出力端子に入力端子が接続され、所定のプリデコーディングされた出力信号をコラムデコーダ回路２２０に出力するインバータ３０４」は、本願発明の「伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバー」に相当している。
　
６．以上を総合すると、刊行物発明と本願発明とは、
　「メモリセルを指定するアドレスを入力とするアドレス入力バッファにおいて、
　外部電源電圧端子と接地電圧端子間でシステムから入力された所定数のアドレスを増幅して安定したレベルに出力するアドレス入力回路と、
　前段の回路の出力端子に入力端子が接続され、前段の回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダと、
　アドレスプリデコーダの出力端子に入力端子が接続され、アドレスラッチ信号の制御により、アドレスプリデコーダからのデコーディングされたアドレス信号を伝送してラッチするための伝送ラッチ回路と、
　伝送ラッチ回路の出力端子に入力端子が接続され、伝送ラッチ回路の出力を安定したレベルに駆動して所定のプリデコーディングされた出力信号をアドレスデコーダに出力する出力ドライバーと、から構成されることを特徴とするアドレス入力バッファ。」である点で一致し、以下の点で相違する。　
　
（相違点１）
　本願発明では、「アドレス入力回路」に対して、「アドレス入力イネーブル信号」が「制御信号」として供給されていて、この「アドレス入力イネーブル信号」によって、「アドレス入力回路」の「増幅」動作が制御されているのに対して、刊行物発明では、「アドレスバッファ回路２３０」の動作を、「制御信号」で制御していない点。
（相違点２）
　本願発明は、「前記アドレス入力回路の出力端子に入力端子が接続され、アドレス入力回路の出力を安定した論理レベルに変換すると共に所定時間遅延して出力する遅延回路」及び「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」を備えているのに対して、刊行物発明は、「前記アドレスバッファ回路２３０の出力端子に入力端子が接続され、アドレスバッファ回路２３０の出力を論理組み合わせて所定のアドレス信号を出力するコラムプリデコーダ回路２４０」を備えているが、上記「遅延回路」は備えていない点。
　
第６　当審の判断
１．相違点１について
　相違点１について検討すると、アドレス入力イネーブル信号を、アドレスバッファの動作を制御するための制御信号として、アドレス入力回路として機能しているアドレスバッファ回路に供給することは、例えば、上記「第２　４．（４）（４−１）」に記載した周知文献１ないし周知文献３に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路２３０」の動作を、アドレス入力イネーブル信号によって制御して、本願発明のように構成することは、当業者が容易になし得た程度のものである。　
　　　
２．相違点２について
　ア　「遅延回路」について検討すると、「アドレス入力回路」すなわちアドレス入力バッファ回路の出力を「遅延回路」で遅延させることは、例えば、上記「第２　４．（４）（４−２）」に記載した周知文献４又は５に記載されているように従来周知の技術事項であるから、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、「遅延回路」を接続して、該「アドレスバッファ回路２３０」の出力を遅延させて、本願発明のように「遅延回路」を備えたものとすることは、当業者がその必要に応じて適宜なし得る程度のものと認められる。　　
　イ　上記アで検討したように、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、従来周知の「遅延回路」を接続して、該「アドレスバッファ回路２３０」の出力を遅延させることは、当業者がその必要に応じて適宜なし得る程度のものであって、刊行物発明において、「アドレスバッファ回路２３０」の出力端子に、従来周知の「遅延回路」を接続すると、結果として、「アドレスバッファ回路２３０」の出力端子と、「コラムプリデコーダ回路２４０」の「プリデコードのためのＮＡＮＤ回路３０１」の入力端子との間に、「遅延回路」が挿入されたもの、言い換えると、「アドレスバッファ回路２３０」の出力端子に、「遅延回路」の入力側端子が接続され、「プリデコードのためのＮＡＮＤ回路３０１」の入力端子に、「遅延回路」の出力側端子が接続されたものとなることは明らかである。
　ウ　上記ア及びイから、刊行物発明の「アドレスバッファ回路２３０」の出力端子に、従来周知の「遅延回路」を接続した「アドレス入力バッファ」は、本願発明の如く、「遅延回路の出力端子に入力端子が接続され、遅延回路の出力を論理組み合わせて所定のアドレス信号を出力するアドレスプリデコーダ」との構成を備えたものとなる。
　
３．判断についてのまとめ
　以上、検討したとおり、本願発明は、従来周知の技術事項を勘案することにより、刊行物に記載される発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
第７　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、上記結論の通り審決する。