(57)【特許請求の範囲】
【請求項１】
第１の電位を供給する第１の電源線と、
前記第１の電位よりも低い第２の電位を供給する第２の電源線と、
前記第１及び第２の電源線に電気的に接続される定電圧発生回路と、
前記定電圧発生回路によって発生される、前記第１の電位を基準とした定電圧を供給するための第３の電源線と、
前記第１及び第３の電源線に電気的に接続される動作回路と、を含み、
前記定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、
前記動作回路を構成するトランジスタの少なくとも一部は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、
前記定電圧発生回路は、
一端が前記第２の電源線に電気的に接続された第１の定電流源と、
一端が前記第１の電源線に電気的に接続された第２の定電流源と、
ボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、
一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、
ボディ領域がソース領域に電気的に接続され、ゲート電極が前記第２の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、
ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に接続された方の差動出力に電気的に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタのソース領域と電気的に接続された第２のＮチャネル型電界効果トランジスタと、を含み、
前記第２のＮチャネル型電界効果トランジスタのドレイン電流を調整することによって、前記第１の電位を基準として前記第３の電源線に供給する定電圧値として前記第１のＰチャネル型及びＮチャネル型電界効果トランジスタの閾値の和を発生することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第１及び第２の電源線それぞれに電気的に接続された第１及び第２の外部端子を含み、
前記第１及び第２の外部端子に、それぞれ前記第１及び第２の電位が供給されることを特徴とする半導体集積回路。
【請求項３】
請求項１又は２において、
前記定電圧の値は、前記動作回路を構成するＮチャネル型及びＰチャネル型電界効果トランジスタの閾値の和に対応した値であることを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１及び第３の電源線に電気的に接続され、その発振出力が前記動作回路に供給される発振回路を含み、
前記発振回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成されることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のＮチャネル型電界効果トランジスタのソース領域及びドレイン領域間に、ボディ領域がそれぞれのソース領域に電気的に接続されゲート電極が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタを含み、
これらを接続する配線の少なくとも１つを半導体集積回路製造時のフォトグラフィ用のマスクを変更することによって切断することで前記第１の電位を基準とした前記定電圧の値が調整されたものであることを特徴とする半導体集積回路。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記第１のＮチャネル型電界効果トランジスタのソース領域及びドレイン領域間に、ボディ領域がそれぞれのソース領域に電気的に接続されゲート電極が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタを含み、
これらを接続するヒューズ配線の少なくとも１つを切断することによって前記第１の電位を基準とした前記定電圧の値が調整されたものであることを特徴とする半導体集積回路。
【請求項７】
請求項５又は６のいずれかにおいて、
前記ＳＯＩ構造の第２のＮチャネル型電界効果トランジスタは、互いに異なるゲート幅／ゲート長（Ｗ／Ｌ）を有していることを特徴とする半導体集積回路。
【請求項８】
請求項１乃至７いずれか記載の半導体集積回路を含むことを特徴とする時計。
【請求項９】
前記第１及び第３の電源線に電気的に接続され、時計体からの所与の信号を検出する検出回路と、
請求項１乃至７いずれか記載の半導体集積回路と、を含み、
前記検出回路の少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、
前記動作回路は、前記検出回路の検出結果にしたがって所与の動作を行うことを特徴とする時計。
【請求項１０】
請求項１乃至７いずれか記載の半導体集積回路を含むことを特徴とする電子機器。
【請求項１１】
前記第１及び第３の電源線に電気的に接続され、所与の入力信号を検出する検出回路と、
請求項１乃至７いずれか記載の半導体集積回路と、を含み、
前記検出回路の少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、
前記動作回路は、前記検出回路の検出結果にしたがって所与の動作を行うことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の電界効果トランジスタを含む半導体集積回路、これを備えた時計及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年の集積化技術、通信技術などの進歩により、携帯電話や情報端末といった各種電子機器の携帯化が進み、これらに内蔵される半導体集積回路には一層の低消費電力化が要求されている。
【０００３】
例えば、ウォッチ（腕時計）の場合、環境への配慮から一次電池を使わないものが増え、自動巻き、太陽電池や熱電効果などによって自己発電した電力を二次電池に蓄えて、モータや内蔵する制御用ＩＣの電源として用いるものがある。最近では、ゼンマイにより機械的に針を動かすとともに、同時に水晶振動子や内蔵する制御用ＩＣのための発電を行って、水晶時計レベルの正確な時間を保証するものが実用化されつつある。この場合、内蔵される制御用ＩＣに許容される動作電圧及び動作電流の上限は、それぞれ例えば０．５ボルト（［Ｖ］）、５０ナノ・アンペア（［ｎＡ］）とされる。
【０００４】
一般的に、上述した制御用ＩＣは、金属酸化膜半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＭＯＳと略す。）トランジスタにより構成される。この制御用ＩＣの消費電力を低減するためには、内蔵するＭＯＳトランジスタの寄生容量の低減は言うまでもないが、消費電力が動作電圧（電源電圧）の２乗に比例するため、動作電圧を低下させることが最も効果的である。
【０００５】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のデバイスは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、上述したような超低消費電力による動作が要求される各種回路を実現する技術として注目されている。
【０００６】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと略す。）には、バルク型のＭＯＳＦＥＴのチャネル領域に相当する領域に、シリコン層からなるボディ領域が形成されている。このボディ領域に、ソース領域とドレイン領域との間を移動するキャリアが存在する中性領域があるか否かによって、その挙動及び特性が異なる。
【０００７】
ボディ領域に中性領域が存在するものを部分空乏型（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ：ＰＤ）とし、中性領域が存在しないものを完全空乏型（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ：ＦＤ）として分けることができる。この中性領域が存在するか否かは、ボディ領域を形成するシリコン層の膜厚によって決まる。
【０００８】
完全空乏型のＳＯＩ構造のＭＯＳＦＥＴは、優れた飽和特性を有し、低消費電力化に適しているという利点を有する。その反面、要求される薄膜のシリコン層の製造技術が困難であり、精度の良い閾値制御ができないという欠点を有する。
【０００９】
これに対して部分空乏型のＳＯＩ構造のＭＯＳＦＥＴは、ボディ領域のシリコン層の膜厚の製造マージンがあり、バルク型と同じプロセスを使うことができるという利点を有する。その反面、ボディ領域がフローティング状態の場合に、中性領域に存在するキャリアに起因する基板浮遊効果のため動作の不安定性を招くとともに、寄生バイポーラの動作によってキンクが発生する場合があるという欠点を有する。
【００１０】
したがって、例えばウォッチ用ＩＣのような「超」低消費電力動作を目的とした半導体集積回路を、単に完全空乏型のＳＯＩ構造のＭＯＳＦＥＴにより構成しただけでは、シリコン層の薄い膜厚に起因して閾値制御が困難な上に、製造コストがかかるため、量産化が難しい。一方、この半導体集積回路を、単に部分空乏型のＳＯＩ構造のＭＯＳＦＥＴにより構成しただけでは、上述した基板浮遊効果等に起因する不安定動作のため、超低消費電力動作が不可能となる。
【００１１】
そこで本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、種々のＳＯＩ構造のデバイスの特徴に応じて適切に適用することにより、例えばウォッチ用ＩＣのような超低消費電力動作が可能な半導体集積回路、これを備えた時計及び電子機器を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１の電位を供給する第１の電源線と、前記第１の電位よりも低い第２の電位を供給する第２の電源線と、前記第１及び第２の電源線に電気的に接続される定電圧発生回路と、前記定電圧発生回路によって発生される、前記第１の電位を基準とした定電圧を供給するための第３の電源線と、前記第１及び第３の電源線に電気的に接続される動作回路と、を含み、前記定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、前記動作回路を構成するトランジスタの少なくとも一部は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタから構成されることを特徴とする。
【００１３】
ここで、定電圧発生回路は第１及び第２の電源線に供給される第１及び第２の電位の電位差を動作電圧として、定電圧を発生する。このような定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなソースタイ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１４】
また、動作回路は、第１の電位を基準として定電圧発生回路によって発生される定電圧で、好ましくは超低電圧で動作するように、その少なくとも一部がボディ領域が電気的にフローティング状態とされた部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなフローティングボディ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１５】
すなわち本発明によれば、高い電圧が印加される可能性がある第１及び第２の電源線に接続された定電圧発生回路を、部分空乏化状態のボディ領域とソース領域とが電気的に接続されたＳＯＩ構造の電界効果トランジスタにより構成し、動作回路に対して、第１及び第３の電源線により定電圧発生回路によって発生された定電圧を供給するようにしている。定電圧発生回路は、超低定電圧を発生することができれば、動作回路をボディ領域がフローティング状態のＳＯＩ構造の電界効果トランジスタにより構成することで、超低消費電力動作が可能な半導体集積回路を提供することができる。
【００１６】
なお、動作回路としては、論理動作を行うディジタル回路が適している。一般に、半導体集積回路のほとんどの部分は論理動作を行うディジタル回路部分である場合、上述したように超低定電圧動作が可能なフローティングボディ型のＳＯＩ構造の電界効果トランジスタを採用することで、効果的に超低消費電力化を図ることができる。
【００１７】
さらに、定電圧の基準を第１の電位とし、第１及び第３の電源線に電気的に接続される動作回路は、基準の電位が第２の電源線により供給される第２の電位であっても良い。
【００１８】
また本発明は、前記第１及び第２の電源線それぞれに電気的に接続された第１及び第２の外部端子を含み、前記第１及び第２の外部端子に、それぞれ前記第１及び第２の電位が供給されることを特徴とする。
【００１９】
本発明によれば、基板浮遊効果により回路動作が不安定となるため高い電圧を印加できず、超低定電圧で動作するフローティングボディ型のＳＯＩ構造の電界効果トランジスタを含む動作回路に対して動作電圧を供給する場合、外部端子から印加された制御不能の外部電源電圧を、一旦本発明にかかる定電圧発生回路に供給されるようにする。本発明にかかる定電圧発生回路は、ボディタイ型のＳＯＩ構造の電界効果トランジスタから構成されているため、バルク型と同様のＤＣ特性及びＡＣ特性を得ることができ、何らかの要因で変動する外部からの高い動作電圧が供給された場合であって、基板浮遊効果による動作不安定を招くことがないようになっている。
【００２０】
このような定電圧発生回路で、超低定電圧を発生し、上述した動作回路に供給することで、一般的に回路の大部分を占める動作回路部分の超低定電圧動作を行わせて、低消費電力化を図る。
【００２１】
さらに、部分空乏化状態のボディ領域を有するＳＯＩ構造の電界効果トランジスタにより動作回路を構成するようにしたので、既存のバルク型の製造プロセスを流用でき、かつシリコン層の薄さに起因した閾値制御の困難性がなくなるため、製造の低コスト化を図るとともに、精度良く閾値を制御できるようになり、より信頼性の高い半導体集積回路を提供することができる。
【００２２】
また本発明は、前記定電圧の値は、前記動作回路を構成するＮチャネル型及びＰチャネル型電界効果トランジスタの閾値の和に対応した値であることを特徴とする。
【００２３】
本発明によれば、動作回路を構成するＮチャネル型及びＰチャネル型電界効果トランジスタの閾値の和に対応した値を定電圧として動作回路に供給するようにしたので、この定電圧と、動作回路の回路動作停止電圧の温度勾配が等しくなり、動作保証すべき温度範囲において無駄に高い定電圧値を設定することなく、常に回路動作停止電圧よりわずかだけ高い定電圧値を供給することで、低消費電力化を効果的に図ることができる
また本発明は、前記第１及び第３の電源線に電気的に接続され、その発振出力が前記動作回路に供給される発振回路を含み、前記発振回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成されることを特徴とする。
【００２４】
本発明によれば、周波数依存性及び電圧依存性が好ましくない発振回路を、部分空乏化状態のボディ領域がソース領域と電気的に接続されたＳＯＩ構造の電界効果トランジスタにより構成するようにしたので、発振出力の安定性を実現することができる。
【００２５】
また発振回路は、常に繰り返し電流消費が行われるため、できるだけ低振幅の電源電圧であることが望ましいが、本発明ではＳＯＩ構造の電界効果トランジスタで構成するようにしたので、低消費電力動作をも可能とする。
【００２６】
また本発明は、前記定電圧発生回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に電気的に接続され、ゲート電極が前記第２の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に接続された方の差動出力に電気的に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタのソース領域と電気的に接続された第２のＮチャネル型電界効果トランジスタと、を含み、前記第２のＮチャネル型電界効果トランジスタのドレイン電流を調整することによって、前記第１の電位を基準として前記第３の電源線に供給する定電圧値として前記第１のＰチャネル型及びＮチャネル型電界効果トランジスタの閾値の和を発生することを特徴とする。
【００２７】
本発明によれば、ボディ領域の電位を固定するためにボディ領域がソース領域に電気的に接続されたボディタイ型のＳＯＩ構造の電界効果トランジスタにより、非常に簡素構成で、Ｐチャネル型及びＮチャネル型電界効果トランジスタの閾値の和を定電圧として発生している。そして、これを動作回路を構成するＮチャネル型及びＰチャネル型電界効果トランジスタに定電圧として供給するようにしたので、この定電圧と、動作回路の回路動作停止電圧の温度勾配が等しくなり、動作保証すべき温度範囲において無駄に高い定電圧値を設定することなく、常に回路動作停止電圧よりわずかだけ高い定電圧値を供給することで、低消費電力化を効果的に図ることができる。
【００２８】
また本発明は、前記第１のＮチャネル型電界効果トランジスタのソース領域及びドレイン領域間に、ボディ領域がそれぞれのソース領域に電気的に接続されゲート電極が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタを含み、これらを接続する配線の少なくとも１つを半導体集積回路製造時のフォトグラフィ用のマスクを変更することによって切断することで前記第１の電位を基準とした前記定電圧の値が調整されたものであることを特徴とする。
【００２９】
また本発明は、前記第１のＮチャネル型電界効果トランジスタのソース領域及びドレイン領域間に、ボディ領域がそれぞれのソース領域に電気的に接続されゲート電極が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタを含み、これらを接続するヒューズ配線の少なくとも１つを切断することによって前記第１の電位を基準とした前記定電圧の値が調整されたものであることを特徴とする。
【００３０】
本発明によれば、半導体集積回路製造時のフォトグラフィ用のマスクの変更による配線切り替え、或いはヒューズの溶断等の不揮発性メモリを用いることにより、発生される低定電圧値の微調整を精度良く、かつ容易に行うことができるので、温度勾配に基づいて、回路動作停止電圧ぎりぎりに動作電圧を設定できるようになり、さらに超低消費電力化を図ることができる。
【００３１】
また本発明は、前記ＳＯＩ構造の第２のＮチャネル型電界効果トランジスタは、互いに異なるゲート幅／ゲート長（Ｗ／Ｌ）を有していることを特徴とする。
【００３２】
本発明によれば、電流増幅率の異なる電界効果トランジスタを複数設けるようにしたので、目的とする定電圧値を得るための半導体集積回路製造時のフォトグラフィ用のマスクの変更を行うための工程、ヒューズ溶断の作業工程を減らすことができるとともに、同様の微調整を図ることができる。
【００３３】
また本発明は、上記いずれか記載の半導体集積回路を含む時計であることを特徴とする。
【００３４】
本発明によれば、時計体の他の回路の電源電圧に依存することなく、超低消費電力と安定発振が可能な時計を提供することができる。
【００３５】
また本発明は、前記第１及び第３の電源線に電気的に接続され、時計体からの所与の信号を検出する検出回路と、請求項１乃至８いずれか記載の半導体集積回路と、を含み、前記検出回路の少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、前記動作回路は、前記検出回路の検出結果にしたがって所与の動作を行う時計であることを特徴とする。
【００３６】
本発明によれば、安定した発振により正確な計時を行うとともに、超低消費電力動作により長時間の携帯が可能な時計を提供することができる。
【００３７】
また本発明によれば、上記いずれか記載の半導体集積回路を含む電子機器であることを特徴とする。
【００３８】
本発明によれば、他の回路の電源電圧に依存することなく、超低消費電力動作によるバッテリの長寿命化を図る電子機器を提供することができる。
【００３９】
また本発明によれば、前記第１及び第３の電源線に電気的に接続され、所与の入力信号を検出する検出回路と、上記いずれか記載の半導体集積回路と、を含み、前記検出回路の少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタから構成され、前記動作回路は、前記検出回路の検出結果にしたがって所与の動作を行うことを特徴とする。
【００４０】
本発明によれば、他の回路部分の動作状態に応じた適切な制御を行うとともに、超低消費電力動作により長時間の携帯が可能な電子機器を提供することができる。
【００４１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４２】
１．ＳＯＩ構造のＭＯＳＦＥＴ
まず、ＳＯＩ構造のＭＯＳＦＥＴについて説明する。
【００４３】
１．１  完全空乏型と部分空乏型
図１（Ａ）〜（Ｃ）に、従来のバルク型のＭＯＳＦＥＴとＳＯＩ構造のＭＯＳＦＥＴの断面構造を模式的に示す。
【００４４】
図１（Ａ）に示すように、従来のバルク型ＭＯＳＦＥＴ１０は、シリコン基板１２上に形成されたウェル１４に、不純物が注入されたソース領域（Ｓ）１６、ドレイン領域（Ｄ）１８が形成される。ソース領域１６とドレイン領域１８とは、チャネル長に対応する距離を有するチャネル領域２０の両側に形成される。チャネル領域２０の上側には、ゲート酸化膜を介して、ゲート電極（Ｇ）２２が配置される。
【００４５】
これに対して、図１（Ｂ）、（Ｃ）に示すように完全空乏型（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ：以下、ＦＤと略す。）と部分空乏型（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ：以下、ＰＤと略す。）のＳＯＩ構造のＭＯＳＦＥＴ３０、５０は、シリコン基板の上に埋め込み酸化膜（Ｂｕｒｉｅｄ  ＯＸｉｄｅ  ｌａｙｅｒ：以下、ＢＯＸと略す。）が形成され、それぞれ同様の構造となっている。
【００４６】
すなわち、ＳＯＩ構造のＭＯＳＦＥＴ３０、５０は、従来のバルク型に用いられていたシリコン基板３２、５２上に、ＢＯＸ３４、５４が形成され、各ＢＯＸ３４、５４の上部に、シリコン層が形成される。各ＢＯＸ３４、５４の上部に形成されたシリコン層の両側には、不純物が注入されたソース領域（Ｓ）３６、５６とドレイン領域（Ｄ）３８、５８とが形成される。ソース領域（Ｓ）３６、５６とドレイン領域（Ｄ）３８、５８との間のシリコン層はボディ領域（或いはボディ部）４０、６０と呼ばれ、ボディ領域４０、６０それぞれの上側にゲート酸化膜を介してゲート電極（Ｇ）４２、６２が形成される。
【００４７】
ＦＤとＰＤとの違いは、図１（Ｂ）、（Ｃ）に模式的に示すように、ボディ領域４０、６０を構成するシリコン層の膜厚に起因する。
【００４８】
ＰＤの場合、ボディ領域４０に、キャリアの存在しない空乏層と、キャリアが多く存在する中性領域とが混在する。
【００４９】
これに対して、ＦＤの場合、ボディ領域４０には中性領域が存在せずに、空乏層だけが形成される。
【００５０】
ここで、ＳＯＩ構造のＭＯＳＦＥＴの動作について、ボディ領域の電位が固定されていない状態（フローティング状態）にあるＮチャネル型を例に簡単に説明する。
【００５１】
ＰＤでは、中性領域において電位勾配がないため、ソース領域とボディ領域間の多数キャリアの電位障壁（φｈ）は、ＦＤに比べてＰＤの方が高い。したがって、ソース領域とドレイン領域との間で所与のバイアスが印加されている場合、インパクトイオン化現象により電子と正孔が生成されると、多数キャリアである正孔はソース領域方向に流れる。
【００５２】
ソース端には正孔に対する電位障壁（φｈ）があるため、一部の正孔がボディ領域に蓄積される。ＰＤでは、ＦＤよりもこの電位障壁（φｈ）が高いため、ボディ領域に蓄積される多数キャリアの量はＰＤの方が多くなる。
【００５３】
ＰＤの場合、多数キャリアである正孔がボディ領域に蓄積され続けると、バイアス効果によって、このＮチャネル型ＭＯＳＦＥＴの閾値が低下する。したがって、ドレイン電流が急激に増加することになる。
【００５４】
このようなＰＤのボディ領域の電位のゆれによるドレイン電流のキンクや過渡的な閾値の変化が起こる基板浮遊効果の影響を減少させるため、集積密度を犠牲にしてボディ領域の電位を固定したデバイス（ボディタイ型）を採用したり、より製造が難しくなるＦＤを採用する必要があるとされている。
【００５５】
しかしながら、本実施形態では、例えばウォッチ用ＩＣのような「超」低消費電力動作に特化した分野に適用するため、インパクトイオン化現象が無視できる低電界下で動作させることにより、上述した基板浮遊効果の影響を減少させていることを特徴としている。
【００５６】
すなわち、ボディ領域とソース領域との間のバイアスが高電界下では、インパクトイオン化現象によって多数キャリアが大量に発生し、これがボディ領域に蓄積される。これは、ボディの電位が、ゲート電圧の上昇に従って上がることを意味し、その結果、閾値の低下と寄生バイポーラ効果により、ドレイン電流が増加する。
【００５７】
この状態からゲート電圧を低くすると、ボディの電位はすぐには減少しない。これは、多数キャリアの消滅プロセスの時定数が大きいためである。その結果、ドレイン電流はしばらくの間、初期値より大きな値のままとなる。したがって、オフ電流を含むサブシュレショルド電流もまた増加するため、低消費電力化にとって不都合となる。
【００５８】
これに対して、インパクトイオン化現象を無視することができる低電界では、多数キャリアの数の変化は、生成と再結合メカニズムによって支配されるため、「通常動作」下におけるゲート電圧が変化したとき多数キャリアはほとんど変化しない。
【００５９】
したがって、ＭＯＳＦＥＴのゲート電圧が増加している間、空乏層の拡散が遅延することにより、ボディ領域の電位上昇と、閾値低下が発生する。これにより、ゲート電圧の高い領域でドレイン電流が増加する。
【００６０】
その反対に、ゲート電圧が減少している間、空乏層の収縮が遅延することにより、ボディ領域の電位低下と、閾値上昇が発生する。これにより、ゲート電圧の低い領域で、ドレイン電流が減少する。
【００６１】
この両現象により、サブスレッショルドの変化を急峻にし、オン電流を大きく、オフ電流を小さくするため、低電圧動作と低消費電力動作性能を著しく改善することができる。
【００６２】
図２に、典型的なＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのサブスレッショルド特性の一例を示す。
【００６３】
ここでは、横軸をゲート電圧（単位［Ｖ］）、縦軸をドレイン電流（単位［Ａ／μｍ］）として、Ｐチャネル型とＮチャネル型ＭＯＳのサブスレッショルド領域におけるサブスレッショルド電流の変化を示している。
【００６４】
このように、ドレイン領域とソース領域間の電圧Ｖｄが１．１Ｖでは、Ｎチャネル型でキンクが発生しているものの、Ｖｄが０．１Ｖ、０．６Ｖのような低電界下では、急峻なサブスレッショルド変化を維持している。
【００６５】
したがって、ウォッチ用ＩＣのような超低消費電力に特化した分野では、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにおいて従来から欠点の１つとしてみなされていた基板浮遊効果を積極的に活用することによって、低電圧動作と低消費電力動作性能を向上させることができる。しかも、既存のバルク型のプロセスを流用することができるので、製造コストの面でも優れている。
【００６６】
１．２  フローティングボディ型とボディタイ型
上述したボディ領域がフローティング状態とされたＳＯＩ構造のＭＯＳＦＥＴの基板浮遊効果の影響を低減するデバイスとして、ボディタイ型ＳＯＩ構造のＭＯＳＦＥＴがある。
【００６７】
ボディタイ型は、図１（Ｂ）、（Ｃ）で説明したボディ領域の電位が固定されたものである。ボディタイ型として、そのボディ領域を例えばソース領域と接続すること（ソースタイ型）によって、ボディ領域に蓄積された多数キャリアを素早く抜き取ることができる。これにより、ボディ領域の電位が上昇することに起因するキンク現象や、バイポーラ効果を除去することができる。
【００６８】
図３、図４に、ボディ領域がフローティング状態（フローティングボディ型）の場合と固定された状態（ボディタイ型）の場合におけるＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのオン／オフ電流比の一例を示す。
【００６９】
ここでは、横軸をオン電流（ＶＧＳ＝ＶＤＳ＝０．５Ｖ）（単位［Ａ／μｍ］）、縦軸をオフステート電流（単位［Ａ／μｍ］）として、図３にＮチャネル型、図４にＰチャネル型のオン／オフ電流比の変化を示している。
【００７０】
このように、同一のオン電流を得ようとした場合、ボディタイ型の方がフローティングボディ型よりもオフ状態の電流が多くなってしまい、フローティングボディ型の方が低消費電力動作に優れていることを示している。これは、Ｎチャネル型とＰチャネル型でも同様である。
【００７１】
一方、同一のオフ電流を得ようとした場合、フローティングボディ型の方がボディタイ型よりもオン電流が多くなるため急峻なサブスレッショルド特性が得られることを意味し、フローティングボディ方の方がより高速な動作が可能であることを示している。これは、Ｎチャネル型とＰチャネル型でも同様である。
【００７２】
図５（Ａ）、（Ｂ）に、フローティングボディ型とボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのレイアウトの一例を示す。
【００７３】
ボディタイ型ではボディ領域の電位を固定するための電極を設ける必要があるため、同図（Ａ）に示すフローティングボディ型のＭＯＳＦＥＴと比較すると、同図（Ｂ）に示すボディタイ型のＭＯＳＦＥＴのレイアウト面積の方が大きくなってしまう。
【００７４】
このように、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴについて、フローティングボディ型とボディタイ型とを比較すると、オン／オフ電流比やレイアウト面積の点で明らかにフローティングボディ型の方が有利である。
【００７５】
しかしながら本実施形態では、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型において、ボディ領域とソース領域とを電気的に接続したソースタイ型とすることで、従来のバルク同様のＤＣ特性及びＡＣ特性を有する点に着目している。
【００７６】
図６に、上述したような本実施形態の半導体集積回路の原理的な構成の概要を示す。
【００７７】
本実施形態の半導体集積回路は、第１及び第２の外部端子８０、８２を含み、それぞれ外部から第１及び第２の電位が供給される第１の電源線ＶＤＤ、第２の電源線ＶＳＳと電気的に接続されている。
【００７８】
第１の電源線ＶＤＤは、定電圧発生回路９０、動作回路９２と電気的に接続されている。
【００７９】
第２の電源線ＶＳＳは、定電圧発生回路９０に接続されている。
【００８０】
定電圧発生回路９０は、上述したような基板浮遊効果の影響を低減できない高電圧が印可される可能性があるため、構成要素としてのトランジスタの少なくとも一部にボディタイ型（特に、ボディ領域（ボディ部と同義）とソース領域とを電気的に接続したソースタイ型）を適用し、従来のバルク同様の特性を有して外部から印可される第１及び第２の電位の変動に依存することなく、安定した定電圧を発生するようにしている。
【００８１】
動作回路９２は、それ以外の回路の大半を占める論理回路などの超低消費電力が効果的とされる部分として、構成要素としてのトランジスタの少なくとも一部にフローティングボディ型を適用する。
【００８２】
すなわち、基板浮遊効果により回路の不安定を招くフローティングボディ型の回路部分に、第１の電源線ＶＤＤを電位の基準としてボディタイ型で構成された定電圧発生回路９０によって発生される定電圧を、第３の電源線９４を介して供給することによって、フローティングボディ型が適用された動作回路部９２の超低消費電力動作を可能としている。
【００８３】
定電圧発生回路９０は、回路全体をボディタイ型で構成することが望ましい。また、動作回路９２は、回路全体をフローティングボディ型で構成することが望ましい。
【００８４】
また、部分空乏型のＳＯＩ構造のトランジスタを適用することで、既存の製造設備を流用し、良好な閾値制御性と優れたコストパフォーマンスとを得るようにしている。
【００８５】
以下、このような本実施形態の半導体集積回路について、具体的に説明する。
【００８６】
２．超低消費電力動作のウォッチ用ＩＣ
２．１  回路構成
図７に、本実施形態における半導体集積回路が適用された超低消費電力動作のウォッチ用ＩＣの構成の一例を示す。
【００８７】
このウォッチ用ＩＣは、線形動作が必要なアナログ回路部１００と、論理動作を行うディジタル回路部１１０とを含む。
【００８８】
アナログ回路部１００は、定電圧発生回路（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）１０２、発振回路（Ｏｓｃｉｌｌａｔｏｒ）１０４、検出回路（Ｄｅｔｅｃｔｏｒ）１０６を含む。
【００８９】
ディジタル回路部１１０は、分周回路（Ｄｉｖｉｄｅｒ）１１２、制御回路（Ｃｏｎｔｒｏｌｌｅｒ）１１４を含む。
【００９０】
アナログ回路部１００は、第１の電源線ＶＤＤと、第２の電源線ＶＳＳが接続されている。
【００９１】
アナログ回路部１００の定電圧発生回路１０２には、第１の電源線ＶＤＤと第２の電源線ＶＳＳが接続されている。この定電圧発生回路１０２は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差を動作（電源）電圧として、第１の電源線ＶＤＤの電位を基準として所与の低定電圧を発生することができるようになっている。この低定電圧は、第１の電源線ＶＤＤと電源線１２０とにより、回路各部に供給される。
【００９２】
発振回路１０４、検出回路１０６は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００９３】
ディジタル回路１１０の分周回路１１２、制御回路１１４は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００９４】
図８に、図７に示した本実施形態におけるウォッチ用ＩＣの構成要部の一例を示す。
【００９５】
ただし、図７に示したウォッチ用ＩＣと同一部分には同一符号を付し、適宜説明を省略する。
【００９６】
このようなウォッチ用ＩＣは、第１の電源線ＶＤＤが接地レベルにあるものとすると、定電圧発生回路１０２には、ＩＣ外部から第２の電源線ＶＳＳを介して、外部電圧が供給されるようになっている。
【００９７】
定電圧発生回路１０２は、電源線１２０を介して、接地レベルとの間で発生した所与の低定電圧を回路各部に供給する。
【００９８】
発振回路１０４は、外付けされた３２ＫＨｚの水晶振動子１３０から、３２キロヘルツ（ＫＨｚ）の発振出力を取り出し、ディジタル回路部１１０に供給する。
【００９９】
ディジタル回路部１１０では、図８に示すように論理回路から構成されており、その一部である分周回路１１２により発振回路１０４からの発振出力が順次分周されて、例えば０．１Ｈｚの分周信号が生成される。
【０１００】
一方、検出回路１０６は、動作状態通知信号端子１３４から入力される図示しない時計体の動作状態を示す各種通知信号を検出し、その検出結果信号１３６をディジタル回路１１０の制御回路１１４に出力する。
【０１０１】
ディジタル回路部１１０の制御回路１１４は、検出回路１０６からの検出結果信号１３６の示す結果に応じて、分周回路１１２から出力された分周信号１３２の出力タイミングなどを制御する。例えば、検出回路１０６によって動作状態通知信号端子１３４からの各種通知信号により図示しない時計体の針の動きを監視し、制御回路１１４により正確なタイミングのクロック信号１３８を生成及び供給し、図示しない時計体に対して運針制御を行う。
【０１０２】
２．２  ディジタル回路部
ディジタル回路部１１０は、論理的な動作が行われる論理回路であって、ウォッチ用ＩＣ内で、通常、最も素子数が多く回路のほとんどを占める。
【０１０３】
本実施形態では、図７に示すように、この分周回路１１２、制御回路１１４などのディジタル回路部１１０は、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成されるようにした。
【０１０４】
フローティングボディ型を採用することにより、図５（Ａ）、（Ｂ）に示すように、デザインルール上最小のサイズのＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。
【０１０５】
また、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用することにより、ボディ領域の基板浮遊効果を積極的に利用して、ＤＣ動作時の閾値に対して、実動作（ＡＣ動作）時の閾値をさらに下げることができ、ウォッチ用ＩＣの大部分を占めるディジタル回路部１１０の低電圧駆動を実現することができる。これにより、効果的に超低消費電力化を図ることができる。そのため、ディジタル回路部１１０には、定電圧発生回路１０２により、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにおいて上述した基板浮遊効果を積極的に利用するために必要な超低定電圧を供給するようにしている。
【０１０６】
２．３  アナログ回路部
本実施形態のアナログ回路部１００は、第２の電源線ＶＳＳを介して外部電源電圧が供給される定電圧発生回路１０２と、この定電圧発生回路１０２による超低定電圧が供給されない外部からの信号を受け付ける検出回路１０６の一部のＭＯＳＦＥＴには、それぞれボディタイ型ＰＤ型のＳＯＩ構造のＭＯＳＦＥＴを採用している。これにより、ボディ領域の基板浮遊効果を抑えて、バルク型と同レベルのアナログ特性を得ることができる。
【０１０７】
さらに本実施形態では、発振回路１０４の発振インバータも、それぞれボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴにより構成するようにしている。これは、特に発振回路の場合には、周波数依存性や電圧依存性を有しないアナログ特性が必要とされるからである。すなわち、発振回路１０４を、ボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴを採用して、超低定電圧で動作させることにより、低消費電力動作と安定した発振出力とを得ることができる。
【０１０８】
また、検出回路１０６において、定電圧発生回路１０２による超低定電圧が供給されない外部からの信号のインタフェース部分以外は、フローティングボディ型で構成することで、より一層の低消費電力動作を図ることができる。
【０１０９】
このようなアナログ回路１００は、さらに定電流を供給して定電流駆動とすることによって、動作電流を抑えるとともに、ＭＯＳＦＥＴの動作電流を１ｎＡ程度のサブスレッショルド領域で動作させている。これにより、低消費電流動作、定電圧動作を確保する。
【０１１０】
特に、発振回路１０４の発振インバータには、Ｐチャネル型及びＮチャネル型のＳＯＩ構造のＭＯＳＦＥＴに対し、選択的に不純物をドーピングして、アナログ回路部１００の他のＭＯＳＦＥＴの閾値よりさらに低く制御することによって、発振回路１０４の低定電圧動作をも確保することができる。
【０１１１】
２．４  定電圧発生回路
２．４．１  回路構成
図９に、図７、図８に示した本実施形態における定電圧発生回路１０２の構成要部の一例を示す。
【０１１２】
本実施形態の定電圧発生回路１０２に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、図９に示すように全てボディタイ型で、ボディ領域はソース領域に接続されている。
【０１１３】
まず、この定電圧発生回路１０２は、差動対のコンパレータ回路２００を含む。
【０１１４】
この差動対のコンパレータ回路２００は、定電流源２０２、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６、負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０を含む。
【０１１５】
差動対のコンパレータ回路２００は、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２０２の他端に、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のソース端子が接続されている。
【０１１６】
Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のドレイン端子は、それぞれ負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のドレイン端子と接続されている。
【０１１７】
負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のゲート端子は互いに接続され、Ｎチャネル型ＭＯＳＦＥＴ２１０のゲート端子とドレイン端子は接続されている。これにより、負荷側にミラー回路が構成される。
【０１１８】
また、Ｐチャネル型ＭＯＳＦＥＴ２１２のソース端子は接地（第１の電源線ＶＤＤに接続）され、ゲート端子とドレイン端子とが接続されている。このゲート端子及びドレイン端子は、ノードＰに接続される。ノードＰは、Ｐチャネル型ＭＯＳＦＥＴ２０４のゲート端子と、一端が第２の電源線ＶＳＳに接続された定電流源２１４の他端とに接続されている。
【０１１９】
さらに、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２１６の他端が、ノードＰ´に接続されている。ノードＰ´には、Ｐチャネル型ＭＯＳＦＥＴ２０６のゲート端子と、Ｎチャネル型ＭＯＳＦＥＴ２１８のドレイン端子とが接続されている。
【０１２０】
Ｎチャネル型ＭＯＳＦＥＴ２１８のゲート端子とドレイン端子は互いに接続されており、そのソース端子はノードＱに接続されている。このノードＱは、接地レベル（第１の電源線の電位レベル）を基準として超低定電圧値を出力する出力端子２２０と、Ｎチャネル型ＭＯＳＦＥＴ２２２のドレイン端子とが接続されている。
【０１２１】
Ｎチャネル型ＭＯＳＦＥＴ２２２のゲート端子は、Ｐチャネル型ＭＯＳＦＥＴ２０４のドレイン端子及びＮチャネル型ＭＯＳＦＥＴ２０８のドレイン端子に接続されている。Ｎチャネル型ＭＯＳＦＥＴ２２２のソース端子は、第２の電源線ＶＳＳに接続されている。このＮチャネル型ＭＯＳＦＥＴ２２２は、出力制御用トランジスタである。
【０１２２】
さらに、ノードＰ´とノードＱとの間には、Ｎチャネル型ＭＯＳＦＥＴ２１８と並列に、Ｎチャネル型ＭＯＳＦＥＴ２３０、２３２、２３４が接続されている。Ｎチャネル型ＭＯＳＦＥＴ２３０、２３２、２３４それぞれのドレイン端子及びゲート端子は、互いに接続されている。
【０１２３】
ここでは、Ｎチャネル型ＭＯＳＦＥＴ２１８と並列に３つのＭＯＳＦＥＴ２３０、２３２、２３４が接続されているが、１、２、４つ以上のＭＯＳＦＥＴが接続されるようにしてもよい。
【０１２４】
２．４．２  動作の概要
このような構成の定電圧発生回路１０２は、Ｐチャネル型ＭＯＳＦＥＴ２１２のドレイン端子の電位であるノードＰの電位が、定電流源２１４によって供給される定電流値が流れるように設定される。このノードＰの電位は、上述した差動対のコンパレータ回路２００の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０４のゲート端子に入力される。
【０１２５】
ノードＰ´には、出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２とＮチャネル型ＭＯＳＦＥＴ２１８に制御された電位が発生し、このノードＰ´の電位は差動対コンパレータの、他の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０６のゲート端子に負帰還される。この構成により、差動対Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６と出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２の動作によりノードＰとノードＰ´は同電位に制御される。ノードＰ´に流れる電流は定電流源２１６により一定であるため、ノードＱとノードＰ´との間の電位差は、Ｎチャネル型ＭＯＳＦＥＴ２１８により制御された一定電圧（ＶＮ）となる。
【０１２６】
このようにすることによって、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、Ｐチャネル型ＭＯＳＦＥＴ２１２で発生した電位差ＶＰと、Ｎチャネル型ＭＯＳＦＥＴ２１８で発生した電位差ＶＮとの和が出力されることになる。
【０１２７】
２．４．３  定電圧値の調整
また本実施形態では、接地レベル（第１の電源線の電位レベル）を基準電位として出力端子２２０から供給される定電圧ＶＱが、半導体集積回路の製造時のＭＯＳＦＥＴの閾値のばらつき等により変動する場合があるので、Ｎチャネル型ＭＯＳＦＥＴ２１８のＷ／Ｌとは異なるＷ／Ｌを有するＮチャネル型ＭＯＳＦＥＴを配置し、配線を切り替えることによって、所望の定電圧を供給することができるようになっている。
【０１２８】
この場合、Ｎチャネル型ＭＯＳＦＥＴ２３０、２３２、２３４をそれぞれ異なるＷ／Ｌとし、電流増幅率を異ならせることによって、各ＭＯＳＦＥＴを接続する配線（例えば、Ａｌ配線）を半導体集積回路製造時のフォトグラフィ用のマスクの変更（マスタースライス）や、ヒューズ配線の溶断等の不揮発性メモリを用いることにより、任意のＭＯＳＦＥＴを接続、或いは遮断することで、任意のＷ／Ｌを有するＮチャネル型ＭＯＳＦＥＴを選択することができ、精度良く低電圧値の調整を行うことができる。
【０１２９】
２．４．４  回路動作停止電圧ＶＳＴＯとの関係
ところで、接地レベル（第１の電源線の電位レベル）を基準電位とした定電圧発生回路１０２による定電圧を動作電圧として動作する発振回路１０４、ディジタル回路１１０、検出回路１０６には、回路動作停止電圧ＶＳＴＯが決まる。したがって、可能な限り低消費電力化を図るためには、定電圧発生回路１０２が発生すべき定電圧値は、動作保証温度範囲において、回路動作停止電圧ＶＳＴＯより高く、かつできるだけ低い値であることが必要である。
【０１３０】
回路動作停止電圧ＶＳＴＯは、低電圧が供給される回路を構成するＭＯＳＦＥＴの閾値に依存することから、本実施形態における定電圧発生回路１０２では、定電流値を調整することによって、飽和接続されたＰチャネル型ＭＯＳＦＥＴ２１２のＶｄｓ（ドレイン−ソース間電圧）の値と、飽和接続されたＮチャネル型ＭＯＳＦＥＴ２１８のＶｄｓの値との和を定電圧として出力するようにした。
【０１３１】
したがって、出力端子２２０から供給される定電圧ＶＱは、Ｐチャネル型ＭＯＳＦＥＴ２１２、Ｎチャネル型ＭＯＳＦＥＴ２１８それぞれの閾値ＶｔｈＮ、｜ＶｔｈＰ｜の和に依存した値となる。
【０１３２】
これにより、定電圧発生回路１０２によって発生された低定電圧と、この低定電圧が供給される回路の回路動作停止電圧ＶＳＴＯの温度勾配が等しくなり、動作保証すべき温度範囲において無駄に高い定電圧値を設定することなく、常に回路動作停止電圧ＶＳＴＯよりわずかだけ高い定電圧値を供給することで、低消費電力化を効果的に図ることができる。
【０１３３】
２．５  比較例
図１０に、バルク型ＭＯＳＦＥＴと本実施形態におけるＳＯＩ構造のＭＯＳＦＥＴにより構成したウォッチ用ＩＣにおける動作電圧と動作電流との関係を示す。
【０１３４】
ここでは、本実施形態におけるＳＯＩ構造のＭＯＳＦＥＴにより製造した、動作電圧が０．５Ｖ、デザインルールが０．６μｍ、チップサイズが２．０ｍｍ×２．０ｍｍのウォッチ用ＩＣの動作電圧と動作電流について、従来のバルク型のウォッチ用ＩＣ（バルク−Ａ〜Ｃ）との比較例を示している。
【０１３５】
すなわち、従来のバルク型のウォッチ用ＩＣでは動作電流８２ｎＡ、動作電圧０．８１Ｖが最小値であるのに対し、本実施形態におけるウォッチ用ＩＣでは、３０ｎＡ、０．４２Ｖで動作させることができ、従来の消費電力に比べて５分の１から６分の１の消費電力を達成することができるようになる。
【０１３６】
以上説明したように、本実施形態によれば、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより論理回路を構成し、これに第１の電源線を基準電位とした定電圧（低定電圧）を供給するようにしたので、フローティングボディ型特有の基板浮遊効果による動作の不安定及びキンク現象の悪い影響をなくすことができ、超低消費電力動作が可能な半導体集積回路を提供することができる。
【０１３７】
また本実施形態における定電圧発生回路を、ボディタイ型で構成し、外部から電源電圧を供給するとともに、内部のフローティングボディ型の回路にはこの定電圧発生回路によって発生された低定電圧を供給するようにしたので、効果的な低消費電力化を図ることができる。
【０１３８】
また本実施形態における発振回路を、ボディタイ型で構成し、定電圧発生回路によって発生された低定電圧を供給するようにしたので、周波数依存性及び電圧依存性の影響をなくし、安定した発振出力と、超低消費電力動作を行うことができる。
【０１３９】
３．半導体装置
上述したような本実施形態の半導体集積回路は、シリコンチップなどに実装させて半導体装置を構成することによっても、従来にない超低消費電力動作を行うことができる。ただし、広義には本実施形態の半導体集積回路は、半導体装置に含まれる。
【０１４０】
図１１に、本実施形態の半導体集積回路が内蔵された半導体装置の構成の一例を示す。
【０１４１】
この半導体装置３００は、上述した本実施形態の定電圧発生回路及び発振回路を含む電源・クロック生成回路３１０、ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０などが実装されたシリコンチップと、複数の外部端子とを含んで構成される。ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０は、互いにバス３２２で接続されている。
【０１４２】
シリコンチップ内の各回路にはこれら各種外部端子を介して半導体装置外部から入力されたり、当該回路の動作信号がこれら各種外部端子を介して半導体装置外部に出力される。
【０１４３】
本実施形態の半導体装置３００に実装されるシリコンチップは、電源・クロック生成回路３１０の一部がＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成されるとともに、その他のＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０のうち少なくとも一部がＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成された回路を含むことを特徴としている。
【０１４４】
電源・クロック生成回路３１０は、定電圧発生回路３３０、クロック信号生成回路３３２を含み、定電圧発生回路３３０は電源端子３３４、３３６を介して第１及び第２の電源線に接続された第１及び第２の電源配線３３８、３４０、クロック信号生成回路３３２は第１の電源配線３３８と定電圧発生回路３３０によって発生された低定電圧が供給される低定電圧供給配線３４２とに、それぞれ接続される。
【０１４５】
またクロック信号生成回路３３２は、水晶振動子接続端子３４４、３４６を介して水晶振動子３４８が外付けされ、所与の周波数の発振信号を分周して、クロック信号３５０を出力することができるようになっている。
【０１４６】
そして、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成された回路は、第１の電源線３３８と低定電圧供給配線３４２とが接続され、発振回路３３２によって生成されたクロック信号３５０が供給される。
【０１４７】
このように、上述したように回路の大部分を占める論理回路部分にＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型を採用し、これに対して基板浮遊効果の影響を低減する低定電圧を供給するようにした。さらに、上述したように、この低定電圧を生成する定電圧発生回路３３０と、発振出力を得るための発振回路部分をＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成するようにした。これにより、製造コストがかからず、超低消費電力動作が可能な半導体装置を提供することができる。
【０１４８】
なお、クロック信号生成回路３３２の発振出力の分周回路部分は論理動作を行うため、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型を採用することで、さらに低消費電力化を図ることができる。
【０１４９】
４．電子機器
上述したような半導体集積回路（半導体装置）を電子機器に適用することにより、電子機器の低消費電力化を図ることができる。すなわち、電子機器がバッテリ駆動の場合、このバッテリの長寿命化を図ることができ、ユーザにとって使い勝手の良い電子機器を提供することができる。これは、本実施形態のウォッチのみならず、種々の携帯型の情報端末装置に適用可能である。
【０１５０】
図１２（Ａ）、（Ｂ）に、本実施形態の電子機器のブロック図の一例を示す。
【０１５１】
この電子機器４００は、図１２（Ａ）に示すように、超低定電圧とこれに対応したクロック信号を生成する電源・クロック生成回路４１０と、この超低定電圧を動作電圧としてクロック信号にしたがって所与の動作を行う動作回路４２０とを含む。
【０１５２】
電源・クロック生成回路４１０は、定電圧発生回路４１２、クロック信号生成回路４１４を含む。
【０１５３】
定電圧発生回路は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差から超低定電圧を発生し、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成されている。
【０１５４】
クロック信号生成回路４１４は、第１の電源線ＶＤＤと定電圧発生回路４１２によって発生された超低定電圧との間の電位差を動作電圧として動作し、外付けされた水晶振動子４１６の発振出力を取り出し、これを分周してクロック信号４１８を生成する。クロック信号生成回路４１４の発振出力を取り出す部分は、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成し、分周部分はＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成されることが望ましい。
【０１５５】
動作回路４２０は、このクロック信号４１８にしたがって、所与の論理動作を行い、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成されている。
【０１５６】
図１２（Ｂ）に示すように、動作回路４２０は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２、入力部４２４、メモリ４２６、画像生成部４２８、音出力部４３０、通信部４３２を含む。
【０１５７】
これら論理動作を行う各部は、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成されていることが望ましい。
【０１５８】
ここで、入力部４２４は、種々のデータを入力するためのものである。ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２は、この入力部４２４により入力されたデータに基づいて種々の処理を行うことになる。メモリ４２６は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２等の作業領域となるものである。画像出力部４２８は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものであり、その機能は、ＬＣＤやＣＲＴ等のハードウェアにより実現できる。音出力部４３０は、電子機器が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカ等のハードウェアにより実現できる。
【０１５９】
図１３（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、画像出力部として機能し電話番号や名前やアイコン等を表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１６０】
図１３（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、画像出力部として機能しゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１６１】
図１３（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、画像出力部として機能し文字、数字、グラフィック等を表示するＬＣＤ９７４、音出力部９７６を備える。
【０１６２】
本実施形態の半導体集積回路（半導体装置）を図１３（Ａ）〜図１３（Ｃ）の電子機器に組み込むことにより、電子機器の超低消費電力化を図ることができる。
【０１６３】
なお、本実施形態を利用できる電子機器としては、図１３（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャ、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、プリンタ等、種々の電子機器を考えることができる。
【０１６４】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｃ）は、従来のバルク型のＭＯＳＦＥＴとＳＯＩ構造のＭＯＳＦＥＴの断面構造を示す模式図である。
【図２】典型的なＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのサブスレッショルド特性の一例を示す説明図である。
【図３】フローティングボディ型とボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴ（Ｎチャネル型）のオン／オフ電流比の一例を示す説明図である。
【図４】フローティングボディ型とボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴ（Ｐチャネル型）のオン／オフ電流比の一例を示す説明図である。
【図５】図５（Ａ）、（Ｂ）は、フローティングボディ型とボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのレイアウトの一例を示す説明図である。
【図６】本実施形態の半導体集積回路の原理的な構成の概要を示す構成図である。
【図７】本実施形態における超低消費電力動作のウォッチ用ＩＣの構成の一例を示す構成図である。
【図８】図６に示した本実施形態におけるウォッチ用ＩＣの構成要部の一例を示す構成図である。
【図９】本実施形態における定電圧発生回路の構成要部の一例を示す構成図である。
【図１０】バルク型ＭＯＳＦＥＴと本実施形態におけるＳＯＩ構造のＭＯＳＦＥＴにより構成したウォッチ用ＩＣにおける動作電圧と動作電流との関係を示す説明図である。
【図１１】本実施形態の半導体集積回路が内蔵された半導体装置の構成の一例を示すブロック図である。
【図１２】図１２（Ａ）、（Ｂ）は、本実施形態の電子機器の一例のブロック図である。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０  バルク型ＭＯＳＦＥＴ
１２、３２、５２  シリコン基板
１４  ウェル
１６、３６、５６  ソース領域（Ｓ）
１８、３８、５８  ドレイン領域（Ｄ）
２０  チャネル領域
２２、４２、６２  ゲート電極
３０  ＦＤ型ＳＯＩ構造のＭＯＳＦＥＴ
３４、５４  ＢＯＸ
４０、６０  ボディ領域
５０  ＦＤ型ＳＯＩ構造のＭＯＳＦＥＴ
８０  第１の外部端子
８２  第２の外部端子
９０、１０２  定電圧発生回路
９２  動作回路
９４  第３の電源線
１００  アナログ回路部
１０４  発振回路
１０６  検出回路
１１０  ディジタル回路部
１１２  分周回路
１１４  制御回路
１２０  電源線
１３０  水晶振動子
１３２  分周信号
１３４  動作状態通知信号端子
１３６  検出結果信号
１３８  クロック信号
２００  差動対のコンパレータ回路
２０２、２１４、２１６  定電流源
２０４、２０６、２１２  Ｐチャネル型ＭＯＳＦＥＴ
２０８、２１０、２１８、２２２、２３０、２３２、２３４  Ｎチャネル型ＭＯＳＦＥＴ
２２０  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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