(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板表面に間隔をおいて形成された２つの第２導電型の半導体領域のあいだの前記基板表面に誘電体薄膜が設けられており、該誘電体薄膜上部に導電膜が形成されゲート電極とした電界効果型トランジスタと、強誘電体を２つの導電体電極ではさんだ強誘電体キャパシタとを有する半導体記憶素子であって、
前記ゲート電極は、前記誘電体薄膜との整合性を有したシリコン系の導電体であり、前記強誘電体層をはさむ２つの導電体電極のうち一方の導電体電極は、その一部が延出されて前記ゲート電極の延出部と直接接続されるように形成され、該一方の導電体電極は、前記強誘電体との整合性を有した面心立方構造の金属層および該導電体電極における前記強誘電体と反対側の層との接着性向上を目的とし、かつ、前記ゲート電極と連結し得る層の少なくとも２層の積層構造であることを特徴とする半導体記憶素子。
【請求項２】
第１導電型の半導体基板表面に間隔をおいて形成された２つの第２導電型の半導体領域のあいだの前記基板表面に誘電体薄膜が設けられており、該誘電体薄膜上部に導電膜が形成されゲート電極とした電界効果型トランジスタと、強誘電体を２つの導電体電極ではさんだ強誘電体キャパシタとを有する半導体記憶素子であって、
前記ゲート電極は、前記誘電体薄膜との整合性を有したシリコン系の導電体であり、前記強誘電体層をはさむ２つの導電体電極のうち一方の導電体電極は、その一部が延出されて前記ゲート電極の延出部と直接接続されるように形成され、該一方の導電体電極は、前記強誘電体との整合性を有した結晶配向性をもつ金属層および該導電体電極における前記強誘電体と反対側の層との接着性向上を目的とし、かつ、前記ゲート電極と連結し得る層の少なくとも２層の積層構造であることを特徴とする半導体記憶素子。
【請求項３】
前記ゲート電極の材料が、不純物をドープしたポリシリコンまたはアモルファスシリコンであることを特徴とする請求項１または２記載の半導体記憶素子。
【請求項４】
前記導電体電極の金属層が、白金からなり、前記接着性向上を目的とした層が、シリコン系の導電体からなることを特徴とする請求項１ないし３のいずれか１項記載の半導体記憶素子。
【請求項５】
前記強誘電体が、ペロブスカイト構造の酸化物であることを特徴とする請求項１ないし４のいずれか１項記載の半導体記憶素子。
【請求項６】
前記強誘電体がＰｂＺｒＴｉＯ３  、ＰｂＬａＺｒＴｉＯ３  、またはＰｂＴｉＯ３  であることを特徴とする請求項５記載の半導体記憶素子。
【請求項７】
前記強誘電体が、ＮａＣｌ型結晶構造であることを特徴とする請求項１ないし４のいずれか１項記載の半導体記憶素子。
【請求項８】
前記強誘電体が、ＧｅＴｅまたはＰｂｘＧｅ１−ｘＴｅであることを特徴とする請求項７記載の半導体記憶素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶素子に関する。さらに詳しくは、強誘電体キャパシタを使用した非破壊読み出しが可能な半導体記憶素子に関する。
【０００２】
【従来の技術】
従来より提案されている強誘電体キャパシタを使用した半導体記憶素子としては大きく分けると、１つのセルに１つのトランジスタと１つのキャパシタを有するタイプ（以下、１Ｔｒ・１Ｃａｐａ／１ｃｅｌｌタイプという）と金属膜・強誘電体膜・半導体層（以下、ＭＦＳ  という）構造がある。
【０００３】
このうち１Ｔｒ・１Ｃａｐａ／１ｃｅｌｌタイプのものは図１２〜１３に示されるように強誘電体キャパシタ１とＭＯＳＦＥＴのソースまたはドレインとを接続したものである。なお、図１２〜１３において、２は強誘電体、３は下部電極、４は拡散層、５はゲート電極、６は第１層間絶縁膜、７は第２層間絶縁膜、８はＡｌ配線層、９はフィールド酸化膜である。
【０００４】
この方式のものは、図１４に示される強誘電体のヒステリシスにおいて、ＡまたはＢの状態を判定するために一度Ｃまで電界がかけられる。そして、そのとき流れる電流によりＡまたはＢを判定するものである。
【０００５】
つぎにＭＦＳ  構造は、図１５に示されるように、半導体基板１２上に直接強誘電体膜１１を形成し、該強誘電体膜１１の分極反転電荷により下部の半導体に反転層を形成するというものである。なお図１５において、１０はゲート電極、１３は不純物拡散領域でゲート領域とソース領域を構成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述した強誘電体を使用した半導体記憶素子のうち１Ｔｒ・１  Ｃａｐａ／１ｃｅｌｌタイプのものは、破壊読み出しであるうえに、ＡまたはＢを判定するために必要とされる残留分極が比較的大きい（Ｃａｐａ面積が１μｍ２  のとき、約１０μＣ／ｃｍ２  は必要とされている）という問題がある。
【０００７】
一方、ＭＦＳ  構造は、蓄積電荷量ではなく蓄積電荷密度を必要とするため、電極面積を広く取る必要がなく、したがって要求される残留分極も約１μＣ／ｃｍ２  以下と比較的小さい。
【０００８】
しかしながら、半導体基板上に直接性質の異なる強誘電体膜を形成するのは困難であり、このためＦ／Ｓの界面に  ＳｉＯ２  などのバッファ層を設けることが提案されている（特開昭５０−５７３４５号公報参照）。
【０００９】
しかし、バッファ層を設けると強誘電体とバッファ層の積層コンデンサ構造となり、強誘電体にかかる電圧が低下し、このため印加電圧を大きくしなければならなくなるという問題がある。
【００１０】
また、この構造では、バッファ層の有無にかかわらず結晶性の良い強誘電体薄膜をうるのは困難である。
【００１１】
本発明は、叙上の事情に鑑み、前記従来技術の有する欠点が解消された強誘電体使用の半導体記憶素子を提供することを目的とする。すなわち本発明の目的は、非破壊読み出しが可能であり、結晶性の良い強誘電体膜が形成された半導体記憶素子を提供することである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶素子は、第１導電型の半導体基板表面に間隔をおいて形成された２つの第２導電型の半導体領域のあいだの前記基板表面に誘電体薄膜が設けられており、該誘電体薄膜上部に導電膜が形成されゲート電極とした電界効果型トランジスタと、強誘電体を２つの導電体電極ではさんだ強誘電体キャパシタとを有するる半導体記憶素子であって、前記ゲート電極は、前記誘電体薄膜との整合性を有したシリコン系の導電体であり、前記強誘電体層をはさむ２つの導電体電極のうち一方の導電体電極は、その一部が延出されて前記ゲート電極の延出部と直接接続されるように形成され、該一方の導電体電極は、前記強誘電体との整合性を有した面心立方構造の金属層または結晶配向性をもつ金属層、および該導電体電極における前記強誘電体と反対側の層との接着性向上を目的とし、かつ、前記ゲート電極と連結し得る層の少なくとも２層の積層構造であることを特徴としている。
【００１３】
前記ゲート電極の材料が不純物をドープしたポリシリコンまたはアモルファスシリコンであり、また、前記導電体電極の金属層が白金からなることが、それぞれ好ましい。また、前記強誘電体が、ペロブスカイト構造の酸化物、具体的にはＰｂＺｒＴｉＯ３  、ＰｂＬａＺｒＴｉＯ３  、またはＰｂＴｉＯ３  であったり、ＮａＣｌ型結晶構造、具体的にはＧｅＴｅまたはＰｂｘＧｅ１−ｘＴｅであることが好ましい。
【００１４】
【作用】
本発明によれば、ゲート電極およびそのゲート電極と電気的に接続される強誘電体キャパシタの一方の電極が、それぞれ誘電体薄膜や強誘電体材料と整合性をとれる材料に選定されている。そのため、誘電体薄膜に密着性よくゲート電極が形成され、かつ、一方の導電体電極と強誘電体とのあいだの接合性も向上すると共に、密着性がよく、結晶性の優れた強誘電体層がえられる。その結果、高特性の強誘電体キャパシタを用いた半導体記憶素子がえられる。
【００１５】
【実施例】
以下、添付図面に基づき本発明の半導体記憶素子（以下、デバイスという）をさらに詳細に説明する。
【００１６】
本発明のデバイスの基本構成は、図１に示されるように強誘電体キャパシタとＭＯＳＦＥＴをそれぞれひとつずつ含むものである。ただ、従来の１Ｔｒ・１Ｃａｐａ／１  ｃｅｌｌ構造（図１２〜１３参照）のようにキャパシタとＦＥＴ  のソースまたはドレインとを接続する構造ではなく、キャパシタとゲート電極とを接続したものである。強誘電体キャパシタによる蓄積電荷をゲート電極に伝えることによりＭＯＳＦＥＴの導通、非導通状態を切り替えられる。強誘電体の残留分極による電荷を利用すれば、ＭＯＳＦＥＴの導通、非導通状態を“１”、“０”とした不揮発性メモリの構成が可能である。
【００１７】
この方式では記憶を読み出すのに、図１のソース１５とドレイン１６のあいだが導通か非導通かを読み取ることにより行うので、読み取りにより強誘電体キャパシタ１の分極状態を破壊することはない。また、この構造においてもＭＯＳＦＥＴのゲート酸化膜の下部に発生する電荷密度を必要とするため、ＭＦＳ  構造と同様に要求される残留分極は比較的小さくてよい。こうして、前述した１Ｔｒ・１Ｃａｐａ／１ｃｅｌｌタイプに対する問題を解決することができる。
【００１８】
また本発明の構造では、半導体基板や半導体基板上のバッファ層の上に強誘電体薄膜を直接成膜する必要がなく、下部電極の材質を選ぶことによって強誘電体薄膜と下地との整合性をうることができる。たとえば酸化物ペロブスカイト構造をもつＰＺＴ  （ＰｂＺｒＴｉＯ３  ）、  ＰＬＺＴ  （ＰｂＬａＺｒＴｉＯ３  ）、  ＰｂＴｉＯ３  などは、下地にＰｔを用いると結晶性の良い膜がえられる。
【００１９】
また強誘電体キャパシタ１の一方の電極とＭＯＳＦＥＴのゲート電極との接続部にビットライン１７を設けることにより、ワードライン１４とビットライン１７とのあいだの電圧を変化させることができ、これにより強誘電体の分極反転を操作することができる。そのためＭＦＩＳ構造のように、絶縁膜を挿入した分印加電圧を大きくするという必要がなくなり、低い電圧で記憶させることができる。こうして、前述したＭＦＳ  構造に対する問題を解決することができる。
【００２０】
実施例１
図２〜７は本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。なお、図７は図６を９０°回転させた方向での断面説明図である。図２〜７において、１８は半導体基板、１９はＦＥＴ  のドレイン、ソース領域を形成するための不純物拡散領域、２０は素子間分離のためのフィールド酸化膜、２１は層間絶縁膜、２２はゲート電極、２３はゲート酸化膜、２４は導電体電極（導電膜）、２５は強誘電体、２６は配線層、２７はパッシベーション膜である。
【００２１】
本実施例ではＦＥＴ  とキャパシタとが層間絶縁膜２１ａ  により分離されている。図２に示される工程は従来のＭＯＳＦＥＴ技術によるものである。
【００２２】
すなわち、半導体基板表面に薄い酸化膜を熱酸化法により形成し、部分酸化法により素子分離用のフィールド酸化膜２０を形成した。そののち、絶縁膜にポリシリコンを堆積してゲート電極２２を形成すると共に、ソース、ドレイン領域を形成する場所にイオン打込みをし、熱処理をして不純物拡散層１９を形成した。そののち、ＣＶＤ  法などにより層間絶縁膜２１ａ  を形成したものである。
【００２３】
つぎに、図３に示されるように層間絶縁膜２１ａ  の上にキャパシタの下部電極となる導電膜２４ａ  を形成、加工した。この導電膜の形成はたとえば、スパッタリング法で、１００  〜６００ｎｍ  の膜厚のＰｔ金属膜を形成し、エッチングにより必要な部分のみを残し、他を腐蝕除去する。この際、ゲート電極２２と連結するように（図７参照）導電膜を延ばして形成した。このＰｔ金属膜を形成するのは、ついで導電膜２４ａ  の上に強誘電体２５が形成されるが、この強誘電体２５に酸化物ペロブスカイト構造をもつＰＺＴ  系（ＰＺＴ  、ＰＬＺＴ、  ＰｂＴｉＯ３  など）を用いるばあい、導電膜の材料としてはＦ．Ｃ．Ｃ．構造すなわち面心立方格子構造をもつ金属、とくにＰｔ（白金）を用いるのが好ましいからである。その理由は、Ｆ．Ｃ．Ｃ．金属は下地にかかわらず結晶配向性をもつ性質があり、その中でもＰｔはＰＺＴ  系の強誘電体との格子定数のミスマッチが比較的小さく、そのため強誘電体の結晶配向性が良くなるためである。
【００２４】
ついで図４に示すように強誘電体材料のたとえば、ＰＺＴ  をスパッタリング法で０．１  〜０．３  μｍ  堆積し、引きつづき上部電極を下部電極と同様に積層して不要部分をエッチング除去して形成した。この強誘電体材料の形成はスパッタリング法以外のＣＶＤ  法、ゾル−ゲル法などでも形成できる。この強誘電体材料は酸化物ペロブスカイト構造をもつＰＺＴ  、ＰＬＺＴなどが強誘電性も強いので理想的である。しかし成膜の難しさからみると、ＧｅＴｅやＰｂｘ  Ｇｅ１−ｘ  Ｔｅのように簡単な結晶構造（  ＮａＣｌ型）で結晶化温度の低い（２５０  ℃以下）、Ｇｅ元素を成分に有する強誘電体の方が、製造プロセス上優れている。
【００２５】
なお、電極は２層以上の積層構造たとえば、不純物がドープされたポリシリコンやアモルファスシリコンとＰｔ層の組み合わせにすると接着性向上の効果がある。また、電極および強誘電体の加工に関してはウェットエッチングでも良いが、微細化に適応しうる点よりイオンミリング、ＲＩＢＥ、ＲＩＥ  などのドライエッチングの方が好ましい。
【００２６】
つぎの図５〜６に示されるステップは従来の半導体プロセス技術を用いたもので、強誘電体２５および上部電極の導電膜２４ｂ  の上にＣＶＤ  法などでＰＳＧ  を約０．５    μｍ  堆積し、層間絶縁膜２１ｂ  を再度形成した。そののち、電極コンタクトのため、層間絶縁膜２１ｂ  を目抜き、スパッタリング法によりＡｌ膜を成膜し、エッチングでＡｌの配線層２６を形成した。その上にさらに、ＣＶＤ  法などでＰＳＧ  を１〜２μｍ  堆積し、パッシベーション膜２７を形成して本発明の半導体記憶素子部分を形成した。
【００２７】
実施例２
図８〜１１は本発明のデバイスの他の実施例のプロセスフローをあらわす断面説明図である。なお、図１１は図１０を９０°回転させた方向での断面説明図である。図８〜１１において、１８〜２７は実施例１における同一参照符号と同等のものをあらわしている。
【００２８】
本実施例ではＦＥＴ  のゲート電極と強誘電体キャパシタの下部電極とが共用となっている。図８に示されるステップでは、従来のＭＯＳＦＥＴ技術を用いて実施例１と同様に半導体基板１８上にフィールド酸化膜２０、ゲート酸化膜２３を形成し、その上部にゲート電極兼強誘電体キャパシタの下部電極となるＰｔの導電膜２２を形成し、その上部に強誘電体２５、さらにその上部に上部電極となる導電膜２４を形成した。ここで強誘電体２５として酸化物ペロブスカイト構造をもつＰＺＴ  系を用いるばあいは、前述した理由により導電膜の材料としてＰｔを選択するのが好ましい。また導電膜２２、２４は２層以上の積層構造であってもよい。たとえば、下地との整合性を考え下部電極のＰｔの下にドープされたポリシリコンやドープされたアモルファスシリコンなどのシリコン系の導電体を形成すると一層密着性がよい。
【００２９】
ついで図９に示されるように電極および強誘電体薄膜の不要部分を除去するため、エッチング加工し、不純物拡散領域１９を形成した。加工の方法としては前述した理由によりドライエッチングを用いるのが好ましい。図１０〜１１は実施例１と同様に、従来のＭＯＳＦＥＴ技術を用いてＡｌの配線層２６およびパッシベーション膜２７を形成した工程をあらわしている。
【００３０】
【発明の効果】
以上説明したとおり、本発明のデバイスによれば強誘電体キャパシタの一方の電極と電界効果型トランジスタのゲート電極とが接続されており、かつ、それぞれの電極が強誘電体と誘電体薄膜（ゲート酸化膜）と整合性のある材料により形成されているので、それぞれの密着性が向上すると共に、結晶性の良い強誘電体層を有するデバイスをうることができる。
【００３１】
その結果、強誘電体のキャパシタに蓄えられた電荷量により情報を記憶する半導体記憶素子の特性並びに信頼性を大幅に向上でき利用範囲が増える効果がある。
【図面の簡単な説明】
【図１】本発明のデバイスの一実施例の等価回路図である。
【図２】本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。
【図３】本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。
【図４】本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。
【図５】本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。
【図６】本発明のデバイスの一実施例のプロセスフローをあらわす断面説明図である。
【図７】図６を９０°回転させた方向での断面説明図である。
【図８】本発明のデバイスの他の実施例のプロセスフローをあらわす断面説明図である。
【図９】本発明のデバイスの他の実施例のプロセスフローをあらわす断面説明図である。
【図１０】本発明のデバイスの他の実施例のプロセスフローをあらわす断面説明図である。
【図１１】図１０を９０°回転させた方向での断面説明図である。
【図１２】従来の１Ｔｒ・１Ｃａｐａ／１ｃｅｌｌタイプの強誘電体メモリの等価回路図である。
【図１３】従来の１Ｔｒ・１Ｃａｐａ／１ｃｅｌｌタイプの強誘電体メモリの断面説明図である。
【図１４】強誘電体のヒステリシスをあらわす図である。
【図１５】従来のＭＦＳ  構造の強誘電体メモリの断面説明図である。
【符号の説明】
１  強誘電体キャパシタ
１４  ワードライン
１５  ソース
１６  ドレイン
１７  ビットライン
１８  半導体基板
１９  不純物拡散領域
２２  ゲート電極
２４  導電体電極（導電膜）
２５  強誘電体
【図１】
0003559486.tif 000002
【図２】
0003559486.tif 000003
【図３】
0003559486.tif 000004
【図４】
0003559486.tif 000005
【図５】
0003559486.tif 000006
【図６】
0003559486.tif 000007
【図７】
0003559486.tif 000008
【図８】
0003559486.tif 000009
【図９】
0003559486.tif 000010
【図１０】
0003559486.tif 000011
【図１１】
0003559486.tif 000012
【図１２】
0003559486.tif 000013
【図１３】
0003559486.tif 000014
【図１４】
0003559486.tif 000015
【図１５】
0003559486.tif 000016