(57)【特許請求の範囲】
【請求項１】
それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位と、
前記複数の論理回路単位それぞれに対応付けられた複数の外部信号入力端子と、
外部信号出力端子と、
相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、前記複数の入力端子には前記複数の外部信号入力端子と、前記複数の論理回路単位それぞれの出力端子とが接続され、前記複数の出力端子には前記複数の論理回路単位それぞれの入力端子と前記外部信号出力端子とが接続された選択的接続手段と、
外部から与えられる接続情報に従って、前記選択的接続手段の内部接続の状態を選択する選択制御手段と、
実現されるべき回路を論理回路のレベルで表現した回路情報を記憶する回路情報記憶手段と、
前記回路情報記憶手段に記憶された回路情報に従って、前記論理回路単位を割り当てると共に前記論理回路単位相互の接続関係を決定することにより、前記選択制御手段に与えるべき接続情報を生成する制御手段と
を備えたことを特徴とする疑似電子回路装置。
【請求項２】
前記選択制御手段は、外部からテストデータが与えられた場合にそれを前記選択的接続手段に与える信号経路を有し、
前記制御手段は、前記選択的接続手段が前記テストデータのみを出力するように前記選択制御手段を制御すべくなしてあることを特徴とする請求項１に記載の疑似電子回路装置。
【請求項３】
外部から前記選択的接続手段へ信号を入力するための信号入力端子を備え、
前記制御手段は、前記選択的接続手段が前記複数の論理回路単位の内のいずれかをそれに対応する外部信号入力端子から切り離すと共に前記信号入力端子と接続するような接続情報を前記選択制御手段に与えるべくなしてあることを特徴とする請求項１に記載の疑似電子回路装置。
【請求項４】
それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位で構成された集積回路を複数と、
前記複数の集積回路の全ての入力端子に対応して配置され、それぞれが相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、前記複数の入力端子には前記複数の集積回路の全ての論理回路単位の出力端子が接続され、前記複数の出力端子には前記複数の集積回路の内の一つの集積回路の一つの入力端子が接続された複数の選択的接続手段と、
前記複数の選択的接続手段それぞれに対応して配置され、それぞれが外部から与えられる接続情報に従って、それぞれに対応する選択的接続手段の内部接続の状態を選択する複数の選択制御手段と、
実現されるべき回路を論理回路のレベルで表現した回路情報を記憶する回路情報記憶手段と、
前記回路情報記憶手段に記憶された回路情報に従って、前記複数の集積回路の論理回路単位を割り当てると共に前記論理回路単位相互の接続関係を決定することにより、前記選択制御手段それぞれに与えるべき接続情報を生成する制御手段と
を備えたことを特徴とする疑似電子回路装置。
【請求項５】
それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位と、
前記複数の論理回路単位それぞれに対応付けられた複数の外部信号入力端子と、
外部信号出力端子と、
相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、前記複数の入力端子には前記複数の外部信号入力端子と、前記複数の論理回路単位それぞれの出力端子とが接続され、前記複数の出力端子には前記複数の論理回路単位それぞれの入力端子と前記外部信号出力端子とが接続された選択的接続手段と、
外部から与えられる接続情報に従って、前記選択的接続手段の内部接続の状態を選択する選択制御手段と
を備えたことを特徴とする専用集積回路。
【請求項６】
前記選択制御手段は、外部からテストデータが与えられた場合にそれを前記選択的接続手段に与える信号経路を有し、
前記選択的接続手段は、前記テストデータのみを出力するように前記選択制御手段を制御すべくなしてあることを特徴とする請求項５に記載の専用集積回路。
【請求項７】
外部から前記選択的接続手段へ信号を入力するための信号入力端子を備え、
前記選択的接続手段は、前記複数の論理回路単位の内のいずれかをそれに対応する外部信号入力端子から切り離すと共に前記信号入力端子と接続すべくなしてあることを特徴とする請求項５に記載の専用集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は疑似電子回路装置、即ち電子回路をエミュレーションするハードウェアエミュレータとして利用される疑似電子回路に関し、またそれに使用される専用集積回路に関する。
【０００２】
【従来の技術】
大規模集積回路等の電子回路を設計した場合に、その評価を実物に近い状態で行なうためには疑似的にその電子回路を実現して評価する手法が採られる。この場合には、所謂ソフトウェアエミュレーションと称される手法とハードウェアエミュレーションと称される手法とがある。
【０００３】
ソフトウェアエミュレーションとは、実現すべき電子回路の動作をソフトウェアで、換言すればコンピュータプログラムで代行する手法であり、本発明とは趣旨を異にする。
【０００４】
一方のハードウェアエミュレーションとは、実現すべき電子回路と等価な回路を利用する手法であり、一般的には、要部を実現すべき電子回路と同じ回路構成とした専用の集積回路が使用される。しかし、そのような集積回路を実現すべき電子回路と別に作成することは無駄が多く、製造コストにも影響する。
【０００５】
そのような事情から、回路要素相互間の接続関係を自由に選択可能に構成されたハードウェアエミュレーション専用の回路が開発され、実用化されている。そのような装置（ハードウェアエミュレータ）として近年ではＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ−Ａｒｒａｙ）  が使用されることが多く、たとえばその一例が米国クイックターン・システムズ社の特開平２−２４５８３１号公報の発明に開示されている。
【０００６】
ＦＰＧＡは数千乃至数万ゲート程度の論理を実現可能なセミカスタムＩＣの一種であるが、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ−Ａｒｒａｙ）がユーザの要求に応じてメーカがゲート間をハードウェア的に配線した上で供給されるのに対して、ユーザ自身が手元でプログラム可能な点が大きな特徴である。ＦＰＧＡは、基本的には、プログラム可能な論理モジュールを規則的に配列し、それらの間に配線領域が用意されている。各論理モジュールと各配線領域とをプログラムすることにより、所望の論理を実現することが出来る。このような機能を利用することにより、たとえば数百個程度の少量生産のＩＣが必要な場合にその要求を満たすことが可能な他、大規模集積回路の設計に際して、その論理検証を行なうための疑似電子回路、即ちハードウェアエミュレータとしても利用される。
【０００７】
【発明が解決しようとする課題】
しかし、上述の特開平２−２４５８３１号公報に開示されている発明では、ＦＰＧＡ自体の素子限界，  配線遅延の大きさ等の原因により、実際のハードウェアエミュレーションに必要とされるデータ処理速度が実現されていないのが実情である。上述の特開平２−２４５８３１号公報に開示されている発明に基づいて製造された米国クイックターン・システムズ社のＲＰＭ  Ｅｍｕｌａｔｉｏｎ  Ｓｙｓｔｅｍでは、外部に電子回路を接続して実際にエミュレーションを行なった場合には、その動作速度は１ＭＨｚ程度であり、実用上の不満が大きい。
【０００８】
また、上述のＦＰＧＡを利用して疑似電子回路を実現する場合は、実際に目的とする回路図レベル  （論理回路レベル）  までレベルダウンした状態では、内部状態に変更を加えるには極めて複雑な構成となるため、現実的な利用が難しいという問題があった。
【０００９】
本発明はこのような事情に鑑みてなされたものであり、極めて忠実に、たとえば回路情報として展開後の論理回路の情報を現実のスタンダードセルに完全に一致するように割り当てることにより、論理回路相互間の接続情報のみを現実のスタンダードセル間の接続のための回路として現実化することにより、疑似電子回路を容易且つ忠実に、しかも信号を高速処理可能に実現し得る疑似電子回路装置及びそれに使用する専用集積回路の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明の疑似電子回路装置では端的には、複数の論理回路単位（たとえばＯＲゲート，  ＡＮＤゲート等のスタンダードセル）の入力端子と出力端子との間の接続状態を外部の制御手段（プロセッサ）から命令を与えて選択することにより、所望の電子回路を疑似的に実現する。
【００１１】
本発明の疑似電子回路装置は基本的には、それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位（スタンダードセル）と、複数の論理回路単位（スタンダードセル）それぞれに対応付けられた複数の外部信号入力端子と、外部信号出力端子と、相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、複数の入力端子には複数の外部信号入力端子と、複数の論理回路単位（スタンダードセル）それぞれの出力端子とが接続され、複数の出力端子には複数の論理回路単位それぞれの入力端子と外部信号出力端子とが接続された選択的接続手段（接続先選択回路）と、外部から与えられる接続情報に従って、選択的接続手段（ルチプレクサ群）の内部接続の状態を選択する選択制御手段（レジスタ群）と、実現されるべき回路を論理回路のレベルで表現した回路情報を記憶する回路情報記憶手段（回路情報記憶装置）と、回路情報記憶手段（回路情報記憶装置）に記憶された回路情報に従って、論理回路単位（スタンダードセル）を割り当てると共に論理回路単位（スタンダードセル）相互の接続関係を決定することにより、選択制御手段（レジスタ群）に与えるべき接続情報を生成する制御手段（マイクロプロセッサ）とを備えたことを特徴とする。
【００１２】
また本発明の疑似電子回路装置は、選択制御手段（レジスタ群）が、外部からテストデータが与えられた場合にそれを選択的接続手段（接続先選択回路）に与える信号経路を有し、制御手段（マイクロプロセッサ）が、選択的接続手段（接続先選択回路）がテストデータのみを出力するように選択制御手段（レジスタ群）を制御すべくなしてあることを特徴とする。
【００１３】
また本発明の疑似電子回路装置は、外部から選択的接続手段（接続先選択回路）へ信号を入力するための信号入力端子を備え、制御手段（マイクロプロセッサ）は、選択的接続手段（接続先選択回路）が複数の論理回路単位（スタンダードセル）の内のいずれかをそれに対応する外部信号入力端子から切り離すと共に信号入力端子と接続するような接続情報を選択制御手段（レジスタ群）に与えるべくなしてあることを特徴とする。
【００１４】
更に本発明の疑似電子回路装置は、それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位（スタンダードセル）で構成された集積回路を複数と、複数の集積回路の全ての入力端子に対応して配置され、それぞれが相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、複数の入力端子には複数の集積回路の全ての論理回路単位（スタンダードセル）の出力端子が接続され、複数の出力端子には複数の集積回路の内の一つの集積回路の一つの入力端子が接続された複数の選択的接続手段（接続先選択回路）と、複数の選択的接続手段（接続先選択回路）それぞれに対応して配置され、それぞれが外部から与えられる接続情報に従って、それぞれに対応する選択的接続手段（接続先選択回路）の内部接続の状態を選択する複数の選択制御手段（レジスタ群）と、実現されるべき回路を論理回路のレベルで表現した回路情報を記憶する回路情報記憶手段（回路情報記憶装置）と、回路情報記憶手段（回路情報記憶装置）に記憶された回路情報に従って、複数の集積回路の論理回路単位（スタンダードセル）を割り当てると共に論理回路単位（スタンダードセル）相互の接続関係を決定することにより、選択制御手段（レジスタ群）それぞれに与えるべき接続情報を生成する制御手段（マイクロプロセッサ）とを備えたことを特徴とする。
【００１５】
本発明の専用集積回路は、それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位（スタンダードセル）と、複数の論理回路単位（スタンダードセル）それぞれに対応付けられた複数の外部信号入力端子と、外部信号出力端子と、相互に選択的に内部接続可能な複数の入力端子と複数の出力端子とを有し、複数の入力端子には複数の外部信号入力端子と、複数の論理回路単位（スタンダードセル）それぞれの出力端子とが接続され、複数の出力端子には複数の論理回路単位（スタンダードセル）それぞれの入力端子と外部信号出力端子とが接続された選択的接続手段（接続先選択回路）と、外部から与えられる接続情報に従って、選択的接続手段（接続先選択回路）の内部接続の状態を選択する選択制御手段（レジスタ群）とを備えたことを特徴とする。
【００１６】
また本発明の専用集積回路は、選択制御手段（レジスタ群）は、外部からテストデータが与えられた場合にそれを選択的接続手段（接続先選択回路）に与える信号経路を有し、選択的接続手段（接続先選択回路）は、テストデータのみを出力するように選択制御手段（レジスタ群）を制御すべくなしてあることを特徴とする。
【００１７】
また本発明の専用集積回路は、外部から選択的接続手段（接続先選択回路）へ信号を入力するための信号入力端子を備え、選択的接続手段（接続先選択回路）は、複数の論理回路単位（スタンダードセル）の内のいずれかをそれに対応する外部信号入力端子から切り離すと共に信号入力端子と接続すべくなしてあることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明を図面を参照して説明する。まず最初に、本発明の疑似電子回路装置及びそれに使用する専用集積回路の基本的な構成について、図１のブロック図を参照して説明する。
【００１９】
図１において、参照符号１００  は本発明の疑似電子回路装置１００  を示している。この疑似電子回路装置１００  は、大きくは疑似電子回路を構成するための専用集積回路１０７  と、この専用集積回路１０７  を所望の電子回路として動作させるための補助回路とで構成されており、両者間はバス１１２  で接続されている。
【００２０】
補助回路としては主として、専用集積回路１０７  を所望の電子回路として動作させるための命令を与える制御手段としてのマイクロプロセッサ１０４  と、マイクロプロセッサ１０４  のためのマイクロプログラムを格納したたとえばＲＯＭ，  ＥＰＲＯＭ等の第１メモリ部１０５  と、専用集積回路１０７  を所望の電子回路として動作させるための種々の情報を記憶するたとえばＲＡＭ  等の第２メモリ部１０６  と、入力インタフェイス部１０３  とが備えられている。装置外部には、専用集積回路１０７  が疑似的に実現すべき所望の電子回路に関する回路情報を記憶したたとえばフレキシブルディスクドライブ等の回路情報記憶装置１０１  が備えられている。なお、入力インタフェイス部１０３，マイクロプロセッサ１０４，第１メモリ部１０５，第２メモリ部１０６  は専用集積回路１０７  と共にバス１１２  により相互に接続されている。
【００２１】
専用集積回路１０７  は、選択制御手段としてのレジスタ群１０８  とスタンダードセル（論理回路単位）群１０９  とで構成されており、更にスタンダードセル群１０９  内には選択的接続手段としての接続先選択回路１１０  が備えられている。また、参照符号１０２  は専用集積回路１０７  が外部との間で信号を入出力するための入出力端子であり、入出力インタフェイス部１１１  を介して専用集積回路１０７  と接続されている。
【００２２】
図２は専用集積回路１０７  の内部構成の具体例を示す回路図である。なおここでは、説明の便宜上、スタンダードセル群１０９  としては３個のスタンダードセル４１，  ４２，  ４３が備えられている場合について説明する。なお、スタンダードセル４１，  ４２，  ４３はたとえば  ＡＮＤゲート，  ＯＲゲート等として予め構成されている。
【００２３】
参照符号１１，  １２は、スタンダードセル４１の一方の入力端子Ａ１に接続される可能性がある入力ピンを示しており、入出力端子１０２  から入力される信号をそれぞれ入力バッファ１１ａ，  １２ａを介してＭＰＸ（マルチプレクサ）３１  に入力する。同様に、参照符号１３，  １４は、スタンダードセル４２の一方の入力端子Ａ１に接続される可能性がある入力ピンを示しており、入出力端子１０２  から入力される信号をそれぞれ入力バッファ１３ａ，  １４ａを介してＭＰＸ３２  に入力する。また、参照符号１５，  １６は、スタンダードセル４３の一方の入力端子Ａ１に接続される可能性がある入力ピンを示しており、入出力端子１０２  から入力される信号をそれぞれ入力バッファ１５ａ，  １６ａを介してＭＰＸ３３  に入力する。
【００２４】
ＭＰＸ３１  はスタンダードセル４１の一方の入力端子Ａ１の接続先を選択するための接続先選択回路１１０  の一部であり、複数の論理ゲートで構成されている。ここでは、ＭＰＸ３１  には５個の  ＡＮＤゲート３１ａ  乃至３１ｅ  と１個のＯＲゲート３１ｆ  とが備えられている。  ＡＮＤゲート３１ａ  には入力バッファ１１ａ  を介して入力ピン１１の出力信号とレジスタ２１の出力信号とが入力されている。  ＡＮＤゲート３１ｂ  には入力バッファ１２ａ  を介して入力ピン１２の出力信号とレジスタ２１の出力信号とが入力されている。ＡＮＤゲート３１ｃ  にはスタンダードセル４１の出力信号とレジスタ２１の出力信号とが入力されている。  ＡＮＤゲート３１ｄ  にはスタンダードセル４２の出力信号とレジスタ２１の出力信号とが入力されている。  ＡＮＤゲート３１ｅ  にはスタンダードセル４３の出力信号とレジスタ２１の出力信号とが入力されている。そして、各  ＡＮＤゲート３１ａ  乃至３１ｅ  の出力信号はＯＲゲート３１ｆ  の入力信号となっており、このＯＲゲート３１ｆ  の出力信号がスタンダードセル４１の一方の入力端子Ａ１に入力されている。
【００２５】
以上から明らかな如く、この図２に示されている例では、スタンダードセル４１の入力端子Ａ１に入力される可能性がある信号は、スタンダードセル４１自身の出力信号と、入力ピン１１，  １２からの入力信号と、他の二つのスタンダードセル４２，  ４３の出力信号とであるから、ＭＰＸ３１  にはそれらに対応して５個の  ＡＮＤゲート３１ａ  乃至３１ｅ  が備えられている。そして、各  ＡＮＤゲート３１ａ  乃至３１ｅ  の一方の入力端子には上述の如くスタンダードセル４１の入力端子に入力される可能性がある信号がそれぞれ入力され、他方の入力端子にはレジスタ２１に設定されている情報に対応した信号が入力されている。これらの  ＡＮＤゲート３１ａ  乃至３１ｅ  の出力信号はＯＲゲート３１ｆ  に入力されており、その出力信号がスタンダードセル４１の一方の入力端子Ａ１に入力されている。
【００２６】
従って、１ビットのみが”１”で他の全ビットが”０”である５ビットのデータをレジスタ２１に予め設定することにより、換言すれば  ＡＮＤゲート３１ａ  乃至３１ｅ  の内のいずれか一つへの入力信号を”１”とし、他の全てを”０”に設定することにより、スタンダードセル４１の入力端子Ａ１にはスタンダードセル４１自身の出力信号と、入力ピン１１，  １２からの入力信号と、他の二つのスタンダードセル４２，  ４３の出力信号との内のいずれか一つがＯＲゲート３１ｆ  を経由して入力される。
【００２７】
スタンダードセル４１の一方の入力端子Ａ１に関しては上述の如く、レジスタ２１に設定されたデータに応じてＭＰＸ３１  が制御されることにより、入力される可能性がある信号の内のいずれか一つが選択されて入力される。スタンダードセル４１の他方の入力端子Ａ２に関しても、図２では省略してあるが、ＭＰＸ３１  と同様のＭＰＸ  及びレジスタ２１と同様のレジスタが用意されており、入力端子Ａ２に入力される可能性がある信号の内のいずれか一つが選択されて入力される。
【００２８】
また更に、他のスタンダードセル４２及び４３に関しても同様であり、それぞれの入力端子Ａ１，  Ａ２に対して上述のスタンダードセル４１の入力端子Ａ１に対して用意されている構成と同様の構成が用意されている。即ち、たとえばスタンダードセル４２の入力端子Ａ１に関しては、  ＡＮＤゲート３２ａ  乃至３２ｅ  及び３２ｆ  を含むＭＰＸ３２  と、レジスタ２２と、入力端子１３，  １４及び入力バッファ１３ａ，  １４ａとが用意されており、またたとえばスタンダードセル４３の入力端子Ａ１に関しては、  ＡＮＤゲート３３ａ  乃至３３ｅ  及び３３ｆ  を含むＭＰＸ３３  と、レジスタ２３と、入力端子１５，  １６及び入力バッファ１５ａ，  １６ａとが用意されている。
【００２９】
従って、図２に示されているようなそれぞれが２入力である３個のスタンダードセル４１，  ４２，  ４３を備えたスタンダードセル群１０９  に対しては、全部で６入力に対応して６  個のＭＰＸ３１，  ３２，  ３３  等と、６個のレジスタ２１，  ２２，  ２３等とが用意されている。
【００３０】
一方、スタンダードセル群１０９  からの出力に関しては、全てのスタンダードセル４１，  ４２，  ４３の出力信号を入力とするＭＰＸ３４  が用意されている。このＭＰＸ３４  は複数の論理ゲートで構成されている。この例では、ＭＰＸ３４  には３個の  ＡＮＤゲート３４ａ  乃至３４ｃ  と１個のＯＲゲート３４ｄ  とが備えられている。  ＡＮＤゲート３４ａ  にはスタンダードセル４１の出力信号とレジスタ２４の出力信号とが入力されている。  ＡＮＤゲート３４ｂ  にはスタンダードセル４２の出力信号とレジスタ２４の出力信号とが入力されている。  ＡＮＤゲート３４ｃ  にはスタンダードセル４３の出力信号とレジスタ２４の出力信号とが入力されている。そして、各  ＡＮＤゲート３４ａ  乃至３４ｃ  の出力信号はＯＲゲート３４ｄ  の入力信号となっており、このＯＲゲート３４ｄ  の出力信号が出力バッファ６１ａ  を経由してスタンダードセル群１０９  の出力ピン６１（入出力端子１０２）から外部へ出力される。
【００３１】
従って、１ビットのみが”１”で他の全ビットが”０”である３ビットのデータをレジスタ２４に予め設定することにより、換言すれば  ＡＮＤゲート３４ａ  乃至３４ｃ  の内のいずれか一つへの入力信号を”１”とし、他の全てを”０”に設定することにより、ＭＰＸ３４  からは三つのスタンダードセル４１，  ４２，  ４３の出力信号の内のいずれか一つがＯＲゲート３４ｆ  を経由して出力され、出力ピン６１に与えられる。
【００３２】
このような本発明の疑似電子回路装置及び専用集積回路１０７  の動作は以下の如くである。
【００３３】
まず、回路情報記憶装置１０１  に記憶されている回路情報が入力インタフェイス部１０３  を介して本発明の疑似電子回路装置１００  に入力され、第２メモリ部１０６  に記憶される。ここで回路情報記憶装置１０１  から第２メモリ部１０６  に記憶される情報としては、接続情報（疑似的に実現されるべき回路の入力ピン，各セル，出力ピン相互間の接続関係を示す情報）と、配置情報（実現されるべき回路の各セルの配置を示す情報）と、それらの情報に基づいた設定情報（実現されるべき回路の各セルの配置に従って各スタンダードセル４１，  ４２，  ４３を割り当て、接続情報に従って各レジスタ２１，  ２２，  ２３，  ２４に設定されるべきデータに関する情報）である。前二者は回路情報記憶装置１０１  から与えられる情報であり、後者は前二者に基づいてマイクロプロセッサ１０４  が第１メモリ部１０５  に格納されているマイクロプログラムに従って生成する情報である。上述のようにしてマイクロプロセッサ１０４  が生成した設定情報は専用集積回路１０７  のレジスタ群１０８  の個々のレジスタ２１，  ２２，  ２３，  ２４に設定される。
【００３４】
前述の如く、いずれか１ビットのみが”１”で他の全ビットが”０”である５ビットのデータが各レジスタ２１，  ２２，  ２３にそれぞれ予め設定されることにより、換言すればＭＰＸ３１  の  ＡＮＤゲート３１ａ  乃至３１ｅ  の内のいずれか一つ、ＭＰＸ３２  の  ＡＮＤゲート３２ａ  乃至３２ｅ  の内のいずれか一つ、ＭＰＸ３３  の  ＡＮＤゲート３３ａ  乃至３３ｅ  の内のいずれか一つへの入力信号が”１”に、他の全てが”０”にそれぞれ設定されることにより、各スタンダードセル４１，  ４２，  ４３の入力端子Ａ１に一つの信号が入力されるように設定することが出来る。
【００３５】
各スタンダードセル４１の入力端子Ａ２への入力信号に関しても同様に、図２には示されていないＭＰＸ  及びレジスタによりそれぞれ一つの入力信号が設定される。
【００３６】
一方、いずれか１ビットのみが”１”で他の全ビットが”０”である３ビットのデータがレジスタ２４に予め設定されることにより、換言すればＭＰＸ３４  の  ＡＮＤゲート３４ａ  乃至３４ｃ  の内のいずれか一つへの入力信号が”１”に、他の全てが”０”にそれぞれ設定されることにより、各スタンダードセル４１，  ４２，  ４３からの出力信号の内のいずれか一つをＭＰＸ３４  からの出力信号として選択出来る。
【００３７】
従って、マイクロプロセッサ１０４  が各レジスタ２１，  ２２，  ２３，  ２４に上述のようにしてデータを適宜に設定することにより、各入力ピン１１乃至１６と各スタンダードセル４１，  ４２，  ４３との間の接続、各スタンダードセル４１，  ４２，  ４３相互間の接続、各スタンダードセル４１，  ４２，  ４３と出力ピン６１との間の接続が設定されるので、回路情報記憶装置１０１  に記憶されている回路情報と等価な回路が、専用集積回路１０７  により疑似的に実現される。換言すれば、回路情報記憶装置１０１  に任意の回路情報を与えて第２メモリ部１０６  の内容を書き換えれば、専用集積回路１０７  は回路情報記憶装置１０１  に与えられた任意の回路情報と等価な回路として機能する。
【００３８】
また、各スタンダードセル４１，  ４２，  ４３の内の少なくとも一つを他のスタンダードセルに比して大なる回路遅延を有するように構成することも可能である。そのような構成を採る場合には、回路遅延が異なる論理回路を組込んだ疑似電子回路装置を容易に実現することが出来る。
【００３９】
具体的には、たとえば図３のスタンダードセルの一構成例示す回路図のように、スタンダードセル４１の内部には入力Ａ１側に入力用の素子４０１  が、入力Ａ２側に入力用の素子４０２  が、出力Ｘ側に出力用の素子４０３  が備えられており、その間に個々のスタンダードセルの  ＡＮＤゲートあるいはＥＸＯＲゲート等としての機能を発揮させる素子４００  が接続されている。従って入力用の素子４０１，  ４０２と出力用の素子４０３  との間のいずれかの位置にたとえば偶数個のインバータ４０４，  ４０５…を直列に接続すれば、回路遅延を異ならせることが可能になる。
【００４０】
また、上述のような構成の他に、たとえばタイマ機能を有するセルを配置してスタンダードセルへの信号の入力を遅延させるかあるいはスタンダードセルから出力された信号を遅延させるような構成等を採ることも勿論可能である。
【００４１】
本発明の疑似電子回路装置は基本的には上述のようにして実現され、所望の回路の接続情報及び配置情報を回路情報記憶装置１０１  に記憶させることにより、専用集積回路１０７  のスタンダードセル群１０９  が等価な疑似電子回路を構成するように接続が設定される。従ってこのような本発明の疑似電子回路装置は、実際にＬＳＩ  を製造する以前の段階において、回路設計が正しいか否か、所期の性能を発揮するか否か等を検証するためのエミュレーション装置として使用可能である。
【００４２】
そこで、図４のブロック図にそのような本発明の疑似電子回路装置をエミュレーション装置として使用する場合の構成の一例を示す。
【００４３】
図４において、参照符号１００  は前述の図１に示されている本発明の疑似電子回路装置であり、同様に回路情報記憶装置１０１  が接続されている。参照符号１９０  はテストデータ記憶装置を示しており、回路情報記憶装置１０１  に記憶された所望の回路情報と等価な回路を疑似的に実現した専用集積回路１０７  に与えられるべきテストデータを記憶している。参照符号１９１  は出力装置を示しており、所望の回路構成を疑似的に実現した専用集積回路１０７  により処理されたデータの信号を取り出す。参照符号１９２  は外部システムを示しており、所望の回路構成を疑似的に実現した専用集積回路１０７  により制御される。
【００４４】
この図４のブロック図に示されているような構成において、テストデータ記憶装置１９０  から所定のテストデータを入力して専用集積回路１０７  、より具体的にはスタンダードセル群１０９  に処理させ、その結果のデータを出力装置１９１  が取り出す。この出力装置１９１  が取り出したデータと先に入力されたテストデータに対する所定の結果とを比較すれば、スタンダードセル群１０９  に擬似的に実現された回路により所望の回路のエミュレーションを行なうことが可能になる。
【００４５】
また、スタンダードセル群１０９  に擬似的に実現された回路により制御される外部システム１９２  を接続して実際に制御を行なうことにより、より実際に近い状態でエミュレーションを行なうことが可能になる。
【００４６】
ところで、上述のようにして疑似的に実現される電子回路が本来の設計通りの回路と等価に動作するか否かを確認する必要があることは言うまでもない。そこで、図５の回路図に本発明の疑似電子回路装置のテストのための回路構成を示す。なお、図５の回路図においては、前述の図２の回路図にテストのための回路を付加して示してあるが、説明を簡単にするためにスタンダードセル４１，  ４２，  ４３の内の４２及び４３に関してはＭＰＸ３２  及び３３とレジスタ２１及び２３とは省略してある。
【００４７】
図５において、参照符号２５はレジスタを、参照符号３５はＭＰＸ  をそれぞれ示している。レジスタ２５にはバス１１２  を介してマイクロプロセッサ１０４  からデータが設定される。ＭＰＸ３５  にはこのレジスタ２５に設定されたデータが与えられる他、入力ピン１７から入力されるテスト信号がバッファ１７ａ  を介して与えられている。
【００４８】
ＭＰＸ３５  はその詳細は省略するが、ＭＰＸ３１  とは信号線３５ａ  を介して、ＭＰＸ３２  とは信号線３５ｂ  を介して、ＭＰＸ３３  とは信号線３５ｃ  を介してそれぞれ接続されており、レジスタ２５から与えられるデータに対応してそれらのいずれか一つの信号線にのみテスト信号を出力する。
【００４９】
図５においては、スタンダードセル４２のＭＰＸ３２  及びスタンダードセル４３のＭＰＸ３３  は省略されているが、スタンダードセル４１のＭＰＸ３１  と同一の構成であるので、ここではＭＰＸ３１  について説明する。
【００５０】
図１に示されているＭＰＸ３１  と図５に示されているＭＰＸ３１  とは基本的には同一構成であり、５個の  ＡＮＤゲート３１ａ，  ３１ｂ，  ３１ｃ，  ３１ｄ，  ３１ｅ  及びＯＲゲート３１ｆ  にて構成されている。但し、ＯＲゲート３１ｆ  には、上述の信号線３５ａ  が入力されている他、レジスタ２１から信号線３１ｇ  を介してテスト信号が入力されている。従って、ＯＲゲート３１ｆ  は図５の回路図においては７入力となっている。
【００５１】
この図５の回路図に示されているような構成において、たとえばテスト信号を入力ピン１７から入力する場合には、マイクロプロセッサ１０４  はＭＰＸ３５  が信号線３５ａ  のみを入力ピン１７と接続するような適宜のデータをレジスタ２５に設定すると共に、レジスタ２１には全ての  ＡＮＤゲート３１ａ，  ３１ｂ，  ３１ｃ，  ３１ｄ，  ３１ｅ  への出力が”０”になるように、また信号線３１ｇ  の出力信号も”０”になるようなデータを設定する。更に、ＭＰＸ３４  がスタンダードセル４１の出力信号を出力端子６１へ出力するように、マイクロプロセッサ１０４  が適宜のデータをレジスタ２４に設定しておく。
【００５２】
マイクロプロセッサ１０４  が以上のようなデータを設定した上で、外部から入力ピン１７  （入出力端子１０２）へテスト信号を入力すると、このテスト信号はＭＰＸ３５  から信号線３５ａ  へ出力され、ＭＰＸ３１  のＯＲゲート３１ｆ  を経由してスタンダードセル４１に入力される。そして、スタンダードセル４１により処理された結果の信号はＭＰＸ３４  から出力端子６１  （入出力端子１０２）へ出力される。
【００５３】
上述の動作は外部から入力ピン１７を介してテスト信号をスタンダードセル４１に入力する場合であるが、マイクロプロセッサ１０４  がプログラムに従ってテスト信号をスタンダードセル４１（４２，  ４３）に入力することも可能である。
【００５４】
この場合、マイクロプロセッサ１０４  は、ＭＰＸ３５  がいずれの信号線３５ａ，  ３５ｂ，  ３５ｃ  をも入力ピン１７と接続しないような適宜のデータをレジスタ２５に設定すると共に、レジスタ２１には全ての  ＡＮＤゲート３１ａ，  ３１ｂ，  ３１ｃ，  ３１ｄ，  ３１ｅ  への出力が”０”になるように、また信号線３１ｇ  の出力信号がテスト信号のデータになるようなデータを設定する。更に、ＭＰＸ３４  がスタンダードセル４１の出力信号を出力端子６１へ出力するように、マイクロプロセッサ１０４  が適宜のデータをレジスタ２４に設定しておく。
【００５５】
マイクロプロセッサ１０４  が以上のようなデータをレジスタ２５に設定すると、レジスタ２１に設定されたテスト信号のデータが信号線３１ｇ  へ出力され、ＭＰＸ３１  のＯＲゲート３１ｆ  を経由してスタンダードセル４１に入力される。そして、スタンダードセル４１により処理された結果の信号はＭＰＸ３４  から出力端子６１  （入出力端子１０２）へ出力される。
【００５６】
なお、図５において、参照符号２６はレジスタであり、ＭＰＸ３４  から出力端子６１へ出力される信号を一時保持した上でバス１１２  へ出力する。従って、このレジスタ２６に保持されているデータをバス１１２  を経由してマイクロプロセッサ１０４  が自身で取り込むことが可能であるので、マイクロプロセッサ１０４  は自身でテスト信号を設定してその結果を自身で検証することが出来る。
【００５７】
図６は本発明の疑似電子回路装置を利用したより大規模な疑似電子回路の構成例を示すブロック図である。前述の図１に示されている例では、レジスタ群１０８  及び接続先選択回路１１０  を内蔵した１個の専用集積回路１０７  をマイクロプロセッサ１０４  、第１メモリ部１０５  、第２メモリ部１０６  、入力インタフェイス部１０３  等で構成される補助回路と接続することにより、本発明の疑似電子回路装置を実現していたが、この図６に示されている例では、図１に示されているスタンダードセル群１０９  のみを専用集積回路として構成し、そのような専用集積回路を複数接続してより大規模な疑似電子回路を構成する。
【００５８】
以下、具体的に説明する。図６に示されている構成例では、上述のような図１に示されているスタンダードセル群１０９  のみを１個の専用集積回路とした専用集積回路を複数接続することを目的とする。ここでは、参照符号１０７ａ，  １０７ｂで示されている２個の専用集積回路と、更に外部素子２４０  とを接続する場合について考える。
【００５９】
前述の図１に示されている補助回路  （マイクロプロセッサ１０４  、第１メモリ部１０５  、第２メモリ部１０６  、入力インタフェイス部１０３）は一つのＭＰＵ  ２００  として構成されている。専用集積回路１０７ａ用には、バス２０１  を介してＭＰＵ２００と接続されたレジスタ群２１０  と、このレジスタ群２１０  に接続された  ＭＰＸ群２２０  とが備えられている。また、専用集積回路１０７ｂ用には、バス２０１  を介してＭＰＵ２００と接続されたレジスタ群２１１  と、このレジスタ群２１１  に接続された  ＭＰＸ群２３０  とが備えられている。
【００６０】
ＭＰＸ群２２０  内には、専用集積回路１０７ａの入力端子Ａ０１，  Ａ０２…Ａｎと等しい数のＭＰＸ  ２２１，  ２２２…２２ｎ  が備えられている。各ＭＰＸ  ２２１，  ２２２…２２ｎ  の入力端子にはいずれも、専用集積回路１０７ａの出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の出力端子Ｚ０１，  Ｚ０２…Ｚｎとが接続されている他、これらの入力と等しい数の入力信号がレジスタ群２１０  から入力されている。そして、ＭＰＸ  ２２１  の入力端子Ａ０１  にはＭＰＸ  ２２１  の出力端子が、入力端子Ａ０２  にはＭＰＸ  ２２２  の出力端子が、・・・・入力端子Ａ０ｎ  にはＭＰＸ  ２２ｎ  の出力端子が、それぞれ接続されている。
【００６１】
ところで、  ＭＰＸ群２２０  内の各ＭＰＸ  ２２１，  ２２２…２２ｎ  は、それぞれに接続されている専用集積回路１０７ａの出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つをＭＰＵ  ２００  がレジスタ群２１０  に設定したデータに従って選択し、それぞれの出力端子が接続されている専用集積回路１０７ａの入力端子Ａ０１，  Ａ０２…Ａｎに入力する。
【００６２】
従って、専用集積回路１０７ａの入力端子Ａ０１  には、  ＭＰＸ群２２０  の  ＭＰＸ  ２２１への入力信号の内のいずれか一つ、即ち専用集積回路１０７ａ自身の全ての出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの全ての出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の全ての出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つがＭＰＵ  ２００  からレジスタ群２１０  に設定されるデータに出力端子入力される。
【００６３】
同様に、専用集積回路１０７ａの他の入力端子Ａ０２  …Ａｎそれぞれにも、専用集積回路１０７ａ自身の全ての出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの全ての出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の全ての出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つがＭＰＵ  ２００  からレジスタ群２１０  に設定されるデータに出力端子入力される。
【００６４】
もう１個の専用集積回路１０７ｂに関しても同様に、  ＭＰＸ群２３０  内には、専用集積回路１０７ｂの入力端子Ｂ０１，  Ｂ０２…Ｂｎと等しい数のＭＰＸ  ２３１，  ２３２…２３ｎ  が備えられている。各ＭＰＸ  ２３１，  ２３２…２３ｎ  の入力端子にはいずれも、専用集積回路１０７ａの出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の出力端子Ｚ０１，  Ｚ０２…Ｚｎとが接続されている他、これらの入力と等しい数の入力信号がレジスタ群２１１  から入力されている。そして、専用集積回路１０７ｂの入力端子Ｂ０１  にはＭＰＸ  ２３１  の出力端子が、入力端子Ｂ０２  にはＭＰＸ  ２３２  の出力端子が、・・・・、入力端子ＢｎにはＭＰＸ  ２３ｎ  の出力端子が、それぞれ接続されている。
【００６５】
ところで、  ＭＰＸ群２３０  内の各ＭＰＸ  ２３１，  ２３２…２３ｎ  は、それぞれに接続されている専用集積回路１０７ａの出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂの出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つをＭＰＵ  ２００  がレジスタ群２１１  に設定したデータに従って選択し、それぞれの出力端子が接続されている専用集積回路１０７ｂの入力端子Ｂ０１，  Ｂ０２…Ｂｎに入力する。
【００６６】
従って、専用集積回路１０７ｂの入力端子Ｂ０１  には、  ＭＰＸ群２３０  の  ＭＰＸ  ２３１への入力信号の内のいずれか一つ、即ち専用集積回路１０７ａの全ての出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂ自身の全ての出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の全ての出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つがＭＰＵ  ２００  からレジスタ群２１０  に設定されるデータに出力端子入力される。
【００６７】
同様に、専用集積回路１０７ｂの他の入力端子Ｂ０２  …Ｂｎそれぞれにも、専用集積回路１０７ａの全ての出力端子Ｗ０１，  Ｗ０２…Ｗｎと、専用集積回路１０７ｂ自身の全ての出力端子Ｘ０１，  Ｘ０２…Ｘｎと、外部素子２４０  の全ての出力端子Ｚ０１，  Ｚ０２…Ｚｎとの内のいずれか一つがＭＰＵ  ２００  からレジスタ群２１０  に設定されるデータに出力端子入力される。
【００６８】
上述の図６に示されている例では、専用集積回路は１０７ａ，  １０７ｂの２個が備えられているが、レジスタ群２１０（又は２１１）と  ＭＰＸ群２２０（又は２３０）と専用集積回路１０７ａ（又は１０７ｂ）  と同様の組合わせを更にバス２０１  に接続することにより、任意の規模の疑似電子回路を構成することが可能である。勿論、いずれの場合においても、  ＭＰＸ群２２０（又は２３０  等）  内の各ＭＰＸ  ２２１，  ２３１等の入力端子には、全ての専用集積回路１０７ａ（又は１０７ｂ等）  の出力端子Ｗ０１，  Ｘ０１等が入力されるように配線を接続する必要があることは言うまでもない。
【００６９】
【発明の効果】
以上に詳述したように本発明の疑似電子回路装置及びそれに使用する専用集積回路によれば、基本的には、複数の論理回路単位（たとえばＯＲゲート，  ＡＮＤゲート等のスタンダードセル）の入力端子と出力端子との間の接続状態を外部の制御手段（プロセッサ）から命令を与えて選択することにより、極めて忠実且つ容易に所望の電子回路が疑似的に実現される。
【００７０】
また本発明の疑似電子回路装置によれば、制御手段（マイクロプロセッサ）が生成した接続情報を一旦記憶し、選択制御手段に与える一時記憶手段（第１メモリ）を備えているので、一時記憶手段（第１メモリ）の接続情報を書き換えるのみで疑似電子回路の構成を変更することが出来る。
【００７１】
また本発明の疑似電子回路装置及びそれに使用する専用集積回路によれば、選択制御手段（レジスタ群）が、外部からテストデータが与えられた場合にそれを選択的接続手段（接続先選択回路）に与える信号経路を有し、制御手段（マイクロプロセッサ）が、選択的接続手段（接続先選択回路）がテストデータのみを出力するように選択制御手段（レジスタ群）を制御すべくなしてあるので、エミュレータとして利用する場合のテストが容易に行なえる。
【００７２】
また本発明の疑似電子回路装置及びそれに使用する専用集積回路によれば、その内容が制御手段（マイクロプロセッサ）から読み出し可能であり、且つ選択的接続手段（接続先選択回路）から外部信号出力端子への出力信号を一時的に保持する一時保持手段（レジスタ）を更に備えているので、テストを行なった際の結果の信号を制御手段（マイクロプロセッサ）が自身で読み取る事が出来る。
【００７３】
また本発明の疑似電子回路装置及びそれに使用する専用集積回路によれば、外部から選択的接続手段（接続先選択回路）へ信号を入力するための信号入力端子を備え、制御手段（マイクロプロセッサ）は、選択的接続手段（接続先選択回路）が複数の論理回路単位（スタンダードセル）の内のいずれかをそれに対応する外部信号入力端子から切り離すと共に信号入力端子と接続するような接続情報を選択制御手段（レジスタ群）に与えるべくなしてあるので、テスト信号の入力が容易に行なえる。
【００７４】
更に本発明の疑似電子回路装置によれば、それぞれが入力端子からの入力信号に対して所定の論理演算を行ない、その結果の信号を出力端子から出力する複数の論理回路単位（スタンダードセル）で構成された集積回路を複数を接続することが可能であるので、より大規模な疑似電子回路を実現することが容易に可能になる。
【図面の簡単な説明】
【図１】本発明の疑似電子回路装置及びそれに使用する専用集積回路の基本的な構成を示すブロック図である。
【図２】本発明の専用集積回路の内部構成の具体例を示す回路図である。
【図３】本発明の専用集積回路のスタンダードセルに配線遅延を持たせる場合の一構成例を示す回路図である。
【図４】本発明の疑似電子回路装置をエミュレーション装置として使用する場合の構成の一例を示す。
【図５】本発明の疑似電子回路装置のテストのための回路構成を示す回路図である。
【図６】本発明の疑似電子回路装置を利用したより大規模な疑似電子回路の構成例を示すブロック図である。
【符号の説明】
１１，  １２…    入力ピン
１７    入力ピン
２６    レジスタ
３１ｇ    信号線
４１，  ４２，  ４３…  スタンダードセル
６１    出力ピン
１０１    回路情報記憶装置
１０４    マイクロプロセッサ
１０６    第２メモリ部
１０７      専用集積回路
１０７ａ，  １０７ｂ…  専用集積回路
１０８    レジスタ群
１０９    スタンダードセル群
１１０    接続先選択回路
２２０，  ２３０    ＭＰＸ群
２１０，  ２１１  レジスタ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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