(57)【特許請求の範囲】
【請求項１】
複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、それら複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択された各一対のディジタルデータの各ビット内容毎に、その一方のビット内容に対応した論理信号及び他方のビット内容に対応した論理反転信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタと、前記一方のビット内容に対応した論理反転信号及び前記他方のビット内容に対応した論理信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタとが１本の配線及び給電線間に並列に接続され、
前記各一対のトランジスタによって前記配線と前記給電線との間の導通制御がなされることに起因した前記配線の電位変化に基づいて前記複数のディジタルデータの一致又は不一致を判定することを特徴とするディジタルデータの一致判定回路。
【請求項２】
複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択された各一対のディジタルデータの各ビット内容毎に、スイッチングトランジスタと、該スイッチングトランジスタの制御端子にその一方の入出力端子が接続された一対のトランジスタとを備えるとともに、これらスイッチングトランジスタが１本の配線及び給電線間に並列に接続され、
前記各ビット内容が一致するときにのみ対応するスイッチングトランジスタが遮断制御される態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記配線の電位変化に基づいて前記複数のディジタルデータの一致又は不一致を判定することを特徴とするディジタルデータの一致判定回路。
【請求項３】
前記複数のディジタルデータが一致するか否かの判定は、前記配線をプリチャージした後、前記複数のディジタルデータを入力し、その所定時間後の前記配線の電位変化を検出することで行われる請求項１又は２記載のディジタルデータの一致判定回路。
【請求項４】
請求項３記載のディジタルデータの一致判定回路において、
前記プリチャージがなされた後に前記配線がハイインピーダンス状態となるときに、同プリチャージによって前記配線に付与された電位を保持する保持手段を備えることを特徴とするディジタルデータの一致判定回路。
【請求項５】
前記保持手段が、前記配線の電位が論理的に前記給電線と導通されないレベルにあるときにのみ前記プリチャージによって前記配線に付与される電位の論理レベルをラッチするラッチ手段である請求項４記載のディジタルデータの一致判定回路。
【請求項６】
複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択された各一対のディジタルデータの各ビット内容毎に、一対のトランジスタと、該一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタとを備えるとともに、これら各一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に互いに直列接続されており、
前記各ビット内容が一致するときにのみ前記直列接続されたトランジスタのうちの対応するトランジスタが導通制御される態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記給電端間の抵抗値の変化を検出することにより前記複数のディジタルデータが一致するか否かを判定することを特徴とするディジタルデータの一致判定回路。
【請求項７】
請求項６記載のディジタルデータの一致判定回路において、
カレントミラー回路を介して前記直列接続されたトランジスタと並列接続される定抵抗回路を備え、前記給電端間の抵抗値変化を、それら並列接続された回路間の電位差に基づいて検出することを特徴とするディジタルデータの一致判定回路。
【請求項８】
請求項６記載のディジタルデータの一致判定回路において、
ラッチ型回路を介して前記直列接続されたトランジスタと並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それら並列接続された回路間の電位差に基づいて検出することを特徴とするディジタルデータの一致判定回路。
【請求項９】
複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択された各一対のディジタルデータの各ビット内容毎に、一対のトランジスタと、該一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタとを備えるとともに、これら各一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に並列接続されており、
前記各ビット内容が一致するときにのみ前記並列接続されたトランジスタのうちの対応するトランジスタが非導通とされる態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記給電端間の抵抗値の変化を検出することにより前記複数のディジタルデータが一致するか否かを判定することを特徴とするディジタルデータの一致判定回路。
【請求項１０】
請求項９記載のディジタルデータの一致判定回路において、
カレントミラー回路を介して前記並列接続されたトランジスタに並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それらカレントミラー回路を介して並列接続された回路間の電位差に基づいて検出することを特徴とするディジタルデータの一致判定回路。
【請求項１１】
請求項９記載のディジタルデータの一致判定回路において、
ラッチ型回路を介して前記並列接続されたトランジスタに並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それらラッチ型回路を介して並列接続された回路間の電位差に基づいて検出することを特徴とするディジタルデータの一致判定回路。
【請求項１２】
請求項８又は１１記載のディジタルデータの一致判定回路において、
前記ラッチ回路を介して並列接続された回路間の電位差を縮小する緩和手段を更に備えることを特徴とするディジタルデータの一致判定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルデータの一致判定回路に関する。
【０００２】
【従来の技術】
例えば、メモリ回路のアドレス比較器などとして、周知のように、２つのディジタルデータをその各ビット内容毎に比較することで、それらディジタルデータ間の一致又は不一致の判定を行う回路がある。従来用いられているこうした回路の一例を図４７に示す。
【０００３】
この図４７に示される一致判定回路は、各々ｎビットからなる２つのディジタルデータＡ及びＢの一致又は不一致を判定する回路である。ここでは、同ディジタルデータＡ及びＢの各ビット内容の値を、それぞれＡ０、Ａ１…、Ａｎ−１、及びＢ０、Ｂ１…、Ｂｎ−１とする。また、これらディジタルデータの各ビット内容の値の相補値を、それぞれ／Ａ０、／Ａ１…、／Ａｎ−１、及び／Ｂ０、／Ｂ１…、／Ｂｎ−１とする。この回路は、各ビット毎に一致又は不一致を判定するための論理回路として排他的論理回路ＸＯＲ０、ＸＯＲ１…、ＸＯＲｎ−１を備え、これらによってディジタルデータＡ及びＢの各ビット内容が比較される。そして、そのビット内容が等しければ論理「Ｌ（ロー）」レベルの信号が、また等しくなければ論理「Ｈ（ハイ）」レベルの信号がそれぞれ各排他的論理和回路ＸＯＲ０、ＸＯＲ１…、ＸＯＲｎ−１から出力される。
【０００４】
これら各排他的論理和回路ＸＯＲ０、ＸＯＲ１…、ＸＯＲｎ−１の出力は、所定のクロック周期で高電位へとプリチャージされる配線１１０と接地との間の導通をそれぞれ制御するｎチャネルトランジスタＴＮＳ’０、ＴＮＳ’１、…ＴＮＳ’ｎ−１の各ゲート端子に印加される。このため、上記ディジタルデータＡ及びＢの各ビット内容の少なくとも１つが不一致の場合には、その該当する排他的論理和回路にゲート端子が接続されたトランジスタがオン状態となることで、上記配線及び接地間が導通状態となる。一方、上記ディジタルデータＡ及びＢの各ビット内容が全て一致しているなら、全てのトランジスタがオフ状態であるため、上記配線及び設定間は遮断された状態となる。
【０００５】
こうした構成を備える図４７に示される回路における一致及び不一致の判定は以下のように行われる。
まず、クロックＣＬＫ１の論理「Ｌ」レベル状態において、配線１１０が電源電位ＶＤＤ側にプリチャージされるとともに、上記各排他的論理和回路ＸＯＲ０、ＸＯＲ１…、ＸＯＲｎ−１にデータが入力される。こうした処理の後、同クロックＣＬＫ１が論理「Ｈ」レベルとなることで、上記配線１１０及び電源間が遮断される。これにより、上記ディジタルデータＡ及びＢが一致している場合には、同配線１１０はハイインピーダンス状態となり、その電位はほぼ論理「Ｈ」レベルに保持される。これに対して、上記ディジタルデータＡ及びＢが不一致である場合には、同配線１１０及び接地間が導通されることで、同配線１１０の電位は論理「Ｌ」レベル側へと引き下げられる。
【０００６】
このディジタルデータＡ及びＢの一致又は不一致に応じた配線電位の変化は、クロックＣＬＫ２及び配線電位の論理積を出力するアンド回路１１１を介して読み出される。すなわち、上記クロックＣＬＫ１の立ち上がりタイミングよりも遅延させてクロックＣＬＫ２を立ち上げることで、上記アンド回路では、これらデータＡ及びＢが一致していれば論理「Ｈ」レベルを、また不一致であれば論理「Ｌ」レベルをそれぞれ出力するようになる。
【０００７】
こうして、この図４７に示す回路によれば、２つのディジタルデータ間の一致又は不一致を判定することができるようになる。なお、本明細書中においては、電位ＶＤＤの電源及び接地間の電位の値を２値化したときの高電位側を論理「Ｈ」レベルと、また低電位側を論理「Ｌ」レベルとそれぞれ定義する。
【０００８】
【発明が解決しようとする課題】
ところで、上記従来のディジタルデータの一致判定回路にあっては、判定対象となるディジタルデータのビット数の増大に伴い、回路規模が非常に大きくなる。
【０００９】
すなわち、上記回路では、判定対象となるディジタルデータのビット数が１ビット増加する毎に、排他的論理和回路ＸＯＲ及び同排他的論理和回路ＸＯＲの出力がゲート端子に印加されるｎチャネルトランジスタを新たに加えなければならないため、この１ビットの増加につき合計９個のトランジスタを加える必要が生じる。更に、こうした回路構成を備えた一致判定回路において、３つ以上のディジタルデータの全てが一致しているか否かを判定するとなると、それらディジタルデータの数の増大に伴い、その回路規模も飛躍的に大きくなる。
【００１０】
本発明はこうした実情に鑑みてなされたものであり、その目的は、判定対象となるディジタルデータ数の増加やビット数の増加に対しても、その回路規模の大型化を好適に抑制することのできるディジタルデータの一致判定回路を提供することにある。
【００１１】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明は、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、それら複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、前記選択された各一対のディジタルデータの各ビット内容毎に、その一方のビット内容に対応した論理信号及び他方のビット内容に対応した論理反転信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタと、前記一方のビット内容に対応した論理反転信号及び前記他方のビット内容に対応した論理信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタとが１本の配線及び給電線間に並列に接続され、前記各一対のトランジスタによって前記配線と前記給電線との間の導通制御がなされることに起因した前記配線の電位変化に基づいて前記複数のディジタルデータの一致又は不一致を判定することをその要旨とする。
【００１２】
上記構成では、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るようにいくつかを選択して用いることで、複数のディジタルデータの全てが一致するか否かを判定する。詳しくは、選択された各一対のディジタルデータは、それらの各ビット内容毎に一致又は不一致が判定される。
【００１３】
こうした各ビット内容毎に一致又は不一致の判定を行うべく、上記構成では、
・その一方のビット内容に対応した論理信号及び他方のビット内容に対応した論理反転信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタ
・前記一方のビット内容に対応した論理反転信号及び前記他方のビット内容に対応した論理信号がそれぞれその制御端子に印加される直列接続された一対のトランジスタ
という４つのトランジスタを備える。
【００１４】
そして、これら４つのトランジスタは、直列接続された一対のトランジスタ毎に１本の配線及び給電線間に並列に接続されている。したがって、入力されるディジタルデータの一致又は不一致に応じた配線の電位変化によってこれらディジタルデータの一致又は不一致を判定することができる。
【００１５】
すなわち、同ディジタルデータが一致していれば、配線及び給電線間が導通されることで、同配線の電位が大きく変化する。一方、同ディジタルデータが不一致であれば、配線及び給電線間は遮断されるため、配線の電位が大きく変化することはない。したがって、こうした配線の電位変化によってディジタルデータの一致又は不一致を判定することができるようになる。そして、上記構成では、各ビット内容毎に５つのトランジスタを用いるのみでこうした一致判定を行うことができるために、判定対象となるディジタルデータ数の増加やビット数の増加に対しても、その回路規模の大型化を好適に抑制することができるようになる。
【００１６】
請求項２記載の発明は、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、前記選択された各一対のディジタルデータの各ビット内容毎に、スイッチングトランジスタと、該スイッチングトランジスタの制御端子にその一方の入出力端子が接続された一対のトランジスタとを備えるとともに、これらスイッチングトランジスタが１本の配線及び給電線間に並列に接続され、前記各ビット内容が一致するときにのみ対応するスイッチングトランジスタが遮断制御される態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記配線の電位変化に基づいて前記複数のディジタルデータの一致又は不一致を判定することをその要旨とする。
【００１７】
上記構成では、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るようにいくつかを選択して用いることで、複数のディジタルデータの全てが一致するか否かを判定する。詳しくは、選択された各一対のディジタルデータは、それらの各ビット内容毎に一致又は不一致が判定される。
【００１８】
こうした各ビット内容毎に一致又は不一致の判定を行うべく、上記構成は、
・スイッチングトランジスタと
・該スイッチングトランジスタの制御端子にその一方の入出力端子が接続された一対のトランジスタと
を備えている。
【００１９】
そして、これらスイッチングトランジスタが１本の配線及び給電線間に並列に接続されている。
また、一対のトランジスタの各制御端子及び各他方の入出力端子には、ビット内容に対応した論理信号及び該論理の反転信号からなる４つの信号がそれぞれ割り振られて印加される。この割り振りは、これらビット内容が一致している場合に、上記スイッチングトランジスタが遮断制御されるように設定される。
【００２０】
したがって、判定対象となるディジタルデータが一致していれば、配線の電位が大きく変化することはない。一方、ディジタルデータが不一致のときには、スイッチングトランジスタを介して配線及び給電線間が導通されるために、配線の電位が大きく変化する。こうした配線電位の変化によって、ディジタルデータの一致又は不一致を判定することができる。
【００２１】
したがって、上記構成によれば、３個のトランジスタを用いることで各ビット内容の一致又は不一致を判定することができるため、判定対象となるディジタルデータ数の増加やビット数の増加に対しても、その回路規模の大型化を好適に抑制することができるようになる。
【００２２】
請求項３記載の発明は、請求項１又は２記載の発明において、前記複数のディジタルデータが一致するか否かの判定は、前記配線をプリチャージした後、前記複数のディジタルデータを入力し、その所定時間後の前記配線の電位変化を検出することで行われることをその要旨とする。
【００２３】
上記構成によれば、複数のディジタルデータの入力後、所定の遅延を設けた後に前記配線の電位変化が検出されるため、検出結果が配線の電位変化の過渡期の影響を受けることを回避することができるようになる。
【００２４】
請求項４記載の発明は、請求項３記載の発明において、前記プリチャージがなされた後に前記配線がハイインピーダンス状態となるときに、同プリチャージによって前記配線に付与された電位を保持する保持手段を備えることをその要旨とする。
【００２５】
上記構成では、プリチャージがなされた後に前記配線がハイインピーダンス状態となる場合には、保持手段によって同プリチャージによって同配線に付与された電位が保持される。したがって、上記構成によれば、判定対象となるディジタルデータが一致する場合には、配線の電位がプリチャージによって同配線に付与された電位にて保持されるために、一致又は不一致の判定をいっそう的確に行うことができるようになる。
【００２６】
なお、この請求項４記載の発明における保持手段は、請求項５記載の発明によるように、前記保持手段が、前記配線の電位が論理的に前記給電線と導通されないレベルにあるときにのみ前記プリチャージによって前記配線に付与される電位の論理レベルをラッチするラッチ手段であることが望ましい。
【００２７】
請求項６記載の発明は、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、前記選択された各一対のディジタルデータの各ビット内容毎に、一対のトランジスタと、該一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタとを備えるとともに、これら各一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に互いに直列接続されており、前記各ビット内容が一致するときにのみ前記直列接続されたトランジスタのうちの対応するトランジスタが導通制御される態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記給電端間の抵抗値の変化を検出することにより前記複数のディジタルデータが一致するか否かを判定することをその要旨とする。
【００２８】
上記構成では、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るようにいくつかを選択して用いることで、複数のディジタルデータの全てが一致するか否かを判定する。詳しくは、選択された各一対のディジタルデータは、それらの各ビット内容毎に一致又は不一致が判定される。
【００２９】
こうした各ビット内容毎に一致又は不一致の判定を行うべく、上記構成は、
・一対のトランジスタと、
・一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタと
を備える。
【００３０】
ここで、一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に互いに直列接続されている。
また、一対のトランジスタの各制御端子及び各他方の入出力端子には、各ビット内容が一致するときのみ前記直列接続されたトランジスタのうちの対応するトランジスタが導通制御される態様にて、それらビット内容に対応した論理信号及び該論理の反転信号からなる４つの信号が１つずつ割り振されて印加される。
【００３１】
したがって、判定対象となるディジタルデータが一致する場合には、直列接続されたトランジスタの全てが導通制御されるために、上記給電端間の抵抗は低くなる。これに対して、同ディジタルデータが不一致の場合には、直列接続されたトランジスタの少なくとも一つが遮断されるために、同給電端間の抵抗は高くなる。こうして給電端間の抵抗の変化によってディジタルデータの一致又は不一致を判定することができる。
【００３２】
このように、上記構成によれば、各ビット内容毎に３つのトランジスタを用いるのみでディジタルデータの一致又は不一致の判定を行うことができるため、判定対象となるディジタルデータ数の増加やビット数の増加に対しても、その回路規模の大型化を好適に抑制することができるようになる。
【００３３】
なお、この請求項６記載の発明は、請求項７記載の発明によるように、カレントミラー回路を介して前記直列接続されたトランジスタと並列接続される定抵抗回路を備え、前記給電端間の抵抗値変化を、それら並列接続された回路間の電位差に基づいて検出する構成としてもよい。
【００３４】
これにより、ディジタルデータの入力タイミングや当該一致判定回路の活性化タイミングについての条件を柔軟に決定することができる。すなわち、上記直列接続されたトランジスタの抵抗値が安定する以前に同カレントミラー回路を活性化すると、入力されたディジタルデータの一致又は不一致に対応しない出力信号が同カレントミラー回路から出力されることがある。しかし、この場合、同トランジスタの抵抗値が安定すると出力信号は正しい値を出力するようになる。このため、入力タイミングや活性化タイミングの設定にかかわらず、一致又は不一致の判定を行うことができる。
【００３５】
また、上記請求項６記載の発明は、請求項８記載の発明によるように、ラッチ型回路を介して前記直列接続されたトランジスタと並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それら並列接続された回路間の電位差に基づいて検出するようにしてもよい。
【００３６】
これにより、高速に一致判定を行うことができるとともに、消費電力を低減させることができるようになる。
請求項９記載の発明は、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、前記選択された各一対のディジタルデータの各ビット内容毎に、一対のトランジスタと、該一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタとを備えるとともに、これら各一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に並列接続されており、前記各ビット内容が一致するときにのみ前記並列接続されたトランジスタのうちの対応するトランジスタが非導通とされる態様にて、それらビット内容に対応した論理信号及び該論理反転信号からなる４つの信号が前記一対のトランジスタの各制御端子及び各他方の入出力端子に１つずつ割り振られ、それら各信号が各対応する端子に印加されることに起因した前記給電端間の抵抗値の変化を検出することにより前記複数のディジタルデータが一致するか否かを判定することをその要旨とする。
【００３７】
上記構成では、複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るようにいくつかを選択して用いることで、複数のディジタルデータの全てが一致するか否かを判定する。詳しくは、選択された各一対のディジタルデータは、それらの各ビット内容毎に一致又は不一致が判定される。
【００３８】
こうした各ビット内容毎に一致又は不一致の判定を行うべく、上記構成は、
・一対のトランジスタと、
・一対のトランジスタの各一方の入出力端子にその制御端子が接続されたトランジスタと
を備える。
【００３９】
ここで、一方の入出力端子にその制御端子が接続されたトランジスタは電位差を有する一対の給電端間に並列接続されている。
また、一対のトランジスタの各制御端子及び各他方の入出力端子には、各ビット内容が一致するときのみ前記並列接続されたトランジスタのうちの対応するトランジスタが非導通とされる態様にて、それらビット内容に対応した論理信号及び該論理の反転信号からなる４つの信号が１つずつ割り振されて印加される。
【００４０】
したがって、判定対象となるディジタルデータが一致する場合には、並列接続されたトランジスタの全てが非導通とされるために、上記給電端間の抵抗は高くなる。これに対して、同ディジタルデータが不一致の場合には、並列接続されたトランジスタの少なくとも一つが導通状態とされるために、同給電端間の抵抗は低くなる。こうして給電端間の抵抗の変化によってディジタルデータの一致又は不一致を判定することができる。
【００４１】
このように、上記構成によれば、各ビット内容毎に３つのトランジスタを用いるのみでディジタルデータの一致又は不一致の判定を行うことができるため、判定対象となるディジタルデータ数の増加やビット数の増加に対しても、その回路規模の大型化を好適に抑制することができるようになる。
【００４２】
なお、この請求項９記載の発明は、請求項１０記載の発明によるように、カレントミラー回路を介して前記並列接続されたトランジスタに並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それらカレントミラー回路を介して並列接続された回路間の電位差に基づいて検出するようにしてもよい。
【００４３】
これにより、ディジタルデータの入力タイミングや当該一致判定回路の活性化タイミングについての条件を柔軟に決定することができる。すなわち、上記直列接続されたトランジスタの抵抗値が安定する以前に同カレントミラー回路を活性化すると、入力されたディジタルデータの一致又は不一致に対応しない出力信号が同カレントミラー回路から出力されることがある。しかし、この場合、同トランジスタの抵抗値が安定すると出力信号は正しい値を出力するようになる。このため、入力タイミングや活性化タイミングの設定にかかわらず、一致又は不一致の判定を行うことができる。
【００４４】
また、上記請求項９記載の発明は、請求項１１記載の発明によるように、ラッチ型回路を介して前記並列接続されたトランジスタに並列接続される抵抗回路を備え、前記給電端間の抵抗値変化を、それらラッチ型回路を介して並列接続された回路間の電位差に基づいて検出するようにしてもよい。
【００４５】
これにより、高速に一致判定を行うことができるとともに、消費電力を低減させることができるようになる。
請求項１２記載の発明は、請求項８又は１１記載の発明において、前記ラッチ回路を介して並列接続された回路間の電位差を縮小する緩和手段を更に備えることをその要旨とする。
【００４６】
上記構成によれば、一致判定に先立ち給電端間及び抵抗回路の電位差を縮小するために、給電端間と抵抗回路との抵抗差に起因する電位差に対する感度を高めることができ、ひいてはラッチ回路を用いた一致判定をより正確に行うことができる。
【００４７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第１の実施形態について、図面を参照しつつ説明する。
【００４８】
図１は、本実施形態にかかるディジタルデータの一致判定回路の回路図である。この回路は、互いにｎビットからなるディジタルデータＡ（Ａ０、Ａ１、…、Ａｎ−１）及びＢ（Ｂ０、Ｂ１、…、Ｂｎ−１）の一致又は不一致の判定を行う回路である。
【００４９】
図１に示されるように、この一致判定回路は、ディジタルデータＡ及びＢの各ビット内容（Ａ０とＢ０、Ａ１とＢ１、…、Ａｎ−１とＢｎ−１）における一致又は不一致の判定を行うビット比較回路（図中、各ビットに対応させてＣ０、…Ｃｎ−１と表記）を備えている。これらビット比較回路は、同回路に入力されるビットデータが不一致である場合に配線１０の電位を接地側に引き下げる回路である。
【００５０】
具体的には、これらビット比較回路は、配線１０及び接地間に直列に接続された一対のｎチャネルトランジスタ（Ｔａ０とＴｂ０、Ｔｃ０とＴｄ０、…、Ｔａｎ−１とＴｂｎ−１、Ｔｃｎ−１とＴｄｎ−１）を２つ備える。そして、これら各一対のうちの一方のトランジスタのゲート端子には、ディジタルデータＡのビット内容に対応した論理信号及びディジタルデータＢのビット内容に対応した論理の反転信号がそれぞれ印加される。また、同各一対のうちの他方のトランジスタのゲート端子には、ディジタルデータＡのビット内容に対応した論理の反転信号及びディジタルデータＢのビット内容に対応した論理信号がそれぞれ印加される。
【００５１】
そして、これら各ビット比較回路に入力されるディジタルデータのビット内容が等しい場合には、上記一対のトランジスタがオフ状態となるため、配線１０及び接地間は遮断される。一方、同各ビット比較回路に入力されるディジタルデータのビット内容が等しくない場合には、一対のトランジスタのうちの一組がオンとなるため、配線１０及び接地間が導通される。
【００５２】
本実施形態では、これら各ビット比較回路によって配線１０の電位が接地側に引き下げられたか否かを検出することで、上記２つのディジタルデータＡ及びＢの一致又は不一致を判定する。
【００５３】
上記態様にて判定を行うべく、本実施形態にかかる一致判定回路は、所定のクロックＣＬＫ１周期で、配線１０及び電源電圧ＶＤＤの電源間を導通させるｐチャネルトランジスタＴｐと、上記クロックＣＬＫ１よりも所定時間遅延させたクロックＣＬＫ２の論理値と配線１０の電位の論理値との論理積信号を出力するアンド回路１１とを備えている。
【００５４】
ここで、こうした構成を有する上記一致判定回路におけるディジタルデータＡ及びＢの一致又は不一致の判定態様について、図２を参照しつつ説明する。
すなわち、時刻ｔ１において、クロックＣＬＫ１が立ち下がる（論理「Ｌ」レベル側へ遷移）とともに（図２（ａ））、上記ビット比較回路へ対応するディジタルデータＡ及びＢの各ビット内容が入力される（図２（ｂ）及び図２（ｃ））。このクロックＣＬＫ１の立ち下がりに起因して、先の図１に示したｐチャネルトランジスタＴｐがオンとなることで、上記配線１０へのプリチャージがなされる。
【００５５】
そして、各ビット比較回路に入力されたデータが全て一致している場合には、図２に示すように、同各ビット比較回路に入力されたデータが確定してから（時刻ｔ２）クロックＣＬＫ１が立ち上がる（時刻ｔ３）までの間に、先の図１に示す配線１０が電源電位ＶＤＤ側へ引き上げられる。このように同配線１０の電位が引き上げられた後、クロックＣＬＫ１の立ち上がりより所定時間遅延した時刻ｔ４にクロックＣＬＫ２が立ち上がると、先の図１に示したアンド回路１１から論理「Ｈ」レベルの信号が出力されることで、上記データＡ及びＢが一致していると判定される。
【００５６】
一方、各ビット比較回路に入力されたデータが不一致の場合には、図２に示すように、同各ビット比較回路に入力されたデータが確定してから（時刻ｔ２）クロックＣＬＫ１が立ち上がる（時刻ｔ３）までの時間に、先の図１に示す配線１０が接地側へ引き上げられる。したがって、この場合、クロックＣＬＫ２に同期して、上記アンド回路１１から論理「Ｌ」レベルの信号が出力されることで、上記データＡ及びＢが不一致であると判定される。
【００５７】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）比較対象となるディジタルデータＡ及びＢの各ビット内容の一致又は不一致を、４つのｎチャネルトランジスタより構成されるビット比較回路を用いて判定するために、同ディジタルデータのビット数の増大に対しても一致判定回路の大型化を抑制することができるようになる。
【００５８】
（２）ビット比較回路と配線１０間が直接接続されているために、先の図１９に示した回路のように、配線及び接地間にスイッチングトランジスタを設けた場合と比較して一致判定にかかる動作速度が増大する。
【００５９】
（３）プリチャージ後、所定の遅延を設けたクロックＣＬＫ２に同期してアンド回路１１から判定結果が出力される構成とした。このため、ディジタルデータＡ及びＢの一致又は不一致に応じた値に配線１０の電位が移行した後に判定結果を読み出すことができるようになり、アンド回路１１の出力にノイズが生じるおそれを的確に回避することができる。
【００６０】
（４）クロックＣＬＫ１によるプリチャージのタイミングに同期してビット比較回路へディジタルデータＡ及びＢが入力される構成とした。このため、ディジタルデータの入力タイミングを簡易に設定することができる。
【００６１】
（第２の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第２の実施形態について、上記第１の実施形態との相違点を中心として図面を参照しつつ説明する。なお、上記第１の実施形態と同一部材に対しては同一の符号を付した。
【００６２】
上記第１の実施形態では、ディジタルデータが一致している場合には、先の図１に示した配線１０がハイインピーダンス状態となる。このため、一致判定がなされる以前にプリチャージが行われることでノードＮ１の電位が電源電位ＶＤＤ側に引き上げられているとはいえ、アンド回路１１を介してノードＮ１の有する電位に基づく信号が出力されるときには、ノードＮ１が同電位を保持していないおそれがある。
【００６３】
そこで、本実施形態では、図３に示されるように、ノードＮ１の容量を最適化すべく、配線１０のうち、ｐチャネルトランジスタＴｐとの結合点及びアンド回路１１との結合点間に所定の容量１２を付加することとした。これにより、ディジタルデータが一致しているために配線１０がハイインピーダンス状態とされる場合であれ、プリチャージ時にノードＮ１に付与された電位を的確に保持することができるようになる。
【００６４】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（４）の効果に加えて、更に以下の効果が得られるようになる。
（５）配線１０に容量１２を付与することで、ノードＮ１の容量を最適化することができ、ひいては、配線１０がハイインピーダンス状態とされる間、プリチャージ時にノードＮ１に付与された電位を好適に保持することができるようになる。
【００６５】
（第３の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第３の実施形態について、上記第２の実施形態との相違点を中心に図面を参照しつつ説明する。なお、上記第２の実施形態と同一部材に対しては同一の符号を付した。
【００６６】
上記第２の実施形態では、配線１０がハイインピーダンス状態とされる間、プリチャージ時にノードＮ１に付与された電位を好適に保持すべく、配線１０に容量を付加した。これに対して、本実施形態では、ノードＮ１と接地とが導通していないときには、プリチャージ時にノードＮ１に付与された電位を保持すべく、同プリチャージに用いた電源電圧を有する電源から配線１０に対して給電がなされる構成とする。
【００６７】
すなわち、図４に示されるように、配線１０のうち、ｐチャネルトランジスタＴｐとの結合点及びアンド回路１１との結合点間には、ノードＮ１の有する電位の論理レベルの反転信号を出力するインバータ１３と、同インバータ１３の出力に応じて電源電圧ＶＤＤを有する電源及び配線１０間の導通を制御するｐチャネルトランジスタとが備えられている。
【００６８】
このため、判定対象となるディジタルデータＡ及びＢが一致している場合には、トランジスタＴｐを介して配線１０が電源電圧ＶＤＤにてプリチャージされると、インバータ１３を介してトランジスタ１４のゲート端子に論理「Ｌ」レベルの信号が印加される。これにより、トランジスタ１４がオン状態となり、トランジスタ１４を介して配線１０が電源電圧ＶＤＤにて給電されるようになる。そして、このトランジスタ１４を介して行われる配線１０への給電は、クロックＣＬＫ１の立ち上がりに伴い、トランジスタＴｐがオフ状態となった後も保持される。したがって、ディジタルデータＡ及びＢが一致している場合、ノードＮ１の電位は論理「Ｈ」レベルの電位に保持される。
【００６９】
一方、判定対象となるディジタルデータＡ及びＢが不一致の場合には、クロックＣＬＫ２の立ち上がりに伴いトランジスタＴｐがオフ状態となると、配線１０及び接地間が導通されているために、ノードＮ１の電位が接地側に引き下げられることとなる。また、インバータ１３の出力は論理「Ｈ」レベルとなり、トランジスタ１４はオフ状態となる。したがって、ディジタルデータＡ及びＢが不一致の場合、ノードＮ１の電位は論理「Ｌ」レベルの電位に保持される。
【００７０】
以上説明した本実施形態によれば、先の第２の実施形態の上記（１）〜（４）の効果に加えて、更に以下の効果が得られるようになる。
（６）ノードＮ１の電位がその閾値を超えた場合にトランジスタ１４を介して配線１０が電源電圧ＶＤＤにて給電される構成とした。このため、ディジタルデータＡ及びＢの一致又は不一致に応じて、配線１０が電源電圧ＶＤＤ又は接地のいずれかから給電されることとなる。したがって、配線１０がハイインピーダンス状態で保持されることもないため、同配線１０がノイズの影響を受けるなどの問題を好適に回避することができる。
【００７１】
なお、上記第１〜第３の実施形態に共通して変更可能な要素としては、以下のものがある。
・ビット比較回路へのデータの入力をクロックＣＬＫ１に同期させる代わりに、データ入力完了後（先の図２に示した時刻ｔ２）にクロックＣＬＫ１を立ち下げることでプリチャージを行うようにすれば、トランジスタＴｐを介して電源ＶＤＤ側から接地側へ流れる消費電流量を好適に抑制することができる。
【００７２】
・上記各実施形態及びその変形例では、クロックＣＬＫ１よりもその立ち上がりを遅延させたクロックＣＬＫ２をアンド回路１１に入力させることで、一致又は不一致に応じて信号を生成する構成とした。これに関しては、クロックＣＬＫ２の代わりに、トランジスタＴｐのゲート端子に印加されるクロックＣＬＫ１を遅延回路を介してアンド回路に入力する構成としてもよい。図５〜図７に、上記第１〜第３の実施形態にかかるディジタルデータの一致判定回路において、それぞれトランジスタＴｐに印加されるクロックＣＬＫを遅延回路１５を介してアンド回路１１に入力する場合の回路図を示す。
【００７３】
（第４の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第４の実施形態について、上記第３の実施形態との相違点を中心に図面を参照しつつ説明する。なお、上記第３の実施形態と同一の部材に対しては同一の符号を付した。
【００７４】
上記第３の実施形態では、ｎビットからなる２つのディジタルデータの一致又は不一致を判定する構成とした。これに対して、本実施形態では、各ｎビットからなる３つのディジタルデータが全て一致しているか否かを判定する。
【００７５】
一般に複数のディジタルデータの全てが一致しているか否かを判定するためには、それら複数のディジタルデータの任意の２つの組み合わせ｛（Ａ、Ｂ）、（Ａ、Ｃ）、（Ｂ、Ｃ）｝から、いくつかを選択して全てのディジタルデータを含み且つその全ての一致を判定し得るようにし、これら各組についてディジタルデータの一致を判定すればよい。こうした条件の下で選択されたディジタルデータには、（Ａ、Ｂ）及び（Ａ、Ｃ）、（Ａ、Ｂ）及び（Ｂ、Ｃ）、（Ａ、Ｂ）及び（Ａ、Ｃ）及び（Ｂ、Ｃ）があり、本実施形態では、ディジタルデータＡ及びＢと、ディジタルデータＡ及びＣとについて、それぞれ各ビット毎に一致又は不一致を判定する。
【００７６】
具体的には、この一致判定回路は、ディジタルデータＡ及びＢについて各ビット毎に一致又は不一致を判定するｎ個のビット比較回路と、ディジタルデータＡ及びＣについて各ビット毎に一致又は不一致を判定するｎ個のビット比較回路とが、それぞれ配線１０ａと１０ｂとにそれぞれ並列に接続されるとともに、これら配線１０ａ及び１０ｂが配線１０に接続される構成となっている。
【００７７】
こうした構成を有することで、ディジタルデータＡ及びＢ及びＣの全てが一致している場合には、上記第３の実施形態と同様のプリチャージ動作により配線１０の電位が高電位側に引き上げられ、且つこの電位が保持される。したがって、アンド回路１１から論理「Ｈ」レベルの信号が出力される。一方、ディジタルデータＡ及びＢ及びＣの全てが一致している場合以外には、配線１０（ノードＮ１）及び接地間が導通されることとなる。したがって、アンド回路１１からは論理「Ｌ」レベルの信号が判定結果として出力される。
【００７８】
以上説明した本実施形態によれば、先の第３の実施形態における上記（１）〜（４）、及び（６）の効果に加えて、更に以下の効果が得られるようになる。
（７）同時に３つのディジタルデータＡ及びＢ及びＣの比較を行うことができるようになる。
【００７９】
なお、上記第４の実施形態は以下のように変更して実施してもよい。
・上記実施形態では、３つのディジタルデータの全てが一致しているか否かの判定を行ったが、４つ以上のディジタルデータの全てが一致しているか否かの判定を行う構成としてもよい。図９に各ｎビットからなるＭ個のディジタルデータ（Ｄ１、Ｄ２、…、ＤＭ）の全てが一致しているか否かの判定を行う回路の一例を示す。この回路でも、Ｍ個のディジタルデータの任意の２つの組み合わせからいくつかを選択することで、全てのディジタルデータを含み且つその全ての一致を判定し得るようにし、これらについて各一対のディジタルデータの一致又は不一致を各ビット内容毎にビット比較回路にて判定するようにした。
【００８０】
こうした選択に関しては、一般にディジタルデータの組をＭ−１個用いることで用いられる比較回路の数を最小にすることができ、上記図９では、このＭ−１個の組の一例（Ｄ１とＤ２、Ｄ１とＤ３、…、Ｄ１とＤＭ）を示した。
【００８１】
・上記実施形態及びその変形例においては、遅延回路１５を用いたが、上記第１〜第３の実施形態によるように、クロックＣＬＫよりも立ち上がりの遅延したクロックＣＬＫ２をアンド回路１１に入力させるようにしてもよい。
【００８２】
その他、上記第１〜第４の実施形態及びその変形例に共通して変更可能な要素としては以下のものがある。
・配線１０を電源電圧ＶＤＤにてプリチャージする代わりに、配線１０の電位をプリチャージ期間に接地側に引き下げる構成にしてもよい。この場合、ディジタルデータの対応するビット内容が不一致のときに、各ビット比較回路から配線１０に対して論理「Ｈ」レベルに対応した高電位の給電が行われる構成とすればよい。なお、これに関しては、配線１０及び電圧ＶＤＤを有する電源間に直列に接続された一対のｐチャネルトランジスタを２つ備えることが望ましい。そして、これら各一対のトランジスタのうちの一つ目のトランジスタのゲート端子には、一方のディジタルデータのビット内容に対応した論理信号及び他方のディジタルデータのビット内容に対応した論理の反転信号がそれぞれ印加される。また、同一方のディジタルデータのビット内容に対応した論理の反転信号及び同他方のディジタルデータのビット内容に対応した論理信号がそれぞれ印加される。
【００８３】
・更に、配線１０へのプリチャージを行う代わりに、例えば配線に対して絶えず給電が行われている状態で、上記ディジタルデータの入力に伴う同配線１０の電位変化から同ディジタルデータの一致又は不一致を判定するなどしてもよい。
【００８４】
（第５の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第５の実施形態について、図面を参照しつつ説明する。
【００８５】
図１０に本実施形態にかかるディジタルデータの一致判定回路を示す。この一致判定回路は、比較対象となるディジタルデータＡ及びＢの各ビット内容毎に、それらが一致していれば論理「Ｈ」レベルの信号を、不一致のときは論理「Ｌ」レベルの信号を出力する回路であるビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）を備えている。
【００８６】
これら各ビット比較回路は、それぞれ２つのｎチャネルトランジスタ（ＴＮＡ０とＴＮＢ０、ＴＮＡ１とＴＮＢ１、…、ＴＮＡｎ−１とＴＮＢｎ−１）を備えている。そして、その一方のトランジスタのゲート端子及び第１入出力端子（ドレイン端子又はソース端子）には、ディジタルデータＡ及びＢの対応するビット内容に対応した論理を持つ信号のいずれかがそれぞれ印加される。また、他方のトランジスタのゲート端子及び第１入出力端子（ドレイン端子又はソース端子）には、上記ビット内容に対応した論理の反転信号のいずれかがそれぞれ印加される。これら論理信号やその反転信号の印加態様は、上記ビット内容が一致していれば論理「Ｈ」レベルの信号を、不一致のときには論理「Ｌ」レベルの信号をそれぞれ出力するように設定される。そして、これら一対のトランジスタの第２入出力端子が短絡されて各ビット比較回路の出力部となる。
【００８７】
これら各ビット毎に設けられたビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力は、直列接続されたｎチャネルトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１（以下、直列接続されたトランジスタの全体をＴＮＣと表記する）の各ゲート端子に印加される。これにより、ディジタルデータＡ及びＢが一致しているときには、上記直列接続された各トランジスタがオン状態となるため、これらトランジスタの両端間は容易に導通される低抵抗な状態となる。これに対して、ディジタルデータＡ及びＢが不一致のときには、上記直列接続されたトランジスタの少なくとも一つがオフ状態となるため、これら直列接続されたトランジスタ間の抵抗は非常に大きなものとなる。
【００８８】
このようにディジタルデータＡ及びＢの一致又は不一致に応じて、直列接続されたトランジスタの抵抗が変化することに着目して、本実施形態ではデータの一致又は不一致の判定を行う。詳しくは、上記ディジタルデータＡ及びＢが一致しているときの直列接続されたトランジスタＴＮＣの抵抗よりもその抵抗値が大きく、且つ同ディジタルデータＡ及びＢが不一致のときの同直列接続されたトランジスタＴＮＣの抵抗よりもその抵抗値の小さな抵抗を用意する。そして、この用意された抵抗と同直列接続されたトランジスタＴＮＣとをカレントミラー回路を介して並列に接続し、これら用意された抵抗及び同トランジスタＴＮＣ間の電位差に基づいて一致又は不一致の判定を行う。
【００８９】
このようにカレントミラー回路を用いて上記判定を行う具体的な一致判定回路として、本実施形態では、適宜その特性が調整されたトランジスタＴＮＤを上記抵抗として備える。このトランジスタＴＮＤは常時オン状態とされており、このときのトランジスタＴＮＤのソース端子及びドレイン端子間の抵抗が、上記条件を満たすように調整されている。
【００９０】
そして、ディジタルデータＡ及びＢの一致又は不一致に応じて直列接続されたトランジスタＴＮＣの抵抗がトランジスタＴＮＤの抵抗よりも小さくなるか大きくなるかすることが、カレントミラー回路によって検出される。このカレントミラー回路は、トランジスタＴＮＤのドレイン端子及びソース端子と直列接続されたトランジスタＴＮＣの両端とに電源２１及び接地２２による給電によってほぼ等しい電流を流すよう促すべく、ゲート端子がバイアスされたｐチャネルトランジスタＴＰＦ及びＴＰＧを備えている。そして、これら電源２１及び接地２２による給電は、所定のクロックＣＬＫ周期でトランジスタＴＮＥが導通制御されることで行われる。
【００９１】
このカレントミラーのアンプ機能により、直列接続されたトランジスタＴＮＣ及びトランジスタＴＮＤの各抵抗の差異に応じてそれらの一端（ノードＮｎとノードＮＤ）の電位に差異が生じる。そして、これらノードＮｎ及びノードＮＤの電位に生じる差異は、ノードＮｎの電位が配線２０に出力されることによって検出される。この配線２０は、上記クロックＣＬＫ周期でｐチャネルトランジスタＴＰＨを介して電圧ＶＤＤにプリチャージされている。そして、ノードＮｎの電位変化によってプリチャージされた配線２０の電位（図１０中、ＨＩＴと表記）が変化すると、この配線２０の電位に対応する論理を反転した信号がＣＭＯＳインバータ２３を介して判定結果として出力される。
【００９２】
ここで、本実施形態にかかる一致判定回路におけるディジタルデータＡ及びＢの一致又は不一致の判定態様について説明する。
まず、この一致判定回路に入力されるクロックＣＬＫが論理「Ｌ」状態となると、トランジスタＴＮＥがオフとなり、直列接続されたトランジスタＴＮＣ及びトランジスタＴＮＤと接地２２とが遮断される。更に、このとき、トランジスタＴＰＨがオン状態となることで、配線２０がプリチャージされその電位が電位ＶＤＤへと引き上げられる。
【００９３】
このように配線２０の電位が電位ＶＤＤへと引き上げられた後、上記各ビット比較回路Ｃ０、…Ｃｎ−１にディジタルデータＡ及びＢが入力される。そして、クロックＣＬＫの立ち上がりに伴い、トランジスタＴＰＨを介した配線２０への給電が中断されるとともに、トランジスタＴＮＥがオン状態となる。このトランジスタＴＮＥがオンとなることで、直列接続されたトランジスタＴＮＣ及びトランジスタＴＮＤと接地２２とが導通されることに起因した配線２０の電位変化が検出される。
【００９４】
すなわち、上記ディジタルデータＡ及びＢが一致している場合には、直列接続されたトランジスタＴＮＣの両端の抵抗の方がトランジスタＴＮＤの抵抗よりも小さいために、ノードＮｎの電位が接地電位側へ引き下げられる。これにより、配線２０の電位が接地電位側へと引き下げられ、この一致判定回路は、出力として論理「Ｈ」レベル信号を出力する。
【００９５】
一方、上記ディジタルデータＡ及びＢが不一致の場合には、トランジスタＴＮＤの抵抗の方が直列接続されたトランジスタＴＮＣの両端の抵抗よりも小さいために、ノードＮｎの電位は高電位側に維持される。したがって、この一致判定回路は、論理「Ｌ」レベル信号を出力する。
【００９６】
ここで、図１１を用いてこの一致判定回路における信号の電位変化について更に説明する。同図１１は、同一致判定回路における各種信号の変化態様のシミュレーション結果である。
【００９７】
同図１１に示すように、ディジタルデータＡ及びＢの一致又は不一致にかかわらず、クロックＣＬＫの立ち上がりに伴い（図１１（ａ））、ノードＮＤの電位はわずかに接地側へと引き下げられる（図１１（ｂ））。これに対して、配線２０の電位（図１１（ｃ）、ＨＩＴと表記）は、同ディジタルデータＡ及びＢの一致又は不一致に応じて大きく変化する。
【００９８】
すなわち、同ディジタルデータＡ及びＢが一致しているときには、上記配線２０の電位（ＨＩＴ）が接地電位側へと引き下げられ、上記インバータ２３の出力として論理「Ｈ」レベルの信号が出力される（図１１（ｄ））。一方、ディジタルデータＡ及びＢが不一致のときには、クロックＣＬＫの立ち上がり後も（図１１（ａ））、上記配線２０の電位（ＨＩＴ）がプリチャージ時の電位にてほぼ保持される（図１１（ｃ））。このため、上記インバータ２３の出力として論理「Ｌ」レベルの信号が出力される（図１１（ｄ））。
【００９９】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（８）２つのｎチャネルトランジスタから構成されるビット比較回路によって、ディジタルデータＡ及びＢの各ビット内容の一致又は不一致の判定を行うために、これらディジタルデータＡ及びＢのビット数の増大に対しても回路の大型化を好適に抑制することができる。
【０１００】
（９）インバータ２３を設けることで、一致判定にかかる信号を安定した論理「Ｈ」レベル又は論理「Ｌ」レベルの信号として出力することができる。
（１０）ビット比較回路の出力部と接続されるトランジスタを直列接続するとともに、カレントミラー回路を用いてこの直列接続されたトランジスタの抵抗の変化を検出した。これにより、ディジタルデータの入力タイミングや当該一致判定回路の活性化タイミングについて条件を柔軟に決定することができる。すなわち、上記直列接続されたトランジスタの抵抗値が安定する以前に同カレントミラー回路を活性化すると、入力されたディジタルデータの一致又は不一致に対応しない出力信号が同カレントミラー回路から出力されることがある。しかし、この場合、同トランジスタの抵抗値が安定すると出力信号は正しい値を出力するようになる。このため、入力タイミングや活性化タイミングの設定にかかわらず、一致又は不一致の判定を行うことができる。
【０１０１】
（第６の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第６の実施形態について、上記第５の実施形態との相違点を中心として図面を参照しつつ説明する。なお、上記第５の実施形態と同一の部材については同一の符号を付した。
【０１０２】
図１２は、本実施形態にかかるディジタルデータの一致判定回路の全体構成を示す回路図である。この実施形態では、上記第５の実施形態における一致判定回路から配線２０にプリチャージを行う回路を割愛した。ここで、本実施形態における一致判定態様について図１３に基づいて説明する。
＜ディジタルデータＡ及びＢが一致している場合：図１３（ａ）＞
この場合、クロックＣＬＫが論理「Ｌ」レベルのときには、上記配線２０の電位は不定となる。そして、クロックＣＬＫの立ち上がりによって、先の図１２に示したトランジスタＴＮＥがオン状態となることで、上記第５の実施形態同様、トランジスタＴＮＤ及び直列接続されたトランジスタＴＮＣが接地２２と導通される。このとき、直列接続されたトランジスタＴＮＣ間の抵抗がトランジスタＴＮＤの抵抗よりも小さいために、上記配線２０の電位（ＨＩＴ電位）が接地電位側に引き下げれられる。これにより、一致判定回路は、論理「Ｈ」レベル信号を出力する。
＜ディジタルデータＡ及びＢが不一致の場合：図１３（ｂ）＞
この場合も、クロックＣＬＫが論理「Ｌ」レベルのときには、上記配線２０の電位は不定となる。そして、クロックＣＬＫの立ち上がりによって、先の図１２に示したトランジスタＴＮＥがオン状態となると、トランジスタＴＮＤの抵抗が直列接続されたトランジスタＴＮＣ間の抵抗よりも小さいために、トランジスタＴＰＦを介して流れる電流によって上記配線２０の電位（ＨＩＴ電位）が電圧ＶＤＤ側に引き上げられる。これにより、一致判定回路は、論理「Ｌ」レベル信号を出力する。
【０１０３】
以上説明した本実施形態においても、先の第５の実施形態の上記効果（８）〜（１０）に準じた効果を得ることができる。
（第７の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第７の実施形態について、先の第５の実施形態との相違点を中心として説明する。
【０１０４】
先の第５の実施形態では、直列接続されたトランジスタＴＮＣの一端（ノードＮｎ）の電位変化に基づいてディジタルデータＡ及びＢの一致又は不一致の判定を行った。これに対して、本実施形態では、図１４に示すように、カレントミラー回路の構成を変更することでトランジスタＴＮＤの一端（ノードＮＤ）の電位変化に基づいて、こうした一致又は不一致の判定を行う。
【０１０５】
このカレントミラー回路も、直列接続されたトランジスタＴＮＣとトランジスタＴＮＤとに電源２１及び接地２２からの給電によってほぼ等しい電流を流すべく、ゲート端子がバイアスされたトランジスタＴＰＦ及びＴＰＧを備えている。ただし、同カレントミラー回路では、ｐチャネルトランジスタＴＰＥが上記トランジスタＴＰＦ及びＴＰＧと電源２１間に設けられるとともに、同トランジスタＴＰＥを介して電源２１からトランジスタＴＰＦ及びＴＰＧへの給電制御が行われる。そして、このトランジスタＴＰＥの導通及び遮断制御は、ゲート端子に所定周期のクロックＣＬＫを印加することで行われる。
【０１０６】
そして、ディジタルデータＡ及びＢの一致又は不一致に依存する上記トランジスタＴＮＣとトランジスタＴＮＤとの抵抗の大小関係が、ノードＮｎ及びノードＮＤの電位変化として検出される。この電位変化は、ノードＮＤ側の電位変化として配線２０’によって検出される。この配線２０’は、クロックＣＬＫの周期でｎチャネルトランジスタＴＨＮを介して接地電位側へプリチャージされている。そして、ノードＮＤの電位変化によって配線２０’の電位（図中、ＨＩＴと表記）が変化すると、この配線２０’の電位に対応した論理の反転信号がインバータ２３から判定結果として出力される。
【０１０７】
ここで、本実施形態にかかる一致判定態様について説明する。
この一致判定回路では、クロックＣＬＫの論理「Ｈ」レベルに対応してプリチャージが行われる。すなわち、クロックＣＬＫが論理「Ｈ」レベルとなることでトランジスタＴＮＨがオン状態となり、配線２０’の電位が接地電位側へ引き下げられる。したがって、クロックＣＬＫの論理「Ｈ」レベル時には、この一致判定回路はインバータ２３を介して論理「Ｈ」レベルの信号を出力する。
【０１０８】
そして、クロックＣＬＫが論理「Ｌ」レベルに変化すると、トランジスタＴＰＥがオン状態となり、２つのトランジスタＴＰＦ及びＴＰＧのドレイン側のノードＮＥが電位ＶＤＤ側へ引き上げられる。更に、トランジスタＴＮＨがオフ状態となることで、配線２０’と接地間が遮断される。
【０１０９】
ここで、２つのディジタルデータＡ及びＢが一致している場合には、トランジスタＴＮＤの抵抗が直列接続されたトランジスタＴＮＣの抵抗よりも大きいため、ノードＮＤの電位が電源２１の電位ＶＤＤ側へ引き上げられる。このため、配線２０’の電位（ＨＩＴ電位）も電位ＶＤＤ側へ引き上げられ、一致判定回路は、論理「Ｌ」レベルの信号を出力する。
【０１１０】
一方、２つのディジタルデータＡ及びＢが不一致の場合には、直列接続されたトランジスタＴＮＣの抵抗がトランジスタＴＮＤの抵抗よりも大きいために、ノードＮＤの電位は、低電位にて維持される。このため、配線２０’の電位（ＨＩＴ電位）も低電位にて維持され、一致判定回路は、論理「Ｈ」レベルの信号を出力する。
【０１１１】
以上説明した本実施形態においても、先の第５の実施形態の上記（８）〜（１０）の効果を得ることができる。
なお、上記第５〜第７の各実施形態に共通して変更可能な要素としては以下のものがある。
【０１１２】
・直列接続されたトランジスタＴＮＣの両端の抵抗値と比較される抵抗としては、トランジスタＴＮＨに限られず、例えば抵抗配線でもよい。図１５に、先の第５の実施形態においてトランジスタＴＮＨの代わりに抵抗Ｒを備えた場合を例示する。
【０１１３】
・上記各実施形態及びその変形例では、いずれも２つのディジタルデータＡ及びＢの一致又は不一致の判定を行う構成としたが、３つ以上のディジタルデータの全てが一致するか否かを判定する構成としてもよい。ここで、ｎビットからなるＭ個のディジタルデータの全てが一致するか否かを判定する構成としては、先の第４の実施形態及びその変形例において述べたような態様で行うことができる。すなわち、Ｍ個のディジタルデータの任意の２つの組み合わせからいくつかを選択することで全てのディジタルデータを含み且つその全ての一致を判定し得るようにし、これらについて各一対のディジタルデータの一致又は不一致を、上記各実施形態において示したビット比較回路を用いて行う。
【０１１４】
こうした３つ以上のディジタルデータの全てが一致しているか否かを判定する回路として、図１６に３つのディジタルデータの全てが一致しているか否かを判定する回路の一例を示す。この回路では、ディジタルデータＡ及びＢと、ディジタルデータＡ及びＣとについてそれらの一致又は不一致の判定を行うことでディジタルデータＡ及びＢ及びＣの全てが一致しているか否かを判定する。勿論、これらディジタルデータＡ及びＢ及びＣの全てが一致しているか否かを判定する回路としてはこれに限られず、例えばディジタルデータＡ及びＢと、ディジタルデータＢ及びＣとについてそれらの一致又は不一致の判定を行うようにしてもよい。
【０１１５】
また、図１７には、ｎビットからなるＭ個のディジタルデータ（Ｄ１、Ｄ２、…ＤＭ）の全てが一致しているか否かを判定する回路の一例を示す。この回路においても、Ｍ個のディジタルデータの任意の２つの組み合わせの中から全てのディジタルデータを含み且つそれらの一致を判定し得るように選択する選択態様を先の図９と同様とした。
【０１１６】
・ビット比較回路へのディジタルデータの入力態様は、上記各実施形態及びそれらの変形例において例示したものに限られない。要は、ビット比較回路に入力された２つのディジタルデータの対応するビット内容が一致するときにその出力が論理「Ｈ」と、また不一致のときには同出力が論理「Ｌ」となるものであればよい。
【０１１７】
・更に、このビット比較回路の構成としては、ｎチャネルトランジスタを２つ用いる構成にも限らず、ｐチャネルトランジスタを２つ用いる等、制御端子及び２つの入出力端子を備えたトランジスタを２つ用いる構成であればよい。図１９にｐチャネルトランジスタを２つ用いて２つのディジタルデータＡ及びＢの一致又は不一致の判定を行う例を示す。また、図２０に同じくｐチャネルトランジスタを２つ用いてＭ個のディジタルデータの任意の２つの組み合わせからいくつかを選択することで全てのディジタルデータを含み且つその全ての一致を判定し得るようにした例を示す。
【０１１８】
こうした場合であれ、判定対象となる２つのディジタルデータの対応するビット内容の入力態様を、それらデータの一致又は不一致に応じてビット比較回路がそれぞれ論理「Ｈ」レベル又は論理「Ｌ」レベルの信号を出力するように設定することで上記各実施形態及びそれらの各変形例の奏する効果に準じた効果を奏することができる。
【０１１９】
・カレントミラー回路としては、上記各実施形態及びそれらの変形例に例示したものにも限られない。例えば、トランジスタＴＰＦ及びＴＰＧの代わりにバイポーラトランジスタを用いて、トランジスタＴＮＣ及びＴＮＤ間にほぼ等しい電流を流すよう促すべく同バイポーラトランジスタのベース端子をバイアスする構成としてもよい。
【０１２０】
・また、上記直列接続されたトランジスタＴＮＣとしては、ｎチャネルトランジスタに限られず、任意のスイッチングトランジスタでよい。これについては、例えばｐチャネルトランジスタを用いて、それら直列接続されたトランジスタの両端の電位を設定することで、ディジタルデータＡ及びＢが一致しているときに全てのｐチャネルトランジスタがオンとなるような構成とするなどしてもよい。この場合には、入力されるデータが一致するときに論理「Ｌ」レベルの信号が、また不一致のときに論理「Ｈ」レベルの信号がそれぞれ出力されるようにビット比較回路の構成及び同ビット比較回路へのデータの入力態様を変更する。図２１に、上記直列接続されたトランジスタとしてｐチャネルトランジスタを用いて２つのディジタルデータＡ及びＢの一致又は不一致の判定を行う例を示す。また、図２２に同じく直列接続されたトランジスタとしてｐチャネルトランジスタを２つ用いてＭ個のディジタルデータの任意の２つの組み合わせからいくつかを選択することで全てのディジタルデータを含み且つその全ての一致を判定し得るようにした例を示す。
【０１２１】
・更に、ディジタルデータＡ及びＢの一致又は不一致によって直列接続されたトランジスタの抵抗の変化を検出するものとしては、カレントミラー回路を用いて他の抵抗と比較するものにも限られない。例えば、電位差を有する一対の給電端間に直列接続されたトランジスタに電流が流れたときに一致と判定する構成などにしてもよい。
【０１２２】
・更に、上記各実施形態及びその変形例におけるように、ビット比較回路が直列接続されたトランジスタとともに用いられるものにも限られず、例えば図１８に例示するような構成としてもよい。図１８に例示される一致判定回路は、先の図７に示した回路と同様の態様にてプリチャージされる配線を備え、この配線の電位変化から判定結果の読み出しがなされる回路である。すなわち、この回路では、ｎチャネルトランジスタＴＮＳ０、ＴＮＳ１、…、ＴＮＳｎ−１によって配線及び接地間の導通制御がなされる。そして、判定対象となるディジタルデータＡ及びＢの一致するときには、全てのビット比較回路から論理「Ｌ」レベルの信号が出力されるために、配線１０は、プリチャージされたときの電位を維持する。一方、同ディジタルデータＡ及びＢが不一致のときには、少なくとも１つのビット比較回路から論理「Ｈ」レベルの信号が対応するトランジスタＴＮＳのゲート端子に印加され、配線１０の電位が接地側へ引き下げられる。
【０１２３】
（第８の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第８の実施形態について、上記第５の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２４】
上記第５の実施形態では、上記ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力部と接続されるトランジスタを一対の給電端間に直列接続するとともに、同給電端間の抵抗の変化を検出することによってディジタルデータＡ及びＢの一致又は不一致を検出した。これに対し、本実施形態では、各ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力部と接続するトランジスタの入出力端子が一対の給電端間に並列接続されるとともに、同給電端間の抵抗の変化を検出することによってディジタルデータＡ及びＢの一致又は不一致を検出する。
【０１２５】
詳しくは、本実施形態におけるビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）も、図２３に示されるように、先の図１０に示したものと同様の構成を有する。そして、これら一対のビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力部は、その入出力端子が一対の給電端間に並列接続されたｎチャネルトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１の各ゲート端子に印加される。
【０１２６】
そして、本実施形態では、上記論理信号やその反転信号の印加態様を、各ビット内容が一致していれば論理「Ｌ」レベルの信号を、不一致のときには論理「Ｈ」レベルの信号をそれぞれ出力するように設定する。これにより、ディジタルデータＡ及びＢが一致しているときには、上記並列接続されたトランジスタの全てがオフ状態となるため、上記一対の給電端間の抵抗は非常に大きなものとなる。これに対し、ディジタルデータＡ及びＢが不一致のときには、上記並列接続されたトランジスタの少なくとも一つがオン状態となるため、上記一対の給電端間は、導通が容易な低抵抗な状態となる。
【０１２７】
このようにディジタルデータＡ及びＢの一致又は不一致に応じて、並列接続されたトランジスタの抵抗、換言すれば上記一対の給電端間の抵抗が変化することに着目して、データの一致又は不一致の判定を行う。詳しくは、上記ディジタルデータＡ及びＢが一致しているときの上記並列接続されたトランジスタの抵抗よりもその抵抗値が小さく、且つ同ディジタルデータＡ及びＢが不一致のときの上記並列接続されたトランジスタの抵抗よりもその抵抗値が大きな抵抗を用意する。
【０１２８】
そして、本実施形態においては、この用意された抵抗と上記並列接続されたトランジスタとをラッチ型回路を介して並列に接続し、それらラッチ型回路を介して並列接続された回路間（上記抵抗及び上記トランジスタ間）の電位差に基づいて一致又は不一致の判定を行う。
【０１２９】
このように、ラッチ型回路を用いることで、上記第５の実施形態のカレントミラー回路を用いる場合と比較して、当該ディジタルデータの一致判定を高速且つ低消費電力にて駆動することができるようになる。すなわち、ラッチ型回路では、動作の高速性に加えて信号をラッチした後には電力がほとんど消費されないという特徴がある。これに対し、カレントミラー回路を用いる場合、一致判定に伴うカレントミラー回路の活性化の間は電流が流れ続ける。
【０１３０】
具体的には、上記ラッチ型回路は、図２３に示されるように、電源２１及び接地２２を備えるとともに、これら電源２１及び接地２２間で給電可能なかたちで、次の２つのインバータ構造が互いにループ接続されるラッチ部を備える。
・ｐチャネルトランジスタＴＰＦ及びｎチャネルトランジスタＴＮＦからなるインバータ構造
・ｐチャネルトランジスタＴＰＧ及びｎチャネルトランジスタＴＮＧからなるインバータ構造
そして、このラッチ部及び接地２２間には、上記並列接続されたトランジスタと例えば抵抗配線からなる抵抗Ｒとがそれぞれ接続されている。そして、上記電源２１及び接地２２間を所定のクロックＣＬＫ周期で導通制御すべく、換言すれば当該一致判定回路を活性化すべく、トランジスタＴＮＥが接地２２側に設けられている。このトランジスタＴＮＥによる導通制御によって上記並列接続されたトランジスタ及び抵抗Ｒ間に電位差が生じると、この電位差は、ラッチ部によって増幅されるとともに、上記インバータ構造の互いにループ接続された接続点の電位として保持される。換言すれば、この電位差は、ノードＮａ及びＮｂの電位として保持される。そして、この保持される電位が出力電位（図中、ＨＩＴと表記するとともに、この反転出力電位を／ＨＩＴと表記）となる。
【０１３１】
更に、上記ラッチ型回路を備える一致判定回路は、一致判定にかかる動作の正確性を期すべく、更には上記並列接続されたトランジスタ及び抵抗Ｒ間に生じる抵抗値の差を精度よく検出すべく、以下のような様々な機能を備えている。
【０１３２】
すなわち、上記一致判定前に上記ノードＮａ及びＮＡ、並びにノードＮｂ及びＮＢを導通状態とすべく、また、上記一致判定前にノードＮａ及びＮｂの電位を一旦同電位とすべく、それぞれプリチャージ回路ＰＣ１及びＰＣ２を備えている。これらプリチャージ回路ＰＣ１及びＰＣ２は、電位ＶＤＤの電源と、該電源による上記ラッチ部への給電を所定のクロックＣＬＫ周期で行うｐチャネルトランジスタとから構成される。これにより、クロックＣＬＫが論理「Ｌ」状態である一致判定前に、上記ノードＮａ及びＮＡ、並びにノードＮｂ及びＮＢを導通状態とするとともに、上記ノードＮａ及びＮｂの電位を一旦電源電位ＶＤＤとすることができる。
【０１３３】
また、上記並列接続されたトランジスタ及び抵抗Ｒの接続されるノードＮＡ及びＮＢの電位を一致判定前にノードＮａ及びＮｂの電位と等しくすべく、上記プリチャージ回路ＰＣ１及びＰＣ２と同一構成のプリチャージ回路ＰＣ３及びＰＣ４を備えている。すなわち、一致判定前（クロックＣＬＫが論理「Ｌ」のとき）には、上記プリチャージ回路ＰＣ１及びＰＣ２によって上記ラッチ部のみならず、ノードＮＡ及びＮＢもプリチャージされる。ただし、この際ｎチャネルトランジスタＴＮＦ及びＴＮＧを介すために、ノードＮＡ及びＮＢの電位が上記電源電位ＶＤＤより閾値だけ低い電位へとチャージされるにつれ、同ノードＮＡ及びＮＢをチャージする能力が低下する。このため、本実施形態では、ノードＮＡ及びＮＢを直接プリチャージすべくプリチャージ回路ＰＣ３及びＰＣ４を備える。
【０１３４】
更に、上記ノードＮＡ及びＮＢを判定前に迅速に同電位とすべく、その入出力端子がノードＮＡ及びＮＢ間に接続されたｐチャネルトランジスタからなるイコライズ回路ＩＺを備える。このイコライズ回路ＩＺでは、ｐチャネルトランジスタの制御端子に上記クロックＣＬＫが入力され、このクロックＣＬＫの論理「Ｌ」時にはノードＮＡ及びＮＢ間が導通制御されることで、これらノード間を迅速に同電位とすることができる。
【０１３５】
ここで、本実施形態にかかる一致判定回路におけるディジタルデータＡ及びＢの一致又は不一致の判定態様について説明する。
まず、この一致判定回路に入力されるクロックＣＬＫが論理「Ｌ」状態となると、トランジスタＴＮＥがオフ状態となるとともに、プリチャージ回路ＰＣ１〜４及びイコライズ回路ＩＺのｐチャネルトランジスタがオン状態となる。これにより、上記ノードＮａ及びＮｂや、ノードＮＡ及びＮＢの電位が電源電位ＶＤＤにプリチャージされる。
【０１３６】
このクロックＣＬＫの論理「Ｌ」状態時において、上記各ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）に、ディジタルデータＡ及びＢの各ビット内容が入力される。そして、クロックＣＬＫが論理「Ｈ」へと立ち上がることで当該一致判定回路が活性状態となり、一致判定が行われる。すなわち、上記プリチャージ回路ＰＣ１〜４やイコライズ回路ＩＺがオフ状態となるとともに、トランジスタＴＮＥがオン状態となる。そして、ノードＮＡ及びＮＢ間と、抵抗Ｒとの抵抗値の差に起因する電位差がラッチ部にて増幅され保持される。
【０１３７】
すなわち、ディジタルデータＡ及びＢが一致する場合には、ノードＮＡ及びＮＧ間の抵抗が抵抗Ｒよりも大きな抵抗値となるため、ノードＮＧが接地電位に引き下げられるに伴い、ノードＮＢの電位がノードＮＡの電位よりも早く低下する。これにより、ノードＮｂの電位がノードＮａの電位よりも早く低下し、最終的に、トランジスタＴＮＦがオフ状態且つトランジスタＴＰＦがオン状態となる一方、トランジスタＴＮＧがオン状態且つトランジスタＴＰＧがオフ状態となる。これにより、一致判定回路からの出力信号（ＨＩＴ）は論理「Ｈ」となり、出力反転信号（／ＨＩＴ）は論理「Ｌ」となる。
【０１３８】
これに対し、ディジタルデータＡ及びＢが不一致の場合には、ノードＮＡ及びＮＧ間の抵抗が抵抗Ｒよりも小さな抵抗値となるため、ノードＮＧが接地電位に引き下げられるに伴い、ＮＡの電位がＮＢの電位よりも早く低下する。これにより、Ｎａの電位がＮｂの電位よりも早く低下し、最終的に、トランジスタＴＮＦがオン状態且つトランジスタＰＡがオフ状態となる一方、トランジスタＴＮＧがオフ状態且つトランジスタＯＢがオン状態となる。これにより、一致判定回路からの出力信号（ＨＩＴ）は論理「Ｌ」となり、出力反転信号（／ＨＩＴ）は論理「Ｈ」となる。
【０１３９】
なお、上記クロックＣＬＫは、このディジタルデータＡ及びＢの入力に伴う各ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）及びトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１の状態が安定した後に立ち上がるように設定する。換言すれば、上記一対の給電端間の抵抗値が確定した後に立ち上がるように設定する。
【０１４０】
以上説明した本実施形態によれば、先の第５の実施形態の上記（８）の効果が得られるとともに、更に以下の効果が得られるようになる。
（１１）並列接続されたトランジスタの抵抗値の変化をラッチ型の回路を用いて検出するようにした。これにより、高速に一致判定を行うことができるとともに、消費電力を低減させることができるようになる。
【０１４１】
（１２）プリチャージ回路ＰＣ１〜ＰＣ４を設け、一致判定に先立ってノードＮＡ、ＮＢ、Ｎａ、Ｎｂをプリチャージした。これにより、一致判定に先立ち、ノードＮａ及びＮＡ間、並びにノードＮｂ及びＮＢ間を導通状態とすることができ、ひいては、一致判定動作を的確に行うことができるようになる。また、一致判定前にノードＮａ及びＮｂの電位を等しくすることができるために、上記並列接続されたトランジスタ及び抵抗Ｒ間に生じる抵抗を精度よく検出することができるようになる。
【０１４２】
（１３）イコライズ回路ＩＺを用いることで、一致判定前のノードＮＡ及びノードＮＢ間の電位を迅速に同電位にすることができる。
なお、上記第８の実施形態は以下のように変更して実施してもよい。
【０１４３】
・抵抗Ｒとしては、抵抗配線等の抵抗素子に限らず、例えば図２４に例示するようなトランジスタＴＮＤでもよい。この際、トランジスタの抵抗値は、上記第８の実施形態の抵抗Ｒと同様に設定する。
【０１４４】
・プリチャージ回路による十分なチャージを行うことができるなら、イコライズ回路ＩＺを用いなくてもノードＮＡ及びＮＢの電位を同一にすることができる。図２５に、先の図２３においてイコライズ回路を削減した例が、また図２６に、先の図２４においてイコライズ回路を削減した例をそれぞれ示す。
【０１４５】
・また、プリチャージ回路ＰＣ１及び２によってノードＮＡ及びＮＢがチャージされることで、これらの電位が十分に同一となるように設定できるなら、プリチャージ回路ＰＣ３及び４についてはこれを低減してもよい。この設定としては、ノードＮＡ及びＮＢ間の電位を同一とするイコライズ回路を設けたり、一致判定回路に設けるトランジスタ特性を調整したりすることが考えられる。
【０１４６】
・ラッチ型回路を活性化する手段としては、上記トランジスタＴＮＥに限らず、例えば図２７に例示するようにクロックＣＬＫの入力されるインバータ回路ＩＶでもよい。
【０１４７】
（第９の実施形態）
以下、本発明にかかるディジタルデータの一致判定回路の第９の実施形態について、上記第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１４８】
上記第８の実施形態では、ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力部と接続されるトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１をｎチャネルトランジスタとした。これに対し、本実施形態では、図２８に示されるように、ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）の出力部と接続されるトランジスタＴＰＣ０、ＴＰＣ１、…、ＴＰＣｎ−１をｐチャネルトランジスタとする。
【０１４９】
このようにｐチャネルトランジスタ（Ｃ０、Ｃ１、…、Ｃｎ−１）を用いることに対応して、ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）は、ディジタルデータＡ及びＢが一致したときに論理「Ｈ」の信号を、不一致のときには論理「Ｌ」の信号をそれぞれ出力するようにする。こうした出力特性を有するビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）を、本実施形態ではｐチャネルトランジスタＴＰＡ０、ＴＰＡ１、…、ＴＰＡｎ−１、ＴＰＢ０、ＴＰＢ１、…、ＴＰＢｎ−１を用いて構成する。
【０１５０】
また、本実施形態では、電源２１及び接地２２を備える上記ラッチ型回路において、並列接続されたトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１と抵抗Ｒとを電源２１及び上記ラッチ部間に接続する。そしてこの電源２１側に、当該一致判定回路を活性化するトランジスＴＰＥを設ける。
【０１５１】
このような構成とすることで、当該一致判定回路を構成するトランジスタの特性を的確に利用することができる。すなわち、ｐチャネルトランジスタについては、接地２２側の電位を伝達するよりも、電源２１の電位ＶＤＤを伝達する方が有利である。この点、上記構成によれば、ラッチ部及び上記トランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１の接続点であるノードＮＢや、ラッチ部及び抵抗Ｒの接続点であるノードＮＡに対し、電源２１による給電を好適に行うことができる。
【０１５２】
更に、図２８に示されるように、ラッチ部のｐチャネルトランジスタＴＰＦ及びＴＰＧがノードＮＡ及びＮＢ側となるため、一致判定前にノードＮＡ及びＮａ間、並びにノードＮＢ及びＮｂ間を導通状態とすべく、プリチャージ回路ＰＣ１’及びＰＣ２’を備える。これらプリチャージ回路ＰＣ１’及びＰＣ２’は、接地と、該接地による上記ノードＮａ及びノードＮｂへのディスチャージをクロックＣＬＫ周期で行うｎチャネルトランジスタを備えている。これにより、クロックＣＬＫが論理「Ｈ」レベルである一致判定前に、ノードＮＡ及びＮａ間、並びにノードＮＢ及びＮｂ間を導通状態とするとともに、ノードＮａ及びＮｂの電位を一旦接地電位とすることができる。なお、本明細書では、一致判定前のチャージ動作及びディスチャージ動作をいずれもプリチャージと表記する。
【０１５３】
また、一致判定に先立ち、上記ノードＮＡ及びＮＢの電位を上記ノードＮａ及びＮｂの電位と等しくすべく、上記プリチャージ回路ＰＣ１’及びＰＣ２’と同一構成のプリチャージ回路ＰＣ３’及びＰＣ４’を備えている。すなわち、一致判定前（クロックＣＬＫが論理「Ｈ」のとき）には、上記プリチャージ回路ＰＣ１’及びＰＣ２’によって上記ノードＮａ及びＮｂのみならず、ノードＮＡ及びＮＢもプリチャージされる。ただし、この際ｐチャネルトランジスタＴＰＦ及びＴＰＧを介すために、ノードＮＡ及びＮＢの電位が上記接地電位より閾値だけ高い電位へとディスチャージされるにつれ、同ノードＮＡ及びＮＢをディスチャージする能力が低下する。このため、本実施形態では、ノードＮＡ及びＮＢを直接プリチャージすべくプリチャージ回路ＰＣ３’及びＰＣ４’を備える。
【０１５４】
更に、上記ノードＮＡ及びＮＢを判定前に迅速に同電位とすべく、その入出力端子がノードＮＡ及びＮＢ間に接続されたｎチャネルトランジスタからなるイコライズ回路ＩＺ’を備える。このイコライズ回路ＩＺ’では、ｎチャネルトランジスタの制御端子に上記クロックＣＬＫが入力され、このクロックＣＬＫの論理「Ｈ」時にはノードＮＡ及びＮＢ間が導通制御されることで、これらノードＮＡ及びＮＢ間を迅速に導電位とすることができる。
【０１５５】
ここで、本実施形態にかかる一致判定回路におけるディジタルデータＡ及びＢの一致又は不一致の判定態様について説明する。
まず、この一致判定回路に入力されるクロックＣＬＫが論理「Ｈ」状態となると、トランジスタＴＰＥがオフ状態となるとともに、プリチャージ回路ＰＣ１’〜４’及びイコライズ回路ＩＺ’のｎチャネルトランジスタがオン状態となる。これにより、上記ノードＮａ及びＮｂや、ノードＮＡ及びＮＢの電位が接地へと引き下げられる。
【０１５６】
このクロックＣＬＫの論理「Ｈ」レベル状態時において、上記各ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）に、ディジタルデータＡ及びＢの各ビット内容が入力される。そして、クロックＣＬＫが論理「Ｌ」レベルへと立ち下がることで当該一致判定回路が活性状態となり、一致判定が行われる。すなわち、トランジスタＴＰＥがオン状態となるとともに、上記プリチャージ回路ＰＣ１〜４やイコライズ回路ＩＺがオフ状態となる。そして、ノードＮＡ及びＮＢ間と、抵抗Ｒとの抵抗値の差に起因する電位差がラッチ部にて増幅され保持される。
【０１５７】
すなわち、ディジタルデータＡ及びＢが一致する場合には、ノードＮＡ及びＮＶ間の抵抗が抵抗Ｒよりも大きな抵抗値となるため、ノードＮＶが電源電位ＶＤＤに引き上げられるに伴い、ノードＮＡの電位がノードＮＢの電位よりも早く上昇する。これにより、ノードＮａの電位がノードＮｂの電位よりも早く上昇し、最終的に、トランジスタＴＰＦがオフ状態且つトランジスタＴＮＦがオン状態となる一方、トランジスタＴＰＧがオン状態且つトランジスタＴＮＧがオフ状態となる。これにより、一致判定回路からの出力信号（ＨＩＴ）は論理「Ｈ」となり、出力反転信号（／ＨＩＴ）は論理「Ｌ」となる。
【０１５８】
これに対し、ディジタルデータＡ及びＢが不一致の場合には、ノードＮＡ及びＮＶ間の抵抗が抵抗Ｒよりも小さな抵抗値となるため、ノードＮＶが電源電位ＶＤＤに引き上げられるに伴い、ノードＮＢの電位がＮＡの電位よりも早く上昇する。これにより、ノードＮｂの電位がＮａの電位よりも早く上昇し、最終的に、トランジスタＴＮＦがオフ状態且つトランジスタＴＰＦがオン状態となる一方、トランジスタＴＮＧがオン状態且つトランジスタＴＰＧがオフ状態となる。これにより、一致判定回路からの出力信号（ＨＩＴ）は論理「Ｌ」となり、出力反転信号（／ＨＩＴ）は論理「Ｈ」となる。
【０１５９】
なお、上記クロックＣＬＫは、このディジタルデータＡ及びＢの入力に伴う各ビット比較回路（Ｃ０、Ｃ１、…、Ｃｎ−１）及びトランジスタＴＮＣ０、ＴＮＣ１、…、ＴＮＣｎ−１の状態が安定した後に立ち下がるように設定する。
【０１６０】
以上説明した本実施形態によれば、先の第５の実施形態の上記（８）の効果や、先の第８の実施形態の上記（１１）〜（１３）の効果が得られるようになる。
なお、上記第９の実施形態は、以下のように変更して実施してもよい。
【０１６１】
・抵抗Ｒとしては、抵抗配線等の抵抗素子に限らず、例えば図２９に例示するようなトランジスタＴＮＤでもよい。この際、トランジスタの抵抗値は、上記第９の実施形態の抵抗Ｒと同様に設定する。
【０１６２】
・プリチャージ回路による十分なディスチャージを行うことができるなら、イコライズ回路ＩＺ’を用いなくてもノードＮＡ及びＮＢの電位を同一にすることができる。図３０に、先の図２８においてイコライズ回路を削減した例が、また図３１に、先の図２９においてイコライズ回路を削減した例をそれぞれ示す。
【０１６３】
・また、プリチャージ回路ＰＣ１’及びＰＣ２’によってノードＮＡ及びＮＢがディスチャージされることで、これらの電位が十分に同一となるように設定できるなら、プリチャージ回路ＰＣ３’及びＰＣ４’についてはこれを低減してもよい。この設定としては、ノードＮＡ及びＮＢ間の電位を同一とするイコライズ回路を設けたり、一致判定回路に設けるトランジスタ特性を調整したりすることが考えられる。
【０１６４】
・ラッチ型回路を活性化する手段としては、上記トランジスタＴＰＥに限らず、例えば図３２に例示するようにクロックＣＬＫの入力されるインバータ回路ＩＶでもよい。
【０１６５】
（第８及び第９の実施形態に共通の変形例）
・上記第８及び９の実施形態及びその変形例では、いずれも２つのディジタルデータＡ及びＢの一致又は不一致の判定を行う構成としたが、３つ以上のディジタルデータの全てが一致するか否かを判定する構成としてもよい。ここで、ｎビットからなるＭ個のディジタルデータの全てが一致するか否かを判定する構成としては、先の第４の実施形態及びその変形例、更には第７の実施形態の変形例において述べたような態様で行うことができる。すなわち、Ｍ個のディジタルデータの任意の２つの組み合わせからいくつかを選択することで全てのディジタルデータを含み且つその全ての一致を判定し得るようにし、これらについて各一対のディジタルデータの一致又は不一致を、上記各実施形態において示したビット比較回路を用いて行う。
【０１６６】
図３３に、上記第８の実施形態と同様のｎチャネルトランジスタを用いてｎビットからなるＭ個のディジタルデータ（Ｄ１、Ｄ２、…ＤＭ）の全てが一致しているか否かを判定する際のビット比較回路及びその出力部と接続するトランジスタを例示する。また、図３４に、上記第９の実施形態と同様のｐチャネルトランジスタを用いてｎビットからなるＭ個のディジタルデータ（Ｄ１、Ｄ２、…ＤＭ）の全てが一致しているか否かを判定する際のビット比較回路及びその出力部と接続するトランジスタを例示する。これらの図３３及び図３４においては、Ｍ個のディジタルデータの任意の２つの組み合わせの中から全てのディジタルデータを含み且つそれらの一致を判定し得るように選択する選択態様を先の図９及び図１７と同様の例を示した。
【０１６７】
・ラッチ型回路の構成は、上記各実施形態やその変形例で例示したものに限らない。例えば先の図２３に示したラッチ型回路において、トランジスタＴＰＦ及びＴＰＧをｎチャネルトランジスタで、またトランジスタＴＮＦ及びＴＮＧをｐチャネルトランジスタでそれぞれ構成してもよい。この場合、一致判定に先立ちノードＮａ及びＮｂを所定の電位に駆動するプリチャージ回路は、同一致判定前に一旦ノードＮａ及びＮＡ、並びにノードＮｂ及びＮＢを導通させるべくディスチャージ動作を行うものに変更する。
【０１６８】
・プリチャージ回路やイコライズ回路については、上記各実施形態及びその変形例で例示したものに限らない。要は、判定結果を電位情報として保持するラッチ部のノードと、判定対象となるディジタルデータの入力によりその抵抗値が変化する一対の給電端及び比較用抵抗とを一致判定前に導通状態とするような初期化機能を有すればよい。また、この初期化機能を有するのであれば、プリチャージ回路及びイコライズ回路を削除してもよい。ただし、こうした場合においても、ラッチ部において判定結果を電位情報として保持する２つのノードの電位を略等しく設定するほど、換言すればこれらノード間の電位差を縮小するほど、一致又は不一致の判定をより正確に行うことができる。
【０１６９】
・先の図２３〜図３２に例示したようなラッチ型回路において、並列接続されたトランジスタを用いる代わりに、先の図１０、図１２、図１４〜図１７、図１９〜２２に例示するような直列接続されたトランジスタを用いてもよい。
【０１７０】
・また、図２３〜図３２に例示されるような並列接続されたトランジスタを、先の図１０、図１２、図１４〜図１７、図１９〜２２に例示するようなカレントミラー回路に接続することで、一致判定回路を構成してもよい。
【０１７１】
（第１０の実施形態）
上記８の実施形態で説明したように、ラッチ型回路は、低消費電力性と、例えば先の図４７に示す回路と比較して動作の高速性とを有する。こうしたラッチ型回路を用いたディジタルデータの一致判定回路は、上記第８及び第９の実施形態及びそれらの変形例にて例示された回路に限らない。要は、判定対象となるディジタルデータが入力され、これらが一致している場合と不一致の場合とで抵抗値が異なる抵抗回路と比較用抵抗とを備える構成であればよい。
【０１７２】
図３５に、こうした抵抗回路として、Ｍ個のディジタルデータ（Ｄ１０、Ｄ１１、…、Ｄ１ｎ−１、Ｄ２０、Ｄ２１、…、Ｄ２ｎ−１、ＤＭ０、ＤＭ１、…、ＤＭｎ−１）が入力される抵抗回路と、比較用抵抗Ｒとを備えるラッチ型回路を備えるディジタルデータの一致判定回路を示す。
【０１７３】
この一致判定回路、先の図２３に示したものと同様、トランジスタＴＰＦ、ＴＰＧ、ＴＮＦ、ＴＮＧによって構成されるラッチ部及び活性化回路１００間に、抵抗回路及び抵抗Ｒが備えられている。ここで、活性化回路１００は、クロックＣＬＫに同期して一致判定回路を活性化するものである。また、付加容量１０１は、先の第２の実施形態で例示したように、所定のノード（この例ではノードＮＢ）の容量を最適な容量にするものである。この付加容量を付与する箇所については任意であり、また必ずしも付加しなくてもよい。
【０１７４】
更に、プリチャージ回路１１０〜１１３は、それぞれノードＮａ、Ｎｂ、ＮＡ、ＮＢの電位を所定の電位にするためにプリチャージ動作を行う回路である。更に、イコライズ回路１２０及び１２１は、それぞれノードＮａ及びＮｂ間、又はノードＮＡ及びＮＢ間の電位を例えば同電位とするなどの調整をする回路である。
【０１７５】
これらプリチャージ回路１１０〜１１３やイコライズ回路１２０及び１２１によって、一致判定に先立ち、以下に示す様々な設定や、それらを組み合わせた設定などを行うことができる。
（ア）ノードＮａ及びＮＡ間、並びにノードＮｂ及びＮＢ間を導通状態とする。
（イ）ノードＮａ及びＮｂ間の電位を等しくする。
（ウ）ノードＮＡ及びＮＢ間の電位を等しくする。
【０１７６】
なお、こうした設定は、プリチャージ回路１１０〜１１３及びイコライズ回路１２０及び１２１の全てを用いなくても行うことができる。図３６に、図３５においてイコライズ回路を削減した例を、また図３７に図３５においてプリチャージ回路を削減した例をそれぞれ示す。
【０１７７】
また、図３８に例示するように、先の図２８に示したものと同様、トランジスタＴＰＦ、ＴＰＧ、ＴＮＦ、ＴＮＧによって構成されるラッチ部を接地側に設けるとともに、接地電位よりも高電位にてラッチ型回路を活性化する活性化回路２００を備えるようにしてもよい。この回路においても、プリチャージ回路２１０〜２１３やイコライズ回路２２０及び２２１によって、上記（ア）〜（ウ）の設定の組み合わせを行う。
【０１７８】
また、こうした（ア）〜（ウ）の設定の組み合わせは、プリチャージ回路２１０〜２１３及びイコライズ回路２２０及び２２１の全てを用いなくても行うことができる。図３９に、図３８においてイコライズ回路を削減した例を、また図４０に図３８においてプリチャージ回路を削減した例をそれぞれ示す。
【０１７９】
なお、一致判定回路が搭載されるディバイス上において、ディジタルデータ（Ｄ１０、Ｄ１１、…、Ｄ１ｎ−１、Ｄ２０、…）に加えてその論理反転信号（／Ｄ１０、／Ｄ１１、…、／Ｄ１ｎ−１、／Ｄ２０…）が生成されていることが多々ある。この場合、先の第６〜第９の実施形態のように、これらディジタルデータの各ビット内容に対応した論理信号及びその論理反転信号が入力され、ディジタルデータの一致と不一致とで抵抗値が異なる抵抗回路を用いてもよい。図４１〜図４６に、先の図３５〜図４１の抵抗回路を、こうした抵抗回路に変更した例をそれぞれ示す。
【０１８０】
（その他の実施形態）
以上説明した上記各実施形態に共通して変更可能な要素としては以下のものがある。
【０１８１】
・クロックＣＬＫの代わりに、必ずしも周期的な動作を伴わないイネーブル信号を用いて一致判定回路の活性化や、プリチャージ回路、イコライズ回路の制御等、一致判定回路の動作制御を行ってもよい。これによっても、例えば一致判定に先立ち、プリチャージ回路やイコライズ回路を駆動するよう等、様々な設定が可能である。
【０１８２】
なお、上記各実施形態及びその変形例から把握できる技術思想としては、以下のものがある。
（１）複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択されたディジタルデータが入力される際、これらディジタルデータの全てが一致するか否かに応じてその抵抗値に差が生じる抵抗回路と、
ラッチ型回路を介して前記抵抗回路に並列接続される比較用抵抗回路とを備え、
前記抵抗回路への前記ディジタルデータの入力に伴う前記抵抗回路と前記比較用抵抗回路との電位の差に基づいて前記判定を行うことを特徴とするディジタルデータの一致判定回路。
【０１８３】
上記構成によれば、ラッチ型回路の性質により、高速に一致判定を行うことができるとともに、消費電力を低減させることができるようになる。
（２）上記（１）記載のディジタルデータの一致判定回路において、
前記抵抗回路及び前記比較用抵抗回路間の電位差を縮小する電位差緩和手段を更に備えることを特徴とするディジタルデータの一致判定回路。
【０１８４】
上記構成によれば、一致判定に先立ち抵抗回路及び比較用抵抗回路間の電位差が縮小されるために、それら回路間の抵抗差に起因する電位差に対する感度を高めることができ、ひいてはラッチ回路を用いた一致判定をより正確に行うことができる。
【０１８５】
（３）複数のディジタルデータのうちの任意の２つの組み合わせから前記複数のディジタルデータの全てが含まれて且つその全ての一致を判定し得るいくつかを選択して用いて、前記複数のディジタルデータの全てが一致するか否かを判定するディジタルデータの一致判定回路であって、
前記選択されたディジタルデータが入力される際、これらディジタルデータの全てが一致するか否かに応じてその抵抗値に差が生じる抵抗回路と、
カレントミラー回路を介して前記抵抗回路に並列接続される比較用抵抗回路とを備え、
前記抵抗回路への前記ディジタルデータの入力に伴う前記抵抗回路と前記比較用抵抗回路との電位の差に基づいて前記判定を行うことを特徴とするディジタルデータの一致判定回路。
【０１８６】
上記構成によれば、ディジタルデータの入力タイミングや当該一致判定回路の活性化タイミングについての条件を柔軟に決定することができる。すなわち、上記直列接続されたトランジスタの抵抗値が安定する以前に同カレントミラー回路を活性化すると、入力されたディジタルデータの一致又は不一致に対応しない出力信号が同カレントミラー回路から出力されることがある。しかし、この場合、同トランジスタの抵抗値が安定すると出力信号は正しい値を出力するようになる。このため、入力タイミングや活性化タイミングの設定にかかわらず、一致又は不一致の判定を行うことができる。
【図面の簡単な説明】
【図１】本発明にかかるディジタルデータの一致判定回路の第１の実施形態を示す回路図。
【図２】同実施形態における信号の推移例を示すタイムチャート。
【図３】本発明にかかるディジタルデータの一致判定回路の第２の実施形態を示す回路図。
【図４】本発明にかかるディジタルデータの一致判定回路の第３の実施形態を示す回路図。
【図５】上記第１の実施形態の変形例を示す回路図。
【図６】上記第２の実施形態の変形例を示す回路図。
【図７】上記第３の実施形態の変形例を示す回路図。
【図８】本発明にかかるディジタルデータの一致判定回路の第４の実施形態を示す回路図。
【図９】上記第４の実施形態の変形例を示す回路図。
【図１０】本発明にかかるディジタルデータの一致判定回路の第５の実施形態を示す回路図。
【図１１】同実施形態における信号の推移例を示すタイムチャート。
【図１２】本発明にかかるディジタルデータの一致判定回路の第６の実施形態を示す回路図。
【図１３】同実施形態における信号の推移例を示すタイムチャート。
【図１４】本発明にかかるディジタルデータの一致判定回路の第７の実施形態を示す回路図。
【図１５】上記第５の実施形態の変形例を示す回路図。
【図１６】上記第５〜７の実施形態の変形例を示す回路図。
【図１７】上記第５〜７の実施形態の変形例を示す回路図。
【図１８】上記第５〜７の実施形態の変形例を示す回路図。
【図１９】上記第５〜７の実施形態の変形例を示す回路図。
【図２０】上記第５〜７の実施形態の変形例を示す回路図。
【図２１】上記第５〜７の実施形態の変形例を示す回路図。
【図２２】上記第５〜７の実施形態の変形例を示す回路図。
【図２３】本発明にかかるディジタルデータの一致判定回路の第８の実施形態を示す回路図。
【図２４】上記第８の実施形態の変形例を示す回路図。
【図２５】上記第８の実施形態の変形例を示す回路図。
【図２６】上記第８の実施形態の変形例を示す回路図。
【図２７】上記第８の実施形態の変形例を示す回路図。
【図２８】本発明にかかるディジタルデータの一致判定回路の第９の実施形態を示す回路図。
【図２９】上記第９の実施形態の変形例を示す回路図。
【図３０】上記第９の実施形態の変形例を示す回路図。
【図３１】上記第９の実施形態の変形例を示す回路図。
【図３２】上記第９の実施形態の変形例を示す回路図。
【図３３】上記第８の実施形態の変形例を示す回路図。
【図３４】上記第９の実施形態の変形例を示す回路図。
【図３５】第１０の実施形態の回路図。
【図３６】同実施形態の回路図。
【図３７】同実施形態の回路図。
【図３８】同実施形態の回路図。
【図３９】同実施形態の回路図。
【図４０】同実施形態の回路図。
【図４１】同実施形態の回路図。
【図４２】同実施形態の回路図。
【図４３】同実施形態の回路図。
【図４４】同実施形態の回路図。
【図４５】同実施形態の回路図。
【図４６】同実施形態の回路図。
【図４７】従来のディジタルデータの一致判定回路を示す回路図。
【符号の説明】
１０、２０、２０’…配線、２１…電源、２２…接地、２３…ＣＭＯＳインバータ、１１１…アンド回路、Ｎ１、ＮＤ、ＮＥ、Ｎｎ、Ｎａ、Ｎｂ、ＮＡ、ＮＢ、ＮＧ、ＮＶ…ノード、ＰＣ１〜ＰＣ３…プリチャージ回路、１００、２００…活性化回路、１１０〜１１３、２１０〜２１３…プリチャージ回路、１２０、１２１、２２０、２２１…イコライズ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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