(57)【特許請求の範囲】
【請求項１】
隣接するメモリセル領域間に位置し、第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタと第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタとが配置されたデコーダ領域を有し、前記第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタおよび前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタの各々は、そのゲート幅方向が前記メモリセル領域におけるワード線の延在方向と垂直になるように配置されており、
前記第１および第２のｐチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧および前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧は前記第３のｐチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧よりも低く、前記第３のｐチャネル型ＭＯＳ電界効果トランジスタと前記第２のｎチャネル型ＭＯＳ電界効果トランジスタとが前記ワード線の延在方向と垂直方向に対向配置されていることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第３のｐチャネル型ＭＯＳ電界効果トランジスタと前記第２のｎチャネル型ＭＯＳ電界効果トランジスタとが前記ワード線の延在方向と垂直な方向に対向配置されており、前記第３のｐチャネル型ＭＯＳ電界効果トランジスタと前記第２のｎチャネル型ＭＯＳ電界効果トランジスタとがインバータ回路を構成していることを特徴とする半導体集積回路。
【請求項３】
隣接するメモリセル領域間に位置し、第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタと第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタとが配置されたデコーダ領域を有し、前記第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタと前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタとが前記ワード線の延在方向と垂直な方向に対向配置されており、
前記第１および第２のｐチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧および前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧は前記第３のｐチャネル型ＭＯＳ電界効果トランジスタのしきい値電圧よりも低く、前記トランジスタは、前記デコーダ領域において前記ワード線の延在方向と垂直な方向に、第１のｐチャネル型ＭＯＳ電界効果トランジスタ、第２のｐチャネル型ＭＯＳ電界効果トランジスタ、第３のｐチャネル型ＭＯＳ電界効果トランジスタ、第２のｎチャネル型ＭＯＳ電界効果トランジスタ、第１のｎチャネル型ＭＯＳ電界効果トランジスタの順に配置され、前記第３のｐチャネル型ＭＯＳ電界効果トランジスタと前記第２のｎチャネル型ＭＯＳ電界効果トランジスタとがインバータ回路を構成していることを特徴とする半導体集積回路。
【請求項４】
請求項１ないし３のいずれか１項に記載の半導体集積回路において、
前記第１および第２のｐチャネル型ＭＯＳ電界効果トランジスタおよび前記第１のｎチャネル型ＭＯＳ電界効果トランジスタが、ＮＡＮＤ回路を構成していることを特徴とする半導体集積回路。
【請求項５】
請求項１ないし３のいずれか１項に記載の半導体集積回路において、
前記第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタおよび前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタが、ＮＡＮＤ回路とインバータ回路とからなるＡＮＤ論理回路を構成していることを特徴とする半導体集積回路。
【請求項６】
請求項１ないし３のいずれか１項に記載の半導体集積回路において、
前記第１、第２および第３のｐチャネル型ＭＯＳ電界効果トランジスタおよび前記第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタが、ＮＯＲ回路を構成していることを特徴とする半導体集積回路。
【請求項７】
請求項１ないし６のいずれか１項に記載の半導体集積回路において、
前記デコーダ領域とその両側方の前記メモリセル領域との境界に沿って主電源線がそれぞれ配置され、これら主電源線同士が、前記ワード線の延在方向に延在して前記デコーダ領域を横断する第１の副電源線により接続されていることを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
一つのメモリセル領域の両側方に位置する前記主電源線同士が、前記メモリセル領域を横断する第２の副電源線により接続されており、前記主電源線、前記第１の副電源線および前記第２の副電源線により、１チップ全面にわたって電源線の配線網が構成されていることを特徴とする半導体集積回路。
【請求項９】
請求項１ないし８のいずれか１項に記載の半導体集積回路において、
前記デコーダ領域とその両側方の前記メモリセル領域との境界に沿って主接地線がそれぞれ配置され、これら主接地線同士が、前記ワード線の延在方向に延在して前記デコーダ領域を横断する第１の副接地線により接続されていることを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
一つのメモリセル領域の両側方に位置する前記主接地線同士が、前記メモリセル領域を横断する第２の副接地線により接続されており、前記主接地線、前記第１の副接地線および前記第２の副接地線により、１チップ全面にわたって接地線の配線網が構成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体記憶装置におけるデコーダ回路等に用いて好適な論理回路の構成およびそのパターンレイアウトに関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置においてメモリセル内の特定の番地を選択するためのデコーダ回路には、例えば次のような２入力ＮＡＮＤ回路が用いられていた。図１２は、この種のＮＡＮＤ回路の一例を示す回路図である。このＮＡＮＤ回路１００は、ＣＭＯＳトランジスタ構成の論理部１０１と、バイポーラ・ＭＯＳトランジスタ構成の出力段１０２とからなっている。論理部１０１は、２つのｐＭＯＳトランジスタＭ５１，Ｍ５２の並列接続回路と、２つのｎＭＯＳトランジスタＭ５３，Ｍ５４の直列接続回路とを、高位電源線１０３（電圧＝Ｖｃｃ）と接地線１０４との間にこの順に直列接続した構成である。論理演算の対象となる２つの入力信号Ａ，Ｂのうち、信号Ａは、ｐＭＯＳトランジスタＭ５１およびｎＭＯＳトランジスタＭ５３それぞれのゲート電極に入力されている。一方、信号Ｂは、ｐＭＯＳトランジスタＭ５２およびｎＭＯＳトランジスタＭ５４それぞれのゲート電極に入力されている。そして、演算結果の信号が、２つのｐＭＯＳトランジスタＭ５１，Ｍ５２およびｎＭＯＳトランジスタＭ５３，Ｍ５４の共通接続されたドレイン電極から出力され、出力段１０２に入力される。
【０００３】
出力段１０２は、コレクタ電極が電源線に接続されたバイポーラトランジスタＱ１（以下、ＢｉＰトランジスタと記す）と２つのｎＭＯＳトランジスタＭ５５，Ｍ５６とを、電源線１０５と接地線１０６との間にこの順に直列接続した構成であって、論理部１０１からの論理信号はＢｉＰトランジスタＱ１のベース電極に入力される。また、入力信号Ａ，Ｂが、直列接続されたｎＭＯＳトランジスタＭ５５，Ｍ５６それぞれのゲート電極に一つずつ入力されている。このＢｉＣＭＯＳの２入力ＮＡＮＤ回路は、出力段１０２のｎＭＯＳトランジスタＭ５５のドレイン電極とＢｉＰトランジスタＱ１のエミッタ電極との接続節点を出力端子として、ここから出力信号Ｘ０を出力する。
【０００４】
図１２に示すＮＡＮＤ回路１００では、信号Ａと信号Ｂが両方ともハイの場合、直列接続のｎＭＯＳトランジスタＭ５３，Ｍ５４はともにオン状態となる。一方、並列接続のｐＭＯＳトランジスタＭ５１，Ｍ５２がともにオフ状態となる。その結果、ＢｉＰトランジスタＱ１のベース電極が接地電位に下がり、オフ状態となる。一方、同じく直列接続のｎＭＯＳトランジスタＭ５５，Ｍ５６がともにオン状態となるので、負荷（図示せず）の電荷はこれらのトランジスタＭ５５，Ｍ５６を通って放電し、出力信号Ｘ０はロウに下がる。
【０００５】
これに対し、信号Ａまたは信号Ｂがロウの場合、ｎＭＯＳトランジスタＭ５３，Ｍ５４のうちのどちらか一方がオフ状態となるので、これらのｎＭＯＳトランジスタＭ５３，Ｍ５４はＢｉＰトランジスタＱ１のベース電位引き下げには働かない。一方、ｐＭＯＳトランジスタＭ５１，Ｍ５２のうちのどちらか一方がオン状態となるので、これらのｐＭＯＳトランジスタＭ５１，Ｍ５２はＢｉＰトランジスタＱ１のベース電位を引き上げる。その結果、ＢｉＰトランジスタＱ１はベース電圧がＶｃｃに引き上げられて、オン状態となる。一方、直列接続のｎＭＯＳトランジスタＭ５５，Ｍ５６はどちらかがオフ状態となるので、出力端子からの電荷引き抜き能力はない。その結果、ＢｉＰトランジスタＱ１による充電により、出力信号Ｘ０はハイに上がる。
【０００６】
つまり、図１２に示す回路１００の出力は、２本の入力の全てがハイの時のみ出力がロウとなり、それ以外はハイ出力となるようなＮＡＮＤ論理となっている。半導体記憶装置等に組み込まれるデコーダ回路には、上記のような論理回路が頻繁に使われている。その場合の回路動作上の特徴は、多数個アレイ状に並べられたＮＡＮＤゲートのうちで、一つだけが選択出力であるロウ出力であり、それ以外の全ては非選択出力であるハイ出力となることである。デコーダ回路では、このようなゲートを複数段つなぐことにより、最終的には入力された番地のメモリセルを選択することが可能になる。
【０００７】
【発明が解決しようとする課題】
上述した従来のＮＡＮＤ回路では、出力信号のハイへの引き上げは、ｐＭＯＳトランジスタＭ５１，Ｍ５２によりベース電流を供給されたＢｉＰトランジスタＱ１により行われる。そのため、電流能力が高く、高速に動作するという利点が得られる。ところが、ロウへの引き下げは、直列接続のｎＭＯＳトランジスタＭ５３，Ｍ５４によるＢｉＰトランジスタＱ１のベース電位引き下げと、同じく直列接続のｎＭＯＳトランジスタＭ５５，Ｍ５６による出力負荷からの電荷の引き抜きの双方によっている。このことは、ｎＭＯＳトランジスタのゲート長が等価的に２倍になり、ドレイン電流の電流能力が半分になっていることを意味する。そこで、このｎＭＯＳトランジスタの電流能力の半減を補うために、通常、ｎＭＯＳトランジスタのゲート幅を大きく設計し、電流能力を高めて引き下げ速度の遅れをできるだけ起こさないようにしている。しかしながら、ゲート幅の拡大は入力信号から見える入力容量の増大となってしまうので、前段の論理回路を遅らせることになる。つまり、論理ゲートが複数段存在するような場合、回路の高速化のためにはファンアウト特性（出力負荷容量対入力容量の比と遅延時間との関係）の改善が必要となるが、そのためには直列接続されたｎＭＯＳトランジスタの能力低下が大きな障害になっているのである。また当然ながら、ゲート幅の拡大は論理回路の占有面積の増大を引き起こす。
【０００８】
デコーダ回路について考えると、回路の目的である選択の動作速度は選択信号出力の遅延時間によるところが大きいわけであるが、その選択は、直列接続のｎＭＯＳトランジスタによる出力の引き下げ（ＮＯＲ回路では、直列接続のｐＭＯＳトランジスタによる出力の引き上げ）によって実行されるので、ＭＯＳトランジスタの直列接続による電流能力の低下は、動作速度に大きく関わってくることになる。
【０００９】
そこで、この種の論理回路における動作遅延、占有面積の増大等の問題を解決すべく、本発明者らは、特開平９−２０００３６号公報に開示されているように、図１３、図１４に示すような構成の論理回路を先に提案した。
【００１０】
図１３に示す回路２００は、ＢｉＰトランジスタＱ２のベース電位引き下げ用電流経路および出力負荷からの電荷引き抜き用電流経路が、図１２に示した従来の回路では各々が２個のｎＭＯＳトランジスタの直列接続回路で構成されていたのに対し、各々が単独のｎＭＯＳトランジスタＭ６３，Ｍ６４で構成されている。そして、これらｎＭＯＳトランジスタＭ６３，Ｍ６４のソース電極には、入力信号Ａ，Ｂのうち、入力信号Ｂの逆相信号▽Ｂ（▽は、反転を意味する上バーの代用。以下、同じ）が入力されている。この回路２００においても図１２の回路と同一の論理を得ることができる。この構造とした場合、入力容量が従来のゲート入力容量に比べて半減し、ファンアウト特性が向上する。また、ｎＭＯＳトランジスタＭ６４はトランスファゲートとして働くので、ゲート入力によるオン動作よりも速く出力端子から電流を引き始める。したがって、前段の論理回路から含めて非常に高速な動作が可能となる。ただし、本構成の場合、出力端子の負荷容量を入力信号である▽Ｂの配線を通して放電しているので、高速動作のためには、「逆相信号▽Ｂの負荷容量が出力端子の負荷容量よりも大きい」という条件を満足する必要がある。また、従来は回路全体で７個のトランジスタを要していたものが５個のトランジスタで済むため、論理回路の占有面積を低減することができる。
【００１１】
図１４に示す回路３００は、ＮＡＮＤ論理部分の回路構成は図１３に示したＢｉＣＭＯＳによるＮＡＮＤ回路と同様であるが、相違点はＮＡＮＤ回路の出力点にさらにＣＭＯＳインバータを接続し、ＡＮＤ論理回路とした点である。一般に、ＣＭＯＳ回路はＢｉＣＭＯＳ回路に比べて負荷に対する駆動能力が低いことから、大きな負荷を駆動するときには論理回路に駆動用のインバータを接続する構成とする。本構成の場合、デコーダ出力はほとんど非選択であり、選択側でのみｎＭＯＳトランジスタのソース電極を通してＮＡＮＤ出力の負荷が見えてくる。その場合のＮＡＮＤ出力部分の出力負荷容量は、駆動用ＣＭＯＳインバータの入力容量のみであるから、デコーダ出力のほとんどの負荷容量は非選択側の入力容量および配線容量の合計となる。したがって、上記高速化の条件は容易に達成され、高速性能が発揮されやすくなる。この回路の場合も、トランジスタの数が従来の７個から５個に減らせるため、論理回路の占有面積を低減することができる。
【００１２】
このように、図１３および図１４に示した回路は、高速化に優れたものではあるが、占有面積縮小の問題に関してはまだ充分に満足できるものではなかった。半導体記憶装置においては、素子のスケールダウンによって素子が規則的に配列されたメモリセル領域では面積の縮小が進んでいるものの、デコーダ回路を含む周辺回路領域では素子の配列が不規則なことも相俟って面積の縮小化がなかなか困難である。しかしながら、年々要求が高まりつつあるチップの小型化にとっては、デコーダ回路等、周辺回路領域の占有面積についても、より一層の縮小化が強く望まれていた。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、論理回路の面積縮小によりデコーダ回路等の周辺回路領域の面積縮小化が図れ、チップ全体の小型化に寄与することのできる上記論理回路を備えた半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体集積回路は、出力端子を介して外部の負荷に電荷を供給する少なくとも１つ以上の第１のトランジスタと、出力端子を介して負荷から電荷を引き抜く少なくとも１つ以上の第２のトランジスタとを備え、外部から入力される複数の二値論理信号の状態の組み合わせに応じて負荷への電荷の供給または負荷からの電荷の引き抜きを行うことにより所定の論理演算を行う論理回路を有する半導体集積回路であって、前記論理回路を構成する全てのトランジスタのうち、電荷供給用の第１のトランジスタを除く他のトランジスタのしきい値電圧を、第１のトランジスタのしきい値電圧よりも低くしたことを特徴とする。
【００１５】
本発明者らは、「従来の技術」の項で例えば図１４として示したようなＡＮＤ論理回路について占有面積の縮小化を検討した結果、論理回路を構成する個々のＭＯＳ電界効果トランジスタのしきい値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ，以下、Ｖｔｈと記す）を従来より低下させることによって各トランジスタの寸法が縮小でき、回路全体の縮小化が図れるとの知見を得た。つまり、ＭＯＳ電界効果トランジスタのＶｔｈを下げるということは、ゲート電極に所定の電圧が印加された時の電流量が大きくなり、トランジスタの駆動能力が上がることになるので、一定の電流量を確保するのにゲート幅は小さくてもよいことになるからである。このように、論理回路を構成するＭＯＳ電界効果トランジスタのＶｔｈを従来より下げることにより、各トランジスタの寸法を従来よりも小さく設計でき、論理回路全体として占有面積を小さくすることが可能になる。
【００１６】
このように考えると、論理回路を構成する全てのＭＯＳ電界効果トランジスタのＶｔｈを下げるのが最も良いことになる。しかしながら、ここで回路構成によっては全てのＭＯＳ電界効果トランジスタのＶｔｈを下げることができない、という制約が生じることとなる。それは、現在の半導体記憶装置の開発においては、チップの小型化と同時に低消費電力化が強く要求されていることに関係している。
【００１７】
例えば図１４の回路がデコーダ回路として使用される場合には出力端子がワード線に接続されるが、ワード線への出力がロウのときに動作はスタンバイ状態となる。この時、ワード線からの電荷引き抜き用のｎＭＯＳトランジスタはオン状態、ワード線への電荷供給用のｐＭＯＳトランジスタはオフ状態にある。ここで、全てのＭＯＳ電界効果トランジスタのＶｔｈを下げるという考えから、仮に電荷供給用のｐＭＯＳトランジスタのＶｔｈを下げたとすると、このｐＭＯＳトランジスタのソース電極にはＶｃｃという高電圧が直接印加されているため、オフ状態ではあってもＶｔｈを下げたことによるリーク電流の増大は相当大きなものになる。すると、このｐＭＯＳトランジスタにおけるリーク電流の増大がスタンバイ電流の増大につながり、消費電力の増大の原因となってしまう。したがって、回路動作がスタンバイ状態の時にオフ状態にあり、Ｖｃｃに接続されたような電荷供給用トランジスタだけは、Ｖｔｈが下げられないことになる。
【００１８】
通常、この種の論理回路は一様のＶｔｈを有するトランジスタを用いて構成するのが一般的であるが、本発明では一つの回路の中で低Ｖｔｈと高Ｖｔｈ（通常のＶｔｈ）を用いる、いわゆるマルチＶｔｈ方式をこの種の論理回路に採用することにより、低Ｖｔｈとしたトランジスタのゲート幅を従来に比べて小さくできるので、論理回路全体としても占有面積を小さくすることが可能になる。
【００１９】
より具体的には、本発明の半導体集積回路は、それぞれのゲート電極に第１の入力信号および第２の入力信号が一つずつ割り振られて入力される並列接続された第１および第２のｐチャネル型ＭＯＳ電界効果トランジスタの共通接続のドレイン電極と、第１の入力信号がゲート電極に入力されるとともに第２の入力信号の逆相信号がソース電極に入力される第１のｎチャネル型ＭＯＳ電界効果トランジスタのドレイン電極とが接続されてなるＮＡＮＤ回路と、ＮＡＮＤ回路からの信号が入力され、この信号の逆相信号を出力端子に出力する第３のｐチャネル型ＭＯＳ電界効果トランジスタと第２のｎチャネル型ＭＯＳ電界効果トランジスタとからなる相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構成のインバータ回路とを備えてなるＡＮＤ論理回路を有し、ＡＮＤ論理回路を構成する全てのＭＯＳ電界効果トランジスタのうち、第３のｐチャネル型ＭＯＳ電界効果トランジスタを除く他のトランジスタのＶｔｈを、第３のｐチャネル型ＭＯＳ電界効果トランジスタのＶｔｈよりも低くしたことを特徴とする。
【００２０】
この構成は、本発明者らが先に出願した図１４のＡＮＤ論理回路に本発明を適用したものである。本回路は、ｐチャネル型ＭＯＳ電界効果トランジスタが３個、ｎチャネル型ＭＯＳ電界効果トランジスタが２個、計５個のトランジスタで構成されているが、このうちの第３のｐチャネル型ＭＯＳ電界効果トランジスタを除く他の４個のトランジスタのＶｔｈを下げることができるので、論理回路全体の占有面積を充分に縮小することができる。
【００２１】
この構成を採用した場合、上記の並列接続された第１および第２のｐチャネル型ＭＯＳ電界効果トランジスタに代えて、ゲート電極に一定の電位が供給されたことにより常時オン状態にある一つのｐチャネル型ＭＯＳ電界効果トランジスタを挿入した構成としてもよい。その場合、入力信号は、第１の入力信号と第２の入力信号の逆相信号の２つのみであり、第２の入力信号を必要としない。この構成によれば、トランジスタ数がさらに１個減ることに加えて、上記のＶｔｈを下げたことの効果により論理回路の占有面積をさらに縮小することができる。
【００２２】
本発明のさらに他の半導体集積回路は、第１の入力信号がゲート電極に入力されるとともに第２の入力信号の逆相信号がソース電極に入力される第１のｐチャネル型ＭＯＳ電界効果トランジスタのドレイン電極と、それぞれのゲート電極に第１の入力信号および第２の入力信号が一つずつ割り振られて入力される並列接続された第１および第２のｎチャネル型ＭＯＳ電界効果トランジスタの共通接続のドレイン電極とが接続されてなるＮＯＲ論理回路を有し、ＮＯＲ論理回路を構成する全てのＭＯＳ電界効果トランジスタがＶｔｈの低下が可能なＭＯＳ電界効果トランジスタであることを特徴とする。
【００２３】
上記構成のＮＯＲ論理回路は、負荷に対する駆動能力が比較的高いことから、駆動用のインバータ回路を必要としない。また、動作がスタンバイ状態の時にオフ状態にあり、Ｖｃｃに接続されたような電荷供給用トランジスタが存在しないため、全てのトランジスタにおいてＶｔｈの低下が可能である。よって、全てのトランジスタが論理回路の占有面積の縮小化に寄与することができる。
上述した本発明のＡＮＤ論理回路やＮＯＲ論理回路はデコーダ回路に用いることができる。
【００２４】
また本発明の半導体集積回路は、隣接するメモリセル領域間に位置し、少なくとも一つ以上のｐチャネル型ＭＯＳ電界効果トランジスタと少なくとも一つ以上のｎチャネル型ＭＯＳ電界効果トランジスタとが配置されたデコーダ領域を有し、ｐチャネル型ＭＯＳ電界効果トランジスタおよびｎチャネル型ＭＯＳ電界効果トランジスタの各々は、そのゲート幅方向がメモリセル領域におけるワード線の延在方向と垂直になるように配置されていることを特徴とする。
【００２５】
上述したように、低いＶｔｈを有するトランジスタを備えた本発明の論理回路においては、トランジスタのゲート幅を小さくすることができるので、デコーダ領域において、トランジスタのゲート幅方向を縦方向（ワード線の延在方向と垂直な方向）に向けて配置しても、縦方向の所定のメモリセル数分の寸法範囲の中に全てのトランジスタを収めることができ、全体としてデコーダ領域の占有面積を削減することができる。
【００２６】
さらに、ｐチャネル型ＭＯＳ電界効果トランジスタとｎチャネル型ＭＯＳ電界効果トランジスタとがワード線の延在方向と垂直な方向に対向配置されていることを特徴とする。
【００２７】
従来のデコーダ領域でのトランジスタの配置は、ｐチャネル型ＭＯＳ電界効果トランジスタとｎチャネル型ＭＯＳ電界効果トランジスタとを横方向（ワード線の延在方向と平行な方向）に対向させたものが通常であった。これに対して、本発明の半導体集積回路のデコーダ領域では、従来の配置を９０°回転させた構成を採ることができ、メモリセル領域間のデコーダ領域の幅（ワード線の延在方向の寸法）を小さくすることができる。
【００２８】
通常のデコーダ領域では、デコーダ領域とその両側方のメモリセル領域との境界に沿って主電源線が通っている。ところが、ｐチャネル型ＭＯＳ電界効果トランジスタとｎチャネル型ＭＯＳ電界効果トランジスタがワード線の延在方向と平行な方向に対向していると、主電源線からｐチャネル型ＭＯＳ電界効果トランジスタの形成領域までは電源線を延ばせても、ｎチャネル型ＭＯＳ電界効果トランジスタの形成領域には通すことができない。そのため、デコーダ領域を挟んで対峙する主電源線同士を接続することはできなかった。
【００２９】
これに対して、本発明のように、ｐチャネル型ＭＯＳ電界効果トランジスタとｎチャネル型ＭＯＳ電界効果トランジスタとをワード線の延在方向と垂直な方向に対向配置した場合には、ワード線の延在方向に延在してデコーダ領域を横断する電源線（第１の副電源線）をｐチャネル型ＭＯＳ電界効果トランジスタの形成領域上に配置し、主電源線同士をこの第１の副電源線により接続することが可能になる。その結果、電源線における電圧降下を小さくできるとともに、電源抵抗を下げることができ、電源線の強化を図ることができる。また、電源線幅を細くすることも可能になる。
【００３０】
それに加えて、一つのメモリセル領域の両側方に位置する主電源線同士を、メモリセル領域を横断する第２の副電源線により接続することもできる。このようにすると、例えば半導体記憶装置の１チップ全面にわたって電源線が電気的に接続されて網目状に配線され、一つの配線網を構成することになる。
この構成によれば、電源線がより強化され、上記の効果がより顕著になる。
【００３１】
以上の構成と効果については、接地線についても全く同様のことが言える。
すなわち、デコーダ領域とその両側方のメモリセル領域との境界に沿ってそれぞれ配置された主接地線同士を、ワード線の延在方向に延在してデコーダ領域を横断する第１の副接地線により接続することができる。さらに、一つのメモリセル領域の両側方に位置する主接地線同士を、メモリセル領域を横断する第２の副接地線により接続し、１チップ全面にわたって接地線を電気的に接続して網目状に配線し、接地線の配線網を構成することができる。
【００３２】
上記本発明特有のデコーダ領域のパターンレイアウトにおいては、前記ｐチャネル型ＭＯＳ電界効果トランジスタとｎチャネル型ＭＯＳ電界効果トランジスタとでＮＡＮＤ回路を構成することが可能である。もしくは、ＮＡＮＤ回路とインバータ回路とからなるＡＮＤ論理回路、ＮＯＲ回路等、種々の論理回路を構成することが可能である。
【００３３】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１〜図７を参照して説明する。
図１（ａ）は、本実施の形態の半導体集積回路においてデコーダ回路に用いられる論理回路を示す回路図、（ｂ）はその真理値表である。本論理回路は、ＣＭＯＳ構成のＮＡＮＤ回路とインバータ回路とを組み合わせたＡＮＤ論理回路である。
【００３４】
本実施の形態のＡＮＤ論理回路１は、図１に示すように、ｐＭＯＳトランジスタＭ１１（第１のｐチャネル型ＭＯＳ電界効果トランジスタ）とｐＭＯＳトランジスタＭ１２（第２のｐチャネル型ＭＯＳ電界効果トランジスタ）とが並列接続され、それぞれのゲート電極に入力信号ＥＸ（第１の入力信号）および入力信号ＭＸ（第２の入力信号）が一つずつ割り振られて入力される。一方、ｎＭＯＳトランジスタＭ１３（第１のｎチャネル型ＭＯＳ電界効果トランジスタ）に対しては、入力信号ＥＸがゲート電極に入力されるとともに、入力信号▽ＭＸ（第２の入力信号の逆相信号）がソース電極に入力される。これら並列接続されたｐＭＯＳトランジスタＭ１１，Ｍ１２の共通接続のドレイン電極とｎＭＯＳトランジスタＭ１３のドレイン電極とが接続され、この接続節点がＮＡＮＤ回路２の出力となっている。そして、上記ＮＡＮＤ出力が、ｐＭＯＳトランジスタＭ１４（第３のｐチャネル型ＭＯＳ電界効果トランジスタ）とｎＭＯＳトランジスタＭ１５（第２のｎチャネル型ＭＯＳ電界効果トランジスタ）とからなるＣＭＯＳ構成のインバータ回路３に入力される。このインバータ回路３の出力がＡＮＤ論理回路の出力信号ＷＬとなる。
【００３５】
本実施の形態においては、上記ＡＮＤ論理回路１を構成する５個のＭＯＳトランジスタのうち、ｐＭＯＳトランジスタＭ１４を除く他のトランジスタのＶｔｈを、ｐＭＯＳトランジスタＭ１４のＶｔｈよりも低い値に設定している。一例として、ｐＭＯＳトランジスタＭ１４のＶｔｈ（絶対値）を０．７〜０．８Ｖ程度、他のトランジスタのＶｔｈ（絶対値）を０．５〜０．５５Ｖ程度としている。これにより、各ＭＯＳトランジスタのゲート幅は、ｐＭＯＳトランジスタＭ１１が３μｍ、ｐＭＯＳトランジスタＭ１２が０．７μｍ、ｎＭＯＳトランジスタＭ１３が２μｍ、ｐＭＯＳトランジスタＭ１４が６μｍ、ｎＭＯＳトランジスタＭ１５が４μｍに設計される。
【００３６】
上記ＡＮＤ論理回路１の論理動作は、図１（ｂ）に示すように、入力信号ＥＸがロウ（０）のとき、ｐＭＯＳトランジスタＭ１１はオン状態、ｎＭＯＳトランジスタＭ１３はオフ状態となり、ＮＡＮＤ出力はハイとなるので、インバータ出力、すなわちＡＮＤ出力はロウ（０）となる。入力信号ＥＸがハイ（１）のとき、ｐＭＯＳトランジスタＭ１１はオフ状態となるが、その場合、入力信号ＭＸがロウ（０）のときにはｐＭＯＳトランジスタＭ１２はオン状態、入力信号▽ＭＸがハイとなることでｎＭＯＳトランジスタＭ１３はオフ状態となるので、ＮＡＮＤ出力はハイとなり、ＡＮＤ出力はロウ（０）となる。唯一、入力信号ＥＸ、入力信号ＭＸともにハイ（１）のときには、ｐＭＯＳトランジスタＭ１１およびＭ１２はともにオフ状態、入力信号▽ＭＸがロウとなることでｎＭＯＳトランジスタＭ１３はオン状態となるので、ＮＡＮＤ出力はロウとなり、ＡＮＤ出力はハイ（１）となる。
【００３７】
すなわち、本実施の形態の論理回路１は、入力信号ＥＸ、入力信号ＭＸがともにハイのときのみ出力がハイとなり、それ以外はロウとなるＡＮＤ論理となっている。よって、この論理回路１を複数個、例えば８個並べた場合、一つだけが選択出力であるハイ出力であり、それ以外の全ては非選択出力であるロウ出力とすることができ、デコーダ回路を構成することができる。
【００３８】
次に、本実施の形態の半導体集積回路のチップ構成について説明する。
図２はチップ５全体の概略構成図である。複数個のメモリセル領域６が設けられ、隣接するメモリセル領域６間がポリデコーダ領域７（デコーダ領域）となっている。各ポリデコーダ領域７に配置されるデコーダ線（図２においては図示を省略する）の本数としては、２本、４本、８本等が一般的であるが、本実施の形態では８本のデコーダ線を配した例で説明する。したがって、縦方向に配列されたメモリセルが８セルおきに同一のデコーダ線により選択される。
なお以下の説明では、説明の都合上、メモリセル領域６を通るワード線の延在方向に垂直な方向を「縦方向」、ワード線の延在方向に平行な方向を「横方向」という。
また、図２は主に電源線および接地線の配線網を説明するための図であるが、これについては後述する。
【００３９】
上記のＡＮＤ論理回路１を実際の半導体集積回路のパターンとして実現したものが図３〜図６であり、本半導体集積回路は３層配線構造を有している。
図３はポリシリコンのゲートパターンを含む最下層のＭＯＳトランジスタを示すもの、図４はＭＯＳトランジスタと第１メタル配線のパターンを示すもの、図５はＭＯＳトランジスタと第２メタル配線のパターンを示すもの、図６はＭＯＳトランジスタと第３メタル配線のパターンを示すもの、である。ここでは、下層側から第１メタル配線、第２メタル配線、第３メタル配線と呼ぶ。
【００４０】
まず図３に示すように、上記のＡＮＤ論理回路１を構成する３個のｐＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４と２個のｎＭＯＳトランジスタＭ１３，Ｍ１５は、ｐＭＯＳトランジスタ側とｎＭＯＳトランジスタ側に分離され、これらが縦方向に対向配置されている。一つの論理回路を構成する５個のＭＯＳトランジスタは縦方向に並べられ、上から順にゲート幅Ｗ＝３μｍのｐＭＯＳトランジスタＭ１１、ゲート幅Ｗ＝０．７μｍのｐＭＯＳトランジスタＭ１２、ゲート幅Ｗ＝６μｍのｐＭＯＳトランジスタＭ１４、ゲート幅Ｗ＝４μｍのｎＭＯＳトランジスタＭ１５、ゲート幅Ｗ＝２μｍのｎＭＯＳトランジスタＭ１３となっている。ｐＭＯＳトランジスタＭ１４のみは低Ｖｔｈのトランジスタでないため、この中で最も寸法が大きいトランジスタとなっている。
【００４１】
本実施の形態の場合、各ＭＯＳトランジスタのゲートパターン８は小面積で電流量を稼げるようにＵ字状に折り返された形状となっている。よって、各ＭＯＳトランジスタのゲート幅方向が縦方向を向いている。ｐＭＯＳトランジスタＭ１４とｎＭＯＳトランジスタＭ１５とがインバータ回路３を構成しているので、図中符号９の配線接続部がこのＡＮＤ論理回路１の出力部となり、この配線接続部９と各メモリセル領域６のワード線（図示略）が接続される。そして、このように縦長に配列された５個のＭＯＳトランジスタからなる一つのＡＮＤ論理回路１が横方向に８組配列され、デコーダ回路１０が構成されている。なお、符号１１はダミーセル領域である。
【００４２】
図４に示すように、第１層目の配線層においては、各ＭＯＳトランジスタ相互を接続するための第１メタル配線１２が縦方向に延在している。また、ポリデコーダ領域７の縁部にはｎＭＯＳトランジスタＭ１５に接続された接地線１３が設けられている。
【００４３】
図５に示すように、第２層目の配線層においては、メモリセル領域６内に信号を供給するためのセル用信号線となる第２メタル配線１４、後述する第３メタル電源線１５（主電源線）間をポリデコーダ領域７上で相互接続するための第２メタル電源線１６（第１の副電源線）、後述する第３メタル接地線１７（主接地線）間をポリデコーダ領域７上で相互接続するための第２メタル接地線１８（第１の副接地線）がそれぞれ横方向に延在している。
【００４４】
図６に示すように、最上層である第３層目の配線層においては、中央に８本の第３メタルデコーダ線１９が縦方向に延在し、その両側方には第３メタル電源線１５、第３メタル接地線１７がそれぞれ縦方向に延在している。例えば、第３メタルデコーダ線１９の線幅は１．３μｍ程度、線間スペースは１．５μｍ程度である。
【００４５】
デコーダ領域の配線パターンについては以上であるが、図２に示したように、一つのメモリセル領域６の両側方に位置する第３メタル電源線１５同士を相互接続するための第２メタル電源線２０（第２の副電源線）が、メモリセル領域６上を横断するように設けられている。メモリセル領域６上を横断する第２メタル電源線２０とポリデコーダ領域７上を横断する第２メタル電源線１６とが設けられたことにより、１チップ全面にわたって電源線（図２では破線で示す）が網目状に接続されて配線されている。同様に、第３メタル接地線１７同士を相互接続するための第２メタル接地線２１（第２の副接地線）が、メモリセル領域６上を横断するように設けられている。これら第２メタル接地線２１と第２メタル接地線１８とが設けられたことにより、１チップ全面にわたって接地線（図２では実線で示す）が網目状に接続されて配線されている。
【００４６】
以上説明した本実施の形態のポリデコーダ領域７のパターンにおいては、４個のＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１５に低Ｖｔｈを採用したことで寸法を小さくできたため、図６に示した通り、メモリセルの縦方向８個分の寸法範囲内において、８組のＡＮＤ論理回路１からなるデコーダ回路１０の各トランジスタが８本の第３メタルデコーダ線１９の形成領域内に収まっている。
【００４７】
これに対して、図１で示した本実施の形態のＡＮＤ論理回路１において、仮にトランジスタの低Ｖｔｈ化を採用しなかったとして、パターンレイアウトを検討した結果が図９である。図９は、ＡＮＤ論理回路１を構成する５個のトランジスタと第３メタル配線のみを示した図（本実施の形態の図６に相当する図）であり、対応をわかりやすくするため、図６と共通の構成要素には同一の符号を付す。
【００４８】
５個のトランジスタ全てのＶｔｈを通常の０．７〜０．８Ｖに設定したとすると、各トランジスタが本実施の形態と同等の駆動能力を得るためには、ｐＭＯＳトランジスタＭ１１のゲート幅が４μｍ、ｐＭＯＳトランジスタＭ１２のゲート幅が０．７μｍ、ｐＭＯＳトランジスタＭ１４のゲート幅が６μｍ、ｎＭＯＳトランジスタＭ１３のゲート幅が３μｍ、ｎＭＯＳトランジスタＭ１５のゲート幅が６μｍ、となる。この場合、ゲート幅が大きいために、本実施の形態のようにｐＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４とｎＭＯＳトランジスタＭ１３，Ｍ１５を縦方向に対向配置したのでは、メモリセルの縦方向８個分の寸法範囲内に収めることができず、回路の構成が不可能である。よって、メモリセルの縦方向８個分の寸法範囲内に収めるためには、図１０に示したように、ｐＭＯＳトランジスタＭ１２，Ｍ１４とｎＭＯＳトランジスタＭ１３，Ｍ１５を横方向に対向配置させるしかない。つまり、図１で示した本実施の形態のパターンレイアウトと図９で示した従来のパターンレイアウトとは、互いに９０°回転させた関係にある。
【００４９】
ところが、そうすると今度は、個々のトランジスタの寸法の増大に加えて、各層の配線の延在方向が本実施の形態の場合と全く逆になり、配線の取り回しやコンタクトホールの配置位置等の自由度がなくなることで第３メタルデコーダ線１９の下に各トランジスタを埋め込むことが不可能になる。その結果、図９に示したレイアウトパターンにおけるポリデコーダ領域７の幅は、図６に示したポリデコーダ領域７の幅の約１．５倍にもなってしまう。逆に言えば、本実施の形態においては、ＭＯＳトランジスタの低Ｖｔｈ化を採用したことにより、採用しなかった場合の２／３程度にポリデコーダ領域７の面積を縮小することができた。
【００５０】
デコーダ回路の占有面積の比較は以上の通りであるが、次に、回路の動作速度について検証した。
図７は、従来の論理回路と本実施の形態の論理回路において、回路を構成するトランジスタのゲート幅の合計値（以下、Ｔｏｔａｌ  Ｗと記す）と遅延時間（ｔｐｄ）との関係をシミュレーションした結果を示す図である。図７の横軸がＴｏｔａｌ  Ｗ（μｍ）、縦軸が遅延時間（ｎｓ）であり、破線が従来のＮＡＮＤ論理回路、２点鎖線が図１で示した本実施の形態と同じ回路構成であるが、低Ｖｔｈ化を採用しなかったもの、実線が低Ｖｔｈ化を採用した本実施の形態のＡＮＤ論理回路、をそれぞれ示している。ただし、図７におけるＴｏｔａｌ  Ｗにインバータ回路のｐＭＯＳトランジスタＭ１４は含まない。
【００５１】
いずれの場合も、Ｔｏｔａｌ  Ｗがある範囲内にある時にｔｐｄが最小値を示す傾向にある。しかしながら、従来のＮＡＮＤ論理回路におけるｔｐｄの最小値が５．４ｎｓ程度であるのに対し、本実施の形態の回路構成の採用によりｔｐｄの最小値が４．７ｎｓ程度に低減し、さらに低Ｖｔｈ化を採用するとｔｐｄの最小値は４．０ｎｓ程度にまで低減する。
【００５２】
このように、本実施の形態によれば、回路構成の工夫により動作の高速化が図れると同時に、パターンレイアウトの工夫によりデコーダ領域の面積縮小を図ることができる。
【００５３】
また、デコーダ回路を構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタを横方向に対向配置した従来の回路構成の場合、図８に示すように、メモリセル領域６を横断する電源線２０が設けられたとしても、拡大部分に示すように、ポリデコーダ領域７では縦方向に通る電源線１５からｐＭＯＳトランジスタの形成領域までは横方向に電源線１６を延ばせても、ｎＭＯＳトランジスタの形成領域には延ばすことができない。そのため、ポリデコーダ領域７を挟んで対峙する電源線１５同士を接続することはできなかった。逆に、縦方向に通る接地線１７からｎＭＯＳトランジスタの形成領域までは横方向に接地線１８を延ばせても、ｐＭＯＳトランジスタの形成領域には延ばすことができない。そのため、ポリデコーダ領域７を挟んで対峙する接地線１７同士を接続することはできなかった。したがって、電源線や接地線は１つのメモリセル領域６毎に孤立した配線網をなしており、１チップ全体にわたる配線網を構成することは不可能であった。
【００５４】
これに対して、本実施の形態では、上述したように電源線や接地線が１チップ全体に網目状に配線され、それぞれが一つの配線網を構成している。この構成により、電源線や接地線の強化を図ることができる。また、電源線や接地線の線幅を細くすることも可能になる。
【００５５】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図１０を参照して説明する。
図１０は、本実施の形態の半導体集積回路に用いられる論理回路を示す、（ａ）回路図、（ｂ）真理値表、である。本論理回路も第１の実施の形態と同様、ＣＭＯＳ構成のＮＡＮＤ回路とインバータ回路とを組み合わせたＡＮＤ論理回路である。
【００５６】
本実施の形態のＡＮＤ論理回路３１は、図１０（ａ）に示すように、第１の実施の形態のＡＮＤ論理回路１と類似しているが、異なる点は、ＮＡＮＤ回路３２において、並列接続されたｐＭＯＳトランジスタに代えて、ただ１個のｐＭＯＳトランジスタＭ２１を接続した点である。ただし、このｐＭＯＳトランジスタＭ２１は、ゲート電極が接地されており、常時オン状態となっている。したがって、第１の実施の形態と異なり、入力信号は、入力信号ＥＸと入力信号▽ＭＸの２つのみであり、入力信号ＭＸを必要としない。そして、本実施の形態においては、インバータ回路３３のｐＭＯＳトランジスタＭ２３を除く他の３個のトランジスタＭ２１，Ｍ２２，Ｍ２４のＶｔｈをｐＭＯＳトランジスタＭ２３のＶｔｈよりも低くしている。
【００５７】
論理動作は、図１０（ｂ）に示すように、入力信号ＥＸがロウ（０）のとき、入力信号▽ＭＸにかかわらずｎＭＯＳトランジスタＭ２２はオフ状態となるので、ＮＡＮＤ出力はハイであり、インバータ出力はロウ（０）となる。入力信号ＥＸがハイ（１）のときは、入力信号▽ＭＸがハイ（１）であればＮＡＮＤ出力はハイとなるので、インバータ出力はロウ（０）となる。一方、入力信号ＥＸがハイ（１）のときに入力信号▽ＭＸがロウ（０）であれば、ＮＡＮＤ出力はｐＭＯＳトランジスタＭ２１とｎＭＯＳトランジスタＭ２２のインピーダンス比で決まるが、これがロウになる設計としておけば、インバータ出力はハイ（１）となる。
【００５８】
本実施の形態の構成によれば、トランジスタ数がさらに１個減ることに加えて、上記のＶｔｈを下げたことの効果により、回路動作の高速化と回路面積の縮小化の効果を得ることができる。
【００５９】
［第３の実施の形態］
以下、本発明の第３の実施の形態を図１１を参照して説明する。
図１１は、本実施の形態の半導体集積回路に用いられる論理回路を示す回路図である。本論理回路は、第１、第２の実施の形態とは異なり、インバータ回路を持たないＮＯＲ論理回路である。
【００６０】
本実施の形態のＮＯＲ論理回路４１は、図１１（ａ）に示すように、入力信号ＥＸがゲート電極に入力されるとともに入力信号▽ＭＸがソース電極に入力されるｐＭＯＳトランジスタＭ３１と、それぞれのゲート電極に入力信号ＥＸ、入力信号ＭＸが一つずつ割り振られて入力されるとともにソース電極が接地された並列接続のｎＭＯＳトランジスタＭ３２，Ｍ３３が設けられている。そして、ｐＭＯＳトランジスタＭ３１のドレイン電極とｎＭＯＳトランジスタＭ３２，Ｍ３３の共通接続のドレイン電極とが接続されており、この接続節点がこのＮＯＲ論理回路の出力ＷＬとなっている。本実施の形態の場合、低Ｖｔｈ化に制約があるトランジスタは特になく、３個のＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３の全てが低Ｖｔｈ化可能である。
【００６１】
論理動作は、図１１（ｂ）に示すように、入力信号ＥＸ、ＭＸの少なくともいずれか一方がハイ（１）であれば、ｎＭＯＳトランジスタＭ３２，Ｍ３３のいずれかはオン状態となるので、出力ＷＬはロウ（０）となる。入力信号ＥＸ、ＭＸがともにロウ（０）のときのみｎＭＯＳトランジスタＭ３２，Ｍ３３がともにオフ状態となり、そのとき入力信号▽ＭＸがハイとなるので、ｐＭＯＳトランジスタＭ３１はオン状態となり、出力ＷＬはハイ（１）となる。本実施の形態の論理回路４１はこのようなＮＯＲ論理を示し、入力信号ＥＸ、ＭＸがともにロウ（０）のときのみ選択出力であるハイ（１）を示し、それ以外では非選択出力であるロウを示す動作を行う。
【００６２】
本実施の形態のＮＯＲ論理回路４１は、３個のＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３のみで構成されており、しかもその全てで低Ｖｔｈ化が可能である。したがって、論理回路の面積縮小化の効果が特に大きい例である。
【００６３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記第１の実施の形態では、論理回路を構成するトランジスタに低Ｖｔｈ化を適用したことで各トランジスタのゲート幅を小さくでき、その結果、図９に示したような従来の回路を９０°回転させた配置とすることができ、面積縮小、電源線の強化等の効果が得られた、という流れで説明した。しかしながら、論理回路を構成するトランジスタに低Ｖｔｈ化を適用すること、あるいはｐＭＯＳトランジスタとｎＭＯＳトランジスタとを縦方向に対向配置することをそれぞれ単独で採用した半導体集積回路も本発明の技術範囲内とする。
【００６４】
例えば、従来の回路を９０°回転させた配置にできる条件は、メモリセルの寸法との兼ね合いで決まるものである。つまり、仮にメモリセルの寸法が非常に大きかったとすると、論理回路が占有できる縦方向の寸法の余裕度が大きくなるため、低Ｖｔｈ化を適用して特にゲート幅を小さくしなくても、本発明と同様、従来の回路を９０°回転させた配置にできることも考えられるからである。そうすれば、電源線の強化等の効果は得ることができる。ただし、半導体デバイスの進歩の流れにおいて、メモリセルは当然ながら面積縮小の方向にあるので、上記第１の実施の形態で例示したように、低Ｖｔｈ化を適用して個々の論理回路用トランジスタの寸法を小さくした上で、従来の回路を９０°回転させるというパターンレイアウト上の工夫を施すことが好ましい。そうすることにより、チップ面積の縮小、動作の高速化、ノイズ耐性の向上等、種々の長所を合わせ持った半導体集積回路を実現することができる。
【００６５】
また、上記実施の形態で例示したＶｔｈの値、パターン寸法等の具体的な数値はほんの一例に過ぎず、適宜変更が可能なことは勿論である。
【００６６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、論理回路の面積を縮小することでデコーダ回路等、周辺回路領域の面積縮小化が図れ、チップの小型化に寄与できる半導体集積回路を提供することができる。それに加えて、従来の回路構成に比べて動作の高速化を図ることも可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路に用いるＡＮＤ論理回路を示す、（ａ）回路図、（ｂ）真理値表、である。
【図２】同、半導体集積回路のチップ全体の概略構成図である。
【図３】同、半導体集積回路のデコーダ領域のパターンレイアウトを示す図であって、ポリシリコンのゲートパターンを含む最下層のＭＯＳトランジスタを示す図である。
【図４】同、ＭＯＳトランジスタと第１メタル配線のパターンを示す図である。
【図５】同、ＭＯＳトランジスタと第２メタル配線のパターンを示す図である。
【図６】同、ＭＯＳトランジスタと第３メタル配線のパターンを示す図である。
【図７】本実施の形態の論理回路と従来の論理回路とでＴｏｔａｌ  Ｗとｔｐｄとの関係をシミュレーションした結果を示す図である。
【図８】ｐＭＯＳトランジスタとｎＭＯＳトランジスタを横方向に対向配置した従来の半導体集積回路のチップ全体の概略構成図である。
【図９】同、半導体集積回路のデコーダ領域のパターンレイアウトを示す図であって、最下層のＭＯＳトランジスタと第３メタル配線のパターンを示す図である。
【図１０】本発明の第２の実施の形態の半導体集積回路に用いるＡＮＤ論理回路を示す、（ａ）回路図、（ｂ）真理値表、である。
【図１１】本発明の第３の実施の形態の半導体集積回路に用いるＮＯＲ論理回路を示す、（ａ）回路図、（ｂ）真理値表、である。
【図１２】ＢｉＰトランジスタを用いた従来の論理回路の一例を示す回路図である。
【図１３】同、論理回路の改良版を示す回路図である。
【図１４】同、論理回路の他の改良版を示す回路図である。
【符号の説明】
１，３１  ＡＮＤ論理回路（論理回路）
２  ＮＡＮＤ回路
３  インバータ回路
５  チップ
６  メモリセル領域
７  ポリデコーダ領域（デコーダ領域）
１０  デコーダ回路
１５  第３メタル電源線（主電源線）
１６  第２メタル電源線（第１の副電源線）
１７  第３メタル接地線（主接地線）
１８  第２メタル接地線（第１の副接地線）
１９  第３メタルデコーダ線
２０  第２メタル電源線（第２の副電源線）
２１  第２メタル接地線（第２の副接地線）
４１  ＮＯＲ論理回路
Ｍ１１，Ｍ１２，Ｍ１４，Ｍ２１，Ｍ２３，Ｍ３１  ｐＭＯＳトランジスタ（ｐチャネル型ＭＯＳ電界効果トランジスタ）
Ｍ１３，Ｍ１５，Ｍ２２，Ｍ２４，Ｍ３２，Ｍ３３  ｎＭＯＳトランジスタ（ｎチャネル型ＭＯＳ電界効果トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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