(57)【特許請求の範囲】
【請求項１】
メモリ又はロジック／メモリの組み合わせを備え、かつ複数の端子を備える電子デバイスを試験するのに使用される試験ベクトルを発生するための試験ベクトル発生器であって、
前記端子が、
少なくとも一時的にアドレス端子として動作する前記端子の第１のサブセットと、
少なくとも一時的にデータ端子として動作する前記端子の第２のサブセットと、
を少なくとも含み、
前記試験ベクトル発生器が、前記端子又は特定の端子の組に割り当てられる少なくとも１つの端子チャネルを有し、
前記端子チャネルが、
中央コントローラから命令情報を受信するように構成された命令メモリと、
前記命令情報から第１のベクトルシーケンスおよび適当な制御情報を生成するように構成されたシーケンスコントローラと、
前記適当な制御情報から圧縮解除データを生成するように構成された圧縮解除制御ユニットと、
前記第１のベクトルシーケンスおよび前記圧縮解除データから、前記端子又は前記端子の特定の組に供給すべき第２のベクトルシーケンスを生成するための論理回路と、
を含む、試験ベクトル発生器。
【請求項２】
前記シーケンスコントローラが、第１のサブシーケンスおよび第２のサブシーケンスから成る前記第１のベクトルシーケンスを生成するように構成され、
前記論理回路が、前記圧縮解除制御ユニットによって設定された条件に応じて、前記第２のベクトルシーケンスを生成する際にいずれかの前記サブシーケンスを選択する、請求項１記載の試験ベクトル発生器。
【請求項３】
前記圧縮解除制御ユニットが、前記制御情報を受信したならば、前記シーケンスコントローラと基本的に無関係に動作する、請求項２記載の試験ベクトル発生器。
【請求項４】
前記論理回路が、条件付きオペランドで命令を実行し、この条件付きオペランドの条件が前記圧縮解除制御ユニットから受信した前記圧縮解除データによって設定される、請求項１記載の試験ベクトル発生器。
【請求項５】
前記電子デバイスが、前記端子の少なくとも幾つかに割り当てられた多数の端子及び種々の端子チャネルを備え、
前記中央コントローラが、前記シーケンスコントローラのほぼ全てに接続され、各シーケンスコントローラの命令メモリの内容を制御する、請求項１記載の試験ベクトル発生器。
【請求項６】
前記中央コントローラが、各シーケンスコントローラの命令メモリに対して、その割り当てられた端子専用の命令をロードするよう構成されている、請求項５記載の試験ベクトル発生器。
【請求項７】
前記中央コントローラが、全体的試験手順により、全ての割り当てられた端子について異なる命令を生成するようセットアップされている、請求項６記載の試験ベクトル発生器。
【請求項８】
前記電子デバイスが集積回路であり、前記試験ベクトル発生器が集積回路テスタである、請求項１記載の試験ベクトル発生器。
【請求項９】
前記端子が前記集積回路のピンである、請求項８記載の試験ベクトル発生器。
【請求項１０】
端子の前記第１のサブセットのほぼ全ての端子に対して端子チャネルが設けられている、請求項８記載の試験ベクトル発生器
【請求項１１】
前記圧縮解除制御ユニットによって発生される前記圧縮解除データが圧縮解除アドレスである、請求項８記載の試験ベクトル発生器。
【請求項１２】
前記電子デバイスが、少なくとも１つのメモリだけでなく論理回路を含む、請求項８記載の試験ベクトル発生器。
【請求項１３】
前記電子デバイスがプリント回路基板であり、前記試験ベクトル発生器が基板テスタである、請求項１記載の試験ベクトル発生器。
【請求項１４】
前記シーケンスコントローラが、少なくとも１つのデコーダメモリの少なくとも１つのアドレス入力に接続されている、請求項１記載の試験ベクトル発生器。
【請求項１５】
前記シーケンスコントローラの出力に、バッファ手段、もしくは先入れ先出しメモリを含む、請求項１記載の試験ベクトル発生器。
【請求項１６】
前記シーケンスコントローラと前記電子デバイスの前記少なくとも１つの端子の間に相互接続されたフォーマッタ／コンパレータ回路を含む、請求項１記載の試験ベクトル発生器。
【請求項１７】
前記圧縮解除制御ユニットが、アドレスジェネレータ、もしくは１ビットアドレスジェネレータを含む、請求項１記載の試験ベクトル発生器。
【請求項１８】
前記アドレスジェネレータがカウンタ手段を含む、請求項１７記載の試験ベクトル発生器。
【請求項１９】
前記シーケンスコントローラが、電子デバイスのメモリピンだけでなく論理ピンについてもベクトルを発生するようセットアップされている、請求項１記載の試験ベクトル発生器。
【請求項２０】
前記シーケンスコントローラが、メモリ試験モードだけでなく論理試験モードでも動作するようセットアップされている、請求項１９記載の試験ベクトル発生器。
【請求項２１】
メモリ又はロジック／メモリの組み合わせを備え、かつ複数の端子を備える集積回路を試験するのに使用される試験ベクトルを発生するための試験ベクトル発生器であって、
前記端子が、
少なくとも一時的にアドレス端子として動作する前記端子の第１のサブセットと、
少なくとも一時的にデータ端子として動作する前記端子の第２のサブセットと
を少なくとも含み、
前記試験ベクトル発生器が、前記集積回路の端子の前記第１のサブセットの特定の端子に割り当てられることと、
前記試験ベクトル発生器が、前記端子又は特定の端子の組に割り当てられる少なくとも１つの端子チャネルを有し、
前記端子チャネルが、
中央コントローラから命令情報を受信するように構成された命令メモリと、
前記命令情報から第１のベクトルシーケンスおよび適当な制御情報を生成するように構成されたシーケンスコントローラと、
前記適当な制御情報から圧縮解除データを生成するように構成された圧縮解除制御ユニットと、
前記第１のベクトルシーケンスおよび前記圧縮解除データから、前記端子又は前記端子の特定の組に供給すべき第２のベクトルシーケンスを生成するための論理回路と、
を含み、
第１のカウンタが、試験サイクルに際して内容が一定に保持される少なくとも１つの第１のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされ、第２のカウンタが、試験サイクルに際して内容が変動する少なくとも１つの第２のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされている、試験ベクトル発生器。
【請求項２２】
前記第１のカウンタが、試験サイクル毎についてだけ新たなアドレスを生成するようにセットアップされており、前記第２のカウンタが新たなアドレスを順次生成するようセットアップされている、請求項２１記載の試験ベクトル発生器。
【請求項２３】
前記第２のカウンタが、試験サイクル毎についてだけ新たなアドレスを生成するようセットアップされている、請求項２１記載の試験ベクトル発生器。
【請求項２４】
前記シーケンスコントローラが、前記第１及び第２のカウンタの少なくとも一方の保持及び／又はプリセット入力を制御する、請求項２１記載の試験ベクトル発生器。
【請求項２５】
前記第２のカウンタが桁上げ出力を含み、前記第１のカウンタが開始入力を含み、前記第２のカウンタの桁上げ出力信号が前記第１のカウンタの開始入力に供給される、請求項２１記載の試験ベクトル発生器。
【請求項２６】
前記第１及び第２のカウンタの間における一致をカウントするようセットアップされている第３のカウンタを含む、請求項２２記載の試験ベクトル発生器。
【請求項２７】
ベースセルに関する行内におけるメモリセルのアドレスのインクリメントをカウントするようセットアップされた第４のカウンタを含み、前記ベースセルに関する行内における前記メモリセルのアドレスのデクリメントをカウントするようセットアップされた第５のカウンタをさらに含む、請求項２１記載の試験ベクトル発生器。
【請求項２８】
前記第４及び第５のカウンタの出力のそれぞれに接続される加算手段を含む、請求項２７記載の試験ベクトル発生器。
【請求項２９】
ベースセルに関する列内における前記メモリセルのアドレスのインクリメントをカウントするようセットアップされた別の第４のカウンタを含み、前記ベースセルに関する列内における前記メモリセルのアドレスのデクリメントをカウントするようセットアップされた別の第５のカウンタをさらに含む、請求項２７記載の試験ベクトル発生器。
【請求項３０】
前記別の第４のカウンタ及び前記別の第５のカウンタの出力に接続された第２の加算手段を含む、請求項２９記載の試験ベクトル発生器。
【請求項３１】
メモリ又はロジック／メモリの組み合わせを備え、かつ複数の端子を備える電子デバイスを試験するのに使用される試験ベクトルを発生するための方法であって、前記端子が、少なくとも一時的にアドレス端子として動作する端子の第１のサブセットと、少なくとも一時的にデータ端子として動作する端子の第２のサブセットとを少なくとも含むものにおいて、
第１のベクトルシーケンスおよび適当な制御情報を生成するステップと、
前記適当な制御情報から圧縮解除データを生成するステップと、
前記第１のベクトルシーケンスおよび前記圧縮解除データから第２のベクトルシーケンスを生成するステップと、
前記端子又は特定の端子の組に前記第２のベクトルシーケンスを供給するステップと、
からなる方法。
【請求項３２】
前記電子デバイスの多数の端子についてシーケンスコントローラが設けられ、
全体的試験手順により各々の端子について固有の命令を生成するステップと、
前記命令を前記シーケンスコントローラに組み込まれたメモリに供給するステップと、
を含む、請求項３１記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、少なくとも１つの端子を備える電子デバイスの試験装置に関するものであり、この装置は、前記端子又は特定の端子の組に割り当てられる、少なくとも１つの端子チャネルを有する。さらに一般的に言えば本発明は、集積回路テスタ（ＩＣテスタ）、基板テスタその他のテスタ回路要素に用いられる、構造的な概念に関するものである。集積回路テスタの場合には、本発明は特に、メモリを試験するように設計された、又はＡＳＩＣのような論理及び記憶機能を備えた集積回路コンポーネントを試験するように設計された集積回路テスタを取り扱うものである。
【０００２】
【従来の技術】
本発明は、電子デバイスに関するあらゆる種類のテスタを取り扱うが、先ずはこれに関する問題で本発明の基礎をなすものについて、集積回路テスタの場合について説明する。
【０００３】
集積回路テスタは一般に、プリント回路基板に対するハンダ付けといった、アセンブリに対する挿入又は実装に先立って、ＩＣの機能性を試験するために提供されている。ＩＣの誤動作が基板レベルでしか検出できない（例えば、基板テスタによって）場合、完全な基板を無駄にしなければならないか、或いは少なくとも欠陥のあるＩＣを除去するといった、コストのかかる措置が必要になる。しかして集積回路テスタは、アセンブリの初期段階において、欠陥のあるＩＣを検出することを保証する。この側面は、集積度が増すにつれて、即ち半導体チップの記憶密度が高くなるにつれて、ますます重要になっている。
【０００４】
従来、論理回路を含む集積回路とメモリを含む集積回路の試験には、異なる概念が用いられてきた。前者のグループのデバイスは多くの場合「ＬＳＩテスタ」と呼ばれ、後者のグループのデバイスは「メモリテスタ」と呼ばれてきた。
【０００５】
集積回路テスタを分類する別のアプローチは、それらの内部構造によるものである。技術的には２つの一般的概念、即ち「共用資源」アプローチと、「分散資源」又は「ピン毎資源」アプローチが知られている。
【０００６】
留意すべき重要な点は、集積回路テスタが、試験すべきデバイス（いわゆる「被試験デバイス」又は「ＤＵＴ」）の特定の端子（ピン）専用の論理回路から構成されるということである。換言すれば、ＩＣテスタには同種類の論理回路が多数個、即ちＤＵＴの全てのピンに１つずつ存在する。ＩＣテスタが、所定の最大数ｎのピンを備えたＤＵＴを試験するようにセットアップされている場合、このことは、同じピン回路をｎ個設けなければならないとことを意味している。ｎは、最新技術による半導体チップ及び関連するパッケージング技術を考慮すると、概算で数百、或いは数千を超える可能性さえある。
【０００７】
ピン回路（ピンチャネル又は端子チャネル）は一般に、割り当てられたピンのドライバ回路と、また殆どの場合にはフォーマッタ及びコンパレータ回路とから構成される。後者は、データ及びタイミング情報を組み合わせる（フォーマッタ）か、或いは割り当てられた端子から受信した信号のタイミング及び正しい論理状態を試験する（コンパレータ）回路である。ここに説明する種類のフォーマッタを開示するＥＰ−Ｂ−３２９  ７９８号及び欧州特許出願第９１１１９１９０．６号、及びコンパレータに関してＤＥ−Ｃ−３３  ４６  ９４２号、ＥＰ−Ｂ−３２５  ６７０号及び欧州特許出願第９１１１９１６５．８号を参照されたい。
【０００８】
しかしながら、各種制御回路のように、必ずしもＤＵＴの全てのピンに割り当てられるとは限らない回路も存在する。これに関して「共用資源」は、制御回路又はその一部が、多数のピンの間で共用されることを意味している。例えば、制御回路は１つだけ設ければよく、共通バスを介してピンチャネル（端子チャネル）と通信する。これによって、ＤＵＴの全てのピンについて制御回路を複製する必要がなくなる。しかしながらこれは、いくつかの設計上の制約、とりわけ速度の制約を意味することになる。
【０００９】
これに対し「ピン毎資源」アプローチでは、全てのピンチャネルについて、制御回路、又は少なくともその速度に重要な部分が設けられる。このアプローチによれば、上述の速度上の制約を克服することができるが、制御回路をｎ個設けなければならないので、極めて高価なものになる可能性がある。また「ピン毎」資源の速度でさえ、特定の用途の条件に合致しない場合もある。
【００１０】
古典的なメモリテスタの場合、中央アルゴリズムパターンジェネレータ（ＡＰＧ）が設けられていた（全ピンチャネルの共用資源として）。ＡＰＧは、いくつかのＰＣ基板又は少なくともカスタム化ＩＣ（ＡＳＩＣ）から構成される、極めて複雑で高価なデバイスであった。一般にはそれによって、ＤＵＴのｘアドレスに関する第１のジェネレータ、ｙアドレスに関する第２のジェネレータ、（第３の）データジェネレータ、及びコントローラが提供された。これらの動作については、ＤＵＴにおけるゼロパターンの生成によって明らかにすることができる。この場合、データジェネレータは、永続的な「０」を生成する。ｘアドレスジェネレータは、「０」から所定の終端アドレスまで実行し、他方ｙアドレスジェネレータはその値を保持する。ｘアドレスジェネレータがその終端アドレスに達すると、それはすぐに「０」にリセットされ、ｙアドレスジェネレータは１だけインクリメントされ、ｘアドレスジェネレータは再び「０」からその終端アドレスまで実行する。試験を受けるメモリの全てのセルに「０」が納まるまで、このプロセス全体が続行される。
【００１１】
こうした従来技術によるＡＰＧのコントローラには、生成すべきシーケンスを納めたプログラマブルメモリ、又はこうしたシーケンスを生成するプログラムが含まれている。
【００１２】
本質的に「共用資源」アプローチに基づいて設計されたテスタは、例えば米国特許第４，４５０，５６０号に開示されている。
【００１３】
制御信号の相互接続、及びそれによって生じる伝播遅延時間のために、従来の設計によるＡＰＧは限られた速度でしか動作することができないことが理解されている。これは、従来技術において一般的な方法であった、極めて高速で高価なＡＰＧが利用される場合でさえもあてはまる。
【００１４】
このように、「共用資源」の概念を利用した従来技術によるメモリテスタは、許容可能な速度でメモリを試験するという要求に合致しない。このことは特に、メモリ容量が増大するにつれて当てはまり、試験速度を高める必要性が存在している。
【００１５】
メモリだけでなく、同じチップ上に論理回路を含む集積回路が多くなるにつれて、別の問題が生じてくる。このことは特に、ＡＳＩＣのようなカスタム化ＩＣにあてはまる。所定の時間フレームにおけるメモリ又は論理試験を特定的に指定している従来技術によるＩＣテスタでもって、こうしたデバイスを試験することは殆ど不可能である。メモリ及び論理試験回路を組み込んだ組み合わせテスタであっても、これらのニーズには適合しない。こうしたテスタは、論理ピンとして指定されたピンに対しては、メモリピンとして指定されたピンと比較して、異なる回路を設けなければならない。しかしながら、ＡＳＩＣピンの指定は予め決められたものではなく、ＡＳＩＣが異なればピンの指定も異なるので、実行中にピンチャネル、及び中央資源に対するそれらの接続を交換又は再構成する必要性が生ずる。さらに悪いことに、動作時にピンの定義を変えてしまう集積回路デバイスもある。こうしたデバイスは、メモリ／ＩＣ組み合わせテスタでは、全く試験することができない。
【００１６】
上述の米国特許第４，４５０，５６０号には、２つのモード間におけるスイッチングに備えてスイッチが設けられた、組み合わせ形のロジック／メモリテスタに関するアプローチが開示されている。しかしながら、このスイッチは複雑で高価であり、動作速度を低下させる。この従来技術のテスタは「共用資源」の概念を用いているため、速度はさらに低下する。さらに、この従来技術によるテスタは、許容可能な時間限界内でピン定義の変更に対処することができない。
【００１７】
これに関して、従来技術によるロジックテスタ（ＬＳＩテスタ）が、メモリテスタに比べて、異なる概念に基づくものである点に留意するのが重要である。いわゆるシーケンサ（基本的には、ジャンプ、サブルーチン等を実施できるように、付加的な制御回路を備えたカウンタ）によって、メモリに送られるアドレスが生成される。本明細書では「ベクトルメモリ」と呼ぶこのメモリは、アドレスをデコードして、通常「フォーマッタ／コンパレータ」回路と呼ばれるピン特異な回路に、対応アドレスに記憶されているデータを供給する。フォーマッタはベクトルメモリから受信したデータを処理し、通常はエッジジェネレータによって生成されるタイミング情報とリンクさせる。同様に、コンパレータはＤＵＴによって生成されるデータを、正確な論理状態についてだけでなく、タイミングの正確さについてもチェックする。フォーマッタとコンパレータは両方とも、被試験デバイスの単一のピンに接続される。
【００１８】
欧州特許出願第９１１１９１８９．８号には、シーケンサアドレスをデコードするさらに進んだアプローチが解説されており、その内容はここでの参照によって本明細書中に取り入れるものとする。この文献に開示の概念は、「波形メモリ」と呼ばれる追加メモリを利用して、ベクトルメモリの出力をさまざまな動作へとデコードし、ＤＵＴに対する複数の操作を可能にするものであり、こうした動作の定義は、波形メモリの内容を置換するだけで簡単に変更することができる。なお本発明においても、ベクトルメモリ／波形メモリのアプローチを利用することができる（後述）。
【００１９】
従来技術のロジックテスタも、共用資源アプローチを用いている。即ちシーケンサが中央資源として設けられ、これに対してベクトルメモリ、フォーマッタ及びコンパレータがピン毎に設けられる。この概念は、共用資源の概念を用いたメモリテスタの場合と同じタイミング制限を受けるものであった。そこで「ピン毎」アプローチに基づくロジックテスタも開発されている。即ち、全てのピンチャネルに対して特異なシーケンサが設けられるものである。これら種々の「ピン」シーケンサは全て同一、即ち同じプログラムを実行する。特定のピンに対する適合は、それぞれのベクトルメモリに記憶された異なるデータによって行われる。この概念は商業的成功を収めたが、それはシーケンサが比較的単純で安価なユニットであり、シーケンサが多数あってもロジックテスタ全体の価格をそれほど押し上げなかったからである。
【００２０】
【発明が解決しようとする課題】
しかしながらこれらの従来技術による解決策は全て、組み合わせ形のＩＣテスタには適していない。こうしたテスタは、ピン定義が時間につれて又はＩＣ毎に変化する場合でさえも、上述のＡＳＩＣの如き混合的なロジック／メモリ回路を、信頼できる迅速な仕方で試験できなければならない。従って、こうしたテスタに対するニーズが存在している。
【００２１】
同様に、妥当な価格でもって、従来技術によるメモリテスタよりも速く動作するメモリテスタに対するニーズが引き続き存在している。本発明は、これら両方の基本的な課題の解決を目指している。
【００２２】
また、従来技術によるロジックテスタよりも動作が高速で、必要なハードウェアが少ないロジックテスタを提供することも望ましい。
【００２３】
同様の課題が、基板テスタ、及び他の電子デバイスの試験装置の分野にも存在することが理解されよう。例えば基板テスタは、ブランク基板、即ち電気的接続だけしか問題とならない無実装基板、又は実装基板の何れかを試験するために提供される。前者の場合は取るに足らないが、後者の場合は大規模な試験回路が必要になる。なぜなら基板上のコンポーネントは種々の機能を果たす可能性があるからである。この意味で基板テスタは、集積回路テスタよりも一層複雑となりうることが理解されよう。なぜなら基板には、例えばデジタル論理回路、メモリ、アナログ回路その他といった、異なる技術によるコンポーネントが実装される可能性があるからである。従って、十分な速度を備え、妥当な価格でもって基板の全機能を試験することが可能な基板テスタに対するニーズもまた存在している。
【００２４】
本発明がさらに、基板テスタ、ＡＳＩＣテスタその他の関連する電子デバイステスタを提供することを課題とすることが理解されよう。
【００２５】
【課題を解決するための手段】
以下の特徴を備える上述した種類の装置において、上記の課題は解決され、また関連する利点が得られるものである。即ちその特徴とは、
第１のベクトルシーケンスを発生するためのシーケンスコントローラと、
このシーケンスコントローラにより制御され、圧縮解除信号を発生してシーケンスコントローラに供給する少なくとも１つの圧縮解除制御ユニットとからなり、
前記シーケンスコントローラがさらに、第１のベクトルシーケンスに応じて、且つ前記圧縮解除制御ユニットから受信した圧縮解除信号に応じて、第２のベクトルシーケンスを発生する条件付きベクトル処理手段を含むことである。
【００２６】
本発明の概念、及び本発明を構成する特徴を説明するためには、それが実際に作られた過程を考察するのが有用であろう。
【００２７】
ＬＳＩとメモリ試験データとの間でスイッチングを行うのに、複雑で高価なハードウェアを必要としない、組み合わせ形のロジック／メモリテスタが必要とされた。同様の要求が、こうしたメモリテスタについても存在した。
【００２８】
本発明者らが考慮したアプローチの１つは、メモリテスタにおいても「ピン毎」アプローチを用いることであった。このことは、ＡＰＧ（アルゴリズムプログラムジェネレータ）をピン毎に設けなければならない（全てのピンにシーケンサが設けられる、ロジックテスタの「ピン毎」アプローチと同様に）ことを意味する。しかしながら、この概念の適用可能性を制限する２つの基本的制約があることが着目された。
【００２９】
第１に、シーケンサは、簡単に幾つも設けることが可能な比較的安価なコンポーネントである。これに対し、メモリ試験に必要なＡＰＧは極めて複雑で高価であり、従来のＡＰＧを数百も組み込んだテスタを製品化することは困難である。これは部分的には、シーケンサは単一のアドレスを発生し、それだけがロジックテスタにおける「ピン毎」ベクトルメモリの全てについて有効であるのに対し、ＡＰＧは、「ピン毎」アーキテクチャにおいては単一ビットだけしか必要とされないのにメモリの全てのセルについてｘ及びｙアドレスを生成する、という事実によるものである。換言すれば、「ピン毎ＡＰＧ」構造は、膨大なオーバヘッドを生ずることになる。
【００３０】
第２に、ＤＵＴ（被試験デバイス）のピン毎にＡＰＧを設けても、ロジック／メモリの組み合わせ機能性を備えたＤＵＴの試験に関する問題を解決することにはならないことが着目される。ロジック／メモリデバイスの試験は、「ピン毎ＡＰＧ」の原理の別の欠点を示すことになる。即ち、こうした組み合わせ形デバイスのピンの殆どは通常は論理ピンであるのに、ＡＰＧは全てのピンに対して設けねばならなかった。しかしながらピンの定義は、ＡＳＩＣ毎に、或いは動作中であっても変化しうるため、割り当てられたピンが場合によってはメモリピンとしても動作しうるという理由だけで、依然として全てのピンに対してＡＰＧを設ける必要性があった。この後者を考慮することによって、「ピン毎ＡＰＧ」の概念によって生じるオーバヘッドはさらに明らかとなろう。かくして、「ピン毎ＡＰＧ」の概念に基づくメモリ又はロジック／メモリテスタは、数百又は数千のＡＰＧが必要とされることから、製品化が困難なものとなる。
【００３１】
ロジック／メモリの組み合わせ形デバイスの試験に関する問題を克服するための解決策の１つであって、実際に本発明よりも前に考慮されたものは、ロジックテスタ及びメモリテスタを別個に設け、ロジックテスタ及びメモリテスタにより発生され、受信された信号をリンクするスイッチマトリックスを用いることである。しかしながら、こうしたスイッチマトリックスは、必要なピンの総数（数千のピン）のため、極めて大きいものとならざるをえない。さらに、スイッチマトリックスは極めて高速であることが要求される。こうした条件を満たすスイッチマトリックスを今日の技術で製造できるか否かは疑問であり、たとえ可能であったとしても、その圧倒的なコストのため、製品化は困難である。
【００３２】
本発明は、新規な、且つ従来にない考察に基づいて、基本的な問題を解決するものである。本発明によれば、第１のベクトルシーケンスを生成するために、シーケンスコントローラが設けられる。このシーケンスコントローラは、従来の設計とすることが可能である、即ち比較的単純で、安価なコンポーネントである。
【００３３】
シーケンスコントローラには、シーケンスコントローラにより制御され、圧縮解除信号を発生してシーケンスコントローラに供給する、圧縮解除制御ユニットが割り当てられる。これは、本発明と従来技術を区別する、第１の主たる特徴である。一般に圧縮解除制御ユニットは、制御信号又は制御パターンを、シーケンスコントローラから受信する。これらの制御信号は圧縮解除制御ユニットによって、好ましくは基本的にシーケンスコントローラとは無関係に処理される。こうした独立した動作の一例は、圧縮解除制御ユニットが独自のクロックで走り、かくして圧縮解除制御ユニットに起動パラメータをロードしたならば、シーケンスコントローラが圧縮解除制御ユニットに関連した監視タスクを実施する必要がないということである。かくして圧縮解除制御ユニットは信号を準備し（この意味は後述する）、関連操作からシーケンスコントローラを解放する。
【００３４】
シーケンスコントローラにはさらに、条件付きベクトル処理手段が含まれている。この条件付きベクトル処理手段には、圧縮解除制御ユニットから受信した圧縮解除信号だけでなく、シーケンスコントローラによって発生する第１のベクトルシーケンスも供給される。これにより条件付きベクトル処理手段は、それに供給される信号、即ち圧縮解除信号だけでなく、第１のベクトルシーケンスにも基づいて、第２のベクトルシーケンスを生成することになる。
【００３５】
この種の動作の典型的な例は、第１のベクトルシーケンスが、同時に発生される２つ以上の異なるサブシーケンスから構成される場合である。圧縮解除信号は、これらサブシーケンスのうちの何れをシーケンスコントローラの出力に供給するかを決める。正式にはこれは、「Ｃに従ってＡ又はＢを出力に送る」といった命令に相当し、ここでＡ及びＢがサブシーケンス、Ｃが圧縮解除信号である。もちろん、条件付きベクトル処理手段は、第１のベクトルシーケンスにゲート制御を施したり、第１のベクトルシーケンスと圧縮解除信号の間で任意の種類の論理的組み合わせを実施するといったような、他の機能又は関連する機能を実行することもできる。
【００３６】
この構造の基本的な利点は、圧縮解除制御ユニット（極めて単純な設計が可能である）以外には殆どコストを追加しなくても、速度が大幅に上昇することである。特に、既知のシーケンサと基本的に同じか、又は同様の構造を備えたシーケンスコントローラを利用することが可能である。圧縮解除制御ユニットによって、シーケンスコントローラは、アドレス生成のような時間のかかるいくつかのタスクから解放される（後記参照）。実際、シーケンスコントローラは必要な起動条件を与えるだけですみ、さらに場合に応じて圧縮解除制御ユニットに付加的な制御情報を供給してその動作に影響を与えることができる。しかしながら、圧縮解除制御ユニットの動作は基本的に、シーケンサの計算能力又は論理能力を全く消費しない。換言すれば、圧縮解除制御ユニットは基本的に自力制御式であり、境界条件を定義する幾らかの制御情報を必要とするだけである。なお、圧縮解除制御ユニットは独立したコンポーネントとすることもできるが、例えば同じチップ上において、シーケンスコントローラと一体化することも可能であるという点に留意しなければならない。
【００３７】
好ましい重要な実施例においては、圧縮解除制御ユニットは、シーケンスコントローラから受信した制御信号を展開して圧縮解除信号とする。さらに、条件付きベクトル処理手段は、条件付きオペランドで命令を実行することができるが、この条件付きオペランドの条件は、圧縮解除制御ユニットから受信した圧縮解除信号によってセットされる。
【００３８】
既に上述したように、本発明は特に、集積回路テスタに用いるのに適している。本発明の特に好ましい１つの実施例においては、集積回路には少なくともメモリセクションが含まれており、多数の端子又はピンが設けられている。そこにおいて少なくとも第１のサブセットをなすピンが、少なくとも一時的にアドレスピンとして動作可能であり、少なくとも第２のサブセットをなすピンが、少なくとも一時的にデータピンとして動作可能である。この記述には、純粋なメモリ又は純粋な論理回路だけでなく、論理／メモリの混合回路である集積回路も含まれる。
【００３９】
この実施例の場合には、第２のサブセットをなすピン、即ちアドレスピンの基本的に全てのピンについて、最初に論じた種類の端子チャネルが設けられるのが好ましい。換言すれば、基本的に全てのアドレスピンについて、関連する圧縮解除制御ユニットを含むシーケンスコントローラが設けられる。しかしながら、上述の種類の端子チャネルを、データピン、制御ピン、論理ピン、アナログピンその他の如き、他のピンについて設けることもできることが理解されよう。
【００４０】
アドレスピン毎に（又は全てのピンについて）シーケンスコントローラ及び圧縮解除制御ユニットが設けられた、こうした集積回路テスタの動作については、下記のように説明することができる。
【００４１】
圧縮解除制御ユニットの動作は、シーケンスコントローラで実施した場合にはかなりの量の計算時間を必要とする、アドレス、データ、制御バイト等の高速生成に焦点を合わせたものである。基本的には、圧縮解除制御ユニットは、シーケンサによってセットされる起動条件及び境界条件を利用して、アドレスのような完全な（即ち展開された）信号列を生成する。
【００４２】
圧縮解除制御ユニットの例には、アドレスジェネレータ、データジェネレータ、制御バイトジェネレータ、状況バイトジェネレータ等がある。これらのうちのいくつか、特にアドレスジェネレータについて、さらに詳細に後述する。
【００４３】
圧縮解除制御ユニットは、圧縮解除信号をシーケンサに送り返し、これによってシーケンサは、ＤＵＴの割り当てピンについて動作するのに必要なベクトルを生成するという、基本的に単純ではあるが、極めて時間を浪費するタスクから解放される。かくしてシーケンサは、極めて速い試験速度においてさえも、リアルタイムで割り当てピンの制御を行うことができる。本発明の「多重シーケンサ」構造をメモリ試験に適合したものとしているのは、まさにこの概念である。
【００４４】
しかしながらその他にも、従来技術のロジックテスタにおいて用いられた「多重シーケンサ」アプローチとの相違があることに留意しなければならない。上述のように、既知のロジックテスタの「ピン毎」概念の場合には、全てのシーケンサが基本的に同じプログラム（又はマイクロプログラム）を実行する。これは、シーケンサが少なくともメモリ試験モードにおいて、異なるプログラム、即ちＤＵＴの割り当てピンに特異的に適合されたプログラムを実行する本発明とは対照的である。
【００４５】
従って、本発明による独特なシーケンサ／圧縮解除制御ユニットの組み合わせは、実際上は部分的なＡＰＧ、即ちＤＵＴの特定のピンに適合されたＡＰＧを構成するものであると言うこともできる。実際、本発明による圧縮解除制御ユニットは、好ましくはシーケンサに送り返される１ビット情報、特に１ビットアドレスを生成する（但し本発明はこの側面に限定されない）。単一のピンだけしか制御する必要がないので、シーケンサもまた１ビットモードで機能することが好ましい。特に信号圧縮（例えばアドレス生成）が高速ハードウェアによって実施され、従ってシーケンサが余分な計算時間を費やす必要がなくなるため、これによりその動作は非常に高速となる。
【００４６】
上記に開示したテスタの概念は、メモリ試験のニーズに対して極めてよく適合することが判明している。かくして本発明は、新種のメモリテスタを確立するものである。事実このテスタは、メモリだけを含む集積回路を非常に高速で試験するのに適している。このテスタは、上述のスイッチマトリックスやピン毎のＡＰＧのような、多数の高価なハードウェアを必要とせず、手頃な価格で販売することが可能である。
【００４７】
さらに、本発明の根底をなす概念は、メモリ試験の実行だけでなく、論理試験、及びこれら双方の組み合わせにさえも理想的に適合していることが判明した（後者の側面は、上述のＡＳＩＣのように両方の種類の回路を含む集積回路について特に重要である）。これはシーケンサが、ロジックテスタシーケンサの機能、即ちちょうど従来技術のロジックテスタによるシーケンサが行っていたように、論理ピンに試験パターンを供給するという機能を実行することができるためである。本発明によるピン回路を被試験デバイスの任意のピンに対して、その特定のピンの機能性（アドレスピン、データピン、論理ピン等）に関する事前の知識がない場合でも接続することを可能にするのは、この二重の機能である。このピンは動作中に、その定義を変化させることさえ可能であり、それでも試験を行うことができる。
【００４８】
従来技術のデバイスにおけるように、ピンの定義変更時に、ピン回路の相互接続（及び中央資源に対する接続）を変更する特別の必要はない。同様に、高価で低速のスイッチ（米国特許第４，４５０，５６０号によるテスタで、メモリ試験モードと論理試験モードの間でスイッチングを行うのに必要とされるような）も回避される。
【００４９】
上記においては、メモリ試験モードの場合に、各種シーケンサが全て、割り当てピンに基づいて異なるプログラムを実行することを記述した。しかしながら、論理試験モードの場合には、それらは全て同じプログラムを実行することができる（従来技術によるロジックテスタにおけるように）。だがこれは、本発明の実施に必要な条件ではない。しかしながら、本発明の好ましい実施例においてはベクトルメモリ（デコーダメモリ）が設けられ、その場合には全てのシーケンサは、それぞれのベクトルメモリに割り当てピンに特異なデータがロードされた場合、同じプログラムを実行することが可能である。この実施例には、ＩＣの動作中、あるいは異なるＩＣ間においてピンが定義を変更した場合、ベクトルメモリに対する再ロードを簡単に行うことができるという利点がある。別の好ましい実施例において本発明は、欧州特許出願第９１１１９１８９．８号に開示された如き第２のメモリ（波形メモリ）を、この文献に記載の利点と共に特徴とするものである。
【００５０】
さらに別の有利な実施例においては、シーケンスコントローラとＤＵＴの割り当てピンの間に上述の種類のフォーマッタ／コンパレータ回路が相互接続され、或いはシーケンスコントローラとデコーダメモリの間にバッファ（好ましくは先入れ先出しメモリ）が設けられる。
【００５１】
本発明の広範な適用可能性を示すさらに他の側面がある。これは、本発明によるピンチャネル（ピン回路）が、被試験デバイスのアドレスピンの駆動（メモリ試験モードの場合、又は純粋なメモリ試験用にセットアップされた場合）、あるいは論理ピンの駆動（論理試験モードの場合）に利用できるだけではないことである。本発明のピンチャネルは、データピン（メモリ試験モードの場合）、制御ピン（何れのモードでも）、及び基本的にはＤＵＴの他の何れの種類のピンの駆動にも利用することが可能である。
【００５２】
従って集積回路テスタは、同じ回路、即ち本発明によるピン駆動回路でもって、基本的にはＤＵＴの全てのピンをそれらの機能性とは関係なく駆動するようにセットアップすることができる。１種類のピンドライバだけしか備える必要がないので、これによってハードウェア構成、記憶保持その他が特に容易（及び安価）となるのは明らかである。しかしながら本発明では、本発明のピン回路によって、ＤＵＴの特定のサブセットをなすピン、例えばデータピンだけしか駆動されない事例も取り扱われることが理解されよう。
【００５３】
本発明の好ましい実施例においては、シーケンスコントローラのほぼ全てに接続された中央コントローラが設けられ、この中央コントローラが、シーケンサの各々の一部をなす命令メモリの内容を制御する。このコントローラは、各種のピンチャネルを同期させ、「ピン毎」のシーケンサに制御情報を提供し、試験結果を収集する等のようにセットアップすることが可能であるが、局所的に実施される時間にクリティカルな試験シーケンスには実際には関与しない。
【００５４】
さらに、本発明の別の有効な実施例の場合には、中央コントローラは、各シーケンスコントローラの命令メモリに対して、特にその割り当てピンだけのための命令をロードするように適合させることが可能である。これは、テスタの可変性を増すために重要な特徴である。特に中央コントローラは、ピンの定義が変化した場合に、各種シーケンサのメモリに納められた命令集合を簡単に交換、即ちダウンロードすることが可能になる。
【００５５】
メモリ試験の場合にも、中央コントローラをプログラムして、割り当てピン毎について、全体としての試験手順とは異なる命令を生成させることが可能である。即ち「全体として」の試験パターンは、中央コントローラだけにしか分からず、中央コントローラはこの試験パターンを変形して、より単純なピン専用の多数のプログラムとし、これらが次いでシーケンサにダウンロードされて実行される。
【００５６】
かくして本発明の好ましい実施例においては、シーケンスコントローラは基本的にＤＵＴの全てのピンに対して、少なくとも永続的に又は場合によってアドレスピンとして動作可能なピンに対して割り当てられる。シーケンスコントローラは基本的に、既知のシーケンサと同じか又は類似の構造を備えるものでよい。これは純粋なロジックテスタにおいては既知のところであるが、メモリテスタ又はロジック／メモリテスタにとっては新規なアプローチである。これはまた驚くべきことである。なぜならどのような当業者も、論理試験についてアドレスを生成するように設計されてはいるものの、シーケンサがメモリ試験にも有効であるとは予想しなかったからである。
【００５７】
実際、シーケンサだけを使用することではニーズに適合しない。なぜならそれは必要な速度でメモリアドレスを生成し、制御することができないからである。このため例えば、基本的に外部制御を受けずに、アドレス（及び／又はデータのような他のデジタル信号）を生成可能な圧縮解除制御ユニットに注目が集まることになる。
【００５８】
分散端子チャネル及び中央コントローラに関する上述の概念を、集積回路テスタ以外のテスタにも拡張可能であることは理解されるであろう。
【００５９】
本発明による圧縮解除制御ユニットは、アドレスジェネレータ（特に１ビットアドレスジェネレータ）とするか、又はこれを含むことが可能である。こうしたアドレスジェネレータは例えば、分周器（例えばフィードバックループを備えたフリップフロップ）、シフトレジスタ等を特徴として有している。しかしながら、最も好ましい解決策では、少なくとも１つのカウンタ（又は一連のカウンタ）が設けられる。
【００６０】
次に、メモリ（又はメモリ／論理の混合構造を備えたＩＣ）に関する、最も一般的な試験パターンについて言及する。
【００６１】
メモリ試験に用いられる最も単純な試験パターンの１つは、いわゆる「Ｎパターン」である。１つの例として、メモリに書き込まれ（Ｎをメモリセルの総数とした場合、Ｎ回のアドレス生成サイクル）、その後読み取られて正確度のチェックが行われる（別のＮ回のアドレス生成サイクル）パターンがある。つまり、アドレス生成サイクルは、全部で２Ｎ回になる。
【００６２】
これは、カウンタによって理想的に実施することが可能なタスクである。カウンタは、シーケンサによって１回プリセットされ、起動されると、Ｎパターンの試験に際して必要な全てのアドレスを自動的に送り出す。
【００６３】
別のより高度なメモリ試験方法は、いわゆる「Ｎ２パターン」である。この方法では、「ホームセル」及び「アウェイセル」の概念が用いられる。例えば、メモリ内における１つのセル（ホームセル）の内容は一定に保持され、これに対してメモリ内の他の全てのセル（アウェイセル）は変更されて、アウェイセルにおける何らかの遷移によってホームセルの内容が影響されるか否かチェックされる。このプロセスは、メモリ内の全てのセルが、一度「ホームセル」として動作されるまで続行される。この概念を逆にすることも可能である。即ちメモリ内の１つのセルを除く全てのセル（ホームセル）を一定の値に保持し、残りのセル（アウェイセル）の内容を変更して、この変更によってホームセルに何か遷移が生じたか否かをチェックすることができる。
【００６４】
この種のメモリ試験に特に適した圧縮解除制御ユニットには、
試験サイクルに際して内容が一定に保持される少なくとも１つの第１のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされている第１のカウンタと、
試験サイクルに際して内容が変動する少なくとも１つの第２のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされている第２のカウンタが含まれている。
【００６５】
即ち第１のカウンタはホームセルのアドレスを生成するが、第２のカウンタはアウェイセルのアドレスを生成する。ホームセルが単一である第１の例を取り上げると、第１のカウンタ（ホームセルを示す）は周期が長く、第２のカウンタ（アウェイセルを示す）は周期が短い。第１のカウンタは一定の値に保持されるが、第２のカウンタはメモリの全てのセルにわたってカウントする。第２のカウンタは、メモリ内の最後のセルに達するとすぐにリセットされるが、第１のカウンタは１だけインクリメントされ、それによって次のホームセルを規定するといった具合である。
【００６６】
このプロセス全体は、例えばカウンタの「保持／実行」入力、そのプリセット入力、又はそのクロック入力を制御することによって、２つのカウンタを始動、停止、制御可能なシーケンサの制御下で実行される。代替案として、カウンタは（少なくとも部分的に）互いに制御することが可能である。上述の例の場合、第２のカウンタは例えば、第１のカウンタをインクリメントする桁上げビットをもたらすことができる。
【００６７】
２つのカウンタを組み込むこの実施例は、時間のかかる「標準的」作業（多数のアドレス生成）のほとんどをカウンタがシーケンサから取り去り、その結果その動作速度を大幅に高めるので、メモリ試験に特に有効である。
【００６８】
前記した第１と第２のカウンタの一致をカウントするようにセットアップされる、第３のカウンタを設けることも有用であり得る。上述の例は、第２のカウンタ（アウェイセルをカウントする）が、内容を破壊しないようにするため、ホームセルをアドレス指定してはならないことを示している。そこで、サイクル中においてアドレスを１つスキップする必要がある。第３のカウンタは（Ｎ＋１）の周期を有し、従って必要な情報を提供することが可能である。即ち最終状態に達した直後に、シーケンサは第２のカウンタによって生成される１つのアドレスを無視する（好ましくは単に対応するベクトルをバッファに送らないようにすることにより）。これがシーケンサによっても提供され得る機能性であることは理解されるであろう。しかしながら、第３のカウンタの利用はさらに有効であり、本発明の顕著な利点を今一度明らかにするものである。
【００６９】
上述のＮ２パターンは、試験に極めて有効であるが、かなりの試験時間を要することになる（メモリ当たり１時間を超える場合もある）。従って、処理に必要な時間がより少ない他のパターンも考慮しなければならない。こうしたパターンのグループの重要な１つとして、いわゆる「Ｎ３／２パターン」がある。これは、「ホームセル」のアプローチに準拠するが、同じ行又は列のセルだけをアウェイセルとして利用することで十分（性能をあまり損なうことなしに）との知見に基づくものである。次に、このグループの特定の例である、バタフライパターンについて詳述する。
【００７０】
ホームセルから始めると、最初に試験を受けるアウェイセルは、定義によれば、ホームセルと同じ行又は列内にあって、ホームセルに最も近いメモリセルである。これらは４つのセルである。第２のステップにおいては、ホームセルまでの距離が１だけ増大され、さらに４つのアウェイセルが得られるといった具合になる。このパターンは通常、時計廻り方向又は反時計廻り方向に処理され、２（√Ｎ−１）のアウェイセルを試験する必要がある（「矩形」メモリを仮定）。このプロセスをＮ回続けると（Ｎ個のホームセルについて）、全部で２（√Ｎ−１）Ｎ＝２Ｎ√Ｎ−２Ｎ＝２Ｎ３／２−２Ｎの試験サイクルを行うことになる。
【００７１】
圧縮解除制御ユニットのカウンタ構造はまた、こうしたバタフライパターン（及び他の任意の種類のＮ３／２パターン）のアドレス生成にも適している。特に、周期を違えてセットすれば、１つのカウンタを行カウンタとして用い、別のカウンタを列カウンタとして用いることが可能である（各行／列には別の重みが割り当てられているので）。
【００７２】
さらに速度を増すために、わずかに修正を加えたカウンタ構造を有効に利用することが可能である。この概念では、１つのカウンタがホームセルを示す「ホームカウンタ」としてセットアップされる。２つのアウェイカウンタが、割り当て行について「インクリメント」及び「デクリメント」モードで動作する。即ちそれらは、ホームセルに関するオフセットを示すことになる。それらの内容はシーケンサに送られ、ホームセルと同じ行におけるアウェイセルの実際のアドレスが計算される。しかしながら、「ホーム」カウンタ及び「アウェイ」カウンタのそれぞれの内容を加算する外部加算器を設けることによって、速度をさらに増すことが可能である。ホームセルに割り当てられた列に対して、同じ構造（２つのアウェイカウンタ、加算器）を繰り返すことも可能である。
本発明はまた、電子デバイスの試験方法にも関するものである。
【００７３】
【実施例】
以下、本発明を非限定的な実施例により、添付図面を参照して説明する。
図１に示す従来技術のメモリテスタは、多数のピン回路について共通資源の働きをするアルゴリズムパターンジェネレータ（ＡＰＧ）１が含まれる。図１の実施例の場合、ＡＰＧ１は基本的に４つの機能ユニットから構成されている。１つはｘアドレスジェネレータ２であり、もう１つはｙアドレスジェネレータ３であり、またブロック４はデータジェネレータを表し、ブロック５はコントローラを表している。アドレスジェネレータ２及び３は、試験を受けるメモリの所定のセルをアドレス指定するために設けられており、一方データジェネレータ４は、アドレス指定されたメモリセルに記憶すべきデータを生成する。機能ブロック５は、アドレスジェネレータ及びデータジェネレータの動作を制御する。ＡＰＧ１の出力信号は、共通のバス６に送られる。このバスには、図１においてピン基板７ａ，  ７ｂ及び７ｃにより示された、多数のピンチャネル又はピン回路が接続されている。これら３つのピン基板が例示だけを目的として描かれたものであり、実際のメモリテスタには数百、或いは数千ものピン基板が含まれることが理解されよう。
【００７４】
全てのピン基板７ａ，  ７ｂ，  ７ｃ等は、図１の例ではメモリである、被試験デバイス（ＤＵＴ）８の単一ピンと通じている。ピン接続部のうちの３つが、図１において９ａ，  ９ｂ及び９ｃとして示されている。
【００７５】
ピン基板７ａから７ｃの主たる目的は、共通バス６を介して受信した情報と、矢印１０ａ，  １０ｂ及び１０ｃで示すように、通常はエッジジェネレータから受信するタイミング信号とをリンクすることにある。ピン基板には、ＡＰＧ１から受信する情報とタイミング情報とをリンクする回路（フォーマッタ回路）と、ＤＵＴ８から受信する信号の正確なタイミング及び正確な論理状態を試験するように設計された回路（コンパレータ回路）も含まれている。
【００７６】
アルゴリズムパターンジェネレータ１は、極めて複雑で高価なユニットである。これは、ピン基板の全てに対してなぜ単一のＡＰＧが設けられているかの理由となっている（共用資源アプローチ）。これによって、試験速度はかなり制限を受ける。さらに留意すべきは、ピン基板７ａから７ｃは、ＤＵＴ８の割り当てピンの機能性（即ちそのピンがアドレスピン、データピン、又は制御ピンのいずれであるか）に従って、異なる可能性があるという点である。従ってＤＵＴ８のピン定義が変更されたならば直ちに、複雑で時間のかかるピン基板及びそれらの相互接続の再構成が必要になる。これは、図１に示す構造がなぜ、主として同じ種類のメモリの試験に適しているかという理由になっている。
【００７７】
図２は、従来技術によるＩＣテスタ、即ちロジックテスタの別のアプローチを示している。このロジックテスタも、「共用資源アプローチ」に基づくものである。
【００７８】
シーケンサ１１は、共通バス１２を介して各種ピンチャネル又はピン基板に送られるベクトルアドレスを生成する。シーケンサ１１は、機能的な用語で言えばカウンタであるが、付加的な回路を備えているので、ジャンプ、サブルーチン等を実行することができる。実際、シーケンサ１１は、このシーケンサによって実行されるある種のプログラムを定義するメモリを含むこともできる。
【００７９】
何れにせよ、留意すべきは、シーケンサ１１が本質的に、メモリ試験に用いられるＡＰＧよりも単純な構造を備えているということである。
【００８０】
シーケンサ１１の出力信号は、バス１２を介して、ピンチャネルに割り当てられたベクトルメモリ１３ａ，  １３ｂ及び１３ｃに送られる（この場合にも、実際のロジックテスタが数百、あるいは数千ものこうしたピンチャネルを含む点に留意されたい）。ベクトルメモリは基本的に、シーケンサ１１から受信したアドレスをデコードして、ＤＵＴ１６（この場合は論理回路）の割り当てピンによって実行される実施すべき状況情報、即ち動作とする。
【００８１】
ベクトルメモリ１３ａから１３ｃの出力は、フォーマッタ／コンパレータ回路１４ａから１４ｃに供給される。これらはタイミング信号（矢印１５ａから１５ｃ）を受信する。
【００８２】
より高度なアプローチは、全てのベクトルメモリと割り当てフォーマッタ／コンパレータ回路の間に、波形メモリを追加して設けることである。欧州特許出願第９１１１９１８９．８号に開示のように、こうした波形メモリは可能性のある各種の動作をデコードすることができ、かくして試験スペクトルを増大させる。
【００８３】
図２に示すロジックテスタは、図１に示したメモリテスタよりも単純である点に留意されたい。これは、メモリテスタのＡＰＧほど複雑でないシーケンサに当てはまるだけではない。試験を受ける論理デバイス（ＤＵＴ１６）がアドレスピン及びデータピンから構成されないので、ピン基板の複雑な再構成が不要であるという点も注目される。ちなみにベクトルメモリ１３ａは、通常はフォーマッタ／コンパレータ回路１４ａと同じピン基板上に組み込まれ、これは他の全てのベクトルメモリとフォーマッタ／コンパレータの組み合わせの場合も同様である。
【００８４】
図２の設計は基本的に、タイミングに関して、図１に示すメモリテスタと同じか、又は類似の制約を受ける。しかしながら、論理試験に必要なシーケンサがより単純な設計であるため、被試験デバイスの全てのピンに対して、妥当なコストにより単一のシーケンサを設けることが可能になる。
【００８５】
「ピン毎アプローチ」とも呼ばれるこのアプローチが、図３に示されている。この図に示されたロジックテスタには、多数のシーケンサ１１ａ，  １１ｂ及び１１ｃが含まれ、これらは全て特定のピンチャネルに割り当てられている。図３に示すテスタの残りのコンポーネントは、基本的には図２のテスタと同じであり、従って同じ参照番号が割り当てられている。
【００８６】
次に図４によって、本発明によるメモリテスタ、又は論理／メモリ組み合わせテスタの全体的なアーキテクチャの説明を行う。
【００８７】
本発明は、各ピンチャネル毎に、シーケンサ１７ａ，  １７ｂ，  １７ｃ、圧縮解除制御ユニット１８ａ，  １８ｂ，  １８ｃ、ベクトルメモリ１９ａ，  １９ｂ，  １９ｃ、及びフォーマッタ／コンパレータ回路２０ａ，  ２０ｂ，  ２０ｃが含まれる、「ピン毎」のアプローチを特徴としている。ＤＵＴ２１はメモリでも、あるいはＡＳＩＣのような、論理及びメモリの機能を組み込んだ集積回路でもかまわない。ＤＵＴ２１は基本的に、任意のピン構成を有する。即ち、アドレスピン、データピン、又は制御ピンに対してピンチャネルを適合させる必要性はない。換言すれば、各種ＤＵＴ間でピンの定義が変化する場合、又はピンチャネルの定義が動作中に変化する場合でさえ、ハードウェアの再構成は不要ということである。
【００８８】
全てのシーケンサ即ちシーケンスコントローラ１７ａ，  １７ｂ及び１７ｃにはさらに、命令メモリ１７ａ’，  １７ｂ’及び１７ｃ’、並びにバッファ（先入れ先出しメモリ１７ａ”，  １７ｂ”及び１７ｃ”）が含まれている。
【００８９】
中央コントローラ２２は直接に、又は共通バス２３を介して、各種ピンチャネルに接続されている。
【００９０】
ピン毎回路、例えばシーケンスコントローラ１７ａ、圧縮解除制御ユニット１８ａ、ベクトルメモリ１９ａ、及びフォーマッタ／コンパレータ回路２０ａは、通常、「ピン基板」とも呼ばれる単一の回路基板に組み込まれる。同様に、バッファ１７ａ”から１７ｃ”とフォーマッタ／コンパレータ回路２０ａから２０ｃのそれぞれの間に、波形メモリ（上述の如き）を組み込むことが可能である。図４には、フォーマッタ／コンパレータ回路２０ａから２０ｃに送られるタイミング信号が、２４ａ，  ２４ｂ及び２４ｃで表示されている。
【００９１】
動作時において、シーケンサ１７ａから１７ｃはライン２５ａから２５ｃを介して、圧縮解除制御ユニット１８ａから１８ｃに制御命令を送る。展開又は圧縮解除された信号（圧縮解除制御ユニット１８ａから１８ｃによって生成された）が、ライン２６ａから２６ｃを介してシーケンサに送り返される。
【００９２】
本発明の集積回路テスタの動作全体を説明するため、次に、ピン定義の特定の事例の１つについて考察する。例示の目的で、ＤＵＴ２１のピン２７ａ及び２７ｂはアドレスピンと定義され、ピン２７ｃは論理ピンと定義されるものと仮定する。換言すれば、ＤＵＴ２１は、メモリに加え、付加的な論理回路も含むことになる。（ＤＵＴ２１にデータピンが含まれ、さらにアナログピンのようなピンも設けることができるのは明らかである。これらのピンは、図４に示すのと同様のピン回路によって制御することができる。しかしながら図示の目的で、図４の例では２つのアドレスピンと、１つの論理ピンだけしか示していない。）
次に中央コントローラ２２は、ＤＵＴ２１のメモリ部分に関する全体的な試験プログラムを利用してピン指定サブプログラムを生成し、このサブプログラムは共通バス２３を介して、シーケンスコントローラ１７ａ及び１７ｂのそれぞれの命令メモリ１７ａ’及び１７ｂ’に送られる。即ち、割り当てられたアドレスピンの重みづけに応じて、命令メモリ１７ａ’に送られる命令と、命令メモリ１７ｂ’に送られる命令とは異なることになる。シーケンスコントローラ１７ａ及び１７ｂは、圧縮解除制御ユニット１８ａ及び１８ｂに対して適合する制御情報を提供する（ライン２５ａ及び２５ｂを介して）。この制御情報によって、圧縮解除制御ユニット１８ａ及び１８ｂは、ピン特異な圧縮解除信号、例えばアドレスを順次生成し、それらをライン２６ａ及び２６ｂを介してシーケンスコントローラ１７ａ及び１７ｂに供給する。
【００９３】
シーケンスコントローラは内部的に、第１のベクトルシーケンスを生成する。図示の例では、一緒になって前記第１のシーケンスを構成する２つのサブシーケンスの生成をも行うシーケンスコントローラを表している。例えばシーケンスコントローラ17aを参照すると、２つのボックス28a及び28a'は、２つのサブシーケンスから成る第１のベクトルシーケンスが生成されることを示している。ライン26aによって圧縮解除制御ユニット18aから送り返されるデータによって、（ハードウェア又はソフトウェア）マルチプレクサ30aが操作されて、何れかのサブシーケンスが内部バッファ29aへと送られる。
【００９４】
この構造は例示だけの目的で選択されたものであって、「条件付きオペランド」の働きを示している。即ち、ボックス２８ａ及び２８ａ’において生成された２つのサブシーケンスのどちらかが、圧縮解除制御ユニット１８ａによって設定された条件に応じ、ボックス２９ａに送られる。
【００９５】
同様のサブシーケンスをなすベクトルが、ボックス２８ｂ，  ２８ｂ’，  ２８ｃ，  ２８ｃ’において生成され、それらの出力はマルチプレクサ３０ｂ及び３０ｃを介して、「出力」ボックス２９ｂ及び２９ｃに送られる。
【００９６】
さらに、第１のベクトルシーケンスと第２のベクトルシーケンスの間において、他の論理接続を行うことも可能であることが理解されよう。即ち条件付きベクトル処理手段は、必ずしもマルチプレクサ３０ａから３０ｃによって示すようなマルチプレクサの形態をとる必要はない。対照的に、条件付きベクトル処理手段は基本的に、第１のベクトルシーケンスと圧縮解除制御ユニットの出力信号を結合して第２のベクトルシーケンスを生成する、任意の論理回路とすることができる。また、図４に示すようなマルチプレクサ毎に２つの入力ではなく、マルチプレクサ又は同等の手段に、多数の入力を設けることも可能である。
【００９７】
一般に、シーケンスコントローラ１７ａ及び１７ｂは、ベクトルメモリ１９ａ及び１９ｂに送られる信号列を発生する。ベクトルメモリにはまた、中央コントローラによって、ライン３１ａ，  ３１ｂ及び３１ｃによって示されるピン特異なデータがロードされる。アドレスパターンはシーケンスコントローラに、そしてバッファ１７ａ”及び１７ｂ”から、フォーマッタ／コンパレータ回路２０ａ及び２０ｂを介して、ＤＵＴ２１のピン２７ａ及び２７ｂに送り返される。
【００９８】
同じ時点において、シーケンスコントローラ１７ｃは論理信号を発生する。圧縮解除制御ユニット１８ｃはアイドル状態になるか、あるいは論理試験に必要な特定のベクトル列の生成に用いられる場合もある。例えば圧縮解除制御ユニット１８ｃは、ベクトルメモリ１９ｃのアドレス指定プロセスに必要なアドレス信号列を生成することが可能である。
【００９９】
アドレスピンに割り当てられたシーケンスコントローラによって実行されるプログラムは互いに異なるが、論理ピンに割り当てられたシーケンスコントローラによって実行されるプログラムは全て同じである点に留意されたい。後者の場合には、それぞれのベクトルメモリの内容だけが異なっている。
【０１００】
データピンには他のピンチャネルを割り当てることができることが理解されよう。即ちそれらは、図４の２つの上部チャネルによってアドレス指定されるメモリセルについてのデータを提供する。同様にして、純粋なメモリの試験を行うことも可能であり、その場合に幾つかのピンチャネルはアドレス信号を発生し、他のピンチャネルはデータを発生するが、論理チャネルは設けられない。動作時に全てのピンチャネルを再構成することができるので、全種類のピン定義に対して同じピンチャネル（ピン基板）を設けることができるというのが、特に本発明の利点である。例えば、試験時にＤＵＴ２１がそのピン定義を変更し、ピン２７ａがアドレスピンからデータピンに再定義されるものと仮定する。こうした場合、中央コントローラ２２は、シーケンスコントローラ１７ａの命令メモリ１７ａ’に前もって既にダウンロードされているプログラムモジュール間でスイッチングを行うだけであり、それによってデータピンコントローラの働きをすることができ、直ちに動作を続行することが可能である。これは「オンザフライ」の、即ち新しい命令をダウンロードする必要のない、ピン定義の再構成である。同じ手順は、異なるピン定義を有する別のＤＵＴが挿入された場合にも行われる。（もちろん、命令メモリ１７ａ’に新しい命令をダウンロードして同じ結果を得ることも可能であるが、しかしこれは付加的な時間を必要とし、従ってそれほど望ましいアプローチではない。）
中央コントローラ２２は、メモリ１７ａ’から１７ｃ’に対し、或いはベクトルメモリ１９ａから１９ｃに対して命令コードを提供するだけではない。これに代えて、テスタの全体的なタイミングを制御すること、例えばアドレスピンに割り当てられたシーケンスコントローラが、データピンチャネルがアクティブになったのと同じ時点において、確実に動作を開始するようにすることも可能である。
【０１０１】
図５には、ピン回路の一部がより詳細に示されている。特に、圧縮解除制御ユニットの好ましい実施例の１つが示されている。
【０１０２】
シーケンサ３２、及び、その命令メモリ３２’並びにバッファ３２”は、基本的に図４に示すシーケンスコントローラに対応している。中央コントローラからの情報は、ライン３３を介して受信され、ベクトル出力は３４で表示されている。ピンチャネルにおいてシーケンスコントローラ３２に後続するコンポーネントは、図５には描かれていない。
【０１０３】
圧縮解除制御ユニットは、図５の好ましい実施例の場合、基本的に３つのカウンタ３５，  ３６及び３７から構成される。これらの動作は、シーケンスコントローラ３２によって制御される。例えばシーケンスコントローラ３２は、カウンタ３５の「保持／実行」入力（ライン３８）、及び「プリセット」入力（ライン３７）を制御する。他のカウンタも、これに応じて制御される。
【０１０４】
カウンタ３５から３７に関する何らかの外部制御は存在するが（特に、始動及び境界条件に関する制御）、カウンタ自体は自走式である。即ちカウンタは、必要な始動制御コードを受信すると、独力でその動作を継続する。通常、これらのカウンタは個別のクロック信号を受信する。図５のクロックジェネレータ３９を参照のこと。場合によっては、シーケンサ３２から直接制御を受けるクロックサイクルがあった方が望ましいかもしれないが、その場合には、クロックジェネレータ３９のクロック出力だけでなく、シーケンサのクロック出力もマルチプレクサの入力に送られ、マルチプレクサの出力はカウンタの１つに対応するクロック入力に送られることになる。
【０１０５】
カウンタ３５から３７によって生成されるアドレスは、ライン４０，  ４１及び４２を介して、シーケンスコントローラ３２に送られる。シーケンスコントローラは前述したようにして、これらのアドレス（通常は１ビットアドレス）を他の制御情報とリンクするか、あるいはライン３４に直接送り出す。
【０１０６】
図５のカウンタ構造は、特に図６及び図７に示すメモリ試験パターンに関するアドレスを生成するのに適している。図６にはメモリ４３の概略が示されているが、これはこの場合分かりやすくするため、７×７のメモリセルから構成されている。試験は、１つのセル４４の内容は一定に保たれるが、他の全てのセルの内容が文字「ｖ」で示すように可変であるようにして行われる。この試験により、セル４４を除いたメモリの任意のセルにおける遷移が、セル４４の内容に影響を及ぼすか否かが明らかにされる。本明細書で用いられる用語によれば、セル４４は「ホームセル」と呼ばれ、他のセルは「アウェイセル」と呼ばれる。全試験サイクルは、メモリの全てのセルをホームセルと定義し、それぞれの特定のホームセル毎に全てのアウェイセルを変更することから構成される。かくして、必要な試験サイクル数はＮ２に比例し、この種の試験は「Ｎ２試験」としても知られている。
【０１０７】
図５に示す圧縮解除制御ユニットは、こうしたＮ２試験に必要なアドレスの生成に完全に適合する。例えば、カウンタ３５はホームセルを示し、カウンタ３６は特定のアウェイセルを示すことができる。カウンタ３５は特定のホームセルに関してその値を保持し、カウンタ３６はメモリの全セルにわたって実行を行う。カウンタ３６は、その最終状態に達するとリセットされ、カウンタ３５は１つインクリメントして、次のホームセルを指示する。このインクリメントは、シーケンスコントローラ３２に組み込まれた制御論理によって行うこともできるし、或いは点線４５によって示すように、カウンタ３６の桁上げビットをカウンタ３５に送ることによって、直接に行うこともできる。次いでアウェイカウンタ３６は再度、０からその最終状態まで（又はその逆を）実行する。メモリ内の全てのセルがホームセルの働きをするまで、このプロセス全体が続行される。
【０１０８】
カウンタ３７によって、付加的なアドレス情報が与えられる。アウェイカウンタ３６は、１サイクルの間に、ホームセル４４自体を除くメモリ４３の全てのセルを示さなければならない点に留意されたい（さもなければホームセルの内容が破壊される）。従って、メモリ内のアドレスを１つスキップすることが必要になる。このタスクはシーケンスコントローラ３２の内部制御論理によって行うこともできるが、付加的なカウンタ（即ちカウンタ３７）を利用して、アウェイカウンタがホームセルを示す毎に、シーケンスコントローラ３２がアドレスベクトルを除去するようにする方が簡単である。これが生じたならば、シーケンスコントローラ３２は単に、関連するアドレスベクトルをバッファメモリ３２”に送らないようにするだけである。カウンタ３７は（Ｎ＋１）の周期で実行され、ここでＮはメモリセルの総数であることが理解される。図６の例の場合、周期は５０になる。
【０１０９】
図７には、図６に示すパターンの逆とも言える別のＮ２パターンが示されている。この概念の場合、内容が変化される（文字「ｖ」）セル４６を除いて、メモリ６１内の全てのセルは一定に保たれる。換言すれば、図７のパターンには（Ｎ−１）のホームセルと、単一のアウェイセルが含まれている。図５の３カウンタ構造が、図７に示す試験の要求を満たすのにも適しているのは明らかである。
【０１１０】
図８には、Ｎ２パターンより速い速度でメモリの試験を行うのに適した、さらに別の試験パターンが示されている。これはいわゆる「バタフライパターン」である。この場合にも、メモリ４８内のセル４７が「ホームセル」として定義される。しかしながら、変化されるアウェイセルは、ホームセル４７と同じ行又は同じ列に位置するセルだけである。試験は通常、ホームセルと同じ行又は列内にあって、ホームセルに隣接する４つのセルから開始される。第２のステップでは、ホームセルまでの距離が１つ分だけ増加されるといった具合である。最も一般的には、この試験は時計廻り方向又は反時計廻り方向に実施される。図８には、時計廻り方向における試験例が示されている。即ち、第１のアウェイセルは文字「Ａ」で示された、ホームセルの真上のセルである。セルＢ、Ｃ及びＤは、次に変更すべきセルである。次いでホームセルまでの距離が、セルＥによって示されるように、１つだけ増加されるといったようになっている。
【０１１１】
結果として生じるパターンは、どことなく蝶に似ているように見える点に留意されたい。必要とされる試験サイクル数がＮ３／２に比例するので、バタフライパターンは、いわゆる「Ｎ３／２試験」の特定の例の１つである。
【０１１２】
図９には、Ｎ３／２試験パターンを支持するようになっている、圧縮解除制御ユニットの多少修正されたカウンタ構造が示されている。シーケンスコントローラ３２、その命令メモリ３２’及びバッファ３２”は、図５の実施例と同じである。
【０１１３】
カウンタ４９はホームセルを示す（図８の参照番号４７を参照のこと）。カウンタ５０は、ホームセルが位置する行に関して、オフセットインクリメントをカウントする。同様に、カウンタ５１はホームセルの行においてカウントダウン（デクリメント）を行う。
【０１１４】
ホームセルカウンタ４９の出力は、行インクリメントカウンタ５０の出力と共に、加算器５２に送られる。この加算器の出力は次いで、シーケンスコントローラに送り返される。シーケンスコントローラがこうして受信するベクトルはその後、ホームセルの右側の全てのセルを示す（例えば図８のセルＢ）。
【０１１５】
同様に、加算器５３は、ホームセルカウンタ４９及び行デクリメントカウンタ５１の内容を加算して、ホームセルから左の全てのアウェイセル（図８におけるセルＤの如き）がアドレス指定されるようにする。
【０１１６】
この構造は、コラムセルについても繰り返される。即ち、カウンタ５４は列インクリメントカウンタであり、加算器５５はホームセルの上方の全てのアウェイセル（図８におけるセルＡ、Ｅ）を示すアドレスを生成する。列デクリメントカウンタ５６はその出力を加算器５７に送り、この加算器によってホームセルの下方の全てのメモリセル（図８におけるセルＣ）を示すベクトルが得られる。
【０１１７】
加算器５２，  ５３，  ５５及び５７を設けることは、本発明の実施にとって必要な前提条件ではないことが理解される。加算機能は、シーケンスコントローラ３２によっても得ることが可能なものである。しかしながら、加算器によって処理速度の一層の向上が図られる。
【０１１８】
図９に示すアーキテクチャを利用して、上述のＮ２試験を支持することも可能である。例えばカウンタ４９，  ５０及び５４を利用して、必要な３つのアドレスを得ることができる。かくしてこれらのカウンタは、ライン５８，  ５９及び６０で示すように、シーケンスコントローラ３２に対する直接のフィードバックをも有する。
【０１１９】
代替案として、加算器５５及び５７だけでなく、カウンタ５４及び５６も除去して、残りのカウンタ４９，  ５０及び５１のそれぞれに、行及び列インクリメント／デクリメントカウンタの働きをさせることも可能である。これは、それらに再プログラミングを施すことによって簡単に実施可能であり、ハードウェアコンポーネントを節約することになるので、実際のところ、現時点において好ましいアプローチである。残りの構造において、カウンタ４９，  ５０及び５１はＮ２試験をも支持するために、シーケンスコントローラ３２との直接フィードバック、即ち二重接続を有する（これはカウンタ５１からシーケンスコントローラ３２への直接フィードバックを示していない図９と異なる）。この代替構造は従って、図５の実施例と非常に類似しているが、付加的な加算器５２及び５３を含んでいる。
【０１２０】
以下に本発明の種々の構成要件の組み合わせを示す実施態様を列挙する。
１．少なくとも１つの端子を備える電子デバイスの試験装置であって、該装置が前記端子又は特定の端子の組に割り当てられる少なくとも１つの端子チャネルを有するものにおいて、前記端子チャネルが、
第１のベクトルシーケンスを発生するシーケンスコントローラと、
前記シーケンスコントローラにより制御され、圧縮解除信号を発生して前記シーケンスコントローラに供給する少なくとも１つの圧縮解除制御ユニットとからなり、
前記シーケンスコントローラがさらに、第１のベクトルシーケンスに応じて、且つ前記圧縮解除制御ユニットから受信した圧縮解除信号に応じて、第２のベクトルシーケンスを発生する条件付きベクトル処理手段を含む、試験装置。
【０１２１】
２．前記圧縮解除制御ユニットが、前記シーケンスコントローラから受信した制御信号を展開して、より高度な情報内容の圧縮解除信号とする、上記１の試験装置。
【０１２２】
３．前記圧縮解除制御ユニットが基本的に、前記制御信号を受信したならば前記シーケンスコントローラと無関係に動作する、上記２の試験装置。
【０１２３】
４．前記条件付きベクトル処理手段が、条件付きオペランドで命令を実行し、前記条件付きオペランドの条件が前記圧縮解除制御ユニットから受信した前記圧縮解除信号によって設定される、上記１の試験装置。
【０１２４】
５．前記シーケンスコントローラが命令メモリを含む、上記１の試験装置。
【０１２５】
６．前記電子デバイスが、前記端子の少なくとも幾つかに割り当てられた多数の端子及び種々の端子チャネルを備え、前記試験装置が、前記シーケンスコントローラのほぼ全てに接続され、各シーケンスコントローラの命令メモリの内容を制御する中央コントローラを含む、上記５の試験装置。
【０１２６】
７．前記中央コントローラが、各シーケンスコントローラの命令メモリに対して、その割り当て端子専用の命令をロードするよう構成されている、上記６の試験装置。
【０１２７】
８．前記中央コントローラが、割り当て端子の全てに関して、全試験手順から異なる命令を発生するようセットアップされる、上記７の試験装置。
【０１２８】
９．前記電子デバイスが集積回路であり、前記試験装置が集積回路テスタである、上記１の試験装置。
【０１２９】
１０．前記端子が前記集積回路のピンである、上記９の試験装置。
【０１３０】
１１．前記集積回路が少なくともメモリセクションを含み、且つ多数の端子を有しており、
少なくとも前記端子の第１のサブセットが少なくとも一時的にアドレス端子として動作可能であり、
少なくとも前記端子の第２のサブセットが少なくとも一時的にデータ端子として動作可能である、上記９の試験装置。
【０１３１】
１２．前記第１のサブセットをなす端子のほぼ全ての端子に対して端子チャネルが設けられている、上記１１の試験装置。
【０１３２】
１３．前記圧縮解除制御ユニットによって発生される前記圧縮解除信号が圧縮解除アドレスである、上記１１の試験装置。
【０１３３】
１４．前記電子デバイスがプリント回路基板であり、前記試験装置が基板テスタである、上記１の試験装置。
【０１３４】
１５．前記シーケンスコントローラが、少なくとも１つのデコーダメモリの少なくとも１つのアドレス入力に接続されている、上記１の試験装置。
【０１３５】
１６．前記シーケンスコントローラの出力に、バッファ手段、特に先入れ先出しメモリを含む、上記１の試験装置。
【０１３６】
１７．前記シーケンスコントローラと前記電子デバイスの前記少なくとも１つの端子の間に相互接続されたフォーマッタ／コンパレータ回路を含む、上記１の試験装置。
【０１３７】
１８．前記圧縮解除制御ユニットがアドレスジェネレータ、特に１ビットアドレスジェネレータを含む、上記１の試験装置。
【０１３８】
１９．前記アドレスジェネレータがカウンタ手段を含む、上記１８の試験装置。
【０１３９】
２０．集積回路を試験するための上記１９の試験装置であって、前記集積回路が少なくともメモリセクションを含むと共に多数の端子を有し、少なくとも前記端子の第１のサブセットが少なくとも一時的にアドレス端子として動作可能であり、前記端子の少なくとも第２のサブセットが少なくとも一時的にデータ端子として動作可能であり、前記試験装置が前記集積回路の前記第１のサブセットをなす端子の特定の端子に割り当てられているものにおいて、
試験サイクルに際して内容が一定に保持される少なくとも１つの第１のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされている第１のカウンタと、及び
試験サイクルに際して内容が変動する少なくとも１つの第２のメモリセルのアドレスが割り当てられた端子のアドレスビットを少なくとも生成するようにセットアップされている第２のカウンタを含む、前記試験装置。
【０１４０】
２１．前記第１のカウンタが、試験サイクル毎についてだけ新たなアドレスを生成するようにセットアップされており、前記第２のカウンタが新たなアドレスを順次生成するようセットアップされている、上記２０の試験装置。
【０１４１】
２２．前記第２のカウンタが、試験サイクル毎についてだけ新たなアドレスを生成するようセットアップされている、上記２０の試験装置。
【０１４２】
２３．前記シーケンスコントローラが、前記第１及び第２のカウンタの少なくとも一方の保持及び／又はプリセット入力を制御する、上記２０の試験装置。
【０１４３】
２４．前記第２のカウンタが桁上げ出力を含み、前記第１のカウンタが開始入力を含み、前記第２のカウンタの桁上げ出力信号が前記第１のカウンタの開始入力に供給される、上記２０の試験装置。
【０１４４】
２５．前記第１及び第２のカウンタの間における一致をカウントするようセットアップされた第３のカウンタを含む、上記２０の試験装置。
【０１４５】
２６．ベースセルに関する行内におけるメモリセルのアドレスのインクリメントをカウントするようセットアップされた第４のカウンタを含み、前記ベースセルに関する行内における前記メモリセルのアドレスのデクリメントをカウントするようセットアップされた第５のカウンタをさらに含む、上記２０の試験装置。
【０１４６】
２７．前記第４及び第５のカウンタの出力のそれぞれに接続される加算手段を含む、上記２６の試験装置。
【０１４７】
２８．ベースセルに関する列内における前記メモリセルのアドレスのインクリメントをカウントするようセットアップされた別の第４のカウンタを含み、前記ベースセルに関する列内における前記メモリセルのアドレスのデクリメントをカウントするようセットアップされた別の第５のカウンタをさらに含む、上記２６の試験装置。
【０１４８】
２９．前記別の第４及び第５のカウンタの出力に接続された第２の加算手段を含む、上記２８の試験装置。
【０１４９】
３０．前記シーケンスコントローラが、電子デバイスのメモリピンだけでなく論理ピンについてもベクトルを発生するようセットアップされている、上記１の試験装置。
【０１５０】
３１．前記シーケンスコントローラが、メモリ試験モードだけでなく論理試験モードでも動作するようセットアップされている、上記３０の試験装置。
【０１５１】
３２．前記電子デバイスが、少なくとも１つのメモリだけでなく論理回路をも含む、上記９の試験装置。
【０１５２】
３３．少なくとも１つの端子を有する電子デバイスの試験方法であって、
シーケンスコントローラにおいて第１のベクトルシーケンスを発生するステップと、
前記シーケンスコントローラにより制御される圧縮解除制御ユニットにおいて圧縮解除信号を発生するステップと、
前記圧縮解除信号を前記シーケンスコントローラに供給するステップと、及び前記シーケンスコントローラにおいて第２のベクトルシーケンスを発生するステップとからなり、前記第２のベクトルシーケンスが、前記第１のベクトルシーケンスに応じて、且つ前記圧縮解除信号に応じて発生されることからなる試験方法。
【０１５３】
３４．前記シーケンスコントローラが前記電子デバイスの多数の端子について設けられており、
全試験手順から各々の端子に特異な命令を発生するステップと、及び
前記命令を前記シーケンスコントローラに組み込まれたメモリに供給するステップを含む、上記３３の試験方法。
【０１５４】
【発明の効果】
以上の如く本発明によれば、ピンの定義が時間につれて、又はＩＣ毎に変化する場合であっても適切に試験を行うことが可能である。かくしてＡＳＩＣの如き混合的なロジック／メモリ回路を、信頼できる迅速な仕方で試験することができる。また本発明により提供される試験装置は手頃な価格で提供することができ、且つ従来技術によるメモリテスタよりも速く動作する。
【図面の簡単な説明】
【図１】従来技術によるメモリテスタの構造図である。
【図２】「共用資源」アプローチを利用した、従来技術によるロジックテスタの構造を示す図である。
【図３】「ピン毎」アーキテクチャに基づく、もう１つの従来技術によるロジックテスタを示す図である。
【図４】本発明によるテスタの全体的な実施例を示す図である。
【図５】本発明によるピン回路を詳細に示す図である。
【図６】Ｎ２パターンでメモリの試験を行う場合の操作を示す図である。
【図７】Ｎ２パターンでメモリの試験を行う場合の操作を示す図である。
【図８】Ｎ３／２パターン、即ちバタフライパターンを示す図である。
【図９】特にＮ３／２パターンの実施に適合するピン回路を示す図である。
【符号の説明】
１７，  ３２  シーケンサ
１７’，  ３２’  命令メモリ
１７”，  ３２”  バッファ
１８  圧縮解除制御ユニット
１９  ベクトルメモリ
２０  フォーマッタ／コンパレータ回路
２１  被試験デバイス
２２  中央コントローラ
２３  共通バス
３０  マルチプレクサ
３５，  ３６，  ３７，  ４９，  ５０，  ５１，  ５４，  ５６  カウンタ
４３，  ４８，  ６１  メモリ
４４，  ４６，  ４７  セル
５２，  ５３，  ５５，  ５７    加算器
【図１】
0003577332.tif 000002
【図２】
0003577332.tif 000003
【図３】
0003577332.tif 000004
【図４】
0003577332.tif 000005
【図５】
0003577332.tif 000006
【図６】
0003577332.tif 000007
【図７】
0003577332.tif 000008
【図８】
0003577332.tif 000009
【図９】
0003577332.tif 000010