(57)【特許請求の範囲】
【請求項１】
第１の基準電圧をゲートに受ける第１導電型の第１の絶縁ゲート型電界効果トランジスタ、
前記第１の絶縁ゲート型電界効果トランジスタと第１の内部ノードとの間に接続される、各々がダイオード接続される少なくとも１個の第２の絶縁ゲート型電界効果トランジスタ、
電源ノードと内部電圧出力ノードとの間に接続され、そのゲートに与えられる電圧に従って前記電源ノードと前記内部電圧出力ノードとの間に電流の経路を形成する出力絶縁ゲート型電界効果トランジスタ、および
前記第１の内部ノード上の電圧から第２の基準電圧を生成し、前記出力絶縁ゲート型電界効果トランジスタへ前記第２の基準電圧を与える内部基準電圧発生手段とを備え、前記内部基準電圧発生手段は、前記内部電圧出力ノードに出力される電圧値に対する前記第１、第２および出力絶縁ゲート型電界効果トランジスタが有するしきい値電圧の影響を相殺する手段を含む、内部電源回路。
【請求項２】
第１の基準電圧を受けるゲートと、接地電位を受けるように結合される１方導通端子と、他方導通端子とを有する第１ｐチャネル絶縁ゲート型電界効果トランジスタ、
電源ノードと内部電圧出力ノードとの間に接続され、前記電源ノードから前記内部電圧出力ノードへ電流を供給して内部電圧を生成するｎチャネル出力絶縁ゲート型電界効果トランジスタ、および
前記他方導通端子上の電圧から第２の基準電圧を生成して前記出力絶縁ゲート型電界効果トランジスタのゲートへ与える内部基準電圧発生手段を備え、前記内部基準電圧発生手段は、
前記第１ｐチャネル絶縁ゲート型電界効果トランジスタの他方導通端子と第１の内部ノードとの間に接続され、各々がダイオードモードで動作するｎチャネルの第２の絶縁ゲート型電界効果トランジスタと、
前記内部電圧の電圧値に対する前記第１、第２および出力絶縁ゲート型電界効果トランジスタが有するしきい値電圧の影響を相殺する手段を含む、内部電源回路。
【請求項３】
前記内部基準電圧発生手段は、前記第１の内部ノード上の電圧をゲートに受け、該受けた電圧をソースフォロワモードで伝達するｎチャネルのソースフォロワ絶縁ゲート型電界効果トランジスタと、
前記ソースフォロワ絶縁ゲート型電界効果トランジスタに結合され、前記ソースフォロワモードで伝達された電圧から前記第２の基準電圧を生成する、ダイオード接続されたｐチャネルの絶縁ゲート型電界効果トランジスタを備える、請求項２記載の内部電源回路。
【請求項４】
前記ｎチャネルの第２の絶縁ゲート型電界効果トランジスタは高抵抗素子を介して前記電源ノードに印加される電圧よりも高い電圧が印加される昇圧ノードに結合され、かつ前記内部基準電圧発生手段は、前記昇圧ノードに電流を受けるように結合される、請求項２記載の内部電源回路。
【請求項５】
前記内部電圧出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力絶縁ゲート型電界効果トランジスタと、
前記第１、第２のトランジスタおよび前記第２の出力絶縁ゲート型電界効果トランジスタのしきい値電圧が前記内部電圧に与える影響を相殺する手段を含み、前記第１の基準電圧から第３の基準電圧を生成し、該生成した第３の基準電圧を前記第２の出力絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の内部基準電圧発生手段をさらに備える、請求項２ないし４のいずれかに記載の内部電源回路。
【請求項６】
前記第２の内部基準電圧発生手段は、
各々がダイオード接続されかつ互いに直列に接続されるｎチャネル絶縁ゲート型電界効果トランジスタおよびｐチャネル絶縁ゲート型電界効果トランジスタを含む、請求項５記載の内部電源回路。
【請求項７】
前記第１の出力絶縁ゲート型電界効果トランジスタのゲートの電位と前記第１の内部ノード上の電位とを受け、前記第１の出力絶縁ゲート型電界効果トランジスタのゲート電位が前記第１の基準電圧よりも高くなったことに応答して、前記第１の出力絶縁ゲート型電界効果トランジスタのゲートを接地電位レベルへ放電する放電手段をさらに備える、請求項２ないし６のいずれかに記載の内部電源回路。
【請求項８】
前記第１の出力絶縁ゲート型電界効果トランジスタのゲートと接地ノードとの間に結合される、ｐチャネルの放電絶縁ゲート型電界効果トランジスタと、
前記第１の内部ノード上の電位を前記第２の基準電圧よりさらに前記放電絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値だけ低下させて前記放電絶縁ゲート型電界効果トランジスタのゲートへ伝達する手段を備える、請求項２ないし６のいずれかに記載の内部電源回路。
【請求項９】
前記伝達手段は、
前記第１の内部ノード上の電圧をうけてソースフォロワ態様で伝達するｎチャネルのソース絶縁ゲート型電界効果トランジスタと、
前記ソース絶縁ゲート型電界効果トランジスタと前記第１の出力絶縁ゲート型電界効果トランジスタのゲートとの間に互いに直列に接続されかつ各々がダイオード接続される２つのｐチャネル絶縁ゲート型電界効果トランジスタを備える、請求項８記載の内部電源回路。
【請求項１０】
前記内部電圧出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力絶縁ゲート型電界効果トランジスタ、
前記内部電圧出力ノード上の内部電圧の電圧値に及ぼす前記第１の絶縁ゲート型電界効果トランジスタおよび前記第２の出力絶縁ゲート型電界効果トランジスタのしきい値電圧の影響を相殺する手段を含み、前記第１の絶縁ゲート型電界効果トランジスタが出力する電圧から第３の基準電圧を生成して前記第２の出力絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の内部基準電圧発生手段をさらに備える、請求項２ないし４のいずれかに記載の内部電源回路。
【請求項１１】
前記第２の内部基準電圧発生手段は、
前記第１の絶縁ゲート型電界効果トランジスタと第２の内部ノードとの間に接続されるダイオードモードで動作するｎチャネルＭＯＳトランジスタ、
前記第２の内部ノード上の電圧をソースフォロワ態様で伝達するｎチャネルのソースフォロワ絶縁ゲート型電界効果トランジスタ、
前記ソースフォロワ絶縁ゲート型電界効果トランジスタと前記第２の出力絶縁ゲート型電界効果トランジスタのゲートの間に互いに直列に接続される、各々がダイオード接続された複数のｐチャネル絶縁ゲート型電界効果トランジスタを備える、請求項１０記載の内部電源回路。
【請求項１２】
前記ダイオードモードのｎチャネルＭＯＳトランジスタは、前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタに含まれ、かつ
前記第２の内部基準電圧発生手段は、前記昇圧ノードから電流を受けるように結合される、請求項１１記載の内部電源回路。
【請求項１３】
前記第２の出力絶縁ゲート型電界効果トランジスタのゲートと接地ノードの間に結合されるｐチャネルの第２の放電絶縁ゲート型電界効果トランジスタと、
前記第２の内部ノード上の電圧から第４の基準電圧を生成し、該生成した第４の基準電圧を前記第２の放電絶縁ゲート型電界効果トランジスタのゲートへ印加する第３の内部基準電圧発生手段をさらに備え、前記第３の内部基準電圧発生手段は、前記第１の絶縁ゲート型電界効果トランジスタ、前記ダイオードモードのｎチャネルの絶縁ゲート型電界効果トランジスタ、および前記第２の放電絶縁ゲート型電界効果トランジスタのしきい値電圧が前記第２の出力絶縁ゲート型電界効果トランジスタのゲートの電位に及ぼす効果を相殺する手段を含む、請求項１０記載の内部電源回路。
【請求項１４】
前記第３の内部基準電圧発生手段は、前記第２の内部基準電圧発生手段から出力される第３の基準電圧よりも前記放電絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値だけさらに低下させて、前記放電絶縁ゲート型電界効果トランジスタのゲートへ伝達する手段を備え、
前記伝達手段は、前記第１の内部ノードの電圧をゲートに受けて、ソースフォロワモードで伝達するｎチャネルソース絶縁ゲート型電界効果トランジスタと、前記ソース絶縁ゲート型電界効果トランジスタの伝達する電圧を受ける、各々が互いに直列に接続されかつ各々がダイオード接続された３個のｐチャネル絶縁ゲート型電界効果トランジスタを備える、請求項１３記載の内部電源回路。
【請求項１５】
第１の基準電圧をゲートに受けてソースフォロワモードで動作して、前記第１の基準電圧よりも高い第２の基準電圧を生成するｐチャネルの第１の絶縁ゲート型電界効果トランジスタ、および
前記第１の絶縁ゲート型電界効果トランジスタのソース電位をゲートに受け、電源ノードから内部電圧出力ノードへ電流を供給するソースフォロワモードで動作するｎチャネルの出力絶縁ゲート型電界効果トランジスタを備え、
前記第１の絶縁ゲート型電界効果トランジスタは、そのソースが抵抗素子を介して、前記電源ノードへ印加される電圧よりも高い電圧を受けるように結合される、内部電源回路。
【請求項１６】
前記内部電圧出力ノードと接地ノードとの間に結合されるソースフォロワモードで動作するｐチャネルの第２の出力絶縁ゲート型電界効果トランジスタ、および
前記第２の基準電圧から前記第２の基準電圧よりも低い第３の基準電圧を生成して前記第２の出力絶縁ゲート型電界効果トランジスタのゲートへ印加する内部基準電圧発生手段を更に備える、請求項１５記載の内部電源回路。
【請求項１７】
前記内部基準電圧発生手段は、
前記第２の基準電圧を受けてソースフォロワ態様で伝達するｎチャネルＭＯＳトランジスタと、前記ｎチャネル絶縁ゲート型電界効果トランジスタと直列に接続されかつダイオードモードで動作して前記第３の基準電圧を生成するｐチャネルの絶縁ゲート型電界効果トランジスタを含む、請求項１６記載の内部電源回路。
【請求項１８】
前記内部基準電圧発生手段は、
前記第１の内部ノードの電圧をゲートに受ける、ソースフォロワモードで動作するｎチャネルの第１のソースフォロワ絶縁ゲート型電界効果トランジスタと、前記第１のソースフォロワ絶縁ゲート型電界効果トランジスタの伝達する電圧を受けて低下させる、ダイオードモードで動作するｐチャネルの絶縁ゲート型電界効果トランジスタと、
前記ダイオードモードで動作するｐチャネルの絶縁ゲート型電界効果トランジスタの出力電圧をゲートに受けて前記第２の基準電圧を生成する、ソースフォロワモードで動作するｎチャネルの第２のソースフォロワ絶縁ゲート型電界効果トランジスタを備える、請求項２記載の内部電源回路。
【請求項１９】
前記ダイオードモードで動作する絶縁ゲート型電界効果トランジスタの出力電圧と前記第２の基準電圧とに従って、前記第２の基準電圧の上昇時前記出力絶縁ゲート型電界効果トランジスタのゲート電位を低下させる手段をさらに備える、請求項１８記載の内部電源回路。
【請求項２０】
前記ゲート電位低下手段は、
前記ダイオードモードで動作するｐチャネル絶縁ゲート型電界効果トランジスタの出力電圧をさらに低下させる、各々がダイオード接続されかつ互いに直列に接続されるｎチャネルおよびｐチャネルの絶縁ゲート型電界効果トランジスタからなる電圧降下手段と、
前記電圧降下手段の出力電圧に従って前記出力絶縁ゲート型電界効果トランジスタのゲート電位を放電するｐチャネルの放電用絶縁ゲート型電界効果トランジスタをさらに備える、請求項１９記載の内部電源回路。
【請求項２１】
前記内部電圧出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタの出力電圧から前記出力電圧より低い第３の基準電圧を生成して前記第２の出力絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の内部基準電圧発生手段をさらに備え、前記内部基準電圧発生手段は、前記内部電圧の値に対する前記第１の絶縁ゲート型電界効果トランジスタおよび前記第２の出力絶縁ゲート型電界効果トランジスタのしきい値電圧が及ぼす影響を相殺する手段を含む、請求項１８記載の内部電源回路。
【請求項２２】
前記第２の内部基準電圧発生手段は、
前記第１の絶縁ゲート型電界効果トランジスタの出力電圧を受けるように結合され、該出力電圧を上昇させて出力する、各々がダイオード接続されかつ前記第２の内部ノードと前記第１の絶縁ゲート型電界効果トランジスタの間に直列に接続される複数のｎチャネル絶縁ゲート型電界効果トランジスタ、
前記第２の内部ノード上に電圧をゲートに受け、ソースフォロワモードで該受けた電圧を伝達するｎチャネルの第３のソースフォロワ絶縁ゲート型電界効果トランジスタ、
前記第３のソースフォロワ絶縁ゲート型電界効果トランジスタの伝達する電圧を低下させる、互いに直列に接続されかつ各々がダイオードモードで動作する複数のｐチャネル絶縁ゲート型電界効果トランジスタで構成される第２の電圧低下手段、および
前記第２の電圧低下手段の出力電圧をゲートに受け、ソースフォロワモードで伝達して前記第３の基準電圧を生成するｎチャネルの第４のソースフォロワ絶縁ゲート型電界効果トランジスタを備える、請求項２１記載の内部電源回路。
【請求項２３】
前記第２の電圧低下手段の出力電圧をさらに低下させるための、各々がダイオードモードで動作しかつ互いに直列に接続されるｐチャネルおよびｎチャネル絶縁ゲート型電界効果トランジスタで構成される第４の電圧低下手段と、
前記第２の出力絶縁ゲート型電界効果トランジスタのゲートと接地ノードとの間に接続され、前記第４の電圧低下手段の出力電圧に従って前記第２の出力絶縁ゲート型電界効果トランジスタのゲートを放電する第３の放電絶縁ゲート型電界効果トランジスタをさらに備える、請求項２１記載の内部電源回路。
【請求項２４】
前記第３の電圧低下手段の出力電圧と前記第２の出力絶縁ゲート型電界効果トランジスタのゲート電位とに従って、前記第２の出力絶縁ゲート型電界効果トランジスタのゲート電位上昇時、該ゲート電位を低下させる手段をさらに備える、請求項２１記載の内部電源回路。
【請求項２５】
第１の基準電圧をゲートに受け、ソースフォロワモードで伝達して前記第１の基準電圧を低下させるｎチャネルの第１絶縁ゲート型電界効果トランジスタ、
電源ノードと内部電圧出力ノードとの間に結合され、ソースフォロワモードで動作するｎチャネルの第１の出力絶縁ゲート型電界効果トランジスタ、および
前記第１の絶縁ゲート型電界効果トランジスタが伝達する電圧から前記第１の基準電圧よりも高い第２の基準電圧を生成して、前記第１の出力絶縁ゲート型電界効果トランジスタのゲートへ印加する第１の内部基準電圧発生手段を備え、前記内部基準電圧発生手段は、前記内部電圧出力ノード上の内部電圧の値に対して前記第１絶縁ゲート型電界効果トランジスタおよび前記第１出力絶縁ゲート型電界効果トランジスタが有するしきい値電圧が及ぼす影響を相殺する手段を含む、内部電源回路。
【請求項２６】
前記内部基準電圧発生手段は、
前記第１絶縁ゲート型電界効果トランジスタの出力電圧を受けて低下させる、ダイオードモードで動作するｐチャネルの第１低下絶縁ゲート型電界効果トランジスタ、
前記第１低下絶縁ゲート型電界効果トランジスタの出力電圧をゲートに受け、ソースフォロワモードで伝達し、該受けた電圧を上昇させるｐチャネルの第１ソースフォロワ絶縁ゲート型電界効果トランジスタ、および
前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタが伝達する電圧をさらに上昇させて、前記第２の基準電圧を出力する、各々がダイオードモードで動作しかつ前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタと前記第１出力絶縁ゲート型電界効果トランジスタのゲートとの間に直列に接続されるｎチャネルの絶縁ゲート型電界効果トランジスタを備える、請求項２５記載の内部電源回路。
【請求項２７】
前記内部基準電圧発生手段は、
前記第１絶縁ゲート型電界効果トランジスタの出力電圧を受けて低下して第１の内部ノードへ出力する、前記第１絶縁ゲート型電界効果トランジスタと前記第１の内部ノードとの間に直列に接続されかつ各々がダイオードモードで動作する複数のｐチャネル絶縁ゲート型電界効果トランジスタで構成される第１の電位低下手段、
前記第１の内部ノード上に電圧をゲートに受け、ソースフォロワモードで伝達し、該受けた電圧を上昇させるｐチャネルの第１ソースフォロワ絶縁ゲート型電界効果トランジスタ、
前記第１出力絶縁ゲート型電界効果トランジスタと前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタのソースとの間に互いに直列に接続されかつ各々がダイオードモードで動作する、複数のｎチャネルの絶縁ゲート型電界効果トランジスタおよび少なくとも１個のｐチャネルの絶縁ゲート型電界効果トランジスタを有する電位上昇手段を備え、前記電位上昇手段に含まれるｐチャネル絶縁ゲート型電界効果トランジスタの数は、前記電位低下手段に含まれる複数のダイオードモードの動作するｐチャネルの絶縁ゲート型電界効果トランジスタの数よりも１小さい、請求項２５記載の内部電源回路。
【請求項２８】
前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタのソースに結合され、前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタの出力電圧をダイオードモードで伝達して上昇させ、第３の基準電圧を生成する第１のダイオード型絶縁ゲート型電界効果トランジスタ、および
前記内部電圧出力ノードと接地ノードとの間に結合され、前記第１ダイオード型絶縁ゲート型電界効果トランジスタの出力電圧をゲートに受けるｐチャネルの第２出力絶縁ゲート型電界効果トランジスタをさらに備える、請求項２５記載の内部電源回路。
【請求項２９】
前記内部基準電圧発生手段は、
前記第１絶縁ゲート型電界効果トランジスタと第１の内部ノードとの間に直列に接続される、各々がダイオードモードで動作して前記第１絶縁ゲート型電界効果トランジスタの出力電圧を低下させる複数のｐチャネルの絶縁ゲート型電界効果トランジスタと、
前記第１の内部ノード上の電圧をゲートに受けてソースフォロワモードで伝達し、該受けた電圧を上昇させるｐチャネルの第１のソースフォロワ絶縁ゲート型電界効果トランジスタ、
第２の内部ノードと前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタとの間に互いに直列に接続されかつ各々がダイオードモードで動作し、前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタの出力電圧を上昇する複数のダイオード接続されたｎチャネルの絶縁ゲート型電界効果トランジスタ、
前記第２の内部ノードと第３の内部ノードとの間に互いに直列に接続されかつ各々がダイオードモードで動作する、ｎチャネルの絶縁ゲート型電界効果トランジスタとｐチャネルの絶縁ゲート型電界効果トランジスタ、および
前記第３の内部ノードの電位をゲートに受け、ソースフォロワモードで伝達して前記第２の基準電圧を発生するｎチャネルの絶縁ゲート型電界効果トランジスタを含む、請求項２５記載の内部電源回路。
【請求項３０】
前記内部基準電圧発生手段は、
前記第１の内部ノードの電位と前記第２の基準電圧とに従って前記第２の基準電圧上昇時に前記第１出力絶縁ゲート型電界効果トランジスタのゲート電位を低下させる手段をさらに備える、請求項２９記載の内部電源回路。
【請求項３１】
前記第２の内部ノードの電位をゲートに受けてソースフォロワモードで前記第１の出力絶縁ゲート型電界効果トランジスタのゲートへ伝達するｐチャネルの第２ソースフォロワ絶縁ゲート型電界効果トランジスタをさらに含む、請求項２９記載の内部電源回路。
【請求項３２】
前記内部電圧出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力絶縁ゲート型電界効果トランジスタ、および
前記第１絶縁ゲート型電界効果トランジスタの出力電圧から前記第２の基準電圧よりも低い第３の基準電圧を生成して前記第２出力絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の内部基準電圧発生手段をさらに備え、前記第２の内部基準電圧発生手段は、前記第１絶縁ゲート型電界効果トランジスタおよび前記第２出力絶縁ゲート型電界効果トランジスタが有するしきい値電圧が前記内部電圧出力ノード上に現れる電圧の値に及ぼす効果を相殺する手段を含む、請求項２５記載の内部電源回路。
【請求項３３】
前記第２の内部基準電圧発生手段は、前記第１絶縁ゲート型電界効果トランジスタの出力電圧を低下させて第２の内部ノードへ伝達する、各々がダイオードモードで動作しかつ互いに直列に前記第１絶縁ゲート型電界効果トランジスタと前記第１の内部ノードとの間に接続される複数のｐチャネルの絶縁ゲート型電界効果トランジスタと、
前記第１の内部ノードの電位をソースフォロワモードで伝達して上昇させるｐチャネルの第１ソースフォロワ絶縁ゲート型電界効果トランジスタと、
前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタと第２の内部ノードとの間に互いに直列に接続されかつ各々がダイオードモードで動作する複数のｎチャネルＭＯＳトランジスタおよび少なくとも１個のｐチャネル絶縁ゲート型電界効果トランジスタで構成され、前記第１ソースフォロワ絶縁ゲート型電界効果トランジスタの出力電圧を上昇させて前記第２の内部ノードへ伝達する電位上昇手段、および
前記第２の内部ノードの電圧をソースフォロワモードで伝達して前記第３の基準電圧を生成するｎチャネルの第２のソースフォロワ絶縁ゲート型電界効果トランジスタを備える、請求項３２記載の内部電源回路。
【請求項３４】
前記第１の内部ノードの電圧と前記第３の基準電圧とに従って、前記第３の基準電圧の上昇時前記第２出力絶縁ゲート型電界効果トランジスタのゲート電位を低下させる手段をさらに備える、請求項３３記載の内部電源回路。
【請求項３５】
前記第２の内部ノードの電圧をソースフォロワモードで上昇させて前記第２の出力絶縁ゲート型電界効果トランジスタのゲートへ伝達するｐチャネルの第３のソースフォロワ絶縁ゲート型電界効果トランジスタをさらに備える、請求項３３記載の内部電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置における所定のレベルの電圧を発生する回路に関し、特に、外部電源電圧を降圧して内部電源電圧を生成する内部電源回路の構成に関し、より具体的には、低消費電力の内部電源回路の構成に関する。
【０００２】
【従来の技術】
半導体集積回路内で、外部電源電圧に依存しない一定の電圧レベルの電圧を供給する電圧源が必要とされる場合がある。このような場合として、以下のような場合がある。高密度・高集積化のために、構成要素である半導体素子が微細化される。微細化された半導体素子は、その耐圧が低下するため、このような微細化された半導体素子を構成要素とする半導体集積回路は、その電源電圧（動作電源電圧）を低くする必要がある。しかしながら、実用上、外部電源電圧を低くすることができない場合がある。たとえば、大記憶容量ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合、素子の耐圧、動作速度および消費電力などの観点から電源電圧（動作電源電圧）は低くされる。しかしながら、外部装置であるマイクロプロセッサおよびロジックＬＳＩ（大規模集積回路）などはＤＲＡＭほどその構成要素は微細化されていないため、それらの電源電圧はＤＲＡＭの電源電圧ほど低くすることはできない。したがって、ＤＲＡＭおよびマイクロプロセッサなどを用いてシステムを構築する場合、システム電源としては、マイクロプロセッサおよびロジックＬＳＩなどが必要とする高い電圧レベルの電源電圧が用いられる。
【０００３】
システム電源すなわち外部電源電圧が比較的高い場合、ＤＲＡＭなどの低い動作電源電圧を必要とする半導体装置において、外部電源電圧を内部で降圧して内部電源電圧を発生する回路（内部降圧回路）が設けられる。
【０００４】
図２０は、このような内部降圧回路を備える、たとえばＤＲＡＭである半導体装置の全体の構成を概略的に示す図である。図２０において、半導体装置９００は、電源端子９０１に与えられる外部電源電圧ＥＸＶを伝達する外部電源線９０２と、他方電源端子（以下、接地端子と称す）９０３に与えられる他方電源電圧（以下、接地電圧と称す）Ｖｓｓを伝達する他方電源線（以下、接地線と称す）９０４と、外部電源線９０２および接地線９０４上の電圧ＥＸＶおよびＶｓｓを両動作電源電圧として動作し、外部電源電圧ＥＸＶを降圧して内部電源電圧ＶＣＩを内部電源線９０６上に発生する内部降圧回路９０５を含む。この内部降圧回路９０５の構成は後に説明するが、この内部降圧回路９０５は、外部電源電圧ＥＸＶの一定の範囲内で、その変動の影響を受けない安定な内部電源電圧ＶＣＩを発生する機能を備える。
【０００５】
半導体装置９００はさらに、内部電源線９０６および接地線９０４上の電圧ＶＣＩおよびＶｓｓを両動作電源電圧として動作する内部電源使用回路９０７と、外部電源線９０２上の外部電源電圧ＥＸＶおよび接地線９０４上の接地電圧Ｖｓｓを両動作電源電圧として動作する外部電源使用回路９０８を含む。この外部電源使用回路９０８は、入出力端子９０９に接続され、外部装置とのインタフェースを取る機能を備える。半導体装置９００内部において、内部降圧回路９０５を用いて所定の電圧レベルの内部電源電圧ＶＣＩを生成することにより、その主要構成要素である内部電源使用回路９０７に含まれる素子の耐圧を保証するとともに、信号振幅低減による動作速度の改善および低消費電力化を図る。
【０００６】
図２１は、図２５に示す内部降圧回路９０５の構成を概略的に示す図である。図２１において、内部降圧回路９０５は、外部電源端子９０１に与えられる外部電源電圧ＥＸＶから一定の電圧レベルの基準電圧Ｖｒｅｆを発生する基準電圧発生回路９１０と、内部電源線９０６上の内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較する比較回路９１２と、この比較回路９１２の出力信号に従って外部電源端子９０１から内部電源線９０６へ電流を供給するｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）９１４で構成されるドライブ素子９１４を含む。比較回路９１２は、その正入力に内部電源９０６上の内部電源電圧ＶＣＩを受け、負入力に基準電圧Ｖｒｅｆを受ける。比較回路９１２は、通常、差動増幅回路により構成され、内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを差動的に増幅する。次に動作について簡単に説明する。
【０００７】
基準電圧発生回路９１０からは、外部電源電圧ＥＸＶに依存しない一定の電圧レベルの基準電圧Ｖｒｅｆが発生される。内部電源線９０６上の内部電源電圧ＶＣＩが、この基準電圧Ｖｒｅｆよりも高い場合には、比較回路９１２の出力はハイレベルとなり、ドライブ素子９１４はオフ状態とされる。この状態においては、外部電源端子９０１から内部電源線９０６への電流の供給は生じない。一方、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも低い場合には、比較回路９１２の出力信号が内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとの差に従ってローレベルとされ、ドライブ素子９１４の導電率が大きくなり（オン状態となり）、外部電源端子９０１から内部電源線９０６へドライブ素子９１４が電流を供給し、内部電源電圧９０６の電圧レベルを上昇させる。比較回路９１２、ドライブ素子９１４および内部電源線９０６のフィードバックループにより、内部電源電圧ＶＣＩは、基準電圧Ｖｒｅｆの電圧レベルに維持される。
【０００８】
【発明が解決しようとする課題】
図２２は、図２１に示す比較回路９１２の具体的構成の一例を示す図である。図２２において、比較回路９１２は、内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較する差動段を構成するｎチャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、トランジスタＮＴ１およびＮＴ２へ電流を供給するカレントミラー回路を構成するｐチャネルＭＯＳトランジスタＰＴ３およびＰＴ４を含む。ＭＯＳトランジスタＰＴ３は、外部電源線９０２からＭＯＳトランジスタＮＴ１へ電流を供給する。ＭＯＳトランジスタＰＴ４は、外部電源線９０２から電流をＭＯＳトランジスタＮＴ２へ供給する。ＭＯＳトランジスタＮＴ１およびＮＴ２のソースは電流源ＣＴ５を介して接地線９０４に接続される。ＭＯＳトランジスタＰＴ３は、ゲートとドレインが相互接続され、カレントミラー回路のマスタ段を構成する。ＭＯＳトランジスタＰＴ３およびＰＴ４のサイズが同じ場合、ＭＯＳトランジスタＰＴ３を流れる電流と同じ大きさの電流がＭＯＳトランジスタＰＴ４を流れる。
【０００９】
次に動作について簡単に説明する。内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも高い場合には、ＭＯＳトランジスタＮＴ１の導電率がＭＯＳトランジスタＮＴ２のそれよりも大きくなり、ＭＯＳトランジスタＮＴ１を介して流れる電流がＭＯＳトランジスタＮＴ２を介して流れる電流よりも大きくなる。このＭＯＳトランジスタＮＴ１は、ＭＯＳトランジスタＰＴ３から電流を供給される。ＭＯＳトランジスタＰＴ４は、このＭＯＳトランジスタＰＴ３を介して流れる電流のミラー電流をＭＯＳトランジスタＮＴ２へ供給する。ＭＯＳトランジスタＮＴ２は、ＭＯＳトランジスタＰＴ４から供給された電流をすべて放電することはできないため、ノード９２０の電位が上昇し、図２１に示すドライブ素子９１４のコンダクタンスが小さくなり、外部電源端子９０１から内部電源線９０６への電流の供給が停止されるかまたは供給電流量が小さくされる。
【００１０】
一方、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも低い場合には、逆にＭＯＳトランジスタＮＴ２を介して流れる電流がＭＯＳトランジスタＮＴ１を介して流れる電流よりも大きくなる。ＭＯＳトランジスタＰＴ３は、ＭＯＳトランジスタＮＴ１を流れる電流を供給するため、応じてＭＯＳトランジスタＰＴ４を介して流れる電流が小さくなり、このＭＯＳトランジスタＰＴ４からの電流は、すべてＭＯＳトランジスタＮＴ２および電流源ＣＴ５を介して接地線９０４へ放電される。したがってノード９２０の電位が低下し、ドライブ素子９１４の導電率が大きくなり、外部電源端子９０１から内部電源線９０６へ電流が供給される。
【００１１】
上述のようなカレントミラー型差動増幅器を用いて比較回路を構成した場合、外部電源線９０２と接地線９０４の間には、定電流源ＣＴ５を介して一定の電流が流れる。スタンバイサイクル時においては、この定電流源ＣＴ５を遮断状態とすることにより、この比較回路９１２における消費電流を低減することは可能である。しかしながら、アクティブサイクル（半導体装置が実際に動作するサイクル）において、外部電源線９０２から接地線９１２へ常時一定の電流が流れるため、またカレントミラー型差動増幅器は電流駆動回路であり、比較的大きな電流を流す必要があり（ノード９２０の電位を高速で変化させるため）、定電流源ＣＴ５は比較的大きな電流を流すことが要求され、したがって消費電流が比較的大きくなるという問題がある。
【００１２】
このような問題は、カレントミラー型差動増幅回路を用いてドライブ素子を駆動することにより、一定の電圧レベルの内部電圧を生成する回路において発生する。
【００１３】
それゆえ、この発明の目的は、低消費電力で一定の電圧レベルの内部電圧を発生することのできる内部電源回路を提供することである。
【００１４】
この発明の他の目的は、低消費電力の内部降圧回路を提供することである。
【００１５】
【課題を解決するための手段】
第１の発明に係る内部電源回路は、第１の基準電圧をゲートに受ける第１導電型の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタと第１の内部ノードとの間に接続される、各々がダイオードモードで動作する少なくとも１個の第２導電型の第２のＭＯＳトランジスタと、電源ノードと内部電圧出力ノードとの間に接続される出力ＭＯＳトランジスタと、第１の内部ノード上の電圧から第２の基準電圧を生成して出力ＭＯＳトランジスタのゲートへ与える内部基準電圧発生手段とを備える。この内部基準電圧発生手段は、内部電圧出力ノードに出力される電圧値に対する第１、第２および出力ＭＯＳトランジスタが有するしきい値電圧の影響を相殺する手段を含む。
【００１６】
第２の発明に係る内部電源回路は、第１の基準電圧をゲートに受けるｐチャネルの第１ＭＯＳトランジスタと、電源ノードと内部電圧出力ノードとの間に接続されるｎチャネルの出力ＭＯＳトランジスタと、第１ＭＯＳトランジスタからの電圧から第２の基準電圧を生成して出力ＭＯＳトランジスタのゲートへ与える内部基準電圧発生手段を備える。この内部基準電圧発生手段は、この第１のＭＯＳトランジスタと第１の内部ノードとの間に接続される、各々がダイオードモードで動作する少なくとも１個のｎチャネルＭＯＳトランジスタと、内部電圧出力ノードに出力される電圧値に対する第１、第２および出力ＭＯＳトランジスタを有するしきい値電圧の影響を相殺する手段を含む。
【００１７】
第３の発明に係る内部電源回路は、第１の基準電圧をゲートに受けてこの第１の基準電圧よりも高い第２の基準電圧を生成するソースフォロワモードで動作するｐチャネルの第１ＭＯＳトランジスタと、この第１ＭＯＳトランジスタのソース電位をゲートに受け、電源ノードから内部電圧出力ノードへ電流を供給するソースフォロワモードで動作するｎチャネルの出力ＭＯＳトランジスタを備える。第１のＭＯＳトランジスタは、そのソースが抵抗素子を介して電源ノードへ印加される電圧よりも高い電圧を受けるように結合される。
【００１８】
第４の発明に係る内部電源回路は、第１の基準電圧をゲートに受け、この第１の基準電圧をソースフォロワモードで伝達して第１の基準電圧よりも低い基準電圧を生成するｎチャネルの第１ＭＯＳトランジスタと、電源ノードと内部電圧出力ノードとの間結合されるソースフォロワモードで動作するｎチャネルの第１出力ＭＯＳトランジスタと、第１のＭＯＳトランジスタが伝達する電圧から第１の基準電圧よりも高い第２の基準電圧を生成して第１の出力ＭＯＳトランジスタのゲートへ印加する第１の内部基準電圧発生手段を備える。この内部基準電圧発生手段は、内部電圧出力ノード上の内部電圧の値に対する第１ＭＯＳおよび第１出力ＭＯＳトランジスタのしきい値電圧の影響を相殺する手段を含む。
【００１９】
第１の発明においては、内部基準電圧発生手段が、ソースフォロワモードで動作する第１のＭＯＳトランジスタの出力する電圧から第２の基準電圧を生成して出力ＭＯＳトランジスタのゲートへ与える。出力ＭＯＳトランジスタは、そのゲート電位と内部電圧出力ノード上の電圧の差に従って電源ノードから内部電圧出力ノードへ電流を供給する。したがって、出力ＭＯＳトランジスタ自身が基準電圧と内部電圧との比較を行なって、その比較結果に従って内部電圧出力ノードへ電流を供給しており、従来のようなカレントミラー型の差動増幅器を比較回路として用いる必要がない。内部基準電圧発生手段は、単に第１の基準電圧から第２の基準電圧を生成して出力ＭＯＳトランジスタのゲートへ与えているだけであり、消費電流が低減される。また、ＭＯＳトランジスタが有するしきい値電圧の内部電圧の電圧レベルに対する影響を相殺しているため、製造パラメータのばらつきによりＭＯＳトランジスタの動作特性が変動しても、このような変動に影響を受けずに所望の電圧レベルの内部電圧を安定に生成することができる。
【００２０】
第２の発明においては、ソースフォロワモードで動作するｐチャネルの第１ＭＯＳトランジスタが出力する電圧から第２の基準電圧を生成してｎチャネルの出力ＭＯＳトランジスタのゲートへ与える。第１のＭＯＳトランジスタは、単にそのゲートに与えられた第１の基準電圧をソースフォロワモードで伝達して所望の電圧を生成しているだけであり、その消費電流は小さい。出力ＭＯＳトランジスタはこの第２の基準電圧をゲートに受けてソースフォロワモードで動作する。したがって、このｎチャネルの出力ＭＯＳトランジスタは、ソースフォロワモードで動作し、電源ノードに与えられた電圧よりも低い内部電圧を生成して内部電圧出力ノードへ伝達する。出力ＭＯＳトランジスタが内部電圧と第２の基準電圧との比較を行なっており、比較のための電流消費は何ら生じず、低消費電流特性が実現される。内部基準電圧発生手段は、また単に第１のＭＯＳトランジスタが生成した電圧から第２の基準電圧を生成しているだけであり、また出力ＭＯＳトランジスタのゲート電位を駆動することを要求されるだけであり、したがって、小さな電流駆動力が要求されるだけであり、低消費電流で第２の基準電圧を生成することができる。また第１ＭＯＳトランジスタおよび出力ＭＯＳトランジスタが有するしきい値電圧の内部電圧の電圧レベルに対する影響は内部基準電圧発生手段により相殺されるために、製造パラメータのばらつきにより、ＭＯＳトランジスタの主要特性が変動しても、このような変動の影響を受けずに、所望の電圧レベルの内部電圧を安定に生成することができる。
【００２１】
第３の発明においては、第１のＭＯＳトランジスタがソースフォロワモードで動作して、第１の基準電圧からこの第１の基準電圧よりも高い第２の基準電圧を生成しており、単にソースフォロワモードで動作しているだけであり、この第２の基準電圧を生成するためには、大きな電流は必要とされず、低消費電流で第２の基準電圧を生成することができる。この第２の基準電圧に従って、出力ＭＯＳトランジスタがソースフォロワモードで動作して、電源ノードから内部電圧出力ノードへ電流を供給しており、したがって内部電圧出力ノードには、この第２の基準電圧から出力ＭＯＳトランジスタのしきい値電圧だけ低い電圧が出力される。出力ＭＯＳトランジスタがソースフォロワモードで動作して所望の電圧レベルの内部電圧を生成しているだけであり、内部電圧を基準電圧と比較するための比較回路は必要とされず、消費電流が低減される。また、第１のＭＯＳトランジスタが抵抗素子を介して電源ノードの電圧よりも高い電圧を受ける。したがって、この電源ノードに印加される電圧と第１の基準電圧との差が小さい場合にも、安定に第２の基準電圧を生成して出力ＭＯＳトランジスタへ与えることができ、電源ノードへ印加される電圧が低い動作環境においても安定に所望の電圧レベルの内部電圧を生成することができる。
第４の発明においては、第１のＭＯＳトランジスタが、第１の基準電圧をソースフォロワモードで伝達しており、この第１のＭＯＳトランジスタはおおきな電流消費が要求されず、小電流で所望の電圧レベルをこの第１のＭＯＳトランジスタは生成することができる。出力ＭＯＳトランジスタは、内部基準電圧発生手段からの第２の基準電圧に従って、ソースフォロワモードで動作して電源ノードから内部電圧出力ノードへ電流を供給しており、この内部電圧出力ノード上の内部電圧としては、出力ＭＯＳトランジスタのしきい値電圧と第２の基準電圧との値で決定される電圧が安定に出力される。出力ＭＯＳトランジスタ自体が比較動作を行なっているため、内部電圧と基準電圧とを比較するための比較回路は必要とされず、電流消費が低減される。また、内部基準電圧発生手段は、この内部電圧に対する第１のＭＯＳトランジスタおよび第１の出力ＭＯＳトランジスタのしきい値電圧が及ぼす影響を相殺するように構成されているため、この内部電圧は、第１の基準電圧のみにより決定される電圧レベルとなり、製造パラメータのばらつきによるＭＯＳトランジスタのしきい値電圧の変動の影響を受けることなく安定に所望の電圧レベルの内部電圧を生成することができる。
【００２２】
【発明の実施の形態】
本発明は、外部電源電圧から内部電源電圧を生成する内部電源電圧発生回路（内部降圧回路）に最も適切に適用されるが、一般に、電源ノード（内部電圧源ノード）に印加される電圧から内部電圧を生成する回路にも適用可能であり、以下の説明において、電源ノードに印加される電圧を符号「ＶＣＣ」で示す。
【００２３】
［実施の形態１］
図１は、この発明の第１の実施の形態である内部電源回路の構成を示す図である。図１において、内部電源回路は、内部ノード３と接地ノードの間に結合され、そのゲートに基準電圧（第１の基準電圧）Ｖｒｅｆを受けるｐチャネルＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｑ１と、電源ノード１と内部ノード３の間に結合される高抵抗の抵抗素子Ｒ１と、電源ノード１と内部電圧出力ノード４の間に結合され、内部ノード３上の電圧をゲートに受けるｎチャネルＭＯＳトランジスタ（出力ＭＯＳトランジスタ）Ｑ２と、内部電圧出力ノード４と接地ノードの間に結合される容量Ｃを含む。
【００２４】
抵抗素子Ｒ１は、ＭＯＳトランジスタＱ１の導通抵抗（チャネル抵抗）よりも十分大きな抵抗値を有している。抵抗素子Ｒ１の有する抵抗値は、占有面積が許される範囲内で、できるだけ大きくするのが望ましい（たとえば、１０ＭΩ：この状態で、電源電圧ＶＣＣが５Ｖの場合、この抵抗素子Ｒ１を流れる電流は、０．５μＡとなり、極めて低い消費電流を実現することができる）。ＭＯＳトランジスタＱ１は、抵抗素子Ｒ１を介して微小電流が供給されるだけであり、飽和領域で動作し、そのゲート−ソース間電圧がしきい値電圧ＶＴＰの絶対値に等しくなる。すなわち、このＭＯＳトランジスタＱ１がソースフォロワモードで動作する。なお、以下の説明において、「ソースフォロワモードで動作する」は、「ＭＯＳトランジスタのゲート電位とソース電位の差がそのしきい値電圧の絶対値に等しくなる」状態を示す。
【００２５】
したがって、ノード３の電圧は、ほぼ次式（１）で表わされる。
Ｖ３＝Ｖｒｅｆ＋｜ＶＴＰ｜…（１）
ＭＯＳトランジスタＱ２は、そのゲート電位がドレイン電位（電源ノード１の電圧ＶＣＣ）よりも低く、飽和領域で動作し、ソースフォロワモードで動作する。したがって、このＭＯＳトランジスタＱ２のソース電圧すなわち内部電圧出力ノード（以下、単に出力ノードと称す）４上の内部電圧ＶＩＮＴは、次式（２）で表わされる。
【００２６】
ＶＩＮＴ＝Ｖ３−ＶＴＮ＝Ｖｒｅｆ＋｜ＶＴＰ｜−ＶＴＮ…（２）
ここで、ＶＴＮは、ＭＯＳトランジスタＱ２のしきい値電圧を示す。
【００２７】
式（２）において、右辺の３つの項Ｖｒｅｆ、｜ＶＴＰ｜およびＶＴＮはいずれも電源電圧ＶＣＣに依存しない一定の値を有している。したがって、出力ノード４から出力される内部電圧ＶＩＮＴは電源電圧ＶＣＣに依存しない一定の電圧となる。また、式（２）の右辺第２項および第３項はほぼ同程度の値を有しかつその温度係数がほぼ同じであるため、差分値｜ＶＴＰ｜−ＶＴＮは、ほぼ０となる。ここで、一般に、ＭＯＳトランジスタは、温度が上昇すると、そのしきい値電圧の絶対値は小さくなるという温度依存性を有している。図示しない基準電圧発生回路から与えられる基準電圧Ｖｒｅｆが温度依存性を有していない場合、この内部電圧ＶＩＮＴの温度依存性もほぼ０となり、動作温度にかかわらず、一定の電圧レベルを維持する。
【００２８】
一般に知られているように、電源回路に要求される特性として最も重要な特性は、負荷電流ＩＬが流れるときのその出力電圧の変動である。負荷電流ＩＬが出力ノード４に流れるときの特性について以下に説明する。
【００２９】
負荷電流ＩＬが出力ノード４を介して流れるときの出力電圧をＶＩＮＴ′とすると、負荷電流ＩＬは、次式（３）で与えられる。
【００３０】
0003556328.tif 000002
ここで、βは、ＭＯＳトランジスタＱ２の導電係数であり、次式（４）で表わされる。
【００３１】
β＝β０・Ｗ／Ｌ…（４）
β０は、ＭＯＳトランジスタＱ２における電子の移動度と単位ゲート容量とで表わされる単位導電係数を示し、ＬおよびＷは、それぞれＭＯＳトランジスタＱ２のゲート長およびゲート幅を示す。
【００３２】
式（３）から次式が得られる。
Ｖｒｅｆ＋｜ＶＴＰ｜−ＶＴＮ−ＶＩＮＴ′＝（２・ＩＬ／β）１／２  
内部電源電圧ＶＩＮＴ（＝Ｖｒｅｆ＋｜ＶＴＰ｜−ＶＮＴ）は、ＭＯＳトランジスタＱ２に電流が流れない場合の出力ノード４の内部電圧である。すなわち、ＭＯＳトランジスタＱ２のゲート−ソース間電圧が、このＭＯＳトランジスタＱ２しきい値電圧ＶＴＮに等しい状態であり、この場合ＭＯＳトランジスタＱ２にはほとんど電流は流れない。したがって、内部電圧ＶＩＮＴとＶＩＮＴ′の差ΔＶＩＮＴが、負荷電流ＩＬが流れた場合の出力ノード４における電圧変動を示す。この電圧変動ΔＶＩＮＴは、次式（５）で与えられる。
【００３３】
ΔＶＩＮＴ＝（２・ＩＬ／β）…（５）１／２  
一般的な使用条件として、負荷電流ＩＬが１５０ｍＡのときの、電圧変動ΔＶＩＮＴを０．１Ｖ程度に設定する場合において、ＭＯＳトランジスタＱ２の単位導電係数β０は、４０μＡ／Ｖ２  程度であり、そのゲート長を０．４μｍとしたときのゲート幅Ｗは、次式で与えられる。
【００３４】
0003556328.tif 000003
また、図２（Ａ）に示すように、この出力ＭＯＳトランジスタＱ２を単純にレイアウトする場合を考える。図２（Ａ）においてゲートＧの幅Ｗが０．３・１０６  μｍに決定され、ゲートＧの長さＬおよびドレインＤおよびソースＳの長さも等しく０．５μｍとする。この場合、ＭＯＳトランジスタＱ２の占有面積は、１．５μｍ・３・１０５  ＝４．５・１０５  μｍ２  となる。この大きさは、一般に用いられる５０ｍｍ２  のサイズの半導体チップにおいて０．９％程度の面積を占有するだけであり、チップ面積の増大を伴なうことなく、十分な大きさの電流供給能力を有するＭＯＳトランジスタＱ２を容易に実現することができる。
【００３５】
また図２（Ｂ）に示すように、ＭＯＳトランジスタＱ２を「櫛形形状」に形成すれば、このＭＯＳトランジスタＱ２の占有面積は最大約１／２程度に低減することができる。ここで、図２（Ｂ）において、ドレイン領域Ｄ（Ｄ１〜Ｄｎ）およびソース領域Ｓ（Ｓ１〜Ｓｎ）が交互に間隔をおいて配置されかつ隣接するドレイン領域Ｄ（Ｄ１〜Ｄｎ）およびソース領域Ｓ（Ｓ１〜Ｓｎ）の間にゲートＧ（Ｇ１〜Ｇｘ）が配置される。ドレイン領域Ｄ１〜Ｄｎは共通にドレイン線ＤＬに接続され、ソース領域Ｓ１〜Ｓｎが共通にソース線ＳＬに接続され、ゲートＧ１〜Ｇｘが共通にゲート線ＧＬに接続される。
【００３６】
この図２（Ｂ）に示す接続により、図２（Ｃ）に示すように、複数のＭＯＳトランジスタが並列に接続される構成が実現される。図２（Ｃ）においては、ゲートＧ１およびＧ２を有するＭＯＳトランジスタは、ソース領域Ｓ１が共通であり、ゲートＧ２およびＧ３をそれぞれ有するＭＯＳトランジスタが、ドレイン領域Ｄ２を共有する。したがって、ゲートＧ１−Ｇｘの数は、ドレイン領域（またはソース領域）の数のほぼ２倍となる。したがって、ゲートＧ１−Ｇｘの幅を上述の値の１／（２・ｘ）倍とすることができ、ＭＯＳトランジスタＱ２の占有面積はｘ・１／（２・ｘ）＝１／２となり、ほぼ半分にまで占有面積を小さくすることができる。
【００３７】
図３（Ａ）に示すように、負荷電流ＩＬが直流的に変化する場合にはおいて、十分大きな電流駆動力を持って負荷電流ＩＬを供給することができる。しかしながら、この出力ノード４からの内部電圧ＶＩＮＴを利用する回路によっては、スタンバイ状態にあった回路が動作して急激に大きな電流が消費され、図３（Ｂ）に示すように負荷電流（消費電流）ＩＬが交流的に変化する場合がある。このような交流的な負荷電流ＩＬの変化に対応するために、出力ノード４に容量Ｃが設けられる。容量Ｃに充電された電荷により、この交流的に変化する電流を供給することにより、ＭＯＳトランジスタＱ２の応答の遅れを補償し、一定の電圧レベルの内部電圧ＶＩＮＴを生成する。すなわち、容量Ｃの充電電荷により、交流的に変化する消費電流を補償することにより、この急激に変化する消費電流により内部電圧ＶＩＮＴが急激に低下するのを防止することができ、安定に所望の電圧レベルの内部電圧ＶＩＮＴを供給することができる。
【００３８】
出力ノード４からの内部電圧ＶＩＮＴを利用する内部回路（図示せず）の動作時において電流が急激に変化せず、直流的にのみ負荷電流ＩＬが変化する場合または交流的に変化する電流が小さい場合には、容量Ｃは特に設ける必要はない。
【００３９】
［変更例１］
図４は、この発明の第１の実施の形態の内部電源回路の第１の変更例の構成を示す図である。図４においては、電源ノード１と内部ノード３との間に、抵抗モードで動作するｐチャネルＭＯＳトランジスタＱ３が配置される。ＭＯＳトランジスタＱ３のゲートは接地電位に結合される。図１に示す抵抗素子Ｒ１に代えて、ｐチャネルＭＯＳトランジスタＱ３を用いることにより、以下の利点が得られる。ｐチャネルＭＯＳトランジスタＱ３は、そのキャリアとして正孔（ホール）を用いており、このホールは、電子に比べて移動度が小さい。したがって、ｐチャネルＭＯＳトランジスタＱ３は、一般に駆動力が小さく、導電係数βは小さい。したがって、ポリシリコン型の抵抗素子を用いる場合に比べて、ｐチャネルＭＯＳトランジスタＱ３を用いる場合、単位面積あたりの抵抗値を十分大きくすることができ、応じて抵抗素子のための占有面積を小さくすることができる。ＭＯＳトランジスタＱ３の導通抵抗（チャネル抵抗：ＭＯＳトランジスタＱ３のゲートは接地電位に接続されており、ＭＯＳトランジスタＱ３は常時オン状態にある）は、そのチャネル領域の表面不純物濃度により適当な値に決定することができる。
【００４０】
ＭＯＳトランジスタＱ３として、ゲート電極が電源ノード１に結合されるｎチャネルＭＯＳトランジスタを用いることもできる。ｎチャネルＭＯＳトランジスタのチャネル抵抗が十分大きければ、同様の効果を得ることができる。
【００４１】
［変更例２］
図５は、この発明の第１の実施の形態の第２の変更例の構成を示す図である。図５に示す第２の変更例においては、ＭＯＳトランジスタＱ１のソース（ノード３）が抵抗素子Ｒ１を介して高電圧ＶＣＣＨが印加される昇圧ノード５に結合される。他の構成は、図１に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【００４２】
この高電圧ＶＣＣＨは、電源電圧ＶＣＣよりも高い電圧である。たとえば半導体記憶装置においては、選択ワード線上に昇圧電圧Ｖｐｐが伝達される。このような昇圧電圧Ｖｐｐを高電圧ＶＣＣＨとして利用することができる。この高電圧ＶＣＣＨを利用することにより、以下の利点が得られる。
【００４３】
ノード３には、ＭＯＳトランジスタＱ１のソースフォロワモードでの動作により電圧Ｖｒｅｆ＋｜ＶＴＰ｜が伝達される。基準電圧Ｖｒｅｆと電源電圧ＶＣＣの差が小さい場合、ノード３の電位を電源電圧ＶＣＣよりも高くする必要がある状態が考えられる。この場合には、抵抗素子Ｒ１には電流が流れないため、ＭＯＳトランジスタＱ１はソースフォロワモードで動作せず、オフ状態を維持し、ノード３には、所望のレベルの電圧を生成することができない。したがって、抵抗素子Ｒ１の一方端を高電圧ＶＣＣＨを受ける昇圧ノード５に接続することにより、電源電圧ＶＣＣが基準電圧Ｖｒｅｆと近い場合においても、安定に所望の電圧レベルの電圧をノード３上に発生させることができる。したがって、電源電圧ＶＣＣの広い範囲にわたって安定にノード３上に所望のレベルの電圧を生成することができ、応じて所望のレベルの内部電圧ＶＩＮＴを出力することができる。
【００４４】
なお、この図５に示す構成において、抵抗素子Ｒ１は、図４に示すような抵抗モードで動作するＭＯＳトランジスタで置き換えられても同様の効果が得られる。昇圧ノード５に印加される高電圧ＶＣＣＨは外部から与えられてもよいが、以下に示すように、同一装置内に設けられた回路から与えられてもよい。
【００４５】
図６は、高電圧ＶＣＣＨを半導体装置内部で発生する回路の構成の一例を示す図である。図６に示す高電圧発生回路は、キャパシタのチャージポンプ動作を利用しており、電源電圧よりも高い高電圧を発生する場合に一般に用いられる。
【００４６】
図６において、高電圧発生回路は、電源ノード１の電源電圧ＶＣＣと接地ノードの接地電位Ｖｓｓとを動作電源電圧として動作し、所定のパルス幅および周期を有するパルス信号を発生するリング発振器１１０と、ノード１０４とノード１０５の間に接続され、容量結合によりノード１０４の電位変化をノード１０５へ伝達するキャパシタ１００と、電源ノード１とノード１０５の間に接続されるダイオード素子１０１と、ノード１０５とノード５の間に接続されるダイオード素子１０２と、ノード５の電圧の安定化のための安定化キャパシタ１０３を含む。
【００４７】
ダイオード素子１０１は、そのアノードが電源ノード１に接続され、そのカソードがノード１０５に接続される。ダイオード素子１０２は、そのアノードがノード１０５に接続され、そのカソードがノード５に接続される。リング発振器１１０は、たとえば、縦続接続された奇数段のインバータ回路で構成される。ダイオード素子１０１および１０２は、ＭＯＳトランジスタで構成されてもよい。次に動作について簡単に説明する。
リング振幅器１１０からノード１０４へ出力されるパルス信号がハイレベルからローレベルへ低下すると、このノード１０４の信号の電位変化はキャパシタ１００を介してノード１０５へ伝達される。
【００４８】
ノード１０５は、キャパシタ１００の容量結合（チャージポンプ動作）により、その電位が低下するが、ダイオード素子１０１により急速に充電され、ＶＣＣ−Ｖｆの電圧レベルに充電される。ここで、Ｖｆはダイオード素子１０１，１０２の順方向降下電圧である。ダイオード素子１０２は、このときノード５の電圧ＶＣＣＨが、ノード１０５の電圧よりも高いため、オフ状態にある。
【００４９】
リング発振器１１０からノード１０４へ伝達されるパルス信号がローレベルからハイレベルへ立上がると、ノード１０４の電位上昇により、キャパシタ１００の容量結合（チャージポンプ動作）により、ノード１０５の電位が電圧ＶＣＣだけさらに上昇する（リング発振器１１０のパルス信号の振幅はＶＣＣである）。ノード１０５の電圧の上昇により、ダイオード素子１０２がオン状態となり、ノード１０５からノード５（キャパシタ１０３の一方電極ノード）へ電流が流れ、ノード５の電圧レベルがキャパシタ１００と安定化キャパシタ１０３の容量比（通常１０ないし１００）に従って上昇する。ノード１０５とノード５の電圧差がＶｆとなると、ダイオード素子１０２がオフ状態となる。この動作を繰返すことにより、最終的に、ノード５の高電圧ＶＣＣＨの電圧は、次式で表わされる電圧レベルに到達する。
【００５０】
ＶＣＣＨ＝２・ＶＣＣ−２・Ｖｆ
ＶＣＣ＝５Ｖ、Ｖｆ＝０．７Ｖとすると、高電圧ＶＣＣＨは、８．６Ｖとなり、電源電圧ＶＣＣよりも十分高い電圧レベルとなる。高電圧ＶＣＣＨが印加される昇圧ノード５に接続される抵抗Ｒ１を流れる電流は極めて小さくされる（ＭＯＳトランジスタＱ１のソースフォロアモードでの動作を実現するため）。したがって、この図６に示す高電圧発生回路の電流駆動力は十分小さくて済み、この高電圧発生回路の占有面積を十分に小さくすることができる。
【００５１】
この高電圧発生回路としては、前述のようなダイナミック型半導体記憶装置においてワード線昇圧信号などを発生させるために用いられる昇圧回路が用いられていてもよい。すなわち、半導体装置内において、高電圧を内部で発生する回路が設けられていれば、その回路を利用することができる。
【００５２】
以上のように、この発明の第１の実施の形態に従えば、ソースフォロアモードで動作するｐチャネルＭＯＳトランジスタを用いて基準電圧Ｖｒｅｆから第２の基準電圧を生成して、内部電圧発生のための出力ＭＯＳトランジスタＱ２のゲート電圧へ与えるように構成しているため、出力ＭＯＳトランジスタＱ２のがソースフォロアモードで動作し、所望の電圧レベルの内部電圧ＶＩＮＴを生成することができ、内部電圧と基準電圧とを比較するための比較回路が不要となり、低消費電流の内部電圧発生回路を実現することができる。
【００５３】
［実施の形態２］
図７は、この発明の第２の実施の形態である内部電源回路の構成を示す図である。図７において、内部電源回路は、ソースフォロアモードで動作するＭＯＳトランジスタＱ１の出力電圧から第２の内部基準電圧を生成して出力ＭＯＳトランジスタＱ２のゲートへ与える内部基準電圧発生回路１０を備える。この内部基準電圧発生回路１０は、抵抗素子Ｒ１とＭＯＳトランジスタＱ１の間に互いに直列に接続されかつ各々がダイオード接続された（ダイオードモードで動作する）ｎチャネルＭＯＳトランジスタＱ５およびＱ６と、ノード３上の電圧をゲートに受けかつそのドレインが昇圧ノード５に結合されるｎチャネルＭＯＳトランジスタＱ７とＭＯＳトランジスタＱ７のソースとノード６（出力ＭＯＳトランジスタＱ２のゲート）との間に接続されるダイオード接続された（ダイオードモードで動作する）ｐチャネルＭＯＳトランジスタＱ８と、ノード６と接地ノードとの間に接続される高抵抗の抵抗素子Ｒ２を含む。抵抗素子Ｒ１は、昇圧ノード５に接続される。
【００５４】
ＭＯＳトランジスタＱ５およびＱ６は、その導通抵抗（チャネル抵抗）が抵抗素子Ｒ１の抵抗値よりも十分小さくされる。同様、ＭＯＳトランジスタＱ７およびＱ８の導通抵抗（チャネル抵抗）も抵抗素子Ｒ２の抵抗値よりも十分小さくされる。これにより、ＭＯＳトランジスタＱ５、Ｑ６およびＱ８がダイオードモードで動作し、またＭＯＳトランジスタＱ７がソースフォロアモードで動作する（ＭＯＳトランジスタＱ７のゲート−ソース間電圧がＭＯＳトランジスタＱ７のしきい値電圧に等しくなる）。この内部基準電圧発生回路１０は、出力ＭＯＳトランジスタＱ２が形成する内部電圧ＶＩＮＴに対するＭＯＳトランジスタＱ１およびＱ２が有するしきい値電圧が及ぼす効果（影響）を以下のようにして相殺する。
【００５５】
ＭＯＳトランジスタＱ１のソース電位は、Ｖｒｅｆ＋｜ＶＴＰ｜である。ＭＯＳトランジスタＱ５およびＱ６がダイオードモードで動作しているため、ノード３の電圧Ｖ３は、次式（６）で与えられる。
【００５６】
Ｖ３＝Ｖｒｅｆ＋｜ＶＴＰ｜＋２・ＶＴＮ…（６）
ＶＴＮはＭＯＳトランジスタＱ５およびＱ６のしきい値電圧である。以下の説明において、ｎチャネルＭＯＳトランジスタはすべて同じしきい値電圧ＶＴＮを有し、ｐチャネルＭＯＳトランジスタは同じしきい値電圧ＶＴＰを有すると仮定する。ノード３の電圧は昇圧ノード５の電圧レベルよりも低いため、ＭＯＳトランジスタＱ７はそのゲート電圧からしきい値電圧ＶＴＮ分低い電圧を伝達する。ＭＯＳトランジスタＱ８がダイオードモードで動作し、｜ＶＴＰ｜の電圧降下を生じる。したがって、ノード６の電圧Ｖ６は次式（７）で与えられる。
【００５７】
0003556328.tif 000004
出力ノード４上に現れる電圧ＶＩＮＴは、次式（８）で与えられる。
【００５８】
0003556328.tif 000005
上式（８）は、ＭＯＳトランジスタのしきい値電圧ＶＴＰおよびＶＴＮの項を含まない。したがって、この出力ノード４上に伝達される内部電圧ＶＩＮＴは、基準電圧Ｖｒｅｆのみで決定される電圧レベルを有し、製造パラメータのばらつきにより変動が生じるＭＯＳトランジスタのしきい値電圧の影響を受けず、一定の電圧レベルを維持する。したがって、所望の電圧レベルの内部電圧を正確に生成することができる。また、この内部電圧ＶＩＮＴは基準電圧Ｖｒｅｆのみで決定されるため、内部基準電圧発生回路１０に含まれる構成要素の動作パラメータを考慮する必要がなく、そのレイアウトなどを考慮する必要がなく、設計が容易となる。
【００５９】
また、基準電圧Ｖｒｅｆのみで内部電圧ＶＩＮＴの電圧レベルが決定されるため、内部基準電圧発生回路１０に含まれるＭＯＳトランジスタのしきい値電圧の最適化を図る必要もなく、製造が容易となる。
【００６０】
また内部基準電圧発生回路１０には、昇圧ノード５から電流を供給するようにしているため、電源電圧ＶＣＣと基準電圧Ｖｒｅｆの差が小さい場合においても、内部基準電圧発生回路１０を安定に動作させることができ、電源電圧ＶＣＣの広い電圧範囲にわたって安定に所望の電圧レベルの内部電圧ＶＩＮＴを生成することができる。
【００６１】
なお、図７に示す構成において、抵抗素子Ｒ１およびＲ２に代えて、それぞれ抵抗モードで動作するＭＯＳトランジスタが用いられてもよい。また、昇圧ノード５へは、電源電圧ＶＣＣが印加されてもよい。ただし、電源電圧ＶＣＣは、基準電圧Ｖｒｅｆよりも、２・ＶＴＮ以上に高くする必要がある。
【００６２】
以上のように、この発明の第２の実施の形態に従えば、第１の基準電圧Ｖｒｅｆをゲートに受けるソースフォロアモードで動作するＭＯＳトランジスタＱ１の出力電圧から、内部基準電圧発生回路により第２の内部基準電圧を生成して出力ＭＯＳトランジスタＱ２のゲートへ与えているため、第１の実施の形態と同様、出力ＭＯＳトランジスタがソースフォロアモードで動作して内部電圧ＶＩＮＴを生成しており、この内部電圧と基準電圧とを比較するための比較回路が不要となり、低消費電力が実現される。また内部基準電圧発生回路が、この内部電圧ＶＩＮＴに対してＭＯＳトランジスタＱ１およびＱ２が有するしきい値電圧が及ぼす影響を相殺する機能を備えているため、内部電圧ＶＩＮＴが第１の基準電圧Ｖｒｅｆと等しくなり、製造パラメータなどがばらついても、所望の電圧レベルの電圧レベルの内部電圧を安定にかつ確実に生成することができる。
【００６３】
［実施の形態３］
図８は、この発明の第３の実施の形態である内部電源回路の構成を示す図である。図８において、内部電源回路は、第１の基準電圧Ｖｒｅｆをゲートに受け、ソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＱ１と、このＭＯＳトランジスタＱ１が生成する電圧から第１の基準電圧を生成して出力ＭＯＳトランジスタＱ２のゲートへ与える第１の内部電圧発生回路１２と、第１の内部電圧発生回路１２が出力するノード６上の第２の基準電圧からさらに第３の基準電圧を生成してノード７上に伝達する第２の内部電圧発生回路１４と、出力ノード４と接地ノードの間に接続され、そのゲートがノード７上の第３の基準電圧を受けるｐチャネルＭＯＳトランジスタＱ１１を含む。
【００６４】
第１の内部電圧発生回路１２は、図７に示す内部基準電圧発生回路１０と同様の構成を備え、これらの対応する構成要素には同一の参照番号を付す。
【００６５】
第２の内部電圧発生回路１４は、ノード６とノード７の間に互いに直列に接続されるそれぞれがダイオード接続されたｎチャネルＭＯＳトランジスタＱ９およびｐチャネルＭＯＳトランジスタＱ１０を含む。ノード７と接地ノードの間に高抵抗の抵抗素子Ｒ２が接続される。ＭＯＳトランジスタＱ９およびＱ１０の導通抵抗は、抵抗素子Ｒ２の抵抗値よりも十分小さい値に設定される。次に動作について説明する。ノード６の電圧Ｖ６は、先の第２の実施の形態の場合と同様、
Ｖ６＝Ｖｒｅｆ＋ＶＴＮ
で与えられる。ＭＯＳトランジスタＱ９およびＱ１０は高抵抗の抵抗素子Ｒ２により微小電流が流れるだけであり、ダイオードモードで動作し、しきい値電圧ＶＴＮおよび｜ＶＴＰ｜の電圧降下をそれぞれ生じさせる。したがって、ノード７の電圧Ｖ７は、
0003556328.tif 000006
で与えられる。出力ノード４上の内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆよりも上昇すると、ｐチャネルＭＯＳトランジスタ（第２の出力トランジスタ）Ｑ１１が導通し、内部電圧ＶＩＮＴの電圧レベルを低下させる。基準電圧Ｖｒｅｆよりも内部電圧ＶＩＮＴが低くなった場合には、ＭＯＳトランジスタＱ１１はオフ状態とされる。この状態においては、ＭＯＳトランジスタＱ２のゲート−ソース電圧が、しきい値電圧ＶＴＮよりも大きくなり、ＭＯＳトランジスタＱ２が導通し、電源ノード１から出力ノード４へ電流を供給し、内部電圧ＶＩＮＴの電圧レベルを上昇させる。
【００６６】
この出力ノード４を放電するためのＭＯＳトランジスタＱ１１を設けることにより、以下の利点が得られる。出力ノード４に接続される配線とこの内部電圧ＶＩＮＴよりも高い電圧を伝達する配線との間に、何らかの原因により直流的な結合（電流の流れる経路が形成される結合）が生じ、内部電圧ＶＩＮＴの電圧レベルが上昇した場合、ＭＯＳトランジスタＱ１１が導通状態となり、この上昇した内部電圧ＶＩＮＴを所定の電圧レベルへ低下させる。
【００６７】
出力ノード４には、安定化のための容量Ｃが設けられており、この出力ノード４の内部電圧ＶＩＮＴのリンギングなどは平滑化される。しかしながら、図示しない内部回路などが動作し、急激に大きな電流が消費されて内部電圧ＶＩＮＴの電圧レベルが低下したとき、大きな負荷電流がＭＯＳトランジスタＱ２を介して流れる。この大きな負荷電流ＩＬにより、内部電圧ＶＩＮＴの電圧レベルが急激に上昇した場合、出力ノード４上の内部電圧ＶＩＮＴはリンギングを生じさせる可能性がある。したがって、このような場合には、ＭＯＳトランジスタＱ１１が導通することにより、このようなリンギングを停止させることができ、内部電圧ＶＩＮＴの電圧レベルを安定に所望の電圧レベルに維持することができる。ＭＯＳトランジスタＱ２およびＱ１１は、内部回路が消費する消費電流を十分供給することができるように大きな電流駆動能力を有している。したがって、この出力ノード４上の内部電圧ＶＩＮＴの電圧レベルが変化しても、高速で所定の電圧レベル（Ｖｒｅｆ）に、この内部電圧ＶＩＮＴを復帰させることができる。
【００６８】
なお、図８に示す構成においては、ノード６とノード７の間のＭＯＳトランジスタＱ９およびＱ１０は、その接続順序が入れ替えられてもよい。ノード６とノード７の間の電圧差がＶＴＮ＋｜ＶＴＰ｜であればよい。
【００６９】
また言うまでもなく、またＭＯＳトランジスタＱ９およびＱ１０は、この内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆのとき、ＭＯＳトランジスタＱ１１がクランプする出力ノード４上のハイレベル側電位に及ぼすＭＯＳトランジスタＱ１１およびＱ１のしきい値電圧の影響を相殺する機能を備える。
【００７０】
［変更例］
図９は、この発明の第３の実施の形態の変更例を示す図である。図９においては、図８に示す内部電源回路のうち、ｐチャネルＭＯＳトランジスタＱ１０およびＱ１１のみを示す。図９に示す内部電源回路の構成においては、ＭＯＳトランジスタＱ１１のしきい値電圧ＶＴＰｂの絶対値が、ＭＯＳトランジスタＱ１０のしきい値電圧ＶＴＰａの絶対値よりも小さくされる。ＭＯＳトランジスタＱ１１は、以下の関係が満足されるときに導通する。
【００７１】
ＶＩＮＴ＞Ｖｒｅｆ−｜ＶＴＰａ｜＋｜ＶＴＰｂ｜＞Ｖｒｅｆ
したがって、内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆの電圧レベルのときには、ＭＯＳトランジスタＱ１１はオフ状態にある。内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆよりも少し低下した場合には、図示しないＭＯＳトランジスタＱ２が導通する。内部電圧ＶＩＮＴが少し基準電圧Ｖｒｅｆよりも上昇してもＭＯＳトランジスタＱ１１は導通しない。また、このときＭＯＳトランジスタＱ２はオフ状態とされる。ＭＯＳトランジスタＱ１１が導通状態となる場合には、ＭＯＳトランジスタＱ２はオフ状態とされている。したがって、ＭＯＳトランジスタＱ２およびＱ１１がともに導通状態となるのを防止することができる。ＭＯＳトランジスタＱ２およびＱ１１は内部回路の動作電流を供給するため、大きな電流駆動能力を有している。内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆのとき、ＭＯＳトランジスタＱ２およびＱ１１が、そのオン状態とオフ状態の境界領域で動作している間、電源ノード１から接地ノードへ比較的大きな貫通電流が流れることが考えられる。したがって上述のように、ＭＯＳトランジスタＱ２およびＱ１１の少なくとも一方を常にオフ状態とすることにより、電源ノード１から接地ノードへ流れる貫通電流を防止することができ、低消費電流の内部電源回路を実現することができる。
【００７２】
図１０は図９に示すＭＯＳトランジスタＱ１０およびＱ１１のしきい値電圧調整のための構成を示す図である。図１０に示すように、ＭＯＳトランジスタＱ１０は、そのバックゲート（基板領域）が自身のソースに接続される。ＭＯＳトランジスタＱ１１のバックゲート（基板領域）は電源電圧ＶＣＣを受けるように接続される。ＭＯＳトランジスタＱ１０は、その基板領域とソースとが相互接続されており、バックゲート効果は生じない。一方、ＭＯＳトランジスタＱ１１は、そのバックゲートに電源電圧ＶＣＣを受けているためこのバックゲート効果が生じ、しきい値電圧ＶＴＰｂの絶対値がＭＯＳトランジスタＱ１０のしきい値電圧の絶対値よりも大きくなる。これにより、内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆよりも所定値以上増加したときにＭＯＳトランジスタＱ１１を導通状態とすることができる。なお、ＭＯＳトランジスタＱ１１のバックゲートへ与えられる電圧は、そのソース電圧すなわち出力ノード４の上の電圧ＶＩＮＴよりも高い電圧であればよく、高電圧ＶＣＣＨであってもよい。
【００７３】
またＭＯＳトランジスタＱ１０およびＱ１１のしきい値電圧の調整方法としては、ＭＯＳトランジスタＱ１１のチャネル領域へヒ素などのＮ型不純物イオンを注入することにより、ＭＯＳトランジスタＱ１１のしきい値電圧の絶対値を大きくする方法が用いられてもよい。
【００７４】
以上のように、この発明の第３の実施の形態に従えば、出力ノードと接地ノードの間に放電用のｐチャネルＭＯＳトランジスタを設け、さらに第１の内部基準電圧から第２の内部基準電圧を生成して、この放電用出力ＭＯＳトランジスタのゲートへ印加するように構成しているため、内部電圧ＶＩＮＴの電圧レベルが上昇した場合においても、即座にこの内部電圧ＶＩＮＴの電圧レベルを所望の電圧レベルに復帰させることができ、確実に所望の電圧レベルを維持する内部電源回路を実現することができる。また実施の形態１および実施の形態２と同様の効果をも実現することができる。
【００７５】
［実施の形態４］
図１１は、この発明の第４の実施の形態である内部電源回路の構成を示す図である。図１１において、内部電源回路は、基準電圧Ｖｒｅｆをゲートに受けてソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＱ１と、このＭＯＳトランジスタＱ１のソース電位から第２の内部基準電圧を生成する内部電圧発生回路１６と、このＭＯＳトランジスタＱ１の生成する内部電圧から第３の基準電圧を生成する内部電圧発生回路１８と、内部電圧発生回路１８の出力電圧に従って、ノード６の電位を放電するｐチャネルＭＯＳトランジスタＱ１２を含む。内部電圧発生回路１６は、実質的に図８に示す構成と同じ構成を備えており、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７６】
内部電圧発生回路１８は、ノード３上の内部電圧をゲートに受けて、ソースフォロアモードで動作するｎチャネルＭＯＳトランジスタＱ１３と、ＭＯＳトランジスタＱ１３とノード８の間に互いに直列に接続され、かつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ１４およびＱ１５と、ノード８と接地ノードの間に接続される高抵抗の抵抗素子Ｒ３を含む。抵抗素子Ｒ３の抵抗値は、ＭＯＳトランジスタＱ１３〜Ｑ１５の導通抵抗（チャネル抵抗）よりも十分大きくされる。ＭＯＳトランジスタＱ１３は、そのドレインが昇圧ノード５に接続される。ＭＯＳトランジスタＱ１２は、この構成において、ＭＯＳトランジスタＱ８をダイオードモードで動作させる場合には、このＭＯＳトランジスタＱ８の電流駆動力がＭＯＳトランジスタＱ７が有する電流駆動力よりも十分大きくされればよい。次に、動作について説明する。
【００７７】
ノード６の電圧Ｖ６は、図８に示す第３の実施の形態の場合と同様、Ｖｒｅｆ＋ＶＴＮである。この状態においては、出力ＭＯＳトランジスタＱ２は、第２の実施の形態の場合と同様の動作を行なう。
【００７８】
一方、ノード８上の電圧は、ノード３上の電圧Ｖ３から次式で与えられる。
0003556328.tif 000007
ノード６上の電圧Ｖ６とノード８上の電圧Ｖ８の差は次式で与えられる。
【００７９】
Ｖ６−Ｖ８＝｜ＶＴＰ｜
したがって、ＭＯＳトランジスタＱ１２は、そのソース−ゲート間電位差が、自身のしきい値電圧に等しいため、オン状態とオフ状態の境界で動作する。ノード６上の電圧Ｖ６が、たとえばノイズの影響で、上昇した場合、ＭＯＳトランジスタＱ１２が導通し、このノード６上の電圧Ｖ６は低下する。ノード６上の電圧Ｖ６が低下した場合には、ＭＯＳトランジスタＱ１２が非導通状態とされるが、ＭＯＳトランジスタＱ８により、その電位が上昇する。したがって、ＭＯＳトランジスタＱ１２および第２の内部電圧発生回路１８を設けることにより、ノード６上の電圧がノイズにより上昇した場合、高速でノード６の電圧を所定電圧レベルに低下させることができる。これにより出力ＭＯＳトランジスタＱ２のゲート電圧を一定レベルに保持することができ、応じて内部電圧ＶＩＮＴを基準電圧Ｖｒｅｆの電圧レベルに維持することができる。なぜなら、ノード６の電圧Ｖ６が上昇した場合、応じて出力ＭＯＳトランジスタＱ２もそのソース−ゲート間電位が大きくなり、電源ノード１から出力ノード４へ電流が流れ、内部電圧ＶＩＮＴの電圧レベルが上昇するためである。
【００８０】
以上のように、この発明の第４の実施の形態に従えば、出力ＭＯＳトランジスタのゲート電位が上昇した場合には、即座にＭＯＳトランジスタＱ１２により、その電位を低下させるように構成したため、出力ＭＯＳトランジスタのゲート電位を安定に所定の電圧レベルに維持することができ、応じて内部電圧ＶＩＮＴの電圧レベルを正確に所望の電圧レベルに維持することができる。
【００８１】
［実施の形態５］
図１２は、この発明の第５の実施の形態である内部電源回路の構成を示す図である。図１２において内部電源回路は、図５に示す構成に加えて、さらに、出力ノード４を放電する第２の出力ＭＯＳトランジスタとしてのｐチャネルＭＯＳトランジスタＱ１１と、ノード３上の電圧から第３の内部基準電圧を生成してＭＯＳトランジスタＱ１１のゲートへ伝達する内部電圧発生回路２０を含む。内部電圧発生回路２０は、ノード３上の電圧をゲートに受け、ソースフォロアモードでノード３上の電圧を伝達するｎチャネルＭＯＳトランジスタＱ１５と、ＭＯＳトランジスタＱ１５から伝達された電圧を低下させてノード７へ伝達するダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ１６と、ノード７と接地ノードの間に接続される抵抗素子Ｒ４を含む。ノード７がＭＯＳトランジスタＱ１１のゲートに接続される。抵抗素子Ｒ４の抵抗値はＭＯＳトランジスタＱ１５およびＱ１６の導通抵抗（チャネル抵抗）よりも十分大きくされる。したがって、ＭＯＳトランジスタＱ１６はダイオードモードで動作し、またＭＯＳトランジスタＱ１５は、ソースフォロアモードで動作する。ＭＯＳトランジスタＱ１５のドレインは昇圧ノード５に接続される。次に動作について説明する。ノード３上の電圧Ｖ３は、Ｖｒｅｆ＋｜ＶＴＰ｜で与えられる。したがって、ノード７上の電圧Ｖ７は、
0003556328.tif 000008
ＭＯＳトランジスタＱ２は、ソースフォロアモードで動作し、出力ノード４上の内部電圧ＶＩＮＴの低い方の電圧レベルをＶｒｅｆ＋｜ＶＴＰ｜−ＶＴＮにクランプする。
【００８２】
一方、ＭＯＳトランジスタＱ１１は、同様ソースフォロアモードで動作し、このノード４上の内部電圧ＶＩＮＴの高い方の電圧レベルをＶｒｅｆ−ＶＴＮ＋｜ＶＴＰ｜にクランプする。すなわち内部電圧ＶＩＮＴは、
ＶＩＮＴ＝Ｖｒｅｆ＋｜ＶＴＰ｜−ＶＴＮ
となる。内部電圧ＶＩＮＴの電圧レベルが上昇した場合には、ＭＯＳトランジスタＱ２が導通し、電源ノード１から出力ノード４へ電流を供給する。一方、内部電圧ＶＩＮＴが上昇した場合には、ＭＯＳトランジスタＱ１１が導通しこの出力ノード４を放電し、内部電圧ＶＩＮＴの電圧レベルを低下させる。これにより、内部電圧ＶＩＮＴの電圧レベルが上昇した場合においても、確実に内部電圧ＶＩＮＴを所定の電圧レベルに復帰させることができる。ここで、ＭＯＳトランジスタＱ２およびＱ１１の電流供給能力は十分大きくされ、内部回路が消費する電流が急激に変化して内部電圧ＶＩＮＴが変動しても、その変動は十分にＭＯＳトランジスタＱ２およびＱ１１の大きな電流駆動力により吸収されて、安定なレベルの内部電圧ＶＩＮＴが保証される。
【００８３】
以上のように、この発明の第５の実施の形態に従えば、内部電圧発生回路２０からの第３の基準電圧と内部出力ノード４の電圧との差に従って第２の出力ＭＯＳトランジスタＱ１１を導通または非導通状態とするように構成したため、内部電圧ＶＩＮＴの上昇時においても、この内部電圧を高速で所定の電圧レベルに復元させることができる。
【００８４】
［実施の形態６］
図１３は、この発明の第６の実施の形態の内部電源回路の構成を示す図である。この図１３において、内部電源回路は、基準電圧Ｖｒｅｆをゲートに受けてソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ１の生成する電圧から第２の基準電圧を生成する第１の内部基準電圧発生回路１０と、電源ノード１と出力ノード４の間に接続されて第１の内部電圧発生回路１０からの基準電圧をゲートに受ける出力ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１の生成する電圧から第３の基準電圧を生成する第２の内部基準電圧発生回路２０と、出力ノード４と接地ノードの間に接続され、この第２の内部電圧発生回路２０の生成する第３の基準電圧をゲートに受けるｐチャネルＭＯＳトランジスタ（第２の出力ＭＯＳトランジスタ）Ｑ１１を含む。出力ノード４には、安定化のための容量Ｃが接続される。
【００８５】
第１の内部基準電圧発生回路１０はＭＯＳトランジスタＱ１の生成する電圧から第１の基準電圧を生成する内部電圧発生回路１２と、ノード６（出力ＭＯＳトランジスタＱ２のゲート）の電位の上昇を抑制するためのｐチャネルＭＯＳトランジスタＱ１２と、このＭＯＳトランジスタＱ１２の導通／非導通を制御する基準電圧を生成する第２の内部電圧発生回路１８を含む。第１の内部電圧発生回路１２は、ノード３とＭＯＳトランジスタＱ１の間に互いに直列に接続されかつ各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＱ５およびＱ６と、ノード３上の電圧をソースフォロアモードで伝達するｎチャネルＭＯＳトランジスタＱ７と、ＭＯＳトランジスタＱ７から与えられた電圧をさらに低下させるダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ８を含む。ＭＯＳトランジスタＱ８のゲートおよびドレインがノード６に接続される。ＭＯＳトランジスタＱ７のドレインは昇圧ノード５に接続される。
【００８６】
第２の内部電圧発生回路１８は、ノード３上の電圧をソースフォロアモードで伝達するｎチャネルＭＯＳトランジスタＱ１３と、このＭＯＳトランジスタＱ１３からの電圧を低下させる互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ１４およびＱ１５と、ノード８と接地ノードとの間に接続される高抵抗の抵抗素子Ｒ３を含む。ノード８がＭＯＳトランジスタＱ１２のゲートに接続される。
【００８７】
この第１の内部基準電圧発生回路１０の構成および動作は図１１に示す第１および第２の内部電圧発生回路１６および１８のそれらと同じである。ノード６上の第２の基準電圧Ｖｒｅｆ＋ＶＴＮは、その変動が抑制されて一定のレベルに保持される。
【００８８】
第２の内部基準電圧発生回路２０は、第１の内部基準電圧発生回路１０に含まれるＭＯＳトランジスタＱ６がノード９上へ伝達する電圧から第３の基準電圧を生成する第３の内部電圧発生回路２２と、この第３の基準電圧（ノード７上の電圧）の電圧レベルの上昇を抑制するためのｐチャネルＭＯＳトランジスタＱ２８と、ＭＯＳトランジスタＱ２８の導通／非導通を制御するための電圧を生成する第４の内部電圧発生回路２４を含む。
【００８９】
第３の内部電圧発生回路２２は、ノード９上の電圧をソースフォロアモードで伝達するｎチャネルＭＯＳトランジスタＱ２５と、ＭＯＳトランジスタＱ２５とノード７の間に互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ２６およびＱ２７とを含む。この第３の内部電圧発生回路２２は、ＭＯＳトランジスタＱ１１が出力ノード４上にソースフォロアモードで伝達する電圧に対してＭＯＳトランジスタＱ１１およびＱ１，Ｑ６のしきい値電圧が及ぼす影響を相殺する機能を備える。
【００９０】
第４の内部電圧発生回路２４は、ノード９上の電圧をソースフォロアモードで伝達するｎチャネルＭＯＳトランジスタＱ２１と、ＭＯＳトランジスタＱ２１とノード１９の間に互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ２２，Ｑ２３およびＱ２４と、ノード１９と接地ノードの間に接続される高抵抗の抵抗素子Ｒ５を含む。抵抗素子Ｒ５の抵抗値は、ＭＯＳトランジスタＱ２１〜Ｑ２４の導通抵抗（チャネル抵抗）よりも十分大きい値に設定される。次に動作について説明する。
【００９１】
第１の内部基準電圧発生回路１０の動作は、図１１に示すものと同じであり、その詳細説明は省略し、第２の内部基準電圧発生回路２０の動作についてのみ説明する。
【００９２】
ノード９上には、次式で示される電圧Ｖ９が与えられる。
Ｖ９＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ＶＴＮ
ＭＯＳトランジスタＱ２１は、昇圧ノード５にそのドレインが接続されており、ソースフォロアモードで動作し、ＭＯＳトランジスタＱ２２〜Ｑ２４はダイオードモードで動作する。すなわち、ＭＯＳトランジスタＱ２１〜Ｑ２４は、それぞれそのしきい値電圧だけ電圧を低下させて伝達する。したがって、ノード１９上の電圧Ｖ１９は次式で与えられる。
【００９３】
0003556328.tif 000009
一方、ＭＯＳトランジスタＱ２５は、そのドレインが昇圧ノード５に接続されており、ソースフォロアモードで動作し、またＭＯＳトランジスタＱ２６およびＱ２７がダイオードモードで動作する。したがってノード７上の電圧Ｖ７は、次式で与えられる。
【００９４】
0003556328.tif 000010
ノード７上の電圧Ｖ７がＶｒｅｆ−｜ＶＴＰ｜よりも高くなると、ＭＯＳトランジスタＱ２８のソース−ゲート間電位が｜ＶＴＰ｜よりも大きくなり、ＭＯＳトランジスタＱ２８が導通し、ノード７上の電圧Ｖ７を低下させる。したがって、ノード７上の電圧Ｖ７は一定の電圧レベルに保持される。
【００９５】
ＭＯＳトランジスタＱ１１は、このノード７上の電圧Ｖ７の電圧レベルに従って、Ｖ７＋｜ＶＴＰ｜＝Ｖｒｅｆの電圧を伝達する。したがって、この出力ノード４上の内部電圧ＶＩＮＴは基準電圧Ｖｒｅｆの電圧レベルに保持される。内部電圧ＶＩＮＴが上昇した場合には、ＭＯＳトランジスタＱ１１が導通し、内部電圧ＶＩＮＴを所定電圧レベルに低下させる。内部電圧ＶＩＮＴが低下した場合には、ＭＯＳトランジスタＱ２が導通し、内部電圧ＶＩＮＴを所定電圧レベルに復帰させる。
【００９６】
以上のように、この発明の第６の実施の形態に従えば、出力ノード４に対し、ソースフォロアモードで動作する充電用の出力ＭＯＳトランジスタＱ２および放電用の出力ＭＯＳトランジスタＱ１１を設け、これらのゲートにそれぞれ一定の基準電圧を与えているため、低消費電流で所望の電圧レベルを有する内部電圧ＶＩＮＴを生成することができる。また、これらの出力ＭＯＳトランジスタＱ２およびＱ１１のゲート電位の上昇を抑制するための手段を設けているため、出力ＭＯＳトランジスタのゲート電圧が必要以上に高くなるのを防止することができ、正確に所望の電圧レベルの内部電圧を生成することができる。
【００９７】
［実施の形態７］
図１４は、この発明の第７の実施の形態である内部電源回路の構成を示す図である。図１４において、内部電源回路は、基準電圧Ｖｒｅｆをゲートに受けて、ソースフォロアモードでこの基準電圧Ｖｒｅｆを伝達するｐチャネルＭＯＳトランジスタＱ１と、このＭＯＳトランジスタＱ１の生成する内部電圧から第２の基準電圧を生成する内部基準電圧発生回路１０と、電源ノード１と出力ノード４の間に結合され、第１の内部基準電圧発生回路１０からの第２の内部基準電圧をゲートに受けて、第２の内部基準電圧をソースフォロアモードで出力ノード４へ伝達するｎチャネルＭＯＳトランジスタＱ２を含む。
【００９８】
第１の内部基準電圧発生回路１０は、ノード３とＭＯＳトランジスタＱ１の間に直列に接続されかつ各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＱ４〜Ｑ６と、ノード３上の電圧をゲートに受けて、ソースフォロアモードで動作するｎチャネルＭＯＳトランジスタＱ３１と、ＭＯＳトランジスタＱ３１からの電圧を低下させるダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ３２と、このノード２１へＭＯＳトランジスタＱ３２から伝達された電圧をゲートに受けて、ソースフォロアモードでノード６へ伝達して第２の基準電圧を生成するｎチャネルＭＯＳトランジスタＱ３５を含む。ＭＯＳトランジスタＱ３１およびＱ３５のドレインは昇圧ノード５に接続される。ノード３は、抵抗素子Ｒ１を介して昇圧ノード５に接続される。
【００９９】
この内部基準電圧発生回路１０はさらに、ノード６と接地ノードの間に結合されるｐチャネルＭＯＳトランジスタＱ１２と、ＭＯＳトランジスタＱ１２の導通／非導通を制御する第３の基準電圧を生成する内部電圧発生回路１８を含む。ＭＯＳトランジスタＱ１２はソースフォロアモードで動作する。
【０１００】
内部電圧発生回路１８は、ノード２１とノード８の間に互いに直列に接続される、各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＱ３３およびＱ３４と、ノード８と接地ノードの間に接続される高抵抗の抵抗素子Ｒ３を含む。抵抗素子Ｒ３の抵抗値は、ＭＯＳトランジスタＱ３１〜Ｑ３４の導通抵抗（チャネル抵抗）よりも十分大きい値に設定される。次に動作について説明する。
【０１０１】
ＭＯＳトランジスタＱ４〜Ｑ６はすべてダイオードモードで動作する（抵抗Ｒ１の抵抗値は十分大きい）。したがって、ノード３上の電圧Ｖ３は次式で与えられる。
【０１０２】
Ｖ３＝Ｖｒｅｆ＋３・ＶＴＮ＋｜ＶＴＰ｜
ＭＯＳトランジスタＱ３１はソースフォロアモードで動作しており、そのゲート電位をしきい値電圧ＶＴＮ分低下させてソースへ伝達する。ＭＯＳトランジスタＱ３２はダイオードモードで動作している。したがって、ノード２１上の電圧Ｖ２１は、次式で与えられる。
【０１０３】
0003556328.tif 000011
ＭＯＳトランジスタＱ３５がソースフォロアモードで動作しており、ゲート電位すなわちノード２１の電圧をしきい値電圧ＶＴＮ分低下させてノード６へ伝達する。したがって、ノード６上の電圧Ｖ６は、次式で与えられる。
【０１０４】
0003556328.tif 000012
図１３に示す構成と異なり、出力用のＭＯＳトランジスタＱ２のゲートは１段のＭＯＳトランジスタＱ３５を介して昇圧ノード５に接続される。したがって、電源投入時において、昇圧ノード５の電位が上昇した場合、高速でノード６上の電圧が上昇し、応じて出力ノード４からの内部電圧が高速で立上がる。したがって、電源投入後高速で内部電圧ＶＩＮＴを所定電圧レベルへ到達させることができる。
【０１０５】
内部電圧発生回路１８のＭＯＳトランジスタＱ３３およびＱ３４は、ともにダイオードモードで動作している。したがって、ノード８上の電圧Ｖ８は次式で与えられる。
【０１０６】
0003556328.tif 000013
ＭＯＳトランジスタＱ１２はソースフォロアモードで動作している。したがって、ノード６の電圧Ｖ６がＶｒｅｆ＋ＶＴＮよりも上昇したときには、ＭＯＳトランジスタＱ１２が導通し、このノード６上の電圧Ｖ６を所定の電圧レベルに低下させる。したがって、ノード６上の電圧がノイズなどにより上昇した場合においても、高速でノード６の電圧を所定電圧レベルに復帰させることができ、応じて安定なレベルの内部電圧ＶＩＮＴを生成することができる。
【０１０７】
以上のように、この発明の第７の実施の形態に従えば、出力ＭＯＳトランジスタＱ２のゲートを１段のＭＯＳトランジスタＱ３５を介して電源ノード（昇圧ノード）へ結合しているために、電源投入時における出力ＭＯＳトランジスタのゲート電位の立上がりを速くすることができ、応じて内部電圧ＶＩＮＴの立上がりを速くすることができる。
【０１０８】
［実施の形態８］
図１５は、この発明の第８の実施の形態である内部電源回路の構成を示す図である。図１５においては、出力ＭＯＳトランジスタＱ２と、この出力ＭＯＳトランジスタＱ２のゲート電位をＭＯＳトランジスタＱ１の生成する電圧に従って設定する第１の内部基準電圧発生回路１０の構成は、図１４に示す構成と同じであり、対応する部分には同一の参照符号を付し、その詳細説明は省略する。
【０１０９】
この内部電源回路は、さらに、ノード３９上に伝達されたＭＯＳトランジスタＱ１の出力電圧に従って生成された電圧から第３の基準電圧を生成する第２の内部基準電圧発生回路２０と、この第２の内部基準電圧発生回路２０の出力電圧をゲートに受けてソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＱ１１を含む。ＭＯＳトランジスタＱ１１は、出力ノード４と接地ノードの間に結合される。ノード３９上には第１の内部基準電圧発生回路１０に含まれるＭＯＳトランジスタＱ５の生成する電圧（ＭＯＳトランジスタＱ５のドレインの電圧）が伝達される。
【０１１０】
第２の内部基準電圧発生回路２０は、ノード３９上の電圧に従って、ノード７へ第３の基準電圧を生成する内部電圧発生回路２２と、ノード７上の電圧の上昇を抑制するためのｐチャネルＭＯＳトランジスタＱ２８と、このＭＯＳトランジスタＱ２８のゲート電位を設定するための第２の内部電圧発生回路２４を含む。第１の内部電圧発生回路２２は、ノード３９上の電圧をゲートに受け、ソースフォロアモードで動作するｎチャネルＭＯＳトランジスタＱ４１と、ＭＯＳトランジスタＱ４１とノード４１の間に互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＱ４２およびＱ４３と、ノード４１上の電圧をソースフォロアモードでノード７へ伝達するｎチャネルＭＯＳトランジスタＱ４６を含む。ＭＯＳトランジスタＱ４１およびＱ４６のドレインは昇圧ノード５に接続される。ＭＯＳトランジスタＱ３５およびＱ４６のドレインは、電源電圧ＶＣＣが印加される電源ノード１に結合されてもよい。
【０１１１】
第２の内部電圧発生回路２４は、ノード４１とノード４８の間に互いに直列に接続される各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＱ４４およびｐチャネルＭＯＳトランジスタＱ４５と、ノード４８と接地ノードの間に接続される高抵抗の抵抗素子Ｒ２を含む。抵抗素子Ｒ２の抵抗値はＭＯＳトランジスタＱ４１〜Ｑ４５の導通抵抗（チャネル抵抗）よりも十分大きくされる。次に動作について説明する。
【０１１２】
ノード３９上の電圧Ｖ３９は、次式で与えられる。
Ｖ３９＝Ｖｒｅｆ＋｜ＶＴＰ｜＋２・ＶＴＮ
ＭＯＳトランジスタＱ４１はソースフォロアモードで動作しており、このノード３９上の電圧Ｖ３９をしきい値電圧ＶＴＮ分低下させて伝達する。ＭＯＳトランジスタＱ４２およびＱ４３はともにダイオードモードで動作している。したがって、ノード４１上の電圧Ｖ４１は、次式で与えられる。
【０１１３】
0003556328.tif 000014
ＭＯＳトランジスタＱ４６がソースフォロアモードで動作し、ノード４１の電圧をしきい値電圧ＶＴＮ低下させてノード７へ伝達する。したがって、ノード７上の電圧Ｖ７は次式で与えられる。
【０１１４】
0003556328.tif 000015
一方、ＭＯＳトランジスタＱ４４およびＱ４５がダイオードモードで動作しているため、ノード４８の電圧Ｖ４８は、次式で与えられる。
【０１１５】
0003556328.tif 000016
ＭＯＳトランジスタＱ２８は、ノード７上の電圧Ｖ７がＶｒｅｆ−｜ＶＴＰ｜よりも高くなると導通し、ノード７上の電圧Ｖ７を低下させる。したがって、ノード７上の電圧Ｖ７は所定の電圧レベルに安定に維持される。ＭＯＳトランジスタＱ１１は、出力ノード４上の電圧ＶＩＮＴが基準電圧Ｖｒｅｆよりも高くなると導通し、この内部電圧ＶＩＮＴの電圧レベルを低下させる。したがって、出力ノード４上からの電圧ＶＩＮＴを安定に一定の基準電圧Ｖｒｅｆの電圧レベルに保持することができる。
【０１１６】
この図１５に示す構成においては、ＭＯＳトランジスタＱ１１のゲートは、１段のＭＯＳトランジスタＱ４６を介して昇圧ノード５（または電源ノード１）に結合される。したがって、第１の内部基準電圧発生回路１０に含まれるＭＯＳトランジスタＱ３５の効果と同様、電源投入後高速でノード７上の電圧を上昇させることができる。したがって、電源投入後高速でＭＯＳトランジスタＱ１１をオフ状態とすることができ、出力ノード４上の内部電圧ＶＩＮＴを高速で所定の電圧レベルへ立上げることができる。
【０１１７】
なお、ＭＯＳトランジスタＱ１１のしきい値電圧の絶対値は、ＭＯＳトランジスタＱ４２，Ｑ４３，Ｑ２８およびＱ１のそれよりも大きくされてもよい。ＭＯＳトランジスタＱ２およびＱ１１を介して電源ノード１から接地ノードへ流れる貫通電流を確実に抑制することができる。
【０１１８】
以上のように、この発明の第８の実施の形態に従えば、出力ノード充電用の出力ＭＯＳトランジスタＱ２と出力ノード４の放電用の第２の出力ＭＯＳトランジスタＱ１１のゲートをともに１段のＭＯＳトランジスタを介して電源ノード（昇圧ノード）に結合しているため、電源投入後高速でこれらの出力ＭＯＳトランジスタＱ２およびＱ１１のゲート電位を上昇させることができ、応じて出力ノード４上の内部電圧ＶＩＮＴの立上がりを速くすることができ、電源投入後高速で安定な内部電圧ＶＩＮＴを生成することができる。
【０１１９】
［実施の形態９］
図１６は、この発明の第９の実施の形態である内部電源回路の構成を示す図である。図１６において、内部電源回路は、基準電圧Ｖｒｅｆをゲートに受けて、ソースフォロアモードで動作するｎチャネルＭＯＳトランジスタＴ１と、このＭＯＳトランジスタＴ１が生成する電圧をダイオードモードでノードＮ３へ伝達するｎチャネルＭＯＳトランジスタＴ４と、ノードＮ３上の電圧から基準電圧を生成する内部基準電圧発生回路１０と、電源ノード１と出力ノード４の間に結合され、そのゲートに内部基準電圧発生回路１０が生成してノード６へ伝達した第２の基準電圧を受けるｎチャネルＭＯＳトランジスタＱ２を含む。ノードＮ３は、高抵抗の抵抗素子Ｒ１１を介して接地ノードに結合される。
【０１２０】
内部基準電圧発生回路１０は、ノードＮ３上の電圧をソースフォロアモードで伝達するｐチャネルＭＯＳトランジスタＴ４と、ＭＯＳトランジスタＴ４とノード６の間に直列に接続されかつ各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＴ８およびＴ９を含む。ノード６は高抵抗の抵抗素子Ｒ１２を介して昇圧ノード５に接続される。ＭＯＳトランジスタＴ１のドレインは電源ノード１に接続される。ＭＯＳトランジスタＴ１は、基準電圧Ｖｒｅｆよりも低い電圧を生成するからである。ノード６が抵抗素子Ｒ１２を介して昇圧ノード５に結合されるのは、ノード６へは基準電圧Ｖｒｅｆよりも高い電圧が伝達されるため、電源電圧ＶＣＣと基準電圧Ｖｒｅｆの差が小さい場合においても、安定に所定の電圧レベルの第２の基準電圧を生成するためである。次に、この図１６に示す内部電源回路の動作について説明する。
【０１２１】
抵抗素子Ｒ１１は、ＭＯＳトランジスタＴ１およびＴ４の導通抵抗（チャネル抵抗）よりも十分大きな抵抗値を有している。ＭＯＳトランジスタＴ１がソースフォロアモードで動作し、そのゲートに与えられる基準電圧Ｖｒｅｆをしきい値電圧ＶＴＮ低下させて伝達する。ＭＯＳトランジスタＴ４が、ダイオードモードで動作し、このＭＯＳトランジスタＴ１からの電圧をさらにしきい値電圧の絶対値｜ＶＴＰ｜だけ低下させる。したがって、ノードＮ３上の電圧Ｖ３は、次式で与えられる。
【０１２２】
Ｖ３＝Ｖｒｅｆ−ＶＴＮ−｜ＶＴＰ｜
ＭＯＳトランジスタＴ７〜Ｔ９の導通抵抗（チャネル抵抗）は抵抗素子Ｒ１２の抵抗値よりも十分小さくされている。したがって、ＭＯＳトランジスタＴ７はソースフォロアモードで動作し、そのゲートに与えられた電圧Ｖ３をしきい値電圧の絶対値だけ上昇させる。ＭＯＳトランジスタＴ８およびＴ９がダイオードモードで動作しており、それぞれ、そのしきい値電圧ＶＴＮの電圧降下を生じさせる。したがって、ノード６上の電圧Ｖ６は、次式で与えられる。
【０１２３】
0003556328.tif 000017
ＭＯＳトランジスタＱ２がソースフォロアモードで動作するため、出力ノード４に伝達される内部電圧ＶＩＮＴは基準電圧Ｖｒｅｆに等しくなる。出力ノード４の内部電圧ＶＩＮＴが低下した場合、ＭＯＳトランジスタＱ２のゲート−ソース間電圧がしきい値電圧ＶＴＮよりも大きくなり、ＭＯＳトランジスタＱ２が電源ノード１から出力ノード４へ電流を供給し、内部電圧ＶＩＮＴを上昇させる。
【０１２４】
この図１６に示す構成においても、内部基準電圧発生回路１０は、内部電圧ＶＩＮＴに対してＭＯＳトランジスタＱ２およびＴ１の有するしきい値電圧が及ぼす影響を相殺する機能を有しており、製造パラメータなどのばらつきが生じても、安定に所定の電圧レベルの内部電圧ＶＩＮＴを生成することができる。また先の実施の形態と同様、出力ＭＯＳトランジスタＱ２がソースフォロアモードで動作しており、内部電圧ＶＩＮＴと基準電圧Ｖｒｅｆを比較する比較回路は必要とされず、消費電力が低減される。
【０１２５】
［実施の形態１０］
図１７は、この発明の第１０の実施の形態である内部電源回路の構成を示す図である。図１７に示す内部電源回路においては、図１６に示す構成に加えて更に、出力ノード４を放電するためのｐチャネルＭＯＳトランジスタＱ１１と、このｐチャネルＭＯＳトランジスタＱ１１のゲート電位を設定するためのｐチャネルＭＯＳトランジスタＴ５と、このｐチャネルＭＯＳトランジスタＴ５の有するしきい値電圧｜ＶＴＰ｜が内部電圧ＶＩＮＴの電圧値に及ぼす影響を相殺するためのｐチャネルＭＯＳトランジスタＴ１０とが設けられる。
【０１２６】
ＭＯＳトランジスタＴ５は、ＭＯＳトランジスタＴ４とノードＮ３の間に接続され、ダイオードモードで動作する。ＭＯＳトランジスタＴ１０は、ＭＯＳトランジスタＴ８とＭＯＳトランジスタＴ９の間に接続され、ダイオードモードで動作する。ＭＯＳトランジスタＴ８のドレインノード（ノード７）が出力ＭＯＳトランジスタＱ１１のゲートに結合される。他の構成は、図１６に示す構成と同じであり、対応する部分には同一の参照符号を付す。次に動作について説明する。
【０１２７】
抵抗素子Ｒ１１の抵抗値が、ＭＯＳトランジスタＴ１、Ｔ４およびＴ５の導通抵抗（チャネル抵抗）よりも十分大きい。したがって、ノードＮ３の電位Ｖ３は、次式で与えられる。
【０１２８】
Ｖ３＝Ｖｒｅｆ−ＶＴＮ−２｜ＶＴＰ｜
抵抗素子Ｒ１２の抵抗値はＭＯＳトランジスタＴ７〜Ｔ１０の導通抵抗（チャネル抵抗）よりも十分大きい。したがって、これらのＭＯＳトランジスタＴ７〜Ｔ１０のゲート−ソース間電圧はそれぞれのしきい値電圧と絶対値に等しくなる。したがって、ノード６および７上の電圧Ｖ６およびＶ７はそれぞれ以下の式で与えられる。
【０１２９】
0003556328.tif 000018
したがって、ＭＯＳトランジスタＱ２およびＱ１１がソースフォロアモードで動作するため、出力ノード４上の電圧ＶＩＮＴは、基準電圧Ｖｒｅｆの電圧レベルとなる。すなわちこの内部電圧ＶＩＮＴが基準電圧Ｖｒｅｆよりも高くなると、ＭＯＳトランジスタＱ１１が導通し、この電圧を低下させる。一方、内部電圧ＶＩＮＴが低下した場合には、ＭＯＳトランジスタＱ２が導通し、電源ノード１から出力ノード４へ電流を供給して、内部電圧ＶＩＮＴを上昇させる。
【０１３０】
なお、この図１７に示す構成においても、ＭＯＳトランジスタＱ１１のしきい値電圧の絶対値は、ＭＯＳトランジスタＴ４，Ｔ５およびＴ１０のしきい値電圧の絶対値よりも大きくされてもよい。電源ノード１から接地ノードへ流れる貫通電流の発生を防止することができる。
【０１３１】
以上のように、この発明の第１０の実施の形態に従えば、出力ノードに対し、充電用および放電用の各々がソースフォロアモードで動作する出力ＭＯＳトランジスタを設け、これらの出力ＭＯＳトランジスタのゲートへ、一定の内部基準電圧を与えるとともに、この一定の内部基準電圧は、内部電圧ＶＩＮＴに対する出力ＭＯＳトランジスタの有するしきい値電圧および基準電圧Ｖｒｅｆをゲートに受けるＭＯＳトランジスタのしきい値電圧の影響が現れないように構成したため、低消費電流で安定に所定の電圧レベルの内部電圧ＶＩＮＴを生成することができる。
【０１３２】
［実施の形態１１］
図１８は、この発明の第１１の実施の形態である内部電源回路の構成を示す図である。図１８において、内部電源回路は、第１の基準電圧Ｖｒｅｆに従って生成された内部電圧を受ける第１の内部ノードＮ３上の電圧から第２の基準電圧を生成して出力ＭＯＳトランジスタＱ１のゲートへ与える内部基準電圧発生回路１０に含まれる内部電圧発生回路１２の構成が図１７に示す構成と異なる。内部電圧発生回路１２の構成および、出力ノード４を放電するための出力ＭＯＳトランジスタＱ１１が設けられていないことを除いて、この図１８に示す内部電源回路の構成は図１７に示す内部電源回路の構成と同じであり、対応する部分には同一の参照番号を付す。
【０１３３】
内部電圧発生回路１２は、ノードＮ３上の電圧をゲートに受けかつソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＴ７とＭＯＳトランジスタＴ７とノードＮ８の間に互いに直列に接続されかつ各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタＴ８およびＴ１１と、ノードＮ８およびＮ２１の間に互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＴ１０およびｎチャネルＭＯＳトランジスタＴ９を含む。ＭＯＳトランジスタＴ９およびＴ１０は、その位置が交換されてもよい。ノードＮ２１は、高抵抗の抵抗素子Ｒ１２を介して昇圧ノード５に結合される。
【０１３４】
内部電圧発生回路１２は、さらに、昇圧ノード５と内部ノード６の間に結合され、そのゲートがノードＮ２１に結合されるｎチャネルＭＯＳトランジスタＱ３５と、ノード６と接地ノードの間に結合され、かつそのゲートがノードＮ８に結合されるｐチャネルＭＯＳトランジスタＱ１２を含む。
【０１３５】
ＭＯＳトランジスタＴ７〜Ｔ１１の導通抵抗（チャネル抵抗）は抵抗素子Ｒ１２の抵抗値よりも十分小さくされる。したがって、これらのＭＯＳトランジスタＴ７〜Ｔ１１のゲート−ソース間電圧は、それぞれのしきい値電圧の絶対値に等しくされる。ＭＯＳトランジスタＱ３５およびＱ１２はソースフォロアモードで動作する。次いで動作について説明する。
【０１３６】
ノードＮ３上の電圧Ｖ３は図１７に示す実施の形態と同様である。ＭＯＳトランジスタＴ７がソースフォロアモードで動作し、またＭＯＳトランジスタＴ８およびＴ１１がダイオードモードで動作する。したがって、ノードＮ８上の電圧Ｖ８は、次式で与えられる。
【０１３７】
0003556328.tif 000019
ノードＮ８上の電圧Ｖ８はＭＯＳトランジスタＱ１２のゲートへ与えられる。したがってＭＯＳトランジスタＱ１２は、ノード６上の電圧Ｖ６がＶｒｅｆ＋ＶＴＮよりも高くなると導通し、ノード６上の電圧Ｖ６を低下させる。これにより、ノード６上の電圧Ｖ６がノイズなどの影響により上昇した場合においても、高速でノードＮ６の電圧レベルを所定電圧レベルに低下させることができる。
【０１３８】
ノードＮ８とノードＮ２１の間のＭＯＳトランジスタＴ９およびＴ１０はダイオードモードで動作するため、ノードＮ２１の電圧Ｖ２１は次式で与えられる。
【０１３９】
0003556328.tif 000020
ノードＮ２１は、ＭＯＳトランジスタＱ３５のゲートに結合される。ノードＮ２１の電圧は昇圧ノード５上の高電圧ＶＣＣＨよりも低い。したがって、ＭＯＳトランジスタＱ３５がソースフォロアモードで動作し、ノード６上の電圧Ｖ６は、
Ｖ６＝Ｖｒｅｆ＋ＶＴＮ
となる。ノード６は、出力ＭＯＳトランジスタＱ１のゲートに結合される。電源ノード１の電圧ＶＣＣは内部電圧ＶＩＮＴよりも高いため、ＭＯＳトランジスタＱ１の出力ノード４に接続される導通端子がソースとして機能する。したがって、内部電圧ＶＩＮＴがノード６の電圧Ｖ６よりもしきい値電圧ＶＴＮ低下した場合、ＭＯＳトランジスタＱ１が導通し、電源ノード１から出力ノード４へ電流を供給する。一方、出力ノード４上の内部電圧ＶＩＮＴとノード６の電圧Ｖ６の差がしきい値電圧ＶＴＮよりも小さくなると、ＭＯＳトランジスタＱ１がオフ状態とされる。したがって、この出力ノード４の電圧ＶＩＮＴは、基準電圧Ｖｒｅｆに等しくなる。
【０１４０】
この図１８に示す構成においても、内部ノード６は、１段のＭＯＳトランジスタＱ３５を介して昇圧ノード５に接続される。したがって、電源投入時において、高速でノード６上の電圧が上昇し、応じてＭＯＳトランジスタＱ１が導通し、電源投入後高速で出力ノード４上の内部電圧ＶＩＮＴを上昇させる。したがって、電源投入後高速で内部電圧ＶＩＮＴを所定電圧レベルに到達させることができる。
【０１４１】
なおＭＯＳトランジスタＱ３５のドレインは、昇圧ノード５に代えて、電源ノード１に結合されてもよい。
【０１４２】
以上のように、この発明の第１１の実施の形態に従えば、出力ＭＯＳトランジスタＱ１のゲートを１段のＭＯＳトランジスタを介して昇圧ノード（または電源ノード）に結合したため、電源投入後高速でこの出力ＭＯＳトランジスタのゲート電位を上昇させることができ、応じて電源投入後高速で内部電圧ＶＩＮＴを所定電圧レベルに到達させることができる。
【０１４３】
また、出力ＭＯＳトランジスタＱ１のゲート電位がノイズなどの影響により上昇した場合においても、ＭＯＳトランジスタＱ１２により、高速で放電するようにしているため、ＭＯＳトランジスタＱ１のゲート電位が不必要に長い間高くなるのを防止することができ、応じて内部電圧ＶＩＮＴがこの内部ノード６上の電位の上昇に応じて上昇するのを防止することができ、安定に一定の電圧レベルの内部電圧ＶＩＮＴを生成することができる。
【０１４４】
［実施の形態１２］
図１９は、この発明の第１２の実施の形態である内部電源回路の構成を示す図である。図１９において、電源ノード１と出力ノード４の間に結合されるｎチャネルＭＯＳトランジスタＱ１のゲートの電位を設定するための第１の内部基準電圧発生回路１０の構成は、図１８に示す第１の内部基準電圧発生回路１０の構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１４５】
図１９においてさらに、出力ノード４と接地ノードの間に結合されるｐチャネルＭＯＳトランジスタＱ１１のゲート電位を設定するための第２の内部基準電圧発生回路２０が設けられる。この第２の内部基準電圧発生回路２０に対し所定の電圧レベルの内部電圧を生成するために、第１の内部基準電圧発生回路１０のＭＯＳトランジスタＴ５と抵抗素子Ｒ１１の間に、ダイオードモードで動作するｐチャネルＭＯＳトランジスタＴ６がさらに設けられる。ＭＯＳトランジスタＴ６のドレインは、ノードＮ４９に結合される。ＭＯＳトランジスタＴ６の導通抵抗（チャネル抵抗）は抵抗素子Ｒ１１の抵抗値よりも十分小さくされるため、ＭＯＳトランジスタＴ６は、ＭＯＳトランジスタＴ５から与えられた電圧をそのしきい値電圧の絶対値分低下させてノードＮ４９へ伝達する。
【０１４６】
第２の基準電圧発生回路２０は、ノードＮ４９上の電圧をゲートに受け、ソースフォロアモードで動作するｐチャネルＭＯＳトランジスタＴ４１と、ＭＯＳトランジスタＴ４１とノードＮ４８の間に接続されるダイオードモードで動作するｎチャネルＭＯＳトランジスタＴ４２と、ノードＮ４１とノードＮ４８の間に互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタＴ４３およびｎチャネルＭＯＳトランジスタＴ４４と、ノードＮ４１と昇圧ノード５の間に接続される高抵抗の抵抗素子Ｒ２２と、ノードＮ４１上の電圧をゲートに受けてソースフォロアモードで動作する、電源ノード１とノード７の間に結合されるｎチャネルＭＯＳトランジスタＴ４６と、ノード７と接地ノードの間に接続されかつそのゲートがノードＮ４８に結合されるｐチャネルＭＯＳトランジスタＴ２８を含む。ＭＯＳトランジスタＴ２８はソースフォロアモードで動作する。
【０１４７】
抵抗素子Ｒ２２の抵抗値は、ＭＯＳトランジスタＴ４１〜Ｔ４４の導通抵抗（チャネル抵抗）よりも十分大きい。したがって、これらのＭＯＳトランジスタＴ４１〜Ｔ４４は、それぞれそのゲート−ソース間電圧がしきい値電圧の絶対値に等しくされる。次に動作について説明する。
【０１４８】
ノードＮ４９へは、ＭＯＳトランジスタＴ６から次式で示される電圧Ｖ４９が伝達される。
【０１４９】
Ｖ４９＝Ｖｒｅｆ−３｜ＶＴＰ｜−ＶＴＮ
ＭＯＳトランジスタＴ４１およびＴ４２により、ノードＮ４８の電位Ｖ４８は、次式で与えられる。
【０１５０】
0003556328.tif 000021
ＭＯＳトランジスタＴ２８は、そのドレインが接地ノードに結合されており、ノード７とノードＮ４８の電位差をそのしきい値電圧の絶対値に維持する。すなわち、ノード７の電圧Ｖ７がＶｒｅｆ−｜ＶＴＰ｜よりも高くなるとＭＯＳトランジスタＴ２８が導通する。したがって、ノード７の電圧がノイズなどの影響により上昇したとき、不必要にＭＯＳトランジスタＱ１１のゲート電位が長時間上昇するのを防止することができる。これにより内部電圧ＶＩＮＴの上昇時においても、確実に内部電圧ＶＩＮＴを所定の電圧（Ｖｒｅｆ）レベルに維持することができる。
【０１５１】
一方、ノードＮ４１上には、ダイオードモードで動作するＭＯＳトランジスタＴ４３およびＴ４４により、次式で示される電圧Ｖ４１が伝達される。
【０１５２】
0003556328.tif 000022
ＭＯＳトランジスタＴ４６のゲート電位はそのドレイン電位（電源ノード１）の電圧よりも低いため、ＭＯＳトランジスタＴ４６は、ソースフォロアモードで動作する。したがって、ＭＯＳトランジスタＴ４６は、次式で表わされる電圧Ｖ７をノード７へ伝達する。
【０１５３】
0003556328.tif 000023
ＭＯＳトランジスタＴ４６およびＴ２８により、ノード７の電圧Ｖ７を一定の電圧レベルＶｒｅｆ−｜ＶＴＰ｜に維持することができる。
【０１５４】
この図１９に示す構成においては、先の図１８に示す実施の形態１１の構成に加えて、さらに電源投入時において１段のＭＯＳトランジスタＴ４６を介してノード７の電位を高速で上昇させることができ、応じて電源投入後早いタイミングでＭＯＳトランジスタＱ１１をオフ状態に設定することができる。これにより、電源投入後ＭＯＳトランジスタＱ１を介して高速で出力ノード４を充電して、内部電圧ＶＩＮＴを高速で所定電圧レベルに到達させることができる。
【０１５５】
以上のように、この発明の第１２の実施の形態の構成に従えば、出力ＭＯＳトランジスタＱ１およびＱ１１のゲートを１段のＭＯＳトランジスタを介して電源ノードまたは昇圧ノードに結合しているため、電源投入後高速でこれらのゲート電位を上昇させることができ、応じて高速で内部電圧を一定電圧レベルに到達させることができる。
【０１５６】
また内部基準電圧発生回路は、出力ＭＯＳトランジスタが出力する内部電圧ＶＩＮＴに対するこれらのＭＯＳトランジスタが有するしきい値電圧および基準電圧Ｖｒｅｆをゲートに受けるＭＯＳトランジスタのしきい値電圧の影響を相殺しているため、製造パラメータの影響を受けることなく安定に所定電圧レベルの基準電圧を生成することができる。
【０１５７】
なお、抵抗素子Ｒ２２は、電源ノード１に結合されてもよい。またＭＯＳトランジスタＴ４６のドレインは、昇圧ノード５に結合されてもよく、またＭＯＳトランジスタＱ３５のドレインは、電源ノード１に結合されてもよい。
【０１５８】
【発明の効果】
請求項１に係る発明に従えば、第１導電型の第１のＭＯＳトランジスタにより、第１の基準電圧から内部電圧を生成し、この内部電圧をさらに少なくとも１個のダイオードモードで動作する第２のＭＯＳトランジスタでレベル変換して第１の内部ノード上に伝達し、さらにその第１の内部ノード上の電圧から第２の基準電圧を生成して、電源ノードと出力ノードの間に接続される出力ＭＯＳトランジスタのゲートへ与えるように構成しているため、出力ＭＯＳトランジスタは、そのゲートへ与えられる第２の基準電圧に従ってソースフォロアモードで動作して所定の電圧レベルの内部電圧を生成するため、内部電圧と基準電圧との比較を行う比較回路を設ける必要がなく、低消費電力で所定の電圧レベルの内部電圧を生成することができる。またこの出力ＭＯＳトランジスタのゲート電圧は、出力ＭＯＳトランジスタ、第１および第２のＭＯＳトランジスタが有するしきい値電圧が内部電圧の電圧値に及ぼす影響を相殺する電圧レベルに設定されているため、製造パラメータのばらつきにより、ＭＯＳトランジスタのしきい値電圧が変動したとしても、この変動の影響を受けることなく所望の電圧レベルの内部電圧を生成することができる。
【０１５９】
請求項２に係る発明に従えば、ｐチャネルの第１のＭＯＳトランジスタが第１の基準電圧をゲートに受けて、ソースフォロアモードで動作して内部電圧を生成し、この内部電圧を少なくとも１個のダイオードモードで動作するｎチャネルの第２のＭＯＳトランジスタによりその電圧レベルを高くして第１の内部ノードへ伝達し、この第１の内部ノード上の電圧から第２の基準電圧を生成して、電源ノードと内部電圧出力ノードとの間に接続されるｎチャネルの出力ＭＯＳトランジスタのゲートへ与えるように構成しているため、第２の基準電圧出力ＭＯＳトランジスタがソースフォロアモードで動作して、内部電圧を生成するため、内部電圧と基準電圧との比較を行う比較回路が不要となり、低消費電力の内部電圧回路が得られる。また、第１および第２のＭＯＳトランジスタは、それぞれソースフォロアモードおよびダイオードモードで動作するため、その消費電流は小さく、応じて低消費電流の内部電源回路を実現することができる。また内部基準電圧は、内部電圧の電圧値に対する出力ＭＯＳトランジスタ、ならびに第１および第２のＭＯＳトランジスタのしきい値電圧が及ぼす影響を相殺するため、ＭＯＳトランジスタの製造パラメータのばらつきによりしきい値電圧が変動しても、何らの変動の影響を受けることなく、安定に所望の電圧レベルの内部電圧を生成することができる。
【０１６０】
請求項３に係る発明に従えば、第２の基準電圧を発生する回路を、第１の内部ノード上の電圧をソースフォロアモードで伝達するｎチャネルのソースフォロアＭＯＳトランジスタと、このソースフォロアＭＯＳトランジスタから伝達された電圧から第２の基準電圧を生成するダイオードモードで動作するｐチャネルＭＯＳトランジスタとで構成したため、各構成要素はその動作モードが低消費電流で実現されるため、この回路部分の消費電流を低減することができる。また、これらの構成要素をｎチャネルのＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタとで構成することにより、第１および第２のＭＯＳトランジスタおよび出力ＭＯＳトランジスタのしきい値電圧の影響を確実かつ容易に相殺することができる。
【０１６１】
請求項４に係る発明においては、第２のＭＯＳトランジスタが高抵抗素子を介して昇圧ノードに結合されかつ内部電圧発生手段が、この昇圧ノードから電流を受けるように結合されるため、基準電圧と電源ノードに印加される電源電圧との差が小さい場合においても、確実に所望の電圧レベルの内部電圧および第２の基準電圧を生成することができる。
【０１６２】
請求項５に係る発明に従えば、第１の基準電圧から第３の基準電圧を生成して、出力ノードと接地ノードの間に結合されるｐチャネル放電ＭＯＳトランジスタのゲートへ印加しているため、この第２の出力ＭＯＳトランジスタがソースフォロアモードで動作し、出力ノード上の内部電圧の上昇時に、この内部電圧を低下させるため、安定に内部電圧を所望の電圧レベルに維持することができる。
【０１６３】
また第３の基準電圧を生成する回路部分が、第１および第２のＭＯＳトランジスタおよび第２の出力ＭＯＳトランジスタの有するしきい値電圧が内部電圧に及ぼす影響を相殺する手段を設けることにより、製造パラメータの変動の影響を受けることなく確実に内部電圧を所望の電圧レベルに維持することができる。
【０１６４】
請求項６に係る発明に従えば、第２の内部基準電圧を発生する回路部分を各々がダイオードモードで動作するｎチャネルＭＯＳトランジスタおよびｐチャネルのＭＯＳトランジスタで構成したため、確実に、第２の出力ＭＯＳトランジスタが出力する内部電圧の電圧レベルに対する第１および第２のＭＯＳトランジスタおよび第２の出力ＭＯＳトランジスタのしきい値電圧の影響を相殺することができる。
【０１６５】
請求項７に係る発明に従えば、第１の出力ＭＯＳトランジスタのゲート電位と第１の内部ノード上の電位とに従って、この第１の出力ＭＯＳトランジスタのゲート電位が第２の基準電圧よりも高くなったとき、この第１の出力ＭＯＳトランジスタのゲートを放電する手段を設けているため、この第１の出力ＭＯＳトランジスタのゲート電位がノイズなどの影響により上昇した場合においても、高速でこの第１の出力ＭＯＳトランジスタのゲート電位を低下させることができ、第２の基準電圧の電圧レベルを所望電圧レベルに維持することができ、応じて所望の電圧レベルの内部電圧を生成することができる。
【０１６６】
請求項８に係る発明に従えば、第１の出力ＭＯＳトランジスタのゲートと接地ノードとの間にｐチャネルの放電ＭＯＳトランジスタを設けかつこの放電ＭＯＳトランジスタのゲートへ、第１の内部ノードの電位を第２の基準電圧よりさらに放電ＭＯＳトランジスタのしきい値電圧の絶対値低下させて伝達しているため、この放電ＭＯＳトランジスタがソースフォロアモードで動作し、確実に第１の出力ＭＯＳトランジスタのゲート電位を所定電圧レベルに維持することができ、応じて安定に所定の電圧レベルの内部電圧を生成することができる。
【０１６７】
請求項９に係る発明に従えば、請求項８の放電ＭＯＳトランジスタのゲートへは、第１の内部ノードの電圧をソースフォロアモードで伝達するｎチャネルのソースフォロアＭＯＳトランジスタと、このｎチャネルのソースフォロアＭＯＳトランジスタの伝達する電圧を受ける２つの互いに直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタで構成したため、確実に所望の電圧レベルの電圧を放電ＭＯＳトランジスタのゲートへ伝達することができる。
【０１６８】
請求項１０に係る発明に従えば、出力ノードと接地ノードの間にｐチャネルの第２の出力ＭＯＳトランジスタを結合し、かつ第１のＭＯＳトランジスタの出力電圧から第３の基準電圧を生成して第２の出力ＭＯＳトランジスタのゲートへ印加するように構成したため、第２の出力ＭＯＳトランジスタがソースフォロアモードで動作し、出力ノード上の内部電圧の上昇を抑制し、安定に所望の電圧レベルの内部電圧を生成することができる。またこの第３の基準電圧を発生する回路部分が、第２の出力ＭＯＳトランジスタのしきい値電圧と第１のＭＯＳトランジスタが有するしきい値電圧の及ぼす影響を相殺する手段を含んでいるため、製造パラメータのばらつきの影響を受けることなく確実に所望の電圧レベルの内部電圧を生成することができる。
【０１６９】
請求項１１に係る発明に従えば、この第３の基準電圧を発生する回路部分は、第１のＭＯＳトランジスタと第２の内部ノードの間に接続されるダイオードモードで動作するｎチャネルのＭＯＳトランジスタと、この第２の内部ノードの電圧をソースフォロアモードで伝達するｎチャネルのＭＯＳトランジスタと、このソースフォロアのｎチャネルＭＯＳトランジスタからの伝達された電圧を受けて第３の基準電圧を生成するダイオードモードで動作するｐチャネルのＭＯＳトランジスタを構成したため、確実に第２の出力ＭＯＳトランジスタのしきい値電圧および第１のＭＯＳトランジスタの有するしきい値電圧が内部電圧の電圧値に及ぼす影響を相殺することができる。またこの回路のＭＯＳトランジスタはダイオードモードまたはソースフォロアモードで動作しており、この消費電流を小さくすることができる。
【０１７０】
請求項１２に係る発明に従えば、ダイオードモードで動作するｎチャネルＭＯＳトランジスタを高抵抗素子を介して昇圧ノードに結合しかつ第３の基準電圧を発生する回路も昇圧ノードから電流を受けるように構成しているため、内部電圧と第１の基準電圧との電圧差が小さい場合においても、確実に所望の電圧レベルの第３の基準電圧を生成することができる。
【０１７１】
請求項１３に係る発明に従えば、第２の出力ＭＯＳトランジスタのゲートと接地ノードとの間に結合されるｐチャネルの放電ＭＯＳトランジスタと、第２の内部ノードの電位をさらにこの放電ＭＯＳトランジスタのしきい値電圧の絶対値低下させて放電ＭＯＳトランジスタのゲートへ伝達する手段とを設けたため、放電ＭＯＳトランジスタをソースフォロアモードで動作させることができ、第２のＭＯＳトランジスタのゲート電位の上昇を抑制することができ、安定に第２の出力ＭＯＳトランジスタのゲート電位を所定の電圧レベルに維持することができる。
【０１７２】
請求項１４に係る発明に従えば、この放電ＭＯＳトランジスタのゲートへ電圧を伝達する部分を、第２の内部ノードの電圧をソースフォロアモードで伝達するｎチャネルのソースフォロアＭＯＳトランジスタと、このソースフォロアＭＯＳトランジスタへ伝達する電圧から放電ＭＯＳトランジスタのゲートへ伝達される電圧を生成する互いに直列接続されかつ各々がダイオードモードで動作する３つのｐチャネルＭＯＳトランジスタとで構成したため、確実に放電ＭＯＳトランジスタのゲート電位を所定の電圧レベルに維持することができる。また、これらのＭＯＳトランジスタがソースフォロアモードまたはダイオードモードで動作するため、低消費電流で所望の電圧レベルの電圧を生成して放電ＭＯＳトランジスタのゲートへ印加することができる。
【０１７３】
請求項１５に係る発明に従えば、第１の基準電圧をソースフォロアモードで伝達してこの第１の基準電圧よりも高い第２の基準電圧を生成する第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタの伝達する電圧をゲートに受けて、電源ノードから内部電圧出力ノードへ電流を供給するソースフォロアモードで動作するｎチャネルの出力ＭＯＳトランジスタとを含む回路において、第１のＭＯＳトランジスタのソースを抵抗素子を介して電源ノードの電圧よりも高い電圧が印加される昇圧ノードに結合しているため、基準電圧と電源電圧との差が小さい場合においても、確実に所望の電圧レベルの第２の基準電圧を生成して出力ＭＯＳトランジスタのゲートへ印加することができ、電源電圧ＶＣＣの広い電圧範囲にわたって安定に所望の電圧レベル内部電圧を生成することができる。
【０１７４】
請求項１６に係る発明に従えば、請求項１５の発明において、さらに出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力ＭＯＳトランジスタと、この第２の基準電圧から第２の基準電圧よりも低い第３の基準電圧を生成してこの第２の出力ＭＯＳトランジスタのゲートへ印加する手段を設けたため、出力ノード上の内部電圧の上昇を確実に抑制することができ、安定に所望の電圧レベルの内部電圧を生成することができる。
【０１７５】
また、出力ＭＯＳトランジスタは共にソースフォロアモードで動作するため、内部電圧と基準電圧とを比較する比較回路が不要となり、消費電流を低減することができ、低消費電力の内部電源回路を実現することができる。
【０１７６】
請求項１７に係る発明に従えば、請求項１６の発明において、第２の基準電圧をソースフォロアモードで伝達するｎチャネルのＭＯＳトランジスタと、このｎチャネルＭＯＳトランジスタと直列に接続されかつ各々がダイオードモードで動作するｐチャネルＭＯＳトランジスタとにより、第２の出力ＭＯＳトランジスタのゲートへ第３の基準電圧を印加するように構成しているため、確実に所望の電圧レベルの第３の基準電圧を生成することができる。また、これらのＭＯＳトランジスタはソースフォロアモードまたはダイオードモードで動作するため、その消費電流を小さくすることができる。
【０１７７】
請求項１８に係る発明に従えば、請求項２の発明において、内部電圧発生手段を、第１の内部ノードの電圧をソースフォロアモードで伝達する第１のソースフォロアＭＯＳトランジスタと、その第１のソースフォロアＭＯＳトランジスタの電圧を低下させるダイオードモードで動作するｐチャネルＭＯＳトランジスタと、このダイオードモードで動作するｐチャネルＭＯＳトランジスタの出力電圧をソースフォロアモードで伝達して第２の基準電圧を生成する第２のソースフォロアＭＯＳトランジスタとで構成したため、低消費電流で確実に所望の電圧レベルの第２の基準電圧を生成することができる。また、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを用いることにより、内部電圧の電圧値に対する第１のＭＯＳトランジスタおよび第１の出力ＭＯＳトランジスタのしきい値電圧が及ぼす影響を確実にかつ容易に相殺することができる。
【０１７８】
請求項１９に係る発明に従えば、請求項１８の発明において、第２の基準電圧とダイオードモードで動作するｐチャネルＭＯＳトランジスタの出力電圧とに従って、この第２の基準電圧の上昇時に出力ＭＯＳトランジスタのゲート電位を低下させる手段をさらに設けたため、第１の出力ＭＯＳトランジスタのゲート電位がノイズなどの影響により上昇しても確実に所望の電圧レベルに復帰させることができ、出力ＭＯＳトランジスタのゲート電位を確実に所望の電圧レベルに維持することができる。
【０１７９】
請求項２０に係る発明に従えば、請求項１９の発明において、この出力ＭＯＳトランジスタのゲート電位低下手段を、ダイオードモードで動作するｐチャネルＭＯＳトランジスタの出力電圧をさらに低下させ、各々がダイオードモードで動作しかつ互いに直列に接続されるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタと、出力ＭＯＳトランジスタのゲートと接地ノードの間に結合されるｐチャネルの放電ＭＯＳトランジスタとで構成したため、これらのＭＯＳトランジスタがダイオードモードまたはソースフォロアモードで動作するため、低消費電流で確実に出力ＭＯＳトランジスタのゲート電位の上昇を抑制することができる。
【０１８０】
請求項２１に係る発明に従えば、請求項１８の発明において、さらに、出力ノードと接地ノードの間に結合されるｐチャネルの第２の出力ＭＯＳトランジスタと、第１のＭＯＳトランジスタの出力電圧からこの出力電圧よりも低い第３の基準電圧を生成して第２の出力ＭＯＳトランジスタのゲートへ印加する手段とを設けたため、第２の出力ＭＯＳトランジスタをソースフォロアモードで動作させることができ、低消費電力で、内部電圧の上昇を抑制することにより、安定に所定の電圧レベルの内部電圧を生成する回路を実現することができる。またこの第２の基準電圧発生回路が、第２の出力ＭＯＳトランジスタのしきい値電圧および第１のＭＯＳトランジスタのしきい値電圧が内部電圧に及ぼす影響を相殺するように構成したため、製造パラメータのばらつきによりしきい値電圧が変動しても、確実に所望の電圧レベルの内部電圧を生成することができる。
【０１８１】
請求項２２に係る発明に従えば、第３の基準電圧を生成する回路部分を、第１のＭＯＳトランジスタの出力電圧を上昇させて出力する各々がダイオードモードで動作しかつ第２の内部ノードと第１のＭＯＳトランジスタの間に直列に接続される複数のｎチャネルのＭＯＳトランジスタと、この第２の内部ノードの電圧をソースフォロアモードで伝達するソースフォロアＭＯＳトランジスタと、このソースフォロアＭＯＳトランジスタの出力電圧を低下させる互いに直列に接続されかつ各々がダイオードモードで動作する複数のｐチャネルＭＯＳトランジスタと、これら複数のＭＯＳトランジスタの出力する電圧をソースフォロアモードで伝達して第３の基準電圧を生成するソースフォロアＭＯＳトランジスタとで構成したため、各ＭＯＳトランジスタがソースフォロアモードまたはダイオードモードで動作するだけであり、それらの回路部分の消費電流を低減することができかつこれらのしきい値電圧のみで第１のＭＯＳトランジスタの出力電圧を変化させて第３の基準電圧を生成しているため、確実に所望の電圧レベルの第３の基準電圧を生成することができる。また、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ両者を用いることにより、第１の出力ＭＯＳトランジスタのしきい値電圧および第１のＭＯＳトランジスタのしきい値電圧が内部電圧の電圧レベルに及ぼす影響を確実に相殺することができる。
【０１８２】
請求項２３に係る発明に従えば、請求項２１の発明において、複数のｐチャネルＭＯＳトランジスタの出力電圧を各々がダイオードモードで動作する互いに直列に接続されるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタとで低下させ、第２の出力ＭＯＳトランジスタのゲートと接地ノードの間に結合される放電用のｐチャネルＭＯＳトランジスタのゲートへ与えるように構成しているため、この第２の出力ＭＯＳトランジスタのゲート電位をソースフォロアモードで所定の電圧レベルに維持することができ、第２の出力ＭＯＳトランジスタのゲート電位の上昇を抑制することができ、ノイズなどの影響により、第２の出力ＭＯＳトランジスタが不必要に長くオフ状態となるのを防止することができ、応じて安定な内部電圧を生成することができる。またこれらのＭＯＳトランジスタがダイオードモードまたはソースフォロアモードで動作しているため、応じてこれらの構成要素が微小電流を消費するだけであり、この回路部分の消費電力を低減することができる。
【０１８３】
請求項２４に係る発明に従えば、請求項２０の発明において、電圧降下手段の出力電圧と第２の出力ＭＯＳトランジスタのゲート電位したがってこの第２の出力ＭＯＳトランジスタのゲート電位上昇時にこの第２の出力ＭＯＳトランジスタのゲート電位を低下させる手段をさらに設けたため、第２の出力ＭＯＳトランジスタのゲート電位の上昇を抑制することができ、第２の出力ＭＯＳトランジスタがノイズなどの影響によりそのゲート電位が上昇して不必要に長くオフ状態となるのを防止することができ、ノイズなどの影響を受けることなく確実に所望の電圧レベルの内部電圧を生成することができる。
【０１８４】
請求項２５に係る発明に従えば、第１の基準電圧をソースフォロアモードで伝達するｎチャネルの第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタの伝達する電圧から第１の基準電圧よりも高い第２の基準電圧を生成する第１の内部基準電圧発生手段と、この第１の内部基準電圧発生手段の出力する第２の基準電圧をゲートに受けかつ電源ノードと内部電圧出力ノードとの間に結合される第１の出力ＭＯＳトランジスタとで内部電源回路を構成したため、出力ＭＯＳトランジスタがソースフォロアモードで動作して、所望の電圧レベルの内部電圧を容易に生成することができる。出力ＭＯＳトランジスタが内部電圧と基準電圧との比較動作を行なっているため、内部電圧と基準電圧とを比較するための比較回路を余分に設ける必要がなく、回路消費電力を低減することができる。またこの第２の基準電圧は、第１のＭＯＳトランジスタおよび第１の出力ＭＯＳトランジスタの有するしきい値電圧が内部電圧の電圧値による影響を相殺するようにされているため、製造パラメータのばらつきによりこれらのＭＯＳトランジスタのしきい値電圧が変動しても、これらの変動の影響を受けることなく確実に所望の電圧レベルの内部電圧を生成することができる。
【０１８５】
請求項２６に係る発明に従えば、請求項２５の発明において、内部基準電圧発生手段は、この第１のＭＯＳトランジスタの出力電圧を低下させるダイオードモードで動作するｐチャネルの第１低下ＭＯＳトランジスタと、この第１の低下ＭＯＳトランジスタの出力電圧をソースフォロアモードで伝達するｐチャネルの第１のソースフォロアＭＯＳトランジスタと、この第１のソースフォロアＭＯＳトランジスタの伝達する電圧を上昇させる各々がダイオードモードで動作しかつ第１のソースフォロアＭＯＳトランジスタと第１の出力ＭＯＳトランジスタのゲートとの間に直列に接続されるｎチャネルＭＯＳトランジスタとで構成したため、これらのＭＯＳトランジスタのしきい値電圧により、確実に所望の電圧レベルの第２の基準電圧を生成することができる。また、この構成要素のＭＯＳトランジスタはすべてソースフォロアモードまたはダイオードモードで動作しているためその消費電流は小さく、低消費電流で所望の電圧レベルの第２の基準電圧を生成することができる。さらに、構成要素としてｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを用いたため、確実にこれらのしきい値電圧により、出力ＭＯＳトランジスタおよび第１のＭＯＳトランジスタのしきい値電圧が内部電圧の電圧値に及ぼす影響を相殺することができる。
【０１８６】
請求項２７に係る発明に従えば、請求項２５の発明において、内部基準電圧発生手段を、第１のＭＯＳトランジスタの出力電圧を受けて低下させて第１の内部ノードへ出力する第１のＭＯＳトランジスタと第１の内部ノードの間に直列に接続されかつ各々がダイオードモードで動作する複数のｐチャネルＭＯＳトランジスタと、第１の内部ノード上の電圧をソースフォロアモードで伝達するｐチャネルの第１ソースフォロアＭＯＳトランジスタと、第１の出力ＭＯＳトランジスタと第１のソースフォロアＭＯＳトランジスタの出力ノード（ソース）との間に互いに直列に接続されかつ各々がダイオードモードで動作する複数のｎチャネルＭＯＳトランジスタおよび少なくとも１個のｐチャネルＭＯＳトランジスタを有する電位上昇手段とで構成したため、確実にこれらのＭＯＳトランジスタのしきい値電圧の値に従って所望の電圧レベルの第２の基準電圧を生成することができる。またこれらのＭＯＳトランジスタはソースフォロアモードまたはダイオードモードで動作しているため、消費電流は十分小さくすることができる。また電位上昇手段のｐチャネルＭＯＳトランジスタの数は電位低下用の複数のダイオードモードで動作するｐチャネルＭＯＳトランジスタの数よりも１つ小さいため、内部電圧の電圧値に対する第１の出力ＭＯＳトランジスタおよび第１のＭＯＳトランジスタのしきい値電圧が及ぼす影響を確実に相殺することのでき、第２の基準電圧を容易にかつ確実に生成することができる。
【０１８７】
請求項２８に係る発明に従えば、請求項２５の発明において、第１のソースフォロアＭＯＳトランジスタの出力ノードに結合されて、この第１のソースフォロアモードＭＯＳトランジスタの出力電圧を上昇させて第３の基準電圧を生成するダイオードモードで動作する第１ダイオード型ＭＯＳトランジスタと、この第１ダイオード型ＭＯＳトランジスタの出力電圧をゲートに受けかつ内部電圧出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力ＭＯＳトランジスタをさらに設けたため、内部電圧上昇時においても、この第２の出力ＭＯＳトランジスタにより、高速で内部電圧を所定の電圧レベルに復帰させることができる。また第１ダイオード型ＭＯＳトランジスタを用いて第３の基準電圧を生成しているため、この第２の出力ＭＯＳトランジスタおよび第１のＭＯＳトランジスタの有するしきい値電圧が内部電圧の電圧値に及ぼす影響を確実に相殺することのできる第３の基準電圧を容易に生成することができる。またダイオード型ＭＯＳトランジスタを用いて第３の基準電圧を生成しているため、このＭＯＳトランジスタにおける消費電流は十分小さくすることができる。また第２の出力ＭＯＳトランジスタはソースフォロアモードで動作するため、確実に内部電圧の上昇を抑制することができる。
【０１８８】
請求項３０に係る発明に従えば、請求項２９の発明において、第１の内部ノードの電位と第２の基準電圧とに従ってこの第２の基準電圧上昇時第１の出力ＭＯＳトランジスタのゲート電位を低下させる手段を内部電圧発生手段が含んでいるため、ノイズなどの影響により第１の出力ＭＯＳトランジスタのゲート電位が上昇しても、高速でこのゲート電位を低下させることができ、第１の出力ＭＯＳトランジスタのゲート電位を確実に所望の電圧レベルに維持することができ、応じてソースフォロアモードで動作する第１の出力ＭＯＳトランジスタが出力する内部電圧の電圧レベルの上昇を抑制することができる。
【０１８９】
請求項３１に係る発明に従えば、請求項２９の発明において、第２の内部ノードの電位をソースフォロアモードで第１の出力ＭＯＳトランジスタのゲートへ伝達するｐチャネルの第２のソースフォロアＭＯＳトランジスタをさらに設けたため、第１の出力ＭＯＳトランジスタのゲート電位が第２の内部ノードの電位とその第２のソースフォロアＭＯＳトランジスタのしきい値電圧の絶対値の差よりも高くなったときには、高速でこの第２のソースフォロアＭＯＳトランジスタが導通して第１の出力ＭＯＳトランジスタのゲート電位を低下させることができ、第１の出力ＭＯＳトランジスタのゲート電位を所定の電圧レベルに維持することができる。
【０１９０】
請求項３２に係る発明に従えば、請求項２５の発明において、出力ノードと接地ノードとの間に結合されるｐチャネルの第２の出力ＭＯＳトランジスタと、第１のＭＯＳトランジスタの出力電圧から第２の基準電圧よりも低い第３の基準電圧を生成して第２の出力ＭＯＳトランジスタのゲートへ印加する第２の内部基準電圧発生手段とをさらに設けたため、第２の出力ＭＯＳトランジスタをソースフォロアモードで動作させることができ、応じて内部電圧の上昇を抑制することができ、安定に所望の電圧レベルの内部電圧を生成することができる。またこの第２の内部基準電圧発生手段が、第２の出力ＭＯＳトランジスタの出力する電圧のレベルに対する第２の出力ＭＯＳトランジスタおよび第１のＭＯＳトランジスタのしきい値電圧の及ぼす影響を相殺する手段を有しているため、製造パラメータのばらつきの影響を受けることなく確実に所望の電圧レベルに内部電圧レベルを設定することができる。
【０１９１】
請求項３３に係る発明に従えば、請求項３２の発明において、第２の内部基準電圧発生手段を、第１のＭＯＳトランジスタの出力電圧を第２の内部ノードへ伝達する各々がダイオードモードで動作しかつ第１のＭＯＳトランジスタと第１の内部ノードとの間に互いに直列に接続される複数のｐチャネルＭＯＳトランジスタと、この第１の内部ノードの電位をソースフォロアモードで伝達して上昇させるｐチャネルの第１のソースフォロアＭＯＳトランジスタと、この第１のソースフォロアＭＯＳトランジスタと第２の内部ノードとの間に互いに直列に接続されかつ各々がダイオードモードで動作する複数のｎチャネルＭＯＳトランジスタおよび少なくとも１個のｐチャネルＭＯＳトランジスタで構成されかつ第１ソースフォロアＭＯＳトランジスタの出力電圧を上昇させる電圧上昇手段と、この第２の内部ノードの電圧をソースフォロアモードで伝達して第３の基準電圧を生成するｎチャネルの第２のソースフォロアＭＯＳトランジスタとで構成したため、ＭＯＳトランジスタのしきい値電圧のみに従って第１の基準電圧から第３の基準電圧を生成することができ、確実に所望の電圧レベルの第３の基準電圧を生成することができる。またこれらのＭＯＳトランジスタはソースフォロアモードまたはダイオードモード動作しているだけで、その消費電流は小さく、この回路部分の消費電流を低減することができる。またｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを用いているため、第２の出力ＭＯＳトランジスタが出力する電圧のレベルに対する第２の出力ＭＯＳトランジスタおよび第１のＭＯＳトランジスタのしきい値電圧が及ぼす影響を確実に相殺することができ、安定な内部電圧を生成することができる。
【０１９２】
請求項３４に係る発明に従えば、請求項３３の発明において、さらに、第１の内部ノードの電圧と第３の基準電圧とに従って、この第３の基準電圧上昇時に第２の出力ＭＯＳトランジスタのゲート電圧を低下させる手段をさらに設けたため、ノイズなどの影響によりこの第２の出力ＭＯＳトランジスタのゲート電位が上昇しても、確実に所定の電圧レベルに復帰させることができ、応じて第２の出力ＭＯＳトランジスタが不必要に長くオフ状態となるのを防止することができ、確実に所望の電圧レベルの内部電圧を生成することができる。
【０１９３】
請求項３５に係る発明に従えば、請求項３３の発明において、第２の内部ノードの電圧をソースフォロアモードで上昇させて第２の出力ＭＯＳトランジスタのゲートへ伝達するｐチャネルの第３のソースフォロアＭＯＳトランジスタをさらに設けたため、第２の出力ＭＯＳトランジスタのゲート電位が第２の内部ノードの電圧とこの第３のソースフォロアＭＯＳトランジスタのしきい値電圧の絶対値の差よりも高くなるとこの第３のソースフォロアＭＯＳトランジスタが導通するため、第２の出力ＭＯＳトランジスタのゲート電位を確実に所望の電圧レベルに維持することができ、第２の出力ＭＯＳトランジスタが不必要に長くオフ状態となるのを防止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態である内部電源回路の構成を示す図である。
【図２】図１に示す出力ＭＯＳトランジスタの平面レイアウトを示す図である。
【図３】図１に示す内部電源回路の動作特性を説明するための図である。
【図４】この発明の第１の実施の形態の第１の変更例の構成を示す図である。
【図５】この発明の第１の実施の形態の第２の変更例の構成を示す図である。
【図６】図５に示す高電圧を発生させるための高電圧発生回路の構成の一例を示す図である。
【図７】この発明の第２の実施の形態である内部電源回路の構成を示す図である。
【図８】この発明の第３の実施の形態である内部電源回路の構成を示す図である。
【図９】この発明の第３の実施の形態の変更例の要部の構成を示す図である。
【図１０】図９に示す構成の具体例を示す図である。
【図１１】この発明の第４の実施の形態である内部電源回路の構成を示す図である。
【図１２】この発明の第５の実施の形態である内部電源回路の構成を示す図である。
【図１３】この発明の第６の実施の形態である内部電源回路の構成を示す図である。
【図１４】この発明の第７の実施の形態である内部電源回路の構成を示す図である。
【図１５】この発明の第８の実施の形態である内部電源回路の構成を示す図である。
【図１６】この発明の第９の実施の形態である内部電源回路の構成を示す図である。
【図１７】この発明の第１０の実施の形態である内部電源回路の構成を示す図である。
【図１８】この発明の第１１の実施の形態である内部電源回路の構成を示す図である。
【図１９】この発明の第１２の実施の形態である内部電源回路の構成を示す図である。
【図２０】従来の半導体装置の内部構成を概略的に示す図である。
【図２１】従来の内部電源電圧発生回路の構成を示す図である。
【図２２】図２１に示す比較器の構成の一例を示す図である。
【符号の説明】
Ｑ１  ｐチャネルＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、Ｑ２
出力ＭＯＳトランジスタ、１０  第１の内部基準電圧発生回路、１２  第１の内部電圧発生回路、１４  第２の内部電圧発生回路、Ｑ１１  出力ＭＯＳトランジスタ、１８  内部電圧発生回路、２０  第２の内部基準電圧発生回路。
なお、図中、同一符号は同一または相当部分を示す。
【図１】
0003556328.tif 000024
【図２】
0003556328.tif 000025
【図３】
0003556328.tif 000026
【図４】
0003556328.tif 000027
【図５】
0003556328.tif 000028
【図６】
0003556328.tif 000029
【図７】
0003556328.tif 000030
【図８】
0003556328.tif 000031
【図９】
0003556328.tif 000032
【図１０】
0003556328.tif 000033
【図１１】
0003556328.tif 000034
【図１２】
0003556328.tif 000035
【図１３】
0003556328.tif 000036
【図１４】
0003556328.tif 000037
【図１５】
0003556328.tif 000038
【図１６】
0003556328.tif 000039
【図１７】
0003556328.tif 000040
【図１８】
0003556328.tif 000041
【図１９】
0003556328.tif 000042
【図２０】
0003556328.tif 000043
【図２１】
0003556328.tif 000044
【図２２】
0003556328.tif 000045