【事件の表示】
　特願２０００−２８０７１４「半導体メモリ装置の欠陥セル検出装置及びその方法」拒絶査定不服審判事件〔平成１３年　５月２５日出願公開、特開２００１−１４３４９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年９月１４日（パリ条約に基づく優先権主張　１９９９年９月１４日、大韓民国）の出願であって、平成１７年１１月２４日付けで拒絶査定がなされ、これに対して平成１８年３月６日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、さらに同年５月３０日付けで上申書が提出されたものである。
　
第２．平成１８年３月６日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年３月６日付けの手続補正を却下する。
　
　［理由］
１．本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし４を、補正後の特許請求の範囲の請求項１ないし４と補正するものであり、補正後の特許請求の範囲の請求項１ないし４は以下のとおりである。
　「　【請求項１】　多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、
　前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器と、を具備し、
　前記多数個のセル欠陥検出器の各々は、前記メモリアドレスに基づき前記メモリブロックに流れる電流を検出し、検出された電流と前記基準電流との大きさを比較してその結果を出力する電流検出器と、
　前記メモリアドレスに基づき、前記アドレス選択されたメモリセルのビットラインに読み出されるデータと前記電流検出器で比較された結果とを各々受け入れ、前記テスト選択信号に応答して、前記読み出されたデータ及び前記電流検出器で比較された結果のうち何れか一方を前記データ入出力ラインに出力する選択器と、を具備し、
　前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力することを特徴とする半導体メモリ装置の欠陥セル検出装置。
　【請求項２】前記多数個のセル欠陥検出器の各々は、
　前記メモリブロックと前記電流検出器との間に接続されて前記テスト選択信号に応答してオン／オフされるスイッチをさらに具備し、前記スイッチは、前記テスト選択信号がディスエーブルされれば、前記メモリブロックと前記電流検出器との接続を遮断することを特徴とする請求項１に記載の半導体メモリ装置の欠陥セル検出装置。
　【請求項３】　多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイを含む半導体メモリ装置の欠陥セルを検出する方法において、
（ａ）前記メモリ装置をテストモードに設定する段階と、
（ｂ）前記メモリアドレスを印加する段階と、
（ｃ）前記メモリアドレスに基づきアドレス選択されるメモリセルにより前記多数個のメモリブロックの各々で流れる電流を検出する段階と、
（ｄ）前記多数個のメモリブロックの各々で検出された電流が基準電流よりも大きいかどうかを判断する段階と、
（ｅ）前記（ｄ）段階で、前記検出された電流が前記基準電流よりも大きい場合、前記メモリアドレスにより特定された前記メモリブロック内のメモリセルを欠陥セルとして判定する段階と、
（ｆ）前記（ｄ）段階で、前記検出された電流が前記基準電流よりも大きくない場合、前記メモリアドレスにより特定された前記メモリブロック内のメモリセルを正常セルとして判定する段階とを含むことを特徴とする電流テストによる半導体メモリ装置の欠陥セル検出方法。
　【請求項４】　前記（ｅ）及び（ｆ）段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力することを特徴とする請求項３に記載の電流テストによる半導体メモリ装置の欠陥セル検出方法。」
　
２．補正事項の整理
（１）補正事項１
　補正前の請求項１を削除すること
　
（２）補正事項２
　補正前の請求項２を、補正前の請求項１が削除されたことに対応して独立請求項形式に変更し、補正後の請求項１とすること。
　
（３）補正事項３
　補正前の請求項３を、補正前の請求項１が削除されたことに対応して引用請求項の項番を変更し、補正後の請求項２とすること。
　
（４）補正事項４
　補正前の請求項４を、「前記（ｅ）及び（ｆ）段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力する段階」を削除するとともに、「（ｅ）」及び「（ｆ）」に若干の修正を加え、補正後の請求項３とすること。
　
（５）補正事項５
　補正前の請求項４を、「（ｅ）」及び「（ｆ）」に若干の修正を加えるとともに、補正後の請求項３の従属請求項形式に変更し、補正後の請求項４とすること。
　
３．本件補正の適否についての検討
（１）新規事項の追加の有無について
　上記補正事項１ないし５についての補正が、本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、本件補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（２）補正の目的の適否について
（２−１）補正事項１について
　補正事項１についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
（２−２）補正事項２について
　補正事項２についての補正は、補正前の請求項１が削除されたことに伴い、補正前の請求項２を、請求項１の従属請求項形式から独立請求項形式に修正するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　
（２−３）補正事項３について
　補正事項３についての補正は、補正前の請求項１が削除されたことに伴って生ずる項番の誤りを修正するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　
（２−４）補正事項４について
　まず、補正前の請求項４が補正後の請求項３に対応するものとみて検討すると、補正事項４についての補正は、補正前の請求項４に係る発明の発明特定事項である「前記（ｅ）及び（ｆ）段階で検出されたメモリセルの欠陥の有無をデータ入出力ラインを介して各々出力する段階を含むこと」という構成を削除する補正を含むものであるが、発明特定事項を削除する補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　したがって、発明特定事項を削除する補正を含む補正事項４についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　次に、補正前の請求項４が補正後の請求項４に対応するものとみて検討すると、補正後の請求項３は対応する補正前の請求項が存在しないことになるから、補正事項４についての補正は、実質的に請求項を増加させるものである。そして、請求項を増加させる補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しないから、補正事項４についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　以上のとおりであるから、補正前の請求項４が補正後の請求項３又は４のいずれに対応するものとみても、補正事項４についての補正は特許法第１７条の２第４項に規定する要件を満たしていない。
　
（２−５）補正事項５について
　まず、補正前の請求項４が補正後の請求項３に対応するものとみて検討すると、補正後の請求項４は対応する補正前の請求項が存在しないことになるから、補正事項５についての補正は、実質的に請求項を増加させるものである。そして、請求項を増加させる補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しないから、補正事項５についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　次に、補正前の請求項４が補正後の請求項４に対応するものとみて検討すると、補正事項５についての補正は、明りょうでない記載の釈明を目的としたものであると認められるが、補正前の請求項４に明りょうでない記載が存在することについては、原審の拒絶理由通知において拒絶の理由として示されていないから、補正事項５についての補正は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当しない。また、当該補正が、同条同項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　以上のとおりであるから、補正前の請求項４が補正後の請求項３又は４のいずれに対応するものとみても、補正事項５についての補正は特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３）補正の適否についてのまとめ
　上記（２）において検討したとおり、本件補正の内、補正事項４及び５についての補正は、特許法第１７条の２第４項に規定する要件を満たしていないから、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
４．補正の却下についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たしていないから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明
　平成１８年３月６日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年６月２９日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、請求項１に係る発明は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　多数個のメモリブロックを含むメモリセルアレイであって、
　前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、
　前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器と
を具備し、
　前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力することを特徴とする半導体メモリ装置の欠陥セル検出装置。」
　
第４．刊行物に記載された発明
１．原査定の拒絶の理由に引用された特開平１０−２７５４９５号公報（以下、「刊行物１」という。）には、図１、４及び８とともに、以下の事項が記載されている。なお、下線は当合議体において付加したものである。
　
　「【００３１】
【発明の実施の形態】はじめに、本発明の原理を説明する。
【００３２】図１は、本発明による半導体装置１００の構成を示す。半導体装置１００は、アレイ部８と、アレイ部８において生じているリーク電流を遮断するリーク電流遮断部１２と、リーク電流遮断情報に応じてリーク電流遮断部１２を制御する制御部１６とを含んでいる。なお、半導体装置１００は、２以上のアレイ部８を含んでいてもよい。」
　「【００３４】複数の回路ブロック８ａのそれぞれは、例えば、複数のメモリセルを含むメモリブロックであり得る。メモリブロックにおいては、欠陥メモリセルに起因してリーク電流が発生し得る。例えば、欠陥メモリセルでは、短絡によってリーク電流が発生したり、切断によるゲートフローティングによってリーク電流が発生する。本明細書では、「欠陥メモリセル」とは、値”０”または値”１”を記憶するという本来のメモリセルの機能を果たさないメモリセルをいうと定義する。また、欠陥メモリセルではない正常なメモリセルに起因してリーク電流が発生することもある。本明細書では、「リーク電流」とは、欠陥メモリセルに起因して発生したリーク電流と欠陥メモリセルではない正常なメモリセルに起因して発生したリーク電流とを含むと定義する。」
　「【００３７】
リーク電流遮断部１２は、電源９０と複数の回路ブロック８ａのうちの少なくとも１つとを電気的に絶縁することにより、回路ブロック８ａを単位としてリーク電流を遮断する
しかし、リーク電流を遮断する単位は、回路ブロック８ａには限定されない
回路ブロック８ａより小さい単位（例えば、回路ブロック８ａに含まれるサブブロックの単位や特定の機能を実行する最小のエレメントの単位）でリーク電流を遮断してもよい。特定の機能を実行する最小のエレメントとは、回路ブロック８ａがメモリブロックである場合には、そのメモリブロックに含まれるメモリセルであり、
　「【００５８】（実施形態２）図４は、本発明の実施形態２の半導体装置１２０の構成を示す。半導体装置１２０は、上述した本発明の原理をメモリに適用し、そのメモリに冗長回路設計を適用した例である。本実施の形態では、メモリセルアレイ１８内の欠陥メモリセルのアドレスが電源９０と電気的に絶縁すべきメモリブロック１８ａを識別するために使用される。なお、図４において、図３に示される半導体装置１１０の構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。」
　「【００６１】制御部４６は、読み出し回路４１と、制御回路４２とを含んでいる。
　【００６２】読み出し回路４１は、リーク電流遮断情報記憶部１４に記憶されているリーク電流遮断情報と、アドレス記憶部４０ｂに記憶されている欠陥メモリセルのアドレスとを読み出す。リーク電流遮断情報には、電源９０から電気的に絶縁すべき少なくとも１つのメモリブロック１８ａを識別する識別情報が含まれている。」
　「【００６４】制御回路４２は、欠陥メモリセルのアドレスに基づいて、その欠陥メモリセルが複数のメモリブロックＭＢ１〜ＭＢｎのうちどれに含まれるかを決定する。例えば、Ａｋ−１番地からＡｋ番地までがメモリブロックＭＢｋに割り当てられており、欠陥メモリセルのアドレスがａであると仮定する。この場合、Ａｋ−１≦ａ≦Ａｋという関係が成立するならば、欠陥メモリセルは、メモリブロックＭＢｋに含まれていることになる。制御回路４２は、メモリセルアレイ１８全体のメモリマップを管理していることから、欠陥メモリセルを含むメモリブロックＭＢｋを決定することができる。ここで、ｋは１以上ｎ以下の整数である。
　【００６５】例えば、
メモリセルアレイ１８が８個のメモリブロック１８ａ（すなわち、メモリブロックＭＢ
１
〜ＭＢ
８
）を含む場合には、欠陥メモリセルを含むメモリブロックＭＢ
ｋ
（１≦ｋ≦８）は、８ビットのビット列によって表すことができる。
　「【０１０５】（実施形態５）図８は、本発明の実施形態５の半導体装置１５０の構成を示す。
半導体装置１５０は、上述した本発明の原理をメモリに適用した例である。半導体装置１５０は、メモリセルアレイ１８においてリーク電流が生じているか否かをメモリブロック１８ａを単位として検出するリーク電流検出部７０を含んでいる。
　【０１０６】
リーク電流検出部７０は、電源９０とメモリセルアレイ１８との間に設けられている。リーク電流検出部７０は、複数の電流検出回路を含む。複数の電流検出回路のそれぞれは、メモリブロック１８ａに対応している。電流検出回路は、例えば、所定の電流以上の電流が流れた場合に所定の電圧を出力するような公知の構成でよい
　【０１０７】リーク電流検出部７０は、リーク電流が生じているか否かを示す検出結果７０ａを出力する。例えば、メモリセルアレイ１８が８個のメモリブロック１８ａ（すなわち、メモリブロックＭＢ１〜ＭＢ８）を含む場合には、その検出結果７０ａは、”０”または”１”の値をそれぞれ有する８ビットのビット列によって表現され得る。値”０”は、対応するメモリブロック１８ａでリーク電流が発生していないことを表す。値”１”は、対応するメモリブロック１８ａでリーク電流が発生していることを表す。例えば、検出結果７０ａがビット列”１０１０００００”であることは、メモリブロックＭＢ１およびＭＢ３においてリーク電流が発生していることを意味する。
　【０１０８】制御部７６は、書き込み回路７４と、制御回路７５と、読み出し回路７１とを含んでいる。
　【０１０９】
書き込み回路７４は、検出結果７０ａに基づいてリーク電流遮断情報に含まれる識別情報７４ａを生成し、識別情報７４ａをリーク電流遮断情報記憶部１４に書き込む。
　【０１１０】制御回路７５および読み出し回路７１の動作は、実施形態２において説明したそれらの動作と同様である。従って、ここではその説明を省略する。」
　
２．ここにおいて、０１０５段落の「メモリセルアレイ１８」には、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルが存在していることは明らかである。
　また、００３７段落の「リーク電流遮断部１２は、電源９０と複数の回路ブロック８ａのうちの少なくとも１つとを電気的に絶縁することにより、回路ブロック８ａを単位としてリーク電流を遮断する。ここでは、リーク電流を遮断する単位は、回路ブロック８ａであると仮定する。しかし、リーク電流を遮断する単位は、回路ブロック８ａには限定されない。リーク電流遮断部１２は、回路ブロック８ａより大きい単位（例えば、アレイ部８の単位や半導体チップ１０の単位）でリーク電流を遮断してもよいし、回路ブロック８ａより小さい単位（例えば、回路ブロック８ａに含まれるサブブロックの単位や特定の機能を実行する最小のエレメントの単位）でリーク電流を遮断してもよい。特定の機能を実行する最小のエレメントとは、回路ブロック８ａがメモリブロックである場合には、そのメモリブロックに含まれるメモリセルであり、」という記載から、刊行物１には、リーク電流遮断情報に基づいて、リーク電流が流れているメモリブロック１８ａを特定し、更にこのメモリブロック１８ａの中のリーク状態にあるメモリセルを特定し、そのメモリセルを電源９０から切り離すことが記載されていることは明らかである。
　また、０１１０段落の「制御回路７５および読み出し回路７１の動作は、実施形態２において説明したそれらの動作と同様である。従って、ここではその説明を省略する。」という記載から、００６５段落の「例えば、
メモリセルアレイ１８が８個のメモリブロック１８ａ（すなわち、メモリブロックＭＢ
１
〜ＭＢ
８
）を含む場合には、欠陥メモリセルを含むメモリブロックＭＢ
ｋ
（１≦ｋ≦８）は、８ビットのビット列によって表すことができる。
　
３．したがって、刊行物１には、以下の発明が記載されているものと認められる。
　「８ビットのビット列によって表すことができる８個のメモリブロック１８ａからなり、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有するメモリセルアレイと、
　メモリブロック１８ａに対応して設けられていて、所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果７０ａを出力する複数のリーク電流検出回路と、
　前記リーク電流検出回路からのリーク電流有りを示す検出結果７０ａに基づいて、リーク電流遮断情報に含まれる識別情報７４ａを生成し、この識別情報７４ａをリーク電流遮断情報記憶部１４に書き込む書き込み回路７４と、
　前記リーク電流遮断情報記憶部１４に記憶されているリーク電流遮断情報を読み出す読み出し回路７１と、
　前記書き込み回路７４及び前記読み出し回路７１を制御する制御回路７５とからなる半導体装置１５０であって、
　前記リーク電流遮断情報に基づいて、リーク電流が流れているメモリブロック１８ａを特定し、更にこのメモリブロック１８ａの中のリーク状態にあるメモリセルを特定し、そのメモリセルを電源９０から切り離すことを特徴とする、半導体装置１５０。」
　
第５．対比
１．本件の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
　刊行物発明の「８ビットのビット列によって表すことができる８個のメモリブロック１８ａからなり、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有するメモリセルアレイ」が、本願発明の「多数個のメモリブロックを含むメモリセルアレイであって、前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイ」に相当することは明らかである。
　
２．刊行物発明の「所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果７０ａを出力する複数のリーク電流検出回路」における「所定の電流」は、本願発明の「基準電流」に相当するものである。
　また、刊行物発明は、「メモリブロック１８ａの中のリーク状態にあるメモリセルを特定し、そのメモリセルを前記電源９０から切り離す」構成を有しているが、「リーク状態にあるメモリセル」を特定するためには、「メモリセル」の欠陥の有無を検出する必要があることは自明であるから、刊行物発明の「リーク電流検出回路」がメモリセルの欠陥の有無を検出する機能を備えていることは明らかである。
　したがって、刊行物発明の「メモリブロック１８ａに対応して設けられていて、所定の電流以上の電流が流れた場合にリーク電流有りを示す検出結果７０ａを出力する複数のリーク電流検出回路」と、本願発明の「前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してアドレス選択されたメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器」とは、「前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器」である点で共通している。
　
３．以上を総合すると、本願発明と刊行物発明とは、
　「多数個のメモリブロックを含むメモリセルアレイであって、
　前記メモリブロックは、所定のメモリアドレスに相応してアドレス選択される多数個のメモリセルを有する前記メモリセルアレイと、
　前記多数個のメモリブロックの各々に対応する多数個の欠陥セル検出器であって、対応する前記メモリブロックで発生する電流を所定の基準電流と比較してメモリセルの欠陥の有無を各々検出する前記多数個の欠陥セル検出器とを具備した、半導体メモリ装置の欠陥セル検出装置。」である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、欠陥の有無を検出する対象である「メモリセル」が「アドレス選択された」ものであるのに対して、刊行物発明では、リーク状態にあるか否かを検出する対象である「メモリセル」がどのようにして選択されるかが特定されていない点。
　
（相違点２）
　本願発明では、「前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力する」構成となっているのに対して、刊行物発明では、「前記リーク電流検出回路からのリーク電流有りを示す検出結果７０ａに基づいて、リーク電流遮断情報に含まれる識別情報７４ａを生成し、この識別情報７４ａをリーク電流遮断情報記憶部１４に書き込む」構成となっており、「検出結果７０ａ」を「入出力端子」を介して外部へ出力していない点。
　
第６．判断
１．相違点１について
　まず、相違点１について検討すると、刊行物発明の「半導体装置１５０」は半導体メモリ装置であるが、半導体メモリ装置において「メモリセル」をアドレスにより選択することは当業者における常識であるから、刊行物発明においても、リーク状態にあるか否かを検出する対象である「メモリセル」が「アドレス選択された」ものであることは明らかである。
　よって、この相違点は実質的なものではない。
　
２．相違点２について
（１）相違点２について検討すると、半導体記憶装置において、リーク電流検出の有無を示す信号を外部へ出力することは、例えば、本願の優先日前に頒布された刊行物である特開平５−５２８９９号公報の図１、及び００１６段落ないし００１８段落「【００１６】　【実施例】図面を参照して本発明を更に詳しく説明する。図１において、このゲートアレイＣＭＯＳ−ＬＳＩでは、基本セル２がチップ領域１内においてセル列を成して配列されており、各セル列が回路ブロック３１〜３ｎを構成し、この各セル列３１〜３ｎ毎に電流検出手段４１〜４ｎが配設されている。　【００１７】各電流検出手段４１〜４ｎは、夫々図８に示した如き電流センサ８及びコンパレータ９を備え、例えば、故障電流がコレクタ電流として流れる電流センサ８における電位降下を、ＥＣＬ回路を成すコンパレータ９に入力されているレファレンス電圧ＶＲと比較し、これによって所定値以上の静止時貫通電流ＩＤＤＱを検出する。　【００１８】上記第一の実施例のゲートアレイＣＭＯＳ−ＬＳＩでは、各セル列３１〜３ｎにおいて所定値以上の電流が検出された場合には、電流検出手段４１〜４ｎの信号が夫々論理信号としてＩ／ＯパッドＰＡＤ３から取り出される構成である。この実施例は、比較的小規模の半導体集積回路に適用される。」、並びに本願の優先日前に頒布された刊行物である特開平９−１０１３４７号公報の図１１、１３、及び０１４１段落ないし０１４３段落「【０１４１】図１３は、図１１のリーク電流の検出結果Ｅ１〜Ｅ３を、外部に出力するための外部出力回路を示す概略ブロック図である。　【０１４２】図１３を参照して、外部出力回路は、レジスタ９５、セレクタ９７、出力バッファ９９、および出力ピン１０１を含む。図１１のリーク検出回路Ｌ１〜Ｌ３から、同時にリーク電流検出結果Ｅ１〜Ｅ３が出力された場合には、レジスタ９５にリーク電流検出結果Ｅ１〜Ｅ３が一旦格納される。　【０１４３】そして、セレクタ９７が、順次、選択して出力する。選択して出力されたリーク電流検出結果は出力バッファ９９および出力ピン１０１を介して外部に出力される。なお、出力ピン１０１は、リーク電流検出結果の出力のための専用のピンであってもよいし、半導体装置が通常動作時に使用しているピン（たとえば、読出データ出力ピンなど）であってもよい。」に記載されているように従来周知の技術事項である。
　
（２）また、半導体記憶装置において、テスト（試験）モード時に、テスト結果をデータの入出力端子を介して出力することも、例えば、本願の優先日前に頒布された刊行物である特開昭６４−７６３５号公報の第１頁右下欄第４行ないし末行「〔概要〕　メモリを試験する機能を設けられた、ゲートアレイ及びメモリを有する半導体集積回路に関し、入出力ピン数を少なく構成でき、又、試験モード時に用いる配線の形態を固定に構成して配線の無駄な引回しを無くし、設計及び製造を容易にすることを目的とし、　試験信号系配線を装置の仕様に無関係にあらゆる装置に対して固定である固定配線とし、通常信号系配線を装置の仕様に夫々対応した自動配線とし、一の通常信号系配線の入出力端子及び一の試験信号系配線の入出力端子を一の入出力ピンにおいて兼用とし、該一の入出力ピンから通常信号及び試験信号を入出力できる構成としてなる。」、並びに本願の優先日前に頒布された刊行物である特開平８−２２０１９６号公報の図４、及び０００２段落ないし０００４段落「【０００２】　【従来の技術】半導体集積回路（ＬＳＩ）の規模増大に伴い、不良検出率を上げるため様々な工夫がなされてきている。特に、大規模マクロを半導体チップ内に有するＡＳＩＣ（Application Specific IC）においては、マクロ部分の故障検出率を上げることはＡＳＩＣメーカの役割であるとの認識ができ上りつつある。　【０００３】このような背景のもと、半導体集積回路の出力の端子数の増加を防ぐため通常動作時の出力端子とテストモード時の出力端子を共用するようにした構成が一般に採用されている。図４にこの従来のテスト回路の構成例を示す。　【０００４】図４を参照して、被テスト回路２の出力とＬＳＩ内部回路１の出力はセレクタ３に入力され、セレクタ３はテスト端子７から入力されるテストモード信号を選択信号として、被テスト回路２の出力とＬＳＩ内部回路１の出力のいずれかを選択出力してＣＭＯＳ型バッファ（「出力バッファ回路」ともいう）４に送出し、出力端子６を介して外部に出力する。」に記載されているように、当業者における周知技術である。
　
（３）したがって、刊行物発明において、「リーク電流検出回路」からの「リーク電流有りを示す検出結果７０ａ」を外部に出力することは、当業者が適宜なし得る技術事項であると認められ、その際、上記周知技術を適用して、テストモード時に、データの入出力端子を介して、「リーク電流検出回路」からの「リーク電流有りを示す検出結果７０ａ」を出力する構成とすること、すなわち、本願発明の如く「前記多数個のセル欠陥検出器各々の出力を、テスト選択信号に応答してデータ入出力ラインを介して各々出力する」構成とすることは、当業者が容易に想到し得たものである。
　
　よって、本願発明は、上記周知技術を勘案することにより、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし４について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。