(57)【特許請求の範囲】
【請求項１】
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、
各々の前記抵抗回路の前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する絶縁層と、
前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第２の配線層と、
を有し、
各々の前記抵抗回路では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され
前記第２の配線層は、隣り合う前記抵抗回路の一方の前記第１の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第１の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、
各々の前記抵抗回路では、前記第１〜第３の抵抗体の各々と前記第２の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とするラダー型抵抗回路。
【請求項２】
請求項１において、
前記第２の配線は、前記長手軸方向に対して一定の傾斜角度にて直線状に延在形成されていることを特徴とするラダー型抵抗回路。
【請求項３】
請求項１において、
前記第２の配線層は、前記長手軸と平行な複数の平行配線部と、前記長手軸と直交して前記平行配線部間を接続する複数の直交配線部とから成り、
前記第２の配線層の前記長手軸方向に沿った全長をＬとしたとき、前記第１〜第３の抵抗体の各々と対向する前記平行配線部の各長さは、それぞれ実質的にL/3に設定されていることを特徴とするラダー型抵抗回路。
【請求項４】
請求項３において、
各々の前記抵抗回路にて、前記第１の抵抗体の前記長手軸方向の一端に接続された前記平行配線部の長さと、前記第１の抵抗体の前記長手軸方向の他端に接続された前記平行配線部の長さとの和が、実質的にL/3に設定されていることを特徴とするラダー型抵抗回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
最端部に位置する前記抵抗回路は、前記第２の配線層と同一層にて形成されるダミー配線層を有することを特徴とするラダー型抵抗回路。
【請求項６】
請求項１に記載のラダー型抵抗回路が搭載され、かつ前記ラダー型抵抗回路の前記第１〜第３の抵抗体、前記第1,第２の配線層及び前記絶縁層が、半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項７】
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、
前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置に第１のコンタクトホールを有する第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１のコンタクトホールを介して前記第１〜第３の抵抗体を接続する第１の絶縁層と、
前記第１の配線層と同一層に形成され、前記第１〜第３の抵抗体と対向するダミー導電層と、
前記第１の導電層及び前記ダミー導電層上に形成され、前記第１の配線層と対向する位置に第２のコンタクトホールを有する第２の絶縁層と、
前記第２の絶縁層上に形成され、前記第２のコンタクトホールを介して隣合う前記抵抗回路同士を接続する第２の配線層と、
を有することを特徴とするラダー型抵抗回路。
【請求項８】
請求項７において、
前記第２の配線層が前記第１〜第３の抵抗体とそれぞれ対向する各面積を非同一としたことを特徴とするラダー型抵抗回路。
【請求項９】
請求項７または８において、
各々の前記抵抗回路内では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され、
前記第１の配線層は、各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続することを特徴とするラダー型抵抗回路。
【請求項１０】
請求項７乃至９のいずれかに記載のラダー型抵抗回路が搭載され、かつ前記ラダー型抵抗回路の前記第１〜第３の抵抗体、前記第1,第２の配線層、前記ダミー導電層及び前記第1,第２の絶縁層が、半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項１１】
ｎビットのデジタル信号をアナログ信号に変換するデジタル−アナログ変換器において、
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有するｎ個の抵抗回路を接続して成るラダー型抵抗回路と、
各々の前記抵抗回路にそれぞれ接続され、かつ、各々の前記抵抗回路の同一サイドに揃えて配置されたｎ個のドライバ回路と、
を有し、
前記ラダー型抵抗回路は、
各々の前記抵抗回路の前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する絶縁層と、
前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第２の配線層と、
を有し、
各々の前記抵抗回路では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され、
前記第２の配線層は、隣り合う前記抵抗回路の一方の前記第１の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第１の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、
各々の前記抵抗回路では、前記第１〜第３の抵抗体の各々と前記第２の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とするデジタル−アナログ変換器。
【請求項１２】
請求項11において、
出力端子よりアナログ出力を得る差動増幅器と、
前記ｎ個の抵抗回路のうち最端部に位置するｎ番目の抵抗回路と隣接して配置され、前記差動増幅器に接続される（ｎ＋１）番目の抵抗回路と、
前記第２の配線層と同一層に形成され、前記ｎ番目の抵抗回路と前記（ｎ＋１）番目の抵抗回路とを接続する第３の配線層と、
をさらに有し、
前記（ｎ＋１）番目の抵抗回路は、
差動増幅器の入力端に接続される入力抵抗体と、
前記差動増幅器の前記入力端と前記出力端との間に接続される第1,第２の帰還抵抗体と、
を有し、
前記（ｎ＋１）番目の抵抗回路内には、前記入力抵抗体の両側にて前記長手軸方向と平行に前記第1,第２の帰還抵抗体が配置され、
前記第３の配線層は、前記（ｎ＋１）番目の抵抗回路の前記入力抵抗体の前記長手軸方向の一端と、前記ｎ番目の抵抗回路の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記ｎ番目の抵抗回路の前記第３の抵抗体及び前記（ｎ＋１）番目の抵抗回路の前記第１の帰還抵抗体の上方を通過して、前記第２の配線層と同一パターンにて形成されていることを特徴とするデジタル−アナログ変換器。
【請求項１３】
請求項12において、
前記入力抵抗体及び前記第２の帰還抵抗体の上方にダミー導電層がさらに設けられることを特徴とするデジタル−アナログ変換器。
【請求項１４】
請求項11乃至13のいずれかに記載のデジタル−アナログ変換器が搭載され、前記デジタル−アナログ変換器の前記ラダー型抵抗回路及び前記ドライバ回路が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項１５】
請求項11乃至14のいずれかに記載のデジタル−アナログ変換器を含んだアナログ−デジタル変換器が搭載され、前記アナログ−デジタル変換器が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項１６】
ｎビットのデジタル信号をアナログ信号に変換するデジタル−アナログ変換器において、
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有するｎ個の抵抗回路を接続して成るラダー型抵抗回路と、
各々の前記抵抗回路にそれぞれ接続されたｎ個のドライバ回路と、
を有し、
前記ラダー型抵抗回路は、
前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置に第１のコンタクトホールを有する第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１のコンタクトホールを介して前記第１〜第３の抵抗体を接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、前記第１〜第３の抵抗体と対向するダミー導電層と、
前記ダミー導電層上に形成され、前記第１の配線層と対向する位置に第２のコンタクトホールを有する第２の絶縁層と、
前記第２の絶縁層上に形成され、前記第２のコンタクトホールを介して隣合う前記抵抗回路同士を接続する第２の配線層と、
を有することを特徴とするデジタル−アナログ変換器。
【請求項１７】
請求項16において、
前記第２の配線層が前記第１〜第３の抵抗体とそれぞれ対向する各面積を非同一としたことを特徴とするデジタル−アナログ変換器。
【請求項１８】
請求項16または17において、
各々の前記抵抗回路内では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され、
前記第１の配線層は、各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続し、
前記ｎ個のドライバ回路が前記長手軸方向の一端側に揃えて配置されていることを特徴とするデジタル−アナログ変換器。
【請求項１９】
請求項16乃至18のいずれかに記載のデジタル−アナログ変換器が搭載され、前記デジタル−アナログ変換器の前記ラダー型抵抗回路及び前記ドライバ回路が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項２０】
請求項16乃至18のいずれかに記載のデジタル−アナログ変換器を含んだアナログ−デジタル変換器が搭載され、前記アナログ−デジタル変換器が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項２１】
ｎビットのデジタル信号をアナログ信号に変換するデジタル−アナログ変換器において、
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する抵抗回路を、ｎ個接続して成るラダー型抵抗回路と、
各々の抵抗回路にそれぞれ接続されたｎ個のドライバ回路と、
を有し、
前記ラダー型抵抗回路は、
各々の前記抵抗回路の前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１のコンタクトホールを介して各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第２の配線層と、
を有し、
各々の前記抵抗回路では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され、
前記第２の配線層は、隣り合う前記抵抗回路の一方の前記第１の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第１の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、
前記ｎ個のドライバ回路は、各々の前記抵抗回路の前記第３の抵抗体にそれぞれ接続され、かつ、前記長手軸方向の一端側に揃えて配設されていることを特徴とするデジタル−アナログ変換器。
【請求項２２】
請求項21に記載のデジタル−アナログ変換器が搭載され、前記デジタル−アナログ変換器の前記ラダー型抵抗回路及び前記ドライバ回路が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【請求項２３】
請求項21に記載のデジタル−アナログ変換器を含んだアナログ−デジタル変換器が搭載され、前記アナログ−デジタル変換器が半導体製造プロセスに従って形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
技術分野
本発明は、抵抗値がＲと2Rとの２種の抵抗体をラダー方式で接続したＲ−2Rラダー型抵抗回路に代表されるラダー型抵抗回路に関する。本発明はさらに、そのラダー型抵抗回路を用いたデジタル−アナログ変換器及び半導体装置に関する。特に本発明は、ラダー型抵抗回路に含まれる複数の抵抗体の抵抗値のばらつきを低減し、もってデジタル−アナログ変換精度を高める改善に関する。
背景技術
図19は特公平２−28269号公報に開示された従来のＲ−2Rラダー型抵抗回路500の平面図であり、図20は図19に示すラダー型抵抗回路500の等価回図である。
このラダー型抵抗回路500は、隣り合う抵抗回路501,502を有する。各抵抗回路501,502には、第１〜第３の抵抗体511,512,513が設けられる。図20に示すように、第１の抵抗体511はＲ−2Rラダー型抵抗回路500の抵抗値（Ｒ）を構成する抵抗体であり、第2,第３の抵抗体512,513は、その合成抵抗が抵抗値（2R）を構成する抵抗体である。図19では、第２の抵抗体512の両側に第1,第３の抵抗体511,513がそれぞれ配置されている。
この第１〜第３の抵抗体511〜513上には図示しない絶縁層が形成される。さらに、絶縁層の上に、図19にてハッチングで示す配線層515が形成される。配線層511と第１〜第３の抵抗体511〜513とはコンタクトホール520を介して接続される。なお、第３の抵抗体513にドライバ回路が接続される。
しかしこの構成によれば、配線層515が第１〜第３の抵抗体511〜513の各々と対向する各面積が異なっている。特に、第３の抵抗体513と対向する配線層515の面積が極端に少ない。このため、第１〜第３の抵抗体511〜513の上方にて対向する配線層515の存在によって、第１〜第３の抵抗体511〜513にはピエゾ効果に起因して抵抗値が変動し、しかもその変動量が第１〜第３の抵抗体501〜503にて区々となる。
従って、このラダー型抵抗回路を用いてデジタル−アナログ変換器（以下、D/A変換器とも称する）を構成すると、変換精度が悪化する。
一方、従来の他のラダー型抵抗回路においては、隣り合う抵抗回路501,502の各々の第３の抵抗体513に接続される各ドライバ回路が、図19の矢印Ｘ方向の一端側に揃えて配置できず、Ｘ方向の一端と他端とに離れて配置されるものがあった。この場合、ラダー型抵抗回路の一方の側部に集中させて配置できないため、半導体装置の冗長なレイアウト領域が増大し、チップ面積の増大の原因となっていた。
そこで、本発明の目的とするところは、各々の抵抗体と配線層とが対向することによって生ずる抵抗値の変動量を、各抵抗体でほぼ等しくし、しかもレイアウト面積を縮小できるラダー型抵抗回路並びにそれを用いたデジタル−アナログ変換器及び半導体装置を提供することにある。
本発明の他の目的は、複数のドライバ回路を抵抗形成領域の一方のサイドに揃えて配置できるラダー型抵抗回路並びにそれを用いたデジタル−アナログ変換器及び半導体装置を提供することにある。
発明の開示
本発明の一態様によれば、長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、
各々の前記抵抗回路の前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する絶縁層と、
前記絶縁層上に形成され、前記コンタクトホールを介して各々の前記抵抗回路内の前記第1,第２の抵抗体同士と前記第2,第３の抵抗体同士とをそれぞれ接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第２の配線層と、
を有し、
各々の前記抵抗回路には、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され
前記第２の配線層は、隣り合う前記抵抗回路の一方の前記第１の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第１の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、
各々の前記抵抗回路では、前記第１〜第３の抵抗体の各々と前記第２の配線層とが対向する各面積を、実質的に等しく設定したことを特徴とする。
この発明によれば、第１〜第３の抵抗体の抵抗値の変動量はほぼ等しくなる。従って、このラダー型抵抗回路にｎ個の抵抗回路を設け、かつ、各抵抗回路にそれぞれ接続されるｎ個のドライバ回路を接続することで、ｎビットのデジタル信号をアナログ信号に変換するD/A変換器を構成することができる。このD/A変換器は、内蔵されるラダー型抵抗回路中の抵抗比をほぼ一定にすることができるので、変換精度を向上することができる。また、このD/A変換器を内蔵したA/D変換器を構成することもでき、この場合も変換効率が向上する。
さらに本発明によれば、各々の抵抗回路に接続される各々のドライバ回路は、長手軸の一端側に揃えて配置できるので、冗長なスペースを省略できる。従って、このラダー型抵抗回路が搭載される半導体装置の高集積化が可能となる。
ここで、第２の配線を、長手軸方向に対して一定の傾斜角度にて直線状に延在形成すると、第１〜第３の抵抗体の各々と第２の配線層とが対向する各面積を実質的に等しく設定できる。
あるいは、第２の配線層は、長手軸方向と平行な複数の平行配線部と、長手軸方向と直交して前記平行配線部間を接続する複数の直交配線部とから構成することもできる。ここで、第２の配線層の長手軸方向に沿った全長をＬとしたとき、第１〜第３の抵抗体の各々と対向する平行配線部の各長さは、それぞれ実質的にL/3に設定される。こうすると、第１〜第３の抵抗体の各々と第２の配線層とが対向する各面積を実質的に等しく設定できる。
またこのとき、各々の抵抗回路にて、第１の抵抗体の長手軸方向の一端に接続された平行配線部の長さと、第１の抵抗体の長手軸の他端に接続された平行配線部の長さとの和が、実質的にL/3に設定される。
また、最端部に位置する抵抗回路は、第２の配線層と同一層にて形成されるダミー配線層を有すると良い。こうすると、最端部に位置する抵抗回路においても、第１〜第３の抵抗体の抵抗値の変動量をほぼ等しくできる。
本発明の他の態様によれば、長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する複数の抵抗回路を接続して成るラダー型抵抗回路において、
前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置に第１のコンタクトホールを有する第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１のコンタクトホールを介して前記第１〜第３の抵抗体を接続する第１の配線層と、
前記第１の配線層と同一層に形成され、前記第１〜第３の抵抗体と対向するダミー配線層と、
前記第１の導電層及び前記ダミー配線層上に形成され、前記第１の配線層と対向する位置に第２のコンタクトホールを有する第２の絶縁層と、
前記第２の絶縁層上に形成され、前記第２のコンタクトホールを介して隣合う前記抵抗回路同士を接続する第２の配線層と、
を有することを特徴とする。
この発明によれば、第１〜第３の抵抗体の抵抗値の変動量は、この第１〜第３の抵抗体がダミー配線層と対向する各面積によって支配的に定まる。従って、この各面積が実質的に等しくなれば、各抵抗値の変動量も等しくなる。この場合、第２の配線層が前記第１〜第３の抵抗体とそれぞれ対向する各面積をが同一であっても、各抵抗値の変動への影響を低減できる。
従って、このラダー型抵抗回路をD/A変換器あるいはA/D変換器に用いれば、変換精度を高めることができる。
本発明のさらに他の態様によれば、ｎビットのデジタル信号をアナログ信号に変換するデジタル−アナログ変換器において、
長手軸方向に沿って延びる少なくとも第１〜第３の抵抗体をそれぞれ有する抵抗回路を、ｎ個接続して成るラダー型抵抗回路と、
各々の抵抗回路にそれぞれ接続されたｎ個のドライバ回路と、
を有し、
前記ラダー型抵抗回路は、
各々の前記抵抗回路の前記第１〜第３の抵抗体上に形成され、前記第１〜第３の抵抗体の各々の前記長手軸方向の端部と対向する位置にコンタクトホールを有する第１の絶縁層と、
前記第１の絶縁層上に形成され、前記第１のコンタクトホールを介して各々の前記抵抗回路内の前記第１〜第３の抵抗体を接続する第１の配線層と、
前記第１の配線層と同一層にて形成され、隣り合う前記抵抗回路同士を接続する第２の配線層と、
を有し、
各々の前記抵抗回路では、前記第１の抵抗体の両側にて前記長手軸方向と平行に前記第2,第３の抵抗体が配置され、
前記第２の配線層は、隣り合う前記抵抗回路の一方の前記第１の抵抗体の前記長手軸方向の一端と、隣り合う前記抵抗回路の他方の前記第１の抵抗体の前記長手軸方向の他端とを接続し、かつ、前記一方及び他方の第１の抵抗体間に位置する他の抵抗体の上方を通過して延在形成され、
前記ｎ個のドライバ回路は、各々の前記抵抗回路の前記第３の抵抗体にそれぞれ接続され、かつ、前記長手軸方向の一端側に揃えて配設されていることを特徴とする。
この発明によれば、各々の抵抗回路に接続される各々のドライバ回路は、長手軸方向の一端側に揃えて配置できるので、冗長なスペースを省略できる。従って、このラダー型抵抗回路が搭載される半導体装置の高集積化が可能となる。
【図面の簡単な説明】
図１は、本発明の第１の実施の形態に係るラダー型抵抗回路の概略平面図である。
図２は、図１のＡ−Ａ断面図である。
図３は、図１のラダー型抵抗回路の等価回路図である。
図４は、図１に示す抵抗体の抵抗値の位置依存性を示す特性図である。
図５は、本発明の第２の実施の形態に係るラダー型抵抗回路の概略平面図である。
図６は、図５に示す第２の配線層が第１の抵抗体と対向する面積を説明するための概略説明図である。
図７は、図５に示す第２の配線層が第2,第３の抵抗体と対向する面積を説明するための概略説明図である。
図８は、本発明の第３の実施の形態に係るD/A変換器の概略平面図である。
図９は、図８に示すD/A変換器の等価回路図である。
図10は、図８に示すD/A変換器の積分直線性誤差を示す特性図である。
図11は、図８に示すD/A変換器の微分直線性誤差を示す特性図である。
図12は、本発明の第４の実施の形態に係るラダー型抵抗回路の概略平面図である。
図13は、図12のＡ−Ａ断面図である。
図14は、図12のＢ−Ｂ断面図である。
図15は、図12のＣ−Ｃ断面図ある。
図16は、本発明の第５の実施の形態に係るA/D変換器のブロック図である。
図17は、本発明の比較例であるラダー型抵抗回路の概略平面図である。
図18は、図17に示すラダー型抵抗回路の等価回路図である。
図19は、従来のラダー型抵抗回路の平面図である。
図20は、図19に示すラダー型抵抗回路の等価回路図である。
図21は、図19に示すラダー型抵抗回路を用いて構成したD/A変換器の積分直線性誤差を示す特性図である。
図22は、図19に示すラダー型抵抗回路を用いて構成したD/A変換器の微分直線性誤差を示す特性図である。
発明を実施するための最良の形態
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るラダー型抵抗回路10の平面図であり、図２は図１のＡ−Ａ断面図である。
図１において、このラダー型抵抗回路10は、第（Ｎ−１），第N,第（Ｎ＋１）の抵抗回路12,14,16…を有し、各抵抗回路12,14,16にはドライバ回路17,18,19が接続されている。各抵抗回路12,14,16は、長手軸方向を矢印Ｘ方向とする第１〜第３の抵抗体20,30,40を有する。第2,第３の抵抗体20,30は、第１の抵抗体10の両側にて長手軸方向Ｘと平行に配置されている。これら第１〜第３の抵抗体20,30,40は同一長さでかつ同一幅を有し、等間隔で配列されている。なお、これら第１〜第３の抵抗体20,30,40は、例えば絶縁体上にポリシリコンを形成し、イオンドーピング後にパターニングされることで形成される。
図２に示すように、第１〜第３の抵抗体20,30,40上には絶縁層50が形成されている。この絶縁層50には、図２に示すように第１の抵抗体20の長手軸方向Ｘの両端部と対向する位置にコンタクトホール51,52が形成されている。同様に、第2,第３の抵抗体30,40と対向する位置にも、絶縁層50にコンタクトホール53〜56が形成されている。
図２に示すように、絶縁層50上には例えばAlを用いて第１の配線層60が形成されている。この第１の配線層60は、図１に示すように、各抵抗回路12〜14内にて第1,第２の抵抗体20,30同士と第2,第３の抵抗体30,40同士とを接続するためのものである。第１の配線層60は、第１〜第３の抵抗体20,30,40の長手軸方向Ｘの両端部と対向する位置に形成されてコンタクトホール51〜56に埋め込まれるコンタクト用配線部61〜66を有する。第１の配線層60はさらに、コンタクト用配線部61,63間を接続して、隣り合う第1,第２の抵抗体20,30同士を接続する第１の抵抗接続用配線部67を有する。第１の配線層60はさらに、コンタクト用配線部64,66間を接続して、第2,第３の抵抗体20,30同士を接続する第２の抵抗接続用配線部68を有する。この第２の抵抗接続用配線部68は、第１〜第３の抵抗体20〜40の抵抗形成の外側を迂回して形成されている。従って、第1,第２の抵抗接続用配線部67,68は、第１〜第３の抵抗体20〜40の上方を通過することはない。
さらに、図１に示すように、各抵抗回路12〜16同士を接続する第２の配線層70が設けられている。この第２の配線層70は、第１の配線層60と同層にて、同一材料例えばAlにて形成されている。この第２の配線層70は、隣合う抵抗回路同士を接続するもので、例えば、第Ｎの抵抗回路14内の第１の抵抗体10のコンタクト用配線部61と、第（Ｎ＋１）の抵抗回路16内の第１の抵抗体10コンタクト用配線部62とを接続している。図１では、第２の配線70は、長手軸方向Ｘに対して一定の傾斜角度（例えば45゜）にて直線状に延在形成されている。このため、第２の配線層70は、第Ｎの抵抗回路14内の第1,第２の抵抗体10,20と、第（Ｎ＋１）の抵抗体16内の第1,第３の抵抗体10,30の上方を通過している。
上述した第１〜第３の抵抗体20〜40、絶縁層50、第1,第２の配線層60,70は、半導体基板上にてロジック回路を形成するための半導体製造プロセスを兼用して形成され、それにより半導体装置が完成する。
ここで、第Ｎの抵抗回路14の第１の抵抗体20については考察すると、図１に示すように、コンタクト用配線部61には、第（Ｎ＋１）の抵抗回路16と接続するための第２の配線層70が接続されると共に、コンタクト用配線部62には、第（Ｎ−１）の抵抗回路12と接続するための第２の配線層70が接続されている。
図１に示すように、コンタクト用配線部61と接続された第２の配線層70が第１の抵抗体20と対向する斜線部の面積をS1とし、コンタクト用配線部62と接続された第２の配線層70が第１の抵抗体10と対向する斜線部の面積をS2とする。同様に、第２の配線層70が第2,第３の抵抗体と対向する斜線部の面積を、図１に示すようにそれぞれS3,S4とする。
本実施の形態の構成によれば、S1＋S2＝S3＝S4が成立する。換言すれば、第２の配線層70が第１〜第３の抵抗体20,30,40のそれぞれと対向する面積は等しくなる。従って、ピエゾ効果に起因して生ずる第１〜第３の抵抗体20〜40の抵抗値の変動量のばらつきを低減できる。結果として、第１〜第３の抵抗体20〜40の抵抗比をほぼ一定にできる。
図３は、図１のラダー型抵抗回路の等価回路図である。ここで、図１に示す第（Ｎ−１）の抵抗回路12内の第１〜第３の抵抗体20,30,40の抵抗値をそれぞれR1,R2,R3とする。また、図１に示す第Ｎの抵抗回路12内の第１〜第３の抵抗体20,30,40の抵抗値をそれぞれR4,R5,R6とする。同様に、図１に示す第（Ｎ＋１）の抵抗回路12内の第１〜第３の抵抗体20,30,40の抵抗値をそれぞれR7,R8,R9とする。図３の等価回路は、上記のように定義した抵抗値R1〜R9の接続状態を示している。
ここで、本実施の形態では、各抵抗体の抵抗値は等しく設定され、R1＝R2＝R3＝R4＝R5＝R6＝R7＝R8＝R9＝Ｒである。従って、図３に示すように、抵抗値Ｒ（＝R1＝R4＝R7）と抵抗値2R（＝R2＋R3＝R5＋R6＝R8＋R9）とがラダー方式で接続されたＲ−2Rラダー型抵抗回路が構成されることが分かる。
また、本実施の形態によれば、図１及び図３に示すように、ドライバ回路17,18,19を、長手軸方向Ｘの一端側に揃えて配置することができる。これにより、このラダー型抵抗回路を搭載した半導体装置には冗長なレイアウト面積が生じず、チップ面積を縮小できる。
第１の実施の形態の比較例を図17に示し、その等価回路図を図18に示す。図17に示すラダー抵抗型回路では、第１〜第３の抵抗体20〜40の配列方法は第１の実施と形態と同一であるが、第1,第２の配線層60,70の接続を変更したものである。この場合、第１の配線層60が第１〜第３の抵抗体20〜40の各々と対向する面積をほぼ等しくできても、図17、図18に示すようにドライバ回路17,19は長手軸方向Ｘのそれぞれ異なる端部に位置される。従って、この比較例の構成では、冗長なレイアウト面積が生じてしまう点で、本発明より劣っている。
また、図17に示す比較例においては、第１〜第３の抵抗体20〜40の大部分の領域上には第１の配線層60が存在せず、Alパターンが疎の状態となっている。このラダー型抵抗回路は上述した通りロジック回路と同一のプロセスにて形成される。このとき、ロジック回路領域ではAlパターンが密であるのに対して、ラダー型抵抗回路領域ではAlパターンが疎となる。同一基板上にてAlパターンの粗密に偏りがあると、正確なエッチングの妨げとなり、配線不良が生ずる。
この点、第１の実施の形態では、図17の比較例よりも第１〜第３の抵抗体20〜40の上方に比較的密のAlパターンを確保できるので、Al配線不良を低減できる。。
本実施の形態では、第１〜第３の抵抗体20〜40の配列ピッチが一定になっている。換言すれば、第2,第３の抵抗体30,40は、第１の抵抗体10の中心線に対して線対称の配置となっている。このことは、第１〜第３の抵抗体20〜40の抵抗値の誤差を抑制するように働く。各々の抵抗体の抵抗値は、位置依存性を有し、一般的には図４に示すように、位置に依存して抵抗体の厚さあるいは導電率が変化するため、位置に依存して抵抗体の抵抗値が単調に増加し、あるいは減少する。しかし、図４に示すように、第１の抵抗体20〜第３の抵抗体40の各抵抗値の関係は、上述した線対称配置の関係から、R1≒（R2＋R3）/2となり、各抵抗値の誤差を低減できる。
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るラダー型抵抗回路100を示している。なお、図５において、図１と同一機能を有する部材については、図１と同一符号を付してその説明を省略する。
図５のラダー型抵抗回路100が図１のラダー型抵抗回路10と異なる点は、図１の第２の配線層10に代えて図５に示す形状の第２の配線層110を用いた点である。
図５に示す第２の配線層110は、長手軸方向Ｘと平行な第１〜第４の平行配線部111,113,115,117と、長手軸方向Ｘと直交して第１〜第４の平行配線部間を接続する第１〜第３の直交配線部112,114,116とを有する。
第１の平行配線部111は、第Ｎの抵抗回路14のコンタクト用配線部61に接続され、第４の平行配線部117は第（Ｎ＋１）の抵抗回路16のコンタクト用配線部62に接続されている。
ここで、図５に示すように、第２の配線層110の長手軸方向Ｘに沿った全長をＬとする。このとき、第1,第４の平行配線部111,117の長手軸方向Ｘの実質的長さはL/6であり、第2,第３の平行配線部113,115の長手方向Ｘの実質的長さはL/3である。ここで、実質的長さとは、配線部の幅を含まない有効長さを意味する。
ここで、第１の平行配線部111および第１の直交配線部112が第１の抵抗体20と対向する面積をS1とし、第４の平行配線部117及び第３の直交配線部116が第１の抵抗体20と対向する面積をS2とする。
図６は、面積S1,S2を斜線部にて示している。ここで、第１の抵抗体20の幅をWrとし、第２の配線層110の幅をWwとすると、面積S1,S2は下記の通りとなる。
S1＝S2＝Ww（L/6＋Wr/2）                 …（１）
また、第２の平行配線部113、第１の直交配線部112及び第２の直交配線部114が第２の抵抗体30と対向する面積をS3とし、第３の平行配線部115、第２の直交配線部114及び第３の直交配線部116が第３の抵抗体40と対向する面積をS4とする。面積S3,S4は共に等しく、これらは図７を参照すると下記の通り求められる。
S3＝S4＝Ww（L/3＋Wr）                   …（２）
式（１）（２）から、S1＋S2＝S3＝S4＝Ww（L/3＋Wr）となることが分かる。このことは、第２の配線層110が第１〜第３の抵抗体20〜40の各々と対向する各面積が共に等しいことを意味し、第１の実施の形態と同じことが成立する。
従って、この第２の実施の形態においても、ピエゾ効果に起因して生ずる第１〜第３の抵抗体20〜40の抵抗値の変動量のばらつきを低減できる。
ここで、本実施の形態では、各平行配線部111,113,115,117の中心線は、第１〜第３の抵抗体20〜40の中心線と一致している。このため、各平行配線部111,113,115,117をパターニングするためのマスクに多少の位置ずれが生じたとしても、各平行配線部111,113,115,117の一部が第１〜第３の抵抗体20〜40と非対向で形成される虞が低減する。この結果、マスクずれに起因して、第１〜第３の抵抗体20〜40の抵抗値の変動量のばらつきが増大する虞も低減する。
（第３の実施の形態）
図８は、図５に示すラダー型抵抗回路100を用いて構成される４ビットのD/A変換器200を示し、図９はその等価回路図である。図８において、このD/A変換器200は、第１〜第４の抵抗回路201〜204を有する。第１の抵抗回路201は、第１の抵抗体R2、第２の抵抗体R3及び第３の抵抗体R4を有し、第２の抵抗体R3は抵抗体R1を介して接地されている。また、第３の抵抗体R4、に１ビット目のデジタル信号S1が入力されるドライバ回路205が接続されている。
第２の抵抗回路202は、第１の抵抗体R5、第２の抵抗体R6及び第３の抵抗体R7を有し、第３の抵抗体R7に、２ビット目のデジタル信号R2が入力されるドライバ回路206が接続されている。
第３の抵抗回路203は、第１の抵抗体R8、第２の抵抗体R9及び第３の抵抗体R10を有し、第３の抵抗体R10に、３ビット目のデジタル信号S3が入力されるドライバ回路207が接続されている。
第４の抵抗回路204は、第１の抵抗体R11、第２の抵抗体R12及び第３の抵抗体R13を有し、第３の抵抗体R13に、４ビット目のデジタル信号S4が入力されるドライバ回路208が接続されている。
各ドライバ回路205〜208に入力されるデジタル信号S1〜S4は“0"または“1"である。このとき、各ドライバ回路205〜208は、デジタル信号S1〜S4がLOW（０）の時にOVを出力し、HIGH（１）であるときは電源電圧VDDを出力する。
出力Voutが得られる差動増幅器209には、そのマイナス端子に入力抵抗RINが接続され、プラス端子にはバイアス電圧VB＝0V）が入力される。また、差動増幅器209のマイナス端子及び出力端子間には帰還抵抗（Rf1＋Rf2）が接続されている。
また、図８に示すラダー型抵抗回路では、図５と同様に、第１〜第４の抵抗回路201,202,203,204間は３本の第２の配線層110にて接続されている。さらに、第４の抵抗回路204は第２の配線層110を介して入力抵抗体RINと接続される。
本実施の形態では、第1,第２のダミー配線層210,211が設けられている。第１のダミー配線層210は、抵抗体R1〜R3の上方にて第２の配線層110と同一層にて形成され、第２の配線層110の一部と同一パターンにて形成されている。第２のダミー配線層211は、抵抗体RIN,Rf2の上方にて第２の配線層110と同一層にて形成され、第２の配線層110の一部と同一パターンにて形成されている。
ここで、各抵抗体R1〜R13の抵抗値をr0とし、入力抵抗RINの抵抗値をrin、帰還抵抗（Rf1＋Rf2）の合成抵抗値をrfとすると、出力電圧Voutは書きの通りとなる。
0003575026.tif 000002
0003575026.tif 000003
ここで、rf＝２×r0,rin＝r0とすると、
0003575026.tif 000004
となる。
次に、基準電圧VBをVdd/2とすると、出力電圧Voutは下記の通りとなる。
0003575026.tif 000005
0003575026.tif 000006
ここで、rf＝２×r0,rin＝r0とすると、
0003575026.tif 000007
となる。よって、
0003575026.tif 000008
となる。
ここで、式（３）（６）に示すように、出力電圧Voutのフルスケール計数として−rf/（r0＋rin）を有するため、抵抗値rf,r0,rinの抵抗比の精度を高くする必要がある。本実施の形態では、４本の第２の配線層110と第1,第２のダミー配線層210,211の存在により、各抵抗体R1〜R13,RIN,Rf1,Rf2の抵抗値の変動は全て等しくなる。従って、出力電圧Voutのフルスケールの計数は、−rf/（r0＋rin）＝−１とすることができ、フルスケール電圧の誤差を少なくすることができる。よって、D/Aコンバータ200の変換精度を向上することができる。
本実施の形態のD/A変換器200を用いて、LSBの積分直線性誤差の特性を図10に、LSBの微分直線性誤差を図11に示す。図19に示す従来のラダー型抵抗回路を用いて製造されたD/A変換器の上記各特性は、図21、図22の通りである。図10と図21、図11と図22との比較から明らかな通り、本実施の形態のD/A変換器200では両特性が従来よりも向上していることが分かる。
（第４の実施の形態）
図12は、本発明の第４の実施の形態に係るラダー型抵抗回路300の平面図である。図13〜図15は、それぞれ図12のＡ−Ａ断面図、Ｂ−Ｂ断面図及びＣ−Ｃ断面図である。なお、図12〜図15において、図１及び図５と同一機能を有する部材については同一符号を付してその説明を省略する。なお、本実施の形態では、図１及び図５の絶縁層50を第１の絶縁層と称し、コンタクトホール51〜56を第１のコンタクトホールと称する。
図12〜図15において、このラダー型抵抗回路300は、第１の配線層60と同一層に形成される第２の配線層70,110を設けずに、それとは異なる層に第２の配線層330を形成している。すなわち、第１〜第３の抵抗体20〜40の上には第１の絶縁層50が形成され、この第１の絶縁層50上に第１の配線層60及びダミー配線層310が形成され、これは図12において実線で示されている。さらに、第１の配線層60及びダミー配線層310の上に第２の絶縁層320が設けられ、その第２の絶縁層320上に第２の配線層330を設けている。第２の配線層330は、図12においてハッチングで示している。また、第２の配線層330は、第２の絶縁層320に形成された第２のコンタクトホール340を介して第１の配線層60と接続されている。
このダミー配線層310が第１〜第３の抵抗体20〜40の各々と対向する面積をそれぞれS1,S2,S3とする。また、第２の配線層330が第１〜第３の抵抗体20〜40と対向する面積をそれぞれS4,S5,S6とする。
このとき、S1＝S2＝S3であり、かつ、S1≫S4,S2≫S5,S3≫S6が成立する。こうすると、ピエゾ効果に起因して第１〜第３の抵抗体20〜40に生ずる抵抗値の変動は、面積S1〜S3の影響が主体的となる。従って、面積S4,S5,S6が非同一であってもその影響はほとんどなく、S1＝S2＝S3であるために各抵抗間20〜40に生ずる抵抗値の変動がほぼ同一となる。
（第５の実施の形態）
この第５の実施の形態は、本発明に係るD/A変換器を用いて構成されるA/D変換器に関する。D/A変換器を用いて構成されるA/D変換器は公知であり、例えば図16に示す遂次比較型A/D変換器400を挙げることができる。このA/D変換器400は、アナログ信号を標本化する標本化回路401と、D/A変換器402と、標本化回路401とD/A変換器402との出力を比較するコンパレータ403と、発振器404からのクロックに基づいて各種タイミング信号を出力するシーケンス回路405と、シーケンス回路405からのタイミング信号に従ってコンパレータ403の出力に基づいてD/A変換器402を制御する遂次比較型レジスタ406とを有する。
図16に示すD/A変換器402に本発明のD/A変換器を用いれば、精度高くアナログ−デジタル変換を実行することができる。
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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