(57)【特許請求の範囲】
【請求項１】
少なくとも、任意の容量を持つ少なくとも１つのメモリアレイ、及び、前記メモリアレイ内の複数のメモリセルのうちのいずれかを選択するためのデコーダ回路、及び、前記メモリセルからのデータを増幅するセンスアンプを有するメモリマクロと、
前記メモリセルを指定するアドレスを発生するためのアドレス発生回路と、
前記メモリセルに対する書き込み又は読み出しの命令を発生するためのコマンド発生回路と、
前記メモリセルへ書き込むデータを発生するためのデータ発生回路と、
を備え、
前記アドレス発生回路は、ローアドレス発生回路とカラムアドレス発生回路とセグメントアドレス発生回路とを備えるとともに、
前記メモリマクロに入力される第１制御信号の１サイクル中に、前記セグメントアドレス発生回路により発生されるセグメントアドレスは、一巡するよう構成されている、
ことを特徴とする半導体集積回路。
【請求項２】
前記セグメントアドレス発生回路は、前記メモリマクロの動作試験の開始を示す信号が入力されることを条件に、動作を開始するよう構成されている、ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記メモリマクロの動作試験の開始を示す信号は、この信号を保持する機能を有するアドレス発生制御回路へ入力され、前記アドレス発生制御回路からの動作試験を開始する信号が入力されることを条件に、前記セグメントアドレス発生回路は、動作を開始するよう構成されている、ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記セグメントアドレス発生回路は、複数ビット数のカウンタ回路を備えており、
前記カウンタ回路における最下位ビットを第２制御信号として用い、この第２制御信号に同期させて前記メモリアレイを順次選択する、
ことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記セグメントアドレス発生回路は、前記メモリマクロが発生するセンスアンプ駆動信号により動作を開始し、このセグメントアドレス発生回路内に設けられた前記カウンタ回路から出力されるストップ信号で動作を終了する、ことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記セグメントアドレス発生回路が発生したセグメントアドレス信号を、前記メモリマクロ中のセグメントアドレスデコーダに入力し、
前記セグメントアドレスデコーダでは、前記メモリマクロの動作試験を開始する信号によって、前記セグメントアドレス発生回路からのセグメントアドレス信号を有効にし、これ以外のセグメントアドレス信号は無効にする、
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記コマンド発生回路には、書き込み命令と読み出し命令とデータ反転の命令とが格納されており、これらの命令のうちのいずれかを、前記カラムアドレス発生回路で発生するカラムアドレスが一巡した時点で選択する、ことを特徴とする、請求項１乃至請求項６のいずれかに記載の半導体集積回路。
【請求項８】
前記データ発生回路は、初期データを記憶するラッチ回路と、そのデータを反転する回路とを、備え、
このデータを反転する回路は、前記コマンド発生回路から出力される信号により動作する、
ことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体集積回路。
【請求項９】
メモリと論理回路とを混載した、前記メモリを通常にアクセスするための通常モードと前記メモリの動作試験をするための試験モードとを有する、半導体集積回路であって、
前記メモリを動作するのに必要な信号を発生する、動作信号発生回路を備え、
前記試験モードの際には、前記メモリの前記動作信号発生回路による動作と、前記論理回路の外部からの入力による動作とが、同時に行えるように、構成されており、
前記動作信号発生回路は、
前記メモリのアドレスを特定するのに必要な信号を発生するアドレス発生回路と、
前記メモリに書き込むデータを発生するデータ発生回路と、
前記メモリに対する命令を発生する機能コマンド発生回路と、
を備えるとともに、
前記メモリは、複数のセグメントを備えており、
前記アドレス発生回路は、前記複数のセグメントのうちの１つを選択するためのセグメントアドレス発生回路を備えており、
前記セグメントアドレス発生回路からの信号により、外部から入力された外部クロック信号の１サイクル中に、前記複数のセグメントのすべてが選択されるよう、構成されている、
ことを特徴とする半導体集積回路。
【請求項１０】
前記メモリはリフレッシュカウンタを内蔵する、ダイナミック型メモリから、構成されており、
前記アドレス発生回路は、
前記メモリ外に設けられたカラムアドレス発生回路で、前記メモリのアドレスのうちの、カラムアドレスを発生し、
前記メモリ内に設けられた前記リフレッシュカウンタで、前記メモリのアドレスのうちの、ローアドレスを発生する、  よう構成されている、
ことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記アドレス発生回路は前記メモリ外に設けられており、
前記アドレス発生回路で、前記メモリのカラムアドレスとローアドレスとを発生する、よう構成されている、
ことを特徴とする請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置へのベクタ印加方法と回路に関し、特に、大規模な記憶装置と論理回路とを混載した半導体集積回路のバーインに使用されるものである。
【０００２】
【従来の技術】
従来、半導体集積回路に対しては、品質を安定させ、性能不安定な製品を除去するために、バーイン（ｂｕｒｎ  ｉｎ）が行われている。バーインとは、高温条件のもとで半導体集積回路を一定の時間、例えば１０時間の動作をさせるものである。そして、これにより半導体集積回路にストレスを印加し、初期動作で不良が発生する半導体集積回路を顕在化させるものである。
【０００３】
図１２に、従来の半導体集積回路の概念図を示す。この半導体集積回路１は、ＤＲＡＭ２と論理回路３とを混載している。つまり、記憶装置として、ダイナミック型メモリであるＤＲＡＭ２を搭載している。このＤＲＡＭ２には、入力側に入力回路２１が設けられており、出力側に出力回路２２が設けられている。入力回路２１の入力の前段における論理回路３上には、マルチプレクサ３１、３２が設けられている。これと同様に、出力回路２２の次段における論理回路３上にも、マルチプレクサ３３、３４が設けられている。これらのマルチプレクサ３１、３２、３３、３４には、外部からのモード選択信号ＴＭが入力されている。このモード選択信号ＴＭは、この半導体集積回路１を、ＤＲＡＭ試験モード又は通常モードに切り替えるための信号である。このモード選択信号ＴＭにより、マルチプレクサ３１、３２は、外部信号ＩＮ１〜ＩＮｎからの入力と、論理回路からの入力とのうちの、いずれを入力回路２１へ出力するかを、切り替えられるようになっている。同様に、このモード選択信号ＴＭにより、マルチプレクサ３３、３４は、ＤＲＡＭ２における出力回路２２からの入力を、出力端子ＯＵＴ１〜ＯＵＴｎへ出力するか、又は、論理回路３へ出力するかを、切り替えられるようになっている。つまり、これらのマルチプレクサ３１、３２、３３、３４により、ＤＲＡＭ２を試験する場合に、外部からこのＤＲＡＭ２を直接アクセスすることができるようになっている。
【０００４】
モード選択信号ＴＭがＤＲＡＭ試験モードの時には、外部信号ＩＮ１〜ＩＮｎはＤＲＡＭ２の入力回路２１に転送される。そして、ＤＲＡＭ２の出力回路２２からの出力信号は外部端子ＯＵＴ１〜ＯＵＴｎから出力される。一方、モード選択信号ＴＭが通常モードの時には、論理回路３からの信号がＤＲＡＭ２の入力回路２１に転送される。そして、ＤＲＡＭ２の出力回路２２から出力信号は論理回路３で処理される。
【０００５】
図１３は、前述したＤＲＡＭ２の内部構造をブロックで示した図である。この図１３からわかるように、入力回路２１には、ローアドレス信号ＲＡ０−ｉと、カラムアドレス信号ＣＡ０−ｋと、セグメントアドレス信号ＳＡ０−ｊと、書き込みデータ信号Ｄ０−ｎと、クロック信号ＣＬＫと、読み出し信号ＲＤと、書き込み信号ＷＴと、リフレッシュ信号ＲＥＦとが、入力される。これらの信号は、前述した外部信号ＩＮ１〜ＩＮｎを具体的に示したものである。出力回路２２からは、読み出しデータ信号Ｑ０〜Ｑｎが出力される。この信号は、前述した出力信号ＯＵＴ１〜ＯＵＴｎを具体的に示したものである。ＤＲＡＭ２の内部には、リフレッシュカウンタ及び制御回路２３と、セグメントアドレスデコーダ２４と、制御回路２５とが、設けられている。
【０００６】
また、このＤＲＡＭ２には、複数のセグメントＳＧ１〜ＳＧ４が設けられている。これらのセグメントＳＧ１〜ＳＧ４は、それぞれ、カラムデコーダ２６と、メモリアレイ２７と、ローデコーダ２８とを、備えて構成されている。カラムデコーダ２６には、カラムアドレス信号ＣＡ０−ｋからの波形整形された相補信号と、セグメントアドレスデコーダ２４からの制御信号とが、入力される。このセグメントアドレスデコーダ２４には、セグメントアドレス信号ＳＡ０−ｊが入力される。メモリアレイ２７は、マトリックス状に配置された複数のメモリセルを備えて構成されている。ローデコーダ２８には、セグメントアドレスデコーダ２４からの信号と、リフレッシュカウンタ及び制御回路２３からの相補信号とが、入力される。このリフレッシュカウンタ及び制御回路２３からの相補信号は、このリフレッシュカウンタ及び制御回路に入力されたローアドレスＲＡ０−ｉの、相補信号である。
【０００７】
なお、ＤＲＡＭ特有の１ｓｔセンスアンプＳ／Ａは、メモリアレイ２７に含まれている。また、これらのセグメントＳＧ１〜ＳＧ４への書き込み及び読み出しを行うために、データ入出力回路２９を備えている。このデータ入出力回路２９には、書き込みデータ信号Ｄ０−ｎを入力回路２１で波形整形した信号と、読み出し信号ＲＤと書き込み信号ＷＴとが入力された制御回路２５からの制御信号とが、入力される。
【０００８】
次に、この図１３に基づいて、この半導体集積回路の動作を簡単に説明する。まず、書き込みを行う場合は、ローアドレス信号ＲＡ０−ｉと、セグメントアドレス信号ＳＡ０−ｊと、カラムアドレス信号ＣＡ０−ｋとを、入力回路２１へ入力する。これらの信号で、前述した複数のメモリアレイ２７のうちの１つが選択される。この状態で、書き込み信号ＷＴを選択状態にすると、データ入出力回路２９から、メモリセル２７に書き込みデータ信号Ｄ０−ｎが書き込まれる。
【０００９】
読み出しを行う場合も、ローアドレス信号ＲＡ０−ｉと、セグメントアドレス信号ＳＡ０−ｊと、カラムアドレス信号ＣＡ０−ｋとを、入力回路２１へ入力する。これらの信号で、前述した複数のメモリアレイ２７のうちの１つが選択される。この状態で、読み出し信号ＲＤを選択状態にすると、メモリセル２７よりデータがデータ入出力回路２９に転送される。そして、データ入出力回路２９から、出力回路２２へ転送され、この出力回路２２から、出力信号Ｑ０−ｎとして、出力される。
【００１０】
このように、書き込み動作と読み出し動作の際には、１つのセグメントが選択される。これに対して、リフレッシュ信号ＲＥＦが入力された状態にある場合には、セグメントアドレスデコーダ２４がリフレッシュ信号ＲＥＦを受けて、すべてのセグメントＳＧ１〜ＳＧ４が選択される状態になる。そして、ローアドレスの選択は、リフレッシュカウンタ及び制御回路２３からの信号により行われる。
【００１１】
【発明が解決しようとする課題】
上述した図１２からもわかるように、入力端子ＩＮ１〜ＩＮｎ、出力端子ＯＵＴ１〜ＯＵＴｎは、本来の論理回路３の動作に必要な端子を兼用している場合が多い。これは、１つの半導体集積回路としてのピン数を削減するためであり、また、組み立て後も直接ＤＲＡＭ２をアクセスすることができるようにするためである。このため、ＤＲＡＭ２へのアクセスは、通常の動作又は試験のための動作のいずれかの選択となる。すなわち、ＤＲＡＭ２への読み出しあるいは書き込み動作は、論理回路３からの本来の動作か、又は、ＤＲＡＭ２を試験するための動作かの、二者択一となる。
【００１２】
このような半導体集積回路１においては、バーイン時のベクタ印加はＤＲＡＭ２と論理回路３とを完全に分けて印加するか、又は、論理回路３用のベクタで全てのメモリ・セルを読み出しあるいは書き込みするかのどちらかとなる。しかし、前者のようにＤＲＡＭ２と論理回路３とを完全に分けてベクタを印加する場合には、ＤＲＡＭ２と論理回路３を別々に行わなければならないため、バーイン時間が長くなるという問題がある。また、後者のように論理回路３用のベクタで全てのメモリ・セルをアクセスする場合には、バーイン装置のベクタ長などに問題があって現実的には不可能であるという問題がある。ここで、ベクタとは、ＤＲＡＭ２や論理回路３を動作させるのに必要なアドレスやデータや命令等の信号を意味する。
【００１３】
そこで本発明は、前記課題に鑑みてなされたものであり、バーイン時間を短くすることのできる半導体集積回路を提供することを目的とする。すなわち、バーイン時に、ＤＲＡＭ２と論理回路３とを同時に別々なベクタを用いてストレスを印加することのできる半導体集積回路を提供することを目的とする。しかも、ピン数の増加することのない半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体集積回路は、
少なくとも、任意の容量を持つ少なくとも１つのメモリアレイ、及び、前記メモリアレイ内の複数のメモリセルのうちのいずれかを選択するためのデコーダ回路、及び、前記メモリセルからのデータを増幅するセンスアンプを有するメモリマクロと、
前記メモリセルを指定するアドレスを発生するためのアドレス発生回路と、
前記メモリセルに対する書き込み又は読み出しの命令を発生するためのコマンド発生回路と、
前記メモリセルへ書き込むデータを発生するためのデータ発生回路と、
を備え、
前記アドレス発生回路は、ローアドレス発生回路とカラムアドレス発生回路とセグメントアドレス発生回路とを備えるとともに、
前記メモリマクロに入力される第１制御信号の１サイクル中に、前記セグメントアドレス発生回路により発生されるセグメントアドレスは、一巡するよう構成されている、
ことを特徴とする。
また、本発明に係る半導体集積回路は、
メモリと論理回路とを混載した、前記メモリを通常にアクセスするための通常モードと前記メモリの動作試験をするための試験モードとを有する、半導体集積回路であって、
前記メモリを動作するのに必要な信号を発生する、動作信号発生回路を備え、
前記試験モードの際には、前記メモリの前記動作信号発生回路による動作と、前記論理回路の外部からの入力による動作とが、同時に行えるように、構成されており、
前記動作信号発生回路は、
前記メモリのアドレスを特定するのに必要な信号を発生するアドレス発生回路と、
前記メモリに書き込むデータを発生するデータ発生回路と、
前記メモリに対する命令を発生する機能コマンド発生回路と、
を備えるとともに、
前記メモリは、複数のセグメントを備えており、
前記アドレス発生回路は、前記複数のセグメントのうちの１つを選択するためのセグメントアドレス発生回路を備えており、
前記セグメントアドレス発生回路からの信号により、外部から入力された外部クロック信号の１サイクル中に、前記複数のセグメントのすべてが選択されるよう、構成されている、
ことを特徴とする。
【００１５】
【発明の実施の形態】
本実施形態は、大規模な記憶装置と論理回路とを混載した半導体集積回路において、記憶装置への任意のベクタ発生を行うためのベクタ発生回路をその半導体集積回路上に設け、かつ、ベクタ発生回路を動作させる場合は論理回路からの入力信号を遮断することによって、効率的にバーインができるようにしたものである。より詳しくを、以下に図面を参照して説明する。
【００１６】
図１は、本実施形態に係る半導体集積回路を概念的に示す図である。この図１からわかるように、半導体集積回路１はＤＲＡＭ２と論理回路３とを備えて構成されている。ＤＲＡＭ２の入力側には、入力回路２１が設けられていおり、ＤＲＡＭ２の出力側には、出力回路２２が設けられている。また、ＤＲＡＭ２の内部には、リフレッシュカウンタ及び制御回路２３と、セグメントアドレスデコーダ２４とが、設けられている。このリフレッシュカウンタ及び制御回路２３は、メモリセルの特殊性から、セルフリフレッシュ機能が必要なため、設けられているものである。リフレッシュカウンタ及び制御回路２３は、ワード線選択のためのアドレスカウンタを持っている。
【００１７】
論理回路３上には、マルチプレクサ３１、３２、３３、３４が設けられている。すなわち、ＤＲＡＭ２の入力回路２１の入力側前段には、マルチプレクサ３１、３２が設けられている。これらのマルチプレクサ３１、３２には、入力端子ＩＮ１〜ＩＮｎからの入力信号と、論理回路３からの信号が、入力されるようになっている。また、ＤＲＡＭ２の出力回路２２の出力側次段には、マルチプレクサ３３、３４が設けられている。これらのマルチプレクサ３３、３４には、ＤＲＡＭ２からの出力信号と、論理回路３からの信号が、入力されるようになっている。これらのマルチプレクサ３１、３２、３３、３４には、モード選択信号ＴＭが入力されている。このモード選択信号ＴＭは、ＤＲＡＭ試験モード又は通常モードのいずれかを選択するための信号である。このモード選択信号ＴＭがＤＲＡＭ試験モードである場合には、マルチプレクサ３１、３２は、論理回路３からＤＲＡＭ２への入力を遮断する。
【００１８】
図１における図中右上からわかるように、半導体集積回路１は、ベクタ発生回路４０とマルチプレクサ４１とを、備えている。
【００１９】
マルチプレクサ４１には、半導体集積回路１の外部から、ベクタ発生制御信号ＭＢＩＣＭＤと、書き込みデータ初期値ＤＩＮと、データ反転制御信号ＤＩＮＩＮＶと、読み出し信号ＬＤＲＤと、書き込み信号ＬＤＷＴとが、入力されている。これらのうち、書き込みデータ初期値ＤＩＮは、書き込みデータの初期値を設定するための信号である。データ反転制御信号ＤＩＮＩＮＶと、読み出し信号ＬＤＲＤと、書き込み信号ＬＤＷＴとは、ベクタ発生回路４０内に設けられた後述する機能コマンド発生回路４５へ、読み出し・書き込みコマンドを事前に入力するための信号である。また、このマルチプレクサ４１には、モード選択信号ＴＭも入力されている。
【００２０】
ベクタ発生回路４０とリフレッシュカウンタ及び制御回路２３とにより、ＤＲＡＭ２のアドレスを特定するために必要な信号を発生する。すなわち、リフレッシュカウンタ及び制御回路２３でＤＲＡＭ２のローアドレスを発生し、ベクタ発生回路４０でＤＲＡＭ２のカラムアドレスとセグメントアドレスとを発生する。このベクタ発生回路４０は、カラムアドレス発生回路４２と、セグメントアドレス発生回路４３と、書き込みデータ発生回路４４と、機能コマンド発生回路４５と、アドレス発生制御回路４６とを、備えて構成されている。ベクタ発生回路４０には、マルチプレクサ４１を経由して、前述した、ベクタ発生制御信号ＭＢＩＣＭＤと、書き込みデータ初期値ＤＩＮと、データ反転制御信号ＤＩＮＩＮＶと、読み出し信号ＬＤＲＤと、書き込み信号ＬＤＷＴとが、入力されている。また、ベクタ発生回路４０には、ＤＲＡＭ２の内部に設けられているリフレッシュ・カウンタ及び制御回路２３から、キャリー信号ＲＣＲＹが、入力されている。さらに、ベクタ発生回路４０には、ＤＲＡＭ２からクロック信号ＣＬＫも入力されている。このクロック信号ＣＬＫは、論理回路３からＤＲＡＭ２へ供給されている外部からのクロック信号ＣＬＫと同様の信号である。
【００２１】
これに対して、ＤＲＡＭ２には、ベクタ発生回路４０から、カラムアドレス信号ＣＡ０〜ＣＡｎと、書き込みデータ信号Ｄ０〜Ｄｎと、読み出し信号ＲＤと、書き込み信号ＷＴと、ベクタ発生開始信号ＭＢＩとが、入力されている。これらの信号のうち、カラムアドレス信号ＣＡ０〜ＣＡｎと、書き込みデータ信号Ｄ０〜Ｄｎと、読み出し信号ＲＤと、書き込み信号ＷＴとは、入力回路２１に入力される。セグメントアドレス信号Ｓ０〜Ｓｎは、セグメントアドレスデコーダ２４に直接入力される。ベクタ発生開始信号ＭＢＩは、入力回路２１とリフレッシュカウンタ及び制御回路２３とセグメントアドレスデコーダ２４とに、入力される。このベクタ発生開始信号ＭＢＩはベクタ発生回路４０においてベクタの発生を開始することを示す信号であり、ベクタ発生回路４０で生成される。このベクタ発生開始信号ＭＢＩにより、リフレッシュ・カウンタ及び制御回路２３は通常の動作とは異なる動作をし、セグメントデコーダ２４は入力信号を切り換え、入力回路２１も入力信号を切り換える。
【００２２】
なお、図１の半導体集積回路１では、外部から入力される信号群はマルチプレクサ４１を経由してベクタ発生回路に入力されている。これは、論理回路３で本来必要としている信号と兼ねているためであるが、これらの信号群は半導体集積回路１上のＩ／Ｏ回路４から直接入力しても構わない。
【００２３】
図２は、ＤＲＡＭ２の内部構造を示すブロック図である。この図２からわかるように、入力回路２１には、ローアドレス信号ＲＡ０−ｉと、カラムアドレス信号ＣＡ０−ｋと、セグメントアドレス信号ＳＡ０−ｊと、書き込みデータ信号Ｄ０−ｎと、クロック信号ＣＬＫと、読み出し信号ＲＤと、書き込み信号ＷＴと、リフレッシュ信号ＲＥＦとが、入力される。これらの信号は、図１における外部信号ＩＮ１〜ＩＮｎを具体的に示したものである。出力回路２２からは、読み出しデータ信号Ｑ０〜Ｑｎが出力される。この信号は、図１における出力信号ＯＵＴ１〜ＯＵＴｎを具体的に示したものである。このＤＲＡＭ２の内部には、リフレッシュカウンタ及び制御回路２３と、セグメントアドレスデコーダ２４と、制御回路２５とが、設けられている。
【００２４】
また、このＤＲＡＭ２には、複数のセグメントＳＧ１〜ＳＧ４が設けられている。これらのセグメントＳＧ１〜ＳＧ４は、それぞれ、カラムデコーダ２６と、メモリアレイ２７と、ローデコーダ２８とを、備えて構成されている。カラムデコーダ２６には、外部からのカラムアドレス信号ＣＡ０−ｋからの波形整形された相補信号、又は、ベクタ発生回路４０からのカラムアドレス信号ＣＡ０−ｎが入力されている。また、カラムデコーダ２６には、セグメントアドレスデコーダ２４からの制御信号が入力されている。このセグメントアドレスデコーダ２４には、外部からのセグメントアドレス信号ＳＡ０−ｊと、ベクタ発生回路４０からのセグメントアドレス信号ＳＡ−ｎとが、入力されている。
【００２５】
メモリアレイ２７は、マトリックス状に配置された複数のメモリセルを備えて構成されている。ローデコーダ２８には、セグメントアドレスデコーダ２４からの信号と、リフレッシュカウンタ及び制御回路２３からの相補信号とが、入力される。セグメントアドレスデコーダ２４からの信号により、これらのセグメントＳＧ１〜ＳＧ４のいずれか１つのセグメントが選択される。４つのセグメントＳＧ１〜ＳＧ４のうちのどのセグメントを選択するかは、外部からセグメントアドレスデコーダ２４に入力されるセグメントアドレス信号ＳＡ０−ｊ又はベクタ発生回路４０からのセグメントアドレス信号Ｓ０−ｎにより、決定される。セグメントアドレスデコーダ２４が、これらセグメントアドレス信号ＳＡ−ｊとセグメントアドレス信号Ｓ０−ｎとのうちの、いずれのセグメントアドレス信号を選択するかは、ベクタ発生開始信号ＭＢＩにより、切り換えられる。また、リフレッシュカウンタ及び制御回路２３からは、ローアドレスが発生する。このリフレッシュカウンタ及び制御回路２３には、外部からのローアドレス信号ＲＡ０−ｉが入力されている。リフレッシュカウンタ及び制御回路２３は、通常の書き込み読み出し動作の際には、外部からのローアドレス信号ＲＡ０−ｉにより、ローアドレスを特定する。一方、リフレッシュ動作やテスト動作の際には、このリフレッシュカウンタ及び制御回路２３でローアドレスを発生させる。
【００２６】
なお、ＤＲＡＭ特有の１ｓｔセンスアンプＳ／Ａは、メモリアレイ２７に含まれている。また、これらのセグメントへの書き込み及び読み出しを行うために、データ入出力回路２９を備えている。このデータ入出力回路２９には、入力回路２１で波形整形した書き込みデータ信号Ｄ０−ｎと、読み出し信号ＲＤと書き込み信号ＷＴとが入力された制御回路からの制御信号とが、入力される。
【００２７】
図３は、入力回路２１の回路構成の一例を示す図である。この図３からわかるように、入力回路２１は、ＯＲ回路ＯＲ１と、ゲート回路Ｇ１、Ｇ２と、インバータＮ１、Ｎ２とを、備えて構成される。ＯＲ回路ＯＲ１には、論理回路３からのリフレッシュ信号ＬＯＧＩＣＲＥＦと、ベクタ発生開始信号ＭＢＩとが、入力される。そして、このＯＲ回路ＯＲ１からは、ＤＲＡＭリフレッシュ信号ＤＲＡＭＲＥＦが制御回路２５（図２参照）へ出力される。ゲート回路Ｇ１には、論理回路３からの信号ＬＯＧＩＣＩＮが入力され、ゲート回路Ｇ２には、ベクタ発生回路４０からの信号ＴＳＴＩＮが入力される。信号ＬＯＧＩＣＩＮは論理回路３からの信号の総称であり、カラムアドレス信号ＣＡ０−ｋがこれに該当する。信号ＴＳＴＩＮはベクタ発生回路４０からの信号の総称であり、カラムアドレス信号ＣＡ０−ｎがこれに該当する。これらゲート回路Ｇ１、Ｇ２には、ベクタ発生開始信号ＭＢＩも入力されており、いずれか一方が択一的に通過状態になるように構成されている。すなわち、ゲート回路Ｇ１、Ｇ２の一方の制御電極にベクタ発生開始信号ＭＢＩが入力され、他方の制御電極にベクタ発生開始信号ＭＢＩを反転させた信号が入力されるようになっている。これらゲート回路Ｇ１、Ｇ２からの信号は、インバータＩＮ２に入力される。そして、このインバータＮ２からＤＲＡＭ２へ入力される信号ＤＲＡＭＩＮが出力される。この信号ＤＲＡＭＩＮは、ＤＲＡＭ２へ入力される信号の総称であり、上記の例では、カラムアドレス信号ＣＡ０−ｋ又はカラムアドレス信号ＣＡ０−ｎの一方である。
【００２８】
この図３からわかるように、入力回路２１は、ベクタ発生開始信号ＭＢＩに応じて、論理回路３からの信号ＬＯＧＩＣＩＮと、ベクタ発生回路４０からの信号ＴＳＴＩＮとを、切り替える。また、ベクタ発生開始信号ＭＢＩに応じて、ＤＲＡＭ２をリフレッシュ動作にするために、強制的なリフレッシュコマンドであるＤＲＡＭリフレッシュ信号ＤＲＡＭＲＥＦを有効にする。
【００２９】
なお、図３では、リフレッシュ信号ＬＯＧＩＣＲＥＦとベクタ発生開始信号ＭＢＩとを、ＯＲ回路ＯＲ１に入力しているが、同様な動作をするのであれば、特にＯＲ回路である必要はない。
【００３０】
図４は、ベクタ発生回路４０のブロック図を示す図である。この図４からわかるように、ベクタ発生回路４０は、カラムアドレス発生回路４２と、セグメントアドレス発生回路４３と、書き込みデータ発生回路４４と、機能コマンド発生回路４５と、アドレス発生制御回路４６とを、備えて構成されている。
【００３１】
カラムアドレス発生回路４２には、リフレッシュカウンタおよび制御回路２３から出力されるインクリメントが終了した信号であるキャリー信号ＲＣＲＹ（デクリメントが終了した場合はボロー信号）と、ＤＲＡＭ２から供給されるクロック信号ＣＬＫと、ベクタ発生開始信号ＭＢＩとが、入力される。そして、このカラムアドレス発生回路４２は、カラムアドレス信号ＣＡ０−ｎを、ＤＲＡＭ２の入力回路２１へ供給する。すなわち、カラムアドレス発生回路４２は、リフレッシュカウンタ及び制御回路２３におけるローアドレスが一巡したのちに、カラムアドレスを１つカウントアップするように構成された回路である。このカラムアドレス発生回路４２は、また、キャリー信号ＭＣＣＲＹを、機能コマンド発生回路４５へ供給する。
【００３２】
セグメントアドレス発生回路４３には、ＤＲＡＭ２からのセンスアンプ駆動信号ＳＡＥと、ベクタ発生開始信号ＭＢＩとが入力される。そして、このセグメントアドレス発生回路４３は、ＤＲＡＭ２のセグメントアドレスデコーダ２４へ、セグメントアドレス信号Ｓ０−ｎを供給する。このセグメントアドレス発生回路４３は、外部のクロック信号ＣＬＫの１サイクル中に、ＤＲＡＭ２内のすべてのセグメントＳＧ１〜ＳＧ４を選択するための信号を発生する回路である。
【００３３】
これらの、カラムアドレス発生回路４２と、セグメントアドレス発生回路４３と、前述したＤＲＡＭ２内のリフレッシュカウンタ及び制御回路２３とで、ＤＲＡＭ２のアドレスを特定するのに必要な信号を発生するアドレス発生回路を構成する。すなわち、アドレスのうちローアドレスは、リフレッシュカウンタ及び制御回路２３で発生させる。このようにリフレッシュカウンタ及び制御回路２３で発生することのできるローアドレスを活用することにより、ベクタ発生回路４０の素子数が削減される。但し、このベクタ発生回路４０にローアドレス発生回路を別途設けることにより、ＤＲＡＭ２のアドレスを特定するのに必要な信号のすべてを、ベクタ発生回路４０で発生させることも可能である。また、カラムアドレス発生回路４２により順次カラムアドレスをインクリメントしていき、このカラムアドレスが一巡した時点で、リフレッシュカウンタ及び制御回路２３によりローアドレスをインクリメントするようにするこも可能である。
【００３４】
書き込みデータ発生回路４４には、論理回路３からの書き込みデータの初期値である書き込みデータ初期値ＤＩＮ０−ｎと、書き込み信号ＬＤＷＴと、機能コマンド発生回路４５からのデータ反転制御信号ＩＮＶＦＬＧとが、入力される。そして、この書き込みデータ発生回路４４は、ＤＲＡＭ２の入力回路２１へ、書き込みデータ信号Ｄ０−ｎを供給する。
【００３５】
機能コマンド発生回路４５には、カラムアドレス発生回路４２からのキャリー信号ＭＣＣＲＹと、論理回路３からの読み出し信号ＬＤＲＤと、データ反転制御信号ＤＩＮＩＮＶとが、入力される。そして、この機能コマンド発生回路４５は、ＤＲＡＭ２の入力回路２１へ、読み出し信号ＲＤと、書き込み信号ＷＴとを、供給する。すなわち、この機能コマンド発生回路４５は、ＤＲＡＭ２内のすべてのアドレスのアクセスが完了した時点で、ＤＲＡＭ２への新たな命令を発生させる回路である。
【００３６】
アドレス発生制御回路４６には、論理回路３からのベクタ発生制御信号ＭＢＩＣＭＤと、クリア信号ＣＬＥＡＲとが、入力される。このアドレス発生制御回路４６には、本実施形態では、セット・リセットラッチ回路を用いている。すなわち、Ｓ端子には、ベクタ発生制御信号ＭＢＩＣＭＤが入力される。Ｒ端子には、クリア信号ＣＬＥＡＲが入力される。このラッチ回路は、一般的に、セットすると１レベルを出力し、リセットすると０レベルを出力する。本実施形態ではベクタ発生制御信号ＭＢＩＣＭＤが１レベルのときはセットし、クリア信号ＣＬＥＡＲが１レベルのときはリセットするようになっている。したがって、このアドレス発生制御回路４６は、ベクタ発生制御信号ＭＢＩＣＭＤを保持して、ベクタ発生開始信号ＭＢＩとして出力する働きを有するとともに、クリア信号ＣＬＥＡＲが入力された場合はこのベクタ発生開始信号ＭＢＩを解除する働きを有することとなる。このベクタ発生開始信号ＭＢＩは、上述のように、カラムアドレス発生回路４２とセグメントアドレス発生回路４３とへ供給される。つまり、アドレス発生制御回路４６からの出力信号であるベクタ発生開始信号ＭＢＩにより、ベクタ発生回路４０は制御され、動作を開始又は停止する。また、ベクタ発生開始信号ＭＢＩは、上述のように、ＤＲＡＭ２へも供給される。このため、ＤＲＡＭ２の入力回路２１は、このベクタ発生開始信号ＭＢＩを受けて、本来の論理回路３からの入力信号と、ベクタ発生回路４０からの入力信号とを、選択する。つまり、ベクタ発生開始信号ＭＢＩがベクタ発生を示している場合には、ベクタ発生回路４０からの入力信号をＤＲＡＭ２へ供給し、論理回路３からの入力信号は無効にする。
【００３７】
次に、図５乃至図８に基づいて、カラムアドレス発生回路４２と、セグメントアドレス発生回路４３と、書き込みデータ発生回路４４と、機能コマンド発生回路４５との、具体的な回路構成の一例を説明する。
【００３８】
図５は、ベクタ発生回路４０のカラムアドレス発生回路４２の具体的回路例を示す図である。この図５からわかるように、このカラムアドレス発生回路４２は、インバータＩＮ４と、ＡＮＤゲートＡＮ１と、トグル型フリップフロップＴＦＦ１〜ＴＦＦ３と、ＡＮＤゲートＡＮ２とを、備えて構成される。ＡＮＤゲートＡＮ１には、論理回路３から入力されたクロック信号ＣＬＫの反転信号と、ベクタ発生開始信号ＭＢＩと、リフレッシュカウンタ及び制御回路２３からのキャリー信号ＲＣＲＹとが入力される。そして、このＡＮＤゲートＡＮ１からは、カウント信号が出力され、トグル型フリップフロップＴＦＦ１〜３で構成されるカラムカウンタを動作させる。これによりキャリー信号ＲＣＲＹが出力されるたびにトグル型フリップフロップＴＦＦ１〜３はカウント動作を行う。そして、全てのカウントが行われるとキャリー信号ＭＣＣＲＹが出力される。すなわち、ＣＡ０〜ＣＡ２がすべて１になると、ＡＮＤゲートＡＮ２からの出力であるキャリー信号ＭＣＣＲＹが１になる。なお、本実施形態では、３ビットのカラムカウンタ構成になっているが、半導体集積回路１に混載されるＤＲＡＭ２の容量によって変わる。すなわち、ＤＲＡＭ２のカラム数によって変わる。
【００３９】
図６は同様にセグメントアドレス発生回路４３の具体的回路例を示している。すなわち、図６（ａ）は、セグメントアドレス発生回路４３の制御部４３ａの具体的回路例を示しており、図６（ｂ）は、セグメントアドレス発生回路４３のカウンタ部４３ｂの具体的回路例を示している。
【００４０】
図６（ａ）からわかるように、制御部４３ａは、インバータＩＮ５と、カウント実行ラッチＳＲＬ１と、ＡＮＤゲートＡＮ３と、ＮＡＮＤゲートＮＡ１と、遅延回路ＤＬ１とを、備えて構成される。この制御部４３ａは、カウント動作させるための制御回路例である。カウント実行ラッチＳＲＬ１には、インバータＩＮ５を介したセンスアンプ駆動信号ＳＡＥと、キャリー信号ＣＮＴＳＴＰとが、入力される。センスアンプ駆動信号ＳＡＥは、ＤＲＡＭ２のセンスアンプ制御回路から出力される。ＡＮＤゲートＡＮ３には、このカウント実行ラッチＳＲＬ１からの出力と、ベクタ発生開始信号ＭＢＩと、センスアンプ駆動信号ＳＡＥとが、入力される。これら３つの信号が揃ってハイになることにより、カウンタ動作信号が有効になる。すなわち、ＡＮＤゲートＡＮ３から、カウンタ動作信号が出力される。
【００４１】
このカウンタ動作信号は、パルス発生回路ＰＧに入力される。すなわち、パルス発生回路ＰＧ内に設けられた、ＮＡＮＤゲートＮＡ１に入力される。パルス発生回路ＰＧは、このＮＡＮＤゲートＮＡ１と、遅延回路ＤＬ１とから、構成されている。この遅延回路ＤＬ１は任意の遅延を持つ回路である。このため、このカウンタ動作信号により、このパルス発生回路ＰＧは、駆動される。このパルス発生回路ＰＧからの出力パルスＣＮＴＧＯにおけるパルス幅は、遅延時間と等しく、クロック信号ＣＬＫの１クロックサイクルで動作させるセグメント数で決定される。この出力パルスＣＮＴＧＯは、カウンタ部４３ａに入力される。
【００４２】
図６（ｂ）からわかるように、カウンタ部４３ｂは、トグル型フリップフロップＴＦＦ４、５と、ＡＮＤゲートＡＮ４とを、備えて構成される。前述した出力パルスＣＮＴＧＯは、トグル型フリップフロップＴＦＦ４に入力され、これらトグル型フリップフロップＴＦＦ４、５を駆動させる。つまり、トグル型フリップフロップＴＦＦ４、５でカウント動作を行う。このカウント動作は、前述したカラムアドレス発生回路４２のカウンタと同様な動作である。このカウント動作にしたがって、トグル型フリップフロップＴＦＦ４、５からは、セグメントアドレス信号Ｓ０、Ｓ１が出力される。全てのカウントが行われるとそのカウンタのキャリー信号ＣＮＴＳＴＰが出力される。すなわち、セグメントアドレス信号Ｓ０、Ｓ１が１になると、ＡＮＤゲートＡＮ４から、キャリー信号ＣＮＴＳＴＰが出力される。本実施形態では、セグメント数を４と想定しているので、Ｓ０、Ｓ１の２ビットがあれば足りる。このキャリー信号ＣＮＴＳＴＰは、カウント実行ラッチＳＲＬ１のリセット端子Ｒに入力される。つまり、本実施形態のセグメントアドレス発生回路４３は、センスアンプ制御回路から出力されるセンスアンプ駆動信号ＳＡＥが有効になるとカウントを開始し、キャリー信号ＣＮＴＳＴＰが検出されるとカウンタを停止する。
【００４３】
図７及び図８に、ベクタ発生回路４０の機能コマンド発生回路４５の具体的回路例を示す。このうち、図７は、機能コマンド発生回路４５のコマンドラッチ制御部４５ａを示し、図８は、機能コマンド発生回路４５のコマンドラッチ部４５ｂを示す。
【００４４】
図７からわかるように、コマンドラッチ制御部４５ａは、ＯＲゲートＯＲ１、ＯＲ２と、トグル型フリップフロップＴＦＦ６、７と、ラッチ選択回路ＬＳとを、備えて構成される。ＯＲゲートＯＲ１には、論理回路３からの書き込み信号ＬＤＷＴと読み出し信号ＬＤＲＤとが入力される。そして、このＯＲゲートＯＲ１からは、駆動信号ＬＤＥＸＥが出力される。ＯＲゲートＯＲ２には、この駆動信号ＬＤＥＸＥと、キャリー信号ＭＣＣＲＹとが、入力される。このキャリー信号ＭＣＣＲＹは、カラムアドレス発生回路４２からの信号である。ＯＲゲートＯＲ２からの出力は、トグル型フリップフロップＴＦＦ６に入力される。このトグル型フリップフロップＴＦＦ６と、トグル型フリップフロップＴＦＦ７とで、カウンタが構成されている。すなわち、ＯＲゲートＯＲ２からの出力で、トグル型フリップフロップ７、８からなるカウンタを駆動する。トグル型フリップフロップＴＦＦ６、７の出力は、ラッチ選択回路ＬＳに入力される。このラッチ選択回路ＬＳでは、このカウンタ値に応じて、機能選択信号ＬＧＳＥＬ０〜ＬＧＳＥＬ３が出力されるようになっている。これら機能選択信号ＬＧＳＥＬ０〜ＬＧＳＥＬ３と、駆動信号ＬＤＥＸＥとは、図８に示すコマンドラッチ部４５ｂに入力される。
【００４５】
図８からわかるように、コマンドラッチ部４５ｂは、ＡＮＤゲートＡＮ５〜ＡＮ８と、行列状に配置されたトライステート型のトランスペアレントラッチＴＬ１０、１１、１２、ＴＬ２０、２１、２２、〜ＴＬ４０、４１、４２とを、備えて構成されている。駆動信号ＬＤＥＸＥは、ＡＮＤゲートＡＮ５と、トランスペアレントラッチＴＬ１０、１１、１２のＯＥ端子とに、入力されている。機能選択信号ＬＧＳＥＬ０は、ＡＮＤゲートＡＮ５〜ＡＮ８に入力されている。機能選択信号ＬＧＳＥＬ１は、ＡＮＤゲートＡＮ６と、ＴＬ２０、２１、２２のＯＥ端子とに、入力されている。機能選択信号ＬＧＳＥＬ２は、ＡＮＤゲートＡＮ７と、トランスペアレントラッチＴＬ３０、３１、３２のＯＥ端子とに、入力されている。機能選択信号ＬＧＳＥＬ３は、ＡＮＤゲートＡＮ８と、トランスペアレントラッチＴＬ４０、４１、４２とに、入力されている。ＡＮＤゲートＡＮ５の出力は、トランスペアレントラッチＴＬ１０、１１、１２のＧ端子に入力されている。ＡＮＤゲートＡＮ６の出力は、トランスペアレントラッチＴＬ２０、２１、２２のＧ端子に入力されている。ＡＮＤゲートＡＮ７の出力は、トランスペアレントラッチＴＬ３０、３１、３２のＧ端子に入力されている。ＡＮＤゲートＡＮ８の出力は、トランスペアレントラッチＴＬ４０、４１、４２のＧ端子に入力されている。論理回路３からの読み出し信号ＬＤＲＤは、トランスペアレントラッチＴＬ１０、２０、３０、４０のＤ端子に入力されている。そして、このトランスペアレントラッチ１０、２０、３０、４０のＱ端子からは、読み出し信号ＲＤが出力される。論理回路３からの書き込み信号ＬＤＷＴは、トランスペアレントラッチＴＬ１１、２１、３１、４１のＤ端子に入力されている。そして、このトランスペアレントラッチ１１、２１、３１、４１のＱ端子からは、書き込み信号ＷＴが出力される。論理回路３からのデータ反転制御信号ＤＩＮＩＮＶは、トランスペアレントラッチＴＬ１２、２２、３２、４２のＤ端子に入力されている。そして、このトランスペアレントラッチ１２、２２、３２、４２のＱ端子からは、データ反転制御信号ＩＮＶＦＬＧが出力される。
【００４６】
このコマンドラッチ部４５ｂは、前述したラッチ選択回路ＬＳからの出力信号でどれか１列が順次選択される。すなわち、機能選択信号ＬＧＳＥＬ０〜３で、トランスペアレントラッチＴＬ１０、１１、１２か、トランスペアレントラッチＴＬ２０、２１、２２か、トランスペアレントラッチＴＬ３０、３１、３２か、トランスペアレントラッチＴＬ４０、４１、４２かの、いずれか一列が、順次選択される。ここで、このトランスペアレントラッチＴＬ１０〜ＴＬ４２には、予め動作がプログラムされている。すなわち、論理回路３から入力される読み出し信号ＬＤＲＤと書き込み信号ＬＤＷＴとデータ反転制御信号ＤＩＩＮＶは、本コマンドラッチへ予め当該シーケンスのためのプログラムを行うために供給されている。このため、例えば、トランスペアレントラッチＴＬ１０には０がプログラムされており、トランスペアレントラッチＴＬ１１には１がプログラムされており、トランスペアレントラッチ１２には０がプログラムされているとする。この場合に、このトランスペアレントラッチ１０、１１、１２の一列が選択された時には、書き込み信号ＷＴが出力されることになる。同様に、トランスペアレントラッチＴＬ２０、２１、２２にそれぞれ１、０、０がプログラムされており、トランスペアレントラッチ３０、３１、３２にそれぞれ０、１、１がプログラムされており、トランスペアレントラッチ４０、４１、４２にそれぞれ１、０、０がプログラムされていたとする。この場合には、次に、トランスペアレントラッチ２０、２１、２２の一列が選択された時には、読み込み信号ＲＤが出力される。さらにその次に、トランスペアレントラッチＴＬ３０、３１、３２の一列が選択された時には、書き込み信号ＷＴとデータ反転制御信号ＩＮＶＦＬＧとが出力される。そのまた次に、トランスペアレントラッチＴＬ４０、４１、４２が選択された時には、読み込み信号ＲＤが出力される。
【００４７】
これら図７及び図８からわかるように、この機能コマンド発生回路４５によれば、論理回路３から、読み出し信号ＬＤＲＤ若しくは書き込み信号ＬＤＷＴが入力された時か、又は、カラムアドレス発生回路４２からのキャリー信号ＭＣＣＲＹが入力された時に、ＬＧＳＥＬ０〜３が順次選択されるようになる。
【００４８】
なお、本実施形態では４つの読み出し・書き込みコマンドがプログラムできる場合を例示したが、この数に限られるものではなく、実際はいくつでもよい。
【００４９】
図９は、ベクタ発生回路４０の書き込みデータ発生回路４４の具体的回路例を示している。この図９からわかるように、書き込みデータ発生回路４４は、トランスペアレントラッチＤＬ１〜ＤＬ４と、エクスクルシブＯＲ回路ＸＯＲ１〜ＸＯＲ４とを、備えて構成されている。論理回路３からの書き込み信号ＬＤＷＴは、トランスペアレントラッチＤＬ１〜ＤＬ４のＧ端子に入力されている。また、予め入力される論理回路３からの書き込みデータ初期値ＤＩＮ０〜ＤＩＮ３は、それぞれ、トランスペアレントラッチＤＬ１〜ＤＬ４に入力される。すなわち、書き込みデータ初期値ＤＩＮ０は、トランスペアレントラッチＤＬ１のＤ端子に入力される。書き込みデータ初期値ＤＩＮ１は、トランスペアレントラッチＤＬ２のＤ端子に入力される。書き込みデータ初期値ＤＩＮ２は、トランスペアレントラッチＤＬ３のＤ端子に入力される。書き込みデータ初期値ＤＩＮ３は、トランスペアレントラッチＤＬ４のＤ端子に入力される。これらトランスペアレントラッチＤＬ１〜ＤＬ４の出力は、エクスクルシブＯＲ回路ＸＯＲ１〜ＸＯＲ４に入力される。すなわち、トランスペアレントラッチＤＬ１の出力は、エクスクルシブＯＲ回路ＸＯＲ１に入力される。トランスペアレントラッチＤＬ２の出力は、エクスクルシブＯＲ回路ＸＯＲ２に入力される。トランスペアレントラッチＤＬ３の出力は、エクスクルシブＯＲ回路ＸＯＲ３に入力される。トランスペアレントラッチＤＬ４の出力は、エクスクルシブＯＲ回路ＸＯＲ４に入力される。これらのエクスクルシブＯＲ回路ＸＯＲ１〜ＸＯＲ４には、データ反転制御信号ＩＮＶＦＬＧも入力される。そして、これらのエクスクルシブＯＲ回路ＸＯＲ１〜ＸＯＲ４からは、書き込みデータ信号Ｄ０〜Ｄ３が出力される。すなわち、エクスクルシブＯＲ回路ＸＯＲ１からは、書き込みデータ信号Ｄ０が出力される。エクスクルシブＯＲ回路ＸＯＲ２からは、書き込みデータ信号Ｄ１が出力される。エクスクルシブＯＲ回路ＸＯＲ３からは、書き込みデータ信号Ｄ２が出力される。エクスクルシブＯＲ回路ＸＯＲ４からは、書き込みデータ信号Ｄ３が出力される。
【００５０】
この書き込みデータ発生回路４４の動作は、予め論理回路３から入力される書き込みデータ初期値ＤＩＮ０〜３と、同じく書き込み信号ＬＤＷＴの入力により、書き込み時の初期データをトランスペアレントラッチＤＬ１〜ＤＬ４に記憶させておく。そして、機能コマンド発生回路４５からのデータ反転制御信号ＩＮＶＦＬＧ信号が有効になった時には、エクスクルシブＯＲ回路ＸＯＲ１〜ＸＯＲ４によって、ＤＲＡＭ２に出力される書き込みデータ信号Ｄ０〜Ｄ３が反転する。なお、本実施形態では４ビットのデータ幅になっているが、トランスペアレントラッチＤＬとエクスクルシブＯＲ回路ＸＯＲが対になっていればいくつでもよい。
【００５１】
次に、この半導体集積回路のバーイン時の動作を説明する。この半導体集積回路は、バーイン時には、ベクタ発生回路４０とリフレッシュカウンタ及び制御回路２３とからなる動作信号発生回路により、ＤＲＡＭ２を動作させるのに必要な信号を発生させる。すなわち、外部からクロック信号ＣＬＫを入力するだけで、ベクタ発生回路４０とリフレッシュカウンタ及び制御回路２３とからなる動作信号発生回路で、アドレス、命令、データを発生する。そして、これらアドレス、命令、データにより、ＤＲＡＭ２を動作させ、高温条件の下、ＤＲＡＭ２にストレスを印加することが可能になる。例えば、ＤＲＡＭ２の各メモリセルのすべてに１を書き込み、次にこれを読み出し、次にデータを反転し、次にこれを読み出す、というような動作を順次繰り返すことが可能になる。
【００５２】
次に、図１０に基づいて、この半導体集積回路のバーイン時の動作タイミングを詳細に説明する。図１０は、この動作タイミングの一例を示すタイムチャートである。この図１０からわかるように、本実施形態では、クロック信号ＣＬＫに同期して動作する同期型ＤＲＡＭを想定している。
【００５３】
図１からわかるように、キャリー信号ＲＣＲＹは、ＤＲＡＭ２内のリフレッシュカウンタ及び制御回路２３から出力される信号である。このキャリー信号ＲＣＲＹは、入力回路２１から出力されるクロック信号ＣＬＫ毎にローアドレスを順次選択する。図１０からわかるように、すべてのローアドレスを選択し終わると、クロック信号ＣＬＫの立ち上がりエッジから所望の時間だけ遅れてキャリー信号ＲＣＲＹは１レベルになり、次のクロックサイクルでは０レベルに戻る。ＤＲＡＭ２からは、センスアンプ駆動信号ＳＡＥも出力される。このセンスアンプ駆動信号ＳＡＥは、ＤＲＡＭ２内部のローアドレスを選択するためのワード選択信号と同期して出力される。センスアンプ駆動信号ＳＡＥは、クロック信号ＣＬＫが１レベルの間、１レベルを維持する。したがって、このセンスアンプ駆動信号ＳＡＥは、クロック信号ＣＬＫ毎に１レベルになる。カラムアドレス信号ＣＡ０〜ｎは、キャリー信号ＲＣＲＹが１レベルの時にであって、クロック信号ＣＬＫの立ち下がり時に、図５に示すカウンタであるトルグ型フリップフロップＴＦＦ１〜３が動作する。このため、図１０からわかるように、カラムアドレス信号ＣＡ０〜ｎは、クロック信号ＣＬＫの立ち下がり時に変化する。セグメントアドレス信号Ｓ０〜ｎは、センスアンプ駆動信号ＳＡＥが１レベルの期間中に同期して動作する。また、セグメントアドレスは、センスアンプ駆動信号ＳＡＥが１レベルになった後は、図６に示すセグメントアドレス発生回路４３内部にある遅延回路ＤＬ１の遅延時間に等しい幅のパルス幅で自動的にインクリメントしていく。このため、下位ビットＳ０を内部のクロック信号として使用することができる。このようにセグメントアドレス信号Ｓ０〜ｎのうちの下位ビットＳ０をクロック信号として使用すると、ＤＲＡＭ２内部ではこのＳ０信号に同期して順次そのセグメントアドレスに対応したメモリアレイ２７が選択される。本実施形態では、４つのセグメントＳＧ１〜ＳＧ４がある場合を想定しているので、セグメントアドレス信号Ｓ０は４つのパルスを形成することとなる。また、ベクタ発生開始信号ＭＢＩは、前述のように、セットリセット型ラッチ４６の出力であり、解除されない限りはこの状態を維持する。これまでの説明から更にＤＲＡＭ２へのリフレッシュ開始信号を強制的に有効にしかつ入力回路２１の論理回路３からの信号を無効にしているので、ベクタ発生信号ＭＢＩが有効になると、ＤＲＡＭ２はベクタ発生回路４０だけから制御されるようになる。
【００５４】
以上のように、本実施形態に係る半導体集積回路によれば、図１からわかるように、ＤＲＡＭ２は、論理回路３からの入力信号の影響を受けないため、論理回路３とは独立した動作が可能になる。すなわち、図４からわかるように、アドレス発生回路４６のラッチ出力信号であるベクタ発生開始信号ＭＢＩが、ベクタ発生を指示している場合、即ちＭＢＩ＝１の場合、ＤＲＡＭ２をリフレッシュ・モードに設定させることでＤＲＡＭ２が内蔵するリフレッシュ・カウンタを動作させる。この時、リフレッシュ動作のカウンタは、クロック信号ＣＬＫの１サイクル（図１０におけるＡｃｔｉｖｅ  Ｃｙｃｌｅ＋Ｐｒｅｃｈａｒｇｅ  Ｃｙｃｌｅ）で１つインクリメント動作を行う。これ以降、クロック信号ＣＬＫを入力するだけでローアドレス毎にリフレッシュ動作を繰り返し、すべてのローアドレスのリフレッシュ動作が終わった時点で、リフレッシュカウンタ及び制御回路２３は、キャリー信号ＲＣＲＹを出力する。このキャリー信号ＲＣＲＹにより、カラムアドレス発生回路４２は動作する。また、読み出し・書き込み動作は、機能コマンド発生回路４５から発生する所定の信号により制御される。すなわち、カラム・アドレス発生回路４２から発生したキャリー信号ＭＣＣＲＹが機能コマンド発生回路４５へ入力され、書き込みの場合は書き込みデータ発生回路４４から発生した、書き込みデータＤ０−ｎがＤＲＡＭ２へ転送される。機能コマンド発生回路４５にあらかじめいくつかのコマンド、例えば、０１０なら書き込み、１００なら読み込み、０１１なら反転というようなコマンドを記憶させておくことで読み出し・書き込みを組み合わせた任意の動作が実現できる。このため、ＤＲＡＭ２は、論理回路３からの入力信号の影響を受けないため独立した動作が可能になる。つまり、外部からクロック信号ＣＬＫを入力するだけで、ＤＲＡＭ２を動作させることができる。
【００５５】
さらに本実施形態では、複数のメモリセルが行列状に配置されたセグメントＳＧｎ（ｎ＝１〜４）が４個の場合について説明した。しかし、ＤＲＡＭ２のセグメント数が４個以外の場合であっても、全てのメモリセルに対して読み出し・書き込み時間を一定にすることができる。すなわち、ＤＲＡＭ２はリフレッシュ動作時には任意の容量を持ついくつかのメモリアレイ２７を同時に活性化することができる。すなわち、図１０からわかるように、クロック信号ＣＬＫの１サイクル中に、セグメントＳＧ１〜ＳＧ４内のメモリアレイ２７を順番に、選択することができる。このため、セグメント数が増減しても、１クロックサイクルに選択するセグメントの数が変化するだけとなり、バーインに要する全体の時間は変えないようにすることができる。
【００５６】
また、図４からわかるように、この半導体集積回路は、カラムアドレス発生回路４２以外に、セグメントアドレス発生回路４３を併せ持っている。このセグメントアドレス発生回路４３からの出力信号であるセグメントアドレス信号Ｓ０−ｎは、ＤＲＡＭ２内部の図示せぬメモリアレイ選択部、例えばロウデコーダに接続される。セグメントアドレス発生回路４３は、図６（ａ）に示される任意の幅のパルス生成回路と図６（ｂ）に示される任意のビット数のカウンタから構成され、ＤＲＡＭ２から出力されるセンスアンプ駆動信号ＳＡＥより動作する。図２からわかるように、ＤＲＡＭ２のリフレッシュ動作では、活性化された複数のメモリアレイ２７を順次選択する。すなわち、図６からわかるように、パルス生成回路ＰＧが生成するセグメントアドレス信号Ｓ０と同期して選択したメモリアレイ２７に対して、順次読み出し書き込みを行う。これにより、消費電力を低減させることもできる。
【００５７】
なお、本発明は上記実施形態に限定されず、種々に変形可能である。例えば、上記実施形態ではクロック同期型を例として説明したが、図１１に示すように、ローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳで基本動作する標準的なＤＲＡＭにも適用することができる。
【００５８】
また、本発明はＤＲＡＭ−ＡＳＩＣに適用することもできる。ＤＲＡＭ−ＡＳＩＣに適用した場合において、各メモリマクロ毎にベクタ発生回路４０を設ければ、各メモリマクロ間の配線を簡略化することが可能となり、メモリ容量の増減にも容易に対応することができるようになる。つまり、メモリマクロ内のＤＲＡＭ２とベクタ発生回路４０とを一対一対応にすることにより、バス配線のレイアウト上の制約を受けないようにすることができる。
【００５９】
【発明の効果】
以上説明したとおり本発明の半導体集積回路によれば、バーイン実行時はＤＲＡＭ部と論理回路部を別々なベクタを用いてストレスを印可することが可能になり、また、ＤＲＡＭ部においては標準ＤＲＡＭと同様な読み出し・書き込みパターンが実現でき、更にはＤＲＡＭと論理回路が混載された半導体集積回路の特徴であるＤＲＡＭの記憶容量が変化しても均一なストレス信号を確保できる。
【００６０】
本発明を実施するために多くの回路を具備したが、半導体集積回路の微細化技術により従来に対して大幅な面積は必要としない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構成をブロックで示す図。
【図２】図１におけるＤＲＡＭ内の構成をブロックで示す図。
【図３】図１における入力回路の回路構成の一例を示す図。
【図４】ベクタ発生回路の構成をブロックで示す図。
【図５】カラムアドレス発生回路の回路構成の一例を示す図。
【図６】セグメントアドレス発生回路の回路構成の一例を示す図。
【図７】機能コマンド発生回路におけるコマンドラッチ制御部の回路構成の一例を示す図。
【図８】機能コマンド発生回路におけるコマンドラッチ制御部の回路構成の一例を示す図。
【図９】書き込みデータ発生回路の回路構成の一例を示す図。
【図１０】動作タイミングの一例を説明するタイミングチャートを示す図。
【図１１】本発明の別の適用例を示す図。
【図１２】従来の半導体集積回路の構成をブロックで示す図。
【図１３】図１２におけるＤＲＡＭ内の構成をブロックで示す図。
【符号の説明】
２    ＤＲＡＭ
３    論理回路
２３    リフレッシュカウンタ及び制御回路２３（動作信号発生回路）
４０    ベクタ発生回路（動作信号発生回路）
４２    カラムアドレス発生回路
４３    セグメントアドレス発生回路
４４    書き込みデータ発生回路
４５    機能コマンド発生回路
４６    アドレス発生制御回路
【図１】
0003556446.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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