【事件の表示】
　特願２０００−　５４８７９「半導体装置及びその試験方法」拒絶査定不服審判事件〔平成１３年　９月　７日出願公開、特開２００１−２４３７９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年２月２９日の出願であって、平成１８年７月３日付けで拒絶査定がなされ、これに対して、同年８月１０日に拒絶査定に対する審判請求がなされるとともに、同年９月５日付けで手続補正がなされ、その後、平成２０年１０月１５日付けで審尋がなされ、同年１２月１９日に回答書が提出されたものである。
　
第２．平成１８年９月５日付けの手続補正についての却下の決定
　［補正の却下の決定の結論］
　平成１８年９月５日付けの手続補正を却下する。
　
　［理由］
１．平成１８年９月５日付けの手続補正の内容
　平成１８年９月５日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし３を、補正後の特許請求の範囲の請求項１ないし３と補正するとともに、補正前の発明の詳細な説明の０００７段落及び００１０段落を、補正後の発明の詳細な説明の０００７段落及び００１０段落と補正するものであって、補正前後の請求項１ないし３は以下のとおりである。
（補正前）
　「【請求項１】　試験を行うためのテストモードを有する半導体装置において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を生成し、アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する回路を備えたことを特徴とする、半導体装置。
　【請求項２】　前記回路は、ダミーコマンドを順次格納する複数のレジスタを有することを特徴とする、請求項１記載の半導体装置。
　【請求項３】　半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を出力するステップと、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含むことを特徴とする、半導体装置の試験方法。」
　
（補正後）
　「【請求項１】　試験を行うためのテストモードを有する半導体装置において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を生成し、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を生成する回路を備え、
　前記複数のコマンド信号の所定の組み合わせは、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせであること
　を特徴とする、半導体装置。
　【請求項２】　前記回路は、ダミーコマンド信号を順次格納する複数のレジスタを有することを特徴とする、請求項１記載の半導体装置。
　【請求項３】　半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を出力するステップと、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含み、
　前記複数のコマンド信号の所定の組み合わせは、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせであること
　を特徴とする、半導体装置の試験方法。」
　
２．補正事項の整理
　本件補正の内、補正前の請求項３についての補正事項を整理すると、以下のとおりとなる。
　補正前の請求項３の「第２の信号を出力するステップとを含むことを特徴とする、半導体装置の試験方法」を、補正後の請求項３の「第２の信号を出力するステップとを含み、前記複数のコマンド信号の所定の組み合わせは、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせであることを特徴とする、半導体装置の試験方法」と補正すること。
　
３．補正の目的についての検討
　本件補正の内、補正前の請求項３についての補正の目的を検討すと、当該補正は、補正前の請求項３の「複数のコマンド信号の所定の組み合わせ」について、「チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせである」と限定するものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
４．独立特許要件についての検討
　上記３．において検討したとおり、補正前の請求項３についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の特許請求の範囲の請求項３に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討する。
　
（１）本願の補正後の発明
　本願の補正後の請求項１ないし３に係る発明は、平成１８年９月５日付けの手続補正により補正された明細書又は図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであり、その内の請求項３に係る発明（以下、「補正発明」という。）は、その請求項３に記載された事項により特定される、前記第２．１．の「（補正後）」の箇所に記載したとおりのものである。
　
（２）刊行物に記載された発明
（２−１）これに対して、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平６−２６７２９７号公報（以下、「刊行物」という。）には、図１、図４、図１６ないし図１９、図２４ないし図２６、及び図４３とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「【０００２】
【従来の技術】従来、
ＤＲＡＭの特殊ファンクションモードとしては、例えば並列ビットテストモードがある
　【０００３】
この並列ビットテストモードにエントリーする方式は、図４３に示すような通常では用いられないＷＣＢＲサイクルで行うことが標準となっている。このＷＣＢＲサイクルは、／ＷＥ（ライトイネーブル信号）と／ＣＡＳ（カラムアドレスストローブ信号）を／ＲＡＳ（ローアドレスストローブ信号）より先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルの略である
　「【００１８】図１は、第１実施例における基本動作の一例を示す。
【００１９】この第１実施例では、ＷＣＢＲサイクルが開始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ信号が低レベルになる回数をカウントし、カウント結果に応じて複数の特殊ファンクションモードに区別してエントリーする。本例では、／ＷＥを３回だけ低レベルにする場合を示している。」
　「【００２６】図４は、第４実施例における基本動作の一例を示す。
【００２７】この第４実施例では、ＷＣＢＲサイクルが開始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ信号のカウントの２回目以降の最終回目に／ＷＥ信号が低レベルになるタイミングにおけるアドレス入力を参照し、参照結果に応じて複数の特殊ファンクションモードに区別してエントリーする。」
　「【００５７】図１９は、第１実施例における動作の一例（／ＷＥを３回カウントする場合）を示すタイミング波形図である。
【００５８】第１実施例の回路は、例えば図１９に示すように、ＷＣＢＲサイクルが開始された後で／ＲＡＳ信号がアクティブ状態のときに／ＷＥ信号がアクティブになる回数をカウントし、カウント結果に応じて複数の特殊ファンクションモードに区別してエントリーするように構成されている。本例では、ＪＥＤＥＣ標準のテストモード（あるいは、広く認められている一般的なテストモード）を含めて複数（例えば３つ）の特殊ファンクションモードに区別してエントリーする回路を示している。４つ以上のモードに区別してエントリーする回路もこれに準じて構成できる。
【００５９】次に、図１６乃至図１８の回路について詳細に説明する。
【００６０】図１６のカウンタ回路は、カウンタ制御回路からの制御信号を受けて動作（本例では／ＷＥがアクティブになる回数をカウント）し、ＷＣＢＲＣＴ１〜ＷＣＢＲＣＴ３信号をエントリー回路に出力するものである。
【００６１】このカウンタ回路は、３個のマスター・スレーブ型フリップフロップ回路ＦＦがリング状に接続されている。このマスター・スレーブ型フリップフロップ回路は、マスター段のＣＭＯＳクロックドインバータ１６１およびフリップフロップ１６２、スレーブ段のクロックドインバータ１６３およびＣＭＯＳフリップフロップ１６４からなる。
【００６２】図１７のカウンタ制御回路において、１７１は二入力ナンドゲート、１７２、１７３は二入力ノアゲート、１７４〜１７９はインバータである。
【００６３】／ＷＥＩＮは、外部信号である／ＷＥを受けて発生される内部ライトイネーブル信号であり、／ＷＥに対して僅かに遅延されるがほぼ同期している。
【００６４】また、／ＲＳＴＲは、外部信号である／ＲＡＳを受けて発生される信号であり、／ＲＡＳから僅かに遅延される（特に、／ＲＡＳが高レベルに移行してから／ＲＳＴＲが高レベルになるまでが）が、／ＲＡＳにほぼ同期している。
【００６５】また、ＷＣＢＲは、ＷＣＢＲサイクルを開始した時に高レベルになる信号であり、／ＲＡＳを高レベル（非アクティブレベル）に戻すまで高レベルを保つ。
【００６６】ＳＨＦＴ、／ＳＨＦＴは、図１６のカウンタ回路を歩進させるために必要な互いに相補的な基本信号であり、／ＲＥＳＥＴおよびＤＷＣＢＲは、上記カウンタ回路を動かす前にその初期値を設定するために必要な信号である。
【００６７】ここで、図１６および図１７の回路の動作を述べる。
【００６８】いま、
ＷＣＢＲサイクルに入ったと判断されると
【００６９】この時、カウンタ回路は、初段（ＷＣＢＲＣＴ１出力段）の入力ＡｉにのみＤＷＣＢＲ信号が入力されており、他段の入力Ａｉには電源電圧Ｖｃｃが与えられているので、ＷＣＢＲＣＴ１信号のみが高レベルに立ち上がり、他のＷＣＢＲＣＴ２信号、ＷＣＢＲＣＴ３信号は低レベルのままを保つ。
【００７０】なお、カウンタ制御回路において、／ＷＥＩＮ信号が低レベルの間はＳＨＦＴ＝低レベル、／ＳＨＦＴ＝高レベルである。これにより、カウンタ回路の各段において、マスター段のクロックドインバータ１６１はオフ、スレーブ段のクロックドインバータ１６３はオンになるので、／ＲＥＳＥＴ信号と入力Ａｉは前段の出力信号に影響されることなくＷＣＢＲＣＴｉ信号として伝わることができる。
【００７１】／ＲＡＳを低レベルに保った状態で／ＷＥを高レベルに戻すと、これと同期して、ＳＨＦＴ信号＝高レベル、／ＳＨＦＴ信号＝低レベルへと遷移する。これにより、カウンタ回路の各段において、マスター段のクロックドインバータ１６１はオン、スレーブ段のクロックドインバータ１６３はオフになるので、各段のＷＣＢＲＣＴｉ信号がスレーブ段フリップフロップ１６４に記憶されると同時に、マスター段フリップフロップ１６２には前段からのＷＣＢＲＣＴｉ信号が反転されて伝わることになる。
【００７２】さらに、／ＲＡＳが低レベルを保って／ＷＥを再び低レベルに落とすと、これに同期して、ＳＨＦＴ＝低レベル、／ＳＨＦＴ＝高レベルに遷移し、カウンタ回路の各段において、マスター段のクロックドインバータ１６１はオフ、スレーブ段のクロックドインバータ１６３はオンになるので、結局、前段からのＷＣＢＲＣＴｉ信号が次段に伝わるように切り換わる。
【００７３】
このように／ＲＡＳが低レベルのときに／ＷＥを低レベルにする毎にＷＣＢＲＣＴｉ信号はｉ＝１から３まで順番に高レベル状態が伝わることになる
【００７４】一方、図１８のエントリー回路において、１８１〜１８４はフリップフロップ、１８５は二入力ナンドゲート、１８６は三入力ナンドゲート、１８７は二入力ノアゲート、１８８〜１９４はインバータ、１９５はＣＭＯＳトランスファゲートである。
【００７５】ＲＩＮＴは／ＲＡＳの反転信号、ＲＡＣＰは／ＲＡＳが低レベルになった直後に高レベルのパルス信号を出す信号、ＸＶＬＤは／ＲＡＳが低レベルになった後でローアドレスが確定した後に低レベルから高レベルに移行する信号である。
【００７６】また、／ＰＲＣＨは、／ＲＡＳにほぼ同期した信号であるが、／ＲＡＳが高レベルに戻ってから／ＰＲＣＨが高レベルになるまでには若干の遅延がある。
【００７７】また、ＲＯＲは、／ＣＡＳを高レベルに保ち／ＲＡＳだけを一度低レベルにするサイクル（ＲＡＳオンリーリフレッシュサイクルと呼び、ＲＯＲと略す）で高レベルになる信号である。つまり、／ＲＡＳを高レベルに戻してから／ＰＲＣＨが高レベルに戻る僅かな時間内でのみ高レベルになる信号である。
【００７８】また、ＣＢＲは、／ＷＥを高レベルに保ち／ＣＡＳを／ＲＡＳよりも先に低レベルに落とすサイクル（ＣＡＳビフォアＲＡＳサイクルと呼び、ＣＢＲと略す）で高レベルになる信号である。」
　「【００８０】ＥＮＴＲＹ信号回路部１８０は、ＷＣＢＲサイクルになった後で／ＲＡＳを高レベルに戻した時に、ＷＣＢＲＣＴｉ信号をラッチするための相補的な信号／ＥＮＴＲＹ、ＥＮＴＲＹを発生するものである。
【００８１】ＴＥＳＴｉ信号回路部１９６は、／ＲＡＳが高レベルに戻った時に、前記カウンタ回路のどのＷＣＢＲＣＴｉ信号が高レベルとなっているか（つまり、何回／ＷＥをアクティブにしたか）を判断するために、ＷＣＢＲＣＴｉの状態を／ＥＮＴＲＹ、ＥＮＴＲＹ信号によりラッチし、ＴＥＳＴｉ（ｉ＝１、２、３）として出力するものである。このＴＥＳＴｉは、３種類のテストモードを区別する出力信号であり、ＴＥＳＴｉが高レベルのときにｉ番目のテストモードにエントリーすることを示す。
【００８２】次に、図１８のエントリー回路の動作を述べる。
【００８３】通常のサイクルを繰り返した後では、フリップフロップ１８１の出力ノードＮ１は低レベルであるので、三入力ナンドゲート１８６の出力ノードＮ６は高レベルである。また、この時、二入力ナンドゲート１８５の出力ノードＮ５も高レベルであるが、フリップフロップ１８２の出力ノードＮ２のＷＣＢＲＬ信号はＰＷＲＯＮ信号により低レベルにセットされている。この状態でＷＣＢＲ信号が立ち上がると、少し遅れてＸＶＬＤ信号が立ち上がった時点でフリップフロップ１８２の出力ノードＮ２は高レベルになる。しかし、ＲＩＮＴ信号が高レベルである限り、フリップフロップ１８３の出力ノードＮ３の／ＥＮＴＲＹ信号およびその反転信号ＥＮＴＲＹは変化しない。
【００８４】上記動作において、仮に、ＷＣＢＲの立ち上がりだけでフリップフロップ１８２の出力ノードＮ２を高レベルにした場合、ＷＣＢＲが立ち上がる時期とＲＩＮＴが立ち上がる時期とは接近しているので、最悪の場合にはＲＩＮＴの方がＷＣＢＲよりも遅く低レベルになったりすると、この時点ですぐに／ＥＮＴＲＹが低レベルになってしまい、本来の動作をしなくなってしまう。
【００８５】そこで、ＲＩＮＴがしっかり低レベルになり、これが入力するフリップフロップ１８３のナンドゲートを閉じてから前記フリップフロップ１８２の出力ノードＮ２を高レベルにするように、ＷＣＢＲより少し遅れてＸＶＬＤを立ち上げることによりフリップフロップ１８２の出力ノードＮ２を少し遅らせて高レベルにするように配慮してある。
【００８６】この後、／ＲＡＳを高レベルに上げてＲＩＮＴが低レベルになった途端、／ＥＮＴＲＹは低レベルに、ＥＮＴＲＹは高レベルに遷移する。そして、／ＲＡＳが高レベルに戻った時のＷＣＢＲＣＴｉの状態は、／ＥＮＴＲＹ、ＥＮＴＲＹ信号によりラッチされ、ノアゲート１８７の出力ノードＮ７に伝達される。
【００８７】しかし、この時は、／ＰＲＣＨがまだ低レベルであり、ＴＥＳＴｉ（ｉ＝１、２、３）は全て低レベルのままである。そして、暫くしてから／ＰＲＣＨが高レベルになると、高レベルになっているＷＣＢＲＣＴｉに対応するＴＥＳＴｉのみが高レベルになり、そのテストモードにエントリーすることになる。
【００８８】このようにテストモードに実際にエントリーするのは、エントリーサイクル中ではなく、エントリーサイクイルを終えて／ＲＡＳをプリチャージ状態に戻した後で出力するようにし、ＤＲＡＭ内でのモード切り換えをＤＲＡＭがアクティブ状態の途中で行うことによるデータ破壊などの不適格な動作を排除している。」
　「【０１０５】次に、第４実施例について詳細に説明する。
【０１０６】
第４実施例では、カウンタ回路は図１６と同じ回路が使用され、カウンタ制御回路は図１７と同じ回路が使用される
【０１０７】図２４は、第４実施例で使用されるカラムアドレスバッファとその制御回路の一例を示す。
【０１０８】図２５（ａ）、（ｂ）は、第４実施例で使用されるエントリー回路のＴＥＳＴｉｊ発生回路部の一例および真理値表を示す。
【０１０９】図２６は、第４実施例の詳細な動作例（／ＷＥを２回カウントする場合）を示すタイミング波形図である。
【０１１０】第４実施例では、ＷＣＢＲサイクルに入ったら、ローアドレスバッファ（ＲＡＢと略す）またはカラムアドレスバッファ（ＣＡＢと略す）の何れかを／ＷＥに同期させて動かして／ＷＥの立ち下がりのタイミングでアドレス信号をラッチし、／ＲＡＳの立ち上がりでエントリーする際にそのラッチされたアドレス情報も参照し、各モードに区別してエントリーするように構成されている。ここでは、ＣＡＢでアドレス情報をラッチする場合を示す。
【０１１１】図２４に示すＣＡＢ２４１とその制御回路２４２において、ＣＡＢ２４１は従来と同様の回路である。
【０１１２】この
ＣＡＢ２４１は、制御信号ＣＬＴＣ＝低レベルの時に、インバータ回路２４３とカレントミラー回路２４４との並列接続回路によってアドレス情報Ａｉのレベルの高低を判断し、ＣＬＴＣが高レベルになった瞬間にその時の情報Ａｉをフリップフロップ２４５にラッチして内部アドレス情報ＡｉＣ、ＡｉＣとして出力する
【０１１３】ＣＬＴＣ発生回路部２４２は、図１８中のＥＮＴＲＹ信号発生回路１８０で発生されるＷＣＢＲＬが低レベルの時、つまりＷＣＢＲサイクル以外の時では、ＣＬＴＣはＣＩＮＴ（／ＣＡＳの反転信号）の制御のみを受けて通常通りに／ＣＡＳでカラムアドレスをラッチし、ＷＣＢＲサイクルに入り、ＷＣＢＲＬが高レベルになると、ＣＬＴＣはＷＩＮＴ信号により制御されるように構成されている。
【０１１４】
図２５のＴＥＳＴｉｊ発生回路部は、第１実施例で使用される図１８中に示したＴＥＳＴｉ発生回路部１８１と比べて、カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃを受けてテストモードにエントリーするように変更されている
【０１１５】
この場合、Ａ０Ｃ、Ａ１Ｃの２アドレス情報のみを参照する場合、つまりｉ番目のテストモードが４種類ある場合を示しているが、一般的にカウンタの数をｍ個、参照するアドレスの数をｎ個とすればｍ×２ｎ種類のテストモードに区別してエントリーすることが可能となる。
　
（２−２）ここにおいて、刊行物の０１０６段落の「第４実施例では、カウンタ回路は図１６と同じ回路が使用され、カウンタ制御回路は図１７と同じ回路が使用される。」という記載から、図２５に記載された多入力ナンドゲートの入力端子の一つに供給されている信号「ＷＣＢＲＣＴｉ」は、図１６に記載された「カウンタ回路」の出力であって、図１９に記載されているように、ライトイネーブル信号／ＷＥがローレベルにされる毎に出力の“Ｈ”レベルがシフトする信号ＷＣＢＲＣＴ１，ＷＣＢＲＣＴ２，ＷＣＢＲＣＴ３のいずれかの信号であることは明らかである。
　したがって図２５の「ＴＥＳＴｉｊ発生回路部」は、信号ＷＣＢＲＣＴｉ及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいて、ＴＥＳＴテストモードにエントリーする信号ＴＥＳＴｉｊを発生するものである。
　
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「特殊ファンクションモードである並列ビットテストモードに移行させてテストを行うＤＲＡＭのテスト方法において、
　カウンタ回路により、／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生し、
　ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する、ＤＲＡＭのテスト方法。」
　
（３）補正発明と刊行物発明との対比
（３−１）刊行物発明の「テスト」及び「ＤＲＡＭ」は、各々補正発明の「試験」及び「半導体装置」に相当するものである。
　そして、刊行物発明において、「テストモードに移行させ」るとは、「ＤＲＡＭ」の動作モードを「テストモードに移行させ」ることを意味するものであることは当業者にとって自明である。
　したがって、刊行物発明の「特殊ファンクションモードである並列ビットテストモードに移行させてテストを行うＤＲＡＭのテスト方法において」は、補正発明の「半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において」に相当する。
　
（３−２）刊行物発明の「／ＷＥ」、「／ＣＡＳ」及び「／ＲＡＳ」が「ＤＲＡＭ」に対するコマンド信号であることは、当業者の技術常識である。
　そして、刊行物発明は、「カウンタ回路により」、「／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生」するものであるから、刊行物発明は、「／ＲＡＳが低レベル」の状態で「／ＷＥ」を「低レベル」にするという、２種類のコマンド信号「／ＲＡＳ」及び「／ＷＥ」の組み合わせが複数回入力されることに基づいて、「ＷＣＢＲＣＴｉ信号を発生」する構成となっており、刊行物発明の「ＷＣＢＲＣＴｉ信号」が、補正発明の「第１の信号」に相当するものであることは明らかである。
　したがって、刊行物発明の「カウンタ回路により、／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生」するという構成は、補正発明の「所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を出力するステップ」に対応しており、両者は、「所定の複数回入力される複数のコマンド信号の所定の組み合わせ」「に基づいて、第１の信号を出力するステップ」である点で共通する。
　
（３−３）次に、刊行物発明の「ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」という構成について検討する。
　まず、刊行物の「【０１１１】図２４に示すＣＡＢ２４１とその制御回路２４２において、ＣＡＢ２４１は従来と同様の回路である。　【０１１２】このＣＡＢ２４１は、制御信号ＣＬＴＣ＝低レベルの時に、インバータ回路２４３とカレントミラー回路２４４との並列接続回路によってアドレス情報Ａｉのレベルの高低を判断し、ＣＬＴＣが高レベルになった瞬間にその時の情報Ａｉをフリップフロップ２４５にラッチして内部アドレス情報ＡｉＣ、ＡｉＣとして出力するように構成されている。」という記載（なお、当該記載において、「内部アドレス情報ＡｉＣ、ＡｉＣ」が「内部アドレス情報ＡｉＣ、／ＡｉＣ」の誤記であることは明らかである。）より、刊行物発明の「カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃ」は、「アドレス情報Ａｉ」に基づくものであるから、刊行物発明において、「カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」ことは、「アドレス情報Ａｉ」「に基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」ことに他ならない。そして、当該「アドレス情報Ａｉ」が補正発明の「アドレス信号」に相当するものであることは当業者にとって自明である。
　
　そして、刊行物の「【０１１４】図２５のＴＥＳＴｉｊ発生回路部は、第１実施例で使用される図１８中に示したＴＥＳＴｉ発生回路部１８１と比べて、カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃを受けてテストモードにエントリーするように変更されている。　【０１１５】この場合、Ａ０Ｃ、Ａ１Ｃの２アドレス情報のみを参照する場合、つまりｉ番目のテストモードが４種類ある場合を示しているが、一般的にカウンタの数をｍ個、参照するアドレスの数をｎ個とすればｍ×２ｎ種類のテストモードに区別してエントリーすることが可能となる。」という記載より、刊行物発明の「テストモードにエントリーする信号ＴＥＳＴｉｊ」は、４種類あるｉ番目のテストモードのいずれにエントリーするかを指示するものであることが明らかであるから、刊行物発明の「テストモードにエントリーする信号ＴＥＳＴｉｊ」は、補正発明の「対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号」に相当する。
　
　したがって、刊行物発明の「ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」という構成は、補正発明の「アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップ」に相当する。
　
（３−４）以上を総合すると、刊行物発明と補正発明とは、
　「半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせに基づいて、第１の信号を出力するステップと、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含む、
　ことを特徴とする、半導体装置の試験方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「複数のコマンド信号の所定の組み合わせ」が「ダミーコマンド信号」となっているのに対して、刊行物発明は、「前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする」ことが「ダミーコマンド信号」となることは特定されていない点。
　
（相違点２）
　「所定の組み合わせ」の対象となる複数のコマンド信号が、補正発明では、「チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせである」のに対して、刊行物発明では、「／ＲＡＳ」及び「／ＷＥ」である点。
　
（４）相違点に関する当審の判断
（４−１）相違点１について
　まず、相違点１について検討すると、本願の発明の詳細な説明の００２４段落の「本実施例では、テストモードエントリのためにコマンドパッド群３に入力されるコマンド信号ｕｂｂ０ｚ，１ｂｂ０ｚ，ｗｅｂｚ，ｃｌｂ５ｚ，ｏｅｂ０ｚは、ライトコマンド自体やリードコマンド自体ではなく、例えばチップイネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，アッパーバイト信号ＵＢ，ローワバイト信号ＬＢ等のコマンド信号である。これらのコマンド信号の所定の組み合わせを、ダミーコマンド信号として複数回入力することで、ＤＲＡＭ１の動作モードをテストモードに移行させることができる。」という記載より、補正発明における「ダミーコマンド信号」とは、「ライトコマンド自体やリードコマンド自体ではなく、例えばチップイネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，アッパーバイト信号ＵＢ，ローワバイト信号ＬＢ等のコマンド信号」「の所定の組み合わせ」を意味するものと認められる。
　そして、刊行物発明も、ライトコマンド自体やリードコマンド自体ではなく、「／ＲＡＳ」及び「／ＷＥ」という２種類のコマンド信号を利用して、「／ＲＡＳが低レベル」という状態で「／ＷＥを低レベル」にするという所定の組み合わせに基づいて「ＷＣＢＲＣＴｉ信号を発生」するものであるから、相違点１は、技術的にみて、「複数のコマンド信号の所定の組み合わせ」を「ダミーコマンド信号」と称するか否かの相違にすぎないものである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　次に、相違点２について検討すると、半導体記憶装置において、テストモードへエントリするための複数のコマンド信号の所定の組み合わせとして、「チップイネーブル信号ＣＥ」、「ライトイネーブル信号ＷＥ」及び「アウトイネーブル信号ＯＥ」等の組み合わせを利用することは、例えば、下記の周知文献１あるいは周知文献２に記載されているように従来周知の技術事項であるから、刊行物発明において、テストモードへエントリするためのコマンド信号の組み合わせとして、「／ＲＡＳ」及び「／ＷＥ」の組み合わせに代えて、補正発明の如く、「チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の中からの複数の組み合わせ」とすることは、当業者が容易になし得た事項である。　
　したがって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　周知文献１：特開平１−１１７０００号公報
　「しかも、この実施例では、従来のＥＥＰＲＯＭにも設けられている読出しモードやプログラムモードの他、全メモリセルに同時に”１”または“Ｏ”を書き込むチップモードが用意され、これらの各モードが上記強い書込みと弱い書込みの
テストモードとともに、チップイネーブル信号／ＣＥとアウトイネーブル信号／ＯＥとライトイネーブル信号／ＷＥの３つの信号に基づいて設定されるようになっている
　このように３つの信号により６種類以上のモードの設定を可能にするため、この実施例では第５図に示すように、ライトイネーブル信号／ＷＥの立ち下がりに同期してアウトイネーブル信号／ＯＥを取り込むラッチ回路ＬＴ１と、ライトイネーブル信号／ＷＥの立ち上がりに同期してアウトイネーブル信号／ＯＥを取り込むラッチ回路ＬＴ２が設けられている。」（第５頁左上欄第１行ないし第１７行。なお、下線は当合議体にて付加したものである。また、特許庁におけるシステムの都合上、アッパーラインを「／」で置き換えて記載している。）
　
　周知文献２：特開平１１−２７３３８２号公報
　「【００１５】中央演算処理装置（以下、ＣＰＵという）１６は、該半導体メモリ１０の使用状況に応じてスタンバイモードの設定コマンド、スリープモードの設定コマンド、半スリープモードの設定コマンド又は待機状態の解除コマンドを出力する。コントロール回路１３は、上記ＣＰＵ１６との間で所定のコマンド認識シーケンスを実行して該ＣＰＵ１６より出力されるコマンドを認識し、認識したコマンドに応じて所定のイネーブル信号ＥＮ１及びＥＮ２を出力する。
上記ＣＰＵ１６の出力するコマンドは、チップイネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、アドレス及びデータ等の所定の組み合わせにより構成される。なお、上記コマンド認識のためのシーケンスは、例えばＤＲＡＭやＳＲＡＭにおいてテストモードを設定する際に広く用いられている手法であり、
　
（４−３）判断についての纏め
　以上、検討したとおり、補正発明は、従来周知の技術事項を勘案することにより、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についての纏め
　本件補正は、補正後の特許請求の範囲の請求項３に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年９月５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１８年４月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであり、その内の請求項３に係る発明（以下、「本願発明」という。）は、その請求項３に記載されている事項により特定される、以下のとおりのものである。
　「【請求項３】　半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を出力するステップと、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含むことを特徴とする、半導体装置の試験方法。」
　
第４．刊行物に記載された発明
　これに対して、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平６−２６７２９７号公報（刊行物）には、上記第２．４．（２）（２−１）に記載されたとおりの事項が記載されている。
　よって、刊行物には以下の発明（刊行物発明）が記載されているものと認められる。
　「特殊ファンクションモードである並列ビットテストモードに移行させてテストを行うＤＲＡＭのテスト方法において、
　カウンタ回路により、／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生し、
　ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する、ＤＲＡＭのテスト方法。」
　
第５．本願発明と刊行物発明との対比
１．刊行物発明の「テスト」及び「ＤＲＡＭ」は、各々本願発明の「試験」及び「半導体装置」に相当するものである。
　そして、刊行物発明において、「テストモードに移行させ」るとは、「ＤＲＡＭ」の動作モードを「テストモードに移行させ」ることを意味するものであることは当業者にとって自明である。
　したがって、刊行物発明の「特殊ファンクションモードである並列ビットテストモードに移行させてテストを行うＤＲＡＭのテスト方法において」は、本願発明の「半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において」に相当する。
　
２．刊行物発明の「／ＷＥ」、「／ＣＡＳ」及び「／ＲＡＳ」が「ＤＲＡＭ」に対するコマンド信号であることは、当業者の技術常識である。
　そして、刊行物発明は、「カウンタ回路により」、「／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生」するものであるから、刊行物発明は、「／ＲＡＳが低レベル」の状態で「／ＷＥ」を「低レベル」にするという、２種類のコマンド信号「／ＲＡＳ」及び「／ＷＥ」の組み合わせが複数回入力されることに基づいて、「ＷＣＢＲＣＴｉ信号を発生」する構成となっており、刊行物発明の「ＷＣＢＲＣＴｉ信号」が、本願発明の「第１の信号」に相当するものであることは明らかである。
　したがって、刊行物発明の「カウンタ回路により、／ＷＥと／ＣＡＳを／ＲＡＳより先にアクティブにするＷＥ・ＣＡＳビフォアＲＡＳサイクルに入った後で、前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする毎に順番に高レベル状態となるＷＣＢＲＣＴｉ信号を発生」するという構成は、本願発明の「所定の複数回入力される複数のコマンド信号の所定の組み合わせからなるダミーコマンド信号に基づいて、第１の信号を出力するステップ」に対応しており、両者は、「所定の複数回入力される複数のコマンド信号の所定の組み合わせ」「に基づいて、第１の信号を出力するステップ」である点で共通する。
　
３．次に、刊行物発明の「ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」という構成について検討する。
　まず、刊行物の「【０１１１】図２４に示すＣＡＢ２４１とその制御回路２４２において、ＣＡＢ２４１は従来と同様の回路である。　【０１１２】このＣＡＢ２４１は、制御信号ＣＬＴＣ＝低レベルの時に、インバータ回路２４３とカレントミラー回路２４４との並列接続回路によってアドレス情報Ａｉのレベルの高低を判断し、ＣＬＴＣが高レベルになった瞬間にその時の情報Ａｉをフリップフロップ２４５にラッチして内部アドレス情報ＡｉＣ、ＡｉＣとして出力するように構成されている。」という記載（なお、当該記載において、「内部アドレス情報ＡｉＣ、ＡｉＣ」が「内部アドレス情報ＡｉＣ、／ＡｉＣ」の誤記であることは明らかである。）より、刊行物発明の「カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃ」は、「アドレス情報Ａｉ」に基づくものであるから、刊行物発明において、「カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」ことは、「アドレス情報Ａｉ」「に基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」ことに他ならない。そして、当該「アドレス情報Ａｉ」が本願発明の「アドレス信号」に相当するものであることは当業者にとって自明である。
　
　そして、刊行物の「【０１１４】図２５のＴＥＳＴｉｊ発生回路部は、第１実施例で使用される図１８中に示したＴＥＳＴｉ発生回路部１８１と比べて、カラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃを受けてテストモードにエントリーするように変更されている。　【０１１５】この場合、Ａ０Ｃ、Ａ１Ｃの２アドレス情報のみを参照する場合、つまりｉ番目のテストモードが４種類ある場合を示しているが、一般的にカウンタの数をｍ個、参照するアドレスの数をｎ個とすればｍ×２ｎ種類のテストモードに区別してエントリーすることが可能となる。」という記載より、刊行物発明の「テストモードにエントリーする信号ＴＥＳＴｉｊ」は、４種類あるｉ番目のテストモードのいずれにエントリーするかを指示するものであることが明らかであるから、刊行物発明の「テストモードにエントリーする信号ＴＥＳＴｉｊ」は、本願発明の「対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号」に相当する。
　
　したがって、刊行物発明の「ＴＥＳＴｉｊ発生回路部により、前記ＷＣＢＲＣＴｉ信号及びカラムアドレス信号Ａ０Ｃ、／Ａ０Ｃ、Ａ１Ｃ、／Ａ１Ｃに基づいてテストモードにエントリーする信号ＴＥＳＴｉｊを発生する」という構成は、本願発明の「アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップ」に相当する。
　
４．以上を総合すると、刊行物発明と本願発明とは、
　「半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
　所定の複数回入力される複数のコマンド信号の所定の組み合わせに基づいて、第１の信号を出力するステップと、
　アドレス信号及び該第１の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第２の信号を出力するステップとを含む、
　ことを特徴とする、半導体装置の試験方法。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「複数のコマンド信号の所定の組み合わせ」が「ダミーコマンド信号」となっているのに対して、刊行物発明は、「前記／ＲＡＳが低レベルのときに前記／ＷＥを低レベルにする」ことが「ダミーコマンド信号」となることは特定されていない点。
　
第６．相違点に関する当審の判断
　上記相違点について検討すると、本願の発明の詳細な説明の００２４段落の「本実施例では、テストモードエントリのためにコマンドパッド群３に入力されるコマンド信号ｕｂｂ０ｚ，１ｂｂ０ｚ，ｗｅｂｚ，ｃｌｂ５ｚ，ｏｅｂ０ｚは、ライトコマンド自体やリードコマンド自体ではなく、例えばチップイネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，アッパーバイト信号ＵＢ，ローワバイト信号ＬＢ等のコマンド信号である。これらのコマンド信号の所定の組み合わせを、ダミーコマンド信号として複数回入力することで、ＤＲＡＭ１の動作モードをテストモードに移行させることができる。」という記載より、本願発明における「ダミーコマンド信号」とは、「ライトコマンド自体やリードコマンド自体ではなく、例えばチップイネーブル信号ＣＥ，アウトプットイネーブル信号ＯＥ，ライトイネーブル信号ＷＥ，アッパーバイト信号ＵＢ，ローワバイト信号ＬＢ等のコマンド信号」「の所定の組み合わせ」を意味するものと認められる。
　そして、刊行物発明も、ライトコマンド自体やリードコマンド自体ではなく、「／ＲＡＳ」及び「／ＷＥ」という２種類のコマンド信号を利用して、「／ＲＡＳが低レベル」という状態で「／ＷＥを低レベル」にするという所定の組み合わせに基づいて「ＷＣＢＲＣＴｉ信号を発生」するものであるから、上記相違点は、技術的にみて、「複数のコマンド信号の所定の組み合わせ」を「ダミーコマンド信号」と称するか否かの相違にすぎないものである。
　したがって、上記相違点は当業者が容易になし得た範囲に含まれる程度のものである。
　以上、検討したとおり、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、上記結論の通り審決する。