(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体よりなるサブコレクタ領域と、そのサブコレクタ領域に接触して形成された前記第１導電型の半導体よりなるコレクタ領域と、そのコレクタ領域に接触して形成された第２導電型のベース領域と、そのベース領域に接触して形成された前記第１導電型のエミッタ領域とを備えてなるヘテロ接合バイポーラ・トランジスタにおいて、
前記コレクタ領域が、
前記サブコレクタ領域に接触して形成された前記第１導電型またはノンドープの半導体よりなる第１コレクタ層と、
前記ベース領域に接触して形成されると共に、前記第１コレクタ層よりもバンドギャップの狭い前記第１導電型またはノンドープの半導体よりなる第２コレクタ層と、
前記第１コレクタ層と前記第２コレクタ層の間に形成されると共に、前記第２コレクタ層よりも高いドーピング濃度を持つ前記第１導電型の半導体よりなる第３コレクタ層とを含み、
前記第１コレクタ層がＩｎＧａＰにより形成されており、そのＩｎＧａＰは、自然超格子が形成されていると共にＩｎとＧａがＩＩＩ族原子層面内で規則的に配置されていることを特徴とするヘテロ接合バイポーラ・トランジスタ。
【請求項２】
前記第３コレクタ層が、前記第１コレクタ層または前記第２コレクタ層と同じ前記第１導電型の半導体を含んでいる請求項１に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項３】
前記第３コレクタ層が、ＧａＡｓを含む半導体により形成されている請求項１または２に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項４】
前記第３コレクタ層が、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓおよびＩｎＡｌＧａＡｓよりなる群から選ばれる一つの混晶により形成されている請求項１または２に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項５】
前記第２コレクタ層が、ＧａＡｓを含む半導体により形成されている請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項６】
前記第２コレクタ層が、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓおよびＩｎＡｌＧａＡｓよりなる群から選ばれる一つの混晶により形成されている請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項７】
前記第３コレクタ層の厚さが１０ｎｍ以下である請求項１〜６のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項８】
前記第３コレクタ層が、ＩｎＧａＰおよびＧａＡｓの少なくとも一方から形成されている請求項１〜２および請求項５〜７のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項９】
前記第１コレクタ層の厚さが、前記コレクタ領域の全厚の１／１０以上である請求項１〜８のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項１０】
前記第３コレクタ層のドーピング濃度が、５×１０17ｃｍ-3以上である請求項１〜９のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項１１】
前記サブコレクタ領域の内部において前記第１コレクタ層の側に配置された、前記第２コレクタ層よりもバンドギャップの広いサブコレクタ層を備えている請求項１〜１０のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタ。
【請求項１２】
請求項１〜１１のいずれか１項に記載のヘテロ接合バイポーラ・トランジスタを複数個含んでいることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合バイポーラ・トランジスタと半導体集積回路に関し、さらに言えば、動作時の破壊耐圧を向上させたヘテロ接合バイポーラ・トランジスタと、そのヘテロ接合バイポーラ・トランジスタを複数個備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ヘテロ接合バイポーラ・トランジスタにおいて動作時のコレクタ・エミッタ間の破壊耐圧を向上させるためには、コレクタ領域でのアバランシェ降伏を抑制することが重要である。これを達成するために、コレクタ領域内の電界強度が高い部分に衝突電離係数の低い半導体層を挿入する構造が提案されている。このような構造は、例えば特開平７−１６１７２号公報に開示されている。
【０００３】
図９は、衝突電離係数の低い半導体層をコレクタ領域に導入していない従来のヘテロ接合バイポーラ・トランジスタのエネルギーバンド図を示す。
【０００４】
図９において、コレクタ電流が流れていない時あるいは低コレクタ電流の時のコレクタ層１１３中の伝導帯の下端は、鎖線で示すようになる。高コレクタ電流時には、空間電荷が増加するために伝導帯の下端が図９内に実線で示すように引き上げられる。その結果、コレクタ層１１３のベース層１０６側の部分では電界強度が弱まる一方、コレクタ層１１３のサブコレクタ層１０４側の部分では電界強度が強くなる傾向がある。
【０００５】
図１０は、コレクタ・エミッタ間の破壊耐圧を向上させるために改良された従来のヘテロ接合バイポーラ・トランジスタのエネルギーバンド図を示す。図１０に示すように、コレクタ層１１３の一部にバンドギャップの広い半導体層１１４が挿入されている。このような構造は、例えば特開平７−１６１７２７号公報に開示されている。
【０００６】
図１０のエネルギーバンド構造では、コレクタ層１１３のサブコレクタ層１０４側の部分に形成される高電界生成部に、コレクタ層１１３よりもバンドギャップの広い半導体層１１４が挿入されている。バンドギャップが広いほど衝突電離係数が低く破壊耐圧が高くなるため、半導体層１１４はコレクタ層１１３よりも高い電界強度までアバランシェ降伏を起こし難い。その結果、動作時の破壊耐圧が向上する。
【０００７】
図１０の構造では、バンドギャップの異なるコレクタ層１１３と半導体層１１４の間に、それら二つの層１１３と１１４に使用する半導体材料によっては「伝導帯不連続」が生じることがある。その場合、伝導帯不連続に起因するキャリアの蓄積・滞在効果により、トランジスタの高周波特性が劣化する。この高周波特性の劣化を抑制するには、コレクタ層１１３と半導体層１１４の間に高濃度のｐｎ接合を導入することが有効であることが、特開平７−１９３０８４号公報に開示されている。特開平７−１９３０８４号公報に開示されたヘテロ接合バイポーラ・トランジスタのエネルギーバンド図を図１１に示す。
【０００８】
図１１に示すように、この構造では、高濃度にｐ型不純物がドーピングされたｐ＋型Ｉｎ０．５３Ｇａ０．４７Ａｓ層１１６ａと、高濃度にｎ型不純物がドーピングされたｎ＋型ＩｎＰ層１１６ｂにより、高濃度のｐｎ接合を導入している。その結果、これら２層１１６ａと１１６ｂの界面に生じる「伝導帯不連続」を見かけ上、小さくすることができる。なお、図１１において、１０５ａはエミッタ層、１０６ａはベース層、１１３ａはｉ型Ｉｎ０．５３Ｇａ０．４７Ａｓコレクタ層、１０４ａはサブコレクタ層、１１５はｎ型ＩｎＰ層である。
【０００９】
図１２は、破壊耐圧の向上と同時に高周波特性をも向上させることを目的とする、従来のヘテロ接合バイポーラ・トランジスタのエネルギーバンド構造を示す。このような構造は、特開平６−３２６１２０号公報に開示されている。この積層構造は、図１０に示すエネルギーバンド構造において、ｉ型ＧａＡｓコレクタ層１１３とそれよりもバンドギャップが広いｎ型ＡｌＧａＡｓ層１１４の間に、高濃度のｐ型ＧａＡｓ層１１６を挿入したものに相当する。これにより、ｉ型ＧａＡｓコレクタ層１１３の内部の電界が緩和され、その結果、電子が高エネルギー状態になって電子速度が低下するのを抑制することができる。こうして、破壊耐圧の向上と同時に高周波特性を向上することが可能となる。
【００１０】
【発明が解決しようとする課題】
図１０に示す従来のエネルギーバンド構造では、コレクタ電流が増加するにつれて、コレクタ層１１３の内部の高電界生成部が徐々にベース層１０６の側に広がっていくのを抑制する手段が講じられていないので、コレクタ電流が増加すると、上記高電界生成部がバンドギャップの広い半導体層１１４だけでなくコレクタ層１１３にも広がるようになる。このため、破壊耐圧が低下する、という問題がある。
【００１１】
図１１に示す従来のエネルギーバンド構造では、ｐ＋型Ｉｎ０．５３Ｇａ０．４７Ａｓ層１１６ａとｎ＋型ＩｎＰ層１１６ｂとによって、伝導帯不連続を見かけ上減らすことができる。しかし、高濃度のｐ−ｎ接合がこれら二つの層１１６ａと１１６ｂにより形成されるので、ｐ＋型Ｉｎ０．５３Ｇａ０．４７Ａｓ層１１６ａの内部では非常に高い電界が生成される。その結果、同層１１６ａ内でアバランシェ降伏が発生してしまう、つまり破壊耐圧が低下してしまう、という問題がある。さらに、伝導帯不連続を見かけ上減らすことはできても、それをなくすことは困難である。
【００１２】
さらに、コレクタ層１１３と半導体層１１４をそれぞれＧａＡｓとＩｎＧａＰで形成した場合には、さらに以下のような問題も生じる。
【００１３】
すなわち、ＩｎＧａＰ層１１４を自然超格子が形成されるように成長させた場合、ＧａＡｓ層１１３とＩｎＧａＰ層１１４の界面での伝導帯不連続をほとんどなくすことができる。よって、図１１に示すようなエネルギーバンド構造を使用する必要はない。換言すれば、図１０に示すエネルギーバンド構造を使用することが可能となる。しかし、図１０のエネルギーバンド構造を使用すると、コレクタ電流−コレクタ電圧特性の立ち上がり特性が劣化する、という問題が生じる。
【００１４】
図１２に示す従来のエネルギーバンド構造では、ｐ＋型ＧａＡｓ層１１６が高濃度のｐ型半導体であるため、同層１１６のポテンシャルは引き上げられている。ｎ型ＡｌＧａＡｓ層１１５ｂをＩｎＧａＰにより形成すると、ｐ＋型ＧａＡｓ層１１６のポテンシャルはさらに引き上げられるため、コレクタ電流−コレクタ電圧特性の立ち上がり特性が劣化する、という問題がある。
【００１５】
本発明は、上記従来例の持つこのような難点を解消するためになされたものであり、その目的とするところは、コレクタ・エミッタ間の破壊耐圧を高めたヘテロ接合バイポーラ・トランジスタを提供することにある。
【００１６】
本発明の他の目的は、コレクタ電流−コレクタ電圧特性の立ち上がり特性の劣化を抑制できるヘテロ接合バイポーラ・トランジスタを提供することにある。
【００１７】
ここに明記しない本発明のさらに他の目的は、以下の説明および添付図面から明らかになる。
【００１８】
【課題を解決するための手段】
（１）  本発明のヘテロ接合バイポーラ・トランジスタは、
第１導電型の半導体よりなるサブコレクタ領域と、そのサブコレクタ領域に接触して形成された前記第１導電型の半導体よりなるコレクタ領域と、そのコレクタ領域に接触して形成された第２導電型のベース領域と、そのベース領域に接触して形成された前記第１導電型のエミッタ領域とを備えてなるヘテロ接合バイポーラ・トランジスタにおいて、
前記コレクタ領域が、
前記サブコレクタ領域に接触して形成された前記第１導電型またはノンドープの半導体よりなる第１コレクタ層と、
前記ベース領域に接触して形成されると共に、前記第１コレクタ層よりもバンドギャップの狭い前記第１導電型またはノンドープの半導体よりなる第２コレクタ層と、
前記第１コレクタ層と前記第２コレクタ層の間に形成されると共に、前記第２コレクタ層よりも高いドーピング濃度を持つ前記第１導電型の半導体よりなる第３コレクタ層とを含み、
前記第１コレクタ層がＩｎＧａＰにより形成されており、そのＩｎＧａＰは、自然超格子が形成されていると共にＩｎとＧａがＩＩＩ族原子層面内で規則的に配置されていることを特徴とするものである。
【００１９】
（２）  本発明のヘテロ接合バイポーラ・トランジスタでは、前記コレクタ領域において、前記第１コレクタ層（これは前記第１導電型またはノンドープの半導体よりなる）と前記第２コレクタ層（これも前記第１導電型またはノンドープの半導体よりなる）の間に、前記第１導電型の前記第３コレクタ層が設けられているため、前記第１コレクタ層と前記第３コレクタ層の界面におけるポテンシャルが、前記第３コレクタ層を設けない場合に比べて引き下げられる。このため、その界面にはポテンシャル・バリアが生成されない。よって、コレクタ電流−コレクタ電圧特性の立ち上がり特性の劣化を抑制することができる。
【００２０】
また、前記第１コレクタ層と前記第２コレクタ層の間に設けられた前記第３コレクタ層のドーピング濃度を変えると、前記第３コレクタ層のポテンシャルの位置（値）を変えることができる。よって、前記第１コレクタ層と前記第２コレクタ層に作用する電位の比率を調整することができる、換言すれば、前記第１コレクタ層と前記第２コレクタ層の内部での電界強度の比率を調整することが可能である。このため、前記第１コレクタ層と前記第２コレクタ層の電離衝突係数の比に整合するように、それら両コレクタ層に電界強度を割り当てることができる。従って、前記第１コレクタ層と前記第２コレクタ層の内部におけるアバランシェ降伏の発生が効果的に抑制され、その結果、破壊耐圧を向上させることができる。
【００２１】
本発明のヘテロ接合バイポーラ・トランジスタでは、前記第１コレクタ層がＩｎＧａＰにより形成されており、そのＩｎＧａＰは、自然超格子が形成されていると共にＩｎとＧａがＩＩＩ族原子層面内で規則的に配置されている。
【００２２】
（３）  本発明のヘテロ接合バイポーラ・トランジスタの好ましい例では、前記第３コレクタ層が、前記第１コレクタ層または前記第２コレクタ層と同じ前記第１導電型の半導体を含む。
【００２３】
本発明のヘテロ接合バイポーラ・トランジスタの他の好ましい例では、前記第３コレクタ層が、ＧａＡｓを含む半導体により形成される、好ましくは、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓおよびＩｎＡｌＧａＡｓよりなる群から選ばれる一つの混晶により形成される。
【００２４】
本発明のヘテロ接合バイポーラ・トランジスタのさらに他の好ましい例では、前記第２コレクタ層が、ＧａＡｓを含む半導体により形成される、好ましくは、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＡｓおよびＩｎＡｌＧａＡｓよりなる群から選ばれる一つの混晶により形成される。
【００２５】
前記第３コレクタ層の厚さは、１０ｎｍ以下であるのが好ましい。前記第３コレクタ層は、ＩｎＧａＰおよびＧａＡｓの少なくとも一方から形成されるのが好ましい。
【００２６】
前記第１コレクタ層の厚さは、前記コレクタ領域の全厚の１／１０以上であるのが好ましい。
【００２７】
前記第３コレクタ層のドーピング濃度は、５×１０１７ｃｍ−３以上であるのが好ましい。
【００２８】
本発明のヘテロ接合バイポーラ・トランジスタのさらに他の好ましい例では、前記サブコレクタ領域の内部において前記第１コレクタ層の側に配置された、前記第２コレクタ層よりもバンドギャップの広いサブコレクタ層を備える。
【００２９】
（４）  本発明の半導体集積回路は、上記（１）および（３）に記載したいずれかのヘテロ接合バイポーラ・トランジスタを複数個含んでいることを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面を参照しながら具体的に説明する。
【００３１】
（第１実施形態）
図１は、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの積層構造を示す断面図である。
【００３２】
図１に示すように、半絶縁性のＧａＡｓ基板３の上にｎ＋型ＧａＡｓサブコレクタ層４（厚さ５００ｎｍ）が形成され、その上にｎ型ＩｎＧａＰコレクタ層９（厚さ１００ｎｍ）が形成されている。ｎ＋型ＧａＡｓサブコレクタ層４の表面の一部は、ｎ型ＩｎＧａＰコレクタ層９から露出しており、その露出した箇所にコレクタ電極３１が形成されている。
【００３３】
ｎ＋型ＧａＡｓサブコレクタ層４には、不純物としてシリコン（Ｓｉ）がドープされており、その濃度は４．０×１０１８ｃｍ−３である。ここでは、ｎ型ＩｎＧａＰコレクタ層９のＩｎ組成比ＸＩｎは０．４８である、すなわちＩｎ０．４８Ｇａ０．５２Ｐと表されるが、Ｉｎ組成比ＸＩｎは０．４８〜０．５の範囲であればよい。ｎ型ＩｎＧａＰコレクタ層９にも不純物としてＳｉがドープされており、その濃度は１．０×１０１６ｃｍ−３である。
【００３４】
ｎ型ＩｎＧａＰコレクタ層９の上には、極めて薄いｎ＋型ＧａＡｓコレクタ層８（厚さ５ｎｍ）が形成されている。ｎ＋型ＧａＡｓコレクタ層８には不純物としてＳｉがドープされており、その濃度は３．０×１０１８ｃｍ−３である。
【００３５】
ｎ＋型ＧａＡｓコレクタ層８の上には、ｎ型ＧａＡｓコレクタ層７（厚さ７２０ｎｍ）が形成されている。ｎ型ＧａＡｓコレクタ層７には不純物としてＳｉがドープされており、その濃度は５．０×１０１５ｃｍ−３である。従って、ｎ＋型ＧａＡｓコレクタ層８のドーピング濃度は、その上方にあるｎ型ＧａＡｓコレクタ層７のドーピング濃度よりも高い。
【００３６】
ｎ型ＧａＡｓコレクタ層７の上には、ｐ＋型ＧａＡｓベース層６（厚さ８０ｎｍ）が形成されている。ｐ＋型ＧａＡｓベース層６には不純物として炭素（Ｃ）がドープされており、その濃度は４．０×１０１９ｃｍ−３である。ｐ＋型ＧａＡｓベース層６の表面の一部は、その上のｎ型ＩｎＧａＰエミッタ層５から露出しており、その露出した箇所にベース電極３２が形成されている。
【００３７】
ｐ＋型ＧａＡｓベース層６の上には、ｎ型ＩｎＧａＰエミッタ層５（厚さ３０ｎｍ）が形成されている。ｎ型ＩｎＧａＰエミッタ層５には、不純物としてＳｉがドープされており、その濃度は３．０×１０１７ｃｍ−３である。ここでは、ｐ型ＩｎＧａＰエミッタ層５のＩｎ組成比ＸＩｎは０．４８である、すなわちＩｎ０．４８Ｇａ０．５２Ｐと表されるが、Ｉｎ組成比ＸＩｎは０．４８〜０．５の範囲であればよい。ｎ型ＩｎＧａＰエミッタ層５の端は、ベース電極３２に接触している。
【００３８】
ｎ型ＩｎＧａＰエミッタ層５の上には、ｎ＋型ＧａＡｓエミッタ層２（厚さ２００ｎｍ）が形成されている。ｎ＋型ＧａＡｓエミッタ層２には不純物としてＳｉがドープされており、その濃度は３．０×１０１８ｃｍ−３である。
【００３９】
ｎ＋型ＩｎＧａＡｓエミッタ層２の上には、ｎ＋型ＩｎＧａＡｓエミッタ層１（厚さ１００ｎｍ）が形成されている。ｎ＋型ＩｎＧａＡｓエミッタ層１には不純物としてＳｉがドープされており、その濃度は２．０×１０１９ｃｍ−３である。ｎ＋型ＩｎＧａＡｓエミッタ層１のＩｎ組成比ＸＩｎは、ｎ＋型ＩｎＧａＡｓエミッタ層２と接する部分では０で、エミッタ電極３３に向かって徐々に増加し、エミッタ電極３３と接する部分では０．５となるようにしてある。
【００４０】
ｎ＋型ＩｎＧａＡｓエミッタ層１の上には、エミッタ電極３３が形成されている。
【００４１】
本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタは、以上のような複数の半導体層の積層構造を有しているが、その伝導帯のエネルギーバンド図は図２の実線で示すようになる。なお、破線は、図１の積層構造からｎ＋型ＧａＡｓコレクタ層８を除いた構造を持つ従来例の伝導帯のエネルギーバンド図を示す。ただし、バイアス点は、コレクタ電圧（コレクタ−エミッタ間電圧）ＶＣＥ＝０Ｖ、ベース電圧（ベース−エミッタ間電圧）ＶＢＥ＝０Ｖの点に設定している。
【００４２】
本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタでは、ｎ型ＩｎＧａＰコレクタ層９とｐ＋型ＧａＡｓベース層６の間に、ｎ＋型ＧａＡｓコレクタ層８とｎ型ＧａＡｓコレクタ層７とが設けられており、しかも、ｎ型ＩｎＧａＰコレクタ層９のＩｎ組成比ＸＩｎが、二つのコレクタ層８と７のＧａＡｓと格子整合する値（＝約０．４８）に設定されている。また、ｎ型ＩｎＧａＰコレクタ層９は、自然超格子が形成される成長条件（つまり、バンドギャップＥｇ＝１．８６ｅＶ）でエピタキシャル成長されている。このため、ｎ型ＩｎＧａＰコレクタ層９とｎ＋型ＧａＡｓコレクタ層８の界面において約２×１０１２ｃｍ−３の界面準位が形成され、その結果、同界面においてキャリアの枯渇が生じる。
【００４３】
ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の間にｎ＋型ＧａＡｓコレクタ層８を挿入していない従来例では、図２に破線で示すように、二つのコレクタ層７と９の界面でポテンシャルのピークが生じる。このポテンシャル・ピークは、ｐ＋型ＧａＡｓベース層６からｎ＋型ＧａＡｓサブコレクタ層４まで電子が移動する時にポテンシャル・バリアとして機能する。その結果、ｎ＋型ＧａＡｓサブコレクタ層４からｐ＋型ＧａＡｓベース層６に流れる電流が制限されてしまう。
【００４４】
これに対し、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタでは、ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の間にｎ＋型ＧａＡｓコレクタ層８が挿入されているため、そのコレクタ層８のポテンシャルの値（レベル）を変えることにより、ｎ型ＩｎＧａＰコレクタ層９とｎ＋型ＧａＡｓコレクタ層８の界面でのキャリア枯渇を補償することが可能である。その結果、図２に実線で示すように、二つのコレクタ層７と９の界面にはポテンシャル・ピークが生成されない。このため、ｎ＋型ＧａＡｓサブコレクタ層４からｐ＋型ＧａＡｓベース層６に流れる電流が制限されることがない。
【００４５】
図３は、ｇｍモードにおけるコレクタ電流ＩＣとコレクタ電圧ＶＣＥの関係を示すグラフである。なお、ＳＥは１２０μｍ２に設定している。
【００４６】
ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の間にｎ＋型ＧａＡｓコレクタ層８を挿入していない従来構造では、図３に破線で示すように、コレクタ電圧ＶＣＥが小さいときには、ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の界面に生じるポテンシャル・バリアにより電流が抑制され、その結果、コレクタ電流ＩＣの値はあまり増加しない。コレクタ電圧ＶＣＥがある程度大きくなると、ｎ＋型ＧａＡｓサブコレクタ層４の側に高電界領域が形成されるため、ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の界面でのポテンシャル値が低下せしめられる。こうして上記ポテンシャル・バリアが消失するので、コレクタ電流ＩＣの値が増加する。こうして、コレクタ電流ＩＣの立ち上がり特性が劣化する。
【００４７】
これに対して、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタでは、ｎ＋型ＧａＡｓコレクタ層８の挿入によってｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓコレクタ層７の界面にポテンシャル・バリアが生じないため、コレクタ電流ＩＣは良好な立ち上がり特性を持つ。
【００４８】
図４と図５は、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの伝導帯のエネルギーバンド図と電界強度分布をそれぞれ示す。そこでは、コレクタ電流密度ＪＣを１０ｋＡ／ｃｍ２、コレクタ電圧ＶＣＥを５Ｖとしている。
【００４９】
ｎ+型ＧａＡｓコレクタ層８の不純物のドーピング濃度を変えることにより、ｎ+型ＧａＡｓ層８のポテンシャル位置（値）を変えることができるため、図４に示すように、ｎ型ＩｎＧａＰコレクタ層９に印加される電界強度は、破線で示された値から実線で示された値まで変化させうる。このため、ｎ型ＩｎＧａＰコレクタ層９とｎ型ＧａＡｓ層７の衝突電離係数を考慮してこれら二つの層９と７に作用する電界強度の比を決定することができる。
【００５０】
図６は、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの電界強度分布を示す。そこでは、コレクタ電流密度ＪＣを３×１０４Ａ／ｃｍ２、コレクタ電圧ＶＣＥを１６Ｖとしている。
【００５１】
図６には、図１０に示す構造を持つ従来例のヘテロ接合バイポーラ・トランジスタの電界強度分布も併せて示してある。この従来例のトランジスタは、コレクタ層１３をｎ型ＧａＡｓ（厚さ７２５ｎｍ、ドーピング濃度５×１０１５ｃｍ−３）で形成し、半導体層１４をｎ型ＩｎＧａＰ（厚さ１００ｎｍ、ドーピング濃度５×１０１５ｃｍ−３）で形成した。この従来例のトランジスタでは、二つの層１３と１４で生じるキャリア枯渇により、図３のようにコレクタ電流ＩＣの立ち上がり特性が劣化するので、キャリア枯渇は生じないと仮定して計算した。
【００５２】
図５に破線で示された上記の従来例トランジスタの電界分布では、ｎ型ＩｎＧａＰコレクタ層９の内部においてサブコレクタ層４側に形成される高電界生成部が、ｎ型ＩｎＧａＰコレクタ層９からｎ型ＧａＡｓコレクタ層７の側にはみ出ている。これに対し、図５に実線で示された本発明の第１実施形態のトランジスタでは、２×１０１５Ｖ／ｃｍ以上の高電界生成部がすべて、アバランシェ降伏の起こりにくいｎ型ＩｎＧａＰコレクタ層９の内部に集中している。このため、ｎ型ＧａＡｓコレクタ層７の内部でのアバランシェ降伏を抑制することができる。
【００５３】
コレクタ電流密度ＪＣが２５ｋＡ／ｃｍ２の時の破壊耐圧は、従来例トランジスタでは６．２Ｖであるのに対し、本発明の第１実施形態のトランジスタでは、図４に実線で示される場合には７．４Ｖ、図４に破線で示される場合には１１．０Ｖまで上昇させることができる。
【００５４】
本発明の第１実施形態のトランジスタでは、「コレクタ領域」すなわち、サブコレクタ層４とベース層６で挟まれた領域の内部において、電界がｎ型ＩｎＧａＰコレクタ層９の内部に集中するようにしているので、ｎ型ＩｎＧａＰコレクタ層９が薄すぎると、同層９に作用する電界強度が高くなり過ぎる。このため、ｎ型ＩｎＧａＰコレクタ層９の厚さはコレクタ領域の全厚の（１／１０）以上にするのが好ましい。この実施形態では、コレクタ領域の全厚ｔは、
ｔ  ＝  １００ｎｍ  ＋  ５ｎｍ  ＋  ７２０ｎｍ  ＝  ８２５  ｎｍ
となる。よって、ｎ型ＩｎＧａＰコレクタ層９の厚さは８３ｎｍ以上とするのが好ましい。
【００５５】
次に、ｎ＋型ＧａＡｓコレクタ層８の好適な不純物濃度と厚さについて説明する。
【００５６】
一般に、ヘテロ接合バイポーラ・トランジスタは、１×１０５Ａ／ｃｍ２以下のコレクタ電流密度で動作させる。このため、コレクタ領域中の電子の移動速度を１×１０７ｃｍ／ｓと仮定すると、約５×１０１６ｃｍ−３の空間電荷になるため、コレクタ電流密度の変化によるｎ＋型ＧａＡｓコレクタ層８中の伝導帯のポテンシャル変化を抑制するには、同層８のドーピング濃度より１桁高いドーピング濃度、すなわち約５×１０１７ｃｍ−３以上とするのが好ましい。
【００５７】
ＧａＡｓコレクタ層とＩｎＧａＰコレクタ層の界面におけるキャリア枯渇量は、ＩｎＧａＰのエピタキシャル成長条件により変化するが、最大でもシート濃度で５×１０１２ｃｍ−２になるから、ｎ＋型ＧａＡｓコレクタ層８のシート濃度は５×１０１２ｃｍ−２以下であればよい。また、ｎ＋型ＧａＡｓコレクタ層８の不純物濃度を５×１０１７ｃｍ−３とすると、最大のシート濃度である５×１０１２ｃｍ−２の時で同層８の厚さは１０ｎｍになるから、同層８の厚さは１０ｎｍ以下にするのが好ましい。
【００５８】
以上説明したように、本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタでは、コレクタ領域において、ｎ型ＩｎＧａＰコレクタ９層とｎ型ＧａＡｓコレクタ層７の間にｎ＋型ＧａＡｓコレクタ層８が設けられているため、ｎ型ＩｎＧａＰコレクタ９層とｎ＋型ＧａＡｓコレクタ層８の界面におけるポテンシャルが、ｎ＋型ＧａＡｓコレクタ層８を設けない場合に比べて引き下げられる。このため、その界面にはポテンシャル・バリアが生成されない。よって、コレクタ電流−コレクタ電圧特性の立ち上がり特性の劣化を抑制することができる。
【００５９】
また、ｎ型ＩｎＧａＰコレクタ９層とｎ型ＧａＡｓコレクタ層７の間に形成されたｎ＋型ＧａＡｓコレクタ層８のドーピング濃度（不純物濃度）を変えると、同層８のポテンシャルの位置（値）を変えることができる。よって、ｎ型ＩｎＧａＰコレクタ９層とｎ型ＧａＡｓコレクタ層７に作用する電位の比率を調整することができる、換言すれば、これら二つのコレクタ層９と７の内部での電界強度の比率を調整することが可能である。このため、二つのコレクタ層９と７の電離衝突係数の比に整合するように、それら両コレクタ層９と７に電界強度を割り当てることができる。従って、両コレクタ層９と７の内部におけるアバランシェ降伏の発生が効果的に抑制され、その結果、破壊耐圧を向上させることができる。
【００６０】
なお、上述した第１実施形態のヘテロ接合バイポーラ・トランジスタでは、ｎ＋型ＧａＡｓコレクタ層８が、ｎ型ＧａＡｓコレクタ層７と同じＧａＡｓにより形成されているが、ｎ型ＩｎＧａＰコレクタ層９と同じＩｎＧａＰにより形成してもよいし、ＧａＡｓとＩｎＧａＰの２層構造であってもよい。また、ＧａＡｓを含む混晶半導体、例えばＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＡｓなどであってもよい。
【００６１】
ｎ型ＧａＡｓコレクタ層７は、ＧａＡｓを含む半導体であればよい。つまり、ＧａＡｓでなくても、ＧａＡｓを含む混晶半導体、例えばＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＧａＡｓＰなどであってもよい。
【００６２】
ｎ型ＧａＡｓコレクタ層７とｎ型ＩｎＧａＰコレクタ層９は、いずれもノンドープであってもよい。
（第２実施形態）
図７は、本発明の第２実施形態のヘテロ接合バイポーラ・トランジスタの構造を示す断面図である。
【００６３】
上述した第１実施形態のヘテロ接合バイポーラ・トランジスタ（図１参照）では、ｎ＋型ＩｎＧａＰ層９の内部に高電界生成部が形成されるが、ｎ＋型ＧａＡｓサブコレクタ層４のドーピング濃度が十分でないと、コレクタ領域を構成するｎ型ＧａＡｓコレクタ層７とｎ＋型ＧａＡｓコレクタ層８とｎ型ＩｎＧａＰコレクタ層９中に形成される空乏層が、ｎ＋型ＧａＡｓサブコレクタ層４の一部に入り込むようになる。この場合、ｎ＋型ＧａＡｓサブコレクタ層４の空乏化した部分には高電界が印加される。従って、本発明の効果を確実に得るためには、ｎ＋型ＧａＡｓサブコレクタ層４のｎ型ＩｎＧａＰコレクタ層９に隣接する部分に、ｎ型ＧａＡｓコレクタ層７よりもバンドギャップの広い半導体層を含むのが好ましい。第２実施形態のヘテロ接合バイポーラ・トランジスタは、この点を考慮したものである。
【００６４】
すなわち、図７に示すように、ｎ＋型ＧａＡｓサブコレクタ層４とｎ型ＩｎＧａＰコレクタ層９の間に、ｎ＋型ＩｎＧａＰサブコレクタ層１０（厚さ５００ｎｍ）が挿入されている。このｎ＋型ＩｎＧａＰサブコレクタ層１０には不純物としてＳｉがドープされており、そのドーピング濃度は４．０×１０１８／ｃｍ−３となっている。
【００６５】
第２実施形態ではｎ＋型ＩｎＧａＰサブコレクタ層１０を使用しているが、本発明はこれに限定されない。ｎ型ＧａＡｓコレクタ層７よりもバンドギャップの広い半導体であれば、ＩｎＧａＰ以外の任意の半導体を使用できる。
【００６６】
ｎ＋型ＩｎＧａＰサブコレクタ層１０の不純物濃度は、ｎ型ＩｎＧａＰコレクタ層９の不純物濃度よりも高いことが好ましく、例えば、５．０×１０１７／ｃｍ−３以上とするのが好ましい。
【００６７】
ｎ＋型ＩｎＧａＰサブコレクタ層１０の厚さは、十分大きくしておき、当該トランジスタに最大破壊電圧を印加した時に同層１０の内部の少なくとも一部が常に空乏化しないようにするのが好ましい。例えば、不純物濃度が４．０×１０１８／ｃｍ−３の時、当該層１０の厚さを５ｎｍ以上とするのが好ましい。
【００６８】
以上説明したように、本発明の第２実施形態のヘテロ接合バイポーラ・トランジスタでは、第１実施形態の場合と同じ効果が得られると共に、その効果が第１実施形態の場合よりも確実に得られる、という利点がある。
【００６９】
（第３実施形態）
図８は、本発明の第３実施形態の半導体集積回路を示す。この半導体集積回路は、マイクロ波帯の高出力増幅器ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に好適に適用される。
【００７０】
図８に示すように、この半導体集積回路は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）入力端子１９とＲＦ出力端子２０の間に、インピーダンス整合回路１８を介して直列に接続された二つの増幅器１７を有している。バイアス回路２１は、二つの増幅器１７に所定のバイアス電圧をそれぞれ印加する。
【００７１】
ＲＦ入力端子１９側の増幅器１７は、ドライバ段で、上述した本発明の第１実施形態または第２実施形態のヘテロ接合バイポーラ・トランジスタを複数個使用して構成されていると共に、その総エミッタ面積を９６０μｍ２としたものである。ＲＦ出力端子２０側の増幅器１７は、パワー段で、上述した本発明の第１実施形態または第２実施形態のヘテロ接合バイポーラ・トランジスタを複数個使用して構成されていると共に、その総エミッタ面積を７２００μｍ２としたものである。このため、第３実施形態の半導体集積回路においても、上記の第１実施形態または第２実施形態の場合と同じ効果が得られることが明らかである。
【００７２】
図８の構成により、例えば、出力電力が３８ｄＢｍ、付加電力効率が６０％という良好な特性を持ち、しかも負荷変動に対する破壊耐性が向上した半導体集積回路が得られる。
【００７３】
（変形例）
上記の第１〜第３実施形態は、本発明を具体化した例を示すものであるから、本発明はこれらの実施形態に限定されるものではない。本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【００７４】
【発明の効果】
以上説明した通り、本発明のヘテロ接合バイポーラ・トランジスタによれば、コレクタ・エミッタ間の破壊耐圧を高めることができる。また、コレクタ電流−コレクタ電圧特性の立ち上がり特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの積層構造を示す概略断面図である。
【図２】本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの伝導帯のエネルギーバンド図である。
【図３】本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタの効果を示す、コレクタ電流−コレクタ電圧特性図である。
【図４】本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタにおける伝導帯のエネルギーバンド図である。
【図５】本発明の第１実施形態のヘテロ接合バイポーラ・トランジスタにおける電界強度分布図である。
【図６】本発明の第１実施形態と従来例のヘテロ接合バイポーラ・トランジスタにおける電界強度分布図である。
【図７】本発明の第２実施形態のヘテロ接合バイポーラ・トランジスタの積層構造を示す概略断面図である。
【図８】本発明の第３実施形態の半導体集積回路を示す回路図である。
【図９】第１従来例のヘテロ接合バイポーラ・トランジスタにおける伝導帯のエネルギーバンド図である。
【図１０】第２従来例のヘテロ接合バイポーラ・トランジスタにおける伝導帯のエネルギーバンド図である。
【図１１】第３従来例のヘテロ接合バイポーラ・トランジスタにおける伝導帯のエネルギーバンド図である。
【図１２】第４従来例のヘテロ接合バイポーラ・トランジスタにおける伝導帯のエネルギーバンド図である。
【符号の説明】
１  ｎ＋型ＩｎＧａＡｓエミッタ層
２  ｎ＋型ＧａＡｓエミッタ層
３  ＧａＡｓ基板
４  ｎ＋型ＧａＡｓサブコレクタ層
５  ｎ型ＩｎＧａＰエミッタ層
６  ｐ＋型ＧａＡｓベース層
７  ｎ型ＧａＡｓコレクタ層
８  ｎ＋型ＧａＡｓコレクタ層
９  ｎ型ＩｎＧａＰコレクタ層
１０  ｎ＋型ＩｎＧａＰサブコレクタ層
１７  増幅器
１８  インピーダンス整合回路
１９  ＲＦ入力端子
２０  ＲＦ出力端子
２１  バイアス回路
３１  コレクタ電極
３２  ベース電極
３３  エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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