【事件の表示】
　特願２０００−１４９２４３「液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置」拒絶査定不服審判事件〔平成１３年１１月３０日出願公開、特開２００１−３３１１５２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年５月２２日にされた特許出願であって、平成１７年４月２２日付け（同年４月２７日発送。）で拒絶査定がされたところ、これに対して、平成１７年５月２７日に拒絶査定不服審判が請求されるとともに、同日付けで明細書を補正対象とする手続補正書が提出され、平成２０年１０月３日付け（同年１０月１６日発送。）で上記手続補正を却下するとともに、該手続補正の却下と同日付け（同年１０月６日発送。）で当審において拒絶の理由を通知し、これに対して平成２０年１２月５日付けで意見書が提出されるとともに、同日付けで手続補正がなされたところ、これに対して、当審において平成２１年１月１３日付け（同年１月１５日発送。）で拒絶の理由を通知し、これに対して平成２１年３月１６日付けで意見書が提出されたものである。
　
第２．当審において２回目に通知した拒絶理由通知の概要
　当審において平成２１年１月１３日付けで通知した拒絶の理由（以下「当審拒絶理由」という。）の概要は、
１）本件出願の請求項１ないし２に係る発明は、その出願前日本国内又は外国において頒布された特開平５−３５２２１号公報、特開昭６２−２８９８９３号公報、特開平１１−３０６８号公報、特開平１１−２０２２９０号公報、特開平５−２７３５２０号公報に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、
２）本件出願は、特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしていない、
というものである。
　
第３．本願発明
　本願の請求項１ないし２に係る発明は、平成２０年１２月５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりである。
「【請求項１】
　相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルとを備えた液晶表示装置を駆動する駆動回路において、
　１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器と、該ディジタルアナログ変換器の出力を電流増幅して出力するバッファ回路と、外部からのロジック信号に応答して前記フレームメモリ、前記ディジタルアナログ変換器を制御する制御回路とを単一のＩＣチップ内に備え、
　前記フレームメモリに記憶された前記画像データはパラレル‐シリアル変換されること無く前記ディジタルアナログ変換器に出力され、且つ、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ないことを特徴とする液晶表示装置の駆動回路。」
　
第４．引用例記載の発明
　当審拒絶理由で引用され、本願の出願前に頒布された刊行物である特開平５−３５２２１号公報（以下、「引用例１」という。）には、図面とともに、次の事項が記載されている。
　
（１）「【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス液晶表示装置等の表示装置に関するものである。
【０００２】
【従来の技術】アクティブマトリクス液晶表示装置等の表示装置に於いて、映像信号の供給を複数に分割して行うことが提案されている（Ｈ．Ｎｏｄａら、ＪＡＰＡＮ  ＤＩＳＰＬＡＹ  ’８９、ｐ２５６−２５９）。例えば２分割して駆動する場合には、１絵素列（即ち、１信号線）当たりの映像信号の書き込み時間を、分割せずに映像信号を供給する場合に比較して２倍にすることができる。従って、このような駆動に於いては、高密度表示を行う場合にも駆動周波数を低くすることが出来る。
【０００３】図６に改良されたアクティブマトリクス液晶表示装置を示す。この液晶表示装置は、スイッチング素子として薄膜トランジスタ（以下ＴＦＴと略称する）６を用いるものであり、ＴＦＴ６に対してはゲート駆動回路１よりゲートバスライン５を通じて送られるゲート信号によってオンオフの制御がなされる。また、ソース駆動回路２の出力によってアナログスイッチ４ａ1〜４ａn及び４ｂ1〜４ｂnのオンオフの制御がなされる。アナログスイッチ４ａ1〜４ｂnは、２本の映像信号供給線３ａ、３ｂと信号線であるソースバスライン１１との間に介在する。映像信号は、映像信号供給線３ａ又は３ｂから、選択されたアナログスイッチ４ａ1〜４ｂn、信号線１１及びＴＦＴ６を通じて絵素電極に順次書き込まれる。書き込まれた映像信号は、対向電極との間に液晶を挟む形で構成される絵素８、及び絵素と並列に配置された付加容量７によって保持される。
【０００４】この例の場合、表示部が左側表示領域と右側表示領域に分割されている。ソース駆動回路２は２個のソース駆動回路部２ａ及び２ｂによって構成されている。これらの駆動回路部２ａ及び２ｂはそれぞれ左側表示領域、右側表示領域を駆動する。このような構成の利点の一つは同時に複数の絵素に対応する映像信号を供給することができ、前述のように、分割せずに書き込む場合に比べて１絵素当りの書き込み時間を２倍にすることができ、特に高密度表示を行う場合に駆動周波数を低くすることができる。
【０００５】本来の映像信号はシーケンシャルに送られてくるため、このような分割表示をさせるためには映像信号のタイミングをずらす必要がある。そのために、アナログ映像信号源４１からのアナログ映像信号は、Ａ／Ｄ変換回路４２によってデジタル映像信号に一旦変換された後にメモリ４３に格納される。その後に、適当なタイミングでメモリ４３から読み出されたデジタル映像信号はＤ／Ａ変換回路４４ａ及び４４ｂによって再びアナログ信号に変換されて各々の分割表示領域に対応する映像信号供給線３ａ及び３ｂに送出される。
【０００６】ソース駆動回路部２ａ及び２ｂは図６中の矢印の方向に各アナログスイッチ４ａ1〜４ｂnを順次に駆動走査して映像信号を各ソースバスライン１１に供給する。この場合のソース駆動回路部２ａ及び２ｂの走査方向は、従来の表示装置に於けるソース駆動回路の走査方向と同じである。」
　
（２）「【００２０】ソース駆動回路２は、表示部が形成されているガラス基板１２の上に形成されている。この構成によれば、表示領域境界付近の駆動回路及びアナログスイッチとなる能動素子が同じ基板上でしかも近接して形成できるため、特性の差がより小さくなるという利点がもたらされる。駆動回路を基板１２外に形成する所謂外付ドライバの場合には、駆動回路は異なったウェハから得られるＬＳＩを組み合わせて構成されるため、駆動回路毎の特性の差を小さくするためＬＳＩを選別して使用しなければならない。本実施例では、そのような選別が不要になる。」
　
（３）図面の図１及び図６から、相互に直交する複数のゲートバスライン（５）と複数のソースバスライン（１１）と、前記ゲートバスライン（５）とソースバスライン（１１）の各交点に薄膜トランジスタ（６）を介して接続されてマトリクス状に配置された複数の絵素電極とを有するガラス基板（１２）を、見て取ることができる。
　
（４）図面の図１から、メモリ（４３）に格納されたディジタル映像信号が、何等の処理をすることもなく、直接Ｄ／Ａ変換回路（４４ａ，４４ｂ）に出力され、且つ、前記Ｄ／Ａ変換回路（４４ａ，４４ｂ）の総数がソースバスライン（１１）の本数よりも少ないことを、見て取ることができる。
　
ア．上記摘記事項（１）及び（２）、図面の図１、図６の記載から、相互に直交する複数のゲートバスライン（５）と複数のソースバスライン（１１）と、前記ゲートバスライン（５）とソースバスライン（１１）の各交点に薄膜トランジスタ（６）を介して接続されてマトリクス状に配置された複数の絵素電極とを有するガラス基板（１２）を、読み取ることができる。
　
イ．上記摘記事項（１）及び（２）から、ガラス基板（１２）の絵素電極に対向して設けられた対向電極と、ガラス基板（１２）の絵素電極と対向電極との間に液晶を挟む形で構成される絵素（８）とを備えた液晶表示装置を駆動する駆動回路を、読み取ることができる。
　
ウ．上記摘記事項（１）から、ディジタル映像信号を格納するメモリ（４３）と、該メモリからのディジタル映像信号をアナログ信号に変換するＤ／Ａ変換回路（４４ａ，４４ｂ）を、読み取ることができる。
　
　したがって、上記摘記事項（１）及び（２）並びに図面の記載からみて、引用例１には、以下の発明が記載されているものと認められる。
「相互に直交する複数のゲートバスライン（５）と複数のソースバスライン（１１）と、前記ゲートバスライン（５）とソースバスライン（１１）の各交点に薄膜トランジスタ（６）を介して接続されてマトリクス状に配置された複数の絵素電極とを有するガラス基板（１２）と、ガラス基板（１２）の絵素電極と対向電極との間に液晶を挟む形で構成される絵素（８）とを備えた液晶表示装置を駆動する駆動回路において、
　ディジタル映像信号を格納するメモリ（４３）と、該メモリからのディジタル映像信号をアナログ信号に変換するＤ／Ａ変換回路（４４ａ，４４ｂ）を備え、
　メモリ（４３）に格納されたディジタル映像信号が、何等の処理をすることもなく、直接Ｄ／Ａ変換回路（４４ａ，４４ｂ）に出力され、且つ、前記Ｄ／Ａ変換回路（４４ａ，４４ｂ）の総数がソースバスライン（１１）の本数よりも少ない液晶表示装置の駆動回路。」（以下、「引用発明」という。）
  
第５．対比
　本願発明と引用発明とを対比する。
（１）引用発明の「ゲートバスライン（５）」は、本願発明の「ゲートバスライン」に相当し、以下同様に、「ソースバスライン（１１）」は「データバスライン」に、「薄膜トランジスタ（６）」は「スイッチング素子」に、「絵素電極」は「画素電極」に、「ガラス基板（１２）」は「第１の基板」に相当するから、引用発明の「相互に直交する複数のゲートバスライン（５）と複数のソースバスライン（１１）と、前記ゲートバスライン（５）とソースバスライン（１１）の各交点に薄膜トランジスタ（６）を介して接続されてマトリクス状に配置された複数の絵素電極とを有するガラス基板（１２）」は、本願発明の「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板」に相当する。
（２）引用発明の「絵素（８）」は、本願発明の「液晶セル」に相当するから、引用発明の「ガラス基板（１２）の絵素電極と対向電極との間に液晶を挟む形で構成される絵素（８）とを備えた液晶表示装置を駆動する駆動回路」は、本願発明の「第１の基板と前記第２の基板とによって挟持された液晶セルとを備えた液晶表示装置を駆動する駆動回路」と、「液晶セルとを備えた液晶表示装置を駆動する駆動回路」との限りにおいて一致する。
（３）引用発明の「ディジタル映像信号」は、本願発明の「画像データ」に相当し、以下同様に、「（メモリからの）ディジタル映像信号」は「（フレームメモリからの）ディジタルデータ」に、「Ｄ／Ａ変換回路（４４ａ，４４ｂ）」は「ディジタルアナログ変換器」に相当するから、引用発明の「ディジタル映像信号を格納するメモリ（４３）と、該メモリからのディジタル映像信号をアナログ信号に変換するＤ／Ａ変換回路（４４ａ，４４ｂ）」は、本願発明の「１フレーム分の画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器」と、「画像データを記憶するメモリと、該メモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器」との限りにおいて一致する。
（４）引用発明の「何等の処理をすることもなく、直接Ｄ／Ａ変換回路（４４ａ，４４ｂ）に出力され」は、本願発明の「パラレル‐シリアル変換されること無く前記ディジタルアナログ変換器に出力され」に相当することから、引用発明の「メモリ（４３）に格納されたディジタル映像信号が、何等の処理をすることもなく、直接Ｄ／Ａ変換回路（４４ａ，４４ｂ）に出力され、且つ、前記Ｄ／Ａ変換回路（４４ａ，４４ｂ）の総数がソースバスライン（１１）の本数よりも少ない」は、本願発明の「前記フレームメモリに記憶された前記画像データはパラレル‐シリアル変換されること無く前記ディジタルアナログ変換器に出力され、且つ、前記ディジタルアナログ変換器及び前記バッファ回路の各総数が夫々前記データバスラインの本数よりも少ない」と、「前記フレームメモリに記憶された前記画像データはパラレル‐シリアル変換されること無く前記ディジタルアナログ変換器に出力され、且つ、前記ディジタルアナログ変換器の総数が夫々前記データバスラインの本数よりも少ない」との限りにおいて一致する。
（５）引用発明の「液晶表示装置の駆動回路」は、本願発明の「液晶表示装置の駆動回路」に相当する。
　
　したがって、本願発明と引用発明の両者は、 以下の一致点で一致し、以下の相違点１ないし４で相違する。
　
＜一致点＞
「相互に直交する複数のゲートバスライン及び複数のデータバスラインと、前記ゲートバスライン及び前記データバスラインとの各交差部分にスイッチング素子を介して接続されてマトリクス状に配置された複数の画素電極とを有する第１の基板と、液晶セルとを備えた液晶表示装置を駆動する駆動回路において、
　画像データを記憶するフレームメモリと、該フレームメモリからのディジタルデータをアナログ信号に変換するディジタルアナログ変換器とを備え、
　前記フレームメモリに記憶された前記画像データはパラレル‐シリアル変換されること無く前記ディジタルアナログ変換器に出力され、且つ、前記ディジタルアナログ変換器の総数が前記データバスラインの本数よりも少ないことを特徴とする液晶表示装置の駆動回路。」
　
＜相違点１＞
　本願発明では、「該第１の基板の前記画素電極に対向して設けられた第２の基板と、前記第１の基板と前記第２の基板とによって挟持された液晶セルとを備え」ているのに対して、引用発明では、そのことが明確ではない点。
　
＜相違点２＞
　メモリが、本願発明では、「１フレーム分の画像データを記憶するフレームメモリ」であるのに対して、引用発明では、そのことが明確ではない点。
　
＜相違点３＞
　本願発明では、「フレームメモリと、ディジタルアナログ変換器と、該ディジタルアナログ変換器の出力を電流増幅して出力するバッファ回路と、外部からのロジック信号に応答して前記フレームメモリ、前記ディジタルアナログ変換器を制御する制御回路とを単一のＩＣチップ内に備え」ているのに対して、引用発明では、そのことが明確ではない点。
　
＜相違点４＞
　本願発明では、ディジタルアナログ変換器の出力を電流増幅して出力するバッファ回路を備える共に、該バッファ回路の総数がデータバスラインの本数よりも少ないのに対して、引用発明では、そのことが明確ではない点。
　
第６．判断
　上記相違点１について検討する。
　当審拒絶理由で引用され、本願の出願前に頒布された刊行物である特開平１１−３０６８号公報（以下、「周知例１」という。）には、図面とともに、次の事項が記載されている。
　
（１）「【０００２】
【従来の技術】表示装置に用いるパネルとしては、例えばアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）が広く用いられている。アクティブマトリクス型のＬＣＤパネルは上下一対の基板の間に電気光学物質として液晶を保持したフラット構造となっている。一方の基板にはマトリックス状に配列した画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成されている。他方の基板には対向電極が全面的に形成されている。薄膜トランジスタは大別すると多結晶シリコンを活性層とした薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）と、非晶質シリコンを活性層とした薄膜トランジスタ（α−Ｓｉ  ＴＦＴ）とがある。ｐｏｌｙ−Ｓｉ  ＴＦＴは比較的高性能であり、画素駆動用のスイッチング素子に加え周辺の走査回路を同一基板上に内蔵することができる。一方、α−Ｓｉ  ＴＦＴは比較的低性能である為、周辺の走査回路を内蔵することはできず、一般に外付け型となっている。」
　
　上記周知例１の記載事項によれば、液晶表示装置が、画素電極とこれをスイッチング駆動する薄膜トランジスタが集積形成された一方の基板と、対向電極が全面的に形成された他方の基板とで、上下一対の基板を形成し、該基板間に電気光学物質として液晶を保持した構成を取ることは、技術常識にすぎない。
　よって、上記相違点は、実質的な相違点ではない。
　
　次に、上記相違点２、３について検討する。
　当審拒絶理由で引用され、本願の出願前に頒布された刊行物である特開平１１−２０２２９０号公報（以下、「周知例２」という。）には、図面とともに、次の事項が記載されている。
　
（２）「【００３３】画像メモリチップ１２はＳｉチップ上に形成され、少なくとも水平１ライン分、本例では１フレーム分の表示データを順次読み込み、水平方向にアドレス付けして記憶すると共に、同一アドレスの１ライン分の表示データを同時読み出し可能に記憶する画像メモリ１３と、１ライン分の表示データーを保持するメモリ出力ラッチ１６と、画像メモリ１３の表示データを順次読み出し、読み出した表示データを順次水平１ラインごとにメモリ出力ラッチ１６にラッチするように制御する読み出し制御回路１８と、ラッチ１６の出力を中継バス１９に選択接続するラッチ選択回路１７を具備している。
【００３４】また、ラッチ選択回路１７と液晶表示パネル１１の信号側周辺回路３２との双方で、選択動作を同期させるように制御する転送制御回路２６を設けている。なお、転送制御回路２６は画像メモリチップ１２でなく、液晶表示パネル１１側に設けてもよい。」
　
　上記摘記事項（２）に示されているように、液晶表示パネルを駆動するための周辺回路及びその周辺回路を制御する制御回路に関する技術において、該周辺回路及びその周辺回路を制御する制御回路内に１フレーム分の記憶容量を持った画像メモリと該画像メモリに付随する各種回路及びそれら回路を制御するための制御回路を集積してＳｉチップ上に形成し、例えば消費電力やコストの低減を図る技術は、周知技術である。
　してみると、上記引用発明と上記周知技術は、共に液晶表示装置を制御するための回路技術に関する発明である点で共通しているから、上記引用発明において、ガラス基板（１２）上に設けられた映像信号供給線（３ａ，３ｂ）に映像信号を供給するための回路構成に対して、上記周知技術を適用し、映像信号供給線（３ａ，３ｂ）に映像信号を供給するための回路を、Ｓｉチップとして形成し、１フレーム分の記憶容量を持った画像メモリや、映像信号供給線（３ａ，３ｂ）に映像信号を供給するための回路及びそれらの回路を制御するための制御回路を該Ｓｉチップ内に集積することに特段の困難性はない。
　よって、上記相違点２及び３に係る本願発明の発明特定事項は、引用発明に上記周知技術を適用することにより当業者が容易に想到し得たものである。
　
　続いて、上記相違点４について検討する。
　本願出願前に頒布された刊行物である特開平５−２７３５２０号公報（以下、「周知例３」という。）には、図面とともに次の事項が記載されている。
　
（３）「【００２４】本実施例は、カラー液晶表示装置のソースドライバＬＳＩに用いられ、前記図７と同様に、３ビットのディジタルデータを８段階のアナログ駆動信号に変換して出力する駆動回路１について説明する。」
　
（４）「【００２７】上記ホールドフリップフロップ１２から出力される３ビットのディジタルデータＤ0〜Ｄ2は、デコーダ１３にパラレルに入力されるようになっている。デコーダ１３は、３ビットのディジタルデータＤ0〜Ｄ2を復号し、８つの出力のうちこのディジタルデータＤ0〜Ｄ2の値（１０進法で０から７の値をとる）に１対１で対応する１つの出力の論理値のみを“１”として選択し、他の７つの出力の論理値を“０”とする回路である。また、このデコーダ１３の８つの出力は、８個のアナログスイッチ１４の制御入力にそれぞれ接続されている。アナログスイッチ１４は、ＭＯＳ・ＦＥＴを使用した無接点スイッチ回路であり、制御入力の論理値が“１”となる場合に入出力間を導通させるようになっている。
【００２８】上記８個のアナログスイッチ１４の入力には、それぞれ基準電圧源から供給される８種類の基準電圧Ｖ0〜Ｖ7が入力されるようになっている。この基準電圧Ｖ0〜Ｖ7は、各電圧がＶ0＜Ｖ1＜Ｖ2＜Ｖ3＜Ｖ4＜Ｖ5＜Ｖ6＜Ｖ7の関係にあるＤ／Ａ変換のためのアナログ基準電圧である。また、８個のアナログスイッチ１４の出力は、一括されて電流増幅器１５の入力に接続されている。電流増幅器１５は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプであり、入力電圧がそのまま出力電圧となるが、入力側にはほとんど電流が流入せず、出力側から大きな電流を取り出すことができるようになっている。そして、この電流増幅器１５の出力がアナログ駆動信号Ｏnとして駆動回路１から出力されることになる。」
　
　上記摘記事項に示されているように、液晶表示装置を駆動するためのドライバに関する技術において、該ドライバ内に、ディジタルデータをアナログ駆動信号に変換して出力するするＤ／Ａ変換器と、該Ｄ／Ａ変換器からの出力を増幅するために入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプであり入力電圧がそのまま出力電圧となる電流増幅器を設ける技術は、周知技術である。
　そして、Ｄ／Ａ変換器の出力に上記のような電流増幅器を設けるか否かは、Ｄ／Ａ変換器の電流出力能力などを勘案して、実施時において当業者が適宜決定し得る単なる設計的事項にすぎない。
　してみると、上記引用発明と上記周知技術は、共に液晶表示装置を制御するためのドライバ技術に関する発明である点で共通しているから、上記引用発明において、Ｄ／Ａ変換器からの出力を増幅するために、単に上記周知技術を採用し、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプであり入力電圧がそのまま出力電圧となる電流増幅器を、Ｄ／Ａ変換器の出力設けることに特段の困難性はなく、また、そのような構成を採用した際には、上記電流増幅器の総数がデータバスラインの本数よりも少なくなることは、技術的に明白である。
　よって、上記相違点４に係る本願発明の発明特定事項は、引用発明に上記周知技術を適用することにより当業者が容易に想到し得たものである。
　
　そして、本願発明の奏する効果も、引用例１の記載及び周知例１ないし３に記載された事項から当業者が予測可能な範囲内のものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
第７．むすび
　以上のとおりであるから、本件出願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであり、その余の請求項２に係る発明についての判断を示すまでもなく、本件出願は、拒絶をすべきものである。
　よって、結論のとおり審決する。