(57)【特許請求の範囲】
【請求項１】
それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
前記メモリセルそれぞれが、
互いの入力が互いの出力と接続された第１および第２のインバータ、
前記第１のインバータの出力と前記第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ、
前記第２のインバータの出力と前記第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ、
一端がビット線に接続されるとともにゲートが前記第２のノードに接続された第１の第２導電型トランジスタ、および
前記第１の第２導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが前記第１のノードに接続された第２の第２導電型トランジスタを備え、
前記一致検出回路それぞれが、
入力側の充放電を検出するセンスアンプ、
前記センスアンプの入力側を所定の第１の電位にプリセットするプリセット回路、
前記センスアンプの入力側に互いに直列に接続され、各ゲートが、該一致検出回路に対応する前記メモリワードを構成する前記メモリセルそれぞれの、前記第１の第２導電型トランジスタと前記第２の第２導電型トランジスタとが接続されてなる第３のノードに接続された複数の第３の第１導電型トランジスタ、
一端が、前記第１の電位とは異なる所定の第２の電位に保持され、ゲートが、前記プリセット回路によるプリセット時に遮断状態、前記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第４の第１導電型トランジスタ、および
前記第４の第１導電型トランジスタと前記センスアンプから最も離れた側に接続された前記第３の第１導電型トランジスタとの間に配置されダイオード接続された第３の第２導電型トランジスタを備えたことを特徴とする連想メモリ。
【請求項２】
それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
前記メモリセルそれぞれが、
互いの入力が互いの出力と接続された第１および第２のインバータ、
前記第１のインバータの出力と前記第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ、
前記第２のインバータの出力と前記第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ、
一端がビット線に接続されるとともにゲートが前記第１のノードに接続された第３の第１導電型トランジスタ、
前記第３の第１導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが前記第２のノードに接続された第４の第１導電型トランジスタ、一端がビット線に接続されるとともにゲートが前記第２のノードに接続された第１の第２導電型トランジスタ、および
前記第１の第２導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが前記第１のノードに接続された第２の第２導電型トランジスタを備え、
前記一致検出回路それぞれが、
入力側の充放電を検出するセンスアンプ、
前記センスアンプの入力側を所定の第１の電位にプリセットするプリセット回路、
前記センスアンプの入力側に互いに直列に接続され、各ゲートが、該一致検出回路に対応する前記メモリワードを構成する前記メモリセルそれぞれの、前記第３の第１の第１導電型トランジスタと前記第４の第１導電型トランジスタとが接続されてなる第３のノード、及び前記第１の第２導電型トランジスタと前記第２の第２導電型トランジスタとが接続されてなる第４のノード双方に接続された複数の第５の第１導電型トランジスタ、および
一端が、前記第１の電位とは異なる所定の第２の電位に保持され、他端が前記センスアンプから最も離れた側に接続された前記第５の第１導電型トランジスタに接続されるとともにゲートが前記プリセット回路によるプリセット時に遮断状態、前記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第６の第１導電型トランジスタを備えたことを特徴とする連想メモリ。
【請求項３】
それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
前記メモリセルそれぞれが、
互いの入力が互いの出力と接続された第１および第２のインバータ、
前記第１のインバータの出力と前記第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ、
前記第２のインバータの出力と前記第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ、
一端が所定の第１の電位に保持されゲートがビット線に接続された第１の第２導電型トランジスタ、
一端が前記第１の第２導電型トランジスタの他端に接続されゲートが前記第１のノードに接続された第２の第２導電型トランジスタ、
一端が前記第２の第２導電型トランジスタの他端に接続されゲートが前記第２のノードに接続された第３の第２導電型トランジスタ、
一端が前記第３の第２導電型トランジスタの他端に接続されるとともに他端が前記第１の電位に保持されゲートがビットバー線に接続された第４の第２導電型トランジスタ、
一端が前記第１の電位とは異なる所定の第２の電位に保持されゲートがビット線に接続された第３の第１導電型トランジスタ、
一端が前記第３の第１導電型トランジスタの他端に接続されゲートが前記第２のノードに接続された第４の第１導電型トランジスタ、
一端が前記第４の第１導電型トランジスタの他端に接続されゲートが前記第１のノードに接続された第５の第１導電型トランジスタ、および
一端が前記第５の第１導電型トランジスタの他端に接続されるとともに他端が前記第２の電位に保持されゲートがビットバー線に接続された第６の第１導電型トランジスタを備え、
前記一致検出回路それぞれが、
入力側の充放電を検出するセンスアンプ、
前記センスアンプの入力側を前記第１の電位にプリセットするプリセット回路、
前記センスアンプの入力側に互いに直列に接続され、各ゲートが、該一致検出回路に対応する前記メモリワードを構成する前記メモリセルそれぞれの、前記第２の第２導電型トランジスタと前記第３の第２導電型トランジスタとが接続されてなる第３のノード、及び前記第４の第１の第１導電型トランジスタと前記第５の第１導電型トランジスタとが接続されてなる第４のノード双方に接続された複数の第７の第１導電型トランジスタ、および
一端が、前記第２の電位に保持され他端が前記センスアンプから最も離れた側に接続された前記第７の第１導電型トランジスタに接続されるとともにゲートが前記プリセット回路によるプリセット時に遮断状態、前記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第８の第１導電型トランジスタを備えたことを特徴とする連想メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、それぞれ１ワード分のビットパターンを記憶する多数のメモリワードのうち、入力された検索データの全部もしくは所定の一部のビットパターンと一致するビットパターンが記憶されたメモリワードを検索する機能を備えた連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ  Ｍｅｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
近年、上記のような検索機能を備えた連想メモリが提案されている。
図４は従来の連想メモリの一例を表わした回路ブロック図である。
この連想メモリ１０には、一例として５ビットを１ワードとする、互いに図の横方向に並ぶ５ビットのメモリセルからなる多数のメモリワード１１ａ，１１ｂ，…，１１ｎが備えられている。またこの連想メモリ１０は、１ワードの検索データが入力されラッチされる検索データレジスタ１２を備え、検索データレジスタ１２にラッチされた検索データの全部もしくは所定の一部のビットパターンと、各メモリワード１１ａ，１１ｂ，…，１１ｎに記憶されたデータのうち、上記ビットパターンと対応する部分のビットパターンとの一致不一致が比較され、各メモリワード１１ａ，１１ｂ，…，１１ｎのそれぞれに対応して備えられた一致線１４ａ，１４ｂ，…，１４ｎのうちビットパターンが一致したメモリワード１１ａ，１１ｂ，…，１１ｎに対する一致線１４ａ，１４ｂ，…，１４ｎに論理‘１’（ここでは５．０Ｖとする）の一致信号が出力され、それ以外の一致線１４ａ，１４ｂ，…，１４ｎに論理‘０’（ここでは０．０Ｖとする）の不一致信号が出力される。
【０００３】
ここでは各フラグ線１４ａ，１４ｂ，…，１４ｎにそれぞれ‘０’，‘１’，‘０’，‘０’，‘１’，…，‘０’の信号が出力されたものとする。この信号はプライオリティエンコーダ１５に入力され、このプライオリティエンコーダ１５からは論理‘１’の一致信号が出力された一致線（ここでは一致線１４ｂと一致線１４ｅの２本）のうちの優先度の最も高い一致線に対応するアドレス信号ＡＤが出力される。ここでは、添字のアルファベットが若いほど優先順位が高いものとし、従ってここでは一致線１４ｂが最優先の一致線となる。このプライオリティエンコーダ１５から出力された、最優先の一致線１４ｂに対応するアドレス信号ＡＤは、必要に応じて、アドレスデコーダ１６に入力される。アドレスデコーダ１６ではこの入力されたアドレス信号ＡＤをデコードして、各メモリワード１１ａ，１１ｂ，…，１１ｎのそれぞれに対応して備えられたワード線１７ａ，１７ｂ，…，１７ｎのうちの入力されたアドレス信号ＡＤに対応するいずれか１本のワード線（ここではワード線１７ｂ）にアクセス信号（ここでは論理‘１’の信号）を出力する。これによりアクセス信号の出力されたワード線１７ｂに対応するメモリワード１１ｂに記憶されているデータが出力データレジスタ１８に読み出される。
【０００４】
上記のように、連想メモリ１０は、検索データの全部もしくは所定の一部のデータを用いて多数のメモリワード１１ａ，１１ｂ，…，１１ｎに記憶された内容（データ）を検索し、一致するデータが記憶されたメモリワードのアドレスを得てそのメモリワードに記憶されたデータ全体を読み出すことができるメモリである。
【０００５】
図５は、連想メモリ中の１つのメモリワードを表わした詳細回路図である。
このメモリワード１１は、一例として、同一構成の５つのメモリセル１１−１，１１−２，…，１１−５から構成されている。各メモリセル１１−１，１１−２，…，１１−５には、互いの出力が互いの入力に接続された、第１インバータ２０−１，２０−２，…，２０−５と第２のインバータ２１−１，２１−２，…，２１−５が備えられており、これらのインバータ２０−１，２１−１；２０−２，２１−２；…；２０−５，２１−５により、各メモリセル１１−１，１１−２，…，１１−５に論理‘１’もしくは論理‘０’の１ビットの情報が記憶される。
【０００６】
また各メモリセル１１−１，１１−２，…，１１−５において、第１インバータ２０−１，２０−２，…，２０−５の出力はＮチャンネルトランジスタ２２−１，２２−２，…，２２−５を介してビット線２３−１，２３−２，…，２３−５と接続されており、各トランジスタ２２−１，２２−２，…，２２−５のゲートはワード線２４に接続されている。また第２のインバータ２１−１，２１−２，…，２１−５の出力はＮチャンネルトランジスタ２５−１，２５−２，…，２５−５を介してビットバー線２６−１，２６−２，…，２６−５と接続されており、各トランジスタ２５−１，２５−２，…，２５−５のゲートもワード線２４に接続されている。さらに各メモリセル１１−１，１１−２，…，１１−５において、ビット線２３−１，２３−２，…，２３−５とビットバー線２６−１，２６−２，…，２６−５との間をつなぐように互いにシリーズに接続された２つのＮチャンネルトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５が配置されており、これら各２つのトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５のうちの一方のトランジスタ２７−１，２７−２，…，２７−５のゲートは第２のインバータ２１−１，２１−２，…，２１−５の出力、他方のトランジスタ２８−１，２８−２，…，２８−５のゲートは第１のインバータ２０−１，２０−２，…，２０−５の出力と接続されている。
【０００７】
また、一致線１４とグラウンドＧＮＤとの間には、各メモリセルに対応して、それぞれ互いに直列に接続された２つのＮチャンネルトランジスタ２９−１，３５−１；２９−２，３５−２；…；２９−５，３５−５が配置されており、そのうちの一致線１４側のトランジスタ２９−１，２９−２，…，２９−５のゲートは、各２つのトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５の中点と接続され、グラウンドＧＮＤ側のトランジスタ３５−１，３５−２，…，３５−５のゲートは制御線３０と接続されている。
【０００８】
一致線１４の、図５の右端にはセンス用インバータ３１が配置され、このインバータ３１の出力からは一致線１４がさらに延び、図４に示すプライオリティエンコーダ１５に接続されている。
またこのインバータ３１の入力と電源ＶＤＤとの間には２つのＰチャンネルトランジスタ３２，３３が配置されており、これら２つのトランジスタ３２，３３のうちの一方のトランジスタ３２のゲートは制御線３０と接続され、他方のトランジスタ３３のゲートはインバータ３１の出力と接続されている。
【０００９】
このような構造のメモリワード及びその周辺回路を備えた連想メモリにおいて、一致検索は以下のようにして行なわれる。
メモリセル１１−１には論理‘１’の情報が記憶されているものとする。この場合、第１のインバータ２０−１の出力側が論理‘１’、第２のインバータ２１−１の出力側が論理‘０’の状態にある。
【００１０】
このメモリセル１１−１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−１が論理‘１’、ビットバー線２６−１が論理‘０’とされる。尚、ワード線２４は論理‘０’のままの状態に保たれる。このとき、各トランジスタ２７−１，２８−１のゲートにはそれぞれ論理‘０’，論理‘１’が印加されているため、トランジスタ２７−１は‘オフ’状態、トランジスタ２８−１は‘オン’状態にあり、トランジスタ２９−１のゲートにはビットバー線２６−１の論理‘０’が印加され、そのトランジスタ２９−１は‘オフ’状態となる。
【００１１】
検索にあたっては、制御線３０が先ず論理‘０’となり、トランジスタ３２が‘オン’状態となってインバータ３１の入力側の一致線１４がプリチャージされ、その後制御線３０が論理‘１’となり、トランジスタ３２が‘オフ’状態となってプリチャージが停止するとともにトランジスタ３５−１，３５−２，…，３５−５が‘オン’状態となる。
【００１２】
しかし、メモリセル１１−１の場合は、上述のようにトランジスタ２９−１が‘オフ’状態にとどまる。したがって全てのメモリセル１１−１，１１−２，…，１１−５に亘って一致の状態にあった場合、一致線１４はプリセットされたままの状態にとどまリ、インバータ３１の出力は論理‘０’となる。
また、メモリセル１１−２には論理‘０’の情報が記憶されているものとする。この場合、第１のインバータ２０−２の出力側が論理‘０’、第２のインバータ２１−２の出力側が論理‘１’の状態にある。
【００１３】
このメモリセル１１−２に対してやはり論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−２が論理‘１’、ビットバー線２６−２が論理‘０’とされる。このとき、各トランジスタ２７−２，２８−２のゲートには、それぞれ論理‘１’、論理‘０’が印加されているため、トランジスタ２７−２は‘オン’状態、トランジスタ２８−２は‘オフ’状態にあり、トランジスタ２９−２のゲートには、ビット線の論理‘１’が印加され、そのトランジスタ２９−２は‘オン’状態となる。すなわち、一致線１４がプリチャージされその後制御線３０が論理‘１’に変化したとき、トランジスタ２９−２，３５−２の双方が‘オン’状態となるため、一致線１４にプリチャージされた電荷がトランジスタ２９−２，３５−２を経由してディスチャージされる。したがってインバータ３１の入力側が論理‘０’となり、そのインバータ３１からは論理‘１’信号が出力される。
【００１４】
このように、図５に示す構造のメモリワード１１においては、記憶されたビットパターンと入力された検索データのビットパターンとが一致しているときは、一致線１４はディスチャージされずインバータ３１の出力は論理‘０’、不一致のときは一致線１４はディスチャージされインバータ３１の出力は論理‘１’となる。尚、図５に示すメモリワード１１においては、インバータ３１からは一致のときに論理’０’の信号が出力され、この点図４の説明と異なるが、これは信号を単に反転すればよいだけのことである。
【００１５】
ここで、検索データレジスタ１２にラッチされた検索データの一部にマスクをかけ、マスクがかけられていない残りのビットパターンについてのみ一致不一致を検索することもできる。この場合、マスクをかけたビットについては、メモリセル１１−５に示すように、ビット線２３−５、ビットバー線２６−５の双方とも論理‘０’とされる。この場合、このメモリセル１１−５に論理‘０’の情報が記憶されているか論理‘１’の情報が記憶されているかに応じて、トランジスタ２７−５もしくはトランジスタ２８−５のいずれかが‘オン’状態となるが、ビット線２３−５およびビットバー線２６−５の双方が論理‘０’であるため、いずれの場合もトランジスタ２９−５は‘オフ’状態にとどまる。すなわちそのメモリセルについては、記憶された情報と検索の情報とが一致しているものとみなされる。
【００１６】
図５に示す構造は、従来の連想メモリの一般的なものであるが、この構造の場合、多数のメモリワードそれぞれに対応して備えられた多数の一致線を先ずプリチャージし、その後大多数を占める不一致の一致線をディスチャージすることにより一致不一致を検索しているため一致線のプリチャージ、ディスチャージによる消費電力が非常に大きいという問題がある。
【００１７】
次に、この問題の解決が図られた連想メモリについて説明する（特願平４−１６９３０２号参照）。
図６は、連想メモリ中の１つのメモリワードの他の例を表わした詳細回路図である。図５に示すメモリワードの構成要素と対応する構成要素には、図５に付した番号と同一の番号を付して示し、相違点のみについて説明する。
【００１８】
各メモリワード１１−１，１１−２，…，１１−５に備えられたトランジスタ２７−１，２７−２，…，２７−５のゲートは、第１のインバータ２０−１，２０−２，…，２０−５の出力と接続されており、トランジスタ２８−１，２８−２，…，２８−５のゲートは第２のインバータ２１−１，２１−２，…，２１−５と接続されている。
【００１９】
また一致線１４には、各メモリセル１１−１，１１−２，…，１１−５に対応して１つずつトランジスタ３６−１，３６−２，…，３６−５が備えられており、それらのトランジスタ３６−１，３６−２，…，３６−５は互いにシリーズに接続され、それらのトランジスタ３６−１，３６−２，…，３６−５の各ゲートは、各２つのトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５の中点と接続されている。
【００２０】
またこの一致線１４にはもう１つのトランジスタ３６−０がシリーズに接続されており、一致線１４の図６の左端はこのトランジスタ３６−０を介して接地されている。またこのトランジスタ３６−０のゲートは制御線３０に接続されている。
このような構造のメモリワード及びその周辺回路を備えた連想メモリにおいて、一致検索は以下のようにして行なわれる。
【００２１】
メモリセル１１−１には、図５の説明の場合と同様に、論理‘１’の情報が記憶されているものとする。即ちこの場合第１のインバータ２０−１の出力側が論理‘１’、第２のインバータ２１−１の出力側が論理‘０’の状態にある。
このメモリセル１１−１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−１が論理‘１’、ビットバー線２６−１が論理‘０’とされる。ワード線２４は論理‘０’のままの状態に保持されている。この場合トランジスタ２７−１のゲートには論理‘１’の電圧が印加され、ビット線２３−１の論理‘１’の信号がトランジスタ３６−１のゲートに印加され、これによりトランジスタ３６−１が‘オン’状態となる。即ちメモリセル１１−１に記憶されたビット情報とビット線２３−１、ビットバー線２６−１を経由して入力された検索データ中のビット情報が一致する場合に、対応するトランジスタ３６−１が‘オン’状態となる。
【００２２】
また、メモリセル１１−２には論理‘０’の情報が記憶されているものとする。この場合第１のインバータ２０−２の出力側が論理‘０’、第２のインバータ２１−２の出力側が論理‘１’の状態にある。
このメモリセル１１−２に対してやはり論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−２が論理‘１’、ビットバー線２６−２が論理‘０’とされる。この場合、論理‘０’の状態にあるビットバー線２６−２の信号が、トランジスタ２８−２を経由してトランジスタ３６−２のゲートに印加され、したがってこのトランジスタ３６−２は‘オフ’状態にととどまることになる。即ち不一致の場合、一致線１４にプリセットされていた電荷はディスチャージされない。
【００２３】
また、マスクをかけたビットについては、メモリセル１１−５に示すように、ビット線２３−５、ビットバー線２６−５の双方とも論理‘１’とされる。この場合このメモリセル１１−５に論理‘１’の情報が記憶されているか論理‘０’の情報が記憶されているかに応じてトランジスタ２７−５もしくはトランジスタ２８−５のいずれかが‘オン’状態となり、これによりいずれの場合もトランジスタ３６−５が‘オン’状態になる。
【００２４】
検索にあたっては制御線３０が先ず論理‘０’となり、トランジスタ３２が‘オン’状態となってインバータ３１の入力側の一致線１４がプリチャージされ、その後制御線３０が論理‘１’となり、トランジスタ３２が‘オフ’状態となってプリチャージが停止するとともにトランジスタ３６−０が‘オン’状態となる。
【００２５】
このとき、メモリセルに記憶された情報と入力された検索の情報がこのメモリワード１１を構成する全てのメモリセルにわたって一致している（上述したようにマスクされたビットは一致とみなす）場合、トランジスタ３６−１，３６−２，…，３６−５の全てが‘オン’状態となり一致線１４にプリチャージされた電荷がディスチャージされ、インバータ３１から論理‘１’の信号が出力される。
【００２６】
このように、この図６に示す構造の場合、検索に先立って一致線１４がプリチャージされ、検索により一致した場合にだけ、そのプリチャージされた電荷がトランジスタ３６−０，３６−１，３６−２，…，３６−５を経由してディスチャージされるため、各検索毎にディスチャージされるのは、ほとんどの場合多数の一致線のうちの極く一部であって、大部分の一致線はプリチャージされた状態にとどまり、したがって次の検索の際にプリチャージする必要のある一致線の本数が少なくて済み、検索に伴う消費電力が低く押えられる。
【００２７】
【発明が解決しようとする課題】
図７は、図５に示すメモリワードの１つのメモリセルを示した図である。
ここでは、図５に示す例えば第１のインバータ２０−１，２０−２，…，２０−５を代表させて単に第１のインバータ２０と記載する等、各メモリセルどうしの区別を表わす符号部分は取り除かれている。
【００２８】
図７に示すメモリセルに論理‘０’が記憶されているものとする。即ちこの場合、第１のインバータ２０の出力側が論理‘０’、第２のインバータ２１の出力側が論理‘１’の状態にある。このとき、ビット線２３、ビットバー線２６にそれぞれ論理‘１’、論理‘０’が印加された不一致の場合を考える。
このとき、トランジスタ２７が‘オン’状態となって、トランジスタ２９のゲートにはビット線２３の論理‘１’が印加される。ビット線２３の電位が、電源電圧と同じ５Ｖの場合、この連想メモリが作り込まれた半導体基板のバイアス効果により、トランジスタ２９のゲートには、約３．６Ｖが印加される。また、一致線１４は、図５に示すトランジスタ３２が‘オン’状態となることによりプリチャージされる。このとき、トランジスタ２９のドレイン・ゲート間容量ＣＰ１の存在により、一致線１４がプリチャージされると、Ｐ点の電位が例えば７Ｖ程度に上昇する。しかもこのとき、トランジスタ２７のソース側（Ｐ点側）がそのゲートに印加されている５Ｖよりも高電位となるためトランジスタ２７が‘オフ’状態となり、またトランジスタ２８はゲートに論理‘０’が印加されているためもともと‘オフ’状態にあり、Ｐ点の電荷の抜ける経路が遮断され、Ｐ点電位は、上述のような７Ｖ程度を維持することになる。
【００２９】
近年、ＬＳＩの高集積化が進んでおり、今後もますますその傾向が続くが、Ｐ点がこのように電源電圧を越えるような高電位となると、微細化された場合にトランジスタ２７，２８が破壊されるおそれがあり、素子の信頼性に欠けるという問題がある。
図８は、図６に示すメモリワードを構成する１つのメモリセルを示した図である。ここにも同様の問題が存在する。
【００３０】
即ち、このメモリセルに論理‘１’（第１のインバータ２０の出力側が論理‘１’）が格納されており、論理‘１’で検索（ビット線２３が論理‘１’）が行なわれるものとする。このとき、トランジスタ２７が‘オン’状態となり、Ｐ点が３．６Ｖ程度となるが、一致線１４がプリセットされるとトランジスタ３６のドレイン側、ソース側が３．６Ｖ程度にまで電位が上昇し、このため、図示の容量ＣＰ２，ＣＰ３の存在によりＰ点がやはり７Ｖ程度にまで上昇してしまい信頼性が悪いという問題がある。
【００３１】
本発明は、上記事情に鑑み、異常な電位上昇を防止し、もって信頼性の高い連想メモリを提供することを目的とする。
【００３２】
【課題を解決するための手段】
上記目的を達成する本発明の第１の連想メモリは、それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
（１）上記メモリセルそれぞれが、
（１＿１）互いの入力が互いの出力と接続された第１および第２のインバータ
（１＿２）第１のインバータの出力と第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ
（１＿３）第２のインバータの出力と第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ
（１＿４）一端がビット線に接続されるとともにゲートが第２のノードに接続された第１の第２導電型トランジスタ
（１＿５）第１の第２導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが第１のノードに接続された第２の第２導電型トランジスタ
を備え、
（２）上記一致検出回路それぞれが、
（２＿１）入力側の充放電を検出するセンスアンプ
（２＿２）センスアンプの入力側を所定の第１の電位にプリセットするプリセット回路
（２＿３）センスアンプの入力側に互いに直列に接続され、各ゲートが、この一致検出回路に対応するメモリワードを構成するメモリセルそれぞれの、第１の第２導電型トランジスタと第２の第２導電型トランジスタとが接続されてなる第３のノードに接続された複数の第３の第１導電型トランジスタ
（２＿４）一端が、前記第１の電位とは異なる所定の第２の電位に保持され、ゲートが、プリセット回路によるプリセット時に遮断状態、上記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第４の第１導電型トランジスタ
（２＿５）第４の第１導電型トランジスタとセンスアンプから最も離れた側に接続された第３の第１導電型トランジスタとの間に配置されダイオード接続された第３の第２導電型トランジスタ
を備えたことを特徴とするものである。
【００３３】
また上記目的を達成する本発明の第２の連想メモリは、それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
（３）上記メモリセルそれぞれが、
（３＿１）互いの入力が互いの出力と接続された第１および第２のインバータ
（３＿２）第１のインバータの出力と第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ
（３＿３）第２のインバータの出力と第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ
（３＿４）一端がビット線に接続されるとともにゲートが第１のノードに接続された第３の第１導電型トランジスタ
（３＿５）第３の第１導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが第２のノードに接続された第４の第１導電型トランジスタ
（３＿６）一端がビット線に接続されるとともにゲートが第２のノードに接続された第１の第２導電型トランジスタ
（３＿７）第１の第２導電型トランジスタの他端とビットバー線との間を接続するとともにゲートが第１のノードに接続された第２の第２導電型トランジスタ
を備え、
（４）上記一致検出回路それぞれが、
（４＿１）入力側の充放電を検出するセンスアンプ
（４＿２）センスアンプの入力側を所定の第１の電位にプリセットするプリセット回路
（４＿３）センスアンプの入力側に互いに直列に接続され、各ゲートが、この一致検出回路に対応するメモリワードを構成するメモリセルそれぞれの、第３の第１の第１導電型トランジスタと第４の第１導電型トランジスタとが接続されてなる第３のノード、及び第１の第２導電型トランジスタと第２の第２導電型トランジスタとが接続されてなる第４のノード双方に接続された複数の第５の第１導電型トランジスタ
（４＿４）一端が、前記第１の電位とは異なる所定の第２の電位に保持され、他端がセンスアンプから最も離れた側に接続された第５の第１導電型トランジスタに接続されるとともにゲートがプリセット回路によるプリセット時に遮断状態、上記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第６の第１導電型トランジスタ
を備えたことを特徴とするものである。
【００３４】
さらに、本発明の第３の連想メモリは、それぞれが１ワード分のメモリセルを有しそれらのメモリセルにそれぞれ１ビットずつ合計１ワード分のビットパターンを記憶する複数のメモリワード、およびそれら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに、入力された検索データの全部もしくは所定の一部のビットパターンに対応するビットパターンが記憶されているか否かの検出を行なう複数の一致検出回路を有する連想メモリにおいて、
（５）上記メモリセルそれぞれが、
（５＿１）互いの入力が互いの出力と接続された第１および第２のインバータ
（５＿２）第１のインバータの出力と第２のインバータの入力とが接続されてなる第１のノードとビット線との間を接続するとともにゲートがワード線に接続された第１の第１導電型トランジスタ
（５＿３）第２のインバータの出力と第１のインバータの入力とが接続されてなる第２のノードとビットバー線との間を接続するとともにゲートがワード線に接続された第２の第１導電型トランジスタ
（５＿４）一端が所定の第１の電位に保持されゲートがビット線に接続された第１の第２導電型トランジスタ
（５＿５）一端が第１の第２導電型トランジスタの他端に接続されゲートが第１のノードに接続された第２の第２導電型トランジスタ
（５＿６）一端が第２の第２導電型トランジスタの他端に接続されゲートが第２のノードに接続された第３の第２導電型トランジスタ
（５＿７）一端が第３の第２導電型トランジスタの他端に接続されるとともに他端が第１の電位に保持されゲートがビットバー線に接続された第４の第２導電型トランジスタ
（５＿８）一端が上記第１の電位とは異なる所定の第２の電位に保持されゲートがビット線に接続された第３の第１導電型トランジスタ
（５＿９）一端が第３の第１導電型トランジスタの他端に接続されゲートが第２のノードに接続された第４の第１導電型トランジスタ
（５＿１０）一端が第４の第１導電型トランジスタの他端に接続されゲートが第１のノードに接続された第５の第１導電型トランジスタ
（５＿１１）一端が第５の第１導電型トランジスタの他端に接続されるとともに他端が第２の電位に保持されゲートがビットバー線に接続された第６の第１導電型トランジスタ
を備え、
（６）上記一致検出回路それぞれが、
（６＿１）入力側の充放電を検出するセンスアンプ
（６＿２）センスアンプの入力側を上記第１の電位にプリセットするプリセット回路
（６＿３）センスアンプの入力側に互いに直列に接続され、各ゲートが、この一致検出回路に対応するメモリワードを構成するメモリセルそれぞれの、第２の第２導電型トランジスタと第３の第２導電型トランジスタとが接続されてなる第３のノード、及び第４の第１の第１導電型トランジスタと第５の第１導電型トランジスタとが接続されてなる第４のノード双方に接続された複数の第７の第１導電型トランジスタ
（６＿４）一端が、上記第２の電位に保持され他端がセンスアンプから最も離れた側に接続された第７の第１導電型トランジスタに接続されるとともにゲートがプリセット回路によるプリセット時に遮断状態、上記検出を行なう検出時に導通状態に制御する制御信号を伝達する制御線に接続された第８の第１導電型トランジスタ
を備えたことを特徴とするものである。
【００３５】
ここで、上記本発明の第１〜第３の連想メモリにおいて、「第１導電型トランジスタ」、「第２導電型トランジスタ」は、ＮチャンネルトランジスタおよびＰチャンネルトランジスタのうちの一方および他方をいう。また、上記本発明の第１〜第３の連想メモリにおいて、「第１の電位」、「第２の電位」は、第１導電型トランジスタとしてＮチャンネルトランジスタを選択した場合は、それぞれ、電源電位，グラウンド電位をいい、第１導電型トランジスタとしてＰチャンネルトランジスタを備えた場合は、それぞれ、グラウンド電位，電源電位をいう。
【００３６】
【作用】
ここでは、説明の都合上、第１導電型トランジスタとしてＮチャンネルトランジスタ、第２導電型トランジスタとしてＰチャンネルトランジスタを選択した場合について説明する。
本発明の第１の連想メモリは、上記（１＿４），（１＿５）の第２導電型（Ｐチャンネル）トランジスタに特徴の１つがあり、これらのＰチャンネルトランジスタを備えたことにより、これらのＰチャンネルトランジスタどうしが接続された中点の電位はたかだか電源電位に保たれ、電源電位以上の高電位となることが防止され、したがって信頼性の高い連想メモリが構成される。
【００３７】
また本発明の第１の連想メモリは、上記（２＿５）の、第２導電型（Ｐチャンネル）トランジスタにも特徴を有する。本発明の第１の連想メモリの場合、不一致の場合に、一致線に並ぶ第１導電型（Ｎチャンネル）トランジスタ（上記（２＿３））のゲートが、グラウンド電位まで下がらずに１．４Ｖ程度の電位にとどまるおそれがあるが、上記（２＿５）の第２導電型（Ｐチャンネル）トランジスタを備えたことにより、一致線に並ぶＮチャンネルトランジスタが‘オン’状態となることが防止される。
また、本発明の第２の連想メモリは、上記（３＿４），（３＿５）の第１導電型（Ｎチャンネル）トランジスタと、上記（３＿６），（３＿７）の第２導電型（Ｐチャンネル）トランジスタとの双方を備えているため、それらの中点（上記（４＿３）の第１導電型（Ｎチャンネル）トランジスタのゲート）は、高電位側は、Ｐチャンネルトランジスタにより電源電位まで上昇するとともにその電源電位でクリップされ、低電位側はＮチャンネルトランジスタによりグラウンド電位まで低下するとともにそのグラウンド電位でクリップされ、電源電位を越えるような高電圧、グラウンド電位を越えるような低電位の発生が防止される。さらにこの第２の連想メモリは、上述の第１の連想メモリとは異なり、電源電位とグラウンド電位との間をフルスイングするため、上記第１の連想メモリにおける上記（２＿５）の第２導電型（Ｐチャンネル）トランジスタを備える必要はなく、また設計マージンをあげることができ、素子のバラツキや電源電圧の変動に強い連想メモリが実現する。
【００３８】
さらに本発明の第３の連想メモリは、上記（５＿４）〜（５＿７）の第２導電型（Ｐチャンネル）トランジスタおよび上記（５＿８）〜（５＿１１）の第１導電型（Ｎチャンネル）トランジスタを備えたため、上記第２の連想メモリと同様に、上記（６＿３）の第１導電型（Ｎチャンネル）トランジスタのゲートは、電源電位、グラウンド電位でクリップされ、電源電圧を越えるような高電圧、グラウンド電圧を越えるような低電圧の発生は防止される。また、上記（６＿３）の第１導電型（Ｎチャンネル）トランジスタのゲートには、電源電圧，グラウンド電圧間でフルスイングした電圧が印加されるため、上記第２の連想メモリと同様、設計マージンをあげることができる。
【００３９】
さらに本発明の第３の連想メモリでは、ビット線，ビットバー線は、（５＿４），（５＿７）の第２導電型（Ｐチャンネル）トランジスタのゲート、および（５＿８），（５＿１１）の第１導電型（Ｎチャンネル）トランジスタのゲートに接続されているため、第２の連想メモリと比べ、ビット線，ビットバー線を駆動する駆動回路の負担が小さいという特徴がある。ただし、第２の連想メモリと比べ各メモリセルを構成するトランジスタの数は増加する。
【００４０】
【実施例】
以下、本発明の実施例について説明する。
図１は、本発明の第１の連想メモリの一実施例の、１つのメモリワードを表した回路図である。図５，図６に示す回路の各構成要素と対応する構成要素には、図５，図６に付した符号と同一の符号を付して示し、相違点のみについて説明する。
【００４１】
図１に示すメモリワードには、図６に示すメモリワードにおけるメモリセル毎の各２つのＮチャンネルトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５に代えて、各２つのＰチャンネルトランジスタ３７−１，３８−１；３７−２，３８−２；…；３７−５，３８−５が備えられている。これら各２つのＰチャンネルトランジスタ３７−１，３８−１；３７−２，３８−２；…；３７−５，３８−５のうちの一方（ビット線２３−１，２３−２…，２３−５側）のトランジスタ３７−１，３７−２，…，３７−５のゲートは、第２のインバータ２１−１，２１−２，…，２１−５の出力と接続され、（ビットバー線２６−１，２６−２…，２６−５側）のトランジスタ３８−１，３８−２，…，３８−５のゲートは、第１のインバータ２０−１，２０−２，…，２０−５の出力と接続されている。
【００４２】
また、一致線１４とグラウンドＧＮＤとの間に互いに直列に接続されたトランジスタ３６−０，３６−１，３６−２，…，３６−５のうち、トランジスタ３６−０とトランジスタ３６−１との間にＰチャンネルトランジスタ３９が配置されている。このトランジスタ３９のゲートは、トランジスタ３６−０側にダイオード接続されている。
【００４３】
このような構造のメモリワード及びその周辺回路を備えた連想メモリにおいて、一致検索は以下のようにして行なわれる。
メモリセル１１−１には、図５，図６の説明の場合と同様に、論理‘１’の情報が記憶されているものとする。即ちこの場合第１のインバータ２０−１の出力側が論理‘１’、第２のインバータ２１−１の出力側が論理‘０’の状態にある。
【００４４】
このメモリセル１１−１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−１が論理‘１’、ビットバー線２６−１が論理‘０’とされる。ワード線２４は論理‘０’のままの状態に保持されている。この場合トランジスタ３７−１のゲートには論理‘０’の電圧が印加され、ビット線２３−１の論理‘１’の信号がトランジスタ３６−１のゲートに印加され、これによりトランジスタ３６−１が‘オン’状態となる。即ちメモリセル１１−１に記憶されたビット情報とビット線２３−１、ビットバー線２６−１を経由して入力された検索データ中のビット情報が一致する場合に、対応するトランジスタ３６−１が‘オン’状態となる。
【００４５】
また、メモリセル１１−２には論理‘０’の情報が記憶されているものとする。この場合第１のインバータ２０−２の出力側が論理‘０’、第２のインバータ２１−２の出力側が論理‘１’の状態にある。
このメモリセル１１−２に対してやはり論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−２が論理‘１’、ビットバー線２６−２が論理‘０’とされる。この場合、トランジスタ３８−２を経由して論理‘０’の状態にあるビットバー線２６−２の信号がトランジスタ３６−２のゲートに印加され、したがってこのトランジスタ３６−２は‘オフ’状態にととどまることになる。即ち不一致の場合、一致線１４にプリチャージされていた電荷はディスチャージされない。
【００４６】
また、マスクをかけたビットについては、メモリセル１１−５に示すように、ビット線２３−５、ビットバー線２６−５の双方とも論理‘１’とされる。この場合このメモリセル１１−５に論理‘１’の情報が記憶されているか論理‘０’の情報が記憶されているかに応じてトランジスタ３７−５もしくはトランジスタ３８−５のいずれかが‘オン’状態となり、これによりいずれの場合もトランジスタ３６−５が‘オン’状態となる。
【００４７】
検索にあたっては制御線３０が先ず論理‘０’となり、トランジスタ３２が‘オン’状態となってインバータ３１の入力側の一致線１４がプリチャージされ、その後制御線３０が論理‘１’となり、トランジスタ３２が‘オフ’状態となってプリチャージが停止するとともにトランジスタ３６−０が‘オン’状態となる。
【００４８】
このとき、メモリセルに記憶された情報と入力された検索の情報がこのメモリワード１１を構成する全てのメモリセルにわたって一致している（上述したようにマスクされたビットは一致とみなす）場合、トランジスタ３６−１，３６−２，…，３６−５の全てが‘オン’状態となり一致線１４にプリチャージされた電荷がディスチャージされ、インバータ３１から論理‘１’の信号が出力される。
【００４９】
このように、この図１に示す構造の場合、図６に示す構造の場合と同様に、検索に先立って一致線１４がプリチャージされ、検索により一致した場合にだけディスチャージされるため、次の検索の際にプリチャージする必要のある一致線の本数が少なくて済み、検索に伴う消費電力が低く押えられる。
次に、この図１に示す回路における、電位の上昇について考察する。
【００５０】
メモリセル１１−１に示すように、そのメモリセル１１−１に論理‘１’が記憶されるとともに検索データも論理‘１’で一致している場合、トランジスタ３７−１が‘オン’状態となってＰ−１点にビット線２３−１の論理‘１’の電荷が流れ込みＰ−１点も論理‘１’となる。このとき、トランジスタ３７−１はＰチャンネルトランジスタであるため、Ｐ−１点の電位は、ビット線２３−１の電位と同じ５Ｖとなる。ここで一致線１４がプリチャージされると、Ｐ−１点の電位は５Ｖからさらに高い電位に上昇しようとするが、トランジスタ３７−１がＰチャンネルトランジスタであるためＰ−１点の余計な電荷はトランジスタ３７−１を経由してビット線２３−１に流れ、したがってＰ−１点は電源電位の５Ｖにとどまりそれ以上には上昇しない。このように、Ｐ−１点が電源電位よりも高い電位となることが防止され、信頼度が向上する。
【００５１】
また、図６に示す構造の場合、トランジスタ３６−１のゲートには３．６Ｖ程度の電圧が印加されたが、本実施例ではトランジスタ３６−１のゲートには５Ｖが印加される。したがって本実施例の構造の場合、信頼性の向上のほか、一致検索の動作速度も向上する。
次に、メモリセル１１−２に示すように、そのメモリセル１１−２に論理‘０’が記憶され、検索データは論理‘１’で互いに不一致の場合、トランジスタ３８−２が‘オン’状態となってＰ−２点にはビットバー線２６−２の論理‘０’が伝達される。ここで、一致線１４がプリチャージされると、Ｐ−１点の電位が上昇し、トランジスタ３８−２がＰチャンネルトランジスタであるためにＰ−２点が１．４Ｖ程度に上昇するまではそのトランジスタ３８−２は‘オン’状態とならず、したがってＰ−２点は１．４Ｖ程度まで上昇する可能性がある。このとき何らの対策も講じられていない場合は、トランジスタ３６−２が弱い‘オン’状態となることがあり得るが、この一致線１４には、ダイオード接続されたＰチャンネルトランジスタ３９が配置されているため、トランジスタ３６−２のソース側（トランジスタ３６−１側）は１．４Ｖ程度に保たれ、したがってＰ−２点が１．４Ｖ程度まで上昇してもトランジスタ３６−２は‘オフ’状態を維持する。
【００５２】
このように、図１に示す実施例によれば、電源電位以上の電位上昇が防止された高信頼の連想メモリが構成され、さらに動作速度の向上、消費電力の低減化も図られた連想メモリが構成される。
図２は、本発明の第２の連想メモリの一実施例の、１つのメモリワードを表わした回路図である。図１に示す回路の各構成要素と同一の構成要素には、図１に付した符号と同一の符号を付して示し、相違点のみについて説明する。
【００５３】
図２に示すメモリワードには、図１に示すメモリワードにおけるメモリセル毎の各２つのＰチャンネルトランジスタ３７−１，３８−１；３７−２，３８−２；…；３７−５，３８−５とともに、図６に示すメモリワードに備えられているメモリセル毎の各２つのＮチャンネルトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５も備えられており、一致線１４に配列された各Ｎチャンネルトランジスタ３６−１，３６−２，…，３６−５のゲートは、各２つのＰチャンネルトランジスタ３７−１，３８−１；３７−２，３８−２；…；３７−５，３８−５どうしの接続点に接続されるとともに、各２つのＮチャンネルトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５どうしの接続点にも接続されている。
【００５４】
ここで、メモリセル１１−１には、図６，図１の説明の場合と同様に、論理‘１’の情報が記憶されているものとする。即ちこの場合第１のインバータ２０−１の出力側が論理‘１’、第２のインバータ２１−１の出力側が論理‘０’の状態にある。
このメモリセル１１−１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−１が論理‘１’、ビットバー線２６−１が論理‘０’とされる。ワード線２４は論理‘０’のままの状態に保持されている。この場合Ｎチャンネルトランジスタ２７−１のゲートに論理‘１’、Ｐチャンネルトランジスタ３７−１に論理‘０’の電圧が印加されて、いずれも‘オン’状態となり、図１のメモリセルの場合と同様、Ｎチャンネルトランジスタ３６−１が‘オン’状態となる。即ちメモリセル１１−１に記憶されたビット情報とビット線２３−１、ビットバー線２６−１を経由して入力された検索データ中のビット情報が一致する場合に、対応するトランジスタ３６−１が‘オン’状態となる。
【００５５】
また、メモリセル１１−２には論理‘０’の情報が記憶されているものとする。この場合第１のインバータ２０−２の出力側が論理‘０’、第２のインバータ２１−２の出力側が論理‘１’の状態にある。
このメモリセル１１−２に対してやはり論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−２が論理‘１’、ビットバー線２６−２が論理‘０’とされる。この場合、Ｎチャンネルトランジスタ２８−２とＰチャンネルトランジスタ３８−２との双方を経由して、論理‘０’の状態にあるビットバー線２６−２の信号がＮチャンネルトランジスタ３６−２のゲートに印加され、したがってこのトランジスタ３６−２は‘オフ’状態にととどまることになる。即ち不一致の場合、一致線１４にプリチャージされていた電荷はディスチャージされない。
【００５６】
また、マスクをかけたビットについては、メモリセル１１−５に示すように、ビット線２３−５、ビットバー線２６−５の双方とも論理‘１’とされる。この場合このメモリセル１１−５に論理‘１’の情報が記憶されているか論理‘０’の情報が記憶されているかに応じて、Ｎチャンネルトランジスタ２７−５とＰチャンネルトランジスタ３７−５との双方、もしくはＮチャンネルトランジスタ２８−５とＰチャンネルトランジスタ３８−５との双方のいずれかが‘オン’状態となり、これにより、いずれの場合も、トランジスタ３６−５が‘オン’状態となる。
【００５７】
このように、図２に示すメモリワードは論理的には図１に示すメモリワードと同一であり、図１の実施例の場合と同一のシーケンスに従って検索が行われる。
次に、この図２に示す回路における、電位について考察する。
メモリセル１１−１に示すように、そのメモリセル１１−１に論理‘１’が記憶されるとともに検索データも論理‘１’で一致している場合、Ｎチャンネルトランジスタ２７−１とＰチャンネルトランジスタ３７−１が‘オン’状態となってＰ−１点にビット線２３−１の論理‘１’の電荷が流れ込みＰ−１点も論理‘１’となる。このとき、ビット線２３−１とＰ−１点とを導通させる２つのトランジスタ２７−１，３７−１のうちの一方のトランジスタ３７−１はＰチャンネルトランジスタであるため、Ｐ−１点の電位は、ビット線２３−１の電位と同じ５Ｖとなる。ここで一致線１４がプリチャージされると、Ｐ−１点の電位は５Ｖからさらに高い電位に上昇しようとするが、トランジスタ３７−１がＰチャンネルトランジスタであるためＰ−１点の余計な電荷はトランジスタ３７−１を経由してビット線２３−１に流れ、したがってＰ−１点は電源電位の５Ｖにとどまりそれ以上には上昇しない。このように、図２に示す実施例の場合も、図１に示す実施例の場合と同様に、Ｐ−１点が電源電位よりも高い電位となることが防止され、信頼度が向上する。また、トランジスタ３６−１のゲートに５Ｖが印加されることにより一致検索の動作速度が向上する点も、図１に示す実施例の場合と同様である。
【００５８】
次に、メモリセル１１−２に示すように、そのメモリセル１１−２に論理‘０’が記憶されるとともに検索データがそれとは逆に論理‘１’の場合、前記チャンネルトランジスタ２８−２とＰチャンネルトランジスタ３８−２が‘オン’状態となって、Ｐ−２点が、論理‘０’にあるビットバー線２６−２と短絡され、Ｐ−２点も論理‘０’となる。このとき、ビットバー線２６−２とＰ−２点との間を短絡する２つのトランジスタ２８−２，３８−２のうちの一方のトランジスタ２８−２はＮチャンネルトランジスタであるため、Ｐ−１点の電位は、ビットバー線２６−２の電位と同じ０Ｖまで下がる。このように、図２に示す実施例では、一致線１４に並ぶトランジスタ３６−１，３６−２，…，３６−５のゲートの電位は電源電位（５Ｖ）とグラウンド電位（０Ｖ）との間をフルスイングするため、図１に示す実施例に備えられているダイオード接続されたトランジスタ３９は不要であり、しかもフルスイングすることから、設計マージンが向上し、素子のバラツキ、電源電圧の変動等に強い連想メモリが実現する。
【００５９】
図３は、本発明の第３の連想メモリの一実施例の、１つのメモリワードを表わした回路図である。
図３に示すメモリワード１１を構成する各メモリセル１１−１，１１−２，…，１１−５に備えられた各２つのＰチャンネルトランジスタ３７−１，３８−１；３７−２，３８−２；…；３７−５，３８−５のゲート、各２つのＮチャンネルトランジスタ２７−１，２８−１；２７−２，２８−２；…；２７−５，２８−５のゲートと、第１のインバータ２０−１−，２０−２，…，２０−５、第２のインバータ２１−１，２１−２，…，２１−５との接続関係は、図２に示す各メモリセルにおけるそれとは逆になっている。すなわち、Ｐチャンネルトランジスタ３７−１のゲートおよびＮチャンネルトランジスタ２８−１のゲートが第１のインバータ２０−１の出力側と接続されており、Ｐチャンネルトランジスタ３８−１のゲートおよびＮチャンネルトランジスタ２７−１のゲートが第２のインバータ２１−１の出力側と接続されている。
【００６０】
また図３に示すメモリワード１１を構成する各メモリセル１１−１，１１−２，…，１１−５には、一端が電源に接続されゲートが各ビット線２３−１，２３−２，…，２３−５に接続された各Ｐチャンネルトランジスタ４１−１，４１−２，…，４１−５が備えられており、各Ｐチャンネルトランジスタ３７−１，３７−２，…，３７−５の一端は、図２に示すメモリセルでは各ビット線２３−１，２３−２，…，２３−５に接続されているが、図３に示すメモリセルでは各Ｐチャンネルトランジスタ４１−１，４１−２，…，４１−５の、電源に接続された側の一端とは反対側の一端に接続されている。また、各Ｐチャンネルトランジスタ３８−１，３８−２，…，３８−５についても同様であり、各メモリワード１１−１，１１−２，…，１１−５には、一端が電源に接続されゲートが各ビットバー線２６−１，２６−２，…，２６−５に接続された各Ｐチャンネルトランジスタ４２−１，４２−２，…，４２−５が備えられており、各Ｐチャンネルトランジスタ３８−１，３８−２，…，３８−５は、各Ｐチャンネルトランジスタ４２−１，４２−２，…，４２−５の、電源に接続された側の一端とは反対側の一端に接続されている。さらに、Ｎチャンネルトランジスタ２７−１，２７−２，…，２７−５；２８−１，２８−２，…，２８−５についても同様であり、各メモリセル１１−１，１１−２，…，１１−５には一端がグラウンドに接続されゲートが各ビット線２３−１，２３−２，…，２３−５もしくは各ビットバー線２６−１，２６−２，…，２６−５に接続されたＮチャンネルトランジスタ４３−１，４３−２，…，４３−５；４４−１，４４−２，…，４４−５が備えられており、各Ｎチャンネルトランジスタ２７−１，２７−２，…，２７−５；２８−１，２８−２，…，２８−５は各Ｎチャンネルトランジスタ４３−１，４３−２，…，４３−５；４４−１，４４−２，…，４４−５にそれぞれ接続されている。
【００６１】
ここで、メモリセル１１−１には、図１，図２の説明の場合と同様に、論理‘１’の情報が記憶されているものとする。即ちこの場合第１のインバータ２０−１の出力側が論理‘１’、第２のインバータ２１−１の出力側が論理‘０’の状態にある。
このメモリセル１１−１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３−１が論理‘１’、ビットバー線２６−１が論理‘０’とされる。ワード線２４は論理‘０’のままの状態に保持されている。この場合Ｎチャンネルトランジスタ２７−１，２８−１、Ｐチャンネルトランジスタ３７−１，３８−１のうち、Ｎチャンネルトランジスタ２８−１とＰチャンネルトランジスタ３８−１が‘オン’状態となり、またＰチャンネルトランジスタ４１−１，４１−２、Ｎチャンネルトランジスタ４３−１，４４−１のうち、Ｐチャンネルトランジスタ４２−１とＮチャンネルトランジスタ４３−１が‘オン’状態となる。したがって、Ｐ−１点には、２つのＰチャンネルトランジスタ４２−１，３８−１を経由して、論理‘１’が印加され、トランジスタ３６−１が‘オン’状態となる。即ちメモリセル１１−１に記憶されたビット情報とビット線２３−１、ビットバー線２６−１を経由して入力された検索データ中のビット情報が一致する場合、図１，図２に示す各実施例と同様に、対応するトランジスタ３６−１が‘オン’状態となる。またこの場合、Ｐ−１点と電源との間を短絡する２つのトランジスタ４２−１，３８−１はいずれもＰチャンネルトランジスタであるため、Ｐ−１点には電源電圧（５Ｖ）がそのまま印加される。このとき一致線１４がプリチャージされても、Ｐ−１点の余計な電荷は２つのＰチャンネルトランジスタ４２−１，３８−１を経由して電源に流れ込み、したがってＰ−１点は電源電位の５Ｖにとどまり、それ以上には上昇しない。
【００６２】
また、メモリセル１１−２には論理‘０’の情報が記憶されているものとする。この場合第１のインバータ２０−２の出力側が論理‘０’、第２のインバータ２１−２の出力側が論理‘１’の状態にある。この場合、トランジスタ３６−２のゲートは、２つのＮチャンネルトランジスタ２７−２，４３−２を介してグラウンドと短絡され、トランジスタ３６−２のゲートは論理‘０’となる。即ち、メモリセル１１−２に記憶されたビット情報と検索データ中のビット情報が不一致の場合、やはり図１，図２に示す各実施例と同様に、対応するトランジスタ３６−２が‘オフ’状態にとどまり、一致線１４にプリチャージされた電荷はディスチャージされない。また、この場合トランジスタ３６−２のゲートとグラウンドとを短絡する２つのトランジスタ２７−２，４３−２はいずれもＮチャンネルトランジスタであるため、トランジスタ３６−２のゲートには、グラウンド電位０Ｖがそのまま印加される。即ち、図３に示す実施例では、図２に示す実施例と同様、一致線１４に並ぶトランジスタ３６−１，３６−２，…，３６−５のゲートに印加される電圧は、電源電位（５Ｖ）とグラウンド（０Ｖ）との間をフルスイングし、したがって図１に示す実施例と比べ設計マージンが向上している。
【００６３】
一方、マスクをかけたビットについては、メモリセル１１−５に示すように、ビット線２３−５、ビットバー線２６−５とも論理‘０’とされる。
この場合、トランジスタ３６−５のゲートには、このメモリセル１１−５に論理‘１’の情報が記憶されているか論理‘０’の情報が記憶されているかに応じて、それぞれ、２つのＰチャンネルトランジスタ４２−５，３８−５を経由して、あるいは２つのＰチャンネルトランジスタ４１−５，３７−５を経由して、いずれの場合も電源電位（５Ｖ）が印加されてトランジスタ３６−５が‘オン’状態となり、一致と見なされる。
【００６４】
ここで図１〜図３に示す各実施例の得失について考察する。
図１〜図３に示す３つの実施例のうち、図１に示す実施例では、１つのメモリセルを構成するトランジスタの数が最も少なくて済み、したがって最も高集積化を図ることができるという利点があるが、その反面、一致線１４に並ぶトランジスタ３６−１，３６−２，…，３６−５のゲートは、電源電圧（５Ｖ）〜１．４Ｖの範囲の電位にとどまり、図２，図３に示す実施例と比べ設計マージンが低く、素子のバラツキや電源電圧の変動に対し余裕が少ない。
【００６５】
一方、図２に示す実施例では、一致線１４に配列されたトランジスタ３６−１，３６−２，…，３６−５のゲートには電源電位（５Ｖ）とグラウント電位（０Ｖ）との間をフルスイングする電圧が印加され、設計マージンは高いが、図１に示す実施例と比べ各メモリセル１１−１，１１−２，…，１１−５を構成するトランジスタの数が多く、図１に示す実施例よりは高集積化を図りにくい。また、ビット線２３−１，２３−２，…，２３−５、ビットバー線２６−１，２６−２，…，２６−５に接続されたトランジスタの数も多く、したがってビット線駆動回路の負荷が大きい。
【００６６】
図３に示す実施例では、図２に示す実施例と同様に、一致線１４に配列されたトランジスタ３６−１，３６−２，…，３６−５のゲートには電源電位（５Ｖ）とグラウント電位（０Ｖ）との間をフルスイングする電圧が印加され、設計マージンは高いが、図２に示す実施例によりさらに、各メモリセル１１−１，１１−２，…，１１−５を構成するトランジスタの数が多く、図２に示す実施例よりもさらに高集積化を図りにくい。ただし一致検出のための、ビット線２３−１，２３−２，…，２３−５、ビットバー線２６−１，２６−２，…，２６−５に接続されているトランジスタは、全てそのゲートが各ビット線２３−１，２３−２，…，２３−５、あるいは各ビットバー線２６−１，２６−２，…，２６−５に接続されており、したがってビット線駆動回路の負荷は小さくて済む。また図３に示す実施例では、図１，図２に示す実施例とは異なり、ビット線２３−１，２３−２，…，２３−５、ビットバー線２６−１，２６−２，…，２６−５との対がいずれも論理‘０’のときに、一致線１４に配列された対応するトランジスタ３６−１，３６−２，…，３６−５が‘オン’状態となる。メモリワード１１に記憶されたデータを読み出すときは、先ずビット線２３−１，２３−２，…，２３−５、ビットバー線２６−１，２６−２，…，２６−５をいずれも論理‘１’の状態に初期化されるが、このときは一致線１４に並ぶトランジスタ３６−１，３６−２，…，３６−５は‘オフ’状態となり、一致線１４をプリチャージしようとしてもプリチャージされない。一方、検索のためには、一致線１４はあらかじめプリチャージされる必要があり、したがってビット線２３−１，２３−２，…，２３−５、ビットバー線２６−１，２６−２，…，２６−５はいずれも論理‘０’の状態にないと検索のための初期化（プリチャージ）は行われない。すなわち、図３に示す実施例では、図１，図２に示す実施例とは異なり、読み出しのための初期化と検索のための初期化を同時に行うことはできないという不利な点もある。
【００６７】
このように、図１〜図３に示す各実施例にはそれぞれ得失がある。
尚、図１〜図３に示す各実施例は、本発明にいう第１導電型トランジスタとしてＮチャンネルトランジスタを選択した場合の例であるが、本発明にいう第１導電型トランジスタとしてＰチャンネルトランジスタを選択してもよいことはもちろんである。また、上記図１〜図２に示す各実施例は５ビットを１ワードとする例であるが、１ワードを構成するビット数は任意に構成することができる。
【００６８】
【発明の効果】
以上説明したように、本発明の連想メモリによれば、トランジスタの容量等の影響で電源電位以上の高電位となることが防止され、したがって信頼性の高い連想メモリが構成される。
【図面の簡単な説明】
【図１】本発明の第１の連想メモリの一実施例の、１つのメモリワードを表した回路図である。
【図２】本発明の第２の連想メモリの一実施例の、１つのメモリワードを表した回路図である。
【図３】本発明の第３の連想メモリの一実施例の、１つのメモリワードを表した回路図である。
【図４】従来の連想メモリの一例を表わした回路ブロック図である。
【図５】連想メモリ中の１つのメモリワードを表わした詳細回路図である。
【図６】連想メモリ中の１つのメモリワードの他の例を表わした詳細回路図である。
【図７】図５に示すメモリワードを構成する１つのメモリセルの回路図である。
【図８】図６に示すメモリワードを構成する１つのメモリセルの回路図である。
【符号の説明】
１１  メモリワード
１１−１，１１−２，…，１１−５  メモリセル
２０−１，２０−２，…，２０−５  第１のインバータ
２１−１，２１−２，…，２１−５  第２のインバータ
２２−１，２２−２，…，２２−５  Ｎチャンネルトランジスタ
２３−１，２３−２，…，２３−５  ビット線
２４  ワード線
２５−１，２５−２，…，２５−５  Ｎチャンネルトランジスタ
２６−１，２６−２，…，２６−５  ビットバー線
３０  制御線
３１  センス用インバータ
３２  プリチャージ用Ｐチャンネルトランジスタ
３６−０，３６−１，３６−２，…，３６−５  Ｎチャンネルトランジスタ
３７−１，３７−２，…，３７−５  Ｐチャンネルトランジスタ
３８−１，３８−２，…，３８−５  Ｐチャンネルトランジスタ
３９  Ｐチャンネルトランジスタ
４１−１，４１−２，…，４１−５  Ｐチャンネルトランジスタ
４２−１，４２−２，…，４２−５  Ｐチャンネルトランジスタ
４３−１，４３−２，…，４３−５  Ｎチャンネルトランジスタ
４４−１，４４−２，…，４４−５  Ｎチャンネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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