(57)【特許請求の範囲】
【請求項１】
半導体基板上に内部に下層配線を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定領域をエッチングし、前記下層配線に接続するヴィアホールと該下層配線に接続しないダミーヴィアホールを形成する工程と、
前記ヴィアホール及びダミーヴィアホール内にそれぞれヴィアプラグ及びダミーヴィアプラグを埋め込み形成する工程と、
対向する側面が前記ヴィアプラグ或いは前記ダミーヴィアプラグに接続する配線溝を形成する工程と、
前記配線溝内に上層配線を埋め込み形成する工程とを含み、
前記上層配線は前記ヴィアホール又はダミーヴィアホールにより分断され、分断された上層配線の長手方向の長さが配線のエレクトロマイグレーションの臨界長以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細配線を備えた高集積度の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置、例えばＤＲＡＭに代表されるメモリ集積回路においては、高集積化が著しい。これに伴って、各素子を電気的に結合する配線は、微細化を余儀なくされている。そして、その遂行によって、配線が使用される条件は過酷になりつつある。特に、配線を流れる電流により、配線を構成する原子や空孔が電流と同じ方向、或いは逆方向に移動する現象、即ちエレクトロマイグレーション（ＥＭ）によるボイドやヒロックの生成は、ＬＳＩ用微細配線の信頼性を低下させる主要な問題である。
【０００３】
配線長を短くしていくと、高電流密度であっても、配線金属のＥＭが実質的に起こらなくなることが知られている（Ｉ．Ａ．Ｂｌｅｃｈ，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｖｏｌ．４７，  Ｎｏ．４，  Ａｐｒｉｌ  １９７６；  Ｉ．Ａ．Ｂｌｅｃｈ  ａｎｄ  Ｃｏｎｙｅｒｓ  Ｈｅｒｒｉｎｇ，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．２９，Ｎｏ．３，  １  Ａｕｇｕｓｔ  １９７６）。
【０００４】
これは、ある配線長以下になると電流導通時にＥＭにより配線を流れる原子流束と、それにより二次的に発生する配線長手方向の圧縮応力勾配又は空孔濃度勾配による逆方向の原子流束が釣り合い、配線を流れる正味の原子流束が０になるためと考えられている。このＥＭが実質的に起こらなくなる長さを、エレクトロマイグレーション（ＥＭ）の臨界長と呼ぶ。
【０００５】
空孔濃度勾配の影響が無視できる場合、ＥＭの臨界長ｌｔｈは、例えば次式で与えることができる。
【０００６】
ＮＤ／ｋ／Ｔ・ｅＺ＊ρｊ＝ＮＤ／ｋ／Ｔ・ΩΔσｘｘ／ｌｔｈ    （１）
なお、（１）式において、Ｎは配線金属の原子数密度、Ｄは配線金属の自己拡散係数、ｋはボルツマン定数、Ｔは温度、ｅは素電荷、Ｚ＊  は配線金属の有効電荷数、ρは配線金属の体積抵抗率、ｊは配線の電流密度、Ωは配線金属の原子体積、Δσｘｘは配線両端での長手方向の主応力の差である。
【０００７】
左辺は電界によって発生するＥＭによる原子流束、右辺は応力勾配による逆方向の原子流束を意味し、臨界長ｌｔｈ以下では両者が等しくなる。配線両端の応力差Δσｘｘが一定の場合、配線の臨界長ｌｔｈは配線の電流密度ｊと反比例の関係にあることが分かる。また、配線の臨界長ｌｔｈは、配線の膜厚と幅に基本的には依存しない。
【０００８】
拡散係数Ｄの大きさは、粒界三重点が無い又は粒界が配線をほぼ垂直に横断するバンブー構造の微細配線では体拡散係数に近くなり、幅広又は厚膜の配線では粒界拡散係数に近くなると言われていて、配線の膜厚と幅により大きく異なる場合がある。しかしながら、拡散係数Ｄは（１）式の両辺から消去できるので、拡散係数Ｄの違いは臨界長ｌｔｈ自体には影響しないと考えられる。
【０００９】
そこで、配線のＥＭに対する信頼性を向上させるため、配線中を配線幅方向に横切り、配線金属原子又は空孔の障壁となる複数の障壁部を形成し、配線を臨界長以下に分断する方法が提案されている。
【００１０】
例えば、Ｃｕ膜をエッチングして溝で分断されたＣｕブロックに加工した後、Ｃｕブロック表面にＴｉ窒化物膜をＣＶＤ法により選択成長させることによりＴｉ窒化物により分断されたＣｕ配線を形成する方法（１）、Ｗダマシン配線をエッチングしてブロック状に加工した後、ＣＶＤ法によりＣｕ膜を全面に堆積させてからＣＭＰを行うことによりＷで分断されたＣｕ配線を作成する方法（２）、Ｃｕ配線上にＺｒ膜を形成してアニールを行うことによりＺｒをＣｕ配線中に拡散させて粒界にＣｕ3 Ｚｒ層を作成する方法などが提案されている（特開平６−１６８９４２号）。
【００１１】
しかしながら、何れの場合も配線に微細な溝を形成したり、配線金属を微細ブロック状に加工するための微細加工技術（（１），（２））や、障壁部となる金属間化合物層を粒界に優先的に析出するためのアニール技術（（３））など、技術的に非常に難易度の高い製造プロセスが必要となるため、製造が容易ではないと言う問題点があった。また、配線に障壁部を新たに形成する必要から、配線の製造工程数が著しく増加し、製造コストが上昇するという問題があった。
【００１２】
【発明が解決しようとする課題】
上述したように、配線を幅方向に複数の障壁部を形成し、配線をＥＭの臨界長ｌｔｈ以下に分断することによって、ＥＭが実質的に生じなくなる。ところが、従来の障壁部の製造方法では、微細加工技術やアニール技術などの技術的に非常に難易度の高い製造プロセスが必要となるという問題点があった。また、製造工程数が増加し、製造コストが増加するという問題点があった。
【００１３】
本発明の目的は、技術的に容易な製造プロセスを用いつつ、製造コストの増加を抑制して、エレクトロマイグレーション不良の抑制を図り得る半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００２４】
本発明は、半導体基板上に内部に下層配線を有する層間絶縁膜を形成する工程と、前記層間絶縁膜の所定領域をエッチングし、前記下層配線に接続するヴィアホールと該下層配線に接続しないダミーヴィアホールを形成する工程と、前記ヴィアホール及びダミーヴィアホール内にそれぞれヴィアプラグ及びダミーヴィアプラグを埋め込み形成する工程と、対向する側面が前記ヴィアプラグ或いは前記ダミーヴィアプラグに接続する前記配線溝を形成する工程と、前記配線溝内に上層配線を埋め込み形成する工程とを含み、前記上層配線は前記ヴィアホール又はダミーヴィアホールにより分断され、分断された上層配線の長手方向の長さが配線のエレクトロマイグレーションの臨界長以下である含むことを特徴とする。
【００２５】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
上層配線或いは下層配線をヴィアプラグ或いはダミーヴィアプラグで分断し、分断された配線の長さをエレクトロマイグレーションの臨界長以下にすることによって、ボイドやヒロックの発生を抑制することができ、エレクトロマイグレーションによる不良の発生を抑制することができる。
【００２６】
そして、ヴィアプラグ或いはダミーヴィアプラグで配線を分断しているので、従来技術のような配線を分断する障壁部を形成する特別な工程を必要としないので、製造コストの増加を抑制することができる。
【００２７】
また、ヴィアプラグ及びダミーヴィアプラグの幅を、分断する配線の幅より大きくすることによって、リソグラフィ時に合わせズレがあったとしても、確実に配線を分断することができる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２９】
［第１実施形態］
図１は、本発明の第１実施形態に係わる半導体装置の構成を示す図である。なお、図１（ａ）は平面、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図１（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００３０】
図１に示すように、ＳｉＯ２  からなる第１の層間絶縁膜１０２にＡｌ合金下層配線１０１が形成されている。第１の層間絶縁膜１０２上にＡｌ合金上層配線１０３が形成されている。第１の層間絶縁膜１０２及びＡｌ合金上層配線１０３上に、ＳｉＯ２  からなる第２の層間絶縁膜１０４が形成されている。第２の層間絶縁膜１０４，Ａｌ合金上層配線１０３，第１の層間絶縁膜１０２及びＡｌ合金下層配線１０１を貫通するヴィアホール１０５にＷヴィアプラグ１０６が埋め込み形成されている。
【００３１】
Ｗヴィアプラグ１０６は、Ａｌ合金上層配線１０３の側面に接続し、Ａｌ合金上層配線１０３の長手方向を分断している。また、Ｗヴィアプラグ１０６は、Ａｌ合金下層配線１０１の側面に接続し、Ａｌ合金下層配線１０１の長手方向を分断している。
【００３２】
Ｗヴィアプラグ１０６は、分断されたＡｌ合金配線の長さＬが、電流密度０．５ＭＡ／ｃｍ２  でのエレクトロマイグレーション（ＥＭ）の臨界長１００μｍ以下になるように配置されている。
【００３３】
Ｗヴィアプラグ１０６によってＡｌ合金上層配線１０３及びＡｌ合金下層配線１０１を分断し、分断された配線１０１，１０３の長さをＥＭの臨界長以下にすることによって、ＥＭによるボイドやヒロックの発生を抑制することができる。
【００３４】
また、Ｗヴィアプラグ１０６は、上層配線１０３および下層配線１０１の幅より大きく形成されている。そのため、ヴィアプラグ１０６を形成するためのヴィアホールを形成する際にリソグラフィの合わせズレが合っても、確実に配線を分断することができる。
【００３５】
次に、本装置の製造工程について図２を参照して説明する。先ず、図２（ａ）に示すように、内部にＡｌ合金下層配線１０１を有するプラズマ化学気相成長法により形成された第１の層間絶縁膜１０２上にＡｌ合金上層配線１０３を形成する。Ａｌ合金上層配線１０３を覆うように第２の層間絶縁膜１０４を形成する。そして、フォトリソグラフィ技術を用いて、第２の層間絶縁膜１０４上に、ヴィアホールパターンに対応したレジストパターン１１１を形成する。
【００３６】
次いで、図２（ｂ）に示すように、ＲＩＥ法により第２の層間絶縁膜１０４，Ａｌ合金上層配線１０３，第１の層間絶縁膜１０２，及びＡｌ合金下層配線１０１を順次エッチングすることにより、ヴィアホール１０５を形成する。ヴィアホール１０５によって、Ａｌ合金下層配線１０１及びＡｌ合金上層配線１０３をそれぞれＥＭの臨界長以下に分断する。その後、酸素アッシングによりレジストパターン１１１を除去する。
【００３７】
次いで、図２（ｃ）に示すように、ヴィアホール１０５の側面に露出するＡｌ合金下層配線１０１及びＡｌ合金上層配線１０３のクリーニング処理を行った後、Ｔｉ膜，ＴｉＮ膜及びＷ膜を順次ＣＶＤ法により堆積し、ヴィアホール１０５内にＷヴィアプラグ材１０６を埋め込む。
【００３８】
次いで、図２（ｄ）に示すように、ＣＭＰ法により第２の層間絶縁膜上の余分なＷヴィアプラグ材１０６を除去することにより、ヴィアホール１０５内にＷヴィアプラグ１０６を埋め込み形成し、図１に示すＷヴィアプラグで配線幅方向に分断されたＡｌ合金配線を有する半導体装置を形成する。
【００３９】
以上説明した半導体装置の製造工程によれば、ヴィアプラグによって配線を分断しているので、配線を分断するための微細な溝を形成したり、配線金属を微細ブロック状に加工するための微細加工技術を必要とせず、技術的に容易な製造プロセスを用いることができ、製造が容易となる。また、ヴィアプラグにより配線を分断しているので、新たな工程を追加する必要が無く、製造工程数が増加することがないので、製造プロセスの増加を抑制することができる。
【００４０】
次に、ＥＭ耐性の評価を行った結果について説明する。図１に示すＷヴィアプラグにより分断される上層配線の長さＬが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度０．５ＭＡ／ｃｍ２  の条件で寿命試験を行い、その結果を表１に示す。
【００４１】
【表１】
0003566583.tif 000002
【００４２】
表１から分かるように、分断される上層配線の間隔Ｌが、電流密度０．５ＭＡ／ｃｍ２  でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、分断される上層配線の間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、ＷヴィアプラグがＥＭにより配線に流れる原子流束に対して障壁層として有効に作用し、分断される上層配線の間隔Ｌが臨界長以下の場合に正味の空孔流束が０になったためと推測される。
【００４３】
なお、Ｗヴィアプラグは、必ずしも配線を完全に分断する必要はない。意図的にヴィアプラグを配線の幅方向に位置をずらして露光を行い、上層配線がＷヴィアプラグにより完全に分断されていないものを形成した。
【００４４】
形成された配線を高温に加熱し、上層配線の両端に電圧を印加することにより上層配線に電流を流し、ＥＭ寿命試験を行った。図３は、上層配線の不良率をヴィアプラグの分断断面積依存性を示す特性図である。図３に示すように、ヴィアプラグによる上層配線の分断断面積が９０％未満の場合は、ヴィアプラグで全く分断されていない場合（分断断面積０％）に比べて、不良率の改善は認められなかった。一方ヴィアプラグの分断断面積が９０％以上では不良率の著しい改善が認められた。ヴィアプラグをＥＭに対する障壁部として有効に作用させるためには、少なくとも９０％以上の分断断面積が必要であることが分かる。
【００４５】
なお、本実施形態では、上層と下層の両方の配線を分断していたが、一方の層の配線のみを分断させているだけでも良い。例えば、上層のみの配線を分断させ、前述した寿命試験を行った結果を表２に示す。
【００４６】
【表２】
0003566583.tif 000003
【００４７】
［第２実施形態］
図４は、本発明の第２実施形態に係わる半導体装置の構成を示す図である。なお、図４（ａ）は平面、図４（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図４（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００４８】
図４に示すように、ＳｉＯ２  からなる層間絶縁膜２０２にＣｕ下層配線２０１が形成されている。層間絶縁膜２０２にＣｕ下層配線２０１に接続するヴィアホール２０３と、Ｃｕ下層配線２０１に接続しないダミーヴィアホール２０５が形成されている。ヴィアホール２０３及びダミーヴィアホール２０５内にそれぞれＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６が埋め込み形成されている。層間絶縁膜２０２にＷヴィアプラグ２０４とＷダミーヴィアプラグ２０６によって分断された配線溝２０７が形成されている。配線溝２０７の底面及び側壁に沿って、Ｔａ窒化物からなるバリアメタル２０８が形成され、配線溝２０７にＣｕダマシン上層配線２０９が埋め込み形成されている。
【００４９】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６は、Ｃｕダマシン上層配線２０９の長手方向を分断しており、バリアメタル２０８を介してＣｕダマシン上層配線２０９に接続されている。
【００５０】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６により分断されたＣｕダマシン上層配線２０９の長さＬが電流密度５Ｍ／ｃｍ２  でのＥＭの臨界長１００μｍ以下となるように、Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６が配置されている。
【００５１】
本装置は、下層配線２０１の配置間隔がＥＭの臨界長以上であっても、上層配線２０９以外に電気的に接続しないＷダミーヴィアプラグ２０６を配設することによって、分断される上層配線の長さをＥＭの臨界長以下にすることができ、ＥＭ耐性を向上させることができる。
【００５２】
次に、本装置の製造方法について図５を参照して説明する。図５は、本発明の第２実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００５３】
先ず、図５（ａ）に示すように、内部にＣｕ下層配線２０１を有し、プラズマＣＶＤ法により形成された層間絶縁膜２０２に、Ｃｕ下層配線２０１に接続するＷヴィアプラグ２０４と、Ｃｕ下層配線２０１に接続しないＷダミーヴィアプラグ２０６を形成する。そして、フォトリソグラフィ技術を用いて、層間絶縁膜２０２上に配線パターンに対応したレジストパターン２１１を形成する。
【００５４】
Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６の形成は、リソグラフィ技術を用いてＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６のパターンに対応したレジストパターンを形成した後、ＲＩＥを行うことでヴィアホール２０３及びダミーヴィアホール２０５を形成する。酸素アッシングによりレジストパターンを除去した後、ヴィアホール２０３及びダミーヴィアホール２０５底面に露出するＣｕ下層配線２０１の表面のクリーニングを行った後、ＣＶＤ法により全面にＴｉ膜，ＴｉＮ膜及びＷ膜を堆積し、ヴィアホール２０３及びダミーヴィアホール２０５にＷ膜を埋め込む。更に、ＣＭＰ法により層間絶縁膜２０２上の余分なＷ膜を除去することにより、Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６を形成する。
【００５５】
次いで、図５（ｂ）に示すように、ＲＩＥ法により層間絶縁膜２０２をエッチングし、Ｗヴィアプラグ２０４及びＷダミーヴィアプラグ２０６で分断された配線溝２０７を形成する。
【００５６】
次いで、図５（ｃ）に示すように、レジストパターン２１１を酸素アッシングにより除去した後、配線溝２０７に露出するＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６のクリーニング処理を行った後、ＴａＮからなるバリアメタル２０８をスパッタ法により、配線溝２０７の底面及び側壁、並びに層間絶縁膜２０２の表面、並びにＷヴィアプラグ２０４及びＷダミーヴィアプラグ２０６の表面に形成する。引き続き、ロング・スロー・スパッタ法を用いてＣｕ膜を全面に形成した後、アニールしてＣｕをリフローさせることによって、配線溝２０７内にＣｕ膜２０９を埋め込む。
【００５７】
次いで、図５（ｄ）に示すように、余分なＣｕ膜２０９とバリアメタル２０８とをＣＭＰにより除去することによって、図４に示すＷヴィアプラグ２０４とＷダミーヴィアプラグ２０６によりＥＭの臨界長以下に分断されたＣｕダマシン上層配線２０９を有する半導体装置を形成する。
【００５８】
次に、ＥＭ耐性の評価を行った結果について説明する。図４に示す上層配線を分断するＷヴィアプラグの間隔Ｌが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度５ＭＡ／ｃｍ２  の条件で寿命試験を行い、その結果を表３に示す。
【００５９】
【表３】
0003566583.tif 000004
【００６０】
表３から分かるように、Ｗヴィアプラグの間隔Ｌが、電流密度５ＭＡ／ｃｍ２  でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、ＷヴィアプラグとＷダミーヴィアプラグとの間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、Ｗヴィアプラグ及びＷダミーヴィアプラグが何れもＥＭにより配線に流れる空孔流束に対して障壁層として有効に作用し、臨界長以下の場合、正味の空孔流束が０になったためと推測される。
【００６１】
［第３実施形態］
図６は、本発明の第３実施形態に係わる半導体装置の構成を示す図である。なお、図６（ａ）は平面、図６（ｂ）は同図（ａ）のＡ−Ａ’部の断面、図６（ｃ）は同図（ａ）のＢ−Ｂ’部の断面を示している。
【００６２】
図６に示すように、ＳｉＯ２  からなる第１の層間絶縁膜２０２１にＣｕ下層配線２０１が形成されている。第１の層間絶縁膜２０２１上の第２の層間絶縁膜２０２２にＣｕ下層配線２０１に接続するヴィアホール２０３と、Ｃｕ下層配線２０１に接続しないダミーヴィアホール２０５が形成されている。ヴィアホール２０３及びダミーヴィアホール２０５内にそれぞれＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６が埋め込み形成されている。第２の層間絶縁膜２０２２にＡｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６によって分断された配線溝２０７が形成されている。配線溝２０７の底面及び側壁に沿って、Ｔａ窒化物からなるバリアメタル２０８が形成され、配線溝２０７にＣｕダマシン上層配線２０９が埋め込み形成されている。
【００６３】
Ａｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６は、Ｃｕダマシン上層配線２０９の長手方向を分断しており、バリアメタル２０８を介してＣｕダマシン上層配線２０９に接続されている。
【００６４】
Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６により分断されたＣｕダマシン上層配線２０９の長さＬが電流密度５Ｍ／ｃｍ２  でのＥＭの臨界長１００μｍ以下となるように、Ｗヴィアプラグ２０４とＷダミーヴィアプラグ２０６が配置されている。
【００６５】
本装置は、下層配線２０１の配置間隔がＥＭの臨界長以上であっても、上層配線２０９以外に電気的に接続しないＷダミーヴィアプラグ２０６を配設することによって、分断される上層配線の長さをＥＭの臨界長以下にすることができ、ＥＭ耐性を向上させることができる。
【００６６】
次に、本装置の製造方法について図７を参照して説明する。図７は、本発明の第３実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００６７】
先ず、図７（ａ）に示すように、内部にＣｕ下層配線２０１を有し、プラズマＣＶＤ法により形成された第１の層間絶縁膜２０２１上に、スパッタ法によりＡｌ合金膜を全面に形成する。リソグラフィ技術を用いてヴィアプラグ及びダミーヴィアプラグのパターンに対応したレジストパターンを形成し、Ａｌ合金膜のＲＩＥを行うことで、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２８を形成する。酸素アッシングによりレジストパターンを除去した後、第１の層間絶縁膜２０２１，Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ヴィアプラグ２０２６上にプラズマＣＶＤ法により第２の層間絶縁膜２０２２を堆積し、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６間を第２の層間絶縁膜２０２２で埋め込む。そして、ＣＭＰ法により第２の層間絶縁膜２０２２の平坦化処理を行い、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６上の余分な第２の層間絶縁膜２０２２を除去する。
【００６８】
次いで、図７（ｂ）に示すように、ＲＩＥ法により第２の層間絶縁膜２０２２をエッチングし、Ａｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６で分断された配線溝２０７を形成する。
【００６９】
次いで、図７（ｃ）に示すように、レジストパターン２１１を酸素アッシングにより除去した後、配線溝２０７に露出するＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６のクリーニング処理を行った後、ＴａＮからなるバリアメタル２０８をスパッタ法により、配線溝２０７の底面及び側壁、並びに第２の層間絶縁膜２０２２の表面、並びにＡｌ合金ヴィアプラグ２０２４及びＡｌ合金ダミーヴィアプラグ２０２６の表面に形成する。引き続き、ロング・スロー・スパッタ法を用いてＣｕ膜を全面に形成した後、アニールしてＣｕをリフローさせることによって、配線溝２０７内にＣｕ膜２０９を埋め込む。
【００７０】
次いで、図７（ｄ）に示すように、余分なＣｕ膜２０９とバリアメタル２０８とをＣＭＰにより除去することによって、図６に示すＡｌ合金ヴィアプラグ２０２４とＡｌ合金ダミーヴィアプラグ２０２６によりＥＭの臨界長以下に分断されたＣｕダマシン上層配線２０９を有する半導体装置を形成する。
【００７１】
次に、ＥＭ耐性の評価を行った結果について説明する。図６に示す上層配線を分断するＡｌ合金ヴィアプラグの間隔Ｌが５０μｍ，１００μｍ，２００μｍ，４００μｍとなるサンプルを各１０個作成した。作成したサンプルを高温に加熱し、上層配線に電流を流し、配線温度２００℃，配線電流密度５ＭＡ／ｃｍ２  の条件で寿命試験を行い、その結果を表４に示す。
【００７２】
【表４】
0003566583.tif 000005
【００７３】
表４から分かるように、Ａｌ合金ヴィアプラグの間隔Ｌが、電流密度５ＭＡ／ｃｍ２  でのＥＭの臨界長１００μｍより大きい場合は、ＥＭ耐性が劣っている。それに対し、Ａｌ合金ヴィアプラグとＡｌ合金ダミーヴィアプラグとの間隔Ｌが、ＥＭの臨界長１００μｍ以下の場合には、ＥＭによる不良が認められなかった。これは、Ａｌ合金ヴィアプラグ及びＡｌ合金ダミーヴィアプラグが何れもＥＭにより配線に流れる空孔流束に対して障壁層として有効に作用し、臨界長以下の場合、正味の空孔流束が０になったためと推測される。
【００７４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、ヴィアプラグとヴィアプラグとの間に形成するダミーヴィアプラグの数は、一つに限らず、下層配線の配置間隔とＥＭの臨界長に応じて適宜配置することができる。
【００７５】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００７６】
【発明の効果】
以上説明したように本発明によれば、上層配線或いは下層配線をヴィアプラグ或いはダミーヴィアプラグに分断し、分断された配線の長さをエレクトロマイグレーションの臨界長以下にすることことによって、ボイドやヒロックの発生を抑制することができ、エレクトロマイグレーションによる不良の発生を抑制することができる。
【００７７】
そして、配線を分断する障壁部としてヴィアプラグ或いはダミーヴィアプラグを用いているので、障壁部を形成する特別な工程を必要としないので、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の構成を示す図。
【図２】図１の半導体装置の製造工程を示す工程断面図。
【図３】配線の不良率をヴィアプラグの分断断面積依存性を示す特性図
【図４】第２実施形態に係わる半導体装置の構成を示す図。
【図５】図４の半導体装置の製造工程を示す工程断面図。
【図６】第２実施形態に係わる半導体装置の構成を示す図。
【図７】図６の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１０１…Ａｌ合金下層配線
１０２…第１の層間絶縁膜
１０３…Ａｌ合金上層配線
１０４…第２の層間絶縁膜
１０５…ヴィアホール
１０６…Ｗヴィアプラグ
１１１…レジストパターン
２０１…下層配線
２０２…層間絶縁膜
２０３…ヴィアホール
２０４…Ｗヴィアプラグ
２０５…ダミーヴィアホール
２０６…Ｗダミーヴィアプラグ
２０７…配線溝
２０８…バリアメタル
２０９…Ｃｕダマシン上層配線
２１１…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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