(57)【特許請求の範囲】
【請求項１】
半導体薄膜に、ｎ型イオンを低濃度に注入してチャネル領域の両側にｎ型不純物低濃度領域を形成するとともに前記各ｎ型不純物低濃度領域の前記チャネル領域の反対側にｎ型イオンを高濃度に注入してｎ型不純物高濃度領域を形成して前記ｎ型不純物低濃度領域および前記ｎ型不純物高濃度領域からなるソース・ドレイン領域を有するｎ−ＭＯＳ薄膜トランジスタを構成し、チャネル領域の両側にｐ型イオンを高濃度に注入してチャネル領域の両側に、直接、ｐ型不純物高濃度領域からなるソース・ドレイン領域を有するｐ−ＭＯＳ薄膜トランジスタを構成する薄膜半導体装置の製造方法であって、
前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域を形成し、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域を形成した後、前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜全体に、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域に注入するｎ型イオンのドーズ量よりも小さいドーズ量でｐ型イオンを注入することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
請求項１記載の発明において、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域に注入するｎ型イオンのドーズ量は５×１０１３ａｔｍ／ｃｍ２であり、前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜に注入するｐ型イオンのドーズ量は２×１０１３ａｔｍ／ｃｍ２であることを特徴とする薄膜半導体装置の製造方法。
【請求項３】
請求項１記載の発明において、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域へのｎ型イオンの注入、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域へのｐ型イオンの注入および前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜へのｐ型イオンの注入は、前記半導体薄膜上に保護膜を形成し、該保護膜を介して行うことを特徴とする薄膜半導体装置の製造方法。
【請求項４】
請求項３記載の発明において、すべてのイオンを注入後、前記保護膜を剥離し、不純物の活性化を行うことを特徴とする薄膜半導体装置の製造方法。
【請求項５】
請求項４記載の発明において、不純物の活性化を行った後、ゲート絶縁膜を形成することを特徴とする薄膜半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、リーク電流を低減することのできる薄膜半導体装置の製造方法に関する。
【０００２】
【従来の技術】
薄膜半導体装置の１つであるＣ−ＭＯＳ薄膜トランジスタでは、図７に示すように、ｐ−ＭＯＳ薄膜トランジスタ１とｎ−ＭＯＳ薄膜トランジスタ２の各ゲート電極を入力端子３に接続し、ｐ−ＭＯＳ薄膜トランジスタ１とｎ−ＭＯＳ薄膜トランジスタ２の各ドレイン電極を出力端子４に接続し、ｐ−ＭＯＳ薄膜トランジスタ１のソース電極を電源端子５に接続し、ｎ−ＭＯＳ薄膜トランジスタ２のソース電極を接地端子６に接続した構造となっている。このＣ−ＭＯＳ薄膜トランジスタの消費電力は、動作周波数をｆ、負荷容量をＣ、電源電圧をＶｄｄ、リーク電流をＩＬとしたとき、動的な消費電力（ｆ・Ｃ・Ｖｄｄ２）と静的な消費電力（ＩＬ・Ｖｄｄ）の和で表わされる。
【０００３】
ところで、半導体薄膜として多結晶シリコン薄膜を用いた一般的な構造の薄膜トランジスタでは、多結晶シリコン薄膜の結晶粒界に偏在するトラップ準位を介したリーク電流などの影響が大きいので、Ｃ−ＭＯＳ薄膜トランジスタ全体の消費電力は静的な消費電力でほぼ決まってしまうといっても過言ではない。そこで、薄膜トランジスタのリーク電流を低減するために、ソース・ドレイン領域に含有された不純物と異なる導電型の不純物をチャネル領域に低濃度に注入することにより、しきい値電圧を調整するようにしたものがある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ｐ−ＭＯＳ薄膜トランジスタとｎ−ＭＯＳ薄膜トランジスタとでは、チャネル領域に注入する不純物が異なるので、各チャネル領域への不純物の注入をそれぞれ専用の不純物注入マスク（フォトレジスト）を用いて別々に行うこととなり、したがって製造工程数が多くなるという問題があった。
この発明の課題は、製造工程数を低減することである。
【０００５】
【課題を解決するための手段】
請求項１記載の発明に係る薄膜半導体装置の製造方法は、半導体薄膜に、ｎ型イオンを低濃度に注入してチャネル領域の両側にｎ型不純物低濃度領域を形成するとともに前記各ｎ型不純物低濃度領域の前記チャネル領域の反対側にｎ型イオンを高濃度に注入してｎ型不純物高濃度領域を形成して前記ｎ型不純物低濃度領域および前記ｎ型不純物高濃度領域からなるソース・ドレイン領域を有するｎ−ＭＯＳ薄膜トランジスタを構成し、チャネル領域の両側にｐ型イオンを高濃度に注入してチャネル領域の両側に、直接、ｐ型不純物高濃度領域からなるソース・ドレイン領域を有するｐ−ＭＯＳ薄膜トランジスタを構成する薄膜半導体装置の製造方法であって、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域を形成し、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域を形成した後、前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜全体に、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域に注入するｎ型イオンのドーズ量よりも小さいドーズ量でｐ型イオンを注入することを特徴とするものである。
請求項２記載の発明に係る薄膜半導体装置の製造方法は、請求項１記載の発明において、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域に注入するｎ型イオンのドーズ量は５×１０１３ａｔｍ／ｃｍ２であり、前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜に注入するｐ型イオンのドーズ量は２×１０１３ａｔｍ／ｃｍ２であることを特徴とするものである。
請求項３記載の発明に係る薄膜半導体装置の製造方法は、請求項１記載の発明において、前記ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域へのｎ型イオンの注入、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域へのｐ型イオンの注入および前記ｎ−ＭＯＳ薄膜トランジスタおよび前記ｐ−ＭＯＳ薄膜トランジスタを構成する半導体薄膜へのｐ型イオンの注入は、前記半導体薄膜上に保護膜を形成し、該保護膜を介して行うことを特徴とするものである。
請求項４記載の発明に係る薄膜半導体装置の製造方法は、請求項３記載の発明において、すべてのイオンを注入後、前記保護膜を剥離し、不純物の活性化を行うことを特徴とするものである。
請求項５記載の発明に係る薄膜半導体装置の製造方法は、請求項４記載の発明において、不純物の活性化を行った後、ゲート絶縁膜を形成することを特徴とするものである。
【０００６】
請求項１記載の薄膜半導体装置の製造方法によれば、ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域を形成し、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域を形成した後、ｎ−ＭＯＳ薄膜トランジスタの半導体薄膜全体およびｐ−ＭＯＳ薄膜トランジスタの半導体薄膜全体にｐ型不純物を注入することにより、ｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタのしきい値電圧を調整できるので、製造工程数を低減することができ、また、ｎ−ＭＯＳ薄膜トランジスタの消費電力を低減することができる。
【０００７】
【発明の実施の形態】
図１はこの発明の一実施形態におけるＣ−ＭＯＳ薄膜トランジスタを示したものである。このＣ−ＭＯＳ薄膜トランジスタでは、ガラス等からなる絶縁基板１１の上面の各所定の個所にｎ−ＭＯＳ薄膜トランジスタ１２とｐ−ＭＯＳ薄膜トランジスタ１３が設けられている。各薄膜トランジスタ１２、１３は、絶縁基板１１の上面に設けられた酸化シリコンからなる下地層１４の上面の各所定の個所にそれぞれ形成された半導体薄膜１５、１６を備えている。ｎ−ＭＯＳ薄膜トランジスタ１２の半導体薄膜１５は、中央部をチャネル領域１５ａとされ、その両側をｎ型不純物低濃度領域からなるソース・ドレイン領域１５ｂとされ、さらにその両側をｎ型不純物高濃度領域からなるソース・ドレイン領域１５ｃとされた構造となっている。ｐ−ＭＯＳ薄膜トランジスタ１３の半導体薄膜１６は、中央部をチャネル領域１６ａとされ、その両側をｐ型不純物高濃度領域からなるソース・ドレイン領域１６ｂとされた構造となっている。
【０００８】
両半導体薄膜１５、１６を含む下地層１４の上面全体には酸化シリコンからなる下側ゲート絶縁膜１７および窒化シリコンからなる上側ゲート絶縁膜１８が設けられている。上側ゲート絶縁膜１８の上面であって各チャネル領域１５ａ、１６ａの上方にはクロムからなるゲート電極１９、２０が設けられている。両ゲート電極１９、２０を含む上側ゲート絶縁膜１８の上面全体には窒化シリコンからなる層間絶縁膜２１が設けられている。ソース・ドレイン領域１５ｃ、１６ｂに対応する部分における層間絶縁膜２１にはコンタクトホール２２、２３が設けられている。各コンタクトホール２２、２３および層間絶縁膜２１の上面の各所定の個所にはアルミニウムからなるソース・ドレイン電極２４、２５が設けられている。
【０００９】
次に、このＣ−ＭＯＳ薄膜トランジスタの製造方法の具体的な一例について、図２（Ａ）〜（Ｄ）を順に参照しながら説明する。まず、図２（Ａ）に示すように、ガラスからなる絶縁基板１１の上面に、スパッタリング装置を用いて酸化シリコンからなる下地層１４を１０００Å程度の厚さに堆積する。次に、下地層１２の上面に、ＳｉＨ４とＨ２の混合ガスを用いたプラズマＣＶＤにより水素化アモルファスシリコン薄膜３１を５００Å程度の厚さに堆積する。次に、後の工程でエキシマレーザ照射により高エネルギを与えたとき水素が突沸して欠陥が生じるのを回避するために、窒素ガス雰囲気中において４５０℃程度の温度で１時間程度の脱水素処理を行い、アモルファスシリコン薄膜３１中の水素含有量が数ａｔｏｍｉｃ％以下となるようにする。次に、エキシマレーザをエネルギ密度３５０ｍＪ／ｃｍ２程度で１回ないし数回照射することにより、図２（Ｂ）に示すように、アモルファスシリコン薄膜３１を多結晶化して多結晶シリコン薄膜３２とする。
【００１０】
次に、図２（Ｃ）に示すように、多結晶シリコン薄膜３２の上面に、スパッタリング装置を用いて酸化シリコンからなる保護層３３を２００Å程度の厚さに堆積する。次に、イオン注入装置を用いて３回の不純物注入をそれぞれ専用の不純物注入マスク（フォトレジスト）を用いて行う。すなわち、ｎ−ＭＯＳ薄膜トランジスタ１２のソース・ドレイン領域１５ｂを形成すべき領域の多結晶シリコン薄膜３２に、水素希釈の１％ＰＨ３（５ｃｃｍ）とＨ２（４５ｃｃｍ）との混合ガスを用いて、リンイオンを高周波電力１０Ｗ、加速電圧２０ＫＶ、ドーズ量５×１０１３ａｔｍ／ｃｍ２の条件で注入し、ｎ型不純物低濃度領域とする。また、ｎ−ＭＯＳ薄膜トランジスタ１２のソース・ドレイン領域１５ｃを形成すべき領域の多結晶シリコン薄膜３２に、水素希釈の１％ＰＨ３（５０ｃｃｍ）ガスを用いて、リンイオンを高周波電力１００Ｗ、加速電圧２０ＫＶ、ドーズ量２×１０１５ａｔｍ／ｃｍ２の条件で注入し、ｎ型不純物高濃度領域とする。さらに、ｐ−ＭＯＳ薄膜トランジスタ１３のソース・ドレイン領域１６ｂを形成すべき領域の多結晶シリコン薄膜３２に、水素希釈の１％Ｂ２Ｈ６（５０ｃｃｍ）ガスを用いて、ボロンイオンを高周波電力１００Ｗ、加速電圧２０ＫＶ、ドーズ量２×１０１５ａｔｍ／ｃｍ２の条件で注入し、ｐ型不純物高濃度領域とする。
【００１１】
次に、図２（Ｄ）に示すように、不純物注入マスクを一切用いずに、多結晶シリコン薄膜３２全体に、水素希釈の１％Ｂ２Ｈ６（２ｃｃｍ）とＨ２（４８ｃｃｍ）との混合ガスを用いて、ボロンイオンを高周波電力１０Ｗ、加速電圧２５ＫＶ、ドーズ量２×１０１３ａｔｍ／ｃｍ２の条件で注入する。この後、周知の方法により、保護膜３３を剥離し、熱処理により注入不純物の活性化を行い、多結晶シリコン薄膜３２を素子分離して半導体薄膜１５、１６を形成し、下側および上側ゲート絶縁膜１７、１８を堆積し、ゲート電極１９、２０を形成し、層間絶縁膜２１を堆積し、コンタクトホール２２、２３を形成し、ソース・ドレイン電極２４、２５を形成すると、図１に示すＣ−ＭＯＳ薄膜トランジスタが製造される。
【００１２】
ところで、以上のような製造方法により、絶縁基板上に複数のＣ−ＭＯＳ薄膜トランジスタを形成し、ｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタのそれぞれについてしきい値電圧Ｖｔ１ｎの分布を調べたところ、図３（Ａ）および図４（Ａ）にそれぞれ示す結果が得られた（図の縦軸は薄膜トランジスタの個数を示す。）。ただし、ｎ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎは、ドレイン印加電圧が＋１Ｖでドレイン電流が＋１ｎＡとなるときのゲート印加電圧であり、ｐ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎは、ドレイン印加電圧が−１Ｖでドレイン電流が−１ｎＡとなるときのゲート印加電圧である。
【００１３】
また、比較のために、以上のような製造方法のうち図２（Ｄ）に示す工程（チャネル領域へのｐ型不純物注入工程）を行わない製造方法により、絶縁基板上に複数のＣ−ＭＯＳ薄膜トランジスタを形成し、ｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタのそれぞれについてしきい値電圧Ｖｔ１ｎの分布を調べたところ、図３（Ｂ）および図４（Ｂ）にそれぞれ示す結果が得られた（図の縦軸は薄膜トランジスタの個数を示す。）。ただし、しきい値電圧Ｖｔ１ｎは、上述した場合と同じである。
【００１４】
そして、ｎ−ＭＯＳ薄膜トランジスタについてチャネル領域ｐ型不純物注入有りの場合（図３（Ａ））と無しの場合（図３（Ｂ））とを比較すると、しきい値電圧Ｖｔ１ｎの分布形状が類似しているが、図３（Ａ）ではしきい値電圧Ｖｔ１ｎ（−２〜−１Ｖ）の範囲においてピークとなり、図３（Ｂ）ではしきい値電圧Ｖｔ１ｎ（−４〜−３Ｖ）の範囲においてピークとなり、したがって図３（Ａ）の場合には図３（Ｂ）の場合と比較してプラス側に２Ｖ程度シフトしていることになる。一方、ｐ−ＭＯＳ薄膜トランジスタについてチャネル領域ｐ型不純物注入有りの場合（図４（Ａ））と無しの場合（図４（Ｂ））とを比較すると、しきい値電圧Ｖｔ１ｎの分布形状が類似している上、両者のしきい値電圧Ｖｔ１ｎが共に（−４〜−３Ｖ）の範囲においてピークとなっている。
【００１５】
以上の点を考察すると、しきい値電圧Ｖｔ１ｎが０Ｖであるとチャネル領域が純粋な真性領域であるとすれば、図３（Ｂ）の場合、しきい値電圧Ｖｔ１ｎのピークが（−４〜−３Ｖ）の範囲であるので、ｎ−ＭＯＳ薄膜トランジスタのチャネル領域が純粋な真性領域ではなくｎ型領域であることになる。一方、図３（Ａ）の場合、しきい値電圧Ｖｔ１ｎのピークが（−２〜−１Ｖ）の範囲であって、図３（Ｂ）の場合と比較してプラス側に２Ｖ程度シフトしているので、ｎ−ＭＯＳ薄膜トランジスタのチャネル領域が、ｐ型不純物の拡散により、拡散前よりも拡散後に、より真性に近付いたことになる。ところで、図４（Ａ）および（Ｂ）に示すように、ｐ−ＭＯＳ薄膜トランジスタの場合には、しきい値電圧Ｖｔ１ｎのピークがほとんど変化しない。この点を考察すると、多結晶シリコン薄膜を用いた薄膜トランジスタの場合には、フェルミ準位Ｅｆとしきい値電圧Ｖｔ１ｎとの関係は図５に示すようになると思われる。そして、ｎ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎが敏感な領域およびｐ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎが鈍感な領域にフェルミ準位Ｅｆが来るため、チャネル領域にｐ型不純物を拡散すると、ｎ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎだけがプラス側にシフトするものと思われる。
【００１６】
次に、チャネル領域にｐ型不純物を注入したｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタのしきい値電圧Ｖｔ１ｎとドレイン電流Ｉｄｓｓの関係について調べたところ、図６に示す結果が得られた。ただし、ｎ−ＭＯＳ薄膜トランジスタのドレイン電流Ｉｄｓｓは、ゲート印加電圧０Ｖ、ドレイン印加電圧＋１２Ｖのときのドレイン電流であり、ｐ−ＭＯＳ薄膜トランジスタのドレイン電流Ｉｄｓｓは、ゲート印加電圧０Ｖ、ドレイン印加電圧−１２Ｖのときのドレイン電流である。この図から明らかなように、ｐ−ＭＯＳ薄膜トランジスタのリーク電流を増加（変化）させることなく、ｎ−ＭＯＳ薄膜トランジスタのリーク電流を低減することができることが確認される。
【００１７】
ところで、ｎ−ＭＯＳ薄膜トランジスタの消費電流はｐ−ＭＯＳ薄膜トランジスタの消費電流よりも大きいので、ｐ−ＭＯＳ薄膜トランジスタのリーク電流を低減することができなくても、ｎ−ＭＯＳ薄膜トランジスタのリーク電流を低減することができると、Ｃ−ＭＯＳ薄膜トランジスタ全体の静的な消費電力を低減することができることになる。また、上述したように、ｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタの各チャネル領域にｐ型不純物を注入する際に、不純物注入マスクを一切用いていないので、製造工程数を低減することができる。
【００１８】
なお、上記実施形態では、図２（Ｃ）に示す工程後に図２（Ｄ）に示すように、多結晶シリコン薄膜３２全体に、水素希釈の１％Ｂ２Ｈ６（２ｃｃｍ）とＨ２（４８ｃｃｍ）との混合ガスを用いて、ボロンイオンを高周波電力１０Ｗ、加速電圧２５ＫＶ、ドーズ量２×１０１３ａｔｍ／ｃｍ２の条件で注入しているが、これに限定されるものではない。例えば、水素化アモルファスシリコン薄膜を堆積した後であって脱水素処理を行う前に、かつ保護膜３３および不純物注入マスクを用いずに、水素化アモルファスシリコン薄膜全体に、水素希釈の０．０５％Ｂ２Ｈ６（５ｃｃｍ）とＨ２（４５ｃｃｍ）との混合ガスを用いて、ボロンイオンを高周波電力１０Ｗ、加速電圧１０ＫＶ、ドーズ量５×１０１３ａｔｍ／ｃｍ２の条件で注入するようにしてもよい。このようにしても、上記実施形態の場合と同様の効果を得ることができる。しかも、上記実施形態の場合と比較して、Ｂ２Ｈ６の流量が２ｃｃｍから５ｃｃｍと増えたことと、ドーズ量が２×１０１３ａｔｍ／ｃｍ２から５×１０１３ａｔｍ／ｃｍ２と増えたことから、実際に注入されるイオン数の制御性を向上することができる。
【００１９】
また、上記実施形態では、トップゲートコプラナ構造の薄膜トランジスタに適用した場合について説明したが、これに限らず、ボトムゲート逆スタガ構造の薄膜トランジスタにも適用することができる。
【００２０】
【発明の効果】
以上説明したように、この発明によれば、ｎ−ＭＯＳ薄膜トランジスタのｎ型不純物低濃度領域およびｎ型不純物高濃度領域を形成し、前記ｐ−ＭＯＳ薄膜トランジスタのｐ型不純物高濃度領域を形成した後、ｎ−ＭＯＳ薄膜トランジスタの半導体薄膜全体およびｐ−ＭＯＳ薄膜トランジスタの半導体薄膜全体にｐ型不純物を注入することにより、ｎ−ＭＯＳ薄膜トランジスタとｐ−ＭＯＳ薄膜トランジスタのしきい値電圧を調整できるので、製造工程数を低減することができ、また、ｎ−ＭＯＳ薄膜トランジスタの消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態におけるＣ−ＭＯＳ薄膜トランジスタの断面図。
【図２】（Ａ）〜（Ｄ）はそれぞれ図１に示すＣ−ＭＯＳ薄膜トランジスタの製造方法の具体的な一例を説明するために示す各製造工程の断面図。
【図３】（Ａ）および（Ｂ）はそれぞれｎ−ＭＯＳ薄膜トランジスタのチャネル領域にｐ型不純物を注入した場合としない場合の各しきい値電圧の分布を示す図。
【図４】（Ａ）および（Ｂ）はそれぞれｐ−ＭＯＳ薄膜トランジスタのチャネル領域にｐ型不純物を注入した場合としない場合の各しきい値電圧の分布を示す図。
【図５】多結晶シリコン薄膜を用いたｎ−ＭＯＳ薄膜トランジスタおよびｐ−ＭＯＳ薄膜トランジスタのフェルミ準位としきい値電圧との関係を示す図。
【図６】チャネル領域に不純物を注入した場合のｎ−ＭＯＳ薄膜トランジスタおよびｐ−ＭＯＳ薄膜トランジスタのしきい値電圧とドレイン電流との関係を示す図。
【図７】Ｃ−ＭＯＳ薄膜トランジスタの回路図。
【符号の説明】
１２  ｎ−ＭＯＳ薄膜トランジスタ
１３  ｐ−ＭＯＳ薄膜トランジスタ
１５、１６  半導体薄膜
１５ａ  チャネル領域
１５ｂ  ソース・ドレイン領域
１５ｃ  ソース・ドレイン領域
１６ａ  チャネル領域
１６ｂ  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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