(57)【特許請求の範囲】
【請求項１】
第1導電型の半導体基板上に積層された第2導電型の半導体膜から成るべ一ス層と、このべ一ス層に積層された、開口部を有する第１の絶縁体層と、この第１の絶縁体層に積層され、前記開口部において前記べ一ス層と接するとともに、前記開口部よりも大きな面積を有する、第1導電型の半導体膜から成るエミッタ引出し層と、このエミッタ引出し層上に順次形成された金属シリサイド層および第2の絶縁体層と、前記エミッタ引出層と前記金属シリサイド層および第2の絶縁体層の壁面に形成された絶縁体膜からなるスペーサ層と、前記べ一ス層上に設けられた第2導電型の半導体膜からなるべ一スコンタクト層とを備え、このべ一スコンタクト層は前記第2の絶縁体層の上面および前記スペーサ層の側面を覆っていることを特徴とするバイポーラ型半導体装置。
【請求項２】
第1導電型の半導体基板上に、第2導電型の半導体膜から成るべ一ス層を形成する工程と、このべ一ス層上に開口部を有する第1の絶縁体膜を形成する工程と、この第1の絶縁体膜上の前記開口部を含む領域に、第1導電型の半導体膜から成るエミッタ引出し層を形成する工程と、このエミッタ引出し層上に金属シリサイド層および第２の絶縁層を順次形成する工程と、この第２の絶縁層上に第３の絶縁膜を形成し、ＲＩＥ法を用いてエッチバックすることにより前記エミッタ引出し層、金属シリサイド層および第２の絶縁層側面に自己整合的に前記第３の絶縁体膜からなるスペーサ層を形成するとともに、前記第1の絶縁膜を自己整合的に取り除く工程と、前記べ一ス層上、前記第2の絶縁膜上および前記スペーサ層側面に前記第2導電型の半導体膜からなるべ一スコンタクト層を形成する工程を具備することを特徴とするバイポーラ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラ型半導体装置に係り、特に高速性と低消費電力性の向上
を図ったバイポーラ型半導体装置に関する。
【０００２】
【従来の技術】
一般にバイポーラ型半導体装置における高速性、低消費電力性を向上させるためには、素子の寄生抵抗、寄生容量を低下させることが要求される。このためには、エミッタ／ベース拡散層のシャロー化や、素子の微細化、特にエミッタ寸法の縮小化が有効である。
【０００３】
これまでエミッタ寸法の縮小化を図るための種々の素子構成及び製造方法が提案されている。
【０００４】
図１に示すベース引出しポリ先作り型は、ベース引出し電極（１）及び酸化膜（２）に開口部を形成し、この開口部の内側壁に絶縁膜スペーサ（３）を形成して、スペーサの開口部にエミッタ引出し電極（４）を形成するものである。尚、この技術は特許１４３６９５１等に開示されている。
【０００５】
また、図２に上面図を、図３に断面図を示すエミッタポリ先作り型は、ポリシリコンからなるエミッタ引き出し電極（４）を先に形成し、この外側壁に絶縁膜スペーサ（３）を形成した後、自己整合的に外部ベース（６）を形成するものである。同図において、図１の各部分に対応する部分には同一番号を付し、詳細な説明は省略している。また、同図中、９はベースコンタクト、１０はエミッタコンタクトである。
【０００６】
なお、この技術は１９９０年ＢＣＴＭ予稿集Ｐ１５４等に開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、これらの従来の素子構造、製造方法にはそれぞれ次のような問題があった。
【０００８】
ベース引出しポリ先作り型においては、エミッタ開口部を小さくすると、この部分におけるアスペクトレシオが高くなるので、プラグ効果により、この部分にエミッタ引出し電極として堆積するポリシリコンの抵抗が大きくなり、エミッタ抵抗が増大してしまう。ここで、エミッタ抵抗を下げるために、エミッタ拡散温度を高く、或いは拡散時間を長くすると、エミッタ／ベース拡散層が深くなるために、今度は高速性が損なわれてしまう。
【０００９】
また、エミッタポリ先作り型においては、エミッタ寸法を微細化すると、エミッタ拡散層（８）直上での配線コンタクトを取れないことから、トランジスタの真性活性層部からエミッタ引出し電極（４）を形成する必要があるが、この部分における抵抗が大きくなってしまい、その結果、エミッタ抵抗が増大してしまう。
【００１０】
従って本発明は、これら従来の問題を除去し、高速性、低消費電力性の向上が可能となるバイポーラ型半導体装置及びその製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明のバイポーラ型半導体装置は、第1導電型の半導体基板上に積層された第2導電型の半導体膜から成るべ一ス層と、このべ一ス層に積層された、開口部を有する第１の絶縁体層と、この第１の絶縁体層に積層され、前記開口部において前記べ一ス層と接するとともに、前記開口部よりも大きな面積を有する、第1導電型の半導体膜から成るエミッタ引出し層と、このエミッタ引出し層上に順次形成された金属シリサイド層および第2の絶縁体層と、前記エミッタ引出層と前記金属シリサイド層および第2の絶縁体層の壁面に形成された絶縁体膜からなるスペーサ層と、前記べ一ス層上に設けられた第2導電型の半導体膜からなるべ一スコンタクト層とを備え、このべ一スコンタクト層は前記第2の絶縁体層の上面及び前記スペーサ層の側面を覆っていることを特徴とするものである。
【００１２】
また本発明のバイポーラ型半導体装置の製造方法は、第1導電型の半導体基板上に、第2導電型の半導体膜から成るべ一ス層を形成する工程と、このべ一ス層上に開口部を有する第1の絶縁体膜を形成する工程と、この第1の絶縁体膜上の前記開口部を含む領域に、第1導電型の半導体膜から成るエミッタ引出し層を形成する工程と、このエミッタ引出し層上に金属シリサイド層および第２の絶縁層を順次形成する工程と、この第２の絶縁層上に第３の絶縁膜を形成し、ＲＩＥ法を用いてエッチバックすることにより前記エミッタ引出し層、金属シリサイド層および第２の絶縁層側面に自己整合的に前記第３の絶縁体膜からなるスペーサ層を形成するとともに、前記第1の絶縁膜を自己整合的に取り除く工程と、前記べ一ス層上、前記第2の絶縁膜上および前記スペーサ層側面に前記第2導電型の半導体膜からなるべ一スコンタクト層を形成する工程を具備することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の参考例について説明し、次いで本発明の実施形態について図面を参照して説明する。
【００１４】
（参考例）
先ず、図４に示すように、シリコン基板（１０１）に、既知の技術を用いて、Ｎ＋埋め込み層（１０２）、Ｎエピタキシャル層（１０３）、それぞれシリコン酸化膜を埋め込んだＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）域（１０４）、ＳＴＩ（Ｓｈａｌｏｗ  Ｔｒｅｃｈ  Ｉｓｏｌａｔｉｏｎ）領域（１０５）を形成した。
【００１５】
Ｎエピタキシャル層（１０３）は、図５に示すように、ＤＴＩ、ＳＴＩによりトランジスタの活性領域としてのベース領域（１０６）、コレクタ取出し領域（１０７）となるよう素子分離されている。次に、ボロン濃度５Ｅ１８／ｃｍ３、厚さ１００ｎｍのシリコン膜を、シリコンエピタキシャル層上にはエピタキシャル成長、シリコン酸化膜上には多結晶状態で成長する条件で堆積した後、リソグラフィ、エッチングによりパターニングし、ベース領域（１０６）及びその周辺部上に、Ｐ型半導体膜から成るベース層（１０８）を形成した。
【００１６】
さらに、図６に示すように、厚さ１００ｎｍのシリコン酸化膜を、ＣＶＤ法により堆積、同様にパターニングし、絶縁体膜（１０９）を形成した。また図７に示すように、ベース領域（１０６）上の所定領域に、ベース層（１０８）に達する開口部（１１０）を同様に形成した
次いで、ポリシリコン膜をＣＶＤ法により２５０ｎｍ堆積し、イオン注入法により、エミッタ不純物となる砒素を、エネルギ６０ｋｅＶ、ドーズ１Ｅ１６ｃｍ−２で注入した。これを、図８に示すように、開口部（１１０）を含む領域にパターニングし、Ｎ型半導体膜から成るエミッタ引出し層（１１１）を形成した。
【００１７】
次に、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、エッチバックを行うことにより、シリコン酸化膜から成るスペーサ層（１１２）を、自己整合的に形成した。さらに図９に示すようにそのままＲＩＥを行うことにより、絶縁体膜（１０９）をエッチングし、自己整合的にベース層（１０８）を露出させるとともに絶縁体層（１１３）を形成した。
【００１８】
ここで、図１０に示すように、ベース層（１０８）の露出した領域、エミッタ引出し層（１１１）、スペーサ層（１１２）に対し、これらを除く部分をレジスト層（１１４）により覆い、イオン注入により、ＢＦ２イオンを、加速エネルギ４０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した。さらに、図１１に示すように、コレクタ取出し領域（１０７）に対し、同様にリソグラフィ技術によりレジスト層（１１４）を形成して、加速エネルギ６０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で燐イオンを注入した。
【００１９】
次に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法により、１０００℃、２０秒間のアニールを行い、エミッタ不純物をベース層（１０８）に拡散し、エミッタ領域（１１５）を形成するとともに、各不純物を活性化した。さらに、図１２に示すように、コレクタ取出し領域（１０７）、ベース層（１０８）の露出した領域、及びエミッタ引出し層（１１１）上に、既知の技術でチタンをスパッタ、アニールし、未反応チタン層を除去することにより、自己整合的にチタンシリサイド層（１１６）を形成した。
【００２０】
次いで、図１３に示すように、ＣＶＤ法により、シリコン酸化膜層（１１７）を堆積し、既知の技術で、チタンシリサイド層（１１６）に達するコンタクト孔（１１８）及びＡｌ配線（１１９）を形成し、バイポーラ型ＮＰＮトランジスタを構成した。
【００２１】
このようにして得られたバイポーラ型ＮＰＮトランジスタの構造は、図１４に示すようになる。即ち、Ｎエピタキシャル層（ベース領域）（１０６）上にＰベース層（１０８）が形成されており、この中にエミッタ領域（１１５）が形成されている。その上に、エミッタ領域上部に開口部を有する絶縁体層（１１３）、エミッタ領域に接して、Ｎエミッタ引出し層（１１１）が形成されており、この周囲で絶縁体層（１１３）の上にはスペーサ層（１１２）が形成されている。さらに絶縁体層（１１３）外側のベース層（１０８）に自己整合的に形成された外部ベース領域が形成され、その上に形成されたエミッタ引出し層（１１１）表面、及びコレクタ取出し領域（１０７）表面には、コンタクト層（チタンシリサイド層）（１１６）が形成されている。但し、絶縁体膜とスペーサ層は必ずしも分離されていなくても良い。即ち、絶縁体層とスペーサ層が一体化して、基板に対して水平方向にエミッタ引出し層との境界面を有するスペーサ層として機能しても良い。
【００２２】
このような構造のバイポーラ型ＮＰＮトランジスタによれば、エミッタ引出し層（１１１）に自己整合的に外部ベース領域を形成することができ、かつ、エミッタ開口部の寸法に対して大きなエミッタ電極を構成することができる。したがって、エミッタ寸法の等しい従来のベース引出しポリ先作り型と比較して、エミッタ開口部のアスペクト比を小さくすることができるため、エミッタのプラグ効果による抵抗増大を防ぐことができる。また、同様のエミッタポリ先作り型と比較して、エミッタ電極を大きく（太く）できるため、抵抗を抑えることができた。従って、エミッタ寸法をさらに小さくする場合にも、従来法と比較してエミッタ抵抗の上昇を抑えることができる。また、エミッタ引出し層に対し、自己整合的に外部ベースの引出し領域が決まるため、ベース抵抗の上昇も抑えることが可能である。
【００２３】
また、絶縁体層をシリコン酸化膜としたことにより、開口部の形成をウエットエッチングで行うことができるため、ベース層へのエッチングダメージを回避することができた。尚、この絶縁体層を、シリコン酸化膜とシリコン窒化膜の複合膜にしても良い。この場合、開口部は、先ずシリコン窒化膜をＲＩＥによりエッチングを行い、レジスト剥離後に、このシリコン窒化膜をマスクとして、シリコン酸化膜をウエットエッチングすることにより形成されるので、エミッタ寸法を微細化した際に問題となるエッチング液の表面張力等により生じる不都合を回避することができる。
【００２４】
このように、本実施形態により、素子の微細化に伴うエミッタ抵抗の上昇を抑えることのできるバイポーラ型ＮＰＮトランジスタを、再現性良く形成することができた。
【００２５】
さらに、このバイポーラ型ＮＰＮトランジスタの動作状態を評価したところ、従来のものより高速性、低消費電力性が向上したことが認められた。
【００２６】
（実施形態）
先ず、図１５に示すように、参考例と同様にシリコン基板（２０１）に、既知の技術を用いて、Ｎ＋埋め込み層（２０２）、Ｎエピタキシャル層（２０３）、シリコン酸化膜を埋め込んだＤＴＩ領域（２０４）、ＳＴＩ領域（２０５）を形成した。
【００２７】
Ｎエピタキシャル層（２０３）は、図１６に示すように、ベース領域（２０６）、コレクタ取出し領域（２０７）となるよう素子分離されている。実施形態１と同様に、ベース領域（２０６）及びその周辺部上に、Ｐ型半導体膜から成るベース層（２０８）を形成した。
【００２８】
さらに、図１７に示すように、実施形態１と同様に、絶縁体膜（２０９）を形成した。また図１８に示すように、ベース領域（２０６）上の所定領域に、ベース層（２０８）に達する開口部（２１０）を同様に形成した
次いで、実施形態１と同様に、ポリシリコン膜（２１１）をＣＶＤ法により２５０ｎｍ堆積し、このポリシリコン膜（２１１）に対し、イオン注入法により、エミッタ不純物となる砒素を、エネルギ６０ｋｅＶ、ドーズ１Ｅ１６ｃｍ−２で注入した。
【００２９】
ここで参考例と異なり、ＲＴＡ法により１０００℃、２０秒間のアニールを行い、エミッタ不純物をベース層（２０８）に拡散し、エミッタ領域（２１５）を形成した。次に、スパッタ法により厚さ２００ｎｍのタングステンシリサイド膜を形成した後、ＣＶＤ法により、厚さ３００ｎｍのシリコン窒化膜を形成した。これを、図１９に示すように、開口部（２１０）を含む領域にパターニングし、エミッタ引出し層（２１１）、タングステンシリサイド層（２２０）、シリコン窒化層（２２１）を形成した。
【００３０】
次に、参考例と同様に、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜を堆積し、ＲＩＥ法により、エッチバックを行うことにより、スペーサ層（２１２）を、自己整合的に形成した。さらにそのままＲＩＥを行うことにより、絶縁体膜（２０９）をエッチングし、図２０に示すように、自己整合的にベース層（２０８）を露出させるとともに絶縁体層（２１３）を形成した。
【００３１】
ここで、参考例と異なり、ポリシリコン膜をＣＶＤ法により２００ｎｍ堆積し、図２１に示すように、ベース層（２０８）と、その上に形成されたスペーサ層（２１２）、シリコン窒化層（２２０）の各層上、及びコレクタ取出し領域（２０７）上にパターニングし、それぞれポリシリコン層（２２２、２２３）を形成した。
【００３２】
図２２に示すように、ポリシリコン層（２２２）に対しては、レジスト層２１４を用いたリソグラフィ及びイオン注入により、ＢＦ２イオンを、加速エネルギ４０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した。さらに、図２３に示すように、ポリシリコン層（２２３）に対しては、同様に燐イオンを、加速エネルギ６０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した後、ＲＴＡ法により、９５０℃、１０秒間のアニールを行い、各不純物を活性化した。ここで、ポリシリコン層（２２２、２２３）上に、チタンをスパッタ、アニールし、未反応チタン層を除去することにより、図２４に示すように、自己整合的にチタンシリサ
イド層（２１６）を形成した。
【００３３】
次いで、参考例と同様に、図２５に示すように、ＣＶＤ法により、シリコン酸化膜層（２１７）を堆積し、既知の技術で、チタンシリサイド層（２１６）に達するコンタクト孔（２１８）及びＡｌ配線（２１９）を形成し、バイポーラ型ＮＰＮトランジスタを構成した。
【００３４】
このようにして得られたバイポーラ型ＮＰＮトランジスタのエミッタ部の構造は、図２６に示すようになる。即ち、Ｎエピタキシャル層（ベース領域）（２０６）上にＰベース層（２０８）が形成されており、この中にエミッタ領域（２１５）が形成されている。その上に、エミッタ拡散層上部に開口部を有する絶縁体層（２１３）、エミッタ領域（２１５）に接して、Ｎエミッタ引出し層（２１１）が形成されており、この上にタングステンシリサイド層（２２０）、シリコン窒化層（２２１）が形成され、これら各層の周囲で絶縁体層の上にはスペーサ層（２１２）が形成されている。さらにベース層（２０８）と、その上に形成されたスペーサ層（２１２）、シリコン窒化層（２２１）の各層上にはコンタクト層（チタンシリサイド層）（２１６）が形成されている。但し、絶縁体膜とスペーサ層は必ずしも分離されていなくても良い。即ち、絶縁体層とスペーサ層が一体化して、基板に対して水平方向にエミッタ引出し層との境界面を有するスペーサ層として機能しても良い。
【００３５】
このようにして得られたバイポーラ型ＮＰＮトランジスタは、参考例と同様に、従来法と比較してエミッタ抵抗の上昇を抑えることができた。
【００３６】
さらに、このバイポーラ型ＮＰＮトランジスタの動作状態を評価したところ、従来のものより高速性、低消費電力性が向上したことが認められた。
【００３７】
【発明の効果】
本発明によれば、エミッタ電極に対して自己整合的に外部ベース領域を形成す
ることができ、かつ、エミッタ開口部の寸法に対して大きなエミッタ電極を構成
することができる。このためベース抵抗およびエミッタ抵抗を低くすることがで
き、高速性、低消費電力性の向上が可能となるバイポーラ型半導体装置が得られ
る。
【図面の簡単な説明】
【図１】従来のベースポリ先作り型を示す断面図。
【図２】従来のエミッタポリ先作り型を示す上面図。
【図３】従来のエミッタポリ先作り型を示す断面図。
【図４】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図５】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図６】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図７】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図８】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図９】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１０】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１１】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１２】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１３】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１４】本発明の参考例に係るバイポーラ型半導体装置のエミッタ部を示す断面図。
【図１５】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１６】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１７】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１８】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１９】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２０】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２１】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２２】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２３】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２４】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２５】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２６】本発明の実施形態に係るバイポーラ型半導体装置のエミッタ部を示す断面図。
【符号の説明】
１  ベース引出し電極
２  酸化膜
３  スペーサ
４  エミッタ引出し電極
５  半導体基板
６  外部ベース
７  内部ベース
８  エミッタ拡散層
９  ベースコンタクト
１０  エミッタコンタクト
１０１、２０１  シリコン基板
１０２、２０２  Ｎ＋埋め込み層
１０３、２０３  Ｎエピタキシャル層
１０４、２０４  ＤＴＩ領域
１０５、２０５  ＳＴＩ領域
１０６、２０６  ベース領域
１０７、２０７  コレクタ取出し領域
１０８、２０８  ベース層
１０９、２０９  絶縁体膜
１１０、２１０  開口部
１１１、２１１  エミッタ引出し層
１１２、２１２  スペーサ層
１１３、２１３  絶縁体層
１１４、２１４  レジスト
１１５、２１５  エミッタ領域
１１６、２１６  チタンシリサイド層
１１７、２１７  シリコン酸化膜層
１１８、２１８  コンタクト孔
１１９、２１９  Ａｌ配線
２２０  タングステンシリサイド層
２２１  シリコン窒化層
２２２、２２３  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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