【手続補正書】
【提出日】平成27年8月12日(2015.8.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
入力信号を受け取るように構成される第１のテスト・データ・イン（ＴＤＩ）相互接続と、
テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、
前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのテスト・アクセス・ポート（ＴＡＰ）コントローラと、
スレーブポートと、
前記第１のテスト・データ・イン（ＴＤＩ）相互接続、前記第１のテスト・イネーブル相互接続、前記ＴＡＰコントローラ、および前記スレーブポートに結合され、前記テスト・イネーブル信号が前記第１のテスト・イネーブル相互接続においてアサートされていないことに応答して前記入力信号を前記スレーブポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記ＴＡＰコントローラに渡すように制御可能である第１のマルチプレクサとを備える、集積回路。
【請求項２】
前記ＴＡＰコントローラはジョイント・テスト・アクション・グループ（ＪＴＡＧ）準拠コントローラであり、
前記スレーブポートは集積回路間（Ｉ２Ｃ）ポートおよびシリアル周辺機器インタフェース（ＳＰＩ）ポートから成る群から選択される、請求項１に記載の集積回路。
【請求項３】
出力信号を生成するように構成される第１の出力相互接続と、
前記第１の出力相互接続および前記第１のテスト・データ・イン（ＴＤＩ）相互接続に結合され、前記テスト・イネーブル信号がアサートされることに応答して、前記出力信号として生成されるために前記入力信号を前記第１の出力相互接続に渡すように制御可能である第２のマルチプレクサとをさらに備える、請求項１に記載の集積回路。
【請求項４】
前記第２のマルチプレクサに結合され、出力ポート信号を生成するように構成される出力ポートをさらに備え、前記第２のマルチプレクサは、前記テスト・イネーブル信号がアサートされていないことに応答して、前記出力信号として生成されるために前記出力ポート信号を前記第１の出力相互接続に渡すように制御可能である、請求項３に記載の集積回路。
【請求項５】
前記出力ポートは集積回路間（Ｉ２Ｃ）ポート、シリアル周辺機器インタフェース（ＳＰＩ）ポート、および二重モードＩ２Ｃ／ＳＰＩポートから成る群から選択される、請求項４に記載の集積回路。
【請求項６】
前記集積回路がＪＴＡＧ通過モードにあるか否かを示す第１の指示を記憶するように構成される制御ビットと、
テスト出力データを生成するように構成される第１のテスト・データ・アウト相互接続と、
下流の集積回路から遠隔生成されるテスト出力データを受け取るように構成される第２のテスト・データ・アウト相互接続と、
前記第１のテスト・データ・アウト相互接続に結合され、前記第１の指示が前記集積回路が前記ＪＴＡＧ通過モードにないことである場合に前記テスト出力データとして生成されるために、前記集積回路によって生成される第１のテスト出力データを前記第１のテスト・データ・アウト相互接続に渡すように制御可能である、第２のマルチプレクサと、
前記第２のテスト・データ・アウト相互接続および前記第２のマルチプレクサに結合され、前記第１の指示が前記集積回路が前記ＪＴＡＧ通過モードにあることである場合に前記第１のテスト・データ・アウト相互接続上の前記テスト出力データとして生成されるために、前記遠隔生成されるテスト出力データを前記第２のマルチプレクサに渡すように制御可能である、第３のマルチプレクサとをさらに備える、請求項１に記載の集積回路。
【請求項７】
出力信号として前記テスト・イネーブル信号を生成するように構成される第２のテスト・イネーブル相互接続をさらに備える、請求項１に記載の集積回路。
【請求項８】
外部リセット信号を受け取るように構成されるリセット相互接続と、
前記リセット相互接続に結合され、前記テスト・イネーブル信号がアサートされることに応答して、前記外部リセット信号に対応する出力リセット信号を生成するように構成される、リセット回路とをさらに備える、請求項１に記載の集積回路。
【請求項９】
外部クロック信号を受け取るように構成される外部クロック相互接続と、
前記外部クロック相互接続に結合され、前記テスト・イネーブル信号がアサートされることに応答して、前記外部クロック信号に対応する出力クロック信号を生成するように構成される、クロック回路とをさらに備える、請求項１に記載の集積回路。
【請求項１０】
マルチ集積回路システムであって、
複数の外部ピンと、
第１のテスト・アクセス・ポート（ＴＡＰ）コントローラ、第１の命令レジスタ、少なくとも１つの第１のテスト・データ・レジスタ（ＴＤＲ）、前記複数の外部ピンに結合される複数の第１の相互接続、および、複数の第２の相互接続を有する、第１の集積回路と、
第２のＴＡＰコントローラ、第２の命令レジスタ、少なくとも１つの第２のＴＤＲ、および、前記複数の第２の相互接続に結合される複数の第３の相互接続を有する第２の集積回路とを備え、
前記第１のＴＡＰコントローラは、前記第１の命令レジスタにクロッキングされるとオペコードを、前記第１のＴＡＰコントローラに第１の動作を実行させる第１の命令にマッピングするように構成され、前記第２のＴＡＰコントローラは、前記第２の命令レジスタにクロッキングされると前記オペコードを、前記第１の命令と異なる第２の命令にマッピングするように構成され、前記第２の命令は前記第２のＴＡＰコントローラに、前記第１の動作と異なる第２の動作を実行させる、マルチ集積回路システム。
【請求項１１】
前記複数の外部ピンはＴＥ信号を受け取るように構成されるテスト・イネーブル（ＴＥ）ピンを含み、
前記複数の第１の相互接続は前記ＴＥピンに結合されるＴＥ相互接続を含み、
前記第１の集積回路はスレーブポートをさらに含み、前記ＴＥ信号がディアサートされると前記第１の相互接続のセットが前記スレーブポートに結合され、前記ＴＥ信号がアサートされると前記第１の相互接続の前記セットが前記第１のＴＡＰコントローラに結合される、請求項１０に記載のマルチ集積回路システム。
【請求項１２】
前記第１の集積回路は、
前記第１の相互接続の前記セットに、前記スレーブポートに、および前記第１のＴＡＰコントローラに結合される第１のマルチプレクサをさらに備え、前記第１のマルチプレクサは前記ＴＥ信号に基づいて、前記ＴＥ信号がディアサートされると前記第１の相互接続の前記セットを前記スレーブポートに結合するように、および、前記ＴＥ信号がアサートされると前記第１の相互接続の前記セットを前記ＴＡＰコントローラに結合するように制御可能である、請求項１１に記載のマルチ集積回路システム。
【請求項１３】
前記第１の集積回路は、
マスタポートと、
前記第１の相互接続の前記セットに、前記マスタポートに、および、前記第２の相互接続のセットに結合される第２のマルチプレクサとをさらに備え、前記第２のマルチプレクサは前記ＴＥ信号に基づいて、該ＴＥ信号がディアサートされると前記マスタポートを前記第２の相互接続の前記セットに結合するように、および、該ＴＥ信号がアサートされると前記第１の相互接続の前記セットを前記第２の相互接続の前記セットに結合するように制御可能である、請求項１２に記載のマルチ集積回路システム。
【請求項１４】
前記複数の外部ピンはＴＥ信号を受け取るように構成されるテスト・イネーブル（ＴＥ）ピンを含み、
前記複数の第１の相互接続は前記ＴＥピンに結合される第１のＴＥ相互接続を含み、
前記複数の第２の相互接続はＴＥ転送相互接続を含み、
前記複数の第３の相互接続は前記ＴＥ転送相互接続に結合される第２のＴＥ相互接続を含み、
前記第１の集積回路は、前記ＴＥ信号を該第１の集積回路から前記ＴＥ転送相互接続と、前記第３の相互接続のうちの１つと、前記第２のＴＥ相互接続とを通じて前記第２の集積回路に伝達するために、前記ＴＥ相互接続と前記ＴＥ転送相互接続との間に結合される回路をさらに含む、請求項１０に記載のマルチ集積回路システム。
【請求項１５】
前記第２の集積回路は複数の第４の相互接続も含み、前記システムは、
第３のＴＡＰコントローラと、第３の命令レジスタと、少なくとも１つの第３のＴＤＲと、前記複数の第４の相互接続に結合される複数の第５の相互接続とを有する少なくとも第３の集積回路をさらに備え、前記第３のＴＡＰコントローラは前記第３の命令レジスタにクロッキングされると前記オペコードを、前記第１の命令または前記第２の命令のいずれかにマッピングするように構成される、請求項１０に記載のマルチ集積回路システム。
【請求項１６】
少なくとも、第１のテストコントローラを有する第１の集積回路と、第２のテストコントローラを有する第２の集積回路とを含むマルチ集積回路システムをテストするための方法であって、該方法は、
前記第１のテストコントローラおよび前記第２のテストコントローラをテストモードにおいて構成するステップと、
第１のオペコードを、前記第１のテストコントローラに関連付けられる第１の命令レジスタに、および、前記第２のテストコントローラに関連付けられる第２の命令レジスタにクロッキングするステップと、
前記第１のテストコントローラが前記第１のオペコードに基づいて第１の命令を実行するステップであって、前記第１の命令は前記第１のテストコントローラに第１の動作を実行させる、実行するステップと、
前記第２のテストコントローラが前記第１のオペコードに基づいて第２の命令を実行するステップであって、該第２の命令は前記第１の命令と異なり、該第２の命令は前記第２のテストコントローラに、前記第１の動作と異なる第２の動作を実行させる、実行するステップとを含む、方法。
【請求項１７】
前記構成するステップは、
前記第１の集積回路を前記テストモードにするために該第１の集積回路に提供されるテスト・イネーブル信号をアサートすることと、
前記第２の集積回路を前記テストモードにするために、前記第１の集積回路を、前記テスト・イネーブル信号を前記第２の集積回路に伝達するように構成することとを含む、請求項１６に記載の方法。
【請求項１８】
前記構成するステップは、
前記第１の集積回路の二重目的相互接続の第１のセットを前記第１の集積回路の第１のスレーブポートから結合解除するとともに、該第１の集積回路の二重目的相互接続の該第１のセットを前記第１のテストコントローラに結合するために、前記第１の集積回路に提供されるテスト・イネーブル信号をアサートすることを含む、請求項１６に記載の方法。
【請求項１９】
二重目的相互接続の前記第１のセットを前記第１のテストコントローラから結合解除するとともに、二重目的相互接続の該第１のセットを前記第１のスレーブポートに結合するために、前記第１の集積回路に提供される前記テスト・イネーブル信号をディアサートすることをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記第１の命令および前記第２の命令のうちの一方はＢＹＰＡＳＳ命令であり、該第１の命令および該第２の命令のうちの他方は非ＢＹＰＡＳＳ命令である、請求項１６に記載の方法。
【請求項２１】
第２のオペコードを、前記第２のテストコントローラに関連付けられる前記第２の命令レジスタにクロッキングするステップであって、前記第２のオペコードは前記第１のオペコードと異なる、クロッキングするステップと、
前記第２のテストコントローラが前記第２のオペコードに基づいて前記第１の命令を実行するステップとをさらに含む、請求項１６に記載の方法。