(57)【特許請求の範囲】
【請求項１】
同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、
前記絶対値信号生成部は、前記位相信号φ０、φ１、φ２、φ３・・・を
φ０＝２πａ０ｘ＋ｂ０
φ１＝２πａ１ｘ＋ｂ１
φ２＝２πａ２ｘ＋ｂ２
φ３＝２πａ３ｘ＋ｂ３
・・・・・・、
ただし、ａ０，ａ１，ａ２，ａ３、・・・をピッチ数、
ｘをスケール、センサ間の相対的変位、
ｂ０，ｂ１，ｂ２，ｂ３、・・・を初期位相、
で表されるｊビットのデジタル信号としたとき、
φ０とφ１間の位相差信号φ０１のピッチ数（ａ０−ａ１）、
φ０とφ２間の位相差信号φ０２のピッチ数（ａ０−ａ２）、
φ０とφ３間の位相差信号φ０３のピッチ数（ａ０−ａ３）
・・・・・・が
ａ０／（ａ０−ａ１）＝２Ｋ１
（ａ０−ａ１）／（ａ０−ａ２）＝２Ｋ２
（ａ０−ａ２）／（ａ０−ａ３）＝２Ｋ３
・・・・・・
ただし、ｋ１、ｋ２、ｋ３、・・・・・・は整数
となるように前記ピッチ数ａ０，ａ１，ａ２，ａ３・・・を設定し、
φ０を２Ｋ１で除算し、φ０１から前記除算した信号を差し引き、該差し引いた信号の上位ｋ１ビットの信号を上位ビットに、前記φ０を下位ビットにしたピッチ数（ａ０−ａ１）の絶対値信号Ａ０１を生成し、前記Ａ０１を２Ｋ２で除算して、φ０２から前記除算した信号を差し引き、該差し引いた信号の上位ｋ２ビットの信号を上位ビットに、前記Ａ０１を下位ビットにしたピッチ数（ａ０−ａ２）の絶対値信号Ａ０２を生成し、前記方法を順次行うことにより、より長いピッチの絶対値信号を生成することを特徴とするアブソリュートエンコーダ。
【請求項２】
φ０の位相π点がφ０１の位相ゼロ点となるよう、
Ａ０１の位相π点がφ０２の位相ゼロ点となるよう、
Ａ０２の位相π点がφ０３の位相ゼロ点となるよう、
前記スケール上の位置情報の位置を形成するか、あるいは位相調整回路を設けたことを特徴とする請求の範囲第１項記載のアブソリュートエンコーダ。
【請求項３】
前記位相調整回路は、位相調整信号をシフトレジスタに入力し、調整用基準クロックによって前記位相調整信号を順次シフトさせたシフト量の異なる複数の位相調整信号を生成し、該シフト後の各位相調整信号をマルチプレクサにより選択し、該選択された信号から搬送波を生成し、該搬送波を位相変調部へ入力し位相信号の位相調整を行うことを特徴とする請求の範囲第２項記載のアブソリュートエンコーダ。
【請求項４】
同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、
前記デジタル変換部は、前記位相信号をＰＬＬ（フェーズロックドループ）回路へ入力し、該ＰＬＬ回路により、前記位相信号の周期に連動して周波数の変化するクロックを生成し、前記クロックのカウント数から前記位相差信号を生成することを特徴とするアブソリュートエンコーダ。
【請求項５】
同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、
前記位相変調部は、任意のセンサ信号に対応する前記位相信号をＰＬＬ（フェーズロックドループ）回路へ入力し、該ＰＬＬ回路により生成された搬送波を他のセンサ信号で変調することにより、位相差信号を生成する位相変調回路をもつことを特徴とするアブソリュートエンコーダ。
【発明の詳細な説明】
技術分野
本発明は、バーニア形アブソリュートエンコーダに関し、特に、絶対値信号生成における信号処理、およびその入力信号（位相信号、位相差信号）に関するもので、特に簡単な演算処理で、検出波形の歪み等によるスリット列間の位相誤差の影響を受けにくい、また、高速回転に対応できるアブソリュートエンコーダに関するものである
背景技術
従来のバーニア形アブソリュートエンコーダは２組の位相信号から位相差信号を生成し、より長いピッチの位相差信号から、より短いピッチの位相差信号のピッチ番数を特定し、順次この処理を行い、最後に、最もピッチ数の多い位相信号の番数を特定する方式が一般的である。
図１３は従来のアブソリュートエンコーダの動作説明図であり、図のように位相差信号のピッチの長さが４：１の場合、ピッチの長い位相差信号の位相φａにおけるピッチの短い位相差信号の位相の予測値φｂ’とピッチ番数の予測値Ｎとの関係は、
φｂ’＝４φａ−２Ｎπ、
で、Ｎは０，１，２，３，の内、０＜φｂ’＜２πとなる値で求められる。
次に実際に得られるφｂからピッチ番数を特定する。
図１３のように、ピッチ番数の予測値が１でφｂ’＜πの場合、
▲１▼  ０＜φｂ＜φｂ’＋πの時、ピッチ番数は、予測値と等しい１とし、
▲２▼  φｂ’＋π＜φｂ＜２πの時、ピッチ番数は予測値から１を引き０とする。
このような方法で理論的には両信号間の位相誤差が、本例の場合、φａの位相角で表した角度で±π/4（これは２πをピッチ比４で割った１／２となる）以内であれば、正しくピッチ番数を特定できる。
実際には、デジタルの位相差信号に対して次のような処理を行う。
φａ、φｂを４ビット（ｔ３，ｔ２，ｔ１，ｔ０）、（ｓ３，ｓ２，ｓ１，ｓ０）の信号とした場合、先ず、φａの上位２ビットでφｂの仮のピッチ番数（ピッチ番数の予測値）を決める。
仮のピッチ番数はφａの上位２ビット（ｔ３，ｔ２）が
（０，０）の時  ０
（０，１）の時  １
（１，０）の時  ２
（１，１）の時  ３となる。
例えばφａの各ビット（ｔ３，ｔ２，ｔ１，ｔ０）が（０，１，０，０）の場合、ピッチ番数の予測値は１となる。
次に、φａの下位２ビット（ｔ１，ｔ０）と、φｂの上位２ビット（ｓ３，ｓ２）を比較することで仮のピッチ番数を補正し、最終的にφｂのピッチ番数を特定する。
ピッチ番数の補正について、φａの下位２ビット（ｔ１，ｔ０）が（０，０）の場合を例に説明すると、
φｂの上位２ビット（ｓ３，ｓ２）が、
▲１▼  （０，０）と（０，１）の場合はピッチ番数は予測値と等しい１とし、
▲２▼  （１，１）の場合は予測値から１を引き０とする。
▲３▼  しかし、（１，０）の場合は予測値からの誤差がピッチ番数１と０の場合で等しくなり、ピッチ番数を特定できない。
φａ、φｂ間の位相誤差がφａの位相角で表した角度でπ／８以上になると、▲３▼の状態になる可能性があり、ピッチ番数を特定できないことがわかる。この例では位相誤差の許容値が理想的な条件の場合の１／２となる。
しかしながら、上記従来例では、長いピッチの位相差信号から短いピッチの位相差信号のピッチ番数を特定する場合、演算器（マイクロプロセッサ）等による判断処理機能を必要とするという問題があった。
また、ピッチ番数を特定できない条件があって、このため両信号間の位相誤差の許容値が小さくなる。位相誤差の許容値は、信号処理のビット数が少ないと小さくなり、位相誤差の許容値を大きくし理想条件に近づけるために処理のビット数を多くすると、演算処理が複雑になるという問題があった。
そこで、本発明は、演算器等による判断処理機能を必要とせず簡単な演算処理によって、検出波形の歪み等によるスリット列間の位相誤差の影響を受けにくい、ローコストで信頼性の高いアブソリュートエンコーダを提供することを目的としている。
発明の開示
上記目的を達成するため、請求の範囲第１項記載の発明は、同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、
前記絶対値信号生成部は、前記位相信号φ０、φ１、φ２、φ３・・・を
φ０＝２πａ０ｘ＋ｂ０
φ１＝２πａ１ｘ＋ｂ１
φ２＝２πａ２ｘ＋ｂ２
φ３＝２πａ３ｘ＋ｂ３
・・・・・・、
ただし、ａ０，ａ１，ａ２，ａ３、・・・をピッチ数、
ｘをスケール、センサ間の相対的変位、
ｂ０，ｂ１，ｂ２，ｂ３、・・・を初期位相、
で表されるｊビットのデジタル信号としたとき、
φ０とφ１間の位相差信号φ０１のピッチ数（ａ０−ａ１）、
φ０とφ２間の位相差信号φ０２のピッチ数（ａ０−ａ２）、
φ０とφ３間の位相差信号φ０３のピッチ数（ａ０−ａ３）
・・・・・・が
ａ０／（ａ０−ａ１）＝２Ｋ１
（ａ０−ａ１）／（ａ０−ａ２）＝２Ｋ２
（ａ０−ａ２）／（ａ０−ａ３）＝２Ｋ３
・・・・・・
ただし、ｋ１、ｋ２、ｋ３、・・・・・・は整数
となるように前記ピッチ数ａ０，ａ１，ａ２，ａ３・・・を設定し、
φ０を２Ｋ１で除算し、φ０１から前記除算した信号を差し引き、該差し引いた信号の上位ｋ１ビットの信号を上位ビットに、前記φ０を下位ビットにしたピッチ数（ａ０−ａ１）の絶対値信号Ａ０１を生成し、前記Ａ０１を２Ｋ２で除算して、φ０２から前記除算した信号を差し引き、該差し引いた信号の上位ｋ２ビットの信号を上位ビットに、前記Ａ０１を下位ビットにしたピッチ数（ａ０−ａ２）の絶対値信号Ａ０２を生成し、前記方法を順次行うことにより、より長いピッチの絶対値信号を生成することを特徴としている。
また、請求の範囲第２項記載の発明は、φ０の位相π点がφ０１の位相ゼロ点となるよう、またＡ０１の位相π点がφ０２の位相ゼロ点となるよう、さらにＡ０２の位相π点がφ０３の位相ゼロ点となるよう、前記スケール上の位置情報の位置を形成するか、あるいは位相調整回路を設けたことを特徴としている。
また、請求の範囲第３項記載の発明は、前記位相調整回路は、位相調整信号をシフトレジスタに入力し、調整用基準クロックによって前記位相調整信号を順次シフトさせたシフト量の異なる複数の位相調整信号を生成し、該シフト後の各位相調整信号をマルチプレクサにより選択し、該選択された信号から搬送波を生成し、該搬送波を位相変調部へ入力し位相信号の位相調整を行うことを特徴としている。
また、請求の範囲第４項記載の発明は、同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、前記デジタル変換部は、前記位相信号をＰＬＬ（フェーズロックドループ）回路へ入力し、該ＰＬＬ回路により、前記位相信号の周期に連動して周波数の変化するクロックを生成し、前記クロックのカウント数から前記位相差信号を生成することを特徴としている。
また、請求の範囲第５項記載の発明は、同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックをもつスケールと、前記スケールと相対的に移動し、前記位置情報を検出する複数組のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、前記位相変調部は、任意のセンサ信号に対応する前記位相信号をＰＬＬ（フェーズロックドループ）回路へ入力し、該ＰＬＬ回路により生成された搬送波を他のセンサ信号で変調することにより、位相差信号を生成する位相変調回路をもつことを特徴としている。
以上の構成のアブソリュートエンコーダによれば、短ピッチの位相信号のピッチ番数を長ピッチの位相差信号をつかって特定する場合、短ピッチの鋸歯状信号としては、１２８ピッチ位相差信号φ０を２Ｋ１（例えば、Ｋ１＝２とする）で除算した１／４レベルの信号を用い、一方の長ピッチの鋸歯状信号は、１２８−９６＝３２ピッチで０〜２πレベルの第２の位相差信号φ０１を用いれば、この２信号の減算によって形成されるステップ状の位置検出信号は、ステップが４ステップ（長ピッチ信号の１ピッチ内に含まれる短ピッチ信号のピッチ数）で、レベルが４レベルとなり、短ピッチ信号の１ピッチ相当の期間は平坦レベルとなる。
また、短ピッチ信号の位相π点に長ピッチ信号の位相０点が一致するようにしておけば、減算によって形成されたステップ状の信号の４レベルは、この信号の上位２ビットによる信号のレベルの中間になり、両信号間に多少の変動があっても上位２ビットの信号は変化しない。従って、この２ビットの信号で長ピッチ信号１ピッチ内の短ピッチ信号４ピッチ分の位置を同定できる。この同定された信号は長ピッチの信号と同じピッチの３２ピッチの信号となるが、次に、より長い長ピッチの信号を使って、この３２ピッチの信号を同定する。このように複雑な判断機能を必要とせずに、ビット操作のみと言う簡単な演算処理によって絶対値信号を生成することが出来る。また、短ピッチ、長ピッチ間の位相誤差の許容値を大きくとれるという特徴を持っている。
また、位相調整回路を用いて位相信号の位相を電気的にシフトできる機能を持つことによって、請求項２に記載したスリット列間の位相条件に対して、スリットの加工精度やセンサ取り付け誤差等のメカニカル誤差による位相誤差を吸収し、補正できる。
また、ＰＬＬ回路を用いて位相信号と連動して周波数が変化するクロックを生成し、このクロックを使って位相差信号をデジタル化することにより、ディスクの高速回転時にも位相差信号の誤差が発生しないようにすることができる。
また、２組のセンサ信号間の位相差信号を生成する場合に、固定の周波数をもった搬送波を２組のセンサの一方のセンサ信号で位相変調し、この位相変調された信号と連動して周期の変わる搬送波をＰＬＬ回路を使って生成し、この搬送波をもう一方のセンサ信号でさらに位相変調することによって、ディスクの回転速度に影響されない位相差信号を生成できる。従って、高速回転のアブソリュートエンコーダが実現できる。
【図面の簡単な説明】
図１は本発明の第１の実施の形態に係るアブソリュートエンコーダの絶対値信号生成部各部の信号を示す図である。
図２は図１に示す絶対値信号生成部の各部の信号波形を示す図である。
図３は図２に示す絶対値信号生成部の信号波形図以降の各部の信号波形図である。
図４は本発明の第２の実施の形態に係るアブソリュートロータリー磁気エンコーダの信号処理のブロック図である。
図５は図４に示す位相調整回路を示す図である。
図６は図４に示す位相差信号の動作を示す波形図である。
図７はエンコーダの問題点を説明する図である。
図８は本発明の第３の実施の形態に係るアブソリュートロータリー磁気エンコーダの信号処理のブロック図である。
図９は図８に示すＰＬＬ回路部１０のブロック図である。
図１０は本発明の第４の実施の形態に係るアブソリュートロータリーエンコーダの信号処理ブロック図である。
図１１は図１０に示す本発明の位相差信号生成タイムチャートである。
図１２は図１０に示すＰＬＬ回路９のブロック図である。
図１３は従来のアブソリュートエンコーダの動作説明図である。
図１４はアブソリュートロータリー磁気エンコーダの信号処理ブロック図である。
図１５は位相変調回路各部のブロック図である。
図１６は多相信号の波形図である。
図１７は搬送波信号および位相変調信号のタイムチャートである。
図１８は位相信号のタイムチャートである。
符号の説明は次のとおりである。
１：回転ディスク
２：格子パターン
３：センサ
４：位相変調部
５：デジタル変換部
６：絶対値信号生成部
７：発信器
８、２６：分周器
９、１０：ＰＬＬ回路
２３：位相比較器
２４：ＬＰＦ
２５：ＶＣＯ
３６：位相調整部
４０：位相調整信号
４１：シフトレジスタ
４２：マルチプレクサ
４３：調整用基準クロック
４４：スイッチ
４５：位相シフトされた位相調整信号
４６：バイナリカウンタ
ａ：位相信号φ０
ｂ：ａの除算信号
ｃ：位相差信号φ０１
ｄ：ｃからｂを差し引いた信号
ｅ：ｄの上位ビットの信号
ｆ：Ａ０１信号
ｇ：ｆの除算信号
ｈ：位相差信号φ０２
ｉ：ｈからｇを差し引いた信号
ｊ：ｉの上位ビットの信号
ｋ：Ａ０２信号
ｌ：ｋの除算信号
ｍ：位相差信号φ０３
ｎ：ｍからｉを差し引いた信号
ｏ：ｎの上位ビットの信号
ｐ：絶対値信号
ｃｋ：クロック
φ：基準信号
φ０’，φ１’、φ２’、φ３’：位相信号（２値化信号）’
φ０：位相信号（デジタル化された信号）
φ０１’、φ０２’、φ０３’：位相差信号（２値化信号）
φ０１、φ０２、φ０３：位相差信号（デジタル化された信号）
発明を実施するための最良の形態
以下、本発明の実施の形態を図に基づいて説明する。
図１において、６は絶対値信号生成部（図１４の６）を示している。
ａは位相信号φ０で、ここでは回転ディスク１の１回転に１２８ピッチとしている。ｂは除算によりａを１／４（レベル）とした信号、ｃは位相差信号φ０１で、ここでは１２８−９６＝３２ピッチとしている。
ｄはｃからｂを減算（レベル）した信号でステップ状に変化し、ｅはその上位２ビットの信号を表している。ｆはｅの下位にａの上位６ビットの信号をつけた８ビットの信号で、ｃ信号と同一ピッチの信号Ａ０１である。ｇは除算によりｆを１／４（レベル）にした信号であり、ｈは位相差信号φ０２でここでは１２８−１２０＝８ピッチの信号としている。
ｉはｈからｇを減算（レベル）した信号でステップ状に変化し、ｊはｉの上位２ビットを示している。ｋはｊの下位にｆの上位６ビットの信号をつけたｈと同一ピッチの信号Ａ０２である。ｌは除算によりｋを１／８にした信号、ｍは位相差信号φ０３でここでは１ピッチの信号となっている。ｎはｍから１を減算した信号でステップ状に変化し、ｏはｎの上位３ビットの信号である。ｐはａ、ｅ、ｊ、ｏで表す１５ビットの絶対値信号である。
図２（ａ）〜（ｇ）は図１に示した各信号ａ〜ｇのそれぞれの波形図であり、図３（ｇ）〜（ｐ）も図１に示した各信号ｇ〜ｐのそれぞれの波形図である。
図１に示した絶対値信号生成部６の各部の信号のビット数“ｊ”は８の８ビットのデジタル信号であるが、図２および図３の信号波形は、説明を分かり易くするために、Ｄ／Ａを通して見た場合の様子を示してある。
図１４は、図１に示すアブソリュートロータリー磁気エンコーダの信号処理ブロック図である。１は回転ディスク、２は回転ディスク上に形成されたスリット状の格子パターン、３はＭＲ素子（磁気抵抗素子）とバイアス磁石で構成された磁気センサである。図１４は、回転ディスク１が４組のスリット列（２−ａ０〜２−ａ３）を持つ場合の例である。磁気センサ３は、回転ディスク１上に形成された格子パターン２から回転ディスク１の角度変位を検出する。
回転ディスク１の上には、等ピッチでそれぞれピッチ数の異なる４組の格子パターン（スリット列２）が設けられている。
ピッチ数は  ▲１▼  ２−ａ０が１２８、  ▲２▼  ２−ａ１が９６、
▲３▼  ２−ａ２が１２０、  ▲２▼  ２−ａ３が１２７、
に設定されている。磁気センサ３からは、スリットピッチに等しい周期の２相の正弦波信号が出力され、位相変調部４へ入力される。位相変調部４では２相のセンサ信号を位相信号φ０’〜φ３’に変換する。
位相変調部４は、４組のスリット列に対応した４組の位相変調回路部（４−０〜４−３）から構成されている。位相変調回路部４−０のブロック図を図１５に示す。位相変調回路部４−０は、多相変換部４−０１、マルチプレクサ４−０２、ローパスフィルタ（ＬＰＦ）４−０３、コンパレータ４−０４から構成される。多相変換部４−０１は、２相のセンサ信号を重み付けして加算することにより、４相や８相といった多相信号へ変換する。図１６に８相の多相信号（ｓ１〜ｓ８）の波形を示す。多相信号は、回転ディスク回転角に対してスリットピッチに等しい周期を持つ正弦波状の波形である。多相信号は、マルチプレクサ４−０２により、順次サンプリングされる。サンプリングするための搬送波信号ｍｓは、多相信号が８相の場合、３ビットのバイナリ信号（ｄ０，ｄ１，ｄ２）で構成され、発信器７を分周して得られる。最も周期の長いｄ２を位相の基準信号φとして用いる。搬送波信号ｍｓと、サンプリングされた信号（位相変調信号）のタイムチャートを図１７に示す。図１７に示した位相変調信号は、回転ディスク１の回転位置が、図１６に示した多相信号の電気角で０度と４５度の場合のタイムチャートである。なお、点線の波形は基本波成分を表したものである。
位相変調信号は、ＬＰＦで高調波成分が除去され、さらに、コンパレータで矩形波信号に変換される。これが２値化された位相信号で、基準信号φとのエッジ位置の差が回転ディスク１の角度を表す情報になる。
図１８に位相信号のタイムチャートを示す。図１８において、回転位置が多相信号の電気角で０°の場合、位相信号は多相変換部やＬＰＦによる位相遅れによるφｄの位相遅れをもつ信号になる。次に、回転位置が多相信号の電気角で４５°の場合、前述の位相遅れφｄに多相信号の位相である４５°をプラスしたφｄ＋４５°の位相遅れをもつ信号になり、位相信号は基準信号の１サイクルを３６０°として４５°変化したことになる。すなわち位相信号は多相信号の位相変化に対応して位相変化する信号になる。
位相信号はデジタル変換部５へ入力される。回転ディスク１上には、４組のスリット列が形成されており、この内の１組をメインスリット列（２−ａ０）、その他を補助スリット列（２−ａ１〜２−ａ３）とする。デジタル変換部５では、メインスリット列から得られた位相信号φ０’をあるビット数をもつデジタル信号φ０に変換するとともに、メインスリット列、補助スリット列間のデジタル化した位相差信号（φ０１〜φ０３）を生成する。６は、絶対値信号生成部で、デジタル化した位相信号と位相差信号を使って絶対位置に関する信号を生成する。
次に各図を参照して絶対値信号生成部の動作を詳しく説明する。
絶対値信号ｐは１５ビット（ｄ０〜ｄ１４）の信号で、以下に各ビットの生成方法を、図１および図２（ａ）〜（ｇ）、図３（ｇ）〜（ｐ）を参照して説明する。
下位８ビットｄ０〜ｄ７は、位相信号φ０からつくられる。図１においてａは位相信号φ０で、その波形を図２のａに示す。ａはディスク一回転で０から２πまでを１２８回繰り返す１２８ピッチの信号である。
次にｄ８、ｄ９のつくられる様子を説明する。
ｂはａの上位６ビットを取り出し、この上位に２ビットの０をつけた８ビットの信号である。この処理でｂはａを１／４にした量になる（φ０／２Ｋ１、Ｋ１＝２、の処理に相当）。
ｃはスリット２−ａ０とスリット２−ａ１間の位相差信号φ０１で、ディスク一回転で両スリットのピッチ数の差（１２８−９６）＝３２ピッチ（ａとは４：１の周期）の信号になる。
ｄはｃからｂを減算した信号であって、ａの位相がゼロの位置でステップ状に変化し、ディスクの変位に対してｂとｃの傾きが等しいため、検出信号の波形歪みの影響で多少動するもののステップ間ではほぼフラットな信号になる。
ｃの位相は、位相０点がａのπ点になるように、スリットの位置が決められている。このようにすると、ｄのステップ間のレベルはｄの上位２ビットによるレベルのほぼ中央になり、ステップ間ではｄの上位２ビットは変化しない信号（信号ｅ）になる。これがｄ８、ｄ９になる。
続いて、ｄ１０、ｄ１１のつくられる様子を説明する。ｆ（Ａ０１）はｄの上位２ビットにａの上位６ビットを下位につけた信号で、ｇはｆの上位６ビットを取り出し、この上位に２ビットのゼロをつけた８ビットの信号である。
この処理でｇはｆを１／４にした量になる。
次に図３を参照すると、図３（ｈ）に示すｈはスリット２−ａ０とスリット２−ａ２間の位相差信号φ０２で、ディスク一回転で両スリットのピッチ数の差（１２８−１２０）＝８ピッチの信号になる。
ｉはｈからｇを減算した信号で、ｆの位相がゼロの位置でステップ状に変化し、ディスクの変位に対してｇとｈの傾きが等しいため、ステップ間ではほぼフラットな信号になる。
ｈの位相は、位相０点がｆのπ点になるように、スリットの位置が決められている。
このようにすると、ｉのステップ間のレベルはｉの上位２ビットによるレベルのほぼ中央になり、ステップ間ではｉの上位２ビットは変化しない信号（信号ｊ）になる。これがｄ１０、ｄ１１になる。
次にｄ１２、ｄ１３、ｄ１４のつくられる様子を説明する。
ｋ（Ａ０２）はｉの上位２ビットにｆの上位６ビットを下位につけた信号で、
ｌはｋの上位５ビットを取り出し、この上位に３ビットのゼロをつけた８ビットの信号である。この処理でｌはｋを１／８にした量になる。
ｍはスリット２−ａ０とスリット２−ａ３間の位相差信号φ０３であり、ディスク一回転で両スリットのピッチ数の差（１２８−１２７）＝１ピッチの信号になる。
ｎはｍからｌを減算した信号で、ｋの位相がゼロの位置でステップ状に変化し、ディスクの変位に対してｌとｍの傾きが等しいため、ステップ間ではほぼフラットな信号になる。ｍの位相は、位相０点がｋのπ点になるように、スリットの位置が決められている。このようにするとｎのステップ間のレベルはｎの上位３ビットによるレベルのほぼ中央になり、ステップ間ではｎの上位３ビットは変化しない信号（信号ｏ）になる。これがｄ１２、ｄ１３、ｄ１４になる。
このようにｄ０からｄ１４まで１５ビットの絶対値信号ｐがつくられ、φ０のピッチ番数が特定されたことになる。
次に位相誤差の影響についてｆ、ｈ間の位相を例に説明する。
上述の説明から分かるように、ｉ信号はｆとｈを基につくられるが、位相誤差があると、ｉ信号のフラットな部分のレベルが変化する。絶対値信号ｐのｄ１０とｄ１１はｉの上位２ビットで、これらの信号の変化点まで±π／４の位相余裕がある。実際にはデジタル処理の分解能による影響で若干狭くなるものの、ｆ、ｈ間の位相誤差がほぼ±π／４までは、絶対値信号ｐのｄ１０とｄ１１に影響しないことが分かる。これはほぼ理論的に可能な位相余裕となる。従って従来例の場合のπ／８に比較すると、倍の位相余裕がとれることにる。
このように、本発明の第１の実施の形態によれば、ピッチの短い方から順次信号を処理することで、ピッチ番数を特定できないような条件を無くしたので、スリット間の許容誤差の許容値を大きくとれるようになり、マイクロコンピュータによる複雑な判断処理も必要がなくなり、簡単なビット操作のみによって絶対値信号の生成が可能になった。
あるピッチ数の位相差信号を生成するのに、本実施の形態ではφ０との位相差をとったが、必ずしもφ０との位相差をとる必要はなく、例えば本実施の形態では８ピッチの位相差信号は１２８ピッチの位相信号φ０と１２０ピッチの位相信号φ２との位相差信号φ０２としたが、φ２を１１９ピッチの信号とし、１２７ピッチの信号φ３との位相差信号で実現しても良い。
なお、ここまではロータリーエンコーダの例で説明したが、リニアエンコーダにも適用できることは明らかであり、磁気形以外に光学形、静電形等にも適用可能である。
次に、本発明の第２の実施の形態について図を参照して説明する。
本発明の上記第１の実施の形態におけるバーニア型のスリットを使ったアブソリュートエンコーダは、各スリットの位相関係を、請求項２に記載した所定の条件にしておく必要がある。各スリットの加工精度、あるいは磁気センサの組立精度によって、スリット列間の位相関係が所定の位相関係から大きくずれると絶対値信号処理が正しく行なうために必要な位相余裕を超え、正しい絶対値信号が得られなくなる可能性があった。アブソリュートエンコーダを高分解能化するほどスリット列間の位相余裕を充分とれなくなるため、アブソリュートエンコーダ高分解能化が困難になるという問題があった。
第２の実施の形態はこれらの問題を解決するもので、第２の実施の形態を示す図４において、シフトレジスタ４１は位相調整信号４０を調整用基準クロック４３の周期分だけ順次シフトし、位相シフトされた位相調整信号４５を位相調整回路３６へ入力する。図５はこの位相調整回路３６の回路図で、４回路の内の１つを示している。位相調整信号４５はマルチプレクサ４２に入力され、スイッチ４４で適切なシフト量の位相シフトされた位相調整信号４５を選択する。バイナリカウンタ４６は選択された信号から位相変調部４への搬送波信号ｍｓ−０〜ｍｓ−３を生成する。これによって位相信号φ０’〜φ３’の位相をシフトできるのでデジタル変換部の位相信号φ０および位相差信号φ０１〜φ０３の位相関係を所定の位置に調整できる。図６は、スリット列間の位相関係が誤差を持つ場合の、（ａ）はφ０、φ０１間の調整前の波形図、（ｂ）は調整後の波形図である。調整後は、φ０のπ点がφ０１の０点（請求項２に記載した所定の条件）になっている。
各スリットの加工精度、あるいは磁気センサの組立精度によって、スリット列間の位相関係が所定の位相関係からずれても位相調整回路でこれを補正できるため、絶対値信号生成における信号処理の位相余裕を確保でき、高分解能のアブソリュートエンコーダが実現できる。
また、図４のシフトレジスタ４１のビット数を増やすことで調整範囲を増やしたり、調整用基準クロック４３の周波数を変えることで、調整分解能を変えることが可能である。
次に、本発明の第３の実施の形態について図を参照して説明する。
バーニア型のスリットを使った本発明の第１の実施の形態のアブソリュートエンコーダは、既述したように、等ピッチのスリットピッチを持ち、互いにピッチ長の異なる複数組のスリット列が形成されたスケール（回転ディスク）を用いて、スリット列間の位相差を検出し、この信号を使って絶対位置に関する信号を生成するものである。
ところが、第１の実施の形態におけるバーニア型のスリットを使ったアブソリュートエンコーダは、位相差信号φ０１〜φ０３の生成の点で問題があった。すなわち、上述したように位相変調部４は回転ディスク１の回転位置に対応したセンサ信号の位相変化を、基準信号φに対して位相が変化する位相信号φ０’〜φ３’に変換する。回転ディスクが回転するとセンサ信号の１ピッチ分の角度変位（電気角３６０°）に対して、位相信号は基準信号の１ピッチ分（２π）位相が変化する。このことは、回転ディスク１がある速度で回転している場合、位相信号のピッチは回転ディスク１の回転速度で変化することを意味し、一定速度で回転している場合の位相信号のピッチは、多相信号の１ピッチ中における基準信号のピッチ数から１をプラス（位相が進む場合）またはマイナス（位相が連れる場合）したピッチ数に相当する長さになる。このように、位相信号のピッチが回転ディスク１回転速度により変化するため、位相差信号の値は速度の影響を受け、正しい位相差信号が得られないという問題があった。
この点をさらに図７を用いてより具体的に説明する。
φは基準信号、ａ０およびａ１はそれぞれスリット列２−ａ０および２−ａ１から検出されたセンサ信号で２相の内の１相分のみを示した。２−ａ０と２−ａ１のスリットピッチ数比は、４：３とした。センサ信号の周期は速度で変化するが、図７は、センサ信号ａ０の１ピッチが基準信号φの３ピッチにちょうど等しくなるような速度の時のタイムチャートを示している。ａ１信号のピッチ長は、ａ０信号のピッチ長の４／３倍なので、基準信号φの４ピッチがａ１信号の１ピッチとちょうど等しくなっている。φ０’およびφ１’は、センサ信号ａ０及びａ１に対応した位相信号である。φ０’およびφ１’のそれぞれａ０およびａ１のピッチ中におけるピッチ数は、回転ディスクがａ０およびａ１の位相が進む方向に回転している場合、それぞれこの間におけるφのピッチ数に１をプラスした値となる。
すなわち、φ０’のピッチ数は、３＋１＝４、
φ１’のピッチ数は、４＋１＝５となる。
センサ信号ａ０の４ピッチ長とａ１の３ピッチ長とが等しく、これが両信号間の位相差が２πとなるバーニアピッチ長となる。バーニアピッチ中のφ０’およびφ１’ピッチ数は、バーニアピッチ中の基準信号φのピッチ数である１２に、この間のａ０およびａ１のピッチ数である４および３をプラスした値となる。
すなわち、φ０’のピッチ数は、１２＋４＝１６で、
φ１’のピッチ数は、１２＋３＝１５となる。
次に、位相差信号φ０１の検出ゲインについて説明する。
位相差信号φ０１は、位相信号φ０’とφ１’の立ち上がりエッジ間ｐｋのクロックｃｋをカウントすることによって得ている。カウント値の読み込みは、φ１’と同期して行われ、デジタル化された位相差信号φ０１を得ている。
隣接するｋ番目と（ｋ＋１）番目の位相差信号の差、すなわち、
（φ０１（ｋ＋１）−φ０１（ｋ））はつぎのようになる。
φ０１（ｋ＋１）−φ０１（ｋ）
＝｛（φ１’のピッチ長／φのピッチ長）
−（φ０’のピッチ長／φのピッチ長）｝×２π
＝｛（１２／１５）−（１２／１６）｝×２π
バーニアピッチ中のφ１’のピッチ数は１５で、
位相差検出ゲインは、（１／２０）×２π×１５＝（３／４）×２π
となり、２５％ゲインが低くなることがわかる。
同様にしてφ０’，φ１’の位相が遅れる方向に回転する場合、詳述しないが、検出ゲインが高くなることがわかる。
このように、位相差信号の検出ゲインが速度によって変化する。このため、回転ディスクが回転している状態では正しい位相差信号が得られず、絶対値信号生成における位相マージンが小さくなり、さらに速度が速くなった場合絶対値信号生成が正しく行われなくなるという問題があった。
このように、第１実施の形態の発明には、位相信号がスリットを形成したディスクの回転数で周期が変動して、位相差信号に誤差が発生する。特に、ディスクの高速回転の場合に誤差が大きくなり、高速回転での使用が困難になるという問題があった。
そこで、本発明の第３の実施の形態では、高速回転でも位相差信号に誤差が発生しないようにして、高速回転に対応可能なアブソリュートエンコーダを提供するものである。
図８に示す第３の実施の形態と、図１４に示した第１の実施の形態のロータリー磁気エンコーダの違いは、図８でディスクの高速回転時における位相差信号の誤差の発生を抑えるためＰＬＬ回路１０を付加した点である。その他は図１４と図８とは同じ構成である。
図９にはＰＬＬ回路の詳細を示している。ＰＬＬ回路は周知のように、位相比較器２３、ローパスフィルタＬＰＦ２４、発振器ＶＣＯ２５と分周器２６とで構成され、位相比較器２３により被調整波と基準波の位相ずれを比較した差分を、ＬＰＦ２４によりＤＣ変化としてＶＣＯ２５の発振バイアスを制御することで、位相ずれを調整する回路である。
従って、図９に示すＰＬＬ回路のＰＬＬ出力は、位相信号φ０’の周期に連動して周波数（位相）が変化するクロックである。図７で説明したような回転速度条件では、位相信号φ０’の周波数はφの周波数の１６／１２＝４／３倍で、位相信号φ０’でＰＬＬを構成すると、クロックの周波数は回転ディスク１が静止している場合の４／３倍になり、このクロックで位相差信号φ０１を生成すると検出ゲインは１となり調整された誤差の無い正しい位相差信号が得られる。
なお、図７では位相信号φ０’やφ１’の位相が進む方向に回転ディスク１が回転する場合について図示したが、これとは逆方向へ回転する場合についても、同様に検出ゲイン誤差が発生しないような調整が可能なことは、以上から明らかである。
更に、基準信号φと位相信号φ０’間のデジタル化された位相差信号φ０  についても、同様に検出ゲイン誤差が発生しないような調整が可能なことは以上から明らかである。
このように、第３の実施の形態によれば、スケール（回転ディスク）の高速回転又は高速移動に対して、位相差信号の検出ゲインの誤差が発生しないようにできるので、精度の高い絶対値信号の生成が可能になって、高速回転アブソリュートエンコーダが容易に実現できる。
次に、本発明の第４の実施の形態について図を参照して説明する。
上述のように、第１実施の形態の発明には、位相信号がスリットを形成したディスクの回転数で周期が変動して、位相差信号に誤差が発生することがあり、特に、ディスクの高速回転の場合に誤差が大きくなり、高速回転での使用が困難になるという問題があった。
第４の実施の形態である発明は、等ピッチの格子パターンもち、お互いにそれぞれピッチ長の異なる複数組の前記格子パターンが形成されたスケールと、前記スケールと相対的に移動し、前記格子パターンを検出する複数組のセンサと、前記センサからの信号を位相信号、または位相差信号に変換する位相変調部と、前記位相差信号および位相差信号をデジタル信号に変換するデジタル変換部と、前記デジタル変換部の出力信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、任意の２組のセンサ信号の、一方のセンサから得られた位相信号または該位相信号から生成された搬送波をもう一方のセンサからの信号でさらに位相変調することにより前記位相差信号を生成することを特徴としている。
このように第４の実施の形態の発明によれば、スケールが高速移動に移動しても位相差検出信号に検出ゲイン誤差が発生しないので、絶対値信号生成の位相余裕が低下しない。従って、高速のアブソリュートエンコーダが実現できる。
以下、図を用いて本発明の第４の実施の形態を説明する。
図１０に本発明を使ったアブソリュートロータリエンコーダの信号処理のブロック図を示す。
位相変調部４において、メインスリット列２−ａ０の位相信号φ０’の生成方法は従来と同じで、位相変調回路部４−０の搬送波信号として、発信器７の出力信号を分周器８で分周した信号ｍｓ（ｄｏ，ｄ１，ｄ２）を使う。しかし、補助スリット列２−ａ１、２−ａ２、２−ａ３に対応した位相変調回路部４−１、４−２、４−３の搬送波信号としては、φ０’と連動して周期が変化する信号ｍｓ’を使う。この信号ｍｓ’はＰＬＬ回路９を用いて生成する。これによってつくられた位相変調回路部４−１、４−２、４−３の出力信号φ０１’、φ０２’、φ０３’は、メインスリット列２−ａ０と補助スリット列２−ａ１、２−ａ２、２−ａ３間の位相差信号（２値化した信号）となる。５はデジタル変換部で、位相信号φ０’および位相差信号φ０１’〜φ０３’をあるビット数のデジタル信号に変換する。
図１１は、本発明の位相差信号生成タイムチャートである。
図１１を用いてメインスリット列２−ａ０、補助スリット列２−ａ１間の位相差信号φ０１の生成方法を具体的に説明する。メインスリット列とその他の補助スリット列間の位相差信号生成方法も同様に説明できる。
図１１は、一定速度で回転ディスクが回転している時の各部に信号のタイムチャートである。φは基準信号、ａ０およびａ１はそれぞれメインスリット列２−ａ０および補助スリット列２−ａ１から検出されたセンサ信号で、２相（ａ０、ｂ０およびａ１、ｂ１）の内１相（ａ０、およびａ１）のみを示した。２−ａ０と２−ａ１のスリットピッチ数を４：３とした場合、ａ０の４ピッチ長とａ１の３ピッチ長が等しく、これが両信号間の位相差が２πとなるバーニアピッチ長となる。
先ず、バーニアピッチ中の位相信号φ０’および位相差信号φ０１’のピッチ数について説明する。センサ信号ａ０の周期は回転ディスクの速度で変化するが、図１１は、ａ０の１ピッチ長が基準信号φの３ピッチ長にちょうど等しい速度の時のタイムチャートを示している。ａ１信号のピッチ長は、ａ０の信号の４／３倍なので、このとき、基準信号φの４ピッチ長がａ１信号の１ピッチ長とちょうど等しくなっている。φ０’の位相が進む方向に回転している場合、ａ０の１ピッチ中における位相信号φ０’のピッチ数は、この間の基準信号φのピッチ数に１をプラスした４ピッチとなる。バーニアピッチ中のφ０’のピッチ数は、バーニアピッチ中の基準信号φのピッチ数１２にこの間のａ０の１ピッチ数４をプラスした１６ピッチとなる。
φ０１’を生成する変調回路４−１の搬送波信号は、ＰＬＬ回路を使ってφ０’と連動してピッチが変化する信号ｍｓ’を使う。ＰＬＬ回路の詳細図を図１２に示す。図１２のＰＬＬ回路９は図９のＰＬＬ回路１０と同じ構成であるので、詳細な説明は省く。ｍｓ’は３ビットのバイナリ信号で最も周期の長いビットｄ２’が位相比較器９−１の入力信号になり、φ０’にロックされる。
上記の回転方向において、φ０１’の位相は、ｍｓ’信号に対して遅れる方向にしておくと、バーニアピッチ中のφ０１’のピッチ数は、この間のφ０’のピッチ数（＝ｍｓ’のピッチ数）からａ１のピッチ数を差し引いた（１６−３＝１３）１３ピッチとなる。
次に、デジタル化した位相差信号φ０１の検出ゲインについて説明する。
位相差信号φ０１の読み込みは、φ０１’同期して行われ、基準信号φとφ０１’の立ち上がりエッジ間のクロック数をカウントし、φ０１を得ている。基準信号φの１ピッチ間のクロック数が位相差２πに相当する。
隣接する読み込み番目であるｋ番目と（ｋ＋１）番目の位相差信号の差
（φ０１（ｋ＋１）−φ０１（ｋ））は、
φ０１（ｋ＋１）−φ０１（ｋ）
＝２π−（φ０１’のピッチ長／φのピッチ長）×２π
＝２π−（１２／１３）×２π＝（１／１３）×２π
となる。
バーニアピッチ中のφ０１’のピッチ数は１３で
バーニアピッチ中の位相差は（１／１３）×２π×１３＝２π
となり、位相差信号φ０１は、メインスリット列２−ａ０、補助スリット列２−ａ１間の位相差を正しく検出していることがわかる。
なお、実施例と逆方向に回転する場合についても、同様に検出ゲイン誤差が発生しないことが説明できる。また、基準信号φと位相差信号φ０’間のデジタル化された位相差信号φ０についても同様に検出ゲイン誤差が発生しないことが説明できる。
産業上の利用の可能性
以上説明したように、本発明によれば、同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数組のトラックを持つスケールと、そのスケールと相対的に移動し位置情報を検出する複数組のセンサと、センサからの信号を位相信号に変換する位相変調部と、前記位相信号および任意の２組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにおいて、位相信号φ０、φ１、φ２、φ３を、それぞれ“ｊ”ビットのデジタル信号で表し、その位相差信号φ０１  のピッチ数（ａ０−ａ１）、φ０２のピッチ数（ａ０−ａ２）、φ０３のピッチ数（ａ０−ａ３）がＫ１、Ｋ２、Ｋ３を整数とする、ａ０／（ａ０−ａ１）＝２Ｋ１、（ａ０−ａ１）／（ａ０−ａ２）＝２Ｋ２、（ａ０−ａ２）／（ａ０−ａ３）＝２Ｋ３、になるようにピッチａ０、ａ１、ａ２、ａ３を設定して、φ０を２Ｋ１で除算し、φ０１から除算した信号を差引き、差引いた信号の上位Ｋ１ビットの信号を上位ビットに、φ０を下位ビットにしたピッチ数（ａ０−ａ１）の絶対値信号Ａ０１を生成し、同様にしてＡ０１と位相信号φ０２から絶対値信号Ａ０２を生成し、この方法を順次行なうことにより、より長いピッチの絶対値信号を生成し、更に、φ０の位相π点がφ０１の位相ゼロ点に、Ａ０１の位相π点がφ０２の位相ゼロ点に、Ａ０３の位相π点がφ０３の位相ゼロ点になるように構成したので、複雑な演算器等による判断処理機能を必要とせず、簡単な演算処理で、検出波形の歪み等によるスリット列間の位相誤差の影響を受けにくい、ローコストで信頼性の高いアブソリュートエンコーダが実現可能である。
更に、第２の実施の形態によれば、位相調整信号をシフトレジスタに入力し、調整用基準クロックによって位相調整信号をシフトさせ、シフト後の各位相調整信号をマルチプレクサに入力し、スイッチによって位相調整信号のシフト量を選択し、この信号を使って位相変調回路の搬送波を生成するように構成したので、各スリットの加工精度又は磁気センサの組立精度などのメカニカル誤差を吸収して位相差信号の誤差の発生を無くし、低コストな構成でアブソリュートエンコーダの多ビット化が実現可能である。
また、第３の実施の形態によれば、アブソリュートエンコーダにおいて、位相信号によるＰＬＬ（フェーズロックドループ）回路を設け、そのＰＬＬ回路により位相信号の周期に連動して周波数の変化するクロックを生成し、そのクロックのカウント数から位相差信号を生成したので、スケールの高速回転又は高速移動に対しても位相差信号の誤差が発生しない高速対応のアブソリュートエンコーダが実現可能である。
また、第４の実施の形態によれば、任意の２組のセンサ信号の、一方のセンサから得られた位相信号または該位相信号から生成された搬送波をもう一方のセンサからの信号でさらに位相変調することにより、スケールの高速な移動に対して、位相差検出信号の検出ゲインの誤差が発生しないので、高速回転のアブソリュートエンコーダが実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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