(57)【特許請求の範囲】
【請求項１】
入力端側と出力端側をもつＭＯＳトランジスタとこのＭＯＳトランジスタの出力端側に一端が接続され他端にクロックが供給されるキャパシタとを有するチャージポンプユニットが、複数直列に接続され電源電圧が昇圧された出力電圧が出力されるチャージポンプ手段と、
起動信号を受けて前記クロックの発生を開始するクロック発生手段を備え、
前記クロック発生手段は、少なくとも前記起動信号を受けてから予め定められている所定の条件を満たすまでの間は、前記クロックとして前記キャパシタへの電流供給能力が制限されるとともに振幅が前記電源電圧よりも小さい能力制限クロックを発生し、前記所定の条件を満たした後は前記電源電圧の振幅を持つクロックを発生することを特徴とする、昇圧回路を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧電源から高い電圧を得るための昇圧回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来から、ＥＥＰＲＯＭやフラッシュメモリなどの半導体装置（以下、ＩＣ）の単一低電圧電源化に伴って、例えば記憶内容の書き込みや消去動作に必要な電圧をそのＩＣの内部で得るように、電源電圧の昇圧が行われるようになってきている。このために、チャージポンプ回路などの昇圧回路がＩＣに備えられる。
【０００３】
図７は従来の昇圧回路の構成を示す図である。図７において、初段のチャージポンプユニットＵ１から出力段のチャージポンプユニットＵｎまでＮ段のチャージポンプユニット（以下、ユニットと称することがある。）が直列に接続されて、ハイカレントポンプＣＰ１を構成している。初段のユニットＵ１に電源電圧Ｖｄｄ（例えば、２Ｖや３Ｖなど）が供給される。また、出力段のユニットＵｎの出力側からは、ソースとゲートが接続された高耐圧用のＮ型ＭＯＳトランジスタＱｏとそのドレイン側とグランド電位間に接続されたキャパシタＣｏとからなる出力平滑回路を介して、電源電圧Ｖｄｄが昇圧された所定の出力電圧Ｖｏｕｔ（例えば、１０Ｖ）が出力される。
【０００４】
各ユニットＵ１〜Ｕｎは、同様の構成であり、例えばユニットＵ１を例に説明すると、高耐圧用のＮ型ＭＯＳトランジスタＱ１とキャパシタＣ１とを備えている。Ｎ型ＭＯＳトランジスタＱ１のソースＳは、電源電圧Ｖｄｄが供給されるとともに、ゲートＧに接続されており、いわゆるダイオード接続とされている。また、そのドレインＤは次段のユニットＵ２のＮ型ＭＯＳトランジスタＱ２のソースＳに接続されており、その基板はもっとも低い電位点、この例ではグランド電位に接続されている。また、キャパシタＣ１は一端がドレインＤに接続され、他端がクロックライン（この場合は、第１クロックＣＬＫ１のクロックライン）に接続される。
【０００５】
なお、各ユニットのキャパシタは、奇数番のユニットＵ１，Ｕ３などでは第１クロックＣＬＫ１のクロックラインに接続され、偶数番のユニットＵ２，Ｕ４などでは第２クロックＣＬＫ２のクロックラインに接続される。
【０００６】
第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、例えば、電源電圧Ｖｄｄと同じ振幅電圧で所定の周波数を持ち、ほぼ逆位相の状態で変化する二相クロックである。この第１クロックＣＬＫ１は、クロック信号ｃｌｋが第１バッファＢ１で増幅されて出力される。また、第２クロックＣＬＫ２は、クロック信号ｃｌｋが反転回路ＮＯＴ１で反転され、第２バッファＢ２で増幅されて出力される。
【０００７】
この図７の昇圧回路においては、起動信号（図示せず）を受けてクロック信号ｃｌｋがＨレベル／Ｌレベルに交互に変化を開始すると、第１バッファＢ１及び反転回路ＮＯＴ１・第２バッファＢ２により、第１クロックＣＬＫ１，第２クロックＣＬＫ２が、逆位相の状態で変化を開始する。
【０００８】
この第１クロックＣＬＫ１、第２クロックＣＬＫ２の動作開始に応じて、各ユニットＵ１〜Ｕｎが同時にチャージポンプ動作を開始し、電源電圧Ｖｄｄが各ユニット毎に順次チャージアップされ、昇圧された出力電圧Ｖｏｕｔが出力される。この出力電圧Ｖｏｕｔが、ＥＥＰＲＯＭなどの所定の端子に供給される。
【０００９】
【発明が解決しようとする課題】
この昇圧回路においては、各ユニットＵ１〜ＵｎのキャパシタＣ１〜Ｃｎは、出力電圧Ｖｏｕｔとともに所要の電流を供給することができるように比較的大きな容量のものが用いられている。したがって、起動直後には、同時に動作を開始する各ユニットＵ１〜Ｕｎにより大電流が消費されるから、電圧降下により電源電圧が低下し、不安定になる。この電源電圧の変動は、昇圧回路が起動する都度生じることになるから、この昇圧回路が組み込まれている半導体装置中のロジック回路等の動作（例えば、書き込み動作や、読み出し動作）に、誤動作を惹起するなどの悪影響を与えることがある。
【００１０】
電源回路の容量に電流変化にも耐えられるように余裕を持たせられればそのような変動を避けることはできるが、例えば携帯機器用など小型化、軽量化が求められる半導体装置では、余裕を持たせることは困難である。
【００１１】
そこで、本発明は、起動時の消費電流を抑制するように昇圧動作の条件を変更することにより、起動時の電圧変動を少なくし、他回路への悪影響を避けることができるように構成した昇圧回路を備えた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１の昇圧回路を備えた半導体装置は、入力端側と出力端側をもつＭＯＳトランジスタとこのＭＯＳトランジスタの出力端側に一端が接続され他端にクロックが供給されるキャパシタとを有するチャージポンプユニットが、複数直列に接続され電源電圧が昇圧された出力電圧が出力されるチャージポンプ手段と、
起動信号を受けて前記クロックの発生を開始するクロック発生手段を備え、
前記クロック発生手段は、少なくとも前記起動信号を受けてから予め定められている所定の条件を満たすまでの間は、前記クロックとして前記キャパシタへの電流供給能力が制限されるとともに振幅が前記電源電圧よりも小さい能力制限クロックを発生し、前記所定の条件を満たした後は前記電源電圧の振幅を持つクロックを発生することを特徴とする。
【００１３】
この本発明の請求項１の昇圧回路を備えた半導体装置によれば、起動信号を受けてから予め定められている所定の条件、例えば、時間や出力電圧値、を満たすまでの間は、全チャージポンプユニットのキャパシタへ電流供給能力が制限されたクロックが供給される。したがって、昇圧回路起動時の消費電流が抑制されるから、電源電圧の変動を少なくし、他回路への影響を避けることができる。
【００１４】
【発明の実施の形態】
以下、本発明の昇圧回路を備えた半導体装置の実施の形態について、図１〜図６を参照して説明する。
【００１５】
図１は本発明の第１の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図である。図２は、クロックを発生するバッファの構成例を示す図であり、また、図３は能力の制限されたクロックと通常のクロックとを示す図である。
【００１６】
図１において、従来の図７と同様に、初段のチャージポンプユニットＵ１から出力段のチャージポンプユニットＵｎまでＮ段のユニットが直列に接続されて、チャージポンプ手段であるハイカレントポンプＣＰ１を構成しており、ユニットＵ１に電源電圧Ｖｄｄ（例えば、２Ｖや３Ｖなど）が供給され、出力段のユニットＵｎから、Ｎ型ＭＯＳトランジスタＱｏ、キャパシタＣｏからなる出力平滑回路を介して所定の出力電圧Ｖｏｕｔ（例えば、１０Ｖ）が出力される。各ユニットＵ１〜Ｕｎについても従来の図７と同様であり、対応する構成には、同じ符号を付している。なお、Ｎ型ＭＯＳトランジスタＱｏ、キャパシタＣｏからなる出力平滑回路を、ハイカレントポンプＣＰ１に含ませるようにしてもよい
【００１７】
この図１の第１の実施の形態では、起動信号Ｓｔを受けてクロック信号ｃｌｋを出力するクロック信号発生器ＣＧと、起動信号Ｓｔを受けて所定時間τ後に起動時制御信号ＳｃｏｎをＬレベルからＨレベルに立ち上げるオンディレイ動作のタイマＴＤと、クロック信号ｃｌｋを反転する反転回路ＮＯＴ１と、クロック信号ｃｌｋが入力されこれに同期しかつ起動時制御信号Ｓｃｏｎにより電流駆動能力が制御される可制御第１バッファＢ１１と、反転回路ＮＯＴ１により反転されたクロック信号ｃｌｋが入力されこれに同期しかつ起動時制御信号Ｓｃｏｎにより電流駆動能力が制御される可制御第２バッファＢ２１とを備えている。これらにより、クロック発生手段が形成されている。
【００１８】
図２は、この第１の実施の形態に用いられる可制御第１バッファＢ１１（もしくは可制御第２バッファＢ２１）の構成例を示す図である。図２において、電源電圧Ｖｄｄ点とグランドとの間にＰ型ＭＯＳトランジスタＱ２１、Ｐ型ＭＯＳトランジスタＱ２２、Ｎ型ＭＯＳトランジスタＱ２３及びＮ型ＭＯＳトランジスタＱ２４がこの順序で接続されている。
【００１９】
ＭＯＳトランジスタＱ２１のゲートには反転回路ＮＯＴ３を介して起動時制御信号Ｓｃｏｎが供給され、ＭＯＳトランジスタＱ２４のゲートには直接に起動時制御信号Ｓｃｏｎが供給される。ＭＯＳトランジスタＱ２１にはダイオード接続されたＰ型ＭＯＳトランジスタＱ２５が並列に接続され、また，ＭＯＳトランジスタＱ２４にはダイオード接続されたＮ型ＭＯＳトランジスタＱ２６が並列に接続されている。
【００２０】
そして、ＭＯＳトランジスタＱ２２，Ｑ２３のゲートにはクロック信号ｃｌｋ（もしくはクロック信号ｃｌｋの反転信号）が供給され、ＭＯＳトランジスタＱ２２とＭＯＳトランジスタＱ２３の接続点から第１クロックＣＬＫ１（もしくは第２クロックＣＬＫ２）が出力される。
【００２１】
さて、このように構成される本発明の昇圧回路の動作を図１〜図３を参照しつつ説明する。
【００２２】
まず、起動信号Ｓｔが立ち上がる（Ｈレベル）と、クロック信号発生器ＣＧは直ちに発振を開始しクロック信号ｃｌｋを発生し、一方タイマＴＤは予め設定されている所定時間τの計時を開始する。クロック信号ｃｌｋは、直接可制御第１バッファＢ１１に供給され、また反転回路ＮＯＴ１を介して可制御第２バッファＢ２１に供給される。これにより可制御第１バッファＢ１１及び可制御第２バッファＢ２１から、所定の周波数を持ち、ほぼ逆位相の状態で変化する二相クロックである第１クロックＣＬＫ１及び第２クロックＣＬＫ２が、それぞれ発生される。
【００２３】
起動信号Ｓｔの立ち上がりから所定時間τが経過するまでは、起動時制御信号ＳｃｏｎはＬレベルの状態にあるから、この間はＭＯＳトランジスタＱ２１及びＭＯＳトランジスタＱ２４はオフされている。したがって、所定時間τの間は、ダイオード接続されているＭＯＳトランジスタＱ２５及びＭＯＳトランジスタＱ２６を介して第１クロックＣＬＫ１，第２クロックＣＬＫ２が出力されることになる。
【００２４】
このＭＯＳトランジスタＱ２５及びＭＯＳトランジスタＱ２６では、それぞれしきい値電圧Ｖｔｈだけ電圧降下が生じるから、図３（ａ）に示されているように、第１クロックＣＬＫ１，第２クロックＣＬＫ２の振幅の変動幅（即ち、ＨレベルとＬレベルとの間の電圧差）はその分だけ小さくなり、Ｖｄｄ−２Ｖｔｈになる。ハイカレントポンプＣＰ１の消費電流は、各ユニットＵ１〜Ｕｎのキャパシタの容量が大きければ大きく、キャパシタの逆端（クロックライン側）の変動幅が大きければ大きくなるから、第１クロックＣＬＫ１，第２クロックＣＬＫ２の変動幅が小さくされていることにより、消費電流は小さくなる。
【００２５】
このように第１クロックＣＬＫ１，第２クロックＣＬＫ２の変動幅が小さくされていることにより、各ユニットＵ１〜ＵｎのキャパシタＣ１〜Ｃｎへの電流供給能力が制限されるから、昇圧回路の電流消費量が低減される。特に、昇圧回路の起動直後では大きな電流（例えば、１００ｍＡ）を消費するが、この実施の形態のように電流供給能力を制限することにより消費される電流が小さく（例えば、４０ｍＡ）なる。
【００２６】
したがって、出力電圧Ｖｏｕｔが予定された電圧値になるまでの時間は多少長くはなるが、昇圧回路起動時の消費電流が抑制されるから、電源電圧の変動が少なくなり、他回路への影響を避けることができる。
【００２７】
そして、起動後の所定時間τが経過すると、起動時制御信号ＳｃｏｎがＨレベルになり、ＭＯＳトランジスタＱ２１及びＭＯＳトランジスタＱ２４がオンする。これにより、ＭＯＳトランジスタＱ２５及びＭＯＳトランジスタＱ２６による電圧降下は除去されるから、第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、図３（ｂ）に示されるように、電源電圧Ｖｄｄの変動幅になる。この通常動作状態での昇圧回路の消費電流は、負荷条件にもよるが、例えば１０〜２０ｍＡ程度であり、起動時に消費する電流より遙かに小さいから、他回路への電源電圧変動の影響を軽減できる。
【００２８】
図４は、可制御第１バッファＢ１１及び可制御第２バッファＢ２１の他の実施例を示す図である。この実施例では、図２で電流能力制限用に設けられていたダイオード接続のＭＯＳトランジスタＱ２５，ＭＯＳトランジスタＱ２６の定電圧降下素子に代えて、抵抗Ｒ１及び抵抗Ｒ２を設けている。
【００２９】
この抵抗Ｒ１，Ｒ２は、電流制限素子として機能するから、この図４の可制御第１バッファＢ１１、可制御第２バッファＢ２１もやはり起動時の電流能力制限機能を果たすことができる。更に、この抵抗Ｒ１，Ｒ２に代えて、他に定電流源回路を設けることによっても同様の効果を得ることができる。この抵抗や定電流源に代替する点は、他の実施の形態においても同様に適用することができる。
【００３０】
図５は本発明の第２の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図である。
【００３１】
この図５の第２の実施に形態においては、ハイカレントポンプＣＰ１の各ユニットＵ１〜Ｕｎに、その出力側電圧を供給されるもっとも高い電圧、即ち電源電圧Ｖｄｄにクランプするためのクランプ手段が設けられている。
【００３２】
このクランプ手段は、各ユニットＵ１〜Ｕｎの出力側と電源電圧Ｖｄｄとの間に設けられるＭＯＳトランジスタＱ１１〜Ｑ１ｎ（この例ではＮ型ＭＯＳトランジスタ）から構成されている。このＮ型ＭＯＳトランジスタＱ１１〜Ｑ１ｎは、起動信号Ｓｔを反転回路ＮＯＴ２により反転した信号によりオン／オフが制御される。この第２の実施の形態においては、クランプ手段以外の構成は、図１の第１の実施の形態におけると同様の構成である。
【００３３】
図５において、昇圧回路が停止しているときは、Ｎ型ＭＯＳトランジスタＱ１１〜Ｑ１ｎはオンしているから、各ユニットＵ１〜Ｕｎの出力側電圧即ち全てのキャパシタＣ１〜Ｃｎは電源電圧Ｖｄｄにクランプされている。
【００３４】
起動信号Ｓｔが立ち上がると、そのＨレベルが反転回路ＮＯＴ２で反転されてＬレベルとなるから、Ｎ型ＭＯＳトランジスタＱ１１〜Ｑ１ｎはオフされ、これにより、電源電圧Ｖｄｄへのクランプは解除される。
【００３５】
この後は、図１の第１の実施の形態と同様に昇圧動作が行われるが、その際、各キャパシタが電源電圧Ｖｄｄに事前にクランプされていたことにより、キャパシタの充電に要する消費電流が少なくて済む。したがって、第１の実施の形態に比較して更に起動時の消費電流を小さくすることができる。また、同じ消費電流とすれば、電流能力を制限する時間を短くすることができる。
【００３６】
なお、図５では、昇圧回路が停止しているときは、通常はクロック信号発生器ＣＧの条件に応じて可制御第１バッファＢ１１と可制御第２バッファＢ２１の出力はいずれかがＨレベルで他方がＬレベルになる。しかし、起動信号Ｓｔに応じて制御される簡単なロジック回路を可制御第１バッファＢ１１、可制御第２バッファＢ２１に付加することにより、いずれの出力もＬレベルに固定しておくことができる。この場合には、全てのキャパシタＣ１〜Ｃｎを電源電圧Ｖｄｄに充電しておくことができる。
【００３７】
図６は本発明の第３の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図である。
【００３８】
この図６の第３の実施に形態においては、昇圧回路の出力電圧Ｖｏｕｔを所定の基準電圧と比較し、起動時制御信号Ｓｃｏｎを発生する電圧比較手段Ｖｃｏｍが設けられている。これにより、第１，第２の実施の形態で設けられていたタイマＴＤは除去されている。また、第１，第２の実施の形態で設けられていたクロック信号発生器ＣＧに代えて、アンド回路ＡＮＤを設け、起動信号Ｓｔと外部から供給されるクロック信号ｃｌｋとのアンド条件により、アンド回路ＡＮＤからクロック信号ｃｌｋを出力するようにしている。このクロック信号発生器ＣＧに代えてアンド回路ＡＮＤを設けることは、第１，第２の実施の形態でも同様に行うことができる。その他の構成は、図５の第２の実施の形態と同じである。
【００３９】
電圧比較手段Ｖｃｏｍは、出力電圧Ｖｏｕｔを抵抗Ｒ３，Ｒ４で分圧して比較電圧Ｖｓ（＝Ｖｏｕｔ×Ｒ３／（Ｒ３＋Ｒ４））を形成する分圧手段と、電源電圧Ｖｄｄを抵抗Ｒ５，Ｒ６で分圧して基準電圧Ｖｒｅｆ（＝Ｖｄｄ×Ｒ５／（Ｒ５＋Ｒ６））を形成する分圧手段と、比較電圧Ｖｓを基準電圧Ｖｒｅｆと比較し、Ｖｓ＞Ｖｒｅｆの時に起動時制御信号Ｓｃｏｎを出力する演算増幅器ＯＰ１と、抵抗Ｒ３とグランド間及び抵抗Ｒ５とグランド間にそれぞれ接続されたＮ型ＭＯＳトランジスタＱ２１、Ｑ２２とを備えている。そして、起動信号Ｓｔの立ち上がりにより、Ｎ型ＭＯＳトランジスタＱ２１、Ｑ２２をオンするとともに、演算増幅器ＯＰ１を動作可能にしている。これにより、待機時の無駄な電力消費を少なくすることができる。
【００４０】
この図６において、起動信号Ｓｔが立ち上がる（Ｈレベル）と、まず、ＭＯＳトランジスタＱ１１〜Ｑ１ｎはオフされてクランプ動作は停止される。同時に、外部からのクロック信号ｃｌｋがアンド回路ＡＮＤを介して供給されるから、第１クロックＣＬＫ１及び第２クロックＣＬＫ２が、それぞれ発生され、チャージポンプ動作が開始される。
【００４１】
この状態では、起動時制御信号ＳｃｏｎはＬレベルの状態にあるから、第１の実施の形態で説明したのと同様に、第１クロックＣＬＫ１，第２クロックＣＬＫ２の変動幅が小さく、各ユニットＵ１〜ＵｎのキャパシタＣ１〜Ｃｎへの電流供給能力が制限されるから、昇圧回路の消費電流が低減されている。
【００４２】
起動信号Ｓｔの立ち上がりから時間の経過と共に出力電圧Ｖｏｕｔが上昇していく。出力電圧Ｖｏｕｔから形成される比較電圧Ｖｓが、電源電圧Ｖｄｄから形成される基準電圧Ｖｒｅｆより大きくなると（Ｖｓ＞Ｖｒｅｆ）、演算増幅器ＯＰ１の出力、即ち起動時制御信号ＳｃｏｎがＨレベルになる。
【００４３】
これにより、可制御第１バッファＢ１１及び可制御第２バッファＢ２１の電流能力制限は解除され、第１クロックＣＬＫ１及び第２クロックＣＬＫ２は、通常動作状態である電源電圧Ｖｄｄの変動幅になる。
【００４４】
このように、昇圧回路の出力電圧Ｖｏｕｔが、起動後に所定の電圧に達するまでは可制御第１バッファＢ１１及び可制御第２バッファＢ２１の電流能力が制限され、その後制限状態を解除して通常状態に戻す。したがって、出力電圧Ｖｏｕｔが予定された電圧値になるまでの時間は多少長くはなるが、昇圧回路起動時の消費電流が抑制されるから、電源電圧の変動が少なくなり、他回路への影響を避けることができる。
【００４５】
なお、以上の各実施の形態では、電流能力の制限を一段階としているが、これを二段階あるいはそれ以上の他段階に制御することも、同様の手法を用いることにより実施することができる。
【００４６】
また、チャージポンプユニットは、以上説明した各実施の形態における構成に限られるものではなく、例えば、ＭＯＳトランジスタとして、Ｐ型基板に形成されたＮ型ウエルと、このＮ型ウエル中に形成されたＰ型ウエルと、このＰ型ウエル中に形成されたＮ型のソース領域、このソース領域とチャネル領域を隔てて形成されたＮ型ドレイン領域、チャネル上方に絶縁物を介して形成されたゲートとを備えたウエル分離形式であり、そのＮ型ウエルはＰ型基板との間及びＰ型ウエルとの間が逆バイアスされるように高電位点に接続される構造のダブルウエル形式のＭＯＳトランジスタを用いることができる。また、各ユニットが主ＮＭＯＳトランジスタと主キャパシタ及び副ＮＭＯＳトランジスタと副キャパシタとを持ち、それらが４相クロックで駆動される形式のものでも、同様に構成することができる。
【００４７】
【発明の効果】
請求項１記載の昇圧回路を備えた半導体装置によれば、起動信号を受けてから予め定められている所定の条件、例えば、時間や出力電圧値、を満たすまでの間は、全チャージポンプユニットのキャパシタへ電流供給能力が制限されたクロックが供給される。したがって、昇圧回路起動時の消費電流が抑制されるから、電源電圧の変動を少なくし、他回路への影響を避けることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図。
【図２】クロックを発生するバッファの構成例を示す図。
【図３】電流能力の制限されたクロックと通常のクロックとを示す図。
【図４】クロックを発生するバッファの他の構成例を示す図。
【図５】第２の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図。
【図６】第２の実施の形態に係る、昇圧回路を備えた半導体装置の回路構成を示す図。
【図７】従来の昇圧回路の構成を示す図。
【符号の説明】
ＣＰ１，ＣＰ１１  ハイカレントポンプ
Ｕ１〜Ｕｎ  チャージポンプユニット
Ｑ１〜Ｑｎ、Ｑ２１〜Ｑ２６、Ｑ１１〜Ｑ１ｎ、Ｑｏ  ＭＯＳトランジスタ
Ｃ１〜Ｃｎ、Ｃｏ  キャパシタ
Ｂ１１  可制御第１バッファ
Ｂ２１  可制御第２バッファ
ＮＯＴ１、ＮＯＴ２，ＮＯＴ３  反転回路
ＣＧ  クロック信号発生器
ＴＤ  タイマ
Ｒ１〜Ｒ６  抵抗
Ｖｃｏｍ  電圧比較手段
ＯＰ１  演算増幅器
Ｑ２１、Ｑ２２  ＭＯＳトランジスタ
ＡＮＤ  アンド回路
ｃｌｋ  クロック信号
ＣＬＫ１  第１クロック
ＣＬＫ２  第２クロック
Ｓｔ  起動信号
Ｓｃｏｎ  起動時制御信号
Ｖｄｄ  電源電圧
Ｖｏｕｔ  出力電圧
【図１】
0003566950.tif 000002
【図２】
0003566950.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003566950.tif 000007
【図７】
0003566950.tif 000008