【事件の表示】
　特願２００１−１０４５２０「多重スレッド使用方法、多重スレッド処理システム、スレッド実行コントローラおよびバッファ使用方法」拒絶査定不服審判事件〔平成１３年１２月２１日出願公開、特開２００１−３５０６３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年４月３日の出願（パリ条約による優先権主張２０００年４月４日、米国）であって、
平成１７年１月２４日付けで拒絶理由通知がなされ、
これに対し、同年４月２５日付けで意見書及び手続補正書が提出され、
同年９月２６日付けで拒絶査定がなされ、
これに対し、同年１１月４日に拒絶査定不服審判が請求されるとともに、
同年１１月９日付けで手続補正がなされたものである。
　
　
第２．平成１７年１１月９日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　　平成１７年１１月９日付けの手続補正を却下する。
　
［補正却下の決定の理由］
１．　本件補正の内容
　平成１７年１１月９日付けの手続補正（以下「本件補正」と記す）は、特許請求の範囲を、
「【請求項１】
　共用遠隔記憶域にアクセスするスレッドを含んだスレッドの使用法であって、
　順次時間フレームでの独立処理として前記スレッドを提供するステップと、
　前記スレッドを待ち行列に入れるステップと、
　前記待ち行列中の第１スレッドを実行するステップと、
　前記共用遠隔記憶域にアクセスするために、前記第１スレッドを停止させるイベントの発生時に、前記実行の制御を前記待ち行列内の次のスレッドに移すステップとを含むスレッドの使用法。
【請求項２】
　短い待ち時間イベントのために実行が停止したときに、前記実行の制御が次のスレッドに一時的に移され、前記イベントが完了したときに前記制御が前記元のスレッドに戻される、請求項１に記載のスレッドの使用法。
【請求項３】
　プロセッサのサイクル数を判定し、所定のサイクル数よりも少ない場合、プロセッサが短い待ち時間イベントを選択する、請求項２に記載のスレッドの使用法。
【請求項４】
　長い待ち時間イベントのために第１スレッドの実行が停止したときに、前記実行の完全な制御が、次のスレッドに移される、請求項１に記載のスレッドの使用法。
【請求項５】
　プロセッサのサイクル数を判定し、所定のサイクル数よりも多い場合、プロセッサが長い待ち時間イベントを選択する、請求項４に記載のスレッドの使用法。
【請求項６】
　ローカル・データ記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントの発生時に、前記実行の制御を前記待ち行列内の次のスレッドに移すステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項７】
　各実行スレッドごとに別々の命令プリフェッチ・バッファを提供し、前記スレッドが活動停止状態にあり、かつ前記命令帯域幅が完全には利用されていないとき、その実行スレッドに対する命令をプリフェッチ・バッファ内に集めるステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項８】
　前記スレッドごとに、ローカル・データ記憶域を複製するステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項９】
　前記スレッドごとに、汎用レジスタを複製するステップをさらに含む、請求項８に記載のスレッドの使用法。
【請求項１０】
　共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントが発生した際におけるスレッドの処理システムであって、
　前記スレッドを順次時間フレーム内の独立処理として構成されたプロセッサと、
　前記スレッドを待ち行列に入れ、
　前記待ち行列内の第１スレッドを実行し、
　前記共用遠隔記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールとを備える処理システム。
【請求項１１】
　前記スレッド実行コントロールが、実行が短い待ち時間イベントのために停止したときに、実行の制御を次のスレッドに一時的に移し、前記イベントが完了したときに前記制御を前記元のスレッドに戻すための制御ロジックを含む、請求項１０に記載の処理システム。
【請求項１２】
　プロセッサ命令が、短い待ち時間イベントを選択するようにコード化される、請求項１０に記載の処理システム。
【請求項１３】
　前記スレッド実行コントロールが、長い待ち時間イベントのために第１スレッドの実行が停止したときに、前記実行の完全な制御を次のスレッドに移す手段を含む、請求項１０に記載の処理システム。
【請求項１４】
　プロセッサ命令が長い待ち時間イベントを選択するようにコード化される、請求項１３に記載の処理システム。
【請求項１５】
　各実行スレッドごとに別々の命令プリフェッチ・バッファと、
　前記命令帯域幅が完全には利用されていないとき、活動停止中の実行スレッドに対する命令をプリフェッチ・バッファ内に集める手段とを含む、請求項１０に記載の処理システム。
【請求項１６】
　前記プロセッサがネットワーク・プロセッサである、請求項１０に記載の処理システム。
【請求項１７】
　前記処理システムは、前記スレッドごとに複製されるローカル・データ記憶域をさらに備える、請求項１０に記載の処理システム。
【請求項１８】
　前記処理システムは、前記スレッドごとに複製される汎用レジスタをさらに備える、請求項１７に記載の処理システム。
【請求項１９】
　１アドレス・ビットは前記スレッド実行コントロールの制御を受け、残りのアドレス・ビットは前記プロセッサの制御を受けるようにすることにより、汎用レジスタおよびローカル・データ記憶域がプロセッサに使用可能となる、請求項１８に記載の処理システム。
【請求項２０】
　前記プロセッサが複数のレジスタ配列に同時にアドレス指定することができ、前記スレッド実行コントロールが、所与のスレッドについてどの配列が前記プロセッサに与えられるかを選択するためのセレクタを含む、請求項１８に記載の処理システム。
【請求項２１】
　ローカル・データ記憶域がプロセッサによって完全にアドレス指定可能であり、インデックス・レジスタがレジスタ配列内に含まれ、スレッド実行コントロールが、前記ローカル・データ記憶域または前記レジスタ配列に対するアドレス制御を有さない、請求項１８に記載の処理システム。
【請求項２２】
　前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールは、前記待ち時間イベントが短い待ち時間の停止を引き起こす場合には、移転は一時的な制御のためであり、前記待ち時間イベントが長い待ち時間の停止を引き起こす場合には、移転は完全な制御のためであることを特徴とする、請求項１０の記載の処理システム。
【請求項２３】
　前記スレッド実行コントロールは、短い待ち時間イベントが完了したとき、第１スレッドに制御を戻す手段をさらに含むことを特徴とする、請求項２２の記載の処理システム。
【請求項２４】
　前記スレッド実行コントロールは、完全な制御が第２スレッドに移された後、前記第２スレッドが待ち時間イベントにあうまで、前記制御が前記第２スレッドによって保持されるようにする手段を含むことを特徴とする、請求項２２の記載の処理システム。
【請求項２５】
　共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントの発生時にプロセッサ内でスレッドを実行する方法であって、
　優先順位ＦＩＦＯを使用して複数のスレッドのうちの１つに優先順位を与えるステップと、
　アービタを使用して、前記優先順位付けされたスレッドの実行を制御するステップと、
　スレッド制御状態マシンを使用して、前記共用記憶域にアクセスするために待ち時間イベントが発生した際にスレッド間で実行制御をシフトするステップとを含む方法。
【請求項２６】
　スレッド優先順位がＦＩＦＯによって与えられる方法であって、
　タスクがプロセッサにディスパッチされたとき、ＦＩＦＯにスレッド番号をロードするステップと、
　タスクが完了したとき、ＦＩＦＯからスレッド番号をアンロードするステップと、
　長い待ち時間イベントが発生したとき、ＦＩＦＯ内で最高優先順位から最低優先順位にスレッド番号を循環させるステップと、
　ＦＩＦＯのスレッド・アウトレットを使用して、スレッドがＦＩＦＯ内にある時間の長さに応じて優先順位を決定するステップとを含む、請求項２５に記載の方法。
【請求項２７】
　前記アービタを使用して、優先順位付けされたスレッドの実行を制御するステップは、
　任意のスレッドからの要求が活動状態かそれとも非活動状態かを判定し、
　前記スレッドの優先順位を決定し、
　前記要求を対応する前記スレッドと突き合わせ、
　前記要求が活動状態であり、かつ前記対応するスレッドが最高優先順位を有する場合、実行のための要求を許可することを特徴とする、請求項２５に記載の方法。
【請求項２８】
　スレッド制御状態マシンを使用する方法であって、
　タスクをスレッドにディスパッチするステップと、
　初期設定状態からレディー状態にスレッドを移動するステップと、
　前記タスクのための実行サイクルを要求するステップと、
　アービタにより実行サイクルが与えられた時点で、前記スレッドを実行状態に移すステップと、
　前記タスクが前記実行状態で待ち行列に入れられている間、実行サイクルを要求し続けるステップと、
　待ち時間イベントが存在しない場合は、前記スレッドを前記初期設定状態に戻し、あるいは待ち時間イベントが発生した時点で、前記スレッドを待機状態に移すステップとを含む、請求項２５に記載の方法。
【請求項２９】
　前記第１スレッドを実行するステップは、第１スレッドを実行する期間と、実行しない期間とを有し、
　前記実行しない期間では、各スレッドをプリフェッチ・バッファと関連付け、実行スレッドと関連付けられたバッファが満杯であるかどうか判定し、前記バッファと関連付けられたスレッドが活動状態であるかどうか判定し、バッファが前記第１スレッドによって使用されていない期間中、前記バッファが前記実行スレッドのための命令を事前取出しすることができることを特徴とする、請求項１に記載のスレッドの使用法。
【請求項３０】
　共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントの発生時に関連する、スレッド実行コントローラであって、
　優先順位ＦＩＦＯと、
　複数のスレッド制御状態マシンであって、１組の多重スレッドのうちの各スレッドごとに１つずつ対応する複数のスレッド制御状態マシンと、
　前記ＦＩＦＯおよび前記複数のスレッド制御状態マシンに動作可能に結合された、前記多重スレッド間でスレッド実行優先順位を決定するためのアービタとを備え、
　前記スレッド制御マシンは、タスクをスレッドにディスパッチし、
　前記スレッドを初期設定状態からレディー状態に移し、
　前記タスクのための実行サイクルを要求し、
　アービタにより実行サイクルが与えられた時点で、前記スレッドを実行状態に移し、
　前記タスクが前記実行状態で待ち行列に入れられている間、実行サイクルを要求し続け、
　待ち時間イベントが存在しない場合は、前記パケットを前記初期設定状態に戻し、あるいは待ち時間イベントが発生した時点で、前記パケットを待機状態に移す制御ロジックを含むスレッド実行コントローラ。
【請求項３１】
　スレッド実行コントローラであって、前記ＦＩＦＯが、
　タスクがプロセッサにディスパッチされたとき、前記ＦＩＦＯ内にスレッド番号をロードする手段と、
　タスクが完了したとき、前記ＦＩＦＯからスレッド番号をアンロードする手段と、
　長い待ち時間イベントが発生したとき、前記ＦＩＦＯ内の最高優先順位から最低優先順位へのスレッド番号の移転と、
　スレッドが前記ＦＩＦＯ内にある時間の長さに応じて優先順位を決定するために使用される前記ＦＩＦＯのスレッド・アウトレットとを含む、請求項３０に記載のスレッド実行コントローラ。
【請求項３２】
　前記アービタが、多重独立スレッドの実行の優先順位を制御するスレッド実行コントローラであって、
　任意のスレッドからの要求が活動状態かそれとも非活動状態であるか判定するステップと、
　前記スレッドの優先順位を決定するステップと、
　前記要求を前記対応するスレッドと突き合わせるステップと、
　前記要求が活動状態であり、かつ前記対応するスレッドが最高優先順位を有する場合、実行要求を許可するステップとを含む、請求項３０に記載のコントローラ。」
から、
「【請求項１】
　複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する共用遠隔記憶域にアクセスするスレッドを含んだスレッドの使用法であって、
　順次時間フレームでの独立処理として前記スレッドを提供するステップと、
　前記スレッドを待ち行列に入れるステップと、
　前記待ち行列中の第１スレッドを実行するステップと、
　前記共用遠隔記憶域にアクセスするために、前記第１スレッドを停止させるイベントの発生時に、前記実行の制御を前記待ち行列内の次のスレッドに移すステップとを含むスレッドの使用法。
【請求項２】
　短い待ち時間イベントのために実行が停止したときに、前記実行の制御が次のスレッドに一時的に移され、前記イベントが完了したときに前記制御が前記第１スレッドに戻される、請求項１に記載のスレッドの使用法。
【請求項３】
　プロセッサのサイクル数を判定し、所定のサイクル数よりも少ない場合、プロセッサが短い待ち時間イベントを選択する、請求項２に記載のスレッドの使用法。
【請求項４】
　長い待ち時間イベントのために第１スレッドの実行が停止したときに、前記実行の完全な制御が、次のスレッドに移される、請求項１に記載のスレッドの使用法。
【請求項５】
　プロセッサのサイクル数を判定し、所定のサイクル数よりも多い場合、プロセッサが長い待ち時間イベントを選択する、請求項４に記載のスレッドの使用法。
【請求項６】
　ローカル・データ記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントの発生時に、前記実行の制御を前記待ち行列内の次のスレッドに移すステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項７】
　各実行スレッドごとに別々の命令プリフェッチ・バッファを提供し、前記スレッドが活動停止状態にあり、かつ命令帯域幅が完全には利用されていないとき、その実行スレッドに対する命令をプリフェッチ・バッファ内に集めるステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項８】
　前記スレッドごとに、ローカル・データ記憶域を複製するステップをさらに含む、請求項１に記載のスレッドの使用法。
【請求項９】
　前記スレッドごとに、汎用レジスタを複製するステップをさらに含む、請求項８に記載のスレッドの使用法。
【請求項１０】
　複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントが発生した際におけるスレッドの処理システムであって、
　前記スレッドを順次時間フレーム内の独立処理として構成されたプロセッサと、
　前記スレッドを待ち行列に入れ、
　前記待ち行列内の第１スレッドを実行し、
　前記共用遠隔記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールとを備える処理システム。
【請求項１１】
　前記スレッド実行コントロールが、実行が短い待ち時間イベントのために停止したときに、実行の制御を次のスレッドに一時的に移し、前記イベントが完了したときに前記制御を前記第１スレッドに戻すための制御ロジックを含む、請求項１０に記載の処理システム。
【請求項１２】
　プロセッサ命令が、短い待ち時間イベントを選択するようにコード化される、請求項１０に記載の処理システム。
【請求項１３】
　前記スレッド実行コントロールが、長い待ち時間イベントのために第１スレッドの実行が停止したときに、前記実行の完全な制御を次のスレッドに移す手段を含む、請求項１０に記載の処理システム。
【請求項１４】
　プロセッサ命令が長い待ち時間イベントを選択するようにコード化される、請求項１３に記載の処理システム。
【請求項１５】
　各実行スレッドごとに別々の命令プリフェッチ・バッファと、
　命令帯域幅が完全には利用されていないとき、活動停止中の実行スレッドに対する命令をプリフェッチ・バッファ内に集める手段とを含む、請求項１０に記載の処理システム。
【請求項１６】
　前記プロセッサがネットワーク・プロセッサである、請求項１０に記載の処理システム。
【請求項１７】
　前記処理システムは、前記スレッドごとに複製されるローカル・データ記憶域をさらに備える、請求項１０に記載の処理システム。
【請求項１８】
　前記処理システムは、前記スレッドごとに複製される汎用レジスタをさらに備える、請求項１７に記載の処理システム。
【請求項１９】
　１アドレス・ビットは前記スレッド実行コントロールの制御を受け、残りのアドレス・ビットは前記プロセッサの制御を受けるようにすることにより、汎用レジスタおよびローカル・データ記憶域がプロセッサに使用可能となる、請求項１８に記載の処理システム。
【請求項２０】
　前記プロセッサが複数のレジスタ配列に同時にアドレス指定することができ、前記スレッド実行コントロールが、所与のスレッドについてどの配列が前記プロセッサに与えられるかを選択するためのセレクタを含む、請求項１８に記載の処理システム。
【請求項２１】
　ローカル・データ記憶域がプロセッサによって完全にアドレス指定可能であり、インデックス・レジスタがレジスタ配列の中に含まれ、スレッド実行コントロールが、前記ローカル・データ記憶域または前記レジスタ配列に対するアドレス制御を有さない、請求項１８に記載の処理システム。
【請求項２２】
　前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールは、前記待ち時間イベントが短い待ち時間の停止を引き起こす場合には、移転は一時的な制御のためであり、前記待ち時間イベントが長い待ち時間の停止を引き起こす場合には、移転は完全な制御のためであることを特徴とする、請求項１０の記載の処理システム。
【請求項２３】
　前記スレッド実行コントロールは、短い待ち時間イベントが完了したとき、第１スレッドに制御を戻す手段をさらに含むことを特徴とする、請求項２２の記載の処理システム。
【請求項２４】
　前記スレッド実行コントロールは、完全な制御が第２スレッドに移された後、前記第２スレッドが待ち時間イベントにあうまで、前記制御が前記第２スレッドによって保持されるようにする手段を含むことを特徴とする、請求項２２の記載の処理システム。
【請求項２５】
　複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントの発生時にプロセッサ内でスレッドを実行する方法であって、
　優先順位ＦＩＦＯを使用して複数のスレッドのうちの１つに優先順位を与えるステップと、
　アービタを使用して、前記優先順位を与えられたスレッドの実行を制御するステップと、
　スレッド制御状態マシンを使用して、前記共用遠隔記憶域にアクセスするために待ち時間イベントが発生した際にスレッド間で実行制御をシフトするステップとを含む方法。
【請求項２６】
　スレッド優先順位がＦＩＦＯによって与えられる方法であって、
　タスクがプロセッサにディスパッチされたとき、ＦＩＦＯにスレッド番号をロードするステップと、
　タスクが完了したとき、ＦＩＦＯからスレッド番号をアンロードするステップと、
　長い待ち時間イベントが発生したとき、ＦＩＦＯ内で最高優先順位から最低優先順位にスレッド番号を循環させるステップと、
　ＦＩＦＯのスレッド・アウトレットを使用して、スレッドがＦＩＦＯ内にある時間の長さに応じて優先順位を決定するステップとを含む、請求項２５に記載の方法。
【請求項２７】
　前記アービタを使用して、優先順位を与えられたスレッドの実行を制御するステップは、
　任意のスレッドからの要求が活動状態かそれとも非活動状態かを判定し、
　前記スレッドの優先順位を決定し、
　前記要求を対応する前記スレッドと突き合わせ、
　前記要求が活動状態であり、かつ前記対応するスレッドが最高優先順位を有する場合、実行のための要求を許可することを特徴とする、請求項２５に記載の方法。
【請求項２８】
　スレッド制御状態マシンを使用する方法であって、
　タスクをスレッドにディスパッチするステップと、
　初期設定状態からレディー状態にスレッドを移動するステップと、
　前記タスクのための実行サイクルを要求するステップと、
　アービタにより実行サイクルが与えられた時点で、前記スレッドを実行状態に移すステップと、
　前記タスクが前記実行状態で待ち行列に入れられている間、実行サイクルを要求し続けるステップと、
　待ち時間イベントが存在しない場合は、前記スレッドを前記初期設定状態に戻し、あるいは待ち時間イベントが発生した時点で、前記スレッドを待機状態に移すステップとを含む、請求項２５に記載の方法。
【請求項２９】
　前記第１スレッドを実行するステップは、第１スレッドを実行する期間と、実行しない期間とを有し、
　前記実行しない期間では、各スレッドをプリフェッチ・バッファと関連付け、実行スレッドと関連付けられたバッファが満杯であるかどうか判定し、前記バッファと関連付けられたスレッドが活動状態であるかどうか判定し、バッファが前記第１スレッドによって使用されていない期間中、前記バッファが前記実行スレッドのための命令を事前取出しすることができることを特徴とする、請求項１に記載のスレッドの使用法。
【請求項３０】
　複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントの発生時に関連する、スレッド実行コントローラであって、
　優先順位ＦＩＦＯと、
　複数のスレッド制御状態マシンであって、１組の多重スレッドのうちの各スレッドごとに１つずつ対応する複数のスレッド制御状態マシンと、
　前記ＦＩＦＯおよび前記複数のスレッド制御状態マシンに動作可能に結合された、前記多重スレッドの間でスレッド実行優先順位を決定するためのアービタとを備え、
　前記スレッド制御状態マシンは、タスクをスレッドにディスパッチし、
　前記スレッドを初期設定状態からレディー状態に移し、
　前記タスクのための実行サイクルを要求し、
　アービタにより実行サイクルが与えられた時点で、前記スレッドを実行状態に移し、
　前記タスクが前記実行状態で待ち行列に入れられている間、実行サイクルを要求し続け、
　待ち時間イベントが存在しない場合は、前記スレッドを前記初期設定状態に戻し、あるいは待ち時間イベントが発生した時点で、前記スレッドを待機状態に移す制御ロジックを含むスレッド実行コントローラ。
【請求項３１】
　スレッド実行コントローラであって、前記ＦＩＦＯが、
　タスクがプロセッサにディスパッチされたとき、前記ＦＩＦＯ内にスレッド番号をロードする手段と、
　タスクが完了したとき、前記ＦＩＦＯからスレッド番号をアンロードする手段と、
　長い待ち時間イベントが発生したとき、前記ＦＩＦＯ内の最高優先順位から最低優先順位へのスレッド番号の移転と、
　スレッドが前記ＦＩＦＯ内にある時間の長さに応じて優先順位を決定するために使用される前記ＦＩＦＯのスレッド・アウトレットとを含む、請求項３０に記載のスレッド実行コントローラ。
【請求項３２】
　前記アービタが、多重独立スレッドの実行の優先順位を制御するスレッド実行コントローラであって、
　任意のスレッドからの要求が活動状態かそれとも非活動状態であるか判定するステップと、
　前記スレッドの優先順位を決定するステップと、
　前記要求を前記対応するスレッドと突き合わせるステップと、
　前記要求が活動状態であり、かつ前記対応するスレッドが最高優先順位を有する場合、実行要求を許可するステップとを含む、請求項３０に記載のコントローラ。」
と補正しようとするものである。
　
２．　本件補正が新規事項追加であるか否かの検討
　本件補正について検討するに、補正後の請求項１、１０、２５、３０記載の「複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する共用遠隔記憶域」は、本願の願書に最初に添付した明細書又は図面（以下当初明細書と記す。）には記載されておらず、また当初明細書の記載からみて自明な事項でもない。
　なお、当初明細書には
「第１コプロセッサ２０が、ＣＰＵ１０と通信を行い、遠隔記憶域２２に含まれるデータにアクセスする。この遠隔記憶域は、コプロセッサ２０を介して複数の他のプロセッサ（図示せず）とデータを共用することができる。」（段落【００１３】）
「第１コプロセッサ１２０は、ＣＰＵ１１０と共用遠隔記憶域２２の間でパイプライン化されている。」（段落【００１４】）
「図２を再び参照すると、ＣＰＵは、多重スレッドをサポートするが、図１の単一スレッドＣＰＵと実質的に異ならない。」（段落【００１５】）
との記載があるが、「第１コプロセッサ１２０」が「ＣＰＵ１１０」以外の他の「ＣＰＵ」と「通信」すると言う事項は当初明細書には記載されていない。
　また、「コプロセッサ２０を介して複数の他のプロセッサとデータを共用することができる」からといって、必ずしも「コプロセッサ１２０」が他の「ＣＰＵ」と「通信」するように構成しなければならないと言うわけではなく、また、コプロセッサ１２０が他のＣＰＵと通信しない構成では、技術常識から見て明らかに不合理なものになってしまうと言うわけでもないのであるから、当初明細書等に接した当業者が、上記事項がそこに記載されているのと同然であると理解し得るものでもない。
　従って、本件補正は当初明細書に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
３．　本件補正の目的についての検討
　なお、本件補正は、請求項１〜３２に記載した発明を特定するために必要な事項である「共用遠隔記憶域」を「複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する」との限定を付加するものであって、特許請求の範囲の減縮を目的とするものに該当するものの、実質的には、補正前には特許請求の範囲には全く記載の無かった「複数のＣＰＵ」、及び、これと通信を行う「コプロセッサ」と言う発明を特定するために必要な事項を新たに追加するものである。
　従って、本件補正は特許法第１７条の２第４項第２号の「特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」を目的とするものと認めることはできない。
　また、本件補正が、特許法第１７条の２第４項第１号の請求項の削除、同第３号の誤記の訂正、同第４号の明りょうでない記載の釈明を目的とするものではないことは明らかである。
　従って、仮に、本件補正が特許法第１７条の２第３項に規定する要件を満たしているとしても、本件補正は、特許法第１７条の２第４項の規定に違反するものである。
　
４．　本件補正の独立特許要件についての検討
　さらに、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）否かについても、以下に、請求項１０に係る発明について検討する。
　
（１）本件補正発明
　本件補正後の請求項１０に係る発明（以下、「本件補正発明」という。）は、上記１．において、本件補正後の【請求項１０】として記載した通りのものである。
　
（２）引用文献の記載内容
　原査定の拒絶の理由に引用された特開平１１−３２７９３０号公報（平成１１年１１月３０日出願公開。以下、「引用文献」という。）には、図面と共に以下の事項が記載されている。
　
（２−１）「【請求項１８】  プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンドし、前記リソースが前記タスクＴＡ１に対して利用不可であるときに前記タスクＴＡ１の代わりに別のタスクＴＡ２が実行の準備ができていれば、前記タスクスケジューリング回路が前記タスクＴＡ１をスケジュールするような、タスクスケジューリング回路を含むマルチタスクプロセッサであって、
前記タスクスケジューリング回路の動作は前記プロセッサによる命令実行を必要としない、マルチタスクプロセッサ。」
　
（２−２）「【００２６】サーチマシン（ＳＭ）１９０はメモリ２００内にアドレス導出データベースを保持し、ＩＰルーティングまたはソフトウェアにより定められる他の処理を行なう。ＳＭ１９０はまた、メモリ２００内に（たとえばＶＬＡＮまたはアクセス制御リストを規定することによって）ネットワーク接続性を制限するデータベースを保持する。サーチマシンはマイクロコントローラ１６０により提示されるキー（たとえばイーサネットまたはＩＰアドレス）を探索することができ、学習アルゴリズムを実行してそのアドレスがデータベースにない場合にレイヤー２またはレイヤー３アドレスを学習する。サーチマシン１９０はいくつかの実施例ではソフトウェアプログラマブルではないが、サーチマシンはフレキシブルなデータベースノード構造をサポートしており、このため、サーチマシンは異なる機能（たとえばＩＰルーティング、レイヤー２スイッチングなど）にたやすく適合できる。サーチマシン１９０は、サーチ、インサート、デリートなどのマイクロコントローラからのコマンドを実行する。サーチマシンはまた、マイクロコントローラにメモリ２００への直接のアクセスを与える。サーチマシンについては、追補８に記載する。
【００２７】いくつかの実施例では、メモリ２００はフロースルー動作モードにおいてシンクロナススタティックＲＡＭを用いて実現される。いくつかの実施例では複数のメモリバンクが用いられている。
【００２８】いくつかの実施例では、ＰＩＦ１１０は集積回路である。メモリ２００は集積回路の一部ではないため「外部」と称される。しかしながら、他の実施例では、メモリ２００は同じ集積回路の一部である。この発明はいかなる特定の集積方式によっても限定されるものではない。」
　
（２−３）「【００３１】各サブチャネル１５０Ｉ、１５０Ｅにおいてデータ処理は以下のステップを含む。
【００３２】（１）  対応する入力制御ブロック２１０（すなわち２１０Ｉまたは２１０Ｅ）は対応するデータＦＩＦＯ２２０に入来データをストアする。マイクロコントローラがアドレス変換または他の処理を開始できるようにするのに十分なデータフレームの部分が受取られると（たとえばＩＰルーティング実施例ではＩＰアドレスおよびホップカウントが受取られると）、入力制御２１０はそれぞれ対応のリクエストＦＩＦＯ２３０にリクエストを書く。リクエストがＦＩＦＯ２３０に書かれる前に受取られるフレームバイトの数は、前述の米国特許出願代理人事件番号Ｍ−４８５５  ＵＳに説明されるようにマイクロコントローラにより書込可能なレジスタにより規定される。
【００３３】（２）  マイクロコントローラ１６０はリクエストを読み、対応するデータＦＩＦＯ２２０から適当なパラメータ（たとえばイングレス側での発信元および行先アドレスまたはイーグレス側でのＶＰＩ／ＶＣＩ）を読み、適当な処理を行なう。マイクロコントローラはたとえばアドレス導出探索を行なうため、必要に応じてサーチマシン１９０を用いる。
【００３４】（３）  サーチマシン１９０がマイクロコントローラ１６０に探索結果を返すと、マイクロコントローラはそれぞれ対応のコマンドＦＩＦＯ２６０に１つ以上のチャネルコマンドを書き、これはフレームをどのように出力装置（ＭＡＣ１３０またはスライサ１４０）に転送するべきであるかを特定する。
【００３５】（４）  フレーム全体が受取られた後、入力制御２１０はそれぞれ対応のステータスＦＩＦＯ２４０にステータス情報を書く。ステータスＦＩＦＯはマイクロコントローラ１６０により読まれる。ステータスによりフレームが不良であることが示されると（たとえばチェックサムが不良である場合）、マイクロコントローラはコマンドＦＩＦＯ２６０に「破棄」コマンドを書いて出力制御２５０がそのフレームを破棄するようにさせる。
【００３６】ステップ（２）、ステップ（３）およびステップ（４）は図３、図４に関連して以下に説明する他の処理を含んでいてもよい。
【００３７】（５）  出力制御２５０はそれぞれ対応のコマンドＦＩＦＯ２６０からのコマンドを実行する。」
　
（２−４）「【００４３】マイクロコントローラは、各ポート０、１、２、３につき１つずつの、４つの「ハードウェアタスク」ＨＴ０、ＨＴ１、ＨＴ２、ＨＴ３を実行する。ハードウェアタスクは以下の表に示すように時分割多重方式で実行される。
・・・＜中略＞・・・
【００４６】各ハードウェアタスクは１つ以上のソフトウェアタスクを含む。各ソフトウェアタスクはフレーム全体を処理するコードを含む。イングレス側のフレームとイーグレス側のフレームとが並列に到着し得るため、いくつかの実施例では各ハードウェアタスクは少なくとも２つのソフトウェアタスクを含んでおり少なくとも２つのフレームを並列処理できるようにする。いくつかの実施例では、異なるソフトウェアタスクがイングレス側とイーグレス側とに提供される。イングレスソフトウェアタスクが、たとえばマイクロコントローラがサーチマシンを待っているため実行できない場合、マイクロコントローラはイーグレスソフトウェアタスクを実行できる。また、その逆も可能である。」
　
（２−５）【００５６】マイクロコントローラがステージ２９０ＤＡ．２、２９０ＩＰ．２、２９０ＩＳＡ．２、２９４ＩＰ．２においてサーチマシンを待っている間、マイクロコントローラは同じまたは別のハードウェアタスクにおける別のソフトウェアタスクを実行するのに利用可能である。
【００５７】いくつかの実施例では、各イングレスフローおよび各イーグレスフローに対して１つのタスクを有しているだけではマイクロコントローラを完全に稼動させることにならず、そのため、各半二重データフローに対して２つ以上のタスクが提供され、マイクロコントローラが各データフローにおいて２つ以上のフレームを並列に処理できるようにする。このことは以下を考慮することによって説明される。イーサネットフレームが短いときにマイクロコントローラの速度が最もリクエストされる。なぜなら、図３、図４に示される同じ処理を短いフレームと長いフレームとの双方に対して行なわなければならないからである。最も短いイーサネットフレームは６４バイトを有する。たとえば、４つのイーサネットポートが１００ＭＢ／秒ポートであり、ＡＴＭポートが１５５ＭＢ／秒であるとする。１００ＭＢ／秒では、最も短いフレームはイーサネットポートを５．１２マイクロ秒で通過する。このため、マイクロコントローラおよびサーチマシンはフレームを５．１２＋１．６＝６．７２マイクロ秒で処理しなければならない（１．６マイクロ秒はフレーム間ギャップである）。
　
（２−６）「【００６２】１つのフレームは１つのタスクにより処理される。フレームがアプレットである場合、そのアプレットは同じタスクにより実行される。」
　
（２−７）「【００７８】ＤＭＡブロック３４０の入力はバスres ＿bus に接続され、実行ユニット３１０がＤＭＡ３４０をプログラムできるようにする。ＤＭＡ３４０はアプレットをプログラムメモリにロードすることができる。」
　
（２−８）「【０１２５】図１０には、ＤＭＡリソースに関するイーグレスタスク同期化が示される。下部のダイアグラム９０４には、ＤＭＡ状態機械が示される。ＲＥＳＥＴにおいて、ＤＭＡはＩＤＬＥである。図１０において「dmaa＿wr」により示されるように、イーグレスタスクがＤＭＡアドレス（プログラムメモリ３１４におけるＤＭＡ転送先アドレス）をＤＭＡ３４０（図６）のＤＭＡアドレスレジスタＤＭＡＡ（追補６）へ書くと、そのタスクはＤＭＡ所有者となり、ＤＭＡ３４０がアクティブとなり内部メモリ１７０からＤＭＡ転送を開始する。図１０の例において、ＤＭＡ所有者はイーグレスタスク０である。
【０１２６】図１０の「last＿word」により示されるように、転送が完了すると、ＤＭＡはレディ（「ＲＤＹ」）となる。
【０１２７】ＤＭＡがレディ状態にあり、ＤＭＡ所有者タスクがＤＭＡアドレスレジスタを読むと（図１０において「dmaa＿rd」として示される）、ＤＭＡは実行状態に移行する。ＤＭＡ所有者はＤＭＡレディ状態においてしかアドレスレジスタを読むことが許されない。非所有者タスクはどのＤＭＡ状態においてもＤＭＡアドレスレジスタを読むことが許される。
【０１２８】ＤＭＡが実行状態にあると、ＤＭＡ所有者タスクはＤＭＡによりロードされるアプレットを実行する。新たなＤＭＡアクセスは許されない。
【０１２９】ＤＭＡ所有者タスクがリリースコード１１１をＤＭＡＡレジスタ（追補１）のＯＰフィールドに書込むと、ＤＭＡはアイドル状態に戻る。
【０１３０】ダイアグラム９２０、９３０には、必ずしも同じハードウェアタスクにあるわけではない２つのイーグレスタスク、すなわちタスク０、タスクＮ、に対する状態遷移が示される。条件７３０は表Ａ１−２におけるイーグレスタスクに対する条件７である。表において、exe ＿dmaaRdは図１０のdmaa＿rdと同じであり、exe ＿dmaaWrはdmaa＿wrと同じである。図１０の「dmaa＿rd,wr 」は「dmaa＿rdまたはdmaa＿wr」という意味である。信号exe ＿dmaaRd、exe ＿dmaaWrは実行ユニット３１０により生成される。
【０１３１】このように、ＤＭＡ所有者タスクは、このＤＭＡ所有者タスクが、ＤＭＡがアクティブである間にステージｔ３においてＤＭＡアドレスレジスタを読もうと試みるか、またはＤＭＡアドレスレジスタに書こうと試みる際にサスペンドされる。所有者タスクはＤＭＡがレディとなるとリリースされる。非所有者タスクはＤＭＡがレディである間にステージｔ３においてＤＭＡレジスタに書こうと試みる際にサスペンドされる。非所有者タスクはＤＭＡがアイドルとなるとリリースされる。
【０１３２】リリース条件７３４は表Ａ１−２においてイーグレスタスク０および１に対する条件７において「clast ＿word」として示される。」
　
（２−９）「【０１３６】図１２には、サーチマシン１９０に関するタスク状態遷移が示される。サスペンド条件７３０（表Ａ１−２における条件４）は以下の条件（１）および（２）の両方が真であることである。すなわち、
（１）  タスクがパイプラインステージＴ３にあり、そのタスクがサーチマシンにコマンドを書くという命令を実行する（表Ａ１−２においてexe ＿scmdWrとして示される、信号scmd＿wr）か、またはサーチマシンから結果を読むという命令を実行すること（表Ａ１−２においてexe ＿scmdRdとして示される、信号sres＿rd）。追補７のマイクロコントローラ命令ＳＭＷＲ（サーチマシンコマンド書込）および追補６のレジスタscmd、scmde の記載を参照されたい。
【０１３７】（２）  信号task＿ownbit[x] が０であること（「ｘ」はタスク番号）により示されるように、サーチマシンリソースがタスクによって利用可能でないこと。この信号は追補１の表Ａ１−１およびＡ１−２ではsm＿task＿ownbitとして示される。名称が「sm＿」で始まる信号はサーチマシン１９０により生成される。サーチマシンリソースおよびサスペンド条件は追補２に記載される。
【０１３８】リリース条件７３４とはそれぞれ対応のtask＿ownbit[x] が１であることである。」
　
（２−１０）「【０１６７】ここで説明する実施例はこの発明を限定するものではない。特に、この発明はポートの数によっても、ポートが全二重または半二重であるということによっても、いかなるタイミング、信号、コマンドまたは命令によっても限定されない。いくつかの実施例では、マイクロコントローラは、図７のパイプラインまたは何らかの別のパイプラインを有する複数の実行ユニットを含む。いくつかの実施例では、１つ以上のマイクロコントローラが、スーパースカラまたはＶＬＩＷ（very large instruction word ）プロセッサに存在するような複数の実行ユニットを含む。いくつかの実施例では、マイクロコントローラは複数の集積回路で実現されるプロセッサにより置換えられる。ここで用いた術語「タスク」にはプロセスおよびスレッドも含まれる。他の実施例および変更例も、添付の特許請求の範囲に記載されるこの発明の範囲内に含まれる。」
　
（２−１１）「【０１７２】追補２
リソース
全リソースは特殊レジスタまたは専用マイクロコントローラコマンドによってアクセスされる。
【０１７３】サーチマシン
サーチマシンは、マイクロコントローラによって書込まれるコマンドと結果との２個のリソースを有する。
【０１７４】書込専用のコマンドリソースは１６個ある（タスクごとに１個）。このリソースが利用可でない唯一の場合は、同じタスクからの先のコマンドが完了されていないときである。
【０１７５】読出専用の結果リソースは１６個ある（タスクごとに１個）。あるコマンドがサーチマシンに通知されると、そのコマンドが実行されるまで結果が利用不可となる。いくつかのコマンド（たとえば、インサートまたはデリート）は結果を持たない。」
　
（２−１２）「【０１８４】ＤＭＡ
データＦＩＦＯからのアプレットをプログラムメモリ３１４にダウンロードするのはＤＭＡブロックである。このリソースは、転送前にＤＭＡアドレスをセットし、転送完了時に最後のワードアドレスを読出すイーグレスタスクによって用いられる。転送の間に最後のワードアドレスが読出されると、最後のワードが転送されるまでタスクがサスペンドされる。また、最初の転送が完了していないときに別のイーグレスタスクによって新しいＤＭＡアドレスを書込む試みもタスクサスペンドを引き起こす。」
　
（２−１３）「【０２８３】追補８
サーチマシン
サーチマシンは周知のパトリシアツリー構造を用いる（１９９６年８月１３日にG. C. Stone に発行され、引用によりここに援用される米国特許第５，５４６，３９０号「基数判定パケット処理のための方法および装置」（“Method and Apparatus for Radix Decision Packet Processing ”）を参照されたい。」
　
　
（３）引用発明
　
（３−１）　引用文献には、上記（２−１）の記載から
「プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンドし、前記リソースが前記タスクＴＡ１に対して利用不可であるときに前記タスクＴＡ１の代わりに別のタスクＴＡ２が実行の準備ができていれば、前記タスクスケジューリング回路が前記タスクＴＡ２をスケジュールするような、タスクスケジューリング回路を含むマルチタスクプロセッサ」が記載されている。
　なお、引用文献には「前記タスクＴＡ１をスケジュールする」と記載されているが、これは「前記タスクＴＡ２をスケジュールする」の誤記と認められる。
　
（３−２）　引用文献には上記（２−２）（２−５）（２−９）（２−１１）（２−１３）等に記載の如く「サーチマシン」及びこれを介してアクセスされる「アドレス導出データベース」が上記「リソース」の例として示されており、また、これらは複数のタスクに共用されるものであることは明らかである。さらに、（２−２）に当該「アドレス導出データベース」を保持するメモリ２００を、マイクロコントローラが含まれる集積回路の「外部」に設けることも記載されている。
　
（３−３）　上記（２−４）（２−６）の記載からみて、引用文献記載の「マイクロコントローラ」は「フレーム単位」でかつ「時分割多重方式」で複数のタスクを実行するものである。
　
（３−４）　上記（２−３）記載の如く、引用文献記載の「マイクロコントローラ」は「リクエストＦＩＦＯ２３０」に書かれたリクエストを読み、これに対応したタスクを実行するものである。
　
　以上の（３−１）〜（３−４）より、引用文献には
「プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンドし、前記リソースが前記タスクＴＡ１に対して利用不可であるときに前記タスクＴＡ１の代わりに別のタスクＴＡ２が実行の準備ができていれば、前記タスクスケジューリング回路が前記タスクＴＡ２をスケジュールするような、タスクスケジューリング回路を含むマルチタスクプロセッサ
　であって、
　上記リソースは複数のタスクに共用されるサーチマシン、及び、これを介してアクセスされ複数のタスクに共用される外部のアドレス導出データベースを含み、
　フレーム単位でかつ時分割多重方式で複数のタスクを実行するマイクロコントローラを有し、
　該マイクロコントローラがリクエストＦＩＦＯに書かれたリクエストを読み、これに対応したタスクを実行するものである
　マルチタスクプロセッサ」
の発明（以下「引用発明」と記す）が記載されていると認められる。
　
（４）対比
本件補正発明と引用発明とを比較すると
　
（４−１）　上記（２−１０）記載の如く引用発明の「タスク」なる用語は「スレッド」も含まれるものであるから、引用発明も本件補正発明もともに「スレッド」の「処理システム」と言えるものである。
　
（４−２）　また、引用発明における「サーチマシン」は、サーチに特化された処理を行うことでマイクロコントローラを補助するものであることは明らかであるから「コプロセッサ」とも言えるものであり、引用発明における「複数のタスクに共用される外部のアドレス導出データベース」は「共用遠隔記憶域」とも言えるものである。
　そして、引用発明は「プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンド」するもので、当該「リソース」には上記「コプロセッサ」「共用遠隔記憶域」が含まれるのであから、引用発明と本件補正発明とは
「コプロセッサを介して共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントが発生した際におけるスレッドの処理システム」で有る点で一致すると言える。
　
（４−３）　引用発明における「マイクロコントローラ」は、本件補正発明における「プロセッサ」に対応付けられるものであるところ、当該「マイクロコントローラ」はフレーム単位でかつ時分割多重方式で複数のタスクを実行するものであるから、本件補正発明における「プロセッサ」と同様に「前記スレッドを順次時間フレーム内の独立処理として構成されたプロセッサ」とも言えるものである。
　
（４−４）　引用発明は「リクエストＦＩＦＯに書かれたリクエストを読み、これに対応したタスクを実行するもの」であるから、当該「ＦＩＦＯ」内の「リクエスト」は、「タスク」すなわち「スレッド」に対応するものであり、引用発明も本件補正発明と同様に、「前記スレッドを待ち行列に入れ、　前記待ち行列内の第１スレッドを実行」するものであると言える。
　
（４−５）　引用発明の「プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンドし」た状態は、本件補正発明における「前記共用遠隔記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際」に相当するものであり、引用発明の「前記リソースが前記タスクＴＡ１に対して利用不可であるときに前記タスクＴＡ１の代わりに別のタスクＴＡ２が実行の準備ができていれば、前記タスクスケジューリング回路が前記タスクＴＡ２をスケジュールする」ことは、「実行の制御を次のスレッドに移す」ことに他ならないので、引用発明における「タスクスケジューリング回路」も、本件補正発明における「スレッド実行コントロール」と同様に「前記共用遠隔記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すための」ものであると言える。
　
（一致点）
　よって、本件補正発明と引用発明とは
「コプロセッサを介して、共用遠隔記憶域にアクセスするために、スレッドを停止させるイベントが発生した際におけるスレッドの処理システムであって、
　前記スレッドを順次時間フレーム内の独立処理として構成されたプロセッサと、
　前記スレッドを待ち行列に入れ、
　前記待ち行列内の第１スレッドを実行し、
　前記共用遠隔記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールとを備える処理システム。」
である点で一致する。
　
（相違点）
　しかして、本件補正発明と引用発明とは、
　本件補正発明における「コプロセッサ」は「複数のＣＰＵと通信を行」うもので、本件補正発明における「共用遠隔記憶域」は「これら複数のＣＰＵとデータを共用する」ものであるのに対し、引用文献には「サーチマシン」が複数のＣＰＵと通信を行うか否か、「アドレス導出データベース」がこれら複数のＣＰＵとデータを共用するか否かに関する明確な記載は無い点、
で相違する。
　
　
（５）判断
　上記相違点について検討するに、プロセッサを複数持つ所謂「マルチプロセッサ」は、証拠をあげるまでもなく（必要があれば、例えば原審で引用された特開平５−１８９２５１号公報（特に「ＣＰＵ１４ａ，１４ｂ，１４ｃ」）、特開平１１−２１２８０９号公報（特に「多数のプロセッサ１０２’」）等参照）当業者が適宜採用している周知慣用技術であるから、引用発明において「マイクロコントローラ」を「複数のＣＰＵ」とすることで、引用文献の「サーチマシン」を複数のＣＰＵと通信を行い、「アドレス導出データベース」をこれら複数のＣＰＵとデータを共用するものとすることは、当業者であれば必要に応じて適宜に採用し得た設計的事項に他ならないものである。
　してみると、本件補正発明の構成は引用文献記載の発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（６）小結
　従って、仮に、本件補正が特許法第１７条の２第４項第２号の「特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」を目的とするものであるとしても、本件補正は特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものである。
　
５．むすび
　よって、本件補正は、同法第１５９条１項で準用する同法第５３条１項の規定により却下しなければならないものである。
　従って、上記補正却下の決定の結論の通り決定する。
　
　
第３．本願について
　
１．　本願発明
　平成１７年１１月９日付けの手続補正は上記のとおり却下された。
　従って、本願の請求項１〜３２に係る発明は、平成１７年４月２５日付けの手続補正書により補正された特許請求の範囲の請求項１〜３２に記載された通りのものであるところ、その請求項１０に係る発明（以下「本願発明」と言う。）は、上記第２．１．に本件補正前の【請求項１０】として記載した通りのものである。
　
２．　引用発明・対比・判断
　原査定の拒絶の理由に引用された引用文献、及びその記載事項は、上記第２．４．（２）（３）に記載したとおりである。
　本願発明は、前記第２．４．で検討した本件補正発明から「共用遠隔記憶域」の限定事項である「複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本件補正発明が、前記第２．４．に記載したとおり、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　なお、本願発明は以下の理由でも、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであると判断される。
　
（引用文献・引用発明）　引用文献の上記第２．４．（２−７）（２−８）（２−１２）等に記載の「ＤＭＡ」及びこれによってアクセスされる「データＦＩＦＯ」は複数のタスクが「共用」する「リソース」であることは明らかである。
　これと、上記第２．４．（３−１）（３−３）（３−４）より、引用文献には
「プロセッサによって実行されるタスクＴＡ１が利用不可なリソースにアクセスしようと試みるときに、少なくとも前記リソースが利用可となるまでタスクスケジューリング回路が前記タスクＴＡ１をサスペンドし、前記リソースが前記タスクＴＡ１に対して利用不可であるときに前記タスクＴＡ１の代わりに別のタスクＴＡ２が実行の準備ができていれば、前記タスクスケジューリング回路が前記タスクＴＡ２をスケジュールするような、タスクスケジューリング回路を含むマルチタスクプロセッサ
　であって、
　上記リソースはＤＭＡ、及び、これによってアクセスされ複数のタスクに共用されるデータＦＩＦＯを含み、
　フレーム単位でかつ時分割多重方式で複数のタスクを実行するマイクロコントローラを有し、
　該マイクロコントローラがリクエストＦＩＦＯに書かれたリクエストを読み、これに対応したタスクを実行するものである
　マルチタスクプロセッサ」
に関する発明（以下「引用第２発明」と言う）も記載されていると認められる。
（対比）　本願発明における「共用遠隔記憶域」は「複数のＣＰＵと通信を行うコプロセッサを介して、これら複数のＣＰＵとデータを共用する」なる限定の無いものであるから、引用第２発明の「データＦＩＦＯ」も本願発明の「共用遠隔記憶域」に対応付けることができるものであるところ、両者は「共用記憶域」と言える点で一致する。
　その余の点は、上記第２．４．（４）で記した通りである。
　してみると、引用第２発明と本願発明とは
「共用記憶域にアクセスするために、スレッドを停止させるイベントが発生した際におけるスレッドの処理システムであって、
　前記スレッドを順次時間フレーム内の独立処理として構成されたプロセッサと、
　前記スレッドを待ち行列に入れ、
　前記待ち行列内の第１スレッドを実行し、
　前記共用記憶域にアクセスするために、前記第１スレッドの実行を停止させるイベントが発生した際に、実行の制御を次のスレッドに移すためのスレッド実行コントロールとを備える処理システム。」
で有る点で一致し、
　本願発明においては、該「共用記憶域」が共用「遠隔」記憶域で有るのに対し、引用文献には「データＦＩＦＯ」が何所に設けられているかが明示されていない点に一応の相違が認められる。
（判断）　この相違点について検討するに、装置の回路集積方式は、引用文献の（２−２）にも「特に限定されるものでは無い」と記載される如く、当業者が適宜に定め得る設計的事項に他ならないもののであり、当該「データＦＩＦＯ」を「外部」すなわち「遠隔」のものとすることも、当業者が適宜に採用し得た設計的事項に他ならないものであり、またこれによって格別顕著な作用効果が奏されるものでも無い。
　してみると、本願発明は上記引用第２発明に基づいても、当業者が容易に発明をすることができたものである。
　
３．　むすび
　以上のとおり、本願請求項１０に係る発明は、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記結論のとおり審決する。