(57)【特許請求の範囲】
【請求項１】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数を一定時間カウントしカウント値を出力し、かつ累積値を出力する監視回路と、前記監視回路からのカウント値、累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項２】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタからのカウント値、前記累積回路からの累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項３】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、前記監視回路の前記累積回路の出力に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項４】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、（１）前記累積回路の出力＝０，前記カウント記録回路の出力＝０の場合：電力＝高電力であれば低電力に、低電力であれば電力オフにし、クロック制御信号＝クロック停止にし、（２）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＝０の場合：電力＝高電力であれば低電力に、低電力、あるいは、電力オフであればそのままにし、クロック制御信号＝高周波数であれば低周波数に、クロック停止、あるいは、低周波数であればそのままにし、（３）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力＝０の場合：電力＝電力オフにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、停止であれば停止にし、（４）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力≧１の場合：電力＝電力オフであれば、低電力に、低電力、あるいは、高電力であれば高電力にし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（５）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力≧前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（６）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＜前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、クロック停止であればそのままにする論理で、各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項５】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタからのカウント値、前記累積回路からの累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項６】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、前記監視回路の前記累積回路の出力に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【請求項７】
複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、（１）前記累積回路の出力＝０，前記カウント記録回路の出力＝０の場合：電力＝高電力であれば低電力に、低電力であれば電力オフにし、クロック制御信号＝クロック停止にし、（２）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＝０の場合：電力＝高電力であれば低電力に、低電力、あるいは、電力オフであればそのままにし、クロック制御信号＝高周波数であれば低周波数に、クロック停止、あるいは、低周波数であればそのままにし、（３）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力＝０の場合：電力＝電力オフにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、停止であれば停止にし、（４）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力≧１の場合：電力＝電力オフであれば、低電力に、低電力、あるいは、高電力であれば高電力にし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（５）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力≧前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（６）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＜前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、クロック停止であればそのままにする論理で、各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする省電力グラフィック制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、省電力グラフィック制御回路に関し、特に、各機能ブロックごとに電力、クロック周波数の制御を行う省電力グラフィック制御回路に関する。
【０００２】
【従来の技術】
この種の従来の技術としては、たとえば、「特開２０００−６６６５４号公報」、「特開２０００−２５９１４０号公報」記載のものがある。
【０００３】
「特開２０００−６６６５４号公報」記載の技術は、「クロック発生器よりフレームバッファと共通に与えられるクロック信号に基づくフレームバッファの書き込み・読み出しアクセスによりグラフィックス情報の描画、コピー、および、表示を行うビデオコントローラにおいて、前記フレームバッファに対するアクセスによるバス使用率に基づき前記クロック発生器のクロック周波数を制御するクロック制御手段と、前記クロック発生器から供給されるクロック信号のタイミングを補正するタイミング補正手段と、前記クロック制御手段により制御される前記クロック発生器のクロック信号周波数に基づいて、前記タイミング補正手段によりタイミングが補正されたクロック信号及び前記クロック発生器から供給されるそのままのクロック信号のいずれか一方を選択して内部クロックとし、ビデオコントローラ内部の動作及び前記フレームバッファに対するアクセスに使用させるとともに、前記タイミング補正手段の不使用時にはタイミング補正手段の動作を停止させる選択制御手段とを備えるもの」である。
【０００４】
【発明が解決しようとする課題】
上述した従来の技術の第１の問題点は、機能ブロックごとのきめ細かい省電力ができないことである。
【０００５】
その理由は、フレームバッファ（あるいはビデオランダムアクセスメモリ）にアクセスを実施する各機能ブロックごとのアクセス頻度を考慮していないからである。
【０００６】
第２の問題点は、省電力の効果が少ないことである。
【０００７】
その理由は、上記「特開２０００−６６６５４号公報」、「特開２０００−２５９１４０号公報」記載の発明は、それぞれ、クロック周波数、電力のみしか制御しないからである。
【０００８】
本発明の目的は、グラフィック制御回路内で、ビデオランダムアクセスメモリにアクセスする機能ブロックに対し動作状況応じた省消費電力制御を行うことにより、システム全体のパフォーマンスを落とさずに省消費電力化することである。
【０００９】
【課題を解決するための手段】
【００１０】
本発明の第１の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数を一定時間カウントしカウント値を出力し、かつ累積値を出力する監視回路と、前記監視回路からのカウント値、累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１１】
本発明の第２の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタからのカウント値、前記累積回路からの累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１２】
本発明の第３の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、前記監視回路の前記累積回路の出力に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１３】
本発明の第４の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、一定時間ごとにパルス信号を出力するタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、（１）前記累積回路の出力＝０，前記カウント記録回路の出力＝０の場合：電力＝高電力であれば低電力に、低電力であれば電力オフにし、クロック制御信号＝クロック停止にし、（２）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＝０の場合：電力＝高電力であれば低電力に、低電力、あるいは、電力オフであればそのままにし、クロック制御信号＝高周波数であれば低周波数に、クロック停止、あるいは、低周波数であればそのままにし、（３）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力＝０の場合：電力＝電力オフにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、停止であれば停止にし、（４）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力≧１の場合：電力＝電力オフであれば、低電力に、低電力、あるいは、高電力であれば高電力にし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（５）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力≧前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（６）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＜前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、クロック停止であればそのままにする論理で、各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１４】
本発明の第５の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタからのカウント値、前記累積回路からの累積値に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１５】
本発明の第６の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、前記監視回路の前記累積回路の出力に基づいて各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１６】
本発明の第７の省電力グラフィック制御回路は、複数の機能ブロックと、各前記機能ブロックからのビデオランダムアクセスメモリに対するアクセス要求を受け付け調停を行いアクセスを許可する各前記機能ブロックに対応するカウントアップ信号を出力する調停回路と、前記機能ブロックごとの一定値を保持するレジスタと、前記一定値に達するとパルス信号を出力する各前記機能ブロック対応のタイムカウンタと、前記調停回路からのカウントアップ信号により対応する前記機能ブロックの前記アクセス要求の回数をカウントし前記パルス信号でリセットされるカウンタ、および、前記機能ブロックに対応する前記パルス信号で前記カウンタの出力の累積値を更新・保持する累積回路を備える監視回路と、前記監視回路の前記カウンタの出力を前記パルス信号により入力し保持するカウント記録回路、および、前記監視回路の前記カウンタの出力、前記カウント記録回路の出力、および、（１）前記累積回路の出力＝０，前記カウント記録回路の出力＝０の場合：電力＝高電力であれば低電力に、低電力であれば電力オフにし、クロック制御信号＝クロック停止にし、（２）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＝０の場合：電力＝高電力であれば低電力に、低電力、あるいは、電力オフであればそのままにし、クロック制御信号＝高周波数であれば低周波数に、クロック停止、あるいは、低周波数であればそのままにし、（３）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力＝０の場合：電力＝電力オフにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、停止であれば停止にし、（４）前記累積回路の出力≧１，前記カウント記録回路の出力＝０，前記カウンタの出力≧１の場合：電力＝電力オフであれば、低電力に、低電力、あるいは、高電力であれば高電力にし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（５）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力≧前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝停止であれば低周波数に、低周波数、あるいは、高周波数であれば高周波数にし、（６）前記累積回路の出力≧１，前記カウント記録回路の出力≧１，前記カウンタの出力＜前記カウント記録回路の出力，前記カウンタの出力≠０の場合：電力＝そのままにし、クロック制御信号＝高周波数であれば低周波数に、低周波数、あるいは、クロック停止であればそのままにする論理で、各前記機能ブロックごとに電力、クロック制御信号を出力する比較回路を備える電力制御回路と、前記電力制御回路からのクロック制御信号に基づいて各前記機能ブロックごとにクロック信号を生成するクロック生成回路とを有することを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態を示すブロック図である。
図１を参照すると、本発明の第１の実施の形態は、中央演算制御を行うマイクロプロセッサユニットであるＭＰＵ１０と、入出力インターフェースを制御するブリッジ２０と、プログラム、および、ワーク（テクスチャやビデオデータ）用として使用されるメインメモリ３０と、ディスプレイ６０への表示制御を行うグラフィック制御回路４０と、描画データ、ビデオデータを格納するビデオランダムアクセスメモリであるＶＲＡＭ７０とから構成される。
【００１８】
また、グラフィック制御回路４０は、ホスト（ＭＰＵ１０や、ＤＭＡマスター（図示せず）など）からのアクセスや、グラフィック制御回路４０自らがＤＭＡ（ダイレクトメモリアクセス）回路として動作する場合に制御を行うホスト・ＤＭＡ制御回路４１と、２次元や３次元などの表現効果を目的とする描画エンジン４２と、外部からのビデオや音楽のストリームデータやホストから入力されるデータに対してフォーマット変換や符号、復号化等を行うビデオエンジン４３と、ディスプレイ６０に対して表示制御および表示信号を生成するディスプレイ制御回路４４と、ＶＲＡＭ７０のリフレッシュタイミングを生成するメモリリフレッシュ制御回路４５と、ホスト・ＤＭＡ制御回路４１、描画エンジン４２、ビデオエンジン４３、ディスプレイ制御回路４４、メモリリフレッシュ制御回路４５、およびＶＲＡＭ制御回路４６を接続するＶＲＡＭ７０アクセス用の内部バス４０１と、ホスト・ＤＭＡ制御回路４１、描画エンジン４２、ビデオエンジン４３、ディスプレイ制御回路４４、メモリリフレッシュ制御回路４５からの描画、表示、リフレッシュ等のアクセスリクエストを受け付けＶＲＡＭ７０を制御するＶＲＡＭ制御回路４６と、ＶＲＡＭ制御回路４６へのアクセスリクエストに対する調停を行う調停回路４７と、この調停回路４７でのリクエスト状況を監視し、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５の動作、非動作状態を通知する監視回路４８と、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５の状態を把握し電力制御を行う電力制御回路４９と、ホスト・ＤＭＡ制御回路４１〜電力制御回路４９、ＶＲＡＭ７０へのクロックを個別生成し分配するＰＬＬ回路を含むクロック生成回路５０とから構成される。
【００１９】
ここで、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５を機能ブロックと呼ぶ。
【００２０】
図２は、図１の監視回路４８、電力制御回路４９の詳細ブロック図である。
図２を参照すると、監視回路４８は、カウンタ４８０１、加算器４８０２、および、レジスタ等の記憶回路４８０３を含むそれぞれホスト・ＤＭＡ制御回路４１、描画エンジン４２、ビデオエンジン４３、ディスプレイ制御回路４４、メモリリフレッシュ制御回路４５に対応する複数の監視モジュール４８０と、一定時間おきにパルスを発生するタイムカウンタ４８０４とから構成される。
【００２１】
また、電力制御回路４９は、レジスタ等の記憶回路４９０１、および、比較回路４９０２を含むそれぞれホスト・ＤＭＡ制御回路４１、描画エンジン４２、ビデオエンジン４３、ディスプレイ制御回路４４、メモリリフレッシュ制御回路４５に対応する複数の電力制御モジュール４９０から構成される。
【００２２】
次に、本発明の第１の実施の形態の動作について図面を参照して説明する。
【００２３】
まず、ＭＰＵ１０からのＶＲＡＭ７０へのデータ転送、描画に関して動作の説明をする。
【００２４】
ＭＰＵ１０がＶＲＡＭ７０のマップされたアドレス空間のメモリアドレスに対しメモリデータ転送命令を実行すると、ブリッジ２０は、アクセスされるメモリアドレスをＶＲＡＭ７０へのアクセスと判断し、グラフィック制御回路４０へのパスでデータ転送を開始する。次に、グラフィック制御回路４０内ではホスト・ＤＭＡ制御回路４１がブリッジ２０からのメモリデータ転送アクセスを受け付け、調停回路４７に対しＶＲＡＭアクセス要求を出力する。
【００２５】
ホスト・ＤＭＡ制御回路４１からのＶＲＡＭアクセス要求を受け取ると、調停回路４７は、描画エンジン４２〜メモリリフレッシュ制御回路４５からのＶＲＡＭアクセス要求との調停を行い、もし、ホスト・ＤＭＡ制御回路４１の優先度が１番高いと判断すれば、ＶＲＡＭアクセス許可信号をホスト・ＤＭＡ制御回路４１に伝達し、このＶＲＡＭアクセス許可信号を受けたホスト・ＤＭＡ制御回路４１が、内部バス４０１を介しＶＲＡＭ制御回路４６へアクセスを実行する。次に、ＶＲＡＭ制御回路４６はホスト・ＤＭＡ制御回路４１からのＶＲＡＭアクセス要求にしたがってＶＲＡＭ７０へのデータ転送を実行する。
【００２６】
次に、描画エンジン４２〜メモリリフレッシュ制御回路４５からのＶＲＡＭ７０に対するデータ転送、描画に関して動作を説明する。
【００２７】
この場合、ＭＰＵ１０からのＶＲＡＭ７０へのデータ転送、描画動作手続きと異なり、あらかじめ、ＭＰＵ１０により描画エンジン４２〜メモリリフレッシュ制御回路４５の機能動作のための種別毎に設定が行われ、その後は、ＭＰＵ１０が介在せずに描画エンジン４２〜メモリリフレッシュ制御回路４５が独立して動作を行う。
【００２８】
次に、描画エンジン４２に関して説明する。描画エンジン４２は、上記設定後、ＭＰＵ１０からの動作開始命令、あるいは、あらかじめ設定されたタイミングにおいて、特定の機能を実行し、ＶＲＡＭ７０へのアクセスをする際、調停回路４７に対しＶＲＡＭアクセス要求を出力する。
【００２９】
調停回路４７は、描画エンジン４２からＶＲＡＭアクセス要求を受け取ると、ホスト・ＤＭＡ制御回路４１、ビデオエンジン４３〜メモリリフレッシュ制御回路４５からのＶＲＡＭアクセス要求との調停を行い、もし、描画エンジン４２の優先度が１番高いと判断すれば、ＶＲＡＭアクセス許可信号を描画エンジン４２に伝達し、このＶＲＡＭアクセス許可信号を受けた描画エンジン４２が指定された機能動作シーケンスにしたがい、内部バス４０１を介しＶＲＡＭ制御回路４６へアクセスを実行する。ＶＲＡＭ制御回路４６は描画エンジン４２のＶＲＡＭアクセス要求にしたがってＶＲＡＭ７０への描画を実行する。
【００３０】
次に、ビデオエンジン４３に関して説明する。ビデオエンジン４３は、ホスト・ＤＭＡ制御回路４１、または、外部からのビデオストリームデータを受け取ると、これを設定フォーマットに変換、符号化、あるいは、復号化し、その後表示オーバーレイや、一時保持用にＶＲＡＭ７０にデータを格納するために調停回路４７に対してＶＲＡＭアクセス要求を出力する。
【００３１】
調停回路４７は、ビデオエンジン４３からＶＲＡＭアクセス要求を受け取ると、ホスト・ＤＭＡ制御回路４１〜描画エンジン４２、ディスプレイ制御回路４４〜メモリリフレッシュ制御回路４５からのＶＲＡＭアクセス要求との調停を行い、もし、ビデオエンジン４３の優先度が１番高いと判断すれば、ＶＲＡＭアクセス許可信号をビデオエンジン４３に伝達し、このＶＲＡＭアクセス許可信号を受けたビデオエンジン４３が指定された機能動作シーケンスにしたがい、内部バス４０１を介しＶＲＡＭ制御回路４６へアクセスを実行する。ＶＲＡＭ制御回路４６はビデオエンジン４３のＶＲＡＭアクセス要求にしたがってＶＲＡＭ７０へのデータ転送を実行する。
【００３２】
次に、ディスプレイ制御回路４４について説明する。ディスプレイ制御回路４４は、ＭＰＵ１０から、ブリッジ２０、ホスト・ＤＭＡ制御回路４１を介してから設定された解像度・色数・リフレッシュレートに応じてディスプレイ６０に対する表示制御信号を生成する。映像信号生成用にＶＲＡＭ７０から表示データを取得するために調停回路４７に対しＶＲＡＭアクセス要求を出力する。
【００３３】
調停回路４７は、ディスプレイ制御回路４４からＶＲＡＭアクセス要求を受け取ると、ホスト・ＤＭＡ制御回路４１〜描画エンジン４２、ディスプレイ制御回路４４〜メモリリフレッシュ制御回路４５からのＶＲＡＭアクセス要求との調停を行い、もし、ディスプレイ制御回路４４の優先度が１番高いと判断すれば、ＶＲＡＭアクセス許可信号をディスプレイ制御回路４４に伝達し、このＶＲＡＭアクセス許可信号を受けたディスプレイ制御回路４４が指定された機能動作シーケンスにしたがい、内部バス４０１を介しＶＲＡＭ制御回路４６へアクセスを実行する。ＶＲＡＭ制御回路４６はディスプレイ制御回路４４のＶＲＡＭアクセス要求にしたがってＶＲＡＭ７０から表示データを読み出しディスプレイ制御回路４４に出力する。
【００３４】
次に、メモリリフレッシュ制御回路４５について説明する。メモリリフレッシュ制御回路４５は、ＶＲＡＭ７０に格納されているＶＲＡＭ表示用データ、および、ワークデータを保持するためにメモリリフレッシュ要求を生成し、調停回路４７に出力する。調停回路４７は、メモリリフレッシュ要求を最優先と判断し、ＶＲＡＭアクセス許可信号をメモリリフレッシュ制御回路４５に伝達し、このＶＲＡＭアクセス許可信号を受けたメモリリフレッシュ制御回路４５が、内部バス４０１を介しＶＲＡＭ制御回路４６へメモリリフレッシュ要求を実行する。ＶＲＡＭ制御回路４６はメモリリフレッシュ制御回路４５のメモリリフレッシュ要求にしたがってＶＲＡＭ７０のリフレッシュを実施する。
【００３５】
次に、監視回路４８、電力制御回路４９、クロック生成回路５０について説明する。調停回路４７は、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５からのＶＲＡＭアクセス要求を監視回路４８に出力し、監視回路４８は、調停回路４７からのホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５に対応するＶＲＡＭアクセス要求の頻度や間隔の状況を監視し、監視情報を電力制御回路４９に出力する。
【００３６】
電力制御回路４９は、監視回路４８からの監視情報に基づいて、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５ごとに最適な電力を制御し、クロック生成回路５０にクロック制御のための情報を出力する。たとえば、一定時間、ＶＲＡＭアクセス要求の頻度が低い、あるいは全く使用していない要求元（ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５）に対してはクロックの周波数を低下させる指示をクロック生成回路５０に出力する。
【００３７】
クロック生成回路５０は、電力制御回路４９からの情報にしたがい、クロックの制御を実施する。
【００３８】
次に、調停回路４７がホスト・ＤＭＡ制御回路４１からＶＲＡＭアクセス要求を受け取った場合について説明する。調停回路４７は調停を行い、もし、ホスト・ＤＭＡ制御回路４１の優先度が１番高いと判断すれば、ＶＲＡＭアクセス許可信号をホスト・ＤＭＡ制御回路４１に伝達し、さらに、監視回路４８のホスト・ＤＭＡ制御回路４１に対応する監視モジュール４８０にカウントアップ指示を出力する。ホスト・ＤＭＡ制御回路４１に対応する監視モジュール４８０のカウンタ４８０１は、カウントアップ信号により保持する値のカウントアップを行う。加算器４８０２は、カウンタ４８０１、および、記憶回路４８０３からの出力を加算した値を出力する。また、カウンタ４８０１、記憶回路４８０３の出力は、常時、電力制御回路４９に送出される。
【００３９】
電力制御回路４９は、監視回路４８のカウンタ４８０１、および、記憶回路４８０３の出力を入力し、記憶回路４８０３の出力、カウンタ４８０１の出力、および、内部の記憶回路４９０１の出力に基づいて、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５の対応するものに対するクロック制御信号、および、電力を比較回路４９０２で作成し、常時出力する。ただし、電源が投入されてから一定時間が経過するまで、デフォールト値（事前に決めておく）を出力する。
【００４０】
次に、タイムカウンタ４８０４が一定時間ごとにパルスを発生すると、監視回路４８のカウンタ４８０１は、保持している値をリセットし、記憶回路４８０３は、加算器４８０２の出力を取り込み保持する。また、電力制御回路４９の記憶回路４９０１は、タイムカウンタ４８０４からのパルスを受け取ると、監視回路４８のカウンタ４８０１の出力を取り込み保持する。
【００４１】
ここで、カウンタ４８０１のビット数は、タイムカウンタ４８０４がパルスを発生する間にオーバーフローしないように設定される。
【００４２】
記憶回路４８０３に保持されている値を「累積カウント値Ａ」、記憶回路４９０１に保持されている値を「過去カウント値Ｂ」、カウンタ４８０１に保持されている値を「現在カウント値Ｂ’」とすると、電力制御回路４９の比較回路４９０２で作成されるクロック制御信号、電力の論理は、たとえば、以下のようである。比較回路４９０２は、内部に、出力している値を保持するレジスタを内蔵し、そのレジスタの値と、Ａ，Ｂ，Ｂ’とによりクロック制御信号、電力を作成する。また、以下において、クロック制御信号は、２ビットであり、００＝高周波数、０１＝低周波数、１０＝クロック停止である。また、電力は、高電力、低電力、電力オフのいずれかである。電力の高低は、電圧、または、電流を変えることにより実現される。複数の電力を外部から入力し、切り替えることでも実現できる。
【００４３】
（１）Ａ＝０，Ｂ＝０の場合：電力＝高電力であれば低電力に、低電力であれば電力オフにする。クロック制御信号＝クロック停止（１０）にする。
【００４４】
（２）Ａ≧１，Ｂ≧１，Ｂ’＝０の場合：電力＝高電力であれば低電力に、低電力、または、電力オフであればそのままにする。クロック制御信号＝高周波数（００）であれば低周波数（０１）に、クロック停止（１０）、または、低周波数（０１）であればそのままにする。
【００４５】
（３）Ａ≧１，Ｂ＝０，Ｂ’＝０の場合：電力＝電力オフにする。クロック制御信号＝高周波数（００）であれば低周波数（０１）に、低周波数（０１）、または、停止（１０）であれば停止（１０）にする。
【００４６】
（４）Ａ≧１，Ｂ＝０，Ｂ’≧１の場合：電力＝電力オフであれば、低電力に、低電力、または、高電力であれば高電力にする。クロック制御信号＝停止（１０）であれば低周波数（０１）に、低周波数（０１）、または、高周波数（００）であれば高周波数（００）にする。
【００４７】
（５）Ａ≧１，Ｂ≧１，Ｂ’≧Ｂ，Ｂ’≠０の場合：電力＝そのままにする。クロック制御信号＝停止（１０）であれば低周波数（０１）に、低周波数（０１）、または、高周波数（００）であれば高周波数（００）にする。
【００４８】
（６）Ａ≧１，Ｂ≧１，Ｂ’＜Ｂ，Ｂ’≠０の場合：電力＝そのままにする。クロック制御信号＝高周波数（００）であれば低周波数（０１）に、低周波数（０１）、または、クロック停止（１０）であればそのままにする。
【００４９】
ただし、上記は、１例であって、上記に限定されるものではなく、また、各ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５において別々の論理を設定することができる。また、電力、クロック周波数は、多段階に設定可能である。
【００５０】
次に、クロック生成回路５０は、各ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５に、電力制御回路４９からのクロック制御信号（たとえば、２ビット）により対応した周波数のクロックを分配する。また、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５は、電力制御回路４９からの電力で動作する。
【００５１】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
図３は、本発明の第２の実施の形態を示すブロック図である。
【００５２】
図３を参照すると、本発明の第２の実施の形態は、本発明の第１の実施の形態に、監視状況を一定時間でなく任意の時間監視とするための監視時間設定レジスタ群５１と、タイムカウンタ４８０４の替わりに時間測定するためのタイマー群５２とを追加したものである。
【００５３】
図４は、図３の監視時間設定レジスタ群５１、タイマー群５２の詳細ブロック図である。図４を参照すると、監視時間設定レジスタ群５１、タイマー群５２は、それぞれ、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５に対応するレジスタ５１０と、タイマー５２０とから構成される。
【００５４】
ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５に対応する個々のレジスタ５１０には、ＭＰＵ１０からブリッジ２０、ホスト・ＤＭＡ制御回路４１を介して、個々の値が設定される。また、ホスト・ＤＭＡ制御回路４１〜メモリリフレッシュ制御回路４５に対応する個々のタイマー５２０は、本発明の第１の実施の形態のタイムカウンタ４８０４の替わりにパルスを発生する。すなわち、タイマー５２０は、カウントを行い対応するレジスタ５１０の値に達すると、パルスを発生し、監視回路４８、および、電力制御回路４９の対応する監視モジュール４８０、電力制御モジュール４９０に出力する。調停回路４７、および、監視回路４８では、本発明の第１の実施の形態のパルスを受けたのと同一の動作を実施する。
【００５５】
本発明の第１の実施の形態よりきめ細かい制御が行えるので、無駄な電力供給を極限まで抑えることが可能となる。たとえば、短期間にＶＲＡＭアクセス要求が多ものに対してはほぼ、最大のクロック周波数と電力を与え、長期間頻度数が少ないものに対しては、最小のクロック周波数にするか、または、電力をオフにすることができる。
【００５６】
【発明の効果】
本発明の第１の効果は、機能ブロックごとのきめ細かい省電力ができることである。
【００５７】
その理由は、ビデオランダムメモリにアクセスを実施する各機能ブロックごとのアクセス頻度を算出し、アクセス頻度に基づいて省電力を実施する構成をとるからである。
【００５８】
第２の効果は、省電力の効果が大きいことである。
【００５９】
その理由は、クロック周波数、電力を両方とも制御する構成をとるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１の監視回路、電力制御回路の詳細ブロック図である。
【図３】本発明の第２の実施の形態を示すブロック図である。
【図４】図３の監視時間設定レジスタ群、タイマー群の詳細ブロック図である。
【符号の説明】
１０    ＭＰＵ
２０    ブリッジ
３０    メインメモリ
４０    グラフィック制御回路
４１    ホスト・ＤＭＡ制御回路
４２    描画エンジン
４３    ビデオエンジン
４４    ディスプレイ制御回路
４５    メモリリフレッシュ制御回路
４６    ＶＲＡＭ制御回路
４７    調停回路
４８    監視回路
４９    電力制御回路
５０    クロック生成回路
５１    監視時間設定レジスタ群
５２    タイマー群
６０    ディスプレイ
７０    ＶＲＡＭ
４８０    監視モジュール
４９０    電力制御モジュール
５１０    レジスタ
５２０    タイマー
４８０１    カウンタ
４８０２    加算器
４８０３    記憶回路
４８０４    タイムカウンタ
４９０１    記憶回路
４９０２    比較回路
【図１】
0003570382.tif 000002
【図２】
0003570382.tif 000003
【図３】
0003570382.tif 000004
【図４】
0003570382.tif 000005