(57)【特許請求の範囲】
【請求項１】
Ｓｉウェハ上に形成されたポリシリコン層に対し、フォトリソグラフィ技術を用いてゲート電極をパターニングする工程において、
前記フォトリソグラフィ技術におけるレジストの塗布前処理として、
ＮＨ４ＯＨとＨ２Ｏ２の混合液を用いて前記Ｓｉウエハ表面を洗浄する第１の工程と、
前記第１の工程の後、ポリシリコン層上全体に任意の膜厚で自然酸化膜を形成する第２の工程と、
前記第２の工程の後、ＨＦとＨ２Ｏの比率が１：２００〜１：５００である混合液を用いて前記自然酸化膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に微細なゲート電極を要する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の大規模集積化、デザインルールの縮小化が著しい。これに伴い、ＭＯＳＦＥＴなどのゲート電極寸法も微細化が要求される。Ｓｉ基板上にゲート酸化膜を介してポリシリコン層を形成し、ゲート電極をパターニングする。このときゲート電極はフォトリソグラフィ技術を利用して形成されるが、ハーフ・ミクロン、クウォーター・ミクロンの要求に応じて寸法ばらつきの許容範囲が厳しくなってきている。
【０００３】
図３は、従来の半導体装置の製造方法に係るポリシリコンゲート電極のパターニングに関する断面図である。Ｓｉ基板３１上にゲート酸化膜３２を介してポリシリコン層３３を形成する。ポリシリコン層３３上にフォトリソグラフィ工程ののためのレジスト層３５を形成する。このとき、実際にはポリシリコン層３３上に自然酸化膜３４が存在しており、レジスト層３５はポリシリコン層３３上の自然酸化膜３４の上に塗布され、パターニングされることになる。
【０００４】
【発明が解決しようとする課題】
上述のように、ポリシリコン層上に自然酸化膜が存在する状態でフォトリソグラフィ工程によるポリシリコン層のパターニングをすると、自然酸化膜の状態で、レジスト層のパターニング寸法にばらつきが生じ、加工後のポリシリコン・エッチ寸法も変わる。結局、ゲート電極の寸法ばらつきが顕著になり、要求されるゲート電極の許容寸法範囲を逸脱してしまう恐れがある。
【０００５】
本発明は、上記のような事情を考慮してなされたもので、ゲート電極の寸法ばらつきが低減できる半導体装置の製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、Ｓｉウェハ上に形成されたポリシリコン層に対し、フォトリソグラフィ技術を用いてゲート電極をパターニングする工程において、前記フォトリソグラフィ技術におけるレジストの塗布前処理として、ＮＨ４ＯＨとＨ２Ｏ２の混合液を用いて前記Ｓｉウエハ表面を洗浄する第１の工程と、前記第１の工程の後、ポリシリコン層上全体に任意の膜厚で自然酸化膜を形成する第２の工程と、前記第２の工程の後、ＨＦとＨ２Ｏの比率が１：２００〜１：５００である混合液を用いて前記自然酸化膜を除去する工程と、含むことを特徴とする。
【０００７】
上記本発明に係る半導体装置の製造方法によれば、レジスト塗布前にはポリシリコン層上にできた任意の厚さの自然酸化膜は除去される。これにより、ポリシリコン層上の状態はどの場所も同じになる。
【０００８】
【発明の実施の形態】
図１（ａ）〜（ｃ）は、それぞれ本発明における半導体装置の製造方法の一実施形態に係るポリシリコンゲート電極のパターニング工程に関する断面図である。図１（ａ）に示すように、Ｓｉ基板１１上にゲート酸化膜（ＳｉＯ２）１２を形成し、その上にポリシリコン層１３を形成する。ポリシリコン層１３には例えば図示しない燐ガラスを塗布し適当な温度、時間により燐拡散が行われる。その後、燐ガラスは除去されて、ポリシリコン層１３はＳＣ−１（Ｓｔａｎｄａｒｄ  Ｃｌｅａｎｉｎｇ，Ｓｏｌｕｔｉｏｎ  １  ）と呼ばれるウェハ表面のパーティクルと有機物汚染等を除去するＡＰＭ洗浄（ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ／ｈｙｄｒｏｇｅｎ  ｐｅｒｏｘｉｄｅ  ／  ｗａｔｅｒ  ｍｉｘ、すなわちＮＨ４ＯＨとＨ２Ｏ２の混合液による洗浄）を経る。ＳＣ−１は６０℃程度の洗浄処理であり、次にレジスト層の塗布へと移行するまでにポリシリコン層１３上全体に任意の膜厚で自然酸化膜１４が形成される。
【０００９】
そこで、図１（ｂ）に示すように、上記ポリシリコン層１３上に存在する自然酸化膜１４をＤＨＦ洗浄（ｄｉｌｕｔｅＨＦ、すなわちＨＦとＨ２Ｏである希釈ＨＦ（（１：２００〜１：５００）による洗浄）によって除去する。その後、ポリシリコン層１３上にフォトリソグラフィのためのレジスト層１５を塗布する。なお、本実施例では、自然酸化膜１４の除去にＤＨＦ洗浄を用いたが、他のフッ素またはフッ素化合物を用いることができる。またＨ３ＰＯ４水溶液など、リンまたはリン化合物を用いることができる。
【００１０】
次に、図１（ｃ）に示すように、上記ポリシリコン層１３上のレジスト層１５をパターニングし、レジスト層１５をマスクにドライエッチングすることによりポリシリコンゲート電極Ｇを形成する。
【００１１】
上記実施形態の方法によれば、レジスト塗布前にはポリシリコン層１３上にできた任意の厚さの自然酸化膜（１４）は除去される。これにより、ポリシリコン層１３上の状態はレジスト塗布前においてどの場所も同じになる。従って、レジスト層１５のパターニング寸法ＰＨ及びポリシリコン層のエッチングに関する寸法ＥＴは、自然酸化膜の状態に影響されることはなくなる。これにより、ポリシリコンゲート電極Ｇの寸法（ＥＴ）のばらつきは大幅に低減される。
【００１２】
図２は、本発明の実施形態の方法を用いたポリシリコンゲート電極のパターニングを従来方法と比較する特性図である。パターニング寸法は、１ウェハあたり任意の５箇所（５ｐｔｓ／ｗｆ）についてレジスト層のパターニング寸法であるＰＨ寸、ゲート電極となるポリシリコン・エッチ寸法であるＥＴ寸のばらつきが示されている。変換差は、ＰＨ寸に対するＥＴ寸の差であり、露光量の制御で調節することができる。
【００１３】
従来技術では、ポリシリコン層に燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ−１洗浄を経てレジスト層塗布したものであり、自然酸化膜除去に特に注目した洗浄を行わずに、ポリシリコンゲート電極のパターニングを行っている（量産結果も別途示した）。
【００１４】
一方、本発明方法では、ポリシリコン層に燐ガラス塗布〜燐拡散後、燐ガラス除去工程後、ＳＣ−１洗浄を経て、さらにＤＨＦ洗浄を入れてからレジスト層塗布したものであり、自然酸化膜除去に注目した洗浄を行った後ポリシリコンゲート電極のパターニングを達成している。
【００１５】
パターニング寸法において、従来方法に比べて本発明方法を用いた方がＰＨ寸、ＥＴ寸共にばらつきが小さく納まっていることがわかる。ウェハ面内でＰＨ寸の制御に安定性があれば、ＥＴ寸との変換差は露光量次第で制御、調節可能であるので全く問題ない。このようなことから、ハーフ・ミクロン、クウォーター・ミクロンの厳しい要求に応じられるより精度の高いポリシリコンゲート電極のパターニングに寄与する。
【００１６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、レジスト塗布前にはポリシリコン層上にできた任意の厚さの自然酸化膜は除去される。これにより、ポリシリコン層上の状態はどの場所も同じになる。よって、フォトリソグラフィ工程によるレジスト層のパターニング寸法、及びポリシリコン層のエッチ寸法は自然酸化膜の状態に影響されず、ばらつきは大幅に低減される。この結果、ゲート電極の寸法ばらつきが低減できる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、それぞれ本発明における半導体装置の製造方法の一実施形態に係るポリシリコンゲート電極のパターニング工程に関する断面図である。
【図２】本発明の実施形態の方法を用いたポリシリコンゲート電極のパターニングを従来方法と比較する特性図である。
【図３】従来の半導体装置の製造方法に係るポリシリコンゲート電極のパターニングに関する断面図である。
【符号の説明】
１１，３１…Ｓｉ基板
１２，３２…ゲート酸化膜
１３，３３…ポリシリコン層
１４，３４…自然酸化膜
１５，３５…レジスト層
Ｇ…ポリシリコンゲート電極
【図１】
0003551183.tif 000002
【図２】
0003551183.tif 000003
【図３】
0003551183.tif 000004