【事件の表示】
　特願２００３−２８０２１９「薄膜トランジスタ」拒絶査定不服審判事件〔平成１６年　４月　２日出願公開、特開２００４−１０４１０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年７月２５日（優先権主張２００２年９月９日、台湾）の出願であって、平成１８年５月２６日付けで拒絶査定がなされ、これに対し、同年８月２８日に拒絶査定に対する審判請求がなされたものである。
　
　
第２．本願発明
　本願の請求項１ないし５に係る発明は、願書に添付した明細書、特許請求の範囲及び図面の記載からみて、本願の特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項１に係る発明は、
「薄膜トランジスタにおいて、
　透明絶縁基板と、
　該透明絶縁基板の上に形成された導体ゲートと、
　該導体ゲートを被覆する誘電層と、
　該誘電層の上に位置する第１半導体層と、
　該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層と、
　該第２半導体層の上に位置する第１導体層と、
　該第１導体層の上に位置する第２導体層と、
　該第２導体層の上に位置する第３導体層と、
　を具え、該第２半導体層、第１導体層、該第２導体層、該第３導体層が開口を具えて該第１半導体層を露出させ、該第２導体層が薄膜トランジスタのソース／ドレインとされることを特徴とする、薄膜トランジスタ。」
である。
　
　
第３．刊行物に記載された発明
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開２０００−１９４０１２号公報（以下、「刊行物１」という。）には、図２、３、６及び８とともに、以下の事項が記載されている。
　
「【００４９】先ず、ガラス基板で形成される絶縁基板ＳＵＢの上に、厚さ約１５０ｎｍのＡｌ層２２と、厚さ約５０ｎｍのＴｉ層２１をスパッタリングで積層し、その上にレジストパターンを形成し、図２の形状にエッチングする。
【００５０】図２において、ライン１はゲートラインを示し、ライン２は蓄積容量ラインを示す。本構成においては、蓄積容量はゲートラインと電気的に独立に形成されており、ゲートラインと平行に配置される。
【００５１】図６（Ａ１）、（Ｂ１）、図８（Ｅ１）は、それぞれゲートライン１の断面図を示す。これらは同一形状である。」
「【００５３】次に、ゲートライン、蓄積容量ラインを形成した基板表面上に、厚さ約３５０ｎｍの水素を含む窒化シリコン（ＳｉＮ：Ｈ）で形成されたゲート絶縁層２３をプラズマＣＶＤで形成する。その上に厚さ約２００ｎｍの水素を含むアモルファスシリコン（ａ−Ｓｉ：Ｈ）半導体活性層２４を同様プラズマＣＶＤで積層する。その上にＰがドープされたｎ+　型ａ−Ｓｉ：Ｈ半導体コンタクト層２５を、厚さ約３０ｎｍプラズマＣＶＤにより積層する。さらに、コンタクト層２５の上に、厚さ約１５０ｎｍのＣｒ層２６をソース／ドレイン電極用金属層としてスパッタリングにより積層する。
【００５４】なお、厚さ約１５０ｎｍのＣｒ層に換え、厚さ約２０ｎｍのＴｉ層、厚さ約８０ｎｍのＡｌ層、厚さ約８０ｎｍのＴｉ層を順次この順序で積層してもよい。下層Ｔｉ層は、Ａｌの拡散バリアとして機能する。中間のＡｌ層は、主導電層として機能する。上層のＴｉ層は、その上に形成するＩＴＯ層とのコンタクト用層である。
【００５５】その後、ソース／ドレイン電極用金属層２６の上にレジストパターンを形成し、図３の形状３のように積層をエッチングする。形状３は、図２で形成したゲートライン１および蓄積容量ライン２を覆い、ゲートライン１に直交するドレインラインを形成し、さらにドレインラインに連続するＴＦＴ領域を画定する。なお、ゲートラインの接続端子部分からは積層を除去する。
【００５６】なお、図６（Ａ２）、（Ｂ２）、図８（Ｅ２）は、ＴＦＴ領域、ＴＦＴ領域とドレインラインの接続領域、およびゲートラインの断面構造を示す。先に形成したゲートライン１を覆って、ゲート絶縁層２３、半導体活性層２４、半導体コンタクト層２５、ソース／ドレイン電極用金属層２６が積層されている。」
「【００６０】次に、積層パターンを覆って透明電極であるＩＴＯ層２７をスパッタリングで形成する。ＩＴＯ層２７は、たとえば厚さ８０ｎｍである。ＩＴＯ層２７の上にレジストパターンを形成し、ＩＴＯ層２７、ソース／ドレイン電極用金属層２６、半導体コンタクト層２５をエッチング除去する。」
「【００６２】なお、ＩＴＯ層２７に覆われず、先の積層が形成されていたゲートライン上、蓄積容量ライン上の領域は、表面からＩＴＯ層２７、ソース／ドレイン電極金属層２６、半導体コンタクト層２５がエッチングにより除去され、半導体活性層２４が露出した状態となる。ソース／ドレイン電極間にはチャネルのみが残る。蓄積容量の領域では、ストライプ状積層領域上をＩＴＯ層が覆う。
【００６３】図６（Ａ３）は、薄膜トランジスタ部分の断面構造を示す。ＩＴＯ層２７は、ソース領域、ドレイン領域を覆い、その間にギャップを形成している。このギャップ領域においては、ソース／ドレイン電極金属層２６および半導体コンタクト層２５が除去され、半導体活性層２４から形成されたチャネル領域２４’が形成されている。」
「【００７１】図６（Ａ４）は、ＴＦＴ領域の断面構造を示す。チャネルを形成する半導体活性層２４’の表面が絶縁保護層２８で覆われ、チャネルが保護される。また、ＴＦＴと隣接する画素の透明電極との間にも絶縁保護層２８が形成され、絶縁を確実なものとする。」
　
　「ガラス基板で形成される絶縁基板」（００４９段落）、「ゲートライン、蓄積容量ラインを形成した基板表面上」（００５３段落）、「その上に厚さ約２００ｎｍの水素を含むアモルファスシリコン（ａ−Ｓｉ：Ｈ）半導体活性層２４を同様プラズマＣＶＤで積層する。その上にＰがドープされたｎ+ 型ａ−Ｓｉ：Ｈ半導体コンタクト層２５を、厚さ約３０ｎｍプラズマＣＶＤにより積層する。」（００５３段落）、「先に形成したゲートライン１を覆って、ゲート絶縁層２３、半導体活性層２４、半導体コンタクト層２５、ソース／ドレイン電極用金属層２６が積層されている。」（００５６段落）、「先の積層が形成されていたゲートライン上、蓄積容量ライン上の領域は、表面からＩＴＯ層２７、ソース／ドレイン電極金属層２６、半導体コンタクト層２５がエッチングにより除去され、半導体活性層２４が露出した状態となる。」（００６２段落）、「図６（Ａ４）は、ＴＦＴ領域の断面構造を示す。」（００７１段落）との記載より、刊行物１には、「ガラス基板上に形成されたゲートライン１を覆って、ゲート絶縁層２３、水素を含むアモルファスシリコン（ａ−Ｓｉ：Ｈ）半導体活性層２４、Ｐがドープされたｎ+ 型ａ−Ｓｉ：Ｈ半導体コンタクト層２５、ソース／ドレイン電極用金属層２６が積層され、ゲートライン上の領域はソース／ドレイン電極金属層２６、半導体コンタクト層２５がエッチングにより除去され、半導体活性層２４が露出した状態となる、ＴＦＴ。」が記載されている。
　また、「ソース／ドレイン電極用金属層２６」に関して、「厚さ約１５０ｎｍのＣｒ層２６をソース／ドレイン電極用金属層としてスパッタリングにより積層する。」（００５３段落）及び「なお、厚さ約１５０ｎｍのＣｒ層に換え、厚さ約２０ｎｍのＴｉ層、厚さ約８０ｎｍのＡｌ層、厚さ約８０ｎｍのＴｉ層を順次この順序で積層してもよい。下層Ｔｉ層は、Ａｌの拡散バリアとして機能する。中間のＡｌ層は、主導電層として機能する。上層のＴｉ層は、その上に形成するＩＴＯ層とのコンタクト用層である。」（００５４段落）との記載より、刊行物１には、「下層Ｔｉ層」、「主導電層」である「中間のＡｌ層」、「上層のＴｉ層」の「積層」構造が記載されている。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「ガラス基板上に形成されたゲートライン１を覆って、ゲート絶縁層２３、水素を含むアモルファスシリコン（ａ−Ｓｉ：Ｈ）半導体活性層２４、Ｐがドープされたｎ+ 型ａ−Ｓｉ：Ｈ半導体コンタクト層２５、及び、下層Ｔｉ層、主導電層である中間のＡｌ層、上層のＴｉ層の積層構造からなるソース／ドレイン電極用金属層２６が積層され、ゲートライン上の領域はソース／ドレイン電極金属層２６、半導体コンタクト層２５がエッチングにより除去され、半導体活性層２４が露出した状態となる、ＴＦＴ。」
　
　
第４．対比
　本願発明と刊行物発明とを対比・検討する。
（ａ）刊行物発明の「ＴＦＴ」は、本願発明の「薄膜トランジスタ」に相当する。
（ｂ）刊行物発明の「ガラス基板」、「ゲートライン１」、「ゲート絶縁層２３」、「水素を含むアモルファスシリコン（ａ−Ｓｉ：Ｈ）半導体活性層２４」、「Ｐがドープされたｎ+ 型ａ−Ｓｉ：Ｈ半導体コンタクト層２５」、「下層Ｔｉ層」、「主導電層である中間のＡｌ層」、「上層のＴｉ層」は、これらが順に下から上へと積層されていることを勘案すれば、それぞれ、本願発明の「透明絶縁基板」、「該透明絶縁基板の上に形成された導体ゲート」、「該導体ゲートを被覆する誘電層」、「該誘電層の上に位置する第１半導体層」、「該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層」、「該第２半導体層の上に位置する第１導体層」、「該第１導体層の上に位置する第２導体層」、「該第２導体層の上に位置する第３導体層」に相当する。
（ｃ）刊行物発明の「ゲートライン上の領域はソース／ドレイン電極金属層２６、半導体コンタクト層２５がエッチングにより除去され、半導体活性層２４が露出した状態となる」構成は、「ソース／ドレイン電極用金属層２６」が「下層Ｔｉ層、主導電層である中間のＡｌ層、上層のＴｉ層の積層構造からなる」のであるから、本願発明の「該第２半導体層、第１導体層、該第２導体層、該第３導体層が開口を具えて該第１半導体層を露出させ」る構成に相当する。
　
　したがって、本願発明と刊行物発明とは、
「薄膜トランジスタにおいて、
　透明絶縁基板と、
　該透明絶縁基板の上に形成された導体ゲートと、
　該導体ゲートを被覆する誘電層と、
　該誘電層の上に位置する第１半導体層と、
　該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層と、
　該第２半導体層の上に位置する第１導体層と、
　該第１導体層の上に位置する第２導体層と、
　該第２導体層の上に位置する第３導体層と、
　を具え、該第２半導体層、第１導体層、該第２導体層、該第３導体層が開口を具えて該第１半導体層を露出させることを特徴とする、薄膜トランジスタ。」
である点で一致し、以下の点で一応相違する。
　
（相違点）
　本願発明は、「該第２導体層が薄膜トランジスタのソース／ドレインとされる」のに対して、刊行物発明は、「下層Ｔｉ層、主導電層である中間のＡｌ層、上層のＴｉ層の積層構造」が「ソース／ドレイン電極用金属層２６」となっている点。
　
　
第５．当審の判断
　以下、上記相違点について検討する。
　薄膜トランジスタに限らず、一般の電界効果トランジスタにおいて、キャリアとなる電荷がソースからチャネルを介してドレインへの経路を流れることは当業者における技術常識であり、その際に、電界効果トランジスタに対する電荷の入力側及び出力側が、それぞれソース及びドレインとして機能することも、同様に当業者における技術常識である。
　よって、刊行物発明においても、「ソース」「電極用金属層２６」を構成する「主導電層である中間のＡｌ層」が「ＴＦＴ」のソースの一部として機能し、「ドレイン電極用金属層２６」を構成する「主導電層である中間のＡｌ層」が「ＴＦＴ」のドレインの一部として機能していることは、明らかであって、実質的に本願発明の「該第２導体層が薄膜トランジスタのソース／ドレインとされる」構成を備えていることになるから、上記相違点は、実質的なものではない。
　
　したがって、本願発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
　
第６．むすび
　以上のとおりであるから、本願は、請求項２ないし５に係る発明について検討するまでもなく、特許法第２９条第１項第３号の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。