(57)【特許請求の範囲】
【請求項１】
起動信号が与えられたときに電流の流れが開始されて所定レベルの第１及び第２の制御信号を出力し、該起動信号の停止後も該第１及び第２の制御信号を継続して出力する定電流部と、
それぞれダイオード接続された２つの相補的な導電型のトランジスタを順方向に直列接続して構成した第１及び第２の定電圧素子を有し、前記起動信号が与えられたときには該起動信号とこれに基づいて前記定電流部から出力される前記第１の制御信号によってこれらの第１及び第２の定電圧素子に電流を流して第１の基準電圧を出力し、該起動信号が停止したときには該第２の定電流素子の電流を停止して該第１の基準電圧よりも低い第２の基準電圧を出力する基準電圧部と、
前記第２の制御信号が与えられたときに前記基準電圧部から出力される第１または第２の基準電圧に対応した一定の内部電圧を出力する出力部とを、
備えたことを特徴とする定電圧回路。
【請求項２】
前記出力部は、高負荷モードを指定するモード信号が与えられたときに、前記第２の制御信号及び前記第１または第２の基準電圧にかかわらず、外部から与えられる電源電圧を前記内部電圧として出力するスイッチ手段を有することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記定電流部は、
前記第１の制御信号を出力する第１のノードと電源電位との間に接続されて該第１の制御信号で導通状態が制御される第１のトランジスタと、
前記第２の制御信号を出力する第２のノードと電源電位との間に接続されて前記第１の制御信号で導通状態が制御される第２のトランジスタと、
前記第１のノードと第３のノードとの間に接続されて前記第２の制御信号で導通状態が制御される第３のトランジスタと、
前記第３のノードと接地電位との間に接続された抵抗と、
前記第２のノードと接地電位との間に接続されて前記第２の制御信号で導通状態が制御される第４のトランジスタと、
前記第１のノードと前記第３のノードとの間に接続されて前記起動信号で導通状態が制御される第５のトランジスタとを有し、
前記基準電圧部は、
基準電圧を出力する第４のノードと電源電位との間に接続されて前記第１の制御信号で導通状態が制御される第６のトランジスタと、
前記第４のノードと接地電位との間に接続された前記第１の定電圧素子と、
前記起動信号が与えられたときに前記第１の定電圧素子と並列に接続される前記第２の定電圧素子とを有し、
前記出力部は、
非反転入力端子に前記基準電圧が与えられ、反転入力端子が前記内部電圧の出力される出力ノードに接続され、前記第２の制御信号でバイアス電流が制御される差動増幅器と、
電源電位と前記出力ノードとの間に接続されて前記差動増幅器の出力信号で導通状態が制御される第７のトランジスタと、
前記出力ノードと接地電位との間に接続されて前記第２の制御信号で導通状態が制御される第８のトランジスタとを、
有することを特徴とする請求項１記載の定電圧回路。
【請求項４】
前記定電流部は、
前記第１の制御信号を出力する第１のノードと電源電位との間に接続されて該第１の制御信号で導通状態が制御される第１のトランジスタと、
前記第２の制御信号を出力する第２のノードと電源電位との間に接続されて前記第１の制御信号で導通状態が制御される第２のトランジスタと、
前記第１のノードと第３のノードとの間に接続されて前記第２の制御信号で導通状態が制御される第３のトランジスタと、
前記第３のノードと接地電位との間に接続された第１の抵抗と、
前記第２のノードと接地電位との間に接続されて前記第２の制御信号で導通状態が制御される第４のトランジスタと、
前記第１のノードと前記第３のノードとの間に接続されて前記起動信号で導通状態が制御される第５のトランジスタとを有し、
前記基準電圧部は、
基準電圧を出力する第４のノードと電源電位との間に接続されて前記第１の制御信号で導通状態が制御される第６のトランジスタと、
前記第４のノードと接地電位との間に接続された前記第１の定電圧素子と、
前記起動信号が与えられたときに前記第１の定電圧素子と並列に接続される前記第２の定電圧素子とを有し、
前記出力部は、
非反転入力端子に前記基準電圧が与えられ、反転入力端子が第５のノードに接続され、前記第２の制御信号でバイアス電流が制御される差動増幅器と、
電源電位と前記内部電圧の出力される出力ノードとの間に接続されて前記差動増幅器の出力信号で導通状態が制御される第７のトランジスタと、
前記出力ノードと前記第５のノードとの間に接続された第２の抵抗と、
前記第５のノードと接地電位との間に接続されて前記第２の制御信号で導通状態が制御される第８のトランジスタと、
前記第１の抵抗と並列に接続されて前記起動信号に従って導通状態が制御される第９のトランジスタとを、
有することを特徴とする請求項１記載の定電圧回路。
【請求項５】
前記出力部は、電源電位と前記出力ノードとの間に接続されてモード信号で導通状態が制御されるスイッチ用のトランジスタを有することを特徴とする請求項３または４記載の定電圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵して、内部回路に供給する一定の電圧を発生させるための定電圧回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平５−２０５４６９号公報
【特許文献２】
特許第２９２８５３１号明細書
【特許文献３】
米国特許第５１０３１５８号明細書
【特許文献４】
米国特許第５９４２８０９号明細書
【０００４】
図２は、前記特許文献１に記載された従来の内部電源電圧発生回路の構成図である。
【０００５】
この内部電源電圧発生回路は、半導体メモリ装置に内蔵されて外部電源電圧ＶＥＸＴから内部電源電圧ＶＩＮＴを発生させるもので、基準電圧発生部５０、電圧感知部１００、ラッチ部２００、基準電圧制御部３００、及び内部電源電圧発生部４００で構成されている。
【０００６】
電圧感知部１００は、パッドＰＡＤに印加される電圧を感知するもので、このパッドＰＡＤと接地電圧ＶＳＳの間に、負荷用の複数のトランジスタＰ１〜Ｐ４と抵抗素子Ｒ１が直列接続され、トランジスタＰ４と抵抗素子Ｒ１の接続点に、インバータＩＮＶ１〜ＩＮＶ３からなるインバータチェーンが接続されている。インバータＩＮＶ２の出力端子は、スイッチ用のトランジスタＮ１ゲートに接続され、インバータＩＮＶ３の出力端子に、このトランジスタＮ１のチャネルの一端が接続されている。トランジスタＮ１のチャネルの他端は、ラッチ部２００に接続されている。
【０００７】
ラッチ部２００は、外部電源電圧ＶＥＸＴに接続された抵抗素子Ｒ２と、この抵抗素子Ｒ２を介して蓄積される電位を伝送及びラッチするためのインバータＩＮＶ４，ＩＮＶ５で構成され、その出力信号が基準電圧制御部３００に連続的に供給されている。
【０００８】
基準電圧制御部３００は、ラッチ部２００の出力信号で制御されるトランスミッションゲートＴＭ１と、このトランスミッションゲートＴＭ１の出力側に接続されたプルアップ用のトランジスタＴ１で構成されている。トランスミッションゲートＴＭ１の入力側と出力側には、公知の基準電圧発生装置５０と公知の差動増幅器による内部電源電圧発生部４０がそれぞれ接続されている。
【０００９】
このような内部電源電圧発生回路において、例えばバーンイン試験等において、内部に高電圧を印加してメモリ回路等の試験を行う場合、パッドＰＡＤに所定の電圧（例えば、外部電源電圧ＶＥＸＴ）が印加される。電圧感知部１００のインバータＩＮＶ１の入力側は“Ｈ”レベルとなり、トランジスタＮ１はターンオンされて“Ｌ”レベルが出力される。これにより、ラッチ部２００の出力信号は“Ｈ”となる。
【００１０】
従って、基準電圧制御部３００のトランスミッションゲートＴＭ１はターンオフし、基準電圧発生装置５０の基準電圧ＶＲＥＦは遮断される。このとき、トランジスタＴ１のゲートには、ラッチ部２００の出力信号がインバータＩＮＶ６で反転されて与えられる。これにより、トランジスタＴ１はターンオンし、基準電圧制御部３００の出力は外部電源電圧ＶＥＸＴとなり、内部電源電圧発生部４００から、外部電源電圧ＶＥＸＴが内部電源電圧ＶＩＮＴとして出力される。
【００１１】
次に、通常動作時、即ちパッドＰＡＤに電圧が印加されないとき、電圧感知部１００のインバータＩＮＶ１の入力側は“Ｌ”である。これにより、トランジスタＮ１はターンオフされる。ラッチ部２００の入力側は、抵抗素子Ｒ２によってプルアップされて“Ｈ”となり、このラッチ部２００の出力信号は“Ｌ”となる。従って、基準電圧制御部３００のトランスミッションゲートＴＭ１はターンオンし、基準電圧発生装置５０から出力された基準電圧ＶＲＥＦが内部電源電圧発生部４００へ伝送される。この時、トランジスタＴ１はターンオフされる。これにより、内部電源電圧発生部４００から、基準電圧ＶＲＥＦに応じて一定の内部電源電圧ＶＩＮＴが出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の内部電源電圧発生回路では、次のような課題があった。即ち、公知技術として記載された内部電源電圧発生部４００のトランジスタＴ６のゲートには、基準電圧制御部３００から動作モードに応じて、基準電圧ＶＲＥＦまたは外部電源電圧ＶＥＸＴが与えられるようになっている。トランジスタＴ６は、差動増幅器に流れるバイアス電流を制御するものである。このため、基準電圧ＶＲＥＦのレベルによっては、内部電源電圧発生部４００での適切な動作が不可能になり、所望の内部電源電圧ＶＩＮＴが得られなくなるおそれがあった。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明は、定電圧回路を、起動信号が与えられたときに電流の流れが開始されて所定レベルの第１及び第２の制御信号を出力し、該起動信号の停止後も該第１及び第２の制御信号を継続して出力する定電流部と、それぞれダイオード接続された２つの相補的な導電型のトランジスタを順方向に直列接続して構成した第１及び第２の定電圧素子を有し、前記起動信号が与えられたときには該起動信号とこれに基づいて前記定電流部から出力される前記第１の制御信号によってこれらの第１及び第２の定電圧素子に電流を流して第１の基準電圧を出力し、該起動信号が停止したときには該第２の定電流素子の電流を停止して該第１の基準電圧よりも低い第２の基準電圧を出力する基準電圧部と、前記第２の制御信号が与えられたときに前記基準電圧部から出力される第１または第２の基準電圧に対応した一定の内部電圧を出力する出力部とで構成している。
【００１４】
本発明によれば、以上のように定電圧回路を構成したので、次のような動作が行われる。
【００１５】
定電圧回路に外部からの電源電圧が印加され、更に起動信号が与えられると、定電流部に電流が流れ始め、所定レベルの第１及び第２の制御信号が出力される。第１の制御信号は基準電圧部に与えられ、これと同時に与えられている起動信号によって、この基準電圧部から第２の基準電圧が出力される。第２の基準電圧は出力部に与えられ、この出力部から第２の基準電圧に対応した一定の内部電圧が出力される。
【００１６】
次に、起動信号が停止しても、定電流部からは第１及び第２の制御信号が引き続き出力される。基準電圧部では、起動信号が停止したことにより、第２の基準信号に代わって、これよりも低い第１の基準信号が出力される。第１の基準電圧は出力部に与えられ、この出力部から第１の基準電圧に対応した一定の内部電圧が出力される。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す定電圧回路の回路図である。
この定電圧回路は、半導体集積回路に内蔵されて、外部から与えられる電源電圧ＶＤＤ（例えば、５Ｖ）から、内部回路に供給するための一定の内部電圧ＶＯＵＴを発生させるもので、定電流部１０、基準電圧部２０及び出力部３０を備えている。
【００１８】
定電流部１０は、ソースに電源電圧ＶＤＤが与えられ、ドレインがそれぞれノードＮ１，Ｎ２に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１，１２を有している。ＰＭＯＳ１１，１２のゲートは、ノードＮ１に接続されている。更に、ノードＮ１には、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３のドレインが接続され、このＮＭＯＳ１３のソースがノードＮ３に接続され、このノードＮ３が抵抗１４を介して接地電圧ＧＮＤに接続されている。
【００１９】
一方、ノードＮ２には、ＮＭＯＳ１５のドレインが接続され、このＮＭＯＳ１５のソースが接地電圧ＧＮＤに接続されている。ＮＭＯＳ１３，１５のゲートは、ノードＮ２に接続されている。また、ＮＭＯＳ１３のドレインとソースには、ＮＭＯＳ１６のドレインとソースがそれぞれ接続され、このＮＭＯＳ１６のゲートに、起動用のスタート信号ＳＴＡが与えられるようになっている。そして、この定電流部１０のノードＮ１，Ｎ２から、それぞれ基準電圧部２０と出力部３０のバイアス電流を制御する制御電圧が出力されるようになっている。
【００２０】
基準電圧部２０は、ソースに電源電圧ＶＤＤが与えられ、ゲートとドレインがそれぞれノードＮ１，Ｎ４に接続されたＰＭＯＳ２１を有している。ノードＮ４には、定電圧素子２２，２３の一端が接続されている。定電圧素子２２の他端は接地電圧ＧＮＤに直接接続され、定電圧素子２３の他端は、スタート信号ＳＴＡによってオン・オフ制御されるＮＭＯＳ２４を介して、接地電圧ＧＮＤに接続されている。
【００２１】
定電圧素子２２，２３は、いずれも同様の構成で、例えば定電圧素子２２は、ダイオード接続されたＰＭＯＳ２２ａとＮＭＯＳ２２ｂを、順方向に直列接続したものである。この基準電圧部２０では、定電圧素子２２，２３のディメンジョン等の定数を調整することにより、例えば、定電圧素子２２のみに所定のバイアス電流が流れた時に、１．７Ｖの基準電圧ＶＲＦ１がノードＮ４に出力され、定電圧素子２２，２３の両方に所定のバイアス電流が流れた時には、この基準電圧ＶＲＦ１よりも高い、３．０Ｖ程度の基準電圧ＶＲＦ２が出力されるようになっている。
【００２２】
出力部３０は、差動増幅器をボルテージフォロワ接続したバッファアンプで、非反転入力端子に相当するＮＭＯＳ３１のゲートがノードＮ４に接続され、反転入力端子に相当するＮＭＯＳ３２のゲートが、出力ノードＮＯに接続されている。ＮＭＯＳ３１，３２のドレインは、それぞれＰＭＯＳ３３，３４を介して電源電圧ＶＤＤに接続され、これらのＰＭＯＳ３３，３４のゲートは、ＭＯＳ３２のドレインに接続されている。また、ＮＭＯＳ３１，３２のソースは、共通のＮＭＯＳ３５を介して接地電圧ＧＮＤに接続されている。
【００２３】
更に、出力ノードＮＯと電源電圧ＶＤＤの間には、ＰＭＯＳ３６，３７が並列に接続されている。ＰＭＯＳ３６のゲートはＮＭＯＳ３１のドレインに接続され、ＰＭＯＳ３７のゲートには、モード信号ＭＯＤが与えられるようになっている。また、出力ノードＮＯと接地電圧ＧＮＤの間にはＮＭＯＳ３８が接続され、このＮＭＯＳ３８のゲートは、ＮＭＯＳ３５のゲートと共に、定電流部１０のノードＮ２に接続されている。そして、出力ノードＮＯから内部電圧ＶＯＵＴが出力されるようになっている。
【００２４】
次に、図１の定電圧回路の動作を、スタートモード（１）、通常モード（２）及び高負荷モード（３）に分けて説明する。
【００２５】
（１）  スタートモード
スタート信号ＳＴＡとモード信号ＭＯＤがそれぞれ“Ｌ”，“Ｈ”になるような状態で，電源電圧ＶＤＤ（例えば、５Ｖ）を印加すると、定電流部１０を構成するトランジスタは、すべてオフ状態のままである。このため、ノードＮ１，Ｎ２は、ハイインピーダンス状態となり、基準電圧部２０及び出力部３０の動作は停止され、内部電圧ＶＯＵＴは出力されない。
【００２６】
ここで、スタート信号ＳＴＡを“Ｈ”にすると、ＮＭＯＳ１６がオン状態になって定電流部１０が起動され、ＰＭＯＳ１１、ＮＭＯＳ１３，１６、及び抵抗１４には、これらの回路定数で規定される一定の電流が流れる。また、ＰＭＯＳ１２及びＮＭＯＳ１５にも、同様に一定の電流が流れる。これにより、ノードＮ１，Ｎ２には、それぞれ基準電圧部２０と出力部３０のバイアス電流を制御する制御電圧が出力される。
【００２７】
基準電圧部２０では、ノードＮ１の制御電圧でＰＭＯＳ２１がオン状態となり、スタート信号ＳＴＡによってＮＭＯＳ２４がオン状態となっているので、ノードＮ４から、２つの定電圧素子２２，２３で合成された基準電圧ＶＲＦ２（３Ｖ）が出力される。基準電圧ＶＲＦ２は、出力部３０のＮＭＯＳ３１のゲートに与えられる。
【００２８】
出力部３０では、ボルテージフォロワ接続された差動増幅器の動作により、出力側であるＮＭＯＳ３１のドレインのレベルがＰＭＯＳ３６のゲートに与えられ、このＰＭＯＳ３６のドレインの電圧、即ち内部電圧ＶＯＵＴがＮＭＯＳ３２のゲートにフィードバックされる。これにより、ＮＭＯＳ３１，３２のゲートが同レベルになるようにＰＭＯＳ３６の導通状態が制御され、出力ノードＮＯから、基準電圧ＶＲＦ２と同じ３Ｖの内部電圧ＶＯＵＴが出力される。
【００２９】
（２）  通常モード
スタート信号ＳＴＡを“Ｈ”にすることによって定電圧回路を動作させ、スタートモードの３Ｖの内部電圧ＶＯＵＴが出力された後、このスタート信号ＳＴＡを“Ｌ”にすると通常モードとなる。
【００３０】
定電流部１０では、スタート信号ＳＴＡが“Ｌ”になるとＮＭＯＳ１６はオフ状態となるが、これと並列に接続されたＮＭＯＳ１３が既にオン状態となっているので、この定電流部１０の動作は継続される。一方、基準電圧部２０では、スタート信号ＳＴＡが“Ｌ”になるとＮＭＯＳ２４がオフ状態となる。これにより、定電圧素子２３が切り離され、ノードＮ４から定電圧素子２２単独の基準電圧ＶＲＦ１（１．７Ｖ）が出力される。更に、この基準電圧ＶＲＦ１は出力部３０で電力増幅され、出力ノードＮＯから、１．７Ｖの内部電圧ＶＯＵＴが出力される。
【００３１】
（３）  高負荷モード
バーンイン試験等において、電源電圧ＶＤＤをそのまま内部回路に対する内部電圧ＶＯＵＴとして印加する高負荷モードでは、モード信号ＭＯＤを“Ｌ”に設定する。これにより、出力部３０のＮＭＯＳ３７がオン状態となり、スタート信号ＳＴＡや定電流部１０及び基準電圧部２０の動作とは無関係に、電源電圧ＶＤＤがそのまま内部電圧ＶＯＵＴとして出力される。
【００３２】
以上のように、この第１の実施形態の定電圧回路は、定電流部１０によって基準電圧部２０及び出力部３０のバイアス電流を制御するための制御電圧を生成するようにしているので、起動時においても正常な基準電圧ＶＲＦ２を出力することができ、常に安定した内部電圧ＶＯＵＴを供給することができる。
【００３３】
また、スタートモードと通常モードで、異なる内部電圧ＶＯＵＴを出力することができるので、動作モードに応じて適切な内部電圧の供給が可能になる。しかも、起動用のＮＭＯＳ１６を定電流用のＮＭＯＳ１３に並列に接続しているので、スタートモードの時に、このＮＭＯＳ１６をオン状態にしても定電流部１０に流れる電流は抵抗１４で制限され、過大な電流が流れることがないという利点がある。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す定電圧回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３５】
この定電圧回路は、図１の定電圧回路における出力部３０に代えて、構成が若干異なる出力部３０Ａを設けている。この出力部３０Ａでは、ＰＭＯＳ３６，３７のドレインを出力ノードＮＯに接続し、この出力ノードＮＯとＮＭＯＳ３２のゲートが接続されるノードＮ５との間に抵抗３９を挿入している。更に、抵抗３９と並列にスイッチ用のＰＭＯＳ４０を接続し、このＰＭＯＳ４０のゲートにスタート信号ＳＴＡをインバータ４１で反転した信号を印加し、オン・オフ制御するようにしている。その他の構成は、図１と同様である。
【００３６】
次に、動作を説明する。
起動時に、スタート信号ＳＴＡとモード信号ＭＯＤが、それぞれ“Ｌ”，“Ｈ”になるような状態で電源電圧ＶＤＤが印加され、その後、スタート信号ＳＴＡが“Ｈ”になると、出力部３０Ａにおけるインバータ４１の出力信号は“Ｌ”となる。これにより、ＰＭＯＳ４０はオン状態となり、抵抗３９は短絡されて図１と同様の定電圧回路となる。従って、スタートモードにおける動作は、図１の定電圧回路と同様である。
【００３７】
次に、スタート信号ＳＴＡが“Ｌ”にされて通常モードになると、ＰＭＯＳ４０はオフ状態となり、出力ノードＮＯとＮＭＯＳ３２のゲートの間に抵抗３９が挿入される。これにより、ＮＭＯＳ３２のゲートには、内部電圧ＶＯＵＴから抵抗３９で電圧降下したレベルがフィードバックされる。抵抗３９による電圧降下をＶ３９とすると、出力部３０における差動増幅器では、ＮＭＯＳ３１，３２のゲートのレベルが等しくなるように動作するので、内部電圧ＶＯＵＴから電圧Ｖ３９を引いた値が、基準電圧ＶＲＦ１に等しくなる。従って、内部電圧ＶＯＵＴは、基準電圧ＶＲＦ１＋電圧Ｖ３９となる。一般的に、トランジスタによる定電圧素子の温度特性は負の温度傾きを持つのに対して、抵抗の温度特性は正の温度傾きを有する。これにより、内部電圧ＶＯＵＴにおける温度特性が相殺されて、その傾きが小さくなる。
【００３８】
また、モード信号ＭＯＤを“Ｌ”に設定する高負荷モードにおける動作は、図１の定電圧回路と同様である。
【００３９】
以上のように、この第２の実施形態の定電圧回路は、通常モードにおいて、出力ノードＮＯとＮＭＯＳ３２のゲートの間に抵抗３９が挿入される回路構成となっているので、第１の実施形態と同様の利点に加えて、内部電圧ＶＯＵＴの温度による変化を小さくすることができるという利点がある。
【００４０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４１】
（ａ）  定電流部１０、基準電圧部２０及び出力部３０の回路構成は、例示したものに限定されない。同様の機能を有するものであれば、どのような回路構成でも適用可能である。
【００４２】
（ｂ）  出力部３０は、モード信号ＭＯＤによって高負荷モードが指定されたときに、電源電圧ＶＤＤをそのまま内部電圧ＶＯＵＴとして出力するためのＰＭＯＳ３７を有しているが、そのような機能を必要としない場合には、これを削除しても良い。
【００４３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、起動信号で起動されて所定レベルの第１及び第２の制御信号を出力する定電流部と、これらの第１及び第２の制御信号によってそれぞれ制御される基準電圧部と出力部を有している。これにより、基準電圧部で安定した基準電圧が発生され、出力部から安定した内部電圧を出力することができる。更に、基準電圧部では、起動信号の有無により、２種類の基準電圧を発生することができる。
【００４４】
第２及び第５の発明によれば、モード信号で高負荷モードが指定されたときに、外部から与えられる電源電圧を内部電圧として出力するスイッチ手段を有している。これにより、３種類の内部電圧を切り替えて出力することができる。
【００４５】
第３の発明によれば、起動信号で導通状態が制御される第５のトランジスタに直列に、定電流発生用の抵抗が挿入されるようになっている。これにより、スタートモード時に定電流部に大電流が流れるおそれがない。
【００４６】
第４の発明によれば、出力部のフィードバックループに抵抗を挿入している。これにより、半導体による定電圧素子の負の温度特性が抵抗による正の温度特性で相殺され、温度による変動の少ない内部電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す定電圧回路の回路図である。
【図２】従来の内部電源電圧発生回路の構成図である。
【図３】本発明の第２の実施形態を示す定電圧回路の回路図である。
【符号の説明】
１０    定電流部
１１，１２，２１，３６，３７，４０    ＰＭＯＳ
１３，１５，１６，２４，３５，３８    ＮＭＯＳ
２０    基準電圧部
２２，２３    定電圧素子
３０，３０Ａ    出力部
１４，３９    抵抗
【要約】【課題】安定した内部電圧を供給することができる定電圧回路を提供する。
【解決手段】起動信号ＳＴＡを“Ｈ”にすると定電流部１０に電流が流れ、ノードＮ１，Ｎ２には、それぞれ基準電圧部２０及び出力部３０に対するバイアス用の制御電圧が発生する。これにより、基準電圧部２０に所定の電流が流れ、ノードＮ４に基準電圧ＶＲＦが出力される。なお、起動信号ＳＴＡが“Ｌ”のときは、定電流素子２２のみの基準電圧ＶＲＦ１（例えば１．７Ｖ）となり、起動信号ＳＴＡが“Ｈ”のときは、定電流素子２２，２３が並列接続されて基準電圧ＶＲＦ２（例えば３Ｖ）となる。基準電圧ＶＲＦは、ボルテージフォロワ接続された差動増幅器を有する出力部で電力増幅され、この基準電圧ＶＲＦに対応する内部電圧ＶＯＵＴが出力される。
【選択図】      図１【図１】
0003561716.tif 000002
【図２】
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【図３】
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