(57)【特許請求の範囲】
【請求項１】
薄膜半導体層と、該薄膜半導体層に電気的に接続するアルミニウム系材料膜とを形成した後、該アルミニウム系材料膜上にマスクを形成し、該マスクを用いて前記アルミニウム系材料膜をエッチングしてソース電極とドレイン電極とを形成した後、前記マスクを剥離し、その後、全面にオーバーコート膜を形成する薄膜トランジスタの製造方法において、
前記薄膜半導体層上を保護するチャネル保護膜が形成されてから前記アルミニウム系材料膜をエッチングした後、前記マスクを剥離する前に、前記ドレイン電極と対向する前記ソース電極の側壁及び前記ソース電極と対向する前記ドレイン電極の側壁を酸化して酸化アルミニウム層を形成することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記アルミニウム系材料膜のエッチングは、酸化性ガスを含むエッチングガスを用いたドライエッチングであることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、アクティブマトリクス型ＬＣＤ（ＡＭ−ＬＣＤ）の高精細化が益々進み、これに伴いＡＭ−ＬＣＤにスイッチング素子として用いられる薄膜トランジスタの微細化も進んでいる。この種の薄膜トランジスタの製造方法としては、図３および図４の工程断面図に示すような方法が知られている。この方法は、図３（Ａ）に示すように、まずガラス基板１の上に例えばクロム（Ｃｒ）でなるゲート電極２を形成した後、全面にゲート絶縁膜３を堆積させる。その後、ゲート絶縁膜３の上にアモルファスシリコンでなる半導体層４を堆積させ、ゲート電極２と対向する位置に半導体層４が残るようにパターニングを行う。次に、半導体層４の上に例えば窒化シリコン（ＳｉＮ）でなるチャネル保護膜５を形成した後、半導体層４およびチャネル保護膜５上に、ソース・ドレインとしてのｎ＋−Ｓｉ層６、６を形成する。また、ゲート絶縁膜３の上には、半導体層４の側方にＩＴＯでなる画素電極７を形成する。
【０００３】
次に、図３（Ｂ）に示すように、全面にクロム（Ｃｒ）でなるバリヤ層８をスパッタ法により堆積させ、続いてアルミニウム（Ａｌ）膜９をスパッタ法により堆積させる。その後、アルミニウム膜９上にフォトレジスト１０を塗布し、露光、現像を行って同図（Ｂ）に示すようなパターンを形成する。次に、図４（Ａ）に示すように、フォトレジスト１０をマスクとして異方性エッチングを行ってアルミニウム膜９とバリヤ層８をパターニングしてソース・ドレイン電極９Ａ、９Ａを形成する。その後、フォトレジスト１０を剥離すると図４（Ａ）に示すような構造となる。その後、図４（Ｂ）に示すように、全面に窒化シリコン（ＳｉＮ）でなるオーバーコート膜１１をプラズマＣＶＤ法により堆積させることにより、画素電極７に接続された薄膜トランジスタが完成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の薄膜トランジスタの製造方法では、オーバーコート膜１１を成膜する際の温度が２５０〜３５０°Ｃなるため、アルミニウム膜９からサイドヒロック９Ｂが発生して画素電極７の開口率を低下させたり、半導体層４のチャネル領域上、すなわち、ソース・ドレイン電極間の距離が短かくなりトランジスタ制御特性が劣化したり、場合によっては、ソース・ドレイン電極同士が短絡したり、他の配線と短絡するなどの問題がある。このような問題は、薄膜トランジスタの微細化が進むにしたがって増大する。
そこで、この発明は、アルミニウム系材料で形成されたソース・ドレイン電極にサイドヒロックが発生するのを防止した、薄膜トランジスタおよびその製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
請求項１記載の発明は、薄膜半導体層と該薄膜半導体層に電気的に接続するアルミニウム系材料膜とを形成した後、該アルミニウム系材料膜上にマスクを形成し、該マスクを用いて前記アルミニウム系材料膜をエッチングしてソース電極とドレイン電極とを形成した後、前記マスクを剥離し、その後、全面にオーバーコート膜を形成する薄膜トランジスタの製造方法において、
前記薄膜半導体層上を保護するチャネル保護膜が形成されてから前記アルミニウム系材料膜をエッチングした後、前記マスクを剥離する前に、前記ドレイン電極と対向する前記ソース電極の側壁及び前記ソース電極と対向する前記ドレイン電極の側壁を酸化して酸化アルミニウム層を形成することを、解決手段としている。
請求項５記載の発明は、前記アルミニウム系材料膜のエッチングが、酸化性ガスを含むエッチングガスを用いたドライエッチングであることを特徴としている。
【０００６】
【作用】
請求項１記載の発明においては、酸化処理をアルミニウム系材料膜をエッチングした後マスクを剥離する前に施すため、アルミニウム系材料膜の表面は酸化されず、アルミニウム系材料膜の側壁のみに酸化アルミニウム層が形成される。このため、ソース電極およびドレイン電極に他の配線を接続する場合に酸化アルミニウム層による支障がない。そして、オーバーコート膜を成膜する際にサイドヒロックの発生を防止することが可能となる。また、請求項２記載の発明においては、アルミニウム系材料膜をエッチングする際に、エッチングガスが酸化性ガスを含むため、エッチングと同時にソース電極およびドレイン電極の側壁に酸化アルミニウム層を形成することが可能となる。
【０００７】
【実施例】
以下、この発明に係る薄膜トランジスタおよびその製造方法の詳細を図面に示す実施例に基づいて説明する。なお、本実施例は、本発明を液晶表示パネルに作成される薄膜トランジスタに適用したものである。図１および図２は本実施例の薄膜トランジスタの製造工程を示す工程断面図である。
まず、本実施例では、図１（Ａ）に示すように、ガラス基板２１上に、スパッタ法により堆積された、膜厚が例えば１０００Åのクロム（Ｃｒ）膜を、フォトリソグラフィー技術およびエッチング技術を用いて加工してゲート電極２２を形成する。その後、膜厚が例えば４０００Åの、窒化シリコン（ＳｉＮ）でなるゲート絶縁膜２３を全面に堆積させる。次に、ゲート絶縁膜２３の上に真性のアモルファスシリコン（ａ−Ｓｉ）膜を膜厚が例えば５００Åとなるように成膜し、このａ−Ｓｉ膜をフォトリソグラフィー技術およびエッチング技術を用いて加工し、ゲート電極２２と対向する位置に半導体層２４を形成する。その後、半導体層２４の上に、膜厚が例えば１０００Åの窒化シリコン（ＳｉＮ）膜でなるチャネル保護層２５をパターン形成する。このチャネル保護層２５は、その両側で半導体層２４のソース・ドレイン領域を露出させるように形成されている。その後、チャネル保護層２５の両側に露出する半導体層２４およびチャネル保護層２５の上に、膜厚が例えば５００Åのｎ＋：ａ−Ｓｉ層２６をパターン形成する。このｎ＋：ａ−Ｓｉ層２６は、チャネル保護層２５の上で離間するように分離されている。その後、半導体層２４の側方のゲート絶縁膜２３上に、ＩＴＯでなる画素電極２７をパターン形成する。
【０００８】
次に、全面に、例えばクロム（Ｃｒ）でなるバリヤ層２８を膜厚が例えば２５０Åとなるようにスパッタ法により堆積させる。続いて、バリヤ層２８の上にアルミニウム膜２９を膜厚が例えば５０００Åになるように同じくスパッタ法により堆積させる。その後、フォトレジスト３０を塗布し、露光、現像を行って、図１（Ｂ）に示すようにフォトレジスト３０のパターン形成を行う。次に、このフォトレジスト３０をマスクとして用いて、異方性のエッチングを行って、アルミニウム膜２９とバリヤ層２８とからなるソース電極３１Ａ、ドレイン電極３１Ｂを形成する。このとき、チャネル保護層２５は、半導体層２４がエッチャントにさらされて損傷を受けるのを防止する作用を奏する。また、このエッチングにより、ドレイン電極３１Ｂが画素電極２７の周辺の一部分に重なるようにパターニングされる。
【０００９】
次に、図２（Ａ）に示すように、フォトレジスト３０を残したまま、酸化処理としての酸素プラズマ処理を行って、露出したアルミニウム膜２９の側壁を酸化して酸化アルミニウム層２９Ａを形成する。ここで、アルミニウム膜２９の表面はフォトレジスト３０で覆われているため、酸素プラズマにはさらされず、酸化アルミニウム層が形成されることはない。次に、図２（Ｂ）示すように、フォトレジスト３０を剥離した後、図２（Ｃ）に示すように、窒化シリコンでなるオーバーコート膜３２をプラズマＣＶＤ法により、膜厚が例えば３０００Åとなるように堆積させて薄膜トランジスタが完成する。このプラズマＣＶＤ法によるオーバーコート膜３２の成膜温度は２５０〜３５０°Ｃとなるが、アルミニウム膜２９の側壁に酸化アルミニウム層２９Ａが形成されているため、サイドヒロックは発生しない。
【００１０】
本実施例の薄膜トランジスタは、ソース電極３１Ａとドレイン電極３１Ｂを構成するアルミニウム膜２９のソース電極３１Ａとドレイン電極３１Ｂとが対向する内側の側壁に酸化アルミニウム層２９Ａが形成されているため、サイドヒロックがソース電極３１Ａとドレイン電極３１Ｂとを短絡させる方向に発生するのを防止できる。このため、本実施例では、さらに素子の微細化が進んでソース・ドレイン電極間の短絡を防止することが可能となる。また、酸化アルミニウム層は、アルミニウム膜２９の外側の側壁にも形成されるため、サイドヒロックが画素電極２７の方向に発生するのも防止でき、開口率の低下を防止することができる。また、上記したように、アルミニウム膜２９の表面には酸化アルミニウム層が形成されないため、他の配線とコンタクトをとる場合に酸化アルミニウム層を除去する必要はなく、コンタクトの加工が容易である。
【００１１】
以上、実施例について説明したが、本発明はこれに限定されるものではなく、構成の要旨に付随する各種の設計変更が可能である。なお、本実施例では、液晶表示パネルに作成される薄膜トランジスタに本発明を適用したが、各種の薄膜トランジスタに適用することが可能である。
また、上記実施例では、酸化アルミニウム層２９Ａをアルミニウム膜２９、２９どうしが対向する内側の側壁と、外側の側壁とに形成したが、薄膜トランジスタの用途や素子サイズに応じて内側の側壁だけに形成してもよいし、外側の側壁だけに形成してもよい。なお、上記実施例では、アルミニウム系材料としてアルミニウムを用いたが、各種アルミニウム系合金を用いてもよい。
さらに、上記実施例では、半導体層２４をアモルファスシリコンとしたが、ポリシリコンや、エピタキシャルシリコンなどを適用しても勿論よい。
なお、上記実施例では、ゲート電極２をクロムとしたが、アルミニウムとし、その表面を酸化アルミニウムとしてもよい。
またさらに、上記実施例では、酸化アルミニウム層２９Ａを形成するために、酸化処理として酸素プラズマ処理を行ったが、この他にドライＯ２酸化、ウェットＯ２酸化、スチーム酸化、水素燃焼酸化、高圧酸化、酸素分圧酸素、ハロゲン酸素などを用いることが可能である。なお、上記実施例では、フォトレジスト３０を除去する前に酸化処理を施したが、例えばオゾンアッシングなどのフォトレジスト除去手段によりフォトレジストの除去と酸化処理とを同時に行ってもよい。また、エッチングガスに酸化性ガスを含むドライエッチングを行なうことにより、アルミニウムケ膜２９のエッチングと同時に側壁の酸化処理を行なうことが可能である。
さらにまた、上記実施例では、薄膜トランジスタの構造が逆スタガ構造であるが、スタガ構造の薄膜トランジスタに本発明を適用することも可能である。
【００１２】
【発明の効果】
以上の説明から明らかなように、この発明によれば、ソース電極とドレイン電極とにサイドヒロックが起こるのを防止できる。このため、ソース・ドレイン電極間の短絡を防止することができ、歩留りを高めることができる。さらに、この発明を液晶表示パネルの薄膜トランジスタに適用すれば、画素電極にサイドヒロックが及ぶのを防止でき、開口率の低下を防止する効果を奏する。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）は本発明の実施例の工程断面図。
【図２】（Ａ）〜（Ｃ）は本発明の実施例の工程断面図。
【図３】（Ａ）および（Ｂ）は従来の工程断面図。
【図４】（Ａ）および（Ｂ）は従来の工程断面図。
【符号の説明】
２２  ゲート電極
２３  ゲート絶縁膜
２４  半導体層
２９  アルミニウム膜
２９Ａ  酸化アルミニウム層
３０  フォトレジスト
３１Ａ  ソース電極
３１Ｂ  ドレイン電極
３２  オーバーコート膜
【図１】
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【図２】
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【図３】
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【図４】
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