(57)【特許請求の範囲】
【請求項１】
異なるスレッショルド電圧をもつ素子が混在する半導体集積回路において，低いスレッショルド電圧を持つ素子で構成されるブロックの電源をコントロールする手段と，前記低いスレッショルド電圧を持つ素子で構成されるブロックの電源を供給しない時，前記低いスレッショルド電圧を持つ素子で構成されるブロックからの出力信号を所定のレベルに固定する手段と，前記低いスレッショルド電圧を持つ素子で構成されるブロックに電源を供給しない時，前記出力信号が所定のレベルに固定された後に，前記低いスレッショルド電圧を持つ素子で構成されるブロックへの入力電圧を所定のレベルに固定する手段とを有することを特徴とする半導体集積回路。
【請求項２】
前記出力信号を所定のレベルに固定する手段は，電源の供給がされなくなる直前の，前記低いスレッショルド電圧を持つ素子で構成されるブロックからの出力信号を保持することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記入力電圧のレベルは，ハイインピーダンスであることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記出力信号のレベルは，接地電位（ＧＮＤ）であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
【請求項５】
前記出力信号のレベルは，電源電位（ＶＤＤ）であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
【請求項６】
異なるスレッショルド電圧をもつ素子が混在する半導体集積回路において，低いスレッショルド電圧を持つ素子で構成されるブロックの電源をコントロールする手段と，前記低いスレッショルド電圧を持つ素子で構成されるブロックに電源を供給しない時，高いスレッショルド電圧を持つ素子で構成されるブロックへの入力電圧を所定のレベルに固定する手段と，前記低いスレッショルド電圧を持つ素子で構成されるブロックに電源を供給しない時，前記入力電圧が所定のレベルに固定された後に，前記高いスレッショルド電圧を持つ素子で構成されるブロックからの出力信号を所定のレベルに固定する手段とを有することを特徴とする半導体集積回路。
【請求項７】
前記入力電圧を所定のレベルに固定する手段は，電源の供給がされなくなる直前の，前記低いスレッショルド電圧を持つ素子で構成されるブロックからの入力電圧を保持することを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記出力信号のレベルは，ハイインピーダンスであることを特徴とする請求項６または７に記載の半導体集積回路。
【請求項９】
前記入力電圧のレベルは，接地電位（ＧＮＤ）であることを特徴とする請求項６〜８のいずれか一つに記載の半導体集積回路。
【請求項１０】
前記入力電圧のレベルは，電源電位（ＶＤＤ）であることを特徴とする請求項６〜８のいずれか一つに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路にかかり，特に，携帯機器におけるシステムＬＳＩのように，動作時はスピード性能を求められ，非動作時は低消費電力を求められる半導体集積回路に関する。
【０００２】
【従来の技術】
従来，半導体集積回路は，例えばＰＭＯＳ，ＮＭＯＳ等のトランジスタを組み合わせて実現している。同一のトランジスタサイズで，このインバータ回路を高速に動作させるためには，このトランジスタのスレッショルド電圧を低い値，通常は約０．６Ｖ程度のスレッショルド電圧に対して，例えば０．２Ｖ程度にすることが一番効果的である。
【０００３】
しかしながら，スレッショルド電圧を低い値に設定すると，ゲートがオフの状態においてもリーク電流が発生し，非動作時の消費電流が増加する。このため，次のような対策が従来提案されていた。
【０００４】
図１４は，従来の半導体集積回路１０の構成図である。図１４に示すように，トランジスタ回路３０の電源線に，電源供給用のスレッショルド電圧の高い素子，すなわちゲートがオフの時であってもリーク電流が流れない素子を用いたパワースイッチ２０を取り付ける，ＭＴＣＭＯＳ（Ｍｕｌｔｉ  Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ  ＣＭＯＳ）構成とし，非動作時は電源の供給を断つ方式である。
【０００５】
【発明が解決しようとする課題】
しかしながら，スレッショルド電圧の低い素子で構成されるブロック（以下ＬＶＴブロックと記載する）だけで構成されているＬＳＩの場合には特に問題はなかったが，システムＬＳＩのようにスレッショルド電圧の高い素子で構成されるブロック（以下ＨＶＴブロックと記載する）とＬＶＴブロックが混在するＬＳＩでは，ＬＶＴブロックに電源に供給していない時，すなわちパワーダウン時にＬＶＴブロックの出力がハイインピーダンスになることにより，動作しているＨＶＴブロックの入力信号もハイインピーダンスになってしまい，ＨＶＴブロックにおいて誤動作や，多大な電力を消費してしまうという問題があった。
【０００６】
本発明は，従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩにおいてパワーダウン時の低消費電流を実現することの可能な，新規かつ改良された半導体集積回路を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，異なるスレッショルド電圧をもつ素子が混在する半導体集積回路において，ＬＶＴブロックの電源をコントロールする手段と，ＬＶＴブロックに電源を供給しない時，ＬＶＴブロックからの出力信号を所定のレベルに固定する手段と，ＬＶＴブロックに電源を供給しない時，ＬＶＴブロックへの入力電圧を所定のレベルに固定する手段とを有する半導体集積回路が提供される。ここで，ＬＶＴブロックへの入力電圧を所定のレベルに固定する手段は，ＬＶＴブロックの回路構成によっては，省くことができる。
【０００８】
出力信号のレベルは，ＧＮＤ，ＶＤＤ，およびＬＶＴブロックへ供給していた電源を切る直前に出力されていた値とすることができる。入力電圧は，ハイインピーダンスであることが好ましい。
【０００９】
また，本発明の第２の観点によれば，異なるスレッショルド電圧をもつ素子が混在する半導体集積回路において，ＬＶＴブロックの電源をコントロールする手段と，ＬＶＴブロックに電源を供給しない時，ＨＶＴブロックからの出力信号を所定のレベルに固定する手段と，ＬＶＴブロックに電源を供給しない時，ＨＶＴブロックへの入力電圧を所定のレベルに固定する手段とを有する半導体集積回路が提供される。ここで，ＨＶＴブロックからの出力信号を所定のレベルに固定する手段は，ＬＶＴブロックの回路構成によっては，省くことができる。
【００１０】
入力電圧のレベルは，ＧＮＤ，ＶＤＤ，およびＬＶＴブロックへ供給していた電源を切る直前にＨＶＴブロックに入力されていた値とすることができる。出力信号は，ハイインピーダンスであることが好ましい。
【００１１】
かかる構成によれば，ＬＶＴブロックへ供給していた電源を切った状態でも，ＨＶＴブロックにおいて誤動作や，多大な電力消費が起こることのない半導体集積回路が提供される。
【００１２】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１３】
（第１の実施の形態）
図１は，本発明の第１の実施形態にかかる半導体集積回路１００の構成図である。図１に示すように，半導体集積回路１００は，パワースイッチ１２０，ＬＶＴブロック１３０，ＨＶＴブロック１４０，出力ラッパー１５０，入力ラッパー１６０を有している。
【００１４】
パワースイッチ１２０は，ＬＶＴブロック１３０に電源を供給する。出力ラッパー１５０は，ＬＶＴブロックのパワーダウン時にＬＶＴブロックからの出力レベルを固定する。入力ラッパー１６０は，ＬＶＴブロックのパワーダウン時にＬＶＴブロックへレベルを入力させず，ハイインピーダンスにする。このような構成により，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化を可能にしている。
【００１５】
半導体集積回路１００の動作について，図２を参照しながら説明する。図２は，半導体集積回路１００におけるモード移行のシーケンスを示した図である。まず，パワーダウンモードからの復帰動作について説明する。
【００１６】
パワースイッチ１２０のパワーコントロール信号をＯＮ状態にし，ＬＶＴブロック１３０に電源を供給する（時刻ｔ１１）。入力ラッパー１６０の入力コントロール信号をＯＮ状態にし，ＬＶＴブロックへの入力信号を受け付け可能にする（時刻ｔ１２）。
【００１７】
ＬＶＴブロック１３０にパワーオンリセット動作が必要な場合はリセット動作を行う。その後，出力ラッパー１５０のマスク信号をＯＦＦ状態にし，ＬＶＴブロック１３０への出力信号を伝達可能にする（時刻ｔ１３）。この後は通常の動作となる。
【００１８】
次に，パワーダウンモードへの移行動作の説明を行う。出力ラッパー１５０のマスク信号をＯＮ状態とし，ＬＶＴブロック１３０からの出力レベルを所定のレベルに固定する（時刻ｔ１４）。
【００１９】
同時に入力ラッパー１６０の入力コントロール信号をＯＦＦ状態にし，ＬＶＴブロック１３０への入力信号をハイインピーダンスにする（時刻ｔ１５）。その後，パワースイッチ１２０のパワーコントロール信号をＯＦＦ状態にし，ＬＶＴブロック１３０への電源供給を断つ（時刻ｔ１６）。
【００２０】
以上説明したように，本実施の形態によれば，上述のように動作する入力ラッパー１６０と出力ラッパー１５０をＬＶＴブロック１３０に接続することにより，ＬＶＴブロック１３０へ電源を供給しないパワーダウン時もＬＶＴブロック１３０からの出力レベルを所定のレベルに固定でき，かつＬＶＴブロック１３０への入力信号をハイインピーダンスにできるため，パワーダウン時も動作しているＨＶＴブロック１４０の誤動作を防止できる。
【００２１】
さらに，ＨＶＴブロック１４０の入力レベルがハイインピーダンスになることにより入力部に電流が流れないため，低消費電力化が可能である。またこの電流はＬＳＩをラッチアップさせるトリガにもなりうるので，ラッチアップの防止にもつながる。
【００２２】
（第２の実施の形態）
図３は，第２の実施の形態にかかる半導体集積回路２００を示す図である。図３に示すように，半導体集積回路２００は，パワースイッチ２２０，ＬＶＴブロック２３０，ＨＶＴブロック２４０，出力ラッパー２５０，入力ラッパー２６０を有しており，概略的な構成は，第１の実施形態にかかる半導体集積回路１００と同一である。
【００２３】
半導体集積回路２００においては，パワースイッチ２２０をＰＭＯＳ２２２およびインバータ回路２２４で，ＬＶＴブロック２３０からの出力ラッパー２５０を２入力ＡＮＤゲート２５４およびインバータ回路２５２で，ＬＶＴブロックへの入力ラッパー２６０をトライステートバッファ２６２でおのおの構成することにより，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化を可能にしている。
【００２４】
ＬＶＴブロック２３０からの出力ラッパー２５０を，２入力ＡＮＤゲート２５４およびインバータ回路２５２で構成すると，マスク信号をＯＮ状態にした際，ＬＶＴブロック２３０からの出力をＧＮＤレベルに固定できる。
【００２５】
また，ＬＶＴブロック２３０への入力ラッパー２６０をトライステートバッファ２６２で構成すると，入力コントロール信号がＯＦＦ状態のときには，出力がハイインピーダンスになる。よって第１の実施の形態と同様の効果を得られる。
【００２６】
（第３の実施の形態）
図４は，第３の実施の形態にかかる出力ラッパー３５０を示す図である。図４に示すように，本実施の形態では，第２の実施形態にかかる半導体集積回路２００におけるＬＶＴブロック２３０からの出力ラッパー２５０に替えて，２入力ＯＲゲート３５２で構成する出力ラッパー３５０を用いる。
【００２７】
すなわち，ＬＶＴブロック２３０の出力端子２３２からの出力を２入力ＯＲゲート３５２の入力端子３５６に，マスク信号を，入力端子３５４に入力する。また，２入力ＯＲゲート３５２の出力端子３５８からの出力をＨＶＴブロック２４０の入力端子２４４に入力する。
【００２８】
本実施の形態は，ＬＶＴブロックからの出力ラッパー３５０の構成以外は第２の実施形態と同様なため，ＬＶＴブロックの出力ラッパー３５０が２入力ＯＲゲート３５２で構成可能であることのみ説明する。
【００２９】
ＬＶＴブロックからの出力ラッパーを２入力ＯＲゲートで構成した場合，マスク信号をＯＮ状態にすると，ＬＶＴブロックからの出力をＶＤＤレベルに固定できるため，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化が可能になる。よって，本構成をとることにより，第１および第２の実施形態と同様の効果を得られる。
【００３０】
（第４の実施の形態）
図５は，本発明の第４の実施形態にかかる半導体集積回路４００の構成図，図６は，パワーダウン時も状態保持可能なフリップフロップ回路を示す図である。図５に示すように，半導体集積回路４００は，パワースイッチ４２０，ＬＶＴブロック４３０，ＨＶＴブロック４４０，出力ラッパー４５０，入力ラッパー４６０を有しており，概略的な構成は，第１の実施形態にかかる半導体集積回路１００と同一である。
【００３１】
半導体集積回路４００においては，パワースイッチ４２０をＰＭＯＳ４２２およびインバータ回路４２４で，ＬＶＴブロック４３０への入力ラッパー４６０をトライステートバッファ４６２でおのおの構成する。
【００３２】
また，図６のようなＬＶＴブロック内のラッチやフリップフロッブ回路等のデータ保持回路に，パワーダウン時もデータが保持可能な構成のものを使用し，ＬＶＴブロック４３０からの出力ラッパー４５０をラッチ回路４５２で構成することにより，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化を可能にしている。
【００３３】
次に，半導体集積回路４００の動作の説明を行う。図１１はモード移行のシーケンスを示す図である。まず，パワーダウンモードからの復帰動作について説明する。
【００３４】
パワースイッチ４２０のパワーコントロール信号をＯＮ状態にし，ＬＶＴブロック４３０に電源を供給する（時刻ｔ４１）。この時，フリップフロップ等の状態保持回路は図６の一例のようにパワーダウン時もパワーダウン前の状態を保持可能となっている。
【００３５】
入力ラッパー４６０の入力コントロール信号をＯＮ状態にし，ＬＶＴブロック４３０への入力信号を受け付け可能にする（時刻ｔ４２）。出力ラッパー４５０のマスク信号をＯＦＦ状態にし，ＬＶＴブロック４３０の出力信号を伝達可能にする（時刻ｔ４３）。この出力ラッパ４５０もＬＶＴブロック４３０のパワーダウン前の出力状態を保持している。よって，リセット動作なしに，容易にパワーダウン前の状態に復帰可能である。この後は通常の動作となる。
【００３６】
次に，パワーダウンモードへの移行動作の説明を行う。出力ラッパー４５０のマスク信号をＯＮ状態とし，ＬＶＴブロック４３０からの出力レベルをパワーダウン前最終レベルに固定する（時刻ｔ４４）。
【００３７】
入力ラッパー４６０の入力コントロール信号をＯＦＦ状態にし，ＬＶＴブロック４３０への入力信号をハイインピーダンスにする（時刻ｔ４５）。パワースイッチ４２０のパワーコントロール信号をＯＦＦ状態にし，ＬＶＴブロック４３０への電源供給を断つ（時刻ｔ４６）。この時，フリップフロップ等の状態保持回路は図６の一例のように，パワーダウン時もパワーダウン前の状態が保持可能となっている。
【００３８】
かかる構成をとることにより，第１の実施の形態と同様の効果を得られる上に，ＬＶＴブロック４３０内のデータ保持回路はパワーダウンの前後でデータに変化がなく，ＬＶＴブロック４３０からの出力ラッパー４５０によって出力レベルもパワーダウンの前後で変化ないので，パワーダウン前後で，同じ状況にすることができる。
【００３９】
（第５の実施の形態）
図８は，第５の実施形態にかかる半導体集積回路５００の構成図である。図５に示すように，半導体集積回路５００はパワースイッチ５２０，ＬＶＴブロック５３０，ＨＶＴブロック５４０，出力ラッパー５５０を有している。
【００４０】
本実施の形態にかかる半導体集積回路５００は，ＬＶＴブロック５３０への入力ラッパーのコントロールが不要な以外は第１の実施の形態と同様なため，ＬＶＴブロック５３０への入力ラッパーが省略できる理由のみ説明する。
【００４１】
ＬＶＴブロック５３０の入力ピンの状態が電気的に電源線とつながっていない，いわゆる絶縁された状態であるとき，ＬＶＴブロック５３０への電源供給が絶たれた状態下において，ＬＶＴブロック５３０の入力ピンへ信号レベルが印可されても，電源線と電気的に接続されていないため，ラッチアップや消費電流の増大等の問題が発生しない。よって本条件が満たせた場合は，ＬＶＴブロック５３０への入力ラッパーは省略でき，第１の実施形態と同様の効果が得られる。
【００４２】
このとき，パワースイッチ５２０，出力ラッパー５５０の例としては，第２，３および第４の実施形態において示した回路構成を用いることができる。
【００４３】
（第６の実施の形態）
図９は，本発明の第６の実施形態にかかる半導体集積回路６００の構成図である。図９に示すように，半導体集積回路６００は，パワースイッチ６２０，ＬＶＴブロック６３０，ＨＶＴブロック６４０，出力ラッパー６５０，入力ラッパー６６０を有している。
【００４４】
パワースイッチ６２０は，ＬＶＴブロック６３０に電源を供給する。入力ラッパー６６０は，ＬＶＴブロックがパワーダウン時にＨＶＴブロック６４０へ入力するレベルを固定する。出力ラッパー６５０は，ＬＶＴブロック６３０がパワーダウン時にＨＶＴブロック６４０から出力するレベルをハイインピーダンスにする。このように構成することにより，パワーダウン時のＨＶＴブロック６４０の誤操作防止および低消費電流化を可能にしている。
【００４５】
次に半導体集積回路６００の動作の説明を行う。図１０はモード移行のシーケンスを示す図である。まず，パワーダウンモードからの復帰動作について説明する。
【００４６】
パワースイッチ６２０のパワーコントロール信号をＯＮ状態に，ＬＶＴブロック６３０に電源を供給する（時刻ｔ６１）。出力ラッパー６５０の出力コントロール信号をＯＮ状態にし，ＨＶＴブロック６４０から信号レベルを出力する（時刻ｔ６２）。
【００４７】
ＬＶＴブロック６３０にパワーオンリセット動作が必要な場合はリセット動作を行う。その後，入力ラッパー６６０のマスク信号をＯＦＦ状態にし，ＨＶＴブロック６４０への入力信号を受け付け可能な状態とする（時刻ｔ６３）。この後は通常の動作となる。
【００４８】
次に，パワーダウンモードへの移行動作の説明を行う。入力ラッパー６６０のマスク信号をＯＮ状態とし，ＨＶＴブロック６４０への入力信号を所定のレベルに固定する（時刻ｔ６４）。
【００４９】
出力ラッパー６５０の出力コントロール信号をＯＦＦにし，ＨＶＴブロック６４０からの出力をハイインピーダンスにする（時刻ｔ６５）。パワースイッチ６２０のパワーコントロール信号をＯＦＦ状態にし，ＬＶＴブロック６３０への電源の供給を断つ（時刻ｔ６６）。
【００５０】
このように動作する入力ラッパー６６０と出力ラッパー６５０をＨＶＴブロック６４０に接続することにより，ＬＶＴブロック６３０へ電源を供給しないパワーダウン時もＨＶＴブロック６４０への入力レベルを所定のしべルに固定できる。
【００５１】
さらに，ＨＶＴブロック６４０からの出力信号をハイインピーダンスにできるため，パワーダウン時も動作しているＨＶＴブロック６４０の誤動作を防止し，かつＨＶＴブロック６４０の入力レベルがハイインピーダンスになることによる入力部への電流が流れないため，低消費電力化が実現できる。またこの電流はＬＳＩをラッチアップさせるトリガにもなりうるので，ラッチアップの防止にもつながる。
【００５２】
（第７の実施の形態）
図１１は，第７の実施の形態にかかる半導体集積回路７００を示す図である。図１１に示すように，半導体集積回路７００は，パワースイッチ７２０，ＬＶＴブロック７３０，ＨＶＴブロック７４０，出力ラッパー７５０，入力ラッパー７６０を有しており，概略的な構成は，第６の実施形態にかかる半導体集積回路６００と同一である。
【００５３】
半導体集積回路７００においては，パワースイッチ７２０をＰＭＯＳ７２２およびインバータ回路７２４で，ＨＶＴブロック７４０への入力ラッパー７６０を２入力ＡＮＤゲート７６４およびインバータ回路７６２で，ＨＶＴブロック７４０からの出力ラッパー７５０をトライステートバッファ７５２でおのおの構成することにより，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化を可能にしている。
【００５４】
ＨＶＴブロック７４０への入力ラッパー７６０を，２入力ＡＮＤゲート７６４およびインバータ回路７６２で構成すると，マスク信号をＯＮ状態にした際，ＨＶＴブロック７４０への入力をＧＮＤレベルに固定できる。
【００５５】
また，ＨＶＴブロック７４０からの出力ラッパー７６０をトライステートバッファ７５２で構成すると，出力コントロール信号がＯＦＦ状態のときには，出力がハイインピーダンスになる。よって第６の実施の形態と同様の効果を得られる。
【００５６】
（第８の実施の形態）
図１２は，第８の実施の形態にかかる入力ラッパー８６０を示す図である。図１２に示すように，本実施の形態では，第７の実施形態のＨＶＴブロック７４０への入力ラッパー７６０に替えて，２入力ＯＲゲート８６２で構成する入力ラッパー８６０を用いる。
【００５７】
すなわち，ＬＶＴブロック７３０の出力端子７３２からの出力を２入力ＯＲゲート８６２の入力端子８６４に，マスク信号を，入力端子８６６に入力する。また，２入力ＯＲゲート８６２の出力端子８６８からの出力をＨＶＴブロック７４０の入力端子７４４に入力する。
【００５８】
本実施の形態は，ＨＶＴブロックへの入力ラッパー８６０の構成以外は第７の実施形態と同様なため，ＨＶＴブロックの入力ラッパー８６０が２入力ＯＲゲート８６２で構成可能であることのみ説明する。
【００５９】
ＨＶＴブロック７４０への入力ラッパー８６０を２入力ＯＲゲート８６２で構成した場合，マスク信号をＯＮ状態にすると，ＨＶＴブロックへの入力をＶＤＤレベルに固定できるため，パワーダウン時のＨＶＴブロックの誤操作防止および低消費電流化が可能になる。よって，本構成をとることにより，第６および第７の実施形態と同様の効果を得られる。
【００６０】
また，本実施の形態にかかる入力ラッパー８６０に替えて，例えば第４の実施形態にかかるラッチ回路４５２を用いると，ＨＶＴブロックへの入力レベルをパワーダウン前の最終レベルに固定でき，第６，７および８の実施形態と同様の効果が得られる。
【００６１】
（第９の実施の形態）
図１３は，第９の実施形態にかかる半導体集積回路９００の構成図である。図１３に示すように，半導体集積回路９００はパワースイッチ９２０，ＬＶＴブロック９３０，ＨＶＴブロック９４０，入力ラッパー９６０を有している。
【００６２】
本実施の形態にかかる半導体集積回路９００は，ＨＶＴブロック９４０からの出力ラッパーのコントロールが不要な以外は第７の実施の形態と同様なため，ＨＶＴブロック９４０からの出力ラッパーが省略できる理由のみ説明する。
【００６３】
ＬＶＴブロック９３０の入力ピンの状態が電気的に電源線とつながっていない，いわゆる絶縁された状態であるとき，ＬＶＴブロック９３０への電源供給が絶たれた状態下において，ＬＶＴブロック９３０の入力ピンへ信号レベルが印可されても，電源線と電気的に接続されていないため，ラッチアップや消費電流の増大等の問題が発生しない。よって本条件が満たせた場合は，ＨＶＴブロック９４０からの出力ラッパーは省略でき，第７の実施形態と同様の効果が得られる。
【００６４】
このとき，パワースイッチ９２０，入力ラッパー９６０の例としては，第７および第８の実施形態における回路構成を用いることができる。
【００６５】
以上，添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６６】
例えば，入力ラッパーと出力ラッパーは，同一のブロックに設ける例を示したが，必ずしも同一のブロックに設ける必要はない。また，第２，３，４，７および８に示した，パワースイッチ，入力ラッパー，出力ラッパーの回路構成の例は，これに限定されるものではない。実質的に同一の機能を有するものであれば，使用可能である。
【００６７】
【発明の効果】
以上説明したように，本発明によれば，ＨＶＴブロックとＬＶＴブロックが混在したＬＳＩにおいてパワーダウン時の低消費電流を実現するとともに，ＨＶＴブロックの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体集積回路１００の構成図である。
【図２】本発明の第１の実施形態にかかるモード移行のシーケンスを示した図である。
【図３】本発明の第２の実施形態にかかる半導体集積回路２００の構成図である。
【図４】本発明の第３の実施形態にかかる出力ラッパー３５０を示した図である。
【図５】本発明の第４の実施形態にかかる半導体集積回路４００の構成図である。
【図６】パワーダウン時も状態保持可能なフリップフロップ回路の構成図である。
【図７】本発明の第４の実施形態にかかるモード移行のシーケンスを示した図である。
【図８】本発明の第５の実施形態にかかる半導体集積回路５００の構成図である。
【図９】本発明の第６の実施形態にかかる半導体集積回路６００の構成図である。
【図１０】本発明の第６の実施形態にかかるモード移行のシーケンスを示した図である。
【図１１】本発明の第７の実施形態にかかる半導体集積回路７００の構成図である。
【図１２】本発明の第８の実施形態にかかる入力ラッパー８６０を示した図である。
【図１３】本発明の第９の実施形態にかかる半導体集積回路９００の構成図である。
【図１４】ＭＴＣＭＯＳ回路１０の構成図である。
【符号の説明】
１００  半導体集積回路
１２０  パワースイッチ
１３０  ＬＶＴブロック
１４０  ＨＶＴブロック
１５０  出力ラッパー
１６０  入力ラッパー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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