(57)【特許請求の範囲】
【請求項１】
第１の基板上に行方向に延び且つ隣接して対をなす平行な第１及び第２のサステイン電極とこれら電極を被覆する誘電体層とが設けられ、放電空間を介して前記第１の基板と対向する第２の基板上に列方向に延びるアドレス電極が設けられたマトリクス表示形式のＡＣ型ＰＤＰの駆動方法であって、
前記第１のサステイン電極と前記第２のサステイン電極との間で書込み放電を生じさせるときに、前記第１のサステイン電極を正極性の電位にバイアスするとともに、前記アドレス電極と前記第２のサステイン電極との間で当該アドレス電極を陽極とする放電が生じるように、当該アドレス電極及び第２のサステイン電極をバイアスする
ことを特徴とするＡＣ型ＰＤＰの駆動方法。
【請求項２】
前記書込み放電を生じさせて表示画面の帯電状態を初期化した後、前記アドレス電極及び前記第２のサステイン電極を、前記書込み放電を生じさせるときのそれぞれの電位と同じ電位にバイアスして、当該アドレス電極と当該第２のサステイン電極との間でアドレッシングのための放電を生じさせる
請求項１記載のＡＣ型ＰＤＰの駆動方法。
【請求項３】
前記書込み放電を生じさせて表示画面の帯電状態を初期化し、アドレッシングを行った後、前記第１のサステイン電極を前記書込み放電を生じさせるときと同じ電位にバイアスして、当該第１のサステイン電極と前記第２のサステイン電極との間でサステイン放電を生じさせる
請求項２記載のＡＣ型ＰＤＰの駆動方法。
【請求項４】
第１の基板上に行方向に延び且つ隣接して対をなす平行な第１及び第２のサステイン電極とこれら電極を被覆する誘電体層とが設けられ、放電空間を介して前記第１の基板と対向する第２の基板上に列方向に延びるアドレス電極が設けられたマトリクス表示形式のＡＣ型ＰＤＰと、
前記第１のサステイン電極と前記第２のサステイン電極との間で書込み放電を生じさせるときに、前記第１のサステイン電極を正極性の電位にバイアスするとともに、前記アドレス電極と前記第２のサステイン電極との間で当該アドレス電極を陽極とする放電が生じるように、当該アドレス電極及び第２のサステイン電極をバイアスする駆動装置と、を備えてなる
ことを特徴とするプラズマ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、面放電セルを画定する電極対を有したマトリクス表示形式のＡＣ型のＰＤＰ（プラズマディスプレイパネル）の駆動方法に関する。
【０００２】
選択発光に壁電荷を利用するＡＣ駆動形式のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラー表示に適しており、ハイビジョン用の大画面表示デバイスとして注目されている。
【０００３】
【従来の技術】
図４は面放電型ＰＤＰ１０の電極構成を示す平面図、図５は面放電型ＰＤＰ１０の内部構造を示す分解斜視図である。
【０００４】
例示のＰＤＰ８０は、互いに平行に延びる直線状のサステイン電極（主電極）Ｘ，Ｙからなる複数の電極対１２と、サステイン電極Ｘ，Ｙと直交する複数の直線状のアドレス電極Ａとを有する。各電極対１２はマトリクス表示の１行（ラインＬ）に対応し、各アドレス電極Ａは１列に対応する。つまり、ＰＤＰ１０のセル（表示素子）Ｃの電極構造は、電極対１２とアドレス電極Ａとが交差する３電極構造である。通常、サステイン電極Ｘは、駆動回路の簡単化のために、複数のラインＬ間で共通化される。これに対して、サステイン電極Ｙは、ライン順次の画面走査を可能とするために、ラインＬ毎に独立した個別電極とされる。
【０００５】
図５のように、ＰＤＰ１０は、前面側のガラス基板１１、サステイン電極Ｘ，Ｙ、ＡＣ駆動のための誘電体層１７、ＭｇＯからなる保護膜１８、背面側のガラス基板２１、アドレス電極Ａ、平面視直線状の隔壁２９、及びフルカラー表示のための蛍光体層２８などから構成されている。内部の放電空間３０は、隔壁２９によってライン方向（サステイン電極Ｘ，Ｙの延長方向）にサブピクセルＥＵ毎に区画され、且つその間隙寸法が規定されている。
【０００６】
サステイン電極Ｘ、Ｙは、ガラス基板１１の内面に配列されており、それぞれが幅の広い透明導電膜４１と導電性を確保するための金属膜４２とから構成されている。透明導電膜４１は、面放電が拡がるように金属膜４２より幅の広い帯状にパターニングされている。蛍光体層２８は、サステイン電極Ｘ，Ｙから遠ざけて面放電によるイオン衝撃を軽減するために背面側のガラス基板２１上の各隔壁２９の間に設けられており、面放電で生じた紫外線によって局部的に励起されて発光する。蛍光体層２８の表層面（放電空間と接する面）で発光した可視光の内、ガラス基板１１を透過する光が表示光となる。
【０００７】
マトリクス画面のピクセル（画素）ＥＧは、ライン方向に並ぶ３つのサブピクセルＥＵからなる。これら発光色（Ｒ，Ｇ，Ｂ）は互いに異なり、Ｒ，Ｇ，Ｂの組み合わせによってカラー表示が行われる。隔壁２９の配置パターンはいわゆるストライプパターンであり、放電空間３０の内の各列に対応した部分は、全てのラインに跨がって列方向に連続している。各列内のサブピクセルＥＵの発光色は同一である。
【０００８】
ＰＤＰ８０による表示に際しては、各サブピクセルＥＵの点灯（発光）／非点灯の選択（アドレッシング）に、アドレス電極Ａと電極対１２の一方のサステイン電極Ｙとが用いられる。すなわち、ｎ本（ｎはライン数）のサステイン電極Ｙに対して１本ずつ順にスキャンパルスを印加することによって画面走査が行われ、サステイン電極Ｙと表示内容に応じて選択されたアドレス電極Ａとの間での対向放電（アドレス放電）によって、ラインＬ毎に所定の帯電状態が形成される。アドレッシングの後、サステイン電極Ｘとサステイン電極Ｙとに交互に所定波高値のサステインパルスを印加すると、アドレッシングの終了時点で所定量の壁電荷が存在したセルＣで面放電（サステイン放電）が生じる。
【０００９】
図６は従来の駆動方法を示す図である。図６（Ａ）は各電極の印加電圧の波形図であり、図６（Ｂ）はセルの電極構造の模式図である。
壁電荷を利用するＡＣ駆動では、アドレッシング（画面の書換え）に先立って、前画面の影響を防ぐために誘電体層１７の帯電状態を初期化する必要がある。このため、アドレス期間の前にリセット期間が設けられる。
【００１０】
従来では、図６（Ａ）のようにリセット期間ＴＲにおいて、サステイン電極Ｘに面放電開始電圧ＶｆＸＹ（例えば２５０〜２６０Ｖ）を越える波高値（例えば３４０Ｖ）の書込みパルスＰｗを印加することによって、サステイン電極Ｘ，Ｙ間で図６（Ｂ）に実線矢印で示す面放電（書込み放電）を生じさせていた。また、サステイン電極Ｘとアドレス電極Ａとの間での放電を防止するため、書込みパルスＰｗの印加と同時にアドレス電極Ａに対して書込みパルスＰｗと同極性のパルス（波高値は例えば１１０Ｖ）Ｐａｗを印加していた。サステイン電極Ｘとアドレス電極Ａとの間でアドレス電極Ａを陰極とする放電（図６（Ｂ）に破線矢印で示す）が生じると、その放電により発生したイオンが蛍光体層２８（図５参照）に衝突し、蛍光体がそのイオン衝撃で劣化してしまうからである。本明細書において、「書込み放電」とは、放電開始電圧を越える駆動電圧を印加して強制的に生じさせる放電を意味する。
【００１１】
書込み放電によって誘電体層１７に一旦、壁電荷が蓄積する。しかし、書込みパルスＰｗの立下がりに呼応して、壁電荷によるいわゆる自己放電が生じ、誘電体層１７の壁電荷が消失する。つまり、無帯電状態が形成される。
【００１２】
なお、サステイン電極Ｘとサステイン電極Ｙとに互いに逆極性の電圧を印加し、サステイン電極Ｘ，Ｙ間の相対電圧が面放電開始電圧ＶｆＸＹを越えるようにする駆動方法も知られている。この方法によれば、駆動回路の耐電圧の制約が緩和される。ただし、個別電極であるサステイン電極Ｙの駆動回路が複雑になる。
【００１３】
【発明が解決しようとする課題】
従来では、壁電荷の残存の有無に係わらず確実に書込み放電を生じさせるために、サステイン電極Ｘ，Ｙ間の電位差が十分に大きくなるように書込みパルスＰｗの波高値（書込み電圧）を設定していたので、書込み放電で壁電荷が過剰に帯電し、その後に自己放電が生じても一部の壁電荷が残存してしまうという問題があった。書込み電圧はできるだけ低いのが望ましい。
【００１４】
本発明は、書込み電圧の低減を図り、リセット動作の駆動電圧マージンを拡大することを目的としている。また、他の目的は、リセット動作、アドレッシング動作、及びサステイン動作を担う駆動回路を簡単化することにある。
【００１５】
【課題を解決するための手段】
基板面に沿った面放電よりも、基板間の対向放電は生じ易い。すなわち面放電開始電圧ＶｆＸＹよりも、アドレス電極Ａと第２のサステイン電極Ｙとの間の放電開始電圧ＶｆＡＹは低い。したがって、積極的に対向放電を生じさせることによって、書込み電圧の低減が可能である。対向放電で放電空間３０が活性化され、面放電開始電圧ＶｆＸＹが低下する。
【００１６】
アドレス電極Ａを陽極とする対向放電では、アドレス電極Ａの側に蛍光体を設けてもイオン衝撃による劣化を避けることができる。また、通常、サステイン電極Ｘ，Ｙの側には誘電体層を保護するＭｇＯ（２次電子放出係数の大きい高γ物質）があるので、アドレス電極Ａを陽極とする対向放電は、アドレス電極Ａを陰極とする対向放電よりも生じ易い。
【００１７】
対向放電を生じさせるために、サステイン電極Ｙを一時的に負電位にバイアスし（つまり負極性のパルスを印加する）、同時にアドレス電極Ａを正電位にバイアスすれば、サステイン電極Ｙを接地電位に保つ場合に比べて、面放電を生じさせるためにサステイン電極Ｘに印加するパルスの波高値を低くすることができる。ただし、サステイン電極Ｙを接地電位とし且つアドレス電極Ａを正電位とする場合も、アドレス電極Ａが陽極になる。
【００１８】
リセット動作、アドレッシング動作、及びサステイン動作の間で、各電極のバイアス電位（印加パルスの波高値）を共通化すれば、駆動に必要な電圧源の個数が減り、その分だけ駆動回路を簡単化することができる。
【００１９】
請求項１の発明の駆動方法は、第１の基板上に行方向に延び且つ隣接して対をなす平行な第１及び第２のサステイン電極とこれら電極を被覆する誘電体層とが設けられ、放電空間を介して前記第１の基板と対向する第２の基板上に列方向に延びるアドレス電極が設けられたＡＣ型ＰＤＰによるマトリクス表示に際して、前記第１のサステイン電極と前記第２のサステイン電極との間で書込み放電を生じさせる場合に、前記第１のサステイン電極を正極性の電位にバイアスするとともに、前記アドレス電極と前記第２のサステイン電極との間で当該アドレス電極を陽極とする放電が生じるように、当該アドレス電極及び第２のサステイン電極をバイアスするものである。
【００２０】
請求項２の発明の駆動方法は、前記書込み放電を生じさせて表示画面の帯電状態を初期化した後、前記アドレス電極及び前記第２のサステイン電極を、前記書込み放電を生じさせるときのそれぞれの電位と同じ電位にバイアスして、当該アドレス電極と当該第２のサステイン電極との間でアドレッシングのための放電を生じさせるものである。
【００２１】
請求項３の発明の駆動方法は、前記書込み放電を生じさせて表示画面の帯電状態を初期化し、アドレッシングを行った後、前記第１のサステイン電極を前記書込み放電を生じさせるときと同じ電位にバイアスして、当該第１のサステイン電極と前記第２のサステイン電極との間でサステイン放電を生じさせるものである。
【００２２】
請求項４の発明の表示装置は、第１の基板上に行方向に延び且つ隣接して対をなす平行な第１及び第２のサステイン電極とこれら電極を被覆する誘電体層とが設けられ、放電空間を介して前記第１の基板と対向する第２の基板上に列方向に延びるアドレス電極が設けられたマトリクス表示形式のＡＣ型ＰＤＰと、前記第１のサステイン電極と前記第２のサステイン電極との間で書込み放電を生じさせるときに、前記第１のサステイン電極を正極性の電位にバイアスするとともに、前記アドレス電極と前記第２のサステイン電極との間で当該アドレス電極を陽極とする放電が生じるように、当該アドレス電極及び第２のサステイン電極をバイアスする駆動装置と、を備えている。
【００２３】
【発明の実施の形態】
図１は本発明に係るプラズマ表示装置１のブロック図である。
プラズマ表示装置１は、フルカラー表示デバイスであるＡＣ型のＰＤＰ１０と、表示画面を構成する多数のセルＣを選択的に点灯させるための駆動ユニット１００とからなり、コンピュータシステムのモニター、壁掛け式テレビジョン受像機などとして利用される。プラズマ表示装置１の組み立てに際して、駆動ユニット１００はＰＤＰ１０の背面側に配置され、図示しないプリント配線板を介してＰＤＰ１０と電気的に接続される。
【００２４】
ＰＤＰ１０は、放電形式による分類では、主放電を生じさせるための一対のサステイン電極Ｘ，Ｙが平行配置された面放電型である。セルＣは、サステイン電極Ｘ，Ｙとアドレス電極Ａとからなる電極マトリクスの交点に形成されている。従来の技術の欄においてＰＤＰ１０の内部構造（図５参照）を詳述したので、ここでは内部構造の説明を省略する。
【００２５】
駆動ユニット１００は、外部から入力された映像データＤＦを一時的に記憶するフレームメモリ１０１、駆動制御を担うコントローラ１０５、サステイン電極Ｘに駆動電圧を印加するＸドライバ１１０、サステイン電極Ｙに駆動電圧を印加するＹドライバ１２０、アドレス電極Ａに駆動電圧を印加するアドレスドライバ１３０を有している。映像データＤＦは、画面の各ピクセルの３色（Ｒ，Ｇ，Ｂ）の輝度を示す多値データの集合である。コントローラ１０５からアドレスドライバ１３０へ転送されるサブフィールドデータＤｓｆは、１フレームを分割した各サブフィールドにおけるセルＣの発光の要否を示す２値データの集合である。
【００２６】
以下、ＰＤＰ１０の駆動方法を説明する。図２は印加電圧の波形図である。
ＰＤＰ１による表示に際しては、１フレーム（１画面）に例えば１つのフィールドを対応づける。ただし、テレビジョンのようにインタレース形式で走査された画面を再生する場合には、１画面の表示に２つのフィールドを用いる。
【００２７】
階調表示を行うためにフィールドを例えば６〜８個程度のサブフィールドｓｆに分割する。各サブフィールドｓｆは、リセット期間ＴＲ、アドレス期間ＴＡ、及びサステイン期間ＴＳからなる。各サブフィールドｓｆの輝度に適切な重み付けをして、各サブフィールドｓｆのサステイン期間ＴＳにおける発光回数を設定する。各サブフィールドｓｆは、１つの階調レベルの画面表示期間である。
【００２８】
リセット期間ＴＲは、それ以前の点灯状態の影響を防ぐため、表示画面の壁電荷の消去（全面消去）を行う期間である。このリセット期間ＴＲにおいて、本発明に固有の駆動制御が行われる。その詳細は後述する。
【００２９】
アドレス期間ＴＡは、ライン順次のアドレッシングを行う期間である。サステイン電極Ｘを接地電位に対して正電位Ｖａｘ（例えば５５Ｖ）にバイアスし、全てのサステイン電極Ｙを負電位Ｖｓｃ（例えば−７０Ｖ）にバイアスする。この状態で、先頭のラインから１ラインずつ順に各ラインを選択し、サステイン電極Ｙに負極性のスキャンパルスＰｙを印加する。選択されたラインのサステイン電極Ｙの電位は、一時的に負電位Ｖｙ（例えば−１７０Ｖ）にバイアスされる。ラインの選択と同時に、点灯（発光）すべきセルに対応したアドレス電極Ａに対して、波高値Ｖａ（例えば６０Ｖ）の正極性のアドレスパルスＰａを印加する。選択されたラインにおいて、アドレスパルスＰａの印加されたセルでは、サステイン電極Ｙとアドレス電極Ａとの間でアドレス放電が起こる。サステイン電極ＸがアドレスパルスＰａと同極性の電位にバイアスされているので、そのバイアスでアドレスパルスＰａが打ち消され、サステイン電極Ｘとアドレス電極Ａ１との間では放電は起きない。また、サステイン電極Ｘのバイアス電位Ｖａｘは、ライン内の非選択のセルの帯電を防止するため、サステイン電極Ｘとサステイン電極Ｙとの相対電圧が面放電開始電圧ＶｆＸＹより低くなるように設定されている。面放電開始電圧ＶｆＸＹは、サステイン電極Ｙとアドレス電極Ａとの間の放電開始電圧ＶｆＡＹより高い。電位Ｖａｘ，Ｖｙ，Ｖａは次の関係を満たす。
【００３０】
（Ｖａｘ＋Ｖｙ）＜ＶｆＸＹ
（Ｖａ  ＋Ｖｙ）≧ＶｆＡＹ
サステイン期間ＴＳは、階調レベルに応じた輝度を確保するために、アドレッシングによって設定された点灯状態を維持する期間である。対向放電を防止するため、全てのアドレス電極Ａを正極性の電位（例えばＶｓ／２）にバイアスし、最初に全てのサステイン電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを印加する。その後、サステイン電極Ｘとサステイン電極Ｙとに対して、交互にサステインパルスＰｓを印加する。サステインパルスＰｓの印加毎に、アドレス期間ＴＡに壁電荷の蓄積したセルで面放電が生じる。
【００３１】
図３は本発明の駆動方法を適用したリセット動作を示す図である。図３（Ａ）は各電極の印加電圧の波形図であり、図３（Ｂ）はセルの電極構造の模式図である。
【００３２】
図３（Ａ）のようにリセット期間ＴＲにおいて、サステイン電極Ｘに面放電開始電圧ＶｆＸＹよりも波高値が低い（例えば６０〜１７０Ｖ）の正極性の書込みパルスＰｗｘを印加し、同時にサステイン電極Ｙに負極性の書込みパルスＰｗｙ（波高値は例えば−１７０Ｖ）を印加する。加えて、アドレス電極Ａに正極性の書込みパルスＰｗａ（波高値は例えば６０Ｖ）を印加する。これにより、まず、アドレス電極Ａとサステイン電極Ｙとの間で、アドレス電極Ａを陽極とする放電（この対向放電を「トリガー放電」と呼称する）ＥＤＴが生じる。このとき、アドレス電極Ａが陽極であるので、誘電体層１７の表面のＭｇＯ膜１８による２次電子放出が有効に作用する。トリガー放電ＥＤＴによって放電空間３０が活性化され、プライミング効果によって面放電開始電圧ＶｆＸＹが低下し、サステイン電極Ｘ，Ｙ間で主放電である面放電ＥＤＭが生じる。トリガー放電ＥＤＴと面放電ＥＤＭとを合わせた一連の放電が書込み放電である。この書込み放電によって誘電体層１７に適量の壁電荷が帯電し、書込みパルスＰｗｘ，Ｐｗｙの立下がりで自己放電が生じて壁電荷が消失する。トリガー放電ＥＤＴによる面放電開始電圧ＶｆＸＹの低下分だけ従来と比べて書込み電圧の設定に余裕が生じる。
【００３３】
書込みパルスＰｗｙの波高値をアドレス期間ＴＡにおけるバイアス電位Ｖｙと一致させることにより、Ｙドライバ１２０の回路構成を簡単化することができる。書込みパルスＰｗａの波高値をアドレスパルスＰａと一致させることにより、Ａドライバ１３０の回路構成を簡単化することができる。また、書込みパルスＰｗｘの波高値をサステインパルスＰｓと一致させることにより、Ｘドライバ１１０の回路構成を簡単化することができる。
【００３４】
【発明の効果】
請求項１乃至請求項３の発明によれば、書込み電圧を低減することができ、駆動電圧マージンを拡大することができる。
【００３５】
請求項２又は請求項３の発明によれば、駆動回路を簡単化することができる。請求項４の発明によれば、書込み放電の過不足に起因した乱れのない表示を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るプラズマ表示装置のブロック図である。
【図２】印加電圧の波形図である。
【図３】本発明の駆動方法を適用したリセット動作を示す図である。
【図４】面放電型ＰＤＰの電極構成を示す平面図である。
【図５】面放電型ＰＤＰの内部構造を示す分解斜視図である。
【図６】従来の駆動方法を示す図である。
【符号の説明】
１  プラズマ表示装置
１０  ＰＤＰ（ＡＣ型ＰＤＰ）
１１  ガラス基板（第１の基板）
２１  ガラス基板（第２の基板）
３０  放電空間
１００  駆動ユニット（駆動装置）
Ａ  アドレス電極
ＥＤＭ  面放電（書込み放電）
ＥＤＴ  トリガー放電（アドレス電極を陽極とする放電）
Ｘ  サステイン電極（第１のサステイン電極）
Ｙ  サステイン電極（第２のサステイン電極）
【図１】
0003565650.tif 000002
【図２】
0003565650.tif 000003
【図３】
0003565650.tif 000004
【図４】
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【図５】
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【図６】
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