(57)【特許請求の範囲】
【請求項１】
制御発振器の出力により発生される多相パルス信号の１つをチャネルクロックとして位相比較器により入力信号と位相比較し、その位相誤差信号により前記制御発振器の発振の制御を行うＰＬＬ回路において、
入力信号がチャネルクロックの周波数とほぼ等しく位相比較器のキャプチャーレンジ内に入ったとき前記制御の起動信号を出力する周波数固定回路と、前記起動信号の発生後の入力信号の発生時点に最も近い位相の多相パルス信号を前記チャネルクロックとして選択するセレクト回路と、を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記制御発振器のスキューを調整するスキュー調整回路を備え、前記セレクト回路は、前記多相パルス信号をチャネルクロックとして選択した後は、当該チャネルクロックに対して入力信号が遅れているか進んでいるかを判定して入力信号の遅れ進みに応じた進み信号又は遅れ信号を生成し、前記進み信号又は遅れ信号により前記スキュー調整回路を制御することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記進み信号又は遅れ信号の生成後は、前記制御発振器の発振の制御を前記位相比較器に代えて前記スキュー調整回路により行うことを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記セレクト回路は、入力信号により多相パルス信号をラッチしラッチ時点に最も近い位相の多相パルス信号の位相情報を出力する前段ラッチ回路と、前記起動信号の発生後の入力信号の単一の発生時点で前記前段ラッチ回路の出力をラッチする後段ラッチ回路と、前記後段ラッチ回路の出力状態と前記多相パルス信号とにより前記チャネルクロックを選択して出力するとともに、前記後段ラッチ回路の出力状態に対する前記前段ラッチ回路の出力状態の変化に基づいて入力信号と前記チャネルクロックとの位相差に応じた進み信号又は遅れ信号を出力する位相制御信号発生回路を備えることを特徴とする請求項２又は３記載のＰＬＬ回路。
【請求項５】
前記前段ラッチ回路は、入力信号の前縁で多相パルス信号をラッチする第１の前段ラッチ回路と、入力信号の後縁で多相パルス信号をラッチする第２の前段ラッチ回路と、からなり、前記後段ラッチ回路は、前記起動信号の発生後の最初の入力信号の後縁で前記第１の前段ラッチ回路の出力をラッチする第１の後段ラッチ回路と、前記起動信号の発生後の２番目の入力信号の前縁で前記第２の前段ラッチ回路の出力をラッチする第２の後段ラッチ回路と、からなり、前記第１及び第２の前段ラッチ回路の出力と前記起動信号の発生後に最初にラッチした前記第１又は第２の後段ラッチ回路の出力を前記位相制御信号発生回路に出力するエッジ選択回路と、を備えることを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記位相制御信号発生回路は、前記エッジ選択回路が出力する前記第１又は第２の後段ラッチ回路の出力と前記多相パルス信号とから前記チャネルクロックを選択して出力するクロック選択回路と、前記チャネルクロックを基準とした前記多相パルス信号との位相差に相当するパルス幅の複数の進み信号及び遅れ信号を生成する進み遅れ検出回路と、前記エッジ選択回路の出力に応じて、前記複数の進み信号又は遅れ信号の何れかを選択的に出力する進み遅れ出力回路と、を備えることを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
前記進み遅れ出力回路は、それぞれ第１の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第１の位相ずれ幅検出回路及び前記位相ずれが進みか遅れかを判定する第１の進み遅れ判定回路と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第１の進み結果信号及び第１の遅れ結果信号として出力する第１の進み遅れ結果出力回路と、それぞれ第２の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第２の位相ずれ幅検出回路及び前記位相ずれが進みか遅れかを判定する第２の進み遅れ判定回路と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第２の進み結果信号及び第２の遅れ結果信号として出力する第２の進み遅れ結果出力回路と、入力信号の論理状態に応じて第１の進み結果信号又は第２の進み結果信号及び第１の遅れ結果信号又は第２の遅れ結果信号をそれぞれ進み信号及び遅れ信号として交互に切り換えて出力する出力論理回路と、を備えることを特徴とする請求項６記載のＰＬＬ回路。
【請求項８】
多相パルス信号を発生する制御発振器を使用するＰＬＬ回路における位相差検出回路であって、
入力信号により多相パルス信号をラッチしラッチ時点に最も近い位相の多相パルス信号の位相情報を出力する前段ラッチ回路と、単一の入力信号の発生時点で前記前段ラッチ回路の出力をラッチする後段ラッチ回路と、前記後段ラッチ回路の出力状態と前記多相パルス信号とにより前記チャネルクロックを選択して出力するとともに、前記後段ラッチ回路の出力状態に対する前記前段ラッチ回路の出力状態の変化に基づいて入力信号とチャネルクロックとの位相差に応じた進み信号及び遅れ信号として出力する位相制御信号発生回路を備えることを特徴とする位相差検出回路。
【請求項９】
前記前段ラッチ回路は、入力信号の前縁で多相パルス信号をラッチする第１の前段ラッチ回路と、入力信号の後縁で多相パルス信号をラッチする第２の前段ラッチ回路と、からなり、前記後段ラッチ回路は、前記起動信号の発生後の最初の入力信号の後縁で前記第１の前段ラッチ回路の出力をラッチする第１の後段ラッチ回路と、前記起動信号の発生後の２番目の入力信号の前縁で前記第２の前段ラッチ回路の出力をラッチする第２の後段ラッチ回路と、からなり、前記第１及び第２の前段ラッチ回路の出力と前記起動信号の発生後に最初にラッチした前記第１又は第２の後段ラッチ回路の出力を前記位相制御信号発生回路に出力するエッジ選択回路と、を備えることを特徴とする請求項８記載の位相差検出回路。
【請求項１０】
前記位相制御信号発生回路は、前記エッジ選択回路が出力する前記第１又は第２の後段ラッチ回路の出力と前記多相パルス信号とから前記チャネルクロックを選択して出力するクロック選択回路と、前記チャネルクロックを基準とした前記多相パルス信号との位相差に相当するパルス幅の複数の進み信号及び遅れ信号を生成する進み遅れ検出回路と、前記エッジ選択回路の出力に応じて、前記複数の進み信号又は遅れ信号の何れかを選択的に出力する進み遅れ出力回路と、を備えることを特徴とする請求項９記載の位相差検出回路。
【請求項１１】
前記進み遅れ出力回路は、それぞれ第１の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第１の位相ずれ幅検出回路及び前記位相ずれが進みか遅れかを判定する第１の進み遅れ判定回路と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第１の進み結果信号及び第１の遅れ結果信号として出力する第１の進み遅れ結果出力回路と、それぞれ第２の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第２の位相ずれ幅検出回路及び前記位相ずれが進みか遅れかを判定する第２の進み遅れ判定回路と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第２の進み結果信号及び第２の遅れ結果信号として出力する第２の進み遅れ結果出力回路と、入力信号の論理状態に応じて第１の進み結果信号又は第２の進み結果信号及び第１の遅れ結果信号又は第２の遅れ結果信号をそれぞれ進み信号及び遅れ信号として交互に切り換えて出力する出力論理回路と、を備えることを特徴とする請求項１０記載の位相差検出回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、多相ＶＣＯ（ＩＣＯ）を用いたＰＬＬ回路に関し、特に、位相引き込み時間を短縮し高精度なスキュー調整が可能なＰＬＬ回路及び位相差検出回路に関する。
【０００２】
パソコンやビデオに用いられるＤＶＤやＣＤ−ＲＯＭの読み出しを可能とする装置においては、ＰＬＬ回路を備え、ＥＦＭという入力信号に対してＰＬＬ回路を同期動作させ、入力信号に同期した信号を生成する。かかる装置においては、前記入力信号が入ってからデータの読み出しが可能となるまでのＰＬＬ回路の引き込み時間の短縮が装置の性能を決める重要な要素となっている。又、入力信号とＰＬＬ回路が生成したクロックとの位相差、つまりスキューが大きいと読み取りエラーを生じる原因となるので、スキューの調整を高精度に行えることが前記ＰＬＬ回路に求められる。このような背景から位相引き込み時間を短縮しスキュー調整を高精度かつ容易に行えるＰＬＬ回路及び位相差検出回路の実現が求められている。
【０００３】
従来の入力信号に同期をかけるＰＬＬ回路としては、ディレイセル（遅延素子、ＤＣＥＬ）をリング状に接続し多相信号を発振する制御発振器（ＩＣＯ）を他の基準クロック発振回路の出力に位相同期させ、その発振出力のうち入力信号の位相に一番近い多相信号をセレクトして出力する方法が知られている（特開平８−２７４６２９号公報、特開平９−３２６６９２号公報）。
【０００４】
また、同様にディレイセルをリング状に接続した制御発振器（ＩＣＯ）を使用し、その１段目等からクロックを出力し、その出力をチャネルクロック信号（チャネルクロック）として入力信号との位相比較を行う位相比較器にフィードバックし、前記位相比較器の出力で前記制御発振器（ＩＣＯ）の発振周波数を制御し、入力信号と前記チャネルクロックとの位相誤差が最小限になるようにして、ＰＬＬ回路の位相同期状態を作り出すものがある。
【０００５】
図１３は、前記後者のＰＬＬ回路の構成例を示す図である。入力信号とチャネルクロックとの位相を比較する位相比較器１ａと、前記位相比較器１ａの出力により制御されるチャージポンプ回路２ａと、前記チャージポンプ回路２ａの出力の低周波信号を抽出する低域通過フィルタ（ＬＰＦフィルタ）３ａと、前記ＬＰＦフィルタ３ａの出力を電流値に変換する電圧／電流変換回路（ＶＩ変換回路）４ａと、前記電圧／電流変換回路４ａの出力により発振周波数が制御され複数の多相信号を出力するディレイセルをリング状に接続された制御発振器（ＩＣＯ）５ａと、前記制御発振器５ａの複数の出力のうち特定の出力を分周して前記チャネルクロックを出力する分周回路６ａと、進み信号及び遅れ信号を入力し前記チャージポンプ回路２ａの出力に制御信号を加算するスキュー調整回路７ａと、ＰＬＬ回路動作の起動を制御する周波数固定回路８ａとから構成される。
【０００６】
図１３のＰＬＬ回路は、入力信号とチャネルクロックとを位相比較器１ａで位相比較し、位相誤差の信号（上昇指示信号と下降指示信号）をチャージポンプ回路２ａ、ＬＰＦフィルタ３ａ及び電圧／電流変換回路４ａを介して制御発振器（ＩＣＯ）５ａにフィードバックする動作を行うものであるが、周波数固定回路８ａは、ＰＬＬ回路の前記動作の開始前に入力信号とチャネルクロックの周波数が一致するように電圧／電流変換回路４ａの出力電流Ｉｉｎに制御電流Ｉ＿Ｆｉｎを加算し、制御発振器（ＩＣＯ）の入力電流Ｉ＿ｉｃｏｉｎを調整し、チャネルクロックの周波数が位相比較器１ａのキャプチャーレンジに入った時点でＰＣＳＴＡＲＴ信号を出力（ローレベル→ハイレベル）して位相比較器１ａの動作を開始させるとともに、ＰＣＳＴＡＲＴ信号の（ハイレベル）出力以降は制御電流Ｉ＿Ｆｉｎを保持する制御を行う。
【０００７】
【発明が解決しようとする課題】
従来の多相信号を発振する制御発振器を用いたＰＬＬ回路は、何れの構成のものも制御発振器の発振周波数は、動作の開始から位相比較器の位相誤差出力によりＬＰＦフィルタを介してアナログ的に制御されるものであり、位相同期状態になるまでの引き込み時間が長いという点で問題がある。また、入力信号と制御発振器の出力との位相差（スキュー）は、外部から制御するスキュー調整回路を設けることにより改善することが可能であるが、スキュー調整のための制御信号（進み信号、遅れ信号）の生成手段がＰＬＬ内には存在していないので高精度なスキュー調整は実現困難であり、ＰＬＬ回路としての位相同期精度を充分高めることが不可能である。
【０００８】
（目的）
本発明の目的は、高速な位相引き込みを可能とするＰＬＬ回路及び位相差検出回路を提供することにある。
本発明の目的は、高精度なスキュー調整を可能とするＰＬＬ回路及び位相差検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のＰＬＬ回路は、制御発振器（例えば図１の５）の出力により発生される多相パルス信号の１つをチャネルクロックとして位相比較器（例えば図１の１）により入力信号と位相比較し、その位相誤差信号により前記制御発振器の発振の制御を行うＰＬＬ回路において、入力信号がチャネルクロックの周波数とほぼ等しく位相比較器のキャプチャーレンジ内に入ったとき前記制御の起動信号を出力する周波数固定回路（例えば図１の９）と、前記起動信号の発生後の入力信号の発生時点に最も近い位相の多相パルス信号を前記チャネルクロックとして選択するセレクト回路（例えば図１の７）と、を備えることを特徴とする。
【００１０】
前記制御発振器のスキューを調整するスキュー調整回路（例えば図１の８）を備え、前記セレクト回路は、前記多相パルス信号をチャネルクロックとして選択した後は、当該チャネルクロックに対して入力信号が遅れているか進んでいるかを判定して入力信号の遅れ進みに応じた進み信号又は遅れ信号を生成し、前記進み信号又は遅れ信号により前記スキュー調整回路を制御することを特徴とする。
【００１１】
前記発明において、前記進み信号又は遅れ信号の生成後は、前記制御発振器の発振の制御を前記位相比較器に代えて前記スキュー調整回路により行うことを特徴とする。
【００１２】
また、前記セレクト回路は、入力信号により多相パルス信号をラッチしラッチ時点に最も近い位相の多相パルス信号の位相情報（例えば図３のＳＥＬ０１〜ＳＥＬ７０、図３のＳＥＬ０１Ｂ〜ＳＥＬ７０Ｂ）を出力する前段ラッチ回路（例えば図３の７１１、７１３、図３の７１２、７１４）と、前記起動信号の発生後の入力信号の単一の発生時点（例えば最初の変化点）で前記前段ラッチ回路の出力をラッチする後段ラッチ回路（例えば図３の７１５、図３の７１６）と、前記後段ラッチ回路の出力状態と前記多相パルス信号とにより前記チャネルクロックを選択して出力するとともに、前記後段ラッチ回路の出力状態に対する前記前段ラッチ回路の出力状態の変化に基づいて入力信号と前記チャネルクロックとの位相差に応じた進み信号又は遅れ信号を出力する位相制御信号発生回路（例えば図３の７３、７４、７５）を備えることを特徴とする。
【００１３】
前記前段ラッチ回路は、入力信号の前縁で多相パルス信号をラッチする第１の前段ラッチ回路（例えば図３の７１１、７１３）と、入力信号の後縁で多相パルス信号をラッチする第２の前段ラッチ回路（例えば図３の７１２、７１４）と、からなり、前記後段ラッチ回路は、前記起動信号の発生後の最初の入力信号の後縁（２番目の変化点）で前記第１の前段ラッチ回路の出力をラッチする第１の後段ラッチ回路（例えば図３の７１５）と、前記起動信号の発生後の２番目の入力信号の前縁（３番目の変化点）で前記第２の前段ラッチ回路の出力をラッチする第２の後段ラッチ回路（例えば図３の７１６）と、からなり、前記第１及び第２の前段ラッチ回路の出力と前記起動信号の発生後に最初にラッチした前記第１又は第２の後段ラッチ回路の出力を前記位相制御信号発生回路に出力するエッジ選択回路（例えば図３の７２）と、を備えることを特徴とする。
【００１４】
前記位相制御信号発生回路は、前記エッジ選択回路が出力する前記第１又は第２の後段ラッチ回路の出力と前記多相パルス信号とから前記チャネルクロックを選択して出力するクロック選択回路（例えば図３の７３）と、前記チャネルクロックを基準とした前記多相パルス信号との位相差に相当するパルス幅の複数の進み信号及び遅れ信号を生成する進み遅れ検出回路（例えば図３の７４）と、前記エッジ選択回路の出力に応じて、前記複数の進み信号又は遅れ信号の何れかを選択的に出力する進み遅れ出力回路（例えば図３の７５）と、を備えることを特徴とする。
【００１５】
前記進み遅れ出力回路は、それぞれ第１の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第１の位相ずれ幅検出回路（例えば図６の７５２）及び前記位相ずれが進みか遅れかを判定する第１の進み遅れ判定回路（例えば図６の７５４）と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第１の進み結果信号及び第１の遅れ結果信号として出力する第１の進み遅れ結果出力回路（例えば図６の７５６）と、それぞれ第２の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第２の位相ずれ幅検出回路（例えば図６の７５１）及び前記位相ずれが進みか遅れかを判定する第２の進み遅れ判定回路（例えば図６の７５３）と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第２の進み結果信号及び第２の遅れ結果信号として出力する第２の進み遅れ結果出力回路（例えば図６の７５５）と、入力信号の論理状態に応じて第１の進み結果信号又は第２の進み結果信号及び第１の遅れ結果信号又は第２の遅れ結果信号をそれぞれ進み信号及び遅れ信号として交互に切り換えて出力する出力論理回路（例えば図６の７５７、７５９）と、を備えることを特徴とする。
【００１６】
本発明の位相差検出回路は、多相パルス信号を発生する制御発振器を使用するＰＬＬ回路における位相差検出回路であって、入力信号により多相パルス信号をラッチしラッチ時点に最も近い位相の多相パルス信号の位相情報（例えば図３のＳＥＬ０１〜ＳＥＬ７０、図３のＳＥＬ０１Ｂ〜ＳＥＬ７０Ｂ）を出力する前段ラッチ回路（例えば図３の７１１、７１３、図３の７１２、７１４）と、単一の入力信号の発生時点で前記前段ラッチ回路の出力をラッチする後段ラッチ回路（例えば図３の７１５、図３の７１６）と、前記後段ラッチ回路の出力状態と前記多相パルス信号とにより前記チャネルクロックを選択して出力するとともに、前記後段ラッチ回路の出力状態に対する前記前段ラッチ回路の出力状態の変化に基づいて入力信号とチャネルクロックとの位相差に応じた進み信号及び遅れ信号として出力する位相制御信号発生回路（例えば図３の７３、７４、７５）を備えることを特徴とする。
【００１７】
前記前段ラッチ回路は、入力信号の前縁で多相パルス信号をラッチする第１の前段ラッチ回路（例えば図３の７１１、７１３）と、入力信号の後縁で多相パルス信号をラッチする第２の前段ラッチ回路（例えば図３の７１２、７１４）と、からなり、前記後段ラッチ回路は、前記起動信号の発生後の最初の入力信号の後縁で前記第１の前段ラッチ回路の出力をラッチする第１の後段ラッチ回路（例えば図３の７１５）と、前記起動信号の発生後の２番目の入力信号の前縁で前記第２の前段ラッチ回路の出力をラッチする第２の後段ラッチ回路（例えば図３の７１６）と、からなり、前記第１及び第２の前段ラッチ回路の出力と前記起動信号の発生後に最初にラッチした前記第１又は第２の後段ラッチ回路の出力を前記位相制御信号発生回路に出力するエッジ選択回路（例えば図３の７２）と、を備えることを特徴とする。
【００１８】
前記位相制御信号発生回路は、前記エッジ選択回路が出力する前記第１又は第２の後段ラッチ回路の出力と前記多相パルス信号とから前記チャネルクロックを選択して出力するクロック選択回路（例えば図３の７３）と、前記チャネルクロックを基準とした前記多相パルス信号との位相差に相当するパルス幅の複数の進み信号及び遅れ信号を生成する進み遅れ検出回路（例えば図３の７４）と、前記エッジ選択回路の出力に応じて、前記複数の進み信号又は遅れ信号の何れかを選択的に出力する進み遅れ出力回路（例えば図３の７５）と、を備えることを特徴とする。
【００１９】
前記進み遅れ出力回路は、それぞれ第１の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第１の位相ずれ幅検出回路（例えば図６の７５２）及び前記位相ずれが進みか遅れかを判定する第１の進み遅れ判定回路（例えば図６の７５４）と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第１の進み結果信号及び第１の遅れ結果信号として出力する第１の進み遅れ結果出力回路（例えば図６の７５６）と、それぞれ第２の前段ラッチ回路の出力に対応する前記クロック選択回路の出力を入力とし、チャネルクロックを基準とした位相ずれ幅を検出する第２の位相ずれ幅検出回路（例えば図６の７５１）及び前記位相ずれが進みか遅れかを判定する第２の進み遅れ判定回路（例えば図６の７５３）と、前記位相ずれ幅及び位相ずれの進み遅れに応じて、前記複数の進み信号又は遅れ信号のうち対応するパルス幅の進み信号又は遅れ信号を選択して第２の進み結果信号及び第２の遅れ結果信号として出力する第２の進み遅れ結果出力回路（例えば図６の７５５）と、入力信号の論理状態に応じて第１の進み結果信号又は第２の進み結果信号及び第１の遅れ結果信号又は第２の遅れ結果信号をそれぞれ進み信号及び遅れ信号として交互に切り換えて出力する出力論理回路（例えば図６の７５７、７５９）と、を備えることを特徴とする。
【００２０】
（作用）
入力信号はセレクト回路に接続されそこで多相パルス信号のどの相に近いかが判定される。判定の結果、入力信号の位相に最も近い多相パルス信号をチャネルクロック（ＰＬＬの出力クロック）として設定する。チャネルクロックを一度設定した後は固定しておき、位相比較器による入力信号とチャネルクロックの比較により位相同期の引き込み動作を行わせる。その後セレクト回路は最初に固定したチャネルクロックに対して遅れているか進んでいるかにより電圧差もしくは電流差としてチャネルクロックの遅れ進みのスキュー調整用の信号とする（図１）。
【００２１】
【発明の実施の形態】
次に、本発明の多相信号を発振する多相の制御発振器（ＩＣＯ）を用いたＰＬＬ回路及び位相差検出回路の一実施の形態を詳細に説明する。
（構成の説明）
（ＰＬＬ回路の全体構成の説明）
図１は、本実施の形態の構成例を示す図である。本実施の形態の構成は、ＥＦＭ等の入力信号とチャネルクロックとの位相を比較する位相比較器１と、前記位相比較器１の出力（上昇指示信号、下降指示信号）により制御されるチャージポンプ回路２と、前記チャージポンプ回路２の出力の低周波信号を抽出する低域通過フィルタ（ＬＰＦフィルタ）３と、前記ＬＰＦフィルタ３の出力を電流値に変換する電圧／電流変換回路（ＶＩ変換回路）４と、前記電圧／電流変換回路４の出力により発振周波数が制御され複数の多相信号を出力する、ディレイセルをリング状に接続された制御発振器（ＩＣＯ）５と、前記制御発振器５の複数の出力をそれぞれ分周した信号であり、順次所定の遅延時間（１ディレイ）だけ遅延した複数個でなる多相パルス信号を出力する複数の分周回路６と、入力信号、前記複数の分周回路６の出力及び同期動作の開始を制御するＰＣＳＴＡＲＴ信号を入力し、前記複数の分周回路６のいずれかの出力のうち選択された出力を前記チャネルクロックとして出力するとともに、入力信号に対するチャネルクロックのスキューを調整するための制御信号である進み信号及び遅れ信号を出力するセレクト回路７と、前記進み信号及び遅れ信号を入力し前記チャージポンプ回路の出力を制御し、スキュー調整を行うスキュー調整回路８と、入力信号とチャネルクロックを入力し、ＰＬＬ回路のキャプチャーレンジに入ったときにＰＬＬ動作を開始するＰＣＳＴＡＲＴ信号を位相比較器１に出力する周波数固定回路９と、から構成される。各部の構成、機能は以下のとおりである。
【００２２】
周波数固定回路９は、ＰＬＬ回路（図１の１〜８）の本来の動作に先立つ初期動作において、入力信号とチャネルクロックの周波数が一致するように電圧／電流変換回路４の出力電流Ｉｉｎに制御電流Ｉ＿Ｆｉｎを加算し、電流制御可能な制御発振器（ＩＣＯ）の入力電流Ｉ＿ｉｃｏｉｎを調整し、前記ＰＬＬ回路の動作による位相比較器１のキャプチャーレンジに入るように初期の周波数の同期動作を行うものである。周波数固定回路９は、チャネルクロックの周波数が位相比較器１のキャプチャーレンジに入った時点でＰＬＬ動作の起動信号としてのＰＣＳＴＡＲＴ信号を出力（ローレベルからハイレベルに）して位相比較器１の動作を開始させるとともに、ＰＣＳＴＡＲＴ信号の（ハイレベル）出力以降は制御電流Ｉ＿Ｆｉｎを保持する制御機能を有する。位相比較器１は、周波数固定回路９から出力されるＰＣＳＴＡＲＴ信号により動作を開始し、入力信号と制御発振器（ＩＣＯ）５の出力であるチャネルクロックとの位相を比較し、位相誤差に応じた信号として上昇指示信号又は下降指示信号を出力する機能を有する。チャージポンプ回路２は、位相比較器１の出力の上昇指示信号及び下降指示信号によりそれぞれ制御されるスイッチ２１、２２と、各スイッチ２１、２２と直列接続された電流源２３、２４とを有し、各スイッチのＯＮ／ＯＦＦ状態により、電流源２３、２４の何れかの電流を出力とする機能を有する。ＬＰＦフィルタ３はチャージポンプ回路２の出力電流及びスキュー調整回路８の出力電流の加算値を入力とし、該加算電流の低周波成分の信号を抽出して出力する機能を有する。電圧／電流変換回路４は、前記低周波成分の信号を入力し電流信号及び変換する機能を有する。
【００２３】
制御発振器（ＩＣＯ）５はインバータ回路又は反転増幅器のような入出力間で伝搬遅延時間を生じるディレイセルをリング状に接続して構成し、各ディレイセルからそれぞれ互いに位相の異なる複数の多相信号を発振する制御発振器であって、ディレイセルに対する電流源等を制御することによりその発振周波数を制御可能であり、前記電源電流として前記電圧／電流変換回路４の出力が供給され、前記電圧／電流変換回路４の出力電流により発振周波数が変化する発振機能を有する。分周回路６は前記制御発振器を構成するディレイセルの各段から出力される多相信号のそれぞれを所定分周数で分周して多相パルス信号として出力する機能を有する。なお、分周回路６は、必ずしも必要とせず多相信号を出力する制御発振器５の出力段機能を有する回路に代えることができる。
【００２４】
スキュー調整回路８は、前記進み信号及び遅れ信号を入力し前記チャージポンプ回路２の出力側にスキューを制御する電流信号を出力する機能を有する。
図２は、スキュー調整回路の構成例を示す図である。スキュー調整回路８は、チャージポンプ回路２と同様の構成でなり、電流を吐出する電流源８３と、電流を吸い込む電流源８４と、前記各電流源８３、８４と出力端子間に直列に設けられ、遅れ信号及び進み信号によりそれぞれＯＮ／ＯＦＦ制御されるスイッチ８１、８２とから構成される。スキュー調整回路８は、入力する遅れ信号及び進み信号の差分の電流を出力し、該電流は前記チャージポンプ回路２の出力に対する補正信号として該出力に加算される。
【００２５】
次に、セレクト回路７は、前記複数の分周回路６からの多相パルス信号と入力信号の位相とを比較して、ＰＣＳＴＡＲＴ信号が入力（ハイレベル入力）された直後の入力信号の位相（エッジの位相）に一番近い多相パルス信号の１つを選択し、該多相パルス信号を前記チャネルクロックとして固定的に出力するとともに、前記チャネルクロックと入力信号との位相差を常時検出し、前記位相差に対応する進み信号及び遅れ信号を出力する機能を有する。
【００２６】
（セレクト回路の説明）
次に、本発明のチャネルクロックの選択及びスキュー調整の位相比較機能を有するセレクト回路のより具体的な実施の形態について、図３〜図１２を参照して詳細に説明する。
図３は、セレクト回路の実施の形態の構成を示す図であり、図１１及び図１２は、本実施の形態のセレクト回路の動作のタイミングチャートを示す図である。同図ではＰＣＳＴＡＲＴ信号が入力信号のローレベル状態のｔ０時点で立ち上がる場合の動作を示している。以下、セレクト回路の各部の動作はタイミングチャートをも参照して説明する。
【００２７】
本セレクト回路７は、入力信号及びＰＣＳＴＡＲＴ信号の入力部７０と、入力信号が多相パルス信号のどの位相と一番近いかを検出するＤ型フリップフロップ回路でなるラッチ回路７１と、ＰＣＳＴＡＲＴ信号のハイレベルへの立ち上がり直後の入力信号のエッジから直ちに動作が開始するようにラッチ回路７１の出力を選択して出力するエッジ選択回路７２と、入力信号の前記エッジを基準とし入力信号に最も位相の近い多相パルス信号を選択しチャネルクロック等を出力するクロック選択回路７３と、制御発振器５の進み遅れ（スキュー）を制御するため複数のパルス幅の制御信号を出力する進み遅れ検出回路７４と、制御発振器５の進み遅れを帰還制御する進み信号又は遅れ信号を出力する進み遅れ出力回路７５と、から構成される。
【００２８】
以下、図３に示すセレクト回路における個々の回路動作について説明する。
入力部７０は、入力信号と、ハイレベルへの立ち上りをＰＬＬ動作の起動信号（スタート信号）とするＰＣＳＴＡＲＴ信号と、を入力とする第１〜第３の遅延回路７０１〜７０３を備える。第１の遅延回路７０１は、ＰＣＳＴＡＲＴ信号をＤ端子に、入力信号をクロック端子に入力し、Ｑ出力端子とＤ端子とを直列接続した２つのＤ型フリップフロップ回路で構成したシフトレジスタ構成の遅延回路である。第２の遅延回路７０２は、前記ＰＣＳＴＡＲＴ信号をＤ端子に入力し、反転した入力信号をクロック端子に入力し、Ｑ出力端子とＤ端子とを直列接続した２つのＤ型フリップフロップ回路で構成したシフトレジスタ構成の遅延回路である。第３の遅延回路７０３は、ＰＣＳＴＡＲＴ信号をクロック端子に入力し、入力信号をＤ端子に入力する単一のＤ型フリップフロップ回路で構成した遅延回路である。
【００２９】
第１の遅延回路７０１は、入力信号の立ち上がり及び立ち下がりによりスタート信号を順次シフトすることにより、スタート信号を入力信号の１パルスのハイレベルの幅だけ遅延して図１１に示す信号ＰＨＡＳＥＳＥＬを出力する。同様に第２の遅延回路７０２は、入力信号の立ち下がり及び立ち上がりによりスタート信号を順次シフトすることにより、スタート信号を入力信号のパルスのローレベルの幅だけ遅延して図１１に示す信号ＰＨＡＳＥＳＥＬＢを出力する。第３の遅延回路７０３は、スタート信号の立ち上がりにより入力信号をラッチすることにより、スタート信号の立ち上がり時における入力信号の論理状態（ハイレベル又はローレベル）をラッチして信号ＥＤＧＥＳＥＬを出力する。
【００３０】
ラッチ回路７１は、入力信号をクロック端子に入力し、複数の多相パルス信号ＣＫ０ＤＩＶ〜ＣＫ７ＤＩＶのそれぞれをＤ端子に入力する多相の相数と同数のＤ型フリップフロップ回路でなる前段の第１のラッチ回路７１１と、同様の構成でなり、クロック端子に反転した入力信号を入力したＤ型フリップフロップ回路でなる前段の第２のラッチ回路７１２と、前段の第１のラッチ回路７１１のＱ出力の論理回路であって、前記多相パルス信号の位相順にＱ出力のインバータ回路を介して反転した出力とその位相順で１つ前のＤ型フリップフロップ回路のＱ出力とをナンド回路に入力し、それぞれ入力信号と多相パルス信号の位相関係の情報を有する位相検出信号ＳＥＬ０１〜ＳＥＬ７０を出力する複数の第１の論理回路７１３と、同様の構成でなる前段の第２のラッチ回路７１２の出力側の複数の第２の論理回路７１４と、前段の第１の論理回路７１３の出力をＤ端子に入力し第１の遅延回路７０１の出力をクロック端子に入力するＤ型フリップフロップ回路でなる後段の第１のラッチ回路７１５と、同様な構成でなり、複数の第２の論理回路７１４の出力側における、クロック端子に前段の第２の遅延回路７０２の出力を入力したＤ型フリップフロップ回路でなる後段の第２のラッチ回路７１６と、を備える。
【００３１】
ラッチ回路７１においては、前段の第１のラッチ回路７１１では入力信号の各ハイレベルへの立ち上がりエッジ（パルスの前縁ｔ１、ｔ３、ｔ５、…）における多相パルス信号の論理状態をラッチして図１１に示す信号ＣＫ０Ｄ〜ＣＫ７Ｄを出力する。前段の第２のラッチ回路７１２では入力信号の各ローレベルへの立ち下がりエッジ（パルスの後縁ｔ２、ｔ４、ｔ６、…）における多相パルス信号の論理状態をラッチして図１１に示す信号ＣＫ０ＤＢ〜ＣＫ７ＤＢを出力する。各ラッチ回路の複数のＤ型フリップフロップ回路の出力（信号ＣＫ０Ｄ〜ＣＫ７Ｄ、信号ＣＫ０ＤＢ〜ＣＫ７ＤＢ）は、多相の相数が偶数であるから図１１の信号ＣＫ０Ｄ〜ＣＫ７Ｄのようにそれぞれ半分がハイレベルであり残る半分がローレベルである。第１の論理回路７１３は、前記信号ＣＫ０Ｄ〜ＣＫ７Ｄ、信号ＣＫ０ＤＢ〜ＣＫ７ＤＢの内、多相パルス信号の位相順で最初にハイレベルを出力しているＤ型フリップフロップ回路の出力に反転回路を介して接続されているＮＡＮＤ回路からハイレベルを出力し、第３のラッチ回路７１５はハイレベルを出力するＮＡＮＤ回路と接続されたＤ型フリップフロップ回路のみが前縁（ｔ１、ｔ３、ｔ５、…）で当該ハイレベルをラッチして出力する。第４のラッチ回路７１６はハイレベルを出力するＮＡＮＤ回路と接続されたＤ型フリップフロップ回路のみが前縁（ｔ２、ｔ４、ｔ６、…）で当該ハイレベルをラッチして出力する。
【００３２】
次に、エッジ選択回路７２の構成、動作について図４により説明する。
図４は、エッジ選択回路の具体的な回路構成例を示す図である。エッジ選択回路７２は、切替回路７２１と、入出力間を接続する接続端子７２２と、を備え、切替回路７２１は、第３のラッチ回路７１５及び第４のラッチ回路７１６の複数の出力のそれぞれを位相順に組み合わせた２入力の内、何れかを切り替えて出力する回路であり、その制御は第３の遅延回路７０３から出力されるＥＤＧＳＥＬ信号により行われ、それぞれＳＥＬ０ＥＤＧ〜ＳＥＬ７ＥＤＧ信号として後続の回路に出力される。また、第１の論理回路７１３の出力ＳＥＬ７０〜ＳＥＬ６７及び第２の論理回路７１４の出力ＳＥＬ７０Ｂ〜ＳＥＬ６７Ｂは、前記接続端子７２２を介して後続の回路に出力される。
【００３３】
エッジ選択回路７２は、以上の構成により、ＰＣＳＴＡＲＴ信号の立ち上がり直後の入力信号のエッジでラッチした第３のラッチ回路７１５又は第４のラッチ回路７１６のそれぞれの出力ＳＥＬ０Ｄ〜ＳＥＬ７Ｄ又は出力ＳＥＬ０ＤＢ〜ＳＥＬ７ＤＢの何れかを選択して出力する機能を有する。ＰＣＳＴＡＲＴ信号の立ち上がり時点で入力信号がローレベル状態の場合は第３のラッチ回路７１５の出力を、同ハイレベル状態の場合は第４のラッチ回路７１６の出力を選択して出力する。図１１に示す場合は、第３のラッチ回路７１５の出力ＳＥＬ０Ｄ〜ＳＥＬ７Ｄが選択され、後続の回路に出力される。
【００３４】
次に、クロック選択回路７３の構成、機能について図５により以下説明する。
図５は、クロック選択回路７３の具体的な回路構成例を示す図である。クロック選択回路７３は、エッジ選択回路７２の出力信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥ及び多相パルス信号ＣＫ０ＤＩＶ〜ＣＫ７ＤＩＶを入力し、信号ＳＥＬ１ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥの出力の何れもローレベルのときにのみ信号ＳＥＬ０ＥＤＧＥに代えてハイレベルを出力する論理回路７３１と、前記論理回路７３１の出力信号、信号ＳＥＬ１ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥと、多相パルス信号ＣＫ０ＤＩＶ〜ＣＫ７ＤＩＶをそれぞれ順次１つずつ対応させて入力する２入力の８つのナンド（ＮＡＮＤ）回路と、各ＮＡＮＤ回路の隣接する出力を順次アンド（ＡＮＤ）回路に入力し最終的に１つのＮＡＮＤ回路を介して出力するチャネルクロック生成回路７３２と、同様の構成でなり２入力の８つのＮＡＮＤ回路の２つの入力の組み合わせのうち多相パルス信号ＣＫ０ＤＩＶ〜ＣＫ７ＤＩＶを順次１つずつずらして入力し、チャネルクロックに対し１ディレイ単位で順次遅延したそれぞれクロックＰ１信号、クロックＰ２信号、クロックＰ３信号、チャネルクロックＢ（チャネルクロックＢ）、クロックＭ３信号、クロックＭ２信号、クロックＭ１信号をそれぞれ出力するクロックＰ１生成回路７３４、クロックＰ２生成回路７３５、クロックＰ３生成回路７３６と、チャネルクロックＢ生成回路７３３、クロックＭ３生成回路７３７、クロックＭ２生成回路７３８及びクロックＭ１生成回路７３９と、を備える。
【００３５】
クロック選択回路７３は、前記構成により論理回路７３１の出力から信号ＳＥＬ１ＥＤＧＥ〜信号ＳＥＬ７ＥＤＧＥの何れか１つがハイレベル状態となり、このハイレベル状態は、入力信号の立ち上がりタイミングに一番近い位置で立ち上がる多相パルス信号の１つを多相パルス信号ＣＫ０ＤＩＶ〜ＣＫ７ＤＩＶから選択して互いに逆位相の関係にあるチャネルクロック又はチャネルクロックＢをチャネルクロック生成回路７３２又はチャネルクロックＢ生成回路７３３から出力し、他の生成回路７３４、７３５、７３６、及び生成回路７３７、７３８、７３９から前記チャネルクロック及び前記チャネルクロックＢに対し順次１ディレイ単位で位相のずれたクロックＰ１信号〜Ｐ３信号、クロックＭ１信号〜クロックＭ３信号を出力するように動作する。
【００３６】
次に、図３に戻りセレクト回路のうち進み遅れ検出回路７４について詳細に説明する。
進み遅れ検出回路７４は、初段のＤ型フリップフロップ回路のＤ端子に入力信号を入力し、クロック端子にチャネルクロックを入力した２つのＤ型フリップフロップ回路を直列接続したシフトレジスタ構成の第４の遅延回路と、前記第４の遅延回路の２段目のＤ型フリップフロップ回路の入出力の排他的論理和回路からなり、該排他的論理和回路から入力信号許可信号１を出力する入力信号許可回路（１）７４１と、Ｄ端子に入力信号を入力し、クロック端子にチャネルクロックを入力したＤ型フリップフロップ回路と、初段のＤ型フリップフロップ回路のＤ端子に前記Ｄ型フリップフロップ回路の出力を入力しクロック端子にチャネルクロックＢを入力した２つのＤ型フリップフロップ回路を直列接続したシフトレジスタ構成の第５の遅延回路と、前記第５の遅延回路の２段目（出力側）のＤ型フリップフロップ回路の入出力の排他的論理和回路からなり、該排他的論理和回路から入力信号許可信号２を出力する入力信号許可回路（２）７４２と、チャネルクロックとクロックＰ１信号〜クロックＰ３信号の反転出力とをそれぞれ入力とするナンド（ＮＡＮＤ）回路７４３と、チャネルクロックＢとクロックＭ１信号〜クロックＭ３信号を入力とするノア（ＮＯＲ）回路７４４と、チャネルクロックとＮＡＮＤ回路７４３の各出力をそれぞれ一方の入力とし、入力信号許可回路（１）７４１の出力を他方の入力とするアンド（ＡＮＤ）回路７４５と、チャネルクロックとＮＯＲ回路７４４の各出力をそれぞれ一方の入力とし入力信号許可回路（２）７４２の出力を他方の入力とするＡＮＤ回路７４６と、から構成される。
【００３７】
進み遅れ検出回路７４においては、入力信号許可回路（１）７４１は、入力信号をチャネルクロックの各立ち上がりに同期させた信号と、更に該信号をチャネルクロックの各立ち上がり時点で同期させた（チャネルクロックの周期だけ遅延した）信号との排他的論理和操作により、図１１に示すように入力信号のハイレベルをチャネルクロックの周期の信号である入力許可信号１として出力する機能を有する。入力信号許可回路（２）７４２は最初のＤ型フリップフロップ回路により入力信号をチャネルクロックの周期だけ遅延した信号に対してチャネルクロックと逆相であるチャネルクロックＢにより同様の論理操作を行うので、結果的に図１１に示すように入力許可信号１に対して９０°位相がずれた（遅延した）信号である入力許可信号２を出力する機能を有する。また、ＮＡＮＤ回路７４３は、チャネルクロックとクロックＰ１信号〜クロックＰ３信号の反転信号とのＮＡＮＤ処理により、チャネルクロックの後縁からクロックＰ１信号〜クロックＰ３信号の後縁までのパルス幅の信号をそれぞれ出力し、ＮＯＲ回路７４４は、チャネルクロックＢとクロックＭ１信号〜クロックＭ３信号のＮＡＮＤ処理により、クロックＭ１信号〜クロックＭ３信号の後縁からチャネルクロックＢの前縁までのパルス幅の信号をそれぞれ出力する。次に、ＮＡＮＤ回路７４３の出力は、ＡＮＤ回路７４５により入力許可信号１のハイレベル期間のみ出力され、ＮＡＮＤ回路７４４の出力は、ＡＮＤ回路７４６により入力許可信号２のハイレベル期間のみ出力されるから、図１１に示すようにＡＮＤ回路７４５からは多相パルス信号の１ディレイに相当する時間幅に対し、時間幅×１、時間幅×２、時間幅×３、時間幅×４のパルス幅の信号をそれぞれ進み１、進み２、進み３、進み４として出力し、ＡＮＤ回路７４６からは同時間幅に対し時間幅×１、時間幅×２、時間幅×３、時間幅×４のパルス幅の信号を遅れ１、遅れ２、遅れ３、遅れ４として出力する。ここで同一パルス幅の進みと遅れの信号は、図１１、図１２に示すように時間的に一部でも重複して出力されることはない。これら進み及び遅れの計８個の信号は、次に説明する進み遅れ出力回路７５において制御発振器の出力の位相ずれ（スキュー）の程度により選択的にスキュー調整回路に出力される信号である。
【００３８】
次に、図３に示す進み遅れ出力回路７５について詳細に説明する。
図６は、進み遅れ出力回路７５の構成例を示す図である。進み遅れ出力回路７５は、位相情報タイミング生成回路７５０ａ、７５０ｂ（図７）、位相ずれ幅検出回路７５１、７５２（図８）、進み遅れ判定回路７５３、７５４（図９）、進み遅れ結果出力回路７５５、７５６（図１０）、前記進み遅れ結果出力回路７５５、７５６の出力に対する出力側のＡＮＤ回路及びＯＲ回路でなる論理回路（図６）、から構成される。図６に示す構成から分かるように進み遅れ出力回路７５は上段と下段の同様な２つの回路構成からなる。以下、各回路の構成、機能について順次説明する。
【００３９】
図１２は進み遅れ出力回路７５のタイミングチャートを示す図である。以下、図１２をも参照して進み遅れ出力回路７５の各部の回路を説明する。
【００４０】
図７は、図６に示す位相情報タイミング生成回路７５０ａ、７５０ｂの回路構成例を示す図である。図３に示す第１の論理回路７１３の出力信号ＳＥＬ７０〜ＳＥＬ６７（又は第２の論理回路７１４の出力信号ＳＥＬ７０Ｂ〜ＳＥＬ６７Ｂ）と、入力信号とを入力する。第１（又は第２）の論理回路の各出力をそれぞれＤ端子に入力し、クロック端子に入力信号を入力する複数のＤ型フリップフロップ回路で構成される。図１２に示すように、位相情報タイミング生成回路７５０ａ（７５０ｂ）は、第１（又は第２）の論理回路のそれぞれの出力ＳＥＬ７０〜ＳＥＬ６７（又はＳＥＬ７０Ｂ〜ＳＥＬ６７Ｂ）を入力信号の１周期だけ遅延させた信号を出力ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）として出力する機能を有する。本実施の形態のこの機能は、後述するように選択したチャネルクロックの位相ずれを入力信号の各エッジ（前縁又は後縁）で検出し、その１周期後にスキュー制御を行うための進み遅れの信号を出力する構成を採用するための位相調整を行うものである。つまり、スキュー（位相ずれ）の判断の基準になる第３及び第４のラッチ回路７１５、７１６の出力信号の発生タイミングと前段の第１及び第２のラッチ回路７１１、７１２の出力の発生タイミングとを一致させるものである。
【００４１】
図８は、図６に示す位相ずれ幅検出回路７５１、７５２の回路構成例を示す図である。
図７に示す位相情報タイミング生成回路７５０ａ（又は７５０ｂ）の出力信号ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）と、エッジ選択回路７２の出力信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥを入力し、信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥのそれぞれを一方の入力とし、信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥのそれぞれに対し、１ディレイ単位の進み及び遅れ、２ディレイの進み及び遅れ、３ディレイ単位の進み及び遅れ、４ディレイ単位の進み及び遅れに相当する信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥの２信号をオア（ＯＲ）回路Ａにより論理和をとった出力を他方の入力とする複数のナンド（ＮＡＮＤ）回路Ｂと、各ＮＡＮＤ回路Ｂの出力を順次論理和をとるアンド回路と最終段のナンド（ＮＡＮＤ）回路からなる論理回路Ｃとからなり、それぞれ出力信号ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）のそれぞれを基準とした１相ずれ、２相ずれ、３相ずれ、４相ずれを示す信号を出力する４つの論理回路７５１１（７５２１）、７５１２（７５２２）、７５１３（７５２３）、７５１４（７５２４）を備える。
【００４２】
位相ずれ幅検出回路７５１（７５２）は、前記構成により入力信号の最初の立ち上がり（又は立ち下がり）で多相パルス信号をラッチすることにより検出した入力信号のエッジに一番近い多相パルス信号の位相情報であるエッジ選択回路７２の出力信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥの１つのハイレベルに対し、その後の入力信号の各エッジで検出した当該位相情報からのずれを１ないし４ディレイ単位で検出し、１相ずれ、２相ずれ、３相ずれ、４相ずれの何れかをハイレベルとして出力する。この出力は次の入力信号のエッジまでその出力状態が保持される。
【００４３】
図９は、図６に示す進み遅れ判定回路７５３（７５４）の回路構成例を示す図である。
進み遅れ判定回路７５３（７５４）は、図７に示す位相情報タイミング生成回路７５０ａ（又は７５０ｂ）の出力信号ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）と、エッジ選択回路７２の出力信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥを入力し、信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥのそれぞれを一方の入力とする進み判定用の論理回路７５３１（又は７５４１）及び遅れ判定用の論理回路７５３２（又は７５４２）を備える。
【００４４】
進み判定用の論理回路７５３１（又は７５４１）は、信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥのそれぞれを一方の入力とし、それぞれの入力に対し１ディレイの進み、２ディレイの進み、３ディレイの進みに相当する信号ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）の３つの信号を論理和をとった出力であるＯＲ回路Ｄ１の出力をそれぞれ他方の入力とする複数のＮＡＮＤ回路Ｅ１と、各ＮＡＮＤ回路Ｅ１の出力を順次２つずつ入力とするＡＮＤ回路及び最終のＡＮＤ回路の出力を入力とするＮＡＮＤ回路からなる論理回路Ｆ１と、から構成される。
【００４５】
遅れ判定用の論理回路７５３２（又は７５４２）は、信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥのそれぞれを一方の入力とし、それぞれの入力に対し１ディレイの遅れ、２ディレイの遅れ、３ディレイ遅れに相当する信号ＯＵＴＳＥＬ７０〜ＯＵＴＳＥＬ６７（又はＯＵＴＳＥＬ７０Ｂ〜ＯＵＴＳＥＬ６７Ｂ）の３つの信号の論理和を出力するＯＲ回路Ｄ２の出力をそれぞれ他方の入力とする複数のＮＡＮＤ回路Ｅ２と、各ＮＡＮＤ回路Ｅ２の出力を順次２つずつ入力とするＡＮＤ回路及び最終のＡＮＤ回路の出力を入力とするＮＡＮＤ回路からなる論理回路Ｆ２と、から構成される。
【００４６】
以上の構成により、進み判定用の論理回路７５３１（又は７５４１）及び遅れ判定用の論理回路７５３２（又は７５４２）は、図８に示す位相ずれ幅検出回路７５１（又は７５２）から出力される１相ずれ〜３相ずれを示す出力のずれ方向が進みのずれか遅れのずれかを示す進み判定信号又は遅れ判定信号をそれぞれ出力する。
【００４７】
図１０は、図６に示す進み遅れ結果出力回路７５５（７５６）の回路構成例を示す図である。
１相ずれ〜４相ずれを示す信号のそれぞれと、進み１〜進み４の信号のそれぞれを入力する４つのＮＡＮＤ回路と、該ＮＡＮＤ回路の２つずつの出力を入力とするＡＮＤ回路と、該ＡＮＤ回路の出力を入力とするＮＡＮＤ回路と、から構成された第１の進み遅れ結果論理回路７５５１（７５６１）と、同様に１相ずれ〜４相ずれを示す信号のそれぞれと、遅れ１〜遅れ４の信号のそれぞれを入力する４つのＮＡＮＤ回路と、該ＮＡＮＤ回路の２つずつの出力を入力とするＡＮＤ回路と、該ＡＮＤ回路の出力を入力とするＮＡＮＤ回路と、から構成された第２の進み遅れ結果論理回路７５５２（７５６２）と、第１の進み遅れ結果論理回路と進み判定出力、第２の進み遅れ結果論理回路と遅れ判定出力をＡＮＤ回路介してそれぞれ進み結果出力及び遅れ結果出力として出力する構成を備える。
【００４８】
進み遅れ結果出力回路７５５（７５６）から出力される進み結果出力及び遅れ結果出力は、図６に示す２つの出力ＡＮＤ回路７５７（７５８）にそれぞれ入力され、該出力ＡＮＤ回路の他方の入力には入力信号（反転した入力信号）が入力される。更にそれぞれの出力ＡＮＤ回路の出力はそれぞれ２つの出力ＯＲ回路７５９に入力され、スキュー調整回路に進み信号及び遅れ信号として出力される。
【００４９】
（全体の動作説明）
本実施の形態の以上の構成及び各部の機能に基づいて、以下、図１１及び図１２に示すタイムチャートに示す入力信号及びＰＣＳＴＡＲＴ信号の例により全体の動作を説明する。以下、適宜タイミングチャートのグループ単位の信号ａ、ｂ、ｃ…の表示を引用する。
図１に示すＰＬＬ回路の初期動作において、セレクト回路７が多相パルス信号の何れかをチャネルクロックとして出力しているとすると、周波数固定回路９は入力信号と該チャネルクロックとの周波数差に相当する電流Ｉ＿Ｆｉｎを出力し、前記チャネルクロックと入力信号の周波数を一致させるように制御発振器５の発振周波数を制御するとともに、チャネルクロックの周波数（位相）が位相比較器１の位相比較特性のキャプチャーレンジに入った場合、これを検出して位相比較器１に対してＰＣＳＴＡＲＴ信号のハイレベルを出力（ＰＣＳＴＡＲＴ信号を出力）する。図１１は、このＰＣＳＴＡＲＴ信号が入力信号のローレベルのｔ０時点で出力された場合を示している。ＰＣＳＴＡＲＴ信号がハイレベルになった後のラッチ回路７１の動作を説明する。
【００５０】
前段の第１のラッチ回路７１１は入力信号の前縁（ｔ１、ｔ３、ｔ５、…）で多相パス信号ａの状態をラッチし、ラッチ出力の信号ｂを入力信号の前縁から次の前縁まで保持して出力する。同様に前段の第２のラッチ回路７１２は入力信号の後縁（ｔ２、ｔ４、ｔ６、…）で多相パルス信号ａの状態をラッチしてラッチ出力の信号ｅを入力信号の後縁から次の後縁まで保持して出力する。つまりｔ１時点では、前段の第１のラッチ回路７１１は、多相パルス信号ａの状態によりその位相順に連続する４信号のハイレベルと残りの４信号のローレベルをラッチするため信号ｂも隣接する４信号のみが連続してハイレベルとなる。ｔ２時点では信号ｅが同様に隣接する４信号のみが連続してハイレベル（４連続ハイレベル）となる。
【００５１】
ｔ３時点以降のラッチ出力も同様の動作により多相パルス信号ａをラッチするが、入力信号の位相はｔ１時点以降において次第に僅かな位相ずれが生じており、信号ｂ、信号ｅのｔ３時点以降の４連続ハイレベルも、ローレベルからハイレベルへの切り替わる位置（位相）において変動している。
【００５２】
第１の論理回路７１３では、信号ｂの４連続ハイレベルの開始位相を検出する。つまり信号ｂの８信号のうちローレベルからハイレベルに切り替わった位相を検出し信号ｄに示すように当該位相に対応する信号のみがハイレベルとなる８信号を出力する。つまりｔ１時点からＳＥＬ１２のみがハイレベル、ｔ３時点からＳＥＬ２３のみがハイレベル、ｔ５からＳＥＬ０１のみがハイレベル、…等となる。
【００５３】
第２の論理回路７１４も同様の動作により信号ｅに基づき信号ｆとして、信号ｅの８信号のうちローレベルからハイレベルに切り替わった位相に対応する信号のみがハイレベルとなる８信号を出力する。この出力は、ｔ２時点から開始し、ｔ２時点からＳＥＬ１２Ｂのみがハイレベル、ｔ４時点からＳＥＬ０１Ｂのみがハイレベル、ｔ６時点からＳＥＬ２３Ｂのみがハイレベル、…等となる。
【００５４】
第３のラッチ回路７１５と第４のラッチ回路７１４は、ＰＣＳＴＡＲＴ信号がハイレベルになった以降、それぞれ第１の論理回路７１３の８信号と第２の論理回路７１４の８信号を一度だけラッチする。つまり、第３のラッチ回路７１５はｔ２時点で出力する第１の遅延回路７０１の出力ＰＨＡＳＥＳＥＬ信号によりトリガされ、ｔ１時点で出力される第１の論理回路７１３の８信号である信号ｄをラッチして信号ｈを出力する。同様に第４のラッチ回路７１４は、ｔ３時点で出力する第２の遅延回路７０２の出力ＰＨＡＳＥＳＥＬＢ信号によりトリガされ、ｔ２時点で出力される第２の論理回路７１４の８信号である信号ｆをラッチして信号ｇを出力する。
【００５５】
第３のラッチ回路７１５又は第４のラッチ回路７１６からの信号ｄ又は信号ｇは、後述する説明により明らかになるように本実施の形態のＰＬＬ回路のスキュー調整のための基準（位相）の情報を与える信号である。本例のようにＰＣＳＴＡＲＴ信号が入力信号のローレベル状態の時点ｔ０でハイレベルに立ち上がった場合は、第３のラッチ回路７１５からの信号ｄの方がより速く基準を設定できるという理由により、エッジ選択回路７２において信号ｄをスキュー調整のための基準として選択される。
【００５６】
エッジ選択回路７２では、図４に示すように第３のラッチ回路７１５又は第４のラッチ回路７１６の何れかの信号ｄ又は信号ｇを切替回路７２１により選択して出力する。この切替の制御信号としては、第３の遅延回路７０３により入力信号をＰＣＳＴＡＲＴ信号の立ち上がり時点で入力信号をラッチした信号ＥＤＧＥＳＥが使用される。本例ではＰＣＳＴＡＲＴ信号の立ち上がり時点で入力信号がローレベルであり、これをラッチした信号ＥＤＧＥＳＥにより第３のラッチ回路７１５の信号ｄを切替回路７１２で選択し信号ＳＥＬ０ＥＤＧＥ〜ＳＥＬ７ＥＤＧＥ（信号ｈ）として出力する。エッジ選択回路７２は、第１及び第２の論理回路７１３、７１４からの信号ｃ及び信号ｆをも中継して、それぞれ信号ＳＥＬ７０〜ＳＥＬ６７及びＳＥＬ７０Ｂ〜ＳＥＬ６７Ｂとして出力する。
【００５７】
クロック選択回路７３は、信号ｈに基づいて多相パルス信号の出力である信号ａのうち入力信号の立ち上がり時点ｔ１の位相に最も近いパルス信号をＰＬＬ回路の位相比較器１に供給するチャネルクロックとして出力するとともに、該チャネルクロックに対し逆位相のチャネルクロックＢ及びチャネルクロックとチャネルクロックＢに対し１ディレイ単位で遅延した多相パルス信号をクロックＰ１信号、クロックＰ２信号、クロックＰ３信号及びクロックＭ１信号、クロックＭ２信号、クロックＭ３信号としてそれぞれ出力する。つまり、信号ｈにより多相パルス信号の出力順序を変えて出力する。
【００５８】
本例では、信号ｈのうち信号ＳＥＬ１ＥＤＧＥのみがハイレベルであるから、チャネルクロックを選択するチャネルクロック生成回路７３２は、当該信号ＳＥＬ１ＥＤＧＥが入力された上から７番目のＮＡＮＤ回路のみが他方に入力する多相パルス信号ＣＫ１ＤＩＶをその論理状態を反転させて出力し、この出力は後続のＡＮＤ回路を通過し、最終段のＮＡＮＤ回路で再度論理状態を反転してチャネルクロックとなる。なお、入力側の残りの６つのＮＡＮＤ回路は全てハイレベルを出力し当該チャネルクロック生成回路７３２の出力には影響しない。クロックＰ１生成回路７３４、クロックＰ２生成回路７３５及びクロックＰ３生成回路７３６は、クロック選択回路７３の構成、機能の説明において述べたように、入力側のＮＡＮＤ回路への信号ａの入力順が１ディレイ単位でずらしているため、それぞれの７番目のＮＡＮＤ回路を通過し最終段のＮＡＮＤ回路から出力するパルス信号はそれぞれチャネルクロックに対し１ディレイずつずれた多相パルス信号が選択出力される。チャネルクロックＢ生成回路７３３、クロックＭ３生成回路７３７、クロックＭ２生成回路７３８及びクロックＭ１生成回路７３９の出力も同様であり、それぞれチャネルクロックＢと、該チャネルクロックに対し１ディレイ単位ずつずれた位相の多相パルス信号が選択出力される。
【００５９】
クロック選択回路７３から出力される各クロック信号は進み遅れ検出回路７５において、前述のスキュー制御用の進み１〜４、遅れ１〜４の信号に変換される。つまり、進み遅れ検出回路７４では、第４の遅延回路７４１により入力信号のハイレベルをチャネルクロックに同期させた入力許可信号１の期間にのみ、ＡＮＤ回路７４５からチャネルクロックの後縁から各クロックＰ１、Ｐ２、Ｐ３の後縁までの時間幅×１、時間幅×２、時間幅×３、時間幅×４（時間幅は１ディレイ時間幅）のそれぞれ進み１、進み２、進み３、進み４の信号を出力する。同様に第５の遅延回路７４２により入力信号のハイレベルを１チャネルクロック遅延させチャネルクロックＢに同期させた入力許可信号２の期間のみ、ＡＮＤ回路７４６からチャネルクロックの後縁から各クロックＭ１、Ｍ２、Ｍ３の後縁までの時間幅×１、時間幅×２、時間幅×３、時間幅×４（時間幅は１ディレイ時間幅）のそれぞれ遅れ１、遅れ２、遅れ３、遅れ４の信号を出力する。ここで進み１〜４の信号と遅れ１〜４の信号は互いに時間的に重複しない。
【００６０】
次に、進み１〜４の信号と遅れ１〜４の信号は、進み遅れ出力回路７５に入力され、入力信号のｔ１時点の位相情報を有する信号ｈと、その後の多相パルス信号の位相に対する入力信号の位相変化に応じ変化する位相情報を有する信号ｃ及び信号ｆとの比較により、現時点の入力信号の位相変化に応じたスキュー制御用の信号として最適な制御量（パルス幅）のものが選択的に進み信号又は遅れ信号として出力される。進み遅れ出力回路の動作はつぎの通りである。
【００６１】
まず、図６に示すように、信号ｈは信号ｃから入力信号のハイレベル期間遅延しているので、そのタイミングを一致させるために、位相情報タイミング生成回路７５０ａ、７５０ｂによりそれぞれ信号ｆ及び信号ｃを前記期間遅延させる。図７に信号ｃの遅延例を示すようにＤ型フリップフロップ回路で信号ｃのＳＥＬ６７〜ＳＥＬ７０を入力信号により遅延させる。遅延出力は、図１２に示すように信号ｆ’及びｃ’の信号ＯＵＴＳＥＬ０１〜ＯＵＴＳＥＬ７０、信号ＯＵＴＳＥＬ０１Ｂ〜ＯＵＴＳＥＬ７０Ｂとなる。
【００６２】
次に、基準となる信号ｈと、信号ｆ’及び信号ｃ’とを位相ずれ幅検出回路７５１、７５２及び進み遅れ検出回路７５３、７５４により比較する。位相ずれ幅検出回路７５１、７５２は位相ずれの幅の絶対値を検出し、１ディレイ単位のどれだけずれているかを１相ずれ〜４相ずれ、１相ずれＢ〜４相ずれＢとして検出する。進み遅れ検出回路７５３、７５４は、それぞれのずれが遅れか進みかを検出する。
【００６３】
本例では、図１２に示す信号ｈと信号ｃ’の関係から分かるように、信号ｃ’ではＯＵＴＳＥＬ１２がハイレベルであるから、信号ｈのＳＥＬ１ＥＤＧＥのハイレベルと一致しており、位相ずれはなく、信号ｃ’のｔ４〜ｔ６間ではＯＵＴＳＥＬ２３がハイレベルで信号ｈはＳＥＬ１ＥＤＧＥがハイレベルであるから、位相ずれは１相ずれ、進み遅れは進みである。同様に信号ｃ’のｔ２〜ｔ４間、ｔ６〜ｔ８間、ｔ８〜ｔ９間、ｔ１０〜では、それぞれ同相、１相ずれ、２相ずれ、２相ずれであり、進み遅れはそれぞれ無し、遅れ、遅れ、進みである。一方、信号ｆ’は、同様に信号ｈとの比較により、ｔ３〜ｔ５間、ｔ５〜ｔ７間、ｔ７〜ｔ９間、ｔ９〜では、それぞれ同相、１相ずれ、１相ずれ、同相であり、進み遅れは、それぞれ無し、遅れ、進み、無しである。これらの結果は、位相ずれ幅検出回路７５２から１相ずれ及び２相ずれのハイレベル出力、進み遅れ判定回路７５４から進み判定、遅れ判定のハイレベル出力によりそれぞれ検出され、位相ずれ幅検出回路７５１から１相ずれＢのハイレベル出力、進み遅れ判定回路７５４から進み判定Ｂ、遅れ判定Ｂのハイレベル出力によりそれぞれ検出される。
【００６４】
図８に信号ｈと信号ｃ’との位相ずれ幅を検出する位相ずれ幅検出回路７５２の例を示すように、この位相ずれ幅検出回路７５２は、例えばｔ４〜ｔ８間では、信号ｈのＳＥＬ１ＥＤＧＥのハイレベルが入力されている論理回路７５１１のＮＡＮＤ回路の上から７番目のＮＡＮＤ回路が入力側のＯＲ回路に信号ｃ’のＯＵＴＳＥＬ１２から１相ずれのＯＵＴＳＥＬ１２が入力しており、当該ＮＡＮＤ回路のみがローレベルを出力し、このローレベルは後続のＡＮＤ回路を介して最終のＮＡＮＤ回路から１相ずれを示すハイレベルが出力され、ｔ２〜では、同様にして論理回路７５１２から１相ずれを示すハイレベルが出力される。
図９に信号ｈと信号ｃ’との位相ずれの進み遅れを検出する進み遅れ判定回路７５４の例を示すように、進み判定用の論理回路７５４１は１相ずれに関するｔ４〜ｔ６間、ｔ１０〜で進み判定のハイレベルを検出し、遅れ判定用の論理回路７５４２は１相及び２相ずれに関するｔ６〜ｔ１０間の遅れ判定のハイレベルを出力する。
【００６５】
同様に位相ずれ幅検出回路７５１は、信号ｈと信号ｆ’との位相ずれ幅を検出する。図１２に示す信号ｈと信号ｆ’の関係からわかるように、ｔ５〜ｔ９間でのみ１相ずれＢを示すハイレベルが出力される。進み遅れ判定回路７５３は、遅れ判定用の論理回路７５３２がｔ５〜ｔ７間で遅れ判定Ｂのハイレベルを、遅れ判定用の論理回路７５３１がｔ７〜ｔ９間で進み判定Ｂのハイレベルをそれぞれ出力する。
【００６６】
次に、進み遅れ結果出力回路７５５において、１相ずれ〜４相ずれを示す信号のそれぞれと、進み１〜進み４の信号のそれぞれの組み合わせの何れかの一致する出力を第１の進み遅れ結果論理回路７５５１、第２の進み遅れ結果論理回路７５５２から出力し、更に進み判定又は遅れ判定のハイレベル期間のみを出力し、図１２の進み結果又は遅れ結果の信号を出力する。同様に進み遅れ結果出力回路７５６において、１相ずれ〜４相ずれを示す信号のそれぞれと、進み１〜進み４の信号のそれぞれの組み合わせの何れかの一致する出力を第１の進み遅れ結果論理回路７５６１、第２の進み遅れ結果論理回路７５６２から出力し、更に進み判定又は遅れ判定のハイレベル期間のみを出力し、図１２の進み結果Ｂ又は遅れ結果Ｂの信号を出力する。
【００６７】
前記進み結果又は遅れ結果の信号及び進み結果Ｂ又は遅れ結果Ｂの信号は、図１２から分かるように位相ずれが継続している期間は入力信号のハイレベル及びローレベルの期間毎に何相ずれかに比例したパルス幅の信号として出力される。この各信号は出力ＡＮＤ回路７５７、７５８において、進み結果又は遅れ結果の信号と進み結果Ｂ又は遅れ結果Ｂとを入力信号又はその反転信号によりゲートすることにより、交互に通過させ、出力ＯＲ回路７５９において進み結果と進み結果Ｂ及び遅れ結果と遅れ結果Ｂを合成して進み又は遅れとしてスキュー制御信号として出力される。
【００６８】
スキュー調整回路８は、電圧のパルス幅で示される遅れ信号と進み信号を受けてスキュー調整用チャージポンプでパルス幅をもった電流に置き換わる。そしてスキュー調整回路８の先に接続されるＬＰＦフィルタ３の働きにより、ＶＤＤからＶＣに向かって流れる電流Ｉｐｓｋｅｗｏｕｔと、ＶＣからＧＮＤに向かって流れる電流Ｉｎｓｋｅｗｏｕｔのパルス幅の差に応じた電圧を出力する。ＬＰＦフィルタ３には位相比較器の上昇指示信号を受けたＩｃｇｐ＿ｐと下降指示信号を受けたＩｃｇｐ＿ｎの電流パルス幅の差による影響もあるのでこれらを足し合わせた値がＶＣとして入力される。
【００６９】
（他の実施の形態）
以上の実施の形態においては、図３〜図１０に示すように、ＰＬＬ回路の位相同期制御の構成を入力信号の前縁と後縁の何れにおいても位相制御発振器の出力との位相差を求めて前記位相制御発振器を制御するように、ラッチ回路７１、エッジ回路７２、クロック選択回路７３、進み遅れ検出回路７４及び進み遅れ出力回路７５を２重化した構成としているが、位相同期制御を入力信号の前縁又は後縁のみで行うように制御すればよい場合は、各部の２重化した構成をその一方のみで構成することも可能である。
【００７０】
また前記実施の形態では、ＰＣＳＴＡＲＴ信号によるＰＬＬ回路の位相比較器１による位相同期動作の開始後、セレクト回路７から進み信号及び遅れ信号が出力されるとスキュー調整回路８の動作により、より高精度な位相同期制御ループが形成されることから、以降の位相同期動作を位相比較器１による位相同期動作に代えてスキュー調整回路８により同期動作を継続するようにすることが可能である。例えば、実質的にスキュー調整回路８による制御を主体とするように構成し、又は位相比較器１、チャージポンプ２の機能を停止するように構成することが可能である。
【００７１】
更に前記実施の形態において、ラッチ回路７１に関する本発明の前段の第１及び第２のラッチ回路（第１のラッチ回路７１１及び第１の論理回路７１３、第２のラッチ回路７１２及び第２の論理回路７１４）は、前述のように信号ｂの４連続ハイレベルの開始位相を検出して出力する機能を有するものであるが、これは信号ｂの４連続ハイレベルをそのまま出力するように構成することができる。つまり第１の論理回路７１３と第２の論理回路７１４を取り除き、後段の第１及び第２のラッチ回路（第２のラッチ回路７１５、第１のラッチ回路７１６）はその出力を直接ラッチするように構成することができる。この場合、前段の第１及び第２のラッチ回路の出力とエッジ選択回路７２の入力との間及び後段の第１及び第２のラッチ回路の出力とエッジ選択回路７２の入力との間に、それぞれ第１の論理回路７１３、第２の論理回路７１４に相当するものをそれぞれ設けることにより、後続の回路機能はそのままで同様の動作が実現される。従って、前記タッチ回路７１に関しては、何れの構成を採用しても、本発明の入力信号により多相パルス信号をラッチしラッチ時点に最も近い位相の多相パルス信号の位相情報を出力する前段ラッチ回路と、前記起動信号の発生後の入力信号の単一の発生時点で前記前段ラッチ回路の出力をラッチする後段ラッチ回路とから構成されていることになる。
【００７２】
【発明の効果】
本発明によれば、制御発振器の出力により発生される多相パルス信号の１つをチャネルクロックとして位相比較器により入力信号と位相比較し、その位相誤差信号により前記制御発振器を制御するＰＬＬ回路において、入力信号がチャネルクロックの周波数とほぼ等しく位相比較器のキャプチャーレンジ内に入ったとき発生されるＰＬＬ回路の起動用の起動信号により、前記位相比較器が動作し、その位相誤差信号により前記制御発振器を制御するとともに、前記起動信号の発生後の位相引き込み動作において、前記チャネルクロックとして、入力信号の最初の立ち上がり（又は立ち下がり）のタイミングに最も位相が近い多相パルス信号が選ばれるので引き込み時間を格段に短縮することができる。
【００７３】
また、ＰＬＬ回路の起動後の定常的な位相同期状態では、起動直後の入力信号により瞬時に決定した多相パルス信号をチャネルクロックとして固定しておき、そのチャネルクロックに対して遅れているか進んでいるかをセレクト回路で検出させる。つまり、起動信号の発生後の入力信号の各々の発生タイミングで多相パルス信号をラッチする第１ラッチ回路と、入力信号の発生タイミング後の単一のタイミングで前記第１ラッチ回路の出力をラッチする第２ラッチ回路とを備え、第２ラッチ回路の出力状態に対する第１ラッチ回路の出力状態の変化により入力信号とチャネルクロックとの位相差に応じた制御信号を出力し、前記制御信号によりスキューを制御するものであるから、起動初期の位相を常にその後の位相変動の比較基準とし、制御発振器のスキュー等の位相変動に応じて位相を高精度に制御できるとともに入力信号の位相に高精度に同期することを可能とする。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す図である。
【図２】本実施の形態のスキュー調整回路を示す図である。
【図３】本実施の形態のセレクト回路の回路構成例を示す図である。
【図４】本実施の形態のエッジ選択回路の具体的な回路構成例を示す図である。
【図５】クロック選択回路７３の具体的な回路構成例を示す図である。
【図６】進み遅れ出力回路７５の回路構成例を示す図である。
【図７】位相情報タイミング生成回路７５０ａ、７５０ｂの回路構成例を示す図である。
【図８】位相ずれ幅検出回路７５１、７５２の回路構成例を示す図である。
【図９】進み遅れ判定回路７５３（７５４）の回路構成例を示す図である。
【図１０】進み遅れ結果出力回路７５５（７５６）の回路構成例を示す図である。
【図１１】本実施の形態のセレクト回路の動作のタイミングチャートを示す図である。
【図１２】本実施の形態の進み遅れ出力回路の動作のタイミングチャートを示す図である。
【図１３】従来例を示す図である。
【符号の説明】
１ａ  位相比較器
２、２ａ  チャージポンプ回路
３、３ａ  フィルタ（ＬＰＦフィルタ）
４、４ａ  ＶＩ変換回路
５、５ａ  制御発振器
６、６ａ  分周器
７  セレクト回路
７ａ、８  スキュー調整回路
８ａ、９  周波数固定回路
２３、２４、８３、８４  電流源
７０  遅延回路
７０１  第１の遅延回路
７０２  第２の遅延回路
７０３  第３の遅延回路
７１  ラッチ回路
７１１  前段の第１のラッチ回路
７１３  第１の論理回路
７１４  第２の論理回路
７１５  後段の第１の論理回路
７１６  後段の第２の論理回路
７２１  切替回路
７２２  接続端子
７５０ａ、７５０ｂ  位相情報タイミング生成回路
７５１、７５２  位相ずれ幅検出回路
７５３、７５４  進み遅れ判定回路
７５５、７５６  進み遅れ結果出力回路
７５７、７５８  出力ＡＮＤ回路
７５９  出力ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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