(57)【特許請求の範囲】
【請求項１】
第１導電形の基板に第２導電形の不純物拡散領域を形成してなるＭＯＳ形のポンピングキャパシタをもつ半導体メモリ装置の電圧昇圧回路において、
基板に形成した第２導電形の第１ウェルと、第１ウェル内に形成した第１導電形の第２ウェルと、第１ウェルに形成されてポンピングキャパシタと接続される第２導電形の第１拡散領域と、第２ウェルに形成されてポンピングキャパシタと接続される第１導電形の第２拡散領域と、第２ウェルに形成されて昇圧電圧を出力する第２導電形の第３拡散領域と、から構成されるバイポーラトランジスタを備えたことを特徴とする電圧昇圧回路。
【請求項２】
第１導電形がＰ形で、第２導電形がＮ形である請求項１記載の電圧昇圧回路。
【請求項３】
一定周期の矩形波とされた発振信号に応じて動作するチャージポンプ型の電圧昇圧回路であって、
発振信号を受けて反転させる第１インバータと、第１インバータに一方の電極、第１ポンピングノードに他方の電極が接続され、第１インバータの出力に応答して第１ポンピングノードをポンピングする第１ポンピングキャパシタと、第１ポンピングノードにベースとコレクタが共通に接続され、昇圧電圧を出力する昇圧ノードにエミッタが接続された第１バイポーラトランジスタと、発振信号を受けて反転させる第２インバータと、第２インバータの出力を反転させる第３インバータと、第３インバータに一方の電極、第２ポンピングノードに他方の電極が接続され、第３インバータの出力に応答して第２ポンピングノードをポンピングする第２ポンピングキャパシタと、第２ポンピングノードにベースとコレクタが共通に接続され、昇圧ノードにエミッタが接続された第２バイポーラトランジスタと、第１ポンピングノードをプリチャージするダイオード形の第１プリチャージトランジスタと、第２ポンピングノードにゲートが接続されて第２ポンピングノードのポンピング時に第１ポンピングノードをプリチャージする第２プリチャージトランジスタと、第２ポンピングノードをプリチャージするダイオード形の第３プリチャージトランジスタと、第１ポンピングノードにゲートが接続されて第１ポンピングノードのポンピング時に第２ポンピングノードをプリチャージする第４プリチャージトランジスタと、を備えてなることを特徴とする電圧昇圧回路。
【請求項４】
発振信号によるポンピングで昇圧した電圧を発生し、これを伝送手段を介して昇圧ノードへ伝送し昇圧電圧として出力するようになった電圧昇圧回路において、
伝送手段として、Ｐ形基板に形成したＮ形ウェルと、このＮ形ウェル内に形成したＰ形ウェルと、前記Ｎ形ウェルに形成したコレクタ端子としてのＮ形拡散領域と、前記Ｐ形ウェルに形成したエミッタ端子としてのＮ形拡散領域と、前記Ｐ形ウェルに形成したベース端子としてのＰ形拡散領域と、から構成され、そのコレクタ端子とベース端子を電気的に接続してダイオード接続としたバイポーラトランジスタかなるＰＮ接合ダイオードを用いたことを特徴とする電圧昇圧回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に、半導体メモリ装置に備えられ、システムから供給される電源電圧ＶＣＣを所望のレベルに昇圧させた昇圧電圧ＶＰＰとして出力する電圧昇圧回路〔“昇圧回路”“昇圧電圧発生回路”“ＶＰＰ発生回路”“ブートストラップ（ＢＯＯＴＳＴＲＡＰ  ）回路”等とも呼ばれる〕に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ等の半導体メモリ装置におけるデータの伝達は有効な電圧の移送と言える。一般的に、ＣＭＯＳ構成の半導体メモリ装置において、ＭＯＳトランジスタのチャネル領域を通じて伝送される過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下が必然的に起こり得る。したがって、その電圧降下により電圧は影響を受け損失が発生し得るので、データ読出／書込の誤動作に対する無視できない要因となる。そこで、その解決策として電圧のレベルを予め引き上げる方法が提示され、そのための電圧昇圧回路が使用され始めている。
【０００３】
このような電圧昇圧回路の従来例として、本願出願人により１９９１年１１月７日付で出願された韓国特許出願第９１−１９７４０号『電圧昇圧回路』、『１９９２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ』第６４〜６５頁の論文『Ａ  ３５ｎｓ  ６４Ｍｂ  ＤＲＡＭ  Ｕｓｉｎｇ    Ｏｎ−Ｃｈｉｐ  Ｂｏｏｓｔｅｄ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ』、米国特許第４，７０４，７０６号等に開示された技術がある。
【０００４】
図５に、この分野ではすでによく知られた上記のような電圧昇圧回路の要部を概略的に示す。この回路は、発振回路（図示略）の出力信号φＯＳＣを受ける入力ノード２と、この入力ノード２に各一方の電極が接続されるポンピングキャパシタ４、６と、ポンピングキャパシタ４、６の各他方の電極にそれぞれ接続されるポンピングノード８、１０と、これらポンピングノード８、１０にそれぞれ各ゲート及びドレイン端子が接続され、昇圧電圧ＶＰＰを出力するための伝送手段である伝送トランジスタ１２と、を備えている。尚、図示を省略しているが、ポンピングノード８、１０を電源電圧ＶＣＣレベルにプリチャージするプリチャージ回路も一般的に設けられる。
【０００５】
この図５の回路は、通常、チャージポンプ（ｃｈａｒｇｅ    ｐｕｍｐ）として知られている構成である。その動作を次に説明する。
【０００６】
メモリ装置のパワーアップ（電源ＯＮ）に際して、あるいはアクティブサイクルで内部回路の動作により昇圧電圧ＶＰＰが正常レベルより低下する場合、発振回路が動作する。この発振回路の発振動作により発振信号φＯＳＣが入力ノード２に入力されると、ポンピングキャパシタ４、６がポンピング動作してポンピングノード８、１０を２ＶＣＣ程度のレベルに昇圧する。そして、ポンピングノード１０にチャージされた電圧が、伝送トランジスタ１２のチャネルを通じて昇圧電圧ＶＰＰとして出力される。尚、プリチャージ回路により、ポンピングノード８、１０は初期に電源電圧ＶＣＣレベルにプリチャージされる。
【０００７】
このような電圧昇圧回路は、電源電圧ＶＣＣを電圧源として使用する発振回路により駆動し、最終的に２ＶＣＣ−ＶＴ（ＶＴは伝送トランジスタ１２のしきい電圧）レベルの昇圧電圧ＶＰＰを発生する。
【０００８】
ところで、最近の一般的な半導体メモリ装置はＣＭＯＳ工程によって製造されるので、図５の電圧昇圧回路もＣＭＯＳ工程で形成される。すなわち、伝送トランジスタ１２もＣＭＯＳ工程によるＮＭＯＳトランジスタで形成される。したがって、ＭＯＳトランジスタのデバイス特性上、ソース端子、ドレイン端子にかかる電圧のレベルが上昇するほどボディー効果（ｂｏｄｙ    ｅｆｆｅｃｔ）が大きくなることは、この分野でよく知られている。これは、半導体メモリ装置の超高集積化による素子サイズ及び素子間隔の縮小を考えると、一層、影響を増すであろうことは容易に理解できる。つまり、従来の電圧昇圧回路には、ＭＯＳトランジスタとされる伝送トランジスタのデバイス特性により昇圧効率が低下するという改善点が存在している。
【０００９】
【発明が解決しようとする課題】
したがって本発明の目的は、昇圧効率の向上した電圧昇圧回路を提供することにある。また、本発明の他の目的は、より高速で昇圧電圧を出力し得る電圧昇圧回路を提供することにある。さらに、本発明のまた他の目的は、昇圧レベルが増加してもボディー効果に影響されず、昇圧効率の向上した電圧昇圧回路を提供することにある。加えて、本発明の更なる目的は、伝送手段のデバイス特性により昇圧効率の向上した電圧昇圧回路を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、伝送手段としてＰＮ接合ダイオードを用いて昇圧電圧を出力することをその要旨とする。そのＰＮ接合ダイオードとしては、ＣＭＯＳ工程で３重ウェル（ｔｒｉｐｐｌｅ−ｗｅｌｌ）構造を形成してバイポーラトランジスタを構成し、このトランジスタをダイオードとして動作させるものとするのが最適である。
【００１１】
３重ウェル構造で形成するトランジスタは、具体的には、第１導電形の基板に形成した第２導電形の第１ウェルと、第１ウェル内に形成した第１導電形の第２ウェルと、第１ウェルに形成されてポンピングキャパシタと接続される第２導電形の第１拡散領域と、第２ウェルに形成されてポンピングキャパシタと接続される第１導電形の第２拡散領域と、第２ウェルに形成され昇圧電圧を出力する第２導電形の第３拡散領域と、からなる構造とすると、簡単にＣＭＯＳ工程に組み込めるのでよい。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分にはできるだけ同じ符号を付している。
【００１３】
図１は、電圧昇圧回路の一例を概略的に示した等価回路図である。同図に示すように、ポンピングにより発生される昇圧電圧ＶＰＰを伝送出力する伝送手段として、ダイオード接続したバイポーラトランジスタ２６を用いている。よく知られているように、ユニポーラ素子が電圧制御素子であるのに対し、バイポーラ素子は電流制御素子としての特性をもつので、スイッチング速度の向上、そして駆動力の大きさという点で利点がある。したがって、この例のようにＰＮ接合ダイオードを形成するバイポーラトランジスタ２６を用いることで、昇圧効率向上、所定の昇圧レベルへの昇圧動作の高速化、そしてボディー効果の防止等の高度のデバイス特性が得られる。これについて以下説明する。
【００１４】
図２に、図１の回路を基板に集積した場合の一例を断面図で示す。同図に示すのは、バイポーラトランジスタ２６をＣＭＯＳ工程による３重ウェル構造で実施したものである。したがって、全体的にはＢｉＣＭＯＳ工程ともいえる。その製造工程を簡単に説明すると次の通りである。尚、図２のような構造を形成するにあたっては通常の一般的な各種製造方法で容易に実施でき、それらはよく知られた技術なので、そのマスク工程や拡散工程等の詳細な説明は省略する。
【００１５】
基板（ｓｕｂｓｔｒａｔｅ  ）には第１導電形としてＰ形基板２８を使用し、このＰ形基板２８にまず、第２導電形の、すなわちＮ形ウェル３０を形成する。そして、このＮ形ウェル３０内のほぼ中央部位にＰ形ウェル３２を形成する。さらに、Ｎ形ウェル３０のうちＰ形ウェル３２が形成されない部分にＮ＋  不純物を注入してＮ＋  拡散領域３８を形成し、また、Ｐ形ウェル３２にＰ＋  不純物及びＮ＋  不純物をそれぞれ注入してＰ＋  拡散領域４０及びＮ＋  拡散領域４２を形成する。このようにしてバイポーラトランジスタ２６が構成される。
【００１６】
加えてこの例では、Ｐ形基板２８にＮ＋  不純物の注入でＮ＋  拡散領域３４とＮ＋  拡散領域３６を形成し、そしてこれらの上部にゲート層３５を形成することで、ＭＯＳ形のポンピングキャパシタ２２が形成されている。
【００１７】
次に、上記構造における各接続関係を説明する。Ｎ＋  拡散領域３４とＮ＋  拡散領域３６は信号φＯＳＣを受ける入力ノード２０に接続される。この入力ノード２０に入力れる信号に対応して上部に形成されたゲート層３５でポンピングが行われ、したがってゲート層３５に接続されたポンピングノード２４にはポンピングで昇圧された電圧が印加される。ポンピングノード２４は、Ｎ形ウェル３０のＮ＋  拡散領域３８とＰ形ウェル３２のＰ＋  拡散領域４０に共通に接続される。そして、Ｐ形ウェル３２のＮ＋  拡散領域４２から昇圧電圧ＶＰＰが出力される。
【００１８】
このような接続関係において、ＰＮ接合ダイオードは、Ｎ＋  拡散領域４２とＰ形ウェル３２を通じて形成されることは容易に分かる。このとき、このＰＮ接合ダイオードを介して昇圧電圧ＶＰＰを出力するためには、ポンピングノード２４とＰ形基板２８を絶縁（ｉｓｏｌａｔｉｏｎ  ）しておく必要がある。すなわち、絶縁しておかなければ、ポンピングノード２４にチャージされるポンピング電圧がＰ形基板２８を通じて放電されてしまうためである。したがって、これを防止するためにＮＰＮバイポーラトランジスタの構造としてＰＮ接合ダイオードを拡散抵抗としてのＮ形ウェル３０内に形成している。これにより放電現象が防止されることは、この分野で通常の知識を有する者であれば容易に理解できるであろう。
【００１９】
続いて、ポンピングノード２４がＮ形ウェル３０のＮ＋  拡散領域３８とＰ形ウェル３２のＰ＋  拡散領域４０に共通に接続される理由について説明する。つまり、ダイオード接続としたバイポーラトランジスタ２６を用いる利点について説明しておく。
【００２０】
ポンピングノード２４によりＮ＋  拡散領域３８を通じてＮ形ウェル３０にポンピング電圧が供給されない場合、すなわちポンピングノード２４によりＰ＋  拡散領域４０のみにポンピング電圧が印加される場合、Ｐ−Ｎ順方向バイアスが発生してＰ形ウェル３２にかかる高電圧がＮ形ウェル３０へ流れることになる。すると、そのためにＰ形ウェル３２のＮ＋  拡散領域４２を所定のレベルに昇圧することができなくなる。これを防止するためには、Ｎ形ウェル３０に相応の高電圧を供給しておけばよい。そこで、単純にポンピングノード２４とＮ＋  拡散領域３８を接続して同じ電圧を加えれば簡単である。したがって、その結果を全体的にみるとダイオード接続としたＮＰＮバイポーラトランジスタ２６の形態となる。さらにこのとき、Ｐ形基板２８は、Ｐ−Ｎ順方向バイアスのような問題を防止するために接地電圧ＧＮＤ（又は基板電圧ＶＢＢ）としておく。
【００２１】
以上のような３重ウェル構造を用いたバイポーラトランジスタ２６を形成すると、昇圧電圧ＶＰＰの発生に際して電流変化を抑えられ、所望の高レベルへ昇圧して昇圧電圧ＶＰＰを発生するためにかかる時間を最小化することが可能になる。つまり、昇圧効率性を高めることができるので、電圧昇圧回路の動作特性が向上する。
【００２２】
このようなバイポーラトランジスタを用いて電圧昇圧回路を構成する場合には、実際には次にあげる図３の例のような構成とするのが安定性等の面で好ましい。
【００２３】
図３に示す電圧昇圧回路は、チャージポンプ（ｃｈａｒｇｅ    ｐｕｍｐ）回路の構成をもている。すなわち、発振回路（図示略）の出力信号φＯＳＣを受け、そのトリガされる信号φＯＳＣの１周期の間の論理変化に従って２回のポンピングを行うようにした実施例である。
【００２４】
具体的には、発振回路から出力される発振信号φＯＳＣを受ける入力ノード４４と、入力ノード４４に入力端子が接続された第１インバータ４６と、第１インバータ４６の出力端子に一方の電極、第１ポンピングノード５０に他方の電極が接続され、第１インバータ４６の出力信号に応答して第１ポンピングノード５０をポンピングする第１ポンピングキャパシタ４８と、第１ポンピングノード５０にベースとコレクタが共通に接続され、昇圧電圧ＶＰＰを出力する昇圧ノード７２にエミッタが接続された第１バイポーラトランジスタ５４と、から１つの昇圧ブロックが構成される。さらに、入力ノード４４に入力端子が接続された第２インバータ６０と、第２インバータ６０の出力端子に入力端子が接続された第３インバータ６２と、第３インバータ６２の出力端子に一方の電極、第２ポンピングノード６６に他方の電極が接続され、第３インバータ６２の出力信号に応答して第２ポンピングノード６６をポンピングする第２ポンピングキャパシタ６４と、第２ポンピングノード６６にベースとコレクタが共通に接続され、昇圧ノード７２にエミッタが接続された第２バイポーラトランジスタ７０と、からもう１つの昇圧ブロックが構成されている。そして、プリチャージ回路として、ゲートに電源電圧ＶＣＣを受けるダイオード形とされ、第１ポンピングノード５０をＶＣＣ−Ｖｔｎレベルにプリチャージする第１プリチャージトランジスタ５２と、第２ポンピングノード６６にゲートが接続されて第２ポンピングノード６６のポンピング時に第１ポンピングノード５０を電源電圧ＶＣＣレベルにプリチャージする第２プリチャージトランジスタ５６と、ゲートに電源電圧ＶＣＣを受けるダイオード形とされ、第２ポンピングノード６６をＶＣＣ−Ｖｔｎレベルにプリチャージする第３プリチャージトランジスタ６８と、第１ポンピングノード５０にゲートが接続されて第１ポンピングノード５０のポンピング時に第２ポンピングノード６６を電源電圧ＶＣＣレベルにプリチャージする第４プリチャージトランジスタ５８と、を備えている。トランジスタ５２、５６、５８、６８はＮＭＯＳＦＥＴである。
【００２５】
このように、二重ポンピング動作に対応させて、２つのポンピングノード５０、６６に対し図２のようなバイポーラトランジスタ５４、７０をそれぞれ伝送トランジスタとして接続する。
【００２６】
この回路の動作特性について説明する。パワーオン後のメモリ装置のエネーブル前、あるいは昇圧電圧ＶＰＰが所定のレベルに維持されていて電圧昇圧回路がディスエーブル状態にあるときには、第１、第３プリチャージトランジスタ５２、６８のプリチャージにより、第１、第２ポンピングノード５０、６６はＶＣＣ−Ｖｔｎレベルにプリチャージされる（Ｖｔｎはプリチャージトランジスタ５２、６８のしきい電圧）。このプリチャージ後に、メモリ装置がエネーブルされ、あるいは昇圧電圧ＶＰＰが所定のレベル以下に降下したとき、電圧昇圧回路はエネーブルされる。
【００２７】
すなわちまず、発振回路の発振動作により、発振信号φＯＳＣが一定周期の矩形波として入力ノード４４に入力される。
【００２８】
そのときの第１過程として、発振信号φＯＳＣが論理“ロウ”から論理“ハイ”に遷移して入力ノード４４に入力される場合を説明する。このとき、第１インバータ４６は論理“ロウ”の信号を出力し、第１ポンピングキャパシタ４８による昇圧動作は行われず、したがって第１ポンピングノード５０はプリチャージレベルをそのまま維持する。一方、第２インバータ６０は論理“ロウ”の信号を、そして第３インバータ６２は論理“ハイ”の信号を出力する。これにより、第２ポンピングキャパシタ６４が昇圧動作を行い、第２ポンピングノード６６をプリチャージレベルのＶＣＣ−Ｖｔｎからその２倍程度まで昇圧する。この昇圧されたポンピング電圧は、第２バイポーラトランジスタ７０を通じて昇圧ノード７２に伝送され、昇圧電圧ＶＰＰとして出力される。
【００２９】
ここで、第２バイポーラトランジスタ７０は図２のように形成された素子であるので、第２ポンピングノード６６と昇圧ノード７２が第２バイポーラトランジスタ７０を介して電荷分配を行う際には上述したようなデバイス特性が発揮され、バイポーラ素子特有の高速伝送が遂行されて第２ポンピングノード６６にチャージされた高電圧が高速で昇圧ノード７２に伝送される。そして、昇圧ノード７２が高電圧となっても、図２を参照すると分かるようにボディー効果が発生しない。より詳細に説明しておくと、図３に示す第１、第２バイポーラトランジスタ５４、７０のエミッタが図２に示すＮ＋  拡散領域４２、ベースがＰ＋  拡散領域４０、コレクタがＮ＋  拡散領域３８となる。したがって、昇圧ノード７２が高電圧となってもボディー効果の発生が防止されることは容易に理解できる。
【００３０】
この第１過程で、第２ポンピングノード６６の２（ＶＣＣ−Ｖｔｎ）レベルのポンピング電圧により、第２プリチャージトランジスタ５６のチャネルが完全（ｆｕｌｌ）に導通し、第１ポンピングノード５０がＶＣＣレベルにプリチャージされる。
【００３１】
続く第２過程として、発振信号φＯＳＣが論理“ハイ”から論理“ロウ”に遷移して入力ノード４４に入力される場合を説明する。このとき、第１インバータ４６は論理“ハイ”の信号を出力することになる。そして、第１ポンピングキャパシタ４８が第１ポンピングノード５０を、第１過程によるプリチャージレベルのＶＣＣから２ＶＣＣレベルに昇圧する。この昇圧された第１ポンピングノード５０のポンピング電圧が第１バイポーラトランジスタ５４を通じて昇圧ノード７２に伝送され、第１過程より更に昇圧された昇圧電圧ＶＰＰが出力される。一方、第２インバータ６０は論理“ハイ”の信号を、そして第３インバータ６２は論理“ロウ”の信号を出力する。これにより、第２ポンピングキャパシタ６４による第２ポンピングノード６６の昇圧動作は行われない。このときには、第１ポンピングノード５０の２ＶＣＣレベルのポンピング電圧により、第４プリチャージトランジスタ５８のチャネルが完全に導通し、第２ポンピングノード６６はＶＣＣレベルにプリチャージされる。それにより、次の昇圧動作での効率性を向上させている。
【００３２】
ここで、第１バイポーラトランジスタ５４も図２のように形成された素子であるので、第１ポンピングノード５０と昇圧ノード７２が第１バイポーラトランジスタ５４を介して電荷分配を行う際にも上述したようなデバイス特性が発揮され、バイポーラ素子特有の高速伝送が遂行されて第１ポンピングノード５０にチャージされた高電圧が高速で昇圧ノード７２に伝送される。そして、第１過程と同様、昇圧ノード７２の高電圧によるボディー効果は防止される。
【００３３】
その後、発振信号φＯＳＣが更に論理“ロウ”から論理“ハイ”に遷移して入力ノード４４に入力され、第１過程が繰り返されるが、これから先は、ポンピングノード５０、６６のプリチャージレベルはＶＣＣレベルとなり、このレベルからの昇圧動作となるので効率性がよい。以上のような一連の過程が反復されて所定レベルの昇圧電圧ＶＰＰが発生される。
【００３４】
図４に、図３の回路における昇圧電圧ＶＰＰ発生過程を、電圧−時間関係で示したグラフを示す。同図より分かるように、図３の電圧昇圧回路では、昇圧電圧ＶＰＰを所定のレベル（２ＶＣＣ程度のレベル）まで上昇させるセットアップタイム（ｓｅｔ−ｕｐ    ｔｉｍｅ）が、従来技術に比べかなり短くなっている。
【００３５】
上記の各実施例は、本発明の技術的思想に立脚して実現した最適の例を示したものであるが、当然ながら、本発明の要部さえおさえてあれば、その他の構成については上記の他にも各種実施形態が存在することはこの分野で通常の知識をもつ者であれば容易に理解できよう。
【００３６】
【発明の効果】
以上述べてきたように本発明による電圧昇圧回路は、伝送手段としてＰＮ接合ダイオード、特にダイオード接続としたバイポーラトランジスタを用いたことにより、ボディー効果を抑えられ、高速で効率よく昇圧電圧を出力できるという利点がある。したがって、電源の安定性が格段に向上し、半導体メモリ装置の動作安定性、信頼性の向上に大きく寄与するものである。
【図面の簡単な説明】
【図１】本発明による電圧昇圧回路の一実施例を示す回路図。
【図２】図１に示した回路を基板に集積した場合の例を示す要部断面図。
【図３】本発明による電圧昇圧回路の他の実施例を示す回路図。
【図４】図３の回路における昇圧電圧発生状態を、電圧を縦軸、時間を横軸にとって従来例と比較して示したグラフ。
【図５】従来技術による電圧昇圧回路の要部を示す回路図。
【符号の説明】
２６、５４、７０  バイポーラトランジスタ
２８  Ｐ形基板
３０  Ｎ形ウェル
３２  Ｐ形ウェル
３８  Ｎ＋  拡散領域
４０  Ｐ＋  拡散領域
４２  Ｎ＋  拡散領域
【図１】
0003550197.tif 000002
【図２】
0003550197.tif 000003
【図３】
0003550197.tif 000004
【図４】
0003550197.tif 000005
【図５】
0003550197.tif 000006