(57)【特許請求の範囲】
【請求項１】
ダイオード接続されたＰチャネルＭＯＳトランジスタとダイオード接続されたＮチャネルＭＯＳトランジスタとを互いに直列接続してなる直列回路と、
第１の電源端子と当該第１の電源端子と異なる電位の第２の電源端子との間で、上記直列回路と直列に接続された電流源と、
上記直列回路と上記電流源との接続点の電位が、上記ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのしきい値の和で決定され、その電位が負相入力に与えられるバッファと、
上記バッファの出力を高電位側の電源とし、当該電源と上記第２の電源端子との間で電流路を構成するＣＭＯＳロジックとを有することを特徴とするＣＭＯＳロジック用電源回路。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明はＣＭＯＳロジック用電源回路に関し、特にはより低消費電流化が求められる技術領域に好適なＣＭＯＳロジック用電源回路に関するものである。
【０００２】
【従来の技術】
通常、ＣＭＯＳロジックの電源は直接電源端子から与えられている。例えば、図６に示すようにＣＭＯＳインバータの場合、ＰチャネルＭＯＳトランジスタのソースは電源端子ＶＤＤ（電源電圧ＶＤＤ＝５Ｖ）に接続される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のものでは、ロジックレベルの移り変わりのときにＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタが共にオンする状態が生じ、その瞬間大きな電流が流れるため、消費電流が大きくなる傾向があった。電源電圧を低くしてもこの傾向は変わらない。また、アナログ回路へのクロストークノイズの原因にもなる。
【０００４】
【課題を解決するための手段】
本発明では、ＣＭＯＳロジックにおいては、電源端子間にＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタがそれぞれ通常１段分づつ設けられる点に着目し、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタのそれぞれのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯＳ）とし、電源電圧をＶｔｈ（ＮＭＯＳ）＋Ｖｔｈ（ＰＭＯＳ）に設定する。これによって貫通電流をコントロールすることを可能にする。また、プロセスのばらつきによるトランジスタのしきい値Ｖｔｈの変動による消費電流への影響が少ない回路構成となる。
【０００５】
さらに、トータルでの消費電流の瞬時値を一定にすることでアナログ回路への悪影響を減らす。また、消費電流のコントロールを容易になる。
【０００６】
【発明の実施の形態】
そこで、本発明では、ダイオード接続されたＰチャネルＭＯＳトランジスタとダイオード接続されたＮチャネルＭＯＳトランジスタとを互いに直列接続してなる直列回路と、第１の電源端子と当該第１の電源端子と異なる電位の第２の電源端子との間で、上記直列回路と直列に接続された電流源とを設け、上記直列回路と上記電流源との接続点からＣＭＯＳロジックの電源を取り出す。上記接続点から直接ＣＭＯＳロジックの電源を取り出すことが好ましく、上記接続点からバッファを介してＣＭＯＳロジックの電源を取り出すこともできる。
【０００７】
【実施例】
次に、本発明の第１実施例のＣＭＯＳロジック用電源回路について説明する。まず、本例の構成について図１を参照しながら説明する。ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１はダイオード接続されている。すなわち、それぞれドレインとゲートとを接続してある。ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１の互いのドレイン、ゲート同士を接続し、直列回路１を構成している。この直列回路１と電流源２とが電源端子ＶＳＳ（０Ｖ）と電源端子ＶＤＤ（５Ｖ）との間で直列に接続されている。ＮチャネルＭＯＳトランジスタＮ１のソースを電源端子ＶＳＳ（０Ｖ）に接続し、ＰチャネルＭＯＳトランジスタＰ１のソースを電流源２を介して電源端子ＶＤＤに接続してある。なお、ここでは、電源端子ＶＤＤ（５Ｖ）は、ＣＭＯＳロジックを含む集積回路（図示しない。）の電源電圧の電源端子として述べるが、これに限らず、これにより低い電圧の端子であっても良い。また、同図において、電流源２に添えられた矢印は電流の向きを示しており、以下に述べる図においても同様である。直列回路１と電流源２との接続点に端子Ｔを設け、バッファ３の負相入力に接続してある。バッファ３の出力端子をＣＭＯＳロジック用の電源端子Ｖｏｕｔとして用いる。例えば、電源端子Ｖｏｕｔと電源端子ＶＳＳとの間にＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とを直列に接続し、ＣＭＯＳインバータ４を設ける。通常はこうしたロジックが多数配置されるが、以上の構成の場合、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタのそれぞれのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯＳ）とすると、電流源２によってＶｔｈ（ＮＭＯＳ）＋Ｖｔｈ（ＰＭＯＳ）の電位を作り、バッファ３を通してＣＭＯＳロジックに電源を与える。このため、ＣＭＯＳインバータ４の貫通電流は電流源２によってコントロールできる。具体的にはＣＭＯＳインバータ４のＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のサイズをそれぞれＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１のサイズと同一に設定したとき、貫通電流は電流源２に流れる電流値となる。これにより、プロセスのばらつきによるトランジスタのしきい値Ｖｔｈの変動によらず、貫通電流全体のコントロールが可能となる。
【０００８】
次に本発明の第２実施例について説明する。上記第１実施例では、バッファ３自体が電流を消費してしまうが、この消費電流値を低く抑えることは、その素子特性のため、バッファの安定性の問題が生じやすい。また、ＣＭＯＳロジック特有のクロックの立上がり（又は立下がり）とその直後に電流値が最大となるスパイク状の電流波形については、従来のものと同様のである。
【０００９】
そこで、第２実施では、図２に示すようにバッファ３を廃し、直列回路１と電流源２との接続点を直接、ＣＭＯＳロジック用電源端子出力端子Ｖｏｕｔとしてある。なお、図２において図１に示したものと同じ符号は図１に示したものと同じ構成要素を示してあり、以下に述べる各図においても同様のものとする。このような構成により、バッファでの消費電流をなくなる。ＣＭＯＳロジックでの消費電流は常に電流源２に流れる電流値Ｉそのものとなる。そのため、クロストークノイズを大幅に減らすことができ、アナログ回路への悪影響も大幅に減らすことができる。さらに完全に電流源２によってロジック部の消費電流をコントロールできる。
【００１０】
また、本例の構成では、電源端子Ｖｏｕｔ、電源端子ＶＳＳ間の電圧は一定ではなくなる。ＣＭＯＳロジックが大きな電流値を消費しているときは、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１に流れる電流値は小さくなるので、電源端子Ｖｏｕｔの電位もそれに伴って低くなる。それによってＣＭＯＳロジックの消費電流が小さくなるというネガティブフィードバックが働く回路構成となっている。具体的には、クロックの立下がり（又は立上がり）とその直後にＣＭＯＳロジックでの消費電流は増加するが、電源端子Ｖｏｕｔの電位もそれに伴って低くなるため、図６に示す従来のもののように著しい増加にはならない。このようなネガティブフィードバックによる穏やかな消費電流の変動動作は、クロストークノイズ等のアナログ回路への悪影響を少なくできる。
【００１１】
以上のように本例では、プロセスのばらつきは勿論、本来の電源電圧にも関係なく、貫通電流のコントロールも消費電流のコントロールも良好に行われる。
【００１２】
なお、本例は図２に示す構成に限らず、例えば、図３乃至図５に示すように構成することもできる。図３においては、ＰチャネルＭＯＳトランジスタ１Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎの配置を入れ替えてある。図４においては、電流源２の極性を反転してある。図５においては、ＰチャネルＭＯＳトランジスタ１Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎのドレイン同士を抵抗Ｒを介して接続してある。これらのように変更した場合も、詳しく述べないが、図２のものと同様の動作により、同様の作用効果を奏する。これらは単なるバリエーションのいくつかに過ぎずない。
【００１３】
【発明の効果】
本発明によれば、プロセスのばらつきによるトランジスタのしきい値電圧の変動や電源電圧の変動によらず、ＣＭＯＳロジックでの貫通電流をコントロールすることができ、消費電流のコントロールが容易にでき、消費電流のばらつきを抑えることができる。
【００１４】
また、消費電流のコントロールができ、ＣＭＯＳロジック用電源回路の低消費電流化を進めることが可能となる。加えて、クロストークノイズ等のアナログ回路への悪影響を効果的に抑えることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳロジック用電源回路の構成を示す説明図。
【図２】本発明の第２実施例のＣＭＯＳロジック用電源回路の構成を示す説明図。
【図３】本発明の第２実施例の構成の一部に変更を加えたものを示す説明図。
【図４】本発明の第２実施例の構成の一部に変更を加えたものを示す説明図。
【図５】本発明の第２実施例の構成の一部に変更を加えたものを示す説明図。
【図６】従来の技術を説明するための説明図。
【符号の説明】
１        直列回路
１Ｐ      ＰチャネルＭＯＳトランジスタ
１Ｎ            ＮチャネルＭＯＳトランジスタ
２        電流源
３                バッファ
【図１】
0003565067.tif 000002
【図２】
0003565067.tif 000003
【図３】
0003565067.tif 000004
【図４】
0003565067.tif 000005
【図５】
0003565067.tif 000006
【図６】
0003565067.tif 000007