(57)【特許請求の範囲】
【請求項１】
映像信号の走査線数を変換する走査線変換回路であって、
原映像信号から、変換後の走査線信号の生成に必要となる走査線信号を記憶する記憶手段を有し、前記記憶手段への入力と出力とにおいて速度およびタイミングが独立に設定可能であり、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、前記記憶手段への入出力が干渉せず、走査線信号として適当な信号を順次、選択出力する走査線選択出力手段と、
設定された走査線数変換比率に基づいて補間係数を生成する補間係数生成手段を有し、前記走査線選択出力手段から選択出力された走査線信号に、前記補間係数生成手段によって生成された補間係数を乗じ、乗じた結果を加算することによって、変換後の走査線信号を生成する走査線補間手段とを備え、
前記補間係数生成手段は、少なくとも２種類以上の走査線数変換比率に基づき、補間係数を生成可能に構成されている
ことを特徴とする走査線変換回路。
【請求項２】
請求項１記載の走査線変換回路において、
前記補間係数生成手段は、
走査線数変換比率がｘ：ｙに設定されたとき、補間係数として、変換後の走査線信号の生成に必要となる２本の走査線信号のうち、時間的に前の走査線信号に対しては（１−Ｋ／ｙ）を、時間的に後の走査線信号に対してはＫ／ｙをそれぞれ生成するものである
（ただし、Ｋ＝（ＬＮ・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、％は剰余計算を示す）
ことを特徴とする走査線変換回路。
【請求項３】
請求項２記載の走査線変換回路において、
前記補間係数生成手段は、
変換後の映像信号の水平同期タイミング毎にｘを加算する計数部と、この計数部による計数値をｙで除し、剰余を求める剰余計算部とを有し、この剰余計算部によって求めた剰余の値を前記Ｋとして出力する係数制御回路を備えている
ことを特徴とする走査線変換回路。
【請求項４】
請求項１記載の走査線変換回路において、
前記走査線選択出力手段は、
原映像信号を走査線毎に記憶する複数のラインメモリを有し、信号入力と信号出力とにおいて速度およびタイミングが独立に設定可能であり、かつ、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、変換後の走査線信号の生成に必要となる走査線信号が前記複数のラインメモリから選択出力可能に構成されている
ことを特徴とする走査線変換回路。
【請求項５】
請求項１記載の走査線変換回路において、
原映像信号の水平同期信号を、画面水平方向における原映像信号の読み出し開始位置に基づいて設定された所定期間遅延させて出力する第１の遅延手段と、
変換後の映像信号の水平同期信号を、画面水平方向における変換後の映像信号の表示開始位置に基づいて設定された所定期間遅延させて出力する第２の遅延手段とを備え、
前記走査線選択出力手段は、
信号入力の際のサンプリング周波数と信号出力の際のサンプリング周波数とが互いに独立に設定可能であり、かつ、設定された入力用サンプリング周波数および前記第１の遅延手段の出力信号のタイミングで原映像信号を走査線毎に順次入力する一方、設定された出力用サンプリング周波数および前記第２の遅延手段の出力信号のタイミングで変換後の走査線信号の生成に必要となる走査線信号を選択出力するものである
ことを特徴とする走査線変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は入力された映像信号の走査線数を変換し、異なった走査線数の映像信号として出力する機能を持つ走査線変換回路に関するものである。
【０００２】
【従来の技術】
図３１は第１の従来例に係る走査線変換回路の構成を示すブロック図である。入力端子ＩＮに入力された原映像信号は、Ａ／Ｄ変換器１０１によりデジタル映像信号に変換され、フィールドメモリ１０２にフィールド毎に記憶される。時間軸変換回路１０３はフィールドメモリ１０２から映像信号を走査線毎に入力し、出力側で変換後のサンプリングクロックを用いて入力した走査線を２〜３度重ね読みする。重ね読みされた走査線は変換フィルタ１０４によって平滑化され、垂直方向に滑らかな映像信号となり、Ｄ／Ａ変換器１０５によってアナログ映像信号に変換されて出力端子ＯＵＴから出力される（特開平６−６２２６７号公報参照）。
【０００３】
また、第２の従来例として、ラインメモリのみを用いて所定の変換比に基づいて走査線数の変換を行う走査線変換回路もある（特開平５−１０３３０５号公報参照）。
【０００４】
【発明が解決しようとする課題】
マルチメディア時代の到来により、映像メディアの形式は非常に多様性を増してきている。テレビの分野では従来のＮＴＳＣ形式に加えて、ＥＤＴＶ（Ｅｘｔｅｎｄｅｄ  Ｄｅｆｉｎｉｔｉｏｎ  ＴｅｌｅＶｉｓｉｏｎ）、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴｅｌｅＶｉｓｉｏｎ）という映像形式が誕生し、また欧州ではＰＡＬ、ＳＥＣＡＭという映像形式が存在する。一方、コンピュータの分野では、すでによく知られているＶＧＡ、ＳＶＧＡ、ＸＧＡ以外にも、コンピュータメーカー独自の映像形式が存在する。しかしながら、これら全ての映像形式に対応した受像端末を視聴者側で準備することは到底不可能であり、多岐にわたる映像形式の映像を単一のディスプレイに表示可能にするための技術が、近年非常に重要になってきている。
【０００５】
また、ディスプレイデバイスの分野では、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）やＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などのフラットパネルディスプレイの進歩が著しい。フラットディスプレイとは、ＣＲＴと異なり、所定のドットサイズを有するドットマトリックスディスプレイであり、ＶＧＡ対応やＳＶＧＡ対応など、用途毎に様々なドットサイズのものが存在する。したがって、１つの映像ソースを視聴者がそれぞれ所持している異なるサイズのディスプレイに統一的に表示可能にする技術も極めて重要である。
【０００６】
以上のような背景から、図３２に示すように、様々な映像ソースを様々なディスプレイパネルに表示可能にする「マルチソース／マルチパネル」対応の走査線変換回路は、マルチメディア時代において非常に重要な役割を担う。すなわち、走査線数を任意の変換比率で変換可能であり、かつ、非常に低コストの走査線変換回路が要求されることになる。
【０００７】
このような「マルチソース／マルチパネル」の観点からみると、第１の従来例に係る走査線変換回路は、フィールドメモリのような大容量の記憶素子を用いているために、コストが高く、また回路規模も大きくなるといる問題がある。
【０００８】
また、第２の従来例に係る走査線変換回路では、走査線の変換比率に応じてフィルタ係数が個別に必要になるので、任意の変換比率に対応可能にするためには膨大な数のフィルタ係数を準備する必要があり、これは現実的にはほとんど不可能である。さらに、３：１、１：２などのように整数倍の変換比率にしか対応しておらず、任意の変換比率に対応させたときには、ラインメモリ内部で書き込みアドレスと読み出しアドレスとの干渉すなわち読み出し動作が書き込み動作を追い越したり書き込み動作に追い越されたりすることによって、走査線数の変換が正常に行われないという問題が生じる。
【０００９】
本発明は、前記のような問題に鑑みなされたものであり、映像信号の走査線数を変換する走査線変換回路として、低コストで、様々な変換比率に柔軟に対応可能にすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた手段は、映像信号の走査線数を変換する走査線変換回路として、原映像信号から変換後の走査線信号の生成に必要となる走査線信号を記憶する記憶手段を有し、前記記憶手段への入力と出力とにおいて速度およびタイミングが独立に設定可能であり、設定された信号入出力の速度およびタイミングの相対関係にかかわらず前記記憶手段への入出力が干渉せず、走査線信号として適当な信号を順次、選択出力する走査線選択出力手段と、設定された走査線数変換比率に基づいて補間係数を生成する補間係数生成手段を有し、前記走査線選択出力手段から選択出力された走査線信号に前記補間係数生成手段によって生成された補間係数を乗じ、乗じた結果を加算することによって変換後の走査線信号を生成する走査線補間手段とを備え、前記補間係数生成手段は、少なくとも２種類以上の走査線数変換比率に基づき、補間係数を生成可能に構成されているものである。
【００１１】
請求項１の発明によると、走査線補間手段によって、走査線選択出力手段から選択出力された走査線信号に補間係数が乗じられ、その結果が加算されて、変換後の走査線信号が生成される。このとき、乗じられる補間係数は補間係数生成手段によって生成されるが、この補間係数生成手段は少なくとも２種類以上の走査線数変換比率に基づき補間係数を生成可能に構成されているので、前記補間係数生成手段が補間係数を生成可能である走査線数変換比率については、回路の増加や変更を伴うことなく、走査線数の変換を行うことができる。したがって、様々な変換比率の走査線数変換に柔軟に対応することができる。
【００１２】
また、請求項２の発明では、前記請求項１の走査線変換回路における補間係数生成手段は、走査線数変換比率がｘ：ｙに設定されたとき、補間係数として、変換後の走査線信号の生成に必要となる２本の走査線信号のうち、時間的に前の走査線信号に対しては（１−Ｋ／ｙ）を、時間的に後の走査線信号に対してはＫ／ｙをそれぞれ生成するものとする（ただし、Ｋ＝（ＬＮ・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、％は剰余計算を示す）。
【００１３】
さらに、請求項３の発明では、前記請求項２の走査線変換回路における補間係数生成手段は、変換後の映像信号の水平同期タイミング毎にｘを加算する計数部と、この計数部による計数値をｙで除し、除したときの剰余を求める剰余計算部とを有しており、この剰余計算部によって求めた剰余の値を前記Ｋとして出力する係数制御回路を備えているものとする。
【００１４】
そして、請求項４の発明では、前記請求項１の走査線変換回路における走査線選択出力手段は、原映像信号を走査線毎に記憶する複数のラインメモリを有し、信号入力と信号出力とにおいて速度およびタイミングが独立に設定可能であり、かつ、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、変換後の走査線信号の生成に必要となる走査線信号が前記複数のラインメモリから選択出力可能に構成されているものとする。
【００１５】
さらに、請求項５の発明では、前記請求項１の走査線変換回路は、原映像信号の水平同期信号を、画面水平方向における原映像信号の読み出し開始位置に基づいて設定された所定期間遅延させて出力する第１の遅延手段と、変換後の映像信号の水平同期信号を、画面水平方向における変換後の映像信号の表示開始位置に基づいて設定された所定期間遅延させて出力する第２の遅延手段とを備え、前記走査線選択出力手段は、信号入力の際のサンプリング周波数と信号出力の際のサンプリング周波数とが互いに独立に設定可能であり、設定された入力用サンプリング周波数および前記第１の遅延手段の出力信号のタイミングで原映像信号を走査線毎に順次入力するとともに、設定された出力用サンプリング周波数および前記第２の遅延手段の出力信号のタイミングで変換後の走査線信号の生成に必要となる走査線信号を選択出力するものとする。
【００１６】
請求項５の発明によると、走査線選択出力手段の信号入出力のサンプリング周波数を、走査線数の変換比率および原映像信号の圧縮または伸張比率に基づいて設定することによって、走査線数の変換とともに画像のアスペクト比を変換することができ、しかも、第１の遅延手段における遅延期間を設定することによって、サイドカットモードにおける原映像信号の読み出し開始位置を設定することができるとともに、第２の遅延手段における遅延期間を設定することによって、サイドパネルモードにおける変換後の映像信号の表示開始位置を設定することができる。
【００１７】
【発明の実施の形態】
図１は周辺回路を含めた本発明の全体構成を示す図である。図１において、１は本発明に係る走査線変換回路、２は入力されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、３は走査線変換回路１によって走査線数が変換されたディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路である。走査線変換回路１には、走査線数の変換比率がｘ：ｙのときｘ、ｙが設定値として入力され、さらに内部で動作するラインメモリの個数Ｎが設定値として入力される。
【００１８】
また４は同期再生クロック生成回路であり、入力側（入力される原映像信号）のサンプリングクロックおよび水平同期信号ＷＣＫ，ＷＨＤ、出力側（変換後の映像信号）のサンプリングクロックおよび水平同期信号ＲＣＫ，ＲＨＤ、および入力側および出力側共通の垂直同期信号ＶＤを生成する。
【００１９】
入力側のクロックおよび水平同期信号ＷＣＫ，ＷＨＤと出力側のクロックおよび水平同期信号ＲＣＫ，ＲＨＤとは独立に設定可能であるが、走査線数の変換比率がｘ：ｙのとき、入力側の水平同期周波数と出力側の水平同期周波数との比がｘ：ｙになるので、一般に次のような関係が成り立つ。
ｆＷＣＫ  ：ｆＲＣＫ  ＝ｆＷＨＤ  ：ｆＲＨＤ  ＝ｘ：ｙ  …（１）
ここで、ｆＡ  は信号Ａの周波数を示す。
【００２０】
（第１の実施形態）
以下に、本発明の第１の実施形態について、図２〜図１３および表１を参照して説明する。
【００２１】
図２は本発明の第１の実施形態に係る走査線変換回路の構成を示すブロック図である。図２において、１１は原映像信号を入力する入力端子、１２〜１４は入力端子１１と接続されており、入力端子１１に入力された原映像信号の１水平走査線の映像信号を記憶し、かつ、書込みと読出しとが独立非同期に制御できる第１〜第３のラインメモリ、１５は第１〜第３のラインメモリ１２〜１４の書込みを制御する書込制御信号ＷＥ１〜ＷＥ３を生成する書込制御信号生成回路、１６，１７は第１〜第３のラインメモリ１２〜１４の出力信号のうち変換後の走査線信号を生成するために必要な走査線信号をそれぞれ１ライン分ずつ選択する第１および第２の選択回路、１８，１９はそれぞれ第１および第２の選択回路１６，１７の出力信号を入力とし、変換後の走査線の位置に対応した重みづけを行う第１および第２の係数器、２０は第１および第２の係数器１８，１９の出力信号を加算する加算器、２１は加算器２０の出力が変換後の走査線信号として出力される出力端子である。
【００２２】
また３０は制御信号生成回路であり、第１および第２の係数器１８，１９が行う重みづけの重みを制御する係数制御信号Ｋを生成する係数制御回路３１、第１および第２の選択回路１６，１７を制御するライン選択信号ＬＳＥＬを生成するライン選択制御回路３２、および係数制御信号Ｋを第１および第２の係数器１８，１９への係数指示信号ｋに変換する除算回路３３を備えている。除算回路３３は、走査線の変換比率がｘ：ｙのとき、係数制御回路３１により生成された係数制御信号Ｋをｙで除したものを係数指示信号ｋとして出力する。第１および第２の係数器１８，１９は係数指示信号ｋに基づいて、入力信号にそれぞれ補間係数として１−ｋ，ｋ（０≦ｋ≦１）を乗じる。
【００２３】
また、原映像信号のサンプリングクロックＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、ラインメモリ１２〜１４内部の書込みアドレスカウンタの駆動クロックおよびリセット信号として用いられ、同様に変換後の映像信号のサンプリングクロックＲＣＫおよび水平同期信号ＲＨＤはそれぞれ、ラインメモリ１２〜１４内部の読出しアドレスカウンタの駆動クロックおよびリセット信号として用いられる。
【００２４】
第１〜第３のラインメモリ１２〜１４、書込制御信号生成回路１５、第１および第２の選択回路１６，１７およびライン選択制御回路３２によって走査線選択出力手段が構成されており、第１および第２の係数器１８，１９、加算器２０、係数制御回路３１および除算回路３３によって走査線補間手段が構成されている。また、係数制御回路３１および除算回路３３によって補間係数生成手段が構成され、書込制御信号生成回路１５によって書き込み制御手段が構成され、第１および第２の選択回路１６，１７によって選択手段が構成され、ライン選択制御回路３２によって選択制御手段が構成されている。
【００２５】
以上のように構成された第１の実施形態に係る走査線変換回路の動作について説明する。ここではまず第１に、走査線数の変換の例として、ＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合について、本実施形態に係る走査線変換回路の動作を図３〜図５を参照して説明する。
【００２６】
図３は７：１５の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図３に示す走査線の補間方式は、原映像信号のうちの２本の走査線を用いる直線補間である。図３に示すように、例えば、変換後の１番目の走査線は変換前の１番目の走査線に係数として１５／１５を乗じて生成され、変換後の２番目の走査線は変換前の１番目の走査線に係数として８／１５を乗じたものと変換前の２番目の走査線に係数として７／１５を乗じたものとを加算して生成される。なお、図３中の使用ラインとは、各変換後の走査線信号を生成するために用いられる変換前の走査線信号の番号のことである。
【００２７】
図２に示す本実施形態に係る走査線変換回路において、入力端子１１には走査線変換前の原映像信号が入力され、この原映像信号は第１〜第３のラインメモリ１２〜１４に一様に供給される。第１〜第３のラインメモリ１２〜１４には信号の書込みを制御する書込制御信号ＷＥ１，ＷＥ２，ＷＥ３がそれぞれ供給されており、原映像信号は、書込制御信号ＷＥ１，ＷＥ２，ＷＥ３による制御に従って、走査線毎に、第１〜第３のラインメモリ１２〜１４のいずれか１つに順に書き込まれる。
【００２８】
図４（ａ）〜（ｃ）はそれぞれ第１〜第３のラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図である。図４において、実線は書込みアドレス、破線は読出しアドレスを示しており、書込みアドレスを示す実線に付された数字は各ラインメモリに書き込まれる走査線信号の番号を示している。またここでは、書込制御信号ＷＥ１，ＷＥ２，ＷＥ３は“Ｈ”のとき第１〜第３のラインメモリ１２〜１４の書き込み動作を許可する一方、“Ｌ”のとき第１〜第３のラインメモリ１２〜１４の書き込み動作を禁止するものとする。
【００２９】
図４（ａ）に示すように、第１のラインメモリ１２には書込制御信号ＷＥ１の制御によって原映像信号の１，４，７，・・・，（３ｎ＋１）番目（ｎは整数）の走査線信号のみが書き込まれる。同様に、図４（ｂ），（ｃ）に示すように、第２のラインメモリ１３には書込制御信号ＷＥ２の制御によって原映像信号の２，５，８，・・・，（３ｎ＋２）番目（ｎは整数）の走査線信号のみが、第３のラインメモリ１４には書込制御信号ＷＥ３の制御によって原映像信号の３，６，９，・・・，３ｎ番目（ｎは整数）の走査線信号のみがそれぞれ書き込まれる。一方、第１〜第３のラインメモリ１２〜１４に記憶された走査線信号の読み出しは、各ラインメモリ１２〜１４から連続にかつ同一タイミングで、書き込み動作の周期に対して７／１５の周期で行われる。
【００３０】
このような動作によって第１〜第３のラインメモリ１２〜１４からそれぞれ読み出される走査線信号の番号は、図５（ａ）〜（ｃ）に示すようになる。図５において、「ＮＧ」と示した箇所は、読み出し動作の途中で読出しアドレスが書込みアドレスを追い越すために、この読み出し動作において同一番号の走査線信号を読み出すことができない場合を示しており、この場合は読み出された信号は走査線信号としては適当でなく、無効なものになる。
【００３１】
第１〜第３のラインメモリ１２〜１４の出力信号は図２に示すように第１および第２の選択回路１６，１７の双方に入力される。図２において、第１〜第３のラインメモリ１２〜１４と第１および第２の選択回路１６，１７とを結ぶ信号線にそれぞれ付されたカッコ書きの数字は、当該信号線が選択されるときのライン選択信号ＬＳＥＬの値を示している。すなわち、第１の選択回路１６はライン選択信号ＬＳＥＬが（０）のときは第１のラインメモリ１２を、（１）のときは第２のラインメモリ１３を、（２）のときは第３のラインメモリ１４を選択する一方、第２の選択回路１７はライン選択信号ＬＳＥＬが（０）のときは第２のラインメモリ１３を、（１）のときは第３のラインメモリ１４を、（２）のときは第１のラインメモリ１２を選択する。
【００３２】
図５（ｄ）は制御信号生成回路３０から生成出力されるライン選択信号ＬＳＥＬの変化を示している。図５（ｄ）に示すライン選択信号ＬＳＥＬに従って、図５（ａ）〜（ｃ）に示す第１〜第３のラインメモリ１２〜１４の出力信号のうちハッチを付したものが、第１および第２の選択回路１６，１７によって選択される。この結果、第１および第２の選択回路１６，１７から出力される走査線信号は図５（ｅ），（ｆ）に示すようになり、これは、図３に示した使用ラインすなわち変換後の走査線信号を生成するために用いられる原映像信号の走査線信号の番号と一致する。
【００３３】
第１および第２の選択回路１６，１７の出力信号は第１および第２の係数器１８，１９にそれぞれ入力される。係数制御信号Ｋ（＝１５×係数指示信号ｋ）は、図３に示すような係数に基づいて第１および第２の係数器１８，１９を動作させるために、図５（ｇ）に示すような値をとる。第１および第２の係数器１８，１９は係数指示信号ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図３に示すように走査線毎に変化する）に制御され、第１および第２の係数器１８，１９それぞれの出力信号が加算器２０によって加算されて、変換後の走査線信号として出力端子２１から出力される。
【００３４】
以上説明したように、図２の構成を用いて変換比率７：１５の走査線数変換を実現することができる。
【００３５】
次に、走査線数の他の変換例として、適当なダウンコンバートの場合例えば走査線数変換比率が１９：１６の場合について、図２に示す本実施形態に係る走査線変換回路の動作を図６〜図１０を参照して説明する。
【００３６】
図６は１９：１６の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図６に示す走査線の補間方式は、図３に示したものと同様に、原映像信号のうちの２本の走査線信号を用いる直線補間であり、図６における用語や値の意味は図３と同様である。また図７、図８は１９：１６の比率で走査線数を変換する場合の第１〜第３のラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図であり、図９、図１０は１９：１６の比率で走査線数を変換する場合の本実施形態に係る走査線変換回路の動作を示すタイミングチャートである。図７と図８、図９と図１０はそれぞれ時間的に連続したものである。図中に示されている値やグラフの意味はすべて前述の変換例の場合と同様である。
【００３７】
図７、図８に示すように、原映像信号が走査線毎に第１〜第３のラインメモリ１２〜１４のいずれか１つに順に書き込まれる点は、前述の変換例と同様である。前述の変換例と異なるのは、走査線数の変換比率が１９：１６であるため、書込み動作の周期に対して１９／１６の周期で信号の読出しが行われる点である。すなわち、読み出しアドレスのインクリメントの速度は書き込みアドレスのインクリメントの速度よりも遅い。したがって、第１〜第３のラインメモリ１２〜１４の出力信号が走査線信号として適当でなく、無効なものになるのは、読み出し動作の途中で読出しアドレスが書込みアドレスに追い越された場合である。
【００３８】
図９、図１０の（ａ）〜（ｃ）に示すような第１〜第３のラインメモリ１２〜１４の出力信号に対して、ライン選択信号ＬＳＥＬを図９、図１０の（ｄ）に示すように制御すれば、第１および第２の選択回路１６，１７から出力される走査線信号は図９、図１０の（ｅ），（ｆ）に示すようになり、これは、図６に示した使用ラインすなわち変換後の走査線を生成するために用いられる原映像信号の走査線の番号と一致する。
【００３９】
第１および第２の選択回路１６，１７の出力信号は第１および第２の係数器１８，１９にそれぞれ入力され、第１および第２の係数器１８，１９は図９、図１０の（ｇ）に示すような係数制御信号Ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図６に示すように走査線毎に変化する）に制御され、それぞれの出力信号が加算器２０によって加算されて、変換後の走査線信号として出力端子２１から出力される。
【００４０】
以上説明したように、図２の構成を用いれば、変換比率１９：１６等の適当なダウンコンバートにおいても問題なく走査線数変換を実現することができる。さらに、他の変換比率についても同様に走査線数変換を行うことができる。
【００４１】
本実施形態の特徴の１つは、任意の変換比率の走査線数変換を実現可能にするために、制御信号生成回路３０が、設定された変換比率に基づいた係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成可能に構成されていることである。
【００４２】
表１は、すでに説明した２つの変換比率について、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表１において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００４３】
【表１】
0003546029.tif 000002
【００４４】
表１に示すような関係から、発明者は、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比率ｘ：ｙおよびラインメモリの個数Ｎとの間に、次のような関係があることを見いだした。
Ｋ＝（ＬＮ・ｘ）％ｙ                        …（２）
ＬＳＥＬ＝（ＬＮ・ｘ／ｙ）％Ｎ    …（３）
ここで・は乗算を、／は除算を、％は剰余計算を示している。
【００４５】
前記のような関係から、任意に設定された変換比率に基づいて係数制御信号Ｋを生成可能な係数制御回路３１、および任意に設定された変換比率に基づいてライン選択信号ＬＳＥＬを生成可能なライン選択制御回路３２を、簡易に構成することができる。ここでは、メモリやＣＰＵ等を用いることなく、ハードウェアのロジック回路のみを用いて構成した係数制御回路３１およびライン選択制御回路３２の構成例について説明する。
【００４６】
図１１は前記のような関係に基づいて構成した本実施形態に係る係数制御回路３１およびライン選択制御回路３２の構成を示すブロック図である。図１１に示す係数制御回路３１およびライン選択制御回路３２は、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任意の自然数）であり、ラインメモリがＮ個である場合に、ライン選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力するものである。
【００４７】
図１１において、４１，５２，５３は加算器、４２，４３，４７，４８，５０，５４，５５，５９は選択器、４４，４９，５１はＤフリップフロップ、４５，５７は比較器、４６，５８は減算器である。比較器４５，５７は＋側の入力値が−側の入力値以上のとき“１”を出力し、このとき以外は“０”を出力する。Ｄフリップフロップ４４，４９，５１，５６は変換後の映像信号のサンプリングクロックＲＣＫによって駆動される。加算器４１、選択器４２，４３およびＤフリップフロップ４４によって第１の計数部３４が構成され、比較器４５、減算器４６および選択器４７によって第１の剰余計算部３５が構成され、選択器５０、Ｄフリップフロップ５１および加算器５２によって第２の計数部３６が構成され、加算器５３、選択器５４，５５，５９、Ｄフリップフロップ５６、比較器５７および減算器５８によって第２の剰余計算部３７が構成されている。
【００４８】
図１１では、係数制御回路３１とライン選択制御回路３２とは構成が一部共通している。すなわち、係数制御回路３１およびライン選択制御回路３２は、第１の計数部３４および第１の剰余計算部３５を共有している。第１の計数部３４の計数値すなわちＤフリップフロップ４４の出力信号Ｓ１は第１の剰余計算部３５を経て帰還され（信号Ｓ２）、加算器４１によって“ｘ”が（走査線数変換比率が７：１５の場合は“７”が）加算される。選択器４２は垂直同期信号ＶＤに従い、計数値を“０”にリセットするものであり、選択器４３は変換後の映像信号の水平同期信号ＲＨＤによって計数を歩進する。また、第１の剰余計算部３５において、比較器４５はＤフリップフロップ４４の出力信号Ｓ１とｙ（走査線数変換比率が７：１５の場合は“１５”）とを比較し、減算器４６は信号Ｓ１からｙを減じ、選択器４７は比較器４５の比較結果（信号Ｓ３）に従い信号Ｓ１または減算器４６の出力信号のいずれかを選択する。
【００４９】
係数制御回路３１は第１の計数部３４および第１の剰余計算部３５以外に、出力側の水平同期信号ＲＨＤが数クロック遅延した信号ＲＨＤＤに従って選択動作を行う選択器４８およびＤフリップフロップを備えている。またライン選択制御回路３２は第１の計数部３４および第１の剰余計算部３５以外に、比較器４５の出力信号Ｓ３を計数する第２の計数部３６と、第２の剰余計算部３７を備えている。
【００５０】
図１１に示す係数制御回路３１およびライン選択制御回路３２の動作を、走査線数の変換比率ｘ：ｙ＝７：１５、変換に使用するラインメモリの個数Ｎ＝３として、図１２、図１３のタイミングチャートを用いて説明する。図１２，図１３は時間的に連続しているものである。
【００５１】
図１２、図１３に示すように、第１の計数部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが“Ｌ”になると“０”にリセットされ、その後、水平同期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲートが開くことによって、ｘすなわち“７”毎にカウントアップされる。カウントアップが進み、ｙすなわち“１５”以上になったとき、比較器４５の出力信号Ｓ３が“Ｈ”になり、選択器４７は計数値Ｓ１から“１５”を減算した値を信号Ｓ２として出力する。この減算は、選択器４７から出力された信号Ｓ２が選択器４３，Ｄフリップフロップ４４を経て伝達されることによって、信号Ｓ１の値が“１５”を下回るまで、再帰的に行われる。したがって、選択器４７の出力信号Ｓ２は第１の計数部３４の計数値Ｓ１を“１５”で除した剰余の値をもつことになる。信号Ｓ２は信号ＲＨＤよりも数クロック遅れた信号ＲＨＤＤのタイミングで、選択器４８によって新たにサンプリングし直される。このサンプリングは、信号Ｓ２は再帰的な減算によって生成されるため、その変化の直後において過渡的な値になる場合があるので、過渡的な値になる時を時間的に避けるために行う。したがって、係数制御回路３１からは安定した係数制御信号Ｋが出力される。
【００５２】
第２の計数部３６は第１の計数部３４の計数値Ｓ１が“１５”に達した回数、すなわち、第１の剰余計算部３５において信号Ｓ１から“１５”を再帰的に減算した回数を計数する。この計数は比較器４５の出力信号Ｓ３が“Ｈ”になった回数を計数することによって行われるが、水平同期信号ＲＨＤによって計数動作にリセットがかかるため、１走査線前の出力信号を加算器５３によって加算する構成になっている。第２の剰余計算部３７では、第１の剰余計算部３５と同様に、信号Ｓ５がＮすなわち“３”以上になったとき“３”を減算することによって剰余計算を行い、ライン選択制御回路３２は第２の剰余計算部３７の剰余計算結果をライン選択信号ＬＳＥＬとして出力する。なお、第２の剰余計算部３７は１水平走査期間において“３”を１回のみ減算する構成となっているが、第１の剰余計算部３５と同様に、再帰的に減算を行う構成にしてもよい。
【００５３】
このような動作の結果、図１２、図１３に示すように、係数制御信号Ｋおよびライン選択信号ＬＳＥＬとして、表１における変換比率７：１５の場合における信号を生成することができる。
【００５４】
以上説明したように、図１１のような構成を用いれば、ＲＡＭやＲＯＭ等の記憶素子を用いなくても、任意の走査線数変換比率ｘ，ｙに応じた係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成することができる。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態について、図１４〜図２１および表２、表３を参照して説明する。本実施形態は、走査線数の変換と共に走査形式の変換を行うものである。ここで、走査形式の変換とは、インターレース走査形式から順次走査形式への変換、および順次走査形式からインターレース走査形式への変換のことをいう。
【００５６】
まず、インターレース走査形式から順次走査形式への変換について説明する。図１４はインターレース走査形式の原映像信号を順次走査形式の映像信号に変換し、かつ、３：４の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図１４に示すように、変換後の走査線の重心位置を入力フィールドによらず一定にすることによって、インターレース形式の原映像信号を順次形式の映像信号に変換する。
【００５７】
表２は、図１４に示す変換例について、入力される原映像信号のフィールドが奇フィールドと偶フィールドのそれぞれの場合における、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表２において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００５８】
【表２】
0003546029.tif 000003
【００５９】
表２に示すような関係から、発明者は、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比率ｘ：ｙおよびラインメモリの個数Ｎとには、次のような関係があることを見いだした。
Ｋ＝（ＬＮ・ｘ＋ｚ）％ｙ                                …（４）
ＬＳＥＬ＝（（ＬＮ・ｘ＋ｚ）／ｙ）％Ｎ    …（５）
ここで・は乗算を、／は除算を、％は剰余計算を示している。またｚは原映像信号のフィールドによって異なる、係数のオフセット値である。
【００６０】
図１４に示す変換例の場合、係数のオフセット設定値ｚは奇フィールド入力時にはｚ＝２とし、偶フィールド入力時にはｚ＝０とすることによって、表２に示すような係数制御信号Ｋおよびライン選択信号を生成することができる。これにより、変換比率３：４の走査線数変換と同時に、入力フィールドによらず重心位置を一定にしてインターレース走査を順次走査に変換することができる。インターレース走査形式を順次走査に変換する場合、奇フィールド入力時の係数オフセット値をｚ０とし、偶フィールド入力時の係数オフセット値をｚ１とすると、一般に、
ｚ０−ｚ１＝ｙ／２  …（６）
なる関係がある。
【００６１】
図１５〜図１７は本実施形態に係る走査線変換回路が図１４に示す変換例を実現する場合の動作を示すタイミングチャートである。図１５は第１の実施形態の説明における図４と同様に、ラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図であり、図１６は奇フィールド入力のときの動作を、図１７は偶フィールド入力のときの動作を示す図である。図１６、図１７は第１の実施形態の説明における図５と同様に、各ラインメモリ１２〜１４の出力、ライン選択信号ＬＳＥＬ、選択回路１６，１７の出力および係数制御信号Ｋの時間変化を示している。
【００６２】
一方、順次走査形式からインターレース走査形式への変換も、同様に行うことができる。図１８は順次走査形式の原映像信号をインターレース形式の映像信号に変換し、かつ、２：３の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図１８に示すように、変換後の走査線の重心位置を出力フィールドによって変化させ、奇フィールドと偶フィールドとにおいて走査線がインターレース関係になるように変換することによって、順次形式の原映像信号をインターレース形式の映像信号に変換する。
【００６３】
表３は、図１８に示す変換例について、変換後の映像信号のフィールドが奇フィールドと偶フィールドのそれぞれの場合における、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表２において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００６４】
【表３】
0003546029.tif 000004
【００６５】
表３に示すような関係から、発明者は、順次走査形式からインターレース走査形式への変換の場合にも、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと変換比率ｘ：ｙおよびラインメモリの個数Ｎとの関係は、式（４）、（５）で表すことができることを見いだした。
【００６６】
図１８に示す変換例の場合、係数のオフセット設定値ｚは奇フィールド出力時にはｚ＝０とし、偶フィールド出力時にはｚ＝１とすることによって、表３に示すような係数制御信号Ｋおよびライン選択信号を生成することができる。これにより、変換比率２：３の走査線数変換と同時に、順次走査形式からインターレース走査形式への変換を行うことができる。順次走査形式をインターレース走査形式に変換する場合、奇フィールド出力時の係数オフセット値をｚ０とし、偶フィールド出力時の係数オフセット値をｚ１とすると、一般に、
ｚ１−ｚ０＝ｘ／２  …（７）
なる関係がある。
【００６７】
図１９は前記のような関係に基づいて構成した本実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの構成を示すブロック図である。図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａは、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任意の自然数）であり、ラインメモリがＮ個である場合に、走査線数変換と同時に走査形式を変換するためのライン選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力するものである。具体的には、奇フィールド入力（または出力）時のオフセット値ｚ０および偶フィールド入力（または出力）時のオフセット値ｚ１を予め設定しておき、フィールドに応じてｚ０またはｚ１のいずれかを係数のオフセット値ｚとして出力する。
【００６８】
図１９において、６１はフィールドインデックスパルスＦＩに従って、原映像信号または変換後の映像信号が奇フィールドのときは設定値ｚ０を、偶フィールドのときは設定値ｚ１をオフセット設定値ｚとして選択する選択器である。選択器６１以外の構成は図１１に示す係数制御回路３１およびライン選択制御回路３２と同様であり、図１１と共通の符号を付している。係数制御回路３１Ａおよびライン選択制御回路３２Ａは、第１の計数部３４および第１の剰余計算部３５に加えて選択器６１も共有している。なお、第１の計数部３４は選択器６１から出力されたオフセット値ｚを計数のリセット値として入力し、オフセット値ｚに変換後の走査線番号ＬＮのｘ倍を加算する。
【００６９】
選択器６１はフィールドインデックスパルスＦＩに従い、原映像信号または変換後の映像信号が奇フィールドのときはｚ０を、偶フィールドのときはｚ１を、オフセット値ｚとして第１の計数部３４に入力する。第１の計数部３４はオフセット値ｚをリセット値として計数動作を行う。すなわち、原映像信号または変換後の映像信号が奇フィールドのときは、ｚ０をリセット値とする一方、原映像信号または変換後の映像信号が偶フィールドのときは、ｚ１をリセット値として計数動作を行う。
【００７０】
図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａの動作を説明する。図２０、図２１は走査線数変換とともにインターレース走査形式を順次走査形式に変換する場合であって、走査線数の変換比率ｘ：ｙ＝３：４，係数オフセット値ｚ０＝２，ｚ１＝０、変換に使用するラインメモリの個数Ｎ＝３とした場合の、図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａの動作を示すタイミングチャートである。図２０，２１は時間軸が連続しており、原映像信号が奇フィールドのとき、すなわち係数オフセット値ｚ０＝２のときの動作を示している。偶フィールドのときは係数オフセット値ｚ１＝０であるため、第１の実施形態と同様の動作になるので、ここでは説明を省略する。
【００７１】
図２０、図２１に示すように、第１の計数部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが“Ｌ”になると“２”にリセットされ、その後、水平同期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲートが開くことによって、ｘすなわち“３”毎にカウントアップされる。カウントアップが進み、ｙすなわち“４”以上になったとき、比較器４５の出力信号Ｓ３が“Ｈ”になり、選択器４７は計数値Ｓ１から“４”を減算した値を信号Ｓ２として出力する。この減算は、選択器４７から出力された信号Ｓ２が選択器４３、Ｄフリップフロップ４４を経て伝達されることによって、信号Ｓ１の値が“４”を下回るまで、再帰的に行われる。したがって、選択器４７の出力信号Ｓ２は第１の計数部３４の計数値Ｓ１を“４”で除した剰余の値をもつことになる。信号Ｓ２は信号ＲＨＤよりも数クロック遅れた信号ＲＨＤＤのタイミングで、選択器４８によって新たにサンプリングし直される。このサンプリングは、信号Ｓ２は再帰的な減算によって生成されるため、その変化の直後において過渡的な値になる場合があるので、その部分を除外するために行う。したがって、係数制御回路３１Ａからは安定した係数制御信号Ｋが出力される。
【００７２】
第２の計数部３６は第１の計数部３４の計数値Ｓ１が“４”に達した回数、すなわち、第１の剰余計算部３５において信号Ｓ１から“４”を再帰的に減算した回数を計数する。この計数は比較器４５の出力信号Ｓ３が“Ｈ”になった回数を計数することによって行われるが、水平同期信号ＲＨＤによって計数動作にリセットがかかるため、１走査線前の出力信号を加算器５３によって加算する構成になっている。第２の剰余計算部３７では、第１の剰余計算部３５と同様に、信号Ｓ５がＮすなわち“３”以上になったとき“３”を減算することによって剰余計算を行い、ライン選択制御回路３２Ａは第２の剰余計算部３７の剰余計算結果をライン選択信号ＬＳＥＬとして出力する。なお、第２の剰余計算部３７は１水平走査期間において“３”を１回のみ減算する構成となっているが、第１の剰余計算部３５と同様に、再帰的に減算を行う構成にしてもよい。
【００７３】
このような動作の結果、図２０、図２１に示すように、計数制御信号Ｋおよびライン選択信号ＬＳＥＬとして、表２における奇フィールドのときの信号を生成することができる。
【００７４】
以上説明したように、図１９の構成を用いれば、ＲＡＭやＲＯＭ等の記憶素子を用いずに、任意の変換比率ｘ，ｙに対応した走査線数変換とともに走査形式変換を行うための係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成することができる。
【００７５】
（第３の実施形態）
以下に、本発明の第３の実施形態について、図２２〜図２７を参照して説明する。本発明の第３の実施形態は、走査線数の変換とともに画像のアスペクト比を変換するものである。
【００７６】
図２２は走査線数変換された映像信号を表示パネルに表示するときの表示モードを示す図である。図２２（ａ）に示すように、表示パネル全体に映像信号をフィットさせて映像を表示するフルモードの場合は、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は、前述のように、走査線数の変換比率がｘ：ｙのとき、一般に次のようになる。
ｆＷＣＫ  ：ｆＲＣＫ  ＝ｆＷＨＤ  ：ｆＲＨＤ  ＝ｘ：ｙ  …（１）
ここで、ｆＡ  は信号Ａの周波数を示す。
【００７７】
一方、アスペクト比を変換する場合において、図２２（ｂ）に示すような、出力パネルにサイドパネルをつけて表示するノーマルモード（サイドパネルモード）の場合は、フルモードの場合よりも出力側のクロック周波数が高くなり、具体的には、画素数比をｐ：ｑとすると、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は次のようになる。
ｆＷＣＫ  ：ｆＲＣＫ  ＝ｆＷＨＤ  ・ｐ：ｆＲＨＤ  ・ｑ＝ｘ・ｐ：ｙ・ｑ  …（８）
【００７８】
また、図２２（ｃ）に示すような、ズームモード（サイドカットモード）の場合は、フルモードの場合よりも出力側のクロック周波数が低くなり、具体的には、画素数比をｐ：ｒとすると、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は次のようになる。
ｆＷＣＫ  ：ｆＲＣＫ  ＝ｆＷＨＤ  ・ｐ：ｆＲＨＤ  ・ｒ＝ｘ・ｐ：ｙ・ｒ  …（９）
【００７９】
図２３は本発明の第３の実施形態に係る走査線変換回路の構成を示すブロック図である。図２３において、６３は入力側の水平同期信号ＷＨＤを所定の期間遅延させて信号ＷＨＤＯを生成し、書込制御信号生成回路１５及び第１〜第３のラインメモリ１２〜１４に入力側の水平同期信号ＷＨＤの代わりに供給する第１の遅延手段としての第１の可変シフトレジスタであり、６４は出力側の水平同期信号ＲＨＤを所定の期間遅延させて信号ＲＨＤＯを生成し、制御信号生成回路３０及び第１〜第３のラインメモリ１２〜１４に出力側の水平同期信号ＲＨＤの代わりに供給する第２の遅延手段としての第２の可変シフトレジスタである。第１および第２の可変シフトレジスタ６３，６４以外は、図２に示す第１の実施形態に係る走査線変換回路と同様の構成からなり、図２３において、図２と共通の符号を付している。信号ＷＨＤＯは各ラインメモリ１２〜１４内部の書込みアドレスカウンタのリセット信号として用いられ、信号ＲＨＤＯは各ラインメモリ１２〜１４内部の読出しアドレスカウンタのリセット信号として用いられる。
【００８０】
以上のように構成された第３の実施形態に係る走査線変換回路の動作について説明する。ここでは、走査線数変換と同時に映像信号の圧縮・伸長によりアスペクト比変換を行う場合の動作について説明する。
【００８１】
図２４、図２５は変換比率３：４の走査線数変換を行いながら、映像の中央部分を伸長して横長のアスペクトを持つ映像信号に変換する場合（サイドカットモード）の、本実施形態に係る走査線変換回路の動作を示す図である。具体的には、図２４（ａ）に示すような変換前の映像イメージを図２５（ｅ）に示すような変換後の映像イメージに変換する。図２４と図２５とは時間軸が共通しており、図２４は原映像信号を第１のラインメモリ１２へ書き込むときの動作を示し、図２５は第１のラインメモリ１２から変換後の映像信号を読み出すときの動作を示す。図２４（ｆ）と図２５（ａ）とは同じ図であり、ともに第１のラインメモリ１２内部の書き込みアドレスと読み出しアドレスの変化を示したものである。実線は書き込みアドレスを、破線は読み出しアドレスを示す。
【００８２】
走査線数変換比がｘ：ｙであり、水平方向の引き延ばしの比率がｐ：ｑであるとすると、ラインメモリの書き込みクロックＷＣＫと読み出しクロックＲＣＫの関係は、
ｆＷＣＫ  ：ｆＲＣＫ    ＝  ｘ・ｑ：ｙ・ｐ
なる関係がある。いま、ｘ：ｙ＝３：４，ｐ：ｑ＝３：４とすると、ｆＷＣＫ  ：ｆＲＣＫ  ＝１：１となり、書き込みクロックと読み出しクロックとは周波数が同一になるので、図２４（ｆ），図２５（ａ）に示すように、ラインメモリ内部の書き込みアドレスのインクリメントの速度と読み出しアドレスのインクリメントの速度とは同一になる。
【００８３】
図２４（ｂ）に示すような映像信号入力タイミングに対して、入力側の水平同期信号ＷＨＤは図２４（ｃ）に示すようになる。第１のラインメモリ１２には、書き込みアドレスのリセット信号として、図２４（ｄ）に示すような、入力側の水平同期信号ＷＨＤを第１の可変シフトレジスタ６３により遅延させた信号ＷＨＤＯが、信号ＷＨＤの代わりに供給される。書き込みアドレスのインクリメントは、リセットパルスとして信号ＷＨＤＯのパルスが入力されたときに始まり、書き込みアドレスが変換後の映像信号の１走査線あたりの画素数に達したときに終わる。この結果、第１のラインメモリ１２には図２４（ａ）の変換前映像イメージにおける点線で挟まれた部分の映像が書き込まれることになる。
【００８４】
一方、図２５（ｄ）に示すような映像信号出力タイミングに対して、出力側の水平同期信号ＲＨＤは図２５（ｃ）に示すようになる。第１のラインメモリ１２には、読み出しアドレスのリセット信号として、出力側の水平同期信号ＲＨＤを第２の可変シフトレジスタ６４により遅延させた信号ＲＨＤＯが信号ＲＨＤの代わりに供給されるが、ここでは第２の可変シフトレジスタ６４によって信号ＲＨＤを遅延させないものとしており、信号ＲＨＤＯは図２５（ｃ）に示すようになる。読み出しアドレスのインクリメントは、リセットパルスとして信号ＲＨＤＯのパルスが入力されたときすなわち出力側の水平同期信号ＲＨＤのパルスタイミングで始まり、読み出しアドレスのインクリメントに従って読み出された映像信号は、図２５（ｅ）に示すように、水平方向に引き延ばされた映像になる。
【００８５】
図２６、２７は変換比率３：４の走査線数変換を行いながら、映像を水平方向に圧縮して縦長のアスペクトを持つ映像信号に変換する場合（サイドパネルモード）の、本実施形態に係る走査線変換回路の動作を示す図である。具体的には、図２６（ａ）に示すような変換前の映像イメージを図２７（ｅ）に示すような変換後の映像イメージに変換する。図２６と図２７とは時間軸が共通しており、図２６は原映像信号を第１のラインメモリ１２へ書き込むときの動作を示し、図２７は第１のラインメモリ１２から変換後の映像信号を読み出すときの動作を示す。図２６（ｆ）と図２７（ａ）とは同じ図であり、ともに第１のラインメモリ１２内部の書き込みアドレスと読み出しアドレスの変化を示したものである。実線は書き込みアドレスを、破線は読み出しアドレスを示す。
【００８６】
いま、ｘ：ｙ＝３：４，ｐ：ｑ＝４：３とすると、ｆＷＣＫ  ：ｆＲＣＫ  ＝９：１６となり、ラインメモリ内部の書き込みアドレスのインクリメントの速度および読み出しアドレスのインクリメントの速度は図２６（ｆ），図２７（ａ）に示すようになる。
【００８７】
図２６（ｂ）に示すような映像信号入力タイミングに対して、入力側の水平同期信号ＷＨＤは図２６（ｃ）に示すようになる。第１のラインメモリ１２には、書き込みアドレスのリセット信号として、入力側の水平同期信号ＷＨＤを第１の可変シフトレジスタ６３により遅延させた信号ＷＨＤＯが信号ＷＨＤの代わりに供給される。ここでは第１の可変シフトレジスタ６３によって信号ＷＨＤを遅延させないものとしており、信号ＷＨＤＯは図２６（ｄ）に示すようになる。書き込みアドレスのインクリメントは、リセットパルスとして信号ＷＨＤＯのパルスが入力されたときすなわち入力側の水平同期信号ＷＨＤのパルスタイミングで始まり、信号ＷＨＤＯのパルスが新たに入力されるまで続く。ただし図２６（ｆ）に示すように、書き込みアドレスは、第１のラインメモリ１２のワード数すなわち変換後の映像信号の１走査線あたりの画素数に達する前にリセットされる。すなわち、原映像信号の１走査線分の映像信号が、出力映像信号の１走査線あたりの画素数よりも少ないワード数で第１のラインメモリ１２に格納される。
【００８８】
一方、図２７（ｄ）に示すような映像信号出力タイミングに対して、出力側の水平同期信号ＲＨＤは図２７（ｃ）に示すようになる。第１のラインメモリ１２には、読み出しアドレスのリセット信号として、図２７（ｂ）に示すような、出力側の水平同期信号ＲＨＤを第２の可変シフトレジスタ６４により遅延させた信号ＲＨＤＯが、信号ＲＨＤの代わりに供給される。読み出しアドレスのインクリメントは、リセットパルスとして信号ＲＨＤＯのパルスが入力されたときに始まり、読み出しアドレスのインクリメントに従って読み出された映像信号は、図２７（ｅ）に示すように、水平方向に圧縮された映像になる。
【００８９】
以上説明したように、図２４に示すような本実施形態に係る走査線変換回路によると、走査線数変換と同時に映像信号のアスペクト比変換を実現することができる。また、第１の可変シフトレジスタ６３における遅延期間を設定することによって、サイドカットモードにおける原映像信号の読み出し開始位置を設定することができるとともに、第２の可変シフトレジスタ６４における遅延期間を設定することによって、サイドパネルモードにおける変換後の映像信号の表示開始位置を設定することができる。
【００９０】
（第４の実施形態）
次に、本発明の第４の実施形態について、図２８〜図３０を用いて説明する。
【００９１】
図２８は本発明の第４の実施形態に係る走査線変換回路の構成を示すブロック図である。図２８において、７１は原映像信号を入力する入力端子、７２は入力端子７１と接続されており、入力端子７１に入力された原映像信号を走査線毎に記憶し、かつ、書込みと読出しとが独立非同期に制御可能な第１のラインメモリ、７３は第１のラインメモリ７２に縦続接続され、かつ書き込みの禁止制御が可能な第２のラインメモリ、７４は第２のラインメモリ７３と縦続接続され、映像信号を単に１走査線だけ遅延するラインメモリ、７５は第２のラインメモリ７３の書き込み動作を制御する書き込み制御信号ＷＥａを生成する書込制御信号生成回路である。第２および第３のラインメモリ７３，７４は第１のラインメモリ７２の読み出し動作に同期して信号の書き込みおよび読み出しを行う。
【００９２】
７６，７７は第１〜第３のラインメモリ７２〜７４の出力信号のうち変換後の走査線を生成するために必要な走査線をそれぞれ１ライン分ずつ選択する第１および第２の選択回路、７８，７９はそれぞれ第１および第２の選択回路７６，７７の出力信号を入力とし、変換後の走査線の位置に対応した重みづけを行う第１および第２の係数器、８０は第１および第２の係数器７８，７９の出力信号を加算する加算器、８１は加算器８０の出力が変換後の走査線信号として出力される出力端子である。
【００９３】
また９０は制御信号生成回路であり、第１および第２の係数器７８，７９が行う重みづけの重みを制御する係数制御信号Ｋを生成する係数制御回路９１、第１および第２の選択回路７６，７７を制御するライン選択信号ＬＳＥＬを生成するライン選択制御回路９２、および係数制御信号Ｋを第１および第２の係数器７８，７９への係数指示信号ｋに変換する除算回路９３を備えている。除算回路９３は、走査線の変換比率がｘ：ｙのとき、係数制御回路９１により生成された係数制御信号Ｋをｙで除したものを係数指示信号ｋとして出力する。第１および第２の係数器７８，７９は係数指示信号ｋに基づいて、入力信号にそれぞれ補間係数として１−ｋ，ｋ（０≦ｋ≦１）を乗じる。
【００９４】
また、原映像信号のサンプリングクロックＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、第１のラインメモリ７２内部の書込みアドレスカウンタの駆動クロックおよびリセット信号として用いられ、同様に変換後の映像信号のサンプリングクロックＲＣＫおよび水平同期信号ＲＨＤはそれぞれ、第１のラインメモリ７２内部の読み出しアドレスカウンタの駆動クロックおよびリセット信号として用いられる。
【００９５】
第１〜第３のラインメモリ７２〜７４、書込制御信号生成回路７５、第１および第２の選択回路７６，７７およびライン選択制御回路９２によって走査線選択出力手段が構成されており、第１および第２の係数器７８，７９、加算器８０、係数制御回路９１および除算回路９３によって走査線補間手段が構成されている。また、係数制御回路９１および除算回路９３によって補間係数生成手段が構成され、書込制御信号生成回路７５によって書き込み制御手段が構成され、第１および第２の選択回路７６，７７によって選択手段が構成され、ライン選択制御回路９２によって選択制御手段が構成されている。
【００９６】
以上のように構成された第４の実施形態に係る走査線変換回路の動作について説明する。ここでは、走査線数の変換例として、第１の実施形態と同様に、ＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合について説明する。この場合の走査線配置と、使用ラインおよび補間係数は図３に示すとおりである。
【００９７】
図２９、図３０はＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合における、図２８に示す本実施形態に係る走査線変換回路の動作を示すタイミングチャートである。図２９および図３０は時間的に連続するものである。
【００９８】
図２９および図３０において（ａ）は第１のラインメモリ７２内部の書き込みアドレスおよび読み出しアドレスの変化を示しており、実線は書き込みアドレス、破線は読み出しアドレスを示す。図２９および図３０の（ａ）に示すように、第１のラインメモリ７２では書き込みおよび読み出しがともに連続して行われ、入力端子７１に入力された原映像信号が図２９および図３０の（ａ）において実線で示すように走査線毎に第１のラインメモリ７２に書き込まれる一方、図２９および図３０の（ａ）において破線で示すように走査線毎に第１のラインメモリ７２から映像信号が読み出される。書き込みアドレス周期と読み出しアドレス周期との比は１５：７である。
【００９９】
このような動作によって第１のラインメモリ７２の出力信号は図２９および図３０の（ｂ）に示すようになる。図２９および図３０の（ｂ）において、「ＮＧ」と示した箇所は、読出し動作の途中で読み出しアドレスが書込みアドレスを追い越すために、この読み出し動作において同一番号の走査線信号を読み出すことができない場合を示しており、この場合は読み出された信号は走査線信号としては適当でなく、無効なものになる。
【０１００】
第１のラインメモリ７２の出力信号は第２のラインメモリ７３および第１の選択回路７６に供給される。書込制御信号生成回路７５は、第１のラインメモリ７２の出力信号が無効な走査線信号であるとき、第２のラインメモリ７３の書き込み動作を禁止する書込制御信号ＷＥａ（図２９，図３０の（ｃ））を生成する。第２のラインメモリ７３は、書込制御信号ＷＥａが“Ｌ”のとき、内部の書込み側アドレスカウンタを止める等して書き込み動作を中断する。したがって、第２のラインメモリ７３の出力信号は図２９，図３０（ｄ）に示すように、無効な走査線信号を含まないものになる。
【０１０１】
第２のラインメモリ７３の出力信号は第３のラインメモリ７４及び第１および第２の選択回路７６，７７に供給される。第３のラインメモリ７４は、図２９および図３０の（ｅ）に示すように、第２のラインメモリ７３の出力信号を単純に１走査線だけ遅延して出力する。第３のラインメモリ７４の出力信号は第２の選択回路７７に供給される。
【０１０２】
図２８において、第１〜第３のラインメモリ７２〜７４と第１および第２の選択回路７６，７７とを結ぶ信号線にそれぞれ付されたカッコ書きの数字は、当該信号線が選択されるときのライン選択信号ＬＳＥＬの値を示している。すなわち、第１の選択回路７６はライン選択信号ＬＳＥＬが（０）（“Ｌ”）のときは第１のラインメモリ７２を、（１）（“Ｈ”）のときは第２のラインメモリ７３を選択する一方、第２の選択回路７７はライン選択信号ＬＳＥＬが（０）のときは第２のラインメモリ７３を、（１）のときは第３のラインメモリ７４を選択する。
【０１０３】
図２９および図３０の（ｆ）は制御信号生成回路９０から生成出力されるライン選択信号ＬＳＥＬの変化を示している。図２９、図３０の（ｆ）に示すライン選択信号ＬＳＥＬに従って、図２９、図３０の（ｂ），（ｄ），（ｅ）に示す第１〜第３のラインメモリ７２〜７４の出力信号のうちハッチを付したものが、第１および第２の選択回路７６，７７によって選択される。この結果、第１および第２の選択回路７６，７７から出力される走査線信号は図２９、図３０の（ｇ）、（ｈ）に示すようになり、これは、図３に示した使用ラインすなわち変換後の走査線を生成するために用いられる原映像信号の走査線信号の番号と一致する。
【０１０４】
第１および第２の選択回路７６，７７の出力信号は第１および第２の係数器７８，７９にそれぞれ入力される。係数制御信号Ｋ（＝１５×係数指示信号ｋ）は、図３に示すような係数に基づいて第１および第２の係数器７８，７９を動作させるために、図２９、図３０の（ｉ）に示すような値をとる。第１および第２の係数器７８，７９は係数指示信号ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図３に示すように走査線毎に変化する）に制御され、第１および第２の係数器７８，７９の出力信号が加算器８０によって加算されて、変換後の走査線信号として出力端子８１から出力される。
【０１０５】
以上説明したように、図２８の構成を用いても変換比率７：１５の走査線数変換を実現することができる。この場合のハードウェアの規模は、図２の構成に比べて小さなものになる。
【０１０６】
なお、第１〜第４の実施形態では３個のラインメモリを用いる構成を示したが、ラインメモリの個数は３個以上のいくつであってもかまわない。第１〜第３の実施形態に係る走査線変換回路の場合は、Ｎ個（Ｎは４以上の整数）のラインメモリを用いるとき、各実施形態に示したものと同様に、原映像信号が走査線毎に各ラインメモリに順に書き込まれる構成にすればよい。このとき、各ラインメモリからみると原映像信号の走査線信号がＮ本につき１本ずつ書き込まれるので、これに応じてライン選択制御信号ＬＳＥＬを生成すればよい。また、第４の実施形態に係る走査線変換回路の場合は、第２のラインメモリ７３に第３のラインメモリとして複数のラインメモリを縦続接続した構成とすればよい。
【０１０７】
また、第１〜第４の実施形態において、２個の係数器を用いる構成を示したが、係数器は１個でもかまわない。例えば第１〜第３の実施形態において、選択回路１６の出力信号をＡとし、選択回路１７の出力信号をＢとすると、出力端子２１から出力される信号Ｃは、
Ｃ＝（１−ｋ）×Ａ＋ｋ×Ｂ＝Ａ＋ｋ×（Ｂ−Ａ）
という関係になるので、（Ｂ−Ａ）を演算する減算器を１つ加えることによって、係数器は１個であっても本発明に係る走査線変換回路を構成することができる。
【０１０８】
【発明の効果】
以上のように本発明によると、設定された変換比率に応じた補間係数を生成可能であるので、回路の増加や変更を伴うことなく、様々な変換比率の走査線数変換を行うことができる。また、信号入出力の速度およびタイミングを任意に設定しても、変換後の走査線信号の生成に必要となる走査線信号を確実に選択出力することができる。したがって、様々な変換比率の走査線数変換に柔軟に対応することができる。
【図面の簡単な説明】
【図１】周辺回路を含めた本発明の全体構成を示す図である。
【図２】本発明の第１の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図３】変換比率７：１５で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図４】（ａ）〜（ｃ）は変換比率７：１５で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図５】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャートである。
【図６】変換比率１９：１６で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図７】（ａ）〜（ｃ）は変換比率１９：１６で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図（その１）である。
【図８】（ａ）〜（ｃ）は変換比率１９：１６で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図（その２）である。
【図９】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率１９：１６で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図１０】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率１９：１６で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図１１】本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の構成を示すブロック図である。
【図１２】図１１に示す本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の、変換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の場合の動作を示すタイミングチャート（その１）である。
【図１３】図１１に示す本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の、変換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の場合の動作を示すタイミングチャート（その２）である。
【図１４】インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図１５】（ａ）〜（ｃ）は映像信号をインターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合における、第２の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図１６】（ａ）〜（ｇ）は第２の実施形態に係る走査線変換回路の、インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図１７】（ａ）〜（ｇ）は第２の実施形態に係る走査線変換回路の、インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図１８】（ａ）〜（ｃ）は映像信号を順次走査形式からインターレース走査形式に変換し、かつ、変換比率２：３で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図１９】本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの構成を示すブロック図である。
【図２０】図１９に示す本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの、インターレース走査形式から順次走査形式への変換であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個数Ｎ＝３の場合の、奇フィールドにおける動作を示すタイミングチャート（その１）である。
【図２１】図１９に示す本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの、インターレース走査形式から順次走査形式への変換であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個数Ｎ＝３の場合の、奇フィールドにおける動作を示すタイミングチャート（その２）である。
【図２２】（ａ）〜（ｃ）は走査数変換された映像信号を表示パネルに表示するときの表示モードを示す図である。
【図２３】本発明の第３の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図２４】変換比率３：４で走査線数を変換しながら横長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その１）である。
【図２５】変換比率３：４で走査線数を変換しながら横長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その２）である。
【図２６】変換比率３：４で走査線数を変換しながら縦長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その１）である。
【図２７】変換比率３：４で走査線数を変換しながら縦長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その２）である。
【図２８】本発明の第４の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図２９】（ａ）〜（ｉ）は第４の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図３０】（ａ）〜（ｉ）は第４の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図３１】従来の走査線変換回路の構成を示すブロック図である。
【図３２】本発明に係る走査線変換回路の位置づけおよび重要性を示す概念図である。
【符号の説明】
１  走査線変換回路
１２  第１のラインメモリ
１３  第２のラインメモリ
１４  第３のラインメモリ
１５  書込制御信号生成回路（書き込み制御手段）
１６  第１の選択回路
１７  第２の選択回路
１８  第１の係数器
１９  第２の係数器
２０  加算器
３０  制御信号生成回路
３１，３１Ａ  係数制御回路
３２，３２Ａ  ライン選択制御回路（選択制御手段）
３３  除算回路
３４  第１の計数部（計数部）
３５  第１の剰余計算部（剰余計算部）
６１  選択器
６３  第１の可変シフトレジスタ（第１の遅延手段）
６４  第２の可変シフトレジスタ（第２の遅延手段）
７２  第１のラインメモリ
７３  第２のラインメモリ
７４  第３のラインメモリ
７５  書込制御信号生成回路（書き込み制御手段）
７６  第１の選択回路
７７  第２の選択回路
７８  第１の係数器
７９  第２の係数器
８０  加算器
９０  制御信号生成回路
９１  係数制御回路
９２  ライン選択制御回路（選択制御手段）
９３  除算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003546029.tif 000023
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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