(57)【特許請求の範囲】
【請求項１】
情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、
第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、
前記第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、
前記第１のラインと、第２のノードとの間に接続され、その制御電極が前記第１のノードに接続される第１の第１導電型トランジスタと、
前記第２のノードと、前記第２のラインとの間に接続される第３の抵抗手段と、
前記第１のラインと、第３のノードとの間に接続され、その制御電極が前記第２のノードに接続される第２の第１導電型トランジスタと、
前記第１のラインと、前記第３のノードとの間に接続され、その制御電極が前記第１のラインに接続される第２導電型トランジスタとを備え、
前記第１の抵抗手段は、第１の抵抗値および構成を有する複数の第１の抵抗素子を含み、
前記第２の抵抗手段は、実質的に前記第１の抵抗値および構成を有する第２の抵抗素子を含み、
前記第１の抵抗手段と前記第２の抵抗手段とが有する前記第１の抵抗素子と前記第２の抵抗素子の総和が３個以上であり、
前記第２の第１導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第１の電圧を前記第３のノードに発生し、
前記第２導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第２の電圧を前記第３のノードに発生し、
前記第２の第１導電型トランジスタは、前記第１のもしくは第２の電源電圧が所定の電圧になったときに、オフし、前記第１の電圧の発生を停止し、
前記第２の第１導電型トランジスタがオフになる条件としての前記所定の電圧の大きさは、前記第１の抵抗手段の抵抗値の、前記第２の抵抗手段の抵抗値に対する比（前記第１の抵抗手段の抵抗値：前記第２の抵抗手段の抵抗値）によって決定され、
複数の前記第１の抵抗素子のうち、少なくとも１つは、第２のヒューズで短絡され、前記第２のヒューズの切断により、前記第１の抵抗手段の抵抗値を調節する、半導体記憶装置。
【請求項２】
情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、
第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、
前記第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、
前記第１のラインと、第２のノードとの間に接続され、その制御電極が前記第１のノードに接続される第１の第１導電型トランジスタと、
前記第２のノードと、前記第２のラインとの間に接続される第３の抵抗手段と、
前記第１のラインと、第３のノードとの間に接続され、その制御電極が前記第２のノードに接続される第２の第１導電型トランジスタと、
前記第１のラインと、前記第３のノードとの間に接続され、その制御電極が前記第１のラインに接続される第２導電型トランジスタとを備え、
前記第１の抵抗手段は、第１の抵抗値および構成を有する第１の抵抗素子を含み、
前記第２の抵抗手段は、各々が実質的に前記第１の抵抗値および構成を有する複数の第２の抵抗素子を含み、
前記第１の抵抗手段と前記第２の抵抗手段とが有する前記第１の抵抗素子と前記第２の抵抗素子の総和が３個以上であり、
前記第２の第１導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第１の電圧を前記第３のノードに発生し、
前記第２導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第２の電圧を前記第３のノードに発生し、
前記第２の第１導電型トランジスタは、前記第１のもしくは第２の電源電圧が所定の電圧になったときに、オフし、前記第１の電圧の発生を停止し、
前記第２の第１導電型トランジスタがオフになる条件としての前記所定の電圧の大きさは、前記第１の抵抗手段の抵抗値の、前記第２の抵抗手段の抵抗値に対する比（前記第１の抵抗手段の抵抗値：前記第２の抵抗手段の抵抗値）によって決定され、
複数の前記第２の抵抗素子のうち、少なくとも１つは、第３のヒューズで短絡され、前記第３のヒューズの切断により、前記第２の抵抗手段の抵抗値を調節する、半導体記憶装置。
【請求項３】
情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、
第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、
前記第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、
前記第１のラインと、第２のノードとの間に接続され、その制御電極が前記第１のノードに接続される第１の第１導電型トランジスタと、
前記第２のノードと、前記第２のラインとの間に接続される第３の抵抗手段と、
前記第１のラインと、第３のノードとの間に接続され、その制御電極が前記第２のノードに接続される第２の第１導電型トランジスタと、
前記第１のラインと、前記第３のノードとの間に接続され、その制御電極が前記第１のラインに接続される第２導電型トランジスタと、
前記第１のラインと、前記第１のノードとの間に接続される第１の容量手段と、
前記第１のノードと、前記第２のラインとの間に接続される第２の容量手段とを備え、
前記第２の第１導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第１の電圧を前記第３のノードに発生し、
前記第２導電型トランジスタは、前記第１もしくは第２の電源電圧に基づき、前記内部回路に与える第２の電圧を前記第３のノードに発生し、
前記第２の第１導電型トランジスタは、前記第１もしくは第２の電源電圧が所定の電圧になったときに、オフし、前記第１の電圧の発生を停止し、
前記第２の第１導電型トランジスタがオフになる条件としての前記所定の電圧の大きさは、前記第１の抵抗手段の抵抗値の、前記第２の抵抗手段の抵抗値に対する第１の比（前記第１の抵抗手段の抵抗値：前記第２の抵抗手段の抵抗値）によって決定し、
前記第２の容量手段の容量値の、前記第１の容量手段の容量値に対する第２の比（前記第２の容量手段の容量値：前記第１の容量手段の容量値）が前記第１の比に等しくなっている、半導体記憶装置。
【請求項４】
前記第１の容量手段は、実質的に同一の容量値を有する１個または複数個の第１の容量素子を含み、
前記第２の容量手段は、実質的に前記同一の容量値を有する１個または複数個の第２の容量素子を含む、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電圧発生回路を有する半導体記憶装置およびそれに用いる薄膜トランジスタに関し、特に、低消費電力型の半導体記憶装置および半導体記憶装置の低消費電力化を実現するための薄膜トランジスタに関する。
【０００２】
【従来の技術】
スタティック・ランダムアクセスメモリ（以下、「ＳＲＡＭ」という）に用いることのできる従来の内部電圧発生回路は、たとえば、特開平３−２０７０９１号公報に開示されている。この従来の内部電圧発生回路について説明する。
【０００３】
図２３は、従来の内部電圧発生回路を有するＳＲＡＭの一部を詳細に示す回路図である。
【０００４】
図２３を参照して、従来の内部電圧発生回路を有するＳＲＡＭは、内部電圧発生回路としての降圧回路５７および内部回路１を含む。降圧回路５７は、抵抗Ｒ１，Ｒ２，Ｒ３、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮを含む。
【０００５】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと、接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＱＰ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＱＰ１のゲートとノードＮ１が接続される。
【０００６】
ＰＭＯＳトランジスタＱＰ２は、外部電源電圧Ｖｃｃを有するノードと、ノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰ２のゲートはノードＮ２に接続される。ＮＭＯＳトランジスタＱＮは、外部電源電圧Ｖｃｃを有するノードとノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮのゲートは、外部電源電圧Ｖｃｃを有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【０００７】
ここで、内部回路１は、たとえば、メモリ回路などである。降圧回路５７の動作について説明する。
【０００８】
外部電源電圧Ｖｃｃが低電圧、たとえば３Ｖのときは、抵抗Ｒ１の抵抗Ｒ２に対する比によって決まるノードＮ１の電圧によりＰＭＯＳトランジスタＱＰ１がオフする。そして、抵抗Ｒ３によってノードＮ２は０Ｖ近くまで下がる。このため、ＰＭＯＳトランジスタＱＰ２がオンし、ノードＮ３に、３Ｖの外部電源電圧Ｖｃｃが供給される。これにより、内部回路１には、３Ｖの外部電源電圧Ｖｃｃが供給されることになる。
【０００９】
一方、外部電源電圧Ｖｃｃが、所定電圧よりも高電圧、たとえば５Ｖになったときは、ノードＮ１の電圧によりＰＭＯＳトランジスタＱＰ１がオンする。そして、ノードＮ２の電圧が外部電源電圧Ｖｃｃまで上昇し、ＰＭＯＳトランジスタＱＰ２はオフする。このため、内部回路１へ供給される電圧（電流）はすべて、ＮＭＯＳトランジスタＱＮを介することになる。これにより、内部回路１には、５Ｖの外部電源電圧ＶｃｃからＮＭＯＳトランジスタＱＮのしきい値電圧Ｖｔｎ分降圧された約３．５Ｖの電圧が供給されることになる。
【００１０】
このように、外部電源電圧Ｖｃｃが所定の電圧より大きくなったときには、ＮＭＯＳトランジスタＱＮにより電圧を供給して、内部回路１に高電圧がかからないようにして信頼性を確保している。そして、さらに、外部電源電圧Ｖｃｃが所定の電圧より小さくなったときには、主にＰＭＯＳトランジスタＱＰ２により電圧を供給して、内部回路１としてのメモリ回路（メモリセル）のデータが失われないようにしている。
【００１１】
以上のように、従来の降圧回路５７は、低電圧でのデータの保持を可能にし、一方、高電圧を降圧することが可能である。ここで、ＰＭＯＳトランジスタＱＰ２がオフ（ＰＭＯＳトランジスタＱＰ１がオン）になる条件としての所定電圧（以下、「切換点」という）の大きさは、抵抗Ｒ１の抵抗Ｒ２に対する比で主に決定される。
【００１２】
すなわち、ＰＭＯＳトランジスタＱＰ２により、直接、外部電源電圧Ｖｃｃを内部回路１に供給する場合と、ダイオード接続されたＮＭＯＳトランジスタＱＮにより、外部電源電圧Ｖｃｃをしきい値電圧Ｖｔｎ分降圧して内部回路１に供給する場合とを切換えるための条件は、抵抗Ｒ１の抵抗Ｒ２に対する比によって主に決定される。
【００１３】
また、抵抗Ｒ１，Ｒ２，Ｒ３はポリシリコンにより形成される高抵抗の抵抗素子である。
【００１４】
【発明が解決しようとする課題】
以上のように、従来の降圧回路５７は、抵抗Ｒ１として、１個の抵抗素子を用いている。また、抵抗Ｒ２および抵抗Ｒ３についても同様である。このため、抵抗Ｒ１，Ｒ２を作成する過程において、マスクずれなどを原因として、設計上の抵抗値と実際の抵抗値とが異なる場合があり、上述した切換点が設計通りに決まらないという問題点があった。
【００１５】
また、従来の降圧回路５７において、消費電流を減らすために抵抗Ｒ１〜Ｒ３の抵抗値を上げると、降圧回路５７の外部電源電圧Ｖｃｃに対する反応速度（外部電源電圧Ｖｃｃの変化に応答して、ノードＮ１の電圧が変化する速さ）が遅くなる。このため、降圧回路５７が誤動作するという問題点があった。
【００１６】
すなわち、外部電源電圧Ｖｃｃが上述した切換点（所定の電圧）を上回ってもＰＭＯＳトランジスタＱＰ２がオフ（ＰＭＯＳトランジスタＱＰ１がオン）しなかったり、外部電源電圧Ｖｃｃが上述した切換点（所定の電圧）を下回ってもＰＭＯＳトランジスタＱＰ２がオン（ＰＭＯＳトランジスタＱＰ１がオフ）しなかったりするという問題点があった。
【００１７】
特に、降圧回路５７の外部電源電圧Ｖｃｃに対する反応速度が遅いことを原因として、電源投入時などの大きく外部電源電圧Ｖｃｃが変動したときなどは、内部回路１に異常電圧がかかる心配があるという問題点があった。すなわち、降圧回路５７の外部電源電圧Ｖｃｃに対する反応速度が遅いため、外部電源電圧Ｖｃｃが上述した切換点（所定の電圧）を上回ってもＰＭＯＳトランジスタＱＰ２がオフ（ＰＭＯＳトランジスタＱＰ１がオン）しないため、上述した切換点を超えた高電圧である外部電源電圧Ｖｃｃが内部回路１に与えられるという問題点があった。
【００１８】
この発明は、以上のような問題点を解決するためになされたもので、切換点を決定する抵抗の抵抗値が設計上の抵抗値とずれた場合においても、切換点の変動を防止できる内部電圧発生回路を有する半導体記憶装置を提供することを目的とする。
【００１９】
この発明の他の目的は、外部電源電圧に対する反応速度を速くして、誤動作を防止できる内部電圧発生回路を有する半導体記憶装置を提供することである。
【００２０】
この発明の他の目的は、高抵抗の薄膜トランジスタひいては、半導体記憶装置の低消費電力化を実現できる薄膜トランジスタを提供することである。
【００２１】
【課題を解決するための手段】
この発明の第１の発明に係る半導体記憶装置は、情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、第１のラインと、第２のノードとの間に接続され、その制御電極が第１のノードに接続される第１の第１導電型トランジスタと、第２のノードと、第２のラインとの間に接続される第３の抵抗手段と、第１のラインと、第３のノードとの間に接続され、その制御電極が第２のノードに接続される第２の第１導電型トランジスタと、第１のラインと、第３のノードとの間に接続され、その制御電極が第１のラインに接続される第２導電型トランジスタとを備える。
【００２２】
第１の抵抗手段は、実質的に同一の抵抗値および構成を有する、１個または複数個の第１の抵抗素子を含む。第２の抵抗手段は、第１の抵抗素子と実質的に同一の抵抗値および構成を有する、１個または複数個の第２の抵抗素子を含む。
【００２３】
第２の第１導電型トランジスタは、第１の電源電圧に基づき、内部回路に与える第１の電圧を第３のノードに発生する。第２導電型トランジスタは、第１の電源電圧に基づき、内部回路に与える第２の電圧を第３のノードに発生する。
【００２４】
第２の第１導電型トランジスタは、第１の電源電圧が所定の電圧になったときに、オフし、第１の電圧の発生を停止する。第２の第１導電型トランジスタがオフになる条件としての所定の電圧の大きさは、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比（第１の抵抗手段の抵抗値：第２の抵抗手段の抵抗値）によって決定する。
【００２５】
第１の発明に係る半導体記憶装置においては、１種類の、すなわち、実質的に同一の抵抗値および構成を有する第１および第２の抵抗素子を用いて、第１の抵抗手段を第１の抵抗素子で、第２の抵抗手段を第２の抵抗素子で構成している。このため、第１および第２の抵抗手段の製造プロセスにおいて、プロセスパラメータの変動を原因として、第１および第２の抵抗素子の抵抗値が、設計上の値から変動した場合、第１および第２の抵抗素子の抵抗値は、同じ割合で変動する。
【００２６】
その結果、第１の発明に係る半導体記憶装置においては、プロセスパラメータが変動した場合でも、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比の変動を防止できる。すなわち、第２の第１導電型トランジスタが、オフになる条件としての所定の電圧の大きさが、プロセスパラメータの変動により、変動するのを防止できる。
【００２７】
また、第１の発明に係る半導体記憶装置においては、１種類の第１および第２の抵抗素子を用いて、第１の抵抗手段を第１の抵抗素子で、第２の抵抗手段を第２の抵抗素子で構成している。
【００２８】
その結果、第１の発明に係る半導体記憶装置においては、ＣＡＤ上でのレイアウトを容易に行なうことができる。さらに、ＣＡＤ上で、設計変更などによるレイアウトの修正も簡単に行なうことができる。
【００２９】
また、第１の発明に係る半導体記憶装置においては、第１の抵抗素子を並べる数によって、第１の抵抗手段の抵抗値を調節し、第２の抵抗素子を並べる数によって第２の抵抗手段の抵抗値を調節する。すなわち、第１および第２の抵抗素子を並べる数により、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比を調節する。このことは、第１および第２の抵抗素子を構成しているすべての要素を考慮して、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比を設定していることになる。
【００３０】
その結果、第１の発明に係る半導体記憶装置においては、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比の設定を、正確、かつ、容易に行なうことができる。
【００３１】
この発明の第２の発明に係る半導体記憶装置は、情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、第１のラインと、第２のノードとの間に接続され、その制御電極が第１のノードに接続される第１の第１導電型トランジスタと、第２のノードと、第２のラインとの間に接続される第３の抵抗手段と、第１のラインと、第３のノードとの間に接続され、その制御電極が第２のノードに接続される第２の第１導電型トランジスタと、第１のラインと、第３のノードとの間に接続され、その制御電極が第１のラインに接続される第２導電型トランジスタとを備える。
【００３２】
第１の抵抗手段は、実質的に同一の抵抗値および構成を有する、１個または複数個の第１の抵抗素子を含む。第２の抵抗手段は、第１の抵抗素子と実質的に同一の抵抗値および構成を有する、１個または複数個の第２の抵抗素子を含む。
【００３３】
第２の第１導電型トランジスタは、第２の電源電圧に基づき、内部回路に与える第１の電圧を前記第３のノードに発生する。第２導電型トランジスタは、第２の電源電圧に基づき、内部回路に与える第２の電圧を第３のノードに発生する。
【００３４】
第２の第１導電型トランジスタは、第２の電源電圧が所定の電圧になったときに、オフし、第１の電圧の発生を停止する。第２の第１導電型トランジスタがオフになる条件としての所定の電圧の大きさは、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比（第１の抵抗手段の抵抗値：第２の抵抗手段の抵抗値）によって決定する。
【００３５】
第２の発明に係る半導体記憶装置においては、１種類の、すなわち、実質的に同一の抵抗値および構成を有する第１および第２の抵抗素子を用いて、第１の抵抗手段を第１の抵抗素子で、第２の抵抗手段を第２の抵抗素子で構成している。このため、第１および第２の抵抗手段の製造プロセスにおいて、プロセスパラメータの変動を原因として、第１および第２の抵抗素子の抵抗値が、設計上の値から変動した場合、第１および第２の抵抗素子の抵抗値は、同じ割合で変動する。
【００３６】
その結果、第２の発明に係る半導体記憶装置においては、プロセスパラメータが変動した場合でも、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比の変動を防止できる。すなわち、第２の第１導電型トランジスタが、オフになる条件としての所定の電圧の大きさが、プロセスパラメータの変動により変動するのを防止できる。
【００３７】
また、第２の発明に係る半導体記憶装置においては、１種類の第１および第２の抵抗素子を用いて、第１の抵抗手段を第１の抵抗素子で、第２の抵抗手段を第２の抵抗素子で構成している。
【００３８】
その結果、第２の発明に係る半導体記憶装置においては、ＣＡＤ上でのレイアウトを容易に行なうことができる。さらに、ＣＡＤ上で、設計変更などによるレイアウトの修正も簡単に行なうことができる。
【００３９】
また、第２の発明に係る半導体記憶装置においては、第１の抵抗素子を並べる数によって、第１の抵抗手段の抵抗値を調節し、第２の抵抗素子を並べる数によって第２の抵抗手段の抵抗値を調節する。すなわち、第１および第２の抵抗素子を並べる数により、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比を調節する。このことは、第１および第２の抵抗素子を構成しているすべての要素を考慮して、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比を設定していることになる。
【００４０】
その結果、第２の発明に係る半導体記憶装置においては、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する比の設定を、正確、かつ、容易に行なうことができる。
【００４１】
この発明の第３の発明に係る半導体記憶装置は、情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、第１のラインと、第２のノードとの間に接続され、その制御電極が第１のノードに接続される第１の第１導電型トランジスタと、第２のノードと、第２のラインとの間に接続される第３の抵抗手段と、第１のラインと、第３のノードとの間に接続され、その制御電極が第２のノードに接続される第２の第１導電型トランジスタと、第１のラインと、第３のノードとの間に接続され、その制御電極が第１のラインに接続される第２導電型トランジスタと、第１のラインと、第１のノードとの間に接続される第１の容量手段と、第１のノードと、第２のラインとの間に接続される第２の容量手段とを備える。
【００４２】
第２の第１導電型トランジスタは、第１の電源電圧に基づき、内部回路に与える第１の電圧を第３のノードに発生する。第２導電型トランジスタは、第１の電源電圧に基づき、内部回路に与える第２の電圧を第３のノードに発生する。
【００４３】
第２の第１導電型トランジスタは、第１の電源電圧が所定の電圧になったときに、オフし、第１の電圧の発生を停止する。第２の第１導電型トランジスタがオフになる条件としての所定の電圧の大きさは、第１の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する第１の比（第１の抵抗手段の抵抗値：第２の抵抗手段の抵抗値）によって決定する。
【００４４】
第２の容量手段の容量値の、第１の容量手段の容量値に対する第２の比（第２の容量手段の容量値：第１の容量手段の容量値）が、第１の比に等しくなっている。
【００４５】
第３の発明に係る半導体記憶装置においては、第１および第２の容量手段を設けることにより、第１の電源電圧が、急激に変化した場合でも、第１のノードの電圧をその急激な変化に遅れることなく、所望の電圧にすることができる。
【００４６】
その結果、第３の発明に係る半導体記憶装置においては、第１の電源電圧が急激に変化した場合でも、意図したとおり、第１および第２の第１導電型トランジスタのオン／オフを制御でき、意図したとおり、内部回路に、第１または第２の電圧を供給できる。
【００４７】
この発明の第４の発明に係る半導体記憶装置は、情報を記憶するための複数のメモリセルを含む内部回路を備える半導体記憶装置であって、第１の電源電圧を供給する第１のラインと、第１のノードとの間に接続される第１の抵抗手段と、第１のノードと、第２の電源電圧を供給する第２のラインとの間に接続される第２の抵抗手段と、第１のラインと、第２のノードとの間に接続され、その制御電極が第１のノードに接続される第１の第１導電型トランジスタと、第２のノードと、第２のラインとの間に接続される第３の抵抗手段と、第１のラインと、第３のノードとの間に接続され、その制御電極が第２のノードに接続される第２の第１導電型トランジスタと、第１のラインと、第３のノードとの間に接続され、その制御電極が第１のラインに接続される第２導電型トランジスタと、第１のラインと、第１のノードとの間に接続される第１の容量手段と、第１のノードと、第２のラインとの間に接続される第２の容量手段とを備える。
【００４８】
第２の第１導電型トランジスタは、第２の電源電圧に基づき、内部回路に与える第１の電圧を第３のノードに発生する。第２導電型トランジスタは、第２の電源電圧に基づき、内部回路に与える第２の電圧を第３のノードに発生する。
【００４９】
第２の第１導電型トランジスタは、第２の電源電圧が所定の電圧になったときに、オフし、第１の電圧の発生を停止する。第２の第１導電型トランジスタがオフになる条件としての所定の電圧の大きさは、第２の抵抗手段の抵抗値の、第２の抵抗手段の抵抗値に対する第１の比（第１の抵抗手段の抵抗値：第２の抵抗手段の抵抗値）によって決定する。
【００５０】
第２の容量手段の容量値の、第１の容量手段の容量値に対する第２の比（第２の容量手段の容量値：第１の容量手段の容量値）が、第１の比に等しくなっている。
【００５１】
第４の発明に係る半導体記憶装置においては、第１および第２の容量手段を設けることにより、第２の電源電圧が、急激に変化した場合でも、第１のノードの電圧をその急激な変化に遅れることなく、所望の電圧にすることができる。
【００５２】
その結果、第４の発明に係る半導体記憶装置においては、第２の電源電圧が急激に変化した場合でも、意図したとおり、第１および第２の第１導電型トランジスタのオン／オフを制御でき、意図したとおり、内部回路に、第１または第２の電圧を供給できる。
【００５３】
この発明の第５の発明に係る半導体記憶装置は、内部電源線に接続される内部回路を有する半導体記憶装置であって、第１のパッドと、予定していない電圧の入力から内部回路を保護するための入力保護手段とを備えている。第１のパッドは、入力保護手段を介して内部電源線に接続される。
【００５４】
第５の発明に係る半導体記憶装置においては、内部電源線と第１のパッドとの間に入力保護手段を設けている。
【００５５】
その結果、第５の発明に係る半導体記憶装置においては、第１のパッドに予定していない大きな電圧がかかったときでも、内部回路が破壊されるのを防止することができる。
【００５６】
この発明の第６の発明に係る薄膜トランジスタは、半導体記憶装置に用いられる薄膜トランジスタであって、第１の導電手段と、第２の導電手段と、第１の導電手段と第２の導電手段との間に形成される絶縁手段とを備える。
【００５７】
第１の導電手段は、制御電極を含む。第２の導電手段は第１および第２の電極を含む。絶縁手段の厚さは、半導体記憶装置のメモリセルにおいて、負荷素子として用いる薄膜トランジスタの制御電極絶縁膜より厚い。
【００５８】
第６の発明に係る薄膜トランジスタにおいては、絶縁手段が、メモリセルにおいて、負荷素子として用いる薄膜トランジスタの制御電極絶縁膜より厚いため、オン時に、第１および第２の電極間を流れる電流が、メモリセルに負荷素子として用いられる薄膜トランジスタより小さくなる。すなわち、第６の発明に係る薄膜トランジスタにおいては、オン時の抵抗を、メモリセルにおいて、負荷素子として用いる薄膜トランジスタの抵抗より大きくすることができる。
【００５９】
その結果、第６の発明に係る薄膜トランジスタを用いることにより、半導体記憶装置の低消費電力化を実現するための所望の抵抗値を有する抵抗を、メモリセルにおいて、負荷素子として用いる薄膜トランジスタを用いる場合に比べ、少ない数で構成することができる。
【００６０】
第６の発明に係る薄膜トランジスタにおいては、絶縁手段が、メモリセルにおいて、負荷素子として用いる薄膜トランジスタの制御電極絶縁膜より厚いため、第１の導電手段と第２の導電手段との間の電界を緩和することができる。
【００６１】
その結果、第６の発明にかかる薄膜トランジスタを、降圧されない電圧がかかる回路に使用しても、薄膜トランジスタの信頼性を損なうことはない。
【００６２】
この発明の第７の発明に係る薄膜トランジスタにおいては、半導体記憶装置に用いられる薄膜トランジスタであって、第１の導電手段と、第２の導電手段と、第１の導電手段と第２の導電手段との間に形成される絶縁手段とを備える。
【００６３】
第１の導電手段は、制御電極を含む。第２の導電手段は、第１および第２の電極を含む。第１の導電手段は、信号配線として用いられるいずれかのメタル配線層と同時に形成されたメタル配線層により構成される。
【００６４】
第７の発明に係る薄膜トランジスタにおいては、その第１の導電手段が、信号配線として用いられるいずれかのメタル配線層と同時に形成されたメタル配線層により構成されるため、半導体記憶装置の既存の製造工程の一部を利用して、第１の導電手段を構成することができる。
【００６５】
その結果、第７の発明に係る薄膜トランジスタにおいては、製造工程を追加することなく、その第１の導電手段を構成でき、コストの高騰を防止できる。
【００６６】
【発明の実施の形態】
以下、本発明による半導体記憶装置としてのスタティック・ランダムアクセスメモリ（以下、「ＳＲＡＭ」という）について図面を参照しながら説明する。なお、本発明のＳＲＡＭの特徴は、内部電圧発生回路にあるため、内部電圧発生回路を中心に説明する。
【００６７】
（実施の形態１）
本発明の実施の形態１によるＳＲＡＭの内部電圧発生回路が、図２３に示した降圧回路（内部電圧発生回路）５７と異なるのは次の点である。図２３の従来の降圧回路５７の抵抗Ｒ１，Ｒ２，Ｒ３は、各々１個の抵抗素子から構成されるのに対し、本発明の実施の形態１によるＳＲＡＭの内部電圧発生回路の各抵抗は同一の抵抗値および構成を有する複数の抵抗素子により構成される点で異なっている。
【００６８】
図１は、本発明の実施の形態１によるＳＲＡＭの一部の詳細を示す回路図である。
【００６９】
図１を参照して、実施の形態１によるＳＲＡＭの一部は、内部電圧発生回路としての降圧回路２および内部回路１を含む。降圧回路２は、抵抗Ｒ１，Ｒ２，Ｒ３、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮを含む。抵抗Ｒ１は、ｍ個の抵抗素子Ｒを含む。抵抗Ｒ２はｎ個の抵抗素子Ｒを含む。抵抗Ｒ３はｋ個の抵抗素子Ｒを含む。
【００７０】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと、接地電圧を有するノードとの間に直列に接続される。ｍ個の抵抗素子Ｒは、外部電源電圧Ｖｃｃを有するノードと、ノードＮ１との間に直列に接続される。ｎ個の抵抗素子Ｒは、ノードＮ１と接地電圧を有するノードとの間に直列に接続される。
【００７１】
ＰＭＯＳトランジスタＱＰ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＱＰ１のゲートとノードＮ１が接続される。ｋ個の抵抗素子Ｒは、ノードＮ２と接地電圧を有するノードとの間に直列に接続される。
【００７２】
ＰＭＯＳトランジスタＱＰ２は、外部電源電圧Ｖｃｃを有するノードと、ノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰ２のゲートはノードＮ２に接続される。ＮＭＯＳトランジスタＱＮは、外部電源電圧Ｖｃｃを有するノードとノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮのゲートは、外部電源電圧Ｖｃｃを有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【００７３】
内部回路１は、たとえば、情報を記憶するためのメモリセルを複数有するメモリ回路などである。また、抵抗Ｒ１を構成するｍ個の抵抗素子Ｒの抵抗値、抵抗Ｒ２を構成するｎ個の抵抗素子Ｒの抵抗値および抵抗Ｒ３を構成するｋ個の抵抗素子Ｒの抵抗値は、すべて実質的に同一である。また、全ての抵抗素子Ｒの構成も実質的に同一である。
【００７４】
まず、降圧回路２の一般的な動作について説明する。外部電源電圧Ｖｃｃが、所定の電圧よりも低電圧、たとえば３Ｖのときは、抵抗Ｒ１の抵抗Ｒ２に対する比によって決まるノードＮ１の電圧によりＰＭＯＳトランジスタＱＰ１がオフする。このため、抵抗Ｒ３によってノードＮ２の電圧は０Ｖ近くまで下がる。そして、ＰＭＯＳトランジスタＱＰ２がオンする。これにより、ＰＭＯＳトランジスタＱＰ２を介して、外部電源電圧ＶｃｃがノードＮ３に供給されることになる。すなわち、内部回路１は、主に、ＰＭＯＳトランジスタＱＰ２を介して外部電源電圧Ｖｃｃを内部電圧として受けることになる。
【００７５】
一方、外部電源電圧Ｖｃｃが所定の電圧よりも高電圧、たとえば５Ｖになったときは、ノードＮ１の電圧によってＰＭＯＳトランジスタＱＰ１がオンする。このため、ノードＮ２の電圧が外部電源電圧Ｖｃｃ付近まで上昇し、ＰＭＯＳトランジスタＱＰ２はオフする。これにより、内部回路１へ供給される電圧（電流）はすべてＮＭＯＳトランジスタＱＮを介することになる。すなわち、５Ｖの外部電源電圧ＶｃｃからＮＭＯＳトランジスタＱＮのしきい値電圧Ｖｔｎ分降圧された約３．５Ｖの電圧が供給されることになる。
【００７６】
ここで、ＰＭＯＳトランジスタＱＰ２がオフ（ＰＭＯＳトランジスタＱＰ１がオン）になる条件としての所定の電圧（以下、「切換点」という）の大きさは主に抵抗Ｒ１の抵抗Ｒ２に対する比によって決定される。すなわち、ＰＭＯＳトランジスタＱＰ２により、直接、外部電源電圧Ｖｃｃを内部回路１に供給する場合と、ＮＭＯＳトランジスタＱＮにより、外部電源電圧ＶｃｃからＮＭＯＳトランジスタＱＮのしきい値電圧Ｖｔｎ分降圧された電圧を内部回路１に供給する場合とを切換えるための条件としての所定電圧（切換点）の大きさは主に抵抗Ｒ１の抵抗Ｒ２に対する比で決定する。
【００７７】
図２は、図１の降圧回路２の動作を説明するための図である。
図２を参照して、横軸は外部電源電圧Ｖｃｃを示し、縦軸は、ノードＮ３の電圧（以下、「内部電圧Ｖｉｎｔ」という）を示す。外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより小さいときは、ＰＭＯＳトランジスタＱＰ２がオンしており、主にＰＭＯＳトランジスタＱＰ２により内部電圧Ｖｉｎｔが内部回路１に供給される。外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより大きいときは、ＰＭＯＳトランジスタＱＰ２がオフし、ＮＭＯＳトランジスタＱＮにより内部電圧Ｖｉｎｔが内部回路１に供給される。
【００７８】
このように、降圧回路２は、外部電源電圧Ｖｃｃが切換点Ｓより小さいときは、ＰＭＯＳトランジスタＱＰ２を介して、外部電源電圧Ｖｃｃを直接、内部電圧Ｖｉｎｔとして内部回路１に供給する。外部電源電圧Ｖｃｃが切換点Ｓより大きいときはＮＭＯＳトランジスタＱＮにより外部電源電圧Ｖｃｃを降圧した内部電圧Ｖｉｎｔを内部回路１に供給する。なお、破線は、外部電源電圧Ｖｃｃを降圧せずに、内部電圧Ｖｉｎｔとして発生した場合（切換点Ｓがない場合）を示す。
【００７９】
次に、本発明の実施の形態１によるＳＲＡＭの降圧回路２の特徴を説明する。実施の形態１による降圧回路２の特徴は、上述したように、１種類（実質同一の抵抗値および実質同一の構成）の抵抗素子Ｒだけを用いており、３つの抵抗Ｒ１，Ｒ２，Ｒ３は抵抗素子Ｒを１個または複数並べることによって構成している。抵抗Ｒ１の抵抗値ををＲ１、抵抗Ｒ２の抵抗値をＲ２、抵抗Ｒ３の抵抗値をＲ３および抵抗素子Ｒの抵抗値をＲとする。図１においては、Ｒ１＝ｍ×Ｒ、Ｒ２＝ｎ×Ｒ、Ｒ３＝ｋ×Ｒとしている。ｍ，ｎ，ｋの各々は、抵抗Ｒ１，Ｒ２，Ｒ３の各々に含まれる抵抗素子Ｒの数であり、自然数である。
【００８０】
このように、１種類の抵抗素子Ｒを１個または複数並べることにより抵抗Ｒ１〜Ｒ３を構成しているため、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ）上でのレイアウトが非常に容易になる。さらに、ＣＡＤ上で、設計の変更などによるレイアウトの修正も簡単になる。
【００８１】
また、抵抗Ｒ１〜Ｒ３を作成するプロセスにおいて、プロセスパラメータの変動にも強くなる。つまり、抵抗素子Ｒ１〜Ｒ３を作成するプロセスにおいて、たとえば、マスクずれなどによって、抵抗素子Ｒの抵抗値が変動した場合（抵抗素子Ｒの抵抗値が設計上の抵抗値と異なった場合）でも、すべての抵抗素子Ｒの抵抗値が同じ割合で変動する。たとえば、すべての抵抗素子Ｒの抵抗値Ｒが、すべて抵抗値Ｒ′になる。このため、降圧回路２において、最も重要な切換点を決定するための、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１：Ｒ２）は、次式に示すように、抵抗素子Ｒの抵抗値Ｒが抵抗値Ｒ′に変動した場合でも、一定となる。
【００８２】
Ｒ１：Ｒ２
＝ｍ×Ｒ′：ｎ×Ｒ′
＝ｍ：ｎ                    …［１］
また、ＰＭＯＳトランジスタＱＰ１のしきい値電圧Ｖｔｐは、一般的に、０．８Ｖ付近であることが多い。このため、Ｒ１：Ｒ２＝ｍ：ｎ＝１：２〜１：５に設定することによって、外部電源電圧Ｖｃｃが５Ｖのときには、ＰＭＯＳトランジスタＱＰ２がオフになり、ＮＭＯＳトランジスタＱＮにより、内部電圧Ｖｉｎｔを発生し、内部回路１に供給することができる。そして、Ｒ１：Ｒ２＝ｍ：ｎ＝１：２〜１：５に設定することによって、外部電源電圧Ｖｃｃが３Ｖのときには、ＰＭＯＳトランジスタＱＰ２がオンになり、３Ｖの外部電源電圧Ｖｃｃを内部電圧Ｖｉｎｔとして直接内部回路１に供給することができる。
【００８３】
すなわち、書込／読出などのＳＲＡＭの通常動作時には、５Ｖの外部電源電圧Ｖｃｃを降圧した内部電圧Ｖｉｎｔが内部回路１に供給される。ＳＲＡＭがデータを保持するときには、３Ｖの外部電源電圧Ｖｃｃを直接、内部電圧として内部回路１に供給できる。
【００８４】
また、１種類（実質同一の抵抗値および実質同一の構成）の抵抗素子Ｒを複数並べて、抵抗Ｒ１〜Ｒ３を形成するため、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１：Ｒ２）の決定が容易にできる。このことを詳しく説明する。
【００８５】
図１の抵抗素子Ｒとして、ポリシリコンにより形成される高抵抗の抵抗素子（以下、「ポリシリコン高抵抗」という）を用いる場合を考えるが、まず、一般的なポリシリコン高抵抗について説明する。実際に、ポリシリコンを抵抗素子として回路内で使用するには、ポリシリコンをコンタクトホールなどを介してメタル配線（メタル信号配線）に接続しなければならない。図面を参照しながら説明する。
【００８６】
図３は、図１の抵抗素子Ｒとしてのポリシリコン高抵抗の構造を示す図である。図３（ａ）は、ポリシリコン高抵抗の平面図である。図３（ｂ）は、図３（ａ）のＡＡ′線に沿った断面図である。
【００８７】
図３を参照して、抵抗素子Ｒとしてのポリシリコン高抵抗は、メタル配線３、コンタクトホール５およびポリシリコン７からなる。ポリシリコン７は、ポリシリコン（抵抗部）７ａとポリシリコン（配線部）７ｂからなる。ポリシリコン（配線部）７ｂは、酸化膜などの絶縁膜１９に形成されたコンタクトホール５を介してメタル配線３に接続される。ここで、コンタクトホール５には、メタルなどの導電層が形成されている。
【００８８】
なお、ポリシリコン（抵抗部）７ａとポリシリコン（配線部）７ｂとは、一体としてポリシリコン７を形成している。ポリシリコン（配線部）７ｂが、不純物を注入して抵抗値を下げている点で、ポリシリコン（抵抗部）７ａと異なる。このように、ポリシリコン７をコンタクトホール５を介してメタル配線３に接続することにより、抵抗素子Ｒとしてのポリシリコン抵抗を形成する。
【００８９】
一般に、ポリシリコン（抵抗部）７ａの抵抗値は、その長さＬに比例し、幅Ｗに反比例する。すなわち、ポリシリコン（抵抗部）７ａの抵抗値は、長さＬの、幅Ｗに対する比（Ｌ：Ｗ）の値Ｌ／Ｗで決定される。
【００９０】
このため、抵抗素子Ｒとしてのポリシリコン高抵抗の抵抗値の調整は、ポリシリコン（抵抗部）７ａの長さＬと幅Ｗを変えることにより行なう。この場合、ポリシリコン（抵抗部）７ａは、ポリシリコン（配線部）７ｂおよびコンタクトホール５を介してメタル配線３に接続されているため、ポリシリコン（抵抗部）７ａの抵抗値だけでなく、ポリシリコン（配線部）７ｂやコンタクトホール５などの抵抗値も抵抗素子Ｒとしてのポリシリコン高抵抗の抵抗値に含まれることになる。
【００９１】
ここで、図２３の従来の降圧回路５７の抵抗Ｒ１およびＲ２として、図３のポリシリコン高抵抗を用いた場合を考える。抵抗Ｒ１のポリシリコン（抵抗部）の長さをＬ１、幅をＷ１とする。抵抗Ｒ２のポリシリコン（抵抗部）の長さをＬ２、幅をＷ２とする。
【００９２】
外部電源電圧Ｖｃｃを、抵抗Ｒ１の抵抗値Ｒ１の抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１：Ｒ２、以下、「Ｒ１Ｒ２抵抗比」という）に応じて、抵抗分割する場合、所望のＲ１Ｒ２抵抗比を得るために、Ｌ１：Ｗ１の値Ｌ１／Ｗ１およびＬ２：Ｗ２の値Ｌ２／Ｗ２を調整している。すなわち、Ｌ１／Ｗ１：Ｌ２／Ｗ２の値を、所望のＲ１Ｒ２抵抗比の値に合わせている。言い換えると、（抵抗Ｒ１のポリシリコン（抵抗部）７ａの抵抗値）：（抵抗Ｒ２のポリシリコン（抵抗部）７ａの抵抗値）の値を所望のＲ１Ｒ２抵抗比の値に合わせている。
【００９３】
しかし、上述したように、抵抗Ｒ１，Ｒ２の抵抗値としては、コンタクトホール５やポリシリコン（配線部）７ｂを考慮しなければならず、Ｌ１／Ｗ１：Ｌ２／Ｗ２の値を所望のＲ１Ｒ２抵抗比の値に合わせるだけでは、実際のＲ１Ｒ２抵抗比は、所望のＲ１Ｒ２抵抗比と異なることになる。
【００９４】
たとえば、幅Ｗ１＝Ｗ２で、所望のＲ１Ｒ２抵抗比が１：５の場合を考える。このとき、（Ｌ１／Ｗ１）：（Ｌ２／Ｗ２）＝Ｌ１：Ｌ２＝１：５としても、実際のＲ１Ｒ２抵抗比は、所望のＲ１Ｒ２抵抗比である１：５とは異なってしまう。
【００９５】
そこで、図３に示すように、実施の形態１によるＳＲＡＭの降圧回路２では、抵抗Ｒ１，Ｒ２としての抵抗素子Ｒは、コンタクトホール５やポリシリコン（配線部）７ｂを考慮している。すなわち、コンタクトホール５やポリシリコン（配線部７ｂ）が一体として抵抗素子Ｒを形成する。
【００９６】
さらに、図１に示すように、実施の形態１によるＳＲＡＭの降圧回路２では、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを複数用いて、抵抗Ｒ１，Ｒ２を構成している。
【００９７】
このため、実施の形態１によるＳＲＡＭの降圧回路２では、たとえば、所望のＲ１Ｒ２抵抗比を１：５にしたい場合は、抵抗Ｒ１として、抵抗素子Ｒを１つならべ、抵抗Ｒ２として抵抗素子Ｒを５つ並べることにより行なう。この場合には、コンタクトホール５やポリシリコン（配線部）７ｂの抵抗も考慮されているので、実際のＲ１Ｒ２抵抗比は、所望のＲ１Ｒ２抵抗比である１：５にほぼ等しくなる。
【００９８】
つまり、実施の形態１によるＳＲＡＭの降圧回路２のように、１種類の抵抗素子Ｒを並べたほうが正確なＲ１Ｒ２抵抗比を得ることができる。なお、メタル配線３の抵抗値はポリシリコン７やコンタクトホール５に比べてはるかに小さいので、考慮する必要はない。
【００９９】
図４は、一般的な抵抗の抵抗値を調整する方法を説明するための図である。なお、図３と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１００】
一般に、抵抗は、ポリシリコン（抵抗部）７ａの幅Ｗを一定にした場合、長さＬを変えることにより、その抵抗値を調整する。たとえば、図４を参照して、ポリシリコン（抵抗部）７ａの長さがＬの抵抗の抵抗値を２倍にしようとするときには、ポリシリコン（抵抗部）７ａの長さを２倍の２Ｌにする。しかし、実際には、コンタクトホール５やポリシリコン（配線部）７ｂの抵抗値はそのままなので、抵抗値は元の２倍よりも小さくなる。すなわち、一般的な抵抗では、ポリシリコン（抵抗部）７ａのみを、抵抗素子Ｒと考えていることになる。図２３の降圧回路５７の抵抗Ｒ１〜Ｒ３の抵抗値の調整はこのようにして行なっている。
【０１０１】
図５は、図１の降圧回路２の抵抗Ｒ１またはＲ２の抵抗値の調整方法を説明するための図である。なお、図３と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【０１０２】
降圧回路２の抵抗Ｒ１，Ｒ２は、それを構成する１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを並べる数によってその抵抗値を調整する。たとえば、ポリシリコン（抵抗部）７ａの長さがＬの１つの抵抗素子Ｒからなる抵抗Ｒ１の抵抗値を、２倍にするときは、コンタクトホール５およびポリシリコン（配線部）７ｂを含む抵抗素子Ｒを２つ並べる。この場合には、コンタクトホール５やポリシリコン（配線部）７ｂも２倍になるので、抵抗値を確実に２倍にすることができる。
【０１０３】
以上のように、実施の形態２によるＳＲＡＭの降圧回路では、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを並べて、抵抗Ｒ１〜Ｒ３を構成している。
【０１０４】
このため、抵抗Ｒ１〜Ｒ３を作成するプロセスにおいて、プロセスパラメータが変動した場合でも、降圧回路２において最も重要な要素であるＲ１Ｒ２抵抗比を一定に保つことができる。すなわち、切換点を決定する抵抗Ｒ１，Ｒ２の抵抗値がプロセスパラメータの変動により、設計上の抵抗値とずれた場合でも、切換点の変動を防止できる。
【０１０５】
また、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒのみを使うことで、ＣＡＤ上でのレイアウトが非常に容易になり、設計の変更などによるレイアウトの修正も簡単になる。
【０１０６】
また、Ｒ１Ｒ２抵抗比Ｒ１：Ｒ２を、１：２〜１：５に設定することによって、低消費電力型ＳＲＡＭの使用条件（データを保持するときには、３Ｖの外部電源電圧Ｖｃｃを降圧せず、内部回路１としてのメモリ回路に３Ｖの電圧を与えることおよび通常の動作時には、５Ｖの外部電源電圧Ｖｃｃを降圧した電圧を内部回路１に与えること）に適合させることができる。
【０１０７】
また、ポリシリコン（抵抗部）７ａだけでなく、コンタクトホール５やポリシリコン（配線部）７ｂを含んだものを一体として抵抗素子Ｒとして考え、その抵抗素子Ｒを１つまたは複数並べることによって抵抗Ｒ１〜Ｒ３を構成している。すなわち、ポリシリコン（抵抗部）７ａの抵抗値だけでなくコンタクトホール５やポリシリコン（配線部）７ｂの抵抗値を考慮した、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを１つまたは複数並べることにより抵抗Ｒ１〜Ｒ３の抵抗値を調整している。このため、降圧回路２において最も重要な要素であるＲ１Ｒ２抵抗比の設定を、正確かつ容易に行なうことができる。
また、抵抗Ｒ１〜Ｒ３を高抵抗にすることにより、ＳＲＡＭ全体の低消費電力化を図ることができる。
【０１０８】
（実施の形態２）
図２３の降圧回路５７の抵抗Ｒ１〜Ｒ３としては、ポリシリコン高抵抗が用いられている。このため、以下のような問題を生じる。最近のＳＲＡＭのメモリセルの負荷素子として、ポリシリコン高抵抗を用いないため、ＳＲＡＭの製造プロセスにおいて、ポリシリコン高抵抗を作ることが困難である。すなわち、最近の１Ｍまたは４Ｍクラスの低消費電力型の大容量ＳＲＡＭでは、メモリセルの負荷素子としてポリシリコン高抵抗を使用するのではなく、薄膜トランジスタ（以下、「ＴＦＴ」という）を使用している。このため、ポリシリコン高抵抗を作る工程がなく、降圧回路にポリシリコン高抵抗を使用することは、ＳＲＡＭの製造プロセスにおける工程数の増加を招き、コストの高騰につながるという問題点がある。実施の形態２によるＳＲＡＭの降圧回路はこのような問題点を解決するためになされたものである。
【０１０９】
実施の形態２によるＳＲＡＭの降圧回路は、図１の降圧回路２の抵抗Ｒ１〜Ｒ３を構成する１個または複数の抵抗素子Ｒとして、１個または複数のＴＦＴを用いたものである。すなわち、抵抗素子Ｒとしては、ポリシリコン高抵抗は用いていない。
【０１１０】
図６は、本発明の実施の形態２によるＳＲＡＭの一部を詳細に示す回路図である。なお、図１と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１１１】
抵抗Ｒ１，Ｒ２，Ｒ３は、１つまたは複数の１種類（抵抗値および構成が実質同じ）のＴＦＴにより構成される。すなわち、図１において抵抗素子Ｒとして、ＴＦＴを用いたものである。
【０１１２】
図７は、図６のＴＦＴの構造を詳細に示す図である。図７（ａ）は、ＴＦＴの平面図である。図７（ｂ）は、ＡＡ′線に沿った断面図である。
【０１１３】
図７を参照して、ＴＦＴは、ポリシリコン９，１１およびゲート絶縁膜１７により構成される。ポリシリコン９は、ドレインＤ、チャネルＣおよびソースＳからなる。ポリシリコン１１の一部は、ゲートＧである。ゲート絶縁膜１７は、たとえば、ゲート酸化膜である。ＴＦＴを抵抗Ｒ１〜Ｒ３を構成する抵抗素子として用いる場合には、メタル配線３、コンタクトホール５，２１，２３、ポリシリコン９，１１，１３およびゲート絶縁膜１７を一体としてＴＦＴと考える。
【０１１４】
ポリシリコン１１の上にはゲート絶縁膜１７が形成される。ゲート絶縁膜１７の上にはポリシリコン９が形成される。ポリシリコン９のドレインＤとポリシリコン１１はコンタクトホール２１を介して接続される。コンタクトホール２１には、ポリシリコンにより導電層が形成される。
【０１１５】
ポリシリコン９のソースＳは、ポリシリコン１３とコンタクトホール２３を介して接続される。コンタクトホール２３にはポリシリコンにより導電層が形成される。ポリシリコン１１とメタル配線３とは絶縁膜１９に形成されたコンタクトホール５を介して接続される。コンタクトホール５には、メタルにより導電層が形成される。ポリシリコン１３とメタル配線３とは絶縁膜１９に形成されたコンタクトホール５を介して接続される。コンタクトホール５にはメタルにより導電層が形成される。なお、絶縁膜１９としてはたとえば酸化膜であり、分離絶縁膜１５としては、たとえば、分離酸化膜である。
【０１１６】
ここで、図２３の降圧回路５７の抵抗Ｒ１〜Ｒ３に、図７のＴＦＴを用いた場合を考える。この場合、抵抗Ｒ１の抵抗値Ｒ１の抵抗Ｒ２の抵抗値Ｒ２に対する比（以下、「Ｒ１Ｒ２抵抗比」という）を所望の比に設定するために、チャネル幅Ｗを一定としたとき、チャネル長Ｌを変えることにより抵抗Ｒ１，Ｒ２の抵抗値を調整する。なお、この場合は、ＴＦＴの抵抗値は、チャネル長Ｌに比例し、チャネル幅Ｗに反比例すると考えている。
【０１１７】
しかし、このようにして、Ｒ１Ｒ２抵抗比を設定する場合は、コンタクトホール５，２１，２３およびポリシリコン１１，１３の抵抗値を考慮していない。このため、たとえば、抵抗Ｒ１またはＲ２の抵抗値を２倍にするために、チャネル長Ｌを２倍の２Ｌにしたとしても、実際の抵抗値は、元の抵抗値の２倍より小さくなる。これでは、結果的にＲ１Ｒ２抵抗比を所望の比に設定することは困難である。
【０１１８】
そこで、実施の形態２によるＳＲＡＭの降圧回路２では、抵抗Ｒ１〜Ｒ３を構成する抵抗素子としてのＴＦＴは、コンタクトホール５，２１，２３、ポリシリコン１１，９，１３、メタル配線３およびゲート絶縁膜１７が一体となったものと考えている。そして、抵抗Ｒ１〜Ｒ３の抵抗値の調整は、１種類（抵抗値および構成が実質同じ）のＴＦＴの数を変えることにより行なっている。
【０１１９】
したがって、各ＴＦＴには、コンタクトホール５，２１，２３およびポリシリコン１１，１３の抵抗値などが考慮されているため、たとえば、抵抗値を２倍にしたいときには、ＴＦＴの数を２倍することにより、確実に抵抗値を２倍にすることができる。このため、Ｒ１Ｒ２抵抗比を所望の比に正確、かつ、容易に設定することができる。
【０１２０】
以上のように、実施の形態２によるＳＲＡＭの降圧回路２では、１種類（抵抗値および構成が実質同じ）のＴＦＴを１つまたは複数用いることにより、抵抗Ｒ１〜Ｒ３を構成している。すなわち、実施の形態２によるＳＲＡＭの降圧回路は、実施の形態１によるＳＲＡＭの降圧回路（図１）の抵抗素子ＲとしてＴＦＴを用いたものである。このため、実施の形態２によるＳＲＡＭは、実施の形態１によるＳＲＡＭと同様の効果を奏する。
【０１２１】
また、実施の形態２によるＳＲＡＭの降圧回路では、抵抗Ｒ１〜Ｒ３を構成する抵抗素子としてのＴＦＴは、コンタクトホール５，２１，２３、ポリシリコン１１，９，１３、メタル配線３およびゲート絶縁膜１７を一体のものと考え、ＴＦＴの抵抗値としては、ポリシリコン９の抵抗値のみならず、コンタクトホール５，２１，２３およびポリシリコン１１，１３の抵抗値も含んでいる。すなわち、コンタクトホール５，２１，２３およびポリシリコン１１，１３などの抵抗値を考慮した、１種類（抵抗値および構成が実質同じ）のＴＦＴを１つまたは複数並べることによって、抵抗Ｒ１〜Ｒ３を構成している。このため、実施の形態２によるＳＲＡＭの降圧回路では、Ｒ１Ｒ２抵抗比を所望の比に、正確、かつ、容易に設定することができる。
【０１２２】
また、実施の形態２によるＳＲＡＭでは、Ｒ１Ｒ２抵抗比を、１：２〜１：５に設定することによって、実施の形態１によるＳＲＡＭと同様の効果を奏する。
【０１２３】
また、実施の形態２によるＳＲＡＭの降圧回路２の抵抗Ｒ１〜Ｒ３として、メモリセルの負荷素子として用いるＴＦＴを用いている。このため、実施の形態２によるＳＲＡＭにおいては、抵抗Ｒ１〜Ｒ３を作成する工程を特別に設ける必要はなく、ＳＲＡＭの製造プロセスの工程数の増大を抑えることができるため、コストの高騰を防止できる。
【０１２４】
（実施の形態３）
本発明の実施の形態３によるＳＲＡＭが、実施の形態２によるＳＲＡＭと異なるのは、降圧回路に用いる抵抗素子としてのＴＦＴの構造である。したがって、実施の形態３によるＳＲＡＭの一部は、図６に示す実施の形態２によるＳＲＡＭの一部と同様である。
【０１２５】
まず、ＴＦＴを降圧回路の抵抗素子として用いた場合に、ＳＲＡＭ全体の低消費電力化を図るための条件について、具体例を挙げて説明する。低消費電力を要求されるＳＲＡＭでは、外部電源電圧が３Ｖの待機時において、その消費電流は１μＡ以下に抑えなければならない。このようなＳＲＡＭに使用される降圧回路では、降圧回路自身が消費する電流も低く抑える必要がある。
【０１２６】
図１に示した実施の形態１によるＳＲＡＭの降圧回路２を用いて説明する。外部電源電圧を３Ｖとし、抵抗Ｒ１の抵抗値Ｒ１の抵抗Ｒ２の抵抗値Ｒ２に対する比（以下、「Ｒ１Ｒ２抵抗比」という）を１：３とし、降圧回路２自身が消費する電流を０．００１μＡ以下とする場合を考える。この場合は、抵抗Ｒ１を１つの抵抗素子Ｒで構成し、抵抗Ｒ２を３つの抵抗素子Ｒで構成したとすると、１つの抵抗素子Ｒの抵抗値Ｒは７５０ＭΩ程度にする必要がある。
【０１２７】
次に、図７に示したような（メモリセルの負荷素子として用いるＴＦＴと同様な）ＴＦＴを抵抗素子Ｒとして用いた場合を考える。図７に示すＴＦＴのオン時の抵抗値は１０ＭΩ以下であり小さい。このため、ＴＦＴを用いて、抵抗Ｒ１，Ｒ２を構成し、上記の具体例の条件を満足しようとすれば、７５０ＭΩ程度の抵抗素子Ｒを用いて抵抗Ｒ１，Ｒ２を構成した場合に比し、抵抗Ｒ１，Ｒ２を構成する抵抗素子ＲとしてのＴＦＴの数が多くなる。そこで、実施の形態３によるＳＲＡＭの降圧回路に用いるＴＦＴは、その抵抗値が大きくなるような構造を有している。
【０１２８】
図８は、実施の形態３によるＳＲＡＭの降圧回路の抵抗として用いるＴＦＴの構造を詳細に示す図である。
【０１２９】
図８（ａ）は、ＴＦＴの平面図である。図８（ｂ）は、図８（ａ）のＡＡ′線に沿う断面図である。
【０１３０】
図８を参照して、ＴＦＴは、メタル配線２９、ゲート絶縁膜２７およびポリシリコン１１からなる。なお、メタル配線２９の一部はゲートＧとして用いられている。ポリシリコン１１は、ドレインＤ、チャネルＣおよびソースＳからなる。
【０１３１】
抵抗素子Ｒとして、ＴＦＴを用いるときには、コンタクトホール５およびメタル配線３も含めてＴＦＴと考える。すなわち、抵抗素子ＲとしてのＴＦＴの抵抗値には、コンタクトホール５などの抵抗値も考慮されている。
【０１３２】
ポリシリコン１１の上にゲート絶縁膜２７が形成される。ゲート絶縁膜２７は、たとえば、ゲート酸化膜などである。ゲート絶縁膜２７の上にメタル配線２９，３が形成される。メタル配線２９，３は、たとえば、アルミ配線などである。ゲート絶縁膜２７には、コンタクトホール５が形成される。メタル配線２９とポリシリコン１１とはコンタクトホール５によって接続される。ポリシリコン１１とメタル配線３とはコンタクトホール５によって接続される。なお、コンタクトホール５には導電層が形成される。この導電層としては、たとえばアルミなどのメタルである。なお、チャネルＣは、その幅がＷで、その長さがＬである。すなわち、チャネル幅がＷで、チャネル長がＬである。
【０１３３】
信号配線などに用いられるメタル配線と同じ層に形成されるメタル配線２９をゲート電極Ｇとして用いることにより、ゲート絶縁膜２７を厚くしている。この場合のゲート絶縁膜２７の厚さは、２０００〜５０００Å（オングストローム）である。これにより、ＴＦＴのオン時の抵抗値を、降圧回路の抵抗素子Ｒとして用いるのに丁度よい数百ＭΩにすることができる。すなわち、オン時において、図７のＴＦＴに流れる電流より、オン時に図８のＴＦＴに流れる電流のほうが小さくなる。なお、メモリセルの負荷電子として用いられるＴＦＴ（図７のＴＦＴ）のゲート絶縁膜の厚さは１５０〜５００Åである。
【０１３４】
また、図７のＴＦＴにおいても、ゲート絶縁膜１７の厚さを、２０００〜５０００Å（オングストローム）にすることもできる。この場合にも、ＴＦＴのオン時の抵抗値を、降圧回路の抵抗素子Ｒとして用いるのにちょうどよい数百ＭΩにすることができる。
【０１３５】
図７のＴＦＴのゲート絶縁膜１７を、その抵抗値を上げるために、メモリセルの負荷素子として用いられるＴＦＴ（通常のＴＦＴ）のゲート絶縁膜よりも厚くするためにはＳＲＡＭの製造プロセスにおいて、新たな工程を追加する必要がある。
【０１３６】
図８に示す、実施の形態３で用いるＴＦＴのゲートとして、ポリシリコン１１よりも上の層にあるメタル配線２９を用いている。すなわち、実施の形態３で用いるＴＦＴのゲートは、信号配線として用いられるいずれかのメタル配線層と同時に形成されたメタル配線層により構成される。このように、信号配線などに用いられるメタル配線と同じ層に形成されるメタル配線２９をゲートとして用いることにより、ゲート絶縁膜２７を厚くしている。このため、ゲート絶縁膜２７を厚くするための工程として、信号配線などに用いるメタル配線を形成する工程を用いることができるため、新たな工程の追加が不要となる。
【０１３７】
メタル配線２９下のゲート絶縁膜２７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈ  Ｓｉｌｉｃａｔｅｄ  Ｇｌａｓｓ：ボロン・リン珪化ガラス）などの低融点ガラスを用いて形成することにより、比較的簡単に、ゲート絶縁膜２７を形成できる。なお、メタル配線２９，３には、第１層のメタル配線を用いたが、それより上にある第２層のメタル配線や、さらに、その上にあるメタル配線を用いることもできる。またメタル配線２９，３は、たとえば、アルミなどから形成される。
【０１３８】
以上のように、実施の形態３によるＳＲＡＭの降圧回路としては、図６に示した実施の形態２によるＳＲＡＭの降圧回路２を用いている。さらに、抵抗Ｒ１〜Ｒ３を構成する抵抗素子として、ＴＦＴを用いる場合には、コンタクトホール５なども含めてＴＦＴと考えている。すなわち、ＴＦＴの抵抗値として、コンタクトホール５の抵抗値も考慮している。したがって、実施の形態３によるＳＲＡＭの降圧回路が、実施の形態２によるＳＲＡＭの降圧回路と違うのは、ＴＦＴの構造のみである。このため、実施の形態３によるＳＲＡＭは、実施の形態２によるＳＲＡＭと同様の効果を奏する。
【０１３９】
実施の形態３によるＳＲＡＭの降圧回路に用いるＴＦＴのゲートとして、信号配線などに用いられるメタル配線と同じ層に形成されるメタル配線を用いて、ゲート絶縁膜を厚くしている。このため、ＴＦＴの抵抗値を上げるために、ゲート絶縁膜を厚くしようとするとき、ゲート絶縁膜を厚くするための新たな工程の追加が不要となり、コストの高騰を防止できる。
【０１４０】
また、降圧回路２に用いるＴＦＴのゲートには、信号配線などに用いられるメタル配線と同じ層に形成されるメタル配線２９を用いるため、図７に示したＴＦＴよりもオン時の抵抗値を容易に大きくすることができる。このため、ＳＲＡＭの低消費電力化を図るため、抵抗Ｒ１〜Ｒ３の抵抗値を大きくする場合、図７のＴＦＴで抵抗Ｒ１〜Ｒ３を構成する場合に比し、容易に、少ない数のＴＦＴで抵抗Ｒ１〜Ｒ３を構成できる。また、図７のＴＦＴのゲート絶縁膜１７を、厚くすることによっても、すなわち、２０００〜５０００Åにすることによっても同様の効果を得ることができる。
【０１４１】
実施の形態３によるＳＲＡＭの降圧回路に用いるＴＦＴのゲート絶縁膜２７は、ＢＰＳＧなどの低融点ガラスにより形成することができるため、比較的簡単にゲート絶縁膜を作成できる。また、図７のＴＦＴのゲート絶縁膜１７を、厚くする場合に、ゲート絶縁膜１７をＢＰＳＧなどの低融点ガラスにより形成することもできる。この場合も同様の効果を得ることができる。
【０１４２】
実施の形態３によるＳＲＡＭの降圧回路に用いるＴＦＴでは、そのゲート絶縁膜２７を、メモリセルの負荷素子として用いるＴＦＴのゲート絶縁膜よりも厚くすることによりポリシリコン２９とポリシリコン１１との間の電界を緩和している。このため、外部電源電圧Ｖｃｃが直接かかる降圧回路２内のＴＦＴの信頼性を確保することができる。すなわち、メモリセルの負荷素子として用いるＴＦＴのように、ゲート絶縁膜が薄い場合には、外部電源電圧Ｖｃｃが直接印加されると、ＴＦＴが破損する可能性もあるため、図８のＴＦＴを用いるとこのような弊害を容易に防止できる。また、図７のＴＦＴのゲート絶縁膜１７を、厚くすることにより、すなわち、２０００〜５０００Åにすることによっても同様の効果を得ることができる。
【０１４３】
（実施の形態４）
本発明の実施の形態４によるＳＲＡＭの降圧回路は、図２３に示した降圧回路５７において、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間および接地電圧を有するノードとノードＮ１との間に容量を設けたものである。
【０１４４】
図９は、本発明の実施の形態４によるＳＲＡＭの一部の詳細を示す回路図である。なお、図１と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１４５】
図９を参照して、実施の形態４によるＳＲＡＭの一部は、降圧回路２および内部回路１を含む。降圧回路２は、抵抗Ｒ１，Ｒ２，Ｒ３、容量Ｃ１，Ｃ２、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮを含む。
【０１４６】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと接地電圧を有するノードとの間に直列に接続される。容量Ｃ１は、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間に接続される。容量Ｃ２は、ノードＮ１と接地電圧を有するノードとの間に接続される。ＰＭＯＳトランジスタＱＰ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと接地電圧を有するノードとの間に直列に接続される。ＰＭＯＳトランジスタＱＰ１のゲートは、ノードＮ１に接続される。
【０１４７】
ＰＭＯＳトランジスタＱＰ２は、外部電源電圧Ｖｃｃを有するノードとノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰ２のゲートは、ノードＮ２に接続される。ＮＭＯＳトランジスタＱＮは、外部電源電圧Ｖｃｃを有するノードとノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮのゲートは、外部電源電圧Ｖｃｃを有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【０１４８】
外部電源電圧Ｖｃｃが印加されている状態では、ノードＮ１の電圧は、抵抗Ｒ１および抵抗Ｒ２によって、次式に示すような電圧になるように設計されている。
【０１４９】
【数１】
0003581459.tif 000002
【０１５０】
ここで、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としている。ノードＮ１の電圧が式［２］になるように設計されているのは、図２３に示した従来の降圧回路５７においても同様である。しかし、従来の降圧回路５７は、以下のような問題がある。図２３において、電源投入時のノードＮ１の電圧の動きを考えてみる。たとえば、外部電源電圧Ｖｃｃが０Ｖから５Ｖまで急速に昇圧された場合、ノードＮ１の電圧は、外部電源電圧Ｖｃｃが５Ｖに達する時間にかなり遅れて所望の電圧（Ｒ２／（Ｒ１＋Ｒ２））Ｖｃｃになる。
【０１５１】
これは、チップ全体の消費電流低減のために、抵抗Ｒ１および抵抗Ｒ２の抵抗値を上げれば上げるほど顕著になる。外部電源電圧Ｖｃｃが、所定の電圧になっているにもかかわらず、ノードＮ１の電圧が、意図しない電圧になり、ＰＭＯＳトランジスタＱＰ１のオン／オフが、意図したように制御できない。このため、予定している電圧が、内部回路１に印加されないことになってしまう。
【０１５２】
そこで、実施の形態４によるＳＲＡＭに用いる降圧回路２では、ノードＮ１に、容量Ｃ１および容量Ｃ２を接続している。そして、さらに、Ｒ１：Ｒ２＝Ｃ２：Ｃ１とする。ここで、容量Ｃ１の容量値をＣ１とし、容量Ｃ２の容量値をＣ２としている。つまり、次式のような関係を成立させている。
【０１５３】
【数２】
0003581459.tif 000003
【０１５４】
このようにすることで、外部電源電圧Ｖｃｃが急速に上昇した場合でも、容量分割により、ノードＮ１の電圧は、外部電源電圧Ｖｃｃの急速な上昇に遅れることなく、式［２］に示した設計通りの電圧になる。その結果、電源投入時などにおいても、降圧回路２を意図したように動作させることができ、内部回路１に、意図した電圧を供給することができる。
【０１５５】
降圧回路２の基本的な動作について説明する。外部電源電圧Ｖｃｃが、所定の電圧よりも低電圧、たとえば３Ｖのときは、抵抗Ｒ１の抵抗Ｒ２に対する比によって決まるノードＮ１の電圧によりＰＭＯＳトランジスタＱＰ１がオフする。このため、抵抗Ｒ３によってノードＮ２の電圧は０Ｖ近くまで下がる。そして、ＰＭＯＳトランジスタＱＰ２がオンする。これにより、ＰＭＯＳトランジスタＱＰ２を介して、外部電源電圧Ｖｃｃが内部電圧としてノードＮ３に供給されることになる。すなわち、内部回路１は、ＰＭＯＳトランジスタＱＰ２を介して外部電源電圧Ｖｃｃを受けることになる。
【０１５６】
一方、外部電源電圧Ｖｃｃが所定の電圧よりも高電圧、たとえば５Ｖになったときは、ノードＮ１の電圧によってＰＭＯＳトランジスタＱＰ１がオンする。このため、ノードＮ２の電圧が外部電源電圧Ｖｃｃ付近まで上昇し、ＰＭＯＳトランジスタＱＰ２はオフする。これにより、内部回路１へ供給される電圧（電流）はすべてＮＭＯＳトランジスタＱＮを介することになる。すなわち、５Ｖの外部電源電圧ＶｃｃがＮＭＯＳトランジスタＱＮのしきい値電圧Ｖｔｎ分降圧された約３．５Ｖの電圧が供給されることになる。
【０１５７】
ここで、ＰＭＯＳトランジスタＱＰ２がオフ（ＰＭＯＳトランジスタＱＰ１がオン）になる条件としての所定の電圧（以下、「切換点」という）の大きさは主に抵抗Ｒ１の抵抗Ｒ２に対する比によって決定される。すなわち、主にＰＭＯＳトランジスタＱＰ２により、外部電源電圧Ｖｃｃを直接、内部回路１に供給する場合と、ＮＭＯＳトランジスタＱＮにより、外部電源電圧ＶｃｃからＮＭＯＳトランジスタＱＮのしきい値電圧Ｖｔｎ分降圧された電圧を内部回路１に供給する場合とを切換えるための条件としての所定電圧（切換点）の大きさは主に抵抗Ｒ１の抵抗Ｒ２に対する比で決定する。
【０１５８】
図９の降圧回路２の基本的な動作は、図１の降圧回路２の基本的な動作と同様である。このため、図１の降圧回路２の基本的な動作を説明した図２は、図９の降圧回路２の基本的な動作を説明するためにも使うことができる。図２を用いて、図９の降圧回路２の基本的な動作について説明する。
【０１５９】
外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより小さいときは、ＰＭＯＳトランジスタＱＰ２がオンしており、ＰＭＳＯトランジスタＱＰ２により内部電圧Ｖｉｎｔが内部回路１に供給される。外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより大きいときは、ＰＭＯＳトランジスタＱＰ２がオフし、ＮＭＯＳトランジスタＱＮにより内部電圧Ｖｉｎｔが内部回路１に供給される。
【０１６０】
このように、降圧回路２は、外部電源電圧Ｖｃｃが切換点Ｓよりも小さいときは、主にＰＭＯＳトランジスタＱＰ２を介して、外部電源電圧Ｖｃｃを直接、内部電圧として内部回路１に供給する。外部電源電圧Ｖｃｃが切換点Ｓより大きいときはＮＭＯＳトランジスタＱＮにより外部電源電圧Ｖｃｃを降圧した内部電圧Ｖｉｎｔを内部回路１に供給する。
【０１６１】
以上のように、実施の形態４によるＳＲＡＭの降圧回路２は、容量Ｃ１および容量Ｃ２を、図２３に示した従来の降圧回路５７にさらに加えたものである。このため、消費電流を減らすために、抵抗Ｒ１および抵抗Ｒ２の抵抗値を大きくした場合においても、降圧回路２の外部電源電圧Ｖｃｃに対する反応速度を速くすることができ、降圧回路２を意図したとおりに動作させることができる。すなわち、外部電源電圧Ｖｃｃが急速に上昇または下降した場合でも、容量分割により、ノードＮ１の電圧を、外部電源電圧Ｖｃｃの急速な上昇または下降に遅れることなく、設計通りの電圧にすることができる。その結果、低消費電力化を実現しつつ、電源投入時においても、降圧回路２を意図したとおりに動作させることができ、内部回路１に、意図した内部電圧を供給することができる。
【０１６２】
なお、抵抗Ｒ１〜Ｒ３として、図１に示すように、１個または複数の１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを用いることもできる。この場合には、実施の形態４によるＳＲＡＭは、実施の形態１によるＳＲＡＭと同様の効果を奏する。
【０１６３】
また、抵抗Ｒ１〜Ｒ３として、図６に示したように、１つまたは複数の１種類（抵抗値および構成が実質同じ）のＴＦＴを用いることもできる。このときは、図７または図８に示したＴＦＴを用いることができる。このような場合には、実施の形態４によるＳＲＡＭは、実施の形態２または３によるＳＲＡＭと同様の効果を奏する。
【０１６４】
（実施の形態５）
本発明の実施の形態５によるＳＲＡＭの特徴を簡単に説明する。実施の形態５によるＳＲＡＭの降圧回路は、図９の降圧回路２の容量Ｃ１および容量Ｃ２を、１種類（容量値および構成が実質同じ）の容量素子を複数用いて構成したものである。詳しく説明する。
【０１６５】
図１０は、本発明の実施の形態５によるＳＲＡＭの一部を詳細に示す回路図である。なお、図９と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１６６】
図９のＳＲＡＭと異なる特徴部分を説明する。容量Ｃ１は、１種類の（容量値および構成が実質同じ）容量素子Ｃを１つまたは複数用いて構成されている。容量Ｃ２は、１種類の（容量値および構成が実質同じ）容量素子Ｃを１つまたは複数用いて構成する。なお、容量Ｃ１を構成する容量素子Ｃと容量Ｃ２を構成する容量Ｃは同じ容量値および同じ構成を有している。すなわち、容量Ｃ１を構成する容量素子Ｃと容量Ｃ２を構成する容量素子Ｃとは、同一種類である。
【０１６７】
容量Ｃ１を構成する１つまたは複数の容量素子Ｃは、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間に並列に接続される。容量Ｃ２を構成する１つまたは複数の容量素子Ｃは、ノードＮ１と接地電圧を有するノードとの間に並列に接続される。
【０１６８】
図１０の降圧回路２が、図９の降圧回路２と違うのは、図１０の降圧回路２が、容量Ｃ１，Ｃ２を１つまたは複数の容量素子Ｃで構成しているに対し、図９の降圧回路２の容量Ｃ１，Ｃ２は各々１つの素子で構成されている点である。このため、図１０の容量Ｃ１，Ｃ２の役割は、図９の容量Ｃ１，Ｃ２の役割と同様である。また、図１０の降圧回路２の基本的な動作は、図９の降圧回路２の基本的な動作と同様である。
【０１６９】
以上のように、実施の形態５によるＳＲＡＭの降圧回路２においては、容量Ｃ１，Ｃ２を、１種類の容量素子Ｃを１つまたは複数用いることにより構成している。このため、ＣＡＤ上でのレイアウトが非常に容易であり、設計の変更などによるレイアウトの修正も簡単になる。
【０１７０】
実施の形態５によるＳＲＡＭの降圧回路２と実施の形態４によるＳＲＡＭの降圧回路２との違いは、容量Ｃ１および容量Ｃ２の各々を、１つの素子で構成するか複数の１種類の素子で構成するかである。このため、実施の形態５によるＳＲＡＭは実施の形態４によるＳＲＡＭと同様の効果を奏する。
【０１７１】
なお、抵抗Ｒ１〜Ｒ３として、図９に示した抵抗Ｒ１〜Ｒ３と同様のものを用いることができる。
【０１７２】
（実施の形態６）
実施の形態１によるＳＲＡＭの降圧回路２において、切換点（外部電源電圧Ｖｃｃを降圧して内部電圧を発生し始める所定の電圧）は、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（以下、「Ｒ１Ｒ２抵抗比」という）、すなわち、Ｒ１：Ｒ２で決定している。ただし、ＳＲＡＭの製造プロセスにおける種々のばらつきを原因として、Ｒ１Ｒ２抵抗比が設計値と同じでも、切換点が所望の値からずれる可能性がある。
【０１７３】
ＳＲＡＭの製造プロセスにおける種々のばらつきとは、たとえば、ＰＭＯＳトランジスタＱＰ１，ＱＰ２のしきい値電圧Ｖｔｐや抵抗Ｒ３の抵抗値Ｒ３の変動などである。実施の形態６によるＳＲＡＭの降圧回路はこのような問題を解決するためになされたものである。
【０１７４】
図１１は、本発明の実施の形態６によるＳＲＡＭの一部の詳細を示す回路図である。なお、図１と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０１７５】
図１１を参照して、実施の形態６によるＳＲＡＭの一部は、降圧回路２および内部回路１を含む。降圧回路２は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、３つのヒューズＦ、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮを含む。抵抗Ｒ４は、抵抗素子Ｒを含む。抵抗Ｒ５は、２つの抵抗素子Ｒを含む。抵抗Ｒ１〜Ｒ３は、１つまたは複数の抵抗素子Ｒを含む。
【０１７６】
抵抗Ｒ１〜Ｒ５は、外部電源電圧Ｖｃｃを有するノードと接地電圧を有するノードとの間に直列に接続される。抵抗Ｒ４は、外部電源電圧Ｖｃｃを有するノードと、抵抗Ｒ１との間に接続される。抵抗Ｒ５は、接地電圧を有するノードと抵抗Ｒ２との間に接続される。抵抗Ｒ５を構成する２つの抵抗素子Ｒは、直列に接続されている。抵抗Ｒ４としての抵抗素子Ｒは、ヒューズＦによって短絡されている。抵抗Ｒ５を構成する各抵抗素子Ｒは、ヒューズＦによって短絡されている。
【０１７７】
ここで、抵抗Ｒ１を構成する抵抗素子Ｒ、抵抗Ｒ２を構成する抵抗素子Ｒ、抵抗Ｒ３を構成する抵抗素子Ｒ、抵抗Ｒ４を構成する抵抗素子Ｒおよび抵抗Ｒ５を構成する抵抗素子Ｒは、同じ種類の抵抗素子、すなわち、抵抗値および構成が実質同じ抵抗素子である。抵抗Ｒ４，Ｒ５を構成する抵抗素子Ｒは、ヒューズＦによって短絡されているときには、抵抗としての機能を有さない。ヒューズＦが切断されて、初めて、抵抗としての機能を有することになる。ウェハプロセス完了時に切換点を測定する。そして、測定した切換点が、設計上の切換点と異なっている場合には、ヒューズＦのいずれかまたは全部を切断して、切換点の大きさを調整する。
【０１７８】
具体的に説明する。３つのヒューズＦを切断していないときには、切換点の大きさは、Ｒ１Ｒ２抵抗比によって決定される。抵抗素子Ｒの抵抗値をＲとする。抵抗Ｒ４を構成する抵抗素子Ｒを短絡するヒューズＦを切断した場合を考える。このとき切換点は、抵抗Ｒ４を構成する抵抗素子Ｒの抵抗値Ｒと抵抗Ｒ１の抵抗値Ｒ１との和の、抵抗Ｒ２の抵抗値Ｒ２に対する比、すなわち、（Ｒ１＋Ｒ）：Ｒ２によって決定される。
【０１７９】
次に、抵抗Ｒ５を構成する２つの抵抗素子Ｒを短絡する２つのヒューズＦのみを切断した場合を考える。このとき、切換点は、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２と抵抗Ｒ５の抵抗値２Ｒとの和に対する比、すなわち、Ｒ１：（Ｒ２＋２Ｒ）によって決定される。
【０１８０】
以上は、抵抗Ｒ４を構成する抵抗素子Ｒを短絡するヒューズＦを切断した場合と抵抗Ｒを構成する２つの抵抗素子Ｒを短絡するヒューズＦを切断した場合について説明したが、切断するヒューズＦの数を調整することによって、切換点を調整できる。すなわち、切換点は、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間の抵抗値の、ノードＮ１と接地電圧を有するノードとの間の抵抗値に対する比（以下、「抵抗分割比」という）によって決定されるため、ヒューズＦにより、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間の抵抗値またはノードＮ１と接地電圧を有するノードとの間の抵抗値を調整することによって、切換点の大きさを調整している。このようにすることで、ＳＲＡＭの製造プロセスにおける種々のばらつき（ＳＲＡＭの製造プロセスの変動）にかかわらず、常に、切換点を、設計通りの（最適な）切換点に設定することができる。
【０１８１】
また、ヒューズＦで短絡された抵抗素子Ｒからなる抵抗Ｒ４は、抵抗Ｒ１とノードＮ１との間に設けることもできる。また、ヒューズＦで短絡された抵抗素子Ｒからなる抵抗Ｒ５は、ノードＮ１と抵抗Ｒ２との間に設けることもできる。
【０１８２】
なお、抵抗Ｒ４は、１つの抵抗素子Ｒを設けているが、抵抗素子Ｒは何個であっても構わず、その場合には、各抵抗素子Ｒは、対応するヒューズＦによって短絡する。また、抵抗Ｒ５は、２つの抵抗素子Ｒを設けているが、これも何個であっても構わず、その場合に、各抵抗素子Ｒは、各抵抗素子Ｒに対応したヒューズＦによって短絡されることになる。
【０１８３】
また、抵抗Ｒ１が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。このときは、ヒューズＦの切断によって、抵抗Ｒ１の抵抗値を調節することになる。また、抵抗Ｒ２が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。このときは、ヒューズＦの切断によって、抵抗Ｒ２の抵抗値を調節することになる。
【０１８４】
図１１の降圧回路２が、図１の降圧回路と異なるのは、図１１の降圧回路２が、ヒューズＦによって短絡された抵抗素子Ｒを含み、ウェハプロセス完了時に、切換点をヒューズＦの切断により調整できるようにしているのに対し、図１の降圧回路２は、ヒューズＦによって短絡された抵抗素子Ｒを含んでいない点である。このため、図１１の降圧回路２の基本的な動作は、図１の降圧回路２の基本的な動作と同様である。
【０１８５】
以上のように、実施の形態６によるＳＲＡＭの降圧回路２において、抵抗Ｒ１と外部電源電圧Ｖｃｃを有するノードとの間に、ヒューズＦによって短絡された抵抗素子Ｒを設け、抵抗Ｒ２と接地電圧を有するノードとの間に、２つのヒューズＦによって短絡された２つの抵抗素子Ｒを設けている。このため、ウェハプロセスにおいて、切換点が変動した場合でも、製造プロセス完了時に、ヒューズＦを切断する数を調整することによって、抵抗分割比を変化させ、切換点を設計通りに設定することができる。
【０１８６】
また、抵抗Ｒ４を、抵抗Ｒ１とノードＮ１との間に設けることもできる。抵抗Ｒ５を、ノードＮ１と抵抗Ｒ２との間に設けることもできる。抵抗Ｒ１が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。抵抗Ｒ２が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。これらの場合にも、ウェハプロセスにおいて、切換点が変動した場合でも、製造プロセス完了時に、ヒューズＦを切断する数を調整することによって、抵抗分割比を変化させ、切換点を設計通りに設定することができる。
【０１８７】
実施の形態６によるＳＲＡＭの降圧回路２においては、ヒューズＦで、直接、抵抗素子Ｒを短絡している。このため、ヒューズを切断して間接的に抵抗値を調節する場合に比し、降圧回路を単純化できるとともに、レイアウト面積を節約することができる。ヒューズを切断して、間接的に抵抗値を調節する場合というのは、たとえば、次のような場合である。ヒューズと抵抗との間にスイッチを設け、そのスイッチのオン／オフをヒューズを切断することによって制御し、そのスイッチのオン／オフによって、抵抗素子を抵抗として機能させるか否かを決定する場合である。
【０１８８】
実施の形態６によるＳＲＡＭの降圧回路２と実施の形態１によるＳＲＡＭの降圧回路２とが異なるのは、実施の形態６によるＳＲＡＭの降圧回路２が、ヒューズＦによって短絡された抵抗素子Ｒを設けているのに対し、実施の形態１によるＳＲＡＭの降圧回路２はこれらを設けていない点である。このため、実施の形態６によるＳＲＡＭの降圧回路２は、実施の形態１によるＳＲＡＭの降圧回路２の機能を失っていない。したがって、実施の形態６によるＳＲＡＭは、実施の形態１によるＳＲＡＭと同様の効果を奏する。
【０１８９】
また、図９および図１０と同様に、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間に容量Ｃ１および接地電圧を有するノードとノードＮ１との間に容量Ｃ２を設けることもできる。この場合には、実施の形態６によるＳＲＡＭは、実施の形態４または５によるＳＲＡＭと同様の効果を奏する。
【０１９０】
また、実施の形態６によるＳＲＡＭの降圧回路の抵抗素子Ｒとして、図７および図８に示したＴＦＴを用いることができる。この場合には、実施の形態６によるＳＲＡＭは実施の形態２または３によるＳＲＡＭと同様の効果を奏する。
【０１９１】
（実施の形態７）
図１２は、本発明の実施の形態７によるＳＲＡＭの一部を示す概略図である。
【０１９２】
図１２を参照して、実施の形態７によるＳＲＡＭの一部は、第１のパッド３３、第２のパッド３１、降圧回路３５、入力保護回路３７、内部回路１および内部電源配線３９を含む。
【０１９３】
降圧回路３５は、第２のパッド３１の近傍に配置される。第１のパッド３３は、第２のパッド３１の近傍に配置する。第１のパッド３３は、入力保護回路３７を介して内部電源配線３９に接続される。
【０１９４】
降圧回路３５は、第２のパッド３１を介して外部電源電圧Ｖｃｃを受ける。降圧回路３５は、外部電源電圧Ｖｃｃを降圧して内部電圧を発生する。降圧回路３５によって発生した内部電圧は、内部電源配線３９を介して内部回路１に供給される。なお、内部回路１は、メモリ回路（メモリセル）などである。
【０１９５】
第１のパッド３３は、ウェハテスト時に、内部電源配線３９の電位（内部電圧）をモニタすることによって、降圧回路３５の動作を確認および評価するためのものである。すなわち、第１のパッド３３は、入力保護回路３７を介して内部電源配線３９に接続されているため、第１のパッド３３の電位をモニタすることによって、降圧回路３５の動作を確認または評価することができる。
【０１９６】
第１のパッド３３の他の使い方を説明する。第２のパッド３１は、その近くに配置された図示しないリード端子から外部電源電圧Ｖｃｃを供給されている。このため、第１のパッド３３を、第２のパッド３１の近傍に配置することにより、第２のパッド３１に外部電源電圧Ｖｃｃを供給しているリード端子と、第１のパッド３３とを容易にボンディングすることができる。したがって、外部電源電圧Ｖｃｃを直接、内部電圧として内部回路１に供給するときには、容易に、図示しないリード端子と第１のパッド３３とをボンディングでき、外部電源電圧Ｖｃｃを降圧せずに、第１のパッド３３および入力保護回路３７を介して、内部回路１に供給できる。外部電源電圧Ｖｃｃを降圧して内部電圧を発生するときには、図示しないリード端子と第２のパッド３１とをボンディングして、第２のパッド３１に外部電源電圧Ｖｃｃを供給する。
【０１９７】
このように、第１のパッド３１および第２のパッド３３を利用することにより、同じチップで、外部電源電圧Ｖｃｃを降圧して内部電圧を発生する場合と、外部電源電圧Ｖｃｃを内部電圧として直接、内部回路１に供給する場合とを、容易に、切換えることができる。入力保護回路３７は、第１のパッド３３にサージ（予定していない大きな電圧）がかかったときに、ＳＲＡＭの内部の回路、特に、メモリ回路（メモリセル）としての内部回路１などが破壊されるのを防止している。
【０１９８】
第２のパッド３１の近傍に降圧回路３５が配置されている。すなわち、第２のパッド３１と降圧回路３５とを接続する配線が短い。このため、近接する配線の電圧の変動などを原因として、第２のパッド３１と降圧回路３５との間の配線にノイズが発生しにくい。すなわち、第２のパッド３１の近傍に降圧回路３５を配置することにより、降圧回路３５へのノイズの影響を低減できる。
【０１９９】
図１３は、図１２のＳＲＡＭの一部を詳細に示した回路図である。なお、図１２と同様の部分については、同一の参照符号を付し、その説明は適宜省略する。
【０２００】
図１３を参照して、ＳＲＡＭの一部は、第１のパッド３３、第２のパッド３１、降圧回路３５、入力保護回路３７および内部電源配線３９を含む。降圧回路３５は、抵抗Ｒ１，Ｒ２，Ｒ３、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮを含む。降圧回路３５は、図９の降圧回路２において、容量Ｃ１，Ｃ２を省いたものである。したがって、降圧回路３５の動作は、図９の降圧回路２の基本的な動作と同様である。なお、降圧回路３５としては、実施の形態１〜６のＳＲＡＭで用いた降圧回路２を用いることもできる。
【０２０１】
図１４は、図１２および図１３の入力保護回路３７の詳細を示す回路図である。なお、図１２および図１３と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【０２０２】
図１４を参照して、入力保護回路は、抵抗素子４４，４５、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４３を含む。抵抗素子４４は、ノードＮ３（内部電源配線３９）とノードＮ４との間に接続される。抵抗素子４５は、ノードＮ４と第１のパッド３３との間に接続される。ＰＭＯＳトランジスタ４１は、外部電源電圧Ｖｃｃを有するノードとノードＮ４との間に接続される。ＰＭＯＳトランジスタ４１のゲートは、外部電源電圧Ｖｃｃを有するノードに接続される。ＮＭＯＳトランジスタ４３は、接地電圧を有するノードとノードＮ４との間に接続される。ＮＭＯＳトランジスタ４３のゲートは接地電圧を有するノードに接続される。
【０２０３】
外部電源電圧Ｖｃｃを有するノードと接続される、ＰＭＯＳトランジスタ４１の一方電極はダイオードのカソードとして作用する。ノードＮ４と接続される、ＰＭＯＳトランジスタ４１の他方電極はダイオードのアノードとして作用する。接地電圧を有するノードと接続される、ＮＭＯＳトランジスタ４３の一方電極は、アノードとして作用する。ノードＮ４と接続される、ＮＭＯＳトランジスタ４３の他方電極は、ダイオードのカソードとして作用する。
【０２０４】
以上のように、実施の形態７によるＳＲＡＭにおいては、降圧回路３５に外部電源電圧Ｖｃｃを供給するための第２のパッド３１が降圧回路３５の近傍に配置されており、第２のパッド３１と降圧回路３５とを接続する配線が短い。このため、近接する配線の電圧の変動などを原因として、第２のパッド３１と降圧回路３５とを結ぶ配線に発生するノイズを少なくすることができ、降圧回路３５へのノイズの影響を低減できる。
【０２０５】
実施の形態７によるＳＲＡＭにおいては、第１のパッド３３を設けている。このため、降圧回路３５が発生する内部電圧をモニタすることができ、降圧回路３５の動作を確認および評価することができる。また、第１のパッド３３を第２のパッド３１の近傍に設けている。このため、外部電源電圧Ｖｃｃを供給するリード端子からのボンディングを第１のパッド３３に対しても容易に行なうことができる。その結果、内部回路１に、外部電源電圧Ｖｃｃを降圧した内部電圧を与える場合と、外部電源電圧Ｖｃｃを入力保護回路３７を介して直接与える場合とを容易に選択して、設定することができる。
【０２０６】
実施の形態７によるＳＲＡＭでは、内部電源配線３９と第１のパッド３３との間に入力保護回路３７を設けている。このため、第１のパッド３３に予定していない大きな電圧がかかったときでも、内部回路１が破壊されるのを防止することができる。
【０２０７】
（実施の形態８）
図１５は、本発明の実施の形態８によるＳＲＡＭの一部のレイアウトを示す概略図である。なお、図１、図１０、図１１および図１２と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０２０８】
図１５を参照して、実施の形態８によるＳＲＡＭは、第１のパッド３３、第２のパッド３１、降圧回路２、入力保護回路３７、内部回路１および内部電源配線３９を含む。
【０２０９】
降圧回路２は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、ＰＭＯＳトランジスタＱＰ１，ＱＰ２、ＮＭＯＳトランジスタＱＮ、容量Ｃ１，Ｃ２および３つのヒューズＦを含む。抵抗Ｒ１は、１つの抵抗素子Ｒからなる。抵抗Ｒ２は、４つの抵抗素子Ｒからなる。抵抗Ｒ４は、１つの抵抗素子Ｒからなる。抵抗Ｒ５は、２つの抵抗素子Ｒからなる。抵抗Ｒ３は、３つの抵抗素子Ｒからなる。
【０２１０】
抵抗Ｒ４を構成する抵抗素子Ｒは、ヒューズＦにより短絡されている。抵抗Ｒ５を構成する２つの抵抗素子Ｒは、２つのヒューズＦによって短絡されている。容量Ｃ１は、４つの容量素子Ｃからなる。容量Ｃ２は、１つの容量素子Ｃからなる。なお、抵抗Ｒ１〜Ｒ５を構成する抵抗素子Ｒは、すべて同じ種類（抵抗値および構成が実質同じ）である。容量Ｃ１，Ｃ２を構成する容量素子Ｃは、すべて同じ種類（容量値および構成が同じ）である。
【０２１１】
ＮＭＯＳトランジスタＱＮは、ゲートＧおよび電極Ｅ１，Ｅ２を含む。ＰＭＯＳトランジスタＱＰ１は、ゲートＧおよび電極Ｅ５，Ｅ６を含む。ＰＭＯＳトランジスタＱＰ２は、ゲートＧおよび電極Ｅ３，Ｅ４を含む。ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮは、コンタクトホール４６を介して配線と接続される。ＮＭＯＳトランジスタＱＮおよびＰＭＯＳトランジスタＱＰ１，ＱＰ２において、チャネル幅が大きくなるほど、電極と配線を接続するためのコンタクトホール４６の数が多くなっている。なお、×を□で囲んだ記号は、すべてコンタクトホール４６を表わす。
【０２１２】
第２のパッド３１から外部電源電圧Ｖｃｃが供給される。ＧＮＤパッドから、接地電圧が供給される。内部回路１は、図１，図１０，図１１または図１２の内部回路１に相当する。
【０２１３】
抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３は、それぞれ、図１の抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３に相当する。抵抗Ｒ１〜Ｒ３を構成する抵抗素子Ｒは、図１の抵抗Ｒ１〜Ｒ３を構成する抵抗素子Ｒに相当する。ＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮは、それぞれ、図１のＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮに相当する。ノードＮ１、Ｎ２、Ｎ３は、それぞれ、図１のノードＮ１、Ｎ２、Ｎ３に相当する。
【０２１４】
このように、実施の形態８によるＳＲＡＭの降圧回路２は、図１に示した実施の形態１による降圧回路２を含んでいる。このため、実施の形態８によるＳＲＡＭは、実施の形態１によるＳＲＡＭと同様の効果を奏する。
【０２１５】
抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、それぞれ、図１０の抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３に相当する。容量Ｃ１および容量Ｃ２は、それぞれ、図１０の容量Ｃ１，および容量Ｃ２に相当する。容量Ｃ１および容量Ｃを構成する容量素子Ｃは、図１０の容量Ｃ１および容量Ｃ２を構成する容量素子Ｃに相当する。ＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮは、それぞれ、図１０のＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮに相当する。ノードＮ１、Ｎ２、Ｎ３は、それぞれ、図１０のノードＮ１、Ｎ２、Ｎ３に相当する。
【０２１６】
このように、実施の形態８によるＳＲＡＭの降圧回路２は、図１０に示した実施の形態５によるＳＲＡＭの降圧回路２を含んでいる。このため、実施の形態８によるＳＲＡＭは、実施の形態５によるＳＲＡＭと同様の効果を奏する。
【０２１７】
抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５は、それぞれ、図１１の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５に相当する。３つのヒューズＦは、図１１の３つのヒューズＦに相当する。抵抗Ｒ１〜Ｒ５を構成する抵抗素子Ｒは、図１１の抵抗Ｒ１〜Ｒ５を構成する抵抗素子Ｒに相当する。ＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮは、それぞれ、図１１のＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮに相当する。ノードＮ１、Ｎ２、Ｎ３は、それぞれ、図１０のノードＮ１、Ｎ２、Ｎ３に相当する。
【０２１８】
このように実施の形態８によるＳＲＡＭの降圧回路２は、図１１に示した実施の形態６によるＳＲＡＭの降圧回路２を含んでいる。このため、実施の形態８によるＳＲＡＭは、実施の形態６によるＳＲＡＭと同様の効果を奏する。
【０２１９】
第１のパッド３３、第２のパッド３１、内部電源配線３９および入力保護回路３７は、それぞれ、図１２の第１のパッド３３、第２のパッド３１、内部電源配線３９および入力保護回路３７に相当する。降圧回路２は、図１２の降圧回路３５に相当する。
【０２２０】
このように、実施の形態８によるＳＲＡＭは、図１２に示した実施の形態７によるＳＲＡＭを含む。このため、実施の形態８によるＳＲＡＭは、実施の形態７によるＳＲＡＭと同様の効果を奏する。
【０２２１】
また、抵抗Ｒ１〜Ｒ５を構成する抵抗素子Ｒとして、図７または図８に示したＴＦＴを用いることができる。この場合には、実施の形態８によるＳＲＡＭは、実施の形態２または実施の形態３によるＳＲＡＭと同様の効果を奏する。
【０２２２】
以上のように、実施の形態８によるＳＲＡＭは、実施の形態１、実施の形態５、実施の形態６および実施の形態７を含んでいるため、その動作および効果は、実施の形態１、実施の形態５、実施の形態６、および実施の形態７によるＳＲＡＭと同様である。ここで、実施の形態８によるＳＲＡＭの概略を説明する。
【０２２３】
抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（以下、「Ｒ１Ｒ２抵抗比」という）は、Ｒ１：Ｒ２＝１：４である。容量Ｃ１の容量値Ｃの、容量Ｃ２の容量値Ｃ２に対する比（以下、「Ｃ１Ｃ２容量比」という）は、Ｃ１：Ｃ２＝４：１である。外部電源電圧Ｖｃｃを有するノードとノードＮ１との間の抵抗値の、ノードＮ１と接地電圧を有するノードとの間の抵抗値に対する比（以下、「抵抗分割比」という）を調整できるように、抵抗Ｒ１に予備の抵抗Ｒ４を、抵抗Ｒ２に予備の抵抗Ｒ５を接続している。また、抵抗Ｒ４を構成する１つの抵抗素子Ｒおよび抵抗Ｒ５を構成する２つの抵抗素子Ｒは、それぞれヒューズＦにより短絡されている。このため、ウェハプロセス完了後に、切換点を測定し、切換点が設計通りの切換点（所望の切換点）と異なっている場合には、ヒューズＦを切断して、抵抗分割比を調整することにより、切換点を設計通りの切換点に設定することができる。
【０２２４】
実施の形態８によるＳＲＡＭは、低消費電力型のＳＲＡＭ  であるため、読み書き動作などの通常動作時は、５Ｖの外部電源電圧Ｖｃｃを与える。また、データホールド時には、２〜３Ｖの外部電源電圧Ｖｃｃを与える。したがって外部電源電圧Ｖｃｃが５Ｖの状態で、通常動作を行なうＳＲＡＭでは、切換点を３Ｖと５Ｖとの間に設定する必要がある。そこで、ＰＭＯＳトランジスタＱＰ１のしきい値電圧Ｖｔｐが約−０．８Ｖなので、Ｒ１Ｒ２抵抗比を、Ｒ１：Ｒ２＝１：４にすることで、切換点を約４Ｖとしている。なお、３つのヒューズＦは切断されていないため、抵抗分割比は、Ｒ１Ｒ２抵抗比と等しくなる。
【０２２５】
外部電源電圧Ｖｃｃが５Ｖの通常動作においては、ＰＭＯＳトランジスタＱＰ２がオフしているため、ＮＭＯＳトランジスタＱＮが、５Ｖの外部電源電圧Ｖｃｃを降圧して内部電圧を発生する。すなわち、外部電源電圧Ｖｃｃが５Ｖのときの通常動作時には、ＮＭＯＳトランジスタＱＮには、大きな電流が流れることになる。一方、外部電源電圧Ｖｃｃが２〜３Ｖのデータホールド時においては、ＰＭＯＳトランジスタＱＰ２がオンしているため、主に、ＰＭＯＳトランジスタＱＰ２により、３Ｖの外部電源電圧Ｖｃｃが内部電圧として内部回路１に供給されることになる。すなわち、ＳＲＡＭのデータホールド時には、ＰＭＯＳトランジスタＱＰ２に小さな電流しか流れないことになる。したがって、ＰＭＯＳトランジスタＱＰ２には、小さな電流しか流さなくてよいため、ＰＭＯＳトランジスタＱＰ２のサイズは、ＮＭＯＳトランジスタＱＮのサイズに比べて小さくすることができる。その結果、ＳＲＡＭのレイアウト面積を小さくすることができる。
【０２２６】
以上のように、実施の形態８によるＳＲＡＭは、実施の形態１〜７によるＳＲＡＭの特徴をすべて含んでいる。すなわち、実施の形態８によるＳＲＡＭは、実施の形態１〜７によるＳＲＡＭを組合せたものである。このため、実施の形態８によるＳＲＡＭは、少なくとも、実施の形態１〜７によるＳＲＡＭを組合せた効果と同様の効果を奏する。
【０２２７】
実施の形態８によるＳＲＡＭにおいては、外部電源電圧が小さいデータホールド時のみ、ＰＭＯＳトランジスタＱＰ２をオンさせ、内部電圧を発生する。このため、ＰＭＯＳトランジスタＱＰ２のサイズは、外部電源電圧Ｖｃｃが５Ｖのときに内部電圧を発生するＮＭＯＳトランジスタＱＮのサイズよりも小さくすることができ、これにより、ＳＲＡＭのレイアウト面積を小さくできる。
【０２２８】
（実施の形態９）
実施の形態１〜８によるＳＲＡＭは、その降圧回路に特徴がある。元々、降圧回路は、メモリ回路などの内部回路を構成するトランジスタの信頼性を確保するために、内部回路に加える電圧を下げるためのものである。このため、接地（ＧＮＤ）電圧を昇圧することでも、同様に、内部回路を構成するトランジスタの信頼性を確保することも可能である。このような観点から、実施の形態９によるＳＲＡＭは、その昇圧回路に特徴を有する。
【０２２９】
図１６は、本発明の実施の形態９によるＳＲＡＭの一部の詳細を示す回路図である。
【０２３０】
図１６を参照して、実施の形態９によるＳＲＡＭの一部は、内部電圧発生回路としての昇圧回路４８および内部回路１を含む。昇圧回路４８は、抵抗Ｒ１，Ｒ２，Ｒ３、ＮＭＯＳトランジスタＱＮ１，ＱＮ２およびＰＭＯＳトランジスタＱＰを含む。
【０２３１】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと、外部接地（ＧＮＤ）電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタＱＮ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと外部接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタＱＮ１のゲートとノードＮ１が接続される。ＮＭＯＳトランジスタＱＮ２は、外部接地電圧を有するノードと、ノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮ２のゲートはノードＮ２に接続される。ＰＭＯＳトランジスタＱＰは、外部接地電圧を有するノードとノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰのゲートは、外部接地電圧を有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【０２３２】
内部回路１は、たとえば、情報を記憶するためのメモリセルを複数有するメモリ回路などである。
【０２３３】
まず、昇圧回路４８の基本的な動作について説明する。外部電源電圧Ｖｃｃが、所定の電圧よりも低電圧、たとえば３Ｖのときには、抵抗Ｒ１の、抵抗Ｒ２に対する比（Ｒ１：Ｒ２）によって決まるノードＮ１の電圧によりＮＭＯＳトランジスタＱＮ１がオフする。このため、抵抗Ｒ３によってノードＮ２の電圧は、外部電源電圧Ｖｃｃ付近まで上昇する。そして、ＮＭＯＳトランジスタＱＮ２がオンする。これにより、ＮＭＯＳトランジスタＱＮ２を介して、０Ｖの外部接地電圧がノードＮ３に供給されることになる。すなわち、内部回路１は、主に、ＮＭＯＳトランジスタＱＮ２を介して、０Ｖの外部接地電圧を内部接地電圧として受けることになる。
【０２３４】
一方、外部電源電圧Ｖｃｃが所定の電圧よりも高電圧、たとえば５Ｖになったときは、ノードＮ１の電圧によってＮＭＯＳトランジスタＱＮ１がオンする。このため、ノードＮ２の電圧が下がって、ＮＭＯＳトランジスタＱＮ２がオフする。これにより、内部接地電圧は、ＰＭＯＳトランジスタＱＰ１のみにより内部回路１に供給されることになる。すなわち、０Ｖの外部接地電圧をＰＭＯＳトランジスタＱＰのしきい値電圧Ｖｔｐ分昇圧した電圧が、内部接地電圧として、内部回路１に供給されることになる。
【０２３５】
ここで、ＮＭＯＳトランジスタＱＮ２がオフ（ＮＭＯＳトランジスタＱＮ１がオン）になる条件としての所定の電圧（以下、「切換点」という）の大きさは主に抵抗Ｒ１の、抵抗Ｒ２に対する比（以下、「Ｒ１Ｒ２抵抗比」という）によって決定される。すなわち、ＮＭＯＳトランジスタＱＮ２により、直接、外部接地電圧を内部回路１に供給する場合と、ＰＭＯＳトランジスタＱＰにより、外部接地電圧をＰＭＯＳトランジスタＱＰのしきい値電圧Ｖｔｐ分昇圧した電圧を内部回路１に供給する場合とを、切換えるための条件としての所定電圧（切換点）の大きさは、主に、抵抗Ｒ１の抵抗Ｒ２に対する比（Ｒ１Ｒ２抵抗比）で決定する。
【０２３６】
図１７は、図１６の昇圧回路４８の動作を説明するための図である。
図１７を参照して、横軸は外部電源電圧Ｖｃｃを示し、縦軸は、ノードＮ３の電圧（以下、「内部接地電圧Ｖｉｎｔｇ」という）を示す。外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより小さいときは、ＮＭＯＳトランジスタＱＮ２がオンしており、主にＮＭＯＳトランジスタＱＮ２により内部接地電圧Ｖｉｎｔｇが内部回路１に供給される。外部電源電圧Ｖｃｃが切換点（所定電圧）Ｓより大きいときは、ＮＭＯＳトランジスタＱＮ２がオフし、ＰＭＯＳトランジスタＱＰにより内部接地電圧Ｖｉｎｔｇが内部回路１に供給される。なお、破線は、内部電圧Ｖｉｎｔを示し、外部電源電圧Ｖｃｃに応じて上昇している。この内部電圧Ｖｉｎｔとは、内部回路１に供給される、内部接地電圧Ｖｉｎｔｇより高い電圧である。
【０２３７】
このように、昇圧回路４８は、外部電源電圧Ｖｃｃが切換点Ｓより小さいときは、ＮＭＯＳトランジスタＱＮ２を介して、外部接地電圧を直接、内部接地電圧Ｖｉｎｔｇとして内部回路１に供給する。外部電源電圧Ｖｃｃが切換点Ｓより大きいときはＰＭＯＳトランジスタＱＰにより外部接地電圧を昇圧した内部接地電圧Ｖｉｎｔｇを内部回路１に供給する。
【０２３８】
以上のように、実施の形態９によるＳＲＡＭの昇圧回路では、外部電源電圧Ｖｃｃが切換点Ｓより大きくなると、内部接地電圧Ｖｉｎｔｇを、外部接地電圧を昇圧して発生する。このため、内部回路１には、外部電源電圧Ｖｃｃの大きさに応じた内部電圧Ｖｉｎｔが供給されていても、実際に内部回路１に印加されている電圧は、内部電圧Ｖｉｎｔより小さくなっている。すなわち、切換点Ｓより外部電源電圧Ｖｃｃが大きくなったときには、内部回路１には、内部電圧Ｖｉｎｔから、０Ｖでない内部接地電圧Ｖｉｎｔｇを差し引いた電圧が内部回路１に加えられる。
【０２３９】
その結果、実施の形態９によるＳＲＡＭにおいては、外部電源電圧Ｖｃｃが大きくなった場合でも、内部回路１に含まれるトランジスタには大きな電圧が加えられるのを防止でき、内部回路１に含まれるトランジスタの信頼性を向上させることができる。
【０２４０】
（実施の形態１０）
本発明の実施の形態１０によるＳＲＡＭの内部電圧発生回路としての昇圧回路が、図１６に示した昇圧回路４８と異なるのは次の点である。図１６の昇圧回路４８の抵抗Ｒ１，Ｒ２，Ｒ３は、各々１個の抵抗素子から構成されるのに対し、本発明の実施の形態１０によるＳＲＡＭの昇圧回路の各抵抗は実質同一の抵抗値および構成を有する１個または複数の抵抗素子により構成される点で異なっている。
【０２４１】
図１８は、本発明の実施の形態１０によるＳＲＡＭの一部を詳細に示す回路図である。なお、図１６と同様の部分については、同一の参照符号を付してその説明を適宜省略する。
【０２４２】
図１８を参照して、実施の形態１０によるＳＲＡＭの一部は、内部電圧発生回路としての昇圧回路４８および内部回路１を含む。昇圧回路４８は、抵抗Ｒ１，Ｒ２，Ｒ３、ＮＭＯＳトランジスタＱＮ１，ＱＮ２およびＰＭＯＳトランジスタＱＰを含む。抵抗Ｒ１は、ｍ個の抵抗素子Ｒを含む。抵抗Ｒ２はｎ個の抵抗素子Ｒを含む。抵抗Ｒ３はｋ個の抵抗素子Ｒを含む。
【０２４３】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと、外部接地電圧を有するノードとの間に直列に接続される。ｍ個の抵抗素子Ｒは、外部接地電圧を有するノードと、ノードＮ１との間に直列に接続される。ｎ個の抵抗素子Ｒは、外部電源電圧Ｖｃｃを有するノードと、ノードＮ１との間に直列に接続される。
【０２４４】
ＮＭＯＳトランジスタＱＮ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと外部接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタＱＮ１のゲートとノードＮ１が接続される。ｋ個の抵抗素子Ｒは、ノードＮ２と外部電源電圧Ｖｃｃを有するノードとの間に直列に接続される。
【０２４５】
ＮＭＯＳトランジスタＱＮ２は、外部接地電圧を有するノードと、ノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮ２のゲートは、ノードＮ２に接続される。ＰＭＯＳトランジスタＱＰは、外部接地電圧を有するノードとノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰのゲートは、外部接地電圧を有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【０２４６】
内部回路１は、たとえば、情報を記憶するためのメモリセルを複数有するメモリ回路などである。また、抵抗Ｒ１を構成するｍ個の抵抗素子Ｒの抵抗値、抵抗Ｒ２を構成するｎ個の抵抗素子Ｒの抵抗値および抵抗Ｒ３を構成するｋ個の抵抗素子Ｒの抵抗値は、すべて実質的に同一である。また、すべての抵抗素子Ｒの構成も実質的に同一である。
【０２４７】
なお、図１８の昇圧回路４８と図１６の昇圧回路４８とが異なるのは、図１８の昇圧回路４８の抵抗Ｒ１〜Ｒ３が、１個のまたは複数個の抵抗素子Ｒからなっているのに対し、図１６の昇圧回路４８の抵抗Ｒ１〜Ｒ３が、各々１個の抵抗素子からなっている点である。すなわち、図１８の昇圧回路４８と図１６の昇圧回路４８とが異なるのは、抵抗Ｒ１〜Ｒ３の構成のみである。このため、図１８の昇圧回路４８の基本的な動作は、図１６の昇圧回路４８の基本的な動作と同様である。
【０２４８】
本発明の実施の形態１０によるＳＲＡＭの昇圧回路４８の特徴を説明する。実施の形態１０による昇圧回路４８の特徴は、上述したように、１種類（実質同一の抵抗値および実質同一の構成）の抵抗素子Ｒだけを用いており、３つの抵抗Ｒ１，Ｒ２，Ｒ３は抵抗素子Ｒを１個または複数個並べることによって構成している。抵抗Ｒ１の抵抗値をＲ１、抵抗Ｒ２の抵抗値をＲ２、抵抗Ｒ３の抵抗値をＲ３および抵抗素子Ｒの抵抗値をＲとする。図１８においては、Ｒ１＝ｍ×Ｒ、Ｒ２＝ｎ×Ｒ、Ｒ３＝ｋ×Ｒとしている。ｍ，ｎ，ｋの各々は、抵抗Ｒ１，Ｒ２，Ｒ３の各々に含まれる抵抗素子Ｒの数であり、自然数である。
【０２４９】
このように、１種類の抵抗素子Ｒを１個または複数個並べることにより抵抗Ｒ１〜Ｒ３を構成しているため、ＣＡＤ上でのレイアウトが非常に容易になる。さらに、ＣＡＤ上で、設計の変更などによるレイアウトの修正も簡単になる。
【０２５０】
また、抵抗Ｒ１〜Ｒ３を作成するプロセスにおいて、プロセスパラメータの変動にも強くなる。つまり、抵抗素子Ｒ１〜Ｒ３を作成するプロセスにおいて、たとえば、マスクずれなどによって、抵抗素子Ｒの抵抗値が変動した場合（抵抗素子Ｒの抵抗値が設計上の抵抗値と異なった場合）でも、すべての抵抗素子Ｒの抵抗値が同じ割合で変動する。たとえば、すべての抵抗素子Ｒの抵抗値Ｒが、すべて抵抗値Ｒ′になる。このため、昇圧回路４８において、最も重要な切換点を決定するための、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１：Ｒ２）は、次式に示すように、抵抗素子Ｒの抵抗値Ｒが抵抗値Ｒ′に変動した場合でも、一定となる。
【０２５１】
Ｒ１：Ｒ２
＝ｍ×Ｒ′：ｎ×Ｒ′
＝ｍ：ｎ                    …［４］
また、ＮＭＯＳトランジスタＱＮ１のしきい値電圧Ｖｔｎは、一般的に、０．８Ｖ付近であることが多い。このため、Ｒ１：Ｒ２＝ｍ：ｎ＝１：２〜１：５に設定することによって、外部電源電圧Ｖｃｃが５Ｖのときには、ＮＭＯＳトランジスタＱＮ２がオフになり、ＰＭＯＳトランジスタＱＰにより、内部接地電圧Ｖｉｎｔｇを発生し、内部回路１に供給することができる。そして、Ｒ１：Ｒ２＝ｍ：ｎ＝１：２〜１：５に設定することによって、外部電源電圧Ｖｃｃが３Ｖのときには、ＮＭＯＳトランジスタＮＰ２がオンになり、０Ｖの外部接地電圧を内部接地電圧Ｖｉｎｔｇとして、直接内部回路１に供給することができる。
【０２５２】
すなわち、書込／読出などのＳＲＡＭの通常動作時には、０Ｖの外部接地電圧を昇圧した内部接地電圧Ｖｉｎｔｇが内部回路１に供給される。ＳＲＡＭがデータを保持するときには、０Ｖの外部接地電圧を直接、内部接地電圧Ｖｉｎｔｇとして内部回路１に供給できる。
【０２５３】
また、１種類（実質同一の抵抗値および実質同一の構成）の抵抗素子Ｒを１個または複数並べて、抵抗Ｒ１〜Ｒ３を形成するため、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１：Ｒ２）の設定を、正確かつ容易に行なうことができる。この理由は、実施の形態１において、図３〜５を用いて説明したのと同様である。ここで、図１８の抵抗素子Ｒとしては、図３に示したポリシリコン高抵抗を用いることができる。また、図１８の昇圧回路４８の抵抗Ｒ１またはＲ２の抵抗値の調整方法は、図５で説明した図１の降圧回路２の抵抗Ｒ１またはＲ２の抵抗値の調整方法と同様である。
【０２５４】
以上のように、実施の形態１０によるＳＲＡＭの昇圧回路では、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを並べて、抵抗Ｒ１〜Ｒ３を構成している。
【０２５５】
このため、抵抗Ｒ１〜Ｒ３を作成するプロセスにおいて、プロセスパラメータが変動した場合でも、昇圧回路４８において最も重要な要素であるＲ１Ｒ２抵抗比（Ｒ１：Ｒ２）を一定に保つことができる。すなわち、切換点を決定する抵抗Ｒ１，Ｒ２の抵抗値が、プロセスパラメータの変動により、設計上の抵抗値と、ずれた場合でも、切換点の変動を防止できる。
【０２５６】
また、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒのみを使うことで、ＣＡＤ上のレイアウトが非常に容易になり、設計の変更などによるレイアウトの修正も簡単になる。
【０２５７】
また、Ｒ１Ｒ２抵抗比（Ｒ１：Ｒ２）を、１：２〜１：５に設定することによって、低消費電力型ＳＲＡＭの使用条件（データを保持するときには、０Ｖの外部接地電圧を昇圧せず、内部回路１としてのメモリ回路に０Ｖの電圧を与えること、および通常の動作時には、０Ｖの外部接地電圧を昇圧した電圧を内部回路１に与えること）に適合させることができる。
【０２５８】
また、抵抗素子Ｒとして、図３のポリシリコン高抵抗を用いた場合、ポリシリコン（抵抗部）７ａだけでなく、コンタクトホール５やポリシリコン（配線部）７ｂを含んだものを一体として抵抗素子Ｒとして考えている。そして、その抵抗素子Ｒを１つまたは複数並べることによって抵抗Ｒ１〜Ｒ３を構成している。すなわち、ポリシリコン（抵抗部）７ａの抵抗値だけでなくコンタクトホール５やポリシリコン（配線部）７ｂの抵抗値を考慮した、１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを１つまたは複数並べることにより抵抗Ｒ１〜Ｒ３の抵抗値を調整している。このため、昇圧回路４８において最も重要な要素であるＲ１Ｒ２抵抗比（Ｒ１：Ｒ２）の設定を、正確かつ容易に行なうことができる。
【０２５９】
また、抵抗Ｒ１〜Ｒ３を高抵抗にすることにより、ＳＲＡＭ全体の低消費電力化を図ることができる。
【０２６０】
（実施の形態１１）
図１６の昇圧回路４８の抵抗Ｒ１〜Ｒ３として、ポリシリコン高抵抗を用いた場合には、実施の形態２の冒頭で説明したような問題を生じる。実施の形態１１によるＳＲＡＭの昇圧回路は、この問題を解決するためになされたものである。
【０２６１】
実施の形態１１によるＳＲＡＭの昇圧回路は、図１８の昇圧回路４８の抵抗Ｒ１〜Ｒ３を構成する１個または複数の抵抗素子Ｒとして、１個または複数のＴＦＴを用いたものである。すなわち、抵抗素子Ｒとしては、ポリシリコン高抵抗は用いていない。
【０２６２】
図１９は、本発明の実施の形態１１によるＳＲＡＭの一部を詳細に示す回路図である。なお、図１８と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０２６３】
抵抗Ｒ１，Ｒ２，Ｒ３は、１つまたは複数の１種類（抵抗値および構成が実質同じ）のＴＦＴにより構成される。すなわち、図１８において抵抗素子Ｒとして、ＴＦＴを用いたものである。なお、図１９の昇圧回路４８の基本的な動作は、図１８の昇圧回路４８の基本的な動作と同様である。
【０２６４】
図１９の昇圧回路４８の抵抗Ｒ１〜Ｒ３を構成するＴＦＴは、図７に示すＴＦＴと同様である。
【０２６５】
以上のように、実施の形態１１によるＳＲＡＭの昇圧回路４８では、１種類（抵抗値および構成が実質同じ）のＴＦＴを１つまたは複数用いることにより、抵抗Ｒ１〜Ｒ３を構成している。すなわち、実施の形態１１によるＳＲＡＭの昇圧回路は、実施の形態１０によるＳＲＡＭの昇圧回路（図１８）の抵抗素子ＲとしてＴＦＴを用いたものである。このため、実施の形態１１によるＳＲＡＭは、実施の形態１０によるＳＲＡＭと同様の効果を奏する。
【０２６６】
また、実施の形態１１によるＳＲＡＭの昇圧回路では、抵抗Ｒ１〜Ｒ３を構成する抵抗素子として図７に示したＴＦＴを用いており、この抵抗素子としてのＴＦＴは、コンタクトホール５，２１，２３、ポリシリコン１１，９，１３、メタル配線３およびゲート絶縁膜１７を一体のものと考え、ＴＦＴの抵抗値としては、ポリシリコン９の抵抗値のみならず、コンタクトホール５，２１，２３およびポリシリコン１１，１３の抵抗値も含んでいる。すなわち、コンタクトホール５，２１，２３およびポリシリコン１１，１３などの抵抗値を考慮した、１種類（抵抗値および構成が実質同じ）のＴＦＴを１つまたは複数並べることによって、抵抗Ｒ１〜Ｒ３を構成している。このため、実施の形態１１によるＳＲＡＭの昇圧回路では、Ｒ１Ｒ２抵抗比（Ｒ１：Ｒ２）を所望の比に、正確、かつ、容易に設定することができる。
【０２６７】
また、実施の形態１１によるＳＲＡＭでは、Ｒ１Ｒ２抵抗比を、１：２〜１：５に設定することによって、実施の形態１０によるＳＲＡＭと同様の効果を奏する。
【０２６８】
また、実施の形態１１によるＳＲＡＭの昇圧回路４８の抵抗Ｒ１〜Ｒ３として、メモリセルの負荷素子として用いるＴＦＴを用いている。このため、実施の形態１１によるＳＲＡＭにおいては、抵抗Ｒ１〜Ｒ３を作成する工程を特別に設ける必要はなく、ＳＲＡＭの製造プロセスの工程数の増大を抑えることができるため、コストの高騰を防止できる。
【０２６９】
また、図１９のＴＦＴとして、実施の形態３によるＳＲＡＭの降圧回路で用いた図８のＴＦＴを用いることができる。この場合には、実施の形態１１によるＳＲＡＭは、実施の形態３によるＳＲＡＭと同様の効果を奏する。
【０２７０】
（実施の形態１２）
本発明の実施の形態１２によるＳＲＡＭの昇圧回路は、図１６に示した昇圧回路４８において、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間および外部接地電圧を有するノードとノードＮ１との間に容量を設けたものである。
【０２７１】
図２０は、本発明の実施の形態１２によるＳＲＡＭの一部の詳細を示す回路図である。なお、図１６と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０２７２】
図２０を参照して、実施の形態１２によるＳＲＡＭの一部は、昇圧回路４８および内部回路１を含む。昇圧回路４８は、抵抗Ｒ１，Ｒ２，Ｒ３、容量Ｃ１，Ｃ２、ＮＭＯＳトランジスタＱＮ１，ＱＮ２およびＰＭＯＳトランジスタＱＰを含む。
【０２７３】
抵抗Ｒ１および抵抗Ｒ２は、外部電源電圧Ｖｃｃを有するノードと外部接地電圧を有するノードとの間に直列に接続される。容量Ｃ１は、外部接地電圧を有するノードとノードＮ１との間に接続される。容量Ｃ２は、ノードＮ１と外部電源電圧Ｖｃｃとの間に接続される。ＮＭＯＳトランジスタＱＮ１および抵抗Ｒ３は、外部電源電圧Ｖｃｃを有するノードと外部接地電圧を有するノードとの間に直列に接続される。ＮＭＯＳトランジスタＱＮ１のゲートは、ノードＮ１に接続される。
【０２７４】
ＮＭＯＳトランジスタＱＮ２は、外部接地電圧を有するノードとノードＮ３との間に接続される。ＮＭＯＳトランジスタＱＮ２のゲートは、ノードＮ２に接続される。ＰＭＯＳトランジスタＱＰは、外部接地電圧を有するノードとノードＮ３との間に接続される。ＰＭＯＳトランジスタＱＰのゲートは、外部接地電圧を有するノードに接続される。ノードＮ３は、内部回路１に接続される。
【０２７５】
外部電源電圧Ｖｃｃが印加されている状態では、ノードＮ１の電圧は、抵抗Ｒ１および抵抗Ｒ２によって、次式に示すような電圧になるように設計されている。
【０２７６】
【数３】
0003581459.tif 000004
【０２７７】
ここで、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としている。ノードＮ１の電圧が式［５］になるように設計されているのは、図１６に示した昇圧回路４８においても同様である。しかし、図１６の昇圧回路４８は、以下のような問題がある。図１６において、電源投入時のノードＮ１の電圧の動きを考えてみる。たとえば、外部電源電圧Ｖｃｃが０Ｖから５Ｖまで急速に昇圧された場合、ノードＮ１の電圧は、外部電源電圧Ｖｃｃが５Ｖに達する時間にかなり遅れて所望の電圧（Ｒ１／（Ｒ２＋Ｒ１））Ｖｃｃになる。
【０２７８】
これは、チップ全体の消費電流低減のために、抵抗Ｒ１および抵抗Ｒ２の抵抗値を上げれば上げるほど顕著になる。外部電源電圧Ｖｃｃが、所定の電圧になっているにもかかわらず、ノードＮ１の電圧が、意図しない電圧になり、ＮＭＯＳトランジスタＱＮ１のオン／オフが、意図したように制御できない。このため、予定している電圧が、内部回路１に印加されないことになってしまう。
【０２７９】
そこで、実施の形態１２によるＳＲＡＭに用いる昇圧回路４８では、ノードＮ１に、容量Ｃ１および容量Ｃ２を接続している。そして、さらに、Ｒ１：Ｒ２＝Ｃ２：Ｃ１とする。ここで、容量Ｃ１の容量値をＣ１とし、容量Ｃ２の容量値をＣ２としている。つまり、次式のような関係を成立させている。
【０２８０】
【数４】
0003581459.tif 000005
【０２８１】
このようにすることで、外部電源電圧Ｖｃｃが急速に上昇した場合でも、容量分割により、ノードＮ１の電圧は、外部電源電圧Ｖｃｃの急速な上昇に遅れることなく、式［５］に示した設計通りの電圧になる。その結果、電源投入時などにおいても、昇圧回路４８を意図したように動作させることができ、内部回路１に、意図した電圧を供給することができる。
【０２８２】
また、図２０の昇圧回路４８の基本的な動作は、図１６の昇圧回路４８の基本的な動作と同様である。
【０２８３】
以上のように、実施の形態１２によるＳＲＡＭの昇圧回路４８は、容量Ｃ１および容量Ｃ２を、図１６に示した昇圧回路４８にさらに加えたものである。このため、消費電流を減らすために、抵抗Ｒ１および抵抗Ｒ２の抵抗値を大きくした場合においても、昇圧回路４８の外部電源電圧Ｖｃｃに対する反応速度を速くすることができ、昇圧回路４８を意図したとおりに動作させることができる。すなわち、外部電源電圧Ｖｃｃが急速に上昇または下降した場合でも、容量分割により、ノードＮ１の電圧を、外部電源電圧Ｖｃｃの急速な上昇または下降に遅れることなく、設計通りの電圧にすることができる。その結果、低消費電力化を実現しつつ、電源投入時においても、昇圧回路４８を意図したとおりに動作させることができ、内部回路１に、意図した内部接地電圧を供給することができる。
【０２８４】
なお、抵抗Ｒ１〜Ｒ３として、図１８に示すように、１個または複数の１種類（抵抗値および構成が実質同じ）の抵抗素子Ｒを用いることもできる。この場合には、実施の形態１２によるＳＲＡＭは、実施の形態１０によるＳＲＡＭと同様の効果を奏する。
【０２８５】
また、抵抗Ｒ１〜Ｒ３として、図１９に示したように、１つまたは複数の１種類（抵抗値および構成が実質同じ）のＴＦＴを用いることもできる。このときは、図７または図８に示したＴＦＴを用いることができる。このような場合には、実施の形態１２によるＳＲＡＭは、実施の形態１１によるＳＲＡＭと同様の効果を奏する。
【０２８６】
また、実施の形態１２によるＳＲＡＭと実施の形態９によるＳＲＡＭとが異なるのは、実施の形態１２によるＳＲＡＭの昇圧回路が容量Ｃ１，Ｃ２を設けているのに対し、実施の形態９によるＳＲＡＭの昇圧回路が容量を設けていない点である。このため、実施の形態１２によるＳＲＡＭの昇圧回路の基本的な動作は、実施の形態９によるＳＲＡＭの昇圧回路の基本的な動作と同様である。したがって、実施の形態１２によるＳＲＡＭは、実施の形態９によるＳＲＡＭと同様の効果を奏する。
【０２８７】
また、図２０の容量Ｃ１，Ｃ２としては、実施の形態５で説明した図１０の容量Ｃ１，Ｃ２を用いることもできる。この場合には、実施の形態１２によるＳＲＡＭは、実施の形態５によるＳＲＡＭと同様の効果を奏する。
【０２８８】
（実施の形態１３）
実施の形態１０によるＳＲＡＭの昇圧回路４８において、切換点（外部接地電圧を昇圧して内部接地電圧を発生し始める所定の電圧）は、抵抗Ｒ１の抵抗値Ｒ１の、抵抗Ｒ２の抵抗値Ｒ２に対する比（Ｒ１Ｒ２抵抗比）、すなわち、Ｒ１：Ｒ２で決定している。ただし、ＳＲＡＭの製造プロセスにおける種々のばらつきを原因として、Ｒ１Ｒ２抵抗比が設計値と同じでも、切換点が所望の値からずれる可能性がある。
【０２８９】
ＳＲＡＭの製造プロセスにおける種々のばらつきとは、たとえば、ＮＭＯＳトランジスタＱＮ１，ＱＮ２のしきい値電圧Ｖｔｎや抵抗Ｒ３の抵抗値Ｒ３の変動などである。実施の形態１３によるＳＲＡＭの昇圧回路はこのような問題を解決するためになされたものである。
【０２９０】
図２１は、本発明の実施の形態１３によるＳＲＡＭの一部の詳細を示す回路図である。なお、図１８と同様の部分については、同一の参照符号を付し、その説明を適宜省略する。
【０２９１】
図２１を参照して、実施の形態１３によるＳＲＡＭの一部は、昇圧回路４８および内部回路１を含む。昇圧回路４８は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、３つのヒューズＦ、ＮＭＯＳトランジスタＱＮ１，ＱＮ２およびＰＭＯＳトランジスタＱＰを含む。抵抗Ｒ４は、２つの抵抗素子Ｒを含む。抵抗Ｒ５は、抵抗素子Ｒを含む。抵抗Ｒ１〜Ｒ３は、１つまたは複数の抵抗素子Ｒを含む。
【０２９２】
抵抗Ｒ１〜Ｒ５は、外部電源電圧Ｖｃｃを有するノードと外部接地電圧を有するノードとの間に直列に接続される。抵抗Ｒ４は、外部接地電圧を有するノードと、抵抗Ｒ１との間に接続される。抵抗Ｒ５は、外部電源電圧Ｖｃｃを有するノードと抵抗Ｒ２との間に接続される。抵抗Ｒ４を構成する２つの抵抗素子Ｒは、直列に接続されている。抵抗Ｒ５としての抵抗素子Ｒは、ヒューズＦによって短絡されている。抵抗Ｒ４を構成する各抵抗素子Ｒは、ヒューズＦによって短絡されている。
【０２９３】
ここで、抵抗Ｒ１を構成する抵抗素子Ｒ、抵抗Ｒ２を構成する抵抗素子Ｒ、抵抗Ｒ３を構成する抵抗素子Ｒ、抵抗Ｒ４を構成する抵抗素子Ｒおよび抵抗Ｒ５を構成する抵抗素子Ｒは、同じ種類の抵抗素子、すなわち、抵抗値および構成が実質同じ抵抗素子である。抵抗Ｒ４，Ｒ５を構成する抵抗素子Ｒは、ヒューズＦによって短絡されているときには、抵抗としての機能を有さない。ヒューズＦが切断されて、初めて、抵抗としての機能を有することになる。ウェハプロセス完了時に切換点を測定する。そして、測定した切換点が、設計上の切換点と異なっている場合には、ヒューズＦのいずれかまたは全部を切断して、切換点の大きさを調整する。
【０２９４】
すなわち、切換点は、外部接地電圧を有するノードとノードＮ１との間の抵抗値の、ノードＮ１と外部電源電圧Ｖｃｃを有するノードとの間の抵抗値に対する比（以下、「抵抗分割比」という）によって決定されるため、ヒューズＦにより、外部接地電圧を有するノードとノードＮ１との間の抵抗値またはノードＮ１と外部電源電圧Ｖｃｃを有するノードとの間の抵抗値を調整することによって、切換点の大きさを調整する。このようにすることで、ＳＲＡＭの製造プロセスにおける種々のばらつき（ＳＲＡＭの製造プロセスの変動）にかかわらず、常に、切換点を、設計通りの（最適な）切換点に設定することができる。なお、ヒューズＦを切断して、切換点を調整する具体的な方法については、実施の形態６で説明したのと同様である。
【０２９５】
また、ヒューズＦで短絡された抵抗素子Ｒからなる抵抗Ｒ４は、ノードＮ１と抵抗Ｒ１との間に設けることもできる。また、ヒューズＦで短絡された抵抗素子Ｒからなる抵抗Ｒ５は、ノードＮ１と抵抗Ｒ２との間に設けることもできる。
【０２９６】
なお、抵抗Ｒ５は、１つの抵抗素子Ｒを設けているが、抵抗素子Ｒは何個であっても構わず、その場合には、各抵抗素子Ｒは、対応するヒューズＦによって短絡する。また、抵抗Ｒ４は、２つの抵抗素子Ｒを設けているが、これも何個であっても構わず、その場合に、各抵抗素子Ｒは、各抵抗素子Ｒに対応したヒューズＦによって短絡されることになる。
【０２９７】
また、抵抗Ｒ１が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。このときは、ヒューズＦの切断によって、抵抗Ｒ１の抵抗値を調節することになる。また、抵抗Ｒ２が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。このときは、ヒューズＦの切断において、抵抗Ｒ２の抵抗値を調節することになる。
【０２９８】
図２１の昇圧回路４８が、図１８の昇圧回路４８と異なるのは、図２１の昇圧回路４８が、ヒューズＦによって短絡された抵抗素子Ｒを含み、ウェハプロセス完了時に、切換点をヒューズＦの切断により調整できるようにしているのに対し、図１８の昇圧回路４８は、ヒューズＦによって短絡された抵抗素子Ｒを含んでいない点である。このため、図２１の昇圧回路４８の基本的な動作は、図１８の昇圧回路４８の基本的な動作と同様である。
【０２９９】
以上のように、実施の形態１３によるＳＲＡＭの昇圧回路４８において、抵抗Ｒ１と外部接地電圧を有するノードとの間に、２つのヒューズＦによって短絡された２つの抵抗素子Ｒを設け、抵抗Ｒ２と外部電源電圧Ｖｃｃを有するノードとの間に、ヒューズＦによって短絡された抵抗素子Ｒを設けている。このため、ウェハプロセスにおいて、切換点が変動した場合でも、製造プロセス完了時に、ヒューズＦを切断する数を調整することによって、抵抗分割比を変化させ、切換点を設計通りに設定することができる。
【０３００】
また、抵抗Ｒ４を、抵抗Ｒ１とノードＮ１との間に設けることもできる。抵抗Ｒ５を、ノードＮ１と抵抗Ｒ２との間に設けることもできる。抵抗Ｒ１が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。抵抗Ｒ２が複数の抵抗素子Ｒからなる場合、そのうちの少なくとも１つをヒューズＦによって短絡することができる。これらの場合にも、ウェハプロセスにおいて、切換点が変動した場合でも、製造プロセス完了時に、ヒューズＦを切断する数を調節することによって、抵抗分割比を変化させ、切換点を設計通りに設定することができる。
【０３０１】
実施の形態１３によるＳＲＡＭの昇圧回路４８においては、ヒューズＦで、直接、抵抗素子Ｒを短絡している。このため、ヒューズを切断して間接的に抵抗値を調節する場合に比し、昇圧回路を単純化できるとともに、レイアウト面積を節約することができる。
【０３０２】
実施の形態１３によるＳＲＡＭの昇圧回路４８と実施の形態１０によるＳＲＡＭの昇圧回路４８とが異なるのは、実施の形態１３によるＳＲＡＭの昇圧回路４８が、ヒューズＦによって短絡された抵抗素子Ｒを設けているのに対し、実施の形態１０によるＳＲＡＭの昇圧回路４８はこれらを設けていない点である。このため、実施の形態１３によるＳＲＡＭの昇圧回路４８は、実施の形態１０によるＳＲＡＭの昇圧回路４８の機能を失っていない。したがって、実施の形態１３によるＳＲＡＭは、実施の形態１０によるＳＲＡＭと同様の効果を奏する。
【０３０３】
また、図２０と同様に、外部電源電圧Ｖｃｃを有するノードとノードＮ１との間に容量Ｃ２および外部接地電圧を有するノードとノードＮ１との間に容量Ｃ１を設けることもできる。この場合には、実施の形態１３によるＳＲＡＭは、実施の形態１２によるＳＲＡＭと同様の効果を奏する。
【０３０４】
また、実施の形態１３によるＳＲＡＭの昇圧回路４８の抵抗素子Ｒとして、図１９に示したＴＦＴを用いることができる。この場合には、実施の形態１３によるＳＲＡＭは実施の形態１１によるＳＲＡＭと同様の効果を奏する。
【０３０５】
（実施の形態１４）
図２２は、本発明の実施の形態１４によるＳＲＡＭの一部を示す概略図である。
【０３０６】
図２２を参照して、実施の形態１４によるＳＲＡＭの一部は、第１のパッド５３、第２のパッド５１、昇圧回路４９、入力保護回路４７、内部回路１および内部ＧＮＤ配線５５を含む。
【０３０７】
昇圧回路４９は、第２のパッド５１の近傍に配置される。第１のパッド５３は、第２のパッド５１の近傍に配置する。第１のパッド５３は、入力保護回路４７を介して内部ＧＮＤ配線５５に接続される。
【０３０８】
昇圧回路４９は、第２のパッド５１を介して外部接地電圧を受ける。昇圧回路４９は、外部接地電圧を昇圧して内部接地電圧を発生する。昇圧回路４９によって発生した内部接地電圧は、内部ＧＮＤ配線５５を介して内部回路１に供給される。なお、内部回路１は、メモリ回路（メモリセル）などである。
【０３０９】
第１のパッド５３は、ウェハテスト時に、内部ＧＮＤ配線５５の電位（内部接地電圧）をモニタすることによって、昇圧回路４９の動作を確認および評価するためのものである。すなわち、第１のパッド５３は、入力保護回路４７を介して内部ＧＮＤ配線５５に接続されているため、第１のパッド５３の電位をモニタすることによって、昇圧回路４９の動作を確認または評価することができる。
【０３１０】
第１のパッド５３の他の使い方を説明する。第２のパッド５１は、その近くに配置された図示しないリード端子から外部接地電圧を供給されている。このため、第１のパッド５３を、第２のパッド５１の近傍に配置することにより、第２のパッド５１に外部接地電圧を供給しているリード端子と、第１のパッド５３とを容易にボンディングすることができる。したがって、外部接地電圧を直接、内部接地電圧として内部回路１に供給するときには、容易に、図示しないリード端子と第１のパッド５３とをボンディングでき、外部接地電圧を昇圧せずに、第１のパッド５３および入力保護回路４７を介して、内部回路１に供給できる。外部接地電圧を昇圧して内部接地電圧を発生するときには、図示しないリード端子と第２のパッド５１とをボンディングして、第２のパッド５１に外部接地電圧を供給する。
【０３１１】
このように、第１のパッド５１および第２のパッド５３を利用することにより、同じチップで、外部接地電圧を昇圧して内部接地電圧を発生する場合と、外部接地電圧を内部接地電圧として直接、内部回路１に供給する場合とを、容易に、切換えることができる。入力保護回路４７は、第１のパッド５３にサージ（予定していない大きな電圧）がかかったときに、ＳＲＡＭの内部の回路、特に、メモリ回路（メモリセル）としての内部回路１などが破壊されるのを防止している。
【０３１２】
第２のパッド５１の近傍に昇圧回路４９が配置されている。すなわち、第２のパッド５１と昇圧回路４９とを接続する配線が短い。このため、近接する配線の電圧の変動などを原因として、第２のパッド５１と昇圧回路４９との間の配線にノイズが発生しにくい。すなわち、第２のパッド５１の近傍に昇圧回路４９を配置することにより、昇圧回路４９へのノイズの影響を低減できる。
【０３１３】
以上のように、実施の形態１４によるＳＲＡＭにおいては、昇圧回路４９に外部接地電圧を供給するための第２のパッド５１が昇圧回路４９の近傍に配置されており、第２のパッド５１と昇圧回路４９とを接続する配線が短い。このため、近接する配線の電圧の変動などを原因として、第２のパッド５１と昇圧回路４９とを結ぶ配線に発生するノイズを少なくすることができ、昇圧回路４９へのノイズの影響を低減できる。
【０３１４】
実施の形態１４によるＳＲＡＭにおいては、第１のパッド５３を設けている。このため、昇圧回路４９が発生する内部接地電圧をモニタすることができ、昇圧回路４９の動作を確認および評価することができる。また、第１のパッド５３を第２のパッド５１の近傍に設けている。このため、外部接地電圧を供給するリード端子からのボンディングを第１のパッド５３に対しても容易に行なうことができる。その結果、内部回路１に、外部接地電圧を昇圧した内部接地電圧を与える場合と、外部接地電圧を入力保護回路４７を介して直接与える場合とを容易に選択して、設定することができる。
【０３１５】
実施の形態１４によるＳＲＡＭでは、内部ＧＮＤ配線５５と第１のパッド５３との間に入力保護回路４７を設けている。このため、第１のパッド５３に予定していない大きな電圧がかかったときでも、内部回路１が破壊されるのを防止することができる。
【０３１６】
なお、昇圧回路４９としては、実施の形態９〜１３のＳＲＡＭで用いた昇圧回路４８を用いることもできる。この場合には、実施の形態９〜１３のＳＲＡＭのいずれかと同様の効果を奏する。
【０３１７】
（実施の形態１５）
本発明の実施の形態１５によるＳＲＡＭは、実施の形態１〜８における降圧回路または、実施の形態９〜１４における昇圧回路の抵抗Ｒ１および抵抗Ｒ２に関し、改良を加えたものである。したがって、実施の形態１５によるＳＲＡＭの降圧回路または昇圧回路は、実施の形態１〜１４におけるＳＲＡＭの降圧回路または昇圧回路のうちのいずれかと構成を同じにする。
【０３１８】
まず、一般的な抵抗素子について説明する。一般に、高抵抗などとして使われる抵抗素子は、ポリシリコンで形成される。ポリシリコンの抵抗値は、ポリシリコンの長さＬに比例し、幅Ｗに反比例する。このため、ポリシリコンの抵抗値は、長さＬの、幅Ｗに対する比（Ｌ：Ｗ）の値Ｌ／Ｗで決定される。
【０３１９】
今後、実用化される０．４μｍクラスのウェハプロセスでは、設計した寸法に対して、実際のウェハ上のポリシリコンについて、約０．１５μｍのずれが生じる。これは、ウェハプロセス中の露光、エッチングなどで生ずるさまざまなばらつきやずれに起因するものである。この、ばらつきやずれは、たとえば、マスクずれなどである。このような、ウェハ上のポリシリコンについての０．１５μｍのずれを、制御および解消することは非常に困難である。
【０３２０】
具体例を図３を用いて説明する。抵抗素子Ｒを、長さＬ＝１μｍ、幅Ｗ＝０．５μｍとして設計したとする。すなわち、抵抗素子Ｒを、Ｌ／Ｗ＝２で設計したとする。この場合に、実際のウェハ上のポリシリコン（抵抗部）７ａについて、幅Ｗが、０．１５μｍずれて、０．６５μｍになったとする。このとき、ポリシリコン（抵抗部）７ａの抵抗値を決定するＬ／Ｗは、１．５４となり、設計時に想定した抵抗値の７７％の抵抗値になってしまう。
【０３２１】
このようなポリシリコン（抵抗部）７ａの抵抗値の変動は、消費電流の値に大きな影響を与える。そして、さらに、図１の降圧回路２のように、Ｒ１Ｒ２抵抗比により切換点を決定するような場合には、この切換点の大きさも設計値から大きくずれることになる。実施の形態１５によるＳＲＡＭは、このような問題を解決するためになされたものである。
【０３２２】
以上のような弊害を防止するために、たとえば、図３の抵抗素子Ｒについて、Ｌ／Ｗの値をそのまま保ちながら、長さＬと幅Ｗの値を大きくする。たとえば、幅Ｌ＝１０μｍ、幅Ｗ＝５μｍとする。なお、上述した例では、長さＬ＝１μｍ、幅Ｗ＝０．５μｍとしている。ここで、上述したと同様の原因により、幅Ｗに０．１５μｍのずれが起こったとする。しかし、このような場合にでも、長さＬおよび幅Ｗを大きくしているため、Ｌ／Ｗ＝１．９４となり、設計値（Ｌ／Ｗ＝２）に対して９７％の抵抗値になる。
【０３２３】
設計値に対して３％の変動であれば、十分許容範囲ないである。実際上のＬ／Ｗと、設計上のＬ／Ｗとの差が、設計上のＬ／Ｗの２０％以内であれば、消費電流の値に与える影響は小さく、切換点も設計値から大きくずれることはない。このため、実際上のＬ／Ｗと設計上のＬ／Ｗとの差が、設計上のＬ／Ｗの２０％以内になるように、ポリシリコン（抵抗部）７ａの長さＬおよび幅Ｗを設定する。
【０３２４】
なお、ここまでの説明では、図３の抵抗素子Ｒとしてのポリシリコン高抵抗について説明したが、上述したことは、図７および図８のＴＦＴにも適用できる。すなわち、図７および図８を参照して、チャネル長Ｌおよびチャネル幅Ｗを大きくして、実際上の、チャネル長Ｌの、チャネル幅Ｗに対する比（Ｌ：Ｗ）の値Ｌ／Ｗと、設計上のＬ／Ｗとの差が、設計上のＬ／Ｗの２０％以内になるようにする。このようにすることで、抵抗値の変動を原因として、消費電流の値に与える影響を少なくでき、切換点が設計値から大きくずれることを防止できる。
【０３２５】
以上のことをまとめると、実施の形態１，６，７，８，１０，１３，１４における抵抗Ｒ１，Ｒ２としての抵抗素子Ｒ、実施の形態２，３における抵抗Ｒ１，Ｒ２としてのＴＦＴまたは実施の形態４，５，７における抵抗Ｒ１，Ｒ２において、Ｌ（ポリシリコン（抵抗部）の長さまたはチャネル長）およびＷ（ポリシリコン（抵抗部）の幅またはチャネル幅）を大きくすることによって、Ｌ／Ｗの値をそのまま保ちながら、実際上のＬ／Ｗと設計上のＬ／Ｗとの差が設計上のＬ／Ｗの２０％以内になるようにする。たとえば、ＳＲＡＭのメモリセルに負荷素子として用いられる抵抗素子のサイズよりも、抵抗素子Ｒ、ＴＦＴまたは抵抗Ｒ１，Ｒ２のサイズを大きくする。
【０３２６】
以上のように、実施の形態１５によるＳＲＡＭにおいては、実際上のＬ／Ｗと設計上のＬ／Ｗとの差が設計上のＬ／Ｗの２０％以内になるように、ＬおよびＷの値を大きくしている。このため、マスクずれなどのウェハプロセスにおけるばらつきを原因として、Ｌ（ポリシリコン（抵抗部）の長さまたはチャネル長）やＷ（ポリシリコン（抵抗部）の幅またはチャネル幅）が変動し、設計値と異なることになっても、抵抗値を決定するＬ／Ｗの値、すなわち、抵抗値の変動を防止できる。その結果、ウェハプロセスにおけるばらつきにより、ＬまたはＷが変動しても、抵抗値の変動は少なく、ＳＲＡＭの消費電流の値に与える影響を少なくでき、ＳＲＡＭの降圧回路または昇圧回路の切換点が設計値から大きくずれることを防止できる。
【０３２７】
なお、実施の形態１〜１４の抵抗Ｒ３についても、上記したと同様にＬおよびＷを設定できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＳＲＡＭの一部の詳細を示す回路図である。
【図２】図１の降圧回路の動作を説明するための図である。
【図３】図１の抵抗素子Ｒとしてのポリシリコン高抵抗の構造を示す図である。
【図４】一般的な抵抗の抵抗値を調整する方法を説明するための図である。
【図５】図１の降圧回路の抵抗Ｒ１またはＲ２の抵抗値の調整方法を説明するための図である。
【図６】本発明の実施の形態２によるＳＲＡＭの一部の詳細を示す回路図である。
【図７】図６のＴＦＴの構造を詳細に示す図である。
【図８】本発明の実施の形態３によるＳＲＡＭの降圧回路の抵抗として用いるＴＦＴの構造を詳細を示す図である。
【図９】本発明の実施の形態４によるＳＲＡＭの一部の詳細を示す回路図である。
【図１０】本発明の実施の形態５によるＳＲＡＭの一部を詳細に示す回路図である。
【図１１】本発明の実施の形態６によるＳＲＡＭの一部を詳細に示す回路図である。
【図１２】本発明の実施の形態７によるＳＲＡＭの一部を示す概略図である。
【図１３】図１２のＳＲＡＭの一部を詳細に示した回路図である。
【図１４】図１２および図１３の入力保護回路の詳細を示す回路図である。
【図１５】本発明の実施の形態８によるＳＲＡＭの一部のレイアウトを示す概略図である。
【図１６】本発明の実施の形態９によるＳＲＡＭの一部を詳細に示す回路図である。
【図１７】図１６の昇圧回路の動作を説明するための図である。
【図１８】本発明の実施の形態１０によるＳＲＡＭの一部の詳細を示す回路図である。
【図１９】本発明の実施の形態１１によるＳＲＡＭの一部の詳細を示す回路図である。
【図２０】本発明の実施の形態１２によるＳＲＡＭの一部の詳細を示す回路図である。
【図２１】本発明の実施の形態１３によるＳＲＡＭの一部の詳細を示す回路図である。
【図２２】本発明の実施の形態１４によるＳＲＡＭの一部を示す概略図である。
【図２３】従来の内部電圧発生回路としての降圧回路を有するＳＲＡＭの一部を詳細に示す回路図である。
【符号の説明】
１  内部回路、２，３５，５７  降圧回路、３，２９  メタル配線、５，２１，２３，４６  コンタクトホール、７ａ  ポリシリコン（抵抗部）、７ｂ  ポリシリコン（配線部）、９〜１３  ポリシリコン、１７，２７  ゲート絶縁膜、１９  絶縁膜、３１，５１  第２のパッド、３３，５３  第１のパッド、３９  内部電源配線、４１  ＰＭＯＳトランジスタ、４３  ＮＭＯＳトランジスタ、４４，４５  抵抗素子、４８，４９  昇圧回路、５５  内部ＧＮＤ配線、Ｒ  抵抗素子、Ｒ１〜Ｒ５  抵抗、ＴＦＴ  薄膜トランジスタ、Ｆ  ヒューズ、ＱＰ１，ＱＰ２，ＱＰ  ＰＭＯＳトランジスタ、ＱＮ１，ＱＮ２，ＱＮ  ＮＭＯＳトランジスタ、Ｃ  容量素子、Ｃ１，Ｃ２  容量。
【図１】
0003581459.tif 000006
【図２】
0003581459.tif 000007
【図３】
0003581459.tif 000008
【図４】
0003581459.tif 000009
【図５】
0003581459.tif 000010
【図６】
0003581459.tif 000011
【図７】
0003581459.tif 000012
【図８】
0003581459.tif 000013
【図９】
0003581459.tif 000014
【図１０】
0003581459.tif 000015
【図１１】
0003581459.tif 000016
【図１２】
0003581459.tif 000017
【図１３】
0003581459.tif 000018
【図１４】
0003581459.tif 000019
【図１５】
0003581459.tif 000020
【図１６】
0003581459.tif 000021
【図１７】
0003581459.tif 000022
【図１８】
0003581459.tif 000023
【図１９】
0003581459.tif 000024
【図２０】
0003581459.tif 000025
【図２１】
0003581459.tif 000026
【図２２】
0003581459.tif 000027
【図２３】
0003581459.tif 000028