【事件の表示】
　特願２０００−５９４１１８「集積メモリー」拒絶査定不服審判事件〔平成１２年　７月２０日国際公開、ＷＯ００／４２６１２、平成１４年１０月２２日国内公表、特表２００２−５３５７９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２０００年１月３日（優先権主張外国庁受理１９９９年１月１２日、ドイツ連邦共和国）を国際出願日とする出願であって、平成１７年１２月１３日付けで拒絶査定がなされ、これに対して平成１８年３月２０日に拒絶査定に対する審判請求がなされるとともに、手続補正がなされ、平成２０年５月１２日付けで審尋がなされ、同年８月６日に回答書が提出されたものである。
　
第２．平成１８年３月２０日付けの手続補正（以下、「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１８年３月２０日付けの手続補正を却下する。
　［理由］
１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１を、補正後の特許請求の範囲の請求項１と補正するものであって、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】
　集積メモリーにおいて、
　それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し、
　上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）を有し、このスイッチングユニットはアクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ、
　第１デコーダ段（Ａ）およびｍ個の第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、
　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、負荷側に接続された駆動部（Ｄ）を介してグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、
　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、ローカルカラム選択信号を出力する出力（ＬＣＳＬ０..３）とを有し、
　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０..３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、
　上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている集積メモリー。」
　
（補正後）
　「【請求項１】
　集積メモリーにおいて、
　それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し、
　上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）を有し、このスイッチングユニットはアクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ、
　第１デコーダ段（Ａ）およびｍ個の第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、
　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、その下流に接続された駆動部（Ｄ）を介して上記読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、
　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、
　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、
　上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている集積メモリー。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
（１）補正事項１
　補正前の請求項１の「上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、負荷側に接続された駆動部（Ｄ）を介してグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し」を、補正後の請求項１の「上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、その下流に接続された駆動部（Ｄ）を介して上記読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、ローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し」を、補正後の請求項１の「上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し」と補正すること。
　
３．本件補正についての検討
（１）補正の目的の適否、及び新規事項の追加の有無
（１−１）補正事項１
　まず、補正前の「負荷側に接続された駆動部（Ｄ）」を、補正後の「その下流に接続された駆動部（Ｄ）」とする補正について検討すると、この補正は、「第１デコーダ段（Ａ）」における「駆動部（Ｄ）」について、補正前は単に「負荷側」に接続されていると特定されていたものを、補正後は「第１デコーダ段（Ａ）」の「下流」に接続されていると限定したものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　次に、補正前の「グローバルカラム選択信号」を、補正後の「上記読み出し増幅器の選択に用いられるグローバルカラム選択信号」とする補正について検討すると、この補正は、補正前は限定されていなかった「グローバルカラム選択信号」の用途を、補正により「上記読み出し増幅器の選択に用いられる」ことに限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の「その下流に接続された駆動部（Ｄ）を介して」という構成、及び「上記読み出し増幅器の選択に用いられるグローバルカラム選択信号」という構成は、いずれも願書に最初に添付した明細書又は図面に記載されているから、補正事項１についての補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（１−２）補正事項２
　補正事項２について検討すると、この補正は、補正前は限定されていなかった「ローカルカラム選択信号」の用途を、補正により「上記ビット線のペアの選択に用いられる」ことに限定するものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「上記ビット線のペアの選択に用いられるローカルカラム選択信号」という構成は、願書に最初に添付した明細書又は図面に記載されているから、補正事項２についての補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
　以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たすものであり、かつ、同法同条第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の特許請求の範囲に記載されている事項により特定される発明の独立特許要件、すなわち、当該発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、更に検討を進める。
　
（２）独立特許要件についての検討
（２−１）補正発明
　補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記第２．１．の「（補正後）」の箇所に記載されたとおりのものである。
（２−２）刊行物に記載された発明
（２−２−１）本願の優先日前に国内において頒布され、原査定の拒絶の理由に引用された特開平６−２４３６９０号公報（以下、「刊行物」という。）には、図５ないし図８とともに、以下の事項が記載されている（ここにおいて、下線部は、特に留意すべき点を示すため、当合議体において加えたものである。）。
　
　「【００２３】
図６は、強誘電体メモリ回路
　「【００２５】図８は、図６のメモリ回路の情報読み出し動作波形を示す、本発明の一実施例である。コントロール回路ＭＣＴＬｂへの第一のアドレスストローブ信号／ＣＳ１がロウレベルになると、
アドレス信号Ａ０〜ＡＮがデータ線の選択アドレスとして取り込まれ、信号ＡＤｂさらにはＹＤｂ１、ＹＤｂ１２等を発生する。これと並行して信号線たとえばＰＣＳｂ１をロウレベルにして、データ線電位をＶＤＤ／２のフローティング状態にする。この後、信号線ＹＥｂ０をハイレベルにすると、たとえば信号線ＹＤｂ１で選択されたデータ線対ＤＬｂ１、ＤＢｂ１のみがスイッチＳＷｂ１によりセンスアンプＳＡｂ１に接続される。
モリセルＭＣｂｉ１およびＭＢｂｉ１の強誘電体キャパシタには反対方向の分極が書き込んであるので
ＤＬｂ１とＤＢｂ１との電位差を、センスアンプＳＡｂ１により検知するため、信号線Ｐ１ｂをハイレベルにする。この結果、ＹＤｂ１２で選択されたセンスアンプＳＡｂ１のみが活性化され、ＤＬｂ１、ＤＢｂ１の一方をＶＤＤに、他方を０Ｖに増幅する。
　
（２−２−２）ここにおいて、図６の記載から、スイッチＳＷｂ１は、一対のトランジタから構成されており、各データ線対（「ＤＬｂ１」及び「ＤＢｂ１」、並びに「ＤＬｂ２」及び「ＤＢｂ２」等）毎に多数設けられていることは明らかである。
　
　また、図６の記載から、「センスアンプＳＡｂ１」には、該「センスアンプＳＡｂ１」の動作を制御するためのトランジスタで構成されたスイッチが設けられており、このスイッチを構成するトランジスタの制御電極には、「タイミング信号Ｐ１ｂ」と「信号ＹＤｂ１２」のＮＡＮＤ論理信号を生成する「ＮＡＮＤ回路」の出力信号が供給されている。
　
（２−２−３）よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「強誘電体メモリ回路において、
　それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対にメモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２を連結する複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２と、
　Ｙアドレス信号ＡＤｂがデータ線の選択アドレスとして取り込まれ、信号ＹＤｂ１２、信号ＹＤｂ１及び信号ＹＤｂ２等を発生するＹデコーダＹＤＥＣｂと、
　前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１とを有し、　
　前記一対のトランジタからなるスイッチＳＷｂ１は、タイミング信号ＹＥｂ０と前記信号ＹＤｂ１、タイミング信号ＹＥｂ０と前記信号ＹＤｂ２のＡＮＤ論理信号によって動作し、対応するデータ線対のみを前記センスアンプＳＡｂ１のノード対に接続し、
　前記センスアンプＳＡｂ１には、該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチが設けられており、このスイッチを構成するトランジスタの制御電極には、タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路の出力信号が供給されており、前記センスアンプＳＡｂ１が動作状態となると、選択されたデータ線対の電位差を検知増幅し、
　前記スイッチＳＷＳＡｂ１は、タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路によって、オンオフが制御されて、前記センスアンプＳＡｂ１のノード対を選択的に入出力線対に接続することを特徴とする強誘電体メモリ回路。」
　
（２−３）対比
（２−３−１）補正発明と刊行物発明とを対比すると、まず、刊行物発明の「強誘電体メモリ回路」は、集積回路で作られていることは明らかであるので、補正発明の「集積メモリー」に相当している。
　
（２−３−２）刊行物発明の「それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対に」「連結する」は、補正発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており」に対応している。
　また、刊行物発明の「複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」は、刊行物発明の「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２」からデータを読み出すためのデータ伝送用又は、刊行物発明の「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにＭＣｂｉ２及びメモリセルＭＢｂｉ２」へデータを書き込むためのデータ伝送用として機能していることは明らかである。
　よって、刊行物発明の「それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対にメモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２を連結する複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」は、補正発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）」に対応しており、両者は、「それぞれスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し」ている点で共通している。
　
（２−３−３）刊行物発明の「前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１」、「該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチ」、「タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路」、及び「タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路」は、刊行物発明の「センスアンプＳＡｂ１」及び「データ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」を経由して行われる、「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２」へのライトアクセスまたはリードアクセスを起こさせていることは明らかであるから、補正発明の「上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）」に相当している。
　また、刊行物発明の「タイミング信号Ｐ１ｂ」及び「信号ＹＤｂ１２」は、「センスアンプＳＡｂ１」をアクテイブ化するための信号であるから、刊行物発明の「前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１」、「該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチ」、「タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路」、及び「タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路」は、補正発明の「スイッチングユニット（Ｃ）」の如く、「アクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ」る構成となっていることは明らかである。
　
（２−３−４）刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１２」は、「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１」及び「信号ＹＤｂ２」のいずれかがアクテイブの時に、アクテイブな状態になっていなければならないことは、刊行物の【００２５】段落の「この後、信号線ＹＥｂ０をハイレベルにすると、たとえば信号線ＹＤｂ１で選択されたデータ線対ＤＬｂ１、ＤＢｂ１のみがスイッチＳＷｂ１によりセンスアンプＳＡｂ１に接続される。」の記載等から明らかであるので、刊行物発明の「ＹデコーダＹＤＥＣｂ」には、「信号ＹＤｂ１２」を出力する第１のデコード手段、並びに「信号ＹＤｂ１２」よりも下位の「信号ＹＤｂ１」及び「信号ＹＤｂ２」をデコードする第２のデコード手段が存在していることは明らかである。
　そして、刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１２」は、「センスアンプＳＡｂ１」の選択に用いられているので、補正発明の「読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）」に相当している。
　また、刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１」及び「信号ＹＤｂ２」は、「データ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」の選択に用いられているので、補正発明の「上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）」に相当している。
　また、刊行物発明の「Ｙアドレス信号ＡＤｂ」の中の上位のアドレスは、補正発明の「アドレス信号導入用入力」に相当している。
　そして、刊行物発明の「ＹデコーダＹＤＥＣｂ」は、カラムデコーダとして機能していることは明らかであるから、刊行物発明の「Ｙアドレス信号ＡＤｂがデータ線の選択アドレスとして取り込まれ、信号ＹＤｂ１２、信号ＹＤｂ１及び信号ＹＤｂ２等を発生するＹデコーダＹＤＥＣｂ」「を有し、」は、補正発明の「第１デコーダ段（Ａ）およびｍ個の第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、その下流に接続された駆動部（Ｄ）を介して上記読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、　上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている」に対応しており、
　両者は、第１デコーダ段（Ａ）および第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、　第１デコーダ段（Ａ）は、アドレス信号導入用入力と、上記読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、　上記第１デコーダ段（Ａ）の出力は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている点で共通している。
　
（２−３−５）以上を総合すると、補正発明と刊行物発明とは、
　「集積メモリーにおいて、
　それぞれスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し、
　上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）を有し、このスイッチングユニットはアクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ、
　第１デコーダ段（Ａ）および第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、
　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、上記読み出し増幅器の選択に用いられるグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、
　上記第２デコーダ段（Ｎ）は、上記ビット線のペアの選択に用いられるローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、
　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、
　上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている集積メモリー。」である点で一致し、以下の点で相違する。　
［相違点１］
　補正発明は、「それぞれ１つのスイッチング素子（Ｔ１）」を介して、「読み出し増幅器（ＳＡ）」を「ビット線（ＢＬ０．．３）」に連結しているのに対して、刊行物発明は、「それぞれ一対のトランジタからなるスイッチＳＷｂ１」を介して、「センスアンプＳＡｂ１のノード対」を「複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」に連結している点。
　
［相違点２］
　補正発明は、「カラムデコーダ（ＤＥＣ）」を「第１デコーダ段（Ａ）」と「ｍ個の第２デコーダ段（Ｎ）」とで構成し、「上記第１デコーダ段（Ａ）は、」「その下流に接続された駆動部（Ｄ）を介して」「グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と」を「有し」ている、のに対して、刊行物発明は、そのように構成されていない点。
　
（２−４）当審の判断
（２−４−１）相違点１について
　補正発明における「１つのスイッチング素子（Ｔ１）」について発明の詳細な説明及び図面の記載をみると、発明の詳細な説明の【００１６】段落の「まず一方において、各読み出し増幅器ＳＡは、線ペア（Ｌｅｉｔｕｎｇｓｐａａｒ）Ｌ０と、ｎチャンネル・トランジスタの形態をなす各第１スイッチング素子Ｔ１とを経由し、各ビット線ペアＢＬｉである２つのビット線に連結されている。図１には、線ペアＬｉおよびビット線ペアＢＬｉにおける、それぞれ１つの線またはビット線のみが示される。ここで、実際には、ビット線ペアの各ビット線に固有の第１スイッチング素子Ｔ１が配属されている。」という記載がなされており、また、図１及び図５の記載から、補正発明の「ビット線」は、一対の「ビット線ペアＢＬｉ」であることは明らかである。
　したがって、補正発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して」における「１つ」とは、「ビット線ペアＢＬｉ」に対応した一対を意味するものであることが明らかであるから、相違点１は、実質的なものではなく、仮に実質的な相違があるとしても、当業者が適宜なし得る程度のものである。
　
（２−４−２）相違点２について
　アドレスデコーダを第１デコーダ段とｍ個の第２デコーダ段のデコーダとで構成し、前記第２デコーダ段は、上記第１デコーダ段の出力に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力とを有するように構成することは、例えば、特開昭５７−１０５８８４号公報（「特徴とする所はアドレスの下位ｍビット（ｍは自然数）を除くビット群を受けて２ｍワード線一括選択出力を生じるナンドゲートと、前記下位ビットを受けてその２ｍ種の組合せのうち１つが高レベルとなるクロックを生じる回路と、該クロックの１つを受けるｐチャンネルＭＯＳトランジスタとグランドの接続されたｎチャンネルＭＯＳトランジスタを有しそしてこれらのトランジスタの直列接続点にワード線が接続されるＣＭＯＳインバータと、各ワード線に接続されそしてゲートが前記２ｍワード線のうちの残りの（２ｍ−１）ワード線に接続された各（２ｍ−１）個のプルダウン用ｎチャンネルＭＯＳトランジスタとを備えることにある。次に図面を参照しながらこれを詳細に説明する。　第１図はＣＭＯＳメモリに使用された２分割型のデコーダを示す。」（第２頁左上欄第１行ないし第１７行）参照）、及び特開平６−８９５９１号公報（「【００１０】（実施例３）本発明の実施例３を図３に示す。図３はサブデコーダを用いて、ロウアドレス信号を２段階にデコードする場合への適用例である。ＭＤＣ（ｐ）；（ｐ＝１，・・・，Ｐ）は入力されたアドレス信号をメインデコーダでデコードした信号である。ＭＤＣ（ｐ）は隣接したＱ本のワード線グループＷＬ（ｐ，ｑ）；（ｑ＝１，・・・，Ｑ）の選択信号に相当する。メモリセルからの読出し動作では、ワード線をひとつに特定することが必要であり、同図中に点線で囲んだように、ＭＤＣ（ｐ）とロウアドレスの一部のビットをデコードした信号ＳＤＣ（ｑ）；（ｑ＝１，・・・，Ｑ）で論理をとることでこれを実現する。ＱＲ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）はＭＯＳトランジスタであり、メインデコーダの出力信号ＭＤＣ（ｐ）；（ｐ＝１，・・・，Ｐ）によって導通状態／非導通状態に制御されるスイッチとして機能する。Ｍ（ｊ，ｐ，ｑ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ），（ｑ＝１，・・・，Ｑ）はメモリセル、ＶＧ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）は擬似ＧＮＤ線、ＱＶＧ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）は擬似ＧＮＤ線のドライバである。その他の構成要素については、実施例１と同じである。」参照）に記載されているように、本願の優先日において当業者の周知技術である。
　そして、「第１デコーダ段」の出力の駆動能力を高めるために、「第１デコーダ段」の出力を「下流に接続された駆動部」を介して「グローバルカラム選択信号」とすることは、当業者が負荷の大きさ等を考慮して適宜なし得る程度のものと認めるから、刊行物発明の「ＹデコーダＹＤＥＣｂ」を、補正発明の如く、「第１デコーダ段（Ａ）」と「ｍ個の第２デコーダ段（Ｎ）」とで構成し、「上記第１デコーダ段（Ａ）は、」「その下流に接続された駆動部（Ｄ）を介して」「グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と」を「有し」ている構成とすることは、当業者が容易になし得たものである。
　
　したがって、補正発明は、上記周知技術を参酌することにより、刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができるものではない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。　
　
４．補正の却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年３月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年３月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、上記第２．１．の「（補正前）」の箇所に記載されたとおりのものである。
　
第４．刊行物に記載された発明
　刊行物の特開平６−２４３６９０号公報には、第２．３．（２）（２−２）（２−２−３）に記載したとおりの以下の発明が記載されているものと認められる。
　「強誘電体メモリ回路において、
　それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対にメモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２を連結する複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２と、
　Ｙアドレス信号ＡＤｂがデータ線の選択アドレスとして取り込まれ、信号ＹＤｂ１２、信号ＹＤｂ１及び信号ＹＤｂ２等を発生するＹデコーダＹＤＥＣｂと、
　前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１とを有し、　
　前記一対のトランジタからなるスイッチＳＷｂ１は、タイミング信号ＹＥｂ０と前記信号ＹＤｂ１、タイミング信号ＹＥｂ０と前記信号ＹＤｂ２のＡＮＤ論理信号によって動作し、対応するデータ線対のみを前記センスアンプＳＡｂ１のノード対に接続し、
　前記センスアンプＳＡｂ１には、該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチが設けられており、このスイッチを構成するトランジスタの制御電極には、タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路の出力信号が供給されており、前記センスアンプＳＡｂ１が動作状態となると、選択されたデータ線対の電位差を検知増幅し、
　前記スイッチＳＷＳＡｂ１は、タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路によって、オンオフが制御されて、前記センスアンプＳＡｂ１のノード対を選択的に入出力線対に接続することを特徴とする強誘電体メモリ回路。」
　
第５．対比
１．本願発明と刊行物発明とを対比すると、まず、刊行物発明の「強誘電体メモリ回路」は、集積回路で作られていることは明らかであるので、本願発明の「集積メモリー」に相当している。
　
２．刊行物発明の「それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対に」「連結する」は、本願発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており」に対応している。
　また、刊行物発明の「複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」は、刊行物発明の「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２」からデータを読み出すためのデータ伝送用又は、刊行物発明の「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにＭＣｂｉ２及びメモリセルＭＢｂｉ２」へデータを書き込むためのデータ伝送用として機能していることは明らかである。
　よって、刊行物発明の「それぞれ一対のトランジタからなるスイッチＳＷｂ１を介して、センスアンプＳＡｂ１のノード対にメモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２を連結する複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」は、本願発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）」に対応しており、両者は、「それぞれスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し」ている点で共通している。
　
３．刊行物発明の「前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１」、「該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチ」、「タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路」、及び「タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路」は、刊行物発明の「センスアンプＳＡｂ１」及び「データ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」を経由して行われる、「メモリセルＭＣｂｉ１及びメモリセルＭＢｂｉ１、並びにメモリセルＭＣｂｉ２及びメモリセルＭＢｂｉ２」へのライトアクセスまたはリードアクセスを起こさせていることは明らかであるから、本願発明の「上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）」に相当している。
　また、刊行物発明の「タイミング信号Ｐ１ｂ」及び「信号ＹＤｂ１２」は、「センスアンプＳＡｂ１」をアクテイブ化するための信号であるから、刊行物発明の「前記センスアンプＳＡｂ１のノード対を入出力線対に接続するスイッチＳＷＳＡｂ１」、「該センスアンプＳＡｂ１の動作を選択的に制御するためのトランジスタで構成されたスイッチ」、「タイミング信号ＹＥｂ１と前記信号ＹＤｂ１２とのＡＮＤ論理信号を生成するＡＮＤ回路」、及び「タイミング信号Ｐ１ｂと前記信号ＹＤｂ１２のＮＡＮＤ論理信号を生成するＮＡＮＤ回路」は、本願発明の「スイッチングユニット（Ｃ）」の如く、「アクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ」る構成となっていることは明らかである。
　
４．刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１２」は、「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１」及び「信号ＹＤｂ２」のいずれかがアクテイブの時に、アクテイブな状態になっていなければならないことは、刊行物の【００２５】段落の「この後、信号線ＹＥｂ０をハイレベルにすると、たとえば信号線ＹＤｂ１で選択されたデータ線対ＤＬｂ１、ＤＢｂ１のみがスイッチＳＷｂ１によりセンスアンプＳＡｂ１に接続される。」の記載等から明らかであるので、刊行物発明の「ＹデコーダＹＤＥＣｂ」には、「信号ＹＤｂ１２」を出力する第１のデコード手段、並びに「信号ＹＤｂ１２」よりも下位の「信号ＹＤｂ１」及び「信号ＹＤｂ２」をデコードする第２のデコード手段が存在していることは明らかである。
　そして、刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１２」は、「センスアンプＳＡｂ１」の選択に用いられているので、本願発明の「グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）」に相当している。
　また、刊行物発明の「ＹデコーダＹＤＥＣｂ」から出力される「信号ＹＤｂ１」及び「信号ＹＤｂ２」は、「データ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」の選択に用いられているので、本願発明の「ローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）」に相当している。
　また、刊行物発明の「Ｙアドレス信号ＡＤｂ」の中の上位のアドレスは、本願発明の「アドレス信号導入用入力」に相当している。
　そして、刊行物発明の「ＹデコーダＹＤＥＣｂ」は、カラムデコーダとして機能していることは明らかであるから、刊行物発明の「Ｙアドレス信号ＡＤｂがデータ線の選択アドレスとして取り込まれ、信号ＹＤｂ１２、信号ＹＤｂ１及び信号ＹＤｂ２等を発生するＹデコーダＹＤＥＣｂ」「を有し、」は、本願発明の「第１デコーダ段（Ａ）およびｍ個の第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、負荷側に接続された駆動部（Ｄ）を介してグローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と、ローカルカラム選択信号を出力する出力（ＬＣＳＬ０..３）とを有し、　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０..３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、　上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている」に対応しており、
　両者は、第１デコーダ段（Ａ）および第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、　第１デコーダ段（Ａ）は、アドレス信号導入用入力と、グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、ローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、　上記第１デコーダ段（Ａ）の出力は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている点で共通している。
　
５．以上を総合すると、本願発明と刊行物発明とは、
　「集積メモリーにおいて、
　それぞれスイッチング素子（Ｔ１）を介して読み出し増幅器（ＳＡ）の入力に連結されており、連結されているメモリーセル（ＭＣ）からのデータ伝送、またはそのメモリーセルへのデータ伝送のためのｍ＞１のビット線（ＢＬ０．．３）を有し、
　上記読み出し増幅器（ＳＡ）および上記ビット線（ＢＬ０．．３）を経由しておこなわれる、メモリーセルへのライトアクセスまたはリードアクセスを起こさせるためのスイッチングユニット（Ｃ）を有し、このスイッチングユニットはアクティブ化入力を有し、この入力によりスイッチングユニットはアクティブ状態へ転換することができ、
　第１デコーダ段（Ａ）および第２デコーダ段（Ｎ）をもつカラムデコーダ（ＤＥＣ）を有しており、
　上記第１デコーダ段（Ａ）は、アドレス信号導入用入力と、グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、
　上記第２デコーダ段（Ｎ）は、ローカルカラム選択信号を出力する出力（ＬＣＳＬ０．．３）とを有し、
　上記第２デコーダ段（Ｎ）の出力（ＬＣＳＬ０．．３）は、上記各スイッチング素子（Ｔ１）の制御入力に連結され、
 上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）は、上記スイッチングユニット（Ｃ）のアクティブ化入力に連結されている集積メモリー。」である点で一致し、以下の点で相違する。　
　
［相違点１］
　本願発明は、「それぞれ１つのスイッチング素子（Ｔ１）」を介して、「読み出し増幅器（ＳＡ）」を「ビット線（ＢＬ０．．３）」に連結しているのに対して、刊行物発明は、「それぞれ一対のトランジタからなるスイッチＳＷｂ１」を介して、「センスアンプＳＡｂ１のノード対」を「複数のデータ線対ＤＬｂ１及びＤＢｂ１、並びにＤＬｂ２及びＤＢｂ２」に連結している点。
　
［相違点２］
　本願発明は、「カラムデコーダ（ＤＥＣ）」を「第１デコーダ段（Ａ）」と「ｍ個の第２デコーダ段（Ｎ）」とで構成し、「上記第１デコーダ段（Ａ）は、」「負荷側に接続された駆動部（Ｄ）を介して」「グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と」を「有し」ている、のに対して、刊行物発明は、そのように構成されていない点。
　
第６．当審の判断
１．相違点１について
　本願発明における「１つのスイッチング素子（Ｔ１）」について発明の詳細な説明及び図面の記載をみると、発明の詳細な説明の【００１６】段落の「まず一方において、各読み出し増幅器ＳＡは、線ペア（Ｌｅｉｔｕｎｇｓｐａａｒ）Ｌ０と、ｎチャンネル・トランジスタの形態をなす各第１スイッチング素子Ｔ１とを経由し、各ビット線ペアＢＬｉである２つのビット線に連結されている。図１には、線ペアＬｉおよびビット線ペアＢＬｉにおける、それぞれ１つの線またはビット線のみが示される。ここで、実際には、ビット線ペアの各ビット線に固有の第１スイッチング素子Ｔ１が配属されている。」という記載がなされており、また、図１及び図５の記載から、本願発明の「ビット線」は、一対の「ビット線ペアＢＬｉ」であることは明らかである。
　したがって、本願発明の「それぞれ１つのスイッチング素子（Ｔ１）を介して」における「１つ」とは、「ビット線ペアＢＬｉ」に対応した一対を意味するものであることが明らかであるから、相違点１は、実質的なものではなく、仮に実質的な相違があるとしても、当業者が適宜なし得る程度のものである。
　
２．相違点２について
　アドレスデコーダを第１デコーダ段とｍ個の第２デコーダ段のデコーダとで構成し、前記第２デコーダ段は、上記第１デコーダ段の出力に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力とを有するように構成することは、例えば、特開昭５７−１０５８８４号公報（「特徴とする所はアドレスの下位ｍビット（ｍは自然数）を除くビット群を受けて２ｍワード線一括選択出力を生じるナンドゲートと、前記下位ビットを受けてその２ｍ種の組合せのうち１つが高レベルとなるクロックを生じる回路と、該クロックの１つを受けるｐチャンネルＭＯＳトランジスタとグランドの接続されたｎチャンネルＭＯＳトランジスタを有しそしてこれらのトランジスタの直列接続点にワード線が接続されるＣＭＯＳインバータと、各ワード線に接続されそしてゲートが前記２ｍワード線のうちの残りの（２ｍ−１）ワード線に接続された各（２ｍ−１）個のプルダウン用ｎチャンネルＭＯＳトランジスタとを備えることにある。次に図面を参照しながらこれを詳細に説明する。　第１図はＣＭＯＳメモリに使用された２分割型のデコーダを示す。」（第２頁左上欄第１行ないし第１７行）参照）、及び特開平６−８９５９１号公報（「【００１０】（実施例３）本発明の実施例３を図３に示す。図３はサブデコーダを用いて、ロウアドレス信号を２段階にデコードする場合への適用例である。ＭＤＣ（ｐ）；（ｐ＝１，・・・，Ｐ）は入力されたアドレス信号をメインデコーダでデコードした信号である。ＭＤＣ（ｐ）は隣接したＱ本のワード線グループＷＬ（ｐ，ｑ）；（ｑ＝１，・・・，Ｑ）の選択信号に相当する。メモリセルからの読出し動作では、ワード線をひとつに特定することが必要であり、同図中に点線で囲んだように、ＭＤＣ（ｐ）とロウアドレスの一部のビットをデコードした信号ＳＤＣ（ｑ）；（ｑ＝１，・・・，Ｑ）で論理をとることでこれを実現する。ＱＲ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）はＭＯＳトランジスタであり、メインデコーダの出力信号ＭＤＣ（ｐ）；（ｐ＝１，・・・，Ｐ）によって導通状態／非導通状態に制御されるスイッチとして機能する。Ｍ（ｊ，ｐ，ｑ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ），（ｑ＝１，・・・，Ｑ）はメモリセル、ＶＧ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）は擬似ＧＮＤ線、ＱＶＧ（ｊ，ｐ）；（ｊ＝１，・・・，Ｊ），（ｐ＝１，・・・，Ｐ）は擬似ＧＮＤ線のドライバである。その他の構成要素については、実施例１と同じである。」参照）に記載されているように、本願の優先日において当業者の周知技術である。
　そして、「第１デコーダ段」の出力の駆動能力を高めるために、「第１デコーダ段」の出力を「負荷側に接続された駆動部」を介して「グローバルカラム選択信号」とすることは、当業者が負荷の大きさ等を考慮して適宜なし得る程度のものと認めるから、刊行物発明の「ＹデコーダＹＤＥＣｂ」を、本願発明の如く、「第１デコーダ段（Ａ）」と「ｍ個の第２デコーダ段（Ｎ）」とで構成し、「上記第１デコーダ段（Ａ）は、」「負荷側に接続された駆動部（Ｄ）を介して」「グローバルカラム選択信号を出力する出力（ＧＣＳＬ０）とを有し、　上記第２デコーダ段（Ｎ）は、上記第１デコーダ段（Ａ）の出力（ＧＣＳＬ０）に連結されている入力と、別のアドレス信号導入用の少なくとも１つの別の入力と」を「有し」ている構成とすることは、当業者が容易になし得たものである。
　
　したがって、本願発明は、上記周知技術を参酌することにより、刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし４に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。