(57)【特許請求の範囲】
【請求項１】
入力されたディジタル信号を遅延させる第１の遅延手段と、
前記第１の遅延手段により遅延されたディジタル信号を遅延させる第２の遅延手段と、
前記入力されたディジタル信号と、前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差でない場合に、前記第１の遅延手段についての遅延量を変化させる補正手段と、
前記第１の遅延手段で遅延されたディジタル信号を出力する出力手段とを有し、
前記補正手段は、前記第２の遅延手段についての遅延量の変化をさらに行うこと
を特徴とする遅延量補正回路。
【請求項２】
入力されたディジタル信号を遅延させる第１の遅延手段と、
前記第１の遅延手段により遅延されたディジタル信号を遅延させる第２の遅延手段と、
前記入力されたディジタル信号と、前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差でない場合に、前記第１の遅延手段についての遅延量を変化させる補正手段と、
前記第１の遅延手段で遅延されたディジタル信号を出力する出力手段とを有し、
前記補正手段は、
前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差より大きいか小さいかを判断する比較器と、
前記比較器の結果、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が前記予め定めた位相差より大きいときには、前記遅延量を小さくするように変化させ、前記位相差が前記予め定めた位相差より小さいときには、前記遅延量を大きくするように変化させる制御回路とを備えること
を特徴とする遅延量補正回路。
【請求項３】
請求項１に記載の遅延量補正回路において、
前記補正手段は、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差より大きいか小さいかを判断する比較器と、
前記比較器の結果、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が前記予め定めた位相差より大きいときには、前記遅延量を小さくするように変化させ、前記位相差が前記予め定めた位相差より小さいときには、前記遅延量を大きくするように変化させる制御回路とを備えること
を特徴とする遅延量補正回路。
【請求項４】
入力されたディジタル信号を遅延させる第１の遅延手段と、
前記第１の遅延手段により遅延されたディジタル信号を遅延させる第２の遅延手段と、
前記入力されたディジタル信号と、前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差でない場合に、前記第１の遅延手段についての遅延量を変化させる補正手段と、
前記第１の遅延手段で遅延されたディジタル信号を出力する出力手段とを有し、
前記補正手段は、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差より大きいか小さいかを判断する比較器と、前記比較器の結果、同じ結果が予め定めた回数連続したこと検出するカウンタとを備え、
前記カウンタにより、前記比較器の結果が、予め定めた回数連続したことを検出したときであって、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が前記予め定めた位相差より大きいときには、前記遅延量を小さくするように変化させ、前記位相差が前記予め定めた位相差より小さいときには、前記遅延量を大きくするように変化させる制御回路とを備えること
を特徴とする遅延量補正回路。
【請求項５】
請求項１に記載の遅延量補正回路において、
前記補正手段は、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差より大きいか小さいかを判断する比較器と、前記比較器の結果、同じ結果が予め定めた回数連続したこと検出するカウンタとを備え、
前記カウンタにより、前記比較器の結果が、予め定めた回数連続したことを検出したときであって、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が前記予め定めた位相差より大きいときには、前記遅延量を小さくするように変化させ、前記位相差が前記予め定めた位相差より小さいときには、前記遅延量を大きくするように変化させる制御回路とを備えることを特徴とする遅延量補正回路。
【請求項６】
請求項２、３、４または５に記載の遅延量補正回路において、
前記比較器は、フリップフロップであることを特徴とする遅延量補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータの高速伝送におけるタイミング調整に関し、特にＡＴＭ交換機等の遅延量を補正する回路に関するものである。
【０００２】
【従来の技術】
従来の技術は、特開平７−１５４０５号公報の「デジタル伝送路試験方式およびデジタル伝送路試験システム」に記載されているものがある。
【０００３】
以下この技術を説明する。図１１に、従来例の伝送方式を示す。図１１は、送信側からのデータにクロックを並送させる伝送方式を示している。
【０００４】
以下、動作および回路構成について説明する。図１１に示す送信側ＬＳＩ４において、フレーム信号に同期した内部論理からのデータ（ＤＡＴＡ）を最終段フリップフロップ１においてクロック（ＣＬＫ）によりリタイミングを行う。このリタイミングを行ったクロックおよびデータを出力バッファ３を介してそれぞれ出力し、伝送線路５を伝搬して受信側ＬＳＩ１２に入力される。ここで、入力されたデータの変化点と、クロックの立ち上がり変化点（立上りエッジ）が同位相の場合、受信側ＬＳＩではデータを取り込むためにクロックの位相を調整する必要がある。すなわち、クロックを遅延素子２０によって取り込み可能な位相に遅らせて、データの取り込みを行う。
【０００５】
【発明が解決しようとする課題】
ネットワークの高速、広帯域への発展により、高速、広帯域ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ  Ｓｅｒｖｉｃｅｓ  Ｄｉｇｉｔａｌ  Ｎｅｔｗｏｒｋ）の需要が拡大している。高速、広帯域ＩＳＤＮを可能にするＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）交換方式においては、複数のＡＴＭ端末からの信号の切り換えを行うＡＴＭ交換機の大容量化が必須である。
【０００６】
装置を大容量化し、且つ、装置規模の増大なく装置の小型化を実現するには、装置に適用するＬＳＩ当たりの論理規模を増大することが必須である。そのためには、高集積が可能なＣＭＯＳ  ＬＳＩを適用して、装置を構成する必要がある。
【０００７】
また、ＡＴＭ交換機は、各ユニット毎に異なるクロック源を持つため、ユニット間のデータ伝送はクロックを並送させる方式が一般的である。このときＬＳＩ、基板、バックボードのピン数不足により、データをパラレル／シリアル（並列／直列）変換してデータ伝送を行う。シリアル変換されたデータ伝送は高速伝送が要求される。例えば、４：１のパラレル／シリアル変換回路によってピン数を低減した場合、シリアルデータはパラレルデータ時の４倍の伝送速度が要求される。そのため、ＡＴＭ交換機においては、高集積可能なＣＭＯＳゲートアレイを用いて高速伝送を行うことが、装置実現における課題となる。
【０００８】
伝送速度を制限する要因は、配線長差によるスキュー、データのパターン依存性ジッタ、伝送線路での波形劣化、遅延素子２０の遅延量変動などである。これら要因によってタイミングマージンが減少される。
【０００９】
前記従来例の構成において、クロックの位相を遅らせる遅延素子２０を、ＣＭＯＳゲートアレイで実現するには、ＣＭＯＳゲートを遅延素子として用いる方法があるが、ＣＭＯＳゲートはプロセス、温度・電源変動の影響により、遅延量が大幅に変動する問題がある。これにより受信側フリップフロップのタイミングマージンが減少するため、伝送速度が数十Ｍｂｉｔ／ｓ程度に制限される。
そこで本発明は、遅延量の変動を低減させる遅延量補正回路、ＡＴＭ交換機および遅延量補正方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、前記課題を解決するために、入力されたディジタル信号を遅延させる第１の遅延手段と、前記第１の遅延手段により遅延されたディジタル信号を遅延させる第２の遅延手段と、前記入力されたディジタル信号と、前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差でない場合に、前記第１の遅延手段についての遅延量を変化させる補正手段と、前記第１の遅延手段で遅延されたディジタル信号を出力する出力手段とを有する。例えば、第１および第２の遅延手段の遅延量を同じになるように補正する場合には、出力手段から出力されるディジタル信号と第１の遅延手段により遅延されたディジタル信号とは、前記予め定めた位相差の半分の位相差になるように制御できる。例えば、入力されたディジタル信号がクロックのとき、このクロックの信号の変化点と次の変化点の中間位置で立ち上がるような信号に補正されたものとなる。これにより、変動する位相差に合わせて遅延量を補正することができ、遅延量の変動を低減させることができる。
【００１１】
より具体的に、前記補正手段は、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が予め定めた位相差より大きいか小さいかを判断する比較器と、前記比較器の結果、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相差が前記予め定めた位相差より大きいときには、前記遅延量を小さくするように変化させ、前記位相差が前記予め定めた位相差より小さいときには、前記遅延量を大きくするように変化させる制御回路とを備える。この場合、前記補正手段は、前記比較器の結果、同じ結果が、予め定めた回数連続したこと検出するをカウンタをさらに備え、前記制御回路は、前記カウンタにより、前記比較器の結果が、予め定めた回数連続したことを検出したときに前記遅延量の変化の制御を実行するようにしてもよい。前記比較器は、フリップフロップで構成することができる。
【００１２】
また、他の解決手段としては、入力されたディジタル信号を遅延させる第１の遅延手段と、前記第１の遅延手段により遅延されたディジタル信号を遅延させる第２の遅延手段と、前記入力されたディジタル信号と前記第２の遅延手段により遅延されたディジタル信号との位相を検出し、当該検出した位相の統計に従って前記遅延量の変化を行う補正手段とを有するようにしてもよい。
【００１３】
これらの遅延量補正回路は、ＡＴＭ交換機などの高速伝送におけるクロックなどのタイミング調整に利用することができる。
【００１４】
本発明によれば、遅延量の変動を低減させる遅延量補正回路を実現することができ、さらに高集積で且つ高速信号の伝送を可能とすることで装置の大容量・高速化を実現することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係る第１の実施の形態を図１〜図９を用いて説明する。
【００１６】
まず、本発明を適用したデータ伝送方式について図９を用いて説明する。図９に示す様に、ＬＳＩ間でのデータ伝送は、伝送するデータにクロックを並送させるクロック並送方式である。ここで、並送するクロックは、２分周回路２によりデータ変化周期の１／２の周期を持つ分周クロックを並送させる。これは、通常クロックはＮＲＺ（Ｎｏｔ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）であり、データは、ＮＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）であるため、クロックの周波数は、データ周波数の２倍である。そのため、伝送線路５では、データ伝送速度の２倍の周波数帯域が必要である。併走するクロックを２分周する事で、クロックはデータと同じ周波数となるため、伝送線路５での周波数帯域を上げずにデータ伝送速度を２倍とすることができる。
【００１７】
送信されたデータは、受信側フリップフロップ７に入力され、並送された分周クロックは、可変遅延回路９に入力される。データの取り込みは、可変遅延回路９通過後の遅延クロックで行う。前述した様にＣＭＯＳゲートは遅延変動量が多いため、補正回路１１からの制御信号により可変遅延回路９の遅延量の補正を行う構成とする。
【００１８】
次に、第１の実施の形態の受信側における構成を、図１を用いて説明する。図１は、遅延量補正回路の構成を示している。遅延量補正回路は、受信側ＬＳＩ１２として構成され、並送されたクロックの位相を遅延させる第１および第２の遅延手段３３、３４と、入力されたディジタル信号と、第２の遅延手段３４により遅延されたディジタル信号との位相差が予め定めた位相差でない場合を検出する位相検出手段３５と、遅延手段３３、３４の遅延量を制御する補正・制御手段３６とを備えている。これらの手段を用いてクロックの位相を検出し、データに対するクロックの遅延量が一定となるように補正を行う。
【００１９】
以下に、遅延量補正回路の構成及び動作について、図２〜図６を用いて説明する。本発明における補正方式は、入力されたクロックを２段階で遅延させ、遅延させたクロックの“Ｈ”または“Ｌ”のレベルを判定して、可変遅延回路の遅延量を増減させ、遅延量を、予め定めた位相差であるデータ周期と同じに設定する。図３は、第１の実施の形態における回路構成を示している。遅延量補正回路は、第１および第２の遅延手段である可変遅延回路９、１０と、入力されたクロックと可変遅延回路２により遅延されたクロックとの位相差が予め定めた位相差（本実施の形態においては、逆位相）より大きいか小さいかを判断する比較器１３と、比較器の結果、同じ結果が、予め定めた回数連続したこと検出するカウンタ１４と、カウンタにより、比較器の結果が、予め定めた回数連続したことを検出したときに遅延量を変化させる制御回路１７とを備える。
【００２０】
次に、機能毎の回路構成について説明する。
【００２１】
可変遅延回路９、１０は、ゲート切替え型の構成である。図４に可変遅延回路９、１０の構成を示す。図４（ａ）および（ｂ）の構成ともに、遅延量（ディレイ）の少ないＣＭＯＳゲート１８を、複数個縦列に多段接続し、各々のゲート出力をセレクタ１９に入力する構成としている。セレクタ１９は、制御回路１７からの切り替え信号によって各ゲート出力の内のいずれか一つを選択することで遅延量の可変を行う。本実施の形態においては、可変遅延回路９、１０の遅延量は、同一となるように制御される。
【００２２】
図３に示す比較器１３は、フリップフロップで構成され、入力されたクロックをデータ入力として、可変遅延回路９、１０通過後の遅延クロックにてリタイミングを行い、フリップフロップの出力レベルによって位相判定を行う。比較器１３は、入力されたクロックと、可変遅延回路９、１０通過後の遅延クロックとの位相が逆位相でない場合を判定し、出力が“Ｈ”レベル時は、遅延クロックの遅延量が少ないと判定し、出力が“Ｌ”レベル時は、遅延クロックの遅延量が多いと判定する。
【００２３】
比較器１３の出力は、正負出力毎に設けたカウンタ１４に入力される。。図５に、２ｂｉｔカウンタの構成を示す。比較器１３においてデータの変化点付近をリタイミングすると、逆位相になったとき、フリップフロップ出力が不定出力（メタステーブル）となる場合がある。この状態では、遅延クロックの位相を誤判定する可能性があり、これを防止するため、予め定めた回数ＨまたはＬが連続する回数を計数するカウンタ１４を備える。カウンタ１４は入力クロックに同期して動作し、入力が“Ｈ”レベルの時のみカウントアップを行い、“Ｌ”レベル入力時はカウンタ値を初期値すなわち“００”にする。“Ｈ”レベルが連続して入力されカウンタ値が“１１”の時のみクロックに同期したオーバーフロー信号（ＣＯ信号）を出力し、このオーバーフロー出力を判定結果とする。従って比較器１３が“Ｈ”レベルまたは“Ｌ”レベル（フリップフロップの負出力が“Ｈ”）が４回連続して出力された時のみ判定結果を出力する。
【００２４】
以上の比較器１３及びカウンタ１４の判定の結果、入力されたクロックに対して遅延クロックの位相が遅れの場合（遅延量が少ない）は、遅延量増加させるためＵＰ信号を出力し、進みの場合（遅延量が多い）は、遅延量減少させるためＤＯＷＮ信号を出力する。上記以外の場合は遅延量保持を示すＨＯＬＤ信号を出力する。
【００２５】
なお、本実施の形態は、２ｂｉｔカウンタで構成しているが、カウンタのｂｉｔ数はゲート規模、制御時間とのトレードオフにより、ｂｉｔ数を増やしても同様の効果を得ることができる。
【００２６】
また、図６に、制御回路１７の構成を示す。制御回路１７は、可変遅延回路９、１０のゲート段数と同じ数のレジスタ２３を持つシフトレジスタで構成され、上記遅延クロック位相の判定結果（ＵＰ、ＤＯＷＮ、ＨＯＬＤ信号）によってシフトを行う。レジスタ２３はすべて入力されたクロックに同期して動作し、出力は可変遅延回路の切替え信号として入力される。このとき各々のレジスタ２３の出力は、常に１ｂｉｔのみ変化し、これにより、可変遅延回路９、１０においての信号切り替え時のハザードを防止する。各々のレジスタにおいての動作を以下に示す。
【００２７】
・ＵＰ信号入力時：Ｑｎ−１＝１（下位ｂｉｔ）のときＱｎ＝１にする（右シフト）
・ＤＯＷＮ信号入力時：Ｑｎ＋１＝０（上位ｂｉｔ）のときＱｎ＝０にする（左シフト）
・ＨＯＬＤ信号入力時：Ｑｎ＝Ｑｎにする（値を保持）
つぎに、本実施の形態における動作を、図２を用いて説明する。図２は、本実施の形態の動作概要を示したタイミングチャートである。
【００２８】
図示するように遅延クロック（ｄ）の位相判定、遅延量の増減を繰り返し行うと、遅延クロック（ｄ）の位相は、入力されたクロック（ｂ）の立ち下がりエッジ付近、すなわち入力されたクロックの逆位相に落ち着く。遅延クロック（ｄ）は、可変遅延回路９、１０を通過したものであり、可変遅延回路９、１０の遅延量を同一にすれば、可変遅延回路９の出力クロック（ｃ）の位相は、遅延クロックの遅延量の半分の位相である。すなわちデータ周期をＴとすると、遅延量Ｄ≒（Ｔ／２）となる。データ（ａ）の取り込みはこの可変遅延回路９の出力クロック（ｃ）で行うため、クロックの立ち上がりエッジは、データ変化周期Ｔの半分付近となり、フリップフロップのセットアップ・ホールド時間を満たすためデータ取り込みが可能となる。
【００２９】
以下、本発明の補正方式を用いた時の遅延精度について説明する。
【００３０】
遅延精度は、可変遅延回路の分解能と補正回路の遅延設定誤差によって決まる。遅延分解能は、１段当たりのゲート遅延であり、遅延設定誤差は、比較器のフリップフロップのセットアップとホールド時間の和である。遅延分解能をＤｉ、フリップフロップのセットアップとホールド時間の和を（ｓｅｔｕｐ＋ｈｏｌｄ）とすると、遅延精度Ｄａは以下の式で示すことができる。
【００３１】
【数１】
0003581584.tif 000002
例えば、遅延分解能Ｄｉ＝１００［ｐｓ］、セットアップとホールド時間の和ｓｅｔｕｐ＋ｈｏｌｄ＝４００［ｐｓ］とすると、遅延精度Ｄａ＝５００［ｐｓ］となる。
【００３２】
以上のように、本発明によれば、遅延回路の遅延量を簡易なディジタル回路で補正することにより遅延変動の少ない遅延回路をＣＭＯＳゲートアレイで実現できる。これにより高速伝送が可能になる。
【００３３】
つぎに、本発明にかかる第２の実施の形態を、図７を用いて説明する。第２の実施の形態においては、図１で示した遅延補正構成のうち、遅延手段の一つを固定遅延３７とした構成としている。第１の実施の形態で示した様に、位相検出手段３５、補正・制御手段３６によって、遅延手段３３、固定遅延３７の出力すなわち位相検出手段３５に入力されるクロックの位相は、遅延される前の位相に対して、データ周期分だけ遅れた位相に制御される。
【００３４】
図１において、同じ遅延量の遅延手段を２段使用した場合には、１段目の遅延手段３３出力の位相は、データ周期の半分だけ遅れた位相となるが、図７に示す構成では、固定遅延３７の遅延量によって１段目出力の位相をあらかじめ定めた位相に決めておくことができる。
【００３５】
つぎに、本発明にかかる第３の実施の形態を、図８を用いて説明する。第３の実施の形態においては、図８に示すように、受信側ＬＳＩ１２において、データ入力側に遅延手段３８を備えた構成としている。この構成においても、第１の実施の形態と同様に、位相検出手段３５の入力におけるクロックの位相をデータの周期分遅らせる様に遅延量の制御を行なう。遅延手段３８ではデータ周期の半分の遅延量となるため、クロックに対してデータの位相を遅らせてフリップフロップ７でデータ取り込みを行なうことができる。
【００３６】
以上の様に、遅延回路出力の位相を位相検出手段３５で検出し、補正・制御手段にて常に一定の遅延量となるように制御を行なうことで、フリップフロップ７に入力されるデータとクロックの位相関係を調整することができる。
【００３７】
つぎに、本発明にかかる第４の実施の形態を、図１０を用いて説明する。図１０は、第１〜３の実施の形態における遅延量補正回路を利用して、高速データ伝送を可能にしたＡＴＭ交換機の構成図を示している。前述したようにＡＴＭ交換機では、高速、広帯域ＩＳＤＮへ対応するために装置の大容量化が求められている。
【００３８】
以下、ＡＴＭ交換機の動作を説明する。まず、複数のＡＴＭ端末３２は、音声、映像等の情報を、セルと呼ばれる固定長５３バイトのデータのかたまりに分割して送信する。各ＡＴＭ端末３２からのセルは、回線対応部３１を介して回線ユニットからスイッチのユニットに伝送される。スイッチのユニットでは、セル内部の宛先ヘッダ情報に基づき専用ハードウェアで高速にスイッチング（交換）する。これを自己ルーティングと呼ぶ。交換されたセルは、元の情報に組み立てられ宛て先のＡＴＭ端末に受信される。
【００３９】
ＡＴＭ交換機の装置内において、ＬＳＩ間のデータ伝送は、基板、バックボード、ケーブルを使用した伝送線路５を介して行う。個々の回線を大容量化するには、データを並列に伝送し並列データ本数を増やせばよいが、装置規模の増大及び、ＬＳＩ、基板、バックボードのピン数不足の問題がある。そのため、データ線当たりの伝送速度を高速化し、さらにパラレル／シリアル変換回路２５を用いてシリアルデータ伝送を行いデータ信号本数を低減する。シリアル変換されたデータは高速伝送が要求され、このシリアル伝送の伝送速度が、個々の回線の大容量化を決定する。
【００４０】
また、大容量化に加えて装置の小型化が求められており、装置の小型化にはＬＳＩ当たりの回路規模が必須であるため、高集積可能なＣＭＯＳゲートアレイを用いる。
【００４１】
上記実施の形態で示した様に、遅延変動量の少ない遅延回路の補正方式によって、タイミングマージンを拡大できるためＣＭＯＳ  ＬＳＩでの高速データ伝送が実現でき、これによりＡＴＭ交換機の大容量且つ小型化が実現できる。
【００４２】
【発明の効果】
本発明によれば、プロセス、温度・電源変動の影響による遅延量の変動を低減できるため、受信側におけるタイミングマージンを拡大させ、ＣＭＯＳゲートアレイで高速データ伝送が可能になる。
【００４３】
また、  遅延回路及び補正回路を、アナログ素子などを使用することなく、簡易なディジタル回路で実現でき、高集積可能なＣＭＯＳゲートアレイで高速伝送が実現でき、これにより大容量で且つ小型化したＡＴＭ交換機が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る遅延補正方式の構成図である。
【図２】本発明の実施の形態の係る動作概要を示すタイミングチャートである。
【図３】本発明の実施の形態に係る遅延補正方式の回路構成図である。
【図４】本発明の実施の形態に係る遅延回路の構成例である。
【図５】本発明の実施の形態に係るカウンタの回路構成例である。
【図６】本発明の実施の形態に係る制御回路の回路構成例である。
【図７】本発明の実施の形態に係る固定遅延を使用した遅延補正方式の構成図である。
【図８】本発明の実施の形態に係るデータ遅延量を補正する補正方式の構成図である。
【図９】本発明の実施の形態に係る分周クロック並送方式の構成図である。
【図１０】本発明の実施の形態に係るＡＴＭ交換機の構成図である。
【図１１】従来の伝送方式の構成図である。
【符号の説明】
１…送信側最終段フリップフロップ、２…２分周回路、３…出力バッファ、４…送信側ＬＳＩ、５…伝送線路、６…入力バッファ、７…受信側初段フリップフロップ、８…差動バッファ、９、１０…可変遅延回路、１１…補正回路、１２…受信側ＬＳＩ、１３…比較器、１４…カウンタ、１５…ＥＯＲ論理、１６…ＡＮＤ論理、１７…制御回路、１８…ＣＭＯＳゲート、１９…セレクタ、２０…遅延素子、２１…フリップフロップ、２２…ＯＲ論理、２３…レジスタ、２４…シリアル／パラレル変換回路、２５…パラレル／シリアル変換回路、２６…入出力ＬＳＩ、２７…ＡＴＭ  ＳＷ  ＬＳＩ、２８…内部論理、２９…ＳＷ部、３０…遅延回路、３１…回線対応部、３２…ＡＴＭ端末、３３、３４、３８…遅延手段、３５…位相検出手段、３６…補正・制御手段、３７…固定遅延。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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