(57)【特許請求の範囲】
【請求項１】
カウントアップ信号またはカウントダウン信号を入力し、上記信号に応じてカウント数を増加または減少し、上記カウント数に対応するカウンタ出力値を出力するカウンタと、上記カウンタ出力値を入力し、上記カウンタ出力値によって電流値が制御される電流源と、上記電流源に駆動され、遅延時間が上記電流源の電流値に略反比例する遅延回路とで構成され、上記カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、上記遅延回路の遅延時間を制御する可変遅延回路において、上記カウンタはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略比例する電流を発生する電流源としたことを特徴とする可変遅延回路。
【請求項２】
カウントアップ信号またはカウントダウン信号を入力し、カウント信号に応じてカウント数を増加または減少し、上記カウント数に対応するカウンタ出力値を出力するカウンタと、上記カウンタ出力値を入力し、上記カウンタ出力値によって電流値が制御される電流源と、上記電流源に駆動され、遅延時間が上記電流源の電流値に略反比例する遅延回路とで構成され、上記カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、上記遅延回路の遅延時間を制御する可変遅延回路において、上記カウンタはカウント数（またはその補数）に略比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略反比例する電流を発生する電流源としたことを特徴とする可変遅延回路。
【請求項３】
請求項２に記載の上記電流源は、抵抗とスイッチを並列接続した回路を複数個直列接続した回路ブロックを含んで構成され、上記カウンタの出力値で上記スイッチのオンとオフを制御することで上記回路ブロックの抵抗を変化させ、上記回路ブロックの抵抗に略反比例する電流値を発生する電流源である可変遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に関する。
【０００２】
【従来の技術】
従来から可変遅延回路は、アナログ方式の可変遅延回路が多用されている。例えば、社団法人電子情報通信学会の信学技報ＳＤＭ９４−３２，ＩＣＤ９４−  ４３（１９９４年５月）の“ＰＬＬによるクロック比例タイミング発生回路を搭載した２２０ＭＨｚパイプライン動作の１６Ｍｂ  ＢｉＣＭＯＳ  ＳＲＡＭ”と題する論文に記載されているＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）はその代表的な回路である。
【０００３】
図１にこの可変遅延回路の回路図を示す。この図で、ｎチャネル電界効果トランジスタＮ２１，Ｎ１１で構成されるのが電流源であり、ｐチャネル電界効果トランジスタＰ１，Ｐ２〜Ｐｍとｎチャネル電界効果トランジスタＮ１，Ｎ２〜  ＮｍとインバータＩＶ１，ＩＶ２〜ＩＶｍ及び出力回路ＩＶＯとで構成されるのが遅延回路である。また、Ｐ１１，Ｐ１２，Ｎ１２はカレントミラー回路を構成しており、電流源の発生する電流を遅延回路に供給するための一種のインターフェイス回路である。
【０００４】
以下この可変遅延回路の動作を簡単に説明する。本回路は、入力信号ＩＮを入力し、この信号をある遅延時間だけ遅延させて、出力信号ＯＵＴとして出力する。この遅延時間は、遅延時間コントロール信号ＶＩＮのレベルによって制御される。
【０００５】
Ｎ２１，Ｎ１１は電流源を構成しており、Ｎ１１のゲートには一定電圧が印加されているので、Ｎ１１は一定電流を発生している。また、Ｎ２１のゲートには遅延時間コントロール信号ＶＩＮが印加されており、ＶＩＮが低レベルの時、  Ｎ２１は小さな電流を、またＶＩＮが高レベルの時、Ｎ２１は大きな電流を発生する。これらＮ１１，Ｎ２１で発生した電流は、カレントミラー回路Ｐ１１，  Ｐ１２，Ｎ１２によって、遅延回路を構成するＰ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに供給される。
【０００６】
ところで、遅延回路を構成するインバータＩＶ１，ＩＶ２〜ＩＶｍの遅延時間は、Ｐ１，Ｐ２〜Ｐｍ及びＮ１，Ｎ２〜Ｎｍに流れる電流値に略反比例するので、入力信号ＩＮが入力されてから出力信号ＯＵＴが出力されるまでの遅延時間も電流値に略反比例する。以上の動作により、遅延時間コントロール信号ＶＩＮのレベルによって、遅延回路の遅延時間を制御することが可能となる。
【０００７】
遅延時間コントロール信号ＶＩＮはアナログ信号であり、そのレベルの高低によって電流値を制御する。従って、ＶＩＮにノイズが発生すると、電流値が変動し、その結果遅延回路の遅延時間が変動してしまうという問題があった。
【０００８】
【発明が解決しようとする課題】
そこで本発明者らは、電流値の制御をアナログ信号でなく、デジタル信号で行えばよいと考え、図２に示すような可変遅延回路について検討した。この図の遅延回路及びカレントミラー回路の構成は図１と全く同じである。また、図２には電流源を制御するカウンタＣＮＴも示してある。
【０００９】
カウンタＣＮＴはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数を２進数のカウンタ出力値Ｓ１〜Ｓｎとして出力する。
【００１０】
また、図２の電流源は、ｎチャネル電界効果トランジスタＮ２１，Ｎ２２〜  Ｎ２ｎとＮ１１で構成されている。Ｎ１１のゲートには一定電圧が印加されているので、Ｎ１１は一定電流を発生している。また、Ｎ２１〜Ｎ２ｎのゲートにはカウンタ出力値Ｓ１〜Ｓｎが印加されており、Ｓｉ（ｉ＝１〜ｎの整数）が０  （Ｌレベル）の時は、Ｎ２ｉがオフし、Ｎ２ｉは電流を発生しない。また、Ｓｉが１（Ｈレベル）の時は、Ｎ２ｉがオンし、Ｎ２ｉは電流を発生する。なお、  Ｎ２ｉが発生する電流はＮ２ｉゲート幅に比例するので、Ｎ２ｉのゲート幅を２の（ｉ−１）乗（以下２＾（ｉ−１）と表現する）に比例するように設定すると、Ｎ２１〜Ｎ２ｎとＮ１１で構成される電流源全体の電流値は上記カウンタのカウント数に比例した値となる。
【００１１】
このように、電流値の制御をアナログ信号でなくデジタル信号で行うと、前記ノイズ発生による遅延時間の変動という問題を解決することができる。
【００１２】
しかし、図２の回路をさらに詳細に検討した結果、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ったまま、最小可変幅を縮小するのが困難であるという別の問題が存在することがわかった。以下この問題点について述べる。
【００１３】
今、図２のＮ１１の電流値を０．１［ｍＡ］，Ｎ２１〜Ｎ２ｎ  がオンしている時のそれぞれＮ２ｉの電流値を０．０５×２＾（ｉ−１）［ｍＡ］に設定すると、電流源全体の電流値Ｉは、Ｉ［ｍＡ］＝０．１＋０．０５×ｐとなる。ここで、ｐ（１０進数）はカウンタのカウント数であり、ｐ＝Ｓ１×２＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係が成立している。
【００１４】
ところで、既に述べたように遅延回路の遅延時間ｔｐｄはこの電流値Ｉに略反比例する。今、ｔｐｄが、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表されるとすると、結局、ｔｐｄ［ｐｓ］＝５００＋５０／（０．１＋０．０５×ｐ）となる。すなわち、このカウント数ｐと遅延時間ｔｐｄとの関係は図３に示すように反比例の関係になる。
【００１５】
一般に可変遅延回路の性能は、遅延時間をどれくらい大きな範囲まで変化できるかを表す最大可変範囲と、その範囲内でどれくらい小さな幅で遅延時間を変えることができるか、すなわち分解能を表す最小可変幅とによって評価される。通常、この最大可変範囲は大きく、かつ最小可変幅は小さい方が、すなわち大きな範囲を細かく変えられる方がよい。図３より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５９＝  ４４１［ｐｓ］であることがわかる。一方、可変幅はカウント数が小さい時は大きく、カウント数が大きい時は小さくなっていることがわかる。最小可変幅（分解能）は可変幅が最も大きい所で律則（制限）されるので、この可変遅延回路の遅延時間の最小可変幅は、１０００−８３３＝１６７［ｐｓ］となる。
【００１６】
以上の説明から、図３のようにカウント数ｐと遅延時間ｔｐｄとが反比例の関係にある図２のような可変遅延回路では、遅延時間の最大可変範囲をほぼ一定に保ったまま、最小可変幅を縮小するのが困難であることがわかる。すなわち、上述したように、遅延時間の最小可変幅（分解能）は可変幅が最も大きい所で律則（制限）されるので、図３においては、最小可変幅はカウント数が小さい時の特性に律則されてしまう。
【００１７】
本発明の目的は、デジタル方式の可変遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小することにある。
【００１８】
【課題を解決するための手段】
上記目的は、基本的には、可変遅延回路の遅延時間の可変幅をカウント数によらずほぼ一定にすることにより達成される。
【００１９】
これを実現するために本発明が採用した手段は、カウントアップ信号またはカウントダウン信号を入力し、上記信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタと、上記カウンタ出力値を入力し、上記カウンタ出力値によって電流値が制御される電流源と、上記電流源に駆動され、遅延時間が上記電流源の電流値に略反比例する遅延回路とで構成され、上記カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、上記遅延回路の遅延時間を制御する可変遅延回路において、上記カウンタはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略比例する電流を発生する電流源とする手段、または、上記カウンタはカウント数（またはその補数）に略比例するカウンタ出力値を出力するカウンタとし、上記電流源はカウンタ出力値に略反比例する電流を発生する電流源とする手段である。
【００２０】
【発明の実施の形態】
図４は本発明の第１の実施例を示す図である。本実施例では本発明に従って、カウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、カウント信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタＮＬＣＮＴと、カウンタ出力値を入力し、カウンタ出力値によって電流値が制御される電流源（Ｎ１１，Ｎ２１〜Ｎ２ｎ）と、電流源に駆動され、遅延時間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶＯ）とで構成され、カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、遅延回路の遅延時間を制御する可変遅延回路において、カウンタＮＬＣＮＴはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタとし、電流源はカウンタ出力値に略比例する電流を発生する電流源としている。
【００２１】
すなわち、本実施例の電流源と遅延回路は図２と同じであり、カウンタのみが異なっている。図２のカウンタＣＮＴは、カウント数を２進数のカウンタ出力値Ｓ１〜Ｓｎとして出力しており、言い換えるとカウント数に比例するカウンタ出力値を出力していた。一方、本実施例のカウンタＮＬＣＮＴはカウント数（またはその補数）に略反比例するカウンタ出力値を出力するようにしている。このようなカウンタの具体的な構成例については後述する。さて、このようにカウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタを使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることを以下に示す。
【００２２】
今、カウンタのカウント数をｐ（１０進数），カウンタ出力値をｑ（１０進数）とする。既に述べたように、本発明の目的は、可変遅延回路の遅延時間の可変幅をカウント数によらずほぼ一定にすることにより達成される。すなわち、遅延時間ｔｐｄがカウント数ｐ（またはその補数）に比例するようにすればよい。今、カウント数ｐが図３と同様に０〜１５の範囲で変化するとし、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値を１０００［ｐｓ］，  ｔｐｄの最小値を５５０［ｐｓ］とするには、ｔｐｄ［ｐｓ］＝５５０＋３０×（１５−ｐ）が成立するようにすればよい。ここで、（１５−ｐ）はｐの補数であり、ｔｐｄはｐの補数に比例している。
【００２３】
一方、図４の電流源はカウンタ出力値ｑに略比例する電流を発生する電流源なので、その電流値ＩをＩ＝Ｉ０＋ｑ×Ｉ１と書き表す。既に述べたように、遅延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、Ｉ０とＩ１を設定する。ｔｐｄが最大になるのは、ｑ＝０の時なので、上式よりＩ０＝０．１［ｍＡ］となる。また、ｔｐｄが最小になるのは、ｑが最大の時なので、例えばｑの最大値を１００程度に設定すると、上式よりＩ１＝０．０１［ｍＡ］となる。
【００２４】
以上より、ｔｐｄをｐの関数及びｑの関数として書き表せたので、両者を等しいと置くと、ｐとｑの関係がｑ＝５００／｛５＋３×（１５−ｐ）｝−１０のように求まる。この式より、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑが０，１，２，３，４，５，６，７，９，１２，１５，２０，２６，３５，５３，９０のように変化するカウンタを用いると、カウント数ｐと遅延時間ｔｐｄとの関係は図５のようになる。図５より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は  １０００−５５０＝４５０［ｐｓ］であることがわかる。一方、可変幅はカウント数によらずほぼ一定になっており、可変幅が最も大きい所でもその値は１０００−９５５＝４５［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、４５［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７［ｐｓ］から４５［ｐｓ］に、すなわち２７％に縮小できる。
【００２５】
以上より、カウント数（またはその補数）に略反比例するカウンタ出力値を出力するカウンタを使用すると、遅延時間ｔｐｄがカウント数（またはその補数）に略比例し、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることがわかる。
【００２６】
図７はカウンタの従来例を示す図である。このカウンタは、例えば図２に示したカウンタＣＮＴに適用できる。本カウンタは５個のフリップフロップ回路ＦＦで構成される。フリップフロップ回路ＦＦの具体的な構成例については後述する。このカウンタはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数を２進数のカウンタ出力値Ｓ１〜Ｓ５として出力する。なお、本図のＴＣはクロック信号ＣＫのディスエイブル信号であり、通常ＴＣはＨレベルになっている。このＴＣをＬレベルにすると、クロック信号ＣＫが入力されてもカウント数の増加または減少が行われないように制御することが可能になる。また本図のＲＳはリセット信号であり、ＲＳをＬレベルにすると、カウンタ出力値Ｓ１〜Ｓ５は全て０にリセットされる。また、本図のＳ１〜Ｓ５をＵＰまたはＤＮが入力されるゲートにフィードバックしているのは、カウンタ出力値が０の時ＤＮ信号をディスエイブルするため、及びカウンタ出力値が１５の時ＵＰ信号をディスエイブルするためである。
【００２７】
図８は本発明の第２の実施例を示す図であり、図４に示したカウンタＮＬＣＮＴ  の構成例を示している。本カウンタはカウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、これらの信号に応じてクロック信号ＣＫが入力される毎にカウント数を増加または減少し、このカウント数に対応する２進数のカウンタ出力値Ｓ１〜Ｓ５を出力する。本図が図７と異なるのは、Ｓ４，Ｓ５を用いて    ／Ｃ１，／Ｃ２，／Ｃ４を発生し、（Ｓ５，Ｓ４）＝（０，０）の時は、図７と同様ＵＰ及びＤＮ信号がＳ１を出力するフリップフロップ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（０，１）の時は、ＵＰ及びＤＮ信号がＳ２を出力するフリップフロップ回路に入力されるようにし、（Ｓ５，Ｓ４）＝（１，０）または（１，１）の時は、ＵＰ及びＤＮ信号がＳ３を出力するフリップフロップ回路に入力されるようにしている点である。カウンタをこのように構成すると、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑは０，１，２，３，４，５，６，７，８，１０，１２，１４，１６，２０，２４，２８のように変化する。
【００２８】
同様の原理で、多少複雑にはなるものの、図４の説明で述べたような、カウント数ｐが０，１，２，３，４〜１５のように変化した時、カウンタ出力値ｑが０，１，２，３，４，５，６，７，９，１２，１５，２０，２６，３５，５３，  ９０のように変化するカウンタを構成できるのは明らかである。しかし、実際にはこのように複雑にしなくても、本図に示したカウンタでも十分本発明の効果は得られる。
【００２９】
図６は、図８のカウンタを図４のカウンタＮＬＣＮＴに適用した場合の、カウント数ｐと遅延時間ｔｐｄとの関係を示している。ただし、この場合ではｑの最大値が２８なので、遅延時間の最大可変範囲を図３とほぼ同じにするために、図４の説明で述べたＩ１  の値をＩ１＝０．０３［ｍＡ］に設定している。図６より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５３＝４４７［ｐｓ］であることがわかる。一方、可変幅が最も大きい所でもその値は１０００−８８５＝１１５［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、１１５［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７  ［ｐｓ］から１１５［ｐｓ］に、すなわち６９％に縮小できる。
【００３０】
図９は本発明の第３の実施例を示す図であり、図８に示したカウンタを構成するフリップフロップ回路ＦＦの具体的な構成例を示している。本回路は、よく知られた２個のＮＡＮＤ回路の入出力を互いにクロスカップルしたラッチ回路を２組設けたフリップフロップ回路を基本構成としている。従って、本フリップフロップ回路の動作については、当業者にとって明らかなので、ここでの説明は省略する。なお、本回路は図７に示したカウンタを構成するフリップフロップ回路  ＦＦにも使用できる。
【００３１】
図１０は本発明の第４の実施例を示す図であり、図８に示したカウンタを構成するフリップフロップ回路ＦＦの他の具体的な構成例を示している。本回路も、よく知られた２個のＮＡＮＤ回路の入出力を互いにクロスカップルしたラッチ回路を２組設けたフリップフロップ回路を基本構成としている。従って、本フリップフロップ回路の動作については、当業者にとって明らかなので、ここでの説明は省略する。なお、本回路は図７に示したカウンタを構成するフリップフロップ回路ＦＦにも使用できる。
【００３２】
図１１は本発明の第５の実施例を示す図である。本実施例では本発明に従って、カウントアップ信号ＵＰまたはカウントダウン信号ＤＮを入力し、信号に応じてカウント数を増加または減少し、カウント数に対応するカウンタ出力値を出力するカウンタＣＮＴと、カウンタ出力値を入力し、カウンタ出力値によって電流値が制御される電流源（ＳＷ１，ＳＷ２〜ＳＷｎ及びＲ０，Ｒ１，Ｒ２  〜Ｒｎ）と、電流源に駆動され、遅延時間が電流源の電流値に略反比例する遅延回路（Ｐ１，Ｐ２〜ＰｍとＮ１，Ｎ２〜ＮｍとＩＶ１，ＩＶ２〜ＩＶｍ及びＩＶＯ）とで構成され、カウントアップ信号またはカウントダウン信号でカウンタ出力値及び電流源の電流値を制御することにより、遅延回路の遅延時間を制御する可変遅延回路において、カウンタＣＮＴはカウント数（またはその補数）に略比例するカウンタ出力値を出力するカウンタとし、電流源はカウンタ出力値に略反比例する電流を発生する電流源としている。
【００３３】
すなわち、本実施例のカウンタと遅延回路は図２と同じであり、電流源のみが異なっている。既に述べたように、図２の電流源はｎチャネル電界効果トランジスタＮ２１，Ｎ２２〜Ｎ２ｎとＮ１１で構成されており、この電流源の電流値はカウンタのカウンタ出力値に比例した値となっている。
【００３４】
一方、本実施例の電流源は、カウンタ出力値に略反比例する電流を発生する電流源になっている。すなわち、本実施例の電流源は、抵抗ＲｉとスイッチＳＷｉ（ｉ＝１〜ｎの整数）を並列接続した回路を複数個直列接続した回路ブロックを含んで構成され、カウンタの出力値Ｓｉでスイッチのオンとオフを制御することで回路ブロックの抵抗を変化させ、回路ブロックの抵抗に略反比例する電流値を発生する電流源になっている。
【００３５】
図１１のスイッチＳＷｉはカウンタ出力値Ｓｉで制御されており、Ｓｉが０  （Ｌレベル）の時は、ＳＷｉがオフし、抵抗ＲｉとスイッチＳＷｉを並列接続した回路の抵抗値はＲｉ［Ω］となる。また、Ｓｉが１（Ｈレベル）の時は、ＳＷｉがオンし、抵抗ＲｉとスイッチＳＷｉを並列接続した回路の抵抗値は０［Ω］となる。今、抵抗値Ｒｉを２＾（ｉ−１）に比例するようにＲｉ＝２＾（ｉ−１）×Ｒ１に設定すると、抵抗Ｒ０と抵抗Ｒｉ及びスイッチＳＷｉで構成される回路ブロック全体の抵抗ＲＴは、ＲＴ＝Ｒ０＋Ｓ１×２＾０×Ｒ１＋Ｓ２×２＾１×Ｒ１  ＋………＋Ｓｎ×２＾（ｎ−１）×Ｒ１＝Ｒ０＋ｑ×Ｒ１（ｑはカウンタ出力値であり、ｑ＝Ｓ１×２＾０＋Ｓ２×２＾１＋Ｓ３×２＾２＋………という関係が成立している）となり、電流源の電流値Ｉは、Ｉ＝ＶＴ／ＲＴ（ＶＴは回路ブロック全体にかかる電圧）となる。すなわち、回路ブロック全体の抵抗ＲＴはカウンタのカウンタ出力値ｑに比例した値となり、電流源の電流値Ｉはカウンタ出力値ｑに反比例した値となる。
【００３６】
このようにカウンタ出力値に反比例する電流を発生する電流源を使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることを以下に示す。
【００３７】
今、カウンタのカウント数をｐ，カウンタ出力値をｑとし、カウンタ出力値ｑがカウント数ｐの補数（１５−ｐ）に比例するカウンタを使用するとする。この時、抵抗ＲＴは、ＲＴ＝Ｒ０＋（１５−ｐ）×Ｒ１、電流源の電流値Ｉは、Ｉ［ｍＡ］＝１／ＲＴ［ｋΩ］（ＶＴ＝１［Ｖ］に設定するとした。）と書ける。
【００３８】
既に述べたように、遅延回路の遅延時間ｔｐｄは電流源の電流値Ｉに略反比例し、例えば、ｔｐｄ［ｐｓ］＝５００＋５０／Ｉ［ｍＡ］と表される。今、遅延時間の最大可変範囲を図３とほぼ同じにするために、ｔｐｄの最大値が１０００［ｐｓ］，ｔｐｄの最小値が５５０［ｐｓ］となるように、Ｒ０とＲ１を設定する。ｔｐｄが最小になるのは、ｐ＝１５の時なので、上式よりＲ０  ＝１［ｋΩ］となる。また、ｔｐｄが最大になるのは、ｐ＝０の時なので、上式よりＲ１＝０．６［ｋΩ］となる。
【００３９】
以上より、ｔｐｄは、ｔｐｄ［ｐｓ］＝５００＋５０×ＲＴ［ｋΩ］＝５００＋５０×｛１＋（１５−ｐ）×０．６｝となる。このカウント数ｐと遅延時間ｔｐｄとの関係は図１２のようになる。図１２より、カウント数ｐが０〜１５まで変化する場合、この可変遅延回路の遅延時間の最大可変範囲は１０００−５５０＝  ４５０［ｐｓ］であることがわかる。一方、可変幅はカウント数によらず常に一定になっており、その値は３０［ｐｓ］となっている。すなわち、この可変遅延回路の遅延時間の最小可変幅は、３０［ｐｓ］となり、図３の最大可変範囲をほぼ一定に保ちながら、最小可変幅を図３の１６７［ｐｓ］から３０［ｐｓ］に、すなわち１８％に縮小できる。
【００４０】
以上より、カウンタ出力値に略反比例する電流を発生する電流源を使用すると、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できることがわかる。
【００４１】
図１３は本発明の第６の実施例を示す図である。本図が図１１と異なるのは、電流源の構成のみである。図１１では電流源をスイッチＳＷ１，ＳＷ２〜ＳＷｎ及び抵抗Ｒ０，Ｒ１，Ｒ２〜Ｒｎ  とで構成していた。これに対し、本図ではスイッチＳＷｉをｎチャネル電界効果トランジスタＮ２ｉ，抵抗Ｒｉをｎチャネル電界効果トランジスタＮ３ｉで構成している。このように、スイッチ及び抵抗を全て電界効果トランジスタで構成すると、本回路を構成するために余分な素子を導入する必要がなくなり好都合である。また、抵抗として使用するｎチャネル電界効果トランジスタＮ３ｉの抵抗値は、トランジスタのゲート幅、またはゲート長、またはゲート電圧を変化させることによって任意の値に設定できる。従って本回路の特性も図１１の回路の特性とほぼ同じにすることができ、可変遅延回路の遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を縮小できるという同様の効果が得られる。
【００４２】
【発明の効果】
本発明を用いると、デジタル方式の可変遅延回路の、遅延時間の最大可変範囲をほぼ一定に保ちながら、最小可変幅を、例えば２７％，６９％または１８％に縮小することができる。
【図面の簡単な説明】
【図１】従来例を示す回路図。
【図２】発明の一実施例の回路図。
【図３】図２の回路の特性図。
【図４】本発明の第１の実施例を示す回路図。
【図５】図４の回路の特性図。
【図６】図４のＮＬＣＮＴに図８の回路を適用した場合の特性図。
【図７】カウンタの従来例を示す回路図。
【図８】本発明の第２の実施例に用いたカウンタの例を示す回路図。
【図９】本発明の第３の実施例のフリップフロップを用いたカウンタの例を示す回路図。
【図１０】本発明の第４の実施例のフリップフロップを用いたカウンタの例を示す回路図。
【図１１】本発明の第５の実施例を示す回路図。
【図１２】図１１の回路の特性図。
【図１３】本発明の第６の実施例を示す回路図。
【符号の説明】
ＣＮＴ…カウンタ、ＵＰ…カウントアップ信号、ＤＮ…カウントダウン信号、ＣＫ…クロック信号、ＳＷｉ…スイッチ、Ｒｉ…抵抗、Ｎｉ…ｎチャネル電界効果トランジスタ、Ｐｉ…ｐチャネル電界効果トランジスタ、ＩＶ１，ＩＶ２〜  ＩＶｍ及びＩＶＯ…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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