【事件の表示】
　平成１０年特許願第３７２５９０号「プログラム及び消去検証機能を有する非揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成１１年　９月２４日出願公開、特開平１１−２６００８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１２月２８日（パリ条約による優先権主張１９９７年１２月３０日、大韓民国）の出願であって、平成１８年８月９日付けで拒絶査定がなされ、これに対し、同年１１月１３日に拒絶査定に対する審判請求がなされるとともに、同年１２月１３日付けで手続補正がなされ、その後当審において、平成２０年１０月１５日付けで審尋がなされ、平成２１年１月１６日に回答書が提出されたものである。
　
２．平成１８年１２月１３日付けの手続補正について
　［補正の却下の決定の結論］
　平成１８年１２月１３日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容
 平成１８年１２月１３日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし３を補正後の特許請求の範囲の請求項１ないし３と補正するものであって、補正前後の特許請求の範囲の請求項１ないし３は以下のとおりである。
　
（補正前）
　「【請求項１】 
　複数のメモリセルを有し、前記メモリセルは、プログラム及び消去ができる非揮発性半導体メモリ装置において、マトリックスに配列されるメモリセルを有するメモリセルアレーと、前記メモリセルの状態を感知するための感知増幅器と、前記感知増幅器の出力を受け、前記感知増幅器の出力に応じて出力を発生するための入力／出力バッファと、前記書き込み入力／出力バッファの出力に応じて出力を発生するための検証回路と、プログラム及び消去動作後、検証動作と関連された信号を受け、前記書き込み入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックとを含み、前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ、
　データ出力ライン、データ入力ライン、及びデータ入力／出力ラインに接続した、検証入力／出力バッファ回路と、を有し、
　前記検証入力／出力バッファ回路が第１モードである場合に、入力／出力ライン上での入力信号に応じてデータ入力ライン上でデータ入力信号を発生し、
　前記検証入力／出力バッファ回路が第２モードである場合に、データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号を発生することを特徴とする非揮発性半導体メモリ装置。 
　　【請求項２】
　前記書き込み入力／出力バッファは、前記感知増幅器の出力に応じるラッチ回路を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。 
　　【請求項３】
　前記検証回路は、前記書き込み入力／出力バッファの出力に応じるラッチ回路を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。 」
　
（補正後）
　「【請求項１】 
　複数のメモリセルを有し、前記メモリセルは、プログラム及び消去ができる非揮発性半導体メモリ装置において、マトリックスに配列されるメモリセルを有するメモリセルアレーと、前記メモリセルの状態を感知するための感知増幅器と、前記感知増幅器の出力を受け、前記感知増幅器の出力に応じて出力を発生するための入力／出力バッファと、前記書き込み入力／出力バッファの出力に応じて出力を発生するための検証回路と、プログラム及び消去動作後、検証動作と関連された信号を受け、前記書き込み入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックと、消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路を含む、ことを特徴とする非揮発性半導体メモリ装置。 
　　【請求項２】
　前記書き込み入力／出力バッファは、前記感知増幅器の出力に応じるラッチ回路を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。 
　　【請求項３】
　前記検証回路は、前記書き込み入力／出力バッファの出力に応じるラッチ回路を含むことを特徴とする請求項１に記載の非揮発性半導体メモリ装置。」
　
（２）補正内容の整理
［補正事項１］
　補正前の請求項１の「プログラム及び消去動作後、検証動作と関連された信号を受け、前記書き込み入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックとを含み、前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ、　データ出力ライン、データ入力ライン、及びデータ入力／出力ラインに接続した、検証入力／出力バッファ回路と、を有し、　前記検証入力／出力バッファ回路が第１モードである場合に、入力／出力ライン上での入力信号に応じてデータ入力ライン上でデータ入力信号を発生し、　前記検証入力／出力バッファ回路が第２モードである場合に、データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号を発生すること」を、
　補正後の請求項１の「プログラム及び消去動作後、検証動作と関連された信号を受け、前記書き込み入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックと、消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路を含む、こと」と補正すること。
　
（３）補正の目的の適否について
［補正事項１について］
　補正事項１についての補正は、補正前の請求項１の「前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ」るという構成を削除し、補正前の請求項１の「データ出力ライン、データ入力ライン、及びデータ入力／出力ラインに接続した、検証入力／出力バッファ回路」を有するという構成を削除し、補正前の請求項１の「前記検証入力／出力バッファ回路が第１モードである場合に、入力／出力ライン上での入力信号に応じてデータ入力ライン上でデータ入力信号を発生し、　前記検証入力／出力バッファ回路が第２モードである場合に、データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号を発生する」という構成を削除し、「消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路を含む」という構成を追加するものであるが、追加された、「消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路」は、補正前の請求項１において削除されたいずれの構成要素とも対応していないから、補正事項１についての補正は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものには該当せず、また、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、及び誤記の訂正のいずれを目的とするものにも該当しない。
　
（４）本件補正についてのむすび
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしていないので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年１２月１３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１８年３月１７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】 
　複数のメモリセルを有し、前記メモリセルは、プログラム及び消去ができる非揮発性半導体メモリ装置において、マトリックスに配列されるメモリセルを有するメモリセルアレーと、前記メモリセルの状態を感知するための感知増幅器と、前記感知増幅器の出力を受け、前記感知増幅器の出力に応じて出力を発生するための入力／出力バッファと、前記書き込み入力／出力バッファの出力に応じて出力を発生するための検証回路と、プログラム及び消去動作後、検証動作と関連された信号を受け、前記書き込み入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックとを含み、前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ、
　データ出力ライン、データ入力ライン、及びデータ入力／出力ラインに接続した、検証入力／出力バッファ回路と、を有し、
　前記検証入力／出力バッファ回路が第１モードである場合に、入力／出力ライン上での入力信号に応じてデータ入力ライン上でデータ入力信号を発生し、
　前記検証入力／出力バッファ回路が第２モードである場合に、データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号を発生することを特徴とする非揮発性半導体メモリ装置。 」
　
４．平成１７年１１月１０日付けの拒絶理由通知について
　原査定の根拠となった、平成１７年１１月１０日付けの拒絶理由通知書の理由２の概要は、以下のとおりのものである。
　
「＜理由２＞
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
（１）請求項１には、「プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われる」との記載があるが、上記記載では、何故（どのような構成をもって）プログラム及び消去されたセルの検証動作が、感知増幅器、入力／出力バッファ、検証回路で共通に行うことができるのかが不明である。
　換言すれば、上記は機能的な記載であって、実質的な課題解決のための手段が記載されてはいない。
　
　
　よって、請求項１−３に係る発明は明確でない。」
　
５．審判請求人の平成１８年３月１７日付けの意見書における主張について
　審判請求人は、平成１８年３月１７日付けの意見書（以下、「意見書」という。）において、以下のように主張している。
　
『（２）補正の根拠
　補正後の請求項１における「検証入力／出力バッファ回路」は、出願当初の明細書の段落番号００１８、図３における「書き込み入力／出力バッファ３０」と「検証回路１３０」に、「データ入力ライン上でデータ入力信号」は、出願当初の明細書の段落番号００２２、図５における「ＤＩＮｉ」に、「データ出力ライン上の出力信号」は、出願当初の明細書の段落番号００２２、図５における「ＤＯＵＴｉ」に、「データ入力／出力ライン」は、出願当初の明細書の段落番号００１８、図３における入力／出力バッファへの信号「Ｉ／Ｏｉ」に、「第１モード」は、出願当初の明細書の段落番号００１８における「プログラム及び消去」に、「第２モード」は、出願当初の明細書の段落番号００１８における「プログラム及び消去の検証」と記載された内容を根拠としています。
　したがって、補正された請求項１は出願当初の明細書に記載された事項の範囲内であって、新規事項を追加するものではありません。
（３）引用文献の説明
［略］
（４）引用文献と本願発明との対比
［略］
（５）記載不備について
　上述の補正により、何故（どのような構成をもって）プログラム及び消去されたセルの検証動作が、感知増幅器、入力／出力バッファ、検証回路で共通に行うことができるのかが明確になったものと思料致します。』
　
６．平成１８年８月９日付けの拒絶査定について
　これに対して、平成１８年８月９日付けの拒絶査定の理由２についての備考の概要は、以下のとおりのものである。
　
「この出願については、平成１７年１１月１０日付け拒絶理由通知書に記載した理由１、２によって、拒絶をすべきものである。
　なお、意見書及び手続補正書の内容を検討したが、拒絶理由を覆すに足りる根拠が見いだせない。
　
備考
請求項１−３について
　
［略］
　
　また、上記主張の構成では、どのようにして「プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われる」のか依然として不明確であって、実質的な課題解決のための手段が記載されているとは言えない。」
　
７．当審の判断
（１）以下、本願の請求項１における、「前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ」という記載が明確であるか検討する。
　
（２）発明の詳細な説明の００１１段落には「従って、本発明の目的は、上述の諸般問題点を解決するため提案されたことで、プログラム及び消去検証動作を行う単一回路を有する非揮発性半導体メモリ装置を提供することである。」と記載されており、本願の目的は、プログラム検証動作と消去検証動作を単一の回路で行うことであると解される。
　この目的を達成する手段について、発明の詳細な説明の００２６段落に「入力／出力バッファ３０において、伝達ゲート３３は外部データの入力をのためシャットダウン（shut down）され、感知増幅器９０を通して選択メモリセルから読出されるＤＯＵＴｉはＸＮＯＲゲート３５の入力に印加される消去検証信号ｎＥＲＡｖｆはプログラム検証動作が進行されるの間高レベルに維持されるＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉがオフセルに対応する論理‘０’であると、ＸＮＯＲゲート３５の出力は低レベルであり、ＮＯＲゲート３６の出力はｎＤＡＴＡｓｅｔが低レベルのショットパルスに維持されるの間低レベルになる。」と記載されている。つまり、プログラム検証動作時は、消去検証信号ｎＥＲＡｖｆを高レベルに維持しておくことによって、ＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉであるオフセルに対応する論理‘０’がＸＮＯＲゲート３５によって反転されずに低レベルを出力するように構成されている。
　一方、発明の詳細な説明の００２８ないし００２９段落に「実質的な消去検証動作はコントロールロジックブロック１１０から３０ｎｓ持続されるショットパルス即、高レベルのｎＯｓａｐ、低レベルのｎＤＡＴＡｓｅｔそして高レベルのＯｐｆが発生するとき、始作する入力／出力バッファ３０で、伝達ゲート３３は外部データが入力されることを防ぐためシャットダウンされ、感知増幅器９０を通して選択メモリセルから読出されるＤＯＵＴｉはＸＮＯＲゲート３５の入力に印加される。消去検証信号ｎＥＲＡｖｆは検証動作が遂行されるの間低レベルに維持される。【００２９】ＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉがオン−セルに対応する論理‘１’と仮定すると、ＸＮＯＲゲート３５の出力は低レベルになり、そしてＮＯＲゲート３６の出力はｎＤＡＴＡｓｅｔが低レベルのショットパルスを維持するの間低レベルになる。」と記載されている。つまり、消去検証動作時は、消去検証信号ｎＥＲＡｖｆを低レベルに維持しておくことによって、ＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉであるオンセルに対応する論理‘１’がＸＮＯＲゲート３５によって反転されて低レベルを出力するように構成されている。
　このように、プログラム検証動作時は消去検証信号ｎＥＲＡｖｆを高レベルにすることによってＸＮＯＲゲート３５が反転動作を行わないようにし、消去検証動作時は消去検証信号ｎＥＲＡｖｆを低レベルにすることによってＸＮＯＲゲート３５が反転動作を行うようにすることにより、ＸＮＯＲゲート３５以降の後段の回路の信号の反転の有無を共通化し、プログラム検証動作と消去検証動作を単一の回路で共通に行えるようにしているものと解される。
　
（３）これに対して、本願の請求項１の「前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ」という記載は、実質的に、００１１段落に記載された「プログラム及び消去検証動作を行う単一回路を有する非揮発性半導体メモリ装置を提供する」という、本願発明の目的をほとんどそのまま記載したものにすぎず、当該目的を達成するための具体的構成、すなわち、感知増幅器、入力／出力バッファ、検証回路がどのような構成を備え、それらがどのような接続関係を有しているかについて何ら特定がなされていないから、当該「前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ」という記載は不明確である。
　
（４）本願の請求項１は、平成１８年３月１７日付けの手続補正により、「データ出力ライン、データ入力ライン、及びデータ入力／出力ラインに接続した、検証入力／出力バッファ回路と、を有し、　前記検証入力／出力バッファ回路が第１モードである場合に、入力／出力ライン上での入力信号に応じてデータ入力ライン上でデータ入力信号を発生し、　前記検証入力／出力バッファ回路が第２モードである場合に、データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号を発生すること」が追加されている。
　しかし、「第１モード」及び「第２モード」とはどのようなモードであるか不明確であり、「データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号」についても、プログラム検証動作時の検証を示す信号であるのか消去検証動作時の検証を示す信号であるのかも不明確である。
　これに関連して、請求人は、意見書において、『「第１モード」は、出願当初の明細書の００１８における「プログラム及び消去」に、「第２モード」は、出願当初の明細書の００１８における「プログラム及び消去の検証」と記載された内容を根拠としています。』、及び、『上述の補正により、何故（どのような構成をもって）プログラム及び消去されたセルの検証動作が、感知増幅器、入力／出力バッファ、検証回路で共通に行うことができるのかが明確になったものと思料致します。』と主張している。
　そこでこれについて検討すると、仮に、請求人が主張するとおり、「第２モード」が「プログラム及び消去の検証」のモードであることが明確であったとすると、第２モードである場合とは、プログラム検証動作の場合と消去検証動作の場合の両方を含むことになる。しかし、プログラム検証動作の場合と消去検証動作の場合のそれぞれについて、「データ出力ライン上の出力信号に基づくデータ入力ライン上の検証を示す信号」としてどのような信号を発生させるのかについては依然として不明確であり、平成１８年３月１７日付けの手続補正により追加された部分を勘案したとしてもなお、本願発明の目的である「プログラム及び消去検証動作を行う単一回路を有する非揮発性半導体メモリ装置を提供する」を達成するための構成が明確になったということはできない。
　したがって、平成１８年３月１７日付けの手続補正及び出願人の主張によっても、「前記プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われ」という記載は不明確である。
　
（５）上記２．で検討したように、平成１８年１２月１３日付けの手続補正は特許法第１７条の２第４項の規定を満たしていないが、仮に、平成１８年１２月１３日付けの手続補正が、請求人が主張するとおり、明りょうでない記載の釈明を目的とするものであり、特許法第１７条の２第４項の規定を満たしていた場合についても一応検討する。
　平成１８年１２月１３日付けの手続補正では、本願の請求項１に「消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路」が追加されている。
　しかし、一般的には、ＥＸＯＲ回路とは２つの入力を受け、いずれか一方のみがＨレベルであったときにＨレベル、それ以外の場合にＬレベルを出力する回路（あるいは、３以上の入力を受け、Ｈレベルの入力が奇数個ならばＨレベル、Ｈレベルの入力が偶数個ならばＬレベルを出力する回路）であり、そのような回路によってどのように「検証する」という機能を実現するのか不明確である。
　また、前述したようにＥＸＯＲ回路とは２つ（あるいはそれ以上）の入力を受けるものであるが、一方は「前記感知増幅器から読み出されるデータ」であるとしても、もう一方の入力としてどのような信号が入力されるのかが不明確である。
　さらに、請求項１には、「前記感知増幅器の出力を受け、前記感知増幅器の出力に応じて出力を発生するための入力／出力バッファ」と、「前記書き込み入力／出力バッファの出力に応じて出力を発生するための検証回路」とが記載されていることから、感知増幅器→入力／出力バッファ→検証回路という経路によって検証を行うことになっているが、「前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路」との記載からすると、感知増幅器→ＥＸＯＲ回路という経路によって検証を行っていることになり、結局どのような経路によって検証を行っているのか、及び、感知増幅器、入力／出力バッファ、検証回路、ＥＸＯＲ回路がどのような接続関係を有しているかが不明確である。
　したがって、平成１８年１２月１３日付けの手続補正による「消去検証時か書込検証時かに応じて前記感知増幅器から読み出されるデータを反転／非反転して検証するＥＸＯＲ回路」という記載は不明確である。
　
（６）以上検討したとおり、本願発明は明確でないから、特許法第３６条第６項第２号に規定する要件を満たさない。
　
８．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。