(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを用いた、非同期クリア付ダイナミックフリップフロップ回路において、
データ入力端子と、データ出力端子との間に、直列に接続して設けられた、第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路と、
フリップフロップ動作のクロックパルスと非同期に発生されるクリア信号に応じて、上記第１の論理回路，及び上記第２の論理回路の出力をクリア状態とする第１，第２のクリア手段と、
上記クリア信号に応じて上記第１の転送ゲートから上記第１の論理回路へ転送される信号を遮断する信号遮断手段と、
上記クリア信号に応じて上記第１の論理回路の入力側の容量に保持されているデータをクリアする第３のクリア手段とを備えたことを特徴とする非同期クリア付ダイナミックフリップフロップ回路。
【請求項２】
請求項１記載の非同期クリア付ダイナミックフリップフロップ回路において、
上記第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路は、上記入力端子と出力端子間に直列に接続された、第１のＭＯＳトランジスタ，その出力がその第１の入力に入力されるＮＡＮＤゲート，第２のＭＯＳトランジスタ，及びインバータよりなり、
上記第１のクリア手段が、上記ＮＡＮＤゲートの第２の入力に上記クリア信号が入力されて、かつ上記第２のクリア手段が、上記インバータの入力に電源電圧端子が、上記クリア信号をそのゲートに入力する第３のＭＯＳトランジスタを介して接続されて構成され、
上記信号遮断手段が、上記第１のＭＯＳトランジスタと上記ＮＡＮＤゲートとの間に接続された、そのゲートに上記クリア信号が印加される第４のＭＯＳトランジスタにより構成され、
上記第３のクリア手段が、上記ＮＡＮＤゲートの第１の入力と接地との間に接続された、そのゲートに上記クリア信号の反転信号が入力される第５のＭＯＳトランジスタにより構成されることを特徴とする非同期クリア付ダイナミックフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ＭＯＳトランジスタを用いたダイナミックフリップフロップ回路に関し、特に、非同期クリア機能を有するフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
従来よりＬＳＩを開発する場合に、回路設計のチェックを行うためにブレッドボードが用いられる。これは、ＬＳＩと等価な回路装置であって、ディスクリート部品によって作製されたものである。しかし、このＬＳＩの動作速度が早いとき、また、ＴＴＬのＩＣ部品がＭＯＳのＩＣ部品に比べて種類が多く、ブレッドボードの作製が容易になるという理由から、ブレッドボードはＭＯＳでなくてＴＴＬのＩＣ部品，即ち汎用ＩＣを用いて構成される。
【０００３】
より詳しく説明すると、汎用ＩＣとは、ＡＮＤ，ＯＲ，ＮＯＴ等の論理ゲート，各種のフリップフロップ，カウンタ等の単機能を１つのパッケージにした，汎用的なＩＣのことを言い、この汎用ＩＣにもＴＴＬで構成されているものと、ＭＯＳで構成されているものとがある。動作速度の点では、一般的にＭＯＳよりＴＴＬの方が優れているため、高速で動作させる回路を構成する場合には、ＴＴＬを用いることが多いものである。
【０００４】
ここで、ブレッドボードではフリップフロップも多用され、フリップフロップの機能がパッケージされている汎用ＩＣを用いることとなるが、ＴＴＬの場合には、ＭＯＳのようにダイナミック型フリップフロップを構成することができず、ダイナミック型フリップフロップを使ったＬＳＩと等価なブレッドボードを作製することができない。一方、ＭＯＳのダイナミックフリップフロップは、スタティックフリップフロップに比べて素子数が少なく、チップ面積を小さくすることができる。そこで、スタティックフリップフロップと同様の出力を発生する，即ち同期リセット付フリップフロップと同様の動作をするダイナミックフリップフロップ回路を、ＭＯＳによって実現することが望ましい。
【０００５】
図３は、特公平５−２８００８号公報の第１図に記載された従来の非同期リセット付フリップフロップ回路を示す図である。この非同期クリア付ダイナミックフリップフロップ回路において、このダイナミックフリップフロップ回路は、ＭＯＳトランジスタにより構成されている。図３において、１は入力端子、６は出力端子、２，３，４，５は、上記入力端子１と出力端子６との間に直列に接続された、第１の転送ゲートである第１のＭＯＳトランジスタ、第１の論理回路であるＮＡＮＤゲート、第２の転送ゲートである第２のＭＯＳトランジスタ、第２の論理回路であるインバータである。ＣＫはフリップフロップ動作のためのクロックパルスであり、上記第１のＭＯＳトランジスタ２のゲートには該クロックパルスＣＫの反転信号が、上記第２のＭＯＳトランジスタ４には該クロックパルスが印加される。７は電源電圧＋ＶＤＤと、上記第２のＭＯＳトランジスタ４のソースとの間に接続された第３のＭＯＳトランジスタである。ＣＬは上記フリップフロップ動作のクロックパルスＣＫと非同期に発生されるクリア信号であり、該クリア信号ＣＬが上記第１の論理ゲートであるＮＡＮＤゲート３の第２の入力に入力され、また上記第３のＭＯＳトランジスタ７のゲートに印加され、これにより上記第１の論理回路３の出力，及び第２の論理回路５の出力５をそれぞれクリア状態とする第１，第２のクリア手段を構成している。
【０００６】
即ち、入力端子１からＭＯＳトランジスタ２のドレインに入力デ−タＤが供給される。該ＭＯＳトランジスタ２のソ−ス出力は、ＮＡＮＤゲ−ト３の第１の入力端子に供給される。ＮＡＮＤゲ−ト３の第２の入力端子に、クリア信号ＣＬが供給されるとともに、このクリア信号ＣＬがＭＯＳトランジスタ７のゲートに供給される。ＮＡＮＤゲート３の出力がＭＯＳトランジスタ４のドレインに供給される。ＭＯＳトランジスタ７のドレインに電源電圧＋ＶＤＤが供給されるとともに、そのソースがＭＯＳトランジスタ４のソースに接続される。
【０００７】
上記ＭＯＳトランジスタ４のソ−ス出力がインバ−タ５を介して出力端子８に取り出される。ＭＯＳトランジスタ２及び４の各々のゲ−トに、クロックパルス／ＣＫ及びＣＫが供給される。
【０００８】
図３に示す非同期クリア付ダイナミックフリップフロップ回路の動作について図４を参照して説明する。クロックパルスＣＫが高レベルの期間、ＭＯＳトランジスタ２は遮断状態，ＭＯＳトランジスタ４は導通状態になり、これが低レベルの期間、該ＭＯＳトランジスタ２，４はそれぞれ導通状態，遮断状態になる。クリア信号ＣＬが高レベルの期間、ＭＯＳトランジスタ７が遮断状態になり、これが低レベルの期間、ＭＯＳトランジスタ７は導通状態になる。
【０００９】
図４の▲１▼の期間において、クリア信号ＣＬが高レベルの期間、クロックパルスＣＫの立下がりのタイミングで、入力データＤ０  がＭＯＳトランジスタ２のソースに取り出され、ＮＡＮＤゲート３を介してこれにより反転されて、ＭＯＳトランジスタ４に供給される。このクロックパルスＣＫが立下がってから低レベルの期間、入力データＤ０  はＮＡＮＤゲート３の容量成分にホールドされている。
【００１０】
図４の▲２▼の期間において、クリア信号ＣＬが低レベルの期間、ＮＡＮＤゲート３の出力は常に高レベル状態である。その状態のうち、クロックパルスＣＫが高レベルの期間（２ａ）、上記ＮＡＮＤゲート３の出力の高レベル状態の信号が、ＭＯＳトランジスタ４を介してそのソース出力となる。一方、該クリア信号ＣＬが低レベルの期間には、ＭＯＳトランジスタ７が導通状態であるので、電源電圧＋ＶＤＤが該ＭＯＳトランジスタ７を介して、そのソース出力に現れる。従って、ＭＯＳトランジスタ４のソースとＭＯＳトランジスタ７のソースとの接続点１２の、高レベル状態の信号が、インバータ５により反転されて低レベル状態となり、該低レベル状態が、出力データＱ’として出力端子６に導かれる。
【００１１】
また、クロックパルスＣＫが低レベル（期間２ａ）となる，クロックパルスＣＫの立下がりのタイミングで、入力データＤ１  がＭＯＳトランジスタ２のソースに取り出され、該ソースでの上記入力データがＮＡＮＤゲート３により反転されて、ＭＯＳトランジスタ４に供給される。
【００１２】
このクロックパルスＣＫが上記立下がってから低レベルにある期間（２ｂ）、入力データＤ１  はＮＡＮＤゲート３の容量成分にホールドされている。また、この期間、上記クリア信号ＣＬが低レベルでＭＯＳトランジスタ７は導通状態、クロックパルスＣＫが低レベルでＭＯＳトランジスタ４は遮断状態なので、電源電圧＋ＶＤＤの高レベルの状態が上記接続点１２に現れ、該高レベルの状態がインバータ５により反転されて低レベル状態となって、出力データＱとして出力端子６に導かれる。
【００１３】
図４の▲３▼の期間において、クリア信号ＣＬが高レベルの期間であって、クロックパルスＣＫが高レベルの期間（３ａ）、ＭＯＳトランジスタ４は導通状態、ＭＯＳトランジスタ７は遮断状態である。よって、▲２▼の期間でＮＡＮＤゲート３の容量成分にホールドされている入力データＤ１  は、インバータ５を介して、出力データＱ’として出力端子６に出力される。
【００１４】
クロックパルスＣＫが低レベル（期間３ｂ）となる，クロックパルスＣＫの立下がりのタイミングで、入力データＤ２  がＭＯＳトランジスタ２を、またＮＡＮＤゲート３を介してこれにより反転されて、ＭＯＳトランジスタ４に供給される。このクロックパルスＣＫが立下がってから低レベルの期間（３ｂ）、入力データＤ２  がＮＡＮＤゲート３の容量成分にホールドされている。
【００１５】
図４の▲４▼の期間において、▲３▼の期間中にＮＡＮＤゲート３の容量成分にホールドされている入力データＤ２  が、（４ａ）の期間となるクロックパルスＣＫの立上がりのタイミングで、ＭＯＳトランジスタ４のドレインに取り出され、更にインバータ５を介してこれにより反転されて、出力データＱ’として出力端子６に出力される。
【００１６】
上記のような，図３に示す従来の非同期クリア付ダイナミック型フリップフロップ回路においては、出力データは図４に示すＱ’のようになり、クリア信号ＣＬが低レベルのときの入力データ，即ち、入力データＤ１  のデータか含まれている。しかるに、ＴＴＬによる非同期クリア付スタティック型フリップフロップの場合には、図４に示すクリア信号ＣＬが供給されると、出力データは図２に示すＱのようになり、入力データＤ１  が出力されない。従って、この図３に示す従来の非同期クリア付ダイナミック型フリップフロップ回路は、ＴＴＬを用いたブレッドボードには適合しないものであった。
【００１７】
そして、この従来の非同期クリア付ダイナミック型フリップフロップ回路が、ＴＴＬを用いたブレッドボードには適合しないものであるという問題点を解決するものとして、該公報の第３図，第５図に示されるものがあった。
【００１８】
該公報の第３図に示される回路を、図５に、その波形図を示す第４図を、図６に示し、この従来例の解決手段について以下に説明する。
【００１９】
図５において、１１は第１のフリップフロップ、１２は第２のフリップフロップである。これらのフリップフロップ１１，１２は、上記図３に示したのと同様の構成になる、ＭＯＳトランジスタからなるダイナミックフリップフロップである。該回路において、第１のフリップフロップ１１に入力端子１からの入力デ−タＤ、及びクロックパルスＣＫが供給され、第１のフリップフロップ１１から出力デ−タＱ１  が出力端子６に取り出される。第２のフリップフロップ１２のデ−タ入力としてクリア信号ＣＬが供給され、そのクロック入力としてクロックパルスＣＫがインバ−タ１３により反転されたものが供給される。そして、この第２のフリップフロップ１２の出力デ−タＱ２  が第１のフリップフロップ１１のクリア入力とされる。
【００２０】
クロックパルスＣＫ及びクリア信号ＣＬを図６（ａ）  ，及び図６（ｂ）  にそれぞれ示すものとすると、第２のフリップフロップ１２からは、インバ−タ１３により反転されたクロックパルス／ＣＫでもって、図６（ｃ）  に示すように、クリア信号ＣＬがクロックパルスの１／２周期遅延された出力デ−タＱ２  が発生する。この出力デ−タＱ２  が第１のフリップフロップ１１にクリア入力として与えられるので、出力デ−タＱ２  が低レベルの期間、出力デ−タＱ１  が低レベルとされる。したがって、出力デ−タＱ１  は、図６（ｄ）  に示すように、入力デ−タＤ１  を含まないものとなり、ＴＴＬ部品によるスタティックフリップフロップと同様の出力を発生させることができる。
【００２１】
上述の図５の例は、出力デ−タＱ１  が、クリア信号ＣＬが低レベルとなっても直ぐには立下がらず、スタティックフリップフロップと完全に同一の出力デ−タとはならない。しかし、出力デ−タＱ１  中に、入力デ−タＤ１  が発生することを抑えられるので、本質的にスタティックフリップフロップと同一の機能を有するものと言えるものである。
【００２２】
上記の問題点を解決できる図７に示す他の例は、クリア信号ＣＬを第２のフリップフロップ１２のデ−タ入力のみならず、クリア入力としても与えるようにしたものであり、これにより、図６（ｃ）  において破線で示すように、クリア信号ＣＬが入力されると、直ちに第２のフリップフロップ１２の出力デ−タＱ２  が立ち下がり、これによって出力データＤ１  が、図６（ｄ）  において破線で示すように、スタティックフリップフロップの出力と完全に同一の出力デ−タとなるようにしたものである。
【００２３】
【発明が解決しようとする課題】
上記のように構成され、動作を行う，図３に示す従来の非同期クリア付ダイナミック型フリップフロップ回路においては、上述したように、出力データは図４に示すＱ’のようになり、クリア信号ＣＬが低レベルのときの入力データ，即ち、入力データＤ１  のデータか含まれているが、しかるに、ＴＴＬによる非同期クリア付スタティック型フリップフロップの場合には、図４に示すクリア信号ＣＬが供給されると、出力データは図２に示すＱのようになり、入力データＤ１  が出力されないものであり、上記図３に示す従来の非同期クリア付ダイナミック型フリップフロップ回路は、ＴＴＬを用いたブレッドボードには適合しないものであった。
【００２４】
また、この問題を解決しようとする上記図５，図７に示した回路は、ともに従来のフリップフロップを２つつないで、その信号処理により、タイミングの問題により生ずる，上記図４に示す出力データＱ’に入力データＤ１  が現れる問題を解決しようとしており、このためその回路構成は従来に比し２倍以上必要となり、回路が複雑化するという問題を有するものであった。
【００２５】
この発明は上記のような問題点に鑑みてなされたもので、ＴＴＬを用いたブレッドボードに適合する回路であって、かつ簡単な回路構成になる，非同期クリア付ダイナミックフリップフロップ回路を提供することを目的としている。
【００２６】
【課題を解決するための手段】
この発明にかかる非同期クリア付ダイナミックフリップフロップ回路は、ＭＯＳトランジスタを用いた非同期クリア付ダイナミックフリップフロップ回路において、データ入力端子と、データ出力端子との間に、直列に接続して設けられた、第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路と、フリップフロップ動作のクロックパルスと非同期に発生されるクリア信号に応じて、上記第１の論理回路，及び上記第２の論理回路の出力をクリア状態とする第１，第２ののクリア手段と、上記クリア信号に応じて上記第１の転送ゲートから上記第１の論理回路へ転送される信号を遮断する信号遮断手段と、上記クリア信号に応じて上記第１の論理回路の入力側の容量に保持されているデータをクリアする第３のクリア手段とを備えたことを特徴とするものである。
【００２７】
またこの発明は、上記非同期クリア付ダイナミックフリップフロップ回路において、上記第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路は、上記入力端子と出力端子間に直列に接続された、第１のＭＯＳトランジスタ，その出力がその第１の入力に入力されるＮＡＮＤゲート，第２のＭＯＳトランジスタ，及びインバータよりなり、上記第１のクリア手段が、上記ＮＡＮＤゲートの第２の入力に上記クリア信号が入力されて、かつ上記第２のクリア手段が、上記インバータの入力に電源電圧端子が、上記クリア信号をそのゲートに入力する第３のＭＯＳトランジスタを介して接続されて構成され、上記信号遮断手段が、上記第１のＭＯＳトランジスタと上記ＮＡＮＤゲートとの間に接続された、そのゲートに上記クリア信号が印加される第４のＭＯＳトランジスタにより構成され、上記第３のクリア手段が、上記ＮＡＮＤゲートの第１の入力と接地との間に接続された、そのゲートに上記クリア信号の反転信号が入力される第５のＭＯＳトランジスタにより構成されるものとしたものである。
【００２８】
【作用】
この発明にかかる非同期クリア付ダイナミックフリップフロップ回路においては、ＭＯＳトランジスタを用いた非同期クリア付ダイナミックフリップフロップ回路において、データ入力端子と、データ出力端子との間に、直列に接続して設けられた、第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路と、フリップフロップ動作のクロックパルスと非同期に発生されるクリア信号に応じて、上記第１の論理回路，及び上記第２の論理回路の出力をクリア状態とする第１，第２ののクリア手段と、上記クリア信号に応じて上記第１の転送ゲートから上記第１の論理回路へ転送される信号を遮断する信号遮断手段と、上記クリア信号に応じて上記第１の論理回路の入力側の容量に保持されているデータをクリアする第３のクリア手段とを備えたものとしたので、ＴＴＬ部品を用いたスタティック型フリップフロップと同一の出力データを実現することができ、ＴＴＬを用いたブレッドボードに適合するフリップフロップ回路を得られる。従って、素子数が少ないダイナミック型フリップフロップを用いてＬＳＩを設計するときに、完全に等価なブレッドボードを作製して検証することが可能となり、ＴＴＬのＩＣ部品で構成されたブレッドボードを用いてのＭＯＳで構成されたＬＳＩの開発が容易に可能となり、しかも該フリップフロップ回路の構成も簡単な構成のものが得られる。
【００２９】
またこの発明においては、上記非同期クリア付ダイナミックフリップフロップ回路において、上記第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路は、上記入力端子と出力端子間に直列に接続された、第１のＭＯＳトランジスタ，その出力がその第１の入力に入力されるＮＡＮＤゲート，第２のＭＯＳトランジスタ，及びインバータよりなり、上記第１のクリア手段が、上記ＮＡＮＤゲートの第２の入力に上記クリア信号が入力されて、かつ上記第２のクリア手段が、上記インバータの入力に電源電圧端子が、上記クリア信号をそのゲートに入力する第３のＭＯＳトランジスタを介して接続されて構成され、上記信号遮断手段が、上記第１のＭＯＳトランジスタと上記ＮＡＮＤゲートとの間に接続された、そのゲートに上記クリア信号が印加される第４のＭＯＳトランジスタにより構成され、上記第３のクリア手段が、上記ＮＡＮＤゲートの第１の入力と接地との間に接続された、そのゲートに上記クリア信号の反転信号が入力される第５のＭＯＳトランジスタにより構成されるものとしたので、上記ＴＴＬを用いたブレッドボードに適合するフリップフロップ回路を、簡単な構成にて実現することができる。
【００３０】
【実施例】
実施例１．
図１はこの発明の第１の実施例による非同期クリア付ダイナミック型フリップフロップ回路を示す図である。
本実施例１の回路は、図３に示す従来の非同期クリア付ダイナミック型フリップフロップ回路において、第１のＭＯＳトランジスタ２のソースと、ＮＡＮＤゲート３の第１の入力との間に、クリア信号ＣＬに応じて第１の転送ゲート２から第１の論理回路３への信号を遮断する，信号遮断用の第４のＭＯＳトランジスタ８を挿入し、また、ＮＡＮＤゲート３の第１の入力と、接地との間に、クリア信号ＣＬに応じて第１の論理回路３の入力側の容量に保持されているデータをクリアする第３のクリア手段として、第５のＭＯＳトランジスタ９を挿入したものである。
【００３１】
即ち、図１に示す本実施例１のダイナミック型フリップフロップ回路においては、入力端子１からＭＯＳトランジスタ２のドレインに入力データＤが供給され、該ＭＯＳトランジスタ２のソース出力がＭＯＳトランジスタ８のドレインに供給され、該ＭＯＳトランジスタ８のソース出力が、ＮＡＮＤゲート３の第１の入力端子に供給されるとともに、上記ＭＯＳトランジスタ９のドレインに供給される。
【００３２】
また、クリア信号ＣＬがＮＡＮＤゲート３の第２の入力端子に供給されるとともに、このクリア信号ＣＬは上記ＭＯＳトランジスタ８のゲートに供給され、かつインバータ１０を介して、上記ＭＯＳトランジスタ９のゲートに供給される。
【００３３】
図１に示す本実施例１の非同期クリア付ダイナミック型フリップフロップ回路の動作について、図２を参照して説明する。本回路では、上記図３の回路と同様、クロックパルスＣＫが高レベルの期間、ＭＯＳトランジスタ２は遮断状態，ＭＯＳトランジスタ４は導通状態になり、これが低レベルの期間、該ＭＯＳトランジスタ２，４はその逆の状態になり、クリア信号ＣＬが高レベルの期間、ＭＯＳトランジスタ７が遮断状態になり、これが低レベルの期間、逆に導通状態になるのに加えて、クリア信号ＣＬが高レベルの期間、ＭＯＳトランジスタ８が導通状態になり、これが低レベルの期間、ＭＯＳトランジスタ９が導通状態になる。
【００３４】
まず図２の▲１▼の期間においては、従来の場合と同様に、入力データＤ０  はＮＡＮＤゲート３の容量成分にホールドされている。
図２の▲２▼の期間において、クリア信号ＣＬが低レベルの期間（２ａ）、ＭＯＳトランジスタ８は遮断状態，ＭＯＳトランジスタ９は導通状態となり、上記▲１▼の期間に、ＮＡＮＤゲート３の容量成分にホールドされている入力データＤ０  は、ＭＯＳトランジスタ９のソースに接続されているＧＮＤに流れる。従って、ＮＡＮＤゲート３の第１，第２の入力がともに低レベル状態になるので、ＮＡＮＤゲート３の出力は高レベル状態になる。クロックパルスＣＫが高レベルの期間、その高レベル状態の信号がＭＯＳトランジスタ４を介してソース出力となり、一方、電源電圧＋ＶＤＤがＭＯＳトランジスタ７を介してソース出力となる。以上より、接続点１２に得られる高レベル状態の信号が、インバータ５により反転されて低レベル状態となり、これが出力データＱとして出力端子６に導かれる。
【００３５】
また、クロックパルスＣＫが低レベルの期間（２ｂ）も、上記クリア信号ＣＬが低レベルであるので、ＭＯＳトランジスタ７は導通状態であり、該ＭＯＳトランジスタ７のソースに現れる電源電圧＋ＶＤＤの高レベルの状態が、インバータ５により反転されて低レベル状態となり、これが出力データＱとして出力端子６に導かれる。
【００３６】
また、クリア信号ＣＬが低レベルの期間中（２ａ，２ｂとも）、ＭＯＳトランジスタ８は遮断状態にあるので、上記入力データＤ１  が出力端子６に導かれることはない。
【００３７】
図２の▲３▼の期間において、クリア信号ＣＬが高レベルの期間、まずクロックパルスＣＫが高レベルの期間（３ａ）に関し、上記クリア信号ＣＬが高レベルであるので、ＭＯＳトランジスタ８は導通状態である。よって、ＭＯＳトランジスタ８のソースと接続されているＮＡＮＤゲート３の第１の入力端子に、ＭＯＳトランジスタ２が遮断状態であるため、低レベルの信号が送られる。これにより、ＮＡＮＤゲート３の出力が高レベルの状態になり、ＭＯＳトランジスタ４を介して接続点１２が高レベル状態となり、これがインバータ５により反転されて低レベル状態となり、データＱとして低レベル状態が出力端子６に導かれる。
【００３８】
また、クロックパルスＣＫが低レベル（期間３ａ）となる，クロックパルスＣＫの立下がりのタイミングで、入力データＤ２  がＭＯＳトランジスタ２，８を介して、かつＮＡＮＤゲート３により反転されて、ＭＯＳトランジスタ４に供給される。このクロックパルスＣＫが立下がってから低レベルの期間（３ｂ）、入力データＤ２  がＮＡＮＤ３の容量成分にホールドされている。この期間中、ＭＯＳトランジスタ４，７が遮断状態であるが、上記クロックパルスＣＫの立下がり前の動作によりインバータ５の入力にホールドされている高レベルの状態が、インバータ５を介して低レベル状態となって、出力データＱとして出力端子６に導かれる。
図２の▲４▼の期間においては、従来の場合と同様に、入力データＤ２  が出力データＱとして出力端子６に導かれる。
【００３９】
このような実施例による非同期クリア機能を有する付ダイナミック型フリップフロップ回路においては、信号遮断用のＭＯＳトランジスタ８により、クリア信号ＣＬに応じて第１の転送ゲート２から第１の論理回路３へ転送される信号を遮断するようにし、さらに、第３のクリア手段であるＭＯＳトランジスタ９により、クリア信号ＣＬに応じて第１の論理回路３の入力側の容量に保持されているデータをクリアするようにしたので、従来回路の場合に、図４のＱ’に示すように入力データＤ１  が出力されることをなくして、ＴＴＬ部品を用いたスタティック型フリップフロップと同一の出力データを実現することができる。
【００４０】
従って、素子数が少ないダイナミック型フリップフロップを用いてＬＳＩを設計する場合に、ＴＴＬのＩＣ部品で構成されたものと完全に等価なブレッドボードを作製して設計したＬＳＩを検証を行うことが可能となり、ＴＴＬのＩＣ部品で構成されたブレッドボードを用いて、ＭＯＳで構成されたＬＳＩの開発を行うことが容易に可能となる。
【００４１】
しかも、該ダイナミック型フリップフロップの構成としては、従来ＭＯＳトランジスタ９素子からなっていたものが、ＭＯＳトランジスタ４素子が増えるだけであるから、その回路構成は約１．４倍になるだけであり、上記図５，図７に示した２倍以上の回路構成を必要とするものに比し、かなり簡単な回路構成にてこれを実現できる効果がある。
【００４２】
【発明の効果】
以上のように、本発明にかかる非同期クリア付フリップフロップ回路によれば、ＭＯＳトランジスタを用いた非同期クリア付ダイナミックフリップフロップ回路において、データ入力端子と、データ出力端子との間に、直列に接続して設けられた、第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路と、フリップフロップ動作のクロックパルスと非同期に発生されるクリア信号に応じて、上記第１の論理回路，及び上記第２の論理回路の出力をクリア状態とする第１，第２ののクリア手段と、上記クリア信号に応じて上記第１の転送ゲートから上記第１の論理回路へ転送される信号を遮断する信号遮断手段と、上記クリア信号に応じて上記第１の論理回路の入力側の容量に保持されているデータをクリアする第３のクリア手段とを備えたものとしたので、ＴＴＬ部品を用いたスタティック型フリップフロップと同一の出力データを実現することができ、ＴＴＬを用いたブレッドボードに適合するフリップフロップ回路を得ることができる。従って、素子数が少ないダイナミック型フリップフロップを用いてＬＳＩを設計するときに、完全に等価なブレッドボードを作製して検証することが可能となり、ＴＴＬのＩＣ部品で構成されたブレッドボードから、ＭＯＳで構成されたＬＳＩの開発が容易となる効果が得られ、しかもこれを簡易な構成で得られる効果がある。
【００４３】
またこの発明によれば、上記非同期クリア付ダイナミックフリップフロップ回路において、上記第１の転送ゲート，第１の論理回路，第２の転送ゲート，及び第２の論理回路は、上記入力端子と出力端子間に直列に接続された、第１のＭＯＳトランジスタ，その出力がその第１の入力に入力されるＮＡＮＤゲート，第２のＭＯＳトランジスタ，及びインバータよりなり、上記第１のクリア手段が、上記ＮＡＮＤゲートの第２の入力に上記クリア信号が入力されて、かつ上記第２のクリア手段が、上記インバータの入力に電源電圧端子が、上記クリア信号をそのゲートに入力する第３のＭＯＳトランジスタを介して接続されて構成され、上記信号遮断手段が、上記第１のＭＯＳトランジスタと上記ＮＡＮＤゲートとの間に接続された、そのゲートに上記クリア信号が印加される第４のＭＯＳトランジスタにより構成され、上記第３のクリア手段が、上記ＮＡＮＤゲートの第１の入力と接地との間に接続された、そのゲートに上記クリア信号の反転信号が入力される第５のＭＯＳトランジスタにより構成されるものとしたので、上記ＴＴＬを用いたブレッドボードに適合するフリップフロップ回路を、簡易な構成にて実現できる効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による非同期クリア付ダイナミックフリップフロップ回路を示す回路図。
【図２】上記実施例１の非同期クリア付ダイナミックフリップフロップ回路のタイミングチャートを示す図。
【図３】特公平５−２８００８号公報の第１図に記載された従来の非同期クリア付ダイナミックフリップフロップ回路の回路図。
【図４】上記従来の非同期クリア付ダイナミックフリップフロップ回路のタイミングチャートを示す図。
【図５】特公平５−２８００８号公報の第３図に記載された非同期クリア付ダイナミックフリップフロップ回路を示す図である。
【図６】上記図５の回路の動作波形を示す図である。
【図７】特公平５−２８００８号公報の第５図に記載された非同期クリア付ダイナミックフリップフロップ回路を示す図である。
【符号の説明】
１  入力端子、６  出力端子、２  第１のＭＯＳトランジスタ（第１の転送ゲート）、３  ＮＡＮＤゲート（第１の論理回路）、４  第２のＭＯＳトランジスタ（第２の転送ゲート回路）、５  インバータ（第２の論理回路，第１のクリア手段）、７  第３のＭＯＳトランジスタ（第２のクリア手段）、８  第４のＭＯＳトランジスタ（信号遮断手段）、９  第５のＭＯＳトランジスタ（第３のクリア手段）、１０  インバータ（第２の論理回路）、１１  第１のフリップフロップ、１２  第２のフリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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