【事件の表示】
　平成　７年特許願第５２６７９３号「ディスプレイ装置駆動回路および方法」拒絶査定不服審判事件〔平成　７年１０月２６日国際公開、ＷＯ９５／２８６９６、平成　９年１２月　２日国内公表、特表平　９−５１２１１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本件は、１９９５年４月１０日（パリ条約による優先権主張１９９４年４月１３日、イギリス国）を国際出願日とする出願であって、平成１８年１月６日付け（同年１月１７日発送）で拒絶査定がされたところ、これに対して、同年４月１４日に拒絶査定不服審判が請求されるとともに、同年５月１２日付けで明細書を補正対象とする手続補正書が提出されたものである。
　
２　平成１８年５月１２日付け手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１８年５月１２日付けの手続補正を却下する。
　
［理由］
（１）補正の内容
　平成１８年５月１２日提出の手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の記載
「【請求項１】
　切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を含むディスプレイ装置を駆動する方法であって、各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており、前記方法は、
　ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させるステップを含み、
　第１の重要度のデータビットの一連のデータロード動作のうちのいくつかの間、ロードされたビットのディスプレイ期間の終了は、第１の重要度のすべてのデータビットがロードされる前に開始され、
　第２の重要度のデータビットのロードは、第１の重要度のビットのすべてのディスプレイ期間が終了する前に開始されることを特徴とする、方法。」
　を、
「【請求項１】
　切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を構成する偏向可能ミラー装置を含むディスプレイ装置を駆動する方法であって、各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており、前記方法は、
　ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させることを可能にするリセット信号を与えるステップを含み、
　リセット信号の第１の系列に応答した第１の重要度のデータビットの一連のデータロード動作のうちのいくつかの間、ロードされたビットのディスプレイ期間の終了は、リセット信号の第２の系列に応答して、第１の重要度のすべてのデータビットがロードされる前に開始され、リセット信号の第２の系列の信号は、時間に関してリセット信号の第１の系列の信号の間に置かれ、
　第２の重要度のデータビットのロードは、リセット信号の第１の系列が第１の重要度のデータをロードさせるのに使われた後、かつ第１の重要度のビットのすべてのディスプレイ期間が終了する前に開始されることを特徴とする、方法。」
　と補正する内容を含むものである。
　
（２）補正の目的の適合性
　本件補正により、請求項１に記載された発明特定事項である「切換可能素子」が「偏向可能ミラー装置を含む」構成と限定され、また、「ディスプレイ期間を終了させる」ことを可能にする「リセット信号」に関して限定され、さらに、「第１の重要度のデータビット」が「リセット信号の第１の系列に応答した」第１の重要度のデータビットと限定され、「ディスプレイ期間の終了」が「リセット信号の第２の系列に応答して」と限定され、「リセット信号の第２の系列の信号は、時間に関してリセット信号の第１の系列の信号の間に置かれ」と限定され、「第２の重要度のデータビットのロード」は「リセット信号の第１の系列が第１の重要度のデータをロードさせるのに使われた後」と限定されたから、本件補正は、平成１８年改正前特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
（３）独立特許要件
　本件補正後の請求項１乃至４に係る発明は、平成１８年５月１２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至４に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は（以下、「本件補正発明」という。）は、以下のとおりである。
「【請求項１】
　切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を構成する偏向可能ミラー装置を含むディスプレイ装置を駆動する方法であって、各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており、前記方法は、
　ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させることを可能にするリセット信号を与えるステップを含み、
　リセット信号の第１の系列に応答した第１の重要度のデータビットの一連のデータロード動作のうちのいくつかの間、ロードされたビットのディスプレイ期間の終了は、リセット信号の第２の系列に応答して、第１の重要度のすべてのデータビットがロードされる前に開始され、リセット信号の第２の系列の信号は、時間に関してリセット信号の第１の系列の信号の間に置かれ、
　第２の重要度のデータビットのロードは、リセット信号の第１の系列が第１の重要度のデータをロードさせるのに使われた後、かつ第１の重要度のビットのすべてのディスプレイ期間が終了する前に開始されることを特徴とする、方法。」（以下、「本件補正発明」という。）
　
　そこで、本件補正発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下検討する。
　
（４）引用例に記載された発明
　原査定の拒絶の理由で引用され、本願の優先日前に頒布された刊行物である特開平５−２６０４２２号公報（以下、「引用例１」という。）には、図面とともに、次の事項が記載されている。
　
（ア）「【０００３】しばしば用いられる空間的光変調器の形式は変形可能ミラーデバイスであり、このデバイスにおいては、それぞれの画素素子は微小ミラーであり、それぞれの微小ミラーは電気的入力に応答して別々に機械的移動を行なうことができる。入射光は、それぞれの画素素子からの反射によって、方向、位相、または振幅の変調を受けることができる。
【０００４】多くの応用において、空間的光変調器は、それぞれの画素素子が２つの状態のいずれをもとりうるという意味で、２進的である。この素子は、オフ状態にもなり得るが、それは素子が光の供給を行なわないことを意味する。あるいは、素子はオン状態にもなり得、それは素子が光を最大強度で供給することを意味する。観察者が中間レベルの光を知覚しうるようにするためには、さまざまなパルス幅変調技術が用いられうる。これらの技術は、「ＤＭＤ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ａｎｄ  Ｔｉｍｉｎｇ  ｆｏｒ  Ｕｓｅ  ｉｎ  ａ  Ｐｕｌｓｅ−Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｅｄ  Ｄｉｓｐｌａｙ  Ｓｙｓｔｅｍ」と題する係属中の米国特許出願第７５６，０２６号、代理人事件整理番号第ＴＩ−１６５１２号に説明されている。
【０００５】パルス幅変調においては、変調器のローディング方式として、フレーム全体において画素毎に１ビットが一時にロードされる「ビットフレーム」ローディングを含むさまざまな方式が用いられる。従って、例えば８ビット画素解像度においては、変調器は、フレーム毎に８回、一時に１フレームにつき１画素をロードされ、そのロードタイミングは使用される特定の変調技術によって決定される。「ＤＭＤ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ａｎｄ  Ｔｉｍｉｎｇ  ｆｏｒ  Ｕｓｅｉｎ  ａ  Ｐｕｌｓｅ−Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｅｄ  Ｄｉｓｐｌａｙ  Ｓｙｓｔｅｍ」と題する米国特許出願第６７８，７６１号、代理人事件整理番号第ＴＩ−１５７２１号には、いくつかのそのような方法が説明されている。それらの方法においては、最上位ビットはフレーム周期の１／２の間にロードされ、第２最上位ビットは１／４フレーム周期の間にロードされ、等、となる。ローディングは、ｎをそれぞれのビットの解像度とするとき、全フレーム時間を２n −１個の最下位ビット時間に分割することによって計算される「最下位ビット時間」中の、ビットフレームバーストにより行なわれる。最下位ビットまたは最上位ビットのいずれを表わすビットフレームが最初にロードされるべきかは、使用される方法による。
【０００６】パルス幅変調の実施のためには、入来データに対しフレームバッファを使用する必要がある。変調器はデータをビットフレームをなすものとして受けるので、フレームバッファが画像全体を受けた後にデータを変調器へ転送する必要があるのである。フレームバッファは、そのフレームバッファへ次のフレームが入力されつつある間に、１つのフレームを変調器へ転送しうるものでなくてはならない。十分に大きいフレームバッファを備える最も簡単な方法は、２つの完全なフレームのためのメモリスペースを備えることである。２フレームメモリにおいては、メモリの第１部分が入来フレームからのデータにより満たされつつある時、前の入来フレームからの記憶データが、メモリの第２部分から空間的光変調器へ転送されつつある。入来フレームの全てのデータがメモリの第１部分内へ記憶され終った後、このデータは、入来データの次のフレームがメモリの第２部分内へ記憶されつつある間に、空間的光変調器へ転送される。すなわち、メモリの２部分は、「ピンポン」式に動作し、それぞれの部分は、受取る入来データと、空間的光変調器への出力データとの間で、フレーム毎に交互する。しかし、この方法は多くの経費を要するので、必要なメモリサイズを減少させる手段が要求される。」
　
（イ）「【００１０】図１のビデオディスプレイ装置の特定例、およびこの説明を通じて用いられる例は、テレビジョンディスプレイ装置である。受信器具１１は、ある標準化されたフォーマットのテレビジョン信号を受信してそれをチューナ１２へ送り、チューナ１２はその信号をオーディオ成分とビデオ成分とに分割する。信号のオーディオ部分は、ここでは考察されない。チューナ１２は信号を、アナログディジタル変換および他の改善を行なう信号プロセッサ１３へ送る。改善されたディジタル信号は次に投射装置１４へ送られる。投射装置１４は、デシメーションプロセッサ１５と、フレームバッファ１６と、空間的光変調器（ＳＬＭ）１７とを含む。デシメーションプロセッサ１５は、信号をフレームバッファ１６内への記憶に適する形式に変換する。フレームバッファ１６は、ビットフレーム内のデータを行毎にＳＬＭ１７へ供給する。ＳＬＭ１７は、光源１９から光を受け、光学ユニット１８を経て画像を発生し、観察者に対してディスプレイする。順次式カラー装置においては、ＳＬＭ１７に入射する、またはＳＬＭ１７によって反射される色を変化させることにより、カラー画像が発生せしめられる。」
　
（ウ）「【００１６】この説明の目的上、ＳＬＭ１７は、変形可能ミラーデバイス（ＤＭＤ）である。本特許出願の背景に関して説明したように、これらは２進デバイスであり、観察者に対し変化する強度の知覚または色を与えるように変調されうる。ＳＬＭ１７の１例としては、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．により製造されているＤＭＤデバイスがあり、このデバイスにおいては、それぞれの画素ミラーが、データ記憶装置の少なくとも１ビットを有するメモリセルに関連せしめられており、全ての画素素子は同時にスイッチされる。
【００１７】しかし、本発明は、ＳＬＭ１７としてのＤＭＤの使用に限定されるものではなく、アドレス指定可能な画素素子を有する他の２進形空間的光変調器に対しても適用されうる。適切であるＳＬＭ１７の特性は、そのローディングが一時に１行行なわれることである。ＳＬＭ１７の諸行内に記憶されるデータは、必ずしもフレームバッファ１６内のデータの諸行と一致しないので、前者のデータは、明確にするために適切である場合には、「ＶＲＡＭ行」とは対照的な「ディスプレイ行」と呼ばれる。」
　
（エ）「【００２０】この説明の例においては、ＳＬＭ１７は、サンプリングされた入来データの行および列に適合する６４０×４８０画素のアレイをなす。しかし、ここに説明される原理は、ここに述べるデータ幅を適宜変化させれば、任意のサイズのアレイによって実施されうる。
【００２１】ＳＬＭ１７は、上部部分１７ａおよび下部部分１７ｂに分割されている。データは、上部および下部のフレームバッファ１６ａおよび１６ｂ内へは異なる時刻においてロードされるが、フレームバッファ１６からの出力データはＳＬＭ１７の上部部分１７ａおよび下部部分１７ｂ内へ同時にロードされる。この説明の例においては、フレームバッファ１６からの出力は、２つの４０線の組を経てＳＬＭ１７へ供給され、それぞれの線は１ビットを送る。１組のデータ線は、上部部分１７ａにロードされ、他の組は下部部分１７ｂにロードされる。」
　
（オ）「【００２２】図３は、ＳＬＭ１７をさらに詳細に示す。それは、データを上部および下部のフレームバッファ１６ａおよび１６ｂから同時に、上部部分１７ａに関連する４０個の１６ビットシフトレジスタ内、および下部部分１７ｂに関連する４０個の１６ビットシフトレジスタ内へ受ける。従って、これら２部分に対するデータ接続は、それぞれ４０ビットの広さを有する。
【００２３】ＳＬＭ１７の上部部分１７ａおよび下部部分１７ｂは、それぞれ入力ユニット３１ａおよび３１ｂを有する。それぞれの入力ユニット３１ａおよび３１ｂは、シフトレジスタ層３２ａおよび３２ｂと、並列ラッチ３３ａおよび３３ｂと、列ドライバ３４ａおよび３４ｂと、を有する。シフトレジスタ３２ａおよび３２ｂは、フレームバッファ１６から、２組の４０ビットの広さのデータワードを受ける。フレームバッファ１６からのそれぞれの線は、４０個の１６ビットシフトレジスタの１つに関連せしめられている。６４０列の画像の場合には、１６クロックサイクルの後、１ディスプレイ行の全体がそれぞれのシフトレジスタ層３２ａおよび３２ｂ内に記憶される。シフトレジスタ層３２ａおよび３２ｂは、共通のクロック信号（ＣＬＫ）によって制御される。
【００２４】シフトレジスタ層３２ａおよび３２ｂがロードされた後に、それらはそれぞれ、それらのデータ行を単一クロックサイクル中に並列ラッチ３３ａおよび３３ｂへ転送する。並列ラッチ３３ａおよび３３ｂは４０個のブロックとして構成され、それぞれのブロックは１６ビットのデータを記憶する。データが、画素素子アレイ３０の選択された行内にラッチされた後記憶されている間に、データの次の行はシフトレジスタ層３２ａおよび３２ｂ内にロードされうる。並列ラッチ３３ａおよび３３ｂは、共通のロード信号、セット信号、リセット信号（ＬＤ，ＰＳＥＴ，ＰＲＥＳＥＴ）によって制御される。列ドライバ３４ａおよび３４ｂは、画素素子アレイ３０ａおよび３０ｂのそれぞれの列に対する行データの１ビットを駆動する。
【００２５】上部画素素子アレイ３０ａおよび下部画素素子アレイ３０ｂは、それぞれ行セレクタ３５ａおよび３５ｂと通信している。行セレクタ３５ａおよび３５ｂは簡単なデコーダであり、これらはそれぞれ９ビットのアドレスデータ（ＵＡＤＤおよびＬＡＤＤ）を受け、これらのデータはそれぞれのアレイ半部分３０ａおよび３０ｂ内に充填されるべき２４０行の１つを表わしている。
【００２６】このようにして、ＳＬＭ１７のミラーアレイ３０の全ての画素素子を充填するためには、１６クロックサイクル毎行×２４０行が必要となる。上部および下部のミラーアレイ３０ａおよび３０ｂ双方の全画素メモリがいったんロードされ終れば、諸画素の状態は、共通リセット信号（ＢＩＡＳＲＳＴ）に応答して、記憶されているデータに従い、同時に変化する。」
　
（カ）「【００３４】このようにして、フレーム０の後、それぞれのフレームがフレームバッファ１６内へロードされる時、前のフレームは４つのビットフレームをなしてＳＬＭ１７へダウンロードされる。全ての画素のＬＳＢを含むビットフレーム、すなわち、「最下位ビット（ＬＳＢ）フレーム」が、まず第１ＬＳＢ時間内にダウンロードされる。この第１状態は１ＬＳＢ時間の間保持され、次に第２ＬＳＢフレームがダウンロードされて、その状態は２ＬＳＢ時間の間保持される。次に、第３ＬＳＢフレームがアンロードされて、その状態は４ＬＳＢ時間の間保持される。最後に、最上位ビットを含むビットフレームがダウンロードされて、その状態は８ＬＳＢ時間の間保持される。このようにして、アンローディングは、それぞれのビットフレームに対して高い初期速度で行なわれた後、引続いて次第に低速度で行なわれて、最終的にはフレーム全体の４ビット画素データがダウンロードされてしまう。」　
　
　上記摘記事項（イ）乃至（エ）から、空間的光変調器（１７）の６４０×４８０画素のアレイを構成する変形可能ミラーデバイス（ＤＭＤ）を含むビデオディスプレイ装置を駆動する方法を、読み取ることができる。
　
　上記摘記事項（ア）及び（イ）から、空間的光変調器（１７）は、連続したビットフレームを表す入来データの各ビットのロードに応答して、画像を表す光の方向を変調して光学ユニット（１８）へ向けて出力し、最上位ビットはフレーム周期の１／２の間にロードされ、第２最上位ビットは１／４フレーム周期の間にロードされることにより異なるディスプレイの期間を表し、各ディスプレイの期間の持続時間が入来データのビット位置に比例してなることを、読み取ることができる。
　
　上記摘記事項（エ）乃至（カ）から、６４０×４８０画素のアレイを、上部ミラーアレイ（３０ａ）と下部ミラーアレイ（３０ｂ）に分割するとともに、該分割されたアレイ内の空間的光変調器（１７）を同位置のビットデータからなるビットフレームを用いて駆動する段階を、読み取ることができる。
　
　したがって、上記摘記事項（ア）乃至（カ）の記載からみて、引用例１には、以下の発明が記載されているものと認められる。　
「空間的光変調器（１７）の６４０×４８０画素のアレイを構成する変形可能ミラーデバイス（ＤＭＤ）を含むビデオディスプレイ装置を駆動する方法であって、空間的光変調器（１７）は、連続したビットフレームを表す入来データの各ビットのロードに応答して、画像を表す光の方向を変調して光学ユニット（１８）へ向けて出力し、最上位ビットはフレーム周期の１／２の間にロードされ、第２最上位ビットは１／４フレーム周期の間にロードされることにより異なるディスプレイの期間を表し、各ディスプレイの期間の持続時間が入来データのビット位置に比例しており、
　６４０×４８０画素のアレイを、上部ミラーアレイ（３０ａ）と下部ミラーアレイ（３０ｂ）に分割するとともに、該分割されたアレイ内の空間的光変調器（１７）を同位置のビットデータからなるビットフレームを用いて駆動する段階を含む方法。」（以下、「引用発明」という。）
　
（５）対比
　本件補正発明と引用発明とを対比する。
（ア）引用発明の「空間的光変調器（１７）」、「変形可能ミラーデバイス（ＤＭＤ）」、「ビデオディスプレイ装置」は、それぞれ本件補正発明の「切換可能素子」、「偏向可能ミラー装置」、「ディスプレイ装置」に相当するから、引用発明の「空間的光変調器（１７）の６４０×４８０画素のアレイを構成する変形可能ミラーデバイス（ＤＭＤ）を含むビデオディスプレイ装置を駆動する方法」は、本件補正発明の「切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を構成する偏向可能ミラー装置を含むディスプレイ装置を駆動する方法」に相当する。
（イ）引用発明の「連続したビットフレームを表す入来データの各ビット」は、本件補正発明の「連続した画像フレームを表わす一連のデータビット」に相当し、以下同様に「光学ユニット（１８）」は「ディスプレイ（１０１）」に相当し、「最上位ビットはフレーム周期の１／２の間にロードされ、第２最上位ビットは１／４フレーム周期の間にロードされることにより異なるディスプレイの期間を表し」は「重要度の異なるデータビットは異なるディスプレイ期間を表わし」に相当する。また、「各ディスプレイの期間の持続時間」が画像の明るさに比例することは技術的に明白であることから、引用発明の「各ディスプレイの期間の持続時間が入来データのビット位置に比例してなる」は「各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており」に相当する。したがって、引用発明の「空間的光変調器（１７）は、連続したビットフレームを表す入来データの各ビットのロードに応答して、画像を表す光の方向を変調して光学ユニット（１８）へ向けて出力し、最上位ビットはフレーム周期の１／２の間にロードされ、第２最上位ビットは１／４フレーム周期の間にロードされることにより異なるディスプレイの期間を表し、各ディスプレイの期間の持続時間が入来データのビット位置に比例してなる」は、本件補正発明の「各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており」に相当する。
（ウ）引用発明の「６４０×４８０画素のアレイを、上部ミラーアレイ（３０ａ）と下部ミラーアレイ（３０ｂ）に分割」した構成は、本件補正発明の「ブロック」に相当し、同様に「同位置のビットデータからなるビットフレーム」は「同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させること」に相当する。してみると、引用発明の「６４０×４８０画素のアレイを、上部ミラーアレイ（３０ａ）と下部ミラーアレイ（３０ｂ）に分割するとともに、該分割されたアレイ内の空間的光変調器（１７）を同位置のビットデータでなるビットフレームを用いて駆動する段階」は、本件補正発明の「ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させることを可能にするリセット信号を与えるステップ」と、「ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させることを可能にするステップ」との限りにおいて一致する。
　
　したがって、本件補正発明と引用発明の両者は、 以下の一致点で一致し、以下の相違点１、２で相違する。
　
＜一致点＞
「切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を構成する偏向可能ミラー装置を含むディスプレイ装置を駆動する方法であって、各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており、前記方法は、
　ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させることを可能にするステップを含む、方法。」
　
＜相違点１＞
　ディスプレイ期間を終了させることを可能にするステップにおいて、本件補正発明では、「リセット信号を与え」るのに対して、引用発明では、その点が明確ではない点。
　
＜相違点２＞
　本件補正発明では、「リセット信号の第１の系列に応答した第１の重要度のデータビットの一連のデータロード動作のうちのいくつかの間、ロードされたビットのディスプレイ期間の終了は、リセット信号の第２の系列に応答して、第１の重要度のすべてのデータビットがロードされる前に開始され、リセット信号の第２の系列の信号は、時間に関してリセット信号の第１の系列の信号の間に置かれ、　第２の重要度のデータビットのロードは、リセット信号の第１の系列が第１の重要度のデータをロードさせるのに使われた後、かつ第１の重要度のビットのすべてのディスプレイ期間が終了する前に開始される」のに対して、引用発明では、そのように限定されていない点。　
　
（６）判断
　上記相違点１について検討する。
　例えば、原査定の拒絶の理由で引用され、本願の優先日前に頒布された刊行物である特開平５−３１３５９９号公報（以下、「周知例１」という。）には、図面とともに次の事項が記載されている。
　
（ア）「【０００２】
【従来の技術】プラズマディスプレイ，エレクトロルミネッセントディスプレイ等のメモリ型表示板の階調駆動方式においては、周期が約１８ｍｓｅｃ以下の１フィールド表示期間を階調数に応じた複数のサブフィールド期間に分割し、さらに各サブフィールドでの発光輝度を異なった値に設定しておき、発光させるサブフィールドの組合せを変えることにより、各画素の平均輝度を変え階調表示をする方式が知られている。
【０００３】図４は従来の階調駆動方式のタイムチャートの一例である。ここで、Ｆが１フィールド期間，Ｆ１′〜Ｆ８′がサブフィールド期間，Ｓ１〜Ｓｍはｍ本の操作ラインを示し、Ｓ１からＳｍまで順次操作が繰返される。Ｔ′はサブフィールドＦ１′における発光期間を表し、サブフィールドＦ２′の発光期間はＴ′／２、Ｆ３′はＴ′／４、以下Ｆ４′〜Ｆ８′は、それぞれＴ′／８，Ｔ′／１６，Ｔ′／３２，Ｔ′／６４，Ｔ′／１２８の発光期間に設定している。これらのＦ１′〜Ｆ８′のサブフィールドを組み合わせることにより、１フィールド期間Ｆにおける平均輝度を２５６種類つくり出すことが可能である。ところで、各サブフィールドにおける発光開始から終了に至るまでの駆動は、時間的に３つの期間に分けられる。第１が書き込み期間、第２が維持期間、そして第３が消去期間である。
【０００４】図５は、ＡＣメモリ型プラズマディスプレイの駆動波形の一例である。これは、１画素と３種類の表示用パルスにて駆動する三電極構造のプラズマディスプレイ（図３）の例である。図５の維持パルス，走査パルス，データパルスはそれぞれ図３の維持電極６，走査電極５，データ電極３に印加する電圧である。走査パルス１′において、Ｐｗが書き込みパルス、Ｐｓｕｓが維持パルス、ＰE が消去パルスを表す。すなわち、Ｐｗとデータパルスを同時に印加することにより、放電が発生し発光に至る。この放電により発生した電荷が再結合し、消滅する前に維持パルス及びＰｓｕｓを交互に印加することにより、放電は繰返す。維持パルス及びＰｓｕｓにより維持される放電はＰE が印加され電荷が中和されるまで継続する。従って、Ｐｗとデータパルスの印加期間が書込み期間，書込み期間後ＰE が印加される直前までが維持期間、ＰE の印加期間が消去期間である。Ｐｗは、各走査電極に時分割に順次印加し、Ｐｗの印加に合わせてデータパルスをデータ電極に印加することで各表示セル毎の放電・非放電を選択する。」
　
　上記摘記事項に示されているように、サブフィールド駆動を採用したメモリ型表示装置の階調駆動方法において、維持期間、即ち、ディスプレイ期間を終了させるにために、消去パルス、即ち、リセット信号を印加する技術は、周知技術である。
　してみると、上記引用発明と上記周知技術は、共にサブフィールド駆動を採用したメモリ型表示装置の駆動方法に関する発明である点で共通しているから、上記引用発明において、各ビットフレーム期間を終了させるための技術として、上記周知技術を採用することに特段の困難性はない。
　よって、上記相違点１に係る本件補正発明の発明特定事項は、引用発明に上記周知技術を適用することにより当業者が容易に想到し得たものである。
　
　次に、上記相違点２について検討する。
　上記周知例１には、上記摘記事項（ア）に加えて、図面とともに次の事項が記載されている。
　
（イ）「【０００５】
【発明が解決しようとする課題】この従来の階調駆動方式では、１フィールド（Ｆ）における表示期間はＴ′＝Ｆ１′に設定し、全てのサブフィールドで表示させても、Ｆ（＝８Ｔ′）において（２５５／１２８）Ｔ′≒２Ｔ′が最大である。すなわち、時間的には２５％の表示率が最高である。
【０００６】また、各サブフィールドの書込みを行なうには、表示データを書込タイミングに合わせて駆動回路へ転送することが必要である。ところが駆動用基本信号においては、サブフィールド数のデータ信号（本従来例では８本）が表示セル毎のデータとして並列に、そして表示画面上で上部ラインの表示セルから下部ラインの表示セルへ順次時分割に送られることが一般的である。従って、この駆動用基本信号のデータ信号タイミングを各サブフィールドのデータタイミングに合わせるには、画面全体のデータを記憶するフレームメモリが必要であり、回路規模が増大してしまう。」
　
（ウ）図面の図４には、例えば、第１の最上位ビットに対応するサブフィールドＦ１′における書き込みパルス（ＰW）と、第２の最上位ビットに対応するサブフィールドＦ２′における書き込みパルス（ＰW）との間に、第１の最上位ビットに対応するサブフィールドＦ１′における消去パルス（ＰE）が置かれると共に、サブフィールドＦ１′の第１操作ラインＳ１への消去パルス（ＰE）の印加は、サブフィールドＦ１′の最終操作ラインＳｍへの書き込みパルス（ＰW）の印加前に行われ、さらに、第１の最上位ビットに対応するサブフィールドＦ１′における最終操作ラインＳｍへの書き込みパルス（ＰW）の印加が終了した後、且つ、少なくとも最終操作ラインＳｍの発光期間である維持期間（Ｔ′）が終了する前に、第２の最上位ビットに対応するサブフィールドＦ２′における操作ラインＳ１への書き込みパルス（ＰW）の印加を開始することが、見て取れる。
　
　また、本願の優先日前に頒布された刊行物である特開平２−１２５２８７号公報（以下、「周知例２」という。）には、図面とともに次の事項が記載されている。
　
（エ）「（産業上の利用分野）
　この発明はマトリクス型カラー表示装置の中間調表示方式の改善に関するものである。
（発明の概要）
　この発明は、メモリ機能を有する、または駆動法などによりメモリ機能を付与したマトリクス型カラー表示パネルの中間調表示方式に関するもので、
　白色表示のための駆動条件が等刺激から大きく（２：１以上）ずれる場合に、白バランス設定のための乗算処理のうち階調数低下を伴う原色信号に生じる最下位ビット未満のデータを、最下位ビットによるフィールド交互の１ビット空間変調に変換して従来のビット範囲のデータに加算することにより、利得を低下させなければならない原色信号の階調数低下を防止し、大型化で厳しくなる表示パネルの動作速度の高速化を必要とせずに全原色の階調数を確保できるようにしたものである。」（公報第１頁左下欄第２０行−同頁右下欄第１６行。）
　
（オ）「次にこの種従来のメモリパネルの駆動法を第５図、第６図を用いて説明する。
　第５図示波形はＡＣ型パネルの１セルに与えられる典型的な駆動波形で、Ｐはパルス振幅、パルスＷは書き込みパルス、パルスＳは維持パルス、パルスＥは消去パルス、Ｌは発光波形を示す。維持パルスＳは単独では放電を起こせない振幅とするが、書き込みパルスＷにより一旦放電が生じると以後の維持パルスＳ毎に放電を繰り返し、消去パルスＥにより以後放電は停止する。従って、パルスＷからパルスＥまでの“ＯＮ”期間の長さを制御することにより所定の輝度を得ることが出来る。書き込みは前述の行の走査で、対象とする行が選択されている間に行う。具体的な波形は異なるが、書き込み、維持、消去の３動作によって輝度を制御する手段はＤＣ型メモリパネルにも全く同様に適用することができる。
　第６図はメモリパネルで中間調を表示する駆動法を示すタイムチャートである。縦軸はパネルの行ｋ（１〜Ｋ）、横軸は時間ｔ、Ｖはｌフィールド期間を示す。斜線Ｗ、Ｅは第５図示の書き込みパルスＷ、Ｅを各行に亘って結んだ軌跡で、斜線ＷからＥまでの期間Ｓｉ（ｉ＝０〜３）が発光期間となる。Ｕｉ（ｉ＝０〜３）はフィールド長ＶをＮ（表示すべき中間調のビット数、図では４）分割したものでサブフィールドと称し、１サブフイールドに１枚のビット面を表示する。発光期間の長さＳｉをサブフィールド毎に１／２に減じて行き、Ｎ枚のサブフィールドでＮビットの中間調を再現する。図では４枚のサブフィールド（Ｕ３〜Ｕ０）で４ビツト、１６レベルの中間調を表示する例を示した。」（公報第２頁右下欄第１２行−同頁右上欄第３行。）
　
（カ）図面の第６図には、例えば、サブフィールドＵ３における書き込みパルス（Ｗ）と、サブフィールドＵ２における書き込みパルス（Ｗ）との間に、サブフィールドＵ３に対する消去パルス（Ｅ）が置かれると共に、サブフィールドＵ３の開始行（１）への消去パルス（Ｅ）の印加は、サブフィールドＵ３の最終行（Ｋ）への書き込みパルス（Ｗ）の印加前に行われ、さらに、サブフィールドＵ３における最終行（Ｋ）への書き込みパルス（Ｗ）の印加が終了した後で、且つ、少なくとも最終行（Ｋ）の発光期間（Ｓ３）が終了する前に、サブフィールドＵ２における開始行（１）への書き込みパルス（Ｗ）の印加を開始することが、見て取れる。
　
　上記周知例１及び周知例２に示されているように、サブフィールド駆動を採用したメモリ型表示装置の階調駆動方法において、第１サブフィールドにおける書き込みパルスと、第２サブフィールドにおける書き込みパルスとの間に、第１サブフィールドに対する消去パルスが置かれると共に、第１サブフィールドの開始行への消去パルスの印加は、第１サブフィールドの最終行への書き込みパルスの印加前に行われ、さらに、第１サブフィールドにおける最終行への書き込みパルスの印加が終了した後、且つ、少なくとも最終行の発光期間が終了する前に、第２サブフィールドにおける開始行への書き込みパルスの印加を開始する技術は、周知技術である。
　してみると、上記引用発明と上記周知技術は、共にサブフィールド駆動を採用したメモリ型表示装置の駆動方法に関する発明である点で共通しているから、上記引用発明において、各ビットフレーム期間を制御するための信号の印加タイミングに関する技術として、上記周知技術を採用することに特段の困難性はない。
　よって、上記相違点２に係る本件補正発明の発明特定事項は、引用発明に上記周知技術を適用することにより当業者が容易に想到し得たものである。
　
　そして、本件補正発明の奏する効果も、引用例１及び周知例１乃至２に記載された事項から当業者が予測可能な範囲内のものである。
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（７）独立特許要件についてのむすび
　したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（８）むすび
　以上のとおりであるから、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
 　
３　本願発明
　平成１８年５月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１乃至５に係る発明は、平成１７年１１月１８日付け手続補正書の特許請求の範囲の請求項１乃至５に記載された事項により特定されるとおりのものと認められるところ、その請求項１に記載された発明（以下「本願発明」という。）は、次のとおりである。
「【請求項１】
　切換可能素子（Ｍ11−Ｍmn）のマトリックスアレイ（１１７）を含むディスプレイ装置を駆動する方法であって、各切換可能素子（Ｍ）は、連続した画像フレームを表わす一連のデータビットを含む入力画像信号の部分のロードに応答
して、画像のピクセルを表わす光をディスプレイ（１０１）へ向けて方向付け、重要度の異なるデータビットは異なるディスプレイ期間を表わし、各ディスプレイ期間の持続時間は表示された画像の各ピクセルにおける明るさに比例しており、前記方法は、
　ブロック中のすべての切換可能素子が同じ重要度のデータビットでロードされるまで、一連の連続したデータロード動作において、同じ重要度のデータビットで切換可能素子の前記マトリックスアレイ中のあるブロック内の切換可能素子（Ｍ）をロードし、それに続いてディスプレイ期間を終了させるステップを含み、
　第１の重要度のデータビットの一連のデータロード動作のうちのいくつかの間、ロードされたビットのディスプレイ期間の終了は、第１の重要度のすべてのデータビットがロードされる前に開始され、
　第２の重要度のデータビットのロードは、第１の重要度のビットのすべてのディスプレイ期間が終了する前に開始されることを特徴とする、方法。」
　
４　引用例に記載された発明
　原査定の拒絶の理由で引用され、本願の優先日前に頒布された引用例１及びその引用発明は、「２（４）引用例に記載された発明」の項に記載したとおりである。
　
５　対比・判断
　本願発明は、上記「２（２）補正の目的の適合性」で検討した本件補正発明から、「切換可能素子」が「偏向可能ミラー装置を含む」構成との限定、また、「ディスプレイ期間を終了させる」ことを可能にする「リセット信号」に関しての限定、さらに、「第１の重要度のデータビット」が「リセット信号の第１の系列に応答した」第１の重要度のデータビットとの限定、「ディスプレイ期間の終了」が「リセット信号の第２の系列に応答して」との限定、「リセット信号の第２の系列の信号は、時間に関してリセット信号の第１の系列の信号の間に置かれ」との限定、「第２の重要度のデータビットのロード」は「リセット信号の第１の系列が第１の重要度のデータをロードさせるのに使われた後」との限定を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに他の発明特定事項を付加したものに相当する本件補正発明が、上記「２（６）判断」に記載したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様に、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
６　むすび
　以上のとおりであるから、本件出願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであり、その余の請求項２乃至５に係る発明についての判断を示すまでもなく、本件出願は、拒絶をすべきものである。
　よって、結論のとおり審決する。