(57)【特許請求の範囲】
【請求項１】
半導体基板上に作製されたヘテロ接合バイポーラトランジスタにおいて、エミッタ層に意図的な不純物ドーピングをしていない層が含まれ、前記意図的な不純物ドーピングをしていない層の厚さが３０ｎｍ以上８０ｎｍ以下であり、エミッタ抵抗とエミッタ容量で決定されるエミッタ充電時間が短く、低コレクタ電流領域において高い電流利得カットオフ周波数が得られることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
半導体基板上に作製されたヘテロ接合バイポーラトランジスタにおいて、エミッタ層に意図的な不純物ドーピングをしていない層が含まれ、前記意図的な不純物ドーピングをしていない層の厚さが３０ｎｍ以上８０ｎｍ以下であり、不純物濃度が３×１０13ｃｍ-3以上９×１０15ｃｍ-3以下であり、エミッタ抵抗とエミッタ容量で決定されるエミッタ充電時間が短く、低コレクタ電流領域において高い電流利得カットオフ周波数が得られることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヘテロ接合バイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと略記する）は、そのエミッタ層にべース層よりもバンドギャップの大きな半導体材料を用いることにより、べース層に高濃度に不純物をドーピングしても、べース層からエミッタ層への正孔あるいは電子の漏れを抑制できるため、ホモ接合バイポーラトランジスタに比べて高速動作が可能になるという特徴を有する。
【０００３】
図５に従来構造のｎｐｎ型ＨＢＴの例を示す。図において、１は半絶縁性ＩｎＰ基板であり、２は半絶縁性ＩｎＰ基板１の上に形成されたｎ＋−ＩｎＰサブコレクタ層であり、３はｎ＋−ＩｎＰサブコレクタ層２の上に形成されたｎ−ＩｎＧａＡｓコレクタ層であり、４はｎ−ＩｎＧａＡｓコレクタ層３の上に形成されたｐ＋−ＩｎＧａＡｓべース層であり、１１はｐ＋−ＩｎＧａＡｓべース層４の上に形成されたｎ−ＩｎＰエミッタ層であり、６はｎ−ＩｎＰエミッタ層１１の上に形成されたｎ＋−ＩｎＰキャップ層であり、７はｎ＋−ＩｎＰキャップ層６の上に形成されたｎ＋−ＩｎＧａＡｓキャップ層であり、８はｎ＋−ＩｎＰサブコレクタ層２の上に形成されたコレクタ電極であり、９はｐ＋−ＩｎＧａＡｓべース層４の上に形成されたべース電極であり、１０はｎ＋−ＩｎＧａＡｓキャップ層７の上に形成されたエミッタ電極である。
【０００４】
一般に、ＨＢＴは、シリコン・バイポーラトランジスタと同様に、コレクタ電流を高注入することによって初めて、その特徴である超高速動作が可能となる。よって、図５に示した従来構造のｎｐｎ型ＨＢＴでは、コレクタ電流を高注入した状態を前提として、各層のドーピング濃度や層厚の最適化が図られている。エミッタ層１１は、コレクタ電流を電流密度１×１０５Ａ／ｃｍ２程度まで高注入してもエミッタ層１１の寄生抵抗が無視できるように、図５に示すようにｎ型にドーピングされ、その不純物濃度は通常３×１０１７ｃｍ−３から８×１０１７ｃｍ−３程度である。
【０００５】
【発明が解決しようとする課題】
ＨＢＴは高コレクタ電流で動作させて初めて、そのＨＢＴの最高動作速度が得られるが、応用回路の種類によっては、消費電力が小さいことが要求されることがしばしばある。そのような場合、最高速度が得られるコレクタ電流よりもかなり小さい電流で動作させることを余儀なくされるが、コレクタ電流を小さくするとエミッタ充電時間が増大することにより動作速度が低下し、所望の動作速度が得られなくなるという問題がある。
【０００６】
本発明は上記の問題に鑑みなされたものであり、本発明が解決しようとする課題は、コレクタ電流が小さい領域で、良好な動作速度が得られるヘテロ接合バイポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明は、請求項１に記載のように、
半導体基板上に作製されたヘテロ接合バイポーラトランジスタにおいて、エミッタ層に意図的な不純物ドーピングをしていない層が含まれ、前記意図的な不純物ドーピングをしていない層の厚さが３０ｎｍ以上８０ｎｍ以下であり、エミッタ抵抗とエミッタ容量で決定されるエミッタ充電時間が短く、低コレクタ電流領域において高い電流利得カットオフ周波数が得られることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【０００９】
また、本発明は、請求項２に記載のように、
半導体基板上に作製されたヘテロ接合バイポーラトランジスタにおいて、エミッタ層に意図的な不純物ドーピングをしていない層が含まれ、前記意図的な不純物ドーピングをしていない層の厚さが３０ｎｍ以上８０ｎｍ以下であり、不純物濃度が３×１０13ｃｍ-3以上９×１０15ｃｍ-3以下であり、エミッタ抵抗とエミッタ容量で決定されるエミッタ充電時間が短く、低コレクタ電流領域において高い電流利得カットオフ周波数が得られることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【００１２】
【発明の実施の形態】
低コレクタ電流領域では全遅延時間に占めるエミッタ充電時間の割合が大きく、これが動作速度を律速している。よって、エミッタ容量を小さくできれば、低コレクタ電流領域での高周波特性は改善する。
【００１３】
本発明の実施の形態においては、エミッタ容量を小さくする手段として、エミッタ層に意図的な不純物ドーピングをしない（ｉ型の）層を設けることを特徴とする。このようなｉ型の層でエミッタ層を構成すれば、エミッタ層がベース層と接する部位において、エミッタ空乏層が広がり、その結果として、エミッタ容量が低下する。意図的な不純物ドーピングをしない場合においても、不純物濃度は零とはならないが、エミッタ厚が十分厚ければ、不純物濃度が低下すれば、空乏層幅は不純物濃度の１／２乗に反比例して広がっていく。このようにして、エミッタ容量を低下させることができるのであるが、一方、エミッタ層をｉ型に変えると、多数キャリア（ｎｐｎ型の場合は電子）が枯渇するためエミッタ層の寄生抵抗が増大し、コレクタ電流を高くしたときの動作速度が低下するという問題が生じる。しかしながら、本発明に係るＨＢＴは低いコレクタ電流で用いることを前提としているため、実際に動作させる低コレクタ電流領域では、エミッタ抵抗の増大により動作速度が低下するという問題は起きない。
【００１４】
本発明の一実施の形態におけるＨＢＴの断面図を図１に示す。図において、１は半絶縁性ＩｎＰ基板であり、２は半絶縁性ＩｎＰ基板１の上に形成されたｎ＋−ＩｎＰサブコレクタ層であり、３はｎ＋−ＩｎＰサブコレクタ層２の上に形成されたｎ−ＩｎＧａＡｓコレクタ層であり、４はｎ−ＩｎＧａＡｓコレクタ層３の上に形成されたｐ＋−ＩｎＧａＡｓべース層であり、５はｐ＋−ＩｎＧａＡｓべース層４の上に意図的な不純物ドーピングをせずに形成されたｉ−ＩｎＰエミッタ層であり、６はｎ−ＩｎＰエミッタ層１１の上に形成されたｎ＋−ＩｎＰキャップ層であり、７はｎ＋−ＩｎＰキャップ層６の上に形成されたｎ＋−ＩｎＧａＡｓキャップ層であり、８はｎ＋−ＩｎＰサブコレクタ層２の上に形成されたコレクタ電極であり、９はｐ＋−ＩｎＧａＡｓべース層４の上に形成されたべース電極であり、１０はｎ＋−ＩｎＧａＡｓキャップ層７の上に形成されたエミッタ電極である。
【００１５】
図１に示した構造は、半絶縁性ＩｎＰ基板１上にｎ＋−ＩｎＰサブコレクタ層２からｎ＋−ＩｎＧａＡｓキャップ層７までを、ＭＯＶＰＥ法やＭＢＥ法等によりエピタキシャル成長した後、エッチング工程によるメサ形成、および蒸着リフトオフ工程による、エミッタ電極１０、べース電極９およびコレクタ電極８の形成により作製される。この作製工程は、エミッタ層の作製条件を除けば、図５に示す従来構造のＨＢＴの作製工程と全く同じである。エミッタ層の作製条件の違いによって、図１に示した本発明の構成においてはｉ−ＩｎＰエミッタ層５が形成されるのに対して、図５に示す従来の構成においてはｎ−ＩｎＰエミッタ層１１が形成される。
【００１６】
図１に示す本発明に係るＨＢＴ（ｉ型エミッタＨＢＴ）と、図５に示す従来型のＨＢＴ（ｎ型エミツタＨＢＴ）の電流利得カットオフ周波数ｆＴの計算機シミュレーション結果を図２に示す。図２において、各ＨＢＴの電流利得カットオフ周波数ｆＴとコレクタ電流との関係が、エミッタ厚をパラメータとして、示されている。この計算機シミュレーションにおいて、エミッタの面積はともに６μｍ２とし、ｎ型エミッタのドーピング濃度は標準的な値である３×１０１７ｃｍ−３を用いた。また、意図的に不純物をドーピングしない場合でも、実際のｉ型エミッタは、残留不純物（通常、濃度９×１０１５ｃｍ−３以下）により非常に薄いｎ型となる。本計算では、ｉ型エミッタ層の不純物濃度としては、実測値にもとづき２×１０１５ｃｍ−３という値を用いた。
【００１７】
図２を見ると従来型のｎ型エミッタＨＢＴでは、エミッタ厚を３０ｎｍから１２０ｎｍまで変化させても動作速度の目安となるｆＴの値がほとんど変化しないことが分かる。これは、エミッタ厚を厚くしても、ドーピング濃度で決まる空乏層厚以上には、エミッタ空乏層は広がらないためである。これに対し、本発明の構造であるｉ型エミッタＨＢＴでは、エミッタ厚を厚くすると低コレクタ電流側ではｆＴが改善していること（高くなること）が分かる。これは、ｉ型エミッタでは、不純物濃度が十分に低いため、この不純物濃度で決まる空乏層幅は３０ｎｍというエミッタ厚に比べて十分厚くなるため、エミッタ層を厚くしていくと、その分だけ空乏層が広がり、その結果として、エミッタ容量が低下したためである。
【００１８】
ただし、ｉ型エミッタ層の厚さを厚くしていくと、抵抗が増大していくため、高コレクタ電流領域でのｆＴは低下する。なお、この計算では、前述のようにｉ型エミッタの不純物濃度は２×１０１５ｃｍ−３を仮定しているが、５×１０１５ｃｍ−３以下であれば図２と一致した結果となり、さらに不純物濃度を増加させていっても９×１０−１５ｃｍ−３以下であれば図２とほぼ同じ結果が得られる。
【００１９】
図３に実際に試作した本実施の形態におけるｉ型エミッタＨＢＴと、従来構造のｎ型エミッタＨＢＴとのｆＴの測定結果を示す。図３を見ると、図２に示した計算結果と同様の傾向が得られていることがわかる。コレクタ電流が０．５ｍＡ以下では、１２０ｎｍ厚のｉ型エミッタが最も特性が良くなっている。しかし、それ以上コレクタ電流を増加させると、エミッタ抵抗の増大により特性が延びなくなっている。一方、７０ｎｍ厚のｉ型エミッタでは、かなり高いコレクタ電流まで良好な特性が得られている。このことから、実際に回路に応用する際には、コレクタ電流の設計値に合わせて、最適なｉ型エミッタの厚さを選択すれば良いことが分かる。より大きなコレクタ電流を流すためには、エミッタ層厚は３０ｎｍから８０ｎｍが好ましい。
【００２０】
本実施の形態ではエミッタ層がｉ−ＩｎＰエミッタ層５の一層のみにより構成されている例を示したが、図４に示すように、エミッタ層がｎ−ＩｎＰエミッタ層１１とｉ−ＩｎＰエミッタ層５の二層構造になっていても、同様に空乏層を広げる効果があり、同様の特性改善効果が得られる。
【００２１】
なお、本発明の特徴はエミッタ層のドーピングについてのみであり、その他の層を変更しても同様な効果が得られることはいうまでもない。例えば、ｎ−ＩｎＧａＡｓコレクタ層３をｉ−ＩｎＧａＡｓコレクタ層やｎ−ＩｎＰコレクタ層、ｉ−ＩｎＰコレクタ層に変更したり、ｎ＋−ＩｎＰサブコレクタ層２をｎ＋−ＩｎＧａＡｓサブコレクタ層に変更したり、あるいはｎ＋−ＩｎＰキャップ層７が無い層構成にするなど、本発明の趣旨を損なわない範囲で層の構成を変更しても良い。また、本実施の形態ではＩｎＰ／ＩｎＧａＡｓでエミッタ／べースが構成されるＨＢＴを例に示したが、本発明は、ＩｎＡｌＡｓ／ＩｎＧａＡｓやＩｎＧａＰ／ＧａＡｓ、ＡｌＧａＡｓ／ＧａＡｓ、ＡｌＧａＮ／ＧａＮ、Ｓｉ／ＳｉＧｅなど半導体材料が異なるＨＢＴにも適用可能である。
【００２２】
また、これまでｎｐｎ型のＨＢＴを例にして説明してきたが、本発明は、当然ｐｎｐ型のＨＢＴにも適用可能である。
【００２３】
以上説明したことから明らかなように、本発明によるヘテロ接合バイポーラトランジスタは、低コレクタ電流で高速に動作するため、低消費電力回路用ＨＢＴとして有望である。また、エミッタ層に意図的にドーピングしないことにより、比較的制御が難しい低濃度の不純物ドーピングの必要も無くなり、結晶成長も簡略化され、特性のばらつきも減少する。さらに、結晶の品質も良くなるため、信頼性を確保するという面でも有利である。
【００２４】
【発明の効果】
本発明の実施により、コレクタ電流が小さい領域で、良好な動作速度が得られるヘテロ接合バイポーラトランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるＨＢＴの断面図である。
【図２】図１に示す本発明の一実施の形態におけるＨＢＴと、図５に示す従来構造のＨＢＴの、計算機シミュレーションによる電流利得カットオフ周波数ｆＴの比較のグラフである。
【図３】実際に試作した図１に示す本発明の一実施の形態におけるＨＢＴと、図５に示す従来構造のＨＢＴの電流利得カットオフ周波数ｆＴの測定結果のグラフである。
【図４】本発明に係るＨＢＴの断面図であり、エミッタ層が二層構造になっている例である。
【図５】従来構造のＨＢＴの断面図である。
【符号の説明】
１…半絶縁性ＩｎＰ基板、２…ｎ＋−ＩｎＰサブコレクタ層、３…ｎ−ＩｎＧａＡｓコレクタ層、４…ｐ＋−ＩｎＧａＡｓべース層、５…ｉ−ＩｎＰエミッタ層、６…ｎ＋−ＩｎＰキャップ層、７…ｎ＋−ＩｎＧａＡｓキャップ層、８…コレクタ電極、９…べース電極、１０…エミッタ電極、１１…ｎ−ＩｎＰエミッタ層。
【図１】
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【図２】
0003556587.tif 000003
【図３】
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【図４】
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【図５】
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