(57)【特許請求の範囲】
【請求項１】
夫々が複数のメインメモリセルのうち対応するメインメモリセルＭｉ（ｉ＝１〜ｎ）に流れる電流ＩＳｉを検知して電圧検知信号ＶＳｉを出力端子に出力する複数の電流検知部１ｉと、
夫々が対応する前記電圧検知信号ＶＳｉに基づき増幅され生成された第１差動入力信号ＶＳＥｉを出力端子に出力する複数の入力信号生成部２ｉと、
リファレンスセルＭＲに流れる電流ＩＲを検知してリファレンス電圧検知信号ＶＲを出力端子に出力するリファレンス電流検知部１Ｒと、
前記リファレンス電圧検知信号ＶＲに基づき増幅され生成された第２差動入力信号ＶＲＥを出力端子に出力するリファレンス入力信号生成部２Ｒと、
夫々が前記第１差動入力信号ＶＳＥｉと前記第２差動入力信号ＶＲＥとの電位差を検出する複数の差動増幅回路ＳＥＮｉとから成り、
前記メインメモリセルＭｉの記憶内容が高速で読み出されることを特徴とする半導体記憶装置。
【請求項２】
前記メインメモリセルＭｉと前記電流検出部１ｉと前記入力信号生成部２ｉとを接続して成る第１差動入力信号生成回路３ｉから出力されるｎ個の第１差動入力信号ＶＳＥｉ（ｉ＝１，２，・・・，ｎ）のそれぞれが複数の差動増幅回路のうち対応する前記差動増幅回路ＳＥＮｉの一方の入力端子に接続され、且つ、前記リファレンスセルＭＲと前記リファレンス電流検知部１Ｒと前記リファレンス入力信号生成部２Ｒとを接続して成る第２差動入力信号生成回路３Ｒから出力される前記第２差動入力信号ＶＲＥがｎ個の前記差動増幅回路ＳＥＮｉのもう一方の入力端子に共通に接続されて、ｎチャンネルのセンスアンプが構成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記入力信号生成部２ｉは、ソースには電源端子を接続し且つドレインには前記入力信号生成部２ｉの出力端子を接続し且つゲートには前記電流検知部１ｉの出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡｉと、ソースにはグランド電源端子を接続し且つドレイン及びゲートには前記入力信号生成部２ｉの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡｉとから成り、前記Ｐ型エンハンスメントトランジスタＴＰＡｉのドレインと前記Ｎ型エンハンスメントトランジスタＴＮＡｉのドレインとを接続したことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記リファレンス入力信号生成部２Ｒは、ソースには電源端子を接続し、且つ、ドレインには前記リファレンス入力信号生成部２Ｒの出力端子を接続し、且つ、ゲートには前記リファレンス電流検知部１Ｒの出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡＲと、ソースにはグランド電源端子を接続し且つドレイン及びゲートには前記リファレンス入力信号生成部２Ｒの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡＲとからなり、前記Ｐ型エンハンスメントトランジスタＴＰＡＲのドレインと前記Ｎ型エンハンスメントトランジスタＴＮＡＲのドレインとを接続したことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記入力信号生成部２ｉは、ソースには電源端子を接続し且つドレインには前記入力信号生成部２ｉの出力端子を接続し且つゲートには前記電流検知部１ｉの出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡｉと、ソースにはグランド電源端子を接続し且つドレインには前記入力信号生成部２ｉの出力端子を接続し且つゲートには前記電流検知部１ｉの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡｉとから成り、
前記Ｐ型エンハンスメントトランジスタＴＰＡｉのドレインと前記Ｎ型エンハンスメントトランジスタＴＮＡｉのドレインとを接続したことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記リファレンス入力信号生成部２Ｒは、ソースには電源端子を接続し且つドレインには前記リファレンス入力信号生成部２Ｒの出力端子を接続し且つゲートには前記リファレンス電流検知部１Ｒの出力端子を接続した
Ｐ型エンハンスメントトランジスタＴＰＡＲと、ソースにはグランド電源端子を接続し且つドレインには前記リファレンス入力信号生成部２Ｒの出力端子を接続し且つゲートには前記リファレンス電流検知部１Ｒの出力端子を接続したしたＮ型エンハンスメントトランジスタＴＮＡＲとから成り、前記Ｐ型エンハンスメントトランジスタＴＰＡＲのドレインと前記Ｎ型エンハンスメントトランジスタＴＮＡＲのドレインとを接続したことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセル電圧のＯＮ／ＯＦＦ判定において、メモリセルに流れる電流の電流検出部と差動増幅回路への入力信号を生成する入力信号生成部とを備えたセンスアンプにより、メモリセルの読み出しの高速化を具現する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のセンスアンプでは、メインメモリセルが接続されている電流検出部の出力端子は差動増幅回路の一方の入力端子に接続され、リファレンスセルが接続されているリファレンス電流検出部の出力端子は差動増幅回路のもう一方の入力端子に接続されて、メインメモリセルの読み出し回路が構成されていた。
【０００３】
従来の読み出し回路は、図６及び図７に示されるように、メインメモリセルＭｉ（ｉ＝１，２，・・・，ｎ）に接続されているメインメモリセル用の電流検知部の出力信号ＶＳｉ（ｉ＝１，２，・・・，ｎ）が差動増幅回路の一方の入力端子に接続され、リファレンスセルに接続したリファレンス用の電流検出部の出力信号ＶＲが差動増幅回路のもう一方の入力端子に接続されていた。電流検出部はメインメモリセル及びリファレンスセルに流れる微小な電流を検知するために、抵抗Ｒｉ（ｉ＝１，２，・・・，ｎ）、ＲＲ１及びＲＲ２の抵抗値を大きくして読み出し時の差動入力信号のマージンを得ていた。従って、差動増幅の入力信号線にある寄生容量Ｃｉ（ｉ＝１，２，・・・，ｎ）及びＣＲが大きく見えるため、信号ＶＳｉ（ｉ＝１，２，・・・，ｎ）が所望の電圧に達する時間を短縮するのに限界があった。加えて、ＣＲはＣｉに比較して大きいために、図７に示すように、実際のリファレンス電圧ＶＲＲの立ち上がりが理想とするリファレンス電圧ＶＲＩ（ＯＮセル電圧ＶＳＯＮとＯＦＦセル電圧ＶＳＯＦの平均値程度）の立ち上がりよりも緩やかになる。このため、ＶＲＲがＯＮセル電圧ＶＳＯＮを超えるまでに要する時間ｔ２が大きくなり、ＯＮセル信号読み出しのスピードが遅くなる。
【０００４】
【発明が解決しようとする課題】
従来の読み出し回路を持つ半導体記憶装置では、ＯＮセル信号読み出しのスピードに限界があったため、半導体記憶装置そのものの性能向上に制限が加えられていた。上記の考察によれば、この原因は、電流検知部の出力端子を差動増幅回路の入力端子に直接に接続したために、入力端子に加えられる検出信号の立ち上がり特性を改善することが困難であり、ＯＮセル信号の読み出しスピードの向上に制限が加えられるところにあった。
本発明の目的は、このような立ち上がり特性を改善する半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明による半導体記憶装置は、メインメモリセル或いはリファレンスセルの電流検知部の出力端子が直接に差動増幅回路の入力端子に接続されることがないように、電流検知部の出力信号から差動増幅回路の入力信号を生成する入力信号生成部がセンスアンプに付加されている。このことにより、電流検知部に関しては電流検知の性能の向上に専念し、入力信号生成部に関しては電流供給能力の向上のみを考慮して、センスアンプの最適化設計を行うことができる。特に、電流供給能力を高めることにより、差動増幅回路の入力端子に加わる入力信号の電圧が所望のレベルに達するに要する時間を低減し、メモリセルの読み出しスピードを高めることができる。
【０００６】
本発明による半導体記憶装置は、メインメモリセル（Ｍ１）に流れる電流（ＩＳ１）を検知して検知信号（ＶＳ１）を出力端子に出力する電流検知部（１１）と、検知信号（ＶＳ１）に基づき増幅され生成された第１差動入力信号（ＶＳＥ１）を出力端子に出力する入力信号生成部（２１）と、リファレンスセル（ＭＲ）に流れる電流（ＩＲ）を検知してリファレンス検知信号（ＶＲ）を出力端子に出力するリファレンス電流検知部（１Ｒ）と、リファレンス検知信号（ＶＲ）に基づき増幅され生成された第２差動入力信号（ＶＲＥ）を出力端子に出力するリファレンス入力信号生成部（２Ｒ）と、第１差動入力信号（ＶＳＥ１）と第２差動入力信（号ＶＲＥ）との電位差を検出する差動増幅回路（ＳＥＮ１）とから成り、メモリセル（Ｍ１）の記憶内容を高速で読み出すことができる。
【０００７】
この構成により、電流検知部１１及び１Ｒの検出信号ＶＳ１及びＶＲは入力信号生成部２１とリファレンス入力信号生成部２Ｒによって立ち上がり特性の良好な第１差動入力信号ＶＳＥ１及び第２差動入力信号ＶＲＥに変換され、差動増幅回路の出力信号特性が従来のセンスアンプの場合よりも改善される。
【０００８】
本発明による半導体記憶装置は、メインメモリセルＭ１と電流検出部１１と入力信号生成部２１とを接続して成る第１差動入力信号生成回路３１と同等のｎ個の第１差動入力信号生成回路３ｉ（ｉ＝１，２，・・・，ｎ）から出力されるｎ個の第１差動入力信号ＶＳＥｉ（ｉ＝１，２，・・・，ｎ）のそれぞれが差動増幅回路ＳＥＮ１と同等のｎ個の差動増幅回路ＳＥＮｉ（ｉ＝１，２，・・・，ｎ）の一方の入力端子に接続され、且つリファレンスセルＭＲとリファレンス電流検知部１Ｒとリファレンス入力信号生成部２Ｒとを接続して成る第２差動入力信号生成回路３Ｒから出力される第２差動入力信号ＶＲＥがｎ個の差動増幅回路ＳＥＮｉ（ｉ＝１，２，・・・，ｎ）のもう一方の入力端子に接続されて、ｎチャンネルのセンスアンプを構成するものである。
【０００９】
本発明による半導体記憶装置は、更に、ソースには電源端子を接続し且つドレインには入力信号生成部２ｉ（ｉ＝１，２，・・・，ｎ）の出力端子を接続し且つゲートには電流検知部１ｉ（ｉ＝１，２，・・・，ｎ）の出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡｉ（ｉ＝１，２，・・・，ｎ）と、ソースにはグランド電源端子を接続し且つドレイン及びゲートには入力信号生成部２ｉの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡｉ（ｉ＝１，２，・・・，ｎ）とを、それぞれのドレイン同士で接続して構成される回路を入力信号生成部２ｉとして使用し、ソースには電源端子を接続し且つドレインにはリファレンス入力信号生成部２Ｒの出力端子を接続し且つゲートにはリファレンス電流検知部１Ｒの出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡｉと、ソースにはグランド電源端子を接続し且つドレイン及びゲートにはリファレンス入力信号生成部２Ｒの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡＲとを、それぞれのドレイン同士で接続して構成される回路をリファレンス入力信号生成部２Ｒとして使用することにより、メモリセルの読み出しスピードを高めることができる。
【００１０】
本発明による半導体記憶装置は、更に、ソースには電源端子を接続し且つドレインには入力信号生成部２ｉ（ｉ＝１，２，・・・，ｎ）の出力端子を接続し且つゲートには電流検知部１ｉ（ｉ＝１，２，・・・，ｎ）の出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡｉと、ソースにはグランド電源端子を接続し且つドレインには入力信号生成部２ｉの出力端子を接続し且つゲートには電流検知部１ｉの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡｉとを、それぞれのドレイン同士で接続して構成される回路を入力信号生成部２ｉとして使用し、ソースには電源端子を接続し且つドレインにはリファレンス入力信号生成部２Ｒの出力端子を接続し且つゲートにはリファレンス電流検知部１Ｒの出力端子を接続したＰ型エンハンスメントトランジスタＴＰＡＲと、ソースにはグランド電源端子を接続し且つドレインにはリファレンス入力信号生成部２Ｒの出力端子を接続し且つゲートにはリファレンス電流検知部１Ｒの出力端子を接続したＮ型エンハンスメントトランジスタＴＮＡｉとをそれぞれのドレイン同士で接続して構成される回路をリファレンス入力信号生成部２Ｒとして使用することにより、メモリセルの読み出しスピードを更に高めることができる。
【００１１】
その半導体記憶装置の読み出し回路は、センスアンプの活性化時に差動増幅回路の入力電圧を高速に所望の電圧にチャ−ジする手段を有し、メモリセルに流れる電流を検知する電流検知部と差動増幅回路への入力信号を生成する入力信号生成部とを分け、電流検知部で検知した信号を電流供給能力の大きい入力信号生成部で増幅し差動増幅回路へ出力することによって高速に所望の電圧にチャ−ジする。
【００１２】
【発明の実施の形態】
図に一致対応して、本発明による半導体記憶装置は、図１に示されるように、ｎチャンネルのセンスアンプが設けられている。そのｎチャンネルのセンスアンプは、チャンネル番号がｉ（ｉ＝１，２，・・・，ｎ）で表され、メインメモリセルＭｉ、電流検知部１−ｉ、入力信号生成部２−ｉとから成るｎ個の第１差動入力信号生成回路３−ｉと、リファレンスセルＭＲ、リファレンス電流検出部１Ｒ、リファレンス入力信号生成部２−Ｒとから成る第２差動入力信号生成回路３−Ｒと、ｎ個の差動増幅回路ＳＥＮ−ｉとから構成されている。第２差動入力信号生成回路３−Ｒは、複数個に増設することができる。
【００１３】
図２は示される半導体記憶装置は、フラッシュメモリの読み出し回路に図１に示される本発明が適用されている。図２中、１−１と１−ｎはメインメモリセルＭ１とＭｎに対応する電流検知部を示し、１ＲはリファレンスセルＭＲに対応する電流検知部を示し、２−１と２−ｎはメインメモリセル側の入力信号生成部を示し、図中の２Ｒはリファレンスセル側のリファレンス入力信号生成部を示しており、既述の通り、第１差動入力信号を生成する回路３ｉ及び第２差動入力信号を生成する回路３Ｒは、それぞれに、それらのセルに流れる電流を検知する電流検知部と、差動増幅回路への入力信号を生成する入力信号生成部とから形成されている。
【００１４】
電流検知部１ｉ及び１Ｒで検知された信号ＶＳｉ及びＶＲは、比較的容量の小さい入力信号生成部２ｉ及び２ＲのトランジスタＴＰＡｉ及びＴＰＡＲの各ゲ−トに入力され、その電流の増幅が行われる。入力信号生成部２ｉ及び２Ｒで増幅された信号ＶＳＥｉ及びＶＲＥは、電流供給能力の大きい信号となっており、比較的大きな差動増幅の入力信号線の寄生容量ＣＳＥｉ及びＣＲをチャ−ジしながら高速で所望の電圧に到達する。これによりメモリセルの期待値を高速に読み出すことができるようになる。
【００１５】
図２に示されるように、第１チャンネルのセンスアンプは、メモリセルＭ１を備えている。メモリセルＭ１は、そのゲ−トに端子ＶＧ１が接続され、そのドレインに端子線Ｂ１が接続されている。第１チャンネルのセンスアンプは、リファレンスセルＭＲを備えている。リファレンスセルＭＲは、そのゲートに端子ＶＧＲが接続され、そのドレインに端子線ＢＲが接続されている。リファレンスセルＭＲは、そのドレインに基準電圧を作ることができる。
【００１６】
端子Ｂ１は、電流検知部１−１に接続されている。電流検知部１−１は、メインメモリセルＭ１のＯＮまたはＯＦＦにより、電流である検知信号ＶＳ１を出力する。端子ＢＲは、電流検知部１−Ｒに接続している。電流検知部１−Ｒは、メインメモリセルのＭＲのＯＮにより、電流である検知信号ＶＲを出力する。
【００１７】
電流検知部１−１は、一方が電流供給電源ＶＣＣに接続され、もう一方が出力端子ＶＳ１に接続された抵抗Ｒ１と、ソ−ス・ドレインのいずれかが端子Ｂ１に接続され、他方が出力端子ＶＳ１に接続されたＮ型エンハンスメントトランジスタＴＮ１と、端子Ｂ１の電圧が入力されその出力がトランジスタＴＮ１のゲ−トに接続するインバ−タＩＮＶ１とからなる。
【００１８】
電流検知部１−１が出力する信号ＶＳ１が入力される入力信号生成部２−１は、電流増幅された信号ＶＳＥ１を出力する。電流検知部１Ｒから出力された信号ＶＲが入力される入力信号生成部２−Ｒは、電流増幅された信号ＶＲＥを出力する。信号ＶＳＥ１と信号ＶＲＥの差電圧Ｄ１は、差動増幅回路ＳＥＮ１から出力される。リファレンス電流検知部１Ｒは、一方が電流供給電源ＶＣＣに接続され、もう一方が出力端子ＶＲに接続される２つの抵抗ＲＲ１及びＲＲ２と、ソ−ス又はドレインが端子ＢＲに接続され、他方が出力端子ＶＲに接続されるＮ型エンハンスメントトランジスタＴＮＲと、端子ＢＲ（電圧）が入力されその出力がトランジスタＴＮＲのゲ−トに接続されるインバ−タＩＮＶＲとを備えている。
【００１９】
入力信号生成部２−１は、ソ−スに電源端子ＶＣＣが接続され、ドレインが出力端子線ＶＳＥ１に接続され、ゲ−トに電流検知部１−１の出力端子線ＶＳ１が接続されるＰ型エンハンスメントトランジスタＴＰＡ１と、ドレイン及びゲ−トが出力端子ＶＳＥ１に接続され、ソ−スがＧＮＤ電源に接続されるＮ型エンハンスメントトランジスタＴＮＡ１とを備える。
【００２０】
リファレンス入力信号生成部２−Ｒは、ソ−スが電源端子ＶＣＣに接続され、ドレインが出力端子ＶＲＥに接続され、ゲ−トが電流検知部１−Ｒの出力端子線ＶＲに接続されるＰ型エンハンスメントトランジスタＴＰＡＲと、ドレイン及びゲ−トが出力端子ＶＲＥに接続され、ソ−スがＧＮＤ電源に接続されるＮ型エンハンスメントトランジスタＴＮＡＲとを備える。
【００２１】
図３は、差動増幅回路ＳＥＮ１への入力信号ＶＳＥ１と入力信号ＶＲＥの電圧の時間的変動を示している。読み出し開始時（Ｔ＝０）では、ビット線Ｂ１及びビット線ＢＲはＧＮＤレベルから動作を始める。この時、端子ＶＳ１は非常に低い電圧となり、この端子電圧をゲ−ト入力しているＰ型エンハンスメントトランジスタＴＰＡ１及びＴＰＡＲは十分に導通し、出力端子線ＶＳＥ１及びＶＲＥを電源電圧ＶＣＣまで押し上げる。
【００２２】
この時、入力信号生成部の電流ＩＳＥ１及びＩＲＥは流れないようにＧＮＤ電源から切り離されている（この機能は図示されていない）。次に、読み出しを始めるとメモリセルＭ１及びＭＲは所定の電流を流し始める。この時の端子線ＶＳ１及び端子線ＶＲの電圧は、図４（Ａ），（Ｂ），（Ｃ）に示されている。端子線ＶＳ１及び端子線ＶＲは図４（Ａ）に示されるように推移する。グラフの傾きが違うのは負荷抵抗の抵抗値が違うからである（リファレンス側の抵抗が２つ並列に接続されている。）。
【００２３】
これによりメモリセルのＯＮ電流値ＩＯＮが同じでも、出力端子ＶＳ１と端子ＶＲは違う電圧を得る。メインメモリセルがＯＮ状態の場合、出力端子ＶＳ１には電圧ＶＳ１（ＯＮ）が得られ、メインメモリセルがＯＦＦ状態の場合、出力端子ＶＳ１には電圧ＶＳ１（ＯＦＦ）が得られる。また、リファレンス側の出力端子ＶＲには電圧ＶＲ（ＯＮ）が得られる。
【００２４】
この時、出力端子ＶＳ１及び端子ＶＲは、入力信号生成部２−１のＰ型エンハンスメントトランジスタＴＰＡ１及びＴＰＡＲのゲ−トにしか接続されておらず、微少な電流にて駆動しているにも関わらず速く電圧が推移する。ゲ−ト電圧が制御されているＰ型エンハンスメントトランジスタＴＰＡ１及びＴＰＡＲは、図４（ｂ）に示されるように、電流ＩＳＥ１及びＩＲＥを制御する。
【００２５】
この時の電流値はメモリセルに流れる電流ＩＳ１及びＩＲよりも大きな値になるように設定されている（例えば、１０倍）。メインメモリセルがＯＮ状態の場合、電流ＩＳＥ１は電流ＩＳＥ１（ＯＮ）となり、メインメモリセルがＯＦＦ状態の場合、電流ＩＳＥ１は零になる。また、リファレンス側の電流ＩＲＥは電流ＩＲＥ（ＯＮ）となる。この時、出力端子ＶＳＥ１及びＶＲＥの電圧は図４（Ｃ）のグラフに示されるように決定される。メインメモリセルがＯＮ状態の場合には、出力端子ＶＳＥ１の電圧はＶＳＥ１（ＯＮ）となり、メインメモリセルがＯＦＦ状態の場合には出力端子ＶＳ１の電圧はＶＳＥ１（ＯＦＦ）となる。
【００２６】
また、リファレンス側の出力端子ＶＲの電圧はＶＲＥ（ＯＮ）となる。この時、差動増幅回路の入力端子には、大きな寄生容量ＣＳＥ１及びＣＲが付いているが、電流供給能力の大きい入力信号生成部２−１及び２−Ｒによって、これらの入力端子の電圧を所望の電圧に速く推移させている。このように回路を構成することにより、差動回路ＳＥＮ１に入力される信号ＶＳＥ１及びＶＲＥの立ち上がり特性が改善される。この効果が、図３に示されている。
【００２７】
リファレンス側の差動入力電圧の実波形ＶＲＥＲ（点線図示）は理想波形ＶＲＥＩ（実線）と異なり、ＶＲＥＲの立ち上がり特性が低下するとＯＮセル電圧ＶＳＥＯＮがＶＲＥＲよりも大きくなったと判定できるポイントが遅れる。このためメインメモリセル側の電圧ＶＳＥ・ＯＮまたはＶＳＥ・ＯＦとの電圧差に対してセンスマ−ジンを大きくとる必要が生じる。即ち、差動入力信号の電圧差のセンスマ−ジンがとれているポイントはＴ＝ｔ１であり、差動増幅回路はその時刻以降でなければメモリセルの期待値を正しく読み出すことができない。従って、差動入力信号の電圧差を大きく取ることができ、その立ち上がり特性を改善できるならば、読み出しまでの所要時間ｔ１を小さくし、メモりセルの読みとりスピードを高めることができる。
【００２８】
このように、メモリセルに流れる電流を検知する電流検知部と差動増幅回路への入力信号を生成する入力信号生成部とに分け、電流検知部で検知した信号を電流供給能力の大きい入力信号生成部で増幅し差動増幅回路へ出力することによって、所望の電圧に高速でチャ−ジすることを可能にし、メモリセルの読み出しスピ−ドが向上した半導体記憶装置を実現することができる。
【００２９】
図５は、本発明による半導体記憶装置の実施の他の形態を示している。この実施の形態が既述の実施の形態と異なる点は、入力信号生成部２−ｉ，ＲのＮ型エンハンスメントトランジスタＴＮＡｉ，ＴＮＡＲのゲートが電流検知部１−ｉ，１−Ｒの出力側に接続されていることである。動作としては、実施の両形態で概ね同じである。電流検知部１−ｉ，１−Ｒの出力端子からＮ型エンハンスメントトランジスタＴＮＡｉ，ＴＮＡＲのゲート容量が見える点で本実施の形態は不利であるが、入力信号生成部２−ｉ，Ｒの回路はインバータ接続になっていて、先の実施の形態に比べて電圧増幅率が大きくなっているので、電流検知部１−ｉ，１−Ｒの出力端子の微小電圧変化によっても速い反応が得られる。また、Ｎ型エンハンスメントトランジスタＴＮＡｉ，ＴＮＡＲの代わりに、一方の出力端子ＶＳＥ１，ＶＳＥｎ及びＶＲＥにもう一方をＧＮＤ端子に接続した抵抗を用いることができる。
【００３０】
【発明の効果】
本発明による半導体記憶装置は、電流検出部と差動増幅回路との間に入力信号生成部を置くことにより、差動増幅回路の入力信号線上にある寄生容量に対して従来のセンスアンプの場合よりも大きな電流を加えることが可能となった。このため、ＯＮセル信号の読み出しスピードが高まり、半導体記憶装置の性能が向上した。
【図面の簡単な説明】
【図１】図１は、本発明による半導体記憶装置の実施の形態を示す回路図である。
【図２】図２は、図１の回路の詳細を示す回路図である。
【図３】図３は、差動増幅回路の入力電圧の推移と読み出し時間との関係を示すグラフである。
【図４】図４（Ａ），（Ｂ），（Ｃ）は、電流検知部のＯＮ／ＯＦＦセルの入力値と出力値の関係をそれぞれに示すグラフである。
【図５】図５は、本発明による半導体記憶装置の実施の他の形態を示す回路図である。
【図６】図６は、公知の半導体記憶装置の電気回路を示す回路図である。
【図７】図７は、その公知装置のメモリセルのＯＮ／ＯＦＦ判定を行う際の入力電圧の推移と読み出し可能時間との関係を示すグラフである。
【符号の説明】
１ｉ…第ｉ番チャンネルの電流検出部
１Ｒ…リファレンス電流検出部
２ｉ…第ｉ番チャンネルの入力信号生成部
２Ｒ…リファレンス入力信号生成部
３ｉ…第ｉ番チャンネルの第１差動入力信号生成回路
３Ｒ…第２差動入力信号生成回路
Ｍｉ…第ｉ番チャンネルのメインメモリセル
ＭＲ…リファレンスセル
ＩＳｉ…第ｉ番チャンネルのメインメモリセル電流値
ＩＲ…リファレンスのメインメモリセル電流値
ＶＳｉ…第ｉ番チャンネル電流検出部の検知信号（電流検出部の出力端子）
ＶＲ…リファレンス電流検出部の検知信号（リファレンス電流検出部の出力端子）
ＶＳＥｉ…第ｉ番チャンネル入力信号生成部の出力端子（第１差動入力信号）
ＶＲＥ…リファレンス入力信号生成部の出力端子（第２差動入力信号）
ＳＥＮｉ…第ｉ番チャンネル差動増幅回路
Ｄｉ…第ｉ番チャンネル差動増幅回路の出力端
ＣＳＥｉ…第ｉ番チャンネル差動増幅回路入力端子の寄生容量
ＣＲ…リファレンス差動増幅回路入力端子の寄生容量
Ｒｉ…第ｉ番チャンネル負荷抵抗
ＲＲ１…リファレンス負荷抵抗１
ＲＲ２…リファレンス負荷抵抗２
ＩＮＶｉ…第ｉ番チャンネルインバータ
ＩＮＶＲ…リファレンスインバータ
ＴＮｉ…第ｉチャンネルＮ型エンハンスメントトランジスタ
ＴＮＲ…リファレンスＮ型エンハンスメントトランジスタ
ＴＮＡｉ…第ｉチャンネルＮ型エンハンスメントトランジスタ
ＴＮＡＲ…リファレンスＮ型エンハンスメントトランジスタ
ＴＰＡｉ…第ｉチャンネルＰ型エンハンスメントトランジスタ
ＴＰＡＲ…リファレンスＰ型エンハンスメントトランジスタ
Ｂｉ…第ｉチャンネルビット線
ＢＲ…リファレンスビット線
ＶＣＣ…電流供給電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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