(57)【特許請求の範囲】
【請求項１】
入力した制御電圧に応ずる発振周波数の非同期信号を出力する電圧制御発振部と、
前記非同期信号と基準信号とを入力して該非同期信号と該基準信号との間の位相差を比較し、該位相差に応じた位相比較信号を出力する位相比較部と、
前記位相比較信号を入力して平滑化された信号を出力するループフィルタ部と、
前記ループフィルタ部により平滑化された信号を入力して制御信号を出力する制御部と、
前記ループフィルタ部により平滑化された信号と前記制御部により出力された制御信号とを入力し、前記制御部から出力された制御信号により利得を変化させて制御電圧を生成し、該制御電圧を前記電圧制御発振部へ供給する可変利得増幅部と
を備えたフェーズ・ロックド・ループ回路であって、
前記ループフィルタ部は、前記位相比較信号を入力して平滑化された信号を出力する第１ループフィルタ部と、該第１ループフィルタ部と異なる時定数を有し、該第１ループフィルタ部から出力された信号を入力して平滑化された信号を出力する第２ループフィルタ部とを有しており、
前記第１ループフィルタ部と前記第２ループフィルタ部とを切り替えて前記可変利得増幅部へ接続する切替部をさらに備え、
前記制御部は、第２ループフィルタ部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記可変利得増幅部の利得を低くさせる制御信号を前記可変利得増幅部へ出力し、ロックはずれ状態であると判断された場合は、前記可変利得増幅部の利得を高くさせる制御信号を出力するものであり、
前記位相比較部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の大きいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力し、ロックはずれ状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の小さいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力する切替制御部をさらに備えたことを特徴とするフェーズ・ロックド・ループ回路。
【請求項２】
入力した制御電圧に応ずる発振周波数の非同期信号を出力する電圧制御発振部と、
前記非同期信号と基準信号とを入力して該非同期信号と該基準信号との間の位相差を比較し、該位相差に応じた位相比較信号を出力する位相比較部と、
前記位相比較信号を入力して平滑化された信号を出力するループフィルタ部と、
前記位相比較信号を入力して制御信号を出力する制御部と、
前記ループフィルタ部により平滑化された信号と前記制御部により出力された制御信号とを入力し、前記制御部から出力された制御信号により利得を変化させて制御電圧を生成し、該制御電圧を前記電圧制御発振部へ供給する可変利得増幅部と
を備えたフェーズ・ロックド・ループ回路であって、
前記ループフィルタ部は、前記位相比較信号を入力して平滑化された信号を出力する第１ループフィルタ部と、該第１ループフィルタ部と異なる時定数を有し、該第１ループフィルタ部から出力された信号を入力して平滑化された信号を出力する第２ループフィルタ部とを有しており、
前記第１ループフィルタ部と前記第２ループフィルタ部とを切り替えて前記可変利得増幅部へ接続する切替部をさらに備え、
前記制御部は、前記位相比較部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の大きいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力するとともに、前記可変利得増幅部の利得を低くさせる制御信号を前記可変利得増幅部へ出力し、ロックはずれ状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の小さいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力するとともに、前記可変利得増幅部の利得を高くさせる制御信号を出力するものであることを特徴とするフェーズ・ロックド・ループ回路。
【請求項３】
前記第１ループフィルタ部と前記第２ループフィルタ部との間に、前記切替部を切り替えた場合における前記可変利得増幅部の負荷変動を低減させるボルテージフォロワ回路部をさらに備えたことを特徴とする請求項１または請求項２記載のフェーズ・ロックド・ループ回路。
【請求項４】
前記制御部は、第１の基準電圧と第１の基準電圧より大きい第２の基準電圧とが設定されており、入力された第２ループフィルタ部の出力が第１の基準電圧と第２の基準電圧との間の電圧である場合はロック状態であると判断し、ロック状態ではない場合はロックはずれ状態であると判断することを特徴とする請求項１〜請求項３のいずれかに記載のフェーズ・ロックド・ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフェイズ・ロックド・ループ（Phase locked Loop : ＰＬＬ）回路に関し、特に周波数シンセサイザ用に用いられるＰＬＬ回路に関する。
【０００２】
【従来の技術】
図１０は、従来の一般的なＰＬＬ回路の構成を示す。図１０において、符号１は外部から入力される基準信号ｆｒと後述の電圧制御発信器（Voltage Controlled Oscillator : ＶＣＯ）５から出力される非同期信号ｆｖとの位相比較をする位相比較器、５は非同期信号ｆｖを出力するＶＣＯ、２は位相比較器１の出力信号Ｓを平滑化してＶＣＯ５への制御電圧Ｖｃを発生するループフィルタである。
【０００３】
図１０に示されるように、位相比較器1は基準信号ｆｒと非同期信号ｆｖとの位相誤差出力に応じてパルスＳを発生する。このパルスＳはループフィルタ２で平滑化され、ほぼ直流の制御電圧ＶｃとしてＶＣＯ５に印加される。
【０００４】
上述のようにＰＬＬ回路を構成することにより、本回路は非同期信号ｆｖの位相が基準信号ｆｒの位相に一致するように動作する。このようにして、図１０に示されるＰＬＬ回路により所望の周波数の信号をＶＣＯ５から発生させることができる。
【０００５】
ＰＬＬ回路の性能は、ＶＣＯ５から発生させる周波数が安定する（ロックする）までの時間であるロックアップ時間と、キャリア信号対ノイズ比（Ｃ／Ｎ比）によって表すことができる。ＰＬＬ回路の伝達関数は次の式（１）で示されるように、
【０００６】
【数１】
0003585029.tif 000002
【０００７】
となる。ここで左辺のθV、θｒおよびＮは各々非同期信号ｆｖの位相、基準信号ｆｒの位相及び分周数を表す。右辺のζおよびωnは各々、ＰＬＬ回路の過渡応答動作特性を決定するダンピングファクタおよび固有角周波数を表す。
【０００８】
ここでダンピングファクタζは、固有角周波数ωnとループフィルタ２の時定数τを用いて次の式（２）で示されるように、
【０００９】
【数２】
0003585029.tif 000003
【００１０】
として表すことができる。
【００１１】
固有角周波数ωnは、ループフィルタ２にラグリードフィルタを用いるとと、次の式（３）で示されるように、
【００１２】
【数３】
0003585029.tif 000004
【００１３】
と表すことができる。ここでＫｖｃｏ、Ｋｐｄは各々ＶＣＯ５および位相比較器1のゲインであり、Cは容量値である。
【００１４】
【発明が解決しようとする課題】
上述の式（３）において、固有角周波数ωｎはロックアップ時間に反比例する値である。従ってロックアップ時間を短縮（高速化）するためには固有角周波数ωｎを大きくしなければならない。このためには分子のゲインＫｖｃｏまたはＫｐｄを大きくするか、あるいは分母の分周数Ｎまたは容量値Cを小さくすればよい。ところが、固有角周波数ωnを大きくするとＶＣＯ５の雑音帯域幅が広がるため、出力のＣ／Ｎ比が悪化するという問題があったため、従来はロックアップ時間の高速化と高いＣ／Ｎ比を得ることとの妥協点を見出して、ループフィルタ２の時定数を決めていた。
【００１５】
しかし、ゲインＫｖｃｏおよびＫｐｄの値は回路の部品が決定された時点で固定されてしまうため、ロックアップ時間を適応的に調整することが困難であるという問題があった。そこで、本発明の目的は、上記問題を解決するためになされたものであり、ロックアップ時間を高速化し、かつ外部雑音の影響の少ない高いＣ／Ｎ比を得ることができ、さらにロックアップ時間を適応的に調整することができるＰＬＬ回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のフェーズ・ロックド・ループ回路は、入力した制御電圧に応ずる発振周波数の非同期信号を出力する電圧制御発振部と、前記非同期信号と基準信号とを入力して該非同期信号と該基準信号との間の位相差を比較し、該位相差に応じた位相比較信号を出力する位相比較部と、前記位相比較信号を入力して平滑化された信号を出力するループフィルタ部と、前記ループフィルタ部により平滑化された信号を入力して制御信号を出力する制御部と、前記ループフィルタ部により平滑化された信号と前記制御部により出力された制御信号とを入力し、前記制御部から出力された制御信号により利得を変化させて制御電圧を生成し、該制御電圧を前記電圧制御発振部へ供給する可変利得増幅部とを備えたフェーズ・ロックド・ループ回路であって、前記ループフィルタ部は、前記位相比較信号を入力して平滑化された信号を出力する第１ループフィルタ部と、該第１ループフィルタ部と異なる時定数を有し、該第１ループフィルタ部から出力された信号を入力して平滑化された信号を出力する第２ループフィルタ部とを有しており、前記第１ループフィルタ部と前記第２ループフィルタ部とを切り替えて前記可変利得増幅部へ接続する切替部をさらに備え、前記制御部は、第２ループフィルタ部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記可変利得増幅部の利得を低くさせる制御信号を前記可変利得増幅部へ出力し、ロックはずれ状態であると判断された場合は、前記可変利得増幅部の利得を高くさせる制御信号を出力するものであり、前記位相比較部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の大きいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力し、ロックはずれ状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の小さいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力する切替制御部をさらに備えるものである。
【００１７】
本発明のフェーズ・ロックド・ループ回路は、入力した制御電圧に応ずる発振周波数の非同期信号を出力する電圧制御発振部と、前記非同期信号と基準信号とを入力して該非同期信号と該基準信号との間の位相差を比較し、該位相差に応じた位相比較信号を出力する位相比較部と、前記位相比較信号を入力して平滑化された信号を出力するループフィルタ部と、前記位相比較信号を入力して制御信号を出力する制御部と、前記ループフィルタ部により平滑化された信号と前記制御部により出力された制御信号とを入力し、前記制御部から出力された制御信号により利得を変化させて制御電圧を生成し、該制御電圧を前記電圧制御発振部へ供給する可変利得増幅部とを備えたフェーズ・ロックド・ループ回路であって、前記ループフィルタ部は、前記位相比較信号を入力して平滑化された信号を出力する第１ループフィルタ部と、該第１ループフィルタ部と異なる時定数を有し、該第１ループフィルタ部から出力された信号を入力して平滑化された信号を出力する第２ループフィルタ部とを有しており、前記第１ループフィルタ部と前記第２ループフィルタ部とを切り替えて前記可変利得増幅部へ接続する切替部をさらに備え、前記制御部は、前記位相比較部の出力により、該フェーズ・ロックド・ループ回路がロック状態であるか、またはロックはずれ状態であるかを判断し、ロック状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の大きいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力するとともに、前記可変利得増幅部の利得を低くさせる制御信号を前記可変利得増幅部へ出力し、ロックはずれ状態であると判断された場合は、前記第１ループフィルタ部または前記第２ループフィルタ部のうち時定数の小さいループフィルタ部が前記可変利得増幅部へ接続するように切り替える切替制御信号を前記切替部へ出力するとともに、前記可変利得増幅部の利得を高くさせる制御信号を出力するものである。
【００１８】
ここで、本発明のフェーズ・ロックド・ループ回路は、前記第１ループフィルタ部と前記第２ループフィルタ部との間に、前記切替部を切り替えた場合における前記可変利得増幅部の負荷変動を低減させるボルテージフォロワ回路部をさらに備えることができるものである。
【００１９】
ここで、本発明のフェーズ・ロックド・ループ回路において、前記制御部は、第１の基準電圧と第１の基準電圧より大きい第２の基準電圧とが設定されており、入力された第２ループフィルタ部の出力が第１の基準電圧と第２の基準電圧との間の電圧である場合はロック状態であると判断し、ロック状態ではない場合はロックはずれ状態であると判断することができるものである。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の前提となるＰＬＬ回路並びに本発明の実施の形態を詳細に説明する。
【００２１】
図１は、本発明の前提となるＰＬＬ回路を示す。図１において、符号１は外部から入力される基準信号ｆｒと後述のＶＣＯ５から出力される非同期信号ｆｖとの位相比較をする位相比較器、５は非同期信号ｆｖを出力するＶＣＯ、２は位相比較器１の出力信号Ｓ０を平滑化するループフィルタ、３はループフィルタ２の出力電圧Ｖｆを基にＰＬＬ回路がロック状態であるか、ロックはずれ状態であるかを判断し出力制御信号Ｓ１を出力する制御回路、４は制御回路３の出力制御信号Ｓ１によってその利得を変化させ、制御電圧Ｖｃを生成してＶＣＯ５に供給することのできる可変利得増幅器である。
【００２２】
図１に示されるように、ＶＣＯ５の出力である非同期信号ｆｖと外部から入力された基準信号ｆｒとは位相比較器１で比較され、非同期信号ｆｖと基準信号ｆｒとの間に位相差が生じた期間に、位相比較器１からその位相差に応じたパルスが発生する。非同期信号ｆｖと基準信号ｆｒとの間に位相差がない場合は、位相比較器１からはパルスは発生しない。位相比較器１の出力Ｓ０はループフィルタ２によって平滑化されほぼ直流の信号Ｖｆとなる。制御回路３にはあらかじめ所定の基準電圧Ｖｒ１とＶｒ２とを設定しておく。制御回路３は、ループフィルタ２の出力Ｖｆが基準電圧Ｖｒ１に満たない場合と基準電圧Ｖｒ２を超える場合とに、出力制御信号Ｓ１により可変利得増幅器４の利得が高くなるように制御し、一方、ループフィルタ２の出力Ｖｆが基準電圧Ｖｒ１以上でかつ基準電圧Ｖｒ２以下の場合は、出力制御信号Ｓ１により可変利得増幅器４の利得が低くなるように制御する。
【００２３】
図９は、可変利得増幅器４の入出力特性を示す。図９において横軸はループフィルタ２の出力Ｖｆ、すなわち可変利得増幅器４への入力、縦軸は可変利得増幅器４の出力Ｖｃである。制御回路３に設定される基準電圧Ｖｒ１とＶｒ２とを、ＶＣＯ５が所望の発振周波数で発振する制御電圧（ロック電圧）ＶＬに対応するループフィルタ２の出力Ｖｆの近傍に設定すると、可変利得増幅器４の入出力特性は図９に示すようになる。
【００２４】
ＶＣＯ５の発信周波数がロックはずれ状態の場合には、ループフィルタ２の出力ＶｆはＶｆ<Ｖｒ１またはＶｒ２<Ｖｆとなっているため、制御回路３は可変利得増幅器４の利得が高くなるように制御する。すなわち、式（３）のＫｖｃｏが見かけ上大きくなるためロックアップの高速化が可能となる。ＶＣＯ５の発振周波数ｆｖが所望の周波数に近づいてくる場合には、ループフィルタ出力ＶｆはＶｒ１<Ｖｆ<Ｖｒ２となるため、制御回路３は可変利得増幅器４の利得が低くなるように制御する。すなわち、式（３）のＫｖｃｏが見かけ上小さくなるため高いＣ／Ｎ比を得ることができる。
【００２５】
以上によれば、制御回路３を設けることにより、ループフィルタ２の出力電圧Ｖｆを基にＰＬＬ回路がロック状態であるか、ロックはずれ状態であるかを判断させて出力制御信号Ｓ１を出力させることができ、さらに出力制御信号Ｓ１によってその利得を変化させる可変利得増幅器を設けることにより、制御電圧Ｖｃを生成させてＶＣＯ５に供給することができる。したがって、ＶＣＯ５の発信周波数がロックはずれ状態の場合には、ロックアップの高速化が可能となり、ＶＣＯ５の発振周波数ｆｖが所望の周波数に近づいてくる場合には、高いＣ／Ｎ比を得ることができる。
【００２６】
図２も、本発明の前提となるＰＬＬ回路を示す。図２で図１と同じ符号を付したものは同じ機能を有するため説明は省略する。図２に示されるように、制御回路６は位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断する。ロックはずれの場合、制御回路６が制御信号Ｓ１により可変利得増幅器４の利得を高く設定することにより、ロックアップの高速化が可能になる。ロック状態に近づいた場合、制御回路６が制御信号Ｓ１により可変利得増幅器４の利得を低く設定することにより、高いＣ／Ｎ比を得ることができる。
【００２７】
以上によれば、制御回路６が位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断することにより、ロックはずれの場合、制御回路６が制御信号Ｓ１により可変利得増幅器４の利得を高く設定することができるので、ロックアップの高速化が可能になる。ロック状態に近づいた場合、制御回路６が制御信号Ｓ１により可変利得増幅器４の利得を低く設定することができるので、高いＣ／Ｎ比を得ることができる。
【００２８】
実施の形態１．
図３は、本発明の実施の形態１におけるＰＬＬ回路を示す。図３で図１または図２と同じ符号を付したものは同じ機能を有するため説明は省略する。図３において、符号１１と１２とは図１における単一の時定数を有するループフィルタ２を構成するものであり、１１は第１のループフィルタ１１、１２はループフィルタ１１の出力端に直列に接続された第２のループフィルタである。さらに符号ＳＷ１は、第１ループフィルタ１１の出力と第２ループフィルタ１２の出力とのいずれかを選択して、選択された出力を可変利得増幅器４へ接続する切替器である。制御回路１３は、第２ループフィルタ１２の出力電圧Ｖｆを基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断する。制御回路１３にはあらかじめ所定の基準電圧Ｖｒ１とＶｒ２とを設定しておく。制御回路１３は、ループフィルタ１２の出力電圧Ｖｆが基準電圧Ｖｒ１に満たない場合と基準電圧Ｖｒ２を超える場合とに、出力制御信号Ｓ１により可変利得増幅器４の利得が高くなるように制御し、一方、ループフィルタ１２の出力電圧Ｖｆが基準電圧Ｖｒ１以上でかつ基準電圧Ｖｒ２以下の場合は、出力制御信号Ｓ１により可変利得増幅器４の利得が低くなるように制御する。制御回路１３は、以下に説明するように制御信号S2によって切替器ＳＷ１の制御を行う。
【００２９】
図３において、第１ループフィルタ１１を時定数の小さいフィルタ、第２ループフィルタ１２を時定数の大きいフィルタで構成する。ロックはずれの場合は、制御回路１３は制御信号Ｓ２により切替器ＳＷ１を切り替えて時定数の小さい第１ループフィルタ１１を選択し、可変利得増幅器４の利得が高くなるように制御し、ロック状態の場合は、制御信号Ｓ２により切替器ＳＷ２を切り替えて時定数の大きい第２ループフィルタ１２を選択し、可変利得増幅器４の利得が低くなるよう制御する。
【００３０】
したがって、ロックはずれ状態の場合は、時定数の小さい第１ループフィルタ１１が選択されているのでロックアップ時間は短くなって高速化され、可変利得増幅器４の利得も高いのでさらにロックアップ時間を短縮し高速化することができる。
【００３１】
一方、ロック状態に近づいた場合は、制御回路１３により時定数の大きい第２ループフィルタ１２を選択するため良好な高いＣ／Ｎ比を得ることができる。さらに可変利得増幅器４の利得は低くなるように制御されているので、さらに高いＣ／Ｎ比を得ることができる。
【００３２】
以上より、実施の形態１によれば、図１におけるループフィルタ２を時定数の小さい第１ループフィルタ１１と時定数の大きい第２ループフィルタ１２とを用いて構成し、ロックはずれの場合は、時定数の小さい第１ループフィルタ１１を選択することによりロックアップ時間を高速化することができる。一方、ロック状態の場合は、時定数の大きい第２ループフィルタ１２を選択することにより、良好な高いＣ／Ｎ比を得ることができる。
【００３３】
実施の形態２．
図４は、本発明の実施の形態２におけるＰＬＬ回路を示す。図４で図１ないし図３と同じ符号を付したものは同じ機能を有するため説明は省略する。図４において、符号１４は位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断する制御回路である。
【００３４】
ロックはずれの場合、制御回路１４は制御信号Ｓ１により可変利得増幅器４の利得を高く設定することにより、ロックアップの高速化が可能になる。さらに、制御回路１４は制御信号Ｓ２により切替器ＳＷ１を切り替えて時定数の小さい第１ループフィルタ１１を選択し、可変利得増幅器４の利得が高くなるように制御する。したがって、ロックはずれ状態の場合は、時定数の小さい第１ループフィルタ１１が選択されているのでロックアップ時間は短くなって高速化され、可変利得増幅器４の利得も高いのでさらにロックアップ時間を短縮し高速化することができる。
【００３５】
一方、ロック状態に近づいた場合、制御回路１４は制御信号Ｓ１により可変利得増幅器４の利得を低く設定することにより、高いＣ／Ｎ比を得ることができる。さらに、制御信号Ｓ２により切替器ＳＷ１を切り替えて時定数の大きい第２ループフィルタ１２を選択し、可変利得増幅器４の利得が低くなるよう制御する。したがって、ロック状態に近づいた場合は、時定数の大きい第２ループフィルタ１２が選択されているため良好な高いＣ／Ｎ比を得ることができ、可変利得増幅器４の利得は低くなるように制御されているので、さらに高いＣ／Ｎ比を得ることができる。
【００３６】
以上より、実施の形態２によれば、制御回路１４が位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断することにより、ロックはずれの場合、制御回路１４が制御信号Ｓ１により可変利得増幅器４の利得を高く設定し、制御信号Ｓ２により時定数の小さい第１ループフィルタ１１を選択することができるので、ロックアップの高速化が可能になる。ロック状態に近づいた場合、制御回路１４が制御信号Ｓ１により可変利得増幅器４の利得を低く設定し、制御信号Ｓ２により時定数の大きい第２ループフィルタ１２を選択することができるので、高いＣ／Ｎ比を得ることができる。
【００３７】
実施の形態３．
図５は、本発明の実施の形態３におけるＰＬＬ回路を示す。図５で図１ないし図４と同じ符号を付したものは同じ機能を有するため説明は省略する。図５において、符号１５は位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断する制御回路、１６は第２ループフィルタ１２の出力電圧Ｖｆを基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断する制御回路である。
【００３８】
ロックはずれの場合、制御回路１５は、制御信号Ｓ２により切替器ＳＷ１を切り替えて時定数の小さい第１ループフィルタ１１を選択し、可変利得増幅器４の利得が高くなるように制御する。一方、制御回路１６にはあらかじめ所定の基準電圧Ｖｒ１とＶｒ２とを設定しておく。制御回路１６は、ループフィルタ１２の出力電圧Ｖｆが基準電圧Ｖｒ１に満たない場合と基準電圧Ｖｒ２を超える場合とに、出力制御信号Ｓ１により可変利得増幅器４の利得が高くなるように制御し、一方、ループフィルタ１２の出力電圧Ｖｆが基準電圧Ｖｒ１以上でかつ基準電圧Ｖｒ２以下の場合は、出力制御信号Ｓ１により可変利得増幅器４の利得が低くなるように制御する。したがって、ロックはずれ状態の場合は、時定数の小さい第１ループフィルタ１１が選択されているのでロックアップ時間は短くなって高速化され、可変利得増幅器４の利得も高いのでさらにロックアップ時間を短縮し高速化することができる。
【００３９】
一方、ロック状態に近づいた場合、制御回路１５は、制御信号Ｓ２により切替器ＳＷ１を切り替えて時定数の大きい第２ループフィルタ１２を選択し、可変利得増幅器４の利得が低くなるよう制御するため、良好な高いＣ／Ｎ比を得ることができる。制御回路１６は出力制御信号Ｓ１により可変利得増幅器４の利得を低くするように制御するので、さらに高いＣ／Ｎ比を得ることができる。
【００４０】
以上より、実施の形態３によれば、制御回路１５により位相比較器１の出力Ｓ０を基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断させ、制御回路１６により第２ループフィルタ１２の出力電圧Ｖｆを基にＰＬＬ回路がロック状態であるか、またはロックはずれ状態であるかを判断させることができる。したがって、ロックはずれの場合は、制御回路１５により時定数の小さい第１ループフィルタ１１を選択させ、制御回路１６により可変利得増幅器４の利得が高くなるように制御させて、ロックアップ時間を高速化することができる。ロック状態に近づいた場合は、制御回路１５により時定数の大きい第２ループフィルタ１２を選択させ、制御回路１６により可変利得増幅器４の利得が低くなるように制御させて、良好な高いＣ／Ｎ比を得ることができる。
【００４１】
実施の形態４．
図６は、本発明の実施の形態４におけるＰＬＬ回路を示す。図６で図３と同じ符号を付したものは同じ機能を有するため説明は省略する。本実施の形態４は、上述の実施の形態２のＰＬＬ回路において、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入したものである。ボルテージフォロワ回路２０を挿入することにより、第１ループフィルタの出力と第２ループフィルタの出力とを切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４２】
以上より、実施の形態４によれば、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入することにより、ループフィルタの出力を切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４３】
実施の形態５．
図７は、本発明の実施の形態５におけるＰＬＬ回路を示す。図７で図４と同じ符号を付したものは同じ機能を有するため説明は省略する。本実施の形態５は、上述の実施の形態２のＰＬＬ回路において、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入したものである。ボルテージフォロワ回路２０を挿入することにより、第１ループフィルタの出力と第２ループフィルタの出力とを切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４４】
以上より、実施の形態５によれば、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入することにより、ループフィルタの出力を切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４５】
実施の形態６．
図８は、本発明の実施の形態６におけるＰＬＬ回路を示す。図８で図５と同じ符号を付したものは同じ機能を有するため説明は省略する。本実施の形態６は、上述の実施の形態３のＰＬＬ回路において、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入したものである。ボルテージフォロワ回路２０を挿入することにより、第１ループフィルタの出力と第２ループフィルタの出力とを切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４６】
以上より、実施の形態６によれば、第１ループフィルタ１１の出力端と第２ループフィルタ１２の入力端との間にボルテージフォロワ回路２０を挿入することにより、ループフィルタの出力を切り替えた場合における可変利得増幅器４の負荷変動を低減し、ロック状態へ移行するときの発振状態を安定させることができる。
【００４７】
上述の実施の形態１ないし６においては、ループフィルタ１１等を２段で構成した場合について述べているが、フィルタの段数は３段以上であっても良い。
【００４８】
上述の実施の形態１ないし６においては、ループフィルタ１１等は直列に接続された場合について述べているが、複数のフィルタは直列に限らず並列、直並列、マトリックス状に構成されていても良い。
【００４９】
上述の実施の形態１ないし６において、可変利得増幅器４の利得変化は直線的に変化しているが、非線形的に任意の変化点、任意の変化形状を持っても良い。
【００５０】
上述の実施の形態１ないし６において、可変利得増幅器４の周波数応答については特に限定していないが、特定の周波数応答を持たせても良い。
【００５１】
上述の実施の形態１ないし６において、可変利得増幅器４は可変減衰器を使用しても良い。
【００５２】
上述の実施の形態４ないし６において、発振の安定化のためにボルテージフォロワ２０を１箇所に挿入しているが、複数箇所に挿入して構成しても良い。
【００５３】
上述の実施の形態４ないし６において、発振の安定化のためにボルテージフォロワ２０を挿入しているが、入力側または出力側のインピーダンスの変化を他方へ伝達しにくくする機能を保有するアイソレータ等により代用しても良い。
【００５４】
上述の実施の形態１ないし６において、本発明が適用される分野を周波数シンセサイザとしているが、他の電気機器たとえばモーターの回転数制御等に適用しても良い。
【００５５】
上述の実施の形態１ないし６において、位相比較器１は単一であるが、制御回路１３または１４等の制御判断信号Ｓ１またはＳ２を出力する際の入力として、複数の位相比較器を用意しても良い。
【００５６】
上述の実施の形態１ないし６において、制御回路１３または１４等の制御判断信号Ｓ１またはＳ２を出力する際の入力として、単一のフィルタ、例えば第１ループフィルタ１１等の出力を使用しているが、複数のフィルタ出力を使用しても良い。
【００５７】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路によれば、時定数の小さい第１ループフィルタと時定数の大きい第２ループフィルタとを用いて構成し、ロックはずれの場合は、時定数の小さい第１ループフィルタを選択することによりロックアップ時間を高速化することができる。一方、ロック状態の場合は、時定数の大きい第２ループフィルタを選択することにより、良好な高いＣ／Ｎ比を得ることができる。 
【図面の簡単な説明】
【図１】本発明の前提となるＰＬＬ回路を示すブロック図である。
【図２】本発明の前提となるＰＬＬ回路を示すブロック図である。
【図３】本発明の実施の形態１におけるＰＬＬ回路を示すブロック図である。
【図４】本発明の実施の形態２におけるＰＬＬ回路を示すブロック図である。
【図５】本発明の実施の形態３におけるＰＬＬ回路を示すブロック図である。
【図６】本発明の実施の形態４におけるＰＬＬ回路を示すブロック図である。
【図７】本発明の実施の形態５におけるＰＬＬ回路を示すブロック図である。
【図８】本発明の実施の形態６におけるＰＬＬ回路を示すブロック図である。
【図９】本発明の前提および実施の形態１ないし６における可変利得増幅器４の入出力特性を示す図である。
【図１０】従来のＰＬＬ回路を示す図である。
【符号の説明】
１ 位相比較器、 ２、１１、１２ ループフィルタ、 ３、６、１３、１４制御回路、 ４ 可変利得増幅器、 ５ ＶＣＯ、 ２０ ボルテージフォロワ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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