【事件の表示】
　平成１１年特許願第　６２６０４号「半導体集積回路装置」拒絶査定不服審判事件〔平成１２年　９月２２日出願公開、特開２０００−２６０９６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　　
　本願は、平成１１年３月１０日の出願であって、平成１８年５月１２日付けで拒絶査定がなされ、これに対して同年６月１５日に拒絶査定に対する審判請求がなされたものである。　
　　
２．本願発明　
　本願の請求項１ないし４に係る発明は、平成１８年４月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
　　
「【請求項１】　半導体基板上にソース、ドレインの一方が第１導電型の第１半導体領域によって構成され、ソース、ドレインの他方が第１導電型の第２半導体領域によって構成されたＭＩＳトランジスタを有する半導体集積回路装置であって、
　前記第１半導体領域の不純物濃度が前記第２半導体領域の不純物濃度よりも相対的に高く、前記第１半導体領域の周囲に設けられた第２導電型の不純物からなる第３半導体領域の不純物濃度が、前記第２半導体領域の周囲に設けられた第２導電型の不純物からなる第４半導体領域の不純物濃度よりも相対的に高く、前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下であり、
　前記ＭＩＳトランジスタは、情報蓄積用容量素子と直列に接続されてメモリセルを構成するメモリセル選択用ＭＩＳトランジスタであり、前記第１半導体領域の上方にデータを転送するデータ線が形成され、前記第２半導体領域の上方に情報蓄積用容量素子が形成されていることを特徴とする半導体集積回路装置。」　
　　
３．刊行物に記載された発明　
（１）刊行物１：特開平４−１１７６６号公報　
　原査定の拒絶の理由に引用され、本願の出願日前に頒布された刊行物である特開平４−１１７６６号公報（以下、「刊行物１」という。）には、第１図及び第２図とともに以下の事項が記載されている。　
「〔産業上の利用分野〕
　本発明は、半導体メモリに関し、特に、１トランジスタｌキヤパシタ型のメモリセルを有する半導体メモリに適用して好適なものである。」（第１頁左下欄第１４行ないし同頁同欄第１７行）
「第１図はこの実施例によるＭＯＳダイナミックＲＡＭを示し、第２図はこの実施例によるＭＯＳダイナミックＲＡＭのメモリセルの等価回路を示す。
　第１図に示すように、この実施例によるＭＯＳダイナミックＲＡＭにおいては、例えばｐ型Ｓｉ基板ｌの表面にＳｉＯ２膜のようなフィールド絶縁膜２が選択的に形成され、これによって素子間分離が行われている。このフィールド絶縁膜２で囲まれた活性領域の表面には、ＳｉＯ２膜のようなゲート絶縁膜３が形成されている。ＷＬ１，ＷＬ２はワード線を示す。これらのワード線ＷＬ１，ＷＬ２は、例えばＰのような不純物がドープされた多結晶Ｓｉ膜や、この不純物がドープされた多結晶Ｓｉ膜上に例えばタングステンシリサイド（ＷＳｉ２）膜のような高融点金属シリサイド膜を重ねたポリサイド膜などにより形成することができる。符号４は例えばＳｉＯ２膜から成るサイドウオールスペーサ４を示す。一方、ｐ型Ｓｉ基板１中には、ワード線ＷＬ１に対して自己整合的に拡散層５，６が形成されている。ここで、この拡散層５は、サイドウオールスペーサ４の下側の部分に例えばｎ−型の低不純物濃度部５ａを有し、その他の部分は例えばｎ＋型である。これに対して、拡散層６は例えばｎ−型の低不純物濃度層から成る。そして、ワード線ＷＬ１とこれらの拡散層５，６とにより、ＬＤＤ構造のＭＯＳトランジスタが形成されている。この場合、サイドウォールスペーサ４は、拡散層５側のワード線ＷＬ１の側壁にのみ形成されている。
　符号７は例えばＳｉＯ２膜のような絶縁膜、８は例えばリンシリケートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。また、符号９は例えばＰのような不純物がドープされた多結晶Ｓｉ膜、１０は例えばＳｉＯ２膜とＳｉ３Ｎ４膜とＳｉＯ２膜とから成るＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜や、Ｓｉ３Ｎ４膜とＳｉＯ２膜とから成るＮＯ（Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜のような絶縁膜、１１は例えばＰのような不純物がドープされた多結晶Ｓｉ膜を示す。ここで、多結晶Ｓｉ膜９は、コンタクトホールＣ１を通じて拡散層６にコンタクトしている。これらの多結晶Ｓｉ膜９、絶縁膜１０及び多結晶Ｓｉ膜１１により、スタックドキャパシタが形成されている。ここで、多結晶Ｓｉ膜９及び多結晶Ｓｉ膜１１は、それぞれこのスタックドキャパシタの下部電極（電荷蓄積ノード）及び上部電極（セルプレート）を構成する。また、符号１２は例えばＰＳＧ膜のような層間絶縁膜、ＢＬはビット線を示す。ここで、このビット線ＢＬは、コンタクトホールＣ２を通じて拡散層５にコンタクトしている。」（第３頁右上欄第５行ないし同頁右下欄第１４行）
（ア）刊行物１には、「一方、ｐ型Ｓｉ基板１中には、ワード線ＷＬ１に対して自己整合的に拡散層５，６が形成されている。ここで、この拡散層５は、サイドウオールスペーサ４の下側の部分に例えばｎ−型の低不純物濃度部５ａを有し、その他の部分は例えばｎ＋型である。これに対して、拡散層６は例えばｎ−型の低不純物濃度層から成る。そして、ワード線ＷＬ１とこれらの拡散層５，６とにより、ＬＤＤ構造のＭＯＳトランジスタが形成されている。」（第３頁左下欄第３行ないし同頁同欄第１２行）と記載されており、「拡散層５」の「ｎ＋型」の部分は、ＬＤＤ構造の不純物濃度が高い領域であるから、ソース、ドレインの一方であることは明らかであり、また、刊行物１の第１図に示されているように、「拡散層６」を構成する「ｎ−型の低不純物濃度層」は、「ワード線ＷＬ１」を挟んで「拡散層５」に対向して形成されるものであるから、ソース、ドレインの他方であることは明らかである。さらに、「拡散層５」の「ｎ＋型」の部分の不純物濃度が、「拡散層６」の「ｎ−型の低不純物濃度層」の不純物濃度よりも相対的に高いことも明らかである。
（イ）刊行物１には、「本発明は、半導体メモリに関し、特に、１トランジスタｌキャパシタ型のメモリセルを有する半導体メモリに適用して好適なものである。」（第１頁左下欄第１５行ないし同頁同欄第１７行）及び「第１図はこの実施例によるＭＯＳダイナミックＲＡＭを示し、第２図はこの実施例によるＭＯＳダイナミックＲＡＭのメモリセルの等価回路を示す。」（第３頁右上欄第５行ないし同頁同欄第８行）と記載されており、第２図には、第１図に示された「ＭＯＳトランジスタ」と「スタックドキャパシタ」とが直列に接続されてメモリセルを構成することが示されているから、刊行物１に記載された「ＭＯＳトランジスタ」が、メモリセル選択用のＭＯＳトランジスタであることは明らかである。
（ウ）刊行物１には、「ここで、多結晶Ｓｉ膜９は、コンタクトホールＣ１を通じて拡散層６にコンタクトしている。これらの多結晶Ｓｉ膜９、絶縁膜１０及び多結晶Ｓｉ膜１１により、スタックドキャパシタが形成されている。ここで、多結晶Ｓｉ膜９及び多結晶Ｓｉ膜１１は、それぞれこのスタックドキャパシタの下部電極（電荷蓄積ノード）及び上部電極（セルプレート）を構成する。また、符号１２は例えばＰＳＧ膜のような層間絶縁膜、ＢＬはビット線を示す。ここで、このビット線ＢＬは、コンタクトホールＣ２を通じて拡散層５にコンタクトしている。」（第３頁右下欄第３行ないし同頁同欄第１４行）と記載されており、第１図には、「拡散層５」の「ｎ＋型」の部分の上方に「ビット線ＢＬ」が形成され、「拡散層６」を構成する「ｎ−型の低不純物濃度層」の上方に「スタックドキャパシタ」が形成される構造が示されている。
　したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。　
「ｐ型Ｓｉ基板１上にソース、ドレインの一方がｎ＋型の部分によって構成され、ソース、ドレインの他方がｎ−型の低不純物濃度層によって構成されたＭＯＳトランジスタを有するＭＯＳダイナミックＲＡＭであって、
　前記ｎ＋型の部分が前記ｎ−型の低不純物濃度層よりも相対的に高く、
　前記ＭＯＳトランジスタは、スタックドキャパシタと直列に接続されてメモリセルを構成するメモリセル選択用ＭＯＳトランジスタであり、前記ｎ＋型の部分の上方にビット線ＢＬが形成され、前記ｎ−型の低不純物濃度層の上方に前記スタックドキャパシタが形成されていることを特徴とするＭＯＳダイナミックＲＡＭ。」　
　
（２）刊行物２：特開平１０−２５６５０７号公報
　原査定の拒絶の理由に引用され、本願の出願日前に頒布された刊行物である特開平１０−２５６５０７号公報（以下、「刊行物２」という。）には、図２ないし図４とともに以下の事項が記載されている。
「【００３２】（３）単一の導電領域からなるゲートがゲート制御線に接続され、ソース・ドレインの一方を成す第１の主電極がデータ転送線に接続されたＭＩＳ型トランジスタと、蓄積電極が該トランジスタのソース・ドレインの他方を成す第２の主電極に接続され、プレート電極が共通電極に接続されたキャパシタとからメモリセルを構成し、このメモリセルをマトリックス配置してなる半導体記憶装置において、前記トランジスタのゲート下のチャネル領域の不純物濃度を、第２の主電極側よりも第１の主電極側の方で高く設定し、かつ不純物濃度の高い方の領域を前記ソース・ドレイン形成のためのマスクとは別マスクで形成してなることを特徴とする。」
「【００５２】（作用）本発明をＤＲＡＭ等に適用した場合、ＭＩＳ型トランジスタのキャパシタに接続されている第２の主電極の電位をキャパシタに接続されていない第１の主電極の電位よりも低くした場合に、トランジスタのしきい値を低くできる。また逆に、キャパシタに接続されている第２の主電極の電位をキャパシタに接続されていない第１の主電極の電位よりも高くした場合に、トランジスタのしきい値を高くできる。
【００５３】従って、トランジスタをオン状態にして、キャパシタが接続されていない側の第１の主電極から接続されている側の第２の主電極へ電流を流してキャパシタに電荷を蓄積する場合、しきい値を低く保つことによって大きな書き込み電流を確保できる。このため、一定量の電荷を書き込むのに必要な書き込み時間を短くすることができる。また、一定のドレイン電流を得るために必要なゲート電圧を低く抑えることができるため、ゲート絶縁膜にかかる電圧ストレスを小さくすることができる。このため、ゲート絶縁膜の電界ストレス印加による絶縁膜中のトラップ発生や界面準位発生を抑制することができ、しきい値の変動やトラップを介した絶縁膜のリーク電流、界面準位を通じたトランジスタのリーク電流及び寄生容量を抑制することができる。また、ゲート絶縁膜の絶縁破壊までの時間を長く保つことができ、より薄いゲート絶縁膜を用いることができる。
【００５４】逆に、トランジスタをオフ状態にして電荷を保持する場合においては、キャパシタが接続されている側の第２の主電極から接続されていない側の第１の主電極へのサブスレッショルドリーク電流は、しきい値を高く保つことによって小さくすることができる。よって、キャパシタに蓄えられた電荷の損失を小さな値にすることができ、電荷損失によるリフレッシュ回数増加や消費電力増加を抑えることが可能である。」
「【００７４】（第２の実施形態）本実施形態では、ＣＯＢ（Ｃａｐａｃｉｔｏｒ−ｏｎ−ｂｉｔｌｉｎｅ）型ＤＲＡＭに関しての実施形態を示す。
【００７５】図２はＣＯＢ型ＤＲＡＭのセル部分の平面図、図３（ｂ）（ｃ）は図２の矢視Ａ−Ａ´及び矢視Ｂ−Ｂ´の断面図である。なお、キャパシタの下の構造を分り易くするため、図２ではキャパシタ蓄積電極５，キャパシタ絶縁膜１１，プレート電極６は輪郭のみ示している。
【００７６】図２及び図３において、２はｎ型拡散層からなるソース電極（第２の主電極）、３はｎ型拡散層からなるドレイン電極（第１の主電極）、５はキャパシタの蓄積電極、６はキャパシタのプレート電極、７はゲート電極（ゲート制御線）、８はビット線（データ転送線）、９はデータ転送線８に対するコンタクト、１０は蓄積電極５に対するコンタクト、１１はキャパシタ絶縁膜、１２はゲート絶縁膜、１３（１３ａ，１３ｂ，１３ｃ）は側壁絶縁膜及び層間絶縁膜、１４は素子分離絶縁膜、１５はｐ型半導体領域、３０は高濃度不純物層（ｐ＋型層）を示している。
【００７７】なお、本実施形態では、素子分離絶縁膜１４で囲まれた１つの素子形成領域に２つのメモリセルを形成しているが、これらは必ずしも図の配置で形成する必要はなく、それぞれ単独に実施することもできる。
【００７８】メモリセル領域は、ｐ型半導体領域１５上に作成され、素子形成領域は基板表面に形成された素子分離絶縁膜１４によって区切られている。領域１５の上部には、ゲート絶縁膜１２を介してゲート電極７が形成されている。このゲート電極７は、セルアレイの一方向にパターニングされてゲート制御線となっている。ゲート電極７の両側にはそれぞれｎ型層２及び３が形成され、ゲート電極７と合わせてセルトランジスタのＭＩＳＦＥＴを構成している。
【００７９】ｎ型層（ソース電極）２の上部には、蓄積電極５と電気的接続をとるための蓄積電極コンタクト１０が形成されている。また、ｎ型層（ドレイン電極）３の上部はビット線コンタクト９を介して導体線８と接続されており、導電体８は一方向にパターニングされてデータ転送線を形成している。さらに、ゲート電極７を介して逆側のソース電極２の上部には、蓄積電極コンタクト１０を介して蓄積電極５が形成されている。ここで、蓄積電極５は、キャパシタ絶縁膜１１を挟んでプレート電極６と対向し、ＤＲＡＭのキャパシタを形成している。ここで、キャパシタ電極５はデータ転送線８の上部に形成され、いわゆるＣＯＢ構造となっている。
【００８０】本実施形態の構造的な特徴としては、データ転送線８の接続されたドレイン電極３のチャネル近傍領域に選択的に、ソース・ドレイン拡散層を形成している導電層（ｎ型層）と反対の導電型を持つ不純物濃度の高い層（ｐ＋型層）３０が形成されていることである。ここで、このような構造で、ゲート電圧をしきい値以下にしソース・ドレイン電極間にかかる電圧の方向を変えた場合のトランジスタチャネルの電子に対するポテンシャルを図４に示す。
【００８１】ここで、蓄積電極５の電圧をデータ転送線８の電圧よりも低くした場合、データ転送線８の接続されたドレイン電極３に近いチャネル部分のポテンシャルの山を、より高くなるようにすることができる。よって、蓄積電極５の電圧がデータ転送線８の電圧よりも低く、ドレイン電極３からソース電極２の方向に電流が流れる場合のセルトランジスタのしきい値をＶｔｈ１とし、逆方向に電流を流す場合のしきい値電圧をＶｔｈ２とすると、ドレイン電極３とソース電極２の間の電位差の絶対値を等しくした条件で、Ｖｔｈ１＜Ｖｔｈ２とすることができる。このしきい値の非対称性はドレイン・ソース間に加わる電位差に依存し、Ｖが０Ｖに近付くと減少し、Ｖが大きい場合にはより大きくなる。」
　　
４．対比・判断　
４−１．対比　
　本願発明と刊行物発明とを対比する。　
（ア）刊行物発明の「ｐ型Ｓｉ基板１」、「ｎ＋型の部分」及び「ｎ−型の低不純物濃度層」は、本願発明の「半導体基板」、「第１導電型の第１半導体領域」及び「第１導電型の第２半導体領域」に相当する。
（イ）一般に、半導体メモリは、メモリセルが集積化された構造を有することは明らかであるから、刊行物発明の「ＭＯＳダイナミックＲＡＭ」は、本願発明の「半導体集積回路装置」に相当する。
（ウ）刊行物発明の「スタックドキャパシタ」及び「ビット線ＢＬ」は、本願発明の「情報蓄積用容量素子」及び「データを転送するデータ線」に相当する。　
　
　よって、本願発明と刊行物発明とは、　
「半導体基板上にソース、ドレインの一方が第１導電型の第１半導体領域によって構成され、ソース、ドレインの他方が第１導電型の第２半導体領域によって構成されたＭＩＳトランジスタを有する半導体集積回路装置であって、
　前記第１半導体領域の不純物濃度が前記第２半導体領域の不純物濃度よりも相対的に高く、
　前記ＭＩＳトランジスタは、情報蓄積用容量素子と直列に接続されてメモリセルを構成するメモリセル選択用ＭＩＳトランジスタであり、前記第１半導体領域の上方にデータを転送するデータ線が形成され、前記第２半導体領域の上方に情報蓄積用容量素子が形成されていることを特徴とする半導体集積回路装置。」　
である点で一致し、以下の点で相違する。　
〈相違点１〉　
　本願発明は「前記第１半導体領域の周囲に設けられた第２導電型の不純物からなる第３半導体領域の不純物濃度が、前記第２半導体領域の周囲に設けられた第２導電型の不純物からなる第４半導体領域の不純物濃度よりも相対的に高」い構造を有するのに対し、刊行物発明はそのような構造を有さない点。　
〈相違点２〉　
　本願発明は「前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下であ」るのに対し、刊行物発明は、そのような数値限定がなされていない点。　
　　
４−２．相違点についての検討　
　以下、各相違点について検討する。　
〈相違点１について〉　
（ア）刊行物２には、「前記トランジスタのゲート下のチャネル領域の不純物濃度を、第２の主電極側よりも第１の主電極側の方で高く設定し、かつ不純物濃度の高い方の領域を前記ソース・ドレイン形成のためのマスクとは別マスクで形成してなることを特徴とする。」（００３２段落）、「本発明をＤＲＡＭ等に適用した場合、ＭＩＳ型トランジスタのキャパシタに接続されている第２の主電極の電位をキャパシタに接続されていない第１の主電極の電位よりも低くした場合に、トランジスタのしきい値を低くできる。また逆に、キャパシタに接続されている第２の主電極の電位をキャパシタに接続されていない第１の主電極の電位よりも高くした場合に、トランジスタのしきい値を高くできる。」（００５２段落）、「従って、トランジスタをオン状態にして、キャパシタが接続されていない側の第１の主電極から接続されている側の第２の主電極へ電流を流してキャパシタに電荷を蓄積する場合、しきい値を低く保つことによって大きな書き込み電流を確保できる。このため、一定量の電荷を書き込むのに必要な書き込み時間を短くすることができる」（００５３段落）、「よって、キャパシタに蓄えられた電荷の損失を小さな値にすることができ、電荷損失によるリフレッシュ回数増加や消費電力増加を抑えることが可能である。」（００５４段落）及び「本実施形態の構造的な特徴としては、データ転送線８の接続されたドレイン電極３のチャネル近傍領域に選択的に、ソース・ドレイン拡散層を形成している導電層（ｎ型層）と反対の導電型を持つ不純物濃度の高い層（ｐ＋型層）３０が形成されていることである。」（００８０段落）と記載されており、図３には、「ｎ型層（ドレイン電極）３」の周囲に「不純物濃度の高い層（ｐ＋型層）３０」が形成され、「ｎ型層（ソース電極）２」の周囲には、「不純物濃度の高い層（ｐ＋型層）３０」よりも不純物濃度の低い「ｐ型半導体領域１５」が形成される構造が示されている。
　よって、刊行物２には、ＤＲＡＭを構成するＭＩＳ型トランジスタのｎ型層（ドレイン電極）３の周囲の不純物濃度を、キャパシタに接続されているｎ型層（ソース電極）２の周囲の不純物濃度よりも高くすることにより、ＤＲＡＭのメモリセルにおけるリーク電流を低減し、キャパシタの保持特性を向上させる技術が記載されており、その具体的な構造として、ｎ型層（ドレイン電極）３の周囲に不純物濃度の高い層（ｐ＋型層）３０を形成し、ｎ型層（ソース電極）２の周囲に、不純物濃度の低いｐ型半導体領域１５を形成した構造が記載されている。
（イ）そして、ＤＲＡＭに関する技術分野に属する刊行物発明においても、メモリセルにおけるリーク電流の低減、及び、キャパシタの保持特性の向上が解決されるべき課題であることは明らかであるから、刊行物２に記載された発明を、刊行物発明に適用し、「ｎ＋型の部分」の周囲に不純物濃度の高い層を形成し、「ｎ＋型の部分」の周囲の不純物濃度を、キャパシタに接続されている「ｎ−型の低不純物濃度層」の周囲の不純物濃度よりも高くすることは、当業者が容易になし得たことであり、その際、「ｎ−型の低不純物濃度層」の周囲の構造については、「ｎ＋型の部分」の周囲の不純物濃度よりも低い所定の不純物濃度を有するものであれば、所期の効果を奏することが明らかであるから、「ｎ−型の低不純物濃度層」の周囲の不純物濃度を設定するために、特定の不純物濃度を有する半導体基板を用いるか、特定のドーズ量の導電型不純物を導入するかは、当業者が適宜決定し得る設計事項に過ぎない。
　よって、刊行物発明において、刊行物２に記載された発明を適用し、その際、「ｎ−型の低不純物濃度層」の周囲に、「ｎ＋型の部分」の周囲の不純物濃度よりも低い、所期の効果を奏する所定の不純物濃度となるよう不純物を導入し、本願発明の如く、「前記第１半導体領域の周囲に設けられた第２導電型の不純物からなる第３半導体領域の不純物濃度が、前記第２半導体領域の周囲に設けられた第２導電型の不純物からなる第４半導体領域の不純物濃度よりも相対的に高」い構造とすることは、当業者が容易になし得たことである。
　
〈相違点２について〉
（ア）本願の願書に添付された明細書又は図面（以下、「本願明細書等」という。）の発明の詳細な説明には「【００２８】　図２に、一定時間においてデータ線側の接合領域から容量素子側へ供給される電子量と、データ線側の接合領域に印加される逆方向電圧との関係の一例を示す。逆方向電圧とはデータ線電圧と基板電圧の絶対値との和であり、容量素子側の接合領域にはＶＤが与えられている。　【００２９】　図２に示すように、供給される電子量は逆方向電圧が増加するに従って増加し、特に２．０Ｖを超えると急激に増加する。例えばポーズリフレッシュ時間が２００ｍｓに設定され、容量素子に４０ｆＣの蓄積電荷量が保持された“ｈｉｇｈ”状態のメモリセルに２．５Ｖの逆方向電圧を印加すると、１００ｍｓの間に約２０ｆＣの電子量が供給されて蓄積電荷量が半減し、リフレッシュ時間が約半分となってメモリセルは誤動作を起こす。」と記載されており、「データ線側の接合領域」は、本願発明の「第１半導体領域」及び「第３半導体領域」により形成される接合領域に対応するものであるから、本願発明において「前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下」とする目的は、「第１半導体領域」及び「第３半導体領域」により形成される接合領域に逆方向電圧が印加されることにより発生し、「情報蓄積用容量素子」側に供給される電子量を低減することであると認められる。
（イ）しかし、一般に、半導体の接合領域に逆方向電圧が印加されることにより発生する電子量が、印加される逆方向電圧のみによって決定されるのではなく、接合領域を構成する半導体領域の不純物濃度、欠陥密度、半導体材料等の要因によっても変化することは技術常識であり、また、メモリセル選択用トランジスタの接合領域に発生した電子量のうち、どの程度が容量素子側に供給されるかは、情報蓄積用容量素子の第２半導体領域とは反対側の電極の電位、すなわち、プレート電極の電位によっても影響を受けるものであることも明らかであり、接合領域を構成する半導体領域の不純物濃度、欠陥密度、半導体材料、プレート電極の電位等の要因を規定せず、逆方向電圧のみを規定しても、接合領域に発生し、容量素子側に供給される電子量を特定の範囲内のものとすることができないことは明らかである。
（ウ）しかるに、本願発明は、接合領域を構成する半導体領域の不純物濃度、欠陥密度、半導体材料、プレート電極の電位等について何ら特定をせず、「前記第１半導体領域と前記半導体基板との間に印加される電圧」が「２．０Ｖ以下」であるとするのみであるから、「第１半導体領域」及び「第３半導体領域」により形成される接合領域において発生し、「情報蓄積用容量素子」側へ供給される電子量を所望の範囲内にすることはできないことは明らかである。さらに、「前記第１半導体領域と前記半導体基板との間に印加される電圧」が「２．０Ｖ」となる前後で、前記接合領域を構成する半導体領域の不純物濃度、欠陥密度、半導体材料、プレート電極の電位等の要因によらず、「第１半導体領域」及び「第３半導体領域」により形成される接合領域において発生し、「情報蓄積用容量素子」側へ供給される電子量が大きく変化することが、本願明細書等の記載から自明であるとも認められない。よって、本願明細書等には、「前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下」であることの技術的意義が記載されているとは言えず、本願発明において、「前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下」であることは、「前記第１半導体領域と前記半導体基板との間に印加される電圧」を、単に限定する設計的事項の範囲内のものにすぎない。
（エ）また、一般に、ＭＯＳトランジスタにおいて、ソース、ドレインの接合領域に発生するリーク電流を低減することは、以下の周知文献に記載されているように周知の技術課題である。
・周知文献１：特開平８−９７１６３号公報（００２８段落及び０２１８段落）には、メモリセルのトランスファＭＯＳ・ＦＥＴのソース領域及びドレイン領域における接合リーク電流を低減する技術が記載されている。
・周知文献２：特開平５−１２９６０７号公報（０００６段落ないし００１８段落）には、図１ないし図６とともに、トランジスタのソース・ドレインの逆方向リーク電流を低減する技術が記載されている。
　そして、本願明細書等に記載された、「第１半導体領域」及び「第３半導体領域」により形成される接合領域に逆方向電圧が印加されることにより発生し、「情報蓄積用容量素子」側に供給される電子量を低減した効果は、「メモリセル選択用ＭＯＳトランジスタ」のソース、ドレインの接合領域に発生するリーク電流を低減したことに他ならないから、前記本願明細書等に記載された本願発明の効果が、格別なものであるとも認められない。
（オ）そして、ソース、ドレイン電圧及び基板電圧等の、ＭＯＳトランジスタの各部に印加される電圧は、電源電圧、素子の大きさ及び所期の特性等の要因に基づき当業者が適宜決定すべき設計事項であるから、刊行物発明において、「ｎ＋型の部分」と「ｐ型Ｓｉ基板１」との間の電圧を、それらの要因に基づき限定し、例えば、その値を２．０Ｖ以下とし、本願発明の如く、「前記第１半導体領域と前記半導体基板との間に印加される電圧が２．０Ｖ以下」であるものとすることは、当業者が適宜なし得た設計的事項の範囲内のものにすぎない。
　
４−３．小むすび　
　したがって、本願発明は、刊行物１及び刊行物２に記載された発明に基づき当業者が容易に発明し得たものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　　
５．むすび　
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。　
　よって、結論のとおり審決する。