(57)【特許請求の範囲】
【請求項１】
複数のセル・アレイとロウデコーダを含む第１のセル・アレイ群と、
前記第１のセル・アレイ群と並行して配置され、複数のセル・アレイとロウデコーダを含む第２のセル・アレイ群とを具備し、
前記ロウデコーダ及びセル・アレイを除く回路ブロックが前記第１、第２のセル・アレイ群の相互間に位置する領域にレイアウトされ、前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、前記セル・アレイに近い側よりリセットトランジスタ、Ｙセレクタ、書き込みトランジスタの順にレイアウトされる
ことを特徴とする半導体記憶装置。
【請求項２】
前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ、前記セル・アレイを選択するブロックデコーダ、メモリセルにソース線を介してソース電位を供給するソースデコーダを含み、前記ブロックデコーダ、ソースデコーダは、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ソースデコーダの出力端は、第１層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第２層メタル配線により互いに接続されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
二重ワード線方式の半導体記憶装置であって、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第１のセル・アレイ群と、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第２のセル・アレイ群とを具備し、前記ロウローカルデコーダに供給される選択信号を出力するロウパーシャルデコーダを含む回路ブロックを前記第１、第２のセル・アレイ群の相互間に位置する領域にレイアウトすることを特徴とする半導体記憶装置。
【請求項５】
前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、セル・アレイに近い側よりリセットトランジスタ、Ｙセレクタ、書き込みトランジスタの順にレイアウトされていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ、前記セル・アレイを選択するブロックデコーダ、メモリセルにソース線を介してソース電位を供給するソースデコーダ、前記ロウパーシャルデコーダを含み、前記ブロックデコーダ、ソースデコーダ、ロウパーシャルデコーダは、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされることを特徴とする請求項４又は５の何れかに記載の半導体記憶装置。
【請求項７】
前記ソースデコーダの出力端は、第１層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第２層メタル配線により互いに接続されていることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、ブロックデコーダ、ロウパーシャルデコーダ、ソースデコーダのコントロール回路は、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされ、前記ソースデコーダのロード／ドライバ回路はロウローカルデコーダの近傍の領域にレイアウトされることを特徴とする請求項４又は５の何れかに記載の半導体記憶装置。
【請求項９】
前記ソースデコーダの出力端は、第１層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第２層メタル配線により互いに接続されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記第１、第２のセル・アレイ及び前記回路ブロックは、第２層メタル配線により電源が供給されることを特徴とする請求項１又は４の何れかに記載の半導体記憶装置。
【請求項１１】
大きなサイズの均等ブロックを含む第１のセル・アレイと、この均等ブロックより小さなサイズの変則ブロックを含む第２のセル・アレイと、セル・アレイのブロックを選択するブロックセレクタと、ブロック内のカラムを選択するカラムセレクタから構成されたＹセレクタと、前記均等ブロックに沿って配置され、前記Ｙセレクタにより選択されたカラムとセンスアンプとを接続するデータ線と、前記データ線の延長線上で、前記変則ブロックに沿って配置され、前記カラムセレクタを介して選択されたカラムに接続されるとともに、前記ブロックセレクタを介してデータ線に接続されるサブ・データ線と、を具備し、前記均等ブロックを前記センスアンプの近傍に配置し、変則ブロックをセンスアンプから離れた領域にレイアウトすることを特徴とする半導体記憶装置。
【請求項１２】
前記複数の変則ブロックのうち、最もセンスアンプに近い変則ブロックはカラムセレクタ及びブロックセレクタを有し、その他の変則ブロックはカラムセレクタのみ有することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記均等ブロック側より配線されたデータ線は最もセンスアンプに近い変則ブロックに付設されているブロックセレクタに入力され、データ線は終端し、前記ブロックセレクタの出力であるサブ・データ線は、前記変則ブロックに付設されたカラムセレクタに接続されるとともに、他の変則ブロック側に配線され、他の変則ブロックのカラムセレクタに接続されることを特徴とする請求項１１又は１２の何れかに記載の半導体記憶装置。
【請求項１４】
セル・アレイを含むコア部と、
アドレス信号や制御信号を授受する複数の入力パッド及び出力パッドと、
前記入力パッド及び出力パッドから離れた位置に配置されたデータ入出力用のＩ／Ｏパッドと、
前記Ｉ／Ｏパッドの近傍に集中してレイアウトされた電源回路を含む周辺回路と、
前記電源回路を構成し、前記Ｉ／Ｏパッドの近傍にレイアウトされたチャージポンプ回路と
を具備することを特徴とする半導体記憶装置。
【請求項１５】
前記周辺回路は、データの入出力を制御するＩ／Ｏ制御回路、及びメモリセルから読み出された信号を増幅するセンスアンプをさらに含み、前記センスアンプは前記コア部に隣接してレイアウトされ、前記Ｉ／Ｏ制御回路は前記Ｉ／Ｏパッドに隣接してレイアウトされることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記Ｉ／Ｏ制御回路がレイアウトされる領域は、前記Ｉ／Ｏパッドが並ぶチップの辺を２分割した長さと略等しい一辺を有する略正方形状を成すことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記チャージポンプ回路は、キャパシタと、ダイオード接続されたトランジスタと前記キャパシタを駆動するバッファ回路とオシレータ回路から構成され、前記キャパシタを駆動するバッファ回路の電源は、前記Ｉ／Ｏ制御回路用の電源であることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１８】
前記チャージポンプ回路のうち前記バッファ回路が最も前記Ｉ／Ｏパッドの近傍にレイアウトされることを特徴とする請求項１７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係わり、特に、そのセル・アレイのレイアウトに関する。
【０００２】
【従来の技術】
半導体装置は、リソグラフィー技術を用いてウエハ上に多数のチップを作成することで製造される。この時、チップ面積は１枚のウエハから取得できるチップ数を決定する。つまり、半導体装置のコストはチップ面積の大、小に大きく左右される。特に、半導体記憶装置の大部分はメモリセル・アレイとそのデコーダ回路及び周辺回路で占有され、この効率的なレイアウトはメモリの製造コストを決定する最重要項目である。
【０００３】
従来、メモリの配線は１層のメタル（金属）配線層と１乃至数層のポリシリコンの配線層により構成されてきた。したがって、メモリセル及びデコーダからなるコア部の構成及び配線は、この１層メタル層を前提に最適化されていた。近年、メモリにおいても２層以上のメタル配線層が使われるようになったが、コア部の配置及び配線は、従来の１層メタル層での配置と大きく変わらず、メモリの製造コストを大きく下げるに至っていない。このため、従来の配置にとらわれず、多層メタル層を利用し、コア部のレイアウト面積の削減をはかることが求められている。
【０００４】
ここで、従来技術として不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）のコア部のレイアウトを例に取り、１層メタル配線におけるコア部のレイアウトと、多層メタル配線を使用した場合のコア部のレイアウトについて説明する。
【０００５】
図９は、１層メタル配線を使用した場合におけるコア部の概略図を示している。同図において、不揮発性半導体記憶装置のコア部は、例えばＮＯＲ型のＥＥＰＲＯＭセルにより構成されたメモリセル・アレイ９０ａ、各メモリのワード線を選択するロウデコーダ９０ｂ、図示せぬカラムデコーダから供給されるカラム選択信号に応じてビット線を選択するＹセレクタ９０ｃ、スタンバイ時及びプログラム終了時にビット線を接地電位にリセットするリセットトランジスタ９０ｄ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ９０ｅ、メモリセルにソースＳＬ線を介してソース電位を供給するソースデコーダＳＯＤ（Ｌ／Ｄ：ロード／ドライバ）９０ｆ、このソースデコーダＳＯＤ（Ｌ／Ｄ）を制御するＳＯＤ（ＣＯＮＴ：コントロール）９０ｇ、各セル・アレイ・ブロックを選択するブロック・デコーダＢＬＤ９０ｋにより構成されている。
【０００６】
これらの回路のレイアウトは１層メタル配線の場合、図１０に示すように配置される。図１０は、セル・アレイ・ブロックが複数の場合を示し、図９と同一部分には同一符号を付している。この場合、データ線１００、及び複数の信号で構成される書き込みトランジスタ（書き込みＴｒ）９０ｅの制御信号線１０１を共通とするため、２つのセル・アレイ９０ａ、９０ａは、データ線１００と制御信号線１０１の両側に対称的にレイアウトされる。
【０００７】
データ線１００に接続されるＹセレクタ９０ｃ、及び書き込みトランジスタ９０ｅは、セル・アレイ９０ａとデータ線１００、制御信号線１０１の間に配置される。中央部にＹセレクタ９０ｃと書き込みトランジスタ９０ｅを配置した場合、１層のメタル配線では他の信号及びセル・ソース線を中央部に配置することは困難となる。特に、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））９０ｆはセルのソース電位を供給するため、この配線は低抵抗でなければならない。必然的に、ソースデコーダ９０ｆ、９０ｇは、セル・アレイ９０ａに対してＹセレクタ９０ｃとは反対側に配置される。リセットトランジスタ（リセットＴｒ）９０ｄも信号及び接地（ＧＮＤ）配線の容易性を考慮して、セル・アレイ９０ａの図示上部又は下部に配置される。
【０００８】
次に、従来の多層メタル配線によるコア部のレイアウトについて図１１を参照しながら説明する。
【０００９】
多層メタル配線場合には、コア部においてワード線の抵抗を下げるため、ブロックを分割する。この方式として二重ワード線方式が使用される。
【００１０】
ワード線は、例えば８〜１６本の単位ごとにロウ・グローバル・デコーダ（ＲＧＤ）１１１ａにより選択される。ロウ・グローバル・デコーダ１１１ａの出力は２層目のメタル配線（２Ａｌ）１１１ｃでセル・アレイ上を配線される。各ブロックにはロウ・ローカル・デコーダ（ＲＬＤ）１１１ｂが配置され、１層メタル配線（１Ａｌ）で導かれるロウ・パーシャル・デコーダ（ＲＰＤ）１１１ｄの出力信号とロウ・グローバル・デコーダ１１１ａの出力信号のＮＡＮＤ出力信号により１本のワード線ＷＬが選択される。
【００１１】
その他、Ｙセレクタ、リセットトランジスタ、書き込みトランジスタ、ソースデコーダＳＯＤ（Ｌ／Ｄ）、ＳＯＤ（ＣＯＮＴ）、ブロックデコーダＢＬＤは、前述した１層メタル配線（１Ａｌ）によるコア部のレイアウトと同様に、セル・アレイの図示上下に配置されている。
【００１２】
多層メタル配線を活用し、各回路のアドレス及び制御信号線は、２層メタル配線等を使用して、各回路ブロックの上部に配線され、レイアウト面積の削減を図っている。
【００１３】
このような、セル・アレイ上下に各回路ブロックを振りわけるレイアウトでは以下の問題点により、レイアウト面積の有効な活用ができなかった。
【００１４】
（１）各回路ブロックのセル・アレイがデータ線を中心として対称に配置されているため、接地配線ＧＮＤ、電源配線Ｖｄｄを含む電源配線をセル・アレイの図示上部及び下部に２重に配線しなければならず、レイアウト面積が増大する。
【００１５】
（２）各回路ブロックがセル・アレイの上下に振りわけられているため、回路ブロック間で共通なアドレス、制御信号をセル・アレイ上部及び下部に２重に配線しなければならず、レイアウト面積が増大する。
【００１６】
（３）各回路ブロックがセル・アレイの上下に振りわけられているため、回路ブロック間で共通な基板、ウエル電位の回路があっても、セル・アレイ上部及び下部にそれぞれ回路をレイアウトしなければならず、基板、ウエルの境界部でムダなレイアウト面積が増大する。
【００１７】
次に、コア部、特に変則的な形状、大きさのブロック（  Ｂｏｏｔ  Ｂｌｏｃｋ  ）を有するコア部のレイアウト、周辺回路のレイアウトに関して、不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭのレイアウトを例にとり各々の従来技術とその問題点について説明する。
【００１８】
フラッシュＥＥＰＲＯＭのメモリ・セル・アレイはいくつかの単位（ブロック）に分割されており、このブロック単位でデータが消去される。また、このブロック単位でセルの書き込み、消去を可能にしたり、禁止したりする機能をチップに持たせたりする。通常、このブロックはセル・アレイを均等に分割する。例えば、８Ｍビットのセル・アレイを５１２Ｋビット（６４ＫＢ）のブロック１６個に分割する。
【００１９】
一方、このブロックの分割を不均等（変則）に行う場合もある。一例として、８Ｍビットのセル・アレイを５１２Ｋビット（６４ＫＢ）×１５個＋２５６Ｋビット（３２ＫＢ）×１個＋１２８Ｋビット（１６ＫＢ）×１個＋６４Ｋビット（８ＫＢ）×２個に分割したりする。多数のブロック（以後、この多数のブロック、ここでは５１２Ｋビット（６４ＫＢ）ブロックを均等ブロックと称す）以外の６４〜２５６Ｋビットのブロックを変則ブロックと呼びユーザは、その用途に応じて、この変則ブロックに例えば周辺機器の固定データを書き込んだりする。
【００２０】
この変則ブロックを持つセル・アレイは完全に均等に分割されたセル・アレイに対していくつかのレイアウト上の問題を解決しなければならない。
【００２１】
図１２、１３に均等ブロック及び変則ブロックのセル・アレイの概略構成を示す。
【００２２】
均等ブロック（０）では各Ｉ／Ｏに対して、ブロックをカラムで分割している。ＣＯＬ（０）〜ＣＯＬ（３１）がＩ／Ｏ（０）に対応し、データ線ＤＬ（０）にＹセレクタを介して接続されている。ＣＯＬ（３２）〜（６３）は同様にＹセレクタを介してＤＬ（１）に接続される。
【００２３】
この時、ＣＯＬ（０）〜（３１）は隣接したカラムなので、Ｙセレクタを構成するトランジスタは集合してレイアウトされる。ブロック間にはデータ線ＤＬ（ｉ）が配線されることとなる。
【００２４】
一方、変則ブロックＢＬＫ（１）において、各Ｉ／Ｏに対応してブロックをカラムで分割するのは均等ブロックと同様であるが、ブロックの大きさに対応して１Ｉ／Ｏに接続されるカラムの本数が変化する。すなわち、６４Ｋビットブロックの場合カラム４本、１２８Ｋビットブロックの場合カラム８本、２５６Ｋビットブロックの場合カラム１６本となる（以上は、いずれも１０２４行の場合である）。
【００２５】
均等ブロックと変則ブロックを同じカラム選択信号Ｈｉ、Ｄｉ、バンク選択信号ＢＬＫｉで選択しようとすると、図１３に示すように複数の変則ブロック間に亘るサブ・データ線（ＳＤＬ（０）、ＳＤＬ（１）…）が必要となる。
【００２６】
図１４は、従来の均等ブロックと、変則ブロックとが混在したコア部におけるレイアウトの概略を示す。変則ブロック部１４０ａにおいて、カラム選択信号Ｈｉ、Ｄｉが供給されるＹセレクタ１４１とブロックセレクタ（ＢＬＫｉ）１４２の相互間にサブ・データ線１４３が配置されている。したがって、このサブ・データ線１４３を配置する分、コア中央部のサイズが増大する。一方、均等ブロック部１４０ｂは、このサブ・データ線領域は不用である。コア部中央のデータ線１４４領域のほとんどは均等ブロック部１４０ｂに対応しており、均等ブロック部１４０ｂに大きな空き領域１４５が生じてしまう。したがって、この空き領域１４５の分だけ、メモリのチップサイズ増となり、コスト増の要因となる。
【００２７】
次に、周辺回路の効率レイアウトについて従来技術とその問題点を述べる。
【００２８】
図１５は、従来のフラッシュＥＥＰＲＯＭのレイアウトを示している。入力及び出力パッドはチップ１５１の外周部に配置されている。すなわち、チップ１５１の図示下部には、入出力系のＩ／Ｏパッド１５２が配置され、図示上部には、主にアドレス信号や制御信号系のパッド１５３が配置されている。
【００２９】
パッド１５３の近傍には、入力されるアドレス信号やコントロール信号を処理する複数の周辺回路１５４が配置されている。これら周辺回路１５４は、図示せぬアドレスバッファ、コントロールバッファ、リダンダンシー回路を含んでいる。Ｉ／Ｏパッド１５２の近傍には、入出力データＤｉｎ及びＤｏｕｔを処理するための複数の周辺回路１５５が設けられている。これら周辺回路１５５は、図示せぬセンスアンプ、出力バッファ、入力バッファ、コマンド処理系回路、入力されたコマンドを受けて動作する自動制御回路を含んでいる。複数の電源（Ｖｄｄ／Ｖｓｓ）系のパッド１５６は、Ｉ／Ｏパッド１５２に隣接して配置される。電源系の複数の周辺回路１５７は電源パッド１５６の近傍に配置されている。これら周辺回路１５７はチャージポンプ回路（Ｃ．Ｐ）及び電源コントロール回路を含んでいる。
【００３０】
上記従来のチップレイアウトにおいて、特に、複数の周辺回路はチップの長手方向両端部に分散されている。このため、各周辺回路１５４、１５５、１５７を配置するための領域の形状は、パッドの並び方向に沿った長方形となる。したがって、周辺回路１５４、１５５、１５７はチップの短手方向に長い形状となり、周辺回路１５４、１５５、１５７の相互間に配置される複数の配線１５８がチップの短手方向に沿って長くなり、配線領域、及び配線抵抗、特に電源配線の抵抗が増大するという問題があった。
【００３１】
また、周辺回路１５４と周辺回路１５５とがチップの長手方向両端部に分かれるため、これらの間の信号の授受が多くなり、これら周辺回路１５４と周辺回路１５５とを接続するための配線領域も増大する。さらに、電源系の周辺回路１５７も他の周辺回路と同様に長方形状であるため、電源回路の中で大きな領域を有するチャージポンプ回路（Ｃ．Ｐ）も横長の配置となる。このような配置の場合、大電流を流すチャージポンプ回路の電源配線の幅を広くすることができないため、チップ内にノイズを発生してしまう。また、チャージポンプ回路の中でも大きなレイアウトを占めるキャパシタの配置も制約を受けることとなる。
【００３２】
【発明が解決しようとする課題】
このように、上記従来の半導体記憶装置は、各ブロック間で電源配線や信号配線を共有することが困難であったため、無駄な空きスペースが生じ、チップ面積を十分に縮小することが困難であった。
【００３３】
また、変則ブロックを有するチップでは、変則ブロック部に対応してサブ・データ線が配置され、このサブ・データ線の配置により、均等ブロック部に空きスペースが生じていた。このため、チップ面積を十分に縮小することが困難であった。
【００３４】
さらに、各周辺回路は、チップの長手方向両端部に離れて配置されていたため、これら周辺回路を接続する配線領域が増大していた。しかも、異なる機能を有する各周辺回路はそれぞれ長方形の狭い領域に配置しなければならないため、周辺回路を構成する素子のレイアウトに制約を受けるとともに、これら周辺回路の相互間に配線を配置しなければならないため、配線の幅を広げることが困難であった。
【００３５】
この発明は、上記課題を解決するものであり、その目的とするところは、無駄な空きスペースを除去して、チップ面積を十分に縮小することができ、しかも、周辺回路を効率的にレイアウトすることが可能な半導体記憶装置を提供しようとするものである。
【００３６】
【課題を解決するための手段】
この発明は、複数のセル・アレイとロウデコーダを含む第１のセル・アレイ群と、前記第１のセル・アレイ群と並行して配置され、複数のセル・アレイとロウデコーダを含む第２のセル・アレイ群とを具備し、前記ロウデコーダ及びセル・アレイを除く回路ブロックが前記第１、第２のセル・アレイ群の相互間に位置する領域にレイアウトされ、前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するＹセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、前記セル・アレイに近い側よりリセットトランジスタ、Ｙセレクタ、書き込みトランジスタの順にレイアウトされる。
【００３７】
また、この発明は、二重ワード線方式の半導体記憶装置であって、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第１のセル・アレイ群と、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第２のセル・アレイ群とを具備し、前記ロウローカルデコーダに供給される選択信号を出力するロウパーシャルデコーダを含む回路ブロックを前記第１、第２のセル・アレイ群の相互間に位置する領域にレイアウトしている。
【００３８】
また、この発明は、大きなサイズの均等ブロックを含む第１のセル・アレイと、この均等ブロックより小さなサイズの変則ブロックを含む第２のセル・アレイと、セル・アレイのブロックを選択するブロックセレクタと、ブロック内のカラムを選択するカラムセレクタから構成されたＹセレクタと、前記均等ブロックに沿って配置され、前記Ｙセレクタにより選択されたカラムとセンスアンプとを接続するデータ線と、前記データ線の延長線上で、前記変則ブロックに沿って配置され、前記カラムセレクタを介して選択されたカラムに接続されるとともに、前記ブロックセレクタを介してデータ線に接続されるサブ・データ線とを具備し、前記均等ブロックを前記センスアンプの近傍に配置し、変則ブロックをセンスアンプから離れた領域にレイアウトしている。
【００３９】
さらに、この発明は、セル・アレイを含むコア部と、アドレス信号や制御信号を授受する複数の入力パッド及び出力パッドと、前記入力パッド及び出力パッドから離れた位置に配置されたデータ入出力用のＩ／Ｏパッドと、前記Ｉ／Ｏパッドの近傍に集中してレイアウトされた電源回路を含む周辺回路と、前記電源回路を構成し、前記Ｉ／Ｏパッドの近傍にレイアウトされたチャージポンプ回路とを具備している。
【００４０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４１】
（第１の実施の形態）
図１は、この発明の第１の実施の形態を示している。この実施の形態において、第１のセル・アレイ群１０は複数のセル・アレイ１０ａを有し、第２のセル・アレイ群１１は複数のセル・アレイ１１ａを有している。第１、第２のセル・アレイ群１０、１１は、互いに並行して配置されている。第１のセル・アレイ群１０には第１のロウデコーダ１２ａが設けられ、第２のセル・アレイ群１１には第１のロウデコーダ１２ｂが設けられている。前記第１、第２のセル・アレイ群１０、１１の相互間に位置する領域には、第１のセル・アレイ群１０用のリセットトランジスタ（Ｔｒ）１３ａ、Ｙセレクタ１４ａ、書き込みトランジスタ（Ｔｒ）１５ａ、ブロックデコーダ（ＢＬＤ）１６ａ、ソースデコーダ（ＳＯＤ（Ｃ））１７ａ、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））１８ａが配置されるとともに、第２のセル・アレイ群１１のリセットトランジスタ（Ｔｒ）１３ｂ、Ｙセレクタ１４ｂ、書き込みトランジスタ（Ｔｒ）１５ｂ、ブロックデコーダ（ＢＬＤ）１６ｂ、ソースデコーダ（ＳＯＤ（Ｃ））１７ｂ、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））１８ｂが配置される。
【００４２】
前記レイアウトにおいて、リセットトランジスタ１３ａ，１３ｂは各ビット線に接続されるため、Ｙセレクタ１３ａ，１３ｂよりもセル・アレイ側にレイアウトされ、書き込みトランジスタ１５ａ，１５ｂは、データ線１９ａ，１９ｂに接続されるため、Ｙセレクタ１３ａ，１３ｂよりもセル・アレイ１０ａ，１１ａから離れた位置にレイアウトされる。これらの回路を制御するロウアドレス信号、制御信号、カラム選択信号、データ線、ブロックアドレス信号、電源Ｖｐ、Ｖｄｄ／ＧＮＤは、リセットトランジスタ１３ａ，１３ｂ、Ｙセレクタ１４ａ，１４ｂ、書き込みトランジスタ１５ａ，１５ｂ、ブロックデコーダＢＬＫの上方に配置された第２層メタル配線（２Ａｌ）により供給される。データ線１９ａ，１９ｂは、書き込みトランジスタ１５ａ，１５ｂに供給される制御信号の配線よりもセル・アレイ１０ａ，１１ａから遠い位置に配線される。
【００４３】
前記ブロックデコーダＢＬＤ１６ａ，１６ｂの出力信号は、第１層メタル配線（１Ａｌ）でＹセレクタ１４ａ，１４ｂに供給される。ソースデコーダＳＯＤ（Ｌ／Ｄ）１８ａ，１８ｂの出力信号は、第１層メタル配線２０ａ，２０ｂにより各セル・アレイ１０ａ，１１ａに導かれる。この第１層メタル配線２０ａ，２０ｂは、第１、第２のセル・アレイ群１０、１１の各セル・アレイ１０ａ，１１ａにそれぞれ設けられた書き込みトランジスタ１５ａ，１５ｂ，Ｙセレクタ１４ａ，１４ｂ，リセットトランジスタ１３ａ，１３ｂの相互間、すなわち、例えばセル・アレイ・ブロックのつなぎ部分のスペースを利用して配置される。前記第１層メタル配線２０ａ，２０ｂは、第２層メタル配線（２Ａｌ）２１ａ，２１ｂを介して各セル・アレイ１０ａ，１１ａのソース線ＳＬに接続される。各ソース線ＳＬは第１層メタル配線である。セル・アレイ１０ａ，１１ａ中の各ソース線を接続する第２層メタル配線（２Ａｌ）２１ａ，２１ｂは、幅を広く設定できるため、低抵抗で電源を供給できる。
【００４４】
前記ブロックアドレス信号、電源Ｖｐ、Ｖｄｄ／ＧＮＤは、ブロックデコーダＢＬＤ１６ａ，１６ｂ、ソースデコーダＳＯＤ１７ａ  ，１７ｂ  ，１８ａ，１８ｂの上方に配置された第２層メタル配線に供給されるため、レイアウト面積の縮少に寄与している。
【００４５】
この実施例に示した回路配置及び信号線のレイアウトにより、セル・アレイ１０ａ，１１ａ、ロウデコーダ１２ａ，１２ｂ以外の全コア部の回路を第１、第２のセル・アレイ群１０、１１の相互間に位置する領域に集中させることが可能となる。
【００４６】
（第２の実施の形態）
図２は、第２の実施の形態を示すものであり、２重ワード線方式によるコア部のレイアウトを示している。
【００４７】
第１のセル・アレイ群２１は、ロウグローバルデコーダ（ＲＧＤ）２１ａ，複数のセル・アレイ２１ｂ、複数のロウローカルデコーダ（ＲＬＤ）２１ｃにより構成され、第２のセル・アレイ群２２は、ロウグローバルデコーダ２２ａ，複数のセル・アレイ２２ｂ、複数のロウローカルデコーダ２２ｃにより構成されている。各セル・アレイ２１ｂ、２２ｂには、第１の実施の形態と同様に、リッセトトランジスタ（Ｔｒ）２３ａ、２３ｂ、Ｙセレクタ２４ａ、２４ｂ、書き込みトランジスタ（Ｔｒ）２５ａ、２５ｂが設けられている。第１のセル・アレイ群２１の書き込みトランジスタ２５ａと第２のセル・アレイ群２２の書き込みトランジスタ２５ｂとの間に位置する領域に、ロウパーシャルデコーダ（ＲＰＤ）２６、ブロックデコーダ（ＢＬＤ）２７ａ，２７ｂ、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ／Ｃ））２８ａ、２８ｂが配置されている。ソースデコーダ２８ａの出力信号はロウローカルデコーダ２１ｃとリセットトランジスタ２３ａ，Ｙセレクタ２４ａ，書き込みトランジスタ２５ａとにより形成されるスペースに配置された第１層メタル配線２９ａによりセル・アレイ２１ｂに導入される。この第１層メタル配線２９ａは第２層メタル配線３０ａを介して第１層メタル配線からなるソース線ＳＬに接続されている。ロウパーシャルデコーダ２６，ブロックデコーダ２７ａの出力信号は配線２９ａと同様に第１層メタル配線３１ａを介してロウローカルデコーダ２１ｃに導入される。ロウグローバルデコーダ２１ａの出力信号と、ロウローカルデコーダ２１ｃの出力信号とにより、一本のワード線が選択される。
【００４８】
上記構成の説明は、第１のセル・アレイ群２１側について行ったが、この構成は第２のセル・アレイ群２２側も同様である。
【００４９】
各回路の制御信号、カラム選択信号、電源、データ線等は、第１の実施の形態と同様に、各回路の上方に配置された第２層メタル配線により所要の回路に導入される。したがって、第１の実施の形態と同様にレイアウト面積を削減できる。
【００５０】
第２の実施の形態によれば、セル・アレイ、ロウグローバルデコーダ、ロウローカルデコーダ以外の全コア部の回路をセル・アレイの相互間に位置する領域に集中させることが可能となる。
【００５１】
（第３の実施の形態）
図３は、この発明の第３の実施の形態を示している。この実施の形態において、第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５２】
この実施の形態では、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））３１ａをロウローカルデコーダ２１ｃとリセットトランジスタ２３ａ，Ｙセレクタ２４ａ，書き込みトランジスタ２５ａとにより形成される領域に配置している。
【００５３】
ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））３１ａは、サイズの大きなトランジスタにより構成されている。したがって、この回路を上記領域にレイアウトすることにより、コア部のスペースをより有効且つ効率的に活用することが可能となる。
【００５４】
（第４の実施の形態）
図４及び図５は、変則ブロックに対応したコア部のレイアウトを示している。この実施の形態は、図１３に示す従来の変則ブロックにおいて、Ｈｉ／ＤｉセレクタとＢＬＫｉセレクタの間にレイアウトされていたサブ・データ線によるレイアウトの増分を、データ線とサブ・データ線に分割することにより解消している。すなわち、図４において、データ線４１は、変則ブロックＢＬＫ（１５）に沿って配置され、サブ・データ線４２は、データ線４１の延長上を変則ブロックＢＬＫ（１５）、ＢＬＫ（１６）、ＢＬＫ（１７）、ＢＬＫ（１８）に沿って配置されている。
【００５５】
図１４に示す従来例では、センスアンプ１４６に近いコア部に変則ブロックＢＬＫ（１５）−ＢＬＫ（１８）が配置されているため、サブ・データ線１４３とデータ線１４４が重複し、レイアウトが増大していた。
【００５６】
これに対して、この実施の形態では、変則ブロックＢＬＫ（１５）−ＢＬＫ（１８）をセンスアンプ５１から最も遠い位置にレイアウトしている。各変則ブロックは隣接してレイアウトされ、これら中で最もセンスアンプ５１に近い変則ブロックＢＬＫ（１５）のＹセレクタ５２はブロックセレクタ（ＢＬＫｉ）５３を有している。このブロックセレクタ５３を介してデータ線４１と、サブ・データ線４２がＹセレクタ５２の外部に引き出される。その他の変則ブロックＢＬＫ（１６）〜ＢＬＫ（１８）には、サブ・データ線４２のみがＹセレクタ（Ｈｉ／Ｄｉセレクタ）を介してセル・アレイに接続される。
【００５７】
図４及び図５に示すように、サブ・データ線４２はデータ線４１の延長上に配置され、図１３、図１４に示すように、サブ・データ線４２とデータ線４１とを並列してレイアウトすることがない。したがって、従来のような無駄な空きスペースが生じることを防止でき、チップ面積を縮小できる。
【００５８】
（第５の実施の形態）
図６及び図７は、この発明の第５の実施の形態を示している。この実施の形態は、従来、チップの周辺に分散して配置していた周辺回路を一箇所に集中配置することにより、周辺回路の効率的なレイアウトを可能としている。
【００５９】
図６において、チップ６０の長手方向一端部には、データの入出力に使用される複数のＩ／Ｏパッド６１が配置され、長手方向他端部には、アドレス信号や制御信号を授受する複数の入出力パッド６２が配置されている。これらパッド６１、６２の相互間に、周辺回路６３、６４、６５、６６、センスアンプ６７、各種デコーダ、セル・アレイ等が配置される。集中的に配置する周辺回路６３−６６は、Ｉ／Ｏパッド６１の近傍にレイアウトされ、これらＩ／Ｏパッド６１から遠方に配置された入出力パッド６２の近傍には、入力初段のバッファ回路、もしくは最終段のバッファ回路等、最少限の回路を含む周辺回路６８、及びコア部が変則ブロックを有する場合は変則ブロック用デコーダ回路６９がレイアウトされる。これら周辺回路６８、及びデコーダ回路６９は、入出力パッド６２と変則ブロックのレイアウトにより発生した空きスペースを利用してレイアウトし、チップ面積の増大が最少限に抑えられる。
【００６０】
この時、周辺回路６８と集中配置された周辺回路６３、６４、６５、６６等との間の信号は、殆どが入力及び出力信号とその制御信号であり、チップの長手方向両端間に配置される信号配線の本数を抑えることができる。
【００６１】
集中配置する領域において、センス・アンプ６７はコア部に隣接してレイアウトされ、Ｉ／Ｏ系入出力バッファ回路（Ｉ／Ｏ制御回路）を含む周辺回路６５、６６はＩ／Ｏパッド６１に隣接してレイアウトされる。その他の回路は２グループに分けてレイアウトされる。すなわち、第１のグループとしての周辺回路６３には、アドレス信号、リダンダンシー回路、制御系回路、自動制御系、コマンド系回路がまとめてレイアウトされる。第２のグループとしての周辺回路６４には、チャージポンプ（Ｃ．Ｐ）回路、電源コントロール回路等の電源回路がまとめてレイアウトされる。
【００６２】
このとき、各周辺回路６３、６４はできるだけ正方形に近い形状にレイアウトする。各周辺回路６３、６４の一辺は、ほぼチップ６０のＩ／Ｏパッド６１が並ぶ辺を２分割した長さを有している。つまり、電源系周辺回路６４のレイアウトの幅と、周辺回路６３のレイアウト幅の和は、Ｉ／Ｏパッド６１が並ぶチップの辺の長さにほぼ等しい。
【００６３】
周辺回路６３では、各回路、ブロック間の信号配線を最少とし、周辺回路６４では、電源配線を最短として容量、抵抗成分を削減し、ノイズの発生を抑える。また、領域が正方形に近い形状であるため、長方形の場合に比べて、二次元方向に余裕がある。このため、ブロック配置に自由度が生まれ、チャージポンプ回路のような多段の回路は集中配置することで、各回路の特性に合せた最適レイアウトが可能であるとともに、信号配線、電源配線を最短としてレイアウト面積の減少を図ることができる。
【００６４】
図７は、上記周辺回路６４の一例を示すものであり、電源系レイアウトの詳細を示している。同図を用いて、上述したノイズの発生を抑える電源配線について説明する。
【００６５】
周辺回路６４は、フラッシュＥＥＰＲＯＭの動作に必要な、電圧を発生する複数のチャージポンプ回路７１、７２、７３と、電源をコントロールするための周辺回路７４を有している。各チャージポンプ回路７１、７２、７３には、チャージポンプ回路を構成するキャパシタを駆動するバッファ回路としてのＣ．Ｐバッファ７５、７６、７７が接続されている。
【００６６】
電源系の回路において、動作中に特に大きなノイズの発生源となるのは、チャージポンプ回路のキャパシタを駆動するＣ．Ｐバッファである。この実施の形態では、各Ｃ．Ｐバッファ７５、７６、７７を各チャージポンプ回路７１、７２、７３に対して、Ｉ／Ｏパッド６１側にレイアウトし、Ｉ／Ｏバッファ用Ｖｄｄパッドから電位Ｖｄｄを各Ｃ．Ｐバッファ７５、７６、７７に供給している。他の回路や周辺回路７４には、内部電位用Ｖｄｄパッドから電位Ｖｄｄを供給している。このように、チャージポンプ回路と他の回路とを別々のパッドから供給される電位で駆動しているため、キャパシタを駆動する電流によるノイズの影響を他の回路は受けなくなる。
【００６７】
しかも、上記周辺回路６４は、略正方形状とされ、各チャージポンプ回路７１、７２、７３はＩ／Ｏパッド６１の並び方向に配置されている。したがって、３つのＣ．Ｐバッファ７５、７６、７７に対して電源配線を共用でき、配線スペースを削減できる。
【００６８】
図８は、チャージポンプ回路７１の一例を示している。チャージポンプ回路７１において、電源と出力ノード間にはダイオード接続された複数のトランジスタ８１が直列接続されている。これらトランジスタの各接続ノードにはキャパシタ８２の一端が接続されている。Ｃ．Ｐバッファ７５は発振器（ＯＳＣ）８３の出力信号を各キャパシタ８２の他端に供給する。
【００６９】
尚、この発明は、上記実施の形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７０】
【発明の効果】
以上、詳述したようにこの発明によれば、セル・アレイ、ロウデコーダ以外の回路、二重ワード線方式の場合はセル・アレイ、ロウグローバルデコーダ、ロウローカルデコーダ以外の回路を第１のセル・アレイ群と第２のセル・アレイ群との相互間に位置する領域に配置している。したがって、各回路ブロック間で共通な電源を共用することが可能であるためレイアウト面積を削減できるとともに、各回路ブロック間で共通なアドレス、制御信号を共有できるためさらにレイアウト面積を削減できる。しかも、各回路ブロック間で共通な基板電位、ウエル電位の回路を同一領域にレイアウトすることによるレイアウト面積の削減も期待できる。
【００７１】
また、変則ブロックを有する半導体記憶装置では、変則ブロックをセンスアンプから最も離れた領域に配置することにより、データ線とサブ・データ線が並行してレイアウトされることを防止でき、無駄な空きスペースの発生を抑えてコア部のレイアウト面積を削減できる。
【００７２】
さらに、入力バッファ及び出力バッファを除く全周辺回路をチップの一箇所に集中して配置することにより、周辺回路の効率的なレイアウトを行うことができ、チップレイアウト面積の大幅な縮少を実現できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す構成図。
【図２】この発明の第２の実施の形態を示す構成図。
【図３】この発明の第３の実施の形態を示す構成図。
【図４】この発明の第４の実施の形態を示す構成図。
【図５】この発明の第５の実施の形態を示す構成図。
【図６】この発明の第６の実施の形態を示す構成図。
【図７】図６の一部を拡大して示す構成図。
【図８】図７の一部を示す回路図。
【図９】従来の半導体記憶装置を示す回路図。
【図１０】従来の半導体記憶装置のレイアウトを示す構成図。
【図１１】従来の半導体記憶装置のレイアウトを示す構成図。
【図１２】従来の半導体記憶装置のレイアウトを示す構成図。
【図１３】従来の半導体記憶装置のレイアウトを示す構成図。
【図１４】従来の半導体記憶装置のレイアウトを示す構成図。
【図１５】従来の半導体記憶装置のレイアウトを示す構成図。
【符号の説明】
１０，１１，２１，２２…第１、第２のセル・アレイ群、
１０ａ，１１ａ，２１ｂ，２２ｂ…セル・アレイ、
１２ａ，１２ｂ…ロウデコーダ、
１３ａ，１３ｂ…リセットトランジスタ、
１４ａ，１４ｂ，５２…Ｙセレクタ、
１５ａ，１５ｂ…書き込みトランジスタ、
１６ａ，１６ｂ、５３…ブロックデコーダ、
１７ａ，１７ｂ，１８ａ，１８ｂ…ソースデコーダ、
１９ａ，１９ｂ，４１…データ線、
２１ａ，２２ａ…ロウグローバルデコーダ、
２１ｃ，２２ｃ…ロウローカルデコーダ、
２６ａ…ロウパーシャルデコーダ、
４２…サブ・データ線、
５１、６７…センスアンプ、
６０…チップ、
６１…Ｉ／Ｏパッド、
６２…入出力パッド、
６３，６４，６５，６６，６８…周辺回路、
７１，７２，７３…チャージポンプ回路、
７５，７６，７７…Ｃ．Ｐバッファ。
【図１】
0003559415.tif 000002
【図２】
0003559415.tif 000003
【図３】
0003559415.tif 000004
【図４】
0003559415.tif 000005
【図５】
0003559415.tif 000006
【図６】
0003559415.tif 000007
【図７】
0003559415.tif 000008
【図８】
0003559415.tif 000009
【図９】
0003559415.tif 000010
【図１０】
0003559415.tif 000011
【図１１】
0003559415.tif 000012
【図１２】
0003559415.tif 000013
【図１３】
0003559415.tif 000014
【図１４】
0003559415.tif 000015
【図１５】
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