【事件の表示】
　特願２００４−１０７４０３「不揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成１６年　８月１９日出願公開、特開２００４−２３５６６３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成５年８月１８日（パリ条約に基づく優先権主張１９９２年８月１８日、大韓民国）に出願した特願平５−２０４３５４号特許出願の一部を平成１６年３月３１日に新たな特許出願としたものであって、平成１９年８月２９日付けで拒絶査定がなされ、それに対して同年１１月２９日に拒絶査定に対する審判請求がなされるとともに、同年１２月２８日付けで手続補正がなされ、その後当審において、平成２０年６月３０日付けで拒絶の理由が通知され、それに対して、平成２１年１月５日付けで意見書が提出されるとともに、同日付けで手続補正がなされたものである。
　
第２．本願発明
　本願の請求項１ないし６に係る発明は、平成２１年１月５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明は、請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】
　セルアレー領域および周辺回路領域に分けられたＰ形の半導体基板と、
　前記セルアレー領域の半導体基板の表面部分に形成されたＰ形の第１不純物ドーピング領域と、
　前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域と、
　前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセルと、
　前記周辺回路領域の半導体基板の第１表面部分に形成されたＰ形の第３不純物ドーピング領域と、
　前記第３不純物ドーピング領域の表面部分に形成された第１ソース領域および第１ドレイン領域と、前記第１ソース領域および第１ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第１ゲート電極とより構成された第１ＮＭＯＳトランジスタと、
　前記周辺回路領域の半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と、前記第２ソース領域および第２ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第２ゲート電極とより構成された第２ＮＭＯＳトランジスタと、
　前記周辺回路領域の半導体基板の第３表面部分に形成されたＮ形の第４不純物ドーピング領域と、
　前記第４不純物ドーピング領域の表面部分に形成された第３ソース領域および第３ドレイン領域と、前記第３ソース領域および第３ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第３ゲート電極とより構成された第３ＰＭＯＳトランジスタと、
　を備え、
　前記第２ＮＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１ＮＭＯＳトランジスタの前記ゲート絶縁膜より厚く、
　前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅いことを特徴とする不揮発性半導体メモリ装置。」
　
第３．刊行物に記載された発明
１．特開平３−２２８３７７号公報
（１）これに対して、平成２０年６月３０日付けの拒絶理由通知書（以下、「拒絶理由通知書」という。）において引用した本願の優先権主張の日前に日本国内において頒布された特開平３−２２８３７７号公報（以下、「刊行物１」という。）には、第１図及び第２図とともに、以下の事項が記載されている。 
　「［産業上の利用分野］
　この発明は、不揮発性半導体装置に関する。」（第１頁左下欄第１３行及び第１４行）
　「第１図は、本発明の一実施例に係わる半導体装置を示す断面図である。本実施例では、少なくとも２本以上のローアドレスに接続されているセルの全部を同時に消去する第１の記憶領域を、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ（一括消去型Ｅ２ＰＲＯＭ）で、１本のローアドレスに接続されているセルの全部または一部を消去する第２の記憶領域を、Ｅ２ＰＲＯＭ　（バイト消去可能な）で実現する。 
　第２図（ａ）〜（ｃ）は、第１図に示す半導体装置を製造工程順に示した断面図である。 
　第１図および第２図において、１は、Ｅ２ＰＲＯＭ形成領域ＩとＦｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩとを区別する破線、２は、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩと高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩとを区別する破線、３は、高耐圧ＭＯＳトランジスタ形成領域ＩＩＩと論理回路部形成領域ＩＶとを区別する破線である。」（第３頁左上欄第５行ないし右上欄第２行） 
　「まず、第１図に示すように、ｐ型半導体基板１１上には、フィールド酸化膜１２が形成され、領域Ｉ〜領域ＩＶに、それぞれ分離されている。まず、領域Ｉにおいては、ｐ型半導体基板１１上に第１のソース／ドレイン領域１３が形成され、これら第１のソース／ドレイン領域１３の相互間には、第２のソース／ドレイン領域１４が形成されている。第２のソース／ドレイン領域１４には、これと接してｎ型の拡散層１４′が形成されている。また、第１のソース／ドレイン領域１３の相互間と、第２のソース／ドレイン領域１４の相互間とに形成されるチャネル領域上には、厚さ３００Åの第１のゲート酸化膜１５が形成されている。ただし、第１のゲート酸化膜１５の一部は、第２のソース／ドレイン領域１４上で、厚さ１００Åの第２のゲート酸化膜１６で形成されるトンネル酸化膜となっている。これらの第１のゲート酸化膜１５上とトンネル酸化膜上とには、第１のポリシリコン膜により形成されたフローティングゲート１７が設けられ、このフローティングゲート１７上には、厚さ５００Åの第３のゲート酸化膜からなるＰｏｌｙ−Ｐｏｌｙ酸化膜（フローティングゲートとコントロールゲートの間の酸化膜をいう。）１８が形成され、更に、このＰｏ１ｙ−Ｐｏｌｙ酸化膜１８上には、第２のポリシリコン膜により形成されるコントロールゲート１９が設けられている。この２層のゲートを持つトランジスタが、実際に電荷を蓄える働きをする。また、第１のゲート酸化膜１５上には、第１のポリシリコン層により形成されたセレクトゲート２０が設けられ、この部分がフローティングゲート１７への電荷の注入を制御する働きを持つ選択トランジスタとなる。全面には、層間絶縁膜２１が形成され、この層間絶縁膜２１には、ソース／ドレイン領域に通じるコンタクトホール設けられている。コンタクトホール内には、Ａｌ配線２２が形成され、このＡｌ配線２２上と層間絶縁膜２１上とには、表面保護のためのパッシベーション膜２３が形成されている。実際には、領域Ｉには上記の２つのトランジスタからなるメモリセルを複数含むメモリセルアレイが形成されている。 
　次に、領域ＩＩにおいては、ｐ型半導体基板１１上に第３のソース／ドレイン領域２４が形成され、このソース／ドレイン領域２４の相互間に形成されるチャネル領域上には、厚さ１００Åの第２のゲート酸化膜１６が形成されている。この第２のゲート酸化膜１６上には、第１のポリシリコン層により形成されたフローティングゲート２５が設けられ、このフローティングゲート２５上には、厚さ５００Åの第３のゲート酸化膜からなるＰｏｌｙ−Ｐｏｌｙ酸化膜２６が形成されている。このＰｏｌｙ−Ｐｏｌｙ酸化膜２６上と第２のゲート酸化膜１６上とには、第２のポリシリコン層により形成されるコントロールゲート２７が設けられている。また、全面には、層間絶縁膜２１が形成され、この層間絶縁膜２１には、ソース／ドレイン領域に通じるコンタクトホール設けられている。コンタクトホール内には、Ａｌ配線２２が形成され、このＡｌ配線２２上と層間絶縁膜２１上とには、表面保護のためのパッシベーション膜２３が形成されている。実際には、領域ＩＩには上記の１つのトランジスタからなるメモリセルを複数含むメモリセルアレイが形成されている。 
　次に、領域ＩＩＩにおいては、ｐ型半導体基板１１上に、ｎ型の深い拡散層であるｎ−ウェルと、第４のソース／ドレイン領域２９が形成され、ｎ−ウェル２８中には、更に、第５のソース／ドレイン領域３０が形成されている。これら、第４のソース／ドレイン領域２９の相互間と、第５のソース／ドレイン領域３０の相互間とに形成されるチャネル領域上には厚さ３００Åの第１のゲート酸化膜が形成されている。この第１のゲート酸化膜１５上には、高耐圧ＭＯＳトランジスタのゲート電極３１を、第１のポリシリコン膜により形成している。また、全面には、層間絶縁膜２１が形成され、この層間絶縁膜２１には、ソース／ドレイン領域に通じるコンタクトホール設けられている。コンタクトホール内には、Ａｌ配線２２が形成され、このＡｌ配線２２上と層間絶縁膜２１上とには、表面保護のためのパッシベーション膜２３が形成されている。 
　最後に、領域ＩＶにおいては、ｐ型半導体基板１１上に、基板よりも高い不純物濃度の深い拡散層であるｐ＋−ウェル３２と、ｎ−ウェル２８とが形成され、ｐ＋−ウェル３２中には、第６のソース／ドレイン領域３３が、ｎ−ウェル中２８には、第７のソース／ドレイン領域３４が形成されている。第６のソース／ドレイン領域３３の相互間と、第７のソース／ドレイン領域３４の相互間に形成されるチャネル領域上には厚さ２５０Åの第４のゲート酸化膜３５が形成されていれ、この第４のゲート酸化膜３５上には、論理回路部を形成するトランジスタのゲート電極３６を、第１のポリシリコン膜により設けている。全面には、層間絶縁膜２１が形成され、この層間絶縁膜２１には、ソース／ドレイン領域に通じるコンタクトホール設けられている。コンタクトホール内には、Ａｌ配線２２が形成され、このＡｌ配線２２上と層間絶縁膜２１上とには、表面保護のためのパッシベーション膜２３が形成されている。」（第３頁左下欄第２行ないし第４頁左下欄第１８行） 
　
（２）したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。  
　「Ｅ２ＰＲＯＭ形成領域Ｉ、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩ、高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩ、及び論理回路部形成領域ＩＶに区別されたｐ形半導体基板１１と、
　Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩのｐ形半導体基板１１上に形成された、第３のソース／ドレイン領域２４と、第３のソース／ドレイン領域２４の相互間に形成されるチャネル領域上に厚さ１００Åの第２のゲート酸化膜１６を介して形成されたフローティングゲート２５と、フローティングゲート２５上に第３のゲート酸化膜からなるｐｏｌｙ−ｐｏｌｙ酸化膜２６を介して形成されたコントロールゲート２７とから構成されたメモリセルと、
　論理回路部形成領域ＩＶのｐ形半導体基板１１上に形成された、ｐ＋−ウェル３２と、
　ｐ＋−ウェル３２上に形成された第６のソース／ドレイン領域３３と、第６のソース／ドレイン領域３３の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６により構成されたトランジスタと、
　高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩのｐ形半導体基板１１上に形成された、第４のソース／ドレイン領域２９と、第４のソース／ドレイン領域２９の相互間のチャネル領域上に厚さ３００Åの第１のゲート酸化膜１５を介して形成されたゲート電極３１により構成されたトランジスタと、
　論理回路部形成領域ＩＶのｐ形半導体基板１１上に形成されたｎ−ウェル２８と、
　ｎ−ウェル２８上に形成された第７のソース／ドレイン領域３４と、第７のソース／ドレイン領域３４の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６により構成されたトランジスタと、
　を備えた不揮発性半導体装置。」 
　
２．特開昭６２−１８３１６１号公報
　また、拒絶理由通知書において引用した本願の優先権主張の日前に日本国内において頒布された特開昭６２−１８３１６１号公報（以下、「刊行物２」という。）には、第２図及び第３図とともに、以下の事項が記載されている。
　「前述のように、消去動作においては、選択されないメモリセル側のｎ及びｐ型ウェル領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌの電位は、共に接地電位とされる。したがって、基板１の電位には影響を与えない。一方、選択されたメモリセルＭ１の形成されたｎ及びｐ型ウェル領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌの電位は、夫々、Ｖｐｐ＋α及びＶｐｐとされる。αを適当な値（０．７Ｖ以上）に設定することにより、領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌ間を逆バイアスとすることができる。また、ｎ型領域Ｎ−Ｗｅｌｌを設けているので、基板１の電位を接地電位Ｖｓｓのまま保つことができ、又、領域Ｐ−Ｗｅｌｌの電位変動に影響されずに安定にできる。したがって、メモリセルアレイの周辺回路の動作を確実に行い得る。」（第４頁左下欄第１行ないし第１５行）
　「第２図はＥＥＰＲＯＭのメモリセルの平面図、第３図はＥＥＰＲＯＭのチップの断面図であり、領域Ａはアドレスデコーダ、クロック回路、センスアンプ等の周辺回路の断面の模写図、領域Ｂはメモリセルの断面の模写図である。なお、第２図は構成を見易くするため、フィールド絶縁膜以外の絶縁膜を図示していない。
　第２図及び第３図において、１はｐ−型単結晶シリコンからなる半導体基板であり、表面に酸化シリコン膜からなるフィールド絶縁膜６が設けてある。フィールド絶縁膜６は、領域ＡにおいてはＭＩＳＦＥＴ等の半導体素子の素子領域を規定し、領域Ｂにおいては、メモリセルのパターンを規定している。後述するｎ型ウェル領域２を除く半導体基板１の表面及びｐ型ウェル領域３の表面のフィールド絶縁膜６の下にはｐ型チャネルストッパ領域５が設けてある。
　第３図の領域Ｂに示すように、半導体基板１のメモリセルアレイ領域には、深いｎ型ウェル領域２が設けられている。なお、第２図は構成を見易くするため、ｎ型ウェル領域２を図示していない。ｎ型ウェル領域２の主面に、そのｎ型ウェル領域２より浅いｐ型ウェル領域３を設けている。ｎ型ウェル領域２は、ｐ型ウェル領域３より深く、また幅広く形成してある。すなわち、ｐ型ウェル領域３は、ｎ型ウェル領域２内に包含されるように設けられている。ｎ型ウェル領域２及びｐ型ウェル領域３は、メモリセルアレイのマットごと、あるいはバイトごと、さらにはメモリセルアレイ全体を包含するように形成される。したがって、ｎ型ウェル領域２は、半導体基板ｌの主面の全域に設けたものではなく、大きくともメモリセルアレイ領域程度である。このため、ｎ型ウェル領域２の体積は、半導体基板１のそれより極めて小さくなっている。ｎ型ウェル領域２は、ｐ型ウェル領域３の周辺部分がその一部が半導体基板１の表面に達している。ｐ型ウェル領域３の周囲の半導体基板ｌの表面に達しているｎ型ウェル領域２の表面に、第１層目のアルミニウム層からなる導電層１９が接続孔２０を通して接続している。導電層１９は、情報の消去時に、ｎ型ウェル領域２にプログラム電位Ｖｐｐ以上の電位を印加する。すなわち、ｎ型ウェル領域２は、情報の消去時にｐ型ウェル領域３との間の逆バイアス条件が満されるようになっている。また、導電層１９は、情報の消去以外では回路の接地電位Ｖｓｓ、例えば０Ｖをｎ型ウェル領域２に印加する。ｎ型ウェル領域２の導電層１９が接続している部分の表面に、ｎ＋型半導体領域２６が設けてある。すなわち、導電層１９は、ｎ＋型半導体領域２６の表面に接続している。ｐ型ウェル領域３の表面の所定部には、第１層目のアルミニウム層からなる導電層１７が接続孔１８を通して接続している。この導電層１７を通して、情報の消去時に、ｐ型ウェル領域３にプログラム電位Ｖｐｐを印加し、情報の消去以外では回路の接地電位Ｖｓｓを印加する。ｐ型ウェル領域３の導電層１７が接続している部分の表面には、ｐ＋型半導体領域２５が設けてある。すなわち、導電層１７は、ｐ＋型半導体領域２５の表面に接続している。
　前記のように、ｎ型ウェル領域２には情報の消去時にプログラム電位Ｖｐｐ以上の電位に昇圧される。ところが、ｎ型ウェル領域２の体積は、半導体基板１の体積より極めて小さくなっている。このため、ｎ型ウェル領域２は、半導体基板１を充電する場合より速く充電される。すなわち、ｎ型ウェル領域２は情報の消去時に速くプログラム電位Ｖｐｐに昇圧される。」（第５頁左上欄第３行ないし右下欄第１０行）
　「以上、本発明を実施例にもとずき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能であることはいうまでもない。
　例えば、メモリセルは、ＭＮＯＳ型素子１個又はＭＮＯＳ型素子１個とＭＩＳＦＥＴ２個（データ線側及び書込み素子線側のスイッチ素子）からなっていてもよい。又は、メモリセルがフローティングゲートを有するＭＩＳＦＥＴからなっていてもよい。本発明は電気的にメモリセルの情報の書込み及び消去を行う半導体装置を始めとする種々の半導体装置に広く適用できる。」（第９頁左下欄第９行ないし第２０行）
　
３．特開平１−３２０７００号公報
　また、拒絶理由通知書において引用した本願の優先権主張の日前に日本国内において頒布された特開平１−３２０７００号公報（以下、「刊行物３」という。）には、第３図とともに、以下の事項が記載されている。
　「消去すべきメモリセルのドレイン３、ソース４及びチャネル８は一緒に接続され、消去方法は、コントロールゲートに対して正の振幅を有する一連の矩形電圧信号をそれらに印加することからなる。
　ドレイン３、ソース４及びチャネル８は一緒に接続されており、約１３Ｖの振幅を有する電圧矩形波を受ける。」（第４頁左上欄第２０行ないし右上欄第７行）
　「この消去方法は、現在のＥＰＲＯＭに使用される。しかし、メモリの全回路が消去の間作動できるように、メモリセルをコントロール回路から絶縁されたウェルに形成するのが好ましい。この場合、絶縁されたウェルがメモリセル群を囲むように構成し、そのウェルに接続されたコンタクトは、そのメモリセル群全て矩形波を印加するように使用して、そのメモリセル群全てのメモリセルを消去することができる。必要ならば、この群は、本発明によって製造されたＥＰＲＯＭの全メモリセルを絶縁するのにも使用される。
　別の実施態様によると、各々、ウェル内で絶縁されたメモリセルが提供される。このウェルにアクセスを提供するコンタクトによって、消去に使用する一連の矩形信号を印加することができる。メモリセルは個々に消去され、この消去によって近傍のセルの作動を妨げることも、メモリの制御回路の作動を妨げることもない。」（第５頁左上欄第１９行ないし右上欄第１６行）
　「第３図は、第１の実施態様によって個々に絶縁されたメモリセルの断面図である。この絶縁は、二重ウェル拡散によって行われる。図示した実施例では、ＥＰＲＯＭの基板３１は、ｐ−形である。第１のウェル３２には、逆の導電形、すなわち、ｎ−形が使用される。このウェルの内側には、更に逆の導電形、すなわち、ｐ−形の第２のウェルが使用される。この拡散は、マスクを使用して実現するのが簡単である。フローティングゲートを備えるＭＯＳトランジスタは、絶縁されたｐ−形基板３３に従来の方法によって形成される。」（第５頁左下欄第７行ないし第１７行）
　
第４．本願発明と刊行物発明との対比
１．本願発明と刊行物発明とを対比する。
（１）刊行物発明の「Ｅ２ＰＲＯＭ形成領域Ｉ」及び「Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩ」は、本願発明の「セルアレー領域」に相当する。
　また、刊行物発明の「ｐ形半導体基板１１」は、本願発明の「Ｐ形の半導体基板」に相当する。
　したがって、刊行物発明の「Ｅ２ＰＲＯＭ形成領域Ｉ、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩ、高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩ、及び論理回路部形成領域ＩＶに区別されたｐ形半導体基板１１」と本願発明の「セルアレー領域および周辺回路領域に分けられたＰ形の半導体基板」とは、「セルアレー領域および」セルアレー領域以外の「領域に分けられたＰ形の半導体基板」である点で共通する。
　
（２）刊行物発明の「第３のソース／ドレイン領域２４」、「第３のソース／ドレイン領域２４の相互間に形成されるチャネル領域上に厚さ１００Åの第２のゲート酸化膜１６を介して形成されたフローティングゲート２５」、「フローティングゲート２５上に第３のゲート酸化膜からなるｐｏｌｙ−ｐｏｌｙ酸化膜２６を介して形成されたコントロールゲート２７」は、各々本願発明の「第４ソース領域および第４ドレイン領域」、「前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極」、「前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極」に相当する。
　したがって、刊行物発明の「Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩのｐ形半導体基板１１上に形成された、第３のソース／ドレイン領域２４と、第３のソース／ドレイン領域２４の相互間に形成されるチャネル領域上に厚さ１００Åの第２のゲート酸化膜１６を介して形成されたフローティングゲート２５と、フローティングゲート２５上に第３のゲート酸化膜からなるｐｏｌｙ−ｐｏｌｙ酸化膜２６を介して形成されたコントロールゲート２７とから構成されたメモリセル」と本願発明の「前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域と、　前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセル」とは、「前記セルアレー領域」に形成された「第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセル」である点で共通する。
　
（３）刊行物発明の「ｐ＋−ウェル３２」は、本願発明の「Ｐ形の第３不純物ドーピング領域」に相当する。
　したがって、刊行物発明の「論理回路部形成領域ＩＶのｐ形半導体基板１１上に形成された、ｐ＋−ウェル３２」と本願発明の「前記周辺回路領域の半導体基板の第１表面部分に形成されたＰ形の第３不純物ドーピング領域」とは、セルアレー領域以外の領域の「半導体基板の第１表面部分に形成されたＰ形の第３不純物ドーピング領域」である点で共通する。
　
（４）刊行物発明の「第６のソース／ドレイン領域３３」、「第６のソース／ドレイン領域３３の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６」は、各々本願発明の「第１ソース領域および第１ドレイン領域」、「前記第１ソース領域および第１ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第１ゲート電極」に相当する。
　したがって、刊行物発明の「ｐ＋−ウェル３２上に形成された第６のソース／ドレイン領域３３と、第６のソース／ドレイン領域３３の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６により構成されたトランジスタ」は、本願発明の「前記第３不純物ドーピング領域の表面部分に形成された第１ソース領域および第１ドレイン領域と、前記第１ソース領域および第１ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第１ゲート電極とより構成された第１ＮＭＯＳトランジスタ」に相当する。
　
（５）刊行物発明の「第４のソース／ドレイン領域２９」、「第４のソース／ドレイン領域２９の相互間のチャネル領域上に厚さ３００Åの第１のゲート酸化膜１５を介して形成されたゲート電極３１」は、各々本願発明の「第２ソース領域および第２ドレイン領域」、「前記第２ソース領域および第２ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第２ゲート電極」に相当する。
　したがって、刊行物発明の「高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩのｐ形半導体基板１１上に形成された、第４のソース／ドレイン領域２９と、第４のソース／ドレイン領域２９の相互間のチャネル領域上に厚さ３００Åの第１のゲート酸化膜１５を介して形成されたゲート電極３１により構成されたトランジスタ」と本願発明の「前記周辺回路領域の半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と、前記第２ソース領域および第２ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第２ゲート電極とより構成された第２ＮＭＯＳトランジスタ」とは、セルアレー領域以外の領域の「半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と、前記第２ソース領域および第２ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第２ゲート電極とより構成された第２ＮＭＯＳトランジスタ」である点で共通する。
　
（６）刊行物発明の「ｎ−ウェル２８」は、本願発明の「Ｎ形の第４不純物ドーピング領域」に相当する。
　したがって、刊行物発明の「論理回路部形成領域ＩＶのｐ形半導体基板１１上に形成されたｎ−ウェル２８」と本願発明の「前記周辺回路領域の半導体基板の第３表面部分に形成されたＮ形の第４不純物ドーピング領域」とは、セルアレー領域以外の領域の「半導体基板の第３表面部分に形成されたＮ形の第４不純物ドーピング領域」である点で共通する。
　
（７）刊行物発明の「第７のソース／ドレイン領域３４」、「第７のソース／ドレイン領域３４の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６」は、各々本願発明の「第３ソース領域および第３ドレイン領域」、「前記第３ソース領域および第３ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第３ゲート電極」に相当する。
　したがって、刊行物発明の「ｎ−ウェル２８上に形成された第７のソース／ドレイン領域３４と、第７のソース／ドレイン領域３４の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６により構成されたトランジスタ」は、本願発明の「前記第４不純物ドーピング領域の表面部分に形成された第３ソース領域および第３ドレイン領域と、前記第３ソース領域および第３ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第３ゲート電極とより構成された第３ＰＭＯＳトランジスタ」に相当する。
　
（８）刊行物発明において、「高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩのｐ形半導体基板１１上に形成された、第４のソース／ドレイン領域２９と、第４のソース／ドレイン領域２９の相互間のチャネル領域上に厚さ３００Åの第１のゲート酸化膜１５を介して形成されたゲート電極３１により構成されたトランジスタ」の「第１のゲート酸化膜１５」の厚さが「３００Å」であり、「ｐ＋−ウェル３２上に形成された第６のソース／ドレイン領域３３と、第６のソース／ドレイン領域３３の相互間のチャネル領域上に厚さ２５０Åの第４のゲート酸化膜３５を介して形成されたゲート電極３６により構成されたトランジスタ」の「第４のゲート酸化膜３５」の厚さが「２５０Å」であることは、本願発明において、「前記第２ＮＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１ＮＭＯＳトランジスタの前記ゲート絶縁膜より厚」いことに相当する。
　
（９）したがって、本願発明と刊行物発明とは、
　「セルアレー領域および前記セルアレー領域以外の領域に分けられたＰ形の半導体基板と、
　前記セルアレー領域に形成された第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセルと、
　前記セルアレー領域以外の領域の半導体基板の第１表面部分に形成されたＰ形の第３不純物ドーピング領域と、
　前記第３不純物ドーピング領域の表面部分に形成された第１ソース領域および第１ドレイン領域と、前記第１ソース領域および第１ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第１ゲート電極とより構成された第１ＮＭＯＳトランジスタと、
　前記セルアレー領域以外の領域の半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と、前記第２ソース領域および第２ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第２ゲート電極とより構成された第２ＮＭＯＳトランジスタと、
　前記セルアレー領域以外の領域の半導体基板の第３表面部分に形成されたＮ形の第４不純物ドーピング領域と、
　前記第４不純物ドーピング領域の表面部分に形成された第３ソース領域および第３ドレイン領域と、前記第３ソース領域および第３ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された第３ゲート電極とより構成された第３ＰＭＯＳトランジスタと、
　を備え、
　前記第２ＮＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１ＮＭＯＳトランジスタの前記ゲート絶縁膜より厚いことを特徴とする不揮発性半導体メモリ装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「前記セルアレー領域の半導体基板の表面部分に形成されたＰ形の第１不純物ドーピング領域と、　前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域と、　前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセル」を備えているのに対して、刊行物発明は、「Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形成領域ＩＩのｐ形半導体基板１１上に形成された、第３のソース／ドレイン領域２４と、第３のソース／ドレイン領域２４の相互間に形成されるチャネル領域上に厚さ１００Åの第２のゲート酸化膜１６を介して形成されたフローティングゲート２５と、フローティングゲート２５上に第３のゲート酸化膜からなるｐｏｌｙ−ｐｏｌｙ酸化膜２６を介して形成されたコントロールゲート２７とから構成されたメモリセル」を備えているものの、本願発明の「Ｐ形の第１不純物ドーピング領域」及び「前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域」に相当する領域を備えていない点。
　
（相違点２）
　本願発明は、「第１ＮＭＯＳトランジスタ」、「第２ＮＭＯＳトランジスタ」、「第３ＰＭＯＳトランジスタ」、「Ｐ形の第３不純物ドーピング領域」、及び「Ｎ形の第４不純物ドーピング領域」が「周辺回路領域」に形成されているのに対して、刊行物発明は、「ｐ＋−ウェル３２上に形成された」「トランジスタ」、「ｐ形半導体基板１１上に形成された」「トランジスタ」、「ｎ−ウェル２８上に形成された」「トランジスタ」、「ｐ＋−ウェル３２」、及び「ｎ−ウェル２８」が周辺回路領域に形成されることが明らかでない点。
　
（相違点３）
　本願発明は、「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」のに対して、刊行物発明はそのような特定がなされていない点。
　
第５．相違点についての当審の判断
１．相違点１について
　メモリセルを形成するに際して、他の素子に影響がないように電気的に分離するために、いわゆる二重ウェル内にメモリセルを設けることは、例えば、刊行物２の第３図、及び第４頁左下欄第１行ないし第１５行の「前述のように、消去動作においては、選択されないメモリセル側のｎ及びｐ型ウェル領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌの電位は、共に接地電位とされる。したがって、基板１の電位には影響を与えない。一方、選択されたメモリセルＭ１の形成されたｎ及びｐ型ウェル領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌの電位は、夫々、Ｖｐｐ＋α及びＶｐｐとされる。αを適当な値（０．７Ｖ以上）に設定することにより、領域Ｎ−Ｗｅｌｌ及びＰ−Ｗｅｌｌ間を逆バイアスとすることができる。また、ｎ型領域Ｎ−Ｗｅｌｌを設けているので、基板１の電位を接地電位Ｖｓｓのまま保つことができ、又、領域Ｐ−Ｗｅｌｌの電位変動に影響されずに安定にできる。したがって、メモリセルアレイの周辺回路の動作を確実に行い得る。」という記載、並びに、刊行物３の第３図、及び第５頁左下欄第７行ないし第１７行の「第３図は、第１の実施態様によって個々に絶縁されたメモリセルの断面図である。この絶縁は、二重ウェル拡散によって行われる。図示した実施例では、ＥＰＲＯＭの基板３１は、ｐ−形である。第１のウェル３２には、逆の導電形、すなわち、ｎ−形が使用される。このウェルの内側には、更に逆の導電形、すなわち、ｐ−形の第２のウェルが使用される。この拡散は、マスクを使用して実現するのが簡単である。フローティングゲートを備えるＭＯＳトランジスタは、絶縁されたｐ−形基板３３に従来の方法によって形成される。」という記載からも明らかなように、本願の優先権主張の日前において、当業者に知られていた技術である。
　したがって、刊行物発明に対して、刊行物２及び３に記載された技術を適用し、他の素子に影響がないように、二重ウェル内にメモリセルを形成すること、すなわち、本願発明の如く、「前記セルアレー領域の半導体基板の表面部分に形成されたＰ形の第１不純物ドーピング領域と、　前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域と、　前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と、前記第４ソース領域および第４ドレイン領域の間のチャネル上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に絶縁膜パターンを介して形成された制御ゲート電極とから構成されたメモリセル」を備える構成とすることは、当業者が容易になし得たものである。
　
２．相違点２について
　刊行物発明は、「Ｆｌａｓｈ−Ｅ２ＰＲＯＭ」を備えるものであるから、当該「Ｆｌａｓｈ−Ｅ２ＰＲＯＭ」を動作させるために必要な回路、すなわち、昇圧回路、デコーダ回路、及びドライバ回路等の周辺回路を備えていることは当然である。
　そして、昇圧回路を高耐圧回路を用いて構成する必要があることは当業者にとって自明であり、その他の回路についてはいわゆる論理回路で構成されることも当業者にとって自明であるから、刊行物発明において、「高耐圧ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域ＩＩＩ」及び「論理回路部形成領域ＩＶ」を、周辺回路を形成する領域、すなわち「周辺回路領域」とし、「ｐ＋−ウェル３２上に形成された」「トランジスタ」、「ｐ形半導体基板１１上に形成された」「トランジスタ」、「ｎ−ウェル２８上に形成された」「トランジスタ」、「ｐ＋−ウェル３２」、及び「ｎ−ウェル２８」を、本願発明の如く「周辺回路領域」に形成することは当業者が容易になし得たものである。 
　
３．相違点３について
（１）一般に、半導体メモリ装置等の半導体集積回路装置において、基板に設けられた複数のウェル、すなわち本願発明の「不純物ドーピング領域」に相当する領域の深さを、各ウェルに形成される素子の種類や、当該ウェルが半導体集積回路装置のどの部分に用いられるか等に応じて適宜異ならせることは、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知文献１及び２にも記載されているように、当業者における周知技術である。
　したがって、上記１．において検討したように、刊行物発明に対して刊行物２及び３に記載された技術を適用し、二重ウェル内にメモリセルを形成するに際し、当該二重ウェルを構成する各ウェル、「ｐ＋−ウェル３２」、及び「ｎ−ウェル２８」の深さを、各ウェルに形成される素子の種類や、当該ウェルが半導体集積回路装置のどの部分に用いられるか等に応じて適宜異ならせることは、当業者が適宜なし得た事項である。
　
周知文献１：特開昭５７−１５５７６８号公報
　上記周知文献１には、第１図とともに、「本例によるＩＣは、第１図に示すように、Ｎ型シリコン基板１の一主面側に、深さ３μｍ程度と浅い第１のＰ型ウエル領域２と深さ３〜１０μｍ程度と深い第２のＰ型ウエル領域３とが夫々形成され、これら各ウエル領域に種類の異なる回路素子が設けられたものである。」（第１頁右下欄第１４行ないし第１９行）と記載されており、形成される回路素子の種類に応じて、「ウエル領域」の深さを異ならせることが記載されている。
　
周知文献２：特開昭５９−１３５７５８号公報
　上記周知文献２には、第２図とともに、「本発明は、第２図に示す様に、特定箇所（たとえば、入出力部分）（２０１）のウエルを深し、ラッチアップを抑えている。２０３は、ウエル、２０４はフィールド酸化膜、２０５はＰＭＯＳゲートのポリシリコン、２０６はＮＭＯＳゲートのポリシリコン、２０７は、Ｐ＋拡散層、２０８は、Ｎ＋拡散層である。２０２は、集積回路内部の素子断面図である。」（第２頁左上欄第２行ないし第９行、なお、ここにおいて、「深し」が「深くし」の誤記であることは明らかである。）と記載されており、集積回路の入出力部に用いられる「ウエル」の深さを深くすることが記載されている。
　
（２）ところで、本願発明においては、「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」と特定されているが、本願の発明の詳細な説明又は図面には、「前記第１不純物ドーピング領域」、「前記第３不純物ドーピング領域」、及び「前記第４不純物ドーピング領域」という３つのドーピング領域の深さの相対的大小関係を特定することの技術的意味及び効果、すなわち、上記の３つのドーピング領域の深さの相対的大小関係を特定することが、物の発明である本願発明においてどのような意味を有し、どのような効果を奏するのかについて記載されておらず、かつ、当業者にとって当該技術的意味や効果が自明であるとも認められない。
　したがって、本願発明における「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」という構成に、特段の技術的意味も、格別の効果も見出せない。
　
（３）したがって、刊行物発明に対して刊行物２及び３に記載された周知技術を適用し、二重ウェル内にメモリセルを形成するに際し、上記周知文献１及び２に記載された周知技術を勘案し、「ｐ＋−ウェル３２」の深さを「ｎ−ウェル２８」の深さより浅くするとともに、メモリセルが形成された二重ウェルにおける内側のウェルの深さを「ｎ−ウェル２８」の深さより浅くすること、すなわち、本願発明の如く「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」構成とすることは、当業者が適宜なし得た事項である。
　
（４）なお、これに関連して、請求人は平成２１年１月５日付けの意見書の「３．本願発明が特許されるべき理由　（２）本願発明と刊行物発明との対比」において、以下のように主張している。
　「（２）本願発明と刊行物発明との対比
　本願の請求項１に係る発明と刊行物発明とを対比すると、上記の相違点１、２の他に、以下の点で相違している。
　相違点３
　本願の請求項１に係る発明は、「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」ものであるのに対して、刊行物発明は、そもそも「第１不純物ドーピング領域」に対応する領域を備えていないため、「前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」という事項に相当する事項は開示されていない点、並びに、本願発明の「第３不純物ドーピング領域」及び「第４不純物ドーピング領域」に対応する刊行物発明の「ｐ+−ウェル３２」及び「ｎ−ウェル２８」はその深さが等しいものと図示されている点（刊行物１の第１図〜第２図を参照）。
　
　以下、上記の相違点３について検討する。
（中略）
　更にいえば、本願の請求項１に係る発明の「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」という発明特定事項は、「セルアレーおよびその周辺回路領域で使用されるバルクを独立的に制御し製造できる不揮発性メモリ装置を提供する」（本願明細書の段落０００９）という本願発明の目的を達成し、「短縮された工程により特性の優れた不揮発性半導体メモリ装置が製造できる」（同段落００４９）という本願発明の効果を奏することに関わるものである。
　即ち、「メモリセル」を形成する「セルアレー領域のＮ形の第２不純物ドーピング領域」と「第３ＰＭＯＳトランジスタ」を形成する「周辺回路領域のＮ形の第４不純物ドーピング領域」とを同一の工程で同時的に形成すると共に、「Ｎ形の第２不純物ドーピング領域」に包まれた「Ｐ形の第１不純物ドーピング領域」と「第１ＮＭＯＳトランジスタ」を形成する「周辺回路領域のＰ形の第３不純物ドーピング領域」とを同一の工程で同時的に形成しつつ、「Ｐ形の第１不純物ドーピング領域」の濃度と「Ｐ形の第３不純物ドーピング領域」の濃度とを独立に調整することにより、「短縮された工程により特性の優れた不揮発性半導体メモリ装置が製造できる」（同段落００４９）という本願発明の効果を奏するためには、「Ｐ形の第１不純物ドーピング領域」が「Ｎ形の第２不純物ドーピング領域」に包まれて形成され、「Ｐ形の第３不純物ドーピング領域」が「半導体基板」の第１表面部分に形成され、「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」という発明特定事項が必要であるといえる。」
　
　しかしながら、本願発明における「前記第３不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅く、前記第１不純物ドーピング領域の深さは、前記第４不純物ドーピング領域の深さより浅い」という発明特定事項によって生ずる効果であると出願人が主張する「「メモリセル」を形成する「セルアレー領域のＮ形の第２不純物ドーピング領域」と「第３ＰＭＯＳトランジスタ」を形成する「周辺回路領域のＮ形の第４不純物ドーピング領域」とを同一の工程で同時的に形成すると共に、「Ｎ形の第２不純物ドーピング領域」に包まれた「Ｐ形の第１不純物ドーピング領域」と「第１ＮＭＯＳトランジスタ」を形成する「周辺回路領域のＰ形の第３不純物ドーピング領域」とを同一の工程で同時的に形成しつつ、「Ｐ形の第１不純物ドーピング領域」の濃度と「Ｐ形の第３不純物ドーピング領域」の濃度とを独立に調整することにより、「短縮された工程により特性の優れた不揮発性半導体メモリ装置が製造できる」」という効果は、本願発明である「半導体メモリセル」を特定の工程からなる製造方法で製造した場合に初めて生ずる効果であって、物の発明である「半導体メモリセル」自体が奏する効果ではないから、請求人の主張は採用できない。
　
　以上検討したとおり、本願発明は、上記周知文献１及び２に記載された周知技術を勘案することにより、平成２０年６月３０日付けの拒絶理由通知書に記載したとおり、刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論の通り審決する。