【事件の表示】
　平成　９年特許願第２２４１０５号「非対称のシングル−チップ二重マルチプロセッサの整合及び同期化」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開、特開平１０−１４９３４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年８月２０日（パリ条約による優先権主張１９９６年８月２６日、米国）の出願であって、平成１６年６月４日付けで拒絶の理由が通知され、同年９月６日付けで手続補正がなされ、平成１７年２月２２日付けで拒絶査定がなされたのに対し、同年５月２０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、当審において、平成２０年２月２１日付けで拒絶の理由が通知され、同年６月２６日付けで意見書が提出されたものである。
　
２．本願の優先権主張について
　本願の優先権主張の基礎とされる１９９６年８月２６日に米国特許商標庁に出願された米国特許出願０８／７０３，４３４号（以下、「４３４米国出願」という。）は、１９９６年８月１９日に米国特許商標庁に出願された米国特許出願０８／６９９，５９７号（以下、「５９７米国出願」という。）のＣＩＰ（一部継続）出願であり、５９７米国出願は、２０００年５月２日に米国特許第６，０５８，４６５号として特許を受けている。
　
　このため、当審による平成２０年２月２１日付けの拒絶理由通知書の附記において、本願が、５９７米国出願の明細書には記載がなく、そのＣＩＰ出願である４３４米国出願の明細書において初めて記載された事項について優先権を主張する出願であること、すなわち、本願の請求項１−４に係る発明が、４３４米国出願により最初に出願されたものであることが明らかにされない限り、４３４米国出願は、パリ条約第４条に規定される「最初の出願」とは言えないので、４３４米国出願を根拠とするパリ優先権の利益を享受することはできない旨を指摘し、請求人に釈明を求めた。
　
　これに対し、請求人は、平成２０年６月２６日付けの意見書において「本願請求項１発明の構成要素である第１プロセッサ、第２プロセッサおよびレジスタは、いずれも５９７米国出願の明細書には記載されていません。」と主張し、本願請求項１に係る発明の構成中、
（ａ）「前記第１及び第２プロセッサが接近できるように、前記第１及び第２プロセッサに結合され、前記第２プロセッサが前記第１状態にあるか、または第２状態にあるかを示す値を貯蔵するレジスタ」、
（ｂ）「前記第１プロセッサは、前記第１プロセッサによって前記第２プロセッサのプログラムシーケンス作動を開始させるときに実行させる第１命令と、前記第１プロセッサによって前記第２プロセッサを遊休状態にするときに実行される第２命令とを含んでなる第１命令セットを、実行するものであり、」、及び、
（ｃ）「前記第２プロセッサは、前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成する第３命令を含むとともに、第２プロセッサが第１プロセッサの実行を開始又は停止させる命令は含まない第２命令セットを、実行するものである」
の各構成について説明した本願明細書の段落を指摘した上で、５９７米国出願には、それらの段落の記載に相当する記載がない旨の説明をしている。
　
　この主張につき検討するに、
上記（ａ）については、請求人が５９７米国出願の明細書と同一のものとして説明する米国特許第６，０５８，４６５号明細書（以下「４６５米国特許明細書」という。）の５欄３７行〜４７行、２４欄の表Ｂ．８、及び、図１に記載された拡張レジスタ１１５（extended register）の説明が、
上記（ｂ）については、４６５米国特許明細書の４欄５１行〜６１行、１２欄１８行〜３４行、１２欄〜１３欄の表Ａ．１、及び、図１に記載されたプロセッサ１１０及びその命令セットの説明が、
上記（ｃ）については、４６５米国特許明細書の５欄４８行〜５５行、６欄５７行〜６７行、３５欄の表Ｅ．１、３６欄の表Ｅ．２、及び、図１に記載されたベクトルプロセッサ１２０及びその命令セットの説明が、
それぞれ上記（ａ）〜（ｃ）の内容に対応する記載として存在するから、上記請求人の主張は説得的でなく、当審が指摘した上記本願の請求項１〜４に係る発明の優先権についての疑義は依然として解消していないが、この点については、本審決の結論に影響を及ぼさないので、判断を留保する。
　
３．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年５月２０日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「第１プロセッサ；
　プログラム命令語のシーケンスを実行するための第１状態及び遊休状態となる第２状態に作動可能な第２プロセッサ；及び
　前記第１及び第２プロセッサが接近できるように、前記第１及び第２プロセッサに結合され、前記第２プロセッサが前記第１状態にあるか、または第２状態にあるかを示す値を貯蔵するレジスタを備え、
　前記第１プロセッサは、前記第１プロセッサによって前記第２プロセッサのプログラムシーケンス作動を開始させるときに実行させる第１命令と、前記第１プロセッサによって前記第２プロセッサを遊休状態にするときに実行される第２命令とを含んでなる第１命令セットを、実行するものであり、
　前記第２プロセッサは、前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成する第３命令を含むとともに、第２プロセッサが第１プロセッサの実行を開始又は停止させる命令は含まない第２命令セットを、実行するものであることを特徴とする統合マルチプロセッサ。」
　
４．引用発明
　当審による平成２０年２月２１日付けの拒絶の理由に引用された刊行物である、Ｌ．Ｔ．Ｎｇｕｙｅｎ，　ｅｔ　ａｌ．、”Ｍｕｌｔｉｍｅｄｉａ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　（ＭＳＰ）　Ｓｕｍｍａｒｙ”、Ｐｒｏｃ．　ｏｆ　Ｈｏｔ　Ｃｈｉｐｓ　８：Ａ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｈｉｐｓ、（米）、ｐ．２１７−２２６（以下、「引用文献１」という。）は、１９９６年８月１８日−２０日に、米国において開催されたシンポジウム「ＨＯＴ 　ＣＨＩＰＳ　８」におけるプレゼンテーション資料として用いられたものであり、同シンポジウムのＦｉｎａｌ　Ｐｒｏｇｒａｍの記載によれば、引用文献１に関するプレゼンテーションは、１９９６年８月２０日に行われたものであるから、引用文献１は、本願の優先権主張の日（１９９６年８月２６日）より前、遅くとも１９９６年８月２０日には、公知となっていたものである。
　
　引用文献１は、Multi-Media Signal Processor (MSP)〔当審訳：マルチメディア・シグナルプロセッサ（ＭＳＰ）〕（以下、〔　〕で、当審訳を示す。）について述べたものであり、以下の事項が記載されている。
　
Ａ．５枚目のスライドには、「Programming Model〔プログラミングモデル〕」との表題の下、
・「Dual processor, shared memory architecture based on the ARM RISC Core  Vector Processor〔ＡＲＭ　ＲＩＳＣコアとベクトルプロセッサに基づく、デュアルプロセッサ、共有メモリアーキテクチャ〕」
・「Supports both scalar  vector data types〔スカラ及びベクトルの両方のデータ型をサポート〕」
との記載がある。
　
Ｂ．９枚目のスライドには、「Vector Processor (Execution Model)〔ベクトルプロセッサ（実行モデル）〕」との表題の下、
・「ARM7 Can Initiate the Vector Processor〔ＡＲＭ７はベクトルプロセッサを起動可能〕」
・「The Vector Processor Executes in Parallel with ARM7〔ベクトルプロセッサはＡＲＭ７と並列に実行する〕」
・「At Completion, the Vector Processor Returns to ARM7〔完了時、ベクトルプロセッサはＡＲＭ７に復帰する〕」
との記載があり、さらに、同スライドのCase 1〔ケース１〕として記載された図においては、ARM7と書かれたボックス内上方のFORKの文字付近から、VPと書かれたボックスに延びる矢印と、逆にVPと書かれたボックス内下方のVJOINの文字付近から、ARM7と書かれたボックス内に延びる矢印が描かれ、後者の矢印には、ARM Interrupt〔ＡＲＭ割り込み〕の文字が付され、更にARM7と書かれたボックス内の下方にはSYNCHとの記載がある。
　
Ｃ．１１枚目のスライドには、「MSP/RTOS」との表題の下、
・「Multi-tasking〔マルチタスキング〕」
・「Multi-threading〔マルチスレッディング〕」
・「Asymmetric Multi-processing〔非対称マルチプロセッシング〕」
との記載がある。
　
Ｄ．１３枚目のスライドには、「Hardware Overview〔ハードウェアの概要〕」との表題の下、
・「Vector Processor (VP) for Digital Signal Processing〔デジタル信号処理のためのベクトルプロセッサ（ＶＰ）〕」
・「Integrated ARM7 32-bit RISC Core for system control  management〔システム制御及び管理のための統合されたＡＲＭ７　３２ビットＲＩＳＣコア〕」
との記載がある。
　
Ｅ．１４枚目のスライドには、「MSP-1 Micro Architecture〔ＭＳＰ−１マイクロアーキテクチャ〕」との表題の下、「ARM7 RISC CPU」と「Vector Co-Processor〔ベクトル・コプロセッサ〕」とを備えたＭＳＰ−１のハードウェア構成図が記載されている。
　
　上記Ａ，Ｃ及びＥからみて、引用文献１に記載のマルチメディア・シグナルプロセッサ（ＭＳＰ）は、ＡＲＭ　ＲＩＳＣコアと、ベクトルプロセッサとを備え、非対称マルチプロセッシングを行うものである。
　
　上記Ｄからみて、ＡＲＭ　ＲＩＳＣコアは、システム制御及び管理のためのものであり、上記Ｂからみて、ベクトルプロセッサは、ＡＲＭ　ＲＩＳＣコアによって起動され、ＡＲＭ　ＲＩＳＣコアと並列に実行するものである。
　
　上記Ｂからみて、ＡＲＭ　ＲＩＳＣコアは、ＦＯＲＫによってベクトルプロセッサを起動可能なものであり、ベクトルプロセッサは、ＡＲＭ　ＲＩＳＣコアによって起動された、ベクトルプロセッサの処理が完了したときに、ＶＪＯＩＮによりＡＲＭ　ＲＩＳＣコアへの割り込みを生成して、ＡＲＭ　ＲＩＳＣコアに復帰するものである。
　
　また、ＡＲＭ　ＲＩＳＣコアがＡＲＭ　ＲＩＳＣコア向けの命令セット、ベクトルプロセッサがベクトルプロセッサ向けの命令セットを、それぞれ実行するものであることは自明である。
　
　したがって、上記Ａ〜Ｅの記載事項を参照すると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「システム制御及び管理のためのＡＲＭ　ＲＩＳＣコア；
　前記ＡＲＭ　ＲＩＳＣコアによって起動され、前記ＡＲＭ　ＲＩＳＣコアと並列に実行するベクトルプロセッサを備え、
　前記ＡＲＭ　ＲＩＳＣコアは、ＦＯＲＫによって前記ベクトルプロセッサを起動可能なものであって、ＡＲＭ　ＲＩＳＣコア向けの命令セットを、実行するものであり、
　前記ベクトルプロセッサは、前記ＡＲＭ　ＲＩＳＣコアによって起動された、前記ベクトルプロセッサの処理が完了したときに、ＶＪＯＩＮによりＡＲＭ　ＲＩＳＣコアへの割り込みを生成して、ＡＲＭ　ＲＩＳＣコアに復帰するものであって、ベクトルプロセッサ向けの命令セットを、実行するものであることを特徴とする非対称マルチプロセッシングを行うマルチメディア・シグナルプロセッサ（ＭＳＰ）。」
　
５．対比
　本願発明と、引用発明とを対比すると、引用発明の「ＡＲＭ　ＲＩＳＣコア」、「ベクトルプロセッサ」、「ＡＲＭ　ＲＩＳＣコア向けの命令セット」、「ベクトルプロセッサ向けの命令セット」及び「マルチメディア・シグナルプロセッサ（ＭＳＰ）」は、それぞれ、本願発明の「第１プロセッサ」、「第２プロセッサ」、「第１命令セット」、「第２命令セット」及び「統合マルチプロセッサ」に相当する。
　
　ここで、引用発明において、ベクトルプロセッサが起動されるとは、すなわち、ベクトルプロセッサのプログラムシーケンスの実行が開始されることを意味し、また、本願発明の第１プロセッサが「前記第１プロセッサによって前記第２プロセッサのプログラムシーケンス作動を開始させるときに実行させる第１命令・・・を含んでなる第１命令セットを、実行するもの」であることは、すなわち、第１プロセッサが、第２プロセッサのプログラムシーケンス作動を開始させることが可能であることを意味している。
　よって、引用発明において「ＡＲＭ　ＲＩＳＣコア」が、「ＦＯＲＫによって前記ベクトルプロセッサを起動可能」であることと、本願発明において「第１プロセッサ」が「前記第１プロセッサによって前記第２プロセッサのプログラムシーケンス作動を開始させるときに実行させる第１命令・・・を含んでなる第１命令セットを、実行するもの」であることとは、第１プロセッサが、第２プロセッサのプログラムシーケンス作動を開始させることが可能である点で一致する。
　
　次に、引用発明のベクトルプロセッサは、「前記ＡＲＭ　ＲＩＳＣコアによって起動された、前記ベクトルプロセッサの処理が完了したときに、ＶＪＯＩＮによりＡＲＭ　ＲＩＳＣコアへの割り込みを生成して、ＡＲＭ　ＲＩＳＣコアに復帰する」のであるから、上記ＶＪＯＩＮによるＡＲＭ　ＲＩＳＣコアへの割り込みは、ＡＲＭ　ＲＩＳＣコアによって起動、すなわち、実行が開始された、ベクトルプロセッサの処理が完了、すなわち、完成したことを示す割り込みを意味し、また、本願発明の第２プロセッサが「前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成する第３命令を含む・・・第２命令セットを、実行するもの」であることは、すなわち、第２プロセッサが、第１プロセッサによって実行が開始された、第２プロセッサの処理が完成したことを示す割り込みであって、第１プロセッサへの割り込みを生成することが可能であることを意味している。
　
　よって、引用発明において「ベクトルプロセッサ」が、「前記ＡＲＭ　ＲＩＳＣコアによって起動された、前記ベクトルプロセッサの処理が完了したときに、ＶＪＯＩＮによりＡＲＭ　ＲＩＳＣコアへの割り込みを生成して、ＡＲＭ　ＲＩＳＣコアに復帰するもの」であることと、本願発明において「第２プロセッサ」が、「前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成する第３命令を含む・・・第２命令セットを、実行するもの」であることとは、第２プロセッサが、第１プロセッサによって実行が開始された、第２プロセッサの処理が完成したことを示す割り込みであって、第１プロセッサへの割り込みを生成することが可能である点で一致する。
　
　したがって、本願発明と引用発明とは、
「第１プロセッサ；
　第２プロセッサを備え、
　前記第１プロセッサは、第２プロセッサのプログラムシーケンス作動を開始させることが可能であって、第１命令セットを、実行するものであり、
　前記第２プロセッサは、前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成することが可能であって、第２命令セットを、実行するものであることを特徴とする統合マルチプロセッサ。」
である点で一致し、以下の５点で相違している。
　
［相違点１］
　本願発明では、「第２プロセッサ」が「プログラム命令語のシーケンスを実行するための第１状態及び遊休状態となる第２状態」の２つの状態を有しており、「統合マルチプロセッサ」が「前記第１及び第２プロセッサが接近できるように、前記第１及び第２プロセッサに結合され、前記第２プロセッサが前記第１状態にあるか、または第２状態にあるかを示す値を貯蔵するレジスタ」を備えるのに対し、引用発明では、「ベクトルプロセッサ」がそのような２つの状態を有しているか否か、また、「マルチメディア・シグナルプロセッサ（ＭＳＰ）」が、ＡＲＭ　ＲＩＳＣコア及びベクトルプロセッサから接近すなわちアクセス可能で、ベクトルプロセッサの状態を示す値を貯蔵するレジスタを備えているか否か明らかでない点。
　
［相違点２］
　第１プロセッサにより、第２プロセッサのプログラムシーケンス作動を開始させることが可能であるための具体的構成として、本願発明では、「第１命令セット」が「前記第１プロセッサによって前記第２プロセッサのプログラムシーケンス作動を開始させるときに実行させる第１命令」を含むのに対し、引用発明では、ＡＲＭ　ＲＩＳＣコアによってベクトルプロセッサを起動するための「ＦＯＲＫ」が命令として実現されているのか否か、すなわち、「ＡＲＭ　ＲＩＳＣコア向けの命令セット」が、「ＦＯＲＫ」に対応する命令を含むか否か明らかでない点。
　
［相違点３］
　第２プロセッサにより、第１プロセッサによって実行が開始された、第２プロセッサの処理が完成したことを示す割り込みであって、第１プロセッサへの割り込みを生成することが可能であるための具体的構成として、本願発明では、「第２命令セット」が「前記第１プロセッサによって実行が開始された、前記第２プロセッサの処理が完成したことを示す割り込みであって、前記第１プロセッサへの割り込みを生成する第３命令」を含むのに対し、引用発明では、ベクトルユニットがＡＲＭ　ＲＩＳＣコアへの割り込みを生成して、ＡＲＭ　ＲＩＳＣコアに復帰するための「ＶＪＯＩＮ」が命令として実現されているのか否か、すなわち、「ベクトルプロセッサ向けの命令セット」が、「ＶＪＯＩＮ」に対応する命令を含むか否か明らかでない点。
　
［相違点４］
　本願発明では、「第１命令セット」が「前記第１プロセッサによって前記第２プロセッサを遊休状態にするときに実行される第２命令」を含むのに対し、引用発明では、「ＡＲＭ　ＲＩＳＣコア向けの命令セット」が、そのような命令を含むか否か明らかでない点。
　
［相違点５］
　本願発明の「第２命令セット」は、「第２プロセッサが第１プロセッサの実行を開始又は停止させる命令は含まない」のに対し、引用発明の「ベクトルプロセッサ向けの命令セット」は、ベクトルプロセッサがＡＲＭ　ＲＩＳＣコアの実行を開始又は停止させる命令を含まないか否か明らかでない点。
　
６．当審の判断
　以下、上記相違点について検討する。
　
（１）［相違点１］について
　主従関係にある２つのプロセッサ中の従プロセッサが、プログラム命令語のシーケンスを実行するための状態（実行状態）と遊休状態の２つの状態を有しており、その状態を主プロセッサからも従プロセッサからもアクセス可能なレジスタにより主プロセッサからチェック可能とした構成は、
・当審による平成２０年２月２１日付けの拒絶の理由に引用された刊行物である特開昭６２−１５９２６８号公報（以下、「引用文献２」という。引用文献２には、ベクトル処理ユニットのプログラム状態語（ＶＰＰＳＷ）に追加された「一時停止ビット（Ｐビット）」（５頁左上欄１６行〜右上欄４行参照）は、「ＶＰＰＡＵ命令」（５頁右上欄１２行〜１５行）でベクトル処理ユニットが停止された場合にセットされるものであり、「ＲＳＭＶＰ命令」（５頁左下欄１行〜６行）によりスカラ処理ユニットからチェックできることが記載されており、プログラム状態語が、処理ユニットの状態を示す特別のレジスタを意味することは当業者には明らかである。）
・当審による平成２０年２月２１日付けの拒絶の理由に引用された刊行物である特開昭５９−２０１１５４号公報（以下、「引用文献３」という。引用文献３には、１５頁左下欄１５行〜１６頁左上欄３行において、共同プロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）の取りうる状態として、ビジー状態とアイドル状態とがあることが、２４頁右上欄４行〜９行、２５頁左上欄８〜１５行、２６頁右上欄１行〜２８頁左上欄６行には、共同プロセッサインタフェースレジスタの一つである応答レジスタから読み取られる共同プロセッサ応答根源語（ｐｒｉｍｉｔｉｖｅ）には、共同プロセッサがビジー状態であることを示す根源語と、アイドル状態であることを示す根源語が含まれることが、３２頁左下欄３行〜８行及び第１０図（ＦＩＧ．１０）において、プロセッサ（ｐｒｏｃｅｓｓｏｒ）が、応答レジスタを読取ることにより共同プロセッサの状態を把握することが、それぞれ記載されている。）
に記載されているように周知であるから、当該周知技術と同様に主従関係にある２つのプロセッサを含む引用発明に上記周知技術を適用し、従プロセッサに相当するベクトルプロセッサが、プログラム命令語のシーケンスを実行するための第１状態及び遊休状態となる第２の状態を有するものとし、その状態が貯蔵されるＡＲＭ　ＲＩＳＣコア及びベクトルプロセッサからアクセス可能なレジスタを設けて、主プロセッサに相当するＡＲＭ　ＲＩＳＣコアからチェック可能とすることは、当業者が容易になし得ることである。
　よって、相違点１は格別のものではない。
　
　この点に関し、請求人は、平成２０年６月２６日付けの意見書において「引用文献３の第３２頁及び第１０図には、前記「応答レジスタ」が「指定された条件の評価を反映させる」ものであることが記載されています。
　したがいまして、引用文献３の「応答レジスタ」は、共同プロセッサの状態がビジー状態かアイドル状態かを見るためのものではなく、本願請求項１の「レジスタ」とは技術思想が全く異なり、本願請求項１の「レジスタ」を示唆するものではない、ことが明らかです。」と主張している。
　しかしながら、上述したように、引用文献３の応答レジスタから読み取られる共同プロセッサ応答根源語には、共同プロセッサがビジー状態であることを示す根源語と、アイドル状態であることを示す根源語が含まれており、これらを読み取ることにより、プロセッサは、共同プロセッサがビジー状態又はアイドル状態であることを知ることができるから、上記請求人の主張は失当である。
　なお、請求人は、上記周知技術に関する引用文献２の記載事項については、何らの主張をしていない。
　
（２）［相違点２］及び［相違点３］について
　主プロセッサからの従プロセッサの起動や、従プロセッサから主プロセッサへの処理の完了等の通知など、主従関係にある２つのプロセッサ間における同期を取るために必要な処理を、主プロセッサ及び従プロセッサに追加される専用命令によって実現することは、
・上記引用文献２（ベクトル処理を起動するスカラ命令「ＥＸＶＰ命令」（第２図等参照）、ベクトル処理ユニットにおける命令の処理が完了したときに１となる事象表示ビット（Ｓビット）を１にするベクトル命令「ＶＳｉＧ命令」（５頁右上欄１６行〜１８行等参照）等の記載がある。）、
・当審による平成２０年２月２１日付けの拒絶の理由に引用された刊行物である特開昭６２−１４３１７７号公報（以下、「引用文献４」という。引用文献４には、ベクトルプロセッサにおけるベクトル命令解読を再開するスカラ処理命令ＲＤＲ等（４頁右下欄１４行〜５頁左上欄９行参照）の記載がある。）
に記載されているように周知であるから、この周知技術に基づき、引用発明における、ＦＯＲＫによるベクトルプロセッサの起動、及び、ＶＪＯＩＮによるＡＲＭ　ＲＩＳＣコアへの割り込みの生成とＡＲＭ　ＲＩＳＣコアへの復帰を、それぞれ、ＡＲＭ　ＲＩＳＣコア向けの命令セット、ベクトルプロセッサ向けの命令セットに含まれる専用命令によって実現することに、格別の困難性はない。
　よって、相違点２，３は格別のものではない。
　
（３）［相違点４］について
　主従関係にある２つのプロセッサ中の主プロセッサからの命令により、従プロセッサを停止状態すなわち遊休状態とすることは、
・上記引用文献３（プロセッサが、制御レジスタにビット０セットをもったマスクを書込むことにより、共同プロセッサに現在の命令の処理を打ち切ってＩｄｌｅ−Ｄｏｎｅ状態に戻るように指示すること（２５頁左上欄１６行〜同頁右上欄６行参照）の記載がある。）、
・上記引用文献４（スカラプロセッサが、ベクトルプロセッサにおけるベクトル命令の解読処理の中断を指示する命令（ＱＶＤ命令）を設けること（３頁右下欄４行〜１３行、４頁右下欄１４行〜５頁左上欄９行等参照）の記載がある。）
に記載されているように周知であるから、当該周知技術と同様に主従関係にある２つのプロセッサを含む引用発明に上記周知技術を適用し、ＡＲＭ　ＲＩＳＣコア向けの命令セットに、ＡＲＭ　ＲＩＳＣコアによってベクトルプロセッサを遊休状態にするための命令を含めるようにすることは、当業者が容易になし得ることである。
　よって、相違点４は格別のものではない。
　
（４）［相違点５］について
　引用発明においては、マルチメディア・シグナルプロセッサ（ＭＳＰ）全体として、非対称マルチプロセッシングを行うものであり、かつ、ＡＲＭ　ＲＩＳＣコアは、システム制御及び管理を行うものであって、ベクトルプロセッサの起動を制御するものであるから、ＡＲＭ　ＲＩＳＣコアとベクトルプロセッサの間には、明らかな主従関係があり、ＡＲＭ　ＲＩＳＣコアによって制御される立場にあるベクトルプロセッサ側に、ＡＲＭ　ＲＩＳＣコアの実行の開始や停止等の制御を行う命令を含めないことは、むしろ当然であって、格別のことではない。
　よって、相違点５は格別のものではない。
　
　この点に関し、請求人は、平成２０年６月２６日付けの意見書において「ベクトルプロセッサは、一般に、ＡＲＭ　ＲＩＳＣコアを制御する機能を有していません。しかしながら、特別な場合では、例えば、ＡＲＭ　ＲＩＳＣコアを制御する命令を有している場合があります。例えば、対称性を持つシステムの場合では、システム内にいくつかのＡＲＭ　ＲＩＳＣコアがあるとともに１つのベクトルプロセッサのみがあるとき、前記ベクトルプロセッサは前記ＡＲＭ　ＲＩＳＣコアを制御する命令を有しています。」と主張している。
　しかしながら、請求人が自認するように、ベクトルプロセッサは、ＡＲＭ　ＲＩＳＣコアを制御する機能を有していないのが一般的であるし、請求人が主張する、ベクトルプロセッサがＡＲＭ　ＲＩＳＣコアを制御する命令を有する特別な場合についても、「対称性を持つ」システムの場合が例示されるのみであって、引用発明のマルチメディア・シグナルプロセッサ（ＭＳＰ）は、上述したように全体として「非対称」システムを構成するものであるから、上記請求人の主張は採用できない。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明及び上記周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
７．むすび
　以上のとおり、本願発明は、引用文献１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。