【事件の表示】
　特願２００４−２４７９２０「アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器」拒絶査定不服審判事件〔平成１８年　３月　９日出願公開、特開２００６−　６５０２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は平成１６年８月２７日の出願であって、平成１９年１０月２９日付けで拒絶理由が通知され、同年１２月１７日付けで意見書及び手続補正書が提出されたが、平成２０年１月３０日付けで拒絶査定がなされたため、これを不服として同年３月６日付けで本件審判請求がされるとともに、同年３月２６日付けで手続補正（以下、「本件補正」という。）がなされたものである。
　
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２０年３月２６日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、平成１９年１２月１７日付けの手続補正により補正された特許請求の範囲についての
　
「【請求項１】
第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からなり、
　これらソース線、ゲート線、容量線が、前記基板の同一平面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成することを特徴とするアクティブマトリクス基板の製造方法。
　　【請求項２】
前記第１工程は、導電性材料をインクジェット法により配置する工程を含むことを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
　　【請求項３】
前記第２工程は、前記容量線上に前記交差部において分断された積層部を形成する工程を含むことを特徴とする請求項１又は２に記載のアクティブマトリクス基板の製造方法。
　　【請求項４】
前記第２工程は、前記半導体膜にハーフ露光処理を施してスイッチング素子を形成する工程を含むことを特徴とする請求項１から請求項３のうちいずれか一項に記載のアクティブマトリクス基板の製造方法。
　　【請求項５】
前記第３工程は、透明導電性材料をインクジェット法により配置する工程を含むことを特徴とする請求項１から請求項４のうちいずれか一項に記載のアクティブマトリクス基板の製造方法。
　　【請求項６】
前記第３工程は、前記透明導電性材料を所定位置に配置するためのバンクを形成する工程を含むことを特徴とする請求項５に記載のアクティブマトリクス基板の製造方法。
　　【請求項７】
請求項１から請求項６のうちいずれか一項に記載の製造方法を用いて製造されたことを特徴とするアクティブマトリクス基板。
　　【請求項８】
請求項７に記載のアクティブマトリクス基板を備えることを特徴とする電気光学装置。
　　【請求項９】
請求項８に記載の電気光学装置を備えることを特徴とする電子機器。」
　
の記載を、
　
「【請求項１】
　第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からなり、
　これらソース線、ゲート線、容量線が、前記基板の同一面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成するとともに、前記ソース線、ゲート線、及び容量線を、インクジェット法を用いて前記基板上のバンクにより形成された領域に該バンクとほぼ等しい高さに形成し、
　前記第２工程では、前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ソース線の一部であるゲート電極上とに形成するとともに、これら交差部及びゲート電極を形成する前記バンク上にも形成し、
　前記第３工程では、前記導電層及び前記画素電極を、インクジェット法を用いて形成することを特徴とするアクティブマトリクス基板の製造方法。
　　【請求項２】
　前記第２工程は、前記半導体膜にハーフ露光処理を施してスイッチング素子を形成する工程を含むことを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
　　【請求項３】
　請求項１又は請求項２に記載の製造方法を用いて製造されたことを特徴とするアクティブマトリクス基板。
　　【請求項４】
　請求項３に記載のアクティブマトリクス基板を備えることを特徴とする電気光学装置。
　　【請求項５】
　請求項４に記載の電気光学装置を備えることを特徴とする電子機器。」
　
と補正するものである。
　
２　本件補正の適否の検討
（１）目的要件についての検討
ア　本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）に規定する要件を満たすか否かを検討する。
　
イ　本件補正は、（ａ）本件補正前の請求項１を削除し、（ｂ）本件補正前の請求項２の「前記基板の同一平面上」を、本件補正後の請求項１の「前記基板の同一面上」と補正し、（ｃ）本件補正前の請求項２の「前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成」し、「前記第１工程は、導電性材料をインクジェット法により配置する工程を含む」ことを、本件補正後の請求項１の「前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成するとともに、前記ソース線、ゲート線、及び容量線を、インクジェット法を用いて前記基板上のバンクにより形成された領域に該バンクとほぼ等しい高さに形成」することと補正し、（ｄ）本件補正前の請求項２の「前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程」について、本件補正後の請求項１の「前記第２工程では、前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ソース線の一部であるゲート電極上とに形成するとともに、これら交差部及びゲート電極を形成する前記バンク上にも形成」することを追加するように補正し、（ｅ）本件補正前の請求項２の「前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程」について、本件補正後の請求項１の「前記第３工程では、前記導電層及び前記画素電極を、インクジェット法を用いて形成」することを追加するように補正することを含むものである。
　
ウ　しかし、本件補正前の請求項２には前記「バンク」が記載されていないから、本件補正のうち上記（ｃ）及び（ｄ）を目的とする補正は、「請求項に記載した発明を特定するために必要な事項を限定するもの」（特許法第１７条の２第４項第２号かっこ書き）に該当しない。
　また、平成２０年３月２６日付けの手続補正により補正された平成２０年３月６日付けの審判請求書において、請求人は、「ソース線、ゲート線、及び容量線と略同じ高さに形成されたバンクを備えることで、積層部を形成する面（下地面）を平坦化することができ、ほぼ均一な膜厚の絶縁膜が得られる。よって、この絶縁膜により半導体膜と配線との間を確実に絶縁することができ、したがって積層部上に導電層を、上記配線に導通させることなく良好に形成できる」という効果を主張している。すると、前記「バンク」を備えた本件補正後の請求項１に係る発明の「アクティブマトリクス基板の製造方法」は「積層部を形成する面（下地面）を平坦化することができ、ほぼ均一な膜厚の絶縁膜が得られる」ことによって、「この絶縁膜により半導体膜と配線との間を確実に絶縁することができ、したがって積層部上に導電層を、上記配線に導通させることなく良好に形成できる」という課題を解決できるのに対し、前記「バンク」を備えていない本件補正前の請求項２に係る発明の「アクティブマトリクス基板の製造方法」は前記課題を解決できないから、本件補正のうち上記（ｃ）及び（ｄ）を目的とする補正は、「その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の」「解決しようとする課題が同一であるもの」（同号かっこ書き）にも該当しない。
　したがって、本件補正の目的は、特許法第１７条の２第４項第２号に掲げる「特許請求の範囲の減縮」を目的とする補正に該当しない。
　
エ　さらに、本件補正の目的は、特許法第１７条の２第４項第１号に掲げる「請求項の削除」、同項第３号に掲げる「誤記の訂正」、同項第４号に掲げる「明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）」のいずれにも該当しないことは明らかである。
　
オ　以上のとおりであるから、本件補正は、特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（２）独立特許要件についての検討
　上記第２の２（１）で検討したとおり、本件補正は特許法第１７条の２第４項の規定に違反するので却下されるべきものであるが、仮に、本件補正の目的に同項第２号に掲げる「特許請求の範囲の減縮」が含まれるとして、本件補正が平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下、単に「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項に規定する要件を満たすか否か、すなわち、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるか否かを検討する。
　
ア　独立特許要件違反１（特許法第３６条第６項第１号）
　本願補正発明には、「前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ソース線の一部であるゲート電極上とに形成する」ことが記載されている。
　しかし、本願の明細書の発明の詳細な説明の「ゲート配線４０には、ゲート電極４１が接続され」ること（段落【００１２】）、「ソース配線４２には、ソース電極４３が接続され」ること（段落【００１２】）、「ＴＦＴ３０のゲートには、ゲート配線４０がゲート電極４１を介して電気的に接続されている」こと（段落【００１３】）、「ゲート配線４０の形成位置に対応する開口部５２には、ゲート電極４１の形成位置に対応する開口部５４が接続している」こと（段落【００１７】）、「ゲート電極４１上に形成される積層部３５」（段落【００３６】）という記載に照らすと、本願の明細書の発明の詳細な説明には、ゲート電極はゲート線の一部であることは記載されているものの、ゲート電極はソース線の一部であることは記載されていない。
　したがって、本願補正発明は発明の詳細な説明に記載したものでないから、特許法第３６条第６項第１号の規定により特許出願の際独立して特許を受けることができない。
　
イ　独立特許要件違反２（特許法第２９条第２項）
（ア）本願補正発明の認定
　上記第２の２（２）アで指摘した本願の明細書の発明の詳細な説明の記載に照らし、本件補正後の請求項１の「前記ソース線の一部であるゲート電極」は、「前記ゲート線の一部であるゲート電極」の誤記であると認めて、以下審理を行う。
　すると、本件補正により補正された特許請求の範囲の記載からみて、本願補正発明は次のとおりのものと認める。
　
「第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からなり、
　これらソース線、ゲート線、容量線が、前記基板の同一面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成するとともに、前記ソース線、ゲート線、及び容量線を、インクジェット法を用いて前記基板上のバンクにより形成された領域に該バンクとほぼ等しい高さに形成し、
　前記第２工程では、前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ゲート線の一部であるゲート電極上とに形成するとともに、これら交差部及びゲート電極を形成する前記バンク上にも形成し、
　前記第３工程では、前記導電層及び前記画素電極を、インクジェット法を用いて形成することを特徴とするアクティブマトリクス基板の製造方法。」
　
（イ）引用刊行物の記載事項
ａ　原査定の拒絶理由に引用され、本願の出願前に頒布された刊行物である特開平２−１７０１３５号公報（以下、「引用例１」という。）には、以下の（ａ）ないし（ｃ）の記載が図面とともにある。
　
（ａ）「２．特許請求の範囲
　透光性絶縁基板上にゲートバスラインとドレインとがマトリックス状に形成され、前記ゲートバスラインと前記ドレインバスラインとの各交差部付近に薄膜電界効果型トランジスタが形成され、各々の前記薄膜電界効果型トランジスタには画素電極が接続された薄膜電界効果型トランジスタ素子アレイにおいて、
　ゲート電極、前記ゲートバスライン、前記ドレインバスラインは同一の金属膜で形成され、
　前記金属膜により形成された前記ドレインバスラインは前記ゲートバスラインとの各交差部付近で分離されて島状化され、
　透明導電膜により、前記画素電極、前記薄膜電界効果型トランジスタのドレイン、ソース電極、及び前記島状化された各ドレインバスラインの接続配線部が形成されていることを特徴とする薄膜電界効果型トランジスタ素子アレイ。
　
３．発明の詳細な説明
（産業上の利用分野）
　本発明は、特にアクティブマトリックス型液晶ディスプレイに用いる薄膜電界効果型トランジスタ素子アレイに関するものである。」（公報第１頁左欄第４行〜右欄第８行）
　
（ｂ）「（実施例）
　第１図(a)ないし(g)は、本発明による構造を持つ薄膜電界効果型トランジスタ素子アレイの製造方法の一実施例を示す工程図であり、(a)、(c)、(e)は上部から見た平面図であり、(b)、(d)、(f)、(g)はそれぞれ各平面図のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の断面図である。第１図において、１は透光性絶縁基板であるガラス基板であり、２ａ及び３ａは金属としてクロムを使用したクロムゲート電極及びクロムゲートバスラインである。そして５ａは同じくクロムから形成したクロムドレインバスラインで島状に形成されている。また７は窒化シリコン（ＳｉＮｘ）、８は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、９は燐をドープしたｎ型水素化アモルファスシリコン（ｎ＋−ａ−Ｓｉ：Ｈ）である。そして、５ｂ、６ｂはそれぞれＩＴＯから形成された、透明ドレインバスライン、透明画素電極である。さらに、４及び１４はそれぞれ、ドレイン電極、ソース電極である。」（公報第３頁左下欄第４行〜右下欄第２行）
　
（ｃ）「第１図を用いて本発明の構造を持つ薄膜電界効果型トランジスタ素子アレイの製造方法を説明する。まず、ガラス基板１上にスパッタ法により１０００Åのクロムを成膜し、第１のマスクパターンを用いてフォトリソグラフィ法により、クロムゲート電極２ａ、クロムドレインバスライン３ａ、クロムドレインバスライン５ａを形成する（第１図(a)、(b)）。具体的には、第１のマスクパターンをフォトレジストで形成し、ウエットエッチング法によりフォトレジストに覆われていない部分のクロムを除去する。このクロムのエッチングは、ＣＣｌ４を用いたドライエッチング法でもよい。そして、エッチング後、フォトレジストを剥離することにより第１のマスクパターンを用いたフォトリソグラフィが終了する。マスクパターンの特徴としては、ドレインバスラインがゲートバスラインとの交差部付近において、分離されて島状化されていることである。次に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮｘ７、ａ−Ｓｉ：Ｈ８、ｎ＋−ａ−Ｓｉ：Ｈ９を順次成膜、積層する。なお、ＳｉＮｘ７、ａ−Ｓｉ：Ｈ膜８、ｎ＋−ａ−Ｓｉ：Ｈ９の膜厚はそれぞれ、３０００Å、２０００Å、５００Åである。その後、第２のマスクパターンを用いてフォトリソグラフィ法により、クロムゲート電極２ａ及びクロムゲートバスライン３ａ上にＳｉＮｘ７、ａ−Ｓｉ：Ｈ８、ｎ＋−ａ−Ｓｉ：Ｈ９の島を形成する（第１図(c)、(d)）。具体的には、フォトレジストで第２のマスクパターンの形状を形成する。そして、ＣＦ４ガスを用いたドライエッチング法によりレジストに覆われていない部分のＳｉＮｘ７、ａ−Ｓｉ：Ｈ８、ｎ＋−ａ−Ｓｉ：Ｈ９を除去し、さらにフォトレジストを剥離する。その次に、スパッタ法によりＩＴＯを５００Å成膜した後に第３のマスクパターンを用いてフォトリソグラフィ法により透明画素電極６ｂ、ドレイン電極４、ソース電極１４及び島状化されたドレインバスラインをそれぞれ接続するための透明ドレインバスライン５ｂを形成する。具体的には、フォトレジストで第３のマスクパターンの形状を形成し、ウエットエッチング法によりレジストのない部分のＩＴＯを除去する。そして、同一のレジストパターンを使用してｎ＋−ａ−Ｓｉ：Ｈ９をエッチングすることにより、ドレイン電極４とソース電極１４間のｎ＋−ａ−Ｓｉ：Ｈを除去し、薄膜電界効果型トランジスタ１０のチャネル部を形成する（第１図(e)、(f)、(g)）。最後にフォトレジストを除去することにより、薄膜電界効果型トランジスタ素子アレイが完成する。」（公報第３頁右下欄第３行〜第４頁右上欄第１０行）
　
ｂ　原査定の拒絶理由に引用され、本願の出願前に頒布された刊行物である特開２００１−２８１７０３号公報（以下、「引用例２」という。）には、以下の（ｄ）ないし（ｆ）の記載が図面とともにある。
　
（ｄ）「【００１３】図１は画素部のほぼ一画素分を示し、絶縁表面上に島状半導体膜１０１、１０２とゲート電極１０３、ゲート配線１０４、信号線１０６が形成されている様子を示す。基板は無アルカリガラス基板や石英基板等が好ましく、その他にプラスチック基板を使用することもできる。島状半導体膜１０１はＴＦＴのチャネル形成領域やソースまたはドレイン領域、ＬＤＤ領域等を形成し、島状半導体膜１０２は保持容量を形成するために設ける。図示していないが、島状半導体膜１０１、１０２上及び少なくとも画素部を形成する基板上には第１の絶縁膜（ゲート絶縁膜に相当する膜）が形成され、その上にゲート電極１０３が形成される。ゲート電極１０３はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素または該元素を成分とする合金材料で形成する。または、多結晶シリコン膜や前記元素のシリサイド膜を組み合わせて形成しても良い。
【００１４】ゲート配線１０４、容量配線１０５はゲート電極と同じ材料で形成しても良いが、上記材料はシート抵抗値が１０Ω／□以上の値であり、画面サイズが４インチクラスかそれ以上の液晶表示装置を作製する場合には必ずしも適切でない。画面サイズの大型化に伴って配線の長さが増大し、配線抵抗の影響による信号の遅延時間（配線遅延）を無視することができなくなる。例えば、１３インチクラスでは対角線の長さが３４０ｍｍとなり、１８インチクラスでは４６０ｍｍとなる。従って、ゲート配線１０４や容量配線１０５はシート抵抗値を低くするアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料で形成することが望ましい。
【００１５】ゲート配線１０４をゲート電極１０３と別な材料で形成する場合には、そのコンタクト部を図１で示すように島状半導体膜１０１の外側に設ける。Ａｌはエレクトロマイグレーションなどでゲート絶縁膜中にしみ出すことがあるので、Ａｌで形成するゲート配線を直接ゲート絶縁膜に接する形で島状半導体膜上に設けることは適切でない。ゲート電極とゲート配線のコンタクトはコンタクトホールを必要とせず、ゲート電極とゲート配線とを重ね合わせて形成する。また、信号配線１０６はゲート配線１０４と同時に形成する。
【００１６】その後、層間絶縁膜（図示せず）を形成し、図２に示すように画素電極１１２、共通配線１１３、接続電極１１１を形成する。画素電極１１２は層間絶縁膜に設けたコンタクト部１０８で島状半導体膜１０１と接続する。島状半導体膜１０１のこの部分はｎ型またはｐ型の不純物元素が添加されたソースまたはドレインが形成されている領域である。画素電極１１２の一方の端は、コンタクト部１０９で島状半導体膜１０２と接続している。
【００１７】接続電極１１１は、信号配線１０６と島状半導体膜１０１とをコンタクト部１１０、１０７を介して接続し、コンタクト部１１４で隣接する画素の信号配線と接続している。即ち、本発明の実施形態によれば、信号配線はゲート配線と同じ層上に形成され、その交差は層間絶縁膜上に形成された接続電極を用いて行っている。」
　
（ｅ）「【００２７】
【実施例】[実施例１]本実施例ではＩＰＳ方式の画素構造で形成した画素部と、画素部の周辺に設ける駆動回路のＴＦＴを同時に作製する方法について詳細に説明する。
（中略）
【００４８】活性化および水素化処理の後、ゲート配線、信号配線、容量配線を低抵抗の導電性材料で形成する。低抵抗の導電性材料はＡｌやＣｕを主成分とするものであり、このような材料でゲート配線を形成する。本実施例ではＡｌを用いる例を示し、Ｔｉを０．１〜２重量％含むＡｌ膜を低抵抗導電層として全面に形成する（図示せず）。厚さは２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）で形成する。そして、所定のレジストパターンを形成し、エッチング処理して、ゲート配線５４７、５４９、信号配線５４８、容量配線５５０を形成する。これらの配線のエッチング処理は、リン酸系のエッチング溶液によるウエットエッチングで行うと、下地との選択加工性を保って形成することができる。
（中略）
【００５５】本実施例で作製するアクティブマトリクス基板の画素部の上面図は、図８のＡ−Ａ’は、図２で示すＡ−Ａ’線に対応している。即ち、図８で示す共通配線５５９、信号配線５４８、接続配線５６０、画素電極５６１、ゲート配線５４９、容量配線５５０は図２で示す共通配線１１３、信号配線１０６、接続電極１１１、画素電極１１２、ゲート配線１０４、容量配線１０５’と対応している。」
　
（ｆ）「【００９９】[実施例７]実施例１、３、４で示すアクティブマトリクス基板において、ゲート電極と、ゲート配線、信号配線、容量配線を同じ材料で同時に形成することにより工程で使用するフォトマスクの枚数を５枚とすることができる。即ち、フォトマスクは島状半導体膜の形成、ゲート電極及びその他の配線形成、ｐ型不純物添加時のマスク、コンタクトホール形成、画素電極及び共通配線などの形成用の計５枚となる。マスク数の削減は単にフォトリソ工程が削減されるのみでなく、その前後に行う成膜、洗浄、エッチング工程なども不要となるので、製造コストの低減のみならず、工程における歩留まりを向上させることができる。」
　
ｃ　原査定の拒絶理由に引用され、本願の出願前に頒布された刊行物である特開２００３−３１８１９２号公報（以下、「引用例３」という。）には、以下の（ｇ）ないし（ｊ）の記載が図面とともにある。
　
（ｇ）「【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ等の薄膜素子を含んで構成されるデバイス（半導体装置等）の製造方法及びこの製造方法により製造されるデバイスに関する。
【０００２】
【従来の技術】液晶表示装置は、薄く軽量であり、消費電力が少ないという特徴を有することから、パーソナルコンピュータ、携帯電話、ディジタルスチルカメラ、液晶テレビなどの様々な電子機器に用いられている。
【０００３】液晶表示装置では、薄膜トランジスタを用いて画素部が形成される。画素部を形成する薄膜トランジスタとしては、基板上にゲート電極を形成し、この上にチャネル領域やソース／ドレイン領域などの半導体層や絶縁層などを積層した逆スタガ型（あるいはボトムゲート型）の構造のものが多く用いられている。
【０００４】このような薄膜トランジスタと、ゲート電極に信号を供給するための走査線、一方のソース／ドレイン領域に信号を供給するためのデータ線、他方のソース／ドレイン領域と接続され、液晶層に電圧を印加するための画素電極などを組み合わせて、液晶表示装置の画素回路が構成される。
【０００５】
【発明が解決しようとする課題】上述した液晶表示装置などのデバイスを製造する際には、ＣＶＤ法やスパッタリング法などの気相堆積法（すなわち、真空プロセス）により薄膜を形成し、形成した薄膜のうちで不要な部分をフォトリソグラフィ法により除去（エッチング）するといったプロセスを何度か繰り返すことにより形成されるのが一般的である。
【０００６】しかしながら、このような従来の製造方法は、（１）成膜とエッチングを何度も行うために製造時間が長くなる、（２）形成した薄膜のうち、多くの部分を除去することとなるために、原料の使用効率が悪い、（３）エッチング溶液などの廃棄物が多く発生し、処理コストがかさむ、などの不都合がある。これらの不都合により、従来の製造方法では、製造コストを低減することが難しかった。
【０００７】このような不都合は、液晶表示装置の大画面化に伴い、母材となるガラス基板が大型化するほど顕著となる。また、このような不都合は、液晶表示装置の製造方法に限られるものではなく、薄膜トランジスタ等の薄膜素子を含んで構成される各種のデバイスに共通するものでもある。
【０００８】本発明は、このような点に着目して創作されたものであり、製造コストを低減することを可能とするデバイスの製造方法を提供することを目的とする。
【０００９】また、本発明は、低コスト化を図ることを可能とするデバイスを提供することを目的とする。」
　
（ｈ）「【００３８】
【発明の実施の形態】以下、本発明を適用した一実施形態の液晶表示装置とその製造方法について、図面を参照しながら説明する。
【００３９】本発明において、液滴吐出法とは、液滴を所望の領域に吐出することにより、被吐出物を含む所望パターンを形成する方法であり、インクジェット法と呼ぶこともある。但し、この場合、吐出する液滴は、印刷物に用いられる所謂インクではなく、デバイスを構成する材料物質を含む液状体であり、この材料物質は、例えばデバイスを構成する導電物質又は絶縁物質として機能し得る物質を含むものである。さらに、液滴吐出とは、吐出時に噴霧されるものに限らず、液状体の１滴１滴が連続するように吐出される場合も含む。
【００４０】図１は、本実施形態の液晶表示装置の構成を概略的に示す図である。本実施形態の液晶表示装置は、素子基板（アレイ基板）と対向基板とが互いに一定の間隙を保って貼付され、この間隙に液晶材料が挟まれた構成となっている。素子基板および対向基板としては、ガラス、石英またはプラスティック等によって構成される絶縁性の板状部材の基板を用いることが可能であり、本実施形態では、ガラス基板を用いている。
【００４１】図１に示すように、ガラス基板１０上には、複数本の走査線１２がＸ（行）方向に延在して形成されており、これらの走査線１２は、走査線駆動回路１３０に接続されている。また、ガラス基板１０上には、複数本のデータ線２６がＹ（列）方向に延在して形成されており、これらのデータ線２６は、データ線駆動回路１４０に接続されている。そして、画素部１００は、走査線１２とデータ線２６との各交差に対応して設けられて、マトリクス状に配列している。なお、走査線駆動回路１３０やデータ線駆動回路１４０は、ガラス基板１０上に形成されていてもよい。
【００４２】図２は、画素部１００の具体的な構成例を示す図である。同図に示す画素部１００は、薄膜トランジスタＴのゲートが走査線１２に、ソースがデータ線２６に、ドレインが画素電極２４にそれぞれ接続されるとともに、画素電極２４と対向電極５０との間に電気光学材料たる液晶ＬＣが挟まれた構成を有している。また、画素電極２４と接地電位ＧＮＤとの間には、蓄積容量６０が形成されている。この蓄積容量６０は、薄膜トランジスタＴを介して画素電極２４に電圧が印加された後、この印加電圧を必要な時間だけほぼ一定に維持するために設けられた容量である。対向電極５０は、画素電極２４と対向するように対向基板に一面に形成される、各画素に共通な透明電極である。
【００４３】次に、図２に示した画素部１００の具体的な構造について説明する。図３は、本実施形態の液晶表示装置の画素部の具体的な構造を示す図である。図３（ａ）は、１つの画素部１００に着目して示した平面図であり、図３（ｂ）は、図３（ａ）に示すＡ−Ａ′断面図である。
【００４４】図３に示すように、本実施形態の薄膜トランジスタＴは、いわゆる逆スタガ型の構造を有しており、ガラス基板１０上に成形されたゲート電極１３と、このゲート電極１３上に形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に形成されたチャネル領域１８と、このチャネル領域１８上に形成されたソース／ドレイン領域２２を備えている。
【００４５】また、上述した薄膜トランジスタＴと、走査線（ゲート線）１２、容量線１４、画素電極２４、データ線（ソース線）２６のそれぞれを含んで、液晶表示装置の画素を駆動する画素回路１００が構成されている。また、本実施形態では、薄膜トランジスタＴのゲート電極１３は、ゲート線１２と一体に形成されている。ゲート線１２及びゲート電極１３の形成方法については後述する。
【００４６】一方のソース／ドレイン領域２２は、接続部２８を介して画素電極２４と接続されている。画素電極２４は、液晶ＬＣに電圧を印加するためのものである。また、他方のソース／ドレイン領域２２は、接続部２８を介してデータ線２６と接続されている。容量線１４は、液晶層の充電電荷をより安定に保持するための蓄積容量を形成するためのものであり、画素電極２４の下層に形成されている。
【００４７】また、ソース／ドレイン領域２２、画素電極２４、データ線２６のそれぞれの周囲を取り囲むようにして、ポリイミド膜２０による壁（バンク）が形成されている。このポリイミド膜２０は、ソース／ドレイン領域２２、画素電極２４、データ線２６のそれぞれを形成する際に用いるものであり、その詳細については後述する。
【００４８】このような画素部１００をガラス基板１０上にマトリクス状に形成することによりアレイ基板が構成される。そして、このアレイ基板と、カラーフィルタ（ＣＦ）が設けられた対向基板のそれぞれに対して配向膜形成などの表面処理を行った後に両者を貼り合わせて、アレイ基板と対向基板の間に液晶材を注入し、駆動回路やバックライトなどを取り付けることにより液晶表示装置が完成する。液晶表示装置の具体例については後述する。
【００４９】次に、本実施形態の薄膜トランジスタ及びこの薄膜トランジスタを含んで構成される画素回路の製造方法について詳細に説明する。図４〜図９は、本実施形態の製造方法について説明する説明図である。
【００５０】（ゲート線、ゲート電極及び容量線の形成工程）図４は、ゲート線、ゲート電極及び容量線の形成工程を説明する図である。図４（ａ）はガラス基板１０を上面側から見た平面図を示し、図４（ｂ）は図４（ａ）に示すＢ−Ｂ’断面を示している。
【００５１】図４に示すように、ガラス基板１０上の所定位置に、液滴吐出法によって、ゲート線１２及びゲート電極１３を一体に形成するとともに、容量線１４を形成する。具体的には、ガラス基板１０の上面に、ある程度の一様な撥液性を持たせる。次に、ガラス基板１０の上面に対して、導電性微粒子を含有する溶液を吐出し、ゲート線１２、ゲート電極１３及び容量線１４のそれぞれを描画する。その後、溶液が塗布されたガラス基板１０に熱処理を行うことにより、ゲート線１２、ゲート電極１３及び容量線１４が形成される。
【００５２】ここで、導電性微粒子としては、金、銀、銅、パラジウム、ニッケルのいずれかを含有する金属微粒子や、導電性ポリマーや超電導体の微粒子などが考えられる。本実施形態では、これらの導電性微粒子を有機溶媒に分散させて生成した溶液を用いる。微粒子を分散させるために、微粒子表面に有機物などをコーティングして使うこともできる。また、ガラス基板１０に塗布するにあたり、溶媒への分散のしやすさと液滴吐出法の適用の観点から、微粒子の粒径は０．１μ以下であることが好ましい。
【００５３】例えば、粒径が０．０１μｍ程度の銀の微粒子を含有するペースト（分散溶媒としてα−テルピネオールを使用）をトルエンで希釈し、粘度が８ｃＰ程度となるようにして溶液を用いることにより、幅２０μｍ、厚さ０．５μｍ、抵抗率２μΩｃｍのゲート線１２及びゲート電極１３を形成することが可能である。
【００５４】なお、ゲート線１２等の形成領域の周囲を囲む壁（バンク）を形成した後に溶液の吐出を行うか、あるいは、ガラス基板１０の上面に対する撥液処理に加えて、ゲート線１２等の形成領域に対して親液処理を行った後に溶液の吐出を行うようにしてもよい。これらの方法により、ゲート線１２等の形成領域へ塗布された溶液の広がりを抑制し、ゲート線１２等の形状をより精度よく形成することが可能になる。」
　
（ｉ）「【００５９】（ポリイミド膜によるバンクの形成工程）図６は、ポリイミド膜によるバンク（壁）の形成工程を説明する図である。図６（ａ）はガラス基板１０を上面側から見た平面図を示し、図６（ｂ）は図６（ａ）に示すＤ−Ｄ′断面を示している。
【００６０】図６に示すように、ガラス基板１０等の上面に、所定形状の開口部ａ１、ａ２、ａ３、ａ４を有するポリイミド膜２０を形成する。具体的には、ポリイミド膜２０に設けられている開口部ａ１は、後の工程において画素電極２４が形成されるべき領域を露出するように形成される。これにより、画素電極２４の形成領域の外周にポリイミド膜２０によるバンクが形成される。
【００６１】開口部ａ２は、後の工程においてデータ線２６が形成されるべき領域を露出するように形成される。これにより、データ線２６の形成領域の周囲に、ポリイミド膜２０によるバンクが形成される。同様に、開口部ａ３、ａ４は、後の工程において、薄膜トランジスタＴのソース／ドレイン領域２２が形成されるべき領域を露出するように形成される。これにより、ソース／ドレイン領域２２の形成領域の周囲に、ポリイミド膜２０によるバンクが形成される。
【００６２】このようなポリイミド膜２０は、例えば、ガラス基板１０の上面全体に感光性のポリイミド溶剤を塗布して乾燥させた後に開口部ａ１〜ａ４のそれぞれに対応する領域を露光、現像して除去し（ポリイミド溶剤がポジ型の場合）、その後３００℃〜４００℃程度の温度で焼成することによって形成することができる。また、ポリイミド膜２０は、０．５〜１０μｍ程度の厚さに形成することが好適である。
【００６３】（ソース／ドレイン領域の形成工程）図７は、ソース／ドレイン領域の形成工程を説明する図である。図７（ａ）はガラス基板１０を上面側から見た平面図を示し、図７（ｂ）は図７（ａ）に示すＥ−Ｅ′断面図を示している。
【００６４】図７に示すように、ポリイミド膜２０に設けられた開口部ａ３、ａ４（図６参照）の内側に、ドーパントが高濃度にドーピングされたされた非晶質シリコン膜からなるソース／ドレイン領域２２を形成する。本実施形態では、ソース／ドレイン領域２２は、液滴吐出法を用いて形成される。
【００６５】具体的には、まず、リンなどの５族元素あるいはホウ素などの３族元素を含有する物質をドーパント源として添加したケイ素化合物を含有する溶液、または、それらの元素（リン、ホウ素等）で変性されたケイ素化合物と変性されていないケイ素化合物とを含有する溶液を液滴吐出ヘッドから吐出し、開口部ａ３、ａ４の内部に充填する。以下、このようなケイ素化合物を含有する溶液を「シリコン溶液」と称することとする。
【００６６】次に、開口部ａ３、ａ４のそれぞれに充填したシリコン溶液を乾燥させて、その後、３００℃〜４００℃程度の温度で焼成する。これら一連の処理は、窒素などの不活性ガスの雰囲気中で行われる。これにより、ポリイミド膜２０によって形成されるバンクに周囲を囲まれた開口部ａ３、ａ４の内部に、ドーパント（ドナー又はアクセプタ）が高濃度にドーピングされた非晶質シリコン膜からなるソース／ドレイン領域２２が形成される。」
　
（ｊ）「【００６９】（画素電極の形成工程）図８は、画素電極の形成工程を説明する図である。図８（ａ）はガラス基板１０を上面側から見た平面図を示し、図８（ｂ）は図８（ａ）に示すＦ−Ｆ′断面図を示している。
【００７０】図８に示すように、ポリイミド膜２０に設けられた開口部ａ１（図６参照）の内側に、ＩＴＯ（Indium Tin Oxide）膜からなる画素電極２４を形成する。本実施形態では、画素電極２４についても液滴吐出法を用いて形成される。具体的には、塗布型のＩＴＯ溶液を液滴吐出ヘッドから吐出して開口部ａ１の内部に充填し、その後、乾燥処理及び熱処理を行う。これにより、ポリイミド膜２０によるバンクに周囲を囲まれた開口部ａ１の内部に画素電極２４が形成される。
【００７１】例えば、一般的なＩＴＯ塗布液を開口部ａ１に充填した後に、１６０℃の空気雰囲気中で５分間乾燥させ、その後に、４００℃の空気雰囲気中で６０分間の熱処理を行うことにより、厚さ１５００Å程度の画素電極２４を形成することが可能である。
【００７２】（データ線の形成工程）図９は、データ線の形成工程を説明する図である。図９（ａ）はガラス基板１０を上面側から見た平面図を示し、図９（ｂ）は図９（ａ）に示すＧ−Ｇ′断面図を示している。
【００７３】図９に示すように、ポリイミド壁２０に設けられた開口部ａ２（図６参照）の内側にデータ線２６を形成する。本実施形態では、データ線２６についても液滴吐出法を用いて形成される。具体的には、上述したゲート線１２の場合と同様の金属超微粒子を有機溶剤に分散させた溶液を液滴吐出ヘッドから吐出して開口部ａ２の内部に充填し、その後、乾燥及び熱処理を行う。これにより、ポリイミド膜２０によるバンクに周囲を囲まれた開口部ａ２の内部に、データ線２６が形成される。
【００７４】その後、ソース／ドレイン領域２２と画素電極２４の間、及びソース／ドレイン領域２２とデータ線２６の間の電気的接続を図るための接続部２８を形成する。この接続部２８についても、データ線２６と同様にして形成することが可能である。これにより、上述した図３に示した本実施形態の薄膜トランジスタＴと、これを含んで構成される画素部１００が完成する。また、必要に応じて、画素部１００の上面に酸化シリコン膜などによる保護膜を形成してもよい。
【００７５】なお、画素電極の形成工程とデータ線の形成工程を部分的に併合することも可能である。この場合には、塗布型のＩＴＯ溶液を開口部ａ１の内側に充填した後に、乾燥処理および熱処理を行うより先に、金属超微粒子を有機溶剤に分散させて生成した溶液を開口部ａ２の内部に充填し、その後、ＩＴＯ溶液及び金属溶液のそれぞれに対する乾燥処理及び熱処理を同時に行うようにすればよい。
【００７６】このように、本実施形態の製造方法は、画素部を構成する一部の要素（ソース／ドレイン領域２２、画素電極２４、データ線２６）の領域の外周を壁で囲むポリイミド膜２０を形成し、このポリイミド膜２０による壁によって囲まれた領域に液体材料を塗布して薄膜を成膜することにより、画素部を構成する一部の要素を形成している。これにより、ＣＶＤ法やスパッタリング法などの気相堆積法とフォトリソグラフィ法を組み合わせた従来プロセスを用いる回数を少なくして製造時間の短縮化を図ることが可能となる。また、ポリイミド膜２０による壁（バンク）を設けていることから、液体材料を塗布する範囲を必要最小限の範囲に抑えることができるので原料の使用効率を高めることが可能となり、エッチングの回数も少なくなることから廃棄物の量を削減することが可能となる。したがって、製造コストを低減することが可能となる」
　
（ウ）引用例１記載の発明の認定
　引用例１の上記記載事項（ｃ）及び引用例１の第１図(a)ないし(g)から、引用例１の「ゲート電極」、「ゲートバスライン」及び「ドレインバスライン」は、「基板」の同一面上に形成されていることは明らかである。
　したがって、引用例１の上記記載事項（ａ）ないし（ｃ）から、引用例１には次の発明が記載されていると認めることができる。
　
「基板上にゲートバスラインとドレインバスラインとがマトリックス状に形成され、前記ゲートバスラインと接続されたゲート電極を有する薄膜電界効果型トランジスタが形成され、各々の前記薄膜電界効果型トランジスタには画素電極が接続された、アクティブマトリックス型液晶ディスプレイに用いる薄膜電界効果型トランジスタ素子アレイの製造方法において、
前記ドレインバスラインが前記ゲートバスラインとの交差部付近において分離されて島状化されるように、前記基板の同一面上に、同一の金属膜からなる前記ゲート電極、前記ゲートバスライン、前記ドレインバスラインを形成する工程、
前記ドレインバスラインと前記ゲートバスラインとの前記交差部付近の前記ゲートバスライン上及び前記ゲート電極上に、ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成する工程、
透明導電膜により、前記画素電極、前記薄膜電界効果型トランジスタのドレイン電極、前記前記薄膜電界効果型トランジスタのソース電極、及び、前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する工程、
を備えた、アクティブマトリックス型液晶ディスプレイに用いる薄膜電界効果型トランジスタ素子アレイの製造方法。」（以下、「引用発明１」という。）
　
（エ）本願補正発明と引用発明１の一致点及び相違点の認定
ａ　引用発明１の「ゲートバスラインとドレインバスラインとがマトリックス状に」なり、かつ、「前記ドレインバスラインが前記ゲートバスラインとの交差部付近において分離されて島状化されるように」、「基板の同一面上に」、「前記ゲート電極、前記ゲートバスライン、前記ドレインバスラインを形成する工程」は、本願補正発明の「第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程」に相当する。
　
ｂ　本願補正発明には、「前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程」と記載されつつ、「前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成する」こと、及び、「前記第２工程では、前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ゲート線の一部であるゲート電極上とに形成する」ことが記載されていることに照らすと、本願補正発明の「第２工程」において「絶縁膜と半導体膜とからなる積層部」が「形成」される「前記配線の一部上」における「前記配線」とは、「第１方向」の「配線」及び「第２方向」の「配線」のうち「交差部」において分断されていない「配線」、すなわち、「ゲート線」を意味し、本願補正発明の「第２工程」において「絶縁膜と半導体膜とからなる積層部」が「形成」される「前記配線の一部上」とは、「前記ゲート線の一部であるゲート電極上」を意味すると解するのが相当である。
　すると、引用発明１の「前記ゲートバスラインと接続されたゲート電極」、「ＳｉＮｘ膜」、「ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜」は、それぞれ、本願補正発明の「前記配線の一部」、「絶縁膜」、「半導体膜」に相当し、引用発明１の「ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島」は、本願補正発明の「絶縁膜と半導体膜とからなる積層部」に相当する。
　したがって、引用発明１の「前記ドレインバスラインと前記ゲートバスラインとの前記交差部付近の前記ゲートバスライン上及び」「前記ゲートバスラインと接続された」「前記ゲート電極上に、ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成する工程」は、本願補正発明の「前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程」に相当する。
　
ｃ　上記第２の２（２）イ（エ）ｂで述べたとおり、引用発明１の「ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島」は、本願補正発明の「絶縁膜と半導体膜とからなる積層部」に相当することを踏まえると、引用発明１の「透明導電膜により」、「前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する」ことは、本願補正発明の「前記積層部上に前記分断された配線を電気的に連結させる導電層」「を形成する」ことに相当する。
　また、引用発明１の製造方法によって製造される物は「アクティブマトリックス型液晶ディスプレイに用いる薄膜電界効果型トランジスタ素子アレイ」であるから、引用発明１の「ドレインバスライン」と「画素電極」とは「前記薄膜電界効果型トランジスタのドレイン電極」、「ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜」、「前記薄膜電界効果型トランジスタのソース電極」を介して電気的に接続されることは、アクティブマトリックス型ディスプレイの分野における本願出願時の技術常識に照らし自明である。すると、引用発明１の「前記薄膜電界効果型トランジスタのドレイン電極」、「ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜」、「前記薄膜電界効果型トランジスタのソース電極」を介して「ドレインバスライン」と電気的に接続される「画素電極」「を形成する」ことは、本願補正発明の「前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程」に相当する。
　したがって、引用発明１の「透明導電膜により、前記画素電極、前記薄膜電界効果型トランジスタのドレイン電極、前記前記薄膜電界効果型トランジスタのソース電極、及び、前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する工程」は、本願補正発明の「前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程」に相当する。
　
ｄ　引用発明１の「ゲートバスラインとドレインバスライン」と、本願補正発明の「前記配線が、ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からな」ることとは、「前記配線が、ソース線と、ゲート線と、からな」る点で一致する。
　また、引用発明１の「基板の同一面上に、同一の金属膜からなる前記ゲート電極、前記ゲートバスライン、前記ドレインバスラインを形成する」ことと、本願補正発明の「これらソース線、ゲート線、容量線が、前記基板の同一面上に形成され」ることとは、「これらソース線、ゲート線が、前記基板の同一面上に形成され」る点で一致する。
　
ｅ　引用発明１の「ゲートバスラインとドレインバスラインとがマトリックス状に」なり、かつ、「前記ドレインバスラインが前記ゲートバスラインとの交差部付近において分離されて島状化されるように」、「基板の同一面上に」、「前記ゲート電極、前記ゲートバスライン、前記ドレインバスラインを形成」することと、本願補正発明の「前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成するとともに、前記ソース線、ゲート線、及び容量線を、インクジェット法を用いて前記基板上のバンクにより形成された領域に該バンクとほぼ等しい高さに形成」することとは、「前記第１工程では、前記ソース線を、前記ゲート線と交差する前記交差部において、ゲート線と接触しないように分断した状態に形成」する点で一致する。
　
ｆ　引用発明１の「前記ゲートバスラインと接続された」「ゲート電極上」は、本願補正発明の「前記ゲート線の一部であるゲート電極上」に相当する。また、上記第２の２（２）イ（エ）ｂで述べたとおり、引用発明１の「ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島」は、本願補正発明の「絶縁膜と半導体膜とからなる積層部」に相当する。
　したがって、引用発明１の「前記ドレインバスラインと前記ゲートバスラインとの前記交差部付近の前記ゲートバスライン上及び」「前記ゲートバスラインと接続された」「前記ゲート電極上に、ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成」することと、本願補正発明の「前記第２工程では、前記積層部を、前記ゲート線及び前記容量線と前記ソース線とのそれぞれの前記交差部上と前記ゲート線の一部であるゲート電極上とに形成するとともに、これら交差部及びゲート電極を形成する前記バンク上にも形成」することとは、「前記第２工程では、前記積層部を、前記ゲート線と前記ソース線との前記交差部上と前記ゲート線の一部であるゲート電極上とに形成」する点で一致する。
　
ｇ　引用発明１の「アクティブマトリックス型液晶ディスプレイに用いる薄膜電界効果型トランジスタ素子アレイの製造方法」は、本願補正発明の「アクティブマトリクス基板の製造方法」に相当する。
　
ｈ　以上から、本願補正発明と引用発明１とは、
　
「第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、からなり、
　これらソース線、ゲート線が、前記基板の同一面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線と交差する前記交差部において、ゲート線と接触しないように分断した状態に形成し、
　前記第２工程では、前記積層部を、前記ゲート線と前記ソース線との前記交差部上と前記ゲート線の一部であるゲート電極上とに形成することを特徴とするアクティブマトリクス基板の製造方法。」
　
である点で一致し、以下の点で相違する。
　
〈相違点１〉
　本願補正発明の「配線」は「ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からな」り、前記「容量線」が前記「ソース線、ゲート線」と「基板の同一面上に形成され」、前記「ソース線」は前記「ソース線」と前記「容量線」との「交差部」においても「分断」されているのに対し、引用発明１には前記「ゲート線に沿って略直線状に伸びる容量線」を備えているとの限定がない点。
　
〈相違点２〉
　本願補正発明の「第１工程」では、「前記ソース線、ゲート線、及び容量線」からなる「配線」は「インクジェット法を用いて前記基板上のバンクにより形成された領域に該バンクとほぼ等しい高さに形成」されるのに対し、引用発明１にはこのような限定がない点。
　
〈相違点３〉
　本願補正発明の「第２工程」では、「前記積層部」を「前記容量線と前記ソース線」との「交差部上」にも形成するとともに、「第３工程」では、「前記容量線と前記ソース線」との「交差部上」に「形成」された「積層部上」にも「前記分断された」「ソース線」「を電気的に連結させる導電層」を形成するのに対し、引用発明１にはこのような限定がない点。
　
〈相違点４〉
　本願補正発明の「第２工程」では、「前記積層部」を「これら交差部及びゲート電極を形成する前記バンク上にも形成」するのに対し、引用発明１にはこのような限定がない点。
　
〈相違点５〉
　本願補正発明の「第３工程」では、「前記導電層及び前記画素電極を、インクジェット法を用いて形成する」のに対し、引用発明１の「透明導電膜により、前記画素電極、前記薄膜電界効果型トランジスタのドレイン電極、前記前記薄膜電界効果型トランジスタのソース電極、及び、前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する工程」では、「前記画素電極、」「及び、前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する」ことを「インクジェット法を用いて」行うとの限定がない点。
　
（オ）相違点についての判断
ａ　相違点１について
　引用例２には、液晶表示装置に用いられるアクティブマトリクス基板において、ゲート電極、ゲート配線及び信号配線と同時に前記ゲート配線に沿って略直線上に伸びる容量配線を形成するとともに、前記ゲート電極、前記ゲート配線、前記信号配線及び前記容量配線を同時に形成する際、前記ゲート配線及び前記容量配線と前記信号配線とのそれぞれの交差部において前記信号配線が分断されるようにする旨記載されている（特に、引用例２の上記記載事項（ｄ）ないし（ｆ）、図１〜２，７〜８を参照。）。
　すると、引用例２の上記記載に基づいて、引用発明１の「ゲート電極」、「ゲートバスライン」、「ドレインバスライン」を形成する際に同時に前記「ゲートバスライン」に沿って略直線上に伸びる容量配線を形成して、引用発明１の前記「ゲート電極」、前記「ゲートバスライン」、前記「ドレインバスライン」が形成された「基板」の面と「同一面上」に前記容量配線を形成するとともに、前記容量配線と前記「ドレインバスライン」との交差部においても前記「ドレインバスライン」が分断されるようにすることは、当業者にとって容易に想到し得る。
　したがって、上記相違点１に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　
ｂ　相違点２について
　引用例３には、液晶表示装置に用いられるアクティブマトリクス基板の製造方法において、インクジェット法によって、ゲート線、ゲート電極、容量線及びデータ線を、バンクの開口部に前記バンクとほぼ等しい高さに形成する旨記載されている（特に、引用例３の上記記載事項（ｈ）の段落【００３９】、【００５０】〜【００５１】、【００５４】、上記記載事項（ｊ）の段落【００７２】〜【００７３】を参照。）。
　すると、上記第２の２（２）イ（オ）ａで述べたように、引用発明１の「ゲート電極」、「ゲートバスライン」、「ドレインバスライン」が形成された「基板」の面と「同一面上」に前記「ゲートバスライン」に沿って略直線上に伸びる容量配線を形成する際、引用発明１の前記「ゲート電極」、前記「ゲートバスライン」及び前記「ドレインバスライン」並びに前記容量配線を、引用例３の上記記載に基づいて、インクジェット法により形成することは、当業者にとって容易に想到し得る。
　したがって、上記相違点２に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　
ｃ　相違点３について
　引用発明１の「ゲートバスライン」と「ドレインバスライン」との「交差部付近」で「ドレインバスライン」が「分離されて島状化され」るとともに、「前記ドレインバスラインと前記ゲートバスラインとの前記交差部付近の前記ゲートバスライン上」「に、ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成」し、「透明導電膜により、」「前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する」のは、前記「ゲートバスライン」と前記「ドレインバスライン」との「交差部付近」で前記「ゲートバスライン」と前記「ドレインバスライン」とが短絡することを防ぎつつ、「交差部付近において分離されて島状化され」た前記「ドレインバスライン」を前記「接続配線部」により接続するためであることは、技術常識に照らし明らかである。
　そして、上記第２の２（２）イ（オ）ａで述べたとおり、引用発明１の「ゲート電極」、「ゲートバスライン」、「ドレインバスライン」が形成された「基板」の面と「同一面上」に前記「ゲートバスライン」に沿って略直線上に伸びる容量配線を形成するとともに、前記容量配線と前記「ドレインバスライン」との交差部においても前記「ドレインバスライン」が分断されるようにすると、前記容量配線と前記「ドレインバスライン」との交差部においても、前記容量配線と前記「ゲートバスライン」との交差部と同様に、前記容量配線と前記「ドレインバスライン」との短絡を防ぎつつ、前記容量配線と前記「ドレインバスライン」と「交差部付近において分離されて島状化され」た「ドレインバスライン」を接続する必要があることは、当業者にとって自明である。
　したがって、上記第２の２（２）イ（オ）ａで述べたとおり、引用発明１の「ゲート電極」、「ゲートバスライン」、「ドレインバスライン」が形成された「基板」の面と「同一面上」に前記「ゲートバスライン」に沿って略直線上に伸びる容量配線を形成するとともに、前記容量配線と前記「ドレインバスライン」との交差部においても前記「ドレインバスライン」が分断されるようにする際、前記容量配線と前記「ドレインバスライン」との交差部の前記容量配線上にも「ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成」するとともに、「前記ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を覆いかつ前記島状化されたドレインバスラインを接続するように接続配線部を形成する」ようにすることは、当業者にとって容易に想到し得る。
　したがって、上記相違点３に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　
ｄ　相違点４について
　引用例３には、形成したバンクを除去する旨の記載はない。また、引用例３の上記記載事項（ｇ）の段落【０００５】ないし【０００９】の課題についての記載に照らすと、引用例３では、形成したバンクをエッチング等により除去して、廃棄物の量を増やしたり工程を増やしてコストを増加させたりすることを敢えてしようとはしないことは明らかである。
　すると、上記第２の２（２）イ（オ）ｂで述べたとおり、引用発明１の前記「ゲート電極」、前記「ゲートバスライン」及び前記「ドレインバスライン」並びに前記容量配線を、引用例３の記載に基づいてバンクを用いて液滴吐出法により形成する際、前記「ゲート電極」及び前記「ゲートバスライン」並びに前記容量配線を形成するためのバンクを除去しないで、前記バンクの上に「ＳｉＮｘ膜、ａ−Ｓｉ：Ｈ膜、ｎ＋−ａ−Ｓｉ：Ｈ膜の島を形成」するようにすることは、当業者にとって容易に想到し得る。
　したがって、上記相違点４に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　
ｅ　相違点５について
　引用例３には、液晶表示装置に用いられるアクティブマトリクス基板の製造方法において、データ線及び画素電極をインクジェット法によって形成する旨記載されている（特に、引用例３の上記記載事項（ｈ）の段落【００３９】、上記記載事項（ｊ）の段落【００６９】〜【００７３】を参照。）。
　すると、引用発明１の「島状化されたドレインバスライン」とともにドレインバスラインを構成する「接続配線部」及び「画素電極」を、引用例３の上記記載に基づいて、インクジェット法により形成することは、当業者にとって容易に想到し得る。
　したがって、上記相違点５に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　
（カ）本願補正発明の独立特許要件の判断
　以上のとおり、引用発明１に上記相違点１ないし５に係る本願補正発明の発明特定事項を採用することは、当業者にとって想到容易である。
　また、本願補正発明の効果も、引用例１ないし３に記載された発明から当業者が予測し得る程度のものに過ぎない。
　したがって、本願補正発明は引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
ウ　むすび
　以上検討したとおり、本件補正は、特許法第１７条の２第４項に違反するから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。また、仮に、本件補正が同項第２号に掲げる「特許請求の範囲の減縮」を目的とする補正に該当するとしても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記補正の却下の決定の結論のとおり決定する。
　
　
第３　本件審判請求についての判断
１　本願発明の認定
　本件補正が却下されたから、平成１９年１２月１７日付けの手続補正により補正された明細書、特許請求の範囲及び図面に基づいて審理すると、本願の請求項１に係る発明は、平成１９年１２月１７日付けで補正された特許請求の範囲の【請求項１】に記載された事項によって特定される次のとおりのものと認める。
　
「第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からなり、
　これらソース線、ゲート線、容量線が、前記基板の同一平面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線及び前記容量線と交差する前記交差部において、ゲート線及び容量線と接触しないように分断した状態に形成することを特徴とするアクティブマトリクス基板の製造方法。」（以下、「本願発明」という。）
　
２　引用刊行物の記載事項及び引用例１記載の発明の認定
　原査定の拒絶理由に引用され、本願の出願前に頒布された刊行物である引用例１ないし３には、上記第２の２（２）イ（イ）に摘記したとおりの事項が記載されており、引用例１に記載された発明は、上記第２の２（２）イ（ウ）に記載したとおりである。
　
３　本願発明と引用発明１の一致点及び相違点の認定
　上記第２の２（２）イ（エ）で述べたことを踏まえると、本願発明と引用発明１とは、
　
「第１方向又は第２方向のいずれか一方の配線が交差部において分断された格子パターンの配線を基板上に形成する第１工程と、
　前記交差部及び前記配線の一部上に絶縁膜と半導体膜とからなる積層部を形成する第２工程と、
　前記積層部上に前記分断された配線を電気的に連結させる導電層、及び前記半導体膜を介して前記配線と電気的に接続される画素電極を形成する第３工程と、を有し、
　前記配線が、ソース線と、ゲート線と、からなり、
　これらソース線、ゲート線が、前記基板の同一平面上に形成され、
　前記第１工程では、前記ソース線を、前記ゲート線と交差する前記交差部において、ゲート線と接触しないように分断した状態に形成することを特徴とするアクティブマトリクス基板の製造方法。」
　
である点で一致し、以下の点で相違する。
　
〈相違点１’〉
　本願発明の「配線」は「ソース線と、ゲート線と、前記ゲート線に沿って略直線状に伸びる容量線と、からな」り、前記「容量線」が前記「ソース線、ゲート線」と「基板の同一面上に形成され」、前記「ソース線」は前記「ソース線」と前記「容量線」との「交差部」においても「分断」されているのに対し、引用発明１には前記「ゲート線に沿って略直線状に伸びる容量線」を備えているとの限定がない点。
　
〈相違点２’〉
　本願発明の「第２工程」では、「前記積層部」を「前記容量線と前記ソース線」との「交差部上」にも形成するとともに、「第３工程」では、「前記容量線と前記ソース線」との「交差部上」に「形成」された「積層部上」にも「前記分断された」「ソース線」「を電気的に連結させる導電層」を形成するのに対し、引用発明１にはこのような限定がない点。
　
４　本願発明の進歩性の判断
　上記相違点１’，２’は、それぞれ、本願補正発明と引用発明１との上記相違点１，３と実質的に同じである。
　そして、上記相違点１，３に係る本願補正発明の発明特定事項を採用することが当業者にとって想到容易であることは上記第２の２（２）イ（オ）ａ，ｃで述べたとおりであるから、同じ理由により、上記相違点１’，２’に係る本願発明の発明特定事項を採用することも当業者にとって想到容易である。
　また、上記相違点１’，２’に係る本願発明の発明特定事項を採用したことによる格別の作用効果を認めることもできない。
　したがって、本願発明は、引用例１ないし２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
５　むすび
　以上のとおり、本願発明は引用例１ないし２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願発明が特許を受けることができない以上、本願のその余の請求項に係る発明について検討するまでもなく、本願は、拒絶されるべきものである。
　よって、結論のとおり審決する。