(57)【特許請求の範囲】
【請求項１】
半導体基板にｎ型拡散層及びｐ型拡散層の双方を、前記ｐ型拡散層の接合深さを前記ｎ型拡散層の接合深さよりも深く設けたのち、前記半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜に前記拡散層に対するコンタクトホールを形成する際に、前記拡散層の接合深さに応じて、前記コンタクトホールの径を変えることによって、前記コンタクトホールの底部に堆積するバリヤメタル層の厚さを前記ｐ型拡散層において前記ｎ型拡散層におけるより厚く形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板にｎ型拡散層及びｐ型拡散層の双方を、前記ｐ型拡散層の接合深さを前記ｎ型拡散層の接合深さよりも深く設けたのち、前記半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜に前記拡散層に対するコンタクトホールを形成する際に、前記拡散層の接合深さに応じて、前記コンタクトホールのアスペクト比を変えることによって、前記コンタクトホールの底部に堆積するバリヤメタル層の厚さを前記ｐ型拡散層において前記ｎ型拡散層におけるより厚く形成することを特徴とする半導体装置の製造方法。
【請求項３】
上記バリヤメタル層が、Ｔｉであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、半導体集積回路装置の周辺回路を構成する絶縁ゲート電界効果型トランジスタ（ＩＧＦＥＴ）に対する低抵抗で、且つ、接合リーク電流の少ないコンタクト電極を形成するための半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路装置の周辺回路はｎチャネル型ＩＧＦＥＴとｐチャネル型ＩＧＦＥＴとを組み合わせて構成しているが、ｐチャネル型ＩＧＦＥＴにおいては、ドレイン電流を大きくするためにｐ型ソース・ドレイン領域、即ち、ｐ型拡散層の接合深さを深く形成しており、一方、ｎチャネル型ＩＧＦＥＴにおいては短チャネル効果を防止する等のためにｎ型ソース・ドレイン領域、即ち、ｎ型拡散層の接合深さを浅く形成している。
【０００３】
この場合、ｐ型拡散層及びｎ型拡散層に対するコンタクト電極は、層間絶縁膜に設けたコンタクトホールを介して形成することになるが、このコンタクトホールの径は、主にコンタクトホールのパターニングプロセスによって決められるため、コンタクト電極を設ける拡散層の接合深さによってコンタクトホールの径が変わることはなかった。
【０００４】
近年の半導体集積回路装置の集積度の向上に伴って、デザインルールが縮小し、それに伴ってコンタクトホールの径の縮小化が進んでいる一方、コンタクトホールの深さについては、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、キャパシタの三次元化が進み、深くなる傾向がある。
【０００５】
この様な深いコンタクトホールを含めて配線層を形成する場合には、通常バリヤメタルとよばれる金属層を薄く堆積させたのち、配線メタル層を堆積させて配線層を形成しているが、コンタクトホールのアスペクト比（層間絶縁膜の膜厚／コンタクトホールの直径）が高いので、コンタクトホール内に配線層が堆積しにくくなり、拡散層とコンタクトするバリヤメタル層の厚さが薄くなる傾向がある。
【０００６】
図５（ａ）参照
図５（ａ）は、従来の周辺回路部の要部断面図であり、まず、ｐ型シリコン基板３１にｐチャネル型ＩＧＦＥＴを形成するためのｎ型ウエル領域３２を形成したのち、ｐ型シリコン基板３１にｎチャネル型ＩＧＦＥＴを構成するｎ型ソース・ドレイン領域３３を形成するとともに、ｎ型ウエル領域３２にｐチャネル型ＩＧＦＥＴを構成するｐ型ソース・ドレイン領域３４を形成する。
【０００７】
次いで、ＢＰＳＧ膜等の層間絶縁膜３５を堆積したのち、通常のフォトエッチング工程によってｐ型ソース・ドレイン領域３４及びｎ型ソース・ドレイン領域３３に対するコンタクトホール３６，３７を設け、次いで、配線層の第１層目を構成するバリヤメタル層としてスパッタリング法によってｎ型シリコン層に対する仕事関数の小さなＴｉ層３８を層間絶縁膜３５の平坦部における厚さが６０ｎｍになるように堆積させたのち、配線メタル層となるＴｉＮ配線層３９を同じく３００ｎｍ堆積させてコンタクトホール３６，３７を埋め込むようにしている。
【０００８】
【発明が解決しようとする課題】
しかし、この場合、コンタクトホールの底部に堆積したＴｉ層３８の厚さｔｎ  ，ｔｐ  は、層間絶縁膜３５の平坦部における厚さより薄くなり、ｐ型ソース・ドレイン領域３４に対するコンタクト抵抗が大きくなり、トランジスタの性能が低下するという問題がある。
【０００９】
図５（ｂ）参照
コンタクト抵抗、即ち、上部配線層とｐ型シリコン基板３１に設けた拡散層との間の抵抗は、シリコン、即ち、ｐ型ソース・ドレイン領域３４及びｎ型ソース・ドレイン領域３３とＴｉ層３８とが反応して形成されるシリサイド層の厚さに依存し、シリサイド層の厚さが厚いと抵抗が下がるため、コンタクトホール３６，３７の底部に堆積するＴｉ層３８の厚さｔｎ  ，ｔｐ  を厚くすると図に示すようにコンタクト抵抗が下がることになる。
【００１０】
この場合、ｎ型ソース・ドレイン領域３３のコンタクト抵抗は、Ｔｉ層３８の仕事関数が小さいので、元々ｐ型ソース・ドレイン領域３４のコンタクト抵抗より低く、Ｔｉ層３８の層厚はあまり問題にならないが、ｐ型ソース・ドレイン領域３４の場合には、大いに問題になり、ｐチャネル型ＩＧＦＥＴの性能の低下につながる。
【００１１】
この様なｐ型ソース・ドレイン領域３４のコンタクト抵抗の増大の問題を改善するためには、コンタクトホール３６，３７の底部に堆積するＴｉ層３８の厚さｔｎ  ，ｔｐ  を厚くすれば良いが、その場合には、ｎ型ソース・ドレイン領域３３における接合リーク電流が問題となる。
【００１２】
即ち、接合リーク電流は、ｐｎ接合からｐ型シリコン基板３１表面までの距離に依存することが知られており、Ｔｉ層３８の厚さを厚くするとシリコンとの反応によって形成されるシリサイド層の厚さが厚くなることによって実質的に接合深さが浅くなり、図に示すように接合リーク電流が増大することになる。
【００１３】
この場合、ｐ型ソース・ドレイン領域３４の接合リーク電流は、接合深さが元々深いのであまり問題にならないが、接合深さが浅いｎ型ソース・ドレイン領域３３においては大いに問題となり、ｎチャネル型ＩＧＦＥＴの性能の低下につながるので、従来のようにｐ型ソース・ドレイン領域３４とｎ型ソース・ドレイン領域３３に対するコンタクトホール３６，３７の径を同じにした場合には、双方にとってのバリヤメタル層、即ち、Ｔｉ層３８の層厚を最適化することが困難になる。
【００１４】
したがって、本発明は、ｐ型拡散層のコンタクト抵抗の低減と、ｎ型拡散層の接合リーク電流の低減とを互いに独立に実現することを目的とする。
【００１５】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
（１）本発明は、半導体装置の製造方法において、半導体基板１にｎ型拡散層２及びｐ型拡散層３の双方を、ｐ型拡散層３の接合深さをｎ型拡散層２の接合深さよりも深く設けたのち、半導体基板１上に層間絶縁膜４を形成し、この層間絶縁膜４に拡散層２，３に対するコンタクトホール５，６を形成する際に、拡散層２，３の接合深さに応じてコンタクトホール５，６の径を変えることによって、コンタクトホール５，６の底部に堆積する配線層の第１層目を構成するバリヤメタル層７の厚さをｐ型拡散層３においてｎ型拡散層２におけるより厚く（ｔn ＜ｔp ）することを特徴とする。
【００１６】
この様に、ｎ型拡散層２及びｐ型拡散層３の接合深さに応じてコンタクトホール５，６の底部に堆積する配線層の第１層目を構成するバリヤメタル層７の厚さｔn ，ｔp を変えることによって、ｎ型拡散層２及びｐ型拡散層３に対するバリヤメタル層７の厚さを夫々最適化することができ、それによってｐ型拡散層３のコンタクト抵抗を低下させ、且つ、ｎ型拡散層２における接合リーク電流を低減することができる。
【００１８】
即ち、一般に、コンタクトホール５，６の底部に堆積する膜の膜厚は、コンタクトホール５，６の径に依存するので、コンタクトホール５，６の径を変えることによって、コンタクトホール５，６の底部に堆積するバリヤメタル層７の厚さｔn ，ｔp を制御することができ、それによって、ｎ型拡散層２及びｐ型拡散層３に対するバリヤメタル層７の厚さｔn ，ｔp を夫々最適化することができる。
【００１９】
（２）また、本発明は、半導体装置の製造方法において、半導体基板１にｎ型拡散層２及びｐ型拡散層３の双方を、ｐ型拡散層３の接合深さをｎ型拡散層２の接合深さよりも深く設けたのち、半導体基板１上に層間絶縁膜４を形成し、この層間絶縁膜４に拡散層２，３に対するコンタクトホール５，６を形成する際に、拡散層２，３の接合深さに応じてコンタクトホール５，６のアスペクト比を変えることによって、コンタクトホール５，６の底部に堆積する配線層の第１層目を構成するバリヤメタル層７の厚さをｐ型拡散層３においてｎ型拡散層２におけるより厚く（ｔn ＜ｔp ）することを特徴とする。
【００２０】
また、コンタクトホール５，６の底部に堆積する膜の膜厚は、コンタクトホール５，６のアスペクト比、即ち、層間絶縁膜４の層厚／コンタクトホール５，６の直径にも依存するので、コンタクトホール５，６のアスペクト比を変えることによって、コンタクトホール５，６の底部に堆積するバリヤメタル層７の厚さｔｎ  ，ｔｐ  を制御することができ、それによって、ｎ型拡散層２及びｐ型拡散層３に対するバリヤメタル層７の厚さｔｎ  ，ｔｐ  を夫々最適化することができる。
【００２３】
（３）また、本発明は、上記（１）または（２）において、バリヤメタル層７がＴｉであることを特徴とする。
【００２４】
この様に、バリヤメタル層７をｎ型拡散層２に対して仕事関数の小さなＴｉにすることによって、ｎ型拡散層２に対するコンタクト抵抗を小さくすることができるので、接合リーク電流の低減のためにｎ型拡散層２と接触するバリヤメタル層７の厚さｔn を薄くしても、コンタクト抵抗は問題にならず、また、バリヤメタル層７をＴｉにすることによって接合界面を安定にすることができる。
【００２５】
【発明の実施の形態】
ここで、本発明の実施の形態を図２乃至図４を参照して説明する。
図２（ａ）参照
まず、ｐ型シリコン基板１１にｎ型ウエル領域１２を形成したのち、ｐ型シリコン基板１１に接合深さが０．０５〜０．１５μｍ、例えば、Ａｓを加速エネルギー１５ｋｅＶで、４．０×１０１５ｃｍ−２のドーズ量でイオン注入することによって深さ０．１０μｍのｎ型ソース・ドレイン領域１３を設けてｎチャネル型ＩＧＦＥＴを形成すると共に、ｎ型ウエル領域１２内に接合深さが０．１０〜０．２５μｍ、例えば、ＢＦ＋  を加速エネルギー１５ｋｅＶで、４．０×１０１５ｃｍ−２のドーズ量でイオン注入することによって深さ０．２０μｍのｐ型ソース・ドレイン領域１４を設けてｐチャネル型ＩＧＦＥＴを形成して、周辺回路を構成する。
【００２６】
なお、この場合、移動度の小さなｐチャネル型ＩＧＦＥＴのドレイン電流を大きくするために、ｐ型ソース・ドレイン領域１４の接合深さは、ｎ型ソース・ドレイン領域１３の接合深さより深くする。
【００２７】
次いで、層間絶縁膜１５としてＢＰＳＧ膜を、例えば、厚さ２．３２μｍだけ堆積させたのち、ｎ型ソース・ドレイン領域１３及びｐ型ソース・ドレイン領域１４に対するコンタクトホールを形成するための開口部１７，１８を設けたフォトレジストマスク１６を設ける。
【００２８】
なお、この場合の開口部１７の直径ｄｐ  は０．３〜１．０μｍ、例えば、０．７２μｍとし、開口部１８の直径ｄｎ  は０．３〜１．０μｍ、例えば、０．５０μｍとし、いずれにしても、ｄｐ  ＞ｄｎ  になるようにする。
【００２９】
図２（ｂ）参照
次いで、フォトレジストマスク１６をマスクとしてドライ・エッチングを施すことにより直径が略ｄｐ  のコンタクトホール１９及び直径が略ｄｎ  のコンタクトホール２０を形成したのち、ステップカバレッジを高めるためにコリメータを用いたスパッタリング法によって、層間絶縁膜１５の平坦部における厚さが６０ｎｍとなるようにＴｉ層２１を堆積させたのち、ＣＶＤ法を用いてＴｉＮ配線層２２を同じく３００ｎｍ堆積させてコンタクトホール１９，２０を埋め込み、パターニングすることによって配線層パターンを形成する。
【００３０】
この場合、コンタクトホールの径が小さいほどコンタクトホール内へのＴｉ層２１の堆積が困難になるので、コンタクトホール１９，２０の底部に堆積したＴｉ層の厚さｔｐ  ，ｔｎ  は層間絶縁膜１５の平坦部における厚さの約８０％以下となり、コンタクトホールの径の差によってｔｐ  ＞ｔｎ  となる。
【００３１】
図３参照
図３は、上記のように形成したｐ型ソース・ドレイン領域１４、即ち、ｐ型拡散層のコンタクト抵抗のコンタクトホール径依存性を示す図であり、コンタクトホールの径が０．５μｍ、即ち、アスペクト比が４．６４（２．３２／０．５）の場合のコンタクト抵抗は約３００Ωとなり、コンタクトホールの径が０．６μｍ、即ち、アスペクト比が３．８７（２．３２／０．６）の場合のコンタクト抵抗は約２００Ω、コンタクトホールの径が０．７μｍ、即ち、アスペクト比が３．３１（２．３２／０．７）の場合のコンタクト抵抗は約１５０Ωとなり、コンタクトホールの径が大きくなるにしたがって、即ち、アスペクト比が小さくなるにしたがってコンタクトホール１９の底部に堆積するＴｉ層２１の厚さｔｐ  が厚くなるので、コンタクト抵抗は小さくなる。
【００３２】
なお、図において、Ｃｏｌｌｉ−Ｔｉは、Ｔｉ層２１をコリメータを用いたスパッタリング法によって堆積させたことを示している。
【００３３】
図４参照
図４は、上記のように形成したｎ型ソース・ドレイン領域１３、即ち、ｎ型拡散層の接合リーク電流のコンタクトホール径依存性を示す図であり、コンタクトホールの径が０．５μｍ、即ち、アスペクト比が４．６４の場合の接合リーク電流は約、１０−１０  Ａ、即ち、約１００ｐＡとなり、コンタクトホールの径が０．６μｍ、即ち、アスペクト比が３．８７の場合の接合リーク電流も約１００ｐＡと変わらず、コンタクトホールの径が０．７μｍ、即ち、アスペクト比が３．３１の場合の接合リーク電流は約１０−９Ａ、即ち、１．０ｎＡとなり、コンタクトホールの径が大きくなるにしたがって、即ち、アスペクト比が小さくなるにしたがってコンタクトホール２０の底部に堆積するＴｉ層２１の厚さｔｎ  が厚くなるので、接合リーク電流は急激に大きくなる。
【００３４】
したがって、上記の実施の形態のように、ｐ型ソース・ドレイン領域１４に対するコンタクトホール１９の直径を０．７２μｍ、即ち、アスペクト比を３．３１とすることにより、コンタクト抵抗を２００Ωと小さくすることができ、一方、ｎ型ソース・ドレイン領域１３に対するコンタクトホール２０の直径を０．５０μｍ、即ち、アスペクト比を４．６４とすることにより、接合リーク電流を１００ｐＡにすることができる。
【００３５】
なお、このアスペクト比は、製造工程におけるマージンを持たせるために、なるべく小さめに、即ち、層間絶縁膜の厚さが一定であるならば、コンタクトホール１９，２０の径を比較的大きく設定することが望ましい。
【００３６】
この様に、拡散層の接合深さ、或いは、導電型に応じて、コンタクトホールのアスペクト比が変わるように、コンタクトホールの径を設計データ上変えておくことにより、低いコンタクト抵抗のｐチャネル型ＩＧＦＥＴ及び低い接合リーク電流のｎチャネル型ＩＧＦＥＴを同じ配線層の形成工程により形成することができる。
【００３７】
また、上記の実施の形態においては、配線層として、Ｔｉ／ＴｉＮ構造を用いているが、Ｔｉ／ＴｉＮ／Ｗの三層構造としても良い。
なお、バリヤメタルとしてＴｉＮ層を用いた場合には、ｐ型拡散層に対するコンタクトが安定して取れないという問題が生ずる。
【００３８】
また、上記の実施の形態においては、層間絶縁膜１５の厚さが一定の値、即ち、２．３２μｍであるものとして説明しているため、コンタクトホール１９，２０の底部に堆積するＴｉ層２１の層厚を制御するためにコンタクトホール１９，２０の直径を制御しているが、層間絶縁膜１５の厚さが局所的に異なる場合には、ｎ型ソース・ドレイン領域１３に対するコンタクトホール２０のアスペクト比が、ｐ型ソース・ドレイン領域１４に対するコンタクトホール１９のアスペクト比より大きくなるように、層間絶縁膜１５の厚さに応じてコンタクトホール１９，２０の直径を変える必要がある。
【００３９】
また、上記の実施の形態においては、接合深さの浅いｎ型拡散層と接合深さの深いｐ型拡散層を対象にしているが、層間絶縁膜の厚さが局所的に異なる場合には、同じ導電型で同じ深さの拡散層にも適用できるものであり、アスペクト比がほぼ同じになるように、層間絶縁膜の厚さに応じてコンタクトホールの直径を変えれば良い。
【００４０】
さらに、上記の実施の形態の説明においては、周辺回路を構成するＩＧＦＥＴとして説明しているが、周辺回路を構成するＩＧＦＥＴに限られるものではなく、且つ、ＩＧＦＥＴ以外にバイポーラトランジスタのコンタクト電極の形成工程にも適用できるものである。
【００４１】
【発明の効果】
本発明によれば、コンタクトホールのアスペクト比を拡散層の接合深さによって制御し、ｐ型拡散層にコンタクトするバリヤメタル層を厚く、且つ、ｎ型拡散層にコンタクトするバリヤメタル層を薄く形成しているので、同じ配線層の形成工程によってｐチャネル型ＩＧＦＥＴのコンタクト抵抗を小さく、且つ、ｎチャネル型ＩＧＦＥＴの接合リーク電流を小さくすることができ、半導体集積回路装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の説明図である。
【図３】ｐ型拡散層のコンタクト抵抗のコンタクトホール径依存性の説明図である。
【図４】ｎ型拡散層の接合リーク電流のコンタクトホール径依存性の説明図である。
【図５】従来のコンタクト電極の説明図である。
【符号の説明】
１  半導体基板
２  ｎ型拡散層
３  ｐ型拡散層
４  層間絶縁膜
５  コンタクトホール
６  コンタクトホール
７  バリヤメタル層
８  配線メタル層
１１  ｐ型シリコン基板
１２  ｎ型ウエル領域
１３  ｎ型ソース・ドレイン領域
１４  ｐ型ソース・ドレイン領域
１５  層間絶縁膜
１６  フォトレジストマスク
１７  開口部
１８  開口部
１９  コンタクトホール
２０  コンタクトホール
２１  Ｔｉ層
２２  ＴｉＮ配線層
３１  ｐ型シリコン基板
３２  ｎ型ウエル領域
３３  ｎ型ソース・ドレイン領域
３４  ｐ型ソース・ドレイン領域
３５  層間絶縁膜
３６  コンタクトホール
３７  コンタクトホール
３８  Ｔｉ層
３９  ＴｉＮ配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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