(57)【特許請求の範囲】
【請求項１】
選択信号を出力するｎ（ｎは，２以上の整数である。）個のデコーダと；
カラム線の状態に応じて切断されるヒューズを備えたｎ個のヒューズブロックと；
ｎ＋ｍ（ｍは，１以上の整数である。）個の冗長制御回路から成る冗長制御回路群であって，ｋ＋ｍ（ｋは，１以上ｎ以下の整数である。）番目の冗長制御回路が，前記ｎ個のヒューズブロックによって，前記ｎ個のデコーダのうちｋ番目のデコーダから出力される選択信号またはｋ＋ｍ番目のデコーダから出力される選択信号のいずれか一方を選択しｎ＋ｍ本の各カラム線に供給する，冗長制御回路群と；
を含むカラム線デコーダ回路を備え，
前記ｎ個のヒューズブロックは，少なくとも２つのグループに分けられ，前記各グループに属する前記各ヒューズブロックは，前記グループ毎にヒューズドライバに直列に接続され，前記グループ毎にカラム線方向に段配置されたことを特徴とする，半導体記憶装置。
【請求項２】
選択信号を出力するｎ（ｎは，２以上の整数である。）個の第１デコーダと；
カラム線の状態に応じて切断されるヒューズを備えたｎ個のヒューズブロックと；
ｎ＋ｍ（ｍは，１以上の整数である。）個の冗長制御回路から成る冗長制御回路群であって，ｋ＋ｍ（ｋは，１以上ｎ以下の整数である。）番目の冗長制御回路が，前記ｎ個のヒューズブロックによって，前記ｎ個の第１デコーダのうちｋ番目の第１デコーダから出力される選択信号またはｋ＋ｍ番目の第１デコーダから出力される選択信号のいずれか一方を選択する，冗長制御回路群と；
前記各冗長制御回路によって選択された前記選択信号を２以上のカラム線から成るｎ＋ｍ個の各カラム線群に供給するｎ＋ｍ個の第２デコーダ部と；
を含むカラム線デコーダ回路を備え，
前記ｎ個のヒューズブロックは，少なくとも２つのグループに分けられ，前記各グループに属する前記各ヒューズブロックは，前記グループ毎にヒューズドライバに直列に接続され，前記グループ毎にカラム線方向に段配置されたことを特徴とする，半導体記憶装置。
【請求項３】
前記各第２デコーダ部は，２以上のカラム線それぞれに対応する２以上の第２デコーダを含むことを特徴とする，請求項２に記載の半導体記憶装置。
【請求項４】
前記各カラム線群を構成する２以上の各カラム線は，ワード線方向に連続して配置されていることを特徴とする，請求項２または３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体記憶装置にかかり，特に，冗長救済機能を有するデコーダ回路が備えられた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
通常，ＤＲＡＭ等の半導体記憶装置には，歩留りを向上させるために，ＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）を用いたカラム冗長回路またはシフト型冗長回路が備えられている。このうち，シフト型冗長回路は，ＡＴＤを用いたカラム冗長回路に比べて回路構成が簡素であり，カラム線がアクティブとなるまでの時間が短い等の特徴を有している。
【０００３】
シフト型冗長回路を有する従来の半導体記憶装置について図６を用いて説明する。従来の半導体記憶装置としてのＤＲＡＭは，カラムデコーダ回路ＣＤ１，メモリセルサブアレイＭＣＡ，およびセンスアンプサブアレイＳＡＡを含む構成である。なお，シフト型冗長回路は，カラムデコーダ回路ＣＤ１の一部として構成されている。
【０００４】
メモリセルサブアレイＭＣＡは，複数のメモリセルＭＣｉｊ（ｉ＝０，１，・・・ｊ＝０，１，・・・，２５５）を備えている。各メモリセルＭＣｉｊは，複数のワード線ＷＬ［０］，ＷＬ［１］，・・・，ＷＬ［ｉ］，・・・と複数の相補のビット線対ＢＬ［０］／ＢＬｂ［０］，ＢＬ［１］／ＢＬｂ［１］，・・・，ＢＬ［ｊ］／ＢＬｂ［ｊ］，・・・，ＢＬ［２５５］／ＢＬｂ［２５５］に接続され各交点にマトリックス状に配置されている。
【０００５】
各メモリセルＭＣｉｊは，Ｎ型トランジスタ（図示せず。）とキャパシタ（図示せず。）から構成されたいわゆる１トランジスタ型であり，Ｎ型トランジスタのゲートはワード線ＷＬ［ｉ］に接続され，ドレインはビット線ＢＬ［ｊ］に接続され，ソースはキャパシタの一端に接続されている。各メモリセルＭＣｉｊを構成するキャパシタの他端には，ＤＲＡＭの電源電圧Ｖｃｃと基板電圧Ｖｓｓとの中間にあたる電圧が印加されている。
【０００６】
メモリセルサブアレイＭＣＡに隣接して配置されているセンスアンプサブアレイＳＡＡは，複数のセンスアンプＳＡ［０］，ＳＡ［１］，・・・，ＳＡ［２５５］，および，複数のデータ転送回路ＤＴ［０］，ＤＴ［１］，・・・，ＤＴ［２５５］を備えている。ビット線対ＢＬ［ｊ］／ＢＬｂ［ｊ］は，センスアンプＳＡ［ｋ］（ｋ＝０，１，・・・，２５５）を介してデータ転送回路ＤＴ［ｋ］に接続され，さらにデータ転送回路ＤＴ［ｋ］は，データバス対ＬＤＢ／ＬＤＢｂおよびカラム線ＣＬ［ｋ］に接続されている。
【０００７】
図６に示した従来の半導体記憶装置としてのＤＲＡＭの動作について説明する。ワード線ＷＬ［ｉ］が選択されると，ワード線ＷＬ［ｉ］に接続されているメモリセルＭＣｉｊに電荷として格納されているデータがビット線ＢＬ［ｊ］に出力され，ビット線対ＢＬ［ｊ］／ＢＬｂ［ｊ］に電位差が生じる。センスアンプＳＡ［ｋ］は，ビット線対ＢＬ［ｊ］／ＢＬｂ［ｊ］の電位差を検知し増幅する。
【０００８】
カラムデコーダ回路ＣＤ１によってカラム線ＣＬ［ｋ］が選択され電源電圧Ｖｃｃとされた場合，カラム線ＣＬ［ｋ］に接続されているデータ転送回路ＤＴ［ｋ］はオン状態となり，ビット線対ＢＬ［ｊ］／ＢＬｂ［ｊ］とデータバス対ＬＤＢ／ＬＤＢｂが導通することになる。これによって，センスアンプＳＡ［ｋ］によって増幅されたデータは，データバス対ＬＤＢ／ＬＤＢｂに転送される。このようにして，メモリセルＭＣｉｊからのデータ読み出し動作が行われる。なお，図６に示した従来のＤＲＡＭには，予備用のカラム線ＣＬｒが備えられている。
【０００９】
次に，カラムデコーダ回路ＣＤ１の構成を図７に基づき説明する。カラムデコーダ回路ＣＤ１は，ヒューズブロックＦＢ［０］，・・・，ＦＢ［ｋ］，ＦＢ［ｋ＋１］，・・・，ＦＢ［２５５］，デコーダＤ［０］，・・・，Ｄ［ｋ］，Ｄ［ｋ＋１］，・・・，Ｄ［２５５］，冗長制御回路ＲＬ［０］，・・・，ＲＬ［ｋ］，ＲＬ［ｋ＋１］，・・・，ＲＬ［２５５］，ＲＬｒ，カラム線ドライバＤＶ１［０］，・・・，ＤＶ１［ｋ］，ＤＶ１［ｋ＋１］，・・・，ＤＶ１［２５５］，ＤＶ１ｒ，ヒューズドライバＦＤＶ，およびプリチャージ回路ＰＣを有する。
【００１０】
ヒューズブロックＦＢ［ｋ］は，独立した２本のヒューズＦＵ０［ｋ］，ＦＵ１［ｋ］を備えている。ヒューズＦＵ０［ｋ］，ヒューズＦＵ１［ｋ］は，それぞれ，ヒューズノードＦ０［ｋ＋１］，ヒューズノードＦ１［ｋ＋１］を介して冗長制御回路ＲＬ［ｋ］に接続されている。また，ヒューズＦＵ０［ｋ］およびヒューズＦＵ１［ｋ］はそれぞれ，ヒューズノードＦ０［ｋ＋１］およびヒューズノードＦ１［ｋ＋１］を介して，隣接するヒューズブロックＦＢ［ｋ＋１］に属するヒューズＦＵ０［ｋ＋１］およびヒューズＦＵ１［ｋ＋１］に接続されている。このように，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］に属するヒューズＦＵ０［０］〜ＦＵ０［２５５］，ＦＵ１［０］〜ＦＵ１［２５５］は，カラムデコーダ回路ＣＤ１全体にわたりワード線ＷＬ方向に直列に接続されている。
【００１１】
デコーダＤ［ｋ］は，入力カラムアドレス信号ＰＹ７６，ＰＹ５３，ＰＹ２１，ＰＹ０が入力される４入力ＮＡＮＤゲートである。デコーダＤ［ｋ］の出力端子は，冗長制御回路ＲＬ［ｋ］およびこれに隣接する冗長制御回路ＲＬ［ｋ＋１］に接続されており，これら冗長制御回路ＲＬ［ｋ］，ＲＬ［ｋ＋１］には，デコーダＤ［ｋ］の出力信号ＹＤ［ｋ＋１］が入力される。入力カラムアドレス信号ＰＹ７６，ＰＹ５３，ＰＹ２１，ＰＹ０は，プリデコード信号である。入力カラムアドレス信号ＰＹ７６は，アドレス６，７をプリデコードした信号であり，４ビット幅を有する。入力カラムアドレス信号ＰＹ５３は，アドレス３〜５をプリデコードした信号であり，８ビット幅を有する。入力カラムアドレス信号ＰＹ２１は，アドレス１，２をプリデコードした信号であり，４ビット幅を有する。入力カラムアドレス信号ＰＹ０は，アドレス０をプリデコードした信号であり，２ビット幅を有する。例えば，入力カラムアドレス信号ＰＹ７６の４ビットのうち最下位ビットは，デコーダＤ［０］，Ｄ［４］，Ｄ［８］，・・・，Ｄ［２５２］に入力され，第２ビットは，デコーダＤ［１］，Ｄ［５］，Ｄ［９］，・・・，Ｄ［２５３］に入力され，第３ビットは，デコーダＤ［２］，Ｄ［６］，Ｄ［１０］，・・・，Ｄ［２５４］に入力され，最上位ビットは，デコーダＤ［３］，Ｄ［７］，Ｄ［１１］，・・・，Ｄ［２５５］に入力される。同様に，入力カラムアドレス信号ＰＹ５３，ＰＹ２１，ＰＹ０の各ビットは，順に各デコーダＤ［０］〜Ｄ［２５５］に入力される。この構成によって，カラムアドレスに対応した１つのデコーダＤ［ｋ］が選択されることになる。なお，以下プリデコードされた信号を入力カラムアドレス信号として説明する。
【００１２】
冗長制御回路ＲＬ［ｋ−１］（図示せず。），冗長制御回路ＲＬ［ｋ］，および冗長制御回路ＲＬ［ｋ＋１］は，ワード線ＷＬ方向に多段に配置されており，冗長制御回路ＲＬ［ｋ−１］から出力される冗長選択信号ＲＥ［ｋ］，ＲＥｂ［ｋ］は，冗長制御回路ＲＬ［ｋ］に入力され，冗長制御回路ＲＬ［ｋ］から出力される冗長選択信号ＲＥ［ｋ＋１］，ＲＥｂ［ｋ＋１］は，冗長制御回路ＲＬ［ｋ＋１］に入力される。そして，冗長制御回路ＲＬ［ｋ］は，ノードＤＥＣ［ｋ］を介して，カラム線ＣＬ［ｋ］を駆動するカラム線ドライバＤＶ１［ｋ］と接続されている。
【００１３】
冗長制御回路ＲＬ［０］に入力される冗長選択信号ＲＥ［０］は，基板電圧Ｖｓｓとされ，冗長選択信号ＲＥｂ［０］は，電源電圧Ｖｃｃとされている。
【００１４】
予備用の冗長制御回路ＲＬｒは，冗長制御回路ＲＬ［２５５］から出力される冗長選択信号ＲＥｒ，ＲＥｒｂ，および，デコーダＤ［２５５］からの出力信号ＹＤｒが入力されるように構成されている。そして，冗長制御回路ＲＬｒは，ノードＤＥＣｒを介して，予備用のカラム線ＣＬｒを駆動するカラム線ドライバＤＶ１ｒに接続されている。
【００１５】
プリチャージ回路ＰＣは，ヒューズノードＦ０ｃ，Ｆ１ｃを介して，カラム線ＣＬ［２５５］に対応するヒューズブロックＦＢ［２５５］に接続されている。プリチャージ回路ＰＣは，入力ロウアドレス信号ＰＸ０，ＰＸ１が基板電圧Ｖｓｓであれば，ヒューズＦＵ０［０］〜ＦＵ０［２５５］およびヒューズＦＵ１［０］〜ＦＵ１［２５５］を電源電圧Ｖｃｃに充電する。
【００１６】
ヒューズドライバＦＤＶは，カラム線ＣＬ［０］に対応するヒューズブロックＦＢ［０］に隣接して配置されており，入力ロウアドレス信号ＰＸ０，ＰＸ１が入力されるように構成されている。ヒューズドライバＦＤＶの出力は，ヒューズノードＦ１［０］，Ｆ０［０］を介してヒューズブロックＦＢ［０］に接続されている。ヒューズドライバＦＤＶは，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃの場合にヒューズＦＵ０［０］〜ＦＵ０［２５５］を基板電圧Ｖｓｓとし，入力ロウアドレス信号ＰＸ１が電源電圧Ｖｃｃの場合にヒューズＦＵ１［０］〜ＦＵ１［２５５］基板電圧Ｖｓｓとする。
【００１７】
次に，従来のＤＲＡＭのカラム線不良に対する冗長救済動作について説明する。図８は，（ａ）全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常であった場合と，（ｂ）カラム線ＣＬ［ｋ］が不良であった場合のカラムデコーダ回路ＣＤ１の状態を示すものである。ここで，説明容易化のため冗長制御回路ＲＬ［０］〜ＲＬ［２５５］は，それぞれ，スイッチＳＷ［０］〜ＳＷ［２５５］にモデル化されている。
【００１８】
全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常な場合は，ヒューズボックスＦＢ［０］〜ＦＢ［２５５］に属するヒューズＦＵ０［ｋ］およびヒューズＦＵ１［ｋ］は切断されず，図８の（ａ）に示すように，全てのスイッチＳＷ［０］〜ＳＷ［２５５］は，Ｎ端子に接続される。したがって，デコーダＤ［０］〜Ｄ［２５５］の出力信号ＹＤ［０］〜ＹＤ［２５５］はそれぞれ，カラム線ＣＬ［０］〜ＣＬ［２５５］に供給されることになる。
【００１９】
これに対して，カラム線ＣＬ［ｋ］が不良であって，その他のカラム線ＣＬ［０］〜ＣＬ［ｋ−１］，ＣＬ［ｋ＋１］〜ＣＬ［２５５］が正常な場合は，ヒューズブロックＦＢ［ｋ］に属するヒューズＦＵ０［ｋ］が切断され，図８の（ｂ）に示すように，スイッチＳＷ［０］〜ＳＷ［ｋ−１］は，Ｎ端子に接続され，スイッチＳＷ［ｋ］〜ＳＷ［２５５］は，Ｒ端子に接続される。したがって，デコーダＤ［０］〜Ｄ［ｋ−１］の出力信号ＹＤ［０］〜ＹＤ［ｋ−１］はそれぞれ，カラム線ＣＬ［０］〜ＣＬ［ｋ−１］に供給され，デコーダＤ［ｋ］〜Ｄ［２５４］の出力信号ＹＤ［ｋ］〜ＹＤ［２５４］はそれぞれ，カラム線ＣＬ［ｋ］〜ＣＬ［２５５］に供給され，最上位のデコーダＤ［２５５］の出力信号ＹＤ［２５５］は，予備用のカラム線ＣＬｒに供給されることになる。このように，デコーダＤ［ｋ］から上位のデコーダＤ［ｋ］〜Ｄ［２５５］は，本来のカラム線ＣＬ［ｋ］〜ＣＬ［２５５］ではなく，一つずつ上位のカラム線ＣＬ［ｋ＋１］〜ＣＬ［２５５］および予備用のカラム線ＣＬｒにシフトして接続されることになり，カラム線ＣＬ［ｋ］の不良が冗長救済されることになる。
【００２０】
【発明が解決しようとする課題】
ところで，従来の半導体記憶装置によれば，図７に示すように，カラムデコーダ回路ＣＤ１に備えられたヒューズブロックＦＢ［０］〜ＦＢ［２５５］とカラム線ドライバＤＶ１［０］〜ＤＶ１［２５５］は同数であり，かつ，それぞれがワード線ＷＬ方向に１例に配置されていることから，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］のピッチとカラム線ドライバＤＶ１［０］〜ＤＶ１［２５５］のピッチは等しくなる。また，カラム線ドライバＤＶ１［０］〜ＤＶ１［２５５］のピッチは，カラム線ＣＬ［０］〜ＣＬ［２５５］のピッチに等しく，結果的に従来の半導体記憶装置におけるヒューズブロックＦＢ［０］〜ＦＢ［２５５］とカラム線ＣＬ［０］〜ＣＬ［２５５］は等しいピッチでレイアウトされていた。
【００２１】
従来の半導体集積回路において，大容量化，高集積化のためにメモリセルのサイズを縮小させ，レイアウトピッチを狭める場合，カラム線ＣＬ［０］〜ＣＬ［２５５］のピッチをあわせて狭める必要が生じるため，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］のピッチも狭まってしまう。ところが，例えば，ヒューズブロックＦＢ［ｋ］に備えられた各ヒューズＦＵ０［ｋ］，ＦＵ１［ｋ］をレーザリペア装置等によって安定的に切断するためには，ヒューズブロックＦＢ［ｋ］とこれに隣接するヒューズブロックＦＢ［ｋ−１］，ＦＢ［ｋ＋１］との間隔を広くとることが必要である。つまり，従来の半導体記憶装置によれば，大容量化，高集積化を進めるに従い，ヒューズの切断不良が発生しやすくなり，その結果として製品歩留まりが悪化するおそれがあった。
【００２２】
また，従来の半導体記憶装置によれば，カラムデコーダ回路ＣＤ１による冗長救済において，例えばカラム線ＣＬ［ｋ］が不良であった場合，隣接するカラム線ＣＬ［ｋ＋１］と置換されることになる。しかしながら，隣接する２本のカラム線ＣＬ［ｋ］，ＣＬ［ｋ＋１］が不良であった場合は，冗長救済が不可能とされていた。
【００２３】
本発明は，上記のような問題点に鑑みてなされたものであり，第１の目的は，隣接したカラム線がともに不良であっても冗長救済することが可能な半導体記憶装置を提供することにある。
【００２４】
本発明の第２の目的は，大容量化，高集積化された場合であっても，安定的にカラム線の不良を冗長救済することが可能な半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，冗長救済機能を有するカラム線デコーダ回路が備えられた半導体記憶装置が提供される。そして，このカラム線デコーダ回路は，選択信号を出力するｎ（ｎは，２以上の整数である。）個の第１デコーダと，カラム線の状態に応じて切断されるヒューズを備えたｎ個のヒューズブロックと，ｎ＋１個の冗長制御回路から成る冗長制御回路群であって，ｋ＋１（ｋは，１以上ｎ以下の整数である。）番目の冗長制御回路が，ｎ個のヒューズブロックによって，ｎ個の第１デコーダのうちｋ番目の第１デコーダから出力される選択信号またはｋ＋１番目の第１デコーダから出力される選択信号のいずれか一方を選択する，冗長制御回路群と，各冗長制御回路によって選択された選択信号を２以上のカラム線から成るｎ＋１個の各カラム線群に供給するｎ＋１個の第２デコーダ部とを含むことを特徴としている。
【００２６】
かかる構成によれば，あるカラム線群に属する２以上のカラム線をともに他のカラム線群に属する２以上のカラム線に置き換えることが可能となる。各カラム線群を構成する２以上の各カラム線がワード線方向に連続して配置されている場合には，カラム線の不良が連続して発生した場合，すなわち隣接するカラム線が同時に不良となった場合であっても，このカラム線不良を冗長救済することが可能となる。
【００２７】
また，２以上のカラム線それぞれに対応する２以上の第２デコーダによって各第２デコーダ部を構成することが好ましい。そして，ＮＡＮＤゲート，ＡＮＤゲート等の論理ゲートによって各第２デコーダを構成することも可能である。
【００２８】
上記課題を解決するために，本発明の第２の観点によれば，選択信号を出力するｎ（ｎは，２以上の整数である。）個のデコーダと，カラム線の状態に応じて切断されるヒューズを備えたｎ個のヒューズブロックと，ｎ＋ｍ（ｍは，１以上の整数である。）個の冗長制御回路から成る冗長制御回路群であって，ｋ＋ｍ（ｋは，１以上ｎ以下の整数である。）番目の冗長制御回路が，ｎ個のヒューズブロックによって，ｎ個のデコーダのうちｋ番目のデコーダから出力される選択信号またはｋ＋ｍ番目のデコーダから出力される選択信号のいずれか一方を選択しｎ＋ｍ本の各カラム線に供給する，冗長制御回路群とを含むカラム線デコーダ回路を備えたことを特徴とする半導体記憶装置が提供される。
【００２９】
かかる構成によれば，ｎ＋ｍ本のカラム線のうちｋ番目のカラム線をｋ＋ｍ番目のカラム線に置換させることが可能となる。したがって，カラム線の不良発生パターンに応じた冗長救済が可能となる。例えば，連続２本のカラム線が不良になる確率が高い場合には，ｍ＝２として，不良となったｋ番目のカラム線およびｋ＋１番目のカラム線をそれぞれｋ＋２番目，ｋ＋３番目のカラム線と置き換え，さらに，ｋ＋２番目以降のカラム線をそれぞれ，ｋ＋４番目以降のカラム線に置き換えることが好ましい。
【００３０】
そして，ｎ個のヒューズブロックをカラム線方向に少なくとも２段に配置すれば，ヒューズブロックについて，カラム線に直交するワード線方向のスペースが拡大することになる。したがって，ヒューズブロックに備えられたヒューズの切断が確実化される。
【００３１】
上記課題を解決するために，本発明の第３の観点によれば，選択信号を出力するｎ（ｎは，２以上の整数である。）個の第１デコーダと，カラム線の状態に応じて切断されるヒューズを備えたｎ個のヒューズブロックと，ｎ＋ｍ（ｍは，１以上の整数である。）個の冗長制御回路から成る冗長制御回路群であって，ｋ＋ｍ（ｋは，１以上ｎ以下の整数である。）番目の冗長制御回路が，ｎ個のヒューズブロックによって，ｎ個の第１デコーダのうちｋ番目の第１デコーダから出力される選択信号またはｋ＋ｍ番目の第１デコーダから出力される選択信号のいずれか一方を選択する，冗長制御回路群と，各冗長制御回路によって選択された選択信号を２以上のカラム線から成るｎ＋ｍ個の各カラム線群に供給するｎ＋ｍ個の第２デコーダ部とを含むカラム線デコーダ回路を備えたことを特徴とする，半導体記憶装置が提供される。
【００３２】
かかる構成によれば，ｎ＋ｍ個のカラム線群のうちｋ番目のカラム線群をｋ＋ｍ番目のカラム線群に置換させることが可能となる。各カラム線群を構成する２以上の各カラム線がワード線方向に連続して配置されている場合には，カラム線の不良が連続して発生した場合，すなわち隣接するカラム線が同時に不良となった場合であっても，このカラム線不良を冗長救済することが可能となる。
【００３３】
また，２以上のカラム線それぞれに対応する２以上の第２デコーダによって各第２デコーダ部を構成することが好ましい。そして，ＮＡＮＤゲート，ＡＮＤゲート等の論理ゲートによって各第２デコーダを構成することも可能である。
【００３４】
ｎ個のヒューズブロックをカラム線方向に少なくとも２段に配置すれば，ヒューズブロックについて，カラム線に直交するワード線方向のスペースが拡大することになる。したがって，ヒューズブロックに備えられたヒューズの切断が確実化される。
【００３５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００３６】
（第１の実施の形態）
本発明の第１の実施の形態にかかる半導体記憶装置は，図６に示した従来の半導体記憶装置に対して，カラムデコーダ回路ＣＤ１がカラムデコーダ回路ＣＤ１１に置き換えられた構成を有するものである。
【００３７】
第１の実施の形態にかかる半導体記憶装置に備えられたカラムデコーダ回路ＣＤ１１を図１に示す。カラムデコーダ回路ＣＤ１１は，ヒューズブロックＦＢ［０］，・・・，ＦＢ［ｋ］，・・・，ＦＢ［１２７］，第１デコーダＤＡ［０］，・・・，ＤＡ［ｋ］，・・・，ＤＡ［１２７］，冗長制御回路ＲＬ［０］，・・・，ＲＬ［ｋ］，・・・，ＲＬ［１２７］，ＲＬｒ，第２デコーダＤＢ［０］，・・・，ＤＢ［２ｋ］，・・・，ＤＢ［２５５］，ＤＢｒ［０］，ＤＢｒ［１］，カラム線ドライバＤＶ１１［０］，・・・，ＤＶ１１［２ｋ］，・・・，ＤＶ１１［２５５］，ＤＶ１１ｒ［０］，ＤＶ１１ｒ［１］，ヒューズドライバＦＤＶ，およびプリチャージ回路ＰＣを有する。
【００３８】
ヒューズブロックＦＢ［ｋ］は，独立した２本のヒューズＦＵ０［ｋ］，ＦＵ１［ｋ］を備えている。ヒューズＦＵ０［ｋ］，ヒューズＦＵ１［ｋ］はそれぞれ，ヒューズノードＦ０［ｋ＋１］，ヒューズノードＦ１［ｋ＋１］を介して冗長制御回路ＲＬ［ｋ］に接続されている。また，ヒューズＦＵ０［ｋ］およびヒューズＦＵ１［ｋ］はそれぞれ，ヒューズノードＦ０［ｋ＋１］およびヒューズノードＦ１［ｋ＋１］を介して，隣接するヒューズブロックＦＢ［ｋ＋１］に属するヒューズＦＵ０［ｋ＋１］およびヒューズＦＵ１［ｋ＋１］に接続されている。このように，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］に属するヒューズＦＵ０［０］〜ＦＵ０［１２７］，ＦＵ１［０］〜ＦＵ１［１２７］は，カラムデコーダ回路ＣＤ１１全体にわたりワード線ＷＬ方向に直列に接続されている。
【００３９】
第１デコーダＤＡ［ｋ］は，入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１が入力される３入力ＮＡＮＤゲートである。第１デコーダＤＡ［ｋ］の出力端子は，冗長制御回路ＲＬ［ｋ］および冗長制御回路ＲＬ［ｋ＋１］に接続されており，これら冗長制御回路ＲＬ［ｋ］，ＲＬ［ｋ＋１］には，第１デコーダＤＡ［ｋ］の出力信号ＹＤ［ｋ＋１］が入力される。
【００４０】
また，冗長制御回路ＲＬ［ｋ−１］（図示せず。），冗長制御回路ＲＬ［ｋ］，および冗長制御回路ＲＬ［ｋ＋１］は，ワード線ＷＬの方向に多段に配置されている。冗長制御回路ＲＬ［ｋ−１］から出力される冗長選択信号ＲＥ［ｋ］，ＲＥｂ［ｋ］は，冗長制御回路ＲＬ［ｋ］に入力され，冗長制御回路ＲＬ［ｋ］から出力される冗長選択信号ＲＥ［ｋ＋１］，ＲＥｂ［ｋ＋１］は，冗長制御回路ＲＬ［ｋ＋１］に入力される。そして，冗長制御回路ＲＬ［ｋ］は，ノードＤＥＣ［ｋ］を介して，第２デコーダＤＢ［２ｋ］，ＤＢ［２ｋ＋１］に接続されている。
【００４１】
第２デコーダＤＢ［２ｋ］，ＤＢ［２ｋ＋１］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣ［ｋ］が接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢ［２ｋ］の出力端子は，カラム線ＣＬ［２ｋ］を駆動するカラム線ドライバＤＶ１１［２ｋ］と接続され，第２デコーダＤＢ［２ｋ＋１］の出力端子は，カラム線ＣＬ［２ｋ＋１］を駆動するカラム線ドライバＤＶ１１［２ｋ＋１］と接続されている。
【００４２】
冗長制御回路ＲＬ［０］に入力される冗長選択信号ＲＥ［０］は，基板電圧Ｖｓｓとされ，冗長選択信号ＲＥｂ［０］は，電源電圧Ｖｃｃとされている。
【００４３】
予備用の冗長制御回路ＲＬｒは，冗長制御回路ＲＬ［１２７］から出力される冗長選択信号ＲＥｒ，ＲＥｒｂ，および，第１デコーダＤＡ［１２７］からの出力信号ＹＤｒが入力されるように構成されている。そして，冗長制御回路ＲＬｒは，ノードＤＥＣｒを介して，第２デコーダＤＢｒ［０］，ＤＢｒ［１］に接続されている。
【００４４】
第２デコーダＤＢｒ［０］，ＤＢｒ［１］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣｒが接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢｒ［０］の出力端子は，予備用のカラム線ＣＬｒ［０］を駆動するカラム線ドライバＤＶ１１ｒ［０］と接続され，第２デコーダＤＢｒ［１］の出力端子は，予備用のカラム線ＣＬｒ［１］を駆動するカラム線ドライバＤＶ１１ｒ［１］と接続されている。
【００４５】
プリチャージ回路ＰＣは，ヒューズノードＦ０ｃ，Ｆ１ｃを介して，カラム線ＣＬ［２５５］およびカラム線ＣＬ［２５４］に対応するヒューズブロックＦＢ［１２７］に接続されている。プリチャージ回路ＰＣは，入力ロウアドレス信号ＰＸ０，ＰＸ１が基板電圧ＶｓｓであればヒューズＦＵ０［０］〜ＦＵ［１２７］およびヒューズＦＵ１［０］〜ＦＵ１［１２７］を電源電圧Ｖｃｃに充電する。
【００４６】
ヒューズドライバＦＤＶは，カラム線ＣＬ［０］およびカラム線ＣＬ［１］に対応するヒューズブロックＦＢ［０］に隣接して配置されており，入力ロウアドレス信号ＰＸ０，ＰＸ１が入力されるように構成されている。ヒューズドライバＦＤＶの出力は，ヒューズノードＦ１［０］，Ｆ０［０］を介してヒューズブロックＦＢ［０］に接続されている。ヒューズドライバＦＤＶは，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃの場合にヒューズＦＵ０［０］〜ＦＵ０［１２７］を基板電圧Ｖｓｓとし，入力ロウアドレス信号ＰＸ１が電源電圧Ｖｃｃの場合にヒューズＦＵ１［０］〜ＦＵ１［１２７］を基板電圧Ｖｓｓとする。
【００４７】
次に，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］，および，冗長制御回路ＲＬ［０］〜ＲＬ［１２７］，ＲＬｒの回路構成を説明する。ここでは，ヒューズブロックＦＢ［ｋ−１］，ＦＢ［ｋ］，ＦＢ［ｋ＋１］，および，冗長制御回路ＲＬ［ｋ−１］，ＲＬ［ｋ］，ＲＬ［ｋ＋１］の回路構成を図２に代表的に示す。
【００４８】
ヒューズブロックＦＢ［ｋ］は，２本のヒューズＦＵ１［ｋ］，ＦＵ０［ｋ］を有しており，このヒューズＦＵ１［ｋ］，ＦＵ０［ｋ］を切断することによって不良カラム線の冗長救済が可能となる。
【００４９】
ヒューズブロックＦＢ［ｋ］に属するヒューズＦＵ１［ｋ］，ＦＵ０［ｋ］の各一端は，ヒューズノードＦ１［ｋ＋１］，Ｆ０［ｋ＋１］を介して，隣接するヒューズブロックＦＢ［ｋ＋１］に属するヒューズＦＵ１［ｋ＋１］，ＦＵ０［ｋ＋１］に接続されており，ヒューズブロックＦＢ［ｋ］に属するヒューズＦＵ１［ｋ］，ＦＵ０［ｋ］の各他端は，ヒューズノードＦ１［ｋ］，Ｆ０［ｋ］を介して，隣接するヒューズブロックＦＢ［ｋ−１］に属するヒューズＦＵ１［ｋ−１］，ＦＵ０［ｋ−１］に接続されている。
【００５０】
第１デコーダＤＡ［ｋ］は，３つの入力端子それぞれに入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１が入力され，出力端子から出力信号ＹＤ［ｋ＋１］を出力する３入力ＮＡＮＤゲートである。
【００５１】
冗長制御回路ＲＬ［ｋ］は，ヒューズデコーダＦＤ［ｋ］，インバータＲＩＮＶ［ｋ］，ＤＩＮＶ［ｋ］，トランスファゲートＴＧａ［ｋ］，ＴＧｂ［ｋ］，およびＰ型トランジスタＴＲａ［ｋ］，ＴＲｂ［ｋ］から構成されている。
【００５２】
ヒューズデコーダＦＤ［ｋ］は，各入力端子がヒューズノードＦ０［ｋ＋１］，Ｆ１［ｋ＋１］に接続された２入力ＮＡＮＤゲートである。
【００５３】
インバータＲＩＮＶ［ｋ］は，ヒューズデコーダＦＤ［ｋ］から出力された冗長選択信号ＲＥｂ［ｋ＋１］が入力され，冗長選択信号ＲＥ［ｋ＋１］を出力するように構成されている。
【００５４】
トランスファゲートＴＧａ［ｋ］は，Ｐ型トランジスタとＮ型トランジスタによって構成されており，Ｐ型トランジスタのソースとＮ型トランジスタのソースが接続され，Ｐ型トランジスタのドレインとＮ型トランジスタのドレインが接続されている。このＰ型トランジスタは，ゲートに冗長選択信号ＲＥｂ［ｋ］が入力されるように構成されており，このＮ型トランジスタは，ゲートに冗長選択信号ＲＥ［ｋ］が入力されるように構成されている。したがって，トランスファゲートＴＧａ［ｋ］は，冗長選択信号ＲＥｂ［ｋ］および冗長選択信号ＲＥ［ｋ］によって，第１デコーダＤＡ［ｋ−１］から出力される出力信号ＹＤ［ｋ］をノードＤＥＣｂ［ｋ］に供給するか否かを選択するように動作する。
【００５５】
トランスファゲートＴＧｂ［ｋ］は，Ｐ型トランジスタとＮ型トランジスタによって構成されており，Ｐ型トランジスタのソースとＮ型トランジスタのソースが接続され，Ｐ型トランジスタのドレインとＮ型トランジスタのドレインが接続されている。このＰ型トランジスタは，ゲートに冗長選択信号ＲＥ［ｋ＋１］が入力されるように構成されており，このＮ型トランジスタは，ゲートに冗長選択信号ＲＥｂ［ｋ＋１］が入力されるように構成されている。したがって，トランスファゲートＴＧｂ［ｋ］は，冗長選択信号ＲＥ［ｋ＋１］および冗長選択信号ＲＥｂ［ｋ＋１］によって，第１デコーダＤＡ［ｋ］から出力される出力信号ＹＤ［ｋ＋１］をノードＤＥＣｂ［ｋ］に供給するか否かを選択するように動作する。
【００５６】
Ｐ型トランジスタＴＲａ［ｋ］のソースは，電源Ｖｃｃに接続されており，このＰ型トランジスタＴＲａ［ｋ］のドレインは，Ｐ型トランジスタＴＲｂ［ｋ］のソースに接続されている。Ｐ型トランジスタＴＲｂ［ｋ］のドレインは，ノードＤＥＣｂ［ｋ］に接続されている。Ｐ型トランジスタＴＲａ［ｋ］のゲートは，同じ冗長制御回路ＲＬ［ｋ］に属するヒューズデコーダＦＤ［ｋ］の出力端子に接続されており，Ｐ型トランジスタＴＲａ［ｋ］は，ヒューズデコーダＦＤ［ｋ］が出力する冗長選択信号ＲＥｂ［ｋ＋１］によってオン／オフ制御される。一方，Ｐ型トランジスタＴＲｂ［ｋ］のゲートは，前段の冗長制御回路ＲＬ［ｋ−１］に属するインバータＲＩＮＶ［ｋ−１］の出力端子に接続されており，Ｐ型トランジスタＴＲｂ［ｋ］は，インバータＲＩＮＶ［ｋ−１］が出力する冗長選択信号ＲＥ［ｋ］によってオン／オフ制御される。
【００５７】
インバータＤＩＮＶ［ｋ］の入力端子は，ノードＤＥＣｂ［ｋ］に接続されており，インバータＤＩＮＶ［ｋ］の出力端子は，ノードＤＥＣ［ｋ］に接続されている。
【００５８】
以上のように，冗長制御回路ＲＬ［ｋ］は，隣接した冗長制御回路ＲＬ［ｋ−１］から出力される冗長選択信号ＲＥ［ｋ］，ＲＥｂ［ｋ］，および，自ら生成する冗長選択信号ＲＥ［ｋ＋１］，ＲＥｂ［ｋ＋１］に従って，第１デコーダＤＡ［ｋ−１］から出力される出力信号ＹＤ［ｋ］，または，第１デコーダＤＡ［ｋ］から出力される出力信号ＹＤ［ｋ＋１］のいずれか一方を選択し，インバータＤＩＮＶ［ｋ］を介してノードＤＥＣ［ｋ］に出力するものである。
【００５９】
次に，第１の実施の形態にかかる半導体記憶装置に備えられたカラムデコーダ回路ＣＤ１１の動作について図３を用いて説明する。
【００６０】
図３の（ａ）は，全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常である場合のカラムデコーダ回路ＣＤ１１の動作を示すタイミングチャートであり，図３の（ｂ）は，カラム線ＣＬ［０］〜ＣＬ［２５５］のうち，カラム線ＣＬ［２ｋ］またはカラム線ＣＬ［２ｋ＋１］のうち少なくとも１本が不良であった場合のカラムデコーダ回路ＣＤ１１の動作を示すタイミングチャートである。
【００６１】
図３の（ａ）の場合，すなわち，全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常である場合，全てのヒューズＦＵ０［０］〜ＦＵ０［２５５］は切断されず，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃになると，ヒューズドライバＦＤＶに対して直列に接続されている全てのヒューズノードＦ０［０］〜ＦＵ０［２５５］は，基板電圧Ｖｓｓとされる。
【００６２】
例えば，ヒューズノードＦ０［ｋ＋１］が基板電圧Ｖｓｓとなることによって，冗長制御回路ＲＬ［ｋ］に属するヒューズデコーダＦＤ［ｋ］が出力する冗長選択信号ＲＥｂ［ｋ＋１］は，電源電圧Ｖｃｃとされ，インバータＲＩＮＶ［ｋ］から出力される冗長選択信号ＲＥ［ｋ＋１］は，基板電圧Ｖｓｓとされる。これによって，トランスファゲートＴＧａ［ｋ］がオフし，トランスファゲートＴＧｂ［ｋ］がオンする。したがって，第１デコーダＤＡ［ｋ］の出力信号ＹＤ［ｋ＋１］は，ノードＤＥＣｂ［ｋ］に供給されることになる。
【００６３】
ここで，入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１によって第１デコーダＤＡ［ｋ］が選択されると，第１デコーダＤＡ［ｋ］から出力される出力信号ＹＤ［ｋ＋１］によってノードＤＥＣｂ［ｋ］は，基板電圧Ｖｓｓとされる。そして，このノードＤＥＣｂ［ｋ］に入力端子が接続されているインバータＤＩＮＶ［ｋ］によって，ノードＤＥＣ［ｋ］は電源電圧Ｖｃｃに駆動される。
【００６４】
ノードＤＥＣ［ｋ］には，図１に示すように，第２デコーダＤＢ［２ｋ］および第２デコーダ［２ｋ＋１］が接続されている。入力カラムアドレス信号ＰＹ０によってこれら第２デコーダＤＢ［２ｋ］，ＤＢ［２ｋ＋１］が選択されると，カラム線ドライバＤＶ１１［２ｋ］，ＤＶ１１［２ｋ＋１］がアクティブとなり，カラム線ＣＬ［２ｋ］，ＣＬ［２ｋ＋１］は電源電圧Ｖｃｃとされる。
【００６５】
以上が，全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常なときのカラムデコーダ回路ＣＤ１１の動作である。これに対して，例えば，カラム線ＣＬ［２ｋ］が不良である場合の動作について図３の（ｂ）に基づいて説明する。
【００６６】
まず，カラム線ＣＬ［２ｋ］の不良に対して，第１の実施の形態にかかる半導体記憶装置を冗長救済すべく，ヒューズブロックＦＢ［ｋ］に備えられたヒューズＦＵ０［ｋ］を切断する。これによって，ヒューズノードＦ０［ｋ＋１］は，ヒューズドライバＦＤＶから切り離されることになる。
【００６７】
ここで，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃになると，ヒューズドライバＦＤＶに接続されているヒューズノードＦ０［０］，Ｆ０［１］，・・・，Ｆ０［ｋ］は，基板電圧Ｖｓｓとされ，ヒューズドライバＦＤＶから切り離されたヒューズノードＦ０［ｋ＋１］，・・・，Ｆ０［１２７］，Ｆ０ｃは，プリチャージ回路によって電源電圧Ｖｃｃとされる。このため，ヒューズノードＦ０［１］，・・・，Ｆ０［ｋ］に接続されている冗長制御回路ＲＬ［０］，・・・，ＲＬ［ｋ−１］と，ヒューズノードＦ０［ｋ＋１］，・・・，Ｆ０［１２７］，Ｆ０ｃに接続されている冗長制御回路ＲＬ［ｋ］，・・・，ＲＬ［１２６］，ＲＬ［１２７］は，動作が相違することになる。
【００６８】
下位の冗長制御回路ＲＬ［０］，・・・，ＲＬ［ｋ−１］の動作は，図３の（ａ）を用いて説明した全てのカラム線ＣＬ［０］〜ＣＬ［２５５］が正常である場合と同様である。以下，上位の冗長制御回路ＲＬ［ｋ］〜ＲＬ［１２７］，ＲＬｒの動作を説明する。
【００６９】
上述のように，ヒューズＦＵ０［ｋ］が切断されることによって，ヒューズノードＦ０［ｋ＋１］は，電源電圧Ｖｃｃとされる。このため，ヒューズノードＦ０［ｋ＋１］に接続されている冗長制御回路ＲＬ［ｋ］のヒューズデコーダＦＤ［ｋ］から出力される冗長選択信号ＲＥｂ［ｋ＋１］は基板電圧Ｖｓｓとなり，インバータＲＩＮＶ［ｋ］から出力される冗長選択信号ＲＥ［ｋ＋１］は，電源電圧Ｖｃｃとなる。このように冗長選択信号ＲＥｂ［ｋ＋１］および冗長選択信号ＲＥ［ｋ＋１］の電圧レベルが設定されることによって，トランスファゲートＴＧｂ［ｋ］がオフし，トランスファゲートＴＧａ［ｋ＋１］がオンする。したがって，第１デコーダＤＡ［ｋ］から出力される出力信号ＹＤ［ｋ＋１］は，冗長制御回路ＲＬ［ｋ＋１］のノードＤＥＣｂ［ｋ＋１］に供給されることになる。
【００７０】
ここで，入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１によって第１デコーダＤＡ［ｋ］が選択されると，第１デコーダＤＡ［ｋ］から出力される出力信号ＹＤ［ｋ＋１］によって冗長制御回路ＲＬ［ｋ＋１］のノードＤＥＣｂ［ｋ＋１］は基板電圧Ｖｓｓとなる。そして，インバータＤＩＮＶ［ｋ＋１］によって，冗長制御回路ＲＬ［ｋ＋１］の出力ノードであるノードＤＥＣ［ｋ＋１］は，電源電圧Ｖｃｃとされる。
【００７１】
図１に示すように，ノードＤＥＣ［ｋ＋１］は，第２デコーダＤＢ［２ｋ＋２］および第２デコーダＤＢ［２ｋ＋３］に接続されている。入力カラムアドレス信号ＰＹ０によってこれら第２デコーダＤＢ［２ｋ＋２］，ＤＢ［２ｋ＋３］が選択されると，カラム線ドライバＤＶ１１［２ｋ＋２］，ＤＶ１１［２ｋ＋３］がアクティブとなり，カラム線ＣＬ［２ｋ＋２］，ＣＬ［２ｋ＋３］は電源電圧Ｖｃｃとされる。
【００７２】
以上のように，ヒューズＦＵ０［ｋ］が切断されない場合にカラム線ＣＬ［ｋ］，ＣＬ［ｋ＋１］を選択していた第１デコーダＤＡ［ｋ］は，ヒューズＦＵ０［ｋ］が切断されることによって，カラム線ＣＬ［ｋ＋２］，ＣＬ［ｋ＋３］を選択することになる。すなわち，不良カラム線［２ｋ］とこれに隣接するカラム線［２ｋ＋１］の２本は，それぞれカラム線ＣＬ［２ｋ＋２］，ＣＬ［２ｋ＋３］に置き換えられる。同様に，カラム線ＣＬ［２ｋ＋２］〜ＣＬ［２５３］はそれぞれ，２アドレス上位のカラム線ＣＬ［２ｋ＋４］〜ＣＬ［２５５］に置き換えられる。そして，カラム線ＣＬ［２５４］，ＣＬ［２５５］はそれぞれ，予備用のカラム線ＣＬｒ［０］，ＣＬｒ［１］に置き換えられることになる。
【００７３】
ところで，冗長制御回路ＲＬ［ｋ−１］において生成される冗長選択信号ＲＥｂ［ｋ］，ＲＥ［ｋ］は，ヒューズノードＦ０［ｋ］が基板電圧Ｖｓｓであることから，それぞれ電源電圧Ｖｃｃ，基板電圧Ｖｓｓとされる。このように冗長選択信号ＲＥｂ［ｋ］，ＲＥｂ［ｋ］の電圧レベルが設定されることによって，トランスファゲートＴＧｂ［ｋ−１］がオンし，トランスファゲートＴＧａ［ｋ］がオフする。したがって，冗長制御回路ＲＬ［ｋ］に属するノードＤＥＣｂ［ｋ］には，第１デコーダＤＡ［ｋ−１］の出力信号ＹＤ［ｋ］または第１デコーダＤＡ［ｋ］の出力信号ＹＤ［ｋ＋１］のいずれも供給されない。そして，冗長選択信号ＲＥｂ［ｋ＋１］によってＰ型トランジスタＴＲａ［ｋ］がオン状態とされ，冗長選択信号ＲＥ［ｋ］によってＰ型トランジスタＴＲｂ［ｋ］がオン状態とされるため，ノードＤＥＣｂ［ｋ］は，電源電圧Ｖｃｃとなり，インバータＤＩＮＶ［ｋ］を介して，冗長制御回路ＲＬ［ｋ］の出力ノードであるノードＤＥＣ［ｋ］は，基板電圧Ｖｓｓとされる。
【００７４】
ノードＤＥＣ［ｋ］が基板電圧Ｖｓｓであるため，第２デコーダＤＢ［２ｋ］およびインバータＤＶ１１［２ｋ］によって，不良カラム線ＣＬ［２ｋ］は基板電圧Ｖｓｓに保持され，第２デコーダＤＢ［２ｋ＋１］およびインバータＤＶ１１［２ｋ＋１］によって，カラム線ＣＬ［２ｋ＋１］も基板電圧Ｖｓｓに保持される。つまり，ヒューズＦＵ０［ｋ］が切断されることによって，不良カラム線ＣＬ［２ｋ］およびこれに隣接するカラム線ＣＬ［２ｋ＋１］は，インアクティブとされ，カラム線ＣＬ［２ｋ］の不良が冗長救済されることになる。
【００７５】
以上説明したように，本発明の第１の実施の形態にかかる半導体記憶装置によれば，２本のカラム線ＣＬ［２ｋ］，ＣＬ［２ｋ＋１］に対して，１つのヒューズブロックＦＢ［ｋ］および１つの冗長制御回路ＲＬ［ｋ］が割り当てられることになり，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］のピッチをカラム線ＣＬ［０］〜ＣＬ［２５５］のピッチの２倍とすることが可能となる。したがって，カラム線ＣＬ［０］〜ＣＬ［２５５］のピッチが狭められた場合であっても，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］は，内蔵されるヒューズを正確に切断するために十分なピッチでレイアウトされることになる。このようにスペースに余裕を持ってヒューズブロックＦＢ［０］〜ＦＢ［１２７］がレイアウトされるため，ヒューズの切断不良が最小限に抑えられ，半導体記憶装置の製品歩留まりの向上が図られる。
【００７６】
ところで，半導体記憶装置の製造工程においてカラム線ＣＬ［２ｋ］の不良が発生したとき，これに隣接するカラム線ＣＬ［２ｋ＋１］も不良となる場合がある。図７に示した従来の半導体記憶装置におけるカラムデコーダ回路ＣＤ１によれば，隣接した２本のカラム線ＣＬが不良である場合には冗長救済が不可能であった。これに対して，第１の実施の形態にかかる半導体記憶装置によれば，カラムデコーダ回路ＣＤ１１が，カラム線ＣＬ［２ｋ］とこれに隣接するカラム線ＣＬ［２ｋ＋１］をまとめてカラム線ＣＬ［２ｋ＋２］，ＣＬ［２ｋ＋３］に置き換えるため，隣接するカラム線がともに不良であっても冗長救済されることになり，より一層の製品歩留まりの向上が実現する。
【００７７】
（第２の実施の形態）
本発明の第２の実施の形態にかかる半導体記憶装置は，図６に示した従来の半導体記憶装置に対して，カラムデコーダ回路ＣＤ１がカラムデコーダ回路ＣＤ１２に置き換えられた構成を有するものである。
【００７８】
第２の実施の形態にかかる半導体記憶装置に備えられたカラムデコーダ回路ＣＤ１２を図４に示す。カラムデコーダ回路ＣＤ１２は，ヒューズブロックＦＢ［０］，・・・，ＦＢ［２ｋ］，・・・，ＦＢ［２５５］，デコーダＤ［０］，・・・，Ｄ［２ｋ］，・・・，Ｄ［２５５］，冗長制御回路ＲＬ［０］，・・・，ＲＬ［２ｋ］，・・・，ＲＬ［２５５］，ＲＬｒ［０］，ＲＬｒ［１］，カラム線ドライバＤＶ１［０］，・・・，ＤＶ１［２ｋ］，・・・，ＤＶ１［２５５］，ＤＶ１ｒ［０］，ＤＶ１ｒ［１］，ヒューズドライバＦＤＶ，およびプリチャージ回路ＰＣａ，ＰＣｂを有する。
【００７９】
ヒューズブロックＦＢ［０］〜ＦＢ［２５５］および冗長制御回路ＲＬ［０］〜ＲＬ［２５５］は，偶数列グループと奇数列グループに分けられる。偶数列グループには，ヒューズブロックＦＢ［０］，ＦＢ［２］，・・・，ＦＢ［２ｋ］，ＦＢ［２ｋ＋２］，・・・，ＦＢ［２５４］と冗長制御回路ＲＬ［０］，ＲＬ［２］，・・・，ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］，・・・，ＲＬ［２５４］が属し，奇数列グループには，ヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［２ｋ＋１］，ＦＢ［２ｋ＋３］，・・・，ＦＢ［２５５］と冗長制御回路ＲＬ［１］，ＲＬ［３］，・・・，ＲＬ［２ｋ＋１］，ＲＬ［２ｋ＋３］，・・・，ＲＬ［２５５］が属することになる。
【００８０】
偶数列グループに属するヒューズブロックＦＢ［２ｋ］は，独立した２本のヒューズＦＵ０［２ｋ］，ＦＵ１［２ｋ］を備えている。ヒューズＦＵ０［２ｋ］，ヒューズＦＵ１［２ｋ］はそれぞれ，ヒューズノードＦ０［２ｋ＋２］，ヒューズノードＦ１［２ｋ＋２］を介して冗長制御回路ＲＬ［２ｋ］に接続されている。また，ヒューズＦＵ０［２ｋ］およびヒューズＦＵ１［２ｋ］はそれぞれ，ヒューズノードＦ０［２ｋ＋２］およびヒューズノードＦ１［２ｋ＋２］を介して，隣接するヒューズブロックＦＢ［２ｋ＋２］に属するヒューズＦＵ０［２ｋ＋２］およびヒューズＦＵ１［２ｋ＋２］に接続されている。このように，偶数列グループに属する各ヒューズブロックＦＢ［０］，ＦＢ［２］，・・・，ＦＢ［２５４］に備えられたヒューズＦＵ０［０］，ＦＵ０［２］，・・・，ＦＵ０［２５４］とヒューズＦＵ１［０］，ＦＵ１［２］，・・・，ＦＵ１［２５４］は，カラムデコーダ回路ＣＤ１２全体にわたりワード線ＷＬ方向に直列に接続されている。
【００８１】
また，奇数列グループに属するヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［２５５］も同様に，それぞれ独立した２本のヒューズを備えており，各ヒューズは，カラムデコーダ回路ＣＤ１２全体にわたりワード線ＷＬ方向に直列に接続されている。そして，例えば，ヒューズブロックＦＢ［２ｋ＋３］に備えられた２本のヒューズはそれぞれ，ヒューズノードＦ０［２ｋ＋５］，ヒューズノードＦ１［２ｋ＋５］を介して冗長制御回路ＲＬ［２ｋ＋３］に接続されている。
【００８２】
デコーダＤ［２ｋ］は，入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１，ＰＹ０が入力される４入力ＮＡＮＤゲートである。デコーダＤ［２ｋ］の出力端子は，冗長制御回路ＲＬ［２ｋ］および冗長制御回路ＲＬ［２ｋ＋２］に接続されており，これら冗長制御回路ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］には，デコーダＤ［２ｋ］の出力信号ＹＤ［２ｋ＋２］が入力される。
【００８３】
偶数列グループに属する冗長制御回路ＲＬ［２ｋ−２］（図示せず。），冗長制御回路ＲＬ［２ｋ］，および冗長制御回路ＲＬ［２ｋ＋２］は，ワード線ＷＬの方向に多段に配置されており，冗長制御回路ＲＬ［２ｋ−２］から出力される冗長選択信号ＲＥ［２ｋ］，ＲＥｂ［２ｋ］は，冗長制御回路ＲＬ［２ｋ］に入力され，冗長制御回路ＲＬ［２ｋ］から出力される冗長選択信号ＲＥ［２ｋ＋２］，ＲＥｂ［２ｋ＋２］は，冗長制御回路ＲＬ［２ｋ＋２］に入力される。そして，冗長制御回路ＲＬ［２ｋ］は，ノードＤＥＣ［２ｋ］を介して，カラム線ＣＬ［２ｋ］を駆動するカラム線ドライバＤＶ１［２ｋ］に接続されている。
【００８４】
同様に，奇数列グループに属する冗長制御回路ＲＬ［２ｋ−１］（図示せず。），冗長制御回路ＲＬ［２ｋ＋１］，および冗長制御回路ＲＬ［２ｋ＋３］は，ワード線ＷＬの方向に多段に配置されており，冗長制御回路ＲＬ［２ｋ−１］から出力される冗長選択信号ＲＥ［２ｋ＋１］，ＲＥｂ［２ｋ＋１］は，冗長制御回路ＲＬ［２ｋ＋１］に入力され，冗長制御回路ＲＬ［２ｋ＋１］から出力される冗長選択信号ＲＥ［２ｋ＋３］，ＲＥｂ［２ｋ＋３］は，冗長制御回路ＲＬ［２ｋ＋３］に入力される。そして，冗長制御回路ＲＬ［２ｋ＋１］は，ノードＤＥＣ［２ｋ＋１］を介して，カラム線ＣＬ［２ｋ＋１］を駆動するカラム線ドライバＤＶ１［２ｋ＋１］に接続されている。
【００８５】
冗長制御回路ＲＬ［０］，ＲＬ［１］に入力される冗長選択信号ＲＥ［０］，ＲＥ［１］は，基板電圧Ｖｓｓとされ，冗長選択信号ＲＥｂ［０］，ＲＥｂ［１］は，電源電圧Ｖｃｃとされている。
【００８６】
予備用の冗長制御回路ＲＬｒ［０］は，冗長制御回路ＲＬ［２５４］から出力される冗長選択信号ＲＥｒ［０］，ＲＥｒｂ［０］，および，デコーダＤ［２５４］からの出力信号ＹＤｒ［０］が入力されるように構成されており，冗長制御回路ＲＬｒ［１］は，冗長制御回路ＲＬ［２５５］から出力される冗長選択信号ＲＥｒ［１］，ＲＥｒｂ［１］，および，デコーダＤ［２５５］からの出力信号ＹＤｒ［１］が入力されるように構成されている。また，冗長制御回路ＲＬｒ［０］は，ノードＤＥＣｒ［０］を介して，予備用のカラム線ＣＬｒ［０］を駆動するカラム線ドライバＤＶ１ｒ［０］に接続されており，冗長制御回路ＲＬｒ［１］は，ノードＤＥＣｒ［１］を介して，予備用のカラム線ＣＬｒ［１］を駆動するカラム線ドライバＤＶ１ｒ［１］に接続されている。
【００８７】
プリチャージ回路ＰＣａは，ヒューズノードＦ０ｃａ，Ｆ１ｃａを介して，カラム線ＣＬ［２５４］に対応するヒューズブロックＦＢ［２５４］に接続されており，プリチャージ回路ＰＣｂは，ヒューズノードＦ０ｃｂ，Ｆ１ｃｂを介して，カラム線ＣＬ［２５５］に対応するヒューズブロックＦＢ［２５５］に接続されている。プリチャージ回路ＰＣａ，ＰＣｂは，入力ロウアドレス信号ＰＸ０，ＰＸ１が基板電圧ＶｓｓであればヒューズＦＵ０［０］〜ＦＵ０［２５５］およびヒューズＦＵ１［０］〜ＦＵ１［２５５］を電源電圧Ｖｃｃに充電する。
【００８８】
ヒューズドライバＦＤＶは，カラム線ＣＬ［０］に対応するヒューズブロックＦＢ［０］およびカラム線ＣＬ［１］に対応するに対応するヒューズブロックＦＢ［１］に隣接して配置されており，入力ロウアドレス信号ＰＸ０，ＰＸ１が入力されるように構成されている。ヒューズドライバＦＤＶの出力は，ヒューズノードＦ１［０］，Ｆ０［０］を介してヒューズブロックＦＢ［０］に接続されるとともに，ヒューズノードＦ１［１］，Ｆ０［１］を介してヒューズブロックＦＢ［１］に接続されている。ヒューズドライバＦＤＶは，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃの場合にヒューズＦＵ０［０］〜ＦＵ０［２５５］を基板電圧Ｖｓｓとし，入力ロウアドレス信号ＰＸ１が電源電圧Ｖｃｃの場合にヒューズＦＵ１［０］〜ＦＵ１［２５５］を基板電圧Ｖｓｓとする。
【００８９】
以上のように，第２の実施の形態にかかる半導体記憶装置を構成するカラムデコーダ回路ＣＤ１２では，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］および冗長制御回路ＲＬ［０］〜ＲＬ［２５５］が偶数列グループと奇数列グループに分けられており，このグループ化がカラムデコーダ回路ＣＤ１２の大きな特徴である。そして，偶数列グループに属するヒューズブロックＦＢ［０］，ＦＢ［２］，・・・，ＦＢ［２ｋ］，ＦＢ［２ｋ＋２］，・・・，ＦＢ［２５４］と奇数列グループに属するヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［２ｋ＋１］，ＦＢ［２ｋ＋３］，・・・，ＦＢ［２５５］は，カラム線ＣＬ方向に２段にレイアウトされている。同様に，偶数列グループに属する冗長制御回路ＲＬ［０］，ＲＬ［２］，・・・，ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］，・・・，ＲＬ［２５４］と奇数列グループに属する冗長制御回路ＲＬ［１］，ＲＬ［３］，・・・，ＲＬ［２ｋ＋１］，ＲＬ［２ｋ＋３］，・・・，ＲＬ［２５５］もまたカラム線ＣＬ方向に２段にレイアウトされている。
【００９０】
かかる構成によれば，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］のワード線ＷＬ方向のスペースが従来と比較して２倍に拡大することになる。したがって，第１の実施の形態にかかる半導体記憶装置と同様に，カラム線ＣＬ［０］〜ＣＬ［２５５］のピッチが狭められた場合であっても，ヒューズブロックＦＢ［０］〜ＦＢ［２５５］は，内蔵されるヒューズを正確に切断するために十分なピッチでレイアウトされることになる。このようにスペースに余裕を持ってヒューズブロックＦＢ［０］〜ＦＢ［２５５］がレイアウトされるため，ヒューズの切断不良が最小限に抑えられ，半導体記憶装置の製品歩留まりの向上が図られる。
【００９１】
次に，第２の実施の形態にかかる半導体記憶装置を構成するカラムデコーダ回路ＣＤ１２の冗長救済に関する動作について説明する。
【００９２】
カラムデコーダ回路ＣＤ１２によれば，隣接する２本のカラム線ＣＬは，相互に独立して冗長救済される。具体的には，偶数列グループに属する冗長制御回路ＲＬ［２ｋ］に制御されるカラム線ＣＬ［２ｋ］は，同じく偶数列グループに属する冗長制御回路ＲＬ［２ｋ＋２］に制御されるカラム線ＣＬ［２ｋ＋２］に置換され，奇数列グループに属する冗長制御回路ＲＬ［２ｋ＋１］に制御されるカラム線ＣＬ［２ｋ＋１］は，同じく奇数列グループに属する冗長制御回路ＲＬ［２ｋ＋３］に制御されるカラム線ＣＬ［２ｋ＋３］に置換される。
【００９３】
ここで，カラム線ＣＬ［２ｋ］が不良である場合を例にカラムデコーダ回路ＣＤ１２の冗長救済動作を説明する。
【００９４】
まず，カラム線ＣＬ［２ｋ］の不良に対して，第２の実施の形態にかかる半導体記憶装置を冗長救済すべく，ヒューズブロックＦＢ［２ｋ］に備えられたヒューズＦＵ０［２ｋ］が切断される。これによって，ヒューズノードＦ０［２ｋ＋２］は，ヒューズドライバＦＤＶから切り離され，電源電圧Ｖｃｃとされる。そして，デコーダＤ［２ｋ］の出力端子と冗長制御回路ＲＬ［２ｋ＋２］のノードＤＥＣｂ［２ｋ＋２］が導通する。
【００９５】
入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１，ＰＹ０によってデコーダＤ［２ｋ］が選択されると，デコーダＤ［２ｋ］から出力される出力信号ＹＤ［２ｋ＋２］によって冗長制御回路ＲＬ［２ｋ＋２］のノードＤＥＣｂ［２ｋ＋２］は，基板電圧Ｖｓｓとされる。そして，このノードＤＥＣｂ［２ｋ＋２］に入力端子が接続されているインバータＤＩＮＶ［２ｋ＋２］によって，ノードＤＥＣ［２ｋ＋２］は電源電圧Ｖｃｃとされ，ノードＤＥＣ［２ｋ＋２］に入力端子が接続されているカラム線ドライバＤＶ１［２ｋ＋２］によって，カラム線ＣＬ［２ｋ＋２］は電源電圧Ｖｃｃに駆動される。
【００９６】
このようにして不良のカラム線ＣＬ［２ｋ］は，アドレスが２増加したカラム線ＣＬ［２ｋ＋２］に置換されることになる。
【００９７】
従来の半導体記憶装置に備えられた図７のカラムデコーダ回路ＣＤ１によれば，例えば，カラム線ＣＬ［ｋ］とこれに隣接するカラム線ＣＬ［ｋ＋１］がともに不良であった場合は，冗長救済が不可能であった。この点，第２の実施の形態にかかる半導体記憶装置によれば，例えば，カラム線ＣＬ［２ｋ］とこれに隣接するカラム線［２ｋ＋１］をそれぞれ別個にカラム線ＣＬ［２ｋ＋２］，カラム線［２ｋ＋３］に置換することが可能となる。しかも，第１の実施の形態にかかる半導体記憶装置に備えられたカラムデコーダ回路ＣＤ１１と異なり，例えば，カラム線ＣＬ［２ｋ＋１］とこれに隣接するカラム線ＣＬ［２ｋ＋２］がともに不良であった場合も，それぞれカラム線ＣＬ［２ｋ＋３］，カラム線ＣＬ［２ｋ＋４］に置換することが可能である。したがって，第２の実施の形態にかかる半導体記憶装置によれば，多様なパターンで発生するカラム線ＣＬの不良をより柔軟に冗長救済することが可能となる。
【００９８】
（第３の実施の形態）
本発明の第３の実施の形態にかかる半導体記憶装置は，図６に示した従来の半導体記憶装置に対して，カラムデコーダ回路ＣＤ１がカラムデコーダ回路ＣＤ１３に置き換えられた構成を有するものである。
【００９９】
第３の実施の形態にかかる半導体記憶装置に備えられたカラムデコーダ回路ＣＤ１３を図５に示す。カラムデコーダ回路ＣＤ１３は，ヒューズブロックＦＢ［０］，・・・，ＦＢ［２ｋ］，・・・，ＦＢ［１２７］，第１デコーダＤＡ［０］，・・・，ＤＡ［２ｋ］，・・・，ＤＡ［１２７］，冗長制御回路ＲＬ［０］，・・・，ＲＬ［２ｋ］，・・・，ＲＬ［１２７］，ＲＬｒ［０］，ＲＬｒ［１］，第２デコーダＤＢ［０］，・・・，ＤＢ［４ｋ］，・・・，ＤＢ［２５５］，ＤＢｒ［０］，・・・，ＤＢｒ［３］，カラム線ドライバＤＶ１１［０］，・・・，ＤＶ１１［４ｋ］，・・・，ＤＶ１１［２５５］，ＤＶ１１ｒ［０］，・・・，ＤＶ１１ｒ［３］，ヒューズドライバＦＤＶ，およびプリチャージ回路ＰＣａ，ＰＣｂを有する。
【０１００】
ヒューズブロックＦＢ［０］〜ＦＢ［１２７］および冗長制御回路ＲＬ［０］〜ＲＬ［１２７］は，偶数列グループと奇数列グループに分けられる。偶数列グループには，ヒューズブロックＦＢ［０］，ＦＢ［２］，・・・，ＦＢ［２ｋ］，ＦＢ［２ｋ＋２］，・・・，ＦＢ［１２６］と冗長制御回路ＲＬ［０］，ＲＬ［２］，・・・，ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］，・・・，ＲＬ［１２６］が属し，奇数列グループには，ヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［２ｋ＋１］，ＦＢ［２ｋ＋３］，・・・，ＦＢ［１２６］と冗長制御回路ＲＬ［１］，ＲＬ［３］，・・・，ＲＬ［２ｋ＋１］，ＲＬ［２ｋ＋３］，・・・，ＲＬ［１２６］が属することになる。
【０１０１】
偶数列グループに属するヒューズブロックＦＢ［２ｋ］は，独立した２本のヒューズＦＵ０［２ｋ］，ＦＵ１［２ｋ］を備えている。ヒューズＦＵ０［２ｋ］，ヒューズＦＵ１［２ｋ］はそれぞれ，ヒューズノードＦ０［２ｋ＋２］，ヒューズノードＦ１［２ｋ＋２］を介して冗長制御回路ＲＬ［２ｋ］に接続されている。また，ヒューズＦＵ０［２ｋ］およびヒューズＦＵ１［２ｋ］はそれぞれ，ヒューズノードＦ０［２ｋ＋２］およびヒューズノードＦ１［２ｋ＋２］を介して，隣接するヒューズブロックＦＢ［２ｋ＋２］に属するヒューズＦＵ０［２ｋ＋２］およびヒューズＦＵ１［２ｋ＋２］に接続されている。このように，偶数列グループに属する各ヒューズブロックＦＢ［０］〜ＦＢ［１２６］に備えられたヒューズＦＵ０［０］〜ＦＵ０［１２６］とヒューズＦＵ１［０］〜ＦＵ１［１２６］は，カラムデコーダ回路ＣＤ１３全体にわたりワード線ＷＬ方向に直列に接続されている。
【０１０２】
また，奇数列グループに属するヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［１２７］も同様に，それぞれ独立した２本のヒューズを備えており，各ヒューズは，カラムデコーダ回路ＣＤ１３全体にわたりワード線ＷＬ方向に直列に接続されている。そして，例えば，ヒューズブロックＦＢ［２ｋ＋３］に備えられた２本のヒューズはそれぞれ，ヒューズノードＦ０［２ｋ＋５］，ヒューズノードＦ１［２ｋ＋５］を介して冗長制御回路ＲＬ［２ｋ＋３］に接続されている。
【０１０３】
第１デコーダＤＡ［２ｋ］は，入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１が入力される３入力ＮＡＮＤゲートである。第１デコーダＤＡ［２ｋ］の出力端子は，冗長制御回路ＲＬ［２ｋ］および冗長制御回路ＲＬ［２ｋ＋２］に接続されており，これら冗長制御回路ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］には，第１デコーダＤＡ［２ｋ］の出力信号ＹＤ［２ｋ＋２］が入力される。
【０１０４】
偶数列グループに属する冗長制御回路ＲＬ［２ｋ−２］（図示せず。），冗長制御回路ＲＬ［２ｋ］，および冗長制御回路ＲＬ［２ｋ＋２］は，ワード線ＷＬの方向に多段に配置されており，冗長制御回路ＲＬ［２ｋ−２］から出力される冗長選択信号ＲＥ［２ｋ］，ＲＥｂ［２ｋ］は，冗長制御回路ＲＬ［２ｋ］に入力され，冗長制御回路ＲＬ［２ｋ］から出力される冗長選択信号ＲＥ［２ｋ＋２］，ＲＥｂ［２ｋ＋２］は，冗長制御回路ＲＬ［２ｋ＋２］に入力される。そして，冗長制御回路ＲＬ［２ｋ］は，ノードＤＥＣ［２ｋ］を介して，第２デコーダＤＢ［４ｋ］とこれに隣接する第２デコーダＤＢ［４ｋ＋１］に接続されている。
【０１０５】
第２デコーダＤＢ［４ｋ］，ＤＢ［４ｋ＋１］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣ［２ｋ］が接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢ［４ｋ］の出力端子は，カラム線ＣＬ［４ｋ］を駆動するカラム線ドライバＤＶ１１［４ｋ］と接続され，第２デコーダＤＢ［４ｋ＋１］の出力端子は，カラム線ＣＬ［４ｋ＋１］を駆動するカラム線ドライバＤＶ１１［４ｋ＋１］と接続されている。
【０１０６】
奇数列グループに属する冗長制御回路ＲＬ［２ｋ−１］（図示せず。），冗長制御回路ＲＬ［２ｋ＋１］，および冗長制御回路ＲＬ［２ｋ＋３］は，ワード線ＷＬの方向に多段に配置されており，冗長制御回路ＲＬ［２ｋ−１］から出力される冗長選択信号ＲＥ［２ｋ＋１］，ＲＥｂ［２ｋ＋１］は，冗長制御回路ＲＬ［２ｋ＋１］に入力され，冗長制御回路ＲＬ［２ｋ＋１］から出力される冗長選択信号ＲＥ［２ｋ＋３］，ＲＥｂ［２ｋ＋３］は，冗長制御回路ＲＬ［２ｋ＋３］に入力される。そして，冗長制御回路ＲＬ［２ｋ＋１］は，ノードＤＥＣ［２ｋ＋１］を介して，第２デコーダＤＢ［４ｋ＋２］とこれに隣接する第２デコーダＤＢ［４ｋ＋３］に接続されている。
【０１０７】
第２デコーダＤＢ［４ｋ＋２］，ＤＢ［４ｋ＋３］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣ［２ｋ＋１］が接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢ［４ｋ＋２］の出力端子は，カラム線ＣＬ［４ｋ＋２］を駆動するカラム線ドライバＤＶ１１［４ｋ＋２］と接続され，第２デコーダＤＢ［４ｋ＋３］の出力端子は，カラム線ＣＬ［４ｋ＋３］を駆動するカラム線ドライバＤＶ１１［４ｋ＋３］と接続されている。
【０１０８】
冗長制御回路ＲＬ［０］，ＲＬ［１］に入力される冗長選択信号ＲＥ［０］，ＲＥ［１］は，基板電圧Ｖｓｓとされ，冗長選択信号ＲＥｂ［０］，ＲＥｂ［１］は，電源電圧Ｖｃｃとされている。
【０１０９】
予備用の冗長制御回路ＲＬｒ［０］は，冗長制御回路ＲＬ［１２６］から出力される冗長選択信号ＲＥｒ［０］，ＲＥｒｂ［０］，および，第１デコーダＤＡ［１２６］からの出力信号ＹＤｒ［０］が入力されるように構成されており，冗長制御回路ＲＬｒ［１］は，冗長制御回路ＲＬ［１２７］から出力される冗長選択信号ＲＥｒ［１］，ＲＥｒｂ［１］，および，第１デコーダＤＡ［１２７］からの出力信号ＹＤｒ［１］が入力されるように構成されている。また，冗長制御回路ＲＬｒ［０］は，ノードＤＥＣｒ［０］を介して，予備用の第２デコーダＤＢｒ［０］とこれに隣接する第２デコーダＤＢｒ［１］に接続されており，冗長制御回路ＲＬｒ［１］は，ノードＤＥＣｒ［１］を介して，予備用の第２デコーダＤＢｒ［２］とこれに隣接する第２デコーダＤＢｒ［３］に接続されている。
【０１１０】
予備用の第２デコーダＤＢｒ［０］，ＤＢｒ［１］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣｒ［０］が接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢｒ［０］の出力端子は，予備用のカラム線ＣＬｒ［０］を駆動するカラム線ドライバＤＶ１１ｒ［０］と接続され，第２デコーダＤＢｒ［１］の出力端子は，予備用のカラム線ＣＬｒ［１］を駆動するカラム線ドライバＤＶ１１ｒ［１］と接続されている。同様に，予備用の第２デコーダＤＢｒ［２］，ＤＢｒ［３］はそれぞれ，一方の入力端子に入力カラムアドレス信号ＰＹ０が入力され，他方の入力端子にノードＤＥＣｒ［１］が接続された２入力ＮＡＮＤゲートである。そして，第２デコーダＤＢｒ［２］の出力端子は，予備用のカラム線ＣＬｒ［２］を駆動するカラム線ドライバＤＶ１１ｒ［２］と接続され，第２デコーダＤＢｒ［３］の出力端子は，予備用のカラム線ＣＬｒ［３］を駆動するカラム線ドライバＤＶ１１ｒ［３］と接続されている。
【０１１１】
プリチャージ回路ＰＣａは，ヒューズノードＦ０ｃａ，Ｆ１ｃａを介して，カラム線ＣＬ［２５２］，ＣＬ［２５３］に対応するヒューズブロックＦＢ［１２６］に接続されており，プリチャージ回路ＰＣｂは，ヒューズノードＦ０ｃｂ，Ｆ１ｃｂを介して，カラム線ＣＬ［２５４］，ＣＬ［２５５］に対応するヒューズブロックＦＢ［１２７］に接続されている。プリチャージ回路ＰＣａ，ＰＣｂは，入力ロウアドレス信号ＰＸ０，ＰＸ１が基板電圧ＶｓｓであればヒューズＦＵ０［０］〜ＦＵ０［１２７］およびヒューズＦＵ１［０］〜ＦＵ１［１２７］を電源電圧Ｖｃｃに充電する。
【０１１２】
ヒューズドライバＦＤＶは，カラム線ＣＬ［０］，ＣＬ［１］に対応するヒューズブロックＦＢ［０］およびカラム線ＣＬ［２］，ＣＬ［３］に対応するヒューズブロックＦＢ［１］に隣接して配置されており，入力ロウアドレス信号ＰＸ０，ＰＸ１が入力されるように構成されている。ヒューズドライバＦＤＶの出力は，ヒューズノードＦ１［０］，Ｆ０［０］を介してヒューズブロックＦＢ［０］に接続されるとともに，ヒューズノードＦ１［１］，Ｆ０［１］を介してヒューズブロックＦＢ［１］に接続されている。ヒューズドライバＦＤＶは，入力ロウアドレス信号ＰＸ０が電源電圧Ｖｃｃの場合にヒューズＦＵ０［０］〜ＦＵ０［１２７］を基板電圧Ｖｓｓとし，入力ロウアドレス信号ＰＸ１が電源電圧Ｖｃｃの場合にヒューズＦＵ１［０］〜ＦＵ１［１２７］を基板電圧Ｖｓｓとする。
【０１１３】
以上のように，第３の実施の形態にかかる半導体記憶装置を構成するカラムデコーダ回路ＣＤ１３では，第１の実施の形態にかかる半導体記憶装置を構成するカラムデコーダ回路ＣＤ１１と同様に，２本のカラム線ＣＬ［４ｋ］，ＣＬ［４ｋ＋１］に対して，１つのヒューズブロックＦＢ［２ｋ］および１つの冗長制御回路ＲＬ［２ｋ］が割り当てられている。
【０１１４】
さらに，このカラムデコーダ回路ＣＤ１３において，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］および冗長制御回路ＲＬ［０］〜ＲＬ［１２７］は，偶数列グループと奇数列グループに分けられている。そして，偶数列グループに属するヒューズブロックＦＢ［０］，ＦＢ［２］，・・・，ＦＢ［２ｋ］，ＦＢ［２ｋ＋２］，・・・，ＦＢ［１２６］と奇数列グループに属するヒューズブロックＦＢ［１］，ＦＢ［３］，・・・，ＦＢ［２ｋ＋１］，ＦＢ［２ｋ＋３］，・・・，ＦＢ［１２７］は，カラム線ＣＬ方向に２段にレイアウトされている。同様に，偶数列グループに属する冗長制御回路ＲＬ［０］，ＲＬ［２］，・・・，ＲＬ［２ｋ］，ＲＬ［２ｋ＋２］，・・・，ＲＬ［１２６］と奇数列グループに属する冗長制御回路ＲＬ［１］，ＲＬ［３］，・・・，ＲＬ［２ｋ＋１］，ＲＬ［２ｋ＋３］，・・・，ＲＬ［１２７］もまたカラム線ＣＬ方向に２段にレイアウトされている。
【０１１５】
このような特徴的な構成によって，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］のワード線ＷＬ方向のスペースは，従来と比較して４倍に拡大することになる。したがって，第１，２の実施の形態にかかる半導体記憶装置と同様に，カラム線ＣＬ［０］〜ＣＬ［２５５］のピッチが狭められた場合であっても，ヒューズブロックＦＢ［０］〜ＦＢ［１２７］は，内蔵されるヒューズを正確に切断するために十分なピッチでレイアウトされることになる。このようにスペースに余裕を持ってヒューズブロックＦＢ［０］〜ＦＢ［２５５］がレイアウトされるため，ヒューズの切断不良が最小限に抑えられ，半導体記憶装置の製品歩留まりの向上が図られる。
【０１１６】
次に，第３の実施の形態にかかる半導体記憶装置を構成するカラムデコーダ回路ＣＤ１３の冗長救済に関する動作について説明する。
【０１１７】
このカラムデコーダ回路ＣＤ１３によれば，例えば，偶数列グループに属する冗長制御回路ＲＬ［２ｋ］に制御されるカラム線ＣＬ［４ｋ］，ＣＬ［４ｋ＋１］は，同じく偶数列グループに属する冗長制御回路ＲＬ［２ｋ＋２］に制御されるカラム線ＣＬ［４ｋ＋４］，ＣＬ［４ｋ＋５］と置換され，奇数列グループに属する冗長制御回路ＲＬ［２ｋ＋１］に制御されるカラム線ＣＬ［４ｋ＋２］，ＣＬ［４ｋ＋３］は，同じく奇数列グループに属する冗長制御回路ＲＬ［２ｋ＋３］に制御されるカラム線ＣＬ［４ｋ＋６］，ＣＬ［４ｋ＋７］と置換される。
【０１１８】
ここで，カラム線ＣＬ［４ｋ］およびこれに隣接するカラム線ＣＬ［４ｋ＋１］のうち少なくとも一方が不良である場合を例にカラムデコーダ回路ＣＤ１３の冗長救済動作を説明する。
【０１１９】
まず，カラム線ＣＬ［４ｋ］，ＣＬ［４ｋ＋１］の不良に対して，第３の実施の形態にかかる半導体記憶装置を冗長救済すべく，ヒューズブロックＦＢ［２ｋ］に備えられたヒューズＦＵ０［２ｋ］が切断される。これによって，ヒューズノードＦ０［２ｋ＋２］は，ヒューズドライバＦＤＶから切り離され，電源電圧Ｖｃｃとされる。これによって，第１デコーダＤＡ［２ｋ］の出力端子と冗長制御回路ＲＬ［２ｋ＋２］のノードＤＥＣｂ［２ｋ＋２］が導通する。
【０１２０】
入力カラムアドレス信号ＰＹ７５，ＰＹ４３，ＰＹ２１によって第１デコーダＤＡ［２ｋ］が選択されると，第１デコーダＤＡ［２ｋ］から出力される出力信号ＹＤ［２ｋ＋２］によって冗長制御回路ＲＬ［２ｋ＋２］のノードＤＥＣｂ［２ｋ＋２］は，基板電圧Ｖｓｓとされる。そして，インバータＤＩＮＶ［２ｋ＋２］によって，冗長制御回路ＲＬ［２ｋ＋２］の出力ノードであるノードＤＥＣ［２ｋ＋２］は，電源電圧Ｖｃｃとされる。
【０１２１】
図５に示すように，ノードＤＥＣ［２ｋ＋２］は，第２デコーダＤＢ［４ｋ＋４］および第２デコーダＤＢ［４ｋ＋５］に接続されている。入力カラムアドレス信号ＰＹ０によってこれら第２デコーダＤＢ［４ｋ＋４］，ＤＢ［４ｋ＋５］が選択されると，カラム線ドライバＤＶ１１［４ｋ＋４］，ＤＶ１１［４ｋ＋５］がアクティブとなり，カラム線ＣＬ［４ｋ＋４］，ＣＬ［２ｋ＋５］は電源電圧Ｖｃｃに駆動される。
【０１２２】
このように，不良のカラム線ＣＬ［４ｋ］，ＣＬ［４ｋ＋１］は，アドレスが４増加したカラム線ＣＬ［４ｋ＋４］，ＣＬ［４ｋ＋５］に置換されることになる。
【０１２３】
以上のように，第３の実施の形態にかかる半導体記憶装置において，例えば，カラム線ＣＬ［４ｋ］とこれに隣接するカラム線［４ｋ＋１］は，ともにカラム線ＣＬ［４ｋ＋４］，ＣＬ［４ｋ＋５］に置換され，カラム線ＣＬ［４ｋ＋２］とこれに隣接するカラム線ＣＬ［４ｋ＋３］は，ともにカラム線ＣＬ［４ｋ＋６］，ＣＬ［４ｋ＋７］に置換される。すなわち，第３の実施の形態にかかる半導体記憶装置によれば，最大４本の隣接するカラム線ＣＬを他のカラム線に置換させることが可能となるため，多様なパターンで発生するカラム線ＣＬの不良をより柔軟に冗長救済することが可能となる。
【０１２４】
以上，添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２５】
例えば，本実施の形態では，カラム線ＣＬが２５６本である場合に即して説明したが本発明はカラム線ＣＬの本数に限定されるものではない。
【０１２６】
【発明の効果】
以上説明したように，本発明にかかる半導体記憶装置によれば，隣接したカラム線がともに不良であっても冗長救済することが可能となる。また，大容量化，高集積化された場合であっても，ヒューズブロックに備えられたヒューズの切断が容易化され，安定的にカラム線の不良を冗長救済することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体記憶装置に備えられたカラム線デコーダ回路の構成を示す回路図である。
【図２】図１のカラム線デコーダ回路に備えられたヒューズブロックおよび冗長制御回路の構成を示す回路図である。
【図３】図１のカラム線デコーダ回路の動作を説明するタイミングチャートである。
【図４】本発明の第２の実施の形態にかかる半導体記憶装置に備えられたカラム線デコーダ回路の構成を示す回路図である。
【図５】本発明の第３の実施の形態にかかる半導体記憶装置に備えられたカラム線デコーダ回路の構成を示す回路図である。
【図６】従来の半導体記憶装置の構成を示す回路図である。
【図７】図６の半導体記憶装置に備えられたカラム線デコーダ回路の構成を示す回路図である。
【図８】図７のカラム線デコーダ回路の動作を説明するモデル図である。
【符号の説明】
ＣＬ［ｋ］：カラム線
ＤＡ［ｋ］：第１デコーダ
ＤＢ［ｋ］：第２デコーダ
Ｆ０［ｋ］：ヒューズノード
ＦＢ［ｋ］：ヒューズブロック
ＦＤ［ｋ］：ヒューズデコーダ
ＦＵ０［ｋ］：ヒューズ
ＦＤＶ：ヒューズドライバ
ＰＣ：プリチャージ回路
ＲＬ［ｋ］：冗長制御回路
ＴＧａ［ｋ］：トランスファゲート
ＴＧｂ［ｋ］：トランスファゲート
ＴＲａ［ｋ］：Ｐ型トランジスタ
ＴＲｂ［ｋ］：Ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003581953.tif 000007
【図７】
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【図８】
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