(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のソース／ドレインとなる拡散領域を互いに平行に形成する工程と、
前記半導体基板に増速酸化により前記拡散領域上の酸化膜を、該拡散領域以外の領域の酸化膜よりも厚く形成し、その後ゲート電極となる導電膜を形成する工程と、
前記拡散領域と交差する方向に複数本互いに平行になるように、レジストパターンをエッチングマスクとして用いて、導電膜をパターニングすることによりゲート電極を形成する工程と、
前記レジストパターンをエッチングマスクとして用い、前記拡散領域以外の領域において、前記半導体基板表面が露出するまで、前記酸化膜を除去する工程と、
前記レジストパターン及び前記拡散領域上の酸化膜をエッチングマスクとして用いて、エッチングにより前記半導体基板に溝を形成する工程と、
前記半導体基板上に層間絶縁膜を形成するとともに、前記溝に前記層間絶縁膜を埋設する工程とを有することを特徴とする、半導体メモリ装置の製造方法。
【請求項２】
半導体基板上に複数のソース／ドレインとなる拡散領域を互いに平行に形成する工程と、
前記半導体基板に増速酸化により前記拡散領域上の酸化膜を、該拡散領域以外の領域の酸化膜よりも厚く形成し、その後ゲート電極となる導電膜及び絶縁膜を順次形成する工程と、
前記拡散領域と交差する方向に複数本互いに平行になるように、レジストパターンをエッチングマスクとして用いて、前記絶縁膜をパターニングする工程と、前記レジストパターンを除去した後、上記パターニングされた絶縁膜をエッチングマスクとして用いて、導電膜をパターニングすることによりゲート電極を形成する工程と、
前記パターニングされた絶縁膜をエッチングマスクとして用い、前記拡散領域以外の領域において、前記半導体基板表面が露出するまで、前記酸化膜を除去する工程と、
前記レジストパターン及び前記拡散領域上の酸化膜をエッチングマスクとして用いて、エッチングにより上記半導体基板に溝を形成する工程と、
前記半導体基板上に層間絶縁膜を形成するとともに、前記溝に前記層間絶縁膜を埋設する工程とを有することを特徴とする、半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の製造方法に関するものであり、特にマスクROMに関して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、メモリセルアレイの高集積化に伴い、これを構成するＭＯＳトランジスタが大幅に縮小されており、素子面積が小さく、且つ駆動能力の大きいＭＯＳトランジスタの必要性が高まってきている。特に、マスクＲＯＭのようなメモリセルでは、１つのトランジスタが１セルに対応しており、このトランジスタのオン／オフの状態を情報「１」、「０」に対応させているので、この必要性がより高い。
【０００３】
従来、この種のメモリセルアレイでは、フラットセル（或いはプレーナ型）構造を用いているが、素子分離はフィールド酸化膜を用いずに、注入によるＰＮ接合分離により形成されている。
【０００４】
従来技術として、特開昭６１−２８８４６４号公報に記載の半導体メモリ装置を図５に示す。図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＡ−Ａ断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ断面図である。
【０００５】
図５において、シリコン基板２１の表面部に、複数のソース／ドレイン領域２５が平行に形成され、これらソース／ドレイン領域２５上に、ゲート電極２７がゲート絶縁膜２６を介してソース／ドレイン領域２５と直交する方向に複数本平行に形成されている。さらに、ソース／ドレイン領域２５と逆導電型のイオンを注入することで、ソース／ドレイン領域２５のない領域で、且つ、ゲート電極２７のない領域の基板濃度を上げて素子分離領域３０としている。
【０００６】
また、この半導体メモリ装置の製造方法を図７乃至図９を用いて説明する。
【０００７】
ここで、図７は図６（ａ）のＡ−Ａ断面における製造工程図であり、図８は図６（ａ）のＢ−Ｂ断面における前半の製造工程図であり、図９は図６（ａ）のＢ−Ｂ断面における後半の製造工程図である。
【０００８】
まず、図７（ａ）に示すように、Ｐ型シリコン基板２１上に、絶縁膜２２を形成した後、フォトリソグラフィ技術によってフォトレジスト膜２３を帯状のパターンに複数本形成してから、このパターンをマスクとして、Ｎ型不純物をイオン注入し、ＭＯＳトランジスタのソース／ドレイン領域２５を形成する。尚、符号２４は注入された不純物を示す。
【０００９】
次に、図７（ｂ）及び図８（ａ）に示すように、フォトレジスト膜２３と絶縁２２とを除去した後、熱酸化を行いゲート酸化膜２６を形成する。そして、ゲート酸化膜２６上にゲート電極材料を堆積し、熱拡散や注入により、リン（Ｐ）等のＮ型不純物を導入する。その後、図８（ｂ）のごとく、フォトリソグラフィ技術により、フォトレジスト膜２８を、ソース／ドレイン領域２５と直交する方向に複数本形成してから、このフォトレジスト膜２８をマスクに、異方性エッチングにより、ゲート酸化膜３６上のゲート電極２７をエッチングにより形成する（図７（ｃ）、図８（ｃ））。
【００１０】
次に、フォトレジスト膜２８を除去して、素子分離のため、図７（ｄ）及び図９（ａ）で示すように、基板と同じ導電型の不純物をイオン注入する。尚、符号２９は注入された不純物を示す。そして、図９（ｂ）に示すように、層間絶縁膜３１を形成し、プログラムされたＲＯＭデータを記憶させるため、リソグラフィによりレジストパターン３２を形成し、所望のセルトランジスタチャネル部にゲート電極上からボロンイオンの注入を行う。その後、熱処理を加え、ボロンを活性化する（図９（ｃ））。尚、符号３３は注入された不純物を示す。
【００１１】
【発明が解決しようとする課題】
図５乃至図７で示された半導体装置の製造方法には以下に述べる問題がある。
【００１２】
即ち、素子分離にはフィールド酸化膜を用いず、イオン注入により基板表面の濃度を上げているため、ソース／ドレインの接合耐圧が低下する。しかし、濃度を下げればソースとドレインとの間の耐圧が低くなり、ソース／ドレイン間のリーク電流が増大する。そのため、イオン注入によるＰＮ接合分離では、素子分離幅が縮められず、メモリセルの微細化ができなくなる。
【００１３】
更に、素子分離のためのイオン注入により、ソース／ドレインの接合容量が増大し、メモリセルの動作速度に遅延が生じる。ゲート電極をエッチングする工程（図７（ｃ）、図８（ｃ））と素子分離のためのイオン注入工程（図７（ｄ）、図９（ａ））とを異なる装置で行うため、工程数が増えるとともに、作業効率が低下する。
【００１４】
また、ＲＯＭデータの記憶のため、ゲート電極上からイオン注入を行うが、素子分離領域はセルのチャネル部と同一平面上にあるため、イオン注入された不純物が横方向に広がり、隣接するセルトランジスタへ影響を与えてしまう。隣接するセルトランジスタのチャネル部の濃度が上がり、しきい値電圧の上昇が生じるために、オン／オフの読み取りができなくなってしまう。そのため、セルの集積度向上の妨げとなる。
【００１５】
本発明は工程数の増大を招くことなく、素子分離特性の向上と、隣接セルへの影響を抑制し、高集積化を図ることのできる半導体メモリ装置の製造方法を提供するものである。
【００１６】
【課題を解決するための手段】
本発明の半導体メモリ装置の製造方法は、半導体基板上に複数のソース／ドレインとなる拡散領域を互いに平行に形成する工程と、前記半導体基板に増速酸化により前記拡散領域上の酸化膜を、該拡散領域以外の領域の酸化膜よりも厚く形成し、その後ゲート電極となる導電膜を形成する工程と、前記拡散領域と交差する方向に複数本互いに平行になるように、レジストパターンをエッチングマスクとして用いて、導電膜をパターニングすることによりゲート電極を形成する工程と、前記レジストパターンをエッチングマスクとして用い、前記拡散領域以外の領域において、前記半導体基板表面が露出するまで、前記酸化膜を除去する工程と、前記レジストパターン及び前記拡散領域上の酸化膜をエッチングマスクとして用いて、エッチングにより前記半導体基板に溝を形成する工程と、前記半導体基板上に層間絶縁膜を形成するとともに、前記溝に前記層間絶縁膜を埋設する工程とを有することを特徴とするものである。
【００１８】
また、本発明の半導体メモリ装置の製造方法は、半導体基板上に複数のソース／ドレインとなる拡散領域を互いに平行に形成する工程と、前記半導体基板に増速酸化により前記拡散領域上の酸化膜を、該拡散領域以外の領域の酸化膜よりも厚く形成し、その後ゲート電極となる導電膜及び絶縁膜を順次形成する工程と、前記拡散領域と交差する方向に複数本互いに平行になるように、レジストパターンをエッチングマスクとして用いて、前記絶縁膜をパターニングする工程と、前記レジストパターンを除去した後、上記パターニングされた絶縁膜をエッチングマスクとして用いて、導電膜をパターニングすることによりゲート電極を形成する工程と、前記パターニングされた絶縁膜をエッチングマスクとして用い、前記拡散領域以外の領域において、前記半導体基板表面が露出するまで、前記酸化膜を除去する工程と、前記レジストパターン及び前記拡散領域上の酸化膜をエッチングマスクとして用いて、エッチングにより上記半導体基板に溝を形成する工程と、前記半導体基板上に層間絶縁膜を形成するとともに、前記溝に前記層間絶縁膜を埋設する工程とを有することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、実施の形態に基づいて、本発明の強誘電体キャパシタの製造方法を詳細に説明する。
【００２０】
図１は本発明の実施の形態に係る半導体メモリ装置の斜視断面図、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ断面図である。
【００２１】
図２において、半導体メモリ装置の主要部は、Ｐ型シリコン基板１上に、ソース／ドレイン領域となるそれぞれ複数個の互いに平行な帯状のＮ型拡散層５が形成されている。シリコン基板１上には複数のゲート電極７がゲート酸化膜６を介し、拡散領域５と直交する方向に形成されている。Ｎ型拡散層５上には、増速酸化で厚くなったゲート酸化膜９（図３（ｄ）参照）が形成されている。ゲート電極７と拡散領域５以外の領域のシリコン基板１が掘り込まれ溝１０が形成されている。その後、図５に示すように層間絶縁膜１１によって、溝１０が埋め込まれ素子分離領域となる。
【００２２】
この増速酸化は、酸化膜を形成する領域のうち、所定領域に高濃度にドーピングされた半導体基板上に酸化膜厚がその他の領域より厚くなるという現象である。増速酸化の一般論について、以下に簡単に説明する。
【００２３】
目的とする酸化膜の膜厚をＴｏｘ（ｔ）とすると、
Ｔｏｘ２（ｔ）＋ＡＴｏｘ（ｔ）＝Ｂ（ｔ＋ｔｏ）・・・（１）
という式（１）が成立することが分かっている。この式において、Ａ、Ｂは速度定数であり、Ａ＝Ｐｏ２×Ｋｐ／Ｋｌ、Ｂ＝Ｐｏ２×Ｋｐ（Ｐｏ２は規格化酸化分圧、Ｋｌは直線則酸化係数、Ｋｐは２乗則酸化係数である）であり、ｔｏは補正時間である。そして、式（１）において低濃度ではＫｐ、Ｋｌは単に酸化雰囲気と基板の結晶方向にのみ依存し、一方、高濃度ではＫｐ、Ｋｌが大きくなる。そのため、増速酸化しないで同一条件で作成した酸化膜より厚い膜厚を有する酸化膜を形成することができる。
【００２４】
次に、本発明の半導体メモリ装置の製造方法について、図３及び図４を用いて説明する。ここで、図３は図２（ａ）のＡ−Ａ断面における製造工程図であり、図４は図２（ａ）のＢ−Ｂ断面における前半の製造工程図であり、図５は図２（ａ）のＢ−Ｂ断面における後半の製造工程図である
まず、図３（ａ）に示すように、Ｐ型シリコン基板１上に高温酸素雰囲気中で絶縁膜２であるシリコン酸化膜を２００Å程度以下の厚さで形成した後、フォトリソグラフィ技術によってフォトレジスト膜３を例えば幅０．１５〜０．６μｍ、間隔０．１５〜０．６μｍの帯状のパターンに複数本形成してから、このパターンをマスクとして、例えば砒素（Ａｓ）等のＮ型不純物を注入エネルギーを１０〜８０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２程度の条件でイオン注入し、ＭＯＳトランジスタのソース／ドレイン領域５を形成する。尚、符号４は注入された不純物を示す。
【００２５】
次に、図３（ｂ）及び図４（ａ）に示すように、フォトレジスト膜と絶縁膜２を除去した後、高温酸素雰囲気中で熱酸化を行い、ソース／ドレイン領域以外のゲート酸化膜厚に比べて増速酸化により膜厚が厚くなる。例えば、８００℃、Ｏ２ガス流量を１０リットル／分、ＨＣｌガス流量を０．４リットル／分で６３分酸化で、図３（ｂ）でソース／ドレイン領域以外のところでの膜厚Ｄ１が１００Åの酸化膜を形成すると、高濃度に不純物注入されたソース／ドレイン領域５上には膜厚Ｄ２が３００Åの酸化膜が形成されている。
【００２６】
そして、ゲート酸化膜６上にゲート電極７として例えばポリシリコン膜をＣＶＤ法で１０００〜２０００Å程度堆積し、熱拡散や注入によりリン（Ｐ）等のＮ型不純物を導入する。ゲート電極の低抵抗化を図るため、この後タングステンシリサイドを１０００〜２０００Å程度堆積してポリサイド層を形成してもよい。
【００２７】
その後、図４（ｂ）のごとくフォトリソグラフィ技術によってフォトレジスト膜を例えば幅０．１５〜０．６μｍ、間隔０．１５〜０．６μｍの帯状のパターンに複数本形成してから、このパターンをマスクとして、異方性エッチングにより、ゲート酸化膜６上のゲート電極７をエッチングする（図３（ｃ））。ゲート電極はＨＢｒとＯ２との混合ガス、ＨＢｒとＣｌ２とＯ２との混合ガスを用いてエッチングを行う。
【００２８】
次に、ソース／ドレイン以外の領域のゲート酸化膜がなくなるまで、即ち、膜厚としてＤ１の厚さをエッチングする。なお、ゲート酸化膜はＣＦ４ガスを用いてエッチングを行う。図３（ｄ）に示すように、ソース／ドレイン領域５にはＤ２−Ｄ１の膜厚の酸化膜９が残存する。上述の例によれば、およそ２００Å程度の膜厚の酸化膜９がソース／ドレイン領域５上には形成され、それ以外で、ゲート電極７以外の領域では、シリコン基板１が露出している。
【００２９】
次に、図３（ｅ）、図４（ｃ）に示すように、酸化膜に対し選択比の高い、例えばＨＢｒ／Ｏ2系のガスを用い、シリコン基板１を異方性エッチングにより掘り込み溝１０を形成する。この溝１０の深さは１０００〜３０００Åであり、ソース／ドレインの接合深さより深いことが望ましい。この溝１０はソース／ドレイン領域５以外の領域で、且つゲート電極７でない領域、即ち素子分離領域のみに溝１０が形成される。その後、フォトレジストを除去し、図５（ａ）で示すように、層間絶縁膜１１を形成する。なお、ゲート電極のエッチングから溝形成のためのエッチングは同一装置内で１シーケンスで連続処理を行うことができ、ゲート電極形成のエッチングと同時に自己整合的に素子分離領域を形成することができる。
【００３０】
次に、図５（ｂ）に示すように、プログラムされたＲＯＭデータを記憶させるためにリソグラフィによりレジストパターンを形成し、所望のセルトランジスタチャネル部にゲート電極上からイオン注入を行う。このイオン注入はボロンで例えば注入エネルギーを１８０ｋｅＶでドーズ量を５×１０１３〜５×１０１４ｃｍ−２程度である。
【００３１】
次に、熱処理を加え、ボロンを活性化する（図５（ｃ））。ボロンが注入されたトランジスタではしきい値電圧が４〜７Ｖと高くなり、注入されていないトランジスタのしきい値は０．８Ｖ程度であるため、これをオフ／オンに対応させてデータを記憶する。
【００３２】
上述の説明では、素子分離領域のシリコン基板のエッチングをフォトレジストをマスクとして用いて行っているが、ゲート電極材料を堆積した後、酸化膜を例えば１５００Å形成しておき、その上にフォトレジストを塗布し、所定の形状にパターニングした後、レジストパターンをマスクに酸化膜をエッチングし、レジストパターンを除去した後、酸化膜をマスクにエッチングにより、ゲート電極を形成し、このパターニングされた酸化膜と、拡散層上の酸化膜とをエッチングマスクにシリコン基板のエッチングを行ってもよい。酸化膜をマスクにエッチングする方が、レジストパターンをエッチングマスクにするより、微細加工に適している。本実施の形態では、Ｐ型シリコン基板でＮｃｈトランジスタのセル形成について説明したが、Ｎ型シリコン基板にＰｃｈトランジスタを形成しても同様の効果が得られる。
【００３３】
【発明の効果】
以上、詳細に説明したように、ゲート絶縁膜の膜厚より増速酸化によって拡散領域上の酸化膜の膜厚を素子分離上の酸化膜厚より厚くすることで、その膜厚差を利用してゲート電極形成時のエッチングで選択的に素子分離部のみ半導体基板をエッチングすることにより、工程数の増加を招く事なく、ソース／ドレイン接合リークを低減し、耐圧も上がるため、素子分離幅が狭くでき、セルの集積度は向上する。
【００３４】
また、接合容量が低減するためメモリセルの高速化が可能となる。ゲート電極のエッチングから溝形成のためのエッチングまで、同一装置内で連続シーケンスで行うことができ、工程数の増加の抑制と作業効率の向上がは図れる。
【００３５】
また、ＲＯＭデータの記憶のため、ゲート電極上からイオン注入を行うが、隣接するゲート電極のチャネル間はシリコン基板がエッチングされているため、イオン注入されて活性化された不純物が横方向に拡散できないため、隣接するセルへの影響を無くすことができ、読み出しマージンの向上、ゲート電極スペースの縮小によるセルの高密度化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体メモリ装置の斜視断面図である。
【図２】（ａ）は本発明の実施の形態に係る半導体メモリ装置の平面図、（ｂ）は（ａ）のＡ−Ａ断面図であり、（ｃ）は（ａ）のＢ−Ｂ断面図である。
【図３】図２（ａ）のＡ−Ａ断面における製造工程図である。
【図４】図２（ａ）のＢ−Ｂ断面における前半の製造工程図である。
【図５】図２（ａ）のＢ−Ｂ断面における後半の製造工程図である。
【図６】（ａ）は従来の半導体メモリ装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図であり、（ｃ）は（ａ）のＢ−Ｂ断面図である。
【図７】図６（ａ）のＡ−Ａ断面における製造工程図である。
【図８】図６（ａ）のＢ−Ｂ断面における前半の製造工程図である。
【図９】図６（ａ）のＢ−Ｂ断面における後半の製造工程図である。
【符号の説明】
１  Ｐ型シリコン基板
２  酸化膜
３  フォトレジスト
４  注入された不純物
５  ソース／ドレイン領域
６  ゲート酸化膜
７  ゲート電極
８  フォトレジスト
９  ソース／ドレイン領域上のゲート酸化膜
１０  溝
１１  層間絶縁膜
１２  フォトレジスト
１３  注入された不純物
１４  活性化された不純物領域
【図１】
0003546326.tif 000002
【図２】
0003546326.tif 000003
【図３】
0003546326.tif 000004
【図４】
0003546326.tif 000005
【図５】
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【図６】
0003546326.tif 000007
【図７】
0003546326.tif 000008
【図８】
0003546326.tif 000009
【図９】
0003546326.tif 000010