【事件の表示】
　特願２０００−１８１２０９「垂直方向トランジスタＣＭＯＳ集積回路の形成方法」拒絶査定不服審判事件〔平成１３年　１月３０日出願公開、特開２００１−　２８３９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１２年６月１６日（パリ条約による優先権主張１９９９年６月１８日、米国）の出願であって、平成１８年３月９日付けで拒絶査定がなされ、これに対し、同年６月１２日に拒絶査定に対する審判請求がなされるとともに、同年７月１２日付けで手続補正がなされ、その後、当審において、平成２０年７月４日付けで審尋がなされ、平成２１年１月７日に回答書が提出されたものである。　
　
第２　平成１８年７月１２日付けの手続補正について
１　本件補正の内容
　本件補正は、特許請求の範囲と発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
補正事項ａ
　補正前の請求項１を、補正後の請求項１の「【請求項１】　（Ａ）半導体基板上に、第１の層と第３の層間に第２の層がはさまれて構成される第１の層、第２の層及び第３の層を形成するステップと、ここで、前記第１及び第２の層は前記第２の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第２及び第３の層は前記第３の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、
　（Ｂ）前記半導体基板上に形成された前記少なくとも３つの層とともに、前記半導体基板内に、ｎ型領域とｐ型領域を形成し、
　これにより、前記半導体基板内には半導体デバイスのソース領域又はドレイン領域からなる第１デバイス領域を形成するステップと、
　（Ｃ）前記少なくとも３つの層に形成されたｎ型領域とｐ型領域にそれぞれ前記半導体基板内に形成された前記第１デバイス領域で終端するウィンドウを形成するステップと、
　（Ｄ）前記ウィンドウを、半導体材料で充填し、前記少なくとも３つの層内に、プラグを形成するステップと、
　前記プラグは、第１端と第２端を有し、第１端が前記第１デバイス領域に接触し、
　（Ｅ）前記プラグの第２端内に、ソース領域とドレイン領域からなるグループから選択された、第２デバイス領域を形成するステップと、
　前記第１デバイス領域と第２デバイス領域の一方は、ソース領域であり、他方はドレイン領域であり、
　（Ｆ）前記第３の層の一部を除去して、前記第３層の除去した部分の下にある、第２層を露出させるステップと、
　（Ｇ）前記露出した第２層を除去して、前記プラグの側壁を露出させるステップと、
　（Ｈ）前記プラグの露出した部分の上に、誘電体材料層を形成するステップと、
　（Ｉ）前記誘電体材料層に接触する、ゲートを形成するステップと
を有することを特徴とする垂直方向トランジスタＣＭＯＳ集積回路の形成方法。」と補正したこと。
補正事項ｂ
　補正前の請求項２、９、１０を、削除したこと。
補正事項ｃ
　補正前の請求項３を、補正後の請求項２に繰り上げるとともに、補正後の請求項２の「【請求項２】　前記エッチングは、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択されるエッチング剤を用いて実行されることを特徴とする請求項１記載の方法。」と補正したこと。
補正事項ｄ
　補正前の請求項４、７、１２、１７、２２、２９を、それぞれ、補正後の請求項３、６、９、１４、１９、２６に繰り上げたこと。
補正事項ｅ
　補正前の請求項５、６、８、１１、１３、１４、１５、１６、１８、１９、２０、２１、２３、２４、２５、２６、２７、２８、３０、３１、３２、３３、３４、３６、３７、３８、３９、４０、４１及び４２を、それぞれ、補正後の請求項４、５、７、８、１０、１１、１２、１３、１５、１６、１７、１８、２０、２１、２２、２３、２４、２５、２７、２８、２９、３０、３１、３３、３４、３５、３６、３７、３８及び３９に繰り上げるとともに、補正前の請求項５、６、８、１１、１３、１４、１５、１６、１８、１９、２０、２１、２３、２４、２５、２６、２７、２８、３０、３１、３２、３３、３４、３６、３７、３８、３９、４０、４１及び４２で引用する請求項４、５、７、９、１２、１２、１４、１２、１２、９、１９、１２、２２、２３、２４、２１、２６、２６、２９、２９、２９、３２、３３、３５、３５、３７、３７、３７、４０及び４１を、それぞれ、対応する請求項である補正後の請求項４、５、７、８、１０、１１、１２、１３、１５、１６、１７、１８、２０、２１、２２、２３、２４、２５、２７、２８、２９、３０、３１、３３、３４、３５、３６、３７、３８及び３９で引用する請求項３、４、６、１、９、９、１１、９、９、１、１６、９、１９、２０、２１、１８、２３、２３、２６、２６、２６、２９、３０、３２、３２、３４、３４、３４、３７及び３８と補正したこと。
　
補正事項ｆ
　補正前の請求項３５を、補正後の請求項３２に繰り上げるとともに、補正後の請求項３２の「【請求項３２】　１枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ−ＭＯＳデバイスと、少なくとも一つの垂直方向ｎ−ＭＯＳデバイスを有する
ことを特徴とするＣＭＯＳ集積回路であって、
　前記ｎ−ＭＯＳデバイスと、ｐ−ＭＯＳデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接し、ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される
ことを特徴とするＣＭＯＳ集積回路。」と補正したこと。
　
２　本件補正についての検討
２−１　補正事項の整理
２−１−１　補正事項ａについて
　補正事項ａについての補正は、補正前の請求項１の「（Ａ）半導体基板上に、第１の層と第３の層間に第２の層がはさまれた構成を有する少なくとも３つの層を形成するステップと、」を、補正後の請求項１の「（Ａ）半導体基板上に、第１の層と第３の層間に第２の層がはさまれて構成される第１の層、第２の層及び第３の層を形成するステップと、ここで、前記第１及び第２の層は前記第２の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第２及び第３の層は前記第３の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、」と補正したものである。
２−１−２　補正事項ｃについて
　補正事項ｃについての補正は、補正前の請求項３の「前記エッチング剤は、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択される」を、補正後の請求項２の「前記エッチングは、等方性ウェットエッチング剤と等方性ドライエッチング剤からなるグループから選択されるエッチング剤を用いて実行される」と補正したものである。
２−１−３　補正事項ｆについて
　補正事項ｆについての補正は、補正前の請求項３５の「半導体プラグ」を、補正後の請求項３２の「多層堆積層に配置された半導体プラグ」（以下、「補正事項ｆ−１」という。）と補正し、補正前の請求項３５の「ゲート表」を、補正後の請求項３２の「ゲート長」（以下、「補正事項ｆ−２」という。）と補正し、補正前の請求項３５の「多層体積層」を、補正後の請求項３２の「多層堆積層」（以下、「補正事項ｆ−３」という。）と補正し、補正前の請求項３５の「中間犠牲層」を、補正後の請求項３２の「中間層」（以下、「補正事項ｆ−４」という。）と補正し、補正前の請求項３５の「請求項３５記載のＣＭＯＳ集積回路」を、補正後の請求項３２の「ＣＭＯＳ集積回路」（以下、「補正事項ｆ−５」という。）と補正したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
２−２−１　補正事項ａについて
　補正事項ａについての補正は、補正前の請求項１の「（Ａ）半導体基板上に、第１の層と第３の層間に第２の層がはさまれた構成を有する少なくとも３つの層を形成するステップと、」を、補正後の請求項１の「（Ａ）半導体基板上に、第１の層と第３の層間に第２の層がはさまれて構成される第１の層、第２の層及び第３の層を形成するステップと、ここで、前記第１及び第２の層は前記第２の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第２及び第３の層は前記第３の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、」とする補正である。
　そして、審判請求人は、平成１８年８月３０日付けの審判請求書の請求の理由を変更する手続補正書の「３．本件発明が特許されるべき理由」の「理由３及び４：」の項において、「上記第１、第２、第３の層に関する審査官殿のご指摘に対し、以下のように対処した。
　補正後請求項１においては、「前記第１及び第２の層は前記第２の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離され、前記第２及び第３の層は前記第３の層のエッチングのためのエッチストップ材料である絶縁材料の層により分離される」旨を規定」したと主張しており、補正事項ａについての補正は、第１、第２、第３の層に関する審査官の指摘に対応して、構成を明りょうにするための補正である。
　したがって、補正事項ａについての補正は、明りょうでない記載の釈明を目的とするものである。
　さらに、本願の図２Ｂ、図２Ｃ及び明細書の【００２４】段落ないし【００２７】段落には、「図２Ｂを参照すると、誘電体材料層１１５が、基板１００の上に堆積される。・・・　【００２５】次に、図２Ｃを参照すると、さらに別の層１１６、１２０、１２１、１２５、１２６が、半導体基板の上に形成される。層１１６は、窒化シリコンのような、絶縁材料性の薄い層である。・・・層１１６は、層１１６の上に形成される、層１２０を除去するのに適したエッチング剤によりエッチングすることに耐性を有する材料から形成される。・・・　【００２７】・・・層１１６と同様に、層１２１は、オフセットスペーサとして、エッチストップ層として、拡散バリア層として機能する。」と記載されているから、補正事項ａについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
２−２−２　補正事項ｂについて
　補正事項ｂについての補正は、補正前の請求項２、９、１０を、削除した補正であり、請求項の削除を目的とするものである。
　また、補正事項ｂについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。
２−２−３　補正事項ｃについて
　補正事項ｃについての補正は、補正前の請求項２が削除されたことに伴って、補正前の請求項２にあった、「エッチング剤」の記載が、「前記」されなくなったことに対応して、記載を明りょうにしようとする補正であり、補正事項ｃについての補正は、明りょうでない記載の釈明を目的とするものである。
　また、補正事項ｃについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。
２−２−４　補正事項ｄ及びｅについて
　補正事項ｄ及びｅについての補正は、補正前の請求項２、９、１０を、削除したことに伴って、それぞれ、請求項を繰り上げ、必要により、引用する請求項を変えて、記載を明りょうにする補正であるから、補正事項ｄ及びｅについての補正は、いずれも、明りょうでない記載の釈明を目的とするものである。
　また、補正事項ｄ及びｅについての補正は、本願の図面又は明細書に記載した事項の範囲内においてなされたものであることは明らかである。
２−２−５　補正事項ｆについて
　補正事項ｆについての補正は、補正事項ｆ−１ないし補正事項ｆ−５からなるので、それぞれ検討する。
　なお、検討の都合上、最初に、補正事項ｆ−３を検討する。
・補正事項ｆ−３について
　補正事項ｆ−３についての補正は、補正前の請求項３５の「多層体積層」を、補正後の請求項３２の「多層堆積層」とする補正である。
　そして、願書に最初に添付した明細書の発明の詳細な説明には、「堆積」（例えば、【００３５】段落）については記載があるが、「体積」については記載がなく、誤記と認められる。
　したがって、補正事項ｆ−３についての補正は、誤記の訂正を目的とするものである。
・補正事項ｆ−１について
　補正事項ｆ−１についての補正は、補正前の請求項３５の「半導体プラグ」を、補正後の請求項３２の「多層堆積層に配置された半導体プラグ」とする補正である。
　そして、補正後の請求項３２の「多層堆積層」については、補正前の請求項３５に「多層体積層」（「多層堆積層」の誤記）として記載されていた構成であり、補正前の請求項３５の「半導体プラグ」について、補正後の請求項３２の「多層堆積層に配置された」を加えて、明りょうにするための補正である。
　したがって、補正事項ｆ−１についての補正は、明りょうでない記載の釈明を目的とするものである。
・補正事項ｆ−２について
　補正事項ｆ−２についての補正は、補正前の請求項３５の「ゲート表」を、補正後の請求項３２の「ゲート長」とする補正である。
　そして、願書に最初に添付した明細書の発明の詳細な説明には、「デバイスのゲート長さ」（例えば、【００３１】段落）という表現で、「ゲート長」については記載があるが、「ゲート表」については記載がなく、誤記と認められる。
　したがって、補正事項ｆ−２についての補正は、誤記の訂正を目的とするものである。
・補正事項ｆ−４について
　補正事項ｆ−４についての補正は、補正前の請求項３５の「中間犠牲層」を、補正後の請求項３２の「中間層」とする補正である。
　そして、審判請求人は、平成１８年８月３０日付けの審判請求書の請求の理由を変更する手続補正書の「３．本件発明が特許されるべき理由」の「理由２：」の項において、「審査官殿より、補正前「中間犠牲層」は製造工程中に除去される層であるため、「物」の発明の構成を規定するものとはなり得ないとのご指摘に対し、上記手続補正にて「中間層」に補正した。この中間層は、例えば本願図１０Ｎの参照番号２７５に該当し、製造工程で除去される中間犠牲層２２０と同じ厚さを有する。中間層は製造工程中に除去されるものではなく、「物」の発明の構成を規定するものである。」と主張して、「「物」の発明の構成」を明りょうにするために、補正前の請求項３５の「中間犠牲層」を、補正後の請求項３２の「中間層」と補正したものである。
　したがって、補正事項ｆ−４についての補正は、明りょうでない記載の釈明を目的とするものである。
・補正事項ｆ−５について
　補正事項ｆ−５についての補正は、補正前の請求項３５の「請求項３５記載のＣＭＯＳ集積回路」を、補正後の請求項３２の「ＣＭＯＳ集積回路」とする補正である。
　そして、補正前の請求項３５は、独立した請求項であるにもかかわらず、「請求項３５記載の」と、自らの請求項を引用するように記載されており、誤記と認められる。
　したがって、補正事項ｆ−５についての補正は、誤記の訂正を目的とするものである。
　
　さらに、本願の図２ないし図５及び【００２４】ないし【００４９】の記載から、垂直方向のｐ−ＭＯＳデバイス及びｎ−ＭＯＳデバイスを構成する堆積層が多層に積層された堆積層からなること及び、ＣＭＯＳ集積回路が「多層堆積層」を備えたものであることは明らかであるから、補正事項ｆ−１、補正事項ｆ−３についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかであり、また、誤記の訂正を目的とする補正事項ｆ−２及びｆ−５についての補正及び、明りょうでない記載の釈明を目的とする補正事項ｆ−４についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　
２−３　補正の目的の適否及び新規事項の追加の有無についてのむすび
　補正事項ａないし補正事項ｆについての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たすとともに、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号、第３号及び第４号に規定する要件をも満たしている。　
　
第３　本願発明について
１　本願発明について
　上記の「第２」で検討したように、平成１８年７月１２日付けの手続補正は適法であるので、本願の請求項１ないし３９に係る発明は、平成１８年７月１２日付けの手続補正書の請求項１ないし３９に記載された事項により特定されるとおりのものであるところ、そのうち、本願の請求項３２に係る発明は、上記の「第２　１」に掲げた、以下のとおりのものである。
「【請求項３２】　１枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ−ＭＯＳデバイスと、少なくとも一つの垂直方向ｎ−ＭＯＳデバイスを有する
ことを特徴とするＣＭＯＳ集積回路であって、
　前記ｎ−ＭＯＳデバイスと、ｐ−ＭＯＳデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接し、ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される
ことを特徴とするＣＭＯＳ集積回路。」
　
第４　引用刊行物に記載された発明
　刊行物１．特開平７−９９３１１号公報
　原審の拒絶の理由に引用され、本願の優先権主張日の前に日本国内において頒布された刊行物１（特開平７−９９３１１号公報）には、図１、図２、図２２ないし図２７、図５４ないし図５６、図６０、図６１、図６３、図６８、図７０、図７２とともに、「半導体装置およびその製造方法」（発明の名称）に関して、以下の事項が記載されている。
ア　「【請求項１】  多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置であって、
主表面を有する基板と、
前記基板の主表面中に設けられ、ソース／ドレイン領域の一方になる第１導電型の第１の導電層と、
前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有するゲート電極と、
前記ゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から前記ゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記ゲート電極の上面の高さまで形成されたチャネル半導体層と、
前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
を備えた半導体装置。」
イ　「【請求項１４】  入力信号と出力信号の極性を反転させる半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面中に形成されたフィールド酸化膜と、
前記半導体基板の主表面中であって、かつ前記フィールド酸化膜によって互いに離されて形成された、ｐ+ 不純物拡散層とｎ+ 不純物拡散層と、
前記半導体基板の上に設けられた第１の層間絶縁膜と、
前記ｐ+ 不純物拡散層および前記ｎ+ 不純物拡散層を覆うように前記第１の層間絶縁膜の上に設けられたゲート電極と、
前記ゲート電極を覆うように前記半導体基板の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｐ+ 不純物拡散層の表面の一部を露出させるための第１のコンタクトホールと、
前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｎ+ 不純物拡散層の表面の一部を露出させるための第２のコンタクトホールと、
前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜と、
前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜と、
前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、該ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成され、ソース／ドレイン領域の一方になる第１のｐ+ 半導体層と、
前記第１のコンタクトホール中であって、前記第１のｐ+ 半導体層の表面に接触するように、該第１のｐ+ 半導体層の表面から前記ゲート電極の上面の高さまで形成されたＮ− 半導体層と、
前記Ｎ− 半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｐ+ 半導体層と、
前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、該ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成され、ソース／ドレイン領域の一方になる第１のｎ+ 半導体層と、
前記第２のコンタクトホール中であって、前記第１のｎ+ 半導体層の表面に接触するように、該第１のｎ+ 半導体層の表面から前記ゲート電極の上面の高さまで形成されたＰ− 半導体層と、
前記Ｐ− 半導体層の表面に接触するように該Ｐ− 半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｎ+ 半導体層と、を備え、
前記第２のｐ+ 半導体層の端部と前記第２のｎ+ 半導体層の端部は前記フィールド酸化膜の上部分で接触しており、
当該装置は、さらに、前記第２のｐ+ 半導体層の表面および前記第２のｎ+ 半導体層の表面とを電気的に接続する接続部材、を備えた半導体装置。」
ウ「【００７７】実施例１
（実施例１Ａ）図１は、この発明の一実施例に係る縦型サラウンドゲートＭＯＳＦＥＴの要部を抽出して示した斜視図である。図２は、実施例に係る縦型サラウンドゲートＭＯＳＦＥＴの断面図である。
【００７８】これらの図を参照して、ＭＯＳＦＥＴは、基板１を備える。基板１の主表面中に、ソース領域６ａが設けられている。Ｐ−チャネルトランジスタの場合には、ソース領域６ａにはＰ型不純物が注入される。基板１の上に第１の層間絶縁膜２ａが設けられている。第１の層間絶縁膜２ａの上には、基板の表面と実質的に平行な上端面を有するゲート電極３が設けられる。ゲート電極３を覆うように第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、ソース領域６ａの表面の一部を露出させるためのコンタクトホール１９が設けられている。コンタクトホール１９の側壁面をゲート絶縁膜４が被覆している。コンタクトホール１９中であって、ソース領域６ａの表面に接触するように、ソース領域６ａの表面からゲート電極３の下面の高さまで、Ｐ型の第１の半導体層２０が設けられている。コンタクトホール１９中であって、第１の半導体層２０の表面に接触するように、第１の半導体層２０の表面からゲート電極３の上面の高さまで、チャネル半導体層７が設けられている。チャネル半導体層７の表面に接触するように、チャネル半導体層７の上に、ドレイン領域６ｂになるＰ型の第２の半導体層５が設けられている。」
エ　「【０１０９】実施例３
本実施例は、図２に示すコンタクトホールトランジスタのさらに他の製造方法に関するものであり、図２２〜図２７は、その製造方法の順序の各工程における半導体装置の部分断面図である。
【０１１０】図２２を参照して、基板（シリコン基板）１上に、ソース電極を外部端子に取出すためのソース引出電極４１を、イオン注入と引続いて行なう熱処理によって、形成する。ソース引出電極４１は、後述するソース領域と同一の導電型である。
【０１１１】図２３を参照して、基板１の上に第１の層間絶縁膜４２、多結晶シリコンからなるゲート電極３、および第２の層間絶縁膜４３を順次堆積する。次いで、写真製版プロセスにより、第１の層間絶縁膜４２、ゲート電極３、第２の層間絶縁膜４３を貫通するコンタクトホール１９を、反応性イオンエッチングにより形成する。
【０１１２】図２４を参照して、コンタクトホール１９の内壁面を被覆するゲート絶縁膜４を、たとえばＣＶＤ法により形成する。
【０１１３】図２５を参照して、ゲート絶縁膜４を、反応性イオンエッチングの異方性を利用して選択的にエッチングし、コンタクトホール１９の側壁にのみゲート絶縁膜４を残す。
【０１１４】基板１を、水素中で減圧下、９００℃程度の温度で熱処理を行ない、それによって、基板１の表面に成長した自然酸化膜を還元し、昇華させ、除去し、基板１の清浄な表面を露出させる。
【０１１５】図２６を参照して、基板１の清浄な表面の上に、ジクロルシランを用いたＣＶＤ法（９００℃、８０Ｔｏｒｒ）により、エピタキシャルＳｉ層４４を成長させる。このとき、最初にリンなどのｎ型不純物を導入してソース領域４６を形成し、次に、ボロン等のｐ型不純物を導入してチャネル領域４５を形成し、さらに、ｎ型の不純物を導入したドレイン領域４７を形成し、縦型のＭＯＳトランジスタを構成する。
【０１１６】図２７を参照して、縦型ＭＯＳトランジスタのドレイン領域４７を外部に引出すためのドレイン引出領域４８をドレイン領域４７の上に形成する。その後、図１２に示す処理と同様の処理を施すと、図２に示すようなコンタクトホールトランジスタが完成する。
【０１１７】次に、エピタキシャル層４４の膜厚について説明する。ソース領域４６とドレイン領域４７の膜厚は、それぞれ、第１の層間絶縁膜４２と第２の層間絶縁膜４３の膜厚に対応する。第１の層間絶縁膜４２は、ゲートとソースの電圧差に耐えるだけの膜厚が必要であり、第２の層間絶縁膜４３は、ゲートとドレインの電圧差に耐えるだけの膜厚が必要である。たとえば、駆動電圧が５Ｖのときは、層間絶縁膜の絶縁耐圧を７ＭＶ／ｃｍとすると、約７００Å以上の膜厚が必要である。したがって、ソース領域４６とドレイン領域４７の厚さは、７００Å以上必要となる。また、チャネル領域４５の厚さは、必要なソース・ドレイン耐圧に耐えられる長さ以上必要であり、たとえば、駆動電圧が５Ｖであれば、約０．６μｍ以上必要である。したがって、結論として、エピタキシャル層４４の厚さは、約０．８μｍ以上必要である。」
オ　「【０１２２】図２７に示すドレイン引出領域４８の形成は、リンをドーピングしたポリシリコン膜を５００℃〜７００℃の減圧ＣＶＤ法で、１０００Åの厚さまで、基板１の上に堆積し、このポリシリコン膜を写真製版技術とエッチング技術により、パターニングすることによって形成される。
【０１２３】この実施例によると、エピタキシャル成長により、チャネル領域を形成するので、チャネル領域の結晶性が向上し、ひいてはトランジスタ特性が向上するという効果を奏する。また、エピタキシャル層４４の成長時に、ガスを変えるだけで、半導体の導電型を変えることができるので、工程の簡略化が図れるという効果を奏する。」
カ　「【０２０４】実施例１６
本実施例は、コンタクトホールトランジスタを２個用いたインバータ回路に関する。図５４は、実施例１６に係るインバータ回路の断面図であり、図５５はその平面図である。なお、図５４は、図５５におけるＩ−Ｉ線に沿う断面図である。図５６は、ＣＭＯＳ型インバータ回路の等価回路図である。
【０２０５】図５４を参照して、実施例に係るＣＭＯＳ型インバータ回路は、Ｐ− 型半導体基板１を備える。半導体基板１の主表面中には、ｎ+ 不純物拡散層１０３が形成されている。半導体基板１の上には、チタンシリサイド膜１０５が形成されている。チタンシリサイド膜１０５を覆うように、半導体基板１の上に第１の層間絶縁膜２ａが形成されている。第１の層間絶縁膜２ａの上に、上面を下面を有するゲート電極３が設けられている。ゲート電極３を覆うように、第１の層間絶縁膜２ａの上に、第２の層間絶縁膜２ｂが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、チタンシリサイド膜１０５の表面のある一部を露出させるための第１のコンタクトホール１１０ｈが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、チタンシリサイド膜１０５の表面の他の一部を露出させるための第２のコンタクトホール１１０ｈが設けられている。第１のコンタクトホール１１０ｈの内壁面は、ゲート絶縁膜４で被覆されている。第２のコンタクトホール１１０ｈの内壁面は、ゲート絶縁膜４で被覆されている。第１のコンタクトホール１１０ｈ中であって、チタンシリサイド膜１０５の表面に接触するように、チタンシリサイド膜１０５の表面からゲート電極３の下面の高さまで、ソース／ドレイン領域の一方になる第１のｐ+ 半導体層１０１ａが堆積されている。第１のコンタクトホール１１０ｈ中であって、第１のｐ+ 半導体層１０１ａの表面に接触するように、該第１のｐ+ 半導体層１０１ａの表面からゲート電極３の上面の高さまで、Ｎ− 半導体層１０４が堆積されている。Ｎ− 半導体層１０４の表面に接触するように、該Ｎ− 半導体層１０４の上に、ソース／ドレイン領域の他方になる第２のｐ+ 半導体層１０１ｂが設けられている。
【０２０６】第２のコンタクトホール１１１ｈ中であって、チタンシリサイド膜１０５の表面に接触するように、該チタンシリサイド膜１０５の表面からゲート電極３の下面の高さまで、ソース／ドレイン領域の一方になる第１のｎ+ 半導体層１０３ａが堆積されている。第２のコンタクトホール１１１ｈ中であって、第１のｎ+ 半導体層１０３ａの表面に接触するように、第１のｎ+ 半導体層１０３ａの表面からゲート電極３の上面の高さまでＰ− 半導体層１０２が堆積されている。Ｐ− 半導体層１０２の表面に接触するように、Ｐ− 半導体層１０２の上に、ソース／ドレイン領域の他方になる第２のｎ+ 半導体層１０３ｂが設けられている。なお、図５５中、参照番号１１３，１１７で示す部分は、コンタクト部を表わしている。」
キ　「【０２１６】
【表２】
なお、実施例１６においては、半導体基板１により、Ｐ−チャネルトランジスタ１０４とＮ−チャネルトランジスタ１０２のドレイン同士を繋ぐ必要があるため、基板表面にチタンシリサイドを形成し、それによって、Ｐ−Ｎ接合が生じるのを防いでいる。この発明においては、チタンシリサイドに限られるものでなく、他のシリサイドや、チタンナイトライド、金属でもよい。なお、上記実施例では、ドレインとドレインを基板で接続する場合を例示したが、この発明はこれに限られるものでなく、図６０と図６１に示すように、アルミニウム配線２００で接続してもよい。」
ク　「【０２１８】実施例１７
図６３は、実施例１７に係るインバータ回路の断面図である。
【０２１９】本実施例は、ｎ+ 領域１０３と第１のｐ+ 半導体層１０１ａとの間にＰ−Ｎ接合が生じるのを防止するために、これらの間に、シリサイド１０５を形成していることを特徴とする。なお、基板の接続配線層（１０３）をＰ型にした場合には、Ｎ−チャネルトランジスタのほうに、シリサイドを形成する。」
ケ　「【０２２５】実施例１８
図６８は、この発明のさらに他の実施例に係るインバータ回路の断面図である。
【０２２６】図６８を参照して、Ｐ−チャネルコンタクトホールトランジスタの底部に、高濃度のｎ++領域１０６を形成し、接合部に生じる空乏層幅を狭くし、それによって高電界がかかるようにしている。このように構成すると、トンネル電流によって、Ｐ−Ｎ接合を通って、電流が流れるようになる。」
コ　「【０２２８】実施例２０
図７０は、コンタクトホールトランジスタを用いたインバータ回路のさらに他の実施例の断面図である。この実施例においては、分離酸化膜１３の上に、インバータ回路が形成されている。」
サ　「【０２３２】実施例２１
図７２は、実施例２１に係るインバータ回路の断面図であり、図７３は、その平面図である。なお、図７２は、図７３におけるＢ−Ｂ線に沿う断面図である。
【０２３３】図７２を参照して、当該半導体装置は、主表面を有する半導体基板１を備える。半導体基板１の主表面中に、フィールド酸化膜１３が設けられている。半導体基板１の主表面中であって、かつ、フィールド酸化膜１３によって互いに離されて、ｐ+ 不純物拡散層１１４とｎ+ 不純物拡散層１１５が形成されている。半導体基板１の上に、第１の層間絶縁膜２ａが設けられている。ｐ+ 不純物拡散層１１４およびｎ+ 不純物拡散層１１５を覆うように、第１の層間絶縁膜２ａの上に、ゲート電極３が設けられている。ゲート電極３を覆うように、半導体基板１の上に、第２の層間絶縁膜２ｂが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、ｐ+ 不純物拡散層１１４の表面の一部を露出させるための第１のコンタクトホール１１０ｈが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、ｎ+ 不純物拡散層１１５の表面の一部を露出させるための第２のコンタクトホール１１１ｈが設けられている。第１のコンタクトホール１１０ｈの内壁面を、ゲート絶縁膜４が被覆している。第２のコンタクトホール１１１ｈの内壁面を、ゲート絶縁膜４が被覆している。第１のコンタクトホール１１０ｈ中であって、ｐ+ 不純物拡散層１１４の表面に接触するように、ｐ+ 不純物拡散層１１４の表面からゲート電極３の下面の高さまで、ソース／ドレイン領域の一方になる第１のｐ+ 半導体層１０１ａが堆積されている。第１のコンタクトホール１１０ｈ中であって、第１のｐ+ 半導体層１０１ａの表面に接触するように、第１のｐ+ 半導体層１０１ａの表面からゲート電極３の上面の高さまで、Ｎ− 半導体層１０４が堆積されている。Ｎ− 半導体層１０４の上に、ソース／ドレイン領域の他方になる第２のｐ+ 半導体層１０１ｂが設けられている。
【０２３４】第２のコンタクトホール１１１ｈ中であって、ｎ+ 不純物拡散層１１５の表面に接触するように、ｎ+ 不純物拡散層１１５の表面からゲート電極３の下面の高さまで、ソース／ドレイン領域の他方になる第１のｎ+ 半導体層１０３ａが堆積されている。第２のコンタクトホール１１１ｈ中であって、第１のｎ+ 半導体層１０３ａの表面に接触するように、第１のｎ+ 半導体層１０３ａの表面からゲート電極３の上面の高さまで、Ｐ− 半導体層１０２が堆積されている。Ｐ− 半導体層１０２の表面に接触するように、Ｐ− 半導体層１０２の上に、ソース／ドレイン領域の他方になる第２のｎ+ 半導体層１０３ｂが設けられている。
【０２３５】第２のｐ+ 半導体層１０１ｂの端部と第２のｎ+ 半導体層１０３ｂの端部は、フィールド酸化膜の上で、Ｐ−Ｎ接合１３２により接触している。当該装置は、第２のｐ+ 半導体層１０１ｂの表面および第２のｎ+ 半導体層１０３ｂの表面とを電気的に接続するチタンシリサイド膜１０５を備える。チタンシリサイド膜１０５を覆うように、第３の層間絶縁膜２ｃが設けられる。第３の層間絶縁膜２ｃ中には、チタンシリサイド膜１０５の表面の一部を露出させるためのコンタクトホールが形成されており、このコンタクトホールを通って、ＶOUT １１７用のアルミニウム配線１０がチタンシリサイド膜１０５に接続されている。
【０２３６】実施例１６に示すインバータ回路では、ＶOUT が基板側に設けられているので、図５５を参照して、インバータの本体の横に、特別に、コンタクト部１１３，１１７を設ける必要があった。一方、本実施例では、Ｖｃｃ１１４，ＧＮＤ１１５を基板側に設け、ＶOUT １１７を上部に設けているので、比較的、占有面積の小さいインバータ回路を構成できる。」
シ　「【０２８３】この発明の第８の局面に従うインバータ回路によれば、フィールド酸化膜の上にインバータ回路を形成しているので、半導体基板の表面を有効に活用できる。その結果、集積度の高いインバータ回路が得られる。この発明の第９の局面に従うインバータ回路によれば、Ｖｏｕｔを基板の上方に設けているので、コンタクトが取りやすく、かつ、占有面積の小さいインバータ回路となる。その結果、集積度を向上させたインバータ回路が得られる。この発明の第１０の局面に従うインバータ回路によれば、ＳＯＩトランジスタとコンタクトホールトランジスタを利用してインバータ回路を形成しているので、占有する平面積が小さくなる。その結果、占有面積の小さいインバータ回路が得られる。」
ス　上記の摘記事項エ、オの実施例３の記載（図２２ないし図２７、特に、図２７）を参照すると、図面上、ポリシリコン膜からなるドレイン引出領域５８のドレイン領域４７と接触する一部が、コンタクトホール１９内に若干入り込んでいることが示されている。
　
　以上の記載から、刊行物１には、上記の摘記事項カないしシの記載の「ＣＭＯＳ型インバータ回路」、特に、図５４、図６０又は図６１と、摘記事項エに記載の実施例３、特に、図２２ないし図２７とを勘案し、請求項１４の記載の一部を参照すると、以下の発明が記載されている。
「主表面を有する半導体基板と、前記半導体基板の主表面中であって互いに離されて形成されたｐ+ 不純物拡散層とｎ+ 不純物拡散層と、前記半導体基板の上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第２の層間絶縁膜と、前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｐ+ 不純物拡散層の表面の一部を露出させるための第１のコンタクトホールと、前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｎ+ 不純物拡散層の表面の一部を露出させるための第２のコンタクトホールと、前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜と、前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜と、前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第１のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域と、前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第２のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域と、を備え、前記各ソース領域と前記各チャネル領域と前記各ドレイン領域は、いずれも、エピタキシャル層からなることを特徴とする集積度の高いＣＭＯＳ型インバータ回路からなる半導体装置。」
　
第５　対比
　本願の請求項３２に係る発明（以下、「本願発明３２」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比する。
（ａ）刊行物１発明の「前記半導体基板の主表面中であって互いに離されて形成されたｐ+ 不純物拡散層とｎ+ 不純物拡散層」において、刊行物１発明の「ｐ+ 不純物拡散層」と「ｎ+ 不純物拡散層」は、いずれも、本願発明３２の「ソース」に相当する。
（ｂ）刊行物１発明の「前記ｐ+ 不純物拡散層と同一の導電型のソース領域」と「前記ｎ+ 不純物拡散層と同一の導電型のソース領域」は、いずれも、本願発明３２の「ソース拡張部」に相当する。
（ｃ）刊行物１発明の「前記ドレイン領域の上に設けられ前記第１のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と「前記ドレイン領域の上に設けられ前記第２のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」は、いずれも、本願発明３２の「ドレイン」に相当する。
（ｄ）刊行物１発明に数箇所記載されている「ドレイン領域」は、いずれも、本願発明３２の「ドレイン拡張部」に相当する。
（ｅ）刊行物１発明に数箇所記載されている「チャネル領域」は、いずれも、本願発明３２の「チャネル」に相当する。
（ｆ）刊行物１発明の「前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜」と「前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、本願発明３２の「ゲート誘電体層」に相当する。
（ｇ）刊行物１発明の「ゲート電極」は、本願発明３２の「ゲート」に相当する。
（ｈ）刊行物１発明の「前記半導体基板の上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第２の層間絶縁膜」は、全体として、本願発明３２の「多層堆積層」に相当する。
（ｉ）刊行物１発明の「第１のコンタクトホール」は、本願発明３２の「多層堆積層」に相当する「前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜」を、「貫通するように設けられ」ているので、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当する。
（ｊ）上記の（ｉ）と同じく、刊行物１発明の「第２のコンタクトホール」は、本願発明３２の「多層堆積層」に相当する「前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜」を、「貫通するように設けられ」ているので、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当する。
（ｋ）上記の（ｉ）に記載のように、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当するので、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、本願発明３２の「前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され」ていることに相当する。
（ｌ）上記の（ｊ）に記載のように、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当するので、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、本願発明３２の「前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され」ていることに相当する。
（ｍ）上記の（ｉ）に記載のように、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当しており、また、刊行物１発明の「ｐ+ 不純物拡散層」と「ポリシリコン膜からなるドレイン引出領域」と「前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に接触し、刊行物１発明の「ゲート電極」は、刊行物１発明の「前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜」を介して、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に隣接しているので、刊行物１発明の「ｐ+ 不純物拡散層」、「ポリシリコン膜からなるドレイン引出領域」、「前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜」及び「ゲート電極」と、刊行物１発明の「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」との関係は、本願発明３２の「前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接」することに相当する。
（ｎ）上記の（ｊ）に記載のように、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」は、全体として、本願発明３２の「多層堆積層に配置された半導体プラグ」に相当しており、また、刊行物１発明の「ｎ+ 不純物拡散層」と「ポリシリコン膜からなるドレイン引出領域」と「前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜」は、いずれも、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に接触し、刊行物１発明の「ゲート電極」は、刊行物１発明の「前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜」を介して、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」に隣接しているので、刊行物１発明の「ｎ+ 不純物拡散層」、「ポリシリコン膜からなるドレイン引出領域」、「前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜」及び「ゲート電極」と、刊行物１発明の「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域」との関係は、本願発明３２の「前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接」することに相当する。
（ｏ）刊行物１発明の「半導体基板の主表面中」に「形成されたｐ+ 不純物拡散層」と、「前記第１の層間絶縁膜の上に設けられたゲート電極」と、「前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｐ+ 不純物拡散層の表面の一部を露出させるための第１のコンタクトホール」と、「前記第１のコンタクトホールの内壁面を被覆するゲート絶縁膜」と、「前記第１のコンタクトホール中であって、前記ｐ+ 不純物拡散層の表面に接触するように、前記ｐ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｐ+ 不純物拡散層と同一の導電型のソース領域と、前記第１のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第１のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」を併せた構成は、本願発明３２の「垂直方向ｐ−ＭＯＳデバイス」に相当する。
（ｐ）刊行物１発明の「半導体基板の主表面中」に「形成された」「ｎ+ 不純物拡散層」と、「前記第１の層間絶縁膜の上に設けられたゲート電極」と、「前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記ｎ+ 不純物拡散層の表面の一部を露出させるための第２のコンタクトホール」と、「前記第２のコンタクトホールの内壁面を被覆するゲート絶縁膜」と、「前記第２のコンタクトホール中であって、前記ｎ+ 不純物拡散層の表面に接触するように、前記ｎ+ 不純物拡散層の表面から前記ゲート電極の下面の高さまで形成された前記ｎ+ 不純物拡散層と同一の導電型のソース領域と、前記第２のコンタクトホール中であって、前記ソース領域の表面に接触するように、前記ソース領域の表面から前記ゲート電極の上面の高さまで形成されたチャネル領域と、前記チャネル領域の表面に接触するように前記チャネル領域の上に設けられたドレイン領域と、前記ドレイン領域の上に設けられ前記第２のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」を併せた構成は、本願発明３２の「垂直方向ｎ−ＭＯＳデバイス」に相当する。
（ｑ）刊行物１発明の「集積度の高いＣＭＯＳ型インバータ回路からなる半導体装置」において、刊行物１発明の「集積度の高いＣＭＯＳ型インバータ回路」が、モノリシカルに集積されていることは、明らかであるので、刊行物１発明の「集積度の高いＣＭＯＳ型インバータ回路からなる半導体装置」は、本願発明３２の「モノリシカルに集積された」「ＣＭＯＳ集積回路」に相当するとともに、「ＣＭＯＳ集積回路」に相当する。
　
　すると、本願発明３２と刊行物１発明とは、
「１枚の半導体基板上に、モノリシカルに集積された、少なくとも一つの垂直方向ｐ−ＭＯＳデバイスと、少なくとも一つの垂直方向ｎ−ＭＯＳデバイスを有する　
ことを特徴とするＣＭＯＳ集積回路であって、　　
前記ｎ−ＭＯＳデバイスと、ｐ−ＭＯＳデバイスは、それぞれ、多層堆積層に配置された半導体プラグ、ソースとソース拡張部、ドレインとドレイン拡張部、チャネルとゲート誘電体層と、ゲートとを有し、前記ソース拡張部と、ドレイン拡張部と、チャネルが、半導体プラグ内に形成され、前記ソース、ドレイン、ゲート誘電体及びゲートは、前記半導体プラグに隣接していることを特徴とするＣＭＯＳ集積回路。」
である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明３２は、「ドレイン」「は、前記半導体プラグに隣接し」ているのに対して、刊行物１発明は、本願発明３２の「ドレイン」に相当する「ドレイン引出領域」が、「コンタクトホール内に一部が入り込ん」でいる点。
　相違点２
　本願発明３２は、「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」のに対して、刊行物１発明は、本願発明３２の「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ことについての記載がない点。
　
第６　当審の判断
　以下において、相違点１及び２について検討する。
１　相違点１について
（ａ）刊行物１発明には、「ドレイン引出領域」について、「前記ドレイン領域の上に設けられ前記第１のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と、「前記ドレイン領域の上に設けられ前記第２のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」の２つの「ドレイン引出領域」が、記載されており、刊行物１発明の２つのいずれの「ドレイン引出領域」も、ポリシリコン膜からなるものである。
（ｂ）そして、刊行物１発明の「前記各ソース領域と前記各チャネル領域と前記各ドレイン領域は、いずれも、エピタキシャル層からなる」という記載を参照すると、本願発明３２の「半導体プラグ」に相当する刊行物１発明の「ソース領域」と「チャネル領域」と「ドレイン領域」とからなる部分は、単結晶層であるから、刊行物１発明の「ドレイン引出領域」と本願発明３２の「半導体プラグ」に相当する刊行物１発明の「ソース領域」と「チャネル領域」と「ドレイン領域」とからなる部分とは、多結晶層と単結晶層との違いで結晶性が異なっているため、刊行物１発明の「ドレイン引出領域」は、本願発明３２の「半導体プラグ」に相当する構成の一部ではない。
（ｃ）また、上記の「第５　対比　（ｃ）」に記載のように、刊行物１発明の「前記ドレイン領域の上に設けられ前記第１のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」と「前記ドレイン領域の上に設けられ前記第２のコンタクトホール内に一部が入り込んだポリシリコン膜からなるドレイン引出領域」は、いずれも、本願発明３２の「ドレイン」に相当する。
（ｄ）そして、刊行物１発明の「ドレイン引出領域」は、「前記ドレイン領域の上に設けられ」ているので、本願発明３２の「ドレイン」に相当する刊行物１発明の「ドレイン引出領域」は、本願発明３２の「半導体プラグ」の構成の一部に相当する刊行物１発明の「ドレイン領域」に隣接することになり、本願発明３２の「ドレイン」「は、前記半導体プラグに隣接」することに相当するから、刊行物１発明の「ドレイン引出領域」が、「コンタクトホール内に一部が入り込ん」でいるかどうかにかかわりなく、相違点１については、本願発明３２と刊行物１発明とは、実質的に相違するものではない。
（ｅ）なお、刊行物１発明の「ドレイン引出領域」について、「コンタクトホール内に一部が入り込」むことに代えて、「コンタクトホール」の上端に一致させるようにすること、すなわち、刊行物１発明の「第２の層間絶縁膜」の上端にそろえるようにすることは、当業者が必要に応じて適宜設定できた程度のことと認められる。
　
２　相違点２について
（ａ）ＭＯＳデバイスの技術分野においては、ゲート電極のゲート絶縁膜に接触する部分のソース、ドレイン方向、すなわち、電流が流れる方向の長さのことは、一般に、「ゲート長」と呼ばれている。
（ｂ）審判請求人は、本願発明３２の「中間層」について、平成１８年８月３０日付けの審判請求書の請求の理由を変更する手続補正書の「３．本件発明が特許されるべき理由」の「理由２：」の項において、「平成１８年７月１２日付けで提出した手続補正書中請求項３２（補正前請求項３５）において、「ゲート長が半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」旨を規定した。このような構成は、引用例に記載も示唆もされていない。なお、審査官殿より、補正前「中間犠牲層」は製造工程中に除去される層であるため、「物」の発明の構成を規定するものとはなり得ないとのご指摘に対し、上記手続補正にて「中間層」に補正した。この中間層は、例えば本願図１０Ｎの参照番号２７５に該当し、製造工程で除去される中間犠牲層２２０と同じ厚さを有する。中間層は製造工程中に除去されるものではなく、「物」の発明の構成を規定するものである。本件発明は、ゲート長がこの中間層の厚さにより規定されている点に特徴を有する。」旨の主張をしているが、この主張中の「この中間層は、例えば本願図１０Ｎの参照番号２７５に該当」するとは、参照番号２７５が、本願の願書に最初に添付した明細書の詳細な説明の、例えば、【００７０】段落に記載されている「ｐ−ＭＯＳ領域２１２内のデバイスのゲート２７５」のことであるから、本願発明３２の「中間層」は、実質的に、本願発明３２の「ゲート」のことである。
（ｃ）すると、本願発明３２の「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ことは、実質的に、「ゲート長が前記半導体プラグが形成されている多層堆積層中のゲートの厚さにより規定される」ことと解することができ、また、「ゲート長」が、「ゲートの厚さにより規定される」ことは、垂直方向ＭＯＳデバイスにおいては、至極当然のことである。
（ｄ）そして、刊行物１発明の「前記第１の層間絶縁膜の上に設けられたゲート電極」は、その厚さが、ゲート長になることは明らかである。
（ｅ）また、上記の「第５　対比　（ｈ）」に記載のように、刊行物１発明の「前記半導体基板の上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜の上に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体基板の上に設けられた第２の層間絶縁膜」は、全体として、本願発明３２の「多層堆積層」に相当するから、刊行物１発明の「前記第１の層間絶縁膜の上に設けられたゲート電極」は、本願発明３２の「多層堆積層」の一部に相当する。
（ｆ）したがって、上記の（ｄ）、（ｅ）の検討を踏まえて、刊行物１発明に基づいて、本願発明３２のごとく、「ゲート長が前記半導体プラグが形成されている多層堆積層中の中間層の厚さにより規定される」ようになすことは、当業者が適宜なし得たことと認められる。
　
　したがって、本願の請求項３２に係る発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７　むすび
　以上のとおり、本願の請求項３２に係る発明は、特許法第２９条第２項の規定により特許を受けることができないので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。