(57)【特許請求の範囲】
【請求項１】
入力ノードにおける入力信号に基づいて出力ノードに出力信号を生成し，前記出力信号をイネーブル状態の入出力制御信号に従い内部回路に供給する入力回路であって：
入力端子，出力端子，第１電源端子，および第２電源端子を有し，前記入力ノードの電圧レベルに応じて，前記第１電源端子に印加される電圧レベルと前記第２電源端子に印加される電圧レベルから第１電圧レベルを生成し，中間ノードに供給する第１電圧レベル生成部と；
前記中間ノードの電圧レベルに応じて，第２電圧レベルを生成し，前記出力ノードに供給する第２電圧レベル生成部と；
前記出力ノードの電圧レベルと前記入出力制御信号の電圧レベルの一致／不一致を検出し，検出結果に応じた検出信号を出力する電圧レベル比較部と；
前記入出力制御信号がイネーブル状態からディスエーブル状態に遷移した時点での前記出力ノードの電圧レベルを保持する電圧レベル保持部と；
前記電圧レベル比較部から出力される前記検出信号によって，前記第１電圧レベル生成部の前記第１電源端子または前記第２電源端子のいずれか一方をハイ・インピーダンス状態とする電源端子選択部と；
を備えたことを特徴とする，入力回路。
【請求項２】
前記入出力制御信号に基づき，前記入力ノードをプルアップまたはプルダウンする入力ノード電圧調整回路を備えたことを特徴とする，請求項１に記載の入力回路。
【請求項３】
前記電圧レベル保持部は，前記中間ノードの電圧レベルを保持することによって，前記出力ノードの電圧レベルを保持することを特徴とする，請求項１または２に記載の入力回路。
【請求項４】
前記入出力制御信号に制御され，前記出力信号を前記内部回路に供給するドライバ回路を備えたことを特徴とする，請求項１，２，または３に記載の入力回路。
【請求項５】
前記入出力制御信号がイネーブル状態からディスエーブル状態に遷移した時点での前記出力信号の電圧レベルを保持するラッチ回路を備えたことを特徴とする，請求項１，２，３，または４に記載の入力回路。
【請求項６】
前記電圧レベル比較部は，排他的論理和ゲートであることを特徴とする，請求項１，２，３，４，または５に記載の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，入力回路にかかり，例えば，入力される信号からノイズ成分を除去し電圧レベルを調整して後段の半導体集積回路に供給する入力回路に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路の入力回路１は，図５に示すように，シュミットバッファ１１，プルダウン抵抗１３，Ｎチャネル型トランジスタ（以下，「Ｎトランジスタ」という）１５から構成されている。
【０００３】
シュミットバッファ１１は，上下２つのスレショルドレベルを有し，入力信号ＩＮの電圧がこの２つのレベルより高くなるか，または，低くなるかによって出力信号ＯＵＴのレベルを変化させるものである。入力信号ＩＮの電圧が下のスレショルドレベルより低いとき，出力信号ＯＵＴを論理的低レベル（以下，「Ｌレベル」という）とし，入力信号ＩＮの電圧が上のスレショルド電圧より高いとき，出力信号ＯＵＴを論理的高レベル（以下，「Ｈレベル」という）とする。以下，第１ノードＮ１に入力される入力信号ＩＮが，Ｈレベルまたはハイ・インピーダンス（以下，「ＨｉＺ」という）のいずれかの状態をとる場合に即して従来の技術を説明する。
【０００４】
シュミットバッファ１１は，４個のＰチャネル型トランジスタ（以下，「Ｐトランジスタ」という）１１−１，１１−３，１１−５，１１−７，および，４個のＮトランジスタ１１−２，１１−４，１１−６，１１−８から構成されている。
【０００５】
Ｐトランジスタ１１−１とＮトランジスタ１１−２の各ゲートは，外部から入力信号ＩＮが入力される第１ノードＮ１に共通接続されており，各ドレインは，第２ノードＮ２に共通接続されている。Ｐトランジスタ１１−１のソースは，電源ＶＤＤに接続されており，Ｎトランジスタ１１−２のソースは，グランドＧＮＤに接続されている。
【０００６】
Ｐトランジスタ１１−３とＮトランジスタ１１−４の各ゲートは，出力信号ＯＵＴが出力される第３ノードＮ３に共通接続されており，各ドレインは，第２ノードＮ２に共通接続されている。Ｐトランジスタ１１−３のソースは，Ｐトランジスタ１１−５のドレインに接続されており，Ｎトランジスタ１１−４のソースは，Ｎトランジスタ１１−６のドレインに接続されている。
【０００７】
Ｐトランジスタ１１−５とＮトランジスタ１１−６の各ゲートは，第１ノードＮ１に共通接続されている。Ｐトランジスタ１１−５のソースは，電源ＶＤＤに接続されており，Ｎトランジスタ１１−６のソースは，グランドＧＮＤに接続されている。
【０００８】
Ｐトランジスタ１１−７とＮトランジスタ１１−８の各ゲートは，第２ノードＮ２に共通接続されており，各ドレインは，第３ノードＮ３に共通接続されている。Ｐトランジスタ１１−７のソースは，電源ＶＤＤに接続されており，Ｎトランジスタ１１−８のソースは，グランドＧＮＤに接続されている。
【０００９】
プルダウン抵抗１３の一端はグランドＧＮＤに接続されており，その他端はＮトランジスタ１５のソースに接続されている。Ｎトランジスタ１５のドレインは，第１ノードＮ１に接続されている。そして，Ｎトランジスタ１５は，ゲートに入力されるプルダウン抵抗選択信号ＰＵＤＮによってオン／オフ制御される。
【００１０】
以上のように構成された従来の入力回路１に対して，Ｈレベルのプルダウン抵抗選択信号ＰＵＤＮが与えられると，Ｎトランジスタ１５がオン状態となるため，第１ノードＮ１は，Ｎトランジスタ１５およびプルダウン抵抗１３によってグランドＧＮＤの電位にプルダウンされる。これに対して，Ｌレベルのプルダウン抵抗選択信号ＰＵＤＮが与えられると，Ｎトランジスタ１５がオフ状態となるため，第１ノードＮ１はグランドＧＮＤから電気的に切り離される。
【００１１】
【発明が解決しようとする課題】
ところで従来の入力回路１によれば，プルダウン抵抗選択信号ＰＵＤＮがＨレベルのとき，第１ノードＮ１に対してＨレベルの入力信号ＩＮが入力されると，Ｎトランジスタ１５およびプルダウン抵抗１３に電流Ｉ１が流れることになる。入力回路１の省電力化のためには，この電流Ｉ１を最小限に抑える必要があった。
【００１２】
そこで，入力信号ＩＮに基づいて出力信号ＯＵＴを生成する必要がない期間（入力回路１の後段に配置される回路が，出力信号ＯＵＴを必要としない期間），プルダウン抵抗選択信号ＰＵＤＮをＬレベルとして，Ｎトランジスタ１５をオフ状態とし，第１ノードＮ１をグランドＧＮＤから電気的に切り離すことを考える。これによって，入力信号ＩＮがＨレベルであってもＮトランジスタ１５およびプルダウン抵抗１３に電流Ｉ１が流れることはなくなる。
【００１３】
ところが，第１ノードＮ１がグランドＧＮＤから電気的に切り離されているとき，入力信号ＩＮがＨｉＺ状態をとると，第１ノードＮ１は不安定な（ＨレベルでもＬレベルでもない）中間レベルとなる。そして，シュミットバッファ１１に備えられたＰトランジスタ１１−１およびＮトランジスタ１１−２がともに不完全なオン（オフ）状態となり，これらＰトランジスタ１１−１およびＮトランジスタ１１−２のドレイン・ソース間にいわゆる貫通電流Ｉ２が発生することになる。この貫通電流Ｉ２もまた入力回路１の省電力化を阻害するものであった。
【００１４】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，電力消費量の小さい入力回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決するために，入力ノードにおける入力信号に基づいて出力ノードに出力信号を生成し，出力信号をイネーブル状態の入出力制御信号に従い内部回路に供給する入力回路が提供される。そして，この入力回路は，請求項１に記載のように，入力端子，出力端子，第１電源端子，および第２電源端子を有し，入力ノードの電圧レベルに応じて，第１電源端子に印加される電圧レベルと第２電源端子に印加される電圧レベルから第１電圧レベルを生成し，中間ノードに供給する第１電圧レベル生成部と，中間ノードの電圧レベルに応じて，第２電圧レベルを生成し，出力ノードに供給する第２電圧レベル生成部と，出力ノードの電圧レベルと入出力制御信号の電圧レベルの一致／不一致を検出し，検出結果に応じた検出信号を出力する電圧レベル比較部と，入出力制御信号がイネーブル状態からディスエーブル状態に遷移した時点での出力ノードの電圧レベルを保持する電圧レベル保持部と，電圧レベル比較部から出力される検出信号によって，第１電圧レベル生成部の第１電源端子または第２電源端子のいずれか一方をハイ・インピーダンス状態とする電源端子選択部とを備えたことを特徴としている。電源端子選択部によって，第１電圧レベル生成部の第１電源端子または第２電源端子のいずれか一方がハイ・インピーダンス状態とされたときは，第１電源端子と第２電源端子との間に電流は発生し得ず，このため入力回路の省電力化が実現する。
【００１６】
請求項２に記載のように，入力回路は，入出力制御信号に基づき，入力ノードをプルアップまたはプルダウンする入力ノード電圧調整回路を備えることが好ましい。かかる構成によれば，入力信号に応じて入力ノードをプルダウンまたはプルアップさせることが可能となる。しかも，必要に応じてプルアップ／プルダウンさせることが可能であるため，入力ノード電圧調整回路における電力消費も削減されることになる。
【００１７】
請求項３に記載のように，電圧レベル保持部は，中間ノードの電圧レベルを保持することによっても出力ノードの電圧レベルを保持することが可能である。
【００１８】
請求項４に記載のように，入出力制御信号に制御され出力信号を内部回路に供給するドライバ回路を備えることによって，所定のタイミングでしかも所定の期間，出力信号を内部回路に供給することが可能となる。
【００１９】
請求項５に記載のように，入出力制御信号がイネーブル状態からディスエーブル状態に遷移した時点での出力信号の電圧レベルを保持するラッチ回路を備えることによって，所定のタイミングでしかも所定の期間，出力信号を内部回路に供給することが可能となる。入出力制御信号としてクロック信号を用いてもよい。
【００２０】
請求項６に記載のように，電圧レベル比較部を排他的論理和ゲートによって構成することも可能である。
【００２１】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる入力回路の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２２】
本発明の実施の形態にかかる入力回路１０１の回路構成を図１に示す。この入力回路１０１は，シュミットバッファ１１１，プルダウン抵抗１１３，Ｎトランジスタ１１５，Ｐトランジスタ１２１，Ｎトランジスタ１２２，Ｐトランジスタ１３１，Ｎトランジスタ１３２，電圧レベル比較部としての排他的論理和ゲート（以下，「ＥｘＯＲゲート」という）１４１，およびドライバ回路としてのバスドライバ１５１から構成されている。
【００２３】
なお，Ｐトランジスタ１３１とＮトランジスタ１３２は，電圧レベル保持部を構成し，Ｐトランジスタ１２１とＮトランジスタ１２２は，電源端子選択部を構成する。また，プルダウン抵抗１１３とＮトランジスタ１１５は，入力ノード電圧調整部を構成する。
【００２４】
入力回路１０１に備えられたシュミットバッファ１１１は，上述の従来の入力回路１に備えられたシュミットバッファ１１と同様に，上下２つのスレショルドレベルを有し，入力信号ＩＮの電圧がこの２つのレベルより高くなるか，または，低くなるかによって出力信号ＯＵＴのレベルを変化させるものである。入力信号ＩＮの電圧が下のスレショルドレベルより低いとき，出力信号ＯＵＴをＬレベルとし，入力信号ＩＮの電圧が上のスレショルド電圧より高いとき，出力信号ＯＵＴをＨレベルとする。以下，入力ノードとしての第１ノードＮ１に入力される入力信号ＩＮが，ＨレベルまたはＨｉＺのいずれかの状態をとる場合に即して本発明の実施の形態を説明する。
【００２５】
シュミットバッファ１１１は，６個のＰトランジスタ１１１−１，１１１−３，１１１−５，１１１−７，１１１−９，１１１−１１，および，６個のＮトランジスタ１１１−２，１１１−４，１１１−６，１１１−８，１１１−１０，１１１−１２から構成されている。
【００２６】
なお，Ｐトランジスタ１１１−１とＮトランジスタ１１１−２は，第１電圧レベル生成部を構成する。Ｐトランジスタ１１１−１とＮトランジスタ１１１−２の両ゲートが入力端子であり，両ドレインが出力端子であり，Ｐトランジスタ１１１−１のソースが第１電源端子であり，Ｎトランジスタ１１１−２のソースが第２電源端子である。また，Ｐトランジスタ１１１−７とＮトランジスタ１１１−８は，第２電圧レベル生成部を構成する。
【００２７】
Ｐトランジスタ１１１−１とＮトランジスタ１１１−２の各ゲートは，外部から入力信号ＩＮが入力される第１ノードＮ１に共通接続されており，各ドレインは，中間ノードとしての第２ノードＮ２に共通接続されている。Ｐトランジスタ１１１−１のソースは，Ｐトランジスタ１２１のドレインに接続されており，Ｎトランジスタ１１１−２のソースは，Ｎトランジスタ１２２のドレインに接続されている。
【００２８】
Ｐトランジスタ１１１−３，１１１−９およびＮトランジスタ１１１−４，１１１−１０の各ゲートは，出力信号ＯＵＴが出力される出力ノードとしての第３ノードＮ３に共通接続されている。Ｐトランジスタ１１１−３，１１１−９の各ソースは，電源ＶＤＤに接続されており，Ｎトランジスタ１１１−４，１１１−１０の各ソースは，グランドＧＮＤに接続されている。
【００２９】
Ｐトランジスタ１１１−３のドレインは，Ｐトランジスタ１１１−５，１３１の各ソースおよびＰトランジスタ１１１−１１のドレインに接続されている。Ｐトランジスタ１１１−９のドレインは，Ｐトランジスタ１１１−１１のソースに接続されている。
【００３０】
Ｎトランジスタ１１１−４のドレインは，Ｎトランジスタ１１１−６，１３２の各ソースおよびＮトランジスタ１１１−１２のドレインに接続されている。Ｎトランジスタ１１１−１０のドレインは，Ｎトランジスタ１１１−１２のソースに接続されている。
【００３１】
Ｐトランジスタ１１１−５，１１１−１１およびＮトランジスタ１１１−６，１１１−１２の各ゲートは，第１ノードＮ１に共通接続されている。Ｐトランジスタ１１１−５およびＮトランジスタ１１１−６の各ドレインは第２ノードＮ２に共通接続されている。
【００３２】
Ｐトランジスタ１１１−７とＮトランジスタ１１１−８の各ゲートは，第２ノードＮ２に共通接続されており，各ドレインは，第３ノードＮ３に共通接続されている。Ｐトランジスタ１１１−７のソースは，電源ＶＤＤに接続されており，Ｎトランジスタ１１１−８のソースは，グランドＧＮＤに接続されている。
【００３３】
プルダウン抵抗１１３の一端はグランドＧＮＤに接続されており，その他端はＮトランジスタ１１５のソースに接続されている。Ｎトランジスタ１１５のドレインは，第１ノードＮ１に接続されている。そして，Ｎトランジスタ１１５は，ゲートに入力される入出力制御信号としてのデータ読み込み制御信号ＲＥＡＤによってオン／オフ制御される。
【００３４】
Ｐトランジスタ１２１，Ｎトランジスタ１２２，Ｐトランジスタ１３１，およびＮトランジスタ１３２の各ゲートは，ＥｘＯＲゲート１４１の出力端子に接続されている。Ｐトランジスタ１２１のソースは電源ＶＤＤに接続されており，Ｎトランジスタ１２２のソースは，グランドＧＮＤに接続されている。Ｐトランジスタ１３１とＮトランジスタ１３２の各ドレインは，第２ノードＮ２に共通接続されている。
【００３５】
ＥｘＯＲゲート１４１は，第１入力端子が第３ノードＮ３に接続され，第２入力端子にデータ読み込み制御信号ＲＥＡＤが入力されるように構成されている。
【００３６】
バスドライバ１５１は，入力回路１０１が例えば内部回路としてのデータバス（図示せず）に接続される場合に備えられる。入力回路１０１が出力する出力信号ＯＵＴは，データ読み込み制御信号ＲＥＡＤに制御されるバスドライバ１５１を介して，所定のタイミングでデータバスに供給される。
【００３７】
以上のように構成された本発明の実施の形態にかかる入力回路１０１の動作を説明する。
【００３８】
入力信号ＩＮを読み込み，後段のデータバスに供給するためには，入力回路１０１に対してＨレベルのデータ読み込み制御信号ＲＥＡＤが入力される。
【００３９】
Ｈレベルのデータ読み込み制御信号ＲＥＡＤが入力されることによって，Ｎトランジスタ１１５がオン状態となり，第１ノードＮ１がＮトランジスタ１１５およびプルダウン抵抗１１３を介してグランドＧＮＤに接続される。すなわち，第１ノードＮ３は，プルダウンされる。また，バスドライバ１５１もオン状態となり，シュミットバッファ１１１が出力する出力信号ＯＵＴは，後段のデータバスに供給される。
【００４０】
これに対して，出力信号ＯＵＴをデータバスに供給する必要がない場合（供給が禁止されている場合等を含む），データ読み込み制御信号ＲＥＡＤは，Ｌレベルとされる。データ読み込み制御信号ＲＥＡＤがＬレベルとなると，バスドライバ１５１はオフ状態となり，出力信号ＯＵＴはデータバスに供給されなくなる。さらに，Ｎトランジスタ１１５もオフ状態となるため，第１ノードＮ１は，グランドＧＮＤから電気的に切り離される。したがって，第１ノードＮ１からグランドＧＮＤへの電流Ｉ１は発生しないことになる。このように，本発明の実施の形態にかかる入力回路１０１によれば，入力信号ＩＮを読み込んで出力信号ＯＵＴを生成し，後段の回路に供給する必要がある場合にのみ，第１ノードＮ１がプルダウンされるため，電流Ｉ１の単位時間あたりの値（平均電流値）が従来に比べて大幅に小さくなり，省電力化が実現する。
【００４１】
ところで，入力回路１０１に対してＨレベルのデータ読み込み制御信号ＲＥＡＤが入力され，第１ノードＮ１がＮトランジスタ１１５およびプルダウン抵抗１１３を介してグランドＧＮＤに接続されている期間は，入力信号ＩＮがＨレベルであれば，第１ノードＮ１はＨレベルとなり，入力信号ＩＮがＨｉＺであれば，第１ノードＮ１はＬレベルとなる。すなわち，第１ノードＮ１が不安定な中間レベルになることはなく，シュミットバッファ１１１において大きな貫通電流Ｉ２が発生することはない。
【００４２】
しかし，第１ノードＮ１をグランドＧＮＤから電気的に切り離してしまうと，上述した従来の入力回路１のような回路構成では，入力信号ＩＮがＨｉＺのとき，第１ノードＮ１が中間レベルとなり，シュミットバッファ１１に貫通電流Ｉ２が発生してしまう。この点，本発明の実施の形態にかかる入力回路１０１によれば，電流Ｉ１の量が最小限に抑えられるとともに，シュミットバッファ１１１における貫通電流Ｉ２の発生が阻止される。以下，貫通電流Ｉ２の発生阻止に関する入力回路１０１の動作について図２を用いて詳細に説明する。
【００４３】
データ読み込み制御信号ＲＥＡＤがＨレベルであって，入力信号ＩＮがＨｉＺ状態である時点Ｔ１では，第１ノードＮ１がプルダウンされているため，第２ノードＮ２はＨレベルとなり，第３ノードＮ３からＬレベルの出力信号ＯＵＴが出力される。このＬレベルの出力信号ＯＵＴは，バスドライバ１５１によってデータバスに供給される。
【００４４】
そして，ＥｘＯＲゲート１４１は，第１入力端子にＬレベルの出力信号ＯＵＴが入力され，第２入力端子にＨレベルのデータ読み込み制御信号ＲＥＡＤが入力されるため，両信号の論理レベルの不一致を検出し，Ｈレベルの検出信号ＤＥＴＥＣＴを出力する。
【００４５】
Ｈレベルの検出信号ＤＥＴＥＣＴは，Ｐトランジスタ１２１，１３１およびＮトランジスタ１２２，１３２の各ゲートに入力され，Ｐトランジスタ１２１，１３１はオフ状態となり，Ｎトランジスタ１２２，１３２はオン状態となる。
【００４６】
また，Ｌレベルの出力信号ＯＵＴは，Ｐトランジスタ１１１−３，１１１−９およびＮトランジスタ１１１−４，１１１−１０の各ゲートに入力され，Ｐトランジスタ１１１−３，１１１−９はオン状態となり，Ｎトランジスタ１１１−４，１１１−１０はオフ状態となる。
【００４７】
時点Ｔ２において，入力信号ＩＮがＨレベルに切り替わると，第１ノードＮ１はＬレベルからＨレベルに遷移する。これによって，Ｐトランジスタ１１１−１，１１１−５，１１１−１１がオフ状態となり，Ｎトランジスタ１１１−２，１１１−６，１１１−１２がオン状態となる。そして，第２ノードＮ２は，Ｎトランジスタ１１１−２とＮトランジスタ１２２によってグランドＧＮＤに接続され，ＨレベルからＬレベルに遷移する。この結果，第３ノードＮ３からＨレベルの出力信号ＯＵＴが出力される。このＨレベルの出力信号ＯＵＴは，バスドライバ１５１によってデータバスに供給される。
【００４８】
そして，ＥｘＯＲゲート１４１は，第１入力端子にＨレベルの出力信号ＯＵＴが入力され，第２入力端子にＨレベルのデータ読み込み制御信号ＲＥＡＤが入力されるため，両信号の論理レベルの一致を検出し，Ｌレベルの検出信号ＤＥＴＥＣＴを出力する。
【００４９】
Ｌレベルの検出信号ＤＥＴＥＣＴは，Ｐトランジスタ１２１，１３１およびＮトランジスタ１２２，１３２の各ゲートに入力され，Ｐトランジスタ１２１，１３１はオン状態となり，Ｎトランジスタ１２２，１３２はオフ状態となる。
【００５０】
また，Ｈレベルの出力信号ＯＵＴは，Ｐトランジスタ１１１−３，１１１−９およびＮトランジスタ１１１−４，１１１−１０の各ゲートに入力され，Ｐトランジスタ１１１−３，１１１−９はオフ状態となり，Ｎトランジスタ１１１−４，１１１−１０はオン状態となる。
【００５１】
時点Ｔ２において入力信号ＩＮがＨレベルに切り替わったとき，第２ノードＮ２をグランドＧＮＤに接続していたＮトランジスタ１１１−２とＮトランジスタ１２２のうち，Ｎトランジスタ１２２はオフ状態となるが，代わってＮトランジスタ１１１−４，１１１−１０がオン状態となるため，これらとＮトランジスタ１１１−６，１１１−１２によって第２ノードＮ２は，グランドＧＮＤと接続され，Ｌレベルを保持する。
【００５２】
時点Ｔ３において，入力信号ＩＮがＨｉＺ状態に切り替わると，第１ノードＮ１は，プルダウン抵抗１１３およびＮトランジスタ１１５によってグランドＧＮＤにプルダウンされ，ＨレベルからＬレベルに遷移する。これによって，Ｐトランジスタ１１１−１，１１１−５，１１１−１１がオン状態となり，Ｎトランジスタ１１１−２，１１１−６，１１１−１２がオフ状態となる。そして，第２ノードＮ２は，Ｎトランジスタ１１１−１とＮトランジスタ１２１によって電源ＶＤＤに接続され，ＬレベルからＨレベルに遷移する。この結果，第３ノードＮ３からＬレベルの出力信号ＯＵＴが出力される。このＬレベルの出力信号ＯＵＴは，バスドライバ１５１によってデータバスに供給される。
【００５３】
そして，ＥｘＯＲゲート１４１は，第１入力端子にＬレベルの出力信号ＯＵＴが入力され，第２入力端子にＨレベルのデータ読み込み制御信号ＲＥＡＤが入力されるため，両信号の論理レベルの不一致を検出し，Ｈレベルの検出信号ＤＥＴＥＣＴを出力する。
【００５４】
Ｈレベルの検出信号ＤＥＴＥＣＴは，Ｐトランジスタ１２１，１３１およびＮトランジスタ１２２，１３２の各ゲートに入力され，Ｐトランジスタ１２１，１３１はオフ状態となり，Ｎトランジスタ１２２，１３２はオン状態となる。
【００５５】
また，Ｌレベルの出力信号ＯＵＴは，Ｐトランジスタ１１１−３，１１１−９およびＮトランジスタ１１１−４，１１１−１０の各ゲートに入力され，Ｐトランジスタ１１１−３，１１１−９はオン状態となり，Ｎトランジスタ１１１−４，１１１−１０はオフ状態となる。
【００５６】
時点Ｔ３において入力信号ＩＮがＨｉＺに切り替わったとき，第２ノードＮ２を電源ＶＤＤに接続していたＰトランジスタ１１１−１とＰトランジスタ１２１のうち，Ｐトランジスタ１２１はオフ状態となるが，代わってＰトランジスタ１１１−３，１１１−９がオン状態となるため，これらとＰトランジスタ１１１−５，１１１−１１によって第２ノードＮ２は，電源ＶＤＤと接続され，Ｈレベルを保持する。
【００５７】
時点Ｔ４において，データ読み込み制御信号ＲＥＡＤは，ＨレベルからＬレベルに切り替えられる。これによって，バスドライバ１５１は，入力回路１０１からデータバスへの出力信号ＯＵＴの供給を遮断する。また，Ｎトランジスタ１１５はオフ状態となり，第１ノードＮ１はグランドＧＮＤから電気的に切り離され，入力信号ＩＮがＨｉＺ状態であることから第１ノードＮ１は不安定な中間レベルとなる。このため，Ｐトランジスタ１１１−１およびＮトランジスタ１１１−２は共に不完全なオン（オフ）状態となる。
【００５８】
ＥｘＯＲゲート１４１は，第１入力端子にＬレベルの出力信号ＯＵＴが入力され，第２入力端子にＬレベルのデータ読み込み制御信号ＲＥＡＤが入力されるため，両信号の論理レベルの一致を検出し，Ｌレベルの検出信号ＤＥＴＥＣＴを出力する。
【００５９】
Ｌレベルの検出信号ＤＥＴＥＣＴは，Ｐトランジスタ１２１，１３１およびＮトランジスタ１２２，１３２の各ゲートに入力され，Ｐトランジスタ１２１，１３１はオン状態となり，Ｎトランジスタ１２２，１３２はオフ状態となる。したがって，Ｐトランジスタ１１１−１とＮトランジスタ１１１−２が共に不完全なオン（オフ）状態であっても，Ｎトランジスタ１２２が（完全な）オフ状態であるため，貫通電流Ｉ２が発生することはない。
【００６０】
また，Ｐトランジスタ１１１−３およびＮトランジスタ１１１−４の各ゲートには，継続してＬレベルの出力信号ＯＵＴが入力されており，Ｐトランジスタ１１１−３はオン状態を保持し，Ｎトランジスタ１１１−４はオフ状態を保持する。したがって，ノードＮ１が不安定な中間レベルであっても，第２ノードＮ２は，Ｐトランジスタ１３１およびＰトランジスタ１１１−３によって電源ＶＤＤに接続され，時点Ｔ４の直前の状態，すなわちＨレベルを保持する。そして，出力信号ＯＵＴも時点Ｔ４の直前のＬレベルを保持する。
【００６１】
時点Ｔ５において，入力信号ＩＮがＨレベルに切り替わり第１ノードＮ１がＨレベルとなり，Ｎトランジスタ１１１−２，１１１−６，１１１−１２が共にオン状態となるが，時点Ｔ５以前にＮトランジスタ１２２，１１１−４，１１１−１０，１３２がオフ状態とされているため，第２ノードＮ２は，グランドＧＮＤに電気的に接続されず，更にＨレベルを保持する。
【００６２】
第２ノードＮ２は，時点Ｔ６において入力信号ＩＮがＨｉＺに切り替わっても同様にＨレベルを保持する。しかも，このとき第１ノードＮ１が不安定な中間レベルとなり，Ｐトランジスタ１１１−１とＮトランジスタ１１１−２が共に不完全なオン（オフ）状態となるが，Ｎトランジスタ１２２が（完全な）オフ状態であるため，貫通電流Ｉ２が発生することはない。
【００６３】
第２ノードＮ２は，時点Ｔ７においてデータ読み込み制御信号ＲＥＡＤがＨレベルに切り替えられ，第１ノードＮ１がプルダウンされてはじめて，それ以降，入力信号ＩＮの電圧レベルに応じてＨ／Ｌレベルに遷移することになる。
【００６４】
時点Ｔ８において，入力信号ＩＮがＨレベルに切り替わったところで，ノードＮ２はＨレベルからＬレベルに遷移し，これに応じて出力信号ＯＵＴがＨレベルとなる。
【００６５】
時点Ｔ９において，再びデータ読み込み制御信号ＲＥＡＤがＬレベルとされると，Ｐトランジスタ１２１，１３１，１１１−３，１１１−９はオフ状態となり，Ｎトランジスタ１２２，１３２，１１１−４，１１１−１０はオン状態となる。
【００６６】
時点Ｔ１０において，入力信号ＩＮがＨｉＺに切り替わると，第１ノードＮ１が不安定な中間レベルとなり，Ｐトランジスタ１１１−１とＮトランジスタ１１１−２が共に不完全なオン（オフ）状態となるが，Ｐトランジスタ１２１が（完全な）オフ状態であるため，貫通電流Ｉ２が発生することはない。また，第２ノードＮ２は，Ｎトランジスタ１１１−４，１３２によってグランドＧＮＤに接続されており，Ｌレベルを保持する。
【００６７】
さらに，時点Ｔ１１において，入力信号ＩＮがＨレベルに切り替わると，Ｎトランジスタ１１１−２，１１１−６，１１１−１２がオン状態となり，第２ノードは，このＮトランジスタ１１１−２とＮトランジスタ１２２，Ｎトランジスタ１１１−６とＮトランジスタ１１１−４，１１１−１２，１１１−１０によってグランドＧＮＤに接続される。ただし，第２ノードＮ２は，時点Ｔ１１以前からＮトランジスタ１３２，１１１−４によってグランドＧＮＤに接続されており，入力信号ＩＮの論理レベルに関係なく，Ｌレベルを保持する。
【００６８】
以上のように，本発明の実施の形態にかかる入力回路１０１において，第１ノードＮ１からグランドＧＮＤへの電流Ｉ１を減少させる目的でデータ読み込み制御信号ＲＥＡＤをＬレベルとしたとき，Ｐトランジスタ１２１またはＮトランジスタ１２２のいずれか一方が必ずオフ状態であるため，入力信号ＩＮがＨｉＺであってもシュミットバッファ１１１に貫通電流Ｉ２が発生することはない。
【００６９】
さらに，データ読み込み制御信号ＲＥＡＤがＬレベルの時の第２ノードＮ２の電圧レベルは，Ｐトランジスタ１３１およびＮトランジスタ１３２によって，データ読み込み制御信号ＲＥＡＤがＨレベルからＬレベルに遷移した時点での電圧レベルに保持される。このため，データ読み込み制御信号ＲＥＡＤがＬレベルで期間，入力信号ＩＮがＨレベルまたはＨｉＺのいずれの状態をとろうとも，ＥｘＯＲゲート１４１から出力される検出信号ＤＥＴＥＣＴの電圧レベルは，ＨレベルまたはＬレベルのいずれかに保持されることになり，Ｐトランジスタ１２１およびＮトランジスタ１２２のオン／オフ状態が切り替わることはない。したがって，データ読み込み制御信号ＲＥＡＤがＬレベルの期間，Ｐトランジスタ１２１およびＮトランジスタ１２２は，オン／オフ状態が切り替わる途中の不完全なオン（オフ）状態にはならず，この結果，貫通電流Ｉ２の発生が確実に阻止されることになる。
【００７０】
ところで，入力回路１０１に備えられたシュミットバッファ１１１は，図３に示したシュミットバッファ２１１に置き換えることも可能である。このシュミットバッファ２１１は，シュミットバッファ１１１に対して，Ｐトランジスタ１１１−９，１１１−１１，および，Ｎトランジスタ１１１−１０，１１１−１２が省略された構成を有するものである。シュミットバッファ２１１を備えた入力回路２０１は，入力信号ＩＮに基づき出力信号ＯＵＴを生成することに関して上述の入力回路１０１と略同一の機能を有する。そして，入力回路２０１によれば，電流Ｉ１の量が最小限に抑えられると共に，貫通電流Ｉ２の発生も阻止されることになる。
【００７１】
図４に示した入力回路３０１は，図３に示した入力回路２０１に対して，バッファドライバ１５１がラッチ回路３１１に置き換えられた構成を有するものである。この入力回路３０１によれば，入力回路１０１，２０１と同様に，電流Ｉ１の量が最小限に抑えられると共に，貫通電流Ｉ２の発生も阻止されることになる。そして，ラッチ回路３１１として例えばＤラッチを採用することによって，データ読み込み制御信号ＲＥＡＤがＨレベルのときの出力信号ＯＵＴは，後段の回路（例えば，データバス）に供給され，データ読み込み制御信号ＲＥＡＤがＨレベルからＬレベルに遷移した時点での出力信号ＯＵＴは，データ読み込み制御信号ＲＥＡＤがＬレベルにある期間ラッチ回路３１１に保持される。なお，データ読み込み制御信号ＲＥＡＤに代えて，周期的にＨレベルとＬレベルが切り替わる，例えばクロック信号を用いてもよい。
【００７２】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７３】
ＨレベルとＨｉＺのいずれかの状態をとる入力信号ＩＮを用いて，本発明の実施の形態を説明したが，入力信号ＩＮがＬレベルとＨｉＺのいずれかの状態をとる場合であっても本発明は適用可能である。この場合，入力回路１０１，２０１，３０１は，データ読み出し制御信号ＲＥＡＤに制御されるプルアップ回路によって第１ノードＮ１がプルアップされるように構成される。
【００７４】
【発明の効果】
以上説明したように，本発明によれば，消費電力を低く抑えつつ，入力信号からノイズ成分を除去し，後段の回路に対して安定した信号を供給することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる入力回路の回路図である。
【図２】図１の入力回路の動作を示すタイミングチャートである。
【図３】本発明の他の実施の形態にかかる入力回路（その１）の回路図である。
【図４】本発明の他の実施の形態にかかる入力回路（その２）の回路図である。
【図５】従来の入力回路の回路図である。
【符号の説明】
１０１：入力回路
１１１：シュミットバッファ
１１３：プルダウン抵抗
１４１：ＥｘＯＲゲート
１５１：バスドライバ
３３１：ラッチ回路
ＤＥＴＥＣＴ：検出信号
ＩＮ：入力信号
ＯＵＴ：出力信号
ＲＥＡＤ：データ読み込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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