(57)【特許請求の範囲】
【請求項１】
インタレース形式のテレシネ変換フレーム列からノンインタレース形式の逆テレシネ変換フレーム列を生成する逆テレシネ変換方法において、
テレシネ変換フレーム列のフレームＦｎとフレームＦｎ−１（ｎは時系列の入力順を表す整数）とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定し、
５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返す、
ことを特徴とする逆テレシネ変換方法。
【請求項２】
インタレース形式で入力されるフレームを順次格納するメモリを有し、前記メモリからの読み出し制御によって逆テレシネ変換フレーム列を生成する逆テレシネ変換装置において、
入力中フレームＦｎと前入力フレームＦｎ−１（ｎは時系列の入力順を表す整数）とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する同一性判定手段と、
前記メモリからのフレーム読み出し時、少なくとも５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを前記メモリから読み出して逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを前記メモリから読み出して逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返すように制御する制御手段と、
を有することを特徴とする逆テレシネ変換装置。
【請求項３】
インタレース形式で入力されるフレームを順次格納するメモリを有し、前記メモリへの書き込み制御によって逆テレシネ変換フレーム列を生成する逆テレシネ変換装置において、
入力中フレームＦｎと前入力フレームＦｎ−１（ｎは時系列の入力順を表す整数）とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する同一性判定手段と、
前記メモリへのフレームの格納時、少なくとも５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを前記メモリに格納して逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィ−ルド内の奇数番目のフィ−ルドのうちに同一フラグが設定されているフィールドが無い場合は、当該５フィールドの最初の２フィールドを前記メモリに格納して逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返すように制御する制御手段と、
を有することを特徴とする逆テレシネ変換装置。
【請求項４】
インタレース形式のテレシネ変換フレーム列からノンインタレース形式の逆テレシネ変換フレーム列を生成するための逆テレシネ変換プログラムを記録したコンピュータ読み取り可能な記録媒体において、
テレシネ変換フレーム列のフレームＦｎとフレームＦｎ−１（ｎは時系列の入力順を表す整数）とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定する処理プロセスと、
前記同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する処理プロセスと、
５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返す処理プロセスと、からなる逆テレシネ変換プログラムを記録したことを特徴とする記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映画等の２４フレーム／秒のフレームレートを有するノンインタレース映像信号から、３０フレーム／秒のフレームレートを有するインタレース映像信号に変換された（テレシネ変換された）映像を、逆に２４フレーム／秒のノンインタレース映像信号に戻す逆テレシネ変換技術に係り、詳しくは、必要な遅延時間を低減すると共に、編集処理などが施されたインタレース映像や、静止画像シーケンスが続く場合などに対しても適切な逆変換を実現する逆テレシネ変換方法及び装置、並びに、逆テレシネ変換プログラムを記録した記録媒体に関するものである。
【０００２】
【従来の技術】
逆テレシネ変換は、テレビ放送等に用いられる３０フレーム／秒の映像信号を、ＭＰＥＧ（Ｍoving  Ｐicture  Ｅxpert  Ｇroup）−２などの動画像符号化方式技術を用いて圧縮符号化する際の圧縮率を上げる有力な技術として知られている。
【０００３】
テレシネ変換は、図４に示すように、１フレーム・２フィールド構成のフレーム列について、４フレーム毎に奇フィールドと偶フィールドを１枚ずつ２重化（即ち、１フレームを追加）させる、規則的なフィールドの挿入によって実現される。編集などの操作が行なわれていない場合、２重化されたフィールドを含む３フィールドの組と、２重化されたフィールドを含まない２フィールドの組とが、３−２−２−３の規則で現れるため、従来の逆テレシネ変換では、このパターンを検出して、２重化されたフィールドの間引き処理が行なわれる。
【０００４】
図５は、従来の逆テレシネ変換装置の構成例である。まず、同一性判定手段５１０にて、３０フレーム／秒でインタレース形式で入力されるフレーム毎に、現入力フレームの奇フィールドおよび偶フィールドと、フレーム遅延手段５１１で１フレーム遅延された前のフレームの同一パリティフィールドとを、比較手段５１２で比較して、同一フィールドの検出を行なう。該同一性判定手段５１０での同一フィールド判定結果は、例えば同一フィールドに対しては「１」、そうでないフィールドに対しては「０」として、順次、シフトレジスタ２０に格納される。次に、３−２−２−３パターン検出手段５３０にて、このシフトレジスタ５２０における同一フィールド判定結果の分布から、テレシネ変換時の挿入フィールドパターンを検出し、テレシネ変換時に二重化されたフィールドを特定する。そして、該３−２−２−３パターン検出手段５３０では、図４で示したフィールド間の一致・不一致パターンと完全に一致するか否かの情報を、書き込みアドレス生成手段５４０と読み出しアドレス生成手段５５０への御御情報として出力する。ただし、逆テレシネ変換処理を画像メモリ５６０への書き込み時に行なう場合、読み出しアドレス生成手段５５０への出力は必ずしも必要ない。同様に、逆テレシネ変換処理を画像メモリ５６０からの読み出し時に行なう場合、書き込みアドレス生成手段５４０への出力は必ずしも必要ない。
【０００５】
書き込みアドレス生成手段５４０と読み出しアドレス生成手段５５０は、図５では省略してあるがアドレスカウンタを内蔵し、３−２−２−３パターン検出手段５３０からの制御情報に従って、図６に示すようにアドレスを生成する事で、フィールド間引きを実現する。図６で、縦軸の一目盛は１フィールド分のアドレスを示し、横軸の一目盛は３０フレーム／秒の１フィールド期間を示す。また、グラフは、時間経過に伴うアドレスカウンタの変化の様子を示している。例えば、画像メモリ５６０への画像信号の書き込み時にフィールド間引きを行なう場合には、図６（ａ）に示すように、書き込みアドレス生成手段５４０では間引き対象フィールドに相当する期間に書込みアドレスの更新を停止し、読み出しアドレス生成手段５５０では、読み出しアドレスの生成を連続して行なう事で、当該フィールドの間引かれたフレーム列を出力する事が可能になる。また、画像メモリ５６０からの読み出し時にフィールド間引きを行なう場合には、図６（ｂ）に示すように、書き込みアドレス手段５４０では書き込みアドレスの生成を連続して行ない、読み出しアドレス生成手段５５０では間引き対象フィールドの区間を飛ばすように不連続なアドレス生成を行なう事で、当該フィールドの間引かれたフレーム列を出力する事が可能になる。なお、図６に示すように、書き込みアドレスの生成開始と読み出しアドレスの生成開始のタイミングは、書き込みアドレス生成開始の後に読み出しアドレス生成を開始し、読み出しアドレスが書き込みアドレスを追い越さない範囲で開始タイミングを近接させる事で、必要な画像メモリ容量を最小限に抑える事が出来る。
【０００６】
【発明が解決しようとする課題】
従来の逆テレシネ変換技術では、上述のように３−２−２−３パターン検出により間引き対象フィールドを決定するため、次のような問題点がある。第一の問題点は、３−２−２−３パターン検出を行なうため、最低５フレーム分の画像が入力されなければならない事である。特に、入力フレーム列に対する編集などの影響で、３−２−２−３パターンが乱れている場合も想定されるため、正確に２重化フィールドを決定するためには、出来る限り多いフレーム数からなるフレーム列に対してパターン検出を行なう事が望ましいが、フレーム格納用のメモリの容量が大きくなってしまうばかりか、最終的な逆テレシネ変換後のフレーム列が確定するまでの遅延が大きくなる。第二の問題点は、静止画像シーケンスに対しては、どのフィールドも２重化されているように見えるため、パターン検出が出来ず、逆テレシネ変換後のフレーム列を確定する事が出来ない事である。
【０００７】
このように、従来技術では、３−２−２−３パターン検出を行なうフレーム数を増やせは増やすほど、適切な間引き処理ができるが、一方で、メモリ容量の増加や、処理遅延の増加という問題が発生する。また、静止面像シーケンスに対しては、パターン検出が出来ないため、逆テレシネ変換処理が出来ないという問題もあった。
【０００８】
本発明の目的は、編集処理などが施こされて３−２−２−３パターンが乱れているインタレース映像でも、メモリ容量と遅延時間の増大を抑えて逆テレシネ変換を実現し、また、静止画像シーケンスが続いて、どのフィールドも２重化されているように見える場合などに対しても、同様に適切な逆テレシネ変換を実現することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、インタレース形式のテレシネ変換フレーム列からノンインタレース形式の逆テレシネ変換フレーム列を生成する逆テレシネ変換方法において、テレシネ変換フレーム列のフレームＦｎとフレームＦｎ−１（ｎは時系列の入力順を表す整数）とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定し、５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返すことを特徴とする。
【００１０】
また、本発明は、インタレース形式で入力されるフレームを順次格納するメモリを有し、前記メモリからの読み出し制御によって逆テレシネ変換フレーム列を生成する逆テレシネ変換装置において、入力中フレームＦｎと前入力フレームＦｎ−１とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する同一性判定手段と、前記メモリからのフレーム読み出し時、５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを前記メモリから読み出して逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを前記メモリから読み出して逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返すように制御する制御手段と、
を有することを特徴とする。
【００１１】
また、本発明は、インタレース形式で入力されるフレームを順次格納するメモリを有し、前記メモリへの書き込み制御によって逆テレシネ変換フレーム列を生成する逆テレシネ変換装置において、
入力中フレームＦｎと前入力フレームＦｎ−１とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定し、同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する同一性判定手段と、前記メモリへのフレームの格納時、５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを前記メモリに格納して逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィ−ルド内の奇数番目のフィ−ルドのうちに同一フラグが設定されているフィールドが無い場合は、当該５フィールドの最初の２フィールドを前記メモリに格納して逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返すように制御する制御手段とを有することを特徴とする。
【００１２】
さらに、本発明は、インタレース形式のテレシネ変換フレーム列からノンインタレース形式の逆テレシネ変換フレーム列を生成するための逆テレシネ変換プログラムを記録したコンピュータ読み取り可能な記録媒体において、テレシネ変換フレーム列のフレームＦｎとフレームＦｎ−１とのフレーム間で同一パリティのフィールド同士を比較して同一性を判定する処理プロセスと、前記同一と判定されたフィールドに対応して同一フィールドを示す同一フラグを設定する処理プロセスと、５フィールド毎に、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがある場合には、そのフィールドの一つを削除して、残る４フィールドを逆テレシネ変換フレーム列のフレーム成分とし、今回の５フィールドに続く５フィールドを次の変換処理対象とし、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合には、当該５フィールドの最初の２フィールドを逆テレシネ変換フレーム列のフレーム成分とすると共に、残る３フィールドを改めて次の処理対象の先頭として、該３フィールドに続く２フィールドを合わせた合計５フィールドを次の変換対象とし、５フィールド毎に変換処理を繰り返す処理プロセスと、からなる逆テレシネ変換プログラムを記録したことを特徴とする。
【００１３】
【発明の実施の形態】
図１に、本発明による逆テレシネ変換方法の一実施の形態の処理フローを示す。本処理フローの手順やアルゴリズムは、逆テレシネ変換プログラムとして、コンピュータが実行可能な言語で記述し、コンピュータが読み取り可能な記録媒体、例えばフロッピーディスクやメモリカード、コンパクトディスク（ＣＤ−ＲＯＭ）などに記録して提供することが可能である。
【００１４】
図１において、ステップ１１０では、インタレース形式のテレシネ変換フレーム列を構成するフレームＦｎ（ｎは時系列の入力順を表わす整数）を順次入力する。ステップ１２０では、入力中フレームＦｎとその前の入力フレームＦｎ−１の同一パリティのフィールド毎の同一性を判定し、ステップ１３０では、同一フィールドと判定されたフィールドに対応して、同一フィールドを示す同一フラグを設定する。以下、５フィールド毎にステップ１４０〜１６０の処理を繰り返す。まず、ステップ１４０では、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドがあるか否か判定する。この同一フィールド判定結果により、処理はステップ１５０あるいはステップ１６０に分岐する。ステップ１５０は、当該５フィールド内の奇数番目のフィールドのうちに同一フィールドが設定されているフィールドがある場合の処理であり、同一フラグが設定されたフィールドの一つを削除して、残る４フィールドを逆テレシネ変換フレーム列のフレーム成分として出力する。一方、ステップ１６０は、当該５フィールド内の奇数番目のフィールドのうちに同一フラグが設定されているフィールドが無い場合の処理であり、当該フィールドの最初の２フィールドを逆テレシネ変換フレーム列のフレーム成分として出力し、残る３フィールドは改めて次の処理対象として、５フィールドの先頭とする。
【００１５】
図２に、本発明方法による逆テレシネ変換の処理例を示す。図２は編集されたテレシネ変換映像のフレーム列の例である。このフレーム列では、典型的なテレシネ変換でのフィールド挿入による３−２−２−３のパターンではなく、３−２−２−２−３というパターンになっている。このため、従来の３−２−２−３パターン検出で二重化されたフィールドを間引くには、６フレーム分のフレーム列を見て、初めてｆ３とｆ１２とを間引ける事を知り得る。このため、少なくとも６フレーム分のメモリを必要とする。これに対して、本発明方法においては、次のように逆テレシネ変換を行なう事で、所要メモリ数を２．５フレーム分にまで低減できる。
【００１６】
入力フレーム毎に、フレーム内の各フィールドが、前のフレームの同一パリティのフィールドと同一か否かを判定し、前と同じフィールドに対して同一フラグを「１」に設定する。そして、最初の５フィールド分のフィールド列ｆ１，ｆ２，ｆ３，ｆ４，ｆ５のうち、奇数番目のフィールド（ｆ１，ｆ３，ｆ５）を見て、この中の同一フィールドであるｆ３，ｆ１のいずれかを間引ける事を知り、このいずれか（例えばｆ３）を間引いて、ｆ１，ｆ２，ｆ４，ｆ５からなる逆テレシネ変換後のフレーム列を得る。続いて、次の５フィールド分のフィールド列，ｆ８，ｆ９，ｆ１０のうち、当該５フィールド内の奇数番目のフィールド（ｆ６，ｆ８，ｆ１０）を見て、同ーフィールドが存在しない事を知リ、先頭の２フィールドｆ６，ｆ７からなる逆テレシネ変換後のフレームを得る。その後、残りの３フィールド（ｆ８，ｆ９，ｆ１０）とそれに続く２フィールド（ｆ１１，ｆ１２）からなる５フィールド分のフィールド列が揃った時点で、改めて、そのフィールド列ｆ８，ｆ９，ｆ１０，ｆ１１，ｆ１２のうち、当該５フィールド内の奇数番目のフィールドｆ８，ｆ１０，ｆ１２を見て、この中の同一フィールドであるｆ１２，ｆ１０のいずれかを間引ける事を知り、このいずれか（例えばｆ１２）を間引いて、ｆ９，ｆ９，ｆ１０，ｆ１１からなる逆テレシネ変換後のフレーム列を得る。以下、フィールドｆ１３以後、同様の処理を繰り返して逆テレシネ変換フレーム列を得る事が出来る。
【００１７】
本発明の方法による逆テレシネ変換は、入力フィールド列の最初の５フィールド分からのみ間引き対象フィールドを決定するので、必要なメモリ量は２．５フレーム分に抑えられる。また、図２中の２つの３フィールド組の間に、２フィールド組が幾つある場合でも、同様の方法で、必要なメモリ量を増加させる事なく、逆テレシネ変換後のフレーム列を得る事が出来る。さらに、静止画像シーケンスの場合には、例えば最初の５フィールド列中では、間引き可能なフィールドがｆ３，ｆ５という具合に複数存在するが、このいずれを間引いても、逆テレシネ変換後のフレーム列の画像は変わらないから、静止画像シーケンスに対しても安定した逆テレシネ変換が可能である。
【００１８】
なお、同一フラグ設定時に、前のフィールドと同一と判定されたフィールドと共に、同一である前のフィールドに対しても、同一フラグを「１」にしてもよい。ただし、その場合は、同一フィールドが、同じ５フィールド組に入らない場合を想定し、同一フィールドの一方が間引かれた場合、他方は間引き対象としないような制御が必要になる。
【００１９】
図３に、本発明による逆テレシネ変換装置の一実施の形態の構成例を示す。なお、図３は、画像メモリ３７０からの読出し制御によって逆テレシネ変換フレーム列を生成する構成と、画像メモリ３７０への書き込み制御によって逆テレシネ変換フレームを生成する構成の両方を兼ねている。
【００２０】
図３において、同一性判定手段３１０にて、入力フレーム毎に、現入力フレームの奇フィールドおよび偶フィールドと、前のフレームの同一パリティフィールドとを比較して、同一フィールドの検出を行うことは、図５の従来例と同様である。従来例との違いは、間引き対象フィールドの決定に関係する構成にある。図５の従来例では、３−２−２−３パターン検出によって値引き対象フィールドを決定したが、本発明では、５フィールド列毎の奇数番目のフィールドの同一性のみを見て、この中から間引く事が出来る任意の１フィールドを間引くため、同一性判定手段３１０での同一フィールド判定結果（同一フラグ）が順次設定されるシフトレジスタ３２０は、５フィールド分の５ビットで構成される。間引き対象フィールド決定手段３３０は、シフトレジスタ３２０の５ビットを見て、「１」が設定されている同一フィールドのうち、例えば時間的に最も早い位置にあるフィールドを間引くような優先回路で構成される。また、本発明では、５フィールド内の奇数番目のフイールドに同一フィールドがある場合とない場合とで、４フィールドを入出力するか、２フィールドを入出力するかを変更する必要があるため、処理フィールド数決定手段３４０は、同じくシフトレジスタ３２０の５ビットを見て、画像メモリ３７０に入出力するフィールド数を決定する。書き込みアドレス生成手段３５０と読み出しアドレス生成手段３６０は、間引き対象フィールド決定手段３３０と処理フィールド数決定手段３４０からの情報に基づいて、画像メモリ３７０への書き込みアドレスと読み出しアドレスを生成する。両アドレス生成手段３５０、３６０でのアドレス生成は、従来例と同様に、図６に示すように行なう。即ち、書き込み時にフィールド間引きを行なう場合は、間引き対象フィールドに相当する期間にアドレスの更新を停止し、読み出しアドレス生成は連続して行なう。また、読み出は時にフィールド間引きを行なう場合は、書き込みアドレスを連続して行ない。読み出しアドレス生成時に間引き対象フィールドの区間を飛ばすように不連続なアドレス生成を行なう。
【００２１】
なお、これまでの説明では、アドレス生成によって間引き処理を行なうとしたが、ライトイネープル信号やリードイネーブル信号による方法でも、フィールド間引き処理は可能である。また、書き込み時のアドレス生成によって間引き処理を実現する場合、間引き対象フィールドでアドレス生成を停止する方法でなく、一旦書き込んだ領域に上書きするようにアドレスを生成する方法によっても、同様にフィールド間引き処理は可能である。
【００２２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、入力フレーム列の高々５フィールド（２．５フレーム）毎に間引きフィールドを決定し、逆テレシネ変換フレーム列を得る事が出来るので、従来の５フレーム以上のフレーム列から間引きフィールドを決定する従来装置に比べ、半分のメモリ容量と処理遅延で、逆テレシネ変換が可能となる。また、入力画像シーケンスが編集されている場合や、静止画像シーケンスのような特殊な場合のように、テレシネ変換でのフィールド挿入に特有な規則性が見られない場合でも、メモリ容量や遅延を増加させる事なく、逆テレシネ変換後のフレーム列を得る事が出来る。しだがって、本発明の逆テレシネ変換技術は、低遅延かつ低コストの映像処理装置、映像符号化装置等を実現するのに、極めて有効である。
【図面の簡単な説明】
【図１】本発明による逆テレシネ変換方法の処理フロー例を示す図である。
【図２】本発明による逆テレシネ変換処理例を示す図である。
【図３】本発明による逆テレシネ変換装置の構成例を示す図である。
【図４】逆テレシネ変換と逆テレシネ変換の関係を示す図である。
【図５】従来の逆テレシネ変換装置の構成例を示す図である。
【図６】書き込み時／読み出し時にフィールド間引き処理を行う場合のアドレス生成例を示す図である。
【符号の説明】
３１０  同一性判定手段
３２０  シフトレジスタ
３３０  間引き対象フィールド決定手段
３４０  処理フィールド数決定手段
３５０  書き込みアドレス生成手段
３６０  読み出しアドレス生成手段
３７０  画像メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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