(57)【特許請求の範囲】
【請求項１】
昇圧電圧を交互に出力する第１、第２の昇圧部と、入力端を前記第１の昇圧部の出力端に接続した第１の整流部と、入力端を前記第２の昇圧部の出力端に接続した第２の整流部とを備え、前記第１の整流部の出力端と前記第２の整流部の出力端との接続点を昇圧電圧出力端とする昇圧回路において、
前記第１の整流部は、ソースを入力端、ドレインを出力端とし、ゲートを前記第２の昇圧部の出力端に接続し、前記第２の昇圧部が昇圧電圧を出力しない時にはオン、前記第２の昇圧部が昇圧電圧を出力する時にはオフとされる第１の絶縁ゲート型電界効果トランジスタからなり、
前記第２の整流部は、ソースを入力端、ドレインを出力端とし、ゲートを前記第１の昇圧部の出力端に接続し、前記第１の昇圧部が昇圧電圧を出力しない時にはオン、前記第１の昇圧部が昇圧電圧を出力する時にはオフとされる第２の絶縁ゲート型電界効果トランジスタからなることを特徴とする昇圧回路。
【請求項２】
前記第１の昇圧部は、第１の電極に第１の昇圧クロックが印加される第１のキャパシタと、電源線と前記第１のキャパシタの第２の電極との間に接続され、前記第１の昇圧部が昇圧電圧を出力しない時にはオン、前記第１の昇圧部が昇圧電圧を出力する時にはオフとされる第１のスイッチ素子とを備え、前記第２のキャパシタの第２の電極と前記第１のスイッチ素子との接続点を出力端とされ、
前記第２の昇圧部は、第１の電極に前記第１の昇圧クロックと低電位がオーバラップしない相補関係にある第２の昇圧クロックが印加される第２のキャパシタと、前記電源線と前記第２のキャパシタの第２の電極との間に接続され、前記第２の昇圧部が昇圧電圧を出力しない時にはオン、前記第２の昇圧部が昇圧電圧を出力する時にはオフとされる第２のスイッチ素子とを備え、前記第２のキャパシタの第２の電極と前記第２のスイッチ素子との接続点を出力端とされていることを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記第１の昇圧部は、第１の電極に第１の昇圧クロックが印加される第１のキャパシタと、電源線と前記第１のキャパシタの第２の電極との間に接続され、前記第１の昇圧部が昇圧電圧を出力しない時にはオン、前記第１の昇圧部が昇圧電圧を出力する時にはオフとされる第１のスイッチ素子と、第１の電極を前記第１のキャパシタの第２の電極に接続された第２のキャパシタと、前記電源線と前記第２のキャパシタの第２の電極との間に接続され、前記第１の昇圧部が昇圧電圧を出力しない時にはオン、前記第１の昇圧部が昇圧電圧を出力する時にはオフとされる第２のスイッチ素子とを備え、前記第２のキャパシタの第２の電極と前記第２のスイッチ素子との接続点を出力端とされ、
前記第２の昇圧部は、第１の電極に前記第１の昇圧クロックと低電位がオーバラップしない相補関係にある第２の昇圧クロックが印加される第３のキャパシタと、前記電源線と前記第３のキャパシタの第２の電極との間に接続され、前記第２の昇圧部が昇圧電圧を出力しない時にはオン、前記第２の昇圧部が昇圧電圧を出力する時にはオフとされる第３のスイッチ素子と、第１の電極を前記第３のキャパシタの第２の電極に接続された第４のキャパシタと、前記電源線と前記第４のキャパシタの第２の電極との間に接続され、前記第２の昇圧部が昇圧電圧を出力しない時にはオン、前記第２の昇圧部が昇圧電圧を出力する時にはオフとされる第４のスイッチ素子とを備え、前記第４のキャパシタの第２の電極と前記第４のスイッチ素子との接続点を出力端とされていることを特徴とする請求項１記載の昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧よりも高電圧を必要とする回路を搭載する集積回路に搭載して使用される昇圧回路に関する。
【０００２】
例えば、集積回路の一種であるＥＥＰＲＯＭにおいては、書込み動作及び消去動作を行う場合に、電源電圧よりも高い電圧を必要とするので、昇圧回路が搭載される。
【０００３】
【従来の技術】
図４は従来の昇圧回路の一例を示す回路図であり、図４中、１は電源電圧ＶＤＤを供給するＶＤＤ電源線、２、３は昇圧動作を行う昇圧部、４、５は整流動作を行う整流部、６は昇圧電圧ＶＰＰが出力される昇圧電圧出力端である。
【０００４】
また、昇圧部２において、７はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ７は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１に接続されている。
【０００５】
また、８はキャパシタであり、このキャパシタ８は、一方の電極８ＡをｎＭＯＳトランジスタ７のソースに接続され、他方の電極８Ｂに昇圧クロックφａが印加されるように構成されている。
【０００６】
また、昇圧部３において、９はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ９は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１に接続されている。
【０００７】
また、１０はキャパシタであり、このキャパシタ１０は、一方の電極１０ＡをｎＭＯＳトランジスタ９のソースに接続され、他方の電極１０Ｂに昇圧クロックφａと相補関係にある昇圧クロック／φａが印加されるように構成されている。
【０００８】
また、整流部４において、１１はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ１１は、ゲートをドレインに接続され、ドレインをキャパシタ８の電極８Ａに接続され、ソースを昇圧電圧出力端６に接続されている。
【０００９】
また、整流部５において、１２はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ１２は、ゲートをドレインに接続され、ドレインをキャパシタ１０の電極１０Ａに接続され、ソースを昇圧電圧出力端６に接続されている。
【００１０】
図５は図４に示す従来の昇圧回路の動作を示す波形図であり、図５Ａは昇圧クロックφａ、図５Ｂは昇圧クロック／φａ、図５Ｃはキャパシタ８の電極８Ａの電圧Ｖ８Ａ、図５Ｄはキャパシタ１０の電極１０Ａの電圧Ｖ１０Ａ、図５Ｅは昇圧電圧出力端６に得られる昇圧電圧ＶＰＰを示している。
【００１１】
ここに、ｎＭＯＳトランジスタ７は、ＶＤＤ電源線１とキャパシタ８の電極８Ａとの間に順方向に接続されたダイオードとして機能し、ｎＭＯＳトランジスタ９は、ＶＤＤ電源線１とキャパシタ１０の電極１０Ａとの間に順方向に接続されたダイオードとして機能する。
【００１２】
したがって、ソース・バルク間の電圧がＶＤＤの場合のｎＭＯＳトランジスタ７、９のスレッショルド電圧をＶＴＨ１とすると、ｎＭＯＳトランジスタ７、９は、それぞれ、そのソースにＶＤＤ−ＶＴＨ１を出力し、ソース側からドレイン側に電流を流すことはない。
【００１３】
この結果、キャパシタ８の電極８Ａの電圧Ｖ８Ａは、キャパシタ８の電極８Ｂに印加される昇圧クロックφａによるポンピング動作によって図５Ｃに示すようになり、キャパシタ１０の電極１０Ａの電圧Ｖ１０Ａは、キャパシタ１０の電極１０Ｂに印加される昇圧クロック／φａによるポンピング動作によって図５Ｄに示すようになる。
【００１４】
なお、昇圧クロックφａ、／φａのＨレベルを電源電圧ＶＤＤ、Ｌレベルを０［Ｖ］とすると、キャパシタ８の電極８Ａの電圧Ｖ８Ａ及びキャパシタ１０の電極１０Ａの電圧Ｖ１０Ａの最高電圧は、２ＶＤＤ−ＶＴＨ１となる。
【００１５】
ここに、ｎＭＯＳトランジスタ１１は、ゲートをドレインに接続されているので、キャパシタ８の電極８Ａの電圧Ｖ８Ａが昇圧クロックφａにより叩き上げられて高電圧にある場合にはオン、キャパシタ８の電極８Ａの電圧Ｖ８Ａが昇圧クロックφａにより叩き上げられていない低電圧にある場合にはオフとなる。
【００１６】
ｎＭＯＳトランジスタ１２も、ゲートをドレインに接続されているので、キャパシタ１０の電極１０Ａの電圧Ｖ１０Ａが昇圧クロック／φａにより叩き上げられて高電圧にある場合にはオン、キャパシタ１０の電極１０Ａの電圧Ｖ１０Ａが昇圧クロック／φａにより叩き上げられていない低電圧にある場合にはオフとなる。
【００１７】
したがって、昇圧電圧出力端６に得られる昇圧電圧ＶＰＰは、図５Ｅに示すようになるが、ソース・バルク間の電圧が２ＶＤＤの場合のｎＭＯＳトランジスタ１１、１２のスレッショルド電圧をＶＴＨ２とすると、昇圧電圧ＶＰＰの最高電圧は、２ＶＤＤ−ＶＴＨ１−ＶＴＨ２となる。
【００１８】
【発明が解決しようとする課題】
ところで、ｎＭＯＳトランジスタ１１、１２のスレッショルド電圧は、バックゲート効果により、ソース・バルク間の電圧が大きくなればなるほど大きくなるので、昇圧電圧ＶＰＰが高くなればなるほど、ｎＭＯＳトランジスタ１１、１２の整流効率は低下してしまう。
【００１９】
ここに、ｎＭＯＳトランジスタ１１、１２の整流効率を高くする方法として、ｎＭＯＳトランジスタ１１、１２を、もともと、スレッショルド電圧の低いものとして形成する方法があるが、このようにすると、製造工程が増加してしまうという問題点があった。
【００２０】
これに対して、ｎＭＯＳトランジスタ１１、１２の整流能力の低下を昇圧回路の電流駆動能力を高めることでカバーしようとすると、キャパシタ８、１０の面積を大きくしなければならず、昇圧回路の面積が大きくなってしまうという問題点があった。
【００２１】
本発明は、かかる点に鑑み、整流効率の良い昇圧電圧を得ることができ、しかも、製造工程の増加及び面積の増加を招くことのない昇圧回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明中、第１の発明（請求項１記載の昇圧回路）は、昇圧電圧を交互に出力する第１、第２の昇圧部と、入力端を第１の昇圧部の出力端に接続した第１の整流部と、入力端を第２の昇圧部の出力端に接続した第２の整流部とを備え、第１の整流部の出力端と第２の整流部の出力端との接続点を昇圧電圧出力端とする昇圧回路において、第１の整流部は、ソースを入力端、ドレインを出力端とし、ゲートを第２の昇圧部の出力端に接続し、第２の昇圧部が昇圧電圧を出力しない時にはオン、第２の昇圧部が昇圧電圧を出力する時にはオフとされる第１の絶縁ゲート型電界効果トランジスタからなり、第２の整流部は、ソースを入力端、ドレインを出力端とし、ゲートを第１の昇圧部の出力端に接続し、第１の昇圧部が昇圧電圧を出力しない時にはオン、第１の昇圧部が昇圧電圧を出力する時にはオフとされる第２の絶縁ゲート型電界効果トランジスタからなるというものである。
【００２３】
本発明中、第１の発明においては、昇圧電圧が電源電圧を昇圧してなる正の電圧である場合には、第１、第２の絶縁ゲート型電界効果トランジスタは、ｐチャネル絶縁ゲート型電界効果トランジスタとされ、昇圧電圧が接地電圧を昇圧してなる負の電圧である場合には、第１、第２の絶縁ゲート型電界効果トランジスタは、ｎチャネル絶縁ゲート型電界効果トランジスタとされる。
【００２４】
ここに、本発明中、第１の発明においては、第１の絶縁ゲート型電界効果トランジスタは、第２の昇圧部が昇圧電圧を出力しない時にはオン、第２の昇圧部が昇圧電圧を出力する時にはオフとされ、第２の絶縁ゲート型電界効果トランジスタは、第１の昇圧部が昇圧電圧を出力しない時にはオン、第１の昇圧部が昇圧電圧を出力する時にはオフとされる。
【００２５】
したがって、昇圧電圧出力端には、第１の昇圧部の出力端に得られる電圧を第１の絶縁ゲート型電界効果トランジスタで整流した電圧と、第２の昇圧部の出力端に得られる電圧を第２の絶縁ゲート型電界効果トランジスタで整流した電圧とが交互に出力されることになるが、この場合、第１、第２の絶縁ゲート型電界効果トランジスタのソース・ドレイン間には電圧降下は発生しないので、整流効率の良い昇圧電圧を得ることができ、しかも、製造工程の増加及び面積の増加を招くことがない。
【００２６】
本発明中、第２の発明（請求項２記載の昇圧回路）は、第１の発明において、第１の昇圧部は、第１の電極に第１の昇圧クロックが印加される第１のキャパシタと、電源線と第１のキャパシタの第２の電極との間に接続され、第１の昇圧部が昇圧電圧を出力しない時にはオン、第１の昇圧部が昇圧電圧を出力する時にはオフとされる第１のスイッチ素子とを備え、第２のキャパシタの第２の電極と第１のスイッチ素子との接続点を出力端とされ、第２の昇圧部は、第１の電極に第１の昇圧クロックと低電位がオーバラップしない相補関係にある第２の昇圧クロックが印加される第２のキャパシタと、電源線と第２のキャパシタの第２の電極との間に接続され、第２の昇圧部が昇圧電圧を出力しない時にはオン、第２の昇圧部が昇圧電圧を出力する時にはオフとされる第２のスイッチ素子とを備え、第２のキャパシタの第２の電極と第２のスイッチ素子との接続点を出力端とされているというものである。
【００２７】
本発明中、第２の発明によれば、第１の発明と同様の作用を得ることができると共に、第１、第２の昇圧クロックは、低電位がオーバラップしないクロックとされているので、第１、第２の絶縁ゲート型電界効果トランジスタが同時にオン状態となり、昇圧電圧出力端側から第１又は第２の昇圧部側に電流が逆流することはない。
【００２８】
本発明中、第３の発明（請求項３記載の昇圧回路）は、第１の発明において、第１の昇圧部は、第１の電極に第１の昇圧クロックが印加される第１のキャパシタと、電源線と第１のキャパシタの第２の電極との間に接続され、第１の昇圧部が昇圧電圧を出力しない時にはオン、第１の昇圧部が昇圧電圧を出力する時にはオフとされる第１のスイッチ素子と、第１の電極を第１のキャパシタの第２の電極に接続された第２のキャパシタと、電源線と第２のキャパシタの第２の電極との間に接続され、第１の昇圧部が昇圧電圧を出力しない時にはオン、第１の昇圧部が昇圧電圧を出力する時にはオフとされる第２のスイッチ素子とを備え、第２のキャパシタの第２の電極と第２のスイッチ素子との接続点を出力端とされ、第２の昇圧部は、第１の電極に第１の昇圧クロックと低電位がオーバラップしない相補関係にある第２の昇圧クロックが印加される第３のキャパシタと、電源線と第３のキャパシタの第２の電極との間に接続され、第２の昇圧部が昇圧電圧を出力しない時にはオン、第２の昇圧部が昇圧電圧を出力する時にはオフとされる第３のスイッチ素子と、第１の電極を第３のキャパシタの第２の電極に接続された第４のキャパシタと、電源線と第４のキャパシタの第２の電極との間に接続され、第２の昇圧部が昇圧電圧を出力しない時にはオン、第２の昇圧部が昇圧電圧を出力する時にはオフとされる第４のスイッチ素子とを備え、第４のキャパシタの第２の電極と第４のスイッチ素子との接続点を出力端とされているというものである。
【００２９】
本発明中、第３の発明においては、第１の発明と同様の作用を得ることができると共に、第１、第２の昇圧クロックは、低電位がオーバラップしないクロックとされているので、第１、第２の絶縁ゲート型電界効果トランジスタが同時にオン状態となり、昇圧電圧出力端側から第１又は第２の昇圧部側に電流が逆流することはない。
【００３０】
【発明の実施の形態】
以下、図１〜図３を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【００３１】
第１実施形態・・図１、図２
図１は本発明の第１実施形態を示す回路図であり、図１中、１５は昇圧用基本クロックφｂを入力してＬレベルがオーバラップしない相補関係にある昇圧クロックφｃ、／φｃを発生するクロックノンオーバラップ発生回路、１６は電源電圧ＶＤＤを供給するＶＤＤ電源線、１７、１８は昇圧動作を行う昇圧部、１９、２０は整流動作を行う整流部、２１は昇圧電圧出力端である。
【００３２】
また、クロックノンオーバラップ発生回路１５において、２２は昇圧用基本クロックφｂを反転するインバータ、２３はフリップフロップ回路であり、２４は昇圧クロックφｃを出力するＮＡＮＤ回路、２５は昇圧クロック／φｃを出力するＮＡＮＤ回路である。
【００３３】
また、２６〜２９はＮＡＮＤ回路２４から出力される昇圧クロックφｃを遅延する縦列接続されたインバータ、３０〜３３はＮＡＮＤ回路２５から出力される昇圧クロック／φｃを遅延する縦列接続されたインバータである。
【００３４】
また、昇圧部１７において、３４はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ３４は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１６に接続されている。
【００３５】
また、３５はキャパシタであり、このキャパシタ３５は、一方の電極３５ＡをｎＭＯＳトランジスタ３４のソースに接続され、他方の電極３５Ｂをクロックノンオーバラップ発生回路１５のＮＡＮＤ回路２４の出力端に接続されている。
【００３６】
また、昇圧部１８において、３６はｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ３６は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１６に接続されている。
【００３７】
また、３７はキャパシタであり、このキャパシタ３７は、一方の電極３７ＡをｎＭＯＳトランジスタ３６のソースに接続され、他方の電極３７Ｂをクロックノンオーバラップ発生回路１５のＮＡＮＤ回路２５の出力端に接続されている。
【００３８】
また、整流部１９において、３８はｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ３８は、ソースをキャパシタ３５の電極３５Ａに接続され、ゲートをキャパシタ３７の電極３７Ａに接続され、ドレインを昇圧電圧出力端２１に接続されている。
【００３９】
また、整流部２０において、３９はｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ３９は、ソースをキャパシタ３７の電極３７Ａに接続され、ゲートをキャパシタ３５の電極３５Ａに接続され、ドレインを昇圧電圧出力端２１に接続されている。
【００４０】
図２は本発明の第１実施形態の動作を示す波形図であり、図２Ａは昇圧用基本クロックφｂ、図２Ｂは昇圧クロックφｃ、図２Ｃは昇圧クロック／φｃ、図２Ｄはキャパシタ３５の電極３５Ａの電圧Ｖ３５Ａ、図２Ｅはキャパシタ３７の電極３７Ａの電圧Ｖ３７Ａ、図２Ｆは昇圧電圧出力端２１に得られる昇圧電圧ＶＰＰを示している。
【００４１】
クロックノンオーバラップ発生回路１５においては、ＮＡＮＤ回路２４から出力される昇圧クロックφｃをインバータ２６〜２９で遅延してＮＡＮＤ回路２５に供給すると共に、ＮＡＮＤ回路２５から出力される昇圧クロック／φｃをインバータ３０〜３３で遅延してＮＡＮＤ回路２４に供給するようにしているので、昇圧クロックφｃ、／φｃは、図２Ｂ、図２Ｃに示すように、Ｌレベルがオーバラップしないクロックとなる。
【００４２】
また、ｎＭＯＳトランジスタ３４は、ＶＤＤ電源線１６とキャパシタ３５の電極３５Ａとの間に順方向に接続されたダイオードとして機能し、ｎＭＯＳトランジスタ３６は、ＶＤＤ電源線１６とキャパシタ３７の電極３７Ａとの間に順方向に接続されたダイオードとして機能する。
【００４３】
したがって、ソース・バルク間の電圧がＶＤＤの場合のｎＭＯＳトランジスタ３４、３６のスレッショルド電圧をＶＴＨ１とすると、ｎＭＯＳトランジスタ３４、３６は、それぞれ、そのソースにＶＤＤ−ＶＴＨ１を出力し、ソース側からドレイン側に電流を流すことはない。
【００４４】
この結果、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａは、キャパシタ３５の電極３５Ｂに印加される昇圧クロックφｃによるポンピング動作によって図２Ｄに示すようになり、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａは、キャパシタ３７の電極３７Ｂに印加される昇圧クロック／φｃによるポンピング動作によって図２Ｅに示すようになる。
【００４５】
即ち、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａが昇圧クロックφｃにより叩き上げられて高電圧にある場合には、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａは低電圧となり、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａが低電圧の場合にはキャパシタ３７の電極３７Ａの電圧Ｖ３７Ａは昇圧クロック／φｃに叩き上げられて高電圧となる。
【００４６】
なお、昇圧クロックφｃ、／φｃのＨレベルを電源電圧ＶＤＤ、Ｌレベルを０［Ｖ］とすると、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａ及びキャパシタ３７の電極３７Ａの電圧Ｖ３７Ａの最高電圧は、２ＶＤＤ−ＶＴＨ１となる。
【００４７】
また、ｐＭＯＳトランジスタ３８は、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａが低電圧にある場合にはオン、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａが高電圧にある場合にはオフとなり、ｐＭＯＳトランジスタ３９は、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａが低電圧にある場合にはオン、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａが高電圧にある場合にはオフとなる。
【００４８】
したがって、昇圧電圧出力端２１には、キャパシタ３５の電極３５Ａに得られる高電圧部分をｐＭＯＳトランジスタ３８で整流した電圧と、キャパシタ３７の電極３７Ａに得られる高電圧部分をｐＭＯＳトランジスタ３９で整流した電圧とが交互に出力されることになるが、ｐＭＯＳトランジスタ３８、３９のソース・ドレイン間においては、電圧降下が発生しないので、昇圧電圧出力端２１に得られる昇圧電圧ＶＰＰは、図２Ｆに示すようになり、その最高電圧は、２ＶＤＤ−ＶＴＨ１となる。
【００４９】
なお、昇圧クロックφｃ、／φｃは、Ｌレベルがオーバラップしないクロックとされているので、ｐＭＯＳトランジスタ３８、３９が同時にオン状態となり、昇圧電圧出力端２１側から昇圧部１７、１８側に電流が逆流することはない。
【００５０】
このように、本発明の第１実施形態によれば、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａによりオン、オフが制御されるｐＭＯＳトランジスタ３８からなる整流部１９と、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａによりオン、オフが制御されるｐＭＯＳトランジスタ３９からなる整流部２０とを設けるようにしたことにより、整流部１９、２０で電圧降下が発生しないようにし、最高電圧を２ＶＤＤ−ＶＴＨ１とする整流効率の良い昇圧電圧ＶＰＰを得ることができ、しかも、製造工程の増加及び面積の増加を招くことがない。
【００５１】
なお、ｎＭＯＳトランジスタ３４のゲートをドレインに接続せず、昇圧クロックφｃ＝ＶＤＤの場合には、ゲート電圧＝０［Ｖ］とし、ｎＭＯＳトランジスタ３４＝オフ、昇圧クロックφｃ＝０［Ｖ］の場合には、ゲート電圧＝ＶＤＤとし、ｎＭＯＳトランジスタ３４＝オンとすると共に、ｎＭＯＳトランジスタ３６のゲートをドレインに接続せず、昇圧クロック／φｃ＝ＶＤＤの場合には、ゲート電圧＝０［Ｖ］とし、ｎＭＯＳトランジスタ３６＝オフ、昇圧クロック／φｃ＝０［Ｖ］の場合には、ゲート電圧＝ＶＤＤとし、ｎＭＯＳトランジスタ３６＝オンとするようにしても良い。
【００５２】
また、ＶＤＤ電源線１６をＶＳＳ電源線（接地線）とし、ｎＭＯＳトランジスタ３４をキャパシタ３５の電極３５Ａ側から接地線側に順方向にダイオード接続し、ｎＭＯＳトランジスタ３６をキャパシタ３７の電極３７Ａ側から接地線側に順方向にダイオード接続し、ｐＭＯＳトランジスタ３８、３９の代わりにｎＭＯＳトランジスタを使用する場合には、昇圧電圧ＶＰＰとして、負電圧を得ることができる。
【００５３】
第２実施形態・・図３
図３は本発明の第２実施形態を示す回路図であり、本発明の第２実施形態は、本発明の第１実施形態が備える昇圧部１７、１８と回路構成の異なる昇圧部４１、４２を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００５４】
昇圧部４１は、ｎＭＯＳトランジスタ３４及びキャパシタ３５のほかに、ｎＭＯＳトランジスタ４３、キャパシタ４４、インバータ４５、ｐＭＯＳトランジスタ４６及びｎＭＯＳトランジスタ４７を設けて構成されている。
【００５５】
ここに、ｎＭＯＳトランジスタ４３は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１６に接続され、ソースをキャパシタの電極４４Ａに接続されている。
【００５６】
また、キャパシタ４４は、電極４４ＡをｐＭＯＳトランジスタ４６のソースに接続され、電極４４ＢをＮＡＮＤ回路２４の出力端に接続されている。
【００５７】
また、インバータ４５は、入力端をＮＡＮＤ回路２４の出力端に接続され、出力端をｐＭＯＳトランジスタ４６及びｎＭＯＳトランジスタ４７のゲートに接続されている。
【００５８】
また、ｐＭＯＳトランジスタ４６は、ドレインをｎＭＯＳトランジスタ４７のドレインに接続されており、ｎＭＯＳトランジスタ４７は、ソースを接地されている。
【００５９】
そして、本発明の第２実施形態においては、キャパシタ３５の電極３５Ｂは、ｐＭＯＳトランジスタ４６のドレインとｎＭＯＳトランジスタ４７のドレインとの接続点に接続されている。
【００６０】
また、昇圧部４２は、ｎＭＯＳトランジスタ３６及びキャパシタ３７のほかに、ｎＭＯＳトランジスタ４８、キャパシタ４９、インバータ５０、ｐＭＯＳトランジスタ５１及びｎＭＯＳトランジスタ５２を設けて構成されている。
【００６１】
ここに、ｎＭＯＳトランジスタ４８は、ゲートをドレインに接続され、ドレインをＶＤＤ電源線１６に接続され、ソースをキャパシタ４９の電極４９Ａに接続されている。
【００６２】
また、キャパシタ４９は、電極４９ＡをｐＭＯＳトランジスタ５１のソースに接続され、電極４９ＢをＮＡＮＤ回路２５の出力端に接続されている。
【００６３】
また、インバータ５０は、入力端をＮＡＮＤ回路２５の出力端に接続され、出力端をｐＭＯＳトランジスタ５１及びｎＭＯＳトランジスタ５２のゲートに接続されている。
【００６４】
また、ｐＭＯＳトランジスタ５１は、ドレインをｎＭＯＳトランジスタ５２のドレインに接続されており、ｎＭＯＳトランジスタ５２は、ソースを接地されている。
【００６５】
そして、本発明の第２実施形態においては、キャパシタ３７の電極３７Ｂは、ｐＭＯＳトランジスタ５１のドレインとｎＭＯＳトランジスタ５２のドレインとの接続点に接続されている。
【００６６】
ここに、昇圧部４１においては、昇圧クロックφｃ＝０［Ｖ］の場合には、インバータ４５の出力＝ＶＤＤ、ｐＭＯＳトランジスタ４６＝オフ、ｎＭＯＳトランジスタ４７＝オンとなり、キャパシタ４４の電極４４Ａの電圧＝ＶＤＤ−ＶＴＨ１、キャパシタ３５の電極３５Ｂの電圧＝０［Ｖ］、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａ＝ＶＤＤ−ＶＴＨ１となる。
【００６７】
この状態から、昇圧クロックφｃ＝ＶＤＤとなると、インバータ４５の出力＝０［Ｖ］、ｐＭＯＳトランジスタ４６＝オン、ｎＭＯＳトランジスタ４７＝オフとなり、キャパシタ４４の電極４４Ａの電圧＝２ＶＤＤ−ＶＴＨ１、キャパシタ３５の電極３５Ｂの電圧＝２ＶＤＤ−ＶＴＨ１、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａ＝３ＶＤＤ−２ＶＴＨ１となる。
【００６８】
また、昇圧部４２においては、昇圧クロック／φｃ＝０［Ｖ］の場合には、インバータ５０の出力＝ＶＤＤ、ｐＭＯＳトランジスタ５１＝オフ、ｎＭＯＳトランジスタ５２＝オンとなり、キャパシタ４９の電極４９Ａの電圧＝ＶＤＤ−ＶＴＨ１、キャパシタ３７の電極３７Ｂの電圧＝０［Ｖ］、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａ＝ＶＤＤ−ＶＴＨ１となる。
【００６９】
この状態から、昇圧クロック／φｃ＝ＶＤＤとなると、インバータ５０の出力＝０［Ｖ］、ｐＭＯＳトランジスタ５１＝オン、ｎＭＯＳトランジスタ５２＝オフとなり、キャパシタ４９の電極４９Ａの電圧＝２ＶＤＤ−ＶＴＨ１、キャパシタ３７の電極３７Ｂの電圧＝２ＶＤＤ−ＶＴＨ１、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａ＝３ＶＤＤ−２ＶＴＨ１となる。
【００７０】
このように構成された本発明の第２実施形態によれば、本発明の第１実施形態の場合と同様に、キャパシタ３７の電極３７Ａの電圧Ｖ３７Ａによりオン、オフが制御されるｐＭＯＳトランジスタ３８からなる整流部１９と、キャパシタ３５の電極３５Ａの電圧Ｖ３５Ａによりオン、オフが制御されるｐＭＯＳトランジスタ３９からなる整流部２０とを設けるようにしたことにより、整流部１９、２０で電圧降下が発生しないようにし、最高電圧を３ＶＤＤ−２ＶＴＨ１とする整流効率の良い昇圧電圧ＶＰＰを得ることができ、しかも、製造工程の増加及び面積の増加を招くことがない。
【００７１】
また、昇圧クロックφｃ、／φｃは、Ｌレベルがオーバラップしないクロックとされているので、ｐＭＯＳトランジスタ３８、３９が同時にオン状態となり、昇圧電圧出力端２１側から昇圧部４１、４２側に電流が逆流することはない。
【００７２】
なお、ｎＭＯＳトランジスタ３４、４３のゲートをドレインに接続せず、昇圧クロックφｃ＝ＶＤＤの場合には、ゲート電圧＝０［Ｖ］とし、ｎＭＯＳトランジスタ３４、４３＝オフ、昇圧クロックφｃ＝０［Ｖ］の場合には、ゲート電圧＝ＶＤＤとし、ｎＭＯＳトランジスタ３４、４３＝オンとすると共に、ｎＭＯＳトランジスタ３６、４８のゲートをドレインに接続せず、昇圧クロック／φｃ＝ＶＤＤの場合には、ゲート電圧＝０［Ｖ］とし、ｎＭＯＳトランジスタ３６、４８＝オフ、昇圧クロック／φｃ＝０［Ｖ］の場合には、ゲート電圧＝ＶＤＤとし、ｎＭＯＳトランジスタ３６、４８＝オンとするようにしても良い。
【００７３】
また、ＶＤＤ電源線１６をＶＳＳ電源線（接地線）とし、ｎＭＯＳトランジスタ３４をキャパシタ３５の電極３５Ａ側から接地線側に順方向にダイオード接続し、ｎＭＯＳトランジスタ４３をキャパシタ４４の電極４４Ａ側から接地線側に順方向にダイオード接続し、ｎＭＯＳトランジスタ３６をキャパシタ３７の電極３７Ａ側から接地線側に順方向にダイオード接続し、ｎＭＯＳトランジスタ４８をキャパシタ４９の電極４９Ａ側から接地線側に順方向にダイオード接続し、ｐＭＯＳトランジスタ３８、３９の代わりにｎＭＯＳトランジスタを使用する場合には、昇圧電圧ＶＰＰとして負電圧を得ることができる。
【００７４】
【発明の効果】
本発明中、第１の発明（請求項１記載の昇圧回路）によれば、第１、第２の整流部で電圧降下が発生しないようにし、整流効率の良い昇圧電圧を得ることができ、しかも、製造工程の増加及び面積の増加を招くことがない。
【００７５】
本発明中、第２又は第３の発明（請求項２又は３記載の昇圧回路）によれば、第１の発明と同様の効果を得ることができると共に、昇圧電圧出力端側から第１又は第２の昇圧部側に電流が逆流することがないようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態の動作を示す波形図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】従来の昇圧回路の一例を示す回路図である。
【図５】図４に示す従来の昇圧回路の動作を示す波形図である。
【符号の説明】
φｂ  昇圧用基本クロック
φｃ、／φｃ  昇圧クロック
ＶＰＰ  昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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