(57)【特許請求の範囲】
【請求項１】
強磁性体からなるソース電極と、強磁性体からなるドレイン電極と、強磁性体からなるゲート電極と、前記三つの電極間に２重以上のトンネル接合を形成されるように配置された微小な電荷島とを備え、各トンネル接合の接合抵抗Ｒが、電子の電荷をｅ、プランク定数をｈとするときＲ＞ｈ／４ｅ２を満足し、かつ前記導電体を介して各電極間にトンネル電流を流したとき前記非磁性体内でのスピン緩和時間がトンネル時間よりも長いことを満足するように構成されているものであって、前記ゲート、ドレイン電極の磁化方向が反平行であって、かつゲート−ドレイン間にトンネル電流が流れている場合に、前記ソース、ドレイン電極間のトンネルコンダクタンスが前記ソース、ドレイン電極の磁化配列に依存して変化することを特徴とするスピン依存スイッチング素子。
【請求項２】
強磁性体からなるソース電極と、強磁性体からなるドレイン電極と、強磁性体からなるゲート電極と、前記三つの電極間に２重以上のトンネル接合を形成されるように配置された微小な電荷島とを備え、各トンネル接合の接合抵抗Ｒが、電子の電荷をｅ、プランク定数をｈとするときＲ＞ｈ／４ｅ２を満足し、かつ前記導電体を介して各電極間にトンネル電流を流したとき前記非磁性体内でのスピン緩和時間がトンネル時間よりも長いことを満足するように構成されているものであって、前記ゲート、ドレイン電極にトンネル電流が流れているおり、前記ソース、ドレイン電極の磁化配列が平行である場合に、前記ソース、ドレイン電極間のトンネルコンダクタンスが前記ゲート、ドレイン電極の磁化配列に依存して変化することを特徴とするスピン依存スイッチング素子。
【請求項３】
請求項１、２記載のスピン依存スイッチング素子において、前記ソース、ドレイン電極間のトンネルコンダクタンスの変化を、ソース、ドレイン電極間に一定のバイアス電圧を与えた際の電流変化として読み出すことを特徴とするスピン依存スイッチング素子。
【請求項４】
請求項１、２記載のスピン依存スイッチング素子において、前記ソース、ドレイン電極間のトンネルコンダクタンスの変化を、ソース、ドレイン電極間に一定電流を与えた際の電圧変化として読み出すことを特徴とするスピン依存スイッチング素子。
【請求項５】
請求項１、２、３、４記載のスピン依存スイッチング素子において、前記電荷島に容量結合した第２のゲート電極を備えることを特徴とするスピン依存スイッチング素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部電圧によってその電気抵抗が変化する機能を有したスピン依存スイッチング素子に関する。
【０００２】
【従来の技術】
単電子トランジスタ（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ；  以下ＳＥＴと略記）は、現在Ｓｉ集積化素子として広く用いられている電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；  以下ＦＥＴと略記）の伝導チャネルを、微少な導電性粒子からなる電荷島に置き換え、ソース電極、ドレイン電極との間にトンネル障壁を設けた構造を持つ。電荷島の体積をナノ領域まで小さくし、静電容量を１０−１８Ｆまで小さくすると、ソース電極から電荷島に一つの電子を移動させたときの電荷島の帯電エネルギーの変化が数１０ｍＶとなる。従って室温でも電子はソース電極から電荷島へトンネルすることができなくなり（クーロンブロッケード効果）、ゲート電極の電位によってソース−ドレイン間の伝導を制御することが可能となる。また電荷島の帯電エネルギーは、電荷島に蓄積された素電荷数に応じて離散的な値となるため、電荷島に一個ずつの電子を順次数えながら蓄積させることができる。すなわちＳＥＴは、電子の素電荷による電子間のクーロン反発力と電子数の変化による帯電エネルギーの離散的な変化を積極的に利用したものであり、従来のＦＥＴとはその動作原理が大きく異なる。ＳＥＴは、電子数個で動作可能なため、消費電力の大幅な低減が可能であるだけでなく、素子寸法の微細化が容易、クーロンブロッケード効果により輸送電子数の揺らぎが抑えられる等の利点を持ち、ナノ領域の集積化素子の有力な候補と考えられている。
【０００３】
上述のようなＳＥＴのアイデアを利用したメモリ素子が幾つか考案されている。（例えばＳｉｎｇｌｅ  Ｃｈａｒｇｅ  Ｔｕｎｎｅｌｉｎｇ，  Ｅｄｉｔｅｄｂｙ  Ｈ．Ｇｉｌｂｅｒｔ  ａｎｄ  Ｍ．Ｈ．Ｄｅｖｅｒｅｔ，  Ｐｌｅｎｕｍ  Ｐｒｅｓｓ，  Ｎｅｗ  Ｙｏｒｋ，  １９９２  参照）そのもっとも究極な構造である単電子メモリセルでは、電荷島に一個の電子が蓄えられているか否かをそれぞれ記録情報“１”、“０”に対応させる。メモリ動作に必要な双安定性を得るために、複数の電荷島を直列に接続する構造が一般的であり、ドレイン電極を一定電位とし、ソース電極を記録ノードとしてその電位によって記録情報を判定する。記録情報の書き込みはソース電極に電圧を印加して行う。他にＳＥＴの電荷島に、記録ノードとして別の電荷島を静電結合させ、その記録ノードの電荷島に電荷が蓄積されているか否かで、ＳＥＴをオンオフさせるもの。（例えばＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ４３，１２１３（１９９６）参照）また、Ｓｉナノクリスタルをフラッシュメモリの浮遊容量層に用い、ナノクリスタル中に蓄積された電荷量によってＦＥＴの伝導チャネルの伝導特性を変化させるものも考案されている。（例えばＰｒｏｃｅｅｄｉｎｇｓｏｆ  １９９８  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｆｏｒｍａｔｉｏｎ，  Ｐｈｙｓｉｃｓ，ａｎｄ  Ｄｅｖｉｃｅ  Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  Ｑｕａｎｔｕｍ  Ｄｏｔ  Ｓｔｒｕｃｔｕｒｅ，  Ｓａｐｐｏｒｏ，  Ｊａｐａｎ，  １９９８参照）
メモリ素子を考える場合、従来電荷の有無を記録情報に対応させる方法が多く採られてきた。しかしながら、複数の強磁性体の相対的な磁化配列を記録情報に対応させ、固体磁気メモリを実現させる方法が最近研究されている。（例えば、Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ８１３７５８（１９９７）．参照）強磁性体を用いた磁気メモリは、不揮発性であること、リード−ライトサイクルが半永久的であること、放射線耐性に優れるなど大きな利点を有している。
【０００４】
電極、電荷島が強磁性体からなる強磁性ＳＥＴに関して、近年理論面、実験面から研究が始められている。（例えばＪ．Ｐｈｙｓ．Ｓｏｃ．Ｊｐｎ，６６，１２６１（１９９７）参照）強磁性ＳＥＴをメモリセルに応用する場合、ソース、ドレイン電極、電荷島の相対的な磁化配列を記録情報に対応させる。情報の書き込みは電流磁界により行い、読み出しにはソース−ドレイン間のトンネル抵抗値が磁化配列に依存して変化するいわゆる強磁性トンネル効果（以下ＴＭＲ効果と略記）を用いる。強磁性ＳＥＴを使ったメモリセルは、▲１▼ゲート電圧により素子にスイッチング機能を付与させることができる、▲２▼リーク電流等による電荷島内の蓄積電荷数の変動に強い▲３▼半導体ＳＥＴに比べ不純物、界面準位の影響が小さい等の利点を有している。しかし、現状でのＴＭＲ効果の値は１０〜２０％程度であり、電荷島への電荷蓄積を利用したメモリセルに比べ、記憶情報に対する読み出し出力差が小さいという欠点を有している。近年、クーロンブロッケード領域における高次のトンネル効果の存在によるＴＭＲ効果のエンハンス、またクーロンブロッケード領域境界におけるエンハンスが理論的に指摘されているが、エンハンスの大きさは高々数１０％程度であり、本質的に解決策となるものではない。ＴＭＲ効果は、強磁性体の分極率に依存するため、Ｍｎ系化合物、酸化物等フェルミ面近傍におけるスピン偏極度が１００％に近い材料を用いる方法も考案されているが、材料のキュリー温度が低い、材料の作製、加工が困難である等の欠点を有している。
【０００５】
さらに室温動作の強磁性ＳＥＴを実現するには、電荷島の寸法を数ｎｍ以下とし、その静電容量を１０−１８Ｆ以下とすることが要請されるが、一般にこの寸法でかつ室温で強磁性を示すナノ粒子を得ることは非常に困難である。
【０００６】
この点を解決するには、近年、研究が行われているスピン蓄積効果を利用することが有用である。（例えばＰｈｙｓ．  Ｒｅｖ．  Ｂ５９，９３（１９９９）、及びＰｈｙｓ．  Ｒｅｖ．  Ｂ５９，６０１７（１９９９）参照）スピン蓄積効果は、ソース電極−電荷島間、また電荷島−ドレイン電極間のトンネルコンダクタンスＧ１，Ｇ２が、ＧＱ−１＝ｈ／４ｅ２で表される量子コンダクタンスＧＱよりも十分小さく、かつ電荷島内でのスピン緩和時間τｓｆがそれぞれの接合のトンネル時間τｔよりも十分に長い場合に生じる。このような条件を満たす電荷島が、スピンに対して非対称なコンダクタンスを持つトンネル接合に挟まれて存在する場合、電荷島にはスピン偏極した電子が非平衡的に蓄積される。従って、電荷島の科学ポテンシャルがスピンに依存してシフトし、電荷島は非平衡的にスピン分極する。この結果、電荷島が非磁性体であってもＴＭＲ効果が出現することが予想される。すなわち、スピン蓄積効果出現の条件を満たす電荷島を用いれば、より小さく静電容量を減少させることができ、室温でのＳＥＴ動作を容易に実現させることができる。しかしながら、この場合のＴＭＲ効果は、強磁性の電荷島を用いた場合に比べ１／２に減少する。
【０００７】
【発明が解決しようとする課題】
上述したように、強磁性ＳＥＴをメモリセルに応用することで、従来技術に比べ優れた特性を有する高密度、低消費電力の不揮発性磁気メモリを実現することが可能になると期待される。しかしながら、現状のＴＭＲ効果を用いた情報読み出しは、記憶情報に対する読み出し出力差が小さいという欠点を有している。
【０００８】
本発明はこのような課題に対処するためになされたものであり、高密度、低消費電力の不揮発性磁気メモリセルに適したスピン依存スイッチング素子を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明は前記のように高集積度、低消費電力の不揮発性磁気メモリ応用に適したスピン依存スイッチング素子に関わるものである。
まず第一にスピン蓄積効果について簡単に説明する。図１（ａ）、（ｂ）には強磁性ＳＥＴの模式図と等価回路を示す。ここで電荷島は非磁性体からなる。またゲート電極は電荷島と容量結合しておりゲート電極−電荷島間にはトンネル電流は流れない。以下、ソース電極−電荷島間、電荷島−ドレイン電極間のトンネル接合を接合１、接合２と略記し、変数に対してはそれぞれ添え字を付けて区別する。いま各接合のトンネルコンダクタンスＧ１，Ｇ２が、ＧＱ−１＝ｈ／４ｅ２で表される量子コンダクタンスＧＱよりも十分小さく、かつ電荷島内でのスピン緩和時間τｓｆがそれぞれの接合のトンネル時間τｔよりも十分に長い場合を考える。
ソース電極とドレイン電極の磁化方向が反平行であり、かつそれぞれのスピン依存トンネルコンダクタンスＧ１↑，Ｇ１↓，Ｇ２↑，Ｇ２↓が以下の条件を満足するとする。
【００１０】
Ｇ１↑／Ｇ１↓≠Ｇ２↑／Ｇ２↓          （１）
このとき、図２に示すように、電荷島中にスピン方向に依存した化学ポテンシャルシフトΔμが生じる。これがいわゆるスピン蓄積効果である。各接合を流れるスピン依存トンネル電流をＩ１↑，Ｉ１↓，Ｉ２↑，Ｉ２↓と書き、スピン電流Ｉｓを次式で定義する。
【００１１】
Ｉｓ＝２（Ｉ１↑−Ｉ２↑）＝２（Ｉ１↓−Ｉ２↓）        （２）
化学ポテンシャルシフトΔμの大きさは、スピン電流Ｉｓに比例し以下のようにかける。
【００１２】
Δμ＝Ｉｓ／ｅ・τｓｆδ      （３）
ここでτｓｆは電荷島中のスピン緩和時間、δは電荷島のフェルミ面近傍での離散準位のエネルギー間隔である。
【００１３】
本発明では、図３に示すように、電荷島に対して三つの強磁性電極を、それぞれトンネル接合を形成するように配置した構成を持つ。この構成は、いわゆるＲＳＥＴ（例えばＩＥＥＥ  Ｔｒａｎｓ．  Ｍａｇｎ．  ２３，  １１４２（１９８７）参照）に類似しているが、電極が強磁性体からなることさらにその機能が大きく異なる。
【００１４】
今、図３に示す構造において、ゲート電極、ドレイン電極の磁化が反平行であるとし、ゲート−ドレイン電極間に定電流を流すと、電荷島中には前述のように（３）式で表される化学ポテンシャルシフトΔμが生じ、ドレイン電極と同方向のスピン成分がより低い化学ポテンシャルを持つ。今、この状態においてソース−ドレイン電極間に、低いバイアス電圧をかけ、この際の電流応答を考察する。図３に示す構成において電荷島にスピン蓄積効果が生じている場合、ソース電極から電荷島へ一つの電子をトンネルさせる際のエネルギーの変化は、ソース電極とドレイン電極の磁化が平行であるか反平行であるかによって異なり、以下のようにかける。
ＥＰ（ｎ）＝Ｅ（ｎ）＋Δμ／２      （反平行状態）              （４）
ＥＡＰ（ｎ）＝Ｅ（ｎ）−Δμ／２      （平行状態）                （５）ここでＥ（ｎ）は、スピン蓄積効果が生じていない場合に必要なソース電極から電荷島へ一つの電子をトンネルさせる際のエネルギーである。
【００１５】
仮に理想的な場合として、絶対零度であり、かつソース電極の伝導電子のスピン偏極度が１００％であることを仮定する。この場合、ソース−ドレイン間電圧Ｖ、ゲート電圧Ｖｇに対する素子のスイッチング特性は図４のように書ける。図４（ａ）は電荷島にスピン蓄積効果が生じていない場合のスイッチング特性である。図の実線はスイッチングの境界領域を示しており、これよりＶ、Ｖｇが低い場合にはクーロンブロッケード効果によりトンネル電流は流れず、素子はオフ状態となる。スピン蓄積効果が生じていない場合、ソース、ドレイン電極の磁化配列に対応したスイッチング特性の変化は生じない。一方図４（ｂ）は、電荷島にスピン蓄積効果が生じている場合である。図中の点線は、ソース、ドレイン電極の磁化配列が平行である場合、破線は反平行である場合のスイッチングの境界である。（４）、（５）式で示されるように、Ｖ＝０では両者の間にΔμのシフトが生じている。図より明らかなように、ソース、ドレイン電極の磁化配列の違いによって、スイッチング境界のシフトが生じている。すなわち本発明のスピン依存スイッチング素子においては、ソース−ドレイン間電圧Ｖ、ゲート電圧Ｖｇに関して適切な動作点を選択することにより、ソース、ドレイン電極の磁化配列の違いを素子のオン、オフに対応させて検出することが可能となる。従って、例えばソース電極のドレイン電極に対する相対的な磁化方向を記憶情報に対応させることで、記憶情報“１”、“０”を素子のオン、オフで判別することができる。
【００１６】
【発明の実施の形態】
以下、本発明のスピン依存スイッチング素子の動作について図面を参照しつつ説明する。
【００１７】
図５は、電荷島に蓄積された電荷Ｑｅｘに対するソース−ドレイン電極間のトンネル電流Ｉの変化を模式的に示す。電荷島の電荷Ｑｅｘは、ゲート電圧Ｖｇによって制御することが可能である。図中の曲線はそれぞれ異なるソース−ドレイン電極間のバイアス電圧Ｖに対応している。ここでは、理想的に絶対零度であり、かつソース電極の伝導電子のスピン偏極度が１００％である場合を示した。温度の効果、またスピン偏極度が有限である場合の効果は本図より容易に推考することができる。図５（ａ）は電荷島にスピン蓄積効果が生じていない場合のＩ−Ｑｅｘ曲線である。バイアス電圧Ｖが十分に低い場合には、トンネル電流はＱｅｘ  ＝（２ｎ＋１）ｅ／２（ｎは整数）近傍のみでしか流れない。図５（ｂ）は、電荷島にスピン蓄積効果が生じている場合である。この場合、各スピン成分に対して化学ポテンシャルの差Δμが生じ、前述の（４），（５）式に示すように一個の電子をトンネルさせるのに必要なエネルギーＥ（ｎ）に差が生じる。これは、各スピン成分に対してＱｅｘの値が異なることと実効的に等価である。図５（ｂ）には、ソース、ドレイン電極の磁化配列が平行、反平行のときのＩ−Ｑｅｘ曲線をそれぞれ点線と、破線で示した。すなわち図中に示すように、バイアス電圧Ｖ，ゲート電圧ＶｇＯＮを与えたとき、磁化配列が平行であれば電流値ＩＰが得られ、反平行であれば電流値はＩＡＰとなる。図から明らかなようにＩＡＰ〜０であり、ソース、ドレイン電極の磁化配列に依存したスイッチングが実現できる。
【００１８】
図５（ｃ）は、ソース−ドレイン間に定電流Ｉ０を流した場合の動作を示す。ゲート電圧ＶｇＯＮを与えたとき、磁化配列が平行であればソース−ドレイン間電圧はＶＰが得られ、反平行であればＶＡＰとなる。従って、この場合ソース−ドレイン間電圧を定量的に判別することにより、ソース、ドレイン電極の磁化配列を判別することが可能となる。
【００１９】
本発明のスピン依存スイッチング素子を磁気メモリセルに応用する場合には、セル選択が必要となる。この場合、図５（ｂ）、（ｃ）に示すように選択するセルのみＶｇＯＮを与え、非選択のセルには、磁化配列にかかわらずトンネル電流が流れないゲート電圧ＶｇＯＦＦを与えればよい。さらに、ＶｇＯＮを全てのセルに与えた状態で、選択セルのみバイアス電圧Ｖを与えても良い。またＱｅｘは、電荷島に対して容量結合した第２のゲート電極によっても制御できる。従って第２のゲート電極の電位によってセル選択を行うこともできる。この場合第２のゲート電極は強磁性体である必要はない。
【００２０】
本発明のスピン依存スイッチング素子の室温動作を実現するためには、電荷島の静電容量が概ね１×１０−１８Ｆ以下である必要がある。この静電容量の値を実現するためには、その寸法を数ｎｍ以下とする必要がある。このような微細寸法の電荷島を直接現在の微細加工技術で作製するのは困難であり、成膜時に自己形成されたナノクグラニュラー膜が最適である。ナノグラニュラー膜としては、例えば、絶縁体と金属、半導体との同時気相成長により作製したもの、絶縁体基板上への金属、半導体の初期成長過程における粒状成長を利用したもの、アモルファスの結晶化過程を利用したもの、混晶型化合物半導体成長過程において、成分濃度を制御し自己組織化させたもの等利用できる。なお、本発明のスピン依存スイッチング素子では、スイッチング機能を発現させる電荷島部分は前述のように数ｎｍの寸法とする必要があるが、ソース、ドレイン、ゲート電極部の寸法は現在の微細加工技術で対応できる程度の大きさでもよい。従って、メモリセルに応用した場合でも、記録情報の書き込み法、配線の構成法に従来公知の技術を利用することが可能である。
（実施例１）
図６は本発明の第一の実施形態を示す模式図である。以下、本接合の作製法について述べる。まずポジ型レジストと電子線描画を用い、電荷島２０を規定するパターンをＳＯＩ基板１４上に形成する。次に反応性化学エッチングにより、レジストパターン以外のＳｉ層をＳｉＯ２層に達するまでエッチングする。レジスト除去後、酸素雰囲気中で昇温を行うと、電荷島２０として規定された直方体のＳｉ周囲より酸化が進行し、最終的には図６に示すように楕円体のＳｉ微粒子を取り囲むようにＳｉＯ２膜が成長する。ＳｉＯ２膜２２はトンネル障壁としての役割を果たす。本実施例で得られたＳｉ微粒子２１の大きさはおよそ８０ｎｍであった。ソース電極、ドレイン電極にはＣｏを用い、保磁力差を付けるためゲート電極にはＮｉＦｅ合金を用いた。電子線描画とリフトオフ法の組み合わせによって図示のパターンを作製した。
【００２１】
図７には本実施例の素子における、ソース−ドレイン間電流のバイアス電圧依存性を示す。測定温度は１２０ｍＫである。図中（ａ）の曲線は、紙面下向きに１ｋＯｅの磁界を印加した後に磁界を取り除いた場合のＩ−Ｖ特性、（ｂ）の曲線は、紙面下向きに１ｋ０ｅの磁界を印加した後に、紙面上向きに１００Ｏｅの磁界を印加し、その後磁界を取り除いた場合のＩ−Ｖ特性である。（ｂ）の状態では、ソース、ドレイン電極の磁化は紙面下向きにあり、一方ゲート電極の磁化は紙面上向きにあることをスピン偏極走査型電子顕微鏡により確認した。（ａ）、（ｂ）共に低バイアス側でクーロンギャップを生じているが、（ｂ）の場合の方がより低いバイアス側で電流が立ち上がっている。この違いは、（ｂ）ではゲート、ドレイン電極の磁化配置が反平行であるため、スピン蓄積効果により電荷島中に化学ポテンシャルシフトが生じたことを示している。
（実施例２）
図８は本発明の第２の実施形態を示す模式図である。本実施例では、熱酸化Ｓｉ基板１５上にまずソース−ドレイン電極が繋がった形状のＣｏ膜のパターンを形成する。次に、ネガ型電子線レジストを塗布し、間隙２１を形成したい部分に低めの露光量で電子線を照射する。これによりレジストにはＶ字型の窪みが生じる。ここでレジストを残したままＡｒミリングを、窪みの先端がＳｉＯ２膜に達するまで行う。ミリング終点の検出は二次イオン質量分析法を用いて行った。これにより通常の電子線描画の解像度よりも小さな加工寸法の間隙を形成することが可能である。断面ＴＥＭ観察により得た間隙の最小幅は約５ｎｍであった。次に平均粒径１５ｎｍのＳｉＯ２で被覆されたＳｉ微粒子を有機溶剤中に分散させ、このコロイド溶液をスピンコートする。これにより図示のようにソース−ドレイン間の間隙にＳｉ微粒子が残留した構造を形成することができる。
【００２２】
スピンコート後昇温処理により溶剤を脱離させたのちに、ＳｉＯ２膜２２を形成する。その後、電子線描画とリフトオフ法によりゲート電極を形成する。ゲート電極には実施例１と同様にＮｉＦｅ合金を用いた。
【００２３】
本実施例で作製した素子について、実施例１と同様の実験を行ったところ、４０Ｋでも磁化配列に依存したクーロンギャップのシフトが観測された。
（実施例３）
図８は本発明の第３の実施形態を示す模式図である。本実施例では、熱酸化Ｓｉ基板１５上に膜厚２ｎｍのアモルファスＳｉをＣＶＤ法により全面に堆積する。次にこの基板を真空中で加熱処理すると、アモルファスＳｉは半球状の結晶粒を形成する。その後、その表面にＳｉＯ２をパッシベートする。これにより図示のようにＳｉＯ２膜にＳｉ微粒子が二次元的に分散したナノグラニュラー膜を作製した。断面ＴＥＭ観察により得たＳｉ微粒子の大きさはは約３ｎｍであった。
【００２４】
次に基板上全面に形成されたナノグラニュラー膜に対して加工を行う。まずポジ型レジストと電子線描画により、電荷島を規定する矩形をパターンを形成する。本実施例でのパターンは８０ｎｍ角の正方形であり、その中には約２５０個のＳｉ微粒子が含まれている。パターン形成後、基板のＳｉＯ２に達するまでエッチングを行い、さらにエッチング後レジストを残したままＣｏ膜を成膜する。成膜後レジストを剥離することでゲート電極１３のパターンが完成する。ゲート電極には実施例１と同様にＮｉＦｅ合金を用い、電子線描画とリフトオフ法によりパターンを形成した。この素子について実施例１と同様の実験を行ったところ、室温でも磁化配列に依存したクーロンギャップのシフトが観測された。
【００２５】
【発明の効果】
以上詳述したように、本発明のスピン依存スイッチング素子では、ゲート電極とドレイン電極の磁化配列を反映したスイッチング機能を室温で得ることができる。従って、本発明の素子を磁気メモリセルに応用した場合、強磁性トンネル効果を用いたセル場合に比べ、記録情報に対する読み出し出力差を大きく得ることができ、メモリセルとして安定な動作が可能となる。さらに、素子自体にスイッチング機能を有しているため、セル選択用の半導体トランジスタが不要となり、一層の高集積化が期待できる。
【図面の簡単な説明】
【図１】非磁性体からなる電荷島を用いた強磁性単電子トランジスタの模式図と等価回路である。
【図２】スピン蓄積効果の説明図である。
【図３】本発明のスピン依存スイッチング素子の模式図と等価回路である。
【図４】本発明のスピン依存スイッチング素子の動作原理を模式的に示す図である。
【図５】本発明のスピン依存スイッチング素子の動作を模式的に示す図である。
【図６】本発明のスピン依存スイッチング素子の第１の実施形態を模式的に示した図である。
【図７】本発明のスピン依存スイッチング素子の第１の実施形態におけるＩ−Ｖ特性を示した図である。
【図８】本発明のスピン依存スイッチング素子の第２の実施形態を模式的に示した図である。
【図９】本発明のスピン依存スイッチング素子の第３の実施形態を模式的に示した図である。
【符号の説明】
１０．．．．．電荷島
１１．．．．．ソース電極
１２．．．．．ドレイン電極
１３．．．．．ゲート電極
１４．．．．．ＳＯＩ基板
１５．．．．．熱酸化Ｓｉ基板
２１．．．．．間隙
２２．．．．．ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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