【事件の表示】
　平成１０年特許願第　１７４４５号「半導体記憶装置」拒絶査定不服審判事件〔平成１０年１０月２３日出願公開、特開平１０−２８４６２６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯  
　本願は、平成１０年１月２９日の出願（特許法第４１条に基づく優先権主張平成９年２月４日）であって、平成１８年８月１７日付けで拒絶査定がなされ、これに対して同年９月２１日に拒絶査定に対する審判請求がなされるとともに、同年１０月２０日付けで手続補正がなされたものであって、その後、当審において、平成２０年１１月１１日付けで審尋がなされ、平成２１年１月１４日に回答書が提出されたものである。  
　
第２　平成１８年１０月２０日付けの手続補正（以下、「本件補正」という。）について 
　［補正却下の決定の結論］ 
　平成１８年１０月２０日付けの手続補正を却下する。 
　［理由］ 
　１．本件補正の内容 
　本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲については、以下のとおりである。
（補正事項ａ）
　補正前の請求項1を、補正後の請求項１の
「【請求項１】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）と、を備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記半導体記憶装置の非選択時において、前記ドレイン（８）の内部に延びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置しており、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち前記空乏層（８ａ）の伸びた領域以外の領域が、前記第１の絶縁膜（２）の前記第２の領域のみに接し、
　前記ドレイン（８）と、前記フローティングゲート（３）との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第１の絶縁膜（２）にかかる最大電界強度が７ＭＶ／ｃｍ以下となるように設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
（補正事項ｂ）
　補正前の請求項２を、補正後の請求項２の
「【請求項２】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）及び前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち、前記半導体記憶装置の非選択時に前記ドレイン（８）の内部に伸びた空乏層（８ａ）の占める領域以外の領域が前記第１の絶縁膜（２）の前記第１の領域と接するのを禁止するように、前記第１の絶縁膜（２）の前記第１、第２の領域の境界部（Ｂ）の位置が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
（補正事項ｃ）
　補正前の請求項５を、補正後の請求項５の
「【請求項５】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）及び前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち、前記半導体記憶装置の非選択時に前記ドレイン（８）の内部に伸びた空乏層（８ａ）の占める領域以外の領域が前記第１の絶縁膜（２）の前記第１の領域と接するのを禁止するように、前記ドレイン（８）と前記フローティングゲート（３）との前記オーバーラップ部分のオーバーラップ量が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
（補正事項ｄ）
　補正前の請求項８を、補正後の請求項８の
「【請求項８】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記半導体記憶装置の選択時においては、前記ドレイン（８）の内部に伸びた空乏層（８ａ）以外の領域が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第１の領域側にまで存在し、かつ、
　前記半導体記憶装置の非選択時においては、前記ドレイン（８）の内部に伸びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置して、前記ドレイン（８）の内部に伸びる空乏層（８ａ）以外の領域が、前記第１の絶縁膜（２）の前記第２の領域にのみ接することを特徴とする半導体記憶装置。」
と補正したこと。
（補正事項ｅ）
　補正前の請求項９を、補正後の請求項９の
「【請求項９】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）及び前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち、前記ドレイン（８）の内部に伸びた空乏層（８ａ）の占める領域以外の領域が、
　前記半導体記憶装置の非選択時には前記第１の絶縁膜（２）の前記第１の領域と接するのが禁止されるように、かつ、前記半導体記憶装置の選択時には前記第１の絶縁膜（２）の前記第１の領域と接するのが許可されるように、前記第１の絶縁膜（２）の前記第１、第２の領域の境界部（Ｂ）の位置が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。　 
（補正事項ｆ）
　補正前の請求項１２を、補正後の請求項１２の
「【請求項１２】基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）及び前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち、前記ドレイン（８）の内部に伸びた空乏層（８ａ）の占める領域以外の領域が、前記半導体記憶装置の非選択時には、前記第１の絶縁膜（２）の前記第１の領域と接するのを禁止するように、かつ、前記半導体記憶装置の選択時には前記第１の絶縁膜（２）の前記第１の領域と接するのが許可されるように、前記ドレイン（８）と前記フローティングゲート（３）との前記オーバラップ部分のオーバラップ量が設定されていることを特徴とする半導体記憶装置。」
と補正したこと。
　２．本件補正の目的について 
（補正事項ａ）−１
　補正前の請求項１の「 前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）、」を、補正後の請求項１の「前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、」とする補正は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下において同様。）第３号に掲げる誤記の訂正を目的とするものに該当する。
（補正事項ａ）−２ 
　補正前の請求項１の「前記第１の絶縁膜（２）は第１の領域と該第１の領域より膜厚が厚い第２の領域とを有し」を、補正後の請求項１の「前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に、「第２の領域」の位置を「前記フローティングゲート（３）の端部側」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（補正事項ａ）−３ 
　補正前の請求項１の「前記半導体記憶装置の非選択時において前記ドレイン（８）の内部に延びた」を、補正後の請求項１の「前記半導体記憶装置の非選択時において、前記ドレイン（８）の内部に延びた」とする補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
（補正事項ａ）−４ 
　補正前の請求項１の「前記ドレイン（８）と、前記フローティングゲート（５）との前記オーバーラップ部分において、」を、補正後の請求項１の「前記ドレイン（８）と、前記フローティングゲート（３）との前記オーバーラップ部分において、」とする補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
（補正事項ｂ） 
　補正前の請求項２の「前記第１の絶縁膜（２）は、第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、」を、補正後の請求項２の「前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（補正事項ｃ） 
　補正前の請求項５の「前記第１の絶縁膜（２）は、第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、」を、補正後の請求項５の「前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（補正事項ｄ） 
　補正前の請求項８の「前記第１の絶縁膜（２）は、第１の領域と、該第１の領域より膜厚が厚い第２の領域とを有し、」を、補正後の請求項８の「前記第１の絶縁膜（２）は、、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に、「第２の領域」の位置を「前記フローティングゲート（３）の端部側」に限定するものであるから特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。なお、補正後の請求項８における「前記第１の絶縁膜（２）は、、」は「前記第１の絶縁膜（２）は、」の誤記と認められる。
（補正事項ｅ） 
　補正前の請求項９の「前記第１の絶縁膜（２）は、第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、」を、補正後の請求項９の「前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（補正事項ｆ） 
　補正前の請求項１２の「前記第１の絶縁膜（２）は、第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、」を、補正後の請求項１２の「前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と、該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し」とする補正は、「第１の領域」の位置を「前記フローティングゲート（３）の中央部」に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、（補正事項ａ）ないし（補正事項ｆ）についての補正を含む本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び第３号に掲げる誤記の訂正を目的とするものに該当するから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしている。 
　
　３．独立特許要件について 
　（補正事項ａ）ないし（補正事項ｆ）についての補正を含む本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか（独立特許要件を満たすか）について更に検討する。　 
　３−１．本願の補正後の発明について
　本願の補正後の請求項１ないし請求項１４に係る発明のうち、本願の補正後の請求項１に係る発明は、「第２　１」に掲げた補正後の特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
「【請求項１】
　基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）と、を備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有し、
　前記半導体記憶装置の非選択時において、前記ドレイン（８）の内部に延びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置しており、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち前記空乏層（８ａ）の伸びた領域以外の領域が、前記第１の絶縁膜（２）の前記第２の領域のみに接し、
　前記ドレイン（８）と、前記フローティングゲート（３）との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第１の絶縁膜（２）にかかる最大電界強度が７ＭＶ／ｃｍ以下となるように設定されていることを特徴とする半導体記憶装置。」
　
　３−２．刊行物記載発明 
　（１）特開平７−９４６８６号公報 
　原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平７−９４６８６号公報（以下、「刊行物１」という。）には、図１ないし図１４とともに、以下の事項が記載されている。　 
「【０００５】しかし、この第１の文献記載の構成では、ビット線となるソース／ドレイン拡散層が、ワード線方向で隣接するメモリセルのソース／ドレイン拡散層と共通に形成され、そのワード線方向で隣接するメモリセルのソース／ドレインをも兼ねるために、例えば、書き込み時において、ワード線方向で隣接する非選択セルの書き込みディスターブ（誤書き込み）を生じやすいという欠点があった。」、
「【００３７】
【実施例】以下、本発明をＮチャネルフローティング（浮遊）ゲート型ＥＥＰＲＯＭに適用した実施例を図１〜図１４を参照して説明する。
【００３８】図１は本実施例のＥＥＰＲＯＭのセルアレイの一部を示す概略平面図、図２は図１のII−II線に沿った断面図、図３は図１のIII −III 線に沿った断面図である。
【００３９】図２及び図３に示すように、本実施例のＥＥＰＲＯＭのセルアレイはＳＯＩ(Silicon On Insulater)構造の基板に形成されている。即ち、基板は、厚さ約５００ｎｍの埋め込み酸化膜層１８により、下部のＮ型シリコン基板部１７と上部のＰウェル１６（深さ約３００ｎｍ）とに分離されている。
【００４０】図３に示すように、Ｐウェル１６は、素子分離用絶縁膜１と、この素子分離用絶縁膜１の下から埋め込み酸化膜層１８に達する深さまで形成されたＮ+ 拡散層３とにより、ワード線４の長手方向で互いに分離されている。一方、ビット線の長手方向では、図２に示すように、所定数のメモリセルの列の両端に形成されたＮ型シリコン層１９により他の基板部からＰウェル１６が分離されている。そして、各Ｐウェル１６は、ビット線の長手方向に配列した所定数のメモリセルで共通に構成され、この方向においては、寄生チャネルストッパー用Ｐ+ 拡散層１２により各メモリセルが分離されている。
【００４１】図２及び図３に示すように、各Ｐウェル１６の上には、トンネル酸化膜である膜厚約１０ｎｍの第１ゲート絶縁膜１３、Ｎ型にドープされた膜厚約１５０ｎｍの多結晶シリコン層からなる浮遊ゲート１１、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜：酸化膜換算膜厚約２０ｎｍ）からなる第２ゲート絶縁膜１４、Ｎ型にドープされた膜厚約３００ｎｍの多結晶シリコン層からなり且つ制御ゲートを構成するワード線４が順次積層されている。
【００４２】また、図２に示すように、各Ｐウェル１６の両端部には、Ｎ型シリコン層１９の上にゲート電極を有する選択トランジスタ２０が形成されている。そして、これら一対の選択トランジスタ２０で挟まれたＰウェル１６の部分を１ブロックとする。図示の如く、各ブロックの間にはＰ型シリコン層１６′が設けられ、このＰ型シリコン層１６′の表面部分に形成されたＰ+ 拡散層１２′中にＰ++拡散層７が形成され、このＰ++拡散層７の上の層間絶縁膜１５にコンタクト孔９が形成されている。そして、そのコンタクト孔９がタングステンプラグ１０で埋め込まれ、このタングステンプラグ１０が、層間絶縁膜１５の上に形成されたアルミ配線からなる主ビット線６に接続されている。
【００４３】本実施例では、選択トランジスタ２０を介してＰウェル１６を主ビット線６に電気的に接続することにより、このＰウェル１６を、後述する副ビット線５（図１及び図４参照）として使用する。また、この主ビット線６と副ビット線５を第１ビット線とする。
【００４４】図３に示すように、各メモリセルのソース／ドレインを構成するＮ+ 拡散層３は、素子分離用絶縁膜１を挟んで隣接する２つのメモリセルにおいて共有されている。そして、このＮ+ 拡散層３は、素子分離用絶縁膜１とともに、主ビット線６の長手方向、即ち、図３において紙面に垂直な方向に連続的に形成されている。本実施例では、このＮ+ 拡散層３を第２ビット線として使用する。」、
「【００５５】次に、本実施例のＥＥＰＲＯＭの各動作を図４（ａ）〜（ｃ）を参照して説明する。なお、これらの図において、ＢＬ1 、ＢＬ2 は図外のＹデコーダ及びプログラム電圧供給ラインと接続される第１ビット線の主ビット線６、ＬＤ1 、ＬＤ2 はＰウェル１６で構成される第１ビット線の副ビット線５、ＲＤ0 〜ＲＤ2 はＮ+ 拡散層３で構成される第２ビット線、ＳＴは選択トランジスタ２０のゲート電極、Ｗ0 〜Ｗ31はメモリセルの制御ゲートを構成し且つ図外のＸデコーダと接続されるワード線を夫々示している。
【００５６】まず、消去動作時のバイアス例を図４（ａ）に示す。今、メモリセルＭ12を選択した場合、第２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メモリセルＭ12の制御ゲートに接続しているワード線Ｗ1 に１２Ｖ、その他のワード線Ｗ0 、Ｗ2 〜Ｗ31に０Ｖを夫々印加する。更に、ゲート電極ＳＴに５Ｖを印加して選択トランジスタ２０をオンさせることにより第１ビット線の主ビット線６とＰウェル１６からなる副ビット線５とを導通させ、選択された主ビット線ＢＬ2 に−１０Ｖを印加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。これにより、選択されたメモリセルＭ12の基板部を構成するＰウェル１６からなる第１ビット線の副ビット線ＬＤ2 に−１０Ｖが印加され、非選択の副ビット線ＬＤ1 には０Ｖが印加される。即ち、消去動作時には、ワード線Ｗn と第１ビット線ＢＬn 、ＬＤn が選択線となる。
【００５７】この消去動作時において、選択されたメモリセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウェル１６）との間には高電界が印加されるが、この時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３図参照）にかかる電界強度を、選択セルＭ12、非選択セルＭ11及びＭ22につき検討する。
【００５８】今、浮遊ゲートの電位をＶfg、制御ゲートの電位をＶcg、基板電位をＶsub 、浮遊ゲートと制御ゲートとの間の容量をＣ2 、トンネル酸化膜の容量をＣ1 とすると、メモリセルのゲート部分の等価回路は図５のようになる。ここで、容量比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を０．５、浮遊ゲート中の電荷をＱ（正）と仮定すると、電荷保存則を用いて浮遊ゲートの電位Ｖfgは、
　　Ｖfg＝0.5 Ｖcg＋0.5 Ｖsub ＋Ｑ／（Ｃ1 ＋Ｃ2 ）　　　　　　…（１）
と表される。
【００５９】更に、トンネル酸化膜にかかる電界強度をＥt 、トンネル酸化膜の膜厚をＴt （＝１０ｎｍ）とすると、電界強度Ｅt は、
　　Ｅt  ＝（Ｖfg−Ｖsub ）／Ｔ
　　　　＝｛0.5 （Ｖcg−Ｖsub ）＋Ｑ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt 　…（２）
で与えられる。
【００６０】従って、書き込み状態（“１”と定義する。）におけるメモリセルのしきい値電圧Ｖt を１Ｖと仮定すると、Ｖt ＝Ｑ／Ｃ2 であるから、このＱを（２）式に代入して、
　　Ｅt  ＝｛0.5 （Ｖcg−Ｖsub ）＋Ｃ2 ・Ｖt ／（Ｃ1 ＋Ｃ2 ）｝／Ｔt 　    
　　　　＝｛0.5 （Ｖcg−Ｖsub ）＋0.5 ×１｝／Ｔt 　　　　　　…（３）
となる。
【００６１】故に、この（３）式から、選択セルＭ12、非選択セルＭ11、Ｍ22のトンネル酸化膜にかかる電界強度は、夫々、１１．５ＭＶ／ｃｍ、６．５ＭＶ／ｃｍ、５．５ＭＶ／ｃｍと計算され、選択セルＭ12でのみＦＮトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。
【００６２】次に、読み出し動作時のバイアス例を図４（ｂ）に示す。同図において、メモリセルＭ12を選択して読み出しを行う場合、第２ビット線ＲＤ0 に０Ｖ、メモリセルＭ12のソースとなる第２ビット線ＲＤ1 に０Ｖ、メモリセルＭ12のドレインとなる第２ビット線ＲＤ2 に１Ｖを夫々印加し、メモリセルＭ12の制御ゲートに接続しているワード線Ｗ1 に５Ｖ、その他のワード線Ｗ0 、Ｗ2 〜Ｗ31に０Ｖを夫々印加し、ゲート電極ＳＴに０Ｖを印加して選択トランジスタ２０をオフさせ、第１ビット線の主ビット線ＢＬ1 、ＢＬ2 は接地状態とする。即ち、読み出し動作時には、ワード線Ｗn と第２ビット線ＲＤn が選択線となる。
【００６３】この状態で、メモリセルＭ12が“１”の状態（書き込み状態）であれば、このメモリセルＭ12にオン電流が流れて第２ビット線ＲＤ2 の電位が変化し、この第２ビット線ＲＤ2 の他端に接続されているセンスアンプによりデータ“１”が検出される。一方、メモリセルＭ12が“０”の状態（消去状態）であれば、このメモリセルＭ12に電流が流れず、第２ビット線ＲＤ2 の電位が変化しないので、この第２ビット線ＲＤ2 の他端に接続されているセンスアンプによりデータ“０”が検出される。
【００６４】次に、書き込み動作時のバイアス例を図４（ｃ）に示す。同図において、メモリセルＭ12を選択して書き込みを行う場合、メモリセルのソース／ドレインである第２ビット線ＲＤ0 〜ＲＤ2 は開放状態とし、メモリセルＭ12の制御ゲートに接続しているワード線Ｗ1 に−９Ｖ、その他のワード線Ｗ0 及びＷ2 〜Ｗ31に０Ｖを夫々印加し、ゲート電極ＳＴに５Ｖを印加して選択トランジスタ２０をオンさせることにより、第１ビット線の主ビット線６とＰウェル１６からなる副ビット線５とを導通させ、選択された主ビット線ＢＬ2 に１８Ｖを印加し、非選択の主ビット線ＢＬ1 に０Ｖを印加する。これにより、選択されたメモリセルＭ12の基板部を構成するＰウェル１６からなる第１ビット線の副ビット線ＬＤ2 に１８Ｖが印加され、非選択の副ビット線ＬＤ1 には０Ｖが印加される。即ち、消去動作時には、ワード線Ｗn と第１ビット線ＢＬn 、ＬＤn が選択線となる。
【００６５】この書き込み動作時において、選択されたメモリセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウェル１６）との間には高電界が印加されるが、この時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３図参照）にかかる電界強度を、消去動作時と同様に、（３）式を用いて、選択セルＭ12、非選択セルＭ11、Ｍ22につき計算すると、夫々、１０ＭＶ／ｃｍ、１ＭＶ／ｃｍ、５．５ＭＶ／ｃｍとなり、選択セルＭ12でのみＦＮトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧Ｖt を７Ｖと仮定した。
【００６６】以上の説明から分かるように、本実施例のＥＥＰＲＯＭでは、各メモリセルのソース／ドレインを構成し且つ隣接メモリセルのソース／ドレインと共有されているＮ+ 拡散層３（第２ビット線ＲＤn ）（第３図参照）には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」
　
　（２）特開平７−５８２２５号公報 
　原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平７−５８２２５号公報（以下、「刊行物２」という。）には、図１０及び図１１とともに、以下の事項が記載されている。 
「【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は、例えば文献Ｉ（文献Ｉ：「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ」、１９９１年、４月号、Ｐ．９４〜９８、プレスジャナール）に開示されている。
【０００３】図１０は、文献Ｉに開示されている不揮発性記憶装置の構造の一例を示している。
【０００４】先ず、図１０の構造は、ＥＴＯＸ（ＥＰＲＯＭ　ｗｉｔｈ　Ｔｕｎｎｅｌ　Ｏｘｉｄｅ）セルとも呼ばれ、セルの構成は以下の通りである。
【０００５】このＥＴＯＸセルの構成によれば、５０はｐ導電型半導体基板、５２はトンネル酸化膜、５４は電荷蓄積層（浮遊ゲート電極とも称する。）、５６は層間絶縁膜、５８は制御ゲート電極、６０はｎ+ 型のソース領域、６２はｎ+ 型のドレイン領域、６４はｎ- 型のソース領域及び６６は、ｐ+ 型のドレイン領域である。
【０００６】このＥＴＯＸセルは、構造的に見ればＥＰＲＯＭと同一であるが、セルのトンネル酸化膜５２を１０ｎｍ（ナノメートル）程度に形成した点に特徴がある。また、ｎ+ 型ソース領域６０の下面には、バンド間のトンネルリークを抑制するため、ｎ- 型ソース領域６４を具えている。一方、ｎ+ 型ドレイン領域６２の下面には書き込みの効率向上を図るため、ｐ+ 型ドレイン領域６６を具えている。
【０００７】ソース領域６０、６４とドレン領域６２、６６との間には、チャネル領域６８が形成されている。このチャネル領域６８を有する基板５０上には、トンネル酸化膜５２、浮遊ゲート電極５４、層間絶縁膜５６及び制御ゲート電極５８がそれぞれ積層されている。なお、基板５０上に設けられたトンネル酸化膜５２は、ソース領域６０及びドレイン領域６２のそれぞれの一部分とも接して設けられている。
【０００８】次に、近年、不揮発性半導体記憶装置の主流となりつつあるＥＴＯＸセルを用いてセルの動作方法を簡単に説明する。」、
「【００１１】ＥＴＯＸセルの書き込み動作は、ドレイン領域６２から浮遊ゲート電極５４への電子の注入によって行う。すなわち、制御ゲート５８とドレイン領域６２に正電圧、例えば１０Ｖと５Ｖをそれぞれ印加すると、ドレイン領域６２の近傍に発生するホットエレクトロン（熱電子）が浮遊ゲート５４に注入され、これにより、制御ゲート電極５８からみたしきい値電圧が高い状態（“０”状態）となる。一方、消去は、浮遊ゲート５４中の電子をトンネル酸化膜５２を通ってソース領域６０へ抜き取ることによって行う。すなわち、ドレイン領域６２を開放して制御ゲート電極５８を−１０Ｖとし、かつソース領域６０に５Ｖを印加する。このとき、トンネル酸化膜５２を通してトンネル電流が浮遊ゲート５４からソース領域６０側へ流れ、浮遊ゲート電極中の電子が抜き取られる。このとき、しきい値電圧は低い状態（“１”状態）となる。
【００１２】また、読出しは、制御ゲート電極５８とドレイン領域６２にそれぞれ１Ｖと５Ｖを印加し、かつメモリセルを選択してドレイン領域６２に熱電子を発生させないように十分に低い電圧を印加しておき、メモリセルトランジスタのしきい値電圧の差に応じて“１”または“０”状態を読み取る。
【００１３】
【発明が解決しようとする課題】しかしながら、上述した従来のＥＥＰＲＯＭは、消去時にトンネル酸化膜に高電界が加わるため、トンネル酸化膜の膜質が劣化し、書き換え回数を減少させるという問題があった。
【００１４】次に、この理由について図１１に示す消去時のエネルギバンド図を参照して説明する。
【００１５】図中、５２はトンネル酸化膜、５４は浮遊ゲート電極、５６は層間絶縁膜、５８は制御ゲート電極、６０はソース領域、７０はソース領域のフェルミ準位、７２は浮遊ゲートのフェルミ準位、７３は電子及び７４は制御ゲートのフェルミ準位を表す。
【００１６】従来のＥＥＰＲＯＭのメモリセルは、消去時の動作でトンネル酸化膜５２に高電界が印加され、このとき浮遊ゲート電極５４中に蓄積されている電子７３がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラーノルドハイム）トンネリングによって浮遊ゲート電極５４側からソース領域６０側に放出される。このときのＦＮトンネリングの発生確率は、浮遊ゲート電極５４とトンネル酸化膜５２とのバリヤハイト（障壁高さ）に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとＦＮ電流が流れない。例えば、トンネル酸化膜をＳｉＯ2 膜とした場合、ＳｉＯ2 膜のバリヤハイト（Ｅ）は、約３．２ｅＶであり、このときトンネル酸化膜にＦＮ電流が流れるために必要な電界は最低でも７ＭＶ／ｃｍ（メガボルト／センチメートル）となる。
【００１７】実際のデバイスにおいては、ＳｉＯ2 膜に印加される電界は、更に大きくなり最大で１０ＭＶ／ｃｍ以上に達するため、トンネル酸化膜は劣化してメモリセルの書き換え回数が減少するという問題があった。」
　
（３）特開平５−１２１７４９号公報 
　原審の拒絶の理由で引用され、本願の優先権主張日の前に日本国内において頒布された特開平５−１２１７４９号公報（以下、「刊行物３」という。）には、図１ないし１７及び２１とともに、以下の事項が記載されている。 
「【００１５】
【発明が解決しようとする課題】上述のフラッシュＥＥＰＲＯＭにおいて、図２１を参照して、たとえばメモリセル（１）を選択して書込む際には、ドレイン拡散領域３２に６〜８Ｖ、コントロールゲート電極３７に１０〜１５Ｖ程度の電圧を印加することによって、メモリセル（１）のフローティングゲート電極３５に書込みが行なわれる。その後、メモリセル（２）を選択して書込む際にも、メモリセル（２）におけるドレイン拡散領域３２およびコントロールゲート電極３７に前述と同様の電圧が印加される。このとき、メモリセル（１）とメモリセル（２）とは、ドレイン拡散領域３２を共有しており、メモリセル（２）に書込みを行なう際には、ドレイン拡散領域３２に６〜８Ｖの電圧が印加される。一方、メモリセル（１）のフローティングゲート電極３５には電荷が蓄積されているため、たとえば約−３Ｖ程度に帯電している。
【００１６】それにより、メモリセル（１）のフローティングゲート電極３５とドレイン拡散領域３２との間には、高電界が生じることになる。そして、書込みのための電荷の印加時間がたとえば約１０μ秒とすると、メモリセル（１）における酸化膜３４には、メモリセル（２）に書込みを行なう際に約１０μ秒の時間高電界がかかることになる。これと同様に、メモリセル（３）、メモリセル（４）に書込を行なう際にも、非選択のメモリセルたとえばメモリセル（１）における酸化膜３４には、高電界がかかることになる。」、
「【００１９】この発明は、上記の課題を解決するためになされたものであり、上記の「ドレイン・ディスターブ現象」を効果的に阻止し得る、電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明に基づく半導体記憶装置は、主表面を有する第１導電型の半導体基板を有しており、この半導体基板の主表面に所定のチャネル領域を形成するように間隔を隔てて第１と第２の第２導電型の不純物領域が形成されている。そして、チャネル領域の上には第１の誘電体膜が形成されており、この第１の誘電体膜の上には電荷蓄積電極層が形成されている。この電荷蓄積電極層の上には第２の誘電体膜を介在して制御電極層が形成されている。そして、電荷蓄積電極層の端縁直下における第１の誘電体膜の膜厚は、第１の不純物領域側よりも第２の不純物領域側で厚くなっている。
【００２１】この発明に基づく半導体記憶装置の製造方法は、第１導電型の半導体基板の主表面の上に第１の誘電体膜を形成する工程と、第１の誘電体膜の上に電荷蓄積電極層を形成する工程と、この電荷蓄積電極層の上に第２の誘電体膜を介在して制御電極層を形成する工程と、この制御電極層をマスクとして用いて第１と第２の第２導電型の不純物領域を間隔を隔てて半導体基板の主表面に形成する工程と、電荷蓄積電極層の端縁直下であって第１の不純物領域側で第１の膜厚を有するように第１の誘電体膜の膜厚を増加させる工程と、電荷蓄積電極層の端縁直下であって、第２の不純物領域側で第１の膜厚よりも厚い第２の膜厚を有するように第１の誘電体膜の膜厚を増加させる工程とを備えている。
【００２２】
【作用】この発明に基づく半導体記憶装置によれば、電荷蓄積電極下に形成されている第１の誘電体膜の膜厚は、第１および第２の不純物領域側で異なっている。そのため、それぞれの不純物領域に要求される機能に応じて、第１の誘電体膜の膜厚を異ならせることができる。これにより、その一方の不純物領域に高電界が印加され、隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、第１の誘電体膜の膜厚を設定することができる。したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。
【００２３】
【実施例】以下に、この発明に基づく一実施例について、図１ないし図１７を用いて説明する。図１は、この発明に基づく一実施例の半導体記憶装置におけるメモリセルの断面図である。図１に示すように、ｐ型シリコン基板１の主表面には、チャネル領域を挟んでドレイン拡散領域１０およびソース拡散領域８が形成されている。そして、チャネル領域上には、酸化膜３が形成されており、酸化膜３上にはフローティングゲート電極４が形成されている。
【００２４】この酸化膜３の膜厚は、ソース拡散領域８側とドレイン拡散領域１０側とで異なっているため、フローティングゲート電極４の下端コーナー部の形状は、ソース拡散領域８側とドレイン拡散領域１０側とで異なった非対称形状となっている。フローティングゲート電極４の上には、層間絶縁層５を介してコントロールゲート電極６が形成されている。また、コントロールゲート電極６およびフローティングゲート電極４の側部には、周辺回路形成時に形成される側壁酸化膜１１が形成されている。
【００２５】ドレイン拡散領域１０上における所定領域を除き、コントロールゲート電極６、側壁酸化膜１１およびソース拡散領域８上には、酸化膜１２が形成されており、その上には窒化膜１３が形成されている。窒化膜１３上には、層間平坦化膜１４が形成されている。この層間平坦化膜１４およびドレイン拡散領域１０上には、チタン膜１８が形成されている。このチタン膜１８上には、アルミニウム配線層１９が形成されている。このチタン膜１８とアルミニウム配線層１９とでビット線が形成されている。
【００２６】次に、図２ないし図１５を用いて、上記の実施例の製造工程の第１〜第１４工程について説明する。
【００２７】まず、図２に示すように、ｐ型シリコン基板１に、ボロン（Ｂ）を１００ＫｅＶ、１．０×１０13／ｃｍ2 の条件で注入する。そして、１１８０℃で６時間不純物ドライブすることによりウェル（図示せず）を形成する。その後、活性領域を分離する領域に、分離特性を確保するためのボロン（Ｂ）を８０ＫｅＶ、２．５×１０13／ｃｍ2 の条件で注入し、この領域を選択酸化することによって、厚さ７５００Å程度の素子分離酸化膜（図示せず）を形成する。
【００２８】次に、図３に示すように、ｐ型シリコン基板１上全面に１００Å程度の酸化膜３を形成し、メモリセルのしきい値電圧Ｖthを制御するために、チャネル領域にチャネルドーピングを行なう。そして、酸化膜３上に、厚さ１０００Å程度の第１のポリシリコン層４を形成し、その上にレジスト７ａを堆積する。そして、このレジスト７ａを用いて、フォトリソグラフィと異方性エッチングによって、第１のポリシリコン層４を一定のピッチでビット線方向にパターニングする。その後、レジスト７ａを除去する。
【００２９】次に、図４を参照して、第１のポリシリコン層４上に、ＣＶＤ法を用いて膜厚１００Å程度の酸化膜を形成し、その上にＣＶＤ法を用いて膜厚１００Å程度の窒化膜を形成し、さらにその上にＣＶＤ法を用いて膜厚１００Å程度の酸化膜をを形成する。これらにより層間絶縁層５は構成されている。そして、この層間絶縁層５上に厚さ２５００Å程度の第２のポリシリコン層６を形成し、この第２のポリシリコン層６上にレジスト７ｂを堆積する。
【００３０】そして、図５に示すように、フォトリソグラフィを用いて、横方向に一定のピッチで線状にレジスト７ｂをパターニングする。このレジスト７ｂをマスクとして、第２のポリシリコン層６、その下の層間絶縁層５および第１のポリシリコン層４を異方性エッチングする。これにより、第１のポリシリコン層４によりフローティングゲート電極４が形成され、第２のポリシリコン層６によりコントロールゲート電極６が形成される。
【００３１】その後、図６に示すように、レジスト７ｂを除去した後、ＣＶＤ法により酸化膜２０を全面に形成し、この上にＣＶＤ法により窒化膜２１を形成する。そして、フォトリソグラフィおよび異方性エッチングを用いてパターニングすることにより、図７に示すように、ドレイン拡散領域１０となる領域上における窒化膜２１を除去する。
【００３２】そして、ドレイン拡散領域１０となる領域に、砒素（Ａｓ）を３５ＫｅＶ、５．０×１０14／ｃｍ2 の条件で注入し、さらに書込み特性改善のための埋込みＰ+ 拡散層形成のためのボロン（Ｂ）を、４５度の斜め回転イオン注入法を用いて、５０ＫｅＶ、３．０×１０13／ｃｍ2 の条件で注入する。それにより、ドレイン拡散領域１０を形成する。したがって、ドレイン拡散領域１０は、砒素（Ａｓ）注入によるｎ+ 不純物拡散領域（図示せず）とボロン（Ｂ）注入によるｐ+ 拡散層（図示せず）とで構成されている。
【００３３】その後、図８に示すように、熱酸化処理を行なうことにより、フローティングゲート電極４、コントロールゲート電極６、層間絶縁層５および酸化膜３におけるドレイン拡散領域１０側は酸化される。それにより、層間絶縁層５および酸化膜３は成長し、その厚みは増加する。そして、図９に示すように、窒化膜２１を除去する。
【００３４】次に、図１０に示すように、メモリセルにおけるドレイン拡散領域となる領域をレジスト７ｃで覆う。そして、このレジスト７ｃをマスクとして、ソース拡散領域となる領域に、砒素（Ａｓ）を３５ＫｅＶ、１．０×１０16／ｃｍ2 の条件で注入し、さらにリン（Ｐ）を５０ＫｅＶ、５．０×１０14／ｃｍ2 の条件で注入する。それにより、ソース拡散領域８を形成する。したがって、ソース拡散領域は、砒素（Ａｓ）の注入によるｎ+ 不純物拡散領域（図示せず）とリン（Ｐ）の注入によるｎ- 不純物拡散領域（図示せず）とで構成されていることになる。
【００３５】次に、図１１に示すように、上記の酸化膜２０および窒化膜２１を除去した後に、全面に熱酸化処理を施す。それにより、ソース拡散領域８側における酸化膜３および層間絶縁層５も成長し、その厚みは増加する。このとき、熱酸化処理の条件やソース拡散領域８およびドレイン拡散領域１０の濃度等の条件により、酸化膜３の酸化のされ方が異なる。すなわち、前記の条件のいかんによっては、酸化膜３の膜厚は、ソース拡散領域８側が厚くなる場合も考えられ、ドレイン拡散領域１０側が厚くなる場合も考えられる。
【００３６】ここで、図１６および図１７を用いて、熱酸化処理後のフローティングゲート電極４の形状および酸化膜３の膜厚等についてより詳細に説明する。図１６および図１７は、メモリセルを模式的に示した断面拡大図である。なお、便宜上、酸化膜３および層間絶縁層５のフローティングゲート電極４近傍の境界線は省略している。また、ドレイン拡散領域１０は、ｎ+ 不純物拡散領域１０ａとｐ+ 拡散領域１０ｂとで構成され、ソース拡散領域８は、ｎ+ 不純物拡散領域８ａとｎ- 不純物拡散領域８ｂとで構成されている。
【００３７】図１６は、フローティングゲート電極４のドレイン拡散領域１０側の端縁直下における酸化膜３の膜厚ｔ1 が、ソース拡散領域側の端縁直下における酸化膜３の膜厚ｔ2 よりも大きい場合を示している。この場合、図１８に示すように、ドレイン拡散領域１０側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、フローティングゲート電極４に最も近い部分における酸化膜３の膜厚ｔ3 は、ソース拡散領域８側のｎ+ 不純物拡散領域８ａとフローティングゲート電極４が最も近い部分における酸化膜３の膜厚ｔ4 よりも大きくなるように、酸化量が設定される。
【００３８】このとき、消去はＦ−Ｎトンネリングにより行なうので、ｔ4 はあまり厚くすることができないが、書込みはアバランシェ降伏現象により行なうのでｔ3 はｔ4 よりも厚くすることができる。また、図１７は、上記のｔ2 がｔ1 よりも大きい場合を想定しているが、この場合においても、不純物拡散領域が形成される位置の関係上、ｔ3 の方がｔ4 よりも大きくなっている。以上より、熱酸化処理等の条件によっては、ｔ1 とｔ2 の大小関係が逆になる場合も考えられないではないが、ｔ1 とｔ2 の大きさは基本的には違っている。すなわち、フローティングゲート電極４の下端コーナー部の形状は非対称形状となっている。
【００３９】この場合、本件発明において重要なのは、ｎ+ 不純物拡散領域１０ａとフローティングゲート電極４との重なりの部分における酸化膜３の膜厚と、フローティングゲート電極４の下端コーナー部の形状である。酸化膜３の膜厚は、熱酸化処理による酸化膜３の成長により厚くなり、同時にフローティングゲート電極４の下端コーナー部の形状は丸みを帯びた形状となる。それにより電界集中は防止でき、かつ酸化膜３の膜厚の増加により、その部分の電界も弱められるので、酸化量を適度に調節することによって、前述の「ドレイン・ディスターブ現象」を防止することが可能となる。
【００４０】その後、図１２に示すように、ＣＶＤ法を用いて膜厚１５００Å程度の酸化膜を形成し、異方性エッチングを行なうことにより、フローティングゲート電極４およびコントロールゲート電極６の側面に側壁酸化膜１１を形成する。その後、図１３に示すように、膜厚１５００Å程度の酸化膜１２を全面に形成し、さらに膜厚５００Å程度の窒化膜１３を形成する。
【００４１】次に、図１４に示すように、窒化膜１３上に層間平坦化膜１４を形成し、その上にレジスト１５を堆積する。このレジスト１５をパターニングすることによって、開口部１６を形成する。そして、パターニングされたレジスト１５をマスクとして等方性エッチングを行なうことにより、テーパ形状の凹部１７を有する層間平坦化膜１４を形成する。その後、図１５に示すように、レジスト１５をマスクとして異方性エッチングを行なうことにより、ドレイン拡散領域１０上に開口部を形成する。
【００４２】次に、図１を参照して、上記開口したドレイン拡散領域１０上に、膜厚５００Å程度のチタン膜１８を形成し、その上に膜厚５０００Å程度のアルミニウム合金膜１９をスパッタリング法を用いて形成する。そして、フォトリソグラフィと化学処理とを用いて、チタン膜１８およびアルミニウム合金膜１９をパターニングすることにより、ドレイン拡散領域１０と電気的に接続されたビット線が形成される。」
　
ア　「【００２３】・・・図１は、この発明に基づく一実施例の半導体記憶装置におけるメモリセルの断面図である。図１に示すように、ｐ型シリコン基板１の主表面には、チャネル領域を挟んでドレイン拡散領域１０およびソース拡散領域８が形成されている。そして、チャネル領域上には、酸化膜３が形成されており、酸化膜３上にはフローティングゲート電極４が形成されている。
【００２４】・・・フローティングゲート電極４の上には、層間絶縁層５を介してコントロールゲート電極６が形成されている。また、コントロールゲート電極６およびフローティングゲート電極４の側部には、周辺回路形成時に形成される側壁酸化膜１１が形成されている。」、
「【００３９】この場合、本件発明において重要なのは、ｎ+ 不純物拡散領域１０ａとフローティングゲート電極４との重なりの部分における酸化膜３の膜厚と、・・・」という記載からみて、図１には、
「ｐ型シリコン基板１上に酸化膜３を介して配置されたフローティングゲート電極４と、
　前記フローティングゲート電極４との間に層間絶縁層５を配して配置されたコントロールゲート電極６と、前記フローティングゲート電極４および前記酸化膜３とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート電極６の一方端に配置されたドレイン拡散領域１０と、前記コントロールゲート電極６の他方端に配置されたソース拡散領域８と、を備える半導体記憶装置」が記載されているものと認められる。
イ　「【００３７】・・・この場合、図１８（図１６の誤記と認められる。）に示すように、ドレイン拡散領域１０側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、フローティングゲート電極４に最も近い部分における酸化膜３の膜厚ｔ3 は、ソース拡散領域８側のｎ+ 不純物拡散領域８ａとフローティングゲート電極４が最も近い部分における酸化膜３の膜厚ｔ4 よりも大きくなるように、酸化量が設定される。」、
「【００３９】この場合、本件発明において重要なのは、ｎ+ 不純物拡散領域１０ａとフローティングゲート電極４との重なりの部分における酸化膜３の膜厚と、フローティングゲート電極４の下端コーナー部の形状である。酸化膜３の膜厚は、熱酸化処理による酸化膜３の成長により厚くなり、同時にフローティングゲート電極４の下端コーナー部の形状は丸みを帯びた形状となる。・・・」という記載から、
「前記酸化膜３は、前記フローティングゲート電極４の中央部よりも端部側において膜厚が厚くなっている」ことは明らかである。
　
　したがって、刊行物３には、以下の発明が記載されている。
「ｐ型シリコン基板１上に酸化膜３を介して配置されたフローティングゲート電極４と、
　前記フローティングゲート電極４との間に層間絶縁層５を配して配置されたコントロールゲート電極６と、前記フローティングゲート電極４および前記酸化膜３とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート電極６の一方端に配置されたドレイン拡散領域１０と、前記コントロールゲート電極６の他方端に配置されたソース拡散領域８と、を備える半導体記憶装置において、
　前記酸化膜３は、前記フローティングゲート電極４の中央部よりも端部側において膜厚が厚くなっている半導体記憶装置。」
　
　３−３．対比 
　補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物３に記載された発明（以下、「刊行物発明」という。）とを対比する。 
（ａ）刊行物発明の「ｐ型シリコン基板１」、「酸化膜３」、「フローティングゲート電極４」、「層間絶縁膜５」、「コントロールゲート電極６」、「ドレイン拡散領域１０」、「ソース拡散領域８」は、それぞれ、補正発明の「基板（１）」、「第１の絶縁膜（２）」、「フローティングゲート（３）」、「第２の絶縁膜（４）」、「コントロールゲート（５）」、「ドレイン（８）」、「ソース（７）」に相当する。 
（ｂ）刊行物発明において、その境界は明確でないにしろ、「酸化膜３」における「フローティングゲート電極４」の中央部付近すなわち「酸化膜３」の膜厚が薄い部分が補正発明の「第１領域」に相当し、「酸化膜３」における「フローティングゲート電極４」の端部付近すなわち「酸化膜３」の膜厚が厚い部分が補正発明の「第２領域」に相当するものと認められる。
　
　したがって、補正発明と刊行物発明とは、 
「基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）と、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）と、を備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、前記フローティングゲート（３）の中央部に位置する第１の領域と該第１の領域より膜厚が厚くかつ前記フローティングゲート（３）の端部側に位置する第２の領域とを有した半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　相違点１ 
　補正発明は、「前記半導体記憶装置の非選択時において、前記ドレイン（８）の内部に延びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置して」いるのに対して、
　刊行物発明は、半導体記憶装置の非選択時のドレイン内部における空乏層に関する特定がなされていない点。
　相違点２ 
　補正発明は、「前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち前記空乏層（８ａ）の伸びた領域以外の領域が、前記第１の絶縁膜（２）の前記第２の領域のみに接し」ているのに対して、 
　刊行物発明は、そのような構成が特定されていない点。
　相違点３ 
　補正発明は、「前記ドレイン（８）と、前記フローティングゲート（３）との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第１の絶縁膜（２）にかかる最大電界強度が７ＭＶ／ｃｍ以下となるように設定されている」のに対して、 
　刊行物発明は、半導体記憶装置の非選択時に酸化膜３にかかる最大電界強度に関する特定がなされていない点。
　 
　３−４．相違点についての検討 
　以下において、各相違点について検討する。 
　相違点１及び相違点２について　 
　刊行物３には、従来技術に関して、「【００１５】
【発明が解決しようとする課題】上述のフラッシュＥＥＰＲＯＭにおいて、図２１を参照して、たとえばメモリセル（１）を選択して書込む際には、ドレイン拡散領域３２に６〜８Ｖ、コントロールゲート電極３７に１０〜１５Ｖ程度の電圧を印加することによって、メモリセル（１）のフローティングゲート電極３５に書込みが行なわれる。その後、メモリセル（２）を選択して書込む際にも、メモリセル（２）におけるドレイン拡散領域３２およびコントロールゲート電極３７に前述と同様の電圧が印加される。このとき、メモリセル（１）とメモリセル（２）とは、ドレイン拡散領域３２を共有しており、メモリセル（２）に書込みを行なう際には、ドレイン拡散領域３２に６〜８Ｖの電圧が印加される。一方、メモリセル（１）のフローティングゲート電極３５には電荷が蓄積されているため、たとえば約−３Ｖ程度に帯電している。」
と記載されており、半導体記憶装置の非選択時には、ドレイン拡散領域３２に６〜８Ｖが印加され、フローティングゲート電極３５は、約−３Ｖ程度に帯電していることから、ドレイン拡散領域３２とｐ型シリコン基板３１間には逆バイアスがかかっており、その結果、ドレイン拡散領域３２の内部には空乏層が延びていることは明らかである。
  したがって、刊行物発明である半導体記憶装置は、非選択時において、「ドレイン拡散領域１０」の内部に空乏層が伸びていることは明らかである。
　ここで、刊行物３には、
「【００３３】その後、図８に示すように、熱酸化処理を行なうことにより、フローティングゲート電極４、コントロールゲート電極６、層間絶縁層５および酸化膜３におけるドレイン拡散領域１０側は酸化される。それにより、層間絶縁層５および酸化膜３は成長し、その厚みは増加する。・・・」、
「【００３５】次に、図１１に示すように、・・・全面に熱酸化処理を施す。それにより、ソース拡散領域８側における酸化膜３および層間絶縁層５も成長し、その厚みは増加する。・・・」、
「【００３７】図１６は、フローティングゲート電極４のドレイン拡散領域１０側の端縁直下における酸化膜３の膜厚ｔ1 が、ソース拡散領域側の端縁直下における酸化膜３の膜厚ｔ2 よりも大きい場合を示している。この場合、図１８（図１６の誤記と認められる。）に示すように、ドレイン拡散領域１０側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、フローティングゲート電極４に最も近い部分における酸化膜３の膜厚ｔ3 は、ソース拡散領域８側のｎ+ 不純物拡散領域８ａとフローティングゲート電極４が最も近い部分における酸化膜３の膜厚ｔ4 よりも大きくなるように、酸化量が設定される。」
と記載されており、「酸化膜３の膜厚ｔ3 」は「酸化膜３の膜厚ｔ4 」よりも大きいことから、「酸化膜３の膜厚ｔ3 」は、フローティングゲート電極中央部付近の酸化膜３の膜厚よりも大きいことは明らかである。してみれば、フローティングゲート電極の中央部付近（第１領域）と中央部付近よりも酸化膜３の膜厚が厚い部分（第２領域）の境界は、「酸化膜３の膜厚ｔ3」の位置（すなわち、「ドレイン拡散領域１０」側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、「フローティングゲート電極４」に最も近い部分）よりもフローティングゲート電極の中央部寄りにあると言わざるを得ない。
　したがって、刊行発明においても、半導体記憶装置の非選択時において、「ドレイン拡散領域１０」（ｎ+ 不純物拡散領域１０ａ）の内部に延びた空乏層の酸化膜３に終端する位置が、第１の領域と第２の領域との境界部より第２の領域側に位置しているものと認められる。
　また、刊行物発明において、「ドレイン拡散領域１０」（ｎ+不純物拡散領域１０ａ）のフローティングゲート電極に対向する表面領域のうち空乏層の延びた領域以外の領域が、酸化膜３の第２の領域にのみに接している（すなわち、第１の領域には接していない）ことは、明らかである。
　したがって、相違点１及び２は、実質的なものではない。
　 
　相違点３について 
　刊行物１には、「【００６１】故に、この（３）式から、選択セルＭ12、非選択セルＭ11、Ｍ22のトンネル酸化膜にかかる電界強度は、夫々、１１．５ＭＶ／ｃｍ、６．５ＭＶ／ｃｍ、５．５ＭＶ／ｃｍと計算され、選択セルＭ12でのみＦＮトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。」、
「【００６５】この書き込み動作時において、選択されたメモリセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウェル１６）との間には高電界が印加されるが、この時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３図参照）にかかる電界強度を、消去動作時と同様に、（３）式を用いて、選択セルＭ12、非選択セルＭ11、Ｍ22につき計算すると、夫々、１０ＭＶ／ｃｍ、１ＭＶ／ｃｍ、５．５ＭＶ／ｃｍとなり、選択セルＭ12でのみＦＮトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧Ｖt を７Ｖと仮定した。」、
「【００６６】以上の説明から分かるように、本実施例のＥＥＰＲＯＭでは、各メモリセルのソース／ドレインを構成し且つ隣接メモリセルのソース／ドレインと共有されているＮ+ 拡散層３（第２ビット線ＲＤn ）（第３図参照）には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」
と記載され、非選択セルにおいて、非選択セルにＦＮトンネリングが起こらないように、消去動作時には、６．５ＭＶ／ｃｍ、５．５ＭＶ／ｃｍの電界強度、書き込み動作時には、１ＭＶ／ｃｍ、５．５ＭＶ／ｃｍの電界強度とすることにより、書き込みディスターブの発生を防止することが記載されているものと認められる。
　刊行物２には、
「【００１６】従来のＥＥＰＲＯＭのメモリセルは、消去時の動作でトンネル酸化膜５２に高電界が印加され、このとき浮遊ゲート電極５４中に蓄積されている電子７３がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラーノルドハイム）トンネリングによって浮遊ゲート電極５４側からソース領域６０側に放出される。このときのＦＮトンネリングの発生確率は、浮遊ゲート電極５４とトンネル酸化膜５２とのバリヤハイト（障壁高さ）に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとＦＮ電流が流れない。例えば、トンネル酸化膜をＳｉＯ2 膜とした場合、ＳｉＯ2 膜のバリヤハイト（Ｅ）は、約３．２ｅＶであり、このときトンネル酸化膜にＦＮ電流が流れるために必要な電界は最低でも７ＭＶ／ｃｍ（メガボルト／センチメートル）となる。」
と記載され、「トンネル酸化膜」にＦＮ電流を流さないようにするためには、「トンネル酸化膜」にかかる電界は、７ＭＶ／ｃｍ以下に抑える必要があることが読み取れる。
　そして、刊行物３に、「【００２２】
【作用】この発明に基づく半導体記憶装置によれば、・・・隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、・・・したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。」と記載されているとおり、刊行物発明は、非選択のメモリセルにおけるドレインディスターブ現象を阻止するためのものであるから、刊行物発明において、刊行物１及び２に記載された事項を参酌し、ドレイン拡散領域１０と、フローティングゲート電極４とのオーバーラップ部分において、半導体記憶装置の非選択時に酸化膜３にかかる最大電界強度を、刊行物１あるいは刊行物２において、トンネル酸化膜にＦＮ電流を流さない電界強度と記載された程度の値である７ＭＶ／ｃｍ以下となるように設定することは、当業者が、適宜なし得る程度のことに過ぎない。
　
　３−５　独立特許要件についてのむすび 
　したがって、補正発明は、刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。  
　
　４．むすび  
　よって、請求項１についての補正を含む本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　  
第３　本願発明　  
　平成１８年１０月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし請求項１４に係る発明は、平成１７年７月２６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１４に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。　  
　
　「【請求項１】　基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）とを備える半導体記憶装置において、
　前記第１の絶縁膜（２）は第１の領域と該第１の領域より膜厚が厚い第２の領域とを有し、
　前記半導体記憶装置の非選択時において前記ドレイン（８）の内部に延びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置しており、
　前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち前記空乏層（８ａ）の伸びた領域以外の領域が、前記第１の絶縁膜（２）の前記第２の領域のみに接し、
　前記ドレイン（８）と、前記フローティングゲート（５）との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第１の絶縁膜（２）にかかる最大電界強度が７ＭＶ／ｃｍ以下となるように設定されていることを特徴とする半導体記憶装置。」 
　 
第４　刊行物記載発明 
　刊行物１ないし３に記載された事項及び刊行物３に記載された発明は、上記「第２　３−２．」に記載されたとおりである。 
　 
第５　対比 
　本願発明と刊行物発明とを対比する。 
（ａ）刊行物発明の「ｐ型シリコン基板１」、「酸化膜３」、「フローティングゲート電極４」、「層間絶縁膜５」、「コントロールゲート電極６」、「ドレイン拡散領域１０」、「ソース拡散領域８」は、それぞれ、本願発明の「基板（１）」、「第１の絶縁膜（２）」、「フローティングゲート（３）」、「第２の絶縁膜（４）」、「コントロールゲート（５）」、「ドレイン（８）」、「ソース（７）」に相当する。 
（ｂ）刊行物発明において、その境界は明確でないにしろ、「酸化膜３」における「フローティングゲート電極４」の中央部付近すなわち「酸化膜３」の膜厚が薄い部分が本願発明の「第１領域」に相当し、「酸化膜３」における「フローティングゲート電極４」の端部付近すなわち「酸化膜３」の膜厚が厚い部分が補正発明の「第２領域」に相当するものと認められる。
　
  　したがって、本願発明と刊行物発明とは、 
「基板（１）上に第１の絶縁膜（２）を介して配置されたフローティングゲート（３）と、
　前記フローティングゲート（３）との間に第２の絶縁膜（４）を配して配置されたコントロールゲート（５）、
　前記フローティングゲート（３）および前記第１の絶縁膜（２）とオーバーラップ部分を有して配置されるとともに、前記コントロールゲート（５）の一方端に配置されたドレイン（８）と、
　少なくとも前記コントロールゲート（５）の他方端に配置されたソース（７）と、を備える半導体記憶装置において、
　前記第１の絶縁膜（２）は、第１の領域と該第１の領域より膜厚が厚い第２の領域とを有した半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　相違点１ 
　本願発明は、「前記半導体記憶装置の非選択時において、前記ドレイン（８）の内部に延びた空乏層（８ａ）の前記第１の絶縁膜（２）に終端する位置（Ａ）が、前記第１の領域と前記第２の領域との境界部（Ｂ）より前記第２の領域側に位置して」いるのに対して、
　刊行物発明は、半導体記憶装置の非選択時のドレイン内部における空乏層に関する特定がなされていない点。
　相違点２ 
　本願発明は、「前記ドレイン（８）の前記フローティングゲート（３）に対向する表面領域のうち前記空乏層（８ａ）の伸びた領域以外の領域が、前記第１の絶縁膜（２）の前記第２の領域のみに接し」ているのに対して、 
　刊行物発明は、そのような構成が特定されていない点。
　相違点３ 
　本願発明は、「前記ドレイン（８）と、前記フローティングゲート（３）との前記オーバーラップ部分において、該半導体記憶装置の非選択時に前記第１の絶縁膜（２）にかかる最大電界強度が７ＭＶ／ｃｍ以下となるように設定されている」のに対して、 
　刊行物発明は、半導体記憶装置の非選択時に酸化膜３にかかる最大電界強度に関する特定がなされていない点。
　
第６　当審の判断 
　各相違点について、以下において検討する。 
　相違点１及び相違点２について　 
　刊行物３には、従来技術に関して、「【００１５】
【発明が解決しようとする課題】上述のフラッシュＥＥＰＲＯＭにおいて、図２１を参照して、たとえばメモリセル（１）を選択して書込む際には、ドレイン拡散領域３２に６〜８Ｖ、コントロールゲート電極３７に１０〜１５Ｖ程度の電圧を印加することによって、メモリセル（１）のフローティングゲート電極３５に書込みが行なわれる。その後、メモリセル（２）を選択して書込む際にも、メモリセル（２）におけるドレイン拡散領域３２およびコントロールゲート電極３７に前述と同様の電圧が印加される。このとき、メモリセル（１）とメモリセル（２）とは、ドレイン拡散領域３２を共有しており、メモリセル（２）に書込みを行なう際には、ドレイン拡散領域３２に６〜８Ｖの電圧が印加される。一方、メモリセル（１）のフローティングゲート電極３５には電荷が蓄積されているため、たとえば約−３Ｖ程度に帯電している。」
と記載されており、半導体記憶装置の非選択時には、ドレイン拡散領域３２に６〜８Ｖが印加され、フローティングゲート電極３５は、約−３Ｖ程度に帯電していることから、ドレイン拡散領域３２とｐ型シリコン基板３１間には逆バイアスがかかっており、その結果、ドレイン拡散領域３２の内部には空乏層が延びていることは明らかである。
　したがって、刊行物発明である半導体記憶装置は、非選択時においても、「ドレイン拡散領域１０」の内部に空乏層が伸びていることは明らかである。
　ここで、刊行物３には、
「【００３３】その後、図８に示すように、熱酸化処理を行なうことにより、フローティングゲート電極４、コントロールゲート電極６、層間絶縁層５および酸化膜３におけるドレイン拡散領域１０側は酸化される。それにより、層間絶縁層５および酸化膜３は成長し、その厚みは増加する。・・・」、
「【００３５】次に、図１１に示すように、・・・全面に熱酸化処理を施す。それにより、ソース拡散領域８側における酸化膜３および層間絶縁層５も成長し、その厚みは増加する。・・・」、
「【００３７】図１６は、フローティングゲート電極４のドレイン拡散領域１０側の端縁直下における酸化膜３の膜厚ｔ1 が、ソース拡散領域側の端縁直下における酸化膜３の膜厚ｔ2 よりも大きい場合を示している。この場合、図１８（図１６の誤記と認められる。）に示すように、ドレイン拡散領域１０側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、フローティングゲート電極４に最も近い部分における酸化膜３の膜厚ｔ3 は、ソース拡散領域８側のｎ+ 不純物拡散領域８ａとフローティングゲート電極４が最も近い部分における酸化膜３の膜厚ｔ4 よりも大きくなるように、酸化量が設定される。」
と記載されており、「酸化膜３の膜厚ｔ3 」は「酸化膜３の膜厚ｔ4 」よりも大きいことから、「酸化膜３の膜厚ｔ3 」は、フローティングゲート電極中央部付近の酸化膜３の膜厚よりも大きいことは明らかである。してみれば、フローティングゲート電極の中央部付近（第１領域）と中央部付近よりも酸化膜３の膜厚が厚い部分（第２領域）の境界は、「酸化膜３の膜厚ｔ3」の位置（すなわち、「ドレイン拡散領域１０」側のｎ+ 不純物拡散領域１０ａとｐ+ 拡散層１０ｂとの界面において、「フローティングゲート電極４」に最も近い部分）よりもフローティングゲート電極の中央部寄りにあると言わざるを得ない。
　したがって、刊行発明においても、半導体記憶装置の非選択時において、「ドレイン拡散領域１０」（ｎ+ 不純物拡散領域１０ａ）の内部に延びた空乏層の酸化膜３に終端する位置が、第１の領域と第２の領域との境界部より第２の領域側に位置しているものと認められる。
　また、刊行物発明において、「ドレイン拡散領域１０」（ｎ+不純物拡散領域１０ａ）のフローティングゲート電極４に対向する表面領域のうち空乏層の延びた領域以外の領域が、酸化膜３の第２の領域にのみに接している（すなわち、第１の領域には接していない）ことは、明らかである。
　したがって、相違点１及び２は実質的なものではない。
　 
　相違点３について 
　刊行物１には、「【００６１】故に、この（３）式から、選択セルＭ12、非選択セルＭ11、Ｍ22のトンネル酸化膜にかかる電界強度は、夫々、１１．５ＭＶ／ｃｍ、６．５ＭＶ／ｃｍ、５．５ＭＶ／ｃｍと計算され、選択セルＭ12でのみＦＮトンネリングが生じ、基板部から浮遊ゲートに電子が注入されて消去動作の行われることが分かる。」、
「【００６５】この書き込み動作時において、選択されたメモリセルＭ12の制御ゲート（ワード線４）と基板部（Ｐウェル１６）との間には高電界が印加されるが、この時にトンネル酸化膜（第１ゲート絶縁膜１３）（第３図参照）にかかる電界強度を、消去動作時と同様に、（３）式を用いて、選択セルＭ12、非選択セルＭ11、Ｍ22につき計算すると、夫々、１０ＭＶ／ｃｍ、１ＭＶ／ｃｍ、５．５ＭＶ／ｃｍとなり、選択セルＭ12でのみＦＮトンネリングが起こり、浮遊ゲートから基板部に電子が引き抜かれて書き込み動作が行われる。なお、ここでの計算においては、消去状態におけるメモリセルのしきい値電圧Ｖt を７Ｖと仮定した。」、
「【００６６】以上の説明から分かるように、本実施例のＥＥＰＲＯＭでは、各メモリセルのソース／ドレインを構成し且つ隣接メモリセルのソース／ドレインと共有されているＮ+ 拡散層３（第２ビット線ＲＤn ）（第３図参照）には、消去、読み出し及び書き込みの全ての動作時において、高電圧をかける必要がないため、非選択セルの書き込みディスターブの発生が防止される。」
と記載され、非選択セルにおいて、非選択セルにＦＮトンネリングが起こらないように、消去動作時には、６．５ＭＶ／ｃｍ、５．５ＭＶ／ｃｍの電界強度、書き込み動作時には、１ＭＶ／ｃｍ、５．５ＭＶ／ｃｍの電界強度とすることにより、書き込みディスターブの発生を防止することが記載されているものと認められる。
　刊行物２には、
「【００１６】従来のＥＥＰＲＯＭのメモリセルは、消去時の動作でトンネル酸化膜５２に高電界が印加され、このとき浮遊ゲート電極５４中に蓄積されている電子７３がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラーノルドハイム）トンネリングによって浮遊ゲート電極５４側からソース領域６０側に放出される。このときのＦＮトンネリングの発生確率は、浮遊ゲート電極５４とトンネル酸化膜５２とのバリヤハイト（障壁高さ）に依存しており、バリヤハイトの高い絶縁膜の場合は、絶縁膜に高電界を印加しないとＦＮ電流が流れない。例えば、トンネル酸化膜をＳｉＯ2 膜とした場合、ＳｉＯ2 膜のバリヤハイト（Ｅ）は、約３．２ｅＶであり、このときトンネル酸化膜にＦＮ電流が流れるために必要な電界は最低でも７ＭＶ／ｃｍ（メガボルト／センチメートル）となる。」
と記載され、「トンネル酸化膜」にＦＮ電流を流さないようにするためには、「トンネル酸化膜」にかかる電界は、７ＭＶ／ｃｍ以下に抑える必要があることが読み取れる。
　そして、刊行物３に、「【００２２】
【作用】この発明に基づく半導体記憶装置によれば、・・・隣接する電荷蓄積電極の一方に書込みを行なう際に、その他方が非選択の状態にあっても、その非選択の電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないように、・・・したがって、非選択のメモリセルにおける「ドレイン・ディスターブ現象」が効果的に阻止される。」と記載されているとおり、刊行物発明は、非選択のメモリセルにおけるドレインディスターブ現象を阻止するためのものであるから、刊行物発明において、刊行物１及び２に記載された事項を参酌し、ドレイン拡散領域１０と、フローティングゲート電極４とのオーバーラップ部分において、半導体記憶装置の非選択時に酸化膜３にかかる最大電界強度を、刊行物１あるいは刊行物２において、トンネル酸化膜にＦＮ電流を流さない電界強度と記載された程度の値である７ＭＶ／ｃｍ以下となるように設定することは、当業者が、適宜なし得る程度のことに過ぎない。
　
　したがって、本願発明は、刊行物１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。  
　 
第７　むすび 
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。  
　よって、結論のとおり審決する。