(57)【特許請求の範囲】
【請求項１】
複数の回路ブロックと、
上記複数の回路ブロックに動作電圧を供給するための第１ノード及び第２ノードと、
上記第１ノードと上記複数の回路ブロックの各々の第３ノードとの間に接続された複数の第１のＭＯＳトランジスタと、
上記第２ノードと上記複数の回路ブロックの各々の第４ノードとの間に接続された複数の第２のＭＯＳトランジスタとを具備し、
上記複数の回路ブロックの各々は、上記第３ノードと上記第４ノードとの間にソース・ドレイン経路を有してゲート・ソース間電圧が等しい条件でもソース・ドレイン間にサブスレッショルド電流が流れるＭＯＳトランジスタで構成され、待機状態にある上記第３ノードの電位及び上記第４ノードの電位が上記第１ノードの電位と上記第２ノードの電位との中間の電位に設定され、
動作状態にある回路ブロックに対しては、対応する上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタをオン状態として、動作状態にある回路ブロックのＭＯＳトランジスタに充放電電流が流れることを許容し、
待機状態にある回路ブロックに対しては、対応する上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタをオフ状態として、待機状態にある回路ブロックのＭＯＳトランジスタに流れるサブスレッショルド電流を制限する半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
上記複数の回路ブロックの各々は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含むＣＭＯＳ論理回路により構成される半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、
上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタは、ゲート・ソース間電圧が等しい条件でもソース・ドレイン間にサブスレッショルド電流が流れるＭＯＳトランジスタであり、
上記回路ブロックを構成するＭＯＳトランジスタのゲート幅の合計は、対応する上記第１ＭＯＳトランジスタのゲート幅及び上記第２ＭＯＳトランジスタのゲート幅よりも小さい半導体集積回路。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路において、
上記複数の回路ブロックを構成するＭＯＳトランジスタのサブストレートは、上記第１ノードまたは上記第２ノードに接続される半導体集積回路。
【請求項５】
請求項１乃至４のいずれかに記載の半導体集積回路において、
上記第１ＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は、上記複数の回路ブロックを構成するＭＯＳトランジスタのしきい値電圧の絶対値よりも大きい半導体集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路において、
第５ノードと、
上記第１ノードと上記第５ノードとの間に設けられた第３ＭＯＳトランジスタとを具備し、
上記第３ＭＯＳトランジスタを通じて上記第１ノードに第１の動作電位を供給し、少なくとも１個の上記第１ＭＯＳトランジスタをオン状態とすることにより、上記第１の動作電位を該第１ＭＯＳトランジスタを通じて対応する回路ブロックに供給する半導体集積回路。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路において、
第６ノードと、
上記第２ノードと上記第６ノードとの間に設けられた第４ＭＯＳトランジスタとを具備し、
上記第４ＭＯＳトランジスタを通じて上記第２ノードに第２の動作電位を供給し、少なくとも１個の上記第２ＭＯＳトランジスタをオン状態とすることにより、上記第２の動作電位を該第２ＭＯＳトランジスタを通じて対応する回路ブロックに供給することを特徴とする半導体集積回路。
【請求項８】
請求項１乃至７のいずれかに記載の半導体集積回路において、
上記複数の回路ブロックを構成するＭＯＳトランジスタのしきい値電圧は、０．２Ｖ以下であり、
上記しきい値電圧は、ゲート幅と実効ゲート長の比が５／０．１５のときに絶対値が１０ｎＡのドレイン電流が流れるゲート・ソース間電圧で定義した定電流しきい値電圧であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は微細ＭＯＳトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。
【０００２】
【従来の技術】
１９８９  インターナショナル  シンポジウム  オン  ブイ・エル・エス・アイ  テクノロジー，システムズ  アンド  アプリケーションズ、プロシーディングズ  オブ  テクニカル  ペーパーズ（１９８９年５月）第１８８頁から第１９２頁（１９８９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｓｙｓｔｅｍｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．１８８−１９２  （Ｍａｙ  １９８９））に述べられているように、ＭＯＳトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。
【０００３】
この場合に、高速動作を維持するためには、動作電圧の低下に見合ってＭＯＳトランジスタのしきい電圧（ＶＴ）も低下させる必要がある。これは、動作速度は、ＭＯＳトランジスタの実効ゲート電圧、すなわち動作電圧からＶＴを差し引いた値で支配され、この値が大きいほど高速だからである。しかし、ＶＴを０．４Ｖ程度以下にすると、以下に述べるように、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。
【０００４】
図６に示す従来のＣＭＯＳインバータについて説明する。理想的には、入力信号ＩＮが低レベル（＝ＶＳＳ）の時はＮチャネルＭＯＳトランジスタＭＮがオフ、ＩＮが高レベル（＝ＶＣＣ）の時はＰチャネルＭＯＳトランジスタＭＰがオフになり、いずれにしても電流が流れることはない。しかし、ＭＯＳトランジスタのＶＴが低くなると、サブスレッショルド特性を無視することができなくなる。
【０００５】
図７に示すように、サブスレッショルド領域におけるドレイン電流ＩＤＳは、ゲート・ソース間電圧ＶＧＳの指数関数に比例し、次式で表される。
【０００６】
【数１】
0003591530.tif 000002
【０００７】
ただし、ＷはＭＯＳトランジスタのチャネル幅、Ｉ０、Ｗ０はＶＴを定義する際の電流値およびチャネル幅、Ｓはテーリング係数（ＶＧＳ−ｌｏｇ  ＩＤＳ特性の傾きの逆数）である。したがって、ＶＧＳ＝０でもサブスレッショルド電流
【０００８】
【数２】
0003591530.tif 000003
【０００９】
が流れる。図６のＣＭＯＳインバータでオフ状態のトランジスタはＶＧＳ＝０であるから、非動作時において高電源電圧ＶＣＣから接地電位である低電源電圧ＶＳＳに向かって上記の電流ＩＬが流れることになる。
【００１０】
このサブスレッショルド電流は、図７に示すように、しきい電圧をＶＴからＶＴ’に低下させると、ＩＬからＩＬ’に指数関数的に大きくなる。
【００１１】
数２の上式から明らかなように、サブスレッショルド電流を低減するためには、ＶＴを大きくするかＳを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
【００１２】
テーリング係数Ｓは、ゲート絶縁膜の容量ＣＯＸとゲート下の空乏層の容量ＣＤにより、次のように表される。
【００１３】
【数３】
0003591530.tif 000004
【００１４】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。上式から明らかなように、ＣＯＸおよびＣＤの如何にかからわずＳ≧ｋＴ  ｌｎ  １０／ｑであり、室温では６０ｍＶ以下にすることは困難である。
【００１５】
以上述べた現象のために、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、ＶＴが低くＳが大きくなるため、この問題はさらに深刻になる。低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【００１６】
この問題を、代表的な半導体集積回路であるメモリを用いてさらに説明する。メモリは図８に示すように、メモリアレーＭＡ内の任意のメモリセルＭＣを選択するために、行線（ワード線Ｗ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）とワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を選択するＹデコーダ（ＹＤＥＣ）から構成される。さらにこれらの回路を制御するための周辺回路（ＰＲ）が内蔵されている。これらの回路の主要部は、動作時や待機時あるいは電池バックアップ時の低消費電力化のために、上述のＣＭＯＳ論理回路を基本にした回路構成になっている。しかし、トランジスタのしきい値電圧ＶＴ（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯＳトランジスタの絶対値は等しく、ＶＴと仮定する。）が低下してくると、上述の理由で貫通電流が激増してくる。特にデコーダとドライバあるいは周辺回路部でそれが顕著になる。これらを構成する回路数が圧倒的に多く、しかも特殊な機能をもつためである。
【００１７】
例えば、デコーダやドライバについてみると、アドレス信号によって多数の同じ形式の回路の中から少数の特定の回路を選択し駆動する。ＶＴが十分大きければ、多数の非選択回路は完全にカットして、すなわち貫通電流を実質的に零にしたまま、この選択・駆動がなされる。一般にメモリの記憶容量が増加すると、このデコーダやドライバの数は増えるが、非選択回路に貫通電流が流れない限り、記憶容量が増大しても全体の電流が増えることはない。しかし、これが可能なのはＶＴが大きい場合だけで、上述のように低くなると貫通電流は激増する。同様にチップ全体が非選択（待機状態）の場合、従来はチップ内のほとんどの回路をオフにして、電源電流を極力小さくできていたが、もはやこれは不可能となる。この問題はメモリに限らず、ＣＭＯＳ論理回路を基本にした全ての半導体集積回路で共通である。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、ＭＯＳトランジスタを微細化しても高速・低電力の半導体装置を提供すること、特にメモリあるいはメモリを内蔵する半導体装置において問題となるワードドライバ，デコーダ，センスアンプ駆動回路などの貫通電流を低減することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、多数の同種の回路から構成されており、動作時は少数の回路だけが選択的に動作し、残りは非選択状態を保つような半導体集積回路において、上記多数の回路を複数のブロックに分け、各ブロックに対応して給電線を設け、この給電線をスイッチを介して他の給電線に接続し、そのスイッチに選択機能をもたせる。その選択機能は、アドレス信号、活性時と待機時などの動作モードを指定する信号あるいは活性時間帯内でのある特定時間帯を指定する信号、もしくはそれらの組み合わせ信号により実現される。
【００２０】
トランジスタのしきい値電圧が低くても、非選択回路に流れる貫通電流を最小化できる。
【００２１】
【発明の実施の形態】
まず、本発明をダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のワードドライバ（図８中ＷＤ）に適用した例を図１に示す。ワード線が選択された後の状態を例にとると、従来の回路（ａ）では、ＶＴが十分高くありさえすれば、すべてのＣＭＯＳドライバには貫通電流が流れない。しかし、ＶＴが低くなると、ワードドライバに貫通電流が流れるようになり、大容量化（ｍ・ｎ大）と共にこの大きさは無視できなくなる。この貫通電流の合計ＩＡは、
【００２２】
【数４】
0003591530.tif 000005
【００２３】
と表せる。ここで、ＶＴは図２に示すように電流値Ｉ０で定義したしきい値電圧、Ｓはテーリング係数である。ワードドライバ電源ＶＣＨは、外部電源をチップ内部で昇圧して供給されるので、電流駆動能力には限界があり、ＩＡが大きくなると処理できなくなる。
【００２４】
これに対して、本発明の階層型給電線方式（ｂ）の特徴は、次の二点である。
▲１▼ドライバをブロックに分けた階層型電源線：ｎ個のワードドライバからなるブロックをｍ個設け、各ブロックの給電線Ｐ１〜Ｐｍを、ブロック選択トランジスタＱ１〜Ｑｍを介して、給電線Ｐに接続する。さらに、Ｐを動作モードと待機モードを選択するトランジスタＱを介して、ワード電圧ＶＣＨの給電線に接続する。▲２▼階層的なゲート幅の設定：ブロック選択トランジスタのゲート幅（ａ・Ｗ）を、ブロック内のワードドライバトランジスタのゲート幅の合計（ｎ・Ｗ）よりも十分小さく選んでおく（ａ≪ｎ）。また、Ｑのゲート幅（ｂ・Ｗ）を、全ブロックトランジスタのゲート幅の合計（ｍ・ａ・Ｗ）よりも十分小さく選んでおく（ｂ≪ｍ・ａ）。
【００２５】
動作時には、ＱとＱ１をオンにして、選択ワードドライバ（＃１）を含むブロック（Ｂ１）に対応した給電線（Ｐ１）にＶＣＨを供給する。ここで、すべてのトランジスタのＶＴは、同じ低い値と仮定すると、この構成により、非選択ブロック（Ｂ２〜Ｂｍ）のそれぞれ全体の貫通電流は、対応したブロック選択トランジスタ（Ｑ２〜Ｑｍ）１個のサブスレッショルド電流に等しくなる。なぜなら、サブスレッショルド電流はトランジスタのゲート幅に比例するから、仮にｎ・ｉの電流が流れようとしても、結局は全体の貫通電流は、ブロック選択トランジスタのサブスレッショルド電流（ａ・ｉ）に制限されるためである。そのとき、非選択ブロックの給電線Ｐ２〜Ｐｍの電圧はほぼ待機時のままΔＶだけ下がっている。なぜなら、Ｐ２〜Ｐｍを充電するＱ２〜Ｑｍのサブスレッショルド電流は比較的小さいためである。したがって、全貫通電流ＩＡは、表１に示すようにほぼ（ｎ＋ｍ・ａ）ｉとなる。ＩＡを小さくするためには、ｎと（ｍ・ａ）を同程度の値に設定するのがよい。ここで、ａを４程度にしておけば、直列トランジスタ（Ｑ，Ｑ１）の速度並びにチップ面積に与える影響は小さくできる。
【００２６】
待機時には、Ｑ，Ｑ１〜Ｑｍをすべてほとんどオフの状態にする。全体の貫通電流ＩＳはＱのサブスレッショルド電流と等しくなり、従来に比べａ／ｍ・ｎだけ小さくできる。ブロックの給電線の電圧は、ｍ・ｎ・Ｗとａ・Ｗの比とテーリング係数によって定まるΔＶだけＶＣＨから下がる。
【００２７】
【表１】
0003591530.tif 000006
【００２８】
図３は、動作波形の模式図である。待機時（Φ，Φ１〜Φｍ：ＶＣＨ）には、Ｑ及びＱ１〜Ｑｍがほとんどオフになっているので、ＰはＶＣＨよりも低い電圧ＶＣＨ−ΔＶ’になっており、Ｐ１〜Ｐｍはそれよりもさらに低い電圧になっている。すべてのワード線は、Ｐ１〜Ｐｍの電圧と無関係にＶＳＳに固定されている。外部クロック信号／ＲＡＳ（ここで“／”はバー信号を示す）がオンになると、まずΦでＱがオンになり、Ｐの寄生容量Ｃをｔ１時間充電しＶＣＨにする。次に、Φ１でＱ１がオンになり、Ｐ１の寄生容量Ｃ１をｔ２時間充電しＶＣＨにする。このとき、Ｑ２〜Ｑｍはほとんどオフのままである。その後、Ｘデコーダ出力信号Ｘ１によりワードドライバ＃１が選択され、ワード線が駆動される。／ＲＡＳがオフになると、Ｑ及びＱ１はオフになる。Ｐ，Ｐ１は、前述した機構により長時間が経過すると、それぞれＶＣＨ−ΔＶ’，ＶＣＨ−ΔＶとなる。ここで、アクセス時間を損なうことなく、給電線（Ｐ，Ｐ１）をＶＣＨに充電できる。なぜなら、Ｃが大きくてもΔＶ’は数百ｍＶ程度と小さく、しかも／ＲＡＳがオンした直後からＰの充電時間（ｔ１）を十分とれるからである。また、ブロックに分割されているのでＣ１が比較的小さいため、Ｐ１の充電時間（ｔ２）は短くできるからである。
【００２９】
デコーダにも階層型給電線を適用することにより、貫通電流を大幅に低減できる。
【００３０】
図４，図５に、センスアンプ駆動回路（図８中ＳＡＤ）に適用した階層型給電線方式ならびに、１個のトランジスタと１個のキャパシタから成るメモリセルによるメモリアレーの要部を示す。よく知られたＶＣＣ／２プリチャージ方式を用いているため、このセンスアンプ駆動回路はＶＣＣ／２を中心に動作を行う。このため、ＶＣＣとＶＳＳの両方に階層型給電線を用いていることが特徴である。ここでＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮのコンダクタンスが等しいとする。サブアレー内のＣＭＯＳセンスアンプ（ＳＡ）群は対応するセンスアンプ駆動回路で選択的に駆動されるが、この時給電線ＶＣＣ，ＶＳＳに流れる電流ＩＡ’は、多数の非選択駆動回路の貫通電流で支配される。例えば、図中のトランジスタＱＰ，ＱＮのゲートをそれぞれＶＣＣ，０にして非選択状態にしても、センスアンプ駆動線ＣＰ，ＣＮがＶＣＣ／２なので、サブスレッショルド電流がＰ’１からＰ’’１へ流れる。これを阻止するためには、両側に適用することが不可欠である。もし、前述したようにＶＣＣだけに階層型給電線を適用すると、ＶＣＣ／２から新たにＱＮのサブスレッショルド電流がＰ’’１へ流れるようになり、ＶＣＣ／２のレベル低下を招く。なぜなら、チップに内蔵されたＶＣＣ／２の供給回路の電流駆動能力は小さいためである。
【００３１】
周辺回路（図８中ＰＲ）部には上述した貫通電流が流れないと仮定し、ワードドライバ，デコーダならびにセンスアンプ駆動回路に本発明を適用した効果を、図９に示す。例題として１６ギガビットＤＲＡＭをとりあげた。そこで用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが流れる電圧で定義したしきい値電圧ＶＴが−０．１２Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度Ｔが７５℃，実効ゲート長Ｌｅｆｆが０．１５μｍ，ゲート酸化膜厚ＴＯＸが４ｎｍ，ワード電圧ＶＣＨが１．７５Ｖ，電源電圧ＶＣＣが１Ｖ，サイクル時間が１８０ｎｓ，リフレッシュサイクル数が１２８ｋ，チップサイズが２３ｍｍ×４５ｍｍ，１サイクルで充放電するデータ線の総容量が１７ｎＦである。本発明により、動作電流が従来の約１．０５Ａから約１０分の１の１０９ｍＡに低減できる。これは、貫通電流が従来の約０．９７Ａから約３０分の１の３４ｍＡに著しく低減できるためである。
【００３２】
以上本発明を、ワードドライバやセンスアンプ駆動回路に適用した実施例を示しながら説明してきたが、本発明の趣旨を逸脱しないかぎり、これまでに述べた実施例に限定されるものではない。以下に本発明の変形例を示す。
【００３３】
図１０に、デコーダに適用した階層構成電源線方式の例を示す。ＮＡＮＤ回路とインバータのＣＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した例で、センスアンプ駆動回路のようにＶＣＣ／２を中心に動作を行う回路でなくても、ＶＣＣとＶＳＳの両側に階層型給電線を用いることが特徴である。ＮＡＮＤ回路は、待機時ではすべてＶＣＣを出力し、動作時に少数が０Ｖを出力する。貫通電流はＶＳＳ側のＮＭＯＳトランジスタで定まるので、ＶＳＳ側に階層型給電線を用いる。反対に、インバータは、待機時ではすべて０Ｖを出力し、動作時に少数がＶＣＣを出力する。貫通電流はＰＭＯＳトランジスタで定まるので、ＶＣＣ側に階層型給電線を用いる。
【００３４】
待機時に同じ電圧を出力し、動作時に少数が動作する回路群であれば、本発明を適用できる。そのとき、全ての回路が同一のトランジスタサイズである必要はなく、構成が異なっていてもよい。
【００３５】
図１１は、本発明をワードドライバに適用した別の実施例で、２メガ個のワードドライバの内１６個が同時に動作する場合の例を示している。図１に示した実施例での給電線を複数に分割しても受けた例である。５１２個のワードドライバでブロックを構成し、５１２個のブロック（Ｂ１，１〜Ｂ１，２５６，Ｂ２，１〜Ｂ２，２５６）からなる８個のセクタ（Ｓ１〜Ｓ８）を設けている。各セクタ内で、２個のブロック（例えばＢ１，１とＢ２，１）が給電線（例えばＰ１）を共有している。給電線Ｐ１〜Ｐ２５６を、ブロック選択トランジスタＱ１〜Ｑ２５６を介して、１２８本ずつ給電線ＰＬ，ＰＲに接続する。給電線ＰＬ，ＰＲは８個のセクタに共通である。さらに、ＰＬ，ＰＲをトランジスタＱＬ，ＱＲを介して、ＶＣＨの給電線に接続する。Ｑ１〜Ｑ２５６のゲート幅を、２個のブロック内のワードドライバ、すなわち１キロ個のワードドライバのトランジスタのゲート幅の合計よりも十分小さく選んでおく。また、ＱＬ，ＱＲのゲート幅を、給電線ＰＬ，ＰＲにそれぞれ接続されているブロック選択トランジスタ、すなわち（８×１２８）個のブロック選択トランジスタのゲート幅の合計よりも十分小さく選んでおく。動作時には、８個のセクタは同じ動作をする。例えば、ＱＬ，ＱＲと各セクタ内のＱ１をオンにして、選択ワードドライバ（＃１）を含む２個のブロック（Ｂ１，１とＢ２，１）にＶＣＨを供給する。貫通電流は、図１に示した実施例でｍを２５６，ｎを４キロとしたときと同じになる。このように、複数の回路が同時に動作する場合、複数のブロックを同時に選択すればよい。また、スイッチとして動作するトランジスタを複数に分割して配置することにより、給電線を短くして配線抵抗の影響を軽減でき、選択ブロックの給電線（Ｐ１）を短時間で充電できる。
【００３６】
図１２に本発明をＮＭＯＳドライバに適用した実施例を示す。トランジスタのドレイン側に階層型給電線を用いているのが特徴である。各ドライバは２個のＮＭＯＳトランジスタで構成されたプッシュ・プル回路である。非選択のドライバは０Ｖを出力し、選択されたドライバはＶＣＣ−ＶＴを出力する。トランジスタのドレイン側、すなわちＶＣＣ側に階層型給電線を用いることにより、非選択のドライバの出力を変化させることなく、図１に示した実施例と同様に貫通電流を低減できる。例えば、図１２に示すようにブロック選択トランジスタＱ２〜Ｑｍがオフのとき、サブスレッショルド電流に対するドレイン電圧の影響が小さくても、Ｐ２〜Ｐｍの電圧が大きく低下して、ワードドライバトランジスタに電流が流れなくなる。このように、本発明はＣＭＯＳ以外の論理回路にも適用できる。
【００３７】
以上の説明では、トランジスタのサブストレートの接続に触れなかったが、いずれの実施例でも、電源に接続するのが望ましい。その方が、ドレインを接続する給電線にサブストレートも接続するよりも、給電線の充電に要する電荷が小さく充電時間が短くなる。例えば、図１に示した実施例では、ＰＭＯＳトランジスタのサブストレートを全てＶＣＨに接続することにより、前述のように非選択ブロックの給電線はＶＣＨからΔＶだけ低下したときに、基板バイアス効果により非選択ブロック内のＰＭＯＳトランジスタのしきい値電圧が高くなる。ソースがゲートよりも低い電圧になる上に、しきい値電圧が高くなることによって、サブストレートがドレインと同じ電圧の場合に比べ、小さなΔＶで同じ電流低減効果が得られる。
【００３８】
トランジスタのしきい値電圧は全て同じとして説明したが、スイッチとして用いるトランジスタのしきい値電圧を他のトランジスタよりも高くすることにより、貫通電流をさらに低減できる。例えば、図１のＱ及びＱ１〜Ｑｍのしきい値電圧をワードドライバ内のトランジスタよりも高くし、ａ及びｂを大きく選ぶことにより、スイッチのオン抵抗による動作速度の劣化は防止しながら、貫通電流をさらに低減できる。オフでのサブスレッショルド電流には指数関数的に影響するのにたいし、オン抵抗には１次関数でしか影響しないためである。ゲート幅に伴いゲート容量が大きくなっても、図３での充電時間ｔ１，ｔ２が確保できれば、動作速度の点で問題ない。また、レイアウト面積の点でも、比較的個数が少ないため問題ない。場合によっては、Ｑだけにしきい値電圧の高いトランジスタを用いても、待機電流の低減に有効である。
【００３９】
図３に示したタイミング図では、／ＲＡＳが０Ｖとなっている活性期間中は、Φ及びΦ１を下げたままにして、Ｑ及びＱ１をオンに保っていた。これは、／ＲＡＳにより発生される活性時と待機時の動作モードを指定する信号によりΦを制御し、その信号とアドレス信号との組み合わせ信号によりΦ１を制御することにより実現される。さらに、／ＲＡＳの立ち下がりからワード線の駆動が終了するまでの期間を指定する信号を用いて、ワード線駆動後はΦ及びΦ１をＶＣＨにしてＱ及びＱ１をオフにすることも可能である。これによりワード線駆動後の貫通電流を、活性時であっても待機電流ＩＳと同程度に低減できる。この効果は、／ＲＡＳが０Ｖとなっている活性期間が長いほど大きい。ただし、この場合、メモリセルの再書込みのために、／ＲＡＳの立上りから一定期間、Φ及びΦ１を下げてＱ及びＱ１をオンにする必要がある。例えば図１０に示したデコーダに適用した実施例についても、同様に出力確定後の貫通電流をさらに低減可能である。
【００４０】
本発明は、ＤＲＡＭだけでなく、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリード・オンリー・メモリ（ＲＯＭ）などのメモリおよびメモリ内蔵論理ＬＳＩにも適用できる。本発明は、しきい値電圧が小さくなるほど効果が大きく、動作電流において貫通電流が支配的となってくるしきい値電圧０．２Ｖ程度以下のＬＳＩでは、効果が著しい。動作電圧２Ｖ程度以下では動作速度の点からその程度のしきい値電圧が必要になり、あるいはゲート長０．２μｍ程度以下ではスケーリング則によりそのようなしきい値電圧となるので、特に効果が大きい。
【００４１】
【発明の効果】
以上に述べた実施例で明らかなように、本発明により、動作速度を損なうことなく貫通電流を低減でき、低消費電力で高速動作を行う半導体装置を実現できる。
【図面の簡単な説明】
【図１】ワードドライバに適用した実施例を示す図である。
【図２】ワードドライバのＰＭＯＳトランジスタの動作点を示す図である。
【図３】図１に示した実施例の動作タイミング図である。
【図４】センスアンプ駆動回路に適用した実施例を示す図である。
【図５】メモリアレー要部の構成例を示す図である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す図である。
【図８】メモリのブロック図である。
【図９】本発明の効果を示す図である。
【図１０】デコーダに適用した実施例である。
【図１１】ワードドライバに適用した別の実施例である。
【図１２】ＮＭＯＳドライバに適用した実施例を示す図である。
【符号の説明】
ＷＤ…ワードドライバ、Ｗ…ワード線、ＸＤＥＣ…Ｘデコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥＣ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＣＮ，ＣＰ…センスアンプ駆動線、ＭＣ…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、ＶＣＨ…ワード電圧、ＶＣＣ…電源電圧、ＶＳＳ…接地電圧（０Ｖ）、ｍ，ｍ’…ブロック数、ｎ…ブロック内の回路数、Ｂ１〜Ｂｍ，Ｂ’１’〜Ｂ’ｍ’…ブロック、Ｐ１〜Ｐｍ，Ｐ’１’〜Ｐ’ｍ’，Ｐ”１’〜Ｐ”ｍ’…ブロックの給電線、Ｑ１〜Ｑｍ，Ｑ’１’〜Ｑ’ｍ’，Ｑ”１’〜Ｑ”ｍ’…ブロック選択トランジスタ、Ｐ，Ｐ’，Ｐ”…第２の給電線、Ｑ，Ｑ’，Ｑ”…動作モードと待機モードを選択するトランジスタ。
【図１】
0003591530.tif 000007
【図２】
0003591530.tif 000008
【図３】
0003591530.tif 000009
【図４】
0003591530.tif 000010
【図５】
0003591530.tif 000011
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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