(57)【特許請求の範囲】
【請求項１】
集積回路チョッパ安定化増幅器の相互変調に対する敏感さを低減する低減方法であって、
（ａ）  擬似ランダム・シーケンス信号を第１の加算器の第１の入力に印加するステップと、
（ｂ）  前記第１加算器の第２の入力と第２の加算器の第１の入力に対し、誤差フィードバック信号を印加するステップと、
（ｃ）  前記第１加算器に応答して量子化信号を発生し、そして該量子化信号を、前記第２加算器の第２の入力のＭＳＢに印加するステップと、
（ｄ）  前記量子化信号と前記誤差フィードバック信号との間の差を表す誤差信号を、前記第２加算器によって発生するステップと、
（ｅ）  前記誤差信号を所定の量だけ遅延させて前記誤差フィードバック信号を発生するステップであって、前記量子化信号のエネルギを、ＤＣとチョッピング周波数との間の広い周波数スペクトラムに渡って拡散させた、前記のステップと、
（ｆ）  前記量子化信号から１対の位相外れで非オーバーラップのチョッピング信号を発生し、そして該チョッピング信号を、前記チョッパ安定化増幅器の対応するチョッパ・スイッチに印加するステップと、
から成る低減方法。
【請求項２】
請求項１記載の方法において、前記量子化信号は、前記第２加算器の前記第２入力のＭＳＢに印加する１ビット信号であること、を特徴とする低減方法。
【請求項３】
請求項２記載の方法において、前記擬似ランダム・シーケンス信号は、１ビット擬似ランダム・シーケンス信号であること、を特徴とする低減方法。
【請求項４】
請求項３記載の方法であって、前記誤差信号を、前記所定の量だけ２回遅延させることによって、ＤＣ近辺および周波数ＦS／２近辺において増大した減衰を提供すること、を含むことを特徴とする低減方法。
【請求項５】
擬似ランダム・シーケンス発生器と、デジタル・デルタシグマ変調器とを備えた周波数シェーピング擬似ランダム・クロック信号発生器回路であって、前記デジタル・デルタシグマ変調器が、フィードバック遅延回路と、第１のデジタル加算器であって、前記擬似ランダム・シーケンス発生器が発生する擬似ランダム・シーケンス信号と前記フィードバック遅延回路が発生する誤差フィードバック信号とを入力として受ける前記の第１デジタル加算器と、１ビットの量子化器であって、前記擬似ランダム・シーケンス信号と前記誤差フィードバック信号とに応答して周波数シェーピングした擬似ランダム・クロック信号を発生する前記の１ビット量子化器と、第２のデジタル加算器であって、前記周波数シェーピングした擬似ランダム・クロック信号と前記誤差フィードバック信号とに応答してデジタル誤差信号を前記フィードバック遅延回路への入力として発生する、前記の第２デジタル加算器と、を含むことを特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項６】
請求項５記載の回路において、前記デジタル・デルタシグマ変調器は、１ビットのデジタル・デルタシグマ変調器であること、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項７】
請求項６記載の回路において、前記第１と第２のデジタル加算器は、２ビット加算器であり、前記第１デジタル加算器は、前記擬似ランダム・シーケンス発生器からの１ビット出力シーケンスを受ける第１のＬＳＢ入力を有すること、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項８】
請求項７記載の回路において、前記第２加算器は、前記デジタル誤差信号を２ビット信号として発生し、前記フィードバック遅延回路は、前記誤差フィードバック信号を２ビット信号として発生すること、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項９】
請求項８記載の回路において、前記フィードバック遅延回路は、少なくとも１つの２ビット遅延回路を含むこと、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項１０】
請求項９記載の回路において、前記フィードバック遅延回路は、第１と第２のシーケンシャルに結合した２ビットの遅延回路を含むこと、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項１１】
請求項７記載の回路において、前記周波数シェーピングした擬似ランダム・クロック信号は、前記第１加算器の前記出力のＭＳＢビットを含むこと、を特徴とする周波数シェーピング擬似ランダム・クロック信号発生器回路。
【請求項１２】
増幅器であって、該増幅器の入力に入力ポートを結合する複数のチョッパ安定化入力スイッチと、前記増幅器の出力を出力ポートに結合する複数のチョッパ安定化出力スイッチと、を含む前記の増幅器において、周波数シェーピング擬似ランダム・チョッパ・クロック信号発生器回路が、擬似ランダム・シーケンス発生器と、デジタル・デルタシグマ変調器とを含み、前記デジタル・デルタシグマ変調器が、フィードバック遅延回路と、第１のデジタル加算器であって、前記擬似ランダム・シーケンス発生器が発生する擬似ランダム・シーケンス信号と前記フィードバック遅延回路が発生する誤差フィードバック信号とを入力として受け、かつ１ビット量子化器として機能することによって、前記擬似ランダム・シーケンス信号と前記誤差フィードバック信号とに応答して周波数シェーピングした擬似ランダム・クロック信号を発生する、前記の第１デジタル加算器と、第２のデジタル加算器であって、前記周波数シェーピングした擬似ランダム・クロック信号と前記誤差フィードバック信号とに応答して、デジタル誤差信号を前記フィードバック遅延回路への入力として発生する、前記の第２デジタル加算器と、前記擬似ランダム・クロック信号に応答して、前記チョッパ安定化入力スイッチとチョッパ安定化出力スイッチとを制御するため印加する相補的でかつ非オーバーラップのチョッパ・クロック信号を発生するロジック回路と、を含むこと、を特徴とする増幅器。
【請求項１３】
請求項１２記載の増幅器において、前記周波数シェーピング擬似ランダム・クロック信号は、前記第２加算器の前記第２入力のＭＳＢに印加する１ビット量子化信号を構成すること、を特徴とする増幅器。
【請求項１４】
請求項１３記載の増幅器において、前記擬似ランダム・シーケンス信号は、１ビット擬似ランダム・シーケンス信号であること、を特徴とする増幅器。
【請求項１５】
請求項１４記載の増幅器であって、前記フィードバック遅延回路は、前記デジタル誤差信号を、所定の量だけ２回遅延させることによって、ＤＣ近辺およびチョッピング周波数近辺において増大した減衰を実現すること、を特徴とする増幅器。
【請求項１６】
請求項１２記載の増幅器において、前記デジタル・デルタシグマ変調器は、１ビットのデジタル・デルタシグマ変調器であること、を特徴とする増幅器。
【請求項１７】
請求項１６記載の増幅器において、前記第１と第２のデジタル加算器は、２ビット加算器であり、前記第１デジタル加算器は、前記擬似ランダム・シーケンス発生器からの１ビット出力シーケンスを受ける第１のＬＳＢ入力を有すること、を特徴とする増幅器。
【請求項１８】
請求項１７記載の増幅器において、前記第２加算器は、前記デジタル誤差信号を２ビット信号として発生し、前記フィードバック遅延回路は、前記誤差フィードバック信号を２ビット信号として発生すること、を特徴とする増幅器。
【請求項１９】
請求項１８記載の増幅器において、前記フィードバック遅延回路は、少なくとも１つの２ビット遅延回路を含むこと、を特徴とする増幅器。
【請求項２０】
請求項１９記載の増幅器において、前記フィードバック遅延回路は、第１と第２のシーケンシャルに結合した２ビットの遅延回路を含むこと、を特徴とする増幅器。
【請求項２１】
請求項１７記載の増幅器において、前記周波数シェーピング擬似ランダム・クロック信号は、前記第１加算器の前記出力のＭＳＢビットを含むこと、を特徴とする増幅器。
【請求項２２】
デルタシグマ変調器であって、積分器と、比較器と、スイッチト・キャパシタ入力サンプリング回路と、前記スイッチト・キャパシタ入力サンプリング回路を前記積分器の入力に結合する複数のチョッパ安定化入力スイッチと、前記積分器の出力を前記比較器の入力に結合する複数のチョッパ安定化出力スイッチと、擬似ランダム・シーケンス発生器とデジタル・デルタシグマ変調器とを含む周波数シェーピング擬似ランダム・チョッパ・クロック信号発生器回路と、を含み、前記デジタル・デルタシグマ変調器が、フィードバック遅延回路と、第１のデジタル加算器であって、前記擬似ランダム・シーケンス発生器が発生する擬似ランダム・シーケンス信号と前記フィードバック遅延回路が発生する誤差フィードバック信号とを入力として受け、かつ前記擬似ランダム・シーケンス信号と前記誤差フィードバック信号とに応答して周波数シェーピングした擬似ランダム・クロック信号を発生する１ビット量子化器として機能する、前記の第１デジタル加算器と、第２のデジタル加算器であって、前記周波数シェーピングした擬似ランダム・クロック信号と前記誤差フィードバック信号とに応答して、デジタル誤差信号を前記フィードバック遅延回路への入力として発生する、前記の第２デジタル加算器と、前記周波数シェーピングした擬似ランダム・クロック信号に応答して、前記チョッパ安定化入力スイッチとチョッパ安定化出力スイッチとを制御するため印加する相補的でかつ非オーバーラップのチョッパ・クロック信号を発生するロジック回路と、を含むこと、を特徴とするデルタシグマ変調器。
【請求項２３】
請求項２２記載のデルタシグマ変調器において、前記周波数シェーピング擬似ランダム・クロック信号は、前記第２加算器の前記第２入力のＭＳＢに印加する１ビット量子化信号を構成すること、を特徴とデルタシグマ変調器。
【請求項２４】
請求項２３記載のデルタシグマ変調器において、前記擬似ランダム・シーケンス信号は、１ビット擬似ランダム・シーケンス信号であること、を特徴とするデルタシグマ変調器。
【請求項２５】
請求項２４記載のデルタシグマ変調器であって、前記フィードバック遅延回路は、前記デジタル誤差信号を、所定の量だけ２回遅延させることによって、ＤＣ近辺およびチョッピング周波数近辺において増大した減衰を実現すること、を特徴とするデルタシグマ変調器。
【請求項２６】
請求項２２記載のデルタシグマ変調器において、前記デジタル・デルタシグマ変調器は、１ビットのデジタル・デルタシグマ変調器であること、を特徴とするデルタシグマ変調器。
【請求項２７】
請求項２６記載のデルタシグマ変調器において、前記第１と第２のデジタル加算器は、２ビット加算器であり、前記第１デジタル加算器は、前記擬似ランダム・シーケンス発生器からの１ビット出力シーケンスを受ける第１のＬＳＢ入力を有すること、を特徴とするデルタシグマ変調器。
【請求項２８】
請求項２７記載のデルタシグマ変調器において、前記第２加算器は、前記デジタル誤差信号を２ビット信号として発生し、前記フィードバック遅延回路は、前記誤差フィードバック信号を２ビット信号として発生すること、を特徴とするデルタシグマ変調器。
【請求項２９】
請求項２８記載のデルタシグマ変調器において、前記フィードバック遅延回路は、少なくとも１つの２ビット遅延回路を含むこと、を特徴とするデルタシグマ変調器。
【請求項３０】
請求項２９記載のデルタシグマ変調器において、前記フィードバック遅延回路は、第１と第２のシーケンシャルに結合した２ビットの遅延回路を含むこと、を特徴とするデルタシグマ変調器。
【請求項３１】
請求項２３記載のデルタシグマ変調器において、前記周波数シェーピング擬似ランダム・クロック信号は、前記第１加算器の前記出力のＭＳＢビットを含むこと、を特徴とするデルタシグマ変調器。
【発明の詳細な説明】
【０００１】
発明の背景
本発明は、デルタ・シグマ変調器をチョッパ安定化させてその変換精度を改善する技術に関し、詳細には、高い周波数の“トーン”をデルタシグマ変調器のベースバンドにエリアシング・バック（ａｌｉａｓｅ ｂａｃｋ）させる、チョッパ・クロック信号とデルタシグマ変調器出力との間の相互変調（ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ）に起因する変換の不正確さを低減することに関するものである。
【０００２】
背景として、最も近い従来技術には、本願の譲受人の１９９７年１２月３０日に発行の特許５，７０３，５８９（Ｋａｌｔｈｏｆｆ ｅｔ ａｌ．）（言及により本文に含める）と、１９９２年５月１９日に発行の米国特許５，１１５，２０２（Ｂｒｏｗｎ）の組み合わせが含まれると思われる。特許５，７０３，５８９の図２Ａと図２Ｂは、差動式のチョッパ安定化形デルタシグマ・アナログ−デジタル変換器を示している。このデルタシグマ変調器の最初の積分器は、この’５８９特許の図２Ａに示されている。演算増幅器１８への差動入力信号は、固定周波数のチョッパ信号φＣＨＡ，φＣＨＢ（’５８９特許の図３に示されている）によって交互に逆転またはスワップさせる。同様にして、演算増幅器１８が発生する差動出力信号もまた、その同じ固定周波数のチョッパ・クロック信号によって交互にスワップさせる。この既知のチョッピング技術は、ＤＣオフセットおよび低周波数のノイズ信号を、そのチョッパ・クロック信号の固定周波数に等しいあるいはこれに近いより高い周波数にシフトさせる。このようなシフトさせたオフセットおよびノイズ信号は、次に、デジタル・フィルタ回路でフィルタすることによって除去する。
【０００３】
上記のチョッパ安定化技術の欠点は、アナログ入力がある一定のＤＣレベルにあるときに、固定周波数のチョッパ・クロック信号と高い周波数の“トーン”を含むデルタシグマ変調器出力との間に、避けることのできない寄生結合があることである。この寄生結合は、“相互変調”と呼ぶが、デルタシグマ変調器のベースバンド内に、高い周波数のトーンの低い周波数の“イメージ”を発生する。ベースバンド内のこのイメージ信号は、変換の不正確さを生じさせる。
【０００４】
注意されたいことは、異なったチョッピング・クロック周波数を選ぶこともできるが、ある一定の入力ＤＣレベルにおいては避けることのできないトーン問題が生ずる。この理由は、高い周波数のトーンの周波数が、入力信号レベルのＤＣレベルの関数だからである。高周波数トーンがチョッピング周波数の近くに移動すると、相互変調がその高周波数トーンをベースバンド内にもたらす。
【０００５】
上述の特許５，１１５，２０２は、擬似ランダム周波数チョッパ・クロック発生回路１２の使用を開示しており、この回路は、演算増幅器の差動の入力と出力とをスワップさせ、これによって、ＤＣ入力オフセットと差動入力信号の低周波数のノイズ信号とをチョッパ安定化させる。チョッパ・クロック信号周波数の擬似ランダム化は、チョッパ・クロック・ノイズ・エネルギをその周波数スペクトラムに渡って効果的に“拡散”させ、そしてこれによって、入力信号のサイド・イメージ（ｓｉｄｅ ｉｍａｇｅ）を生じさせる増幅器入力信号とチョッパ・クロック信号との間の相互変調を低減させる。
【０００６】
したがって、デルタシグマ・アナログ−デジタル変換器において、チョッパ安定化クロック信号とこのデルタシグマ変調器の出力における高周波数トーンとの間の相互変調により生じる変換誤差を回避する方法に対して、満たされていないニーズがある。
【０００７】
発明の摘要
したがって、本発明の目的は、デルタシグマ・アナログ−デジタル変換器における相互変調に起因する変換誤差を低減する技術を提供することである。
【０００８】
本発明の別の目的は、デルタシグマ・アナログ−デジタル変換器における相互変調に対するアナログ−デジタル変換の敏感さ（ｓｅｎｓｉｔｉｖｉｔｙ）を低減することである。
【０００９】
本発明の別の目的は、周波数シェーピングした擬似ランダム周波数スペクトラムを有するクロック信号を提供することである。
本発明の別の目的は、デルタシグマ変調器または増幅器におけるオフセットおよび低周波数ノイズの影響を低減することである。
【００１０】
簡潔に述べると、本発明の１実施形態によれば、本発明は、擬似ランダム・シーケンス発生器と、デジタル・デルタシグマ変調器とを備えた周波数シェーピング擬似ランダム・クロック信号発生器回路を提供する。前記デジタル・デルタシグマ変調器は、フィードバック遅延回路と、第１のデジタル加算器であって、入力として、前記擬似ランダム・シーケンス発生器が発生する擬似ランダム・シーケンス信号と、前記フィードバック遅延回路が発生する誤差フィードバック信号とを受ける、前記の第１デジタル加算器と、を含む。１ビットの量子化器は、前記擬似ランダム・シーケンス信号と前記誤差フィードバック信号とに応答して、周波数シェーピングした擬似ランダム・クロック信号を発生し、第２のデジタル加算器は、前記周波数シェーピングした擬似ランダム・クロック信号と前記誤差フィードバック信号とに応答して、デジタル誤差信号を入力として前記フィードバック遅延回路に発生する。
【００１１】
別の実施形態によれば、集積回路チョッパ安定化増幅器の相互変調に対する敏感さを低減することは、擬似ランダム・シーケンス信号を第１の加算器の第１の入力に印加し、前記第１加算器の第２の入力と第２の加算器の第１の入力に対し、誤差フィードバック信号を印加することによって行う。量子化信号は、前記第１加算器に応答して発生し、そしてこれを、前記第２加算器の第２の入力のＬＳＢに印加し、そしてこれは、前記量子化信号と前記誤差フィードバック信号との間の差を表す誤差信号を発生する。前記誤差信号は、所定の量だけ遅延させて、前記誤差フィードバック信号を発生し、これにおいて、前記量子化信号のエネルギを、ＤＣとＦＳ／２との間の広い周波数スペクトラムに渡って拡散させている。１対の位相外れで非オーバーラップのチョッピング信号を、前記量子化信号に応答して発生し、そしてこの信号を、前記チョッパ安定化増幅器の対応するチョッパ・スイッチに印加する。
【００１２】
別の実施形態においては、デルタシグマ変調器は、スイッチト・キャパシタ・フィードバック基準電圧サンプリング回路と、積分器と、比較器と、スイッチト・キャパシタ入力サンプリング回路と、前記スイッチト・キャパシタ入力サンプリング回路を前記積分器の入力に結合する複数のチョッパ安定化入力スイッチと、前記積分器の出力を前記比較器の入力に結合する複数のチョッパ安定化出力スイッチと、を備える。周波数シェーピング擬似ランダム・チョッパ・クロック信号発生器回路は、擬似ランダム・シーケンス発生器と、デジタル・デルタシグマ変調器とを含む。前記デジタル・デルタシグマ変調器は、フィードバック遅延回路と、第１のデジタル加算器であって、入力として、前記擬似ランダム・シーケンス発生器が発生する擬似ランダム・シーケンス信号と、前記フィードバック遅延回路が発生する誤差フィードバック信号とを受ける。１ビット量子化器は、前記擬似ランダム・シーケンス信号と前記誤差フィードバック信号とに応答して、周波数シェーピング擬似ランダム・クロック信号を発生する。第２のデジタル加算器は、前記周波数シェーピングした擬似ランダム・クロック信号と前記誤差フィードバック信号とに応答して、デジタル誤差信号を入力として前記フィードバック遅延回路に発生する。ロジック回路は、前記周波数シェーピングした擬似ランダム・クロック信号に応答して、相補的でかつ非オーバーラップのチョッパ・クロック信号を発生する。この相補的でかつ非オーバーラップのチョッパ・クロック信号は、前記チョッパ安定化入力スイッチとチョッパ安定化出力スイッチの種々のものを制御するのに適用する。
【００１３】
好ましい実施形態の詳細な説明
図１を参照すると、アナログ−デジタル変換器３０は、チョッパ安定化デルタシグマ変調器２９を備え、これは、スイッチト・キャパシタ入力サンプリング回路３１を含み、この回路は、差動アナログ入力ＶＩＮをサンプリングする。２つの固定周波数のクロック信号φ１とφ２とは、上記の特許５，７０３，５８９に開示されたように、既知の形式でアナログ入力サンプリングを実行する。サンプリングした差動アナログ入力信号は、１対の加算ノード導体３２間に表れ、そしてそれらノード導体は、チョッパ安定化第１積分器段３６の差動入力にそれぞれ結合している。加算ノード導体３２はまた、上記の’５８９特許の図２Ａに示された回路２２Ａと同様のスイッチト・キャパシタ・フィードバック基準電圧サンプリング回路３３の対応する端子に結合する。（差動形の実現例を図１に示したが、ここに記述の本発明は、シングルエンデッドの実現例にも等しく適用可能である。）
チョッパ安定化デルタシグマＡＤＣ３０はまた、３７のような追加の多数の積分器段と、これに関連のスイッチト・キャパシタ・フィー基準電圧源回路を含むこともでき、これらもまた、チョッパ安定化させるようにしたりあるいはさせないようにしたりできる。最終の積分器段３７（あるいは１つしかない場合には積分器段３６）の差動出力３４は、従来の差動比較器３５の入力に結合する。この比較器３５の差動出力４０は、従来のデジタル・フィルタ３８と従来のフィードバック基準制御回路３９の双方の入力に結合する。フィードバック基準制御回路３９は、第１周波数のクロック信号φ１とφ２を発生し、そしてまた、周知の形式で比較器３５の出力が定める、基準電圧サンプリング回路３３が必要とする追加のクロック信号φ１Ａ’，φ１Ｂ’，φ２Ｎ，φ２Ｐを発生する。デジタル・フィルタ３８は、デジタル出力信号ＤＯＵＴを発生し、この出力信号に対してアナログ入力信号ＶＩＮを変換する。
【００１４】
本発明によれば、チョッパ安定化デルタシグマＡＤＣ３０は、周波数シェーピング擬似ランダム・チョッパ・クロック発生器回路１を備え、これは、少なくとも第１の積分器段３６に適用するチョッパ・クロック信号φＣＨＡ，φＣＨＢを発生し、そしてこれらクロック信号の各々は、既知の従来の全てのチョッパ安定化デルタシグマ・アナログ−デジタル変換器においてのような単一の固定周波数のものではなく、図３に示したように“シェーピング”した周波数スペクトラムを有する。
【００１５】
図２Ａを参照すると、周波数シェーピング擬似ランダム・チョッパ信号発生器回路１は、（アナログではなく）デジタルの１次のデルタシグマ変調器２を含む。これは、無入力を有し、これは、実際にはゼロ値の入力である。（すなわち、入力がゼロであるため、遅延要素１４の出力に対しその入力を加算するためのデルタシグマ変調器内に通常存在するデジタル加算器は、不要であり、したがって省いている。）。１次デルタシグマ変調器２は、誤差フィードバック回路内に接続した２つの２ビット・デジタル遅延要素１４、１５（これらの各々は、デルタシグマ変調器２９のＦＳサンプリング・レートでクロックする１対の従来のフリップフロップで実現できる）を含む。この誤差フィードバック回路は、デジタルの２ビット加算器１６を備え、これは、２ビット・バス１８に接続した２ビット（＋）入力を有している。加算器１６はまた、（−）入力（これのＭＳＢは、導体１７に接続）と、第１のデジタル遅延要素１５の入力に接続した２ビット出力も含んでいる。第１デジタル遅延要素１５の出力は、第２のデジタル遅延要素１４入力に接続し、そしてこの要素１４の出力は、２ビット・バス１８に接続している。遅延要素１４の出力は、遅延したシリアル・デジタル信号を２ビット・バス１８上に提供し、そしてこれは、２ビット・デジタル加算器１２の第１の入力の２ビットに印加する。デジタル加算器１２の第２入力のＬＳＢビットは、擬似ランダム・シーケンス発生器１１の１ビット出力に接続する。
【００１６】
擬似ランダム・シーケンス発生器１１は、１９８２年のゴロンブ著による書籍“シフトレジスタ・シーケンス”（”Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｓｅｑｕｅｎｃｅｓ”， ｂｙ Ｓ．Ｇｏｌｏｕｍｂ， Ａｅｇａｎ Ｐａｒｋ Ｐｒｅｓｓ， Ｌａｇｕｎａ Ｈｉｌｌｓ， Ｃａｌｉｆ．， １９８２）に記載された１ビット最大シーケンス発生器（１−ｂｉｔ ｍａｘｉｍｕｍ ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ）、または上記の’２０２特許のブロック１２に示されたもののような従来設計のものとすることができるが、これは、シリアルの１ビットの擬似ランダム信号を導体１１Ａに提供し、そしてこの導体は、デジタル加算器１２の第２入力に接続している。
【００１７】
実際、導体１１Ａ上のこの１ビット擬似ランダム信号は、デジタル・デルタシグマ変調器２に対する擬似ランダム・ディザ入力として機能する。デジタル加算器１２は、導体１９上に１ビット信号を提供し、これは、２ビット加算器１２の出力のＭＳＢであり、したがって導体１１Ａ上の１ビット・デジタル信号と２ビット・バス１８上の２ビット誤差フィードバックデータとの和に等しい。このため、導体１９上のＭＳＢ加算器出力信号は、実際には、デジタルの１ビット量子化器として機能する。この１ビット量子化機能は、図２Ａにおけるブロック１３に示しているが、但し、図２Ａの実際の実現例においては、導体１９は導体１７に直接接続している。導体１７上の１ビット量子化器信号は、導体１７上における周波数シェーピングした擬似ランダム・クロック信号φＣＨを構成する。
【００１８】
導体１７は、φＣＨを２ビット・デジタル加算器１６の（−）入力に印加して、周波数シェーピングと呼ぶものを実現するのに必要なフィードバックを提供する。また、導体１７は、在来のロジック回路４１の入力に接続し、この回路は、２つのチョッパ・クロック信号φＣＨＡ，φＣＨＢを発生するが、このφＣＨＡはφＣＨと同一であり、φＣＨＢはφＣＨＡとは位相外れの状態にありしかもそれとはオーバーラップしない。図２Ａに示したデジタル・デルタシグマ変調器２におけるこの２ビット・フィードバック構造を使用したのは、これが、図３Ｃに示したφＣＨの周波数スペクトラムにおいて、非常に効率的に、Ａで示した低周波数シェーピングと、Ｂで示した高周波数シェーピングを発生するからである。しかし、１ビット・フィードバック構造、あるいは、Ｎが２より大きいＮビット・フィードバック構造もまた、使用することができる。
【００１９】
図３Ｃに示したチョッパ・クロック周波数スペクトラムを参照すると、周波数シェーピング擬似ランダム・チョッパ・クロック発生器１は、ＤＣオフセットと、Ａで示す低周波数領域における低周波数ノイズとを減衰させ、これによって、これら低周波数ノイズ成分が低減するようにする。高周波数領域Ｂにおいては、高周波数トーン結合を、最大の高周波数トーンが観察される（ＦＳは、デルタシグマ変調器２９のサンプリング周波数である）ＦＳ／２において最小にする。
【００２０】
１ビット・デジタル・デルタシグマ変調器２は、フィードバック遅延を提供するように動作し、これにおいて、２つの２ビット遅延要素１５と１４が、デジタル量子化器１３の１ビット出力１７と２ビット・デジタル・バス１８上の２ビット・ワードとの間の差を遅延させる。この遅延させた２ビット・ワードは、擬似ランダム・シーケンス発生器１１により導体１１Ａ上に発生する１ビット擬似ランダム・シーケンスに対し加算する。加算器１２が発生する２ビット・ワードのＭＳＢは、この２ビット・ワードの代数的符号を表す。導体１１Ａ上の擬似ランダム・シーケンスの“１”ビットは、ＬＳＢ値をバス１８上のその遅延させた２ビット・ワードに加算することによって、量子化レベルの１／２を表す。
【００２１】
図２Ａに示した誤差フィードバックをもつ上述の１次デジタル変調器構造は、ループ・フィードバック回路において、１つではなく２つの遅延を提供する。このフィードバックにおける２つの遅延の提供は、ＤＣにおいてだけでなくＦＳ／２においても減衰をもつデルタシグマ変調器出力をもたらす。この結果、デジタル・デルタシグマ変調器２は、図３Ｃに示した所望の周波数シェーピングをしたスペクトラムを有する。おそらく、このことは、擬似ランダム・シーケンス発生器１１が導体１１Ａ上に発生するシーケンス信号が図３Ａに示した周波数スペクトラムを有することに気づけば理解することができる。たった１つの遅延しか有しないデジタル・デルタシグマ変調器２を使用することにより、すなわち、遅延要素１４を省きそして遅延要素１５の出力を２ビット・バス１８に直接接続した状態では、φＣＨの周波数スペクトラムは、図３Ｂに示したようにＦＳ／２においてピークを有する。擬似ランダム・シーケンス発生器１１は、ＦＳにおいてクロックする。図２Ａに示したように第２遅延要素１２を追加することの効果は、周波数スケールを１／２にして、これにより、デジタル信号処理技術の分野の当業者には理解されるように、ＦＳ／２ではなくＦＳ／４にピークをもつ図３Ｃに示した周波数スペクトラムを発生する。
【００２２】
ある種の場合における図３Ｃに示した周波数スペクトラムは、ＦＳ／２においてノイズの減衰がない場合でも、周波数シェーピングした擬似ランダム・クロック信号を提供するという目的のため全く十分なものとなる。この理由は、固定の周波数ではなく擬似ランダムの周波数におけるチョッピングにより生じるクロック信号エネルギの拡散が、その固定周波数におけるクロック信号エネルギを鋭く低減させるからである。上述の相互変調を構成する寄生結合が妥当なほど低い場合には、フィードバック・ループにおいて単一の遅延要素を使用することは、十分なものとなる。したがって、φＣＨ（したがってφＣＨＡとφＣＨＢ）の出力信号エネルギの認識できる程のしかし小さい効果的な拡散は、２つの遅延要素１４，１５を使用するのではなくたった１つの遅延要素を使用することにより実現されることになる。
【００２３】
ここで注意されたいことは、２ビット内部フィードバックをもつ図２の普通でない無入力の１ビット・デルタシグマ変調器は、入力を受け入れるように変更したとしても、デジタル−アナログ変換に対しては実際的ではないことである。
【００２４】
したがって、上記の回路は、１７上に発生される擬似ランダム・チョッパ・クロックφＣＨのスペクトラムを周波数シェーピングすることによって、図３Ｃのグラフに示したチョッパ・クロック・エネルギのスペクトラムを提供し、これによってチョッパ安定化をもつアナログ変調器に関して任意のＤＣ入力レベルにおいて相互変調に対する敏感さを低減するようにする。
【００２５】
しかし、理解されるべきであるが、“純粋”なあるいは“未シェーピング”の擬似ランダム・チョッピングを使用した場合には、ＤＣ入力誤差エネルギおよびＤＣオフセット・エネルギを、ベースバンド全体に渡って“拡散”してしまう。このような増大したベースバンド・ノイズは、許容できないことが多い。しかし、本発明によれば、ＤＣにおけるまたＤＣ近辺における減衰が、周波数シェーピング擬似ランダム・チョッパ・クロック発生器１のスペクトラム（図３）に領域Ａを発生するが、これは、純粋（すなわち、“未シェーピング”）な擬似ランダム・チョッピングから生ずるその増大したベースバンド・ノイズを低減させる。したがって、ＤＣおよびオフセット誤差のほとんどを、高い周波数へ“シェーピング”し、そしてこれを次に、後続のフィルタによって除去することにより、その結果生じたベースバンドが比較的ノイズレスとなるようにする。また、周波数シェーピング擬似ランダム・クロック発生器１のスペクトラムにおける領域Ｂ（図３Ａ）において減衰を提供することも、ＦＳ／２におけるまたその近辺における相互変調に対するデルタシグマ変調器３０の敏感さを低減する。
【００２６】
したがって、このスペクトラム全体に渡るキャリア信号の擬似ランダム拡散は、あまりにも多くのエネルギが特定のバンド内に集中するのを妨げる。これは、２ビット・デジタル・デルタシグマ変調器が実現する“周波数シェーピング”と組み合わさって、デルタシグマＡＤＣ３０の上記相互変調に対する敏感さを低減する。本発明にしたがって発生する周波数シェーピング擬似ランダム・チョッパ・クロックφＣＨＡ，φＣＨＢの使用は、図１のデルタシグマＡＤＣ３０の変換精度を大いに改善するが、それは、周波数シェーピング擬似ランダム・チョッパ・クロックとデルタシグマ変調器出力４０との間の相互変調の有害な影響が、その周波数スペクトラム全体に渡るチョッパ・クロック出力信号エネルギの上記“拡散”によって、鋭く低減されるからである。結果として、図１のデルタシグマ変調器３０は、ＤＣ並びに低周波数の入力レベルにおける相互変調に対しあまり敏感でなくなる。
【００２７】
以上、本発明についてそのいくつかの実施形態を参照して説明したが、当業者であれば、本発明の記述した実施形態に対し、本発明の要旨および範囲から逸脱せずに、種々の変更を行うことができる。意図しているのは、特許請求の範囲に記載したものと実質的に異ならないか、あるいは実質上同じ機能を実質上同じ方法で実行することによって同じ結果を実現するあらゆる要素およびステップが、本発明の範囲内にある、ということである。
【００２８】
例えば、図２Ｂに示した積分器ベースのアーキテクチャをもつ変更形のデジタル・デルタシグマ変調器も、図２Ａに示した誤差フィードバックのアーキテクチャの代わりに使用することもできる。図２Ｂにおいては、１次デジタル・デルタシグマ変調器２Ａは、第１遅延要素２３と、第２遅延要素２２とを備えている。遅延要素２３の入力は、２ビット・デジタル加算器２４の出力に接続する。遅延要素２３の出力は、遅延要素２２の入力に接続し、そして遅延要素２２の出力は、２ビット・バス２５によって２ビット・デジタル加算器２１の第１の入力に接続する。図２Ａにおけるのと同じように、擬似ランダム・シーケンス発生器１１が発生する出力シーケンス１１Ａは、図２Ｂにおいては、デジタル加算器２１の第２の入力のＬＳＢに印加する。デジタル加算器２１のＭＳＢ出力は、図２Ａにおけるのと同じように量子化器として機能して、導体１７にφＣＨを発生し、そしてこれは、２ビット・デジタル加算器２４の第１の入力のＭＳＢにフィードバックする。２ビット加算器２４の出力は、遅延要素２３の入力に接続する。バス２５上の２ビット・デジタル信号は、２ビット加算器２４の第２入力にフィードバックする。デジタル・デルタシグマ変調器２Ａは、図２Ｂのアーキテクチャにおいて、より少ないあるいはより多い積分器を設けることによって、低次のあるいは高次のデルタシグマ変調器とすることもできる。図２Ａおよび図２Ｂの双方に示したデジタル・デルタシグマ変調器構造は、１ビット出力を提供し、ＬＳＢ入力としてディザを使用して周波数スペクトラムを滑らかにし、無入力（すなわち、ゼロ入力を暗示）を有し、またチョッパ・クロック・エネルギの所望の拡散並びにＤＣおよびＤＣ近辺の低レベルのチョッパ・クロック・エネルギを実現するのに適当な任意の次数とすることができる。図２Ａの回路に対する場合と同じように、図２Ｂにおける遅延要素２２または２３の一方を除去することにより、図３Ｃではなく図３Ｂの周波数スペクトラムが生ずる。
【００２９】
スイッチト・キャパシタ・デルタシグマ変調器と関連して上述したチョッパ安定化技術は、“連続時間（ｃｏｎｔｉｎｕｏｕｓ ｔｉｍｅ）”のデルタシグマ変調器にも適用可能である。用語“連続時間”は、スイッチト・キャパシタ回路網の代わりに抵抗器または電流源を使用するデルタシグマ変調器のような回路を指す。したがって、“連続時間”デルタシグマ変調器内の積分器が積分する電荷は、スイッチト・キャパシタ・デルタシグマ変調器におけるような離散的な量ではなく、連続的に積分し、そしてこのために用語“連続時間”となる。また、本文に記述の周波数シェーピング擬似ランダム・チョッピングは、演算増幅器の外部ではなくその中に配置し、したがってその中から演算増幅器の入力または出力に結合したチョッパ・スイッチにも適用可能である。
【図面の簡単な説明】
【図１】図１は、周波数シェーピング形擬似ランダム・チョッパ・クロック発生器を含むチョッパ安定化デルタシグマ変調器のブロック図。
【図２】図２Ａは、図１のブロック１内の周波数シェーピング擬似ランダム・チョッパ・クロック発生器の１実施形態のブロック図。
図２Ｂは、図１のブロック１内において使用可能の周波数シェーピング擬似ランダム・チョッパ・クロック発生器の別の実施形態のブロック図。
【図３】図３Ａは、図２Ａ内の擬似ランダム・シーケンス発生器１１により発生する導体１１Ａ上の信号の周波数スペクトラム。
図３Ｂは、周波数シェーピング擬似ランダム・クロック信号φＣＨの周波数スペクトラムであり、これは、第２の遅延要素１４を省略したとした場合に図２Ａのデジタル・デルタシグマ変調器２が発生するものである。
図３Ｃは、図２Ａの周波数シェーピング擬似ランダム・チョッパ・クロック発生器が発生するクロック信号φＣＨの周波数スペクトラムのグラフ。
【図４】図４は、図１のチョッパ安定化積分器段３６の１実施形態の回路図。
【図１】
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【図２】
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【図３】
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【図４】
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