(57)【特許請求の範囲】
【請求項１】
複数のサブアレイ(20a-20p, 22a-22p)に編成されたメモリ・セル(50)のアレイ(20, 22)と、前記メモリ・セルのアレイをアクセスするアクセス回路(52)とを有する半導体記憶装置において、複数のメモリ・セルに接続された複数の第１のビット線(46, 48)と、複数のアクセス回路に接続された複数の選択線(36)とが含まれており、前記アクセス回路は：
前記第１のビット線(46, 48)に接続されたベースと、第２のビット線(38, 40)に接続された第１電極とを有するバイポーラ・トランジスタ(60, 62)を備え、
前記バイポーラ・トランジスタの前記ベースと、前記選択線との間に接続された受動素子(64, 66)またはトランジスタ(68, 70)にして、前記選択線が選択されると前記バイポーラ・トランジスタ(60, 62)を駆動する受動素子(64, 66)またはトランジスタ(68, 70)を備える
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記受動素子(64, 66)は抵抗である、ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、前記バイポーラ・トランジスタ(60, 62)を駆動するための前記トランジスタ(68, 70)は、その制御電極が書込みビット線(42, 44)に接続され、前記メモリ・セル(50)への書込み動作中に前記バイポーラ・トランジスタ(60, 62)を非駆動状態にする、ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記バイポーラ・トランジスタ(60, 62)は、センス増幅器として働いて、前記メモリ・セル(50)の読出し動作中に前記第１のビット線(46, 48)上のデータを検知する、ことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、前記第１のビット線(46, 48)に接続されたプリチャージ回路にして、前記メモリ・セル(50)の読出し動作の前に前記第１のビット線(46, 48)をプリチャージするプリチャージ回路を備えている、ことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、前記プリチャージ回路は、前記第１のビット線(46, 48)に接続されたプリチャージ・トランジスタを備えている、ことを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、前記プリチャージ・トランジスタに接続された書込みビット線(42, 44)を備え、前記メモリ・セル(50)への書込み動作中前記プリチャージ・トランジスタを非駆動状態にするようにされている、ことを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、前記メモリ・セル(50)への書込み動作の後で前記第１のビット線(46, 48)をプル・アップするプル・アップ回路を備えている、ことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、前記プル・アップ回路は、前記第１のビット線(46, 48)に接続され、書込み動作中は非駆動にされるプルアップ・トランジスタ(72, 74)を有している、ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、前記第１のビット線(46, 48)に接続されていて、前記メモリ・セル(50)への書込み動作中に前記第１のビット線(46, 48)をプル・ダウンするプル・ダウン・トランジスタ(80, 82)を備えている、ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置において、前記第１のビット線(46, 48)に接続されたバンキング選択トランジスタ(76, 78)を備え、メモリ・セルを含むメモリ・セル・バンクの選択をする、ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置において、前記選択線(36)は、メモリ・セルを含む前記サブアレイ(20a-20p, 22a-22p)の駆動に使用される、ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１記載の半導体記憶装置において、
差動ビット線(46, 48)を備え、
前記差動ビット線(46, 48)に接続されたベースを有する第２のバイポーラ・トランジスタ(60, 62)を備え、
前記第２のバイポーラ・トランジスタの前記ベースと、前記選択線との間に接続された受動素子(64, 66)またはトランジスタ(68, 70)にして、前記選択線が選択されると前記第２のバイポーラ・トランジスタ(60, 62)を駆動する受動素子(64, 66)またはトランジスタ(68, 70)を備える
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１記載の半導体記憶装置において、前記バイポーラ・トランジスタ(60, 62)の第２電極は電源に接続されている、ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置の分野に関するものであり、更に詳しく言えば、ランダム・アクセス・メモリ装置の分野に関するものである。
【０００２】
【従来の技術】
ほとんどのＲＡＭ設計の主な目標は、メモリ・アレイ中に最小寸法のメモリ・セルを実現することにより最高記憶密度を達成することである。メモリ・セルからデータを読出すために、語線を駆動することによりアレイの対応する行を選択する。選択された行における選択されたメモリ・セルはそれの対応するビット線を駆動する。そのビット線は同じ列における全てのセルによりロードされる。現在のＲＡＭ設計においては、セルは列に２５６個またはそれ以上も含むことができる。その結果、読出しアクセス時間の大きな部分がビット線を動かすために費やされる。また、大きいメモリ・アレイへの書込みがサイクル時間を制限することがしばしばある。その理由は、ビット線において大きい電圧の振れを要求され、しかもその電圧の振れは次の読出しの前に完全に復旧せねばならないからである。
【０００３】
速度を高くするための既存の１つの手法はセル駆動性能を向上させることである。しかし、この手法はセルを大きくする傾向がある。そうすると、ビット線が長くなり、そのためにセルの負荷が大きくなる。各セルのアクセス・トランジスタの寸法が大きくなると、各セルからの負荷も増大し、セルのビット線に対する全体の負荷も増大する。セルの駆動を増大しようとしてもそれによる収穫は減少する傾向にあることは明らかである。
【０００４】
駆動性能を向上させると容量も増大する傾向があるから、設計者たちは別の手法を試みている。それは、速度を向上させるためにビット線における電圧の振れを小さくすることである。この技術は、有効ではあるが、ビット線におけるノイズを考慮するために極めて正確な回路を必要とし、かつ非常に高精度のセンス増幅器を必要とする。これを行うためには費用と時間が非常に掛かる。また、小さい電圧差を検出することは大きい電圧差を検出することより長い時間を要し、したがって、実際の性能が低下する。
【０００５】
速度が一般に非常に重要であるスタチックＲＡＭ（ＳＲＡＭ）においては、時に用いられる１つの付加的な手法がバンキング（Ｂａｎｋｉｎｇ  ）（図１参照）である。バンキング設計においては、メモリはいくつかのサブアレイに分割される。サブアレイの寸法が小さいためにビット線が短くなり、各サブアレイを全アレイより速くする。各サブアレイからの出力はサブアレイの周縁部を通ってＭＵＸまで送られる。そのＭＵＸは最後の出力を選択する。
【０００６】
バンキング手法により速度は向上するが、いくつかの欠点もある。全アレイをサブアレイに分割するにはより広い面積とより大きい電力を必要とする。付加デコーダが要求される。大域経路指定、付加ｍｕｘｓ、および付加センス増幅器が寸法を大きくし、電力を増大し、かつ構成を複雑にする。サブアレイの数とアレイ（たとえば、×４または×８アーキテクチャ）から同時にアクセスされるビット数のいずれか、または両方が増加するとそれらの問題が大きくなる。バンキング設計の制約を最少にして、それの性能の利点を増大するＲＡＭ設計を有することが望ましい。
【０００７】
【発明が解決しようとする課題】
本発明は上記した欠点をなくし高速動作を実現することができるメモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、半導体記憶装置のビット線を、ここで埋め込みアクセスツリー（ＥＡＴ）と呼ぶ、小さい部分へ分割するための改良した手法が導入される。埋め込みアクセスツリーは、長いビット線をいくつかのより短いビット線へ分割して、選択されたセルが駆動せねばならない実効負荷を減少することにより、バンキング手法の主な利点を享受するものである。しかし、ＥＡＴはバンキング手法の制約のほとんど、たとえば、寸法、電力の増大、および構成の複雑化を避けるものである。本発明の好適な実施例においては、ＥＡＴは既存の全アレイに埋め込まれ、付加周辺デコーダ、ＭＵＸまたは複雑で費用のかかる大域経路指定を必要としない。与えられた処理技術においては、本発明により全メモリ・アレイをバンキング手法より多くのサブアレイへ分割でき、それに対応して性能を向上させることができる。
【０００９】
本発明は、複数のサブアレイに編成されたメモリ・セルのアレイと、メモリ・セルのデータ内容をアクセスする回路とを有する半導体記憶装置を提供するものである。このアクセス回路は１つの前記サブアレイのメモリ・セルの列におのおの組み合わされた複数の第１のビット線と、複数の前記アレイからの前記第１のビット線のセットにおのおの組み合わされた複数の第２のビット線と、前記セットの前記第１のビット線の１つを前記組み合わされた第２のビット線へ電気的に接続するための複数のスイッチ機構とを含む。このようにして、メモリ・セルのアクセス動作中に駆動せねばならない負荷は第１のビット線の全てのセットの負荷より小さい。複数の第２のビット線とスイッチ機構をアレイ内に形成して面積の影響を最小にすることが好ましい。
【００１０】
本発明のスイッチ機構は、選択された第１のビット線がそれに組み合わされた第２のビット線へ接続された時に、その第１のビット線上における信号を増幅して、装置の性能を更に向上させるための回路を含むことが望ましい。本発明の一実施例においては、メモリ・セルはＭＯＳトランジスタにより形成され、信号を増幅するためにスイッチ機構はバイポーラ・トランジスタを含む。また、静止電力をほとんどまたは全く利用しないためにスイッチ機構を実現でき、それらのスイッチ機構を論理ＯＲ構成に電気的に接続すると便利であり、装置で求められる第２のビット線の数を減少するためにマルチプレクサ機能を発揮するようにスイッチ機構を接続できる。
【００１１】
第２のＥＡＴを第１のＥＡＴに重畳し、各ＥＡＴが第１のビット線を共用すると便利である。第１のＥＡＴは読出し動作の性能を向上させ、第２のＥＡＴは書込み動作の性能を向上させる。
埋め込みアクセスツリーはＳＲＡＭの読出しアクセス経路をスピードアップするためにもともと開発されたものである。しかし、本発明の性能の利点は他の応用にも同様に有用である。たとえば、埋め込みアクセスツリーはＤＲＡＭにも使用できる。
【００１２】
【実施例】
第１のメモリ・セル・アレイ２０と第２のメモリ・セル・アレイ２２を含む本発明の構成を組み込んでいるＳＲＡＭ装置が示されている図２を参照する。本発明を限定するものではないが、マイクロプロセッサ装置を含む半導体ダイの上の第１のレベル・キャッシュ・メモリとして使用されるようにされた８ＫＢ  ＳＲＡＭを形成するために、各アレイ２０、２２は１２８列×２５６行のメモリ・セルを含む。アレイ２０、２２は語線デコーダ／ドライバ２４のセットにより分離され、かつ、各アレイ２０、２２はそれぞれ１６個のサブアレイ２０ａ〜２０ｐ、２２ａ〜２２ｐへ更に分割される。アレイ２０、２２の大域センスＡｍｐ／Ｍｕｘ／Ｆｌｏｗｔｈｒｕラッチ回路２６と、大域書込みデコーダ／ドライバ回路２８が設けられる。前置デコーダ回路３０と基準発生器回路３２が語線デコーダ／ドライバ２４の下に設けられる。
【００１３】
図２には本発明に従って利用されるビット線と語線の選択された例も示されている。とくに、アレイ２０、２２の幅方向に延長するローカル語線（ＬＷＬ）３４と大域語線（ＧＷＬ）３６が示されている。大域読出しビット線（ＧＲＢＬ）３８と、大域読出しビット線低（ＧＲＢＬ＿Ｌ）４０と、大域書込みビット線（ＧＷＢＬ）４２と、大域書込みビット線低（ＧＷＢＬ＿Ｌ）４４とがアレイ２０の図の高さ方向に平行に延びている。また、後で詳しく説明するように、各サブアレイ２０ａ〜２０ｐと２２ａ〜２２ｐは、ＧＷＢＬ４２とＧＷＢＬ＿Ｌ４４に並列に、各サブアレイの高さ方向に延長する複数のローカルビット線（ＬＢＬ）４６と、複数のローカルビット線低（ＬＢＬ＿Ｌ）４６とを含む。アレイ２０、２２中の全てのメモリ・セルをアクセスするために求められるビット線と語線は図２には示されていない。
【００１４】
次に、図２のサブアレイ２０ａ〜２０ｐと２２ａ〜２２ｐがより詳しく示されている図３〜図６を参照する。図４〜図６のそれぞれは図３に示されているように配列されるものである。サブアレイ２０ｐと２２ｐは６トランジスタ（６Ｔ）スタチック・メモリ・セル５０の長方形配列として示されている。その長方形配列は行当たり１６列、１２８個である。埋め込まれたセンス増幅器（ＥＳＡ）５２がセル５０の各列に含まれる。ＥＳＡは各列の一番上と一番下に設けられる。各ＥＳＡ５２はセル５０の列のピッチの２倍である。
【００１５】
次に、サブアレイ２０ａから２０ｐのセルの列が詳しく示されている図７を参照する。それらのセル列は複数のセル５０を含んいる。各セルはアクセス・トランジスタ５４、５６のソースがそれぞれＬＢＬ４６とＬＢＬ＿Ｌ４８へ電気的に接続されるとともに、それのゲートがＬＷＬ３４へ電気的に接続される。ＬＢＬ４６とＬＢＬ＿Ｌ４８はサブアレイ２０ｐの高さ方向に（すなわち、１６個のメモリ・セルを横切って）延長し、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４８は、ＬＢＬ４６とＬＢＬ＿Ｌ４８と平行に、アレイ２０の全高さにわたって（すなわち、２５６個のメモリ・セルを横切って）延長する。本発明の好適な実施例においては、図７に示すように、ＬＷＬ３４は三重金属半導体製造法の金属１層内に形成され、ＬＢＬ４６とＬＢＬ＿Ｌ４８は金属２層内に形成され、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０は金属３層内に形成される。
【００１６】
ＬＢＬ４６とＬＢＬ＿Ｌ４８はサブアレイ２０ｐの一端において対応する埋め込まれたセンス増幅器（ＷＳＡ）５２へ電気的に接続される。読出し動作中にそのセンス増幅器はＬＢＬ４６とＬＢＬ＿Ｌ４８を対応するＧＷＬ３８とＧＲＢＬ＿Ｌ４０へ電気的に接続する。
【００１７】
ｂｉＣＭＯＳ法を利用する本発明の好適な実施例においては、ＥＳＡ５２は４種類の機能を行う。すなわち、それは読出し動作中に、ＬＢＬ４６とＬＢＬ＿Ｌ４８からＧＲＢＬ３８およびＧＲＢＬ＿Ｌ４０までの電流を増幅し、書込み動作中に、ＬＢＬ４６とＬＢＬ＿Ｌ４８を駆動し、読出し動作と書込み動作の後でＬＢＬ４６とＬＢＬ＿Ｌ４８を平衡させ、４：１大域読出しＭｕｘ  ／４：１大域書込みＭｕｘ  として作用する。
【００１８】
ＥＳＡ５２の基本的な機能の理解を容易にするために、ＥＳＡ５２の簡単にしたものが図７に示されている。ＥＳＡ５２は一対のバイポーラ・トランジスタ６０、６２を含む。それらのトランジスタ６０、６２のベースはそれぞれＬＢＬ４６とＬＢＬ＿Ｌ４８へ接続され、コレクタは電源へ接続され、エミッタはＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０へそれぞれ接続される。一対の抵抗６４、６６がトランジスタ６０、６２のベースをＧＷＬ３６へ接続する。
【００１９】
サブアレイ２０ａ〜２０ｐ中のメモリ・セル５０の各列が、そのローカル・ビット線を対応する大域読出しビット線へ接続する。読出し動作の１つの別の実施例においては、復号されたアドレスを受けると各サブアレイ２０ａ〜２０ｐ内でローカル語線の１つ、ＬＷＬ３４を高くする。そうすると、各サブアレイ中の選択されたメモリ・セル５０は電荷をローカル差動ビット線ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出することを許して、それらのビット線を分割させる。ローカル・ビット線４６、４８は差動バイポーラ・トランジスタ対６０、６２のベースへ供給する。ローカル語線ＬＷＬ３４が各サブアレイにおいて切り換えられるのとほぼ同じ時刻に、１つの、かつただ１つの語線ＧＷＬ３６がアクティブになって、希望のサブアレイを選択する。高くなった接続されたＧＷＬ３６はそれに組み合わされているバイポーラ・トランジスタ６０、６２のベース電圧を、他のサブアレイ２０ａ〜２０ｐのＥＳＡ５２中の他のバイポーラ・トランジスタ対６０、６２の全てのベース電圧より高くする。この高くされたベース電圧は大域ビット線、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０の選択されたＥＳＡ５２制御を与え、「ワイヤードＯＲ」機能を形成する。与えられた任意の読出しサイクルにはただ１つの大域語線ＧＷＬ３６が高くなるから、単一のＥＳＡ５２が大域読出しビット線３８、４０の状態を制御する。これは、全体の列（２５６の）におけるただ１つのメモリ・セル５０からの出力が大域読出しビット線３８、４０の状態を制御することを意味する。
【００２０】
読出し動作の別の好適な実施例においては、復号されたアドレスを受けとるとローカル語線の選択された１つ、ＬＷＬ３４を選択されたサブアレイ２０ａ〜２０ｐにおいて高くする。これにより選択されたサブアレイ中の選択されたメモリ・セル５０が電荷をローカル差動ビット線、ＬＢＬ４６とＬＢＬ＿Ｌ４８へ放出することを許して、それらのビット線を分割させる。ローカル・ビット線４６、４８は差動バイポーラ・トランジスタ対６０、６２のベースへ信号を供給する。選択されたサブアレイにおいてローカル語線ＬＷＬ３４が切り替わるのとほぼ同じ時刻に（および好ましくはそれより少し前）、１つ、かつただ１つの大域語線、ＧＷＬ３６、がアクティブになる。高くなりつつある選択されたＧＷＬ３６はそれに組み合わされているバイポーラ・トランジスタ６０、６２のベース電圧を、他のサブアレイ２０ａ〜２０ｐのＥＳＡ５２中の全ての差動バイポーラ・トランジスタ対６０、６２のベース電圧より高い電圧にする。この高くされたベース電圧は選択されたＥＳＡ５２に大域ビット線ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０を制御させ、「ワイヤードＯＲ」機能を形成する。単一のＥＳＡ５２が大域読出しビット線３８、４０の状態を制御する。これは、全体の列（２５６の）におけるただ１つのメモリ・セル５０からの出力が大域読出しビット線３８、４０の状態を制御することを意味する。
【００２１】
本発明のＥＳＡ５２の１つの利点は、それがスタチック電力を消費しないことである。というのは、ＥＳＡ５２はそれのサブアレイ２０ａ〜２０ｐが選択された時に電流を増幅させるだけだからである。選択されないＥＳＡ５２は電流を大域読出しビット線３８、４０へ駆動しないから、選択されないＥＳＡ５２は電力を実効的に使用しない。
【００２２】
本発明におけるＥＡＴのレベルの間でスイッチング機構を実現するために数多くの別の手法が存在する。１つの手法は単純なＭＯＳスイッチを使用することである。メモリ・セル５０のデータをローカル・ビット線ＬＢＬ４６とＬＢＬ＿Ｌ４８へ切り換えるためにｎチャネル・トランジスタが用いられるのと同様に、ローカル・ビット線と大域ビット線の間の切り替えを実現するためにより大きいｎチャネル・トランジスタを使用できる。これは妥当な手法であり、とくに全ＭＯＳ設計においてはそうであるが、スイッチからの付加容量および直列抵抗により性能が限られる。別の手法はスイッチ機構として標準的なＣＭＯＳセンス増幅器を使用することである。スイッチ機構に埋め込まれたＣＭＯＳセンス増幅器を使用することの利点は、それが電流利得と電圧利得も提供することである。
【００２３】
ｂｉＣＭＯＳ法で製造するために設計された記憶装置の場合には、スイッチ機構の設計に使用するためにバイポーラ装置を利用できる。バイポーラ・トランジスタの指数関数的な電流−電圧関係のために、バイポーラ・トランジスタは大きい電流利得を持つスイッチ機構を構成することが可能にされる。
【００２４】
図７をなお参照する。この図には三重レベル金属製造法を用いて製造される、２レベルの埋め込まれたアクセスツリーの実施例が示されている。ツリーのローカル・レベルと大域レベルが同じ金属層中に形成できるものとすると、二レベル金属法を用いて同じツリー構造を得ることができる。付加金属レベルの利点は、同じ金属層中にローカル・ビット線と大域ビット線のための余地を設けるために、メモリ・セルのピッチを増大することによりアレイ密度を低下させることが不要なことである。
【００２５】
埋め込まれたアクセスツリーが高速である理由を理解するためには、メモリ・セル５０により見られる実効負荷をＥＡＴがどのようにして減少するかを理解すると有利である。従来のＲＡＭにおいては、各セルは、アレイ全体の高さにわたって延長する垂直線（ビット線）をドライブせねばならない。また、同じ列中の全てのメモリ・セルのソースから大きな容量が付加される。本発明に従って、「ツリー」の与えられた任意の「分岐」におけるセルの数を小さい数（たとえば、図７では各ＬＢＬ４６とＬＢＬ＿Ｌ４８における４個のセルと１６個のセル）へ減少させることにより、読出しサイクル中に各メモリ・セル５０がドライブせねばならない負荷をＥＡＴは減少する。選択されるツリーのローカル分岐（すなわち、ＬＢＬ４６とＬＢＬ＿Ｌ４８）だけが読出しサイクル中に大域分岐（すなわち、ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０）へ接続される。この結果として、選択されたメモリ・セル５０は、それのローカルＬＢＬ４６とＬＢＬ＿Ｌ４８における少数のセルからのソース負荷と、プラス・ローカル分岐および大域分岐のワイヤ容量と、プラスＥＡＴのローカル・ビット線と大域ビット線を接続するスイッチ機構の僅かな付加容量を見るだけである。好適な実施例においては、ワイヤの全長は従来のＲＡＭ構造のワイヤの全長より僅かに長くなるだけなので、付加ワイヤ長さおよび選択機構は、他のローカル・ビット線における全てのセルが有するであろう容量よりはるかに小さい容量が付加される。
【００２６】
次に、一対の隣接するメモリ・セル列が示されている図８を参照する。それらのメモリ・セル列対は大域書込みビット線４２、４４（金属３中に形成されている）と、ＥＳＡ５２の別の実施例を含む。書込み動作中は抵抗負荷をオフに切り換えることができるようにするために、ＥＳＡ５２は図４における抵抗６４と６６の代わりにｐチャネルＭＯＳ装置６８、７０を含む。それからＭＯＳ装置６８、７０は書込み動作の後でオン状態へ戻されて、ローカル・ビット線をそのプリチャージの値へ復帰させる。プリチャージ（予充電）時間を短縮するために、インバータ７１と付加ｎチャネルＭＯＳ装置７２、７４が含まれる。書込み動作が終わると、ローカル・ビット線４６、４８の１つが低いレベルにあり、再び充電する必要がある。高くなる書込み信号がバンキング選択線７５により供給され、インバータ７１とプルアップ・トランジスタ７２に正常プルアップ装置６８がＬＢＬ４６のレベルを引き上げることを助けさせる。ローカル・ビット線４６、４８がそのプリチャージされたレベルへ接近した時に、プルアップ・トランジスタ７２は自身でターンオフし、読出し動作中にローカル・ビット線４６、４８のレベルを引き下げるセルの性能に影響を及ぼさない。本発明の好適な実施例においては、メモリ装置の配置は、インバータ７１、７３をバンクキング選択線７５によりドライブされる単一の回路に組み合わせることにより強調された。
【００２７】
図８をなお参照する。ＥＳＡ５２は電流利得を生ずるバイポーラ・トランジスタで実現されていた。この電流利得特徴は、メモリ・セルの電流出力を増幅することにより読出し性能を向上させる。しかし、書込み動作中は、バイポーラ・トランジスタ６０、６２が大域読出しビット線３８、４０にクランプされたダイオードのように動作する。本発明の一実施例においては、ローカル・ビット線４６、４８は、セルに書込むためにＣＭＯＳのレベルを完全に、または好適な実施例においては部分的に（３．３ｖシステムでは２．５ｖ）振らせることを求められることがある。その場合には、大域読出しビット線３８、４０をそれのＣＭＯＳを介して動かすために、電圧の振れは、ダイオード・クランプを不能にするか、大域読出しビット線３８、４０のレベルを低下させることとともにバイポーラ・トランジスタ６０、６２のベースレベルを移動させるというような技術を要求する。あるいは、図８に示すように、第２の二レベル埋め込まれたツリーを第１の二レベル埋め込まれたツリーへ付加することが望ましいことがある。これは、ツリーの最低レベル、ローカル・ビット線４６、４８、を共用し、それから第２の上側レベルをＧＷＢＬ４２および、ＧＷＢＬ＿Ｌ４４の態様の２レベルツリーへ加えることにより効率的に行うことができる。このようにして、大域ビット線４２、４４は本発明の選択的素子であることを当業者はわかるであろう。
【００２８】
本発明のこの実施例においては、読出しは前のようにして行われ、メモリ・セル５０がローカル・ビット線４６、４８をまずドライブする。それから電流がローカル・バイポーラＥＳＡにより増幅されて、大域読出しビット線３８、４０をドライブする。大域読出しビット線３８、４０における電圧差は全アレイの１番下において大域センス増幅器２６により検出される。
【００２９】
書込み動作中は、Bank＿Select線７５が高くなる。それは、バンキング選択アクセス装置７６、７８をターンオンすることにより、書込むべきバンキングを選択する。バンキング選択と並列に、および書込むべきデータに応じて、大域書込みビット線４２、４４は全アレイの１番下からのそれのＣＭＯＳの振れだけドライブされる。そうすると適切なローカル・ビット線がターンオンされて装置８０または８２に引き下げる。そうすると接続されたバンキングの適切なローカル・ビット線４６または４８が引き下げられる。大域書込みビット線４２、４４はローカル・ビット線のプリチャージ（予充電）用Ｐチャネル装置６８と７０および対応するＮチャネル引上げ装置７２、７４もターンオフして、ＰチャネルとＮチャネルの引上げ装置と、Ｎチャネルの引き下げ装置８０、８２の間の「争い」を阻止する。書込み動作が終わると、直列のＮチャネル引き下げ装置７６、７８、８０、８２がターンオフされ、ＰチャネルおよびＮチャネル引上げ装置６８、７０、７２、７４が並列にターンオンされて、ローカル・ビット線４６、４８を、以後の読出しサイクルに備えて、そのプリチャージされたレベルへ復帰させる。本発明のメモリ装置の読出し動作と書込み動作を更に説明するために、波形図の例が図９と図１０に示されている。このようにして、書込み動作に対する性能上の利益が読出し動作における機構と同じ機構から得られる。すなわちドライブせねばならない実効負荷を減少することである。読出しアクセス経路においては、ドライバは選択されたメモリ・セルである。書込み経路においては、選択されたメモリ・セルはレシーバである。読出し動作におけるように、選択されたセルに書込むために、選択されたセルを含んでいるツリーの分岐だけをドライブする必要がある。この結果、セルを書込むために動かさねばならない負荷ははるかに小さく、書込み時間、および書込みの後でローカル・ビット線をプリチャージ（予充電）するための時間が共に十分短縮される。
【００３０】
本発明のメモリ装置の興味深い特徴は、読出し動作が高い割合を占めている場合にアクセス時間を大幅に短縮することができる別の動作モードが可能になることである。典型的な従来技術のメモリ構成においては、書込み動作の後で、次の読出し動作の開始前に、ビット線を回復させるために適切な時間を取る必要がある。本発明のメモリ装置においては、読出すべきメモリ・セルが、最後に書込まれたセルと同じサブアレイ内に配置されているならば、ビット線の回復を待つことなしに、読出し動作の大部分を開始できる。本発明はメモリ・アレイを、別々のローカル・ビット線のセットをおのおの有する、多数のサブアレイへ分割することを可能にするから、以後の読出し動作が異なるサブアレイへ入れられるものであれば、ビット線の回復中に読出し動作を遅延させることはもはや必要ない。迅速に処理される読出し動作を異なるサブアレイに対して許すために、メモリ装置の既存の復号論理へ適切な制御論理を便利に付加できることが当業者には分かるであろう。
【００３１】
本発明のローカル・バイポーラＥＳＡの興味のある特徴は、埋め込まれたマルチプレクサ（ｍｕｘ）  を形成するために、それのワイヤードＯＲ性能を用いることもできるから有利なことである。図８を参照する。この図には４：１ｍｕｘ  の簡単にした例が示されているが、好適な実施例においては、より高いレベルのｍｕｘ  、たとえば、１６：１の埋め込まれたｍｕｘ  を実現することが望ましいことがある。ＧＲＢＬ３８とＧＲＢＬ＿Ｌ４０をサブアレイ中のメモリ・セルの各列に専用するよりも、この資源を共用することもできる。たとえば、隣接する列のＥＳＡからのバイポーラ装置６０のエミッタを共用される大域読出しビット線３８へ接続でき、隣接する列のＥＳＡからのバイポーラ装置６０のエミッタを共用される大域読出しビット線低４０へ接続できる。共用される大域読出しビット線３８、４０は複数の大域語線３６により制御される。大域語線３６の１つが、大域読出しビット線を共用する各列に組み合わされるＥＳＡの負荷装置へ接続される。ｎ：１のｍｕｘ  を形成するために本発明の特徴を使用することにより、アレイ２０の上を延長する大域読出しビット線３８、４０の数をｎ分の１に減少する。しかし、埋め込まれたｎ：１ｍｕｘ  を形成するには、サブアレイ当たりｎ−１個の付加語線３６を要する。
【００３２】
図８には示されていないが、類似の埋め込まれたｍｕｘ  機能を実現して、付加バンキング選択信号を付加することにより、大域書込みビット線４２、４４の数を減少できる。４：１ｍｕｘ  機能の場合には、４つのバンキング選択信号がＧｌｏｂａｌ＿Ｗｒｉｔｅ  ＿Ｂｉｔ  線により制御すべき４つの隣接する垂直スライスのうちの１つを選択する。４：１ｍｕｘ  機能が読出し動作および書込み動作のために実現される場合には、メモリ・セル５０の４つの各垂直列は、ただ一対の大域書込みビット線４２、４４と、一対の大域読出しビット線３８、４０を要求する。このように、埋め込み４：１読出しｍｕｘ  および書込みｍｕｘ  はアレイの全高さにわたって延長せねばならない大域ビット線、読出しおよび書込みの数を４分の１に減少する。したがって、本発明の埋め込まれた読出しツリーおよび書込みツリーの実現には、メモリ・セル５０当たり平均してただ１つの余分の垂直ワイヤを必要とする。
【００３３】
結  論
メモリ・セルがドライブせねばならない実効ビット線容量を減少することにより、本発明の埋め込まれたアクセスツリーＲＡＭは従来のＲＡＭ構造よりもはるかに短いアクセス時間を有する。しかも、これに伴う欠点はたった１つである。本発明の埋め込まれたキャラクタは、バンキングされるＲＡＭ構造において見出だされる経路指定とオーバヘッドの複雑なことが解消され、それにより、バンキングされたＲＡＭ構造におけるよりも小さいサブアレイを使用でき、それによってビット線の実効容量を減少し、アクセス時間を一層短縮する。本発明は、スタチック電力を消費せず、電流利得を提供して性能を一層向上させる、埋め込まれたローカル・センス増幅器を実現するための新規なｂｉＣＭＯＳ構造を含む。ローカル・センス増幅器構造の独特の性質のために、そのローカル・センス増幅器が、大域読出しビット線の数と大域書込みビット線の数をｎ（たとえば、４）分の１に減少する埋め込まれたマルチプレクサとしても機能することができる。書込み動作のために、第２の埋め込まれたツリーを第１の埋め込まれたツリーに重畳して、高速書込み経路を提供できる。シミュレーションによれば、本発明の埋め込まれたアクセスツリーが性能を３倍以上向上し、しかもアレイの寸法の増大は約３０％に過ぎない。本発明のメモリ装置は、バンキングされた手法を用いて同じＲＡＭより小さいことが予測される。その理由は、ｍｕｘ  およびセンス増幅器構造がアレイ中に埋め込まれて、ＥＡＴを用いて実現されたＲＡＭの周辺装置を、バンキングされた手法におけるよりもかなり小さくすることを許すからである。
【００３４】
本発明のＥＡＴ構造はビット線における容量負荷を、従来技術の外部バンキングされた手法で可能であったものよりはるかに小さい部分に分解する。ＥＡＴは大域経路指定制限、または外部でバンキングされるＲＡＭに関連する多重化制限を持たない。
【００３５】
以上行った詳細な説明はＳＲＡＭ設計にとくに関連するものであるが、本発明の技術はＤＲＡＭの設計においても価値がある。ＤＲＡＭとの主な違いは、アレイ密度がＳＲＡＭにおけるそれより一般により重要なことである。ＤＲＡＭのセル・ピッチははるかに狭いから、現在利用できる半導体製造技術に限定されるものとすると、面積に影響を及ぼすことなしに付加垂直ワイヤを経路指定することはより困難なことである。
【００３６】
セルの書込み経路の速度を向上させるためにＥＡＴを使用することもできる。たとえば、ＥＳＡを形成するために双方向スイッチを使用するものとすると、読出し動作のために使用したアクセス経路と同じアクセス経路を書込み動作のために使用できる。書込むべきセルを含んでいるローカル分岐だけをドライブする必要があるから、実効容量を減少すると、それが読出し動作を迅速にするのと全く同様に書込み動作を迅速にする。
【００３７】
本発明の別の用途も同様にある。たとえば、アクセス装置をドライブする語線に類似のツリー構造を使用できる。第１のレベルのツリーが部分的な復号だけを通常行うが、完全復号は基本構造を変更せず、付加的な復号がツリーの適切な分岐でスイッチオンするために用いられる。利点はアクセス経路の利点に類似し、ドライバにかかる付加が減少する。更に詳しくいえば、語線はツリーの最低分岐の１つからのアクセス装置を見るだけである。付加的な負荷は、前と同様に、付加ワイヤおよびスイッチ機構からもちろん見られる。
【図面の簡単な説明】
【図１】従来技術のバンキングされたＳＲＡＭの編成を示す。
【図２】本発明のメモリ装置のアーキテクチャの概観である。
【図３】図４〜図６の関係を示す図である。
【図４】図２のメモリ装置の拡大図の一部である。
【図５】図２のメモリ装置の拡大図の一部である。
【図６】図２のメモリ装置の拡大図の一部である。
【図７】図３のメモリ装置の一部の拡大多重レベル略図である。
【図８】マルチプレクサ機能を形成するために編成された、本発明のメモリ装置の埋め込まれたセンス増幅器回路を示す。
【図９】本発明の読出し動作のある特性を示すタイミング図である。
【図１０】本発明の書込み動作のある特性を示すタイミング図である。
【符号の説明】
２０、２２  セル・アレイ
２０ａ〜２０ｐ、２２ａ〜２２ｐ  サブアレイ
２４  語線デコーダ／ドライバ
２６  大域Ａｍｐ／Ｍｕｘ／Ｆｌｏｗｔｈｒｕラッチ回路
２８  大域書込みデコーダ／ドライバ回路
３０  前置デコーダ回路
３２  基準発生器回路
３４  ローカル語線
３６  大域語線
３８  大域読出しビット線
４０  大域読出しビット線低
４２  大域書込みビット線
４４  大域書込みビット線低
４６  ローカル・ビット線
４８  ローカル・ビット線低
５０  スタチック・メモリ・セル
５２  埋め込まれたセンス増幅器
７１、７３  インバータ
７５  バンキング選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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