(57)【特許請求の範囲】
【請求項１】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項２】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、加熱処理時にも前記ゲート絶縁膜と反応しないフィールド絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項３】
単結晶炭化珪素基板と、
前記基板表面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜に開口したゲート開口部と、
前記ゲート開口部の単結晶炭化珪素基板表面全体に熱酸化を含む方法で形成された、前記フィールド絶縁膜よりも薄いゲート絶縁膜と、
前記ゲート開口部全体を被覆するように前記ゲート絶縁膜上に形成された、ゲート電極と、
前記ゲート電極以外の電極で、前記単結晶炭化珪素基板とコンタクトされ、前記ゲート絶縁膜が前記単結晶炭化珪素基板と前記フィールド絶縁膜と前記ゲート電極とによって全周囲を囲まれた後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施された金属電極と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項４】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成された単結晶炭化珪素のエピタキシャル層と、その上に形成されたゲート絶縁膜と、その周囲に形成されたフィールド絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、それらの上に形成された層間絶縁膜と、層間絶縁膜に開けた開口部を介して前記ゲート電極に接続された金属配線と、前記単結晶炭化珪素基板の裏面に設けられた裏面電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳキャパシタであって、前記ゲート電極以外の金属電極は前記裏面電極に相当する請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成された単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成された二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けられた二つのソース領域と、前記二つのソース領域にそれぞれ接続されたソース電極と、前記二つのソース領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けられた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのソース領域上の所定領域に設けられたゲート絶縁膜と、その周囲に形成されたフィールド絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上および前記フィールド絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上を覆い前記ソース電極に接続された金属配線と、前記単結晶炭化珪素基板の裏面に設けられたドレイン電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳＦＥＴであって、前記ゲート電極以外の金属電極は前記ソース電極および前記ドレイン電極に相当する請求項３に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成された単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成された二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けられた二つのエミッタ領域と、前記二つのエミッタ領域にそれぞれ接続されたエミッタ電極と、前記二つのエミッタ領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けられた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのエミッタ領域上の所定領域に設けられたゲート絶縁膜と、その周囲に形成されたフィールド絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上および前記フィールド絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上を覆い前記エミッタ電極に接続された金属配線と、前記単結晶炭化珪素基板の裏面に設けられたコレクタ電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＩＧＢＴであって、前記ゲート電極以外の金属電極は前記エミッタ電極および前記コレクタ電極に相当する請求項３に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極は、多結晶シリコンまたは多結晶シリコンをシリサイド化させたシリサイドからなることを特徴とする請求項１乃至請求項６の何れかに記載の炭化珪素半導体装置。
【請求項８】
前記フィールド絶縁膜は、前記単結晶炭化珪素基板の熱酸化膜として形成した下部絶縁膜と、熱酸化以外の方法で形成した、前記下部絶縁膜よりも厚い上部絶縁膜との積層で構成されたことを特徴とする請求項３乃至請求項６の何れかに記載の炭化珪素半導体装置。
【請求項９】
前記金属配線は、前記加熱処理が行われた後に形成されたことを特徴とする請求項４乃至請求項６の何れかに記載の炭化珪素半導体装置。
【請求項１０】
前記加熱処理は、数分間、９００℃以上で加熱する急速高温加熱処理であることを特徴とする請求項１乃至請求項３の何れかに記載の炭化珪素半導体装置。
【請求項１１】
前記加熱処理は、金属電極を単結晶炭化珪素へ接続するためのコンタクト・アニール処理であることを特徴とする請求項１０に記載の炭化珪素半導体装置。
【請求項１２】
単結晶炭化珪素基板表面にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜にゲート開口部を形成する工程と、
少なくとも前記単結晶炭化珪素基板の熱酸化を含む方法で前記ゲート開口部の単結晶炭化珪素基板表面全体に、前記フィールド絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
前記ゲート開口部全体を被覆するように前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極以外の電極で、前記単結晶炭化珪素基板とコンタクトされる金属電極を形成する工程と、
前記全工程の終了後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行う工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜が形成される以前の段階において、前記単結晶炭化珪素基板表層の汚染層および結晶欠陥層を除去する工程を有することを請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜を形成する工程の直前に、フッ酸処理を含まない酸処理洗浄と、これに連続して緩衝フッ酸溶液または希フッ酸に５〜１０秒間浸漬する酸処理を行う前処理工程を備えたことを特徴とする請求項１２または請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記加熱処理は、数分間、９００℃以上で加熱する急速高温加熱処理であり、かつ、前記ゲート絶縁膜を形成した熱酸化温度を越えない温度で行うことを特徴とする請求項１２乃至請求項１４の何れかに記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記加熱処理は、金属電極を前記単結晶炭化珪素基板へ接続するためのコンタクト・アニール処理であることを特徴とする請求項１２乃至請求項１５の何れかに記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記加熱処理は、前記フィールド絶縁膜、前記ゲート絶縁膜および前記ゲート電極の形成後であって、かつ、前記ゲート電極およびその他の電極を外部へ接続するための金属配線を形成する前に、行われることを特徴とする請求項１２乃至請求項１６の何れかに記載の炭化珪素半導体装置の製造方法。
【請求項１８】
ホモエピタキシャル成長層を有する単結晶炭化珪素基板表面を酸処理で洗浄する工程と、
洗浄した前記単結晶炭化珪素基板の表面を一旦熱酸化し、直後に、熱酸化膜をフッ酸系エッチァントで除去するいわゆる犠牲酸化工程と、
犠牲酸化工程で形成した清浄・低欠陥表面に熱酸化およびその他の方法を用いてフィールド絶縁膜を形成する工程と、
フォトリソグラフィと弗酸系エッチァントを用いて前記フィールド絶縁膜に所定のゲート開口部を形成する工程と、
前工程で使用したフォトレジストの溶解液で汚染した基板表面を酸処理で清浄化表面に回復する工程と、
前記ゲート開口部に熱酸化によってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した基板全面に導電性不純物を添加した多結晶シリコン膜を成膜する工程と、
フォトリソグラフィで前記多結晶シリコン膜を所定のパターンにエッチングしてゲート電極とする工程と、
前工程で使用したエッチングマスクを除き、基板表面を酸処理で清浄にする工程と、
清浄になった基板表面全面に層間絶縁膜を形成する工程と、
酸処理および超純水洗浄によって清浄面を露出させた前記単結晶炭化珪素基板の裏面に裏面電極材料を蒸着する工程と、
前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理し、裏面電極のコンタクト・アニールを行う工程と、
前記層間絶縁膜の所定の位置にゲート電極に貫通するゲート電極開口部を開口する工程と、
前記ゲート電極開口部を開口した層間絶縁膜上部に、前記ゲート電極開口部を介して前記ゲート電極と結線する金属配線を形成する工程と、
を備え、前記裏面電極のコンタクト・アニールを行う工程は、前記フィールド絶縁膜、前記ゲート絶縁膜および前記ゲート電極を形成する工程の後であって、かつ、前記金属配線を形成する工程の前に行われることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、前記ゲート電極部材の一部を熱酸化して形成し加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、前記単結晶炭化珪素基板を熱酸化して形成し加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜とによって全周囲を囲まれた後に加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項２０】
単結晶炭化珪素基板と、
前記単結晶炭化珪素基板表面に熱酸化を含む方法で形成した絶縁膜と、
前記絶縁膜のうちゲート絶縁膜となる部分の上に形成したゲート電極と、
前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、
前記ゲート電極以外の電極で、前記単結晶炭化珪素基板とコンタクトされ、前記ゲート絶縁膜が前記単結晶炭化珪素基板と前記単結晶炭化珪素基板上に形成した絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜とによって全周囲を囲まれた後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施した金属電極と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項２１】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成した単結晶炭化珪素のエピタキシャル層と、その上面に形成した絶縁膜と、前記絶縁膜のうちゲート絶縁膜となる部分の上に形成したゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜に開けた開口部を介して前記ゲート電極に接続した金属配線と、前記単結晶炭化珪素基板の裏面に設けた裏面電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳキャパシタであって、前記ゲート電極以外の金属電極は前記裏面電極に相当する請求項２０に記載の炭化珪素半導体装置。
【請求項２２】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成した単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成した二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けた二つのソース領域と、前記二つのソース領域にそれぞれ接続したソース電極と、前記二つのソース領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのソース領域上の所定領域に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設けたゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜上を覆い前記ソース電極に接続した金属配線と、前記単結晶炭化珪素基板の裏面に設けたドレイン電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳＦＥＴであって、前記ゲート電極以外の金属電極は前記ソース電極および前記ドレイン電極に相当する請求項２０に記載の炭化珪素半導体装置。
【請求項２３】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成された単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成された二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けられた二つのエミッタ領域と、前記二つのエミッタ領域にそれぞれ接続されたエミッタ電極と、前記二つのエミッタ領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けられた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのエミッタ領域上の所定領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜上を覆い前記エミッタ電極に接続された金属配線と、前記単結晶炭化珪素基板の裏面に設けられたコレクタ電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＩＧＢＴであって、前記ゲート電極以外の金属電極は前記エミッタ電極および前記コレクタ電極に相当する請求項２０に記載の炭化珪素半導体装置。
【請求項２４】
単結晶炭化珪素基板表面を所定温度で熱酸化して絶縁膜を形成する工程と、
前記絶縁膜のうちゲート絶縁膜となる領域上にゲート電極を形成する工程と、
前記ゲート電極部材を熱酸化して、その側面にゲート電極側面絶縁膜を形成する工程と、
前記ゲート電極と前記絶縁膜の上に層間絶縁膜を形成する工程と、
前記単結晶炭化珪素基板の裏面に金属電極材料を付着させる工程と、
前記ゲート絶縁膜が、前記単結晶炭化珪素基板と前記単結晶炭化珪素基板上に形成した絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜とによって全周囲を囲まれた後に、前記単結晶炭化珪素基板表面を熱酸化した所定温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行って裏面電極を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２５】
単結晶炭化珪素基板表面を所定温度で熱酸化して絶縁膜を形成する工程と、
前記絶縁膜のうちゲート絶縁膜となる領域上にゲート電極を形成する工程と、
前記ゲート電極上面に一過性の窒化シリコン膜を形成する工程と、
前記ゲート電極部材を熱酸化して、その側面にゲート電極側面絶縁膜を形成する工程と、
前記一過性の窒化シリコン膜を除去する工程と、
前記ゲート電極と前記絶縁膜の上に層間絶縁膜を形成する工程と、
前記単結晶炭化珪素基板の裏面に金属電極材料を付着させる工程と、
前記ゲート絶縁膜が、前記単結晶炭化珪素基板と前記単結晶炭化珪素基板上に形成した絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜とによって全周囲を囲まれた後に、前記単結晶炭化珪素基板表面を熱酸化した所定温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行って裏面電極を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２６】
単結晶炭化珪素基板と、
前記単結晶炭化珪素基板表面に熱酸化を含む方法で形成したフィールド絶縁膜と、
前記フィールド絶縁膜に開けた開口部の前記単結晶炭化珪素基板表面に形成され、かつ、形成時もしくは形成後に熱処理された絶縁膜と、
前記絶縁膜のうちゲート絶縁膜となる部分の上に形成したゲート電極と、
前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、
前記ゲート電極以外の電極で、前記単結晶炭化珪素基板とコンタクトされ、前記ゲート絶縁膜が前記単結晶炭化珪素基板と前記フィールド絶縁膜と前記熱処理された絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜とによって全周囲を囲まれた後に、前記絶縁膜の熱処理温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施した金属電極と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項２７】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成した単結晶炭化珪素のエピタキシャル層と、その上面に形成したフィールド絶縁膜と、前記フィールド絶縁膜に開けた開口部の前記単結晶炭化珪素基板表面に形成され、かつ、形成時もしくは形成後に熱処理された絶縁膜と、前記絶縁膜のうちゲート絶縁膜となる部分の上に形成したゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜に開けた開口部を介して前記ゲート電極に接続した金属配線と、前記単結晶炭化珪素基板の裏面に設けた裏面電極と、を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳキャパシタであって、前記ゲート電極以外の金属電極は前記裏面電極に相当する請求項２６に記載の炭化珪素半導体装置。
【請求項２８】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成した単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成した二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けた二つのソース領域と、前記二つのソース領域にそれぞれ接続したソース電極と、前記二つのソース領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのソース領域上の所定領域に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設けたゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜上を覆い前記ソース電極に接続した金属配線と、前記単結晶炭化珪素基板の裏面に設けたドレイン電極と、を備え、かつ、前記第１のエピタキシャル層の表層部に形成したベース領域と、前記ベース領域上に形成したフィールド絶縁膜と、前記フィールド絶縁膜上に形成した前記ゲート電極の延長部と、前記延長部に接続した外部への引出部とを有するゲート電極取り出し部分を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＭＯＳＦＥＴであって、前記ゲート電極以外の金属電極は前記ソース電極および前記ドレイン電極に相当する請求項２６に記載の炭化珪素半導体装置。
【請求項２９】
前記炭化珪素半導体装置は、単結晶炭化珪素基板と、その一主面に形成された単結晶炭化珪素の第１のエピタキシャル層と、前記第１のエピタキシャル層の表層部における所定領域に相互に離間して形成された二つのベース領域と、前記二つのベース領域の表層部の所定領域に設けられた二つのエミッタ領域と、前記二つのエミッタ領域にそれぞれ接続されたエミッタ電極と、前記二つのエミッタ領域の間で前記二つのベース領域上および前記第１のエピタキシャル層上に設けられた第２のエピタキシャル層と、前記第２のエピタキシャル層上および前記二つのエミッタ領域上の所定領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極部材の一部を熱酸化して形成したゲート電極側面絶縁膜と、それらの上に形成した層間絶縁膜と、前記層間絶縁膜上を覆い前記エミッタ電極に接続された金属配線と、前記単結晶炭化珪素基板の裏面に設けられたコレクタ電極と、を備え、かつ、前記第１のエピタキシャル層の表層部に形成したベース領域と、前記ベース領域上に形成したフィールド絶縁膜と、前記フィールド絶縁膜上に形成した前記ゲート電極の延長部と、前記延長部に接続した外部への引出部とを有するゲート電極取り出し部分を備えたゲート電極−ゲート絶縁膜−単結晶炭化珪素構造を有するＩＧＢＴであって、前記ゲート電極以外の金属電極は前記エミッタ電極および前記コレクタ電極に相当する請求項２６に記載の炭化珪素半導体装置。
【請求項３０】
単結晶炭化珪素基板表面を熱酸化して下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に上部絶縁膜を形成する工程と、
前記下部絶縁膜と前記上部絶縁膜からなるフィールド絶縁膜の所定領域に前記単結晶炭化珪素基板表面まで達する開口部を形成する工程と、
前記開口部の単結晶炭化珪素基板表面を所定温度で熱酸化して絶縁膜を形成する工程と、
前記絶縁膜上のうちゲート絶縁膜となる部分の上にゲート電極を形成する工程と、
前記ゲート電極部材を熱酸化して、その側面にゲート電極側面絶縁膜を形成する工程と、
前記絶縁膜のうち前記ゲート電極の下にない部分と前記ゲート電極と前記上部絶縁膜との上に層間絶縁膜を形成する工程と、
前記単結晶炭化珪素基板の裏面に金属電極材料を付着させる工程と、
前記ゲート絶縁膜が、前記単結晶炭化珪素基板と前記フィールド絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜と前記絶縁膜のうちゲート絶縁膜でない部分とによって全周囲を囲まれた後に、前記絶縁膜を形成した際の所定温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行って裏面電極を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項３１】
単結晶炭化珪素基板表面を熱酸化して下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に上部絶縁膜を形成する工程と、
前記下部絶縁膜と前記上部絶縁膜からなるフィールド絶縁膜の所定領域に前記単結晶炭化珪素基板表面まで達する開口部を形成する工程と、
前記開口部の単結晶炭化珪素基板表面を所定温度で熱酸化して絶縁膜を形成する工程と、
前記絶縁膜上のうちゲート絶縁膜となる部分の上にゲート電極を形成する工程と、
前記ゲート電極上面に一過性の窒化シリコン膜を形成する工程と、
前記ゲート電極部材を熱酸化して、その側面にゲート電極側面絶縁膜を形成する工程と、
前記一過性の窒化シリコン膜を除去する工程と、
前記絶縁膜のうち前記ゲート電極の下にない部分と前記ゲート電極と前記上部絶縁膜との上に層間絶縁膜を形成する工程と、
前記単結晶炭化珪素基板の裏面に金属電極材料を付着させる工程と、
前記ゲート絶縁膜が、前記単結晶炭化珪素基板と前記フィールド絶縁膜と前記ゲート電極と前記ゲート電極側面絶縁膜と前記絶縁膜のうちゲート絶縁膜でない部分とによって全周囲を囲まれた後に、前記絶縁膜を形成した際の所定温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行って裏面電極を形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項３２】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、下記の加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、下記の加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、前記単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で、加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項３３】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、下記の加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、下記の加熱処理時にも前記ゲート絶縁膜と反応しないフィールド絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、前記単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で、加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項３４】
ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、下記の加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、前記ゲート電極部材の一部を熱酸化して形成し下記の加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、前記単結晶炭化珪素基板を熱酸化して形成し下記の加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜とによって全周囲を囲まれた後に、前記ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、前記単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で、加熱処理を施された金属電極を用いることを特徴とする炭化珪素半導体装置。
【請求項３５】
前記加熱処理は、数分間、９００℃以上で加熱する急速高温加熱処理であることを特徴とする請求項３２乃至請求項３４の何れかに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）基板を使用した半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
炭化珪素半導体（以下ＳｉＣと略記）は、ｐｎ接合の形成が可能で、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体に比べて禁制帯幅が広く、３Ｃ−ＳｉＣで２．２３ｅＶ、６Ｈ−ＳｉＣで２．９３ｅＶ、４Ｈ−ＳｉＣで３．２６ｅＶの値が報告されている。よく知られているように、パワーデバイスのオン抵抗と逆方向耐電圧、およびオン抵抗とスイッチング周波数との間には、原理的に禁制帯幅で規定されるトレードオフ関係があるから、現行Ｓｉパワーデバイスで、Ｓｉの禁制帯で決まる限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広いＳｉＣでパワーデバイスを構成すれば、従来のトレードオフ関係が大きく緩和されるので、オン抵抗、逆方向耐電圧、スイッチング速度を著しく、あるいは、同時に向上させたデバイスが達成できる。さらにＳｉＣは熱的、化学的、機械的に安定で、しかも、放射線耐性にも優れているので、高周波デバイスやパワーデバイスはもちろんのこと、高温、腐食、放射線照射等の過酷な条件でも動作する耐環境性半導体装置としても実現が期待されている。
ＳｉＣデバイスの中でも特に、ＭＯＳキャパシタや大電流を制御するＳｉＣパワーＭＯＳＦＥＴ（金属−酸化物−半導体構造電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｅｒ：絶縁ゲートバイポーラトランジスタ）においては、熱損失増大や動作速度低下の原因となるソース／ドレイン（ｎ型極性）の接触抵抗を無視できるレベルまで低減するとともに高信頼・高性能のゲート絶縁膜ならびにＭＯＳ界面特性を実現することが実用化に向けた重要な課題である。
ＳｉＣ単結晶に低接触抵抗を得る公知技術は、接触金属膜を蒸着などでＳｉＣ上に形成した後、真空または不活性ガス雰囲気で９５０℃以上の高温で数分間の急速高温加熱処理（いわゆるコンタクト・アニール）を行い、ＳｉＣと接触金属との間に反応層を形成して、接触電極とする方法である。６Ｈ−ＳｉＣ基板では、ｎ型領域にＮｉ膜を、ｐ型領域にＡｌ−Ｔｉ合金膜を用いて、それぞれ１０−７Ωｃｍ２台（Ｊ．  Ｃｒｏｆｔｏｎ  ｅｔ  ａｌ．，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ７７，  ｐ．  １３１７  （１９９５））、１０−６Ωｃｍ２台（Ｊ．  Ｃｒｏｆｔｏｎ  ｅｔ  ａｌ．，  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，  ４１，  ｐ．  １７２５  （１９９７））の極めて低い実用レベルの接触抵抗が得られている。
また、最近になって４Ｈ−ＳｉＣ基板でも薄いＮｉとＴｉ／Ａｌ積層膜を用いて、それぞれｎ型、ｐ型領域に１０−７Ωｃｍ２台の低い接触抵抗が得られている。
【０００３】
【発明が解決しようとする課題】
上記のような公知の急速高温加熱処理（コンタクト・アニール）を実際のデバイスに単純に適用すると、ゲート絶縁膜の信頼性やＭＯＳ界面特性に致命的な影響を与えることが分ってきた。例えば１９９９年発表の論文〔Ｔ．  Ｔａｋａｍｉ  ｅｔ  ａｌ．，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｆｕｔｕｒｅ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ２０００  （Ｔｏｋｙｏ），ＦＥＤ−１６９，  ｐ．１２７，  （１９９９）．〕では、ｎ型エピタキシャル成長層を有するｎ型４Ｈ−ＳｉＣ基板に形成した約４８ｎｍ厚の熱酸化膜に、真空中で１０００℃、１分間の急速高温加熱処理（ｗｉｔｈ  ＲＴＡ）を施した後、Ａｌ電極を形成してＭＯＳキャパシタを作成した。そして、電流−電圧（Ｉ−Ｖ）特性（図１４）と高周波容量−バイアス電圧（Ｃ−Ｖ）特性（図１５）を評価したところ、急速高温加熱処理（ｗｉｔｈｏｕｔ  ＲＴＡ）を加えない試料に比べて、▲１▼本来４０Ｖ程度あるべきゲート絶縁膜の耐圧（＝絶縁破壊電圧）が１／８の５Ｖ以下に急落する（図１４上グラフ）、▲２▼ゲート絶縁膜のリーク電流が著しく増大する（同グラフ）、▲３▼フラットバンド電圧が通常の０Ｖ付近から１５Ｖ以上正方向にシフトする（図１５）、と具体的なデータを示し問題の深刻さを指摘している。このほかにも同様な指摘が多数報告されている。同じ構造を有するパワーＭＯＳＦＥＴやＩＧＢＴでもこの問題は同様に重大であることは言うまでもない。
このような問題の解決策として容易に思いつくのは、加熱処理（コンタクト・アニール）温度を下げる、たとえば８５０℃あるいはこれ以下に下げる方法である。しかし、この方法ではソース／ドレインなどの接触抵抗を急増させるという、パワーデバイスでは特に嫌う別の弊害を招来させるので、根本的な対策とは到底言えるものではない。
【０００４】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、単結晶炭化珪素に対するコンタクト形成時の急速高温加熱処理に起因するゲート絶縁膜ならびにＭＯＳ界面特性の劣化を、オーミック接触の接触抵抗の増大を招くことなく解決することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するように構成している。すなわち、請求項１は、本発明の基本的な構成を示したものであり、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に加熱処理を施された金属電極を用いるように構成した炭化珪素半導体装置である。
【０００６】
請求項２は、請求項１におけるゲート絶縁膜と反応しない絶縁膜としてフィールド絶縁膜を用いたものであり、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、加熱処理時にも前記ゲート絶縁膜と反応しないフィールド絶縁膜と、前記単結晶炭化珪素基板と、によって全周囲を囲まれた後に加熱処理を施された金属電極を用いるように構成した炭化珪素半導体装置である。
【０００７】
また、請求項３は、本発明の基本となる「ゲート電極−ゲート絶縁膜−単結晶炭化珪素」構造の構成を示すものであり、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされ、ゲート絶縁膜が単結晶炭化珪素基板とフィールド絶縁膜とゲート電極とによって全周囲を囲まれた後に、ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で、加熱処理を施された金属電極を備えたことを特徴とするものである。なお、「単結晶炭化珪素基板」とは、その表面に形成されたエピタキシャル層等も含む表現である。
【０００８】
また、請求項４は、請求項３の構成をＭＯＳキャパシタに適用した構成を示すものである。
また、請求項５は、請求項３の構成をＭＯＳＦＥＴに適用した構成を示すものである。
また、請求項６は、請求項３の構成をＩＧＢＴに適用した構成を示すものである。
また、請求項７においては、ゲート電極を、多結晶シリコンまたは多結晶シリコンをシリサイド化させたシリサイドを用いて形成している。
【０００９】
また、請求項８においては、フィールド絶縁膜は、単結晶炭化珪素基板の熱酸化膜として形成した下部絶縁膜と、熱酸化以外の方法で形成した、下部絶縁膜よりも厚い上部絶縁膜との積層で構成している。
【００１０】
また、請求項９においては、金属配線を、加熱処理が行われた後に形成するように構成している。
また、請求項１０に記載のように、加熱処理は、数分間、９００℃以上で加熱する急速高温加熱処理である。
また、請求項１１に記載のように、加熱処理は、金属電極を単結晶炭化珪素へ接続するためのコンタクト・アニール処理である。
【００１１】
また、請求項１２は、炭化珪素半導体装置の製造方法を示し、前記請求項３に記載の炭化珪素半導体装置を製造する方法に相当する。この製造方法においては、フィールド絶縁膜、ゲート絶縁膜およびゲート電極を形成する工程の後に、ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で、加熱処理を行う工程を有することを特徴としている。
【００１２】
また、請求項１３においては、ゲート絶縁膜が形成される以前の段階において、単結晶炭化珪素基板表層の汚染層および結晶欠陥層を除去する工程を有するように構成している。
また、請求項１４においては、ゲート絶縁膜を形成する工程の直前に、フッ酸処理を含まない酸処理洗浄と、これに連続して緩衝フッ酸溶液または希フッ酸に５〜１０秒間浸漬する酸処理を行う前処理工程を備えるように構成している。
また、請求項１５に記載のように、加熱処理は、数分間、９００℃以上で加熱する急速高温加熱処理であり、かつ、前記ゲート絶縁膜を形成した熱酸化温度を越えない温度で行うように構成している。
【００１３】
また、請求項１６に記載のように、加熱処理は、金属電極を前記単結晶炭化珪素基板へ接続するためのコンタクト・アニール処理である。
また、請求項１７においては、加熱処理は、フィールド絶縁膜、ゲート絶縁膜およびゲート電極の形成後であって、かつ、ゲート電極およびその他の電極を外部へ接続するための金属配線を形成する前に、行われるように構成している。
また、請求項１８は、本発明の製造方法の具体的な例を示し、請求項４に記載する炭化珪素半導体装置の製造方法に相当する。
【００１４】
さらに、請求項１９は、請求項１におけるゲート絶縁膜と反応しない絶縁膜として、ゲート電極の一部を熱酸化して形成した絶縁膜および単結晶炭化珪素基板を熱酸化して形成した絶縁膜（ゲート絶縁膜の外縁部分）を用いたものであり、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極として、ゲート絶縁膜が、加熱処理時にも前記ゲート絶縁膜と反応しないゲート電極と、前記ゲート電極部材の一部を熱酸化して形成し加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜と、前記単結晶炭化珪素基板と、前記単結晶炭化珪素基板を熱酸化して形成し加熱処理時にも前記ゲート絶縁膜と反応しない絶縁膜とによって全周囲を囲まれた後に加熱処理を施された金属電極を用いるように構成した炭化珪素半導体装置である。
【００１５】
また、請求項２０は、請求項１９のより具体的な構成を示すものであり、ゲート絶縁膜が、単結晶炭化珪素基板と単結晶炭化珪素基板上に形成した絶縁膜とゲート電極とゲート電極側面絶縁膜とによって全周囲を囲まれた後に、ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行う構成を示している。
【００１６】
また、請求項２１は、請求項２０の構成をＭＯＳキャパシタに適用した構成を示すものである。
また、請求項２２は、請求項２０の構成をＭＯＳＦＥＴに適用した構成を示すものである。
また、請求項２３は、請求項２０の構成をＩＧＢＴに適用した構成を示すものである。
また、請求項２４は、請求項２０〜請求項２３の構造の製造方法を示すものであり、ゲート電極部材を熱酸化することによって、その側面にゲート電極側面絶縁膜を形成する工程を有している。
【００１７】
さらに、請求項２５は、請求項２０〜請求項２３の構造の他の製造方法を示すものであり、ゲート電極部材を熱酸化する前に、ゲート電極上面に一過性の窒化シリコン膜を形成する工程を備えている。
【００１８】
請求項２６は、請求項１９の他の具体的な構成を示すものであり、ゲート絶縁膜が、単結晶炭化珪素基板とフィールド絶縁膜と熱処理された絶縁膜とゲート電極とゲート電極側面絶縁膜とによって全周囲を囲まれた後に、絶縁膜の熱処理温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を行う構成を示している。
【００１９】
また、請求項２７は、請求項２６の構成をＭＯＳキャパシタに適用した構成を示すものである。
また、請求項２８は、請求項２６の構成をＭＯＳＦＥＴに適用した構成を示すものである。
また、請求項２９は、請求項２６の構成をＩＧＢＴに適用した構成を示すものである。
また、請求項３０は、請求項２６〜請求項２９の構造の製造方法を示すものである。
【００２０】
さらに、請求項３１は、請求項２６〜請求項２９の構造の他の製造方法を示すものであり、ゲート電極部材を熱酸化する前に、ゲート電極上面に一過性の窒化シリコン膜を形成する工程を備えている。
【００２１】
【発明の効果】
請求項１乃至請求項３に記載の発明によれば、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極（ソース電極、エミッタ電極或いは裏面に設けるドレイン電極やコレクタ電極）として、ゲート絶縁膜が単結晶炭化珪素基板と、ゲート絶縁膜と反応しない絶縁膜（請求項２、３ではフィールド絶縁膜）と、ゲート電極とによって全周囲を囲まれた後に、ゲート絶縁膜を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施された金属電極を用いる構成としたことにより、高温の加熱処理時には、ゲート絶縁膜が熱的に安定な（反応しない）ゲート電極（多結晶シリコン）、ＳｉＯ２、ＳｉＣに上下左右から完全に取り囲まれるため、急速加熱処理装置の内壁やＳｉＣ基板自身のコンタクトから飛来してゲート絶縁膜に付着した金属物質が高温処理でゲート絶縁膜に侵入するという弊害と、急速加熱処理が８００℃以上の高真空中で行われる場合にＳｉＯ２ゲート絶縁膜が不均一に分解して変質するという弊害と、を極めて効果的に防止することができる。また、ゲート絶縁膜を熱酸化で形成する際の温度をコンタクト・アニールの温度よりも高くしていることにより、急速加熱処理でゲート絶縁膜に生じる収縮に伴う熱ストレスを穏やかな熱処理条件で事前に開放することができる。そのため、後記図４、図５で詳述するように、急速高温加熱処理による熱ストレス起因で生じるゲート絶縁膜の劣化、すなわち、▲１▼絶縁破壊電圧が急落する、▲２▼リーク電流が増大する、▲３▼フラットバンド電圧が正方向に増大する、という従来技術の問題を解決することができる、という効果が得られる。
また、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施しているので、単結晶炭化珪素と金属電極との接触は、例えば接触抵抗が１０−６Ωｃｍ２台を示す極めて低抵抗のオーミック接触が得られている。
なお、本発明は、ゲート絶縁膜形成後に行われるコンタクト・アニール以外の熱処理についても同様に効果がある。
【００２２】
また、請求項４においては、本発明を適用したＭＯＳキャパシタを実現することが出来る。
また、請求項５においては、本発明を適用したＭＯＳＦＥＴを実現することが出来る。
また、請求項６においては、本発明を適用したＩＧＢＴを実現することが出来る。
また、請求項７においては、本発明に好適なゲート電極を実現することが出来る。
【００２３】
また、請求項８においては、本発明に好適なフィールド絶縁膜を実現することが出来る。すなわち、過度に基板表面を酸化すると、具体的には数１０ｎｍ以上連続酸化すると、基板表面が荒れて、荒れた表面に形成したゲート絶縁膜が劣化し、甚だしい場合は、犠牲酸化しない場合より絶縁破壊電圧やリーク電流特性が悪化することさえある。しかし、請求項８に記載のように、フィールド絶縁膜を熱酸化で形成した薄い下部酸化膜とその他の方法で形成した厚い上部酸化膜とで構成することにより、フィールド絶縁膜のゲート開口部には荒れのない極めて平坦でかつ汚染や欠陥の少ない結晶表面が形成されるので、▲１▼ゲート絶縁膜の絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、という問題を解決することができるという効果が得られる。
【００２４】
また、請求項９においては、金属配線を、加熱処理が行われた後に形成することにより、加熱処理時の熱や熱衝撃によって、▲１▼金属配線が層間絶縁膜から剥離する、▲２▼金属配線が層間絶縁膜やその下のゲート絶縁膜を劣化（つまり、還元、金属元素の拡散、応力の発生）させる、▲３▼配線が溶融して溢れ出しチップ内の回路を短絡させる、等の問題を回避することが出来る、という効果が得られる。
【００２５】
また、請求項１０〜請求項１８に記載の製造方法においては、請求項１〜請求項１１に記載の装置と同様の効果が得られるが、特に、請求項１３においては、次のような効果が得られる。すなわち、ゲート絶縁膜が形成される以前の段階において、単結晶炭化珪素基板表層の汚染層および結晶欠陥層を除去する工程を設けたことにより、すくなくとも一部が熱酸化で形成されるゲート絶縁膜に潜在欠陥が取りこまれる確率が低減するので、この潜在欠陥が急速加熱処理で顕在化する機構で誘発されるゲート絶縁膜の劣化、すなわち、▲１▼ゲート絶縁膜の絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、というコンタクト・アニールを含む実デバイス製造工程で起こる問題を著しく低減できるという効果が得られる。
【００２６】
また、請求項１９、請求項２０、請求項２６においては、請求項２、３の効果に加えて、ゲート絶縁膜のうちゲート電極外縁近傍部分の劣化しやすい部分の上に存在するゲート電極部分を熱酸化で絶縁物とし、実質的にこの部分がゲート電極として動作しないようにしている。そのためゲート絶縁膜周辺部分の劣化領域には正味、電界が発生しないので、ここを起点にゲート絶縁膜がリークしたり破壊したりするおそれがなくなり、ゲート電極のドライエッチングで誘起したゲート絶縁膜劣化が原因となって起きるゲート絶縁膜の、▲１▼絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、という問題を解決することができる。
【００２７】
また、請求項２５、請求項３１においては、ゲート電極の上面は耐酸化性の高い一過性の窒化シリコン膜で被覆されているので、熱酸化は気相に露出しているゲート電極の側面だけで起き、ゲート電極の上面が熱酸化されることはない。したがってゲート電極の上面が熱酸化されることを考慮することなく、ゲート電極側面絶縁膜の厚みを任意に設定できるという利点がある。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態を、最も簡単なＭＯＳ素子であるＭＯＳキャパシタに適用した場合を例に挙げて説明する。ＭＯＳキャパシタはＳｉＣ集積回路において、可変容量素子などとして使用される。
図１は、本発明を金属−酸化物−単結晶炭化珪素（ＭＯＳｉＣ）構造体に適用したＭＯＳキャパシタの要部断面図である。図１において、１は高不純物濃度（窒素＞１×１０−１９／ｃｍ３）のｎ−型の単結晶炭化珪素基板（以下、ＳｉＣ基板と略記する）であり、表面に厚み１０μｍで、窒素を４×１０−１５／ｃｍ３添加したｎ−エピタキシャル層２をホモエピタキシャル成長させている。このＳｉＣ基板１としては、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ここでｎ−、ｎ＋はｎ型不純物をそれぞれ低濃度に、高濃度に添加したという意味に用いている。ｐ型不純物添加の場合は同様にｐ−、ｐ＋の記号を用いる。
【００２９】
エピタキシャル層２の上には厚み数１００ｎｍ以上のフィールド絶縁膜３が配設されている。このフィールド絶縁膜３は少なくともＳｉＣ基板１（正確にはエピタキシャル層２）の熱酸化で形成した薄い下部絶縁膜４の上に、ＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜５が積層された構造になっている。６はフィールド絶縁膜３に開けられたゲート開口部、７はゲート開口部６の底面に形成されたゲート絶縁膜である。このゲート絶縁膜７は成膜中あるいは成膜後に酸素原子を含むガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜７の上には、ゲート開口部６を完全に被覆し、かつ、一部がフィールド絶縁膜３上に延伸するように配置された多結晶シリコンのゲート電極８が設けられている。ゲート電極８およびフィールド絶縁膜３の上には層間絶縁膜９が成膜されている。なお、ゲート電極８としては、多結晶シリコン以外にも多結晶シリコンを金属（Ｎｉ、Ｔｉ、Ｃｏ等）とシリサイド化させたシリサイド電極を用いることも出来る。
【００３０】
１０は裏面電極であり、ＳｉＣ基板１の裏面の周辺を残してほぼ全域に配置されＳｉＣ基板１とオーミック接続している。この裏面電極１０は、Ｎｉなどの接触金属をＳｉＣ基板１の裏に蒸着した後、ゲート絶縁膜５の形成温度よりも低い温度の急速加熱処理でＳｉＣ基板１と合金化させることによって形成する。なお、ＳｉＣ基板１側面に接触金属が付着するおそれがない場合には、接触金属を基板の裏面全面に配設するようにしてもよい。
１１は層間絶縁膜９に開口したゲート電極結線開口部、１２はゲート電極８を同一基板上の他の回路要素や外部回路に接続するための配線である。ゲート電極結線開口部１１はゲート開口部６上のゲート電極８に重なるように設けてもよい。配線１２は層間絶縁膜９を除去して形成したゲート電極結線開口部１１でゲート電極８と接続されている。
【００３１】
次に、図１に示したＭＯＳキャパシタの製造方法を説明する。図２および図３は、図１に示したＭＯＳキャパシタの製造方法を示す断面図である。
まず、図２（ａ）では、ドナー原子である窒素を１×１０１９／ｃｍ３以上添加した（０００１）８°ＯＦＦ高濃度ｎ型４Ｈ−ＳｉＣ基板１の表面（ここではＳｉ終端面）にシランとプロパンを原料に用いたＣＶＤ法（化学的気相成長法）で、１０１５／ｃｍ３台の高品質ホモ・エピタキシャル層２を所定の膜厚（例えばここでは１０μｍ）だけ成長させ、成長後、ＳｉＣ基板１の裏面（ここではＣ終端面）に付着した低品質のホモエピタキシャル膜を機械研削で取り除く。研磨にあたっては、ゲート絶縁膜劣化の一要因となる傷がエピタキシャル層２につかないように、表面を厚い（少なくとも１μｍ以上の）ＣＶＤ−ＳｉＯ２膜などで保護することが重要である。裏面研削後、この表面保護膜を緩衝フッ酸溶液など、その材質に適した除去液で取り除く。なお、以下の説明において、特に断らない場合は、ＳｉＣ基板１にエピタキシャル層２やその他の膜や電極が形成されたものを基板と呼んでいる。
【００３２】
次に、基板をＲＣＡ洗浄（Ｈ２Ｏ２＋ＮＨ４ＯＨ混合液ＳＣ−１とＨ２Ｏ２＋ＨＣｌ混合液ＳＣ−２を組み合わせ行う伝統的な半導体基板の洗浄法）などで十分洗浄した後、ドライ酸素雰囲気で熱酸化してエピタキシャル層２表面並びに基板裏面に熱酸化膜を成長させ、緩衝フッ酸溶液に浸漬して直ちに取り除く。この時、エピタキシャル層２表面に薄い酸化膜が成長するように酸化条件を設定する。上記熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。５ｎｍより薄い場合は基板表面の汚染層や損傷層を除去する効果が乏しく、５０ｎｍより厚い場合は過度な酸化により基板表面が次第に荒れるという問題があり、膜厚は厚すぎても、薄すぎても好ましくない。
【００３３】
上記のように、ゲート絶縁膜が形成される以前の段階において、単結晶炭化珪素基板表層の汚染層および結晶欠陥層を除去することにより、後に熱酸化で形成されるゲート絶縁膜に潜在欠陥が取りこまれる確率が低減するので、この潜在欠陥が急速加熱処理で顕在化する機構で誘発されるゲート絶縁膜の劣化、すなわち、▲１▼ゲート絶縁膜の絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、というコンタクト・アニールを含む実デバイス製造工程で起こる問題を著しく低減することが出来る。
【００３４】
次に、図２（ｂ）では、上記の犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、エピタキシャル層２表面に薄い下部絶縁膜４と厚い上部絶縁膜５からなるフィールド絶縁膜３を成膜する。下部絶縁膜４は、エピタキシャル層２表面を酸素雰囲気でドライ酸化して形成した約１０ｎｍの熱酸化膜、上部絶縁膜５は熱酸化以外の方法で形成した所望の厚みの絶縁膜、例えば酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ２膜などを使用することができる。下部絶縁膜４の熱酸化はドライ酸化に限定されるものではなく、ウエット酸化や他の酸化ガスを用いた熱酸化でもよい。下部絶縁膜４の厚みは、前述の犠牲酸化と同様な理由で、５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。なお、エピタキシャル層２表面に熱酸化膜の下部絶縁膜４を成長させてから、上部絶縁膜５を成膜してもよいし、逆に、上部絶縁膜５を成膜してから熱酸化して、エピタキシャル層２と上部絶縁膜５の間に下部絶縁膜４（熱酸化膜）を形成してもよい。ただし、後者の工順を取ることができるのは、上部絶縁膜５が酸素透過性の膜である場合に限られる。
【００３５】
また、図２（ｂ）中の１０１は下部絶縁膜４を形成するときＳｉＣ基板１の裏面に自動的に形成される第１の一過性の熱酸化膜であるが、無意味なものではなく、工程（ａ）で生じた基板裏面の相当深い研削損傷層を効果的に取り除く作用を有している。文献によれば６Ｈ−ＳｉＣ基板のＣ終端面（裏面）にはＳｉ終端面の約１０倍の速度で酸化が進むと報告されている。
なお、過度に基板表面を酸化すると、具体的には数１０ｎｍ以上連続酸化すると、基板表面が荒れて、荒れた表面に形成したゲート絶縁膜が劣化し、甚だしい場合は、犠牲酸化しない場合より絶縁破壊電圧やリーク電流特性が悪化することさえある。しかし、上記のようにフィールド絶縁膜３を熱酸化で形成した薄い下部酸化膜４とその他の方法で形成した厚い上部酸化膜５とで構成することにより、フィールド絶縁膜３のゲート開口部には荒れのない極めて平坦でかつ汚染や欠陥の少ない結晶表面が形成されるので、▲１▼ゲート絶縁膜の絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、という問題を解決することができる。
【００３６】
次に、図２（ｃ）では、基板の表面にフォトレジストを塗布し、露光し、現像し、基板を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）に浸漬してウエットエッチングすることで、フィールド絶縁膜３の所定の位置にゲート開口部６を形成する。微細な開口部６を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング等のドライ・エッチングを用いることができるが、この場合、最初にドライ・エッチングを行い、フィールド絶縁膜３を数１００ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。ゲート開口部６を最後までドライエッチングで貫通させると、ＳｉＣ表面がプラズマ損傷で荒れたり、ドライ・エッチング反応で生成したハイドロ・カーボンが底部に付着したりして、つぎの工程で形成するゲート絶縁膜の特性劣化の要因となるからである。
上記のようにゲート領域の開口エッチングが済んだら、フォトレジストを剥離する。前記工程（ｂ）で基板裏面の損傷層を取り込んだ第１の一過性の熱酸化膜１０１はここで消失する。
【００３７】
次に、図２（ｄ）では、レジスト残滓で汚れた基板を再び、途中にフッ酸処理を含まないＲＣＡ洗浄などで十分洗浄するとともに、洗浄の最終段階において、このＲＣＡ洗浄でゲート開口部表面に生成した化学的酸化膜を除去するために緩衝フッ酸溶液に５秒〜１０秒間浸し、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥する。化学的酸化膜は極めて低品質であるばかりでなく、不均一な膜でもあるので、次の熱酸化膜の均一成長に悪影響を与えるため、化学的酸化膜の除去は省くことができない。
【００３８】
次に、乾燥した基板を直ちに熱酸化して、ゲート開口部６のエピタキシャル層２表面に所望の厚み（例えばここでは４０ｎｍ厚）のゲート絶縁膜７を成長させる。ゲート酸化の条件としては、これに限定されるわけではないが、例えば、温度１１００℃でのドライ酸化がよい。ここでコンタクト・アニール等の急速熱処理に十分耐えられるゲート絶縁膜７を実現するための重要な注意点は、熱酸化温度は後続の全ての工程のどの熱処理温度よりも高く設定するということである。本実施の形態では、後に、裏面電極の低抵抗のオーミック接触を実現するために、１０００℃の急速加熱処理を実施するので、１１００℃という酸化温度が選ばれた。素子によっては表面荒れが著しくなる５０ｎｍ以上のゲート絶縁膜にしたい場合がある。この場合はＳｉＣの熱酸化膜の上に他の成膜手段で形成した絶縁膜（例えば、ＣＶＤ−ＳｉＯ２膜）を積層し、所望の厚みにする。
【００３９】
なお、図２（ｄ）において、１０２は熱酸化でゲート絶縁膜を形成するときに基板裏面に自動的に生成される比較的厚い第２の一過性の熱酸化膜であるが、前述の第１の一過性の熱酸化膜１０１と同様に研削損傷層を取り除く効果のほかに、後記工程（ｅ）で説明する裏面の多結晶シリコン除去のドライエッチングダメージから基板裏面を保護する重要な機能がある。この酸化膜保護がないと、基板裏面の結晶性が乱れて、後記の工程（ｆ）で形成する裏面電極１０のオーミック特性が低下するという問題が起こる。
【００４０】
次に、図３（ｅ）では、直ちに基板全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で、厚み３００〜４００ｎｍの多結晶シリコン膜を成膜した後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にＰを添加し、導電性を付与する。
つづいて、基板表面にフォトレジストを塗布して、フォトリソグラフィおよび、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、多結晶シリコンのゲート電極８を形成する。
【００４１】
次に、ＲＩＥエッチングに使用したレジストを完全に除去した後、再び基板表面全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護しながら、ＣＦ４とＯ２をエッチャントとしたドライエッチングを行い、裏面側に堆積した多結晶シリコンを完全に除去する。ドライエッチングでは基板は加速イオンが飛び交う環境に置かれるので、イオン衝撃によるダメージや帯電が起きやすく、これによるゲート絶縁膜７の劣化を防止するために、レジスト材による表面保護は欠かしてはならない重要な注意点である。
【００４２】
表面保護のレジスト材を剥離し、基板を再びＲＣＡ洗浄し、清浄化したところで、基板表面の多結晶シリコンのゲート電極８およびフィールド絶縁膜３の上部に層間絶縁膜９を堆積する。この層間絶縁膜９としては、シランと酸素を原料とした常圧ＣＶＤ法で形成した約１μｍ厚のＳｉＯ２膜、あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適しているが、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、ＳｉＮなど他の材料でも構わない。その後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分間の穏やかな熱処理を行い、層間絶縁膜９を高密度化する。この時の熱処理温度はゲート酸化温度１１００℃よりも低い温度、例えば、９００℃〜１０００℃の範囲で適宜選ばれる。
【００４３】
次に、図３（ｆ）では、再び表面のゲート電極８やフィールド絶縁膜３を保護するために、基板表面にフォトレジストを塗布して、十分にポストベークを行い、レジストの揮発性成分を完全に蒸発させてから、基板を緩衝フッ酸溶液に浸漬し、裏面に残っている第２の一過性熱酸化膜１０２を完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したＳｉＣ基板１裏面のＣ終端面はダメージや汚染の少ないクリーンな面である。
【００４４】
超純水で濡れた基板を乾燥させるやいなや、直ちに高真空に維持された蒸着装置の中に短時間で据え付け、基板裏面に所望の裏面電極材料を蒸着する。裏面電極材料としては、例えば、５０ｎｍ厚のＮｉ膜がある。なお、基板側面に電極材料が付着するおそれがある場合には、周辺部をシャドーマスクを使用して外縁部を隠蔽して蒸着を行う。図３（ｆ）はシャドーマスクを使用して裏面電極を蒸着した例である。
【００４５】
次に、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度Ａｒ雰囲気で１０００℃、２分間の裏面コンタクト・アニールを実施する。この熱処理によって、Ｎｉ膜は低抵抗のＳｉＣ基板１と合金化し、少なくとも接触抵抗１０−６Ωｃｍ２台を示す極めて低抵抗のオーミック接触の裏面電極１０が出来る。なお、裏面コンタクト・アニールの温度は、ゲート絶縁膜７を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属（例えばＮｉ）とのコンタクト・アニールに十分な温度（少なくとも９００℃）に設定する。
上記の急速加熱処理に際しては、基板全体、つまり多結晶シリコンのゲート電極８でゲート絶縁膜７を全面被覆した構造を有する「ゲート電極−ゲート絶縁膜−ＳｉＣ」のＭＯＳ構造体全体も同時に加熱される。
【００４６】
次に、図３（ｇ）では、裏面電極１０を形成した後、基板表面にフォトレジストを塗布し、露光装置で露光・現像して、層間絶縁膜９開口部をエッチングで設けるためのレジストマスクを形成する。つづいて、基板裏面にフォトレジストを塗布して、このレジストを十分乾燥させてから、緩衝フッ酸溶液を用いてエッチングして層間絶縁膜９にゲート電極結線開口部１１を開ける。裏面のレジストは裏面電極１０が緩衝フッ酸溶液に溶出して、消失したり変質したり、あるいは、裏面から溶出したり剥落した電極材料が表面に付着するのを防止する役割を担っている。
【００４７】
次に、図３（ｈ）では、開口エッチングが終了したら、レジストマスクと裏面電極保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに、高真空に維持されたマグネトロンスパッタリング装置の中に短時間で据え付け、基板の層間絶縁膜９の上部全面に所望の配線材料、例えば１μｍ厚のＡｌを蒸着する。
【００４８】
その後、Ａｌ膜を成膜した基板表面にフォトレジストを塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、再度、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いて表面のＡｌ膜をパターン化し、配線１２を形成する。
なお、裏面のレジストは裏面電極１０がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、裏面電極１０にこのおそれがない場合やＡｌ膜をＲＩＥ（ドライ）でエッチングするときには、省略することができる。
【００４９】
また、上記のようにＡｌ等の金属配線１２を、コンタクト・アニールの加熱処理が行われた後に形成することにより、加熱処理時の熱や熱衝撃によって、▲１▼金属配線が層間絶縁膜から剥離する、▲２▼金属配線１２が層間絶縁膜９やその下のゲート絶縁膜７を劣化（つまり、還元、金属元素の拡散、応力の発生）させる、▲３▼金属配線１２が溶融して溢れ出しチップ内の回路を短絡させる、等の問題を回避することが出来る。
【００５０】
最後にレジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させることにより、図１に示した本発明に係る「ゲート電極−ゲート絶縁膜−半導体ＳｉＣ（ＭＯＳ）構造」を有するＭＯＳキャパシタが完成する。
【００５１】
上記のように、本実施の形態においては、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極（裏面電極１０）として、ゲート絶縁膜７が単結晶炭化珪素基板（エピタキシャル層２）とフィールド絶縁膜３とゲート電極８とによって全周囲を囲まれた後に、ゲート絶縁膜７を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属（Ｎｉ）とのコンタクト・アニールに十分な温度（９００℃以上）で加熱処理を施された金属電極を用いる構成としたことにより、加熱処理時には、ゲート絶縁膜が熱的に安定な（反応しない、拡散しない）ゲート電極（多結晶シリコン）、ＳｉＯ２、ＳｉＣに上下左右から完全に取り囲まれるため、急速加熱処理装置の内壁やＳｉＣ基板自身のコンタクトから飛来してゲート絶縁膜７に付着した金属物質が高温処理でゲート絶縁膜７に侵入するという弊害と、急速加熱処理が８００℃以上の高真空中で行われる場合にＳｉＯ２ゲート絶縁膜が不均一に分解して変質するという弊害と、を極めて効果的に防止することができる。また、ゲート絶縁膜を熱酸化で形成する際の温度をコンタクト・アニールの温度よりも高くしていることにより、急速加熱処理でゲート絶縁膜に生じる収縮に伴う熱ストレスを、穏やかな熱処理条件で事前に開放することができる。そのため、下記図４、図５で詳述するように、急速高温加熱処理による熱ストレス起因で生じるゲート絶縁膜の劣化を解決することができる、という効果が得られる。
また、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施しているので、単結晶炭化珪素と金属電極との接触は、接触抵抗が１０−６Ωｃｍ２台を示す極めて低抵抗のオーミック接触が得られている。
【００５２】
図４は、このようにして作製したＭＯＳキャパシタのうち、任意の１１個について計測した電流−電圧特性図である。なお、試料としたＭＯＳキャパシタは、ゲート電極の面積（開口部）が３．１４×１０−４ｃｍ２、ゲート絶縁膜の厚みは４５ｎｍであった。
【００５３】
図４から明らかなとおり、試験したＭＯＳキャパシタは全個がほぼ同じ電流―電圧特性を示している。この電流−電圧特性はＦｏｗｌｅｒ−Ｎｏｒｔｈｅｉｍ伝導として知られている薄い酸化膜本来の真因性の特性であり、劣化を示唆するリーク性の伝導は観察されない。また、絶縁破壊電圧はどれも４５Ｖ（電界強度では１０ＭＶ／ｃｍ）以上と優れた値を与えている。
【００５４】
図４と前記図１４の特性を比較すれば明らかなように、本発明に基づくＭＯＳキャパシタのゲート絶縁膜のリーク電流ならびに絶縁破壊電圧は、前記図１４に示した従来技術の急速加熱処理を施したそれら（ｗｉｔｈ  ＲＴＡ）より、格段に改善されている。
【００５５】
また、図５は、本発明にかかる上記ＭＯＳキャパシタの高周波Ｃ−Ｖ特性図である。前記図１５に示した従来技術では、急速加熱処理の結果、フラットバンド電圧が正方向に大きくシフトし、少なくとも１５Ｖ以上になることが指摘されているが、同様の急速加熱処理を施した本ＭＯＳキャパシタにおいては２Ｖ弱の値であり、これもまた大きく減少していることがわかる。このフラットバンド電圧の低下（改善）は、酸化膜界面の有効電荷密度Ｑｅｆｆ［／ｃｍ２］に換算して、Ｑｅｆｆの一桁の減少に相当する大きな改善である。
【００５６】
以上の説明から明らかなとおり、前記の従来技術においてコンタクト・アニールなどの急速高温加熱処理（例えば１分間で１０００℃）を施すと、▲１▼本来４０Ｖくらいあるべきゲート絶縁膜の耐圧（＝絶縁破壊電圧）が１／８の５Ｖ以下に急落する（図１４上グラフ）、▲２▼ゲート絶縁膜のリーク電流が著しく増大する（同グラフ）、▲３▼フラットバンド電圧が通常の０Ｖ付近から１５Ｖ以上正方向にシフトする（図１５）、という問題があったが、本発明による「ゲート電極−ゲート絶縁膜−半導体ＳｉＣ（ＭＯＳ）構造体」およびその製造方法では、上記の問題が全て解決されている。
【００５７】
また、本実施の形態では、Ａｒ雰囲気で１０００℃で２分間のコンタクト・アニールを加えている。この熱処理条件および接触の形成方法は、ｎ＋ＳｉＣに低抵抗オーミック接触を実現する最適な製造方法である。したがって、本実施の形態においては、ＳｉＣ基板裏面に極めて低抵抗のオーミック接触が得られる。言いかえると、本発明は前記▲１▼〜▲３▼の問題を接触抵抗の増大を招くことなく、解決しているといえる。
【００５８】
これに加えて、着目すべき重要な点は、本実施の形態はコンタクト・アニールのみならず、実デバイズにおいてゲート絶縁膜がよく経験する上述したその他のすべての熱工程、例えば、多結晶シリコン膜の成膜、同膜へのリン不純物添加ドライブイン、層間絶縁膜の堆積、同膜の高密度化熱処理に対しても、問題▲１▼〜▲３▼を解決している、ということである。
【００５９】
さらに、図１４のＩ−Ｖ特性（下のグラフ）見ると、従来技術では、急速加熱処理をしていないゲート絶縁膜であっても、最大でも４０Ｖ程度であり、また、低電圧で破壊するものや高いリーク電流を示す不良が相当数含まれていることがわかる。これに比べて、本実施の形態のゲート絶縁膜の絶縁破壊電圧はすべてが４０Ｖ以上と高く、最もよいものは５４Ｖをも越えるものが得られている。また、リーク電流はどれも小さく、真因性の電流である。このように、本発明による炭化珪素半導体装置（ゲート電極−ゲート絶縁膜−半導体ＳｉＣ構造体）およびその製造方法は、従来技術のゲート絶縁膜に比べて良好な特性を示し、ゲート絶縁膜形成後の熱処理やドライエッチングを含むデバイス製造工程を経ても、その良好な特性を最後まで維持できる、という優れた効果を有している。
【００６０】
（第２の実施の形態）
本発明の第２の実施の形態は、例えば特開平１０−３０８５１０号公報に開示されているようなｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴに、良好なゲート絶縁膜特性ならびにＭＯＳ界面特性を実現するために、本発明を適用した例である。
図６はパワーＭＯＳＦＥＴの要部断面図である。
図６において、２１は高不純物濃度（窒素＞１×１０−１９／ｃｍ３）のｎ＋型ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍで、窒素を４×１０−１５／ｃｍ３添加した第１のｎ−エピタキシャル層２２をホモエピタキシャル成長させている。このＳｉＣ基板２１としては、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。
【００６１】
第１のｎ−エピタキシャル層２２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ−ベース領域２３ａおよび２３ｂが離間して形成されている。また、ｐ−ベース領域２３ａ、２３ｂの表層部所定領域には、ｐ−ベース領域よりも浅いｎ＋ソース領域２４ａ、２４ｂが形成されている。さらに、ｎ＋型ソース領域２４ａと２４ｂに接し、第１のｎ−エピタキシャル層２２とｐ−ベース領域２３ａ、２３ｂの表層には第２のｎ−エピタキシャル層素片２５が延設されている。この第２のｎ−エピタキシャル層素片２５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。このｎ−エピタキシャル層素片２５の不純物濃度は、１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３の間の低濃度であり、かつ、ｐ−ベース領域２３ａ、２３ｂの不純物濃度以下であるものとする。また、ｐ−ベース領域２３ａ、２３ｂ、ｎ＋ソース領域２４ａ、２４ｂの上部には凹部３６ａ、３６ｂが形成されている。
【００６２】
第２のｎ−エピタキシャル層素片２５およびこの外縁部を除くｐ−ベース領域２３ａ、２３ｂ、ｎ＋ソース領域２４ａ、２４ｂの上部には厚み数１００ｎｍ以上のフィールド絶縁膜２６が配設されている。このフィールド絶縁膜２６はＳｉＣ基板２１の表面を熱酸化して形成した薄い下部絶縁膜２７の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜２８を積層した構造になっている。また、２９はフィールド絶縁膜２６に開けられたゲート開口部、３０はゲート開口部底面に形成されたゲート絶縁膜である。このゲート絶縁膜３０は成膜中あるいは成膜後に酸素原子を含む酸化ガス中に直接さらして、熱処理された膜であることを要する。
ゲート絶縁膜３０の上には、ゲート開口部２９を完全に被覆し、かつ、一部がフィールド絶縁膜２６上に延伸するように配置された多結晶シリコンのゲート電極３１が設けられている。このゲート電極３１およびフィールド絶縁膜２６の上には層間絶縁膜３２が成膜されている。
【００６３】
３３ａ、３３ｂは、フィールド絶縁膜２６および層間絶縁膜３２に開けられ、ソース／ベース領域に貫通するソース開口部である。ソース開口部３３ａ、３３ｂはの底部にはソース電極３４ａ、３４ｂがある。このソース電極３４ａ、３４ｂはＮｉなどの接触金属を配設した後、急速高温過熱処理（例えば２分間で１０００℃）でＳｉＣ（ソース層およびベース層）と合金化させることによって形成する。また、３５は配線であり、ソース開口部３３ａ、３３ｂを介してソース電極３４ａ、３４ｂを同一基板上の他の回路要素や外部回路に接続する。
【００６４】
なお、この図には表示されてないが、多結晶シリコンのゲート電極３１の延伸部分上部の層間絶縁膜３２には、ゲート電極開口部が開けられていて、ゲート電極開口部底部のゲート電極上にも多結晶シリコンと合金化したＮｉからなる接点電極が置かれている。この接点電極とゲート電極開口部を介してゲート電極３１と同一基板上の他の回路要素や外部回路に接続するための第２の配線（図示せず）が層間絶縁膜３２に載置されている。
【００６５】
一方、ＳｉＣ基板２１の裏面の３７は、基板周縁を残してほぼ全域に配置したドレイン電極である。このドレイン電極３７は、Ｎｉなどの接触金属を基板裏に蒸着した後、急速過熱処理でＳｉＣ２１と合金化させることによって形成する。なお、接触金属がＳｉＣ基板２１側面に付着するおそれがない場合には、接触金属を基板の裏面全面に配設するようにしてもよい。
【００６６】
次に、本発明を適用したプレーナ型パワーＭＯＳＦＥＴの製造方法を説明する。図７〜図１０は上記製造方法の工程を示す断面図である。
まず、図７（ａ）では、ｎ＋ＳｉＣ基板２１に第１のｎ−エピタキシャル層２２、ｐ−ベース領域２３ａおよび２３ｂ、ｎ＋ソース領域２４ａ、２４ｂ、第２のｎ−エピタキシャル層素片２５、基板凹部３６ａ、３６ｂを形成する。なお、第１、第２のｎ−エピタキシャル層の成長に伴って形成されるＳｉＣ基板２１裏面の低品質のエピタキシャル層は前記第１の実施の形態で説明した手順で取り除かれているものとする。なお、以下の説明において、特に断らない場合は、ＳｉＣ基板２１にエピタキシャル層２２やその他の膜や電極が形成されたものを基板と呼んでいる。
【００６７】
次に、図７（ｂ）では、ＲＣＡ洗浄などで十分洗浄した基板をドライ酸素雰囲気で熱酸化して基板表面並びに裏面に熱酸化膜を成長し、緩衝フッ酸溶液を用いて直ちに取り除く。この時、すでに述べた理由により、熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、基板表面に薄い下部絶縁膜２７と厚い上部絶縁膜２８からなるフィールド絶縁膜２６を成膜する。下部絶縁膜２７は、基板表面を酸素雰囲気でドライ酸化して形成した約１０ｎｍの熱酸化膜であり、上部絶縁膜２８は熱酸化以外の方法で形成した所望の厚みの絶縁膜、たとえば、酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ２膜などを使用することができる。下部絶縁膜２７の厚みは、５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。下部絶縁膜２７の熱酸化はドライ酸化に限定されるものではなく、ウエット酸化や他の酸化ガスを用いた熱酸化でもよい。また、基板表面に下部絶縁膜２７を成長させてから、上部絶縁膜２８を成膜してもよいし、逆に、上部絶縁膜２８を成膜してから熱酸化して、基板と上部絶縁膜２８との間に下部絶縁膜（熱酸化膜）２７を形成してもよい。なお、図中１０１は下部絶縁膜２７を形成する際に基板裏面に自動的に形成される第１の一過性熱酸化膜である。この一過性熱酸化膜１０１は、工程（ａ）で生じた基板裏面の相当深い研削損傷層を効果的に取り除く効果がある。
【００６８】
次に、図７（ｃ）では、基板表面にフォトレジストを塗布し、露光し、現像し、基板を緩衝フッ酸溶液に浸漬してウエットエッチングすることで、フィールド絶縁膜２６の所定の位置にゲート開口部２９を形成する。第１の一過性熱酸化膜１０１はここで消失する。また、微細なゲート開口部２９を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることもできるが、この場合には、最初にドライ・エッチングを行い、フィールド絶縁膜を数１００ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。エッチングが終了したらフォトレジストを剥離する。
【００６９】
次に、図８（ｄ）では、レジスト残滓で汚れた基板を再びＲＣＡ洗浄などで十分洗浄するとともに、洗浄の最終段階において、ＲＣＡ洗浄で開口部表面に生成した化学的酸化膜を除去するために緩衝フッ酸溶液に５秒〜１０秒間浸し、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥する。
乾燥した基板は直ちに熱酸化して、ゲート開口部２９の基板表面に所望の厚み（たとえばここでは４０ｎｍ厚）のゲート絶縁膜３０を成長させる。ゲート酸化の条件としては、これに限定されるわけではないが、たとえば、温度１１００℃でのドライ酸化がよい。ここでコンタクト・アニールのような急速高温加熱処理に耐えられるゲート絶縁膜３０を実現するための重要なポイントは、熱酸化温度は後続の全ての工程のどの熱処理温度よりも高く設定するということである。本実施の形態では、後に、裏面のドレイン電極３７のオーミック接触を実現するために、１０００℃の急速加熱処理を実施するので、１１００℃という酸化温度が選ばれた。なお、素子によっては表面荒れが著しくなる５０ｎｍ以上のゲート絶縁膜３０にしたい場合がある。この場合はＳｉＣの熱酸化膜の上に他の成膜手段で形成した絶縁膜（たとえば、ＣＶＤ−ＳｉＯ２膜）を積層し、所望の厚みにする。また、１０２は熱酸化でゲート絶縁膜を形成するときに基板裏面に自動的に生成される比較的厚い第２の一過性熱酸化膜である。
【００７０】
次に、図８（ｅ）では、ゲート絶縁膜３０を形成し終ったら直ちに基板の表面および裏面全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍの多結晶シリコン膜１０３を成膜し、その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にＰ（リン）を添加し、導電性を付与する。
つづいて、基板表面にフォトレジストを塗布して、フォトリソグラフィと、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、ゲート電極３１を形成する。
【００７１】
次に、図８（ｆ）では、ＲＩＥエッチングに使用したレジストを完全に除去した後、基板をＲＣＡ洗浄し、清浄化したところで、基板表面のゲート電極３１およびフィールド絶縁膜２６の上部に層間絶縁膜３２を堆積する。この層間絶縁膜３２としては、シランと酸素を原料とした常圧ＣＶＤ法で形成した約１μｍ厚のＳｉＯ２膜あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）などが適しているが、これに限定されるものではい。この後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分間の穏やかな熱処理を行い、層間絶縁膜３２を高密度化する。この時の熱処理温度は９００℃〜１０００℃の範囲で適宜選ばれる。
【００７２】
次に、図９（ｇ）では、基板の表面にフォトレジストを塗布し、露光し、現像し、基板を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）に浸漬してウエットエッチングすることで、層間絶縁膜３２およびフィールド絶縁膜２６の所定の位置にソース開口部３３ａ、３３ｂとゲート電極開口部（図示せず）を形成する。ゲート電極開口部の上部には層間絶縁膜３２のみしかないので、フィールド絶縁膜２６も存在するソース開口部に比べて早目に貫通するが、下には緩衝フッ酸溶液に侵されない多結晶シリコンのゲート電極３１があるので、エッチングは多結晶シリコンに到達した時点で自動的に停止する。微細な開口部を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング等のドライ・エッチングを用いることができるが、この場合、最初にドライ・エッチングを行い、ソース開口部３３ａ、３３ｂ上のフィールド絶縁膜を数１００ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。
【００７３】
エッチングが終了したら、基板を十分濯いで乾燥させ、直ちに、エッチングマスクとしてのフォトレジストが付いたままの基板を高真空に維持された蒸着機に設置して、基板表面に接触金属１０４、たとえば、５０ｎｍ厚のＮｉを全面蒸着する。開口エッチングと接触金属の蒸着との間の放置時間はソース電極の接触抵抗の大小を左右する極めて重要な因子である。この時間が長いと、開口部のＳｉＣ表面に自然酸化膜が生成されたり、ハイドロ・カーボンが再付着したりして、これが原因となって後述の合金層の均一形成が妨げられ、接触抵抗を大幅に増加させたり、ばらつかせたりする。したがって開口部エッチング後は可能な限り早く接触金属１０４を被着させる必要がある。
蒸着が終了したら、基板を専用のフォトレジストストリッパに浸漬し、基板表面に残されているフォトレジストを完全に除去する。それにより、フォトレジストの上に被着した接触金属１０４も同時に除かれ、ソース開口部３３ａ、３３ｂ上およびゲート電極開口部の底面にのみ接触金属１０４を残した基板構造ができあがる。
【００７４】
次に、図９（ｈ）では、基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布して、一旦緩衝フッ酸溶液に浸漬し、裏面側の多結晶シリコン膜１０３の上に形成されたＳｉＯ２膜を除く。つづいて、裏面側多結晶シリコン膜１０３を、ＣＦ４とＯ２を用いたドライエッチングで、完全に除去する。ドライエッチング中に起きるおそれのあるプラズマダメージや帯電から接触金属１０４とゲート絶縁膜の劣化を防止するために、レジストによる表面保護工程は必ず必要である。
【００７５】
次に、基板を緩衝フッ酸に浸して多結晶シリコン膜１０３の内側に形成されていた第２の一過性熱酸化膜１０２を落して、基板裏面に清浄な結晶面を露出させる。そして緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面に所望の裏面接触金属１０５を蒸着する。この裏面接触金属１０５（裏面電極）の材料としては、たとえば、５０ｎｍ厚のＮｉ膜がある。なお、基板側面に電極材料が付着するおそれがある場合には、周辺部をシャドーマスクを使用して外縁部を隠蔽して蒸着を行う。図９（ｈ）はシャドーマスクを使用して裏面電極を蒸着した例を示している。
【００７６】
次に、図９（ｉ）では、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速高温加熱処理（コンタクト・アニール）を実施する。この熱処理によって、ソース開口部３３ａ、３３ｂ、ゲート電極開口部（図示せず）ならびに裏面の接触金属１０４、１０５（Ｎｉ膜）は、それぞれｎ＋ソース領域のＳｉＣ、ｎ＋多結晶シリコン、ｎ＋ＳｉＣ裏面と同時に合金化し、極めて低抵抗を示すソース電極３４ａ、３４ｂ、ゲート電極接触（図示せず）、ドレイン電極３７を形成する。このとき、ゲート絶縁膜３０を多結晶シリコンのゲート電極３１で全面被覆したゲート電極−ゲート絶縁膜−半導体ＳｉＣ（ＭＯＳ）の構造体全体も同時に加熱される。
【００７７】
次に、図１０（ｊ）では、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に速やかに据え付け、基板の層間絶縁膜３２およびソース開口部３３ａ、３３ｂの上部全面に所望の配線材料、たとえばＡｌを１μｍ厚に蒸着する。
この後、Ａｌ膜を成膜させた基板表面にフォトレジストと塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、配線３５を形成する。裏面のレジストはドレイン電極３７がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、このおそれがない場合やＡｌ膜をＲＩＥ（ドライ）でエッチングするときには、省略することができる。
最後にレジストマスクとドレイン電極保護に使用した保護レジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、前記図６に示した本発明のプレーナ型パワーＭＯＳＦＥＴが完成する。
【００７８】
このようにして製作したプレーナ型パワーＭＯＳＦＥＴのゲート絶縁膜のＩ−Ｖ特性および高周波Ｃ−Ｖ特性を評価したところ、それぞれ、前記図４、図５と同等の特性が得られた。なお、この測定の際には、測定に便利なように、ｐ−ベース２３ａとｐ−ベース２３ｂの離間距離を２００μｍと特別に大きくした試料を用いている。
【００７９】
上記のように、プレーナ型パワーＭＯＳＦＥＴに本発明を適用した場合においても、第１実施の形態で説明したＭＯＳキャパシタと同等の効果が得られる。この結果は、両デバイスのゲート開口部周辺の構造とプロセスを対比すると、予期される結果であることが理解できる。
すなわち、図６のｎ＋ソース領域２４ａ、２４ｂ、ｐ−ベース領域２３ａ、２３ｂはｎ型不純物、ｐ型不純物を添加した領域であるが、図６と図７で説明したとおり、その母体はｎ−エピタキシャル層（２５あるいは３７）である。すなわち、本発明による図６のプレーナ型パワーＭＯＳＦＥＴのゲート開口部（外縁部を含む）の断面構造は、前記第１実施形態にかかるＭＯＳキャパシタのゲート開口部（外縁部を含む）の断面構造と異なるところがない。
【００８０】
また、プレーナ型パワーＭＯＳＦＥＴの製造プロセスと前記ＭＯＳキャパシタの製造プロセスを比較すると、ゲート絶縁膜を形成してから層間絶縁膜を形成するまので工程は全く同じである。その後の工程もＭＯＳＦＥＴではソース接触金属（Ｎｉ）１０４およびゲート電極の接触金属（図示せず）をソース開口部３３ａ、３３ｂ底とゲート電極開口部底に同時形成する工程が挿入されてはいるが、この工程は室温でのプロセスなので、高温での熱処理履歴という観点から比較すると、両者は同じである。
【００８１】
さらに、本発明第２の実施の形態は、第１実施の形態と共通する効果を有するのに加えて、従来のプレーナ型を含めたＳｉＣ縦型ＭＯＳＦＥＴ固有の以下の問題点を解決できるので説明する。
図１６は特開平１０−３０８５１０号公報で開示されているＳｉＣを用いた典型的なパワーＭＯＳＦＥＴの模式的要部断面図である。構造を簡単に説明すると、１’はｎ＋型六方晶系炭化珪素半導体基板で上面を主表面１ａ’とし、主表面の反対面である下面を裏面１ｂ’としている。このｎ＋型炭化珪素半導体基板１’の主表面１ａ’上に、基板１’よりも低いドーパント濃度を有するｎ−型炭化珪素エピタキシャル層２’が積層されている。ｎ−型炭化珪素エピタキシャル層２’の表層部における所定領域には、所定深さを有するｐ−型炭化珪素ベース領域３ａ’およびｐ−型炭化珪素ベース領域３ｂ’が離間して形成されている。また、ｐ−型炭化珪素ベース領域３ａ’の表層部における所定領域には、ベース領域３ａ’よりも浅いｎ＋型ソース領域４ａ’が、また、ｐ−型炭化珪素ベース領域３ｂ’の表層部における所定領域には、ベース領域３ｂ’よりも浅いｎ＋型ソース領域４ｂ’が形成されている。さらに、ｎ＋型ソース領域４ａ’とｎ＋型ソース領域４ｂ’との間におけるｎ−型炭化珪素エピタキシャル層２’およびｐ−型炭化珪素ベース領域３ａ’、３ｂ’の表面部にはｎ−型ＳｉＣ層５’が延設されている。つまり、ベース領域３ａ’、３ｂ’の表面部においてソース領域４ａ’、４ｂ’とｎ−型炭化珪素エピタキシャル層２’とを繋ぐようにｎ−型ＳｉＣ層５’が配置されている。また、ｐ−型炭化珪素ベース領域３ａ’、３ｂ’、ｎ＋型ソース領域４ａ’、４ｂ’の表面部には凹部６ａ’、６ｂ’が形成されている。表面チャネルエピタキシャル層５’の上面およびｎ＋型ソース領域４ａ’、４ｂ’の上面にはゲート絶縁膜（シリコン酸化膜）７’が形成されている。さらに、ゲート絶縁膜７’の上にはポリシリコンのゲート電極８’が形成されている。ゲート電極８’は絶縁膜９’にて覆われている。絶縁膜９’としてはＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上には内部配線を兼ねるソース電極１０’が形成され、ソース電極１０’はｎ＋型ソース領域４ａ’、４ｂ’およびｐ−型炭化珪素ベース領域３ａ’、３ｂ’と接している。また、ｎ＋型炭化珪素半導体基板１’の裏面１ｂ’には、ドレイン電極層１１’が形成されている。
【００８２】
周知のとおり、パワーＭＯＳＦＥＴのように大電流を制御する素子では、熱損失を小さくするために、できるだけ接触抵抗を低減することが望ましい。たとえば逆方向耐電圧１ｋＶ級素子では、ソース／ドレインの接触抵抗を少なくとも１０−５Ωｃｍ以下に低減する必要がある。この目的に適うソース／ドレインへの接触金属としては、Ｃｒｏｆｔｏｎ等が調査して総合報告（Ｐｈｙｓ．  Ｓｔａｔ．  Ｓｏｌ．、  ２０２、  ｐ．５８１  （１９９７））で論じているように、現在のところＮｉしかない。ところが、接触金属として有望なＮｉを、内部配線を兼ねるソース電極１０として使用すると、Ｎｉが下部のＬＴＯ膜（シリコン酸化膜）９との密着強度が弱いため、ＬＴＯ膜上のＮｉがはがれ、その結果、ＳｉＣ上のＮｉもはがれるという問題が有り、また、コンタクト・アニールを行うと、下部のＬＴＯ膜（シリコン酸化膜）が還元され侵食される、という問題もある。
【００８３】
これに対して、本発明第２実施の形態においては、図６および図９（ｇ）から明らかなように、ソースの接触金属（Ｎｉ）１０４は、シリコン酸化膜＝層間絶縁膜３２の上には形成されない構造をしている上に、コンタクト・アニール等の高温あるいは急激な熱処理は配線３５を積層する前に行う、という２重の予防措置、つまり▲１▼ゲート絶縁膜上に劣化の原因となるＮｉなどの配線を置かない構造、▲２▼急速高温加熱処理をするのは上部に配線を形成する前に行う、という構成を用いているので、上記のような問題は全く起きない。すなわち、本発明第２の実施の形態にかかるＭＯＳＦＥＴは、これら従来のＭＯＳＦＥＴの問題点を解決できるという特別な効果も有している。
【００８４】
また、特開２０００−２００９０７号公報では、図１６（特開平１０−３０８５１０号公報）のＭＯＳＦＥＴに光を照射すると、フラットバンド電圧が正方向に大きくシフトする不良があることを指摘するとともに、これを解決するために表面チャネル層窒素のドーピング濃度を１×１０−１５［／ｃｍ３］以下にする解決策を提案している。しかし、この方法では、ＭＯＳＦＥＴの閾値電圧制御や埋めこみチャネルの形成するイオン注入工程において、イオン注入種（ｎ型ドーパント）としての窒素Ｎを使用することを禁じた等しい措置であり、ＭＯＳＦＥＴの製造技術上重大な制約を科すことになっている。
【００８５】
しかしながら、本発明第２の実施の形態にかかるパワーＭＯＳＦＥＴにおいては、１０−１５［／ｃｍ３］あるいはこれ以上のエピタキシャル層を用いてＭＯＳＦＥＴを構成しても、光照射でフラントバンド電圧が大きくシフトする現象は観察されない。すなわち、本発明第２の実施の形態にかかるパワーＭＯＳＦＥＴの構造およびその製造方法は、図１６の構成のＭＯＳＦＥＴが陥っていた光を照射するとフラットバンド電圧が正方向に大きくシフトするという問題を解決することができるという効果を有するものである。と同時に、本発明第２の実施の形態にかかるパワーＭＯＳＦＥＴの構造およびその製造方法は、特開２０００−２００９０７号公報において、この問題の解決のために科せられたドーパント窒素Ｎ使用の制約をも解き放ち、イオン注入種としての窒素Ｎの使用も可能にするという優れた効果も具有している。
【００８６】
（第３の実施の形態）
本発明の第３の実施の形態は、ｎチャネルタイプのプレーナ型パワーＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｅｒ）に、良好なゲート絶縁膜特性ならびにＭＯＳ界面特性を実現するために、本発明を適用した例である。
図１１はプレーナ型パワーＩＧＢＴの要部断面図である。この構造は前に説明したプレーナ型パワーＭＯＳＦＥＴの構造（図６）と酷似しているが、これは偶然ではない。というのもＩＧＢＴは、ＭＯＳＦＥＴとバイポーラトランジスタとの複合テバイスであり、技術史的には、ｎチャネルＭＯＳＦＥＴのドレイン側ｎ＋基板２１をｐ＋基板４１に換えることで伝導度変調効果を誘起して、第１のｎ−エピ層２２の抵抗成分を激減させることを狙って発明されたデバイスであるからである。
【００８７】
図１１において、４１は低抵抗のｐ＋ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍで、窒素を４×１０−１５／ｃｍ３添加した第１のｎ−エピタキシャル層２２をホモエピタキシャル成長させている。このｐ＋ＳｉＣ基板４１はｐ型不純物としてＡｌが濃度１×１０−１９／ｃｍ３以上添加されており、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。また、ｎ−エピタキシャル層２２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ−ベース領域２３ａおよび２３ｂが離間して形成されている。また、ｐ−ベース領域２３ａ、２３ｂの表層部所定領域には、ｐ−ベース領域よりも浅いｎ＋エミッタ層４４ａ、４４ｂが形成されている。さらに、ｎ＋型エミッタ層４４ａと４４ｂに接し、第１のｎ−エピタキシャル層２２とｐ−ベース領域２３ａ、２３ｂの表層には第２のｎ−エピタキシャル層素片２５が延設されている。この第２のｎ−エピタキシャル層素片２５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。このｎ−エピタキシャル層素片２５の不純物濃度は、１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３の間の低濃度であり、かつ、ｐ−ベース領域２３ａ、２３ｂの不純物濃度以下であるものとする。ｐ−ベース領域２３ａ、２３ｂ、ｎ＋エミッタ層４４ａ、４４ｂの上部には基板凹部３６ａ、３６ｂが形成されている。
【００８８】
第２のｎ−エピタキシャル層素片２５およびこの外縁部を除くｐ−ベース領域２３ａ、２３ｂ、ｎ＋エミッタ層４４ａ、４４ｂの上部には厚み数１００ｎｍ以上のフィールド絶縁膜２６が配設されている。このフィールド絶縁膜２６はｐ＋ＳｉＣ基板４１（正確にはｎ−エピタキシャル層２２）の表面を熱酸化して形成した薄い下部絶縁膜２７の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜２８が積層した構造になっている。
【００８９】
また、２９はフィールド絶縁膜２６に開けられたゲート開口部、３０はゲート開口部底面に形成されたゲート絶縁膜である。このゲート絶縁膜３０は成膜中あるいは成膜後に酸素原子を含む酸化ガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜３０の上には、ゲート開口部２９を完全に被覆し、かつ、一部がフィールド絶縁膜２６上に延伸するように配置された多結晶シリコンのゲート電極３１が設けられている。ゲート電極３１およびフィールド絶縁膜２６の上には層間絶縁膜３２が成膜されている。
【００９０】
また、４３ａ、４３ｂは、フィールド絶縁膜２６および層間絶縁膜３２に開けられ、エミッタ／ベース領域に貫通するエミッタ開口部である。エミッタ開口部４３ａ、４３ｂの底部にはエミッタ電極４４ａ、４４ｂがある。このエミッタ電極４４ａ、４４ｂはＮｉなどの接触金属を配設した後、急速高温過熱処理でＳｉＣと合金化させることによって形成する。
また、３５は配線であり、エミッタ開口部４３ａ、４３ｂを介してエミッタ電極４４ａ、４４ｂを同一基板上の他の回路要素や外部回路に接続する。
【００９１】
なお、この図には表示されてないが、ゲート電極３１の延伸部分上部の層間絶縁膜３２にはゲート電極開口部が開けられていて、ゲート電極開口部底部のゲート電極上にも多結晶シリコンと合金化したＮｉからなる接点電極が置かれている。そして、この接点電極とゲート電極開口部を介してゲート電極３１と同一基板上の他の回路要素や外部回路に接続するための第２の配線（図示せず）が層間絶縁膜３２に載置されている。
【００９２】
一方、ｐ＋ＳＩＣ基板４１の裏面の４７は、基板周縁を残してほぼ全域に配置したコレクタ電極である。このコレクタ電極４７はＴｉとＡｌを、この順に、それぞれ８０ｎｍ厚、３８０ｎｍ厚だけ積層したＴｉ／Ａｌなどの接触金属を基板裏に蒸着した後、急速高温過熱処理でｐ＋ＳｉＣ基板４１と合金化させることによって形成する。
【００９３】
このＩＧＢＴの構造は、図６のＭＯＳＦＥＴの構造と若干違っているように思われるが、本質的に違っているのは、ＳｉＣ基板４１がｐ＋基板であることと、基板裏面のコレクタ電極４７の材料がｐ型基板にオーミック接触が得やすいＴｉ／Ａｌになっていることの２点だけである。なお、エミッタ開口部４３ａ、４３ｂ、エミッタ層４４ａ、４４ｂ、エミッタ電極５４ａ、５４ｂなどはＩＧＢＴがバイポーラ・デバイスであることからここでは便宜的に命名しただけで、これらは図６のソース開口部３３ａ、３３ｂ、ソース領域２４ａ、２４ｂ、ソース電極３４ａ、３４ｂと同じ物である。
【００９４】
次に、図１１に示したプレーナ型パワーＩＧＢＴの製造方法を、図１２と図１３を用いて説明する。
まず、図１２（ａ）では、ｐ＋ＳｉＣ基板４１に第１のｎ−エピタキシャル層２２、ｐ−ベース領域２３ａおよび２３ｂ、ｎ＋エミッタ層４４ａ、４４ｂ、第２のｎ−エピタキシャル層素片２５、基板凹部３６ａ、３６ｂを形成する。ここではＳｉＣ基板４１の伝導型がｐ＋であることに注意を要する。そして第１、第２のｎ−エピタキシャル層の成長で形成されたｐ＋ＳｉＣ基板４１裏面の低品質のエピタキシャル層は前記第１実施の形態で説明した手順で取り除く。なお、以下の説明において、特に断らない場合は、ｐ＋ＳｉＣ基板４１にエピタキシャル層２２やその他の膜や電極が形成されたものを基板と呼んでいる。
【００９５】
次に、前記第２実施の形態の図７（ｂ）〜図９（ｇ）で説明した工程と全く同じ製造工程を実施することにより、エミッタ開口部４３ａ、４３ｂ上およびゲート電極開口部（図中表示せず）の底面にのみ接触金属（Ｎｉ）１０４を残した基板構造が出来上がる。この状態を図１２（ｇ）に示す。
【００９６】
次に、図１２（ｈ）では、基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布して、一旦緩衝フッ酸溶液に浸漬し、裏面側の一過性多結晶シリコン膜１０３の上に形成されたＳｉＯ２膜を除く。つづいて、裏面側の一過性多結晶シリコン膜１０３を、ＣＦ４とＯ２を用いたドライ・エッチングで、完全に除去する。なお、ドライ・エッチング中に起きるおそれのあるプラズマダメージや帯電から接触金属１０４とゲート絶縁膜の劣化を防止するために、レジストによる表面保護工程は必ず必要である。
【００９７】
次に、基板を緩衝フッ酸に浸して一過性多結晶シリコン膜１０３の下部に形成されていた第２の一過性熱酸化膜１０２を落して、ｐ＋ＳｉＣ基板４１裏面に清浄な結晶面を露出させる。そして緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面に所望の裏面接触金属１０６を蒸着する。裏面電極材料としては、たとえば、ＴｉとＡｌをこの順に、それぞれ８０ｎｍ厚、３８０ｎｍ厚だけ積層したＴｉ／Ａｌ膜などを用いることが出来る。なお、基板側面に電極材料が付着するおそれがある場合には、シャドーマスクを使用して外縁部を隠蔽して蒸着を行う。なお、図１２（ｈ）はシャドーマスクを使用して裏面電極を蒸着した例を示している。基板側面に接触金属１０６が付着するおそれがないときは、接触金属１０６を裏面全面に配設するようにしてもよい。
【００９８】
次に、図１３（ｉ）では、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速高温加熱処理（コンタクト・アニール）を実施する。この熱処理によって、エミッタ開口部４３ａ、４３ｂ、ゲート電極開口部（図示せず）の接触金属（Ｎｉ膜）１０４はそれぞれｎ＋エミッタ層のＳｉＣ、ｎ＋多結晶シリコンと合金化し、極めて低抵抗を示すエミッタ電極５４ａ、５４ｂ、ゲート電極接触（図示せず）を形成する。同時に、裏面の接触金属（Ｔｉ／Ａｌ膜）１０６はｐ＋ＳｉＣ基板４１裏面と合金化し、極めて低抵抗を示すコレクタ電極４７が形成される。このとき、ゲート絶縁膜３０を多結晶シリコンのゲート電極３１で全面被覆したゲート電極−ゲート絶縁膜−半導体ＳｉＣ（ＭＯＳ）構造体全体も同時に加熱される。
【００９９】
次に、図１３（ｊ）では、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に速やかに据え付け、基板の層間絶縁膜３２およびエミッタ開口部４３ａ、４３ｂの上部全面に所望の配線材料、たとえばＡｌを１μｍ厚に蒸着する。
【０１００】
この後、Ａｌ膜を成膜した基板表面にフォトレジストを塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、配線３５を形成する。裏面のレジストはコレクタ電極４７がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、このおそれがない場合やＡｌ膜をＲＩＥ（ドライ）でエッチングするときには、省略することができる。
最後にレジストマスクとドレイン電極保護に使用した保護レジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図１１に示した本発明に係るプレーナ型パワーＩＧＢＴが完成する。
本実施の形態においても、その基本構造が同じことから予想されるように、前記第１、第２の実施の形態と同様の効果が得られる。
【０１０１】
（第４の実施の形態）
以下、本発明の第４の実施の形態を、最も簡単なＭＯＳ素子であるＭＯＳキャパシタに適用した場合を例に挙げて説明する。ＭＯＳキャパシタはＳｉＣ集積回路において、可変容量素子などとして使用される。
図１７は本発明を適用したＭＯＳキャパシタの要部断面図である。図１７において、２０１は高不純物濃度（窒素＞１×１０−１９／ｃｍ３）のｎ型の単結晶炭化珪素基板（以下、ＳｉＣ基板と略記する）であり、表面に厚み１０μｍで、窒素を４×１０−１５／ｃｍ３添加したｎ−エピタキシャル層２０２をホモエピタキシャル成長させている。このＳｉＣ基板２０１としては、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ここでｎ−、ｎ＋はｎ型不純物をそれぞれ低濃度に、高濃度に添加したという意味に用いている。ｐ型不純物添加の場合は同様にｐ−、ｐ＋の記号を用いる。
【０１０２】
エピタキシャル層２０２の上には所望の厚み（たとえば４０ｎｍ）のゲート絶縁膜２０３が配設されている。このゲート絶縁膜２０３は成膜中あるいは成膜後に酸素原子を含むガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜２０３の上には、所望の形状・面積の多結晶シリコンのゲート電極２０４が設けられている。ゲート電極２０４の側面及び上面には多結晶シリコンのゲート電極を熱酸化して形成したゲート電極側面絶縁膜２０５及びゲート電極上面絶縁膜２０６がある。ゲート絶縁膜２０３及びゲート電極側面絶縁膜２０５、ゲート電極上面絶縁膜２０６の上には層間絶縁膜２０７が成膜されている。なお、上記の説明ではエピタキシャル層２０２の上に形成した絶縁膜全体をゲート絶縁膜２０３としているが、実際にゲート絶縁膜として動作する部分はゲート電極２０４下のゲート領域に位置する部分のみである。
【０１０３】
また、２０８は裏面電極であり、ＳｉＣ基板２０１の裏面全面に配置されたオーミック電極である。この裏面電極２０８は、ＮｉやＣｏなどの接触金属をＳｉＣ基板２０１の裏に蒸着した後、ゲート絶縁膜２０３の形成温度よりも低い温度の急速過熱処理でＳｉＣ基板２０１と合金化させることによって形成する。
２０９は層間絶縁膜２０７に開口したゲート電極結線開口部、２１０はゲート電極２０４を同一基板上の他の回路要素や外部回路に接続するための配線で、ＡｌやＡｌ−Ｓｉ共晶体などの材料を用いることができる。
【０１０４】
次に、図１７に示したＭＯＳキャパシタの製造方法を説明する。図１８及び図１９は、図１７に示したＭＯＳキャパシタの製造方法を示す断面図である。
まず、図１８（ａ）では、ドナー原子である窒素を１×１０１９／ｃｍ３以上添加した（０００１）面８°ＯＦＦ高濃度ｎ型４Ｈ−ＳｉＣ基板２０１の表面（ここではＳｉ終端面）にシランとプロパンを原料に用いたＣＶＤ法（化学的気相成長法）で、１０１５／ｃｍ３台の高品質ホモ・エピタキシャル層２０２を所定の膜厚（たとえばここでは１０μｍ）だけ成長させ、成長後、ＳｉＣ基板２０１の裏面（ここではＣ終端面）に付着した低品質のホモエピタキシャル膜を機械研削で取り除く。研磨にあたっては、ゲート絶縁膜２０３の電気特性の劣化の一要因となる傷がエピタキシャル層２０２につかないように、表面を厚い（少なくとも１μｍ以上の）ＣＶＤ−ＳｉＯ２膜などで保護することが重要である。裏面研削後、この表面保護膜を緩衝フッ酸溶液など、その材質に適した除去液で取り除く。なお、以下の説明において、特に断らない場合は、ＳｉＣ基板２０１にエピタキシャル層２０２やその他の膜や電極が形成されたものを基板と呼んでいる。
【０１０５】
次に、基板をＲＣＡ洗浄（Ｈ２Ｏ２＋ＮＨ４ＯＨ混合液ＳＣ−１とＨ２Ｏ２＋ＨＣｌ混合液ＳＣ−２を組み合わせ行う伝統的な半導体基板の洗浄法）などで十分洗浄した後、ドライ酸素雰囲気で熱酸化してエピタキシャル層２０２の表面並びに基板裏面に熱酸化膜を成長させ、緩衝フッ酸溶液に浸漬して成長させ、熱酸化膜を完全に取り除き、緩衝フッ酸溶液を超純水で十分すすぎ落としてから、乾燥させる。この時、エピタキシャル層２０２の表面に薄い酸化膜が成長するように酸化条件を設定する。上記熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。５ｎｍより薄い場合は基板表面の汚染層や損傷層を除去する効果が乏しく、５０ｎｍより厚い場合は過度な酸化により基板表面が次第に荒れるという問題があり、膜厚は厚すぎても、薄すぎても好ましくない。
【０１０６】
上記のように、ゲート酸化膜が形成される以前の段階において、単結晶ＳｉＣ基板表層の汚染層および結晶欠陥層を除去することにより、後に熱酸化で形成されるゲート絶縁膜に潜在欠陥が取りこまれる確率は低減するので、この潜在欠陥が急速加熱を含む高温加熱処理で顕在化する機構で誘発されるゲート絶縁膜の劣化、すなわち、▲１▼ゲート絶縁膜の絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、という問題を効果的に低減することができる。
また、上記熱酸化の際に生じる裏面の熱酸化膜は無意味なものではなく、図１８（ａ）に示した工程における基板裏面研削で誘起した基板裏面の相当深い損傷層を効果的に取り除く作用を有している。文献によれば６Ｈ−ＳｉＣ基板のＣ終端面（裏面）にはＳｉ終端面の約１０倍の速度で酸化が進むと報告されている。
【０１０７】
次に、図１８（ｂ）では、乾燥した基板を直ちに熱酸化して、エピタキシャル層２０２表面に所望の厚み（たとえばここでは４０ｎｍ厚）のゲート絶縁膜２０３を成長させる。ゲート酸化の条件としては、これに限定されるわけではないが、温度１１００℃でのドライ酸化などがよい。コンタクト・アニール等の急速熱処理に耐えられるゲート絶縁膜を実現するための本工程の重要な注意点は、熱酸化温度は後続の全ての工程のどの熱処理温度よりも高く設定するということである。本実施の形態では、後に、裏面電極の低抵抗のオーミック接触を実現するために、１０００℃の急速加熱処理を実施するので、１１００℃という酸化温度が選ばれた。なお、基板の表面荒れが著しくなる５０ｎｍ以上のゲート絶縁膜にしたい場合には、ＳｉＣの熱酸化膜の上に他の成膜手段で形成した絶縁膜（たとえば、ＣＶＤ−ＳｉＯ２膜）を積層し、所望の厚みにする。
【０１０８】
また、３０１は熱酸化でゲート絶縁膜を形成するときに基板裏面に自動的に生成される比較的厚い一過性の熱酸化膜であるが、前述の一過性の熱酸化膜同様に研削損傷層を取り除く効果のほかに、後記の工程（ｃ）で説明する裏面の多結晶シリコンを除去する時のドライエッチング損傷から基板裏面を保護する重要な機能がある。この酸化膜保護が無いと、基板裏面の結晶性が乱れて、図１９（ｅ）の工程で形成する裏面電極２０８の接触抵抗が増大したり、表面平坦性が低下するという問題が起こる。
【０１０９】
次に、図１８（ｃ）では、直ちに基板表裏全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で、厚み３００〜４００ｎｍの多結晶シリコン膜を成膜した後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で上記多結晶シリコン膜に不純物Ｐを縮退するまで添加し、導電性を付与する。つづいて、基板表面にフォトレジストを塗布して、フォトリソグラフィおよびＣ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、ゲート電極２０４を形成する。なお、基板裏面に形成された多結晶シリコン膜３０２は後の工程で除去される一過性の導電体膜である。
【０１１０】
次に、ＲＩＥで使用したレジスト・マスクを完全に除去した後、基板を上述のＲＣＡ洗浄で十分洗浄し、超純水で十分にすすぎ乾燥させた後、９００℃のドライ酸素雰囲気で熱酸化して多結晶シリコンのゲート電極の側面に５０ｎｍ〜１００ｎｍのゲート電極側面絶縁膜２０５を成長させる。このとき同時に、ゲート電極の上面にはゲート電極上面絶縁膜２０６が、裏面の一過性の多結晶シリコン膜３０２の外側には一過性の多結晶シリコン熱酸化３０３が生成される。なお、ゲート電極側面絶縁膜２０５は上部及び側面から同時に酸化され、酸化が速く進む結果、図１８（ｃ）に示すようにゲート電極上面に比べてやや上に突起した構造になる。
【０１１１】
ゲート電極２０４をＲＩＥなどのドライエッチングで形成するときに、ゲート電極外縁近傍（上にゲート電極があり、ゲート電極の外縁に近い帯状の微小領域）のゲート絶縁膜２０３はイオン衝撃や金属汚染を受けて劣化し、これがゲート絶縁膜２０３のリーク電流を増大させたり、絶縁破壊電圧を急落させる要因となる。本発明では上記多結晶シリコンの熱酸化工程でこの問題の解決を図っている。すなわち、イオン衝撃や金属汚染で劣化したゲート酸化膜帯状領域の直上の多結晶シリコンを非導電性の酸化物（ＳｉＯ２）であるゲート電極側面絶縁膜２０５に完全に転化させ、劣化領域の上にはゲート電極２０３が配設されないようにしている。言い換えると、ゲート電圧を印加しても、劣化したゲート絶縁膜帯状領域には正味、電界が発生しない構造を確立して、ここを起点にゲート絶縁膜２０３がリークしたり破壊したりしないようにしているのである。このようにして、上記多結晶シリコンの熱酸化は、ゲート電極２０４のドライエッチングで誘起したゲート酸化膜劣化が原因となって起きるゲート絶縁膜２０３の、▲１▼絶縁破壊電圧が低下する、▲２▼リーク電流が増大する、という問題を解決している。
【０１１２】
続いて図１８（ｄ）では、熱酸化膜を有する多結晶シリコンのゲート電極２０４およびゲート絶縁膜２０３の上部に層間絶縁膜２０７を堆積する。この層間絶縁膜２０７としては、シランと酸素を原料とした常圧ＣＶＤ法で形成した約１μｍ厚のＳｉＯ２膜、あるいはこれにリンを添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適している。ただし、これに限定されるものではなく、後続の各種熱処理工程に耐えられるものなら、ＳｉＮなど他の材料でも構わない。この後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜２０７を高密度化する。この時の熱処理温度はゲート酸化温度１１００℃より低い温度、たとえば、９００℃〜１０００℃の範囲から適宜選ばれる。
【０１１３】
次に、図１９（ｅ）では、ＳｉＣ基板表面全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護しながら、ＣＦ４とＯ２などをエッチャントとしたドライエッチングを行い、裏面側に積層した一過性の多結晶シリコン酸化膜３０３と一過性の多結晶シリコン３０２を完全に除去し、エッチングが一過性の熱酸化膜３０１に進んだところで、処理を終了する。ドライエッチングでは基板は加速イオンが飛び交う環境に置かれるので、イオン衝撃によるダメージや帯電が起きやすく、これが原因でゲート絶縁膜の劣化、すなわち、▲１▼絶縁破壊電圧が急落する、▲２▼リーク電流が増大する、という問題が起きる。このような劣化を防止するために、ここではレジスト材のよる表面保護を行っている。言い換えると、本表面レジスト保護処理は裏面のドライエッチングが原因で起きる上記▲１▼および▲２▼の問題を解決している。なお、多結晶シリコン酸化膜３０３の除去はドライエッチングを用いずに緩衝フッ酸溶液を用いたウェットエッチングで行ってもよい。
【０１１４】
続いて、ドライエッチングが済んだ基板を緩衝フッ酸溶液に浸漬して一過性の熱酸化膜３０１を基板の裏面から完全に除去し、超純水で緩衝フッ酸溶液を洗い流す。このようにして露出したＳｉＣ基板裏面のＣ終端面はダメージや汚染の少ないクリーンな面である。
超純水で濡れたＳｉＣ基板を乾燥させるやいなや、高真空に維持された蒸着装置の中に短時間で据え付け、基板裏面に所望の裏面電極材料を蒸着する。裏面電極材料としては、たとえば、５０ｎｍ厚のＮｉ膜がよい。ＳｉＣ基板側面の電極材料が付着するおそれがある場合には、周辺部をシャドーマスクを使用して外縁部を隠蔽して蒸着を行う。
【０１１５】
次に、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を超純水で十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度Ａｒ雰囲気で１０００℃、２分間の裏面コンタクト・アニールを実施する。この熱処理によって、Ｎｉ膜は低抵抗の基板裏面と合金化し、少なくとも接触抵抗１０−６Ωｃｍ２台を示す極めて低抵抗の裏面電極２０８が出来る。なお、裏面コンタクト・アニールの温度は、ゲート絶縁膜２０３を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と接触金属（ここではＮｉ）とのオーミック接触の形成に十分な温度（Ｎｉの場合少なくとも９００℃以上）に設定する。
【０１１６】
上記コンタクト・アニールに際して極めて重要な点は、このとき既に形成されているゲート絶縁膜２０３（ゲート電極下のゲート領域部分）が、多結晶シリコンのゲート電極２０４と、単結晶ＳｉＣ基板のエピタキシャル層２０２と、エピタキシャル層２０２の熱酸化膜（ゲート絶縁膜２０３のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分）と、多結晶シリコンの熱酸化膜からなるゲート側面絶縁膜２０５と、で周囲を完全に被われた構造で急速加熱処理を施されたということである。
【０１１７】
続いて、図１９（ｆ）では、基板上面にフォトレジストと塗布し、露光装置で露光・現像して、層間絶縁膜２０７上面にレジストマスクを形成する。つづいて、基板裏面に保護用のレジストを塗布して、このレジストを十分乾燥させてから、緩衝フッ酸溶液を用いたエッチングで層間絶縁膜２０７にゲート電極結線開口部２０９を開ける。裏面のレジストはオーミック電極が緩衝フッ酸溶液に溶出して、消失したり変質したり、あるいは、裏面から溶出したり剥落したりした電極材料が表面に付着するのを防止する役割を担っている。
エッチングが終了したら、レジストマスクと裏面電極保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させる。
【０１１８】
次に、図１９（ｇ）では、乾燥させた基板を直ちに高真空に維持されたマグネトロンスパッタリング装置の中に据え付け、基板の層間絶縁膜２０７の上部全面に所望の配線材料、たとえば１μｍ厚のＡｌを蒸着する。
その後、Ａｌ膜を成膜した基板表面にフォトレジストを塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、再度、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、配線２１０を形成する。
【０１１９】
なお、裏面のレジストは裏面電極２０８がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、裏面電極２０８にこのおそれがない場合や配線２１０をＲＩＥ（ドライ・エッチング）でエッチングするときには、省略することができる。
最後にレジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させることにより、図１７に示した本発明に基くＭＯＳキャパシタが完成する。
【０１２０】
上記のように、本実施の形態においては、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極（つまり裏面電極２０８）として、ゲート絶縁膜２０３（ゲート電極２０４の下の部分）がゲート電極２０４と単結晶炭化珪素基板（エピタキシャル層２０２）と単結晶珪素基板の熱酸化膜（ゲート絶縁膜２０３のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分）とゲート側面絶縁膜２０５とで全周囲を囲まれた後に、ゲート絶縁膜２０３を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属（Ｎｉ）とのコンタクト・アニールに十分な温度（９００℃以上）で加熱処理を施された金属電極を用いる構成としている。そのため、加熱処理時には、ゲート絶縁膜２０３が熱的に安定な（反応しない、拡散しない）多結晶シリコンとＳｉＯ２とＳｉＣに上下左右から完全に取り囲まれるため、加熱処理装置の内壁や炭化珪素基板のコンタクトから飛来した汚染物質や金属物質が高温処理でゲート絶縁膜２０３（ゲート領域）に浸入するという弊害と、急速加熱処理が８００℃以上の高真空中で行われる場合にＳｉＯ２のゲート絶縁膜２０３が不均一に分解して変質するという弊害と、を極めて効果的に防止することができる。
【０１２１】
また、ゲート絶縁膜２０３を熱酸化で形成する際の温度をコンタクト・アニールの温度よりも高くしていることにより、急速加熱処理でゲート絶縁膜２０３に生じる膨張／収縮に伴う熱衝撃や熱ストレスを、実効的に小さくすることができる。そのため、下記図２０、図２１で詳述するように、急速高温加熱処理で生じるゲート絶縁膜２０３の特性の劣化を解決することができる、という効果が得られる。
また、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施しているので、単結晶炭化珪素と金属との接触は、接触抵抗が１０−６Ωｃｍ２台あるいはこれ以下を示す極めて良好なオーミック接触が得られている。
【０１２２】
図２０はこのようにして作製したＭＯＳキャパシタのうち、任意の８個の電流−電圧特性を示す図である。ゲート電極の面積（開口部）は３．１４×１０−４ｃｍ２、ゲート絶縁膜の厚みは４５ｎｍであった。
図２０から明らかなとおり、試験したキャパシタがほぼ同じ電流―電圧特性を示している。この電流−電圧特性はＦｏｗｌｅｒ−Ｎｏｒｔｈｅｉｍ伝導として知られている薄い酸化膜本来の真因性の特性であり、劣化を示唆するリーク性の伝導は観察されない。絶縁破壊電圧はどれも４５Ｖ（電界強度では１０ＭＶ／ｃｍ）以上と優れた値を得ている。
図２０と前記図１４の特性を比較すれば明らかなとおり、この本発明に基づくＭＯＳキャパシタのゲート絶縁膜のリーク電流ならびに絶縁破壊電圧は、図１４に示した従来技術の急速加熱処理を施したそれら（ｗｉｔｈ  ＲＴＡ）より、格段に改善されている。
【０１２３】
また、図２１は、本発明にかかる上記ＭＯＳキャパシタの高周波Ｃ−Ｖ特性図である。前記図１５に示したと従来技術では、急速加熱処理の結果、フラットバンド電圧が正方向に大きくシフトし、少なくとも１５Ｖ以上になることが指摘されているが、同様の急速加熱処理を施した本ＭＯＳキャパシタにおいては１Ｖ以下の値であり、これもまた大きく減少していることがわかる。このフラットバンド電圧の低下（改善）は、酸化膜界面の有効電荷密度Ｑｅｆｆ  ［／ｃｍ２］  に換算して、Ｑｅｆｆの一桁の減少に相当する大きな改善である。
【０１２４】
以上の説明から明らかなとおり、前記の従来技術においてコンタクト・アニールなどの急速加熱処理（例えば真空中、１０００℃で１分間）を施すと、▲１▼本来４０Ｖ程度あるべきゲート絶縁膜の絶縁破壊電圧が１／８の５Ｖ以下に急落する（図１４上グラフ）、▲２▼ゲート絶縁膜のリーク電流が著しく増大する（同グラフ）、▲３▼フラットバンド電圧が通常の０Ｖ付近から１５Ｖ以上正方向にシフトする（図１５）という問題があったが、本発明において、これら問題はすべて解決されている。
【０１２５】
また、本実施の形態ではＡｒ雰囲気で１０００℃で２分間のコンタクト・アニールを加えている。この熱処理条件及び接触の形成方法はｎ＋ＳｉＣに低抵抗オーミック接触を行うための最適な製造方法である。したがって、本実施の形態においては、ＳｉＣ基板裏面には極めて低抵抗のオーミック接触が得られる。言いかえると、本発明は前記▲１▼〜▲３▼の問題を接触抵抗の増大を招くことなく、解決しているといえる。
【０１２６】
これに加えて、着目すべき重要な点は、本実施の形態はコンタクト・アニールのみならず、実デバイスにおいて、そのゲート絶縁膜がよく経験する上述したその他のすべての熱工程、例えば、多結晶シリコン膜の成膜、同膜へのリン不純物添加ドライブイン、層間絶縁膜の堆積、同膜の高密度化熱処理等でも同様に起る問題▲１▼〜▲３▼を解決する方法を提供している、ということである。
【０１２７】
さらに、図１４のＩ−Ｖ特性（下のグラフ）見ると、従来技術では、急速加熱処理をしていないゲート絶縁膜であっても、絶縁破壊電圧は最大でも４０Ｖ程度であり、また、低電圧で、破壊するものや高いリーク電流を示す不良が相当数含まれていることがわかる。これに比べて、本実施の形態のゲート絶縁膜の絶縁破壊電圧はすべてが４０Ｖ以上と高く、最もよいものは５４Ｖをも越えるものが得られている。また、リーク電流はどれも小さく、絶縁破壊する直前まで真因性の伝導を示す電流である。このように、本発明による炭化珪素半導体装置およびその製造方法は、従来技術のゲート絶縁膜に比べて良好な特性を示し、ゲート絶縁膜形成後の熱処理やドライエッチングを含むデバイス製造工程を経ても、その良好な特性を最後まで維持できる、という優れた効果を有している。
【０１２８】
（第５の実施の形態）
第５の実施の形態は、フィールド絶縁膜を有する構成のＭＯＳキャパシタに本発明を適用した場合である。本実施の形態は前記第４の実施の形態と共通するところが多く、このようなところは同じ説明を繰り返すとむしろ冗長になるので、簡単に説明する。以下図２２〜図２５を用いて第５の実施の形態を説明するが、図中で第４の実施形態の説明を同じ番号が付されている構成物は、とくに断りがなければ、第４の実施形態と同じ物である。
【０１２９】
図２２は本発明を適用したフィールド絶縁膜を有するＭＯＳキャパシタの要部断面図である。図２２において、２０１は高不純物濃度（窒素＞１×１０−１９／ｃｍ３）のｎ型の単結晶炭化珪素基板（ＳｉＣ基板）であり、表面に厚み１０μｍで、窒素を４×１０−１５／ｃｍ３添加したｎ−エピタキシャル層２０２をホモエピタキシャル成長させている。エピタキシャル層２０２の上には厚み数１００ｎｍ以上のフィールド絶縁膜２１１が配設されている。フィールド絶縁膜２１１は少なくともＳｉＣ基板（正確にはエピタキシャル層）の熱酸化で形成した薄い下部絶縁膜２１２の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜２１３が積層した構造になっている。２１４はフィールド絶縁膜２１１に開けられた開口部、２０３はこの開口部底面に形成されたゲート絶縁膜である。このゲート絶縁膜２０３は成膜中あるいは成膜後に酸素原子を含むガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜２０３とフィールド絶縁膜２１１の上には、所定の形状・面積の多結晶シリコンのゲート電極２０４が設けられている。ゲート電極２０４の側面及び上面には多結晶シリコンのゲート電極２０４を熱酸化して形成したゲート電極側面絶縁膜２０５およびゲート電極上面絶縁膜２０６がある。ゲート絶縁膜２０３およびゲート電極側面絶縁膜２０５、ゲート電極上面絶縁膜２０６、フィールド絶縁膜２１１の上には層間絶縁膜２０７が成膜されている。
２０８は裏面電極であり、ＳｉＣ基板２０１の裏面全面に配置されたオーミック電極である。この裏面電極２０８は、ＮｉやＣｏなどの接触金属をＳｉＣ基板２０１の裏に蒸着した後、ゲート絶縁膜２０３の形成温度よりも低い温度の急速過熱処理でＳｉＣ基板２０１と合金化させことによって形成する。
２０９は層間絶縁膜２０７に開口したゲート電極結線開口部、２１０はゲート電極２０４を同一基板上の他の回路要素や外部回路に接続するための配線で、ＡｌやＡｌ−Ｓｉ共晶体などの材料を用いることができる。
【０１３０】
次に、図２３〜図２５を用いて上記ＭＯＳキャパシタの製造方法を説明する。図２３〜図２５は、図２２に示したＭＯＳキャパシタの製造方法を示す断面図である。
まず、図２３（ａ）では、前記図１８（ａ）で説明した方法で、高濃度にｎ型不純物を添加したＳｉＣ基板２０１の上面に１０１５／ｃｍ３台の不純物濃度を有するｎ型のホモ・エピタキシャル層２０２（たとえばここでは１０μｍ厚）形成し、この後、犠牲酸化も同様に行う。
【０１３１】
次に、図２３（ｂ）では、上記の犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、エピタキシャル層２０２表面に薄い下部絶縁膜２１２と厚い上部絶縁膜２１３からなるフィールド絶縁膜２１１を成膜する。下部絶縁膜２１２はエピタキシャル層２０２表面を酸素雰囲気でドライ酸化して形成した約１０ｎｍの熱酸化膜、上部絶縁膜２１３は熱酸化以外の方法で形成した所望の厚みの絶縁膜、たとえば、酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ２膜などを使用することができる。なお、下部絶縁膜２１２の熱酸化はドライ酸化に限定されるものではなく、ウエット酸化や他の酸化ガスを用いた熱酸化でもよい。下部絶縁膜２１２の厚みは、前記図１８（ｂ）の工程の犠牲酸化で説明した理由と同し理由で、５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。なお、エピタキシャル層２０２表面に熱酸化膜の下部絶縁膜２１２を成長してから、上部絶縁膜２１３を成膜してもよいし、逆に、上部絶縁膜２１３を成膜してから熱酸化して、エピタキシャル層２０２と上部絶縁膜２１３の間に下部絶縁膜（熱酸化膜）２１２を形成してもよい。ただし、後者の工順を取ることができるのは、上部絶縁膜２１３が酸素透過性の膜である場合に限られる。
また、図２３（ｂ）中の３０４は下部絶縁膜２１２を熱酸化で形成するとき基板の裏面に自動的に形成される第２の一過性の熱酸化膜であるが、図２３（ｂ）の第１の一過性の熱酸化膜同様、基板裏面の研削損傷層を効果的に取り除く作用を有している。
【０１３２】
次に図２３（ｃ）では、基板の表面にフォトレジストを塗布し、露光し、現像し、ＳｉＣ基板２０１を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）に浸漬しウエットエッチングすることで、フィールド絶縁膜２１１の所定の位置にフィールド開口部２１４を形成する。前記図２３（ｂ）の工程で基板裏面の損傷層を取り込んで出来た第２の一過性の熱酸化膜３０４はここで消失する。微細なフィールド開口部２１４を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング（ＲＩＥ）等のドライ・エッチングを用いることができるが、この場合、最初にドライ・エッチングを行い、フィールド絶縁膜２０７を数１００ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。フィールド開口部２１４をｎ型のエピタキシャル層２０２までドライエッチングで貫通させては、ＳｉＣ表面がプラズマ損傷で荒れたり、ドライ・エッチング反応で生成したハイドロ・カーボン底部に付着したりして、つぎの工程で形成するゲート絶縁膜の特性劣化（従来技術の問題点▲１▼〜▲３▼）の要因となるからである。
上記のようにフィールドの開口エッチングが済んだら、フォトレジストを剥離する。
【０１３３】
続いて図２４（ｄ）では、レジスト残滓で汚れた基板を再び、ＲＣＡ洗浄などで十分洗浄するとともに、洗浄の最終段階において、このＲＣＡ洗浄でフィールド開口部２１４の基板表面に生成した化学的酸化膜を除去するために緩衝フッ酸溶液に５秒〜１０秒間浸し、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥する。化学的酸化膜は極めて低品質であるばかりでなく、不均一な膜でもあるので、つづく熱酸化膜の一様な成長に悪影響を与えるため、化学的酸化膜の除去する工程は省くことができない。
【０１３４】
次に、乾燥した基板を直ちに熱酸化して、フィールド開口部２１４のエピタキシャル層２０２表面に所望の厚み（例えばここでは４０ｎｍ厚）のゲート絶縁膜２０３を成長させる。この時、基板全体が酸化雰囲気にさらされるので、フィールド絶縁膜２１１下のエピタキシャル層２０２も若干酸化され、下部絶縁膜（熱酸化膜）２１２の厚みが増大するとともに、基板裏面には一過性の熱酸化膜３０１が生成される。ゲート絶縁膜２０３の熱酸化条件としては、たとえば、温度１１００℃でのドライ酸化などがよい。前記図１８（ｂ）の工程で説明したように、この熱酸化温度は後続の全ての工程のどの熱処理温度よりも高く設定することが重要である。熱酸化では表面荒れが顕著になってくる５０ｎｍ以上の厚いゲート絶縁膜にしたい場合は、ＳｉＣの５０ｎｍ厚未満の熱酸化膜の上に他の成膜手段で形成した絶縁膜（たとえば、ＣＶＤ−ＳｉＯ２膜）を積層し、所望の厚みにする。
基板裏面の一過性の熱酸化膜３０１は研削損傷層を取り除く機能と、後続の工程で多結晶シリコン膜２０３をドライエッチングで除去する際のイオン損傷から基板裏面を保護する重要な機能とを有している。
【０１３５】
次に、図２４（ｅ）では、直ちに基板表裏全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で、厚み３００〜４００ｎｍ多結晶シリコン膜を成膜した後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜に不純物Ｐを縮退するまで添加し、導電性を付与する。
つづいて、前記図１８（ｃ）の工程で説明したように、フォトリソグラフィーとＲＩＥとで、多結晶シリコンのゲート電極２０４を形成する。なお、基板裏面に残された多結晶シリコン膜３０２は一過性の導電体膜である。
次に、ＲＩＥで使用したレジスト・マスクを基板から完全に除去し、基板を十分洗浄し、乾燥させた後、９００℃のドライ酸素雰囲気で熱酸化させて多結晶シリコンのゲート電極２０４の側面に５０ｎｍ〜１００ｎｍのゲート電極側面絶縁膜２０５を成長させる。このとき同時に、ゲート電極２０４の上面にはゲート電極上面絶縁膜２０６が形成され、裏面の一過性の多結晶シリコン膜３０２の下には一過性の多結晶シリコン熱酸化３０３が生成される。
ゲート電極側面絶縁膜２０５の形成の目的は、第４の実施の形態で述べたように、ゲート電極をドライエッチングで形成したときイオン衝撃や金属汚染で劣化したゲート絶縁膜帯状領域の直上の多結晶シリコンを非導電性の酸化物（ＳｉＯ２）つまりゲート電極側面絶縁膜２０５に完全に転化させ、劣化領域にゲート電圧が正味、印加されないゲート電極外縁構造を確立することである。
【０１３６】
続いて図２４（ｆ）では、基板の上部全面に層間絶縁膜２０７を堆積する。この層間絶縁膜２０７としては、常圧ＣＶＤ法で形成した約１μｍ厚のＳｉＯ２膜、あるいはこれにリンを添加したリン珪酸ガラス（ＰＳＧ）などが層間絶縁膜材として適している。その後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜２０７を高密度化する。この時の熱処理温度はゲート酸化温度（１１００℃）より低い温度、たとえば９５０℃、が適宜選ばれる。
【０１３７】
次に、図２５（ｇ）では、前記図１９（ｅ）の工程で説明したように、ＳｉＣ基板表面全面に厚み１μｍ以上のレジスト材（フォトレジストでよい）を塗布して表面を保護しながら、ＣＦ４とＯ２などをエッチャントとしたドライエッチング、あるいは緩衝フッ酸溶液を用いたウェットエッチングとドライエッチングとを順に組み合わせたエッチングを用いて、裏面側に積層した一過性の多結晶シリコン酸化膜３０３と一過性の多結晶シリコン膜３０２を完全に除去し、エッチングが一過性の熱酸化膜３０１に進んだところで、処理を終了する。
【０１３８】
続いて、基板を緩衝フッ酸溶液に浸漬して一過性の熱酸化膜３０１を基板の裏面から完全に除去し、超純水で緩衝フッ酸溶液を速やかに洗い流し、濡れたＳｉＣ基板を乾燥させるやいなや、高真空に維持された蒸着装置の中に短時間で据え付け、基板裏面に所望の裏面電極材料を蒸着する。裏面電極材料としては、たとえば、５０ｎｍ厚のＮｉ膜がよい。なお、ＳｉＣ基板側面の電極材料が付着するおそれがある場合には、周辺部をシャドーマスクを使用して外縁部を隠蔽して蒸着を行う。
【０１３９】
次に表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を超純水で十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、１００％高純度Ａｒ雰囲気で１０００℃、２分間の裏面コンタクト・アニールを実施する。この急速加熱処理によって、Ｎｉ膜は低抵抗の基板裏面と合金化し、少なくとも接触抵抗１０−６Ωｃｍ２台を示す極めて低抵抗の裏面電極２０８が出来る。前述したように、裏面コンタクト・アニールの温度は、ゲート絶縁膜２０３を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と接触金属（ここではＮｉ）とのオーミック接触の形成に十分な温度（Ｎｉの場合少なくとも９００℃以上）に設定する。
【０１４０】
上記コンタクト・アニールに際して極めて重要な点は、このとき既に形成されているゲート絶縁膜２０３（ゲート電極２０４の下の部分）が、多結晶シリコンのゲート電極２０４と、単結晶ＳｉＣ基板のエピタキシャル層２０２と、エピタキシャル層２０２の熱酸化膜（ゲート絶縁膜２０３のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分及びフィールド絶縁膜の下部絶縁膜２１２を指す）と、多結晶シリコンの熱酸化膜からなるゲート側面絶縁膜２０５と、で周囲を完全に被われた構造で急速加熱処理を施されたということである。
【０１４１】
続いて図２５（ｈ）では、基板表面にフォトレジストを塗布し、露光装置で露光・現像して、フィールドに位置する層間絶縁膜２０７に、ゲート電極結線開口部２１１をエッチングで設けるためのレジストマスクを形成する。つづいて、基板裏面に保護用レジストを塗布して、このレジストを十分乾燥させてから、緩衝フッ酸溶液を用いたエッチングで層間絶縁膜２０７にゲート電極結線開口部２１１を開ける。なお、裏面のレジストは裏面電極２０８が緩衝フッ酸溶液に溶出して、消失したり変質したり、あるいは、裏面から溶出したり剥落したりした電極材料が表面に付着するのを防止する役割を担っている。
エッチングが終了したら、レジストマスクと裏面電極保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させる。
【０１４２】
次に、図２５（ｉ）では、乾燥させた基板を直ちに高真空に維持されたマグネトロンスパッタリング装置の中に据え付け、基板の層間絶縁膜２０７の上部全面に所望の配線材料、たとえば１μｍ厚のＡｌを蒸着する。
その後、Ａｌ膜を成膜した基板表面にフォトレジストと塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、再度、基板裏面に裏面電極保護用のレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、配線２１０を形成する。
なお、裏面のレジストは裏面電極２０８がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、裏面電極２０８にこのおそれがない場合や配線２１０をＲＩＥ（ドライ・エッチング）でエッチングするときには、省略することができる。
最後にレジストマスクと裏面電極保護に使用したレジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させることにより、図２２に示した本発明に基くＭＯＳキャパシタが完成する。
【０１４３】
本実施の形態も、以下に詳述するように、前記第４の実施の形態と同等の優れた効果が得られる。
上記のように、本実施の形態においては、ゲート電極以外の電極で、単結晶炭化珪素基板とコンタクトされる金属電極（つまり裏面電極２０８）として、ゲート絶縁膜２０３がゲート電極２０４と単結晶炭化珪素基板（エピタキシャル層２０２）と単結晶珪素基板の熱酸化膜（ゲート絶縁膜２０３のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分及びフィールド絶縁膜の下部絶縁膜２１２を指す）とゲート側面絶縁膜２０５とで全周囲を囲まれた後に、ゲート絶縁膜２０３を形成した熱酸化温度よりも低い温度であって、かつ、単結晶炭化珪素と金属（Ｎｉ）とのコンタクト・アニールに十分な温度（９００℃以上）で加熱処理を施された金属電極を用いる構成としている。そのため、加熱処理時には、ゲート絶縁膜が熱的に安定な（反応しない、拡散しない）材料、すなわち、多結晶シリコンおよびＳｉＯ２、ＳｉＣに上下左右から完全に取り囲まれるため、加熱処理装置の内壁や炭化珪素基板のコンタクトから飛来した汚染物質や金属物質が高温処理でゲート絶縁膜２０３（ゲート領域）に浸入するという弊害と、急速加熱処理が８００℃以上の高真空中で行われる場合にＳｉＯ２ゲート絶縁膜２０３が不均一に分解して変質するという弊害と、を極めて効果的に防止することができる。
また、ゲート絶縁膜２０３を熱酸化で形成する際の温度をコンタクト・アニールの温度よりも高くしていることにより、急速加熱処理でゲート絶縁膜２０３に生じる膨張／収縮に伴う熱衝撃や熱ストレスを、実効的に小さくすることができる。そのため、下記図２６、図２７で詳述するように、急速高温加熱処理で生じるゲート絶縁膜２０３の電気特性の劣化（上述▲１▼〜▲３▼）を解決することができる、という効果が得られる。
また、単結晶炭化珪素と金属とのコンタクト・アニールに十分な温度で加熱処理を施しているので、単結晶炭化珪素と金属との接触は、接触抵抗が１０−６Ωｃｍ２台あるいはこれ以下を示す極めて良好なオーミック接触が得られる。
【０１４４】
図２６は、このようにして作製したＭＯＳキャパシタの内、任意の１１個の電流−電圧特性図である。ゲート電極の面積（開口部）は３．１４×１０−４ｃｍ２、ゲート絶縁膜の厚みは４５ｎｍであった。
図２６から明らかなとおり、試験したキャパシタがほぼ同じ電流―電圧特性を示している。この電流−電圧特性はＦｏｗｌｅｒ−Ｎｏｒｔｈｅｉｍ伝導として知られている薄い酸化膜本来の真因性の特性であり、劣化を示唆するリーク性の伝導は観察されない。絶縁破壊電圧はどれも４５Ｖ（電界強度では１０ＭＶ／ｃｍ）以上と優れた値を与えている。
図２６と前記図１４の特性を比較すれば明らかなとおり、この本発明に基づくＭＯＳキャパシタのゲート絶縁膜のリーク電流ならびに絶縁破壊電圧は、図１４に示した従来技術の急速加熱処理を施したそれら（ｗｉｔｈ  ＲＴＡ）より、格段に改善されている。
【０１４５】
また、図２７は、本発明にかかる上記ＭＯＳキャパシタの高周波Ｃ−Ｖ特性である。前記図１５に示した従来技術では、急速加熱処理の結果、フラットバンド電圧が正方向に大きくシフトし、少なくとも１５Ｖ以上になることが指摘されているが、同様の急速加熱処理を施した本ＭＯＳキャパシタにおいては２Ｖ弱の値であり、これもまた大きく減少していることがわかる。このフラットバンド電圧の低下（改善）は酸化膜界面の有効電荷密度Ｑｅｆｆ  ［／ｃｍ２］  に換算して、Ｑｅｆｆの一桁の減少に相当する大きな改善である。
【０１４６】
以上の説明から明らかなとおり、前記の従来技術においてコンタクト・アニールなどの急速加熱処理（例えば真空中、１０００℃で１分間）を施すと、▲１▼本来４０Ｖくらいあるべきゲート絶縁膜の絶縁破壊電圧が１／８の５Ｖ以下に急落する（図１４上グラフ）、▲２▼ゲート絶縁膜のリーク電流が著しく増大する（同グラフ）、▲３▼フラットバンド電圧が通常の０Ｖ付近から１５Ｖ以上正方向にシフトする（図１５）という問題があったが、本発明においては、これら問題はすべて解決されている。
【０１４７】
また、本実施の形態ではＡｒ雰囲気で１０００℃で２分間のコンタクト・アニールを加えている。この熱処理条件及び接触の形成方法はｎ＋ＳｉＣに低抵抗オーミック接触を行うための最適な製造方法である。したがって、本発明実施の形態においては、ＳｉＣ基板裏面には極めて低抵抗のオーミック接触が得られる。言いかえると、本発明は前記▲１▼〜▲３▼の問題を接触抵抗の増大を招くことなく解決しているといえる。
【０１４８】
これに加えて、着目すべき重要な点は、本実施の形態はコンタクト・アニールのみならず、実デバイスにおいてゲート絶縁膜がよく経験する上述したその他のすべての熱工程、例えば、多結晶シリコン膜の成膜、同膜へのリン不純物添加ドライブイン、層間絶縁膜の堆積、同膜の高密度化熱処理等でも同様に起る問題▲１▼〜▲３▼を解決する方法を提供している、ということである。
【０１４９】
さらに、図１４のＩ−Ｖ特性（下のグラフ）見ると、従来技術では、急速加熱処理をしていないゲート絶縁膜であっても、絶縁破壊電圧は最大でも４０Ｖ程度であり、また、低電圧で破壊するものや高いリーク電流を示す不良が相当数含まれていることがわかる。これに比べて、本実施の形態のゲート絶縁膜の絶縁破壊電圧はすべてが４０Ｖ以上と高く、最もよいものは５４Ｖをも越えるものが得られている。また、リーク電流はどれも小さく、絶縁破壊する直前まで真因性の伝導を示す電流である。このように、本発明による炭化珪素半導体装置およびその製造方法は、従来技術のゲート絶縁膜に比べて良好な特性を示し、ゲート絶縁膜形成後の熱処理やドライ・エッチングを含むデバイス製造工程を経ても、その良好な特性を最後まで維持できる、という優れた効果を有している。
【０１５０】
（第６の実施の形態）
本発明の第６の実施の形態は、特開平１０−３０８５１０号公報に開示されているようなｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴに、良好なゲート絶縁膜特性ならびにＭＯＳ界面特性を実現するために、本発明を適用した例である。
図２８は本発明に基づくパワーＭＯＳＦＥＴの平面構成を簡略的に示した図である。
図２９（ａ）は、図２８上の（ａ）断面線でパワーＭＯＳＦＥＴを切断したときの要部断面図であり、パワーＭＯＳＦＥＴの１つのセルの構造を示している。パワーＭＯＳＦＥＴはこのようなセルを縦横に多数連結させて（回路的には並列接続させて）構成される。
また、図２９（ｂ）は、上記パワーＭＯＳＦＥＴセルの端部に隣接するゲート電極の取り出し部分の断面構造であり、図２８上の（ｂ）断面線で切断したときの要部断面図である。
図２８に示したパワーＭＯＳＦＥＴセルはいわゆる方形セルであるが、本発明はこのような方形セルにのみ限定されるものではなく、周知の六方セルでも、あるいは、櫛歯型セルでも同様に適用できる。
なお、以下の説明において、とくに（ｂ）断面と特に断りがない場合は、（ａ）断面の説明か、あるいは、（ａ）断面および（ｂ）断面に共通の説明であるものとする。
【０１５１】
図２８、図２９において、２２１はｎ＋単結晶ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍ、窒素を４×１０−１５／ｃｍ３添加した第１のｎ−エピタキシャル層２２２をホモエピタキシャル成長させている。４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ｎ−エピタキシャル層２２２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ−ベース層２２３ａおよび２２３ｂが離間して形成され、また、断面（ｂ）においてはｐ−ベース層２２３ｃが形成されている。このｐ−ベース層２２３ｃは近接するＭＯＳＦＥＴセルのｐ−ベース層２２３ａまたは２２３ｂと連続している。
【０１５２】
ｐ−ベース層２２３ａ、２２３ｂの表層部所定領域には、ｐ−ベース層よりも浅いｎ＋ソース層２２４ａ、２２４ｂが形成されている。さらに、ｎ＋型ソース層２２４ａと２２４ｂに接し、第１のｎ−エピタキシャル層２２２とｐ−ベース層２２３ａ、２２３ｂ、２２３ｃの表層には第２のｎ−エピタキシャル層素片２２５が延設されている。この第２のｎ−エピタキシャル層素片２２５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。このｎ−エピタキシャル層素片２２５の不純物濃度は、１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３の間の低濃度であり、かつ、第１のｎ−エピタキシャル層２２２及びｐ−ベース層２２３ａ、２２３ｂの不純物濃度以下であるものとする。ｐ−ベース層２２３ａ、２２３ｂ、２２３ｃ、ｎ＋ソース層２２４ａ、２２４ｂの上部には基板凹部２３６ａ、２３６ｂ、２３６ｃが形成されている。
【０１５３】
（ｂ）断面において、ｐ−ベース層２２３ｃの上部には厚み数１００ｎｍ以上のフィールド絶縁膜２２６が配設されている。フィールド絶縁膜２２６はＳｉＣ基板２２１の表面を熱酸化して形成した薄い下部絶縁膜２２７の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜２２８が積層した構造になっている。
【０１５４】
（ａ）、（ｂ）両断面において、２２９はフィールド絶縁膜２２６に開けられたフィールド開口部、２３０はフィールド開口部底面に形成されたゲート絶縁膜である。このゲート絶縁膜２３０は成膜中あるいは成膜後に酸素原子を含む酸化ガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜２０３０とフィールド絶縁膜２２６の所定領域の上には、導電性を付与した多結晶シリコンのゲート電極２３１が設けられている。このゲート電極２３１の側面および上面には、多結晶シリコンを熱酸化させて形成した薄いゲート電極側面絶縁膜２６５およびゲート電極上面絶縁膜２６６が配設されている。ゲート電極側面絶縁膜２６５およびゲート電極上面絶縁膜２６６、ならびに、ゲート絶縁膜２３０で上部にゲート電極が置かれていない部分およびフィールド絶縁膜２２６の上には層間絶縁膜２３２が成膜されている。
【０１５５】
２３３ａ、２３３ｂは、層間絶縁膜２３２に開けられ、ｎ＋ソース層２２４ａ、２２４ｂおよびｐ−ベース層２２３ａ、２２３ｂに貫通するソース開口部である。このソース開口部２３３ａ、２３３ｂの底部にはソース電極２３４ａ、２３４ｂがある。このソース電極２３４ａ、２３４ｂはＮｉなどの薄い接触金属を配設した後、急速過熱処理でＳｉＣと合金化させて形成する。２３５はソース開口部２３３ａ、２３３ｂを介してソース電極２３４ａ、２３４ｂを同一基板上の他の回路要素や外部回路に接続するための配線である。
【０１５６】
断面（ｂ）において、フィールド絶縁膜２２６上に形成された多結晶シリコン・ゲート電極２３１上部の層間絶縁膜２３２にはゲート電極結線開口部２６１が開けられていて、その底部には多結晶シリコンと合金化したＮｉからなるゲート電極接触２３４ｃが置かれている。ゲート電極接触２３４ｃとゲート電極結線開口部２６１を介してゲート電極２３１と同一基板上の他の回路要素や外部回路に接続するための第２の配線２１０が層間絶縁膜２３２に載置されている。
一方、ｎ＋単結晶ＳｉＣ基板２２１の裏面全面に配設された２３７は、ドレイン電極である。このドレイン電極２３７は、Ｎｉなどの薄い接触金属を基板裏に蒸着した後、急速過熱処理でＳｉＣと合金化させて形成する。
【０１５７】
次に、本発明を適用したプレーナ型パワーＭＯＳＦＥＴ（セルとゲート電極取り出し部）の製造方法を説明する。図３０〜図３３は図２９（ａ）に示した素子の製造方法の工程を示す断面図、図３４〜図３７は図２９（ｂ）に示した素子の製造方法の工程を示す断面図である。以下、それぞれの素子の製造工程を一まとめにして説明する。
【０１５８】
まず、図３０（ａ１）と図３４（ｂ１）では、特願平１０−３０８５１０号で記載されているようにして、ｎ＋ＳｉＣ基板２２１に第１のｎ−エピタキシャル層２２２、ｐ−  ベース層２２３ａおよび２２３ｂ、２２３ｃ、ｎ＋ソース層２２４ａ、２２４ｂ、第２のｎ−エピタキシャル層素片２２５、基板凹部２３６ａ、２３６ｂ、２３６ｃを形成する。第１、第２のｎ−エピタキシャル層の成長に伴って形成されるＳｉＣ基板２２１裏面の低品質のエピタキシャル層は、前記第４、第５の実施の形態で説明した手順で取り除かれているものとする。なお、以下の説明において、特に断らない場合は、ＳｉＣ基板２２１にエピタキシャル層２２２やその他の膜や電極が形成されたものを基板と呼んでいる。
【０１５９】
次に、図３０（ａ２）および図３４（ｂ２）では、ＲＣＡ洗浄などで十分洗浄した基板をドライ酸素雰囲気で熱酸化して基板表面並びに裏面に熱酸化膜を成長し、緩衝フッ酸溶液を用いて直ちに取り除く。この時、すでに述べた理由により、熱酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、基板表面に薄い下部絶縁膜２２７と厚い上部絶縁膜２２８からなるフィールド絶縁膜２２６を成膜する。下部絶縁膜２２７は、基板表面をドライ酸素雰囲気で酸化して形成した約１０ｎｍの熱酸化膜であり、上部絶縁膜２２８は熱酸化以外の方法で形成した所望の厚みの絶縁膜、たとえば、酸素とシランを用いた常圧ＣＶＤで形成した４００ｎｍ厚のＳｉＯ２膜などを使用することができる。下部絶縁膜２２７の厚みは、５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。下部絶縁膜２２７の熱酸化はドライ酸化に限定されるものではなく、ウエット酸化や他の酸化ガスを用いた熱酸化でもよい。基板表面に下部絶縁膜２２７を成長させてから、上部絶縁膜２２８を成膜してもいいし、逆に、上部絶縁膜２２８を成膜してから熱酸化して、基板と上部絶縁膜２２８の間に下部絶縁膜（熱酸化膜）２２７を形成してもよい。なお、図中の４０１は下部絶縁膜２２７を形成する際に基板裏面に自動的に形成される第１の一過性の熱酸化膜である。この第１の一過性の熱酸化膜４０１は工程（ａ１）および（ｂ１）で生じた基板裏面の相当深い研削損傷層を効果的に取りこみ、後続の工程で除去することによって、損傷層を取り除く効果がある。
【０１６０】
次に、図３０（ａ３）および図３４（ｂ３）では、基板の表面にフォトレジストを塗布し、露光し、現像し、基板を緩衝フッ酸溶液に浸漬してウエットエッチングすることで、フィールド絶縁膜２２６の所定の位置にフィールド開口部２２９を形成する。第１の一過性の熱酸化膜４０１は一緒にエッチングされて、ここで消失する。微細なフィールド開口部２２９を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング等のドライエッチングを用いることができるが、この場合には、最初にドライ・エッチングを行い、フィールド絶縁膜を数１００ｎｍ残したところで、必ず、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。エッチングが終了したらフォトレジストを剥離する。
【０１６１】
次に、図３１（ａ４）および３５（ｂ４）では、レジスト残滓で汚れた基板を再び、ＲＣＡ洗浄などで十分洗浄するとともに、洗浄の最終段階において、ＲＣＡ洗浄でフィールド開口部２２９の表面に生成した化学的酸化膜（ＳｉＯ２）を除去するために緩衝フッ酸溶液に５秒〜１０秒間浸し、超純水で緩衝フッ酸溶液を完全にすすぎ落とした後、乾燥する。
【０１６２】
乾燥した基板は直ちに熱酸化して、フィールド開口部２２９の基板表面に所望の厚み（たとえばここでは４０ｎｍ厚）のゲート絶縁膜２３０を成長させる。ゲート酸化の条件としては、これに限定されるわけではないが、たとえば、温度１１００℃でのドライ酸化がよい。
ここでコンタクト・アニールのような急速加熱処理に耐えられるゲート絶縁膜２３０を実現するための重要なポイントは、熱酸化温度は全ての後続工程のどの熱処理温度よりも高く設定するということである。本実施の形態では、後に、表側のソース電極および裏面ドレイン電極２３７のオーミック接触を実現するために、温度１０００℃の急速加熱処理を実施するので、それより高い１１００℃という酸化温度が選ばれた。表面荒れが著しくなる５０ｎｍ以上のゲート絶縁膜にしたい場合には、ＳｉＣの熱酸化膜の上に他の成膜手段で形成した絶縁膜（たとえば、ＣＶＤ−ＳｉＯ２膜）を積層し、所望の厚みにする。
【０１６３】
上記ゲート酸化の際に、フィールド絶縁膜２２６に下に位置するＳｉＣ基板（第２のｎ−エピタキシャル層素片２２５とｐ−ゲート層２２３ｃのそれぞれ一部）も若干酸化されるので、フィール絶縁膜の下部絶縁膜２２７の厚みが増大する。また、４０２はゲート酸化のときに基板裏面に自動的に生成される比較的厚い第２の一過性の熱酸化膜である。この熱酸化膜も第１の一過性の熱酸化膜４０１同様に基板裏面の研削損傷層を効果的に除去する作用を有する。
【０１６４】
次に、図３１（ａ５）および図３５（ｂ５）では、ゲート絶縁膜２３０を形成し終ったら直ちに基板の表面及び裏面全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍ多結晶シリコン膜を成膜し、その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜にＰ（リン）を添加し、導電性を付与する。
つづいて、基板表面にフォトレジストを塗布して、フォトリソグラフィと、Ｃ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、ゲート電極２３１を形成する。なお、４０３は上記多結晶シリコン膜の成膜で基板裏面に堆積した一過性の多結晶シリコン膜である。
次に、ＲＩＥに使用したフォトレジストを完全に除去した後、基板をＲＣＡ洗浄して、十分清浄化したところで、９００℃のドライ酸素雰囲気で熱酸化させて、多結晶シリコンの表面に多結晶シリコンの熱酸化膜を生成する。２６５と２６６はこのようにして多結晶シリコンのゲート電極の側面および上面に形成された絶縁膜である。また、４０４は、この時、一過性の多結晶シリコン膜４０３の表面に形成された一過性の多結晶シリコン熱酸化膜である。
【０１６５】
次に、図３１（ａ６）および図３５（ｂ６）では、基板の表面全面に層間絶縁膜２３２を堆積する。この層間絶縁膜２３２としては、シランと酸素を原料とした常圧ＣＶＤ法で約１μｍ厚のＳｉＯ２膜あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）、更にこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではい。この後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜２３２を高密度化する。この時の熱処理温度は、ゲート絶縁膜の形成（熱酸化）温度より低い温度、たとえば、９００℃〜１０００℃の範囲で適宜選ばれる。
【０１６６】
次に、図３２（ａ７）および図３６（ｂ７）では、基板の表面にフォトレジストを塗布し、露光し、現像した後、基板を緩衝フッ酸溶液（ＮＨ４Ｆ＋ＨＦ混合液）に浸漬し、ウエットエッチングすることで、層間絶縁膜２３２の所定の位置にソース開口部２３３ａ、２３３ｂとゲート電極結線開口部２６１を形成する。微細な開口部を形成するときは、ＣＦ４ガスプラズマなどを用いた反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができるが、とくに低抵抗のソース・コンタクトを形成したい場合には、最初にドライ・エッチングを行い、層間絶縁膜２３２を貫通させずに数１００ｎｍ残したところで、上記緩衝フッ酸溶液を用いたウエット・エッチングに切り換えるようにする。
なお、緩衝フッ酸溶液を用いたウエット・エッチング時に、基板裏面の多結晶シリコン熱酸化膜４０４もいっしょに除去される。
エッチングが終了したら、基板を十分濯いで乾燥させ、直ちに、エッチング・マスクとしてのフォトレジストが付いたままの基板を高真空に維持された蒸着機に設置して、基板表面に接触金属４０５を全面蒸着する。この接触金属としては、たとえば、５０ｎｍ厚のＮｉがよい。
この際、開口エッチングと接触金属の蒸着との間の放置時間は後述するソース電極やゲート電極接触の接触抵抗の大小を左右する極めて重要な因子のひとつである。この時間が長いと、開口部のＳｉＣや多結晶シリコンの表面に自然酸化膜が生成されたり、ハイドロ・カーボンが再付着したりして、これが原因となって後述の合金層の均一形成が妨げられ、接触抵抗を劇的に増加させたり、ばらつかせたりする。したがって開口部エッチング後は可能な限り早く接触金属４０５を被着させる必要がある。
蒸着が終了したら、基板を専用のフォトレジスト・ストリッパに浸漬させ、基板表面に残されているフォトレジストを完全に除去する。それにより、フォトレジストの上に被着した接触金属４０５も同時に除かれ、ソース開口部２３３ａ、２３３ｂ上及びゲート電極結線開口部２６１の底面にのみ接触金属４０５を残した基板構造ができあがる。
【０１６７】
次に、図３２（ａ８）および図３６（ｂ８）では、基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布し、ＣＦ４とＯ２を用いたドライ・エッチングを行い、裏面側多結晶シリコン膜４０３を完全に除去する。ドライエッチング中に起きる恐れのあるプラズマダメージや帯電ならびに汚染から接触金属４０５とゲート絶縁膜２３０の劣化を防止するために、上記レジストによる表面保護工程は必ず必要である。
次に、基板を緩衝フッ酸に浸して第２の一過性の熱酸化膜４０２を除去し、基板裏面に清浄な結晶面を露出させる。緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面に所望の裏面接触金属４０６を蒸着する。この裏面接触電極４０６の材料としては、たとえば、５０ｎｍ厚のＮｉ膜を用いることが出来る。
【０１６８】
次に、図３３（ａ９）および図３７（ｂ９）では、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、ソース開口部２３３ａ、２３３ｂ、ゲート電極結線開口部２６１ならびに裏面の接触金属（Ｎｉ膜）４０５、４０６は、それぞれ、ｎ＋ソース層やｐ−ベース層のＳｉＣ、ｎ＋多結晶シリコン、ｎ＋ＳｉＣ裏面と同時に合金化し、極めて低抵抗を示すソース電極２３４ａ、２３４ｂ、ゲート電極接触２３４ｃ、ドレイン電極２３７が形成される。このとき、同時に熱処理を受けるゲート絶縁膜２３０（ゲート電極下のゲート領域部分）が、多結晶シリコンのゲート電極２３１と、第２のエピタキシャル層素片２２５と、第２のエピタキシャル層素片２２５の熱酸化膜（ゲート絶縁膜２３０のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分及びフィールド絶縁膜の下部絶縁膜２２７を指す）と、多結晶シリコンの熱酸化膜であるゲート側面絶縁膜２６５と、で周囲を完全に被われた耐熱・耐熱衝撃性の構造を確立している点に注目する必要がある。
【０１６９】
最後に、図３３（ａ１０）および図３７（ｂ１０）では、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に速やかに据え付け、基板の上部全面に所望の配線材料、たとえばＡｌを１μｍ厚に蒸着する。
この後、Ａｌ膜を成膜した基板上面にフォトレジストと塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、ドレイン電極に接続する配線２３５とゲート電極に接続する配線２１０を形成する。裏面のレジストはドレイン電極２３７がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、このおそれがない場合やＡｌ膜をＲＩＥ（ドライ）でエッチングするときには、省略することができる。
最後にレジストマスクとドレイン電極保護に使用した保護レジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図２８、図２９に示した本発明のプレーナ型パワーＭＯＳＦＥＴが完成する。
【０１７０】
このようにして製作したプレーナ型パワーＭＯＳＦＥＴのゲート絶縁膜のＩ−Ｖ特性及び高周波Ｃ−Ｖ特性を評価したところ、それぞれ、図２０、図２１や図２６、図２７と同等の特性が得られた。なお、この測定の際には、測定に便利なようにｐ−ベース２２３ａとｐ−ベース２２３ｂの離間距離を２００μｍと特別に大きくした試料を用いている。
上記のように、プレーナ型パワーＭＯＳＦＥＴに本発明を適用した場合においても、第４、第５の実施の形態で説明したＭＯＳキャパシタと同等の効果が得られる。この結果は、ＭＯＳキャパシタのゲート電極周辺とプレーナ型パワーＭＯＳＦＥＴセルのゲート電極周辺の構造およびこの構造を作るためのプロセスを対比させると、当然予期される結果であることが理解できる。
すなわち、図２９（ａ）のｎ＋ソース層２２４ａ、２２４ｂ、ｐ−ベース層２２３ａ、２２３ｂ、２２３ｃは、ｎ型不純物、ｐ型不純物を添加した領域であるが、図３０で説明したとおり、その母体はｎ−エピタキシャル層（２２５あるいは２３７）である。つまり、本発明による図２９（ａ）のプレーナ型パワーＭＯＳＦＥＴのゲート電極周辺の断面構造は、前記第４と第５の実施の形態の断面構造を組み合せたものであり、実質的に異なるところがない。
【０１７１】
また、プレーナ型パワーＭＯＳＦＥＴの製造プロセスと前記第５の実施の形態のＭＯＳキャパシタの製造プロセスを比較すると、ゲート絶縁膜を形成してから層間絶縁膜を形成するまので工程は全く同じである。その後の工程もＭＯＳＦＥＴではソース（ゲート電極）接触金属４０５をソース開口部２３３ａ、２３３ｂ底とゲート電極開口部底２６１に接触金属Ｎｉを同時形成する工程が挿入されてはいるが、この工程は室温でのプロセスなので、ゲート絶縁膜の特性に影響を与える高温での熱処理の履歴という点で比較すると、両者はほぼ同じと言ってもよい。
【０１７２】
さらに、本第６の実施の形態は、第４、第５の実施の形態と共通する効果を有するのに加えて、従来のプレーナ型を含めたＳｉＣ縦型ＭＯＳＦＥＴ固有の以下の問題点を解決できるので説明する。
前記第２の実施の形態で説明したように、図１６は特開平１０−３０８５１０で開示されているＳｉＣを用いた典型的なパワーＭＯＳＦＥＴセルの模式図的要部断面構造である。周知のとおり、パワーＭＯＳＦＥＴのように大電流を制御する素子では熱損失を小さくするためにできるだけ接触抵抗を低減することが望ましい。たとえば逆方向耐電圧１ｋＶ級素子では少なくとも、ソース／ドレインの接触抵抗を１０−５Ωｃｍ２以下に低減する必要がある。この目的に適うソース／ドレインへの接触金属は、Ｃｒｏｆｔｏｎ等が総合報告（Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．，２０２，ｐ．５８１  １９９７）の中で論じているように、現在のところＮｉが最も適している。ところが、接触金属として有望なＮｉを、内部配線を兼ねるソース電極１０’として使用すると、Ｎｉが下部のＬＴＯ膜（シリコン酸化膜）９’との密着強度が弱いため、ＬＴＯ膜上のＮｉが剥がれ、その結果、ＳｉＣ上のＮｉもはがれるという問題があり、また、コンタクト・アニールすると下部のＬＴＯ膜（堆積シリコン酸化膜）が還元され侵食される、という問題もある。
【０１７３】
これに対して、本発明第６の実施の形態においては、図３２を見ればあきらかなとおり、ソースの接触金属（Ｎｉ）４０５はシリコン酸化膜＝層間絶縁膜２３２の上には形成されない構造をしている上に、コンタクト・アニール等の高温熱処理あるいは急激熱処理は配線２３５を蒸着する前に行うという予防措置もとっているので、このような問題は全く起きない。すなわち、本第６の実施の形態にかかるＭＯＳＦＥＴは、これら従来のＭＯＳＦＥＴの問題点を解決できるという特別な効果も有している。
【０１７４】
また、特開２０００−２００９０７号公報では、図１６（特開平１０−３０８５１０号）の構造のＭＯＳＦＥＴに光を照射するとフラットバンド電圧が正方向に大きくシフトする不良があることを指摘するとともに、これを解決するために表面チャネル層窒素のドーピング濃度を１×１０−１５［／ｃｍ３］以下にする解決策を提案している。しかし、この方法では、ＭＯＳＦＥＴの閾値電圧制御や埋めこみチャネル形成などで使用するイオン注入工程において、イオン注入種（ｎ型ドーパント）としての窒素Ｎを使用することを禁じたに等しい措置であり、ＭＯＳＦＥＴの製造技術上重大な制約を科すことになっている。
【０１７５】
しかしながら、本第６の実施の形態にかかるパワーＭＯＳＦＥＴにおいては、１０−１５［／ｃｍ３］あるいはこれ以上のエピタキシャル層を用いてＭＯＳＦＥＴを構成しても、光照射でフラントバンド電圧が大きくシフトする現象は観察されない。すなわち、本第６の実施の形態にかかるパワーＭＯＳＦＥＴの構造およびその製造方法は、図１６の構成のＭＯＳＦＥＴが陥っていた光を照射するとフラットバンド電圧が正方向に大きくシフトするという問題を解決することができるという効果を有するものである。と同時に、本第６の実施の形態にかかるパワーＭＯＳＦＥＴの構造及びその製造方法は、特開２０００−２００９０７号においてこの問題の解決のために科せられたドーパント窒素Ｎ使用の制約をも解き放ち、イオン注入種としての窒素Ｎの使用も可能にするという優れた効果も具有している。
【０１７６】
（第７の実施の形態）
第７の実施の形態は、ｎチャネルタイプのプレーナ型パワーＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に、良好なゲート絶縁膜特性ならびにＭＯＳ界面特性を実現するために、本発明を適用した例である。
図３８はプレーナ型パワーＩＧＢＴの要部断面図である。この構造は前に説明したプレーナ型パワーＭＯＳＦＥＴの構造（図２９）と酷似しているが、これは偶然ではない。というのもＩＧＢＴは、ＭＯＳＦＥＴとバイポーラトランジスタとの複合テバイスで、歴史的にｎチャネルＭＯＳＦＥＴのドレイン側ｎ＋基板２２１をｐ＋基板２４１に換えることで伝導度変調効果を誘起して、第１のｎ−エピタキシャル層２２２の抵抗成分を激減させることを狙って、発明されたデバイスだからである。
【０１７７】
図３８（ａ）は、パワーＩＧＢＴセルの要部断面図を示している。このセルは、周知の方形セルでも、六方セルでも、あるいは、櫛歯型セルであってもよい。パワーＩＧＢＴはこのようなセルを縦横に多数連結させて（回路的には並列接続させて）構成される。一方、図３８（ｂ）は上記セル群から成るパワーＩＧＢＴの端部に隣接するゲート電極の取り出し部分の断面を示している。図３８（ｂ）のＲ−Ｒ’軸切断断面は図３８（ａ）の構造をしている。
なお、以下の説明において、とくに断りがない場合は、（ａ）断面の説明、あるいは、（ａ）断面および（ｂ）断面に共通の説明であるものとする。
【０１７８】
図３８において、２４１は低抵抗の単結晶ｐ＋ＳｉＣ基板であり、表面（図中上面側主面）に厚み１０μｍ、窒素を４×１０−１５／ｃｍ３添加した第１のｎ−エピタキシャル層２２２をホモエピタキシャル成長させている。ｐ型不純物としてＡｌが濃度１×１０−１９／ｃｍ３以上添加されており、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ｎ−エピタキシャル層２２２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ−ベース層２２３ａおよび２２３ｂが離間して形成され、また、断面（ｂ）においてはｐ−ベース層２２３ｃが形成されている。このｐ−ベース層２２３ｃは近接するＩＧＢＴセルのｐ−ベース層２２３ａまたは２２３ｂと連続している。
【０１７９】
ｐ−ベース層２２３ａ、２２３ｂの表層部所定領域には、ｐ−ベース層よりも浅いｎ＋エミッタ層２４４ａ、２４４ｂが形成されている。さらに、ｎ＋型エミッタ層２４４ａと２４４ｂに接し、第１のｎ−エピタキシャル層２２２とｐ−ベース層２２３ａ、２２３ｂ、２２３ｃの表層には第２のｎ−エピタキシャル層素片２２５が延設されている。この第２のｎ−エピタキシャル層素片２２５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。このｎ−エピタキシャル層素片２２５の不純物濃度は、１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３の間の低濃度であり、かつ、ｐ−ベース層２２３ａ、２２３ｂ、２２３ｃの不純物濃度以下であるものとする。ｐ−ベース層２２３ａ、２２３ｂ、２２３ｃ、
ｎ＋エミッタ層２４４ａ、２４４ｂの上部には、凹部２３６ａ、２３６ｂ、２３６ｃが形成されている。
【０１８０】
（ｂ）断面において、ｐ−ベース層２２３ｃの上部には厚み数１００ｎｍ以上のフィールド絶縁膜２２６が配設されている。フィールド絶縁膜２２６はＳｉＣ基板２４１の表面を熱酸化して形成した薄い下部絶縁膜２２７の上にＳｉＣの熱酸化以外の手段（たとえば減圧ＣＶＤ法など）で形成した厚い上部絶縁膜２２８が積層した構造になっている。
【０１８１】
（ａ）（ｂ）断面において、２２９はフィールド絶縁膜２２６に開けられたフィールド開口部、２３０はフィールド開口部底面に形成されたゲート絶縁膜である。このゲート絶縁膜２３０は成膜中あるいは成膜後に酸素原子を含む酸化ガス中に直接さらして、熱処理された膜であることを要する。ゲート絶縁膜２３０とフィールド絶縁膜２２６の上には、導電性を付与した多結晶シリコンのゲート電極２３１が設けられている。このゲート電極の側面および上面には、多結晶シリコンを熱酸化させて形成した薄いゲート電極側面絶縁膜２６５およびゲート電極上面絶縁膜２６６が配設されている。ゲート電極側面絶縁膜２６５およびゲート電極上面絶縁膜２６６、ならびに、ゲート絶縁膜２３０で上部にゲート電極が置かれていない部分およびフィールド絶縁膜２２６の上には層間絶縁膜２３２が成膜されている。
【０１８２】
２４３ａ、２４３ｂは、層間絶縁膜２３２に開けられ、ｎ＋エミッタ層２４４ａ、２４４ｂ／ｐ−ベース層２２３ａ、２２３ｂに貫通するエミッタ開口部である。このエミッタ開口部２４３ａ、２４３ｂの底部にはエミッタ電極２５４ａ、２５４ｂがある。エミッタ電極２５４、２５４ｂはＮｉなどの接触金属を配設した後、急速過熱処理でＳｉＣと合金化させて形成する。２３５はエミッタ開口部２４３ａ、２４３ｂを介してエミッタ電極２５４ａ、２５４ｂを同一基板上の他の回路要素や外部回路に接続するための配線である。
【０１８３】
断面（ｂ）において、フィールド絶縁膜２２６上に形成された多結晶シリコンのゲート電極２３１上部の層間絶縁膜２３２にはゲート電極結線開口部２６１が開けられていて、その底部には多結晶シリコンと合金化したＮｉからなるゲート電極接触２５４ｃが置かれている。ゲート電極接触２５４ｃとゲート電極結線開口部２６１を介してゲート電極２３１と同一基板上の他の回路要素や外部回路に接続するための第２の配線２１０が層間絶縁膜２３２に載置されている。
一方、ｐ＋単結晶ＳｉＣ基板２４１の裏面全面に配設された２４７は、コレクタ電極である。このコレクタ電極２４７は、ＴｉとＡｌをこの順に、それぞれ８０ｎｍ厚、３８０ｎｍ厚だけ積層したＴｉ／Ａｌなどの接触金属を基板裏に蒸着した後、急速過熱処理でｐ＋ＳｉＣと合金化させて形成する。
【０１８４】
このＩＧＢＴの構造において、図２９のＭＯＳＦＥＴの構造と本質的に違っているのは、ＳｉＣ基板２４１がｐ＋基板であることと、基板裏面のコレクタ電極２４７の材料がｐ型基板にオーミック接触が得やすいＴｉ／Ａｌになっていること、この２点だけである。なお、エミッタ開口部２４３ａ、２４３ｂ、エミッタ層２４４ａ、２４４ｂ、エミッタ電極２５４ａ、２５４ｂなどはＩＧＢＴがバイポーラ・デバイスであることからここでは便宜的に命名しただけで、これらは図２９のソース開口部２３３ａ、２３３ｂ、ソース層２２４ａ、２２４ｂ、ソース電極２３４ａ、２３４ｂと同じものである。
【０１８５】
次に、本発明を適用したプレーナ型パワーＩＧＢＴの製造方法を説明する。
図３９〜図４２は、上記図３８に示したＩＧＢＴの製造方法の工程を示す断面図であり、図３９と図４０は図３８（ａ）の構造、図４１と図４２は図３８（ｂ）の構造の製造工程を示す断面図である。以下、共通の部分は纏めて説明する。
【０１８６】
まず、図３９（ａ１）および図４１（ｂ１）では、ｐ＋ＳｉＣ基板２４１に第１のｎ−エピタキシャル層２２２、ｐ−ベース層２２３ａおよび２２３ｂ、２２３ｃ、ｎ＋エミッタ層２４４ａ、２４４ｂ、第２のｎ−エピタキシャル層素片２２５、基板凹部２３６ａ、２３６ｂ、２３６ｃを形成する。ここではＳｉＣ基板２４１の伝導型がｐ＋であることに注意を要する。そして第１、第２のｎ−エピタキシャル層の成長で形成されたｐ＋ＳｉＣ基板２４１裏面の低品質のエピタキシャル層は前記第４の実施の形態で説明した手順で取り除く。なお、以下の説明において、特に断らない場合は、ｐ＋ＳｉＣ基板２４１にエピタキシャル層２２２やその他の膜や電極が形成されたものを基板と呼んでいる。
【０１８７】
次に、前記第６の実施の形態の図３０（ａ２）〜図３２（ａ７）、図３４（ｂ２）〜図３６（ｂ７）で説明した工程と同じ製造工程を実施することにより、エミッタ開口部２４３ａ、２４３ｂ上及びゲート電極結線開口部２６１の底面にのみ接触金属（Ｎｉ）４０５を残した基板構造が出来上がる。この状態を図３９（ａ７）と図４１（ｂ７）に示す。
【０１８８】
次に、図３９（ａ８）および図４１（ｂ８）では、基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布し、ＣＦ４とＯ２を用いたドライ・エッチングを行い、裏面側多結晶シリコン膜４０３を完全に除去する。ドライ・エッチング中に起きるおそれのあるプラズマダメージや帯電ならびに汚染から接触金属４０５とゲート絶縁膜２３０の劣化を防止するために、上記レジストによる表面保護工程は必ず必要である。
次に、基板を緩衝フッ酸に浸してｐ＋ＳｉＣ基板２４１と多結晶シリコン膜４０３の間に形成されていた第２の一過性の熱酸化膜４０２を除去して、基板裏面に清浄なＳｉＣ結晶面を露出させる。その後、緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、裏面全面に所望の裏面接触金属４０７を蒸着する。この裏面接触金属４０７としては、たとえば、ＴｉとＡｌをこの順に、それぞれ８０ｎｍ厚、３８０ｎｍ厚だけ積層したＴｉ／Ａｌ膜などがある。基板側面に電極材料が付着するおそれがある場合には、周辺部をシャドーマスクを使用して外縁部を隠蔽して蒸着を行う。
【０１８９】
次に、図４０（ａ９）および図４２（ｂ９）では、表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、エミッタ開口部２４３ａ、２４３ｂ、ゲート電極結線開口部２６１の接触金属（Ｎｉ膜）４０５はそれぞれｎ＋エミッタ層とｐ−ベース層のＳｉＣやｎ＋多結晶シリコンと合金化し、極めて低抵抗を示すエミッタ電極２５４ａ、２５４ｂ、ゲート電極接触２５４ｃを形成する。同時に、裏面の接触金属（Ｔｉ／Ａｌ膜）４０７はｐ＋ＳｉＣ基板２４１裏面と合金化し、極めて低抵抗を示すコレクタ電極２４７が形成される。このとき、同時に熱処理を受けるゲート絶縁膜２３０が、多結晶シリコンのゲート電極２３１と、第２のエピタキシャル層素片２２５と、第２のエピタキシャル層素片２２５の熱酸化膜（ゲート絶縁膜２３０のうちゲート領域外の部分、つまり実際のゲート絶縁膜に隣接する周囲部分及び下部絶縁膜２２７を指す）と、多結晶シリコンの熱酸化膜からなるゲート側面絶縁膜２６５と、で周囲を完全に被われた、耐熱・耐熱衝撃性の構造を確立している点に注目する必要がある。
最後に、図４０（ａ１０）および図４２（ｂ１０）では、コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に速やかに据え付け、基板の上部全面に所望の配線材料、たとえばＡｌを１μｍ厚に蒸着する。
この後、Ａｌ膜を成膜した基板上面にフォトレジストと塗布し、露光し、現像して、エッチングのレジストマスクを形成した後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、リン酸系のエッチング液を用いてＡｌ膜をパターン化し、配線２３５と配線２１０を形成する。裏面のレジストはコレクタ電極２４７がリン酸系のエッチング液に溶出して、消失したり変質したりするのを防止する目的で形成されるが、このおそれがない場合やＡｌ膜をＲＩＥ（ドライ）でエッチングするときには、省略することができる。
最後にレジストマスクとドレイン電極保護に使用した保護レジストを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図３８に示した本発明に係るプレーナ型パワーＩＧＢＴが完成する。
本第７の実施の形態においても、その基本構造が同じことから予想されるように、前記第４〜第６の実施の形態と同様の効果が得られる。
【０１９０】
（第８の実施の形態）
前記第４から第７の実施の形態で説明したように、ゲート電極側面絶縁膜２０５および２６５は本発明において極めて重要な役割のひとつを演じている。前記各実施の形態ではいずれも、これを形成するのに、多結晶シリコンのゲート電極を単に熱酸化する方法を取ってきた。しかし、この方法ではゲート電極側面ばかりでなく上面も同時に酸化され、結果として、ゲート電極の厚みが減少することになるので、ゲート電極側面絶縁膜２０５および２６５の厚みを任意に厚くすることができないという制約がある。ゲート電極のドライ・エッチングの際に、ゲート絶縁膜の内部まで損傷や汚染が起きやすいエッチング装置を使わざるを得ない時は、この制約が問題として表面化する。
第８の実施の形態は、このような制約のないゲート電極側面絶縁膜を提供しようとするものである。ここでは一例として、図２２に示した第５の実施の形態のＭＯＳキャパシタのゲート電極側面絶縁膜２０５を形成する工程を用いて説明することにするが、これに限ったわけではなく、図１７、図２９、図３８の各素子のゲート電極側面絶縁膜２０５や２６５にも同じように適用できることを、説明を始める前に、断っておく。
なお、本第８の実施の形態で出来るＭＯＳキャパシタの構造は図２２で説明した構造と全く同じであるから、構造の説明は省略する。
【０１９１】
次に、本発明を適用したＭＯＳキャパシタの製造方法を説明する。図４３と図４４は上記図２２のセルの製造方法の工程を示す断面図である。なお、工程（ａ）〜（ｄ）の部分は、前記第５の実施の形態の図２３（ａ）〜図２４（ｄ）で説明した工程と同じであり、上記の製造工程を実施することにより、フィールド開口部２１４にゲート絶縁膜２０３と、基板裏面に第２の一過性の熱酸化膜３０１が形成された基板構造ができあがる。この状態を図４３（ｄ）に示す。
【０１９２】
次に、図４３（ｅ−１）では、直ちに基板表裏全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で、厚み３００〜４００ｎｍ多結晶シリコン膜を成膜した後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶シリコン膜に不純物Ｐを縮退するまで添加し、導電性を付与する。
つづいて、９００℃のドライ酸素雰囲気で熱酸化させて基板の表および裏の多結晶シリコンの表面に薄い多結晶シリコンの熱酸化膜を成長させた後、ジクロルシランとアンモニアを原料に用いた減圧ＣＶＤ法で基板の表裏全面に１５０ｎｍ厚の窒化シリコン（Ｓｉ３Ｎ４）膜を成膜する。窒化シリコン膜の成膜温度は７５０℃〜８００℃である。減圧ＣＶＤ法による窒化シリコンは一般に引っ張り応力が極めて強く、多結晶シリコン膜に直接形成したのでは、多結晶シリコン膜やその下のゲート絶縁膜に悪影響を与えるおそれれがある。そのため、応力緩和層として、このように多結晶シリコンの熱酸化膜を間に挟むようにする。その後、基板上面にフォトレジストを塗布し、露光・現像して、これをマスクとして、Ｃ２Ｆ６と酸素を用いた反応性イオンエッチング（ＲＩＥ）を行い、基板上面側の窒化シリコン膜と多結晶シリコン熱酸化膜、多結晶シリコン膜の不要な部分を取り除き、多結晶シリコンのゲート電極２０４を形成する。その後、ＲＩＥで使用したレジスト・マスクを基板から完全に除去する。
なお、基板上面の２０６はゲート電極上面絶縁膜（上記多結晶シリコンの熱酸化膜）、４０６は上記減圧ＣＶＤ法で形成した一過性の窒化シリコン膜である。また、基板裏面においては、３０２は一過性の多結晶シリコン膜、４０７はゲート電極上面絶縁膜２０６と同時に熱酸化で形成された一過性の多結晶シリコン熱酸化膜、４０８は４０６と同時に成膜された一過性の窒化シリコン膜である。
【０１９３】
次に、図４３（ｅ−２）では、基板を十分洗浄し、乾燥させた後、９００℃のドライ酸素雰囲気で熱酸化させて多結晶シリコンのゲート電極２０４の側面に所望の厚み（たとえば２００ｎｍ厚）のゲート電極側面絶縁膜２０５を成長させる。多結晶シリコンが酸素と化合して酸化物（ＳｉＯ２）となったゲート電極側面絶縁膜２０５は膨張して、図のように、元のゲート電極２０４の上面に比べやや上に突起した構造になる。
【０１９４】
ゲート電極側面絶縁膜２０５の形成の重要な目的のひとつは、第４の実施の形態で述べたように、ゲート電極をドライ・エッチングで形成したときイオン衝撃や金属汚染で劣化したゲート絶縁膜帯状領域の直上の多結晶シリコンを非導電性の酸化物（ＳｉＯ２）、つまりゲート電極側面絶縁膜２０５に完全に転化させ、劣化領域にゲート電圧が正味、印加されないゲート電極外縁構造を確立することである。この目的を達成するためには、上記劣化したゲート絶縁膜帯状領域上部のゲート電極をすべて側壁絶縁膜に変換することが必要である。しかし、第４〜第７の実施の形態の製造工程で説明した多結晶シリコンのゲート電極を単純に熱酸化する方法では、ゲート電極の熱酸化が上面と側面とで同時に進行するため、側面絶縁膜の厚みはせいぜい１００ｎｍと制限があり、上記劣化したゲート絶縁膜帯状領域がこれより厚い場合（ドライエッチング装置の性質によって決まる）には、ゲート電極側面絶縁膜の形成を十分行えないことがある。
この点、本第８の実施の形態においては、多結晶シリコンのゲート電極２０４の上面は耐酸化性の高い一過性の窒化シリコン膜４０６で被覆されているので、熱酸化は気相に露出しているゲート電極２０４の側面だけで起き、ゲート電極２０４の上面が熱酸化されることはない。すなわち、本第８の実施の形態では、ゲート電極２０４の上面が熱酸化されることを考慮することなく、ゲート電極側面絶縁膜２０５の厚みを任意に設定できるという特徴を備えている。したがってゲート電極２０４の厚みを超えるゲート電極側面絶縁膜２０５を成長させることも可能である。
なお、裏面の一過性の多結晶シリコン膜３０２も、一過性の窒化シリコン膜４０８で被覆されていることから明らかなように、上記ゲート電極２０４の上面と同様に熱酸化を免れる。
【０１９５】
次に、図４４（ｅ−３）では、基板を緩衝フッ酸溶液に数秒浸漬し、一過性の窒化シリコン膜４０６と４０７の表面に、前工程のゲート電極の側面熱酸化で僅かに形成された窒化シリコン膜の熱酸化膜（非常に薄いので図４３（ｅ−２）には表示せず）を取り除き、超純水で十分濯いでから、こんどは熱濃りん酸に浸漬し、一過性の窒化シリコン膜４０６と４０７を除去し、その後、超純水で十分濯いでから乾燥する。
この後は図２４（ｆ）〜図２５（ｉ）を用いて説明したのと全く同様にして工程を進め、ＭＯＳキャパシタが完成する。
【０１９６】
本第８の実施の形態においても、その基本構造が同じことから予想されるように、前記第４〜第７の実施の形態と同様の効果が得られる。本第８の実施の形態で説明したゲート電極側面絶縁膜の形成工程図４３（ｅ−１）〜図４４（ｅ−３）は、図１７に示したＭＯＳキャパシタ構造のゲート電極側面絶縁膜や図２９に示したパワーＭＯＳＦＥＴセル構造のゲート電極側面絶縁膜、図３８に示したパワーＩＧＢＴセル構造のゲート電極側面絶縁膜の形成法としても適用できることは、言うまでもない。
【図面の簡単な説明】
【図１】本発明第１の実施の形態にかかるＭＯＳキャパシタの要部断面図。
【図２】本発明第１の実施の形態にかかるＭＯＳキャパシタの製造工程の一部を示す断面図。
【図３】本発明第１の実施の形態にかかるＭＯＳキャパシタの製造工程の他の一部を示す断面図。
【図４】本発明第１の実施の形態に基づくＭＯＳキャパシタの電流−電圧特性図。
【図５】本発明第１の実施の形態に基づくＭＯＳキャパシタの高周波容量−ＤＣバイアス電圧特性図。
【図６】本発明第２の実施の形態にかかるＭＯＳＦＥＴの要部断面図。
【図７】本発明第２の実施の形態にかかるＭＯＳＦＥＴの製造工程の一部を示す断面図。
【図８】本発明第２の実施の形態にかかるＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図９】本発明第２の実施の形態にかかるＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図１０】本発明第２の実施の形態にかかるＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図１１】本発明第３の実施の形態にかかるＩＧＢＴの要部断面図。
【図１２】本発明第３の実施の形態にかかるＩＧＢＴの製造工程の一部を示す断面図。
【図１３】本発明第３の実施の形態にかかるＩＧＢＴの製造工程の他の一部を示す断面図。
【図１４】従来技術に基づくＭＯＳキャパシタの電流−電圧特性図。
【図１５】従来技術に基づくＭＯＳキャパシタの高周波容量−ＤＣバイアス電圧特性図。
【図１６】従来技術に基づくＭＯＳＦＥＴの要部断面図。
【図１７】本発明第４の実施の形態にかかるＭＯＳキャパシタの要部断面図。
【図１８】本発明第４の実施の形態にかかるＭＯＳキャパシタの製造工程の一部を示す断面図。
【図１９】本発明第４の実施の形態にかかるＭＯＳキャパシタの製造工程の他の一部を示す断面図。
【図２０】本発明第４の実施の形態に基づくＭＯＳキャパシタの電流−電圧特性図。
【図２１】本発明第４の実施の形態に基づくＭＯＳキャパシタの高周波容量−ＤＣバイアス電圧特性図。
【図２２】本発明第５の実施の形態に基づくＭＯＳキャパシタの要部断面図。
【図２３】本発明第５の実施の形態にかかるＭＯＳキャパシタの製造工程の一部を示す断面図。
【図２４】本発明第５の実施の形態にかかるＭＯＳキャパシタの製造工程の他の一部を示す断面図。
【図２５】本発明第５の実施の形態にかかるＭＯＳキャパシタの製造工程の他の一部を示す断面図。
【図２６】本発明第５の実施の形態に基づくＭＯＳキャパシタの電流−電圧特性図。
【図２７】本発明第５の実施の形態に基づくＭＯＳキャパシタの高周波容量−ＤＣバイアス電圧特性図。
【図２８】本発明第６の実施の形態に基づくパワーＭＯＳＦＥＴの要部平面図。
【図２９】図２８の要部断面図。
【図３０】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の一部を示す断面図。
【図３１】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３２】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３３】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３４】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３５】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３６】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３７】本発明第６の実施の形態にかかるパワーＭＯＳＦＥＴの製造工程の他の一部を示す断面図。
【図３８】本発明第７の実施の形態にかかるプレーナ型パワーＩＧＢＴの要部断面図。
【図３９】本発明第７の実施の形態にかかるプレーナ型パワーＩＧＢＴの製造工程の一部を示す断面図。
【図４０】本発明第７の実施の形態にかかるプレーナ型パワーＩＧＢＴの製造工程の他の一部を示す断面図。
【図４１】本発明第７の実施の形態にかかるプレーナ型パワーＩＧＢＴの製造工程の他の一部を示す断面図。
【図４２】本発明第７の実施の形態にかかるプレーナ型パワーＩＧＢＴの製造工程の他の一部を示す断面図。
【図４３】本発明第８の実施の形態にかかるＭＯＳキャパシタの製造工程の一部を示す断面図。
【図４４】本発明第８の実施の形態にかかるＭＯＳキャパシタの製造工程の他の一部を示す断面図。
【符号の説明】
１…ＳｉＣ基板                        ２…エピタキシャル層
３…フィールド絶縁膜                  ４…下部絶縁膜
５…上部絶縁膜                        ６…ゲート開口部
７…ゲート絶縁膜                      ８…ゲート電極
９…層間絶縁膜                      １０…裏面電極
１１…ゲート電極結線開口部            １２…配線
２１…ｎ＋型ＳｉＣ基板                  ２２…第１のｎ−エピタキシャル層
２３ａ、２３ｂ…ｐ−ベース領域          ２４ａ、２４ｂ…ｎ＋ソース領域
２５…第２のｎ−エピタキシャル層素片    ２６…フィールド絶縁膜
２７…下部絶縁膜                      ２８…上部絶縁膜
２９…ゲート開口部                    ３０…ゲート絶縁膜
３１…ゲート電極                      ３２…層間絶縁膜
３３ａ、３３ｂ…ソース開口部          ３４ａ、３４ｂ…ソース電極
３６ａ、３６ｂ…凹部                  ３７…ドレイン電極
４１…ｐ＋ＳｉＣ基板                    ４３ａ、４３ｂ…エミッタ開口部
４４ａ、４４ｂ…エミッタ層            ４７…コレクタ電極
５４ａ、５４ｂ…エミッタ電極
２０１…単結晶炭化珪素基板          ２０２…ｎ−エピタキシャル層
２０３…ゲート絶縁膜                ２０４…ゲート電極
２０５…ゲート電極側面絶縁膜        ２０６…ゲート電極上面絶縁膜
２０７…層間絶縁膜                  ２０８…裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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