(57)【特許請求の範囲】
【請求項１】
上部電極を有する光電変換素子と、ソース・ドレイン電極を有する薄膜トランジスタを、基板上に一体的に形成する光検出装置の製造方法において、
前記光電変換素子の上部電極と薄膜トランジスタのソース・ドレイン電極とを含む電極層を成膜した後、前記薄膜トランジスタのソース・ドレイン電極の形成と、チャネル部の少なくともオーミックコンタクト層の除去とを、同一のマスクで行う工程と、
他のマスクにより、上記光電変換素子の上部電極を形成する工程と、
を有することを特徴とする光検出装置の製造方法。
【請求項２】
少なくとも、光電変換素子と薄膜トランジスタとを一体的に形成する光検出装置の製造方法において、
第１のマスクにより、第１の電極層を形成する第１の工程と、
絶縁層及び半導体層及びｎ＋型半導体層を順次積層する第２の工程と、
第２のマスクにより、コンタクトホールを形成する第３の工程と、
少なくとも前記薄膜トランジスタのソース・ドレイン電極と前記光電変換素子の上部電極を含む第２の電極層を成膜する第４の工程と、
第３のマスクによりチャネル部となる領域の前記第２の電極層を除去して前記ソース・ドレイン電極を形成した後、該ソース・ドレインの電極間のｎ＋型半導体層を除去して前記チャネル部を形成する第５の工程と、
少なくとも前記チャネル部となる領域を覆う第４のマスクにより、前記第２の電極層から前記光電変換素子の上部電極を形成する第６の工程と、
第５のマスクにより、素子間分離を行う第７の工程と、
を有することを特徴とする光検出装置の製造方法。
【請求項３】
前記光電変換素子は、第１の電極層と第１の絶縁層と第１の半導体層と該半導体層へのキャリア注入阻止層と第２の電極層とから構成されたＭＩＳ型光電変換素子であり、前記薄膜トランジスタは、第３の電極と第２の絶縁層と第２の半導体層と該第２の半導体層へのオーミックコンタクト層と第４の電極層とから構成されていることを特徴とする請求項２記載の光検出装置の製造方法。
【請求項４】
前記第１の半導体層と前記第２の半導体層は、同時に形成され、非晶質シリコン膜であることを特徴とする請求項３記載の光検出装置の製造方法。
【請求項５】
前記第１の絶縁層と前記第２の絶縁層は、同時に形成され、非晶質シリコン窒化膜であることを特徴とする請求項３記載の光検出装置の製造方法。
【請求項６】
前記キャリア注入阻止層と前記オーミックコンタクト層は、同時に形成され、ｎ＋型非晶質シリコン膜であることを特徴とする請求項３記載の光検出装置の製造方法。
【請求項７】
上記第６の工程の後、上記第５の工程を行うことを特徴とする請求項２記載の光検出装置の製造方法。
【請求項８】
上記第１から第７の工程をその順序で行うことを特徴とする請求項２記載の光検出装置の製造方法。
【請求項９】
更に、放射線を可視光に変換する蛍光板を貼り合わせる工程を有することを特徴とする請求項２記載の光検出装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換素子と薄膜トランジスタを同一基板上に形成する光検出装置の製造方法に関し、特に、ファクシミリ、デジタル複写機、スキャナーなどに利用される１次元及び２次元の画像読取装置、更には、Ｘ線やγ線などの放射線を蛍光板により可視光等に変換し、この変換光を読み取る光検出装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ファクシミリ、デジタル複写機、或いは、放射線検出装置などの読み取り系としては縮小光学系とＣＣＤ型センサーを用いた読み取り系が用いられている。しかしながら、近年、非晶質シリコン（以下、ａ−Ｓｉ膜と略記）に代表される光電変換半導体材料の開発により、光電変換素子を大面積基板に形成し、情報源と等倍の光学系で読み取る密着型センサーの開発が進み実用化されつつある。
【０００３】
特に、ａ−Ｓｉ膜は光電変換材料としてでなく、スイッチＴＦＴの半導体材料としても用いることが出来るので光電変換素子の半導体層とスイッチＴＦＴの半導体層とを同時に形成できる利点がある。
【０００４】
従来のａ−Ｓｉ膜を用いた光センサーの代表的な例として、ＰＩＮ型光センサーの模式的断面図を図７に示す。図７において、１０１はガラス基板、１０２は下部電極、１０３はｐ型半導体層（以下ｐ層と略記）、１０４は真性半導体層（以下ｉ層と略記）、１０５はｎ型半導体層（以下ｎ層と略記）、１０６は透明電極である。
【０００５】
次に、本光センサーの概略回路図を図８に示す。図８において、１１０はＰＩＮ型光センサー、１１１は電源、１１２は電流アンプなどの検出器を示している。光センサー１１０において、Ｃで示された方向は図８の透明電極１０６側であり、Ａで示された方向は下部電極１０２側である。電源１１１はＡ側に対してＣ側に正の電圧が加わる様に設定されている。
【０００６】
以下に、本ＰＩＮ型光センサーの基本動作を図７及び図８を用いて概説する。
【０００７】
図７に示される様に、矢印で示された方向から光が入射すると、ｉ層１０４において、入射光は光電変換され、電子とホールを生成する。ｉ層１０４には電源１１１により電界が印加されているため、電子はＣ側、即ち、ｎ層１０５を通過して透明電極１０６に移動し、ホールはＡ側、即ち、下部電極１０２に移動する。つまり、光センサー１１０に光電流が流れたことになる。
【０００８】
また、光入射がない場合は、ｉ層１０４では、電子もホールも発生せず、また、透明電極１０６内のホールはｎ層１０５がホールの注入阻止層として働き、下部電極１０２内の電子はｐ層１０３が電子の阻止層として機能する。その結果、電子・ホール共に移動できず電流は流れない。この様に、光入射の有無で回路を流れる電流が変化する。これを図８の検出器１１２で検出すれば光センサーとして動作する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＰＩＮ型光センサーでは高Ｓ／Ｎ比、低コストの光検出装置を実現するのは困難である。以下、その理由について説明する。
【００１０】
第１の理由は、ＰＩＮ型光センサーでは、ｐ層及びｎ層の注入阻止層が必要なところにある。
【００１１】
図７のＰＩＮ型光センサーでは、注入阻止層であるｎ層１０５は電子を透明電極１０６に導くと同時にホールがｉ層１０４に注入するのを阻止する特性が必要である。どちらかの特性を逸すれば光電流が低下したり、光入射が無い場合の電流（以下暗電流と記す）が発生、増加することになりＳ／Ｎ比の低下の原因になる。
【００１２】
通常、この特性を向上させるため、ｉ層１０４やｎ層１０５の膜質、即ち、成膜条件や、特に、作成後の熱処理条件などの諸条件の最適化を図る必要がある。
【００１３】
一方、ｐ層１０３においても、電子、ホールは逆ではあるが、ホールを下部電極１０２に導くと同時に、電子がｉ層１０４に注入するのを阻止する特性が必要であり、ｎ層１０５と同様にｉ層１０４やｐ層１０３の各条件の最適化が必要である。言い換えれば、一般には、ｎ層の最適化とｐ層の最適化の条件は同一でなく、両者の条件を同時に満足させるのは不可能である。
【００１４】
つまり、同一光センサー内にｐ層及びｎ層の注入阻止層が必要なことは高Ｓ／Ｎ比の光センサーの形成を困難にする、と言い換えられる。
【００１５】
第２の理由を図９を用いて説明する。図９はスイッチＴＦＴの模式的断面図である。このＴＦＴは光検出装置を形成する上で制御部の一部として利用される。図中、１０１はガラス基板、１０２は下部電極、１０７は絶縁膜、１０４はｉ層、１０５はｎ層、１６０は上部電極である。
【００１６】
次に、作成法を順を追って説明する。本スイッチＴＦＴは、ガラス基板１０１上にゲート電極Ｇとして機能する下部電極１０２、ゲート絶縁膜１０７、ｉ層１０４、ｎ層１０５、ソース・ドレイン電極（以下Ｓ・Ｄと略記）として機能する上部電極１６０を順次成膜し、上部電極１６０をエッチングしてソース・ドレイン電極を形成し、その後、ｎ層１０５を除去してチャネル部１７０を構成したものである。スイッチＴＦＴの特性は、ゲート絶縁膜１０７とｉ層１０４の界面状態に敏感であるため、通常、作製法上は真空を破らず連続成膜するのが常識である。
【００１７】
ここで、従来のＰＩＮ型光センサーをこのスイッチＴＦＴと同一基板に作成する場合、この層構成がコストアップや特性の低下を引き起こす。この理由は、図７に示した従来の光センサーの構成が、基板側から、電極、ｐ層、ｉ層、ｎ層、電極という構成に対して、図９に示したように、スイッチＴＦＴは、基板側から、電極、絶縁層、ｉ層、ｎ層、電極という構成であり、両者の層構成が異なるからである。つまり、これは同一プロセスで光センサー、スイッチＴＦＴを同時に作成できないことを示している。即ち、必要な領域に必要な層を形成するため、成膜・フォトリソ工程などが繰り返される複雑なプロセスとなるため、歩留りの低下、コストアップと言った問題を生じる結果になる。
【００１８】
例えば、製造プロセスを簡略化するために、ＰＩＮ型光センサーとスイッチＴＦＴのｉ層、ｎ層を共通化する場合、少なくとも、ゲート絶縁層及びｐ層を連続して成膜し、スイッチＴＦＴ部のｐ層を除去し、その後、ｉ層、ｎ層を連続成膜することが可能である。しかし、スイッチＴＦＴの重要なゲート絶縁膜とｉ層の界面、また、ＰＩＮ型光センサーのｐ層とｉ層の界面が、そのために汚染され、特性の劣化やＳ／Ｎ比の低下を引き起こす結果となる。
【００１９】
また、ＰＩＮ型光センサーより生成された電荷や電流の積分値を得るのに必要となる容量素子（以下コンデンサーと記す）を従来の光センサーと同一の構成でリークの少ない良好な特性のものを作成するのは困難である。コンデンサーは２枚の電極間に電荷を蓄積するため電極間の中間層には必ず電子とホールの移動を阻止する層が必要であるのに対し、従来のＰＩＮ型光センサーの層構成では、電極間に半導体層のみ利用しているため、リークの少ない良好なコンデンサーを作製できない欠点がある。
【００２０】
この様に、光検出装置を構成する上で重要な素子であるスイッチＴＦＴやコンデンサーを製造する上で、プロセス的に、又は、特性的に整合性がとれないことは、必然的に工程が複雑となり、歩留まりの低下となる。
【００２１】
特に、複数の光センサーを１次元、若しくは、２次元に多数配置し、この光信号を順次検出する光検出装置を、低コスト、高性能多機能な装置として実現するには重大な問題となる。
【００２２】
［発明の目的］
本発明の課題
（目的）は、Ｓ／Ｎ比が高く、特性が安定している光電変換素子とスイッチＴＦＴとを同一プロセスで形成することが可能な光検出装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段及び作用】
本発明は、上記課題を解決するための手段として、絶縁基板上に、第１の電極層、絶縁層、光電変換半導体層、該半導体層へのキャリア注入阻止層、第２の電極層とから構成されるＭＩＳ型光電変換素子とし、また、第１の電極層、絶縁層、半導体層、該半導体層へのオーミックコンタクト層、第２の電極層とから構成されるスイッチＴＦＴとから成る光検出器の簡略化された製造方法を提供することにより、高Ｓ／Ｎ比、低価格の光検出装置を実現することができる。
【００２４】
また、上述のような上部電極を有する光電変換素子と、ソース・ドレイン電極を有する薄膜トランジスタを、基板上に一体的に形成する光検出装置の製造方法において、前記光電変換素子の上部電極と薄膜トランジスタのソース・ドレイン電極とを含む電極層を成膜した後、前記薄膜トランジスタのソース・ドレイン電極の形成と、チャネル部の少なくともオーミックコンタクト層の除去とを、同一のマスクで行う工程と、他のマスクにより、上記光電変換素子の上部電極を形成する工程と、を有することを特徴とする光検出装置の製造方法により、従来、光電変換素子の上部電極及びＴＦＴのソース・ドレイン電極の第２の電極層のマスクパターンとＴＦＴチャネル部を含めたオーミックコンタクト層除去部のマスクパターンとが異なるため、上述の第２の電極層のパターニングに次いで、ＴＦＴチャネル部のオーミックコンタクト層除去部のパターニングを行なう従来の方法に比べて、ソース・ドレイン電極を形成するためのマスクと、そのチャネル部のオーミックコンタクト層を除去するためのマスクとが、同じマスクパターンであるため、アライメントずれを考慮して、特にＴＦＴ部のソース・ドレイン電極の幅のマージンが不要になり、ＴＦＴの小型化、開口率の向上も可能になる。
【００２５】
【発明の実施の形態】
［実施例１］
本実施例では、２次元光検出装置の第１の作成方法について工程順に説明する。図１（ａ）〜図１（ｇ）に各工程で作成される模式的断面図を示し、また、図２（ａ）〜図２（ｅ）に各工程で使用されるマスクパターンを示す。
【００２６】
第１工程では、図１（ａ）に示す如く、ガラス基板２１上（日本電気硝子製ＯＡ−２）にＣｒ薄膜１０００Åをスパッタリング法により成膜し、その後、フォトリソグラフィー法により、図２（ａ）に示した第１のマスクを用いて、スイッチＴＦＴのゲート電極２２及び光センサーの下部電極２３を形成する。
【００２７】
第２工程では、図１（ｂ）に示す如く、プラズマＣＶＤ法によりスイッチＴＦＴのゲート絶縁膜としてＳｉＮ膜２４を３０００Å、光センサーの光電変換層及びスイッチＴＦＴの半導体層としてａ−Ｓｉ膜２５を５０００Å、光センサーのキャリア注入阻止層及びスイッチＴＦＴのオーミックコンタクト層としてｎ＋  膜２６を１０００Å連続成膜する。
【００２８】
第３工程では、図１（ｃ）に示す如く、コンタクトホールを形成する。フォトリソグラフィー法により、図２（ｂ）に示した第２のマスクを用いて、所定のパターンを形成し、ＣＤＥ法により加工する。
【００２９】
第４工程では、図１（ｄ）に示す如く、Ａｌ薄膜２７を１μ、スパッタリング法により成膜する。
第５工程では、フォトリソグラフィー法により、図２（ｃ）に示した第３のマスクを用いて、スイッチＴＦＴのソース・ドレイン電極２７を形成する。その後、引き続き、同一マスクで、ＲＩＥ法により、スイッチＴＦＴチャネル部のｎ＋膜２６を１０００Åとａ−Ｓｉ膜２５を２００Å程度エッチングする。
【００３０】
第６工程では、図１（ｅ）に示す如くフォトリソグラフィー法により、図２（ｄ）に示した第４のマスクを用いて、光センサーの上部電極２８を形成する。
【００３１】
第７工程では、図１（ｆ）に示す如く、フォトリソグラフィー法により、図２（ｅ）に示した第５のマスクを用いて、所定のパターンを形成し、ＲＩＥ法によりｎ＋膜２６、ａ−Ｓｉ膜２５、ＳｉＮ膜２４を同時にエッチングし、素子間分離する。
【００３２】
第８工程では、図１（ｇ）に示す如く、パッシベーション膜２９としてＳｉＮ膜をプラズマＣＶＤ法により成膜した後、第６のマスク（不図示）を用いて、所定のパターンに形成し、配線引出し部（不図示）などの不必要な部分をＲＩＥ法によりエッチングする。
【００３３】
この様にして作成された光検出器の模式的平面図を図３に示す。図３において、１１はＭＩＳ型センサー部、１２はスイッチＴＦＴ部、１３は信号配線、１４はゲート配線、１５はセンサー上部電極配線である。
【００３４】
［実施例２］
第２の実施例では、本光検出装置と、Ｘ線などの放射線を可視光へ変換する蛍光板などとを用いたＸ線検出装置の製造方法について説明する。
【００３５】
第１工程から第７工程までは、実施例１と同様である。以下に、第８工程以降の製造方法について述べる。
【００３６】
第８工程では、図４（ａ）に示す如く、パッシベーション膜としてＳｉＮ膜２９をプラズマＣＶＤ法により成膜した後、遮光膜として赤色フィルター３０を図５に示した第６のマスクを用いて、スイッチＴＦＴ部等の所定のパターンに形成する。
【００３７】
第９工程では、配線引出し部（不図示）などの不必要な部分をマスキングし、保護膜として、ポリイミド樹脂（不図示）を塗布、形成し、このポリイミド樹脂をマスクにしてＲＩＥ法によりＳｉＮ膜２９をエッチングする。
【００３８】
第１０工程では、図４（ｂ）に示す如く、エポキシなどの接着剤３２を介して、蛍光板３３を貼り合わせる。
【００３９】
［実施例３］
第３の実施例は、実施例１における第５工程と第６工程の順序を入れ替えた製造方法である。
【００４０】
第４工程では、図６（ａ）に示す如く、Ａｌ薄膜１μをスパッタリング法により成膜する。
第５工程では、フォトリソグラフィー法により、実施例１における第４のマスクを用いて、光センサーの上部電極２８を形成する。
【００４１】
第６工程では、図６（ｂ）に示す如くフォトリソグラフィー法により、実施例１における第３のマスクを用いて、スイッチＴＦＴのソース・ドレイン電極２７を形成する。その後、引き続き、同一のマスクで、ＲＩＥ法により、スイッチＴＦＴチャネル部のｎ＋膜２６を１０００Åとａ−Ｓｉ膜２５を２００Å程度エッチングする。
【００４２】
【発明の効果】
以上説明した様に、本発明によれば、光電変換素子とスイッチＴＦＴとからなる光検出装置において、光電変換素子を第１の電極層、絶縁層、光電変換半導体層、該半導体層へのキャリア注入阻止層、第２の電極層とから構成することにより、スイッチＴＦＴと同一、簡略なプロセスで製造可能となり、Ｓ／Ｎ比の高い、低コストの光検出装置を実現することが可能となる。
【００４３】
また、ＴＦＴのソース・ドレイン電極を形成するためのマスクと、そのチャネル部のオーミックコンタクト層を除去するためのマスクとが、同じマスクであり、マスクを交換する必要がないため、アライメントずれが出ない。このため、特性の優れたトランジスタを、小型に、寸法精度良く実現することができ、かつ、高開口率の光検出装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は、本発明の実施例１の各工程での模式的断面図。
【図２】（ａ）〜（ｅ）は、本発明の実施例１の各工程で用いるマスクの平面図。
【図３】本発明の実施例１の模式的平面図。
【図４】（ａ）〜（ｂ）は、本発明の実施例２の各工程での模式的断面図。
【図５】本発明の実施例２に用いるマスクの平面図。
【図６】（ａ）〜（ｂ）は、本発明の実施例３の各工程での模式的断面図。
【図７】従来例のＰＩＮ型光センサの構造を示す模式断面図。
【図８】光センサの概略回路図。
【図９】スイッチＴＦＴの模式断面図。
【符号の説明】
１１    ＭＩＳ型光センサー
１２    スイッチＴＦＴ
１３    信号配線
１４    ゲート配線
１５    センサー上部配線
２１，１０１    ガラス基板
２２，２３，１０２    下部電極
２４，２９，１０７    絶縁膜
２５，１０４    真性半導体層
２６，１０５    ｎ型半導体層
２７，１６０    ソース・ドレイン電極
２８    ＭＩＳ型光センサー上部電極
３０    赤色フィルター
３２    接着剤
３３    蛍光板
１０３    ｐ型半導体層
１０６    透明電極
１７０    スイッチＴＦＴチャネル部
１１０    ＰＩＮ型光センサー
１１１    電源
１１２    検出器
【図１】
0003581502.tif 000002
【図２】
0003581502.tif 000003
【図３】
0003581502.tif 000004
【図４】
0003581502.tif 000005
【図５】
0003581502.tif 000006
【図６】
0003581502.tif 000007
【図７】
0003581502.tif 000008
【図８】
0003581502.tif 000009
【図９】
0003581502.tif 000010