(57)【特許請求の範囲】
【請求項１】
ディスプレイに映像を表示するための第１の周波数のアナログ映像信号をデジタル信号に変換して所定の信号処理を行い、第２の周波数のアナログ信号として出力する映像信号処理装置において、
水平同期信号に基づいてサンプリングクロックを発生し、更に前記サンプリングクロックを分周して、分周比に応じて周波数が低く、互いに位相の異なる複数のパラレル変換用クロックを発生するクロック発生手段と、
前記クロック発生手段から出力された前記サンプリングクロックに基づいてシリアルのアナログ映像信号をサンプリングしてデジタル映像信号に変換するアナログ・デジタル変換手段と、
前記デジタル映像信号を前記互いに位相の異なる複数のパラレル変換用クロックを予め定められた順番で繰り返して用いサンプリングしてパラレルのデジタル映像信号に変換してメモリ手段に記憶し、記憶されたパラレルのデジタル映像信号における同一垂直走査ライン上で隣接する画素の信号について相関処理を施すとともに、読み出しのタイミングを調整して時間軸変換を行う信号処理を施し、第２の周波数のアナログ信号に対応する画素クロックに応じた画素毎のデジタル信号として出力する信号処理手段と、
前記画素毎のデジタル映像信号を第２の周波数のアナログ映像信号に変換するデジタル・アナログ変換手段と、
を有し、
前記信号処理手段において、パラレルのデジタル映像信号に変換する際に、前記互いに位相の異なる複数の前記パラレル変換用クロックを用いる順番を前記水平同期信号に同期してリセットし、各水平走査ラインにおいて、複数のパラレル変換用クロックのうちの同一の位相のパラレル変換用クロックを用いて変換を開始して、同一の垂直走査ライン上で隣接する画素のパラレルデジタル映像信号を同一の位相のパラレル変換用クロックを用いて得ることを特徴とする映像信号処理装置。
【請求項２】
請求項１記載の映像信号処理装置において、
前記パラレルのデジタル映像信号を、複数の前記パラレル変換用クロックにそれぞれ対応して格納する複数のメモリ手段を有し、
複数の前記メモリ手段にそれぞれ格納されたデジタル映像信号は、ディスプレイの画面上において、予め定められた垂直ライン上の各画素に係る信号であることを特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
アナログ映像信号をデジタル信号に変換して所定の映像信号処理を行うための映像信号処理装置に関する。
【０００２】
【従来の技術】
近年、テレビジョンの多機能化に伴って、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｃｏｍｍｉｔｔｅｅ：米国テレビジョン・システム委員会）方式等の映像信号のみならず、ＶＧＡ規格（画素数６４０×４８０）等のコンピュータの映像信号や、ハイビジョン等の映像信号を同一のディスプレイで表示することが提案されている。
【０００３】
そして、これらの映像信号は規格が相違するため、その周波数等がそれぞれ異なる。従って、これらの映像信号を同一のディスプレイで表示するには、ディスプレイ装置内やコンピュータ本体内に映像信号処理装置を設け、アナログの映像信号をデジタル化して周波数変換等の所定の映像信号処理を行う必要があった。
【０００４】
また、メモリ等の周辺装置を用いて周波数変換等の所定の信号処理を行う場合に際しては、シリアルデータをパラレルデータに変換して並列動作を行っていた。これは、メモリの処理速度に対して、コンピュータ映像信号等の画素クロックの周波数（例えば３０ＭＨＺ  ）が高く、シリアルデータの状態ではメモリの処理が追いつかないためである。
【０００５】
以下に、図７を用いてこの映像信号処理装置の１例について説明する。
【０００６】
ＰＬＬ４２によって構成されるクロック発生部と、信号処理部１６とは、同一ＩＣ１０の内部回路に形成されており、図示しないＣＰＵ等で制御されている。
【０００７】
そして、ＰＬＬ４２は、水平同期信号（１０４）  に基づいて、１水平走査ライン上の画素数に応じた図８（ａ）に示すようなサンプリングクロック（４０６）  を発生する。
【０００８】
入力されたアナログ映像信号（１０２）  は、例えばＮＴＳＣ方式の映像信号、ＶＧＡ規格等のコンピュータの映像信号やハイビジョン等の映像信号であり、ＣＲＴ（Ｃａｔｈｏｄ  Ｒａｙ  Ｔｏｕｂ）  等のディスプレイに表示される映像信号である。なお、カラー表示の場合このアナログ映像信号（１０２）  は、ＲＧＢそれぞれの色に係る信号を有しているが、ここでは説明の簡略化のために省略した。
【０００９】
アナログ・デジタル（Ａ／Ｄ）変換部１４は、入力されたシリアルのアナログ映像信号（１０２）  を、サンプリングクロック（４０６）  に基づいてサンプリングし、各画素に対応したシリアルのデジタル映像信号（１１０）  に変換する。そして、このシリアルのデジタル映像信号（１１０）  を順次信号処理部１６に出力する。
【００１０】
プログラマブルのクロックバッファ４４は、例えば所定数ｎ（本実施例ではｎ＝４）ビットカウンタから構成され、ＩＣ１０の外部に形成された回路である。そしてこのクロックバッファ４４は、サンプリングクロックをｎ分周し、図８（ｂ）〜（ｅ）のクロック４０８−１  〜４０８−４  に示すようなそれぞれ位相の異なる複数のパラレル変換用クロック（４０８）  を発生する。そして、このパラレル変換用クロック（４０８）  は、各メモリ４６に供給される
信号処理部１６に出力されたシリアルのデジタル映像信号（１１０）  は、各パラレル変換用クロック（４０８）  に基づいてサンプリングされ、パラレルのデジタル映像信号（４１２）  として各メモリ４６にそれぞれ格納される。
【００１１】
信号処理部１６は、メモリ４６に格納されたパラレルのデジタル映像信号（４１２）  をそれぞれ読み出して、後述するような所定の信号処理を行う。
【００１２】
信号処理が施されたデジタル映像信号は、デジタル・アナログ（Ｄ／Ａ）変換部１８に出力され、Ｄ／Ａ変換部１８においてデジタル映像信号が再びアナログ映像信号（４１４）  に変換されＣＲＴの受像管等に出力される。
【００１３】
なお、メモリ４６、Ａ／Ｄ変換部１４及びＤ／Ａ変換部１８は、クロックバッファ４４と同様にＩＣ１０の外部に設けられた周辺装置によって構成されている。
【００１４】
信号処理部１６で行う信号処理は、入力される映像信号（１０２）  やディスプレイに表示する映像等によって様々である。
【００１５】
例えば、入力された映像信号（１０２）  がコンピュータ映像信号である場合に、その水平周波数は、画素数６４０×４８０（ＶＧＡ）の場合で約３０ｋＨＺ  、一秒当りのフレーム数は６０である。ディスプレイがＮＴＳＣ方式の映像信号をラスタスキャン表示するテレビ受像機の場合には、映像信号の水平周波数が約１５ｋＨＺ  、一秒当りのフレーム数は３０である。
【００１６】
従って、この場合信号処理部１６は時間軸変換を行って、コンピュータ映像信号の水平周波数を、ＮＴＳＣ方式の映像信号の水平周波数と同等に変換する必要がある。
【００１７】
時間軸変換処理においては、信号処理部１６が各メモリ４６に格納された映像信号を読み出し、順次ＮＴＳＣ方式の画素クロックの周波数でデジタル・アナログ（Ｄ／Ａ）変換部１８に出力する。更に、Ｄ／Ａ変換部１８が、デジタル映像信号を再びアナログ映像信号（４１４）  に変換してこれを受像管（ＣＲＴディスプレイの場合）等に出力する。
【００１８】
また、単に時間軸変換を行うと、表示された映像が滑らかでなく、その表示にチラツキ（フリッカ）が発生する場合がある。そして、このフリッカを防止するためには信号処理部１６において、以下のような相関処理（フィルタリング処理）等を行う。
【００１９】
各メモリ４６から、ディスプレイの同一垂直走査ライン上において隣接する画素の例えば３つデータを読み出す。そして、この３つのデータに対して所定の重み付け・平均化等の相関処理を行い、１画素分のデータを作成する。相関処理が終了すると、信号処理部１６がこの処理済みのデータを読み出し、順次ＮＴＳＣ方式の画素クロックの周波数でＤ／Ａ変換部１８に出力し、これをアナログ映像信号（４１４）  に変換する。
【００２０】
このような相関処理を行うことにより、時間軸変換を行った映像の表示品質を向上させることができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、従来の映像信号処理装置では、ＰＬＬ４２と信号処理部１６とは同一のＩＣ回路内に形成していたものの、サンプリングクロック（４０６）  を分周するためのクロックバッファ４４は、このＩＣ１０の外部に別回路として設けられていた。
【００２２】
一般的に、サンプリングクロック（４０６）  を分周して各パラレル変換用クロック（４０８）  を発生する際には、サンプリングクロック（４０６）  に対して所定の時間遅延ｔが生ずる。
【００２３】
しかし、クロックバッファ４４がＩＣ１０の外部回路であると、この時間遅延ｔの量の把握が容易でなく、システム設計が煩雑であった。
【００２４】
この時間遅延ｔが解消されない場合には、パラレル変換用クロック（４０８）  に基づいてシリアルのデジタル映像信号（１１０）  をサンプリングする際に、サンプリングエラーが発生してしまうという可能性もあった。
【００２５】
更に、クロックバッファ４４をＩＣ１０の外付回路とすることによりシステムの小型化が妨げられていた。
【００２６】
また、図８の（ｂ）から（ｅ）に示したパラレル変換用クロック（４０８−１）  〜（４０８−４）  の発生順は、１水平走査線上の画素数とは無関係であり、このクロック（４０８−１）  〜（４０８−４）  に基づいてサンプリングされ、各メモリ４６に格納されたデジタル映像信号は、単純にパラレル変換されているだけであった。
【００２７】
従って、例えばラスタスキャン表示における各画素のデータと、各メモリ４６に格納されるデータとの関係は図９のようになる。図において、クロック４０８−１  により第１のメモリに格納されたデータを○、クロック４０８−２  により第２のメモリに格納されたデータを□、クロック４０８−３  により第３のメモリに格納されたデータを●、クロック４０８−４  により第４のメモリに格納されたデータを黒四角として示している。
【００２８】
図８から明らかなように、各メモリ４６に格納されるデータは、ディスプレイの画面上で同一垂直ライン上に位置する画素（縦方向に並ぶ画素）のデータとなるとは限らない。
【００２９】
よって、例えばシリアルデータにおいて隣接した水平走査ライン間の映像信号が強い相関関係を有する場合であっても、各メモリ４６に格納されているパラレルデータにおいてこの相関関係を保つことが困難であった。
【００３０】
また、信号処理部１６において同一垂直線に対応するデータ間で行われる相関処理に際し、全てのメモリ４６にアクセスする必要があるため画像処理の高速化を妨げるという問題もあった。
【００３１】
本発明は、これらの課題を解消するためになされたものであり、簡単な装置構成で高精度な映像信号処理を行うことのできる映像信号処理装置を提供することを目的とする。
【００３２】
【問題を解決するための手段】
上記目的を達成するために、本発明に係る映像信号処理装置は以下のような特徴を有する。
【００３３】
本発明では、ディスプレイに映像を表示するための第１の周波数のアナログ映像信号をデジタル信号に変換して所定の信号処理を行い、第２の周波数のアナログ信号として出力する映像信号処理装置において、水平同期信号に基づいてサンプリングクロックを発生し、更に前記サンプリングクロックを分周して、分周比に応じて周波数が低く、互いに位相の異なる複数のパラレル変換用クロックを発生するクロック発生手段と、前記クロック発生手段から出力された前記サンプリングクロックに基づいてシリアルのアナログ映像信号をサンプリングしてデジタル映像信号に変換するアナログ・デジタル変換手段と、前記デジタル映像信号を前記互いに位相の異なる複数のパラレル変換用クロックを予め定められた順番で繰り返して用いサンプリングしてパラレルのデジタル映像信号に変換してメモリ手段に記憶し、記憶されたパラレルのデジタル映像信号における同一垂直走査ライン上で隣接する画素の信号について相関処理を施すとともに、読み出しのタイミングを調整して時間軸変換を行う信号処理を施し、第２の周波数のアナログ信号に対応する画素クロックに応じた画素毎のデジタル信号として出力する信号処理手段と、前記画素毎のデジタル映像信号を第２の周波数のアナログ映像信号に変換するデジタル・アナログ変換手段と、を有する。
【００３４】
そして、前記信号処理手段において、パラレルのデジタル映像信号に変換する際に、前記互いに位相の異なる複数の前記パラレル変換用クロックを用いる順番を前記水平同期信号に同期してリセットし、各水平走査ラインにおいて、複数のパラレル変換用クロックのうちの同一の位相のパラレル変換用クロック用いて変換を開始して、同一の垂直走査ライン上で隣接する画素のパラレルデジタル映像信号を同一の位相のパラレル変換用クロックを用いて得ることを特徴とする。
【００３５】
更に、前記パラレルのデジタル映像信号を、複数の前記パラレル変換用クロックにそれぞれ対応して格納する複数のメモリ手段を有し、複数の前記メモリ手段にそれぞれ格納されたデジタル映像信号は、ディスプレイの画面上において、予め定められた垂直ライン上の各画素に係る信号であることを特徴とする。
【００３６】
【作用】
本発明によれば、サンプリングクロックと、パラレル変換用クロックとを同一のクロック発生部で発生させることにより、サンプリングクロックとパラレル変換用クロックとの時間遅延を容易に低減することができる。
【００３７】
サンプリングクロックの分周を、サンプリングクロック発生部とは別の周辺装置の回路内で行うと、発生したパラレル変換用クロックのサンプリングクロックに対する時間遅延量の把握が困難である。しかし、本発明ではＩＣ等の内部回路で２つのクロックを発生するので、その時間遅延量の把握が容易であり、更にサンプリングクロックを、その時間遅延量だけ遅延させて出力することも容易となる。
【００３８】
従って、パラレル変換用クロックに基づくシリアルデータのパラレルデータへの変換を、極めて正確に行うことができる。なお、サンプリングクロックをｎ分周して得られたｎ個のパラレル変換用クロックにより、ｎ個のメモリをサンプリング周波数の１／ｎの低速で動作させることができ、画素クロック周波数の高い映像信号であっても確実に所定の映像信号処理を行うことができる。
【００３９】
また、複数のパラレル変換用クロックの発生順を、水平同期パルスに同期してリセットすることとした。これにより、１つのパラレル変換用クロックによって、ディスプレイの同一垂直ラインに係る画素の映像信号をサンプリングすることができる。
【００４０】
更に、各メモリには、同一垂直ライン上の映像信号が格納されることとなる。
【００４１】
従って、例えば同一垂直ラインで上下に隣接する画素に係る映像信号に対して相関処理を行う場合に、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【００４２】
【実施例】
以下、この発明の一実施例を図を用いて説明する。
【００４３】
図１は、本発明の実施例に係る映像信号処理装置を示す概略図である。なお、既に説明した図と同一部分には同一符号を付して説明を省略する。
【００４４】
入力される映像信号（１０２）  は、従来同様にＮＴＳＣ方式の映像信号、ＶＧＡ規格等のコンピュータの映像信号や、ハイビジョン等の映像信号であって、例えばＣＲＴ等においてラスタスキャン表示されるディスプレイの映像信号である。
【００４５】
クロック発生部１２は、信号処理部１６と共に例えばディスプレイ装置内やコンピュータ本体内に設けられるＩＣ１０の内部回路内に形成されている回路である。そして、このクロック発生部１２は、後述するＰＬＬと１／ｎ分周部とから構成されている。
【００４６】
ＰＬＬ部は、水平同期信号（１０４）  に基づいてサンプリングクロック（１０６）  を発生する発振回路である。一方、１／ｎ分周部は、サンプリングクロック（１０６）  をｎ分周（本実施例ではｎ＝４）して、互いに位相の異なるｎ個のパラレル変換用クロックを発生する回路である（図５（ｃ）〜（ｆ）参照）。
【００４７】
Ａ／Ｄ変換部１４は、入力されたシリアルのアナログ映像信号（１０２）  を、クロック発生部１２から供給されるサンプリングクロック（１０６）  に基づいてサンプリングし、シリアルのデジタル映像信号（１１０）  に変換する。そして、このデジタル映像信号（１１０）  を、順次信号処理部１６に出力する。
【００４８】
ｎ個（ｎ＝４）のメモリ２０は、ＩＣ１０の外部に設けられたＤＲＡＭやＦＩＦＯメモリ、ＶＲＡＭ等からなる記憶素子であって、クロック発生部１２から４つのパラレル変換用クロック（１０８）  が供給されている。また、このメモリ２０は、パラレル変換用クロック（１０８）  に基づいてシリアルのデジタル映像信号（１１０）  をサンプリングし、得られたパラレルのデジタル映像信号（１１２）  をそれぞれ格納する。
【００４９】
信号処理部１６は、メモリ２０に格納されたデジタル映像信号（１１２）  を読み出して、入力された映像信号（１０２）  により、所定の映像信号処理を行う回路であって、処理結果を信号処理部１６内に設けられたラインメモリに格納し、Ｄ／Ａ変換部１８に出力する。
【００５０】
Ｄ／Ａ変換部１８は、ＩＣ１０の外部に設けられた変換部であって、信号処理部１６から出力されたデジタル映像信号をアナログ映像信号（１１４）  に変換してこれを送出する。
【００５１】
次に、クロック発生部１２の構成について図２を用いて説明する。
【００５２】
クロック発生部１２は、同一ＩＣの内部回路内に形成されたサンプリングクロック（１０６’）を発生するＰＬＬ部と、パラレル変換用クロック（１０８）  を発生する１／ｎ（本実施例ではｎ＝４）分周部３２とから構成されている。
【００５３】
ＰＬＬ部は、位相比較部２２と、ＶＣＯ（Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ  ：電圧制御発振部）２６と、位相比較部２２からＶＣＯ２６への経路に挿入されたループフィルタ２８とを有している。更に、ＶＣＯ２６から位相比較部２２へのの経路には分周部（１／１Ｈ画素数）２４が設けられている。
【００５４】
分周部２４は、ＶＣＯ２６から出力された所定周波数の信号を１水平走査ラインの画素数に応じて分周し、水平同期信号とほぼ等しい周波数の信号を位相比較部２２に供給する。
【００５５】
位相比較部２２は、分周部２４から出力された信号の位相と、水平同期信号の位相とを比較し、その誤差信号を発生する。そして、この誤差信号はループフィルタ２８を介してＶＣＯ２６に出力される。
【００５６】
ＶＣＯ２６は、誤差信号に対応して発信周波数を変更する発振部であり、最終的にＶＣＯ２６から図５（ａ）に示すサンプリングクロック（１０６’）として出力される信号は、水平同期信号の周波数×１Ｈ画素数に正確に一致する周波数となっている。
【００５７】
ＶＣＯ２６の出力側には１／ｎ分周部３２及び遅延部３０がそれぞれ接続されている。遅延部３０は、サンプリングクロック（１０６’）を所定量遅延させるための回路である。遅延量は、１／ｎ分周部３２がサンプリングクロック（１０６’）を分周する際に発生するパラレル変換用クロック（１０８）  の時間遅延に対応している。
【００５８】
ＰＬＬ部と１／ｎ分周部３２とは、上述のように同一のＩＣ内に形成されているので、時間遅延量の把握は極めて容易である。
【００５９】
従って、サンプリングクロック（１０６’）の遅延量を補正する遅延部３０の構成が簡単で、Ａ／Ｄ変換部１４に供給されるサンプリングクロック（１０６）  と、各パラレル変換用クロック（１０８）  との間に時間遅延が発生することを防止できる。これにより、アナログ・デジタル変換、及びシリアル・パラレル変換に際しての映像信号のサンプリングが正確に実行可能となる。
【００６０】
次に、１／ｎ分周部３２の構成例について図３を用いて説明する。
【００６１】
１／ｎ分周部３２は、２段のフリップフロップ３４（ＦＦ１），３６（ＦＦ２）と、分周数ｎに応じた数（ｎ＝４）のゲート３８−１〜３８−４とから構成されている。
【００６２】
ここで、この１／ｎ分周部３２の構成は図３には限られず、その分周数ｎはメモリ等の動作速度に応じて最適な値に設定されるものである。また、この分周数ｎは、発生するパラレル変換用クロック（１０８）  の数及びメモリ２０の数に等しいものである。
【００６３】
ＦＦ１のＣＬＫ  入力端子には、図４（ａ）に示すようなＶＣＯ２６から出力されるサンプリングクロック（１０６’）が供給されている。
【００６４】
そして、ＦＦ１の反転Ｑ出力端子は、ＦＦ１のＤ入力端子に接続されている。このため、ＦＦ１のＱ出力は、サンプリングクロック（１０６’）のパルスの立上がりのたびに反転し、ＦＦ１のＱ出力端子からは図４（ｂ）に示すようにサンプリングクロック（１０６’）の２倍の周期のパルスが出力される。
【００６５】
また、ＦＦ１の反転Ｑ出力端子はＦＦ２のＣＬＫ  入力端子に接続されている。そして、このＦＦ１の反転Ｑ出力端子からは、図４（ｃ）に示すようなＦＦ１のＱ出力端子からの出力信号を反転したパルスが出力される。
【００６６】
ＦＦ２の反転Ｑ出力端子は、ＦＦ２のＤ入力端子に接続されている。これにより、ＦＦ２のＱ出力はＦＦ１の反転Ｑ出力のパルスの立上がりのたびに反転し、従ってＦＦ２のＱ出力端子からは図４（ｄ）に示すようにＦＦ１の反転Ｑ出力から１クロック遅れて立ち上がるパルスが出力される。
【００６７】
また、ＦＦ１及びＦＦ２のＱ出力端子は、各ゲート３８−１〜３８−４の入力端子にそれぞれ接続されている。なお本実施例では、ゲート３８−１の２つの入力は両方とも反転入力とし、ゲート３８−２及び３８−３の入力は、それぞれ異なる一方の入力のみを反転入力とした。
【００６８】
そして、各ゲート３８−１〜３８−４からは、図５の（ｃ）〜（ｆ）に示すような、サンプリングクロック（１０６’）周波数の１／４であって、互いに位相の異なる４つのパラレル変換用クロック（１０８−１〜４）が出力される。なお、図において各パラレル変換用クロック（１０８−１〜４）の正パルス幅は、サンプリングクロック（１０６’）のパルス幅と同じように図示したが、これに限らずデューティー５０％のパルスでもよい。
【００６９】
更に、ＦＦ１及びＦＦ２のＲ入力端子には、図４（ｂ）に示す水平同期信号（１０４）  がリセット信号として供給され、このリセット信号が入力されるとＦＦ１，ＦＦ２のそれぞれのＱ出力端子からの出力は初期化される。そして、パラレル変換用クロック（１０８−１〜４）の発生順がリセットされる。
【００７０】
即ち、各パラレル変換用クロック１０８−１  〜１０８−４  は、図５（ｃ）〜（ｆ）に示すように、クロック１０８−１  →クロック１０８−２  →クロック１０８−３  →クロック１０８−４  →クロック１０８−１  →・・と順にパルスを発生している。
【００７１】
この状態において、一水平走査期間毎に発生する水平同期信号（１０４）  がリセット信号としてＦＦ１，ＦＦ２のＲ入力端子に供給されると、各パラレル変換用クロック（１０８−１〜４）の発生順がリセットされる。そして、リセットと同時にパラレル変換用クロック（１０８−１）  のパルスが立ち上がる。
【００７２】
このように水平同期信号（１０４）  によって、パラレル変換用クロック（１０８−１〜４）の発生順をリセットすることにより、その発生順は各水平走査期間中において同一となる。
【００７３】
そして、図１のシリアルのデジタル映像信号（１１０）  は、このパラレル変換用クロック（１０８−１〜−４）  に基づいてそれぞれサンプリングされ、パラレル変換されて各メモリ２０に格納される。
【００７４】
ラスタスキャン表示における各画素のデータと、各メモリ２０に格納されるデータとの関係を示すと図６のようになる。
【００７５】
図において、クロック１０８−１  により第１のメモリに格納されるデータを○、クロック１０８−２  により第２のメモリに格納されるデータを□、クロック１０８−３  により第３のメモリに格納されるデータを●、クロック１０８−４  により第４のメモリに格納されたデータを黒四角として示した。
【００７６】
図から明らかなように、水平同期信号（１０４）  によってパラレル変換用クロック（１０８−１〜４）の発生順がリセットされることによって、ディスプレイ画面上で同一垂直走査ライン上に位置する画素のデータは、同一のメモリ２０に格納されている。
【００７７】
従って、ライン間のフリッカ除去のための相関処理等、同一垂直走査ラインの隣接する上下の画素に係るデータの演算処理に際しては、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【００７８】
なお、本実施例の映像信号処理装置は、ディスプレイ装置内部に設けても、コンピュータ本体等の内部のどちらに設けてもよいものである。ディスプレイ装置に設けられる場合には、自己の表示機能（画素数、フレーム周波数等）に応じて信号処理を行うので、入力される映像信号に対しての適用範囲が広く、ディスプレイがテレビ受像機である場合には、テレビビジョンの高機能化に貢献できる。一方、コンピュータ本体の内部に設ける場合には、市販のテレビ受像機に接続することができるという効果を有する。
【００７９】
また、本実施例において、ディスプレイはラスタスキャン表示を行うＣＲＴ等に限らず、投写型等のプロジェクタや、液晶ディスプレイ、プラズマディスプレイ等であってもよい。
【００８０】
【発明の効果】
以上述べた如く、本発明によればサンプリングクロックと、パラレル変換用クロックとを同一のクロック発生部で発生させることにより、サンプリングクロックとパラレル変換用クロックとの時間遅延の低減が容易である。
【００８１】
即ち、同一回路内で２つのクロックを発生することによりクロックの時間遅延量の把握が容易であり、更にサンプリングクロックを、その時間遅延量だけ遅延させて出力する構成をとることも容易となる。
【００８２】
従って、パラレル変換用クロックを用いたシリアルデータのパラレルデータへの変換を極めて正確に行うことができる。なお、サンプリングクロックをｎ分周して得られたｎ個のパラレル変換用クロックにより、ｎ個のメモリをサンプリング周波数の１／ｎの低速で動作させることができ、画素クロック周波数の高い映像信号であっても確実に所定の映像信号処理を行うことができる。
【００８３】
また、複数のパラレル変換用クロックの発生順を、水平同期パルスに同期してリセットすることにより、１のパラレル変換用クロックによってディスプレイの同一垂直走査ラインに係る画素の映像信号をサンプリングできる。
【００８４】
更に、各メモリには、同一垂直走査ライン上の映像情報が格納されることとなる。
【００８５】
従って、例えば同一垂直走査ラインで隣接する画素に係る映像信号に対して相関処理等を行う場合に、同一メモリからデータを読み出せばよく、複数のメモリにアクセスしなくても処理ができる。これにより、メモリのアクセス時間が短縮され、画像処理の高速化が実現できる。
【００８６】
よって、画素クロック周波数の高いコンピュータ映像信号やハイビジョン等の高精細映像信号等に対しても確実に映像信号処理を行うことが可能となり、更に装置構成の簡略化にも貢献できる。
【図面の簡単な説明】
【図１】本発明の実施例に係る映像信号処理装置を示す概略構成図である。
【図２】図１のクロック発生部１２の構成を示す図である。
【図３】図２の１／ｎ分周部３２の回路構成を示す図である。
【図４】図３の１／ｎ分周部の各端子における信号波形を示す図である。
【図５】図１のクロック発生部１２から出力されるクロック波形を示す図である。
【図６】図１のメモリ２０内に格納されるデータと、ディスプレイ画面上の各画素との関係を示す図である。
【図７】従来の映像信号処理装置を示す概略構成図である。
【図８】図７のＰＬＬ４２とクロックバッファ４４から出力されるクロック波形を示す図である。
【図９】図７のメモリ２０内に格納されるデータと、ディスプレイ画面上の各画素との関係を示す図である。図３の出力制御部３４の回路構成を示す図である。
【符号の説明】
１０  ＩＣ
１２  クロック発生部
１４  Ａ／Ｄ変換部
１６  信号処理部
１８  Ｄ／Ａ変換部
２０  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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