(57)【特許請求の範囲】
【請求項１】
ウェル内に、データを記憶する複数のメモリセルがマトリクス状に形成された複数の消去ブロックを構成するメモリセルアレイと、前記メモリセルアレイのビット線を選択する列選択手段と、前記メモリセルアレイのビット線方向に設けられたセンス動作及び書換え動作を行うデータラッチ兼センス手段と、前記メモリセルアレイのワード線を選択する行選択手段と、前記ウェルに接続された補助キャパシタからなり、選択された前記メモリセルにデータを書き込む第１の動作と、選択された前記消去ブロックを消去する第２の動作と、前記消去動作後のメモリセルの消去確認する第３の消去ベリファイ動作の各機能を備え、最初の消去動作で供給した前記メモリセルのウェル電圧を一旦、前記補助キャパシタへ格納し、２度目以降の消去動作時には、前記補助キャパシタからもウェル電圧の補助供給を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイが、ＥＥＰＲＯＭのメモリセルアレイであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記消去ブロックは、各ブロック毎にウェルが形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記消去ブロックのうち、所定のブロックを選択するためのブロック選択回路を、さらに備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記ウェルと前記補助キャパシタとの間に、スイッチングトランジスタを設けたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に消去ベリファイ機能を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の不揮発性半導体記憶装置の進歩は著しく、低消費電力化が進んでいる。その不揮発性半導体記憶装置の一例が、ＩＥＥＥ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇ．ｏｆ  ＩＥＤＭ，ｐｐ．９２１，１９９４に記載されている。
【０００３】
図５は、従来の不揮発性半導体記憶装置の要部ブロック図である。
１は、ウェルで、２は、データを記憶する複数のメモリセルがウェル１内にマトリクス状に形成されたメインアレイ、３は、マトリクス状のメモリアレイの行を選択する行選択回路、４は、マトリクス状のメモリアレイの列を選択する列選択回路、５（５−１〜５−ｋ）は、それぞれ前記１〜４の構成要素を備えたブロックである。６は、前記ブロック５のうち、所定のブロックを選択するブロック選択回路、７は、ブロック５（５−１〜５−ｋ）のウェル１に電位を印加する電源である。
【０００４】
図６は、図５におけるブロック５の内部構成図である。
ウェル１内には、メモリセルＭ（Ｍ００，Ｍ１０，…，Ｍｎｍ）が、（ｎ＋１）行（ｍ＋１）列のマトリクス状に形成されている。メモリセル（Ｍｉｊ）のソース電圧は、ビット線ＢＬｊから供給され、ドレイン電圧は、ビット線ＭＢＬｊ＋１から供給される。
【０００５】
そして、ゲート電位は、ワード線ＷＬ（ＷＬ０〜ＷＬｎ）から供給される。ワード線ＷＬ０〜ＷＬｎは、行選択回路３により選択可能であり、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）については、ブロック選択回路６からのＳＧ０で選択された所定のブロックのトランジスタＴ（Ｔ００〜Ｔ０ｍ）により、メモリセルＭ（Ｍ００〜Ｍｎｍ）のソースに、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）の電圧が印加されることで選択される。また、ウェル１は、１ブロックで共通になっている。１ブロックのメモリアレイ構成は、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎ，（ｍ＋１）本のビット線ＢＬ０〜ＢＬｍで選択される（ｎ＋１）×（ｍ＋１）個のメモリセルＭ００〜Ｍｎｍからなっている。
そして、メモリセルＭ（Ｍ００〜Ｍｎｍ）のビット線ＢＬ（ＢＬ０〜ＢＬｍ）方向に、データラッチ兼センス回路１１及び出力バッファ１２が接続されている。
図７乃至図９は、不揮発性半導体記憶装置の消去（イレイス）、書き込み（プログラム）、及び消去確認（消去ベリファイ）の各動作原理を説明する図である。
図７は、不揮発性半導体記憶装置のメモリセルの消去動作現象を説明する図である。
メモリセルのデータの消去は、すなわちメモリセルの閾値を高くする動作においては、ウェル（ＷＥＬＬ）の電位（−８Ｖ）と、ソースの電位（−８Ｖ）と、ドレインの電位（−８Ｖ）と、ゲートの電位（１０Ｖ）で作られる電位差（１８Ｖ）によって、浮遊ゲート（ＦＧ）に電子が注入されることにより行われる。
【０００６】
図８は、メモリセルの消去後の消去ベリファイ動作の現象を説明する図である。
消去ベリファイ動作は、ウェル（ＷＥＬＬ）の電位（０Ｖ）と、ソース電位（１Ｖ）と、ドレイン電位（０Ｖ）と、ゲートの電位（３Ｖ）により、消去が不十分でメモリセルの閾値が十分に高くなっていないと、ソース−ドレイン間にチャネルが形成され電流が流れることで消去不十分と判断され、さらに消去動作に入り、消去完了まで、これが繰り返される。
【０００７】
図９は、メモリセルの書き込み動作時の現象を説明する図である。
書き込み動作は、ウェル（ＷＥＬＬ）の電位（０Ｖ）と、ソースの電位（５Ｖ）と、ドレインの電位（フロート）と、ゲートの電位（−９Ｖ）により形成される電位差（１４Ｖ）によって、浮遊ゲートＦＧからソースに電子が引き抜かれることにより行われる。
【０００８】
図１０は、この従来の不揮発性半導体記憶装置の消去動作と消去ベリファイ動作における各部電位のタイミングチャートである。
メモリセルのデータ消去時、すなわちメモリセルの閾値を高くする動作においては、ウェルの電位（−８Ｖ）、ソースの電位（−８Ｖ）、ドレインの電位（−８Ｖ）、ゲートの電位（１０Ｖ）がそれぞれ印加され、これらの電位で作られる電位差（１８Ｖ）により、浮遊ゲート（ＦＧ）に電子が注入され、データが消去される。
消去ベリファイ時には、ウェルの電位（０Ｖ）、ソース電位（１Ｖ）、ドレイン電位（０Ｖ）、ゲートの電位（３Ｖ）が印加されるが、メモリセルの閾値が十分に高くないとチャネルが形成され、ソース−ドレイン間に電流が流れ、この電流を検出することで消去不十分と判断され、さらに消去動作に入り、消去完了まで、これが繰り返される。
【０００９】
【発明が解決しようとする課題】
ところで、近年の不揮発性半導体記憶装置では、携帯用デバイスの進化などで、低消費電力化が一層要求されてきており、上記従来技術では、消去不十分と判断された時、ウェルの電位は、−８Ｖ（消去時）と０Ｖ（消去ベリファイ時）を繰り返し電源から供給することになるため、消費電力が大きくなるという問題があった。
本発明の目的は、消費電力を押さえることが出来る消去ベリファイ動作が可能な不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明の不揮発性半導体記憶装置は、ウェル内に、データを記憶する複数のメモリセルがマトリクス状に形成された複数の消去ブロックを構成するメモリセルアレイと、前記メモリセルアレイのビット線を選択する列選択手段と、前記メモリセルアレイのビット線方向に設けられたセンス動作及び書換え動作を行うデータラッチ兼センス手段と、前記メモリセルアレイのワード線を選択する行選択手段と、前記ウェルに接続された補助キャパシタからなり、選択された前記メモリセルにデータを書き込む第１の動作と、選択された前記消去ブロックを消去する第２の動作と、前記消去動作後のメモリセルの消去確認する第３の消去ベリファイ動作の各機能を備え、最初の消去動作で供給した前記メモリセルのウェル電圧を一旦、前記補助キャパシタへ格納し、２度目以降の消去動作時には、前記補助キャパシタからもウェル電圧の補助供給を行うようにしたものである。
【００１１】
請求項２の発明は、請求項１記載の不揮発性半導体記憶装置における前記メモリセルアレイを、ＥＥＰＲＯＭのメモリセルアレイとしたものである。
請求項３の発明は、請求項１記載の不揮発性半導体記憶装置における前記消去ブロックを、各ブロック毎にウェルが形成されているようにしたものである。
請求項４の発明は、請求項１記載の不揮発性半導体記憶装置において、複数の前記消去ブロックのうち、所定のブロックを選択するためのブロック選択回路を、さらに設けたものである。
請求項５の発明は、請求項１記載の不揮発性半導体記憶装置において、前記ウェルと前記補助キャパシタとの間に、スイッチングトランジスタを設けたものである。
【００１２】
【発明の実施の形態】
（実施例）
図１は、本発明の不揮発性半導体記憶装置の一実施例を示すブロック図である。なお、図５における従来の不揮発性半導体記憶装置の構成要素と共通のものは同じ符号を付してある。
本実施例は、ウェル１，メインアレイ２、行選択回路３、列選択回路４、ブロック５、ブロック選択回路６、電源７は、従来の不揮発性半導体記憶装置と同じで、さらに補助キャパシタ８を付加し、ウェル１と電源７の間に、スイッチングトランジスタ（ＳＴ）９、ウェル１と前記補助キャパシタ８との間に、スイッチングトランジスタ（ＳＴ）１０を設けた点が相違している。スイッチングトランジスタ（ＳＴ）９は、消去時にウェルの電圧を−８Ｖにするためのものであり、スイッチングトランジスタ（ＳＴ）１０は、消去終了後、ウェル１の電圧を補助キャパシタ８に格納するためのスイッチングトランジスタである。
図２は、補助キャパシタ８近傍の回路図である。
また、本実施例のブロック５内のメモリセルのメインアレイ２の構成は、図６に記載されたものと同一である。
【００１３】
図３は、本実施例に係る不揮発性半導体記憶装置の動作時に印加される電圧の大きさを示し、図４は、その時に印加される電圧のタイムチャート図である。
次に、図３及び図４を参照して、本実施例に係る不揮発性半導体記憶装置の動作について説明する。
まず、メモリセルの消去について、選択されるメモリセルＭは、１ブロック分であり、ブロック選択回路６によって選択されたブロック５におけるすべてのワード線ＷＬ（ＷＬ０〜ＷＬｎ）が、行選択回路３により選択され、ビット線の選択についても、すべてのビット線ＢＬ（ＢＬ０〜ＢＬｍ）が、列選択回路４により選択され、ウェル１には、電源７からウェル電圧Ｖｗｅｌｌ（＝Ｖｅｒｓ）が印加される。
【００１４】
このとき印加される各電圧は、図３に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬｍ）には、１０Ｖが印加され、ビット線ＢＬ（ＢＬ０〜ＢＬｎ）、及びウェル１には、−８Ｖが印加される。これにより、メモリセルの浮遊ゲートＦＧには、ワード線ＷＬ（ＷＬ０〜ＷＬｍ）とビット線ＢＬ（ＢＬ０〜ＢＬｎ）、ウェル１間で、
１０Ｖ−（−８Ｖ）＝１８Ｖ
の電位差が生じ、電子が浮遊ゲートＦＧに注入され、閾値が上昇することで消去となる。
【００１５】
この消去動作後、スイッチングトランジスタ９をＯＦＦ（ｅｒａｓｅｓｅｔ＝Ｌ）とし、スイッチングトランジスタ１０をＯＮ（ｅｒａｓｅｓｅｔ２＝Ｈ）として、消去時にウェル１にチャージした−８Ｖの電荷をディスチャージし、補助キャパシタ８にチャージする。このとき、ウェルの電圧Ｖｗｅｌｌと補助キャパシタ８にチャージされる電圧Ｖｃは、図４の示すごとく−８（Ｖ）になる。−８（Ｖ）は、前記消去時に、ウェル１にチャージされた電荷が、補助キャパシタ８へ流れ、平衡する電圧である。
【００１６】
その後、スイッチングトランジスタ９をＯＮ（ｅｒａｓｅｓｅｔ１＝Ｈ）、スイッチングトランジスタ１０をＯＦＦ（ｅｒａｓｅｓｅｔ２＝Ｌ）して、ウェル１に、電源７から消去ベリファイ動作の０Ｖを供給する。
メモリセルＭの消去ベリファイは、前記消去後に、ワード線ＷＬ（ＷＬ０〜ＷＬｎ）毎に行う。選択されたワード線ＷＬｉには、図３に示すように、３Ｖが印加される。図４に例示するように、例えば、ワード線ＷＬ０が選択されたときは、メモリセルＭ００のビット線ＢＬ０には１Ｖ、ビット線ＢＬ１には０Ｖが印加され、ウェル１には０Ｖが印加される。
【００１７】
消去動作後、メモリセルＭ００の閾値が、充分に高くなっているとき、すなわち消去完了の場合には、メモリセルＭ００には、チャネルが形成されないので、電流が流れず、これが、図６のデータラッチ兼センス回路１１のセンス回路部で検知される。
そして、消去動作後、メモリセルＭ００の閾値が、充分に高くなっていないとき、すなわち消去不十分の場合には、メモリセルＭ００のソース−ドレイン間には、チャネルが形成され、電流が流れる。これが、前記センス回路部で検知されると、再び消去の動作に入る。
【００１８】
この２度目の消去に入る際、ウェル１に供給する電圧は、図４のタイムチャートで示すとおり、
まず、スイッチングトランジスタ９をＯＦＦ（ｅｒａｓｅｓｅｔ１＝Ｌ）、スイッチングトランジスタ１０をＯＮ（ｅｒａｓｅｓｅｔ２＝Ｈ）として、補助キャパシタ８よりチャージを行う。そのとき、前記１度目の消去後に補助キャパシタ８に蓄えられた電荷が、再びウェル１にチャージされ、ウェル１の電圧（Ｖｗｅｌｌ）は、補助キャパシタ８の電圧（Ｖｃ）−８（Ｖ）に向かって減少する。
【００１９】
その際、電荷量が、補助キャパシタ８の容量分だけ少なくなるため、ウェルの電圧（Ｖｗｅｌｌ）は、図４に示されるように−８Ｖには到達しない。
その後、スイッチングトランジスタ９をＯＮ（ｅｒａｓｅｓｅｔ１＝Ｈ）、スイッチングトランジスタ１０をＯＦＦ（ｅｒａｓｅｓｅｔ２＝Ｌ）として、電源７より、ウェル１の電圧（Ｖｗｅｌｌ）が−８Ｖとなるのに必要な不足分をチャージする。
これは、データラッチ兼センス回路１１のセンス回路部で消去完了の検知がされるまで繰り返される。このように複数回、これらの動作を繰り返す際に、前記補助キャパシタ８からのチャージの分だけ、ウェル１に供給する電源７からの消費電力を抑えることが出来る。
【００２０】
また、上記実施例では、不揮発性半導体記憶装置としてＥＥＰＲＯＭについて説明したが、これに限らず、あらゆるメモリにこの発明を適用してもよいことは明らかである。
【００２１】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、消去時、ワード線を選択する行選択回路は、すべてのワード線を選択し、１０Ｖの電圧を印加し、ビット線を選択する列選択回路は、すべてのビット線を選択し、−８Ｖを印加し、メモリセルのウェルには−８Ｖ印加する。
そして、この消去動作後の消去ベリファイ時に、行選択回路は、選択された所定のワード線に３Ｖ印加し、列選択回路は、選択された所定のビット線のソース側に１Ｖ、ドレイン側に０Ｖを印加する。この際、メモリセルのウェルには前記消去動作で印加した−８Ｖを別途設けた補助キャパシタへチャージする。この補助キャパシタは、上記メモリセルのウェルと同程度の容量のものとすることで、チャージする電荷量は両分される。そして、次の消去動作で、通常チャージする電源と同時に、この補助キャパシタからメモリセルのウェルに−８Ｖを供給することで電源からのチャージは減少できる。
【００２２】
以上のとおり、消去ベリファイ動作において、複数回にわたる消去時、一度目の消去で、ワード線を選択する行選択回路は、すべてのワード線に１０Ｖを印加し、ビット線を選択する列選択回路は、すべてのビット線に−８Ｖを印加し、メモリセルのウェルには−８Ｖを印加し、そのウェルに供給した電圧をウェルに接続した補助キャパシタへ保持しておき、２度目からの消去において、この補助キャパシタからウェルへの印加を行うことで、電源からの印加による消費電力が低減できる。
【００２３】
また、不揮発性半導体記憶装置におけるメモリセルアレイが電気的書換え可能なフラッシュメモリの場合、書換え回数が増加すると酸化膜の劣化などで、消去時の閾値は、期待値よりずれる可能性が高まり、消去ベリファイ動作が増えるので、本発明を適用することによって、消費電力の低減がさらに有効となる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施例のブロック図である。
【図２】図１における補助キャパシタ近傍の回路図である。
【図３】図１における不揮発性半導体記憶装置の各動作時にメモリセルに印加される電圧の大きさを示した図である。
【図４】図１における不揮発性半導体記憶装置の動作時の各部の電圧のタイムチャート図である。
【図５】従来の不揮発性半導体記憶装置の概要を示すブロック図である。
【図６】図５におけるブロックの内部構成を示す図である。
【図７】不揮発性半導体記憶装置のメモリセルの消去動作時の状態を示す図である。
【図８】不揮発性半導体記憶装置のメモリセルの消去ベリファイ動作時の状態を示す図である。
【図９】不揮発性半導体記憶装置のメモリセルの書き込み動作時の状態を示す図である。
【図１０】図５の不揮発性半導体記憶装置の動作時の各部の電圧のタイムチャート図である。
【符号の説明】
１…ウェル、２…メインアレイ、３…行選択回路、４…列選択回路、５−１〜５−ｋ…ブロック、６…ブロック選択回路、７…電源、８…補助キャパシタ、９，１０…スイッチングトランジスタ、１１…データラッチ兼センス回路、１２…出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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