(57)【特許請求の範囲】
【請求項１】
ａビット単位で入力するデータをｂビット単位（ａ〈ｂ）で出力する装置において、
第１の前記ａビットデータすべてを含むべく第１の前記ｂビットデータを形成するとともに、
前記第１のａビットデータに後続する前記ａビットデータのうちの、ｌ個のａビットデータそれぞれからｂ／ｌビットづつ用いて前記第１のｂビットデータに後続するｂビットデータを形成する変換手段を備え、
前記第１のｂビットデータの前記ａビット以外の部分を前記後続のａビットデータにおけるａ−ｂ／ｌビットから構成する（ａ，ｂ，ｌはそれぞれ整数）
ことを特徴とするデータ処理装置。
【請求項２】
前記変換手段はｎ個の前記ａビットデータをｍ個の前記ｂビットデータに変換する（ｎ，ｍは整数であり、ａ〉ｎ）
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記変換手段はｍ個の前記ｂビットデータを形成するに際し、前記ｎ−２個のａビットデータそれぞれのｂ／ｌビットを用いてｍ−２個の前記ｂビットデータを形成すると共に、前記第１のａビットデータすべてと第ｎの前記ａビットデータすべて及び前記第１及び第ｎのａビットデータを除くｎ−２個のａビットデータそれぞれの前記ａ−ｂ／ｌビットから２個の前記ｂビットデータを形成する
ことを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記ａは５の倍数であり、前記ｂは８の倍数である
ことを特徴とする請求項１または２に記載のデータ処理装置。
【請求項５】
前記ａ及びｂは８の倍数である
ことを特徴とする請求項１または２に記載のデータ処理装置。
【請求項６】
前記ａビットデータは画像データである
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項７】
前記変換手段から出力される前記第１のｂビットデータ中のａビットを用いて前記第１のａビットを形成すると共に、
前記後続するｂビットデータ中のｂ／ｌビットと、前記第１のｂビットデータ中のｂ−ａビットから前記後続するａビットデータを形成する逆変換手段を備える
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項８】
ａビット単位で入力するデータをｂビット単位（ａ〈ｂ）で出力するに際し、
第１の前記ａビットデータすべてを含むべく第１の前記ｂビットデータを形成するとともに、
前記第１のａビットデータに後続する前記ａビットデータのうちの、ｌ個のａビットデータそれぞれからｂ／ｌビットづつ用いて前記第１のｂビットデータに後続するｂビットデータを形成するようにし、
前記第１のｂビットデータの前記ａビット以外の部分を前記後続のａビットデータにおけるａ−ｂ／ｌビットから構成する（ａ，ｂ，ｌはそれぞれ整数）
ことを特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、データ処理装置に関し、特には、複数ビットからなるデータの処理単位を変換する装置に関するものである。
【０００２】
【従来の技術】
従来より、複数ビット幅のバスやメモリを有する装置が知られている。
【０００３】
このような装置のうち、１６ビット幅のバスやメモリ等を持つシステムでは、Ａ／Ｄ変換器等から１６ビット幅以外のデータが出力された場合、そのまま処理するよりも１６ビットごとのデータ幅に変換する方がＤＭＡ等の転送効率が向上し、処理能力が増す。また、メモリの使用効率も向上する。
【０００４】
従って、例えば１０ビット幅のデータが入力される場合では、１０ビット幅のデータを１６ビット幅のデータに変換するための１０／１６変換回路や、その逆変換である１６／１０変換回路が使用される。以下、このような回路について説明する。
【０００５】
図６に従来のこの種の変換回路の動作概念図を示す。
【０００６】
この従来例では、まず、Ａ／Ｄ変換回路等からの１０ビット幅のデータを８ワード単位で１６ビット幅のデータ５ワードを構成するように変換する。この１０／１６変換では、入力される１０ビットデータを上位ビットから順に１６ビットづつブロック化して１６ビットデータへ変換している。
【０００７】
そして、この逆変換である１６／１０変換も同様に、入力される１６ビット幅のデータを上位ビットから順位１０ビットづつブロック化して１０ビットデータへ変換している。
【０００８】
このような変換回路の場合、変換に使用するレジスタは、図６（ａ）に示したＡからＴまで（各２ビット単位）の計４０ビットのレジスタを必要とする。
【０００９】
このような回路において８ビット幅のデータを入力して１６ビット幅のデータを形成し、この１６ビット幅のデータを同様の構成にて８ビット幅のデータに変換しようとした場合、再び逆変換の回路を通す必要があり、容易に変換することができない。
【００１０】
これに対し、図７に示した他の従来例では、入力される１０ビット幅のデータのうち、上位８ビットと下位２ビットとを分けて１６ビット幅のデータを構成するようにしている。
【００１１】
従って、８ビット幅のデータが入力された場合には１６ビット幅のデータの上位と下位の８ビットに分けるだけで８ビット幅のデータを得ることができ、容易に変換を行うことが可能になる。
【００１２】
以下、図７に示した従来例について説明する。
【００１３】
入力される１０ビット幅のデータは入力される順に図７（ａ）の１から８に示すレジスタに保持され、この８ワードのデータを９から１３で示した１６ビット幅の５ワードのデータに変換する。
【００１４】
図７（ｂ）は１０／１６変換時のデータの入出力を示す。
【００１５】
図７（ｂ）に示したように、第１〜第５のデータ１〜５はそれぞれレジスタａ〜ｅのＡ〜Ｙに順次入力される。
【００１６】
そして、第６のデータ６は１６ビット幅のデータの９が出力されて空になったレジスタａのＡ〜Ｄに入力される。同様に第７のデータ７は９と１０が出力されて空になったレジスタｂのＦ〜Ｊに入力される。最後に第８のデータ８は１０が出力されて空になったレジスタｃのＫ〜Ｏに入力される。
【００１７】
一方、１６ビット幅のデータの出力は、第２のデータ２が入力されたときに９としてレジスタａとｂのＡＢＣＤＦＧＨＩを出力し、第４のデータ４が入力されたときに１０としてレジスタｃとｄのＫＬＭＮＰＱＲＳを出力し、第５のデータ５が入力されたときに１１としてレジスタｅとｄとｃとｂとａのＵＶＷＸＴＯＪを出力する。そして第７のデータ７が入力されたときに１２としてレジスタａとｂのＡＢＣＤＦＧＨＩを出力し、最後のデータ８が入力されたときに１３としてレジスタｃとｂとａとｅのＫＬＭＮＯＪＥＹを出力する。
【００１８】
続いて、図７（ｃ）に示した１６／１０逆変換時の動作について説明する。
【００１９】
図７（ｃ）に示したように、まず、９と１０と１１の１６ビット幅のデータが順に入力される。１０ビット幅のデータの出力は、１１のデータが入力されて初めてレジスタａがいっぱいになるのでこの時点でＡ〜Ｅの１０ビット幅のデータが１として出力される。
【００２０】
次にレジスタｂのＦ〜Ｊの１０ビットを出力してから、空になったレジスタａとｂに１２のデータが入力され、同時にレジスタｃの１０ビットが３として出力される。そして次に空になったレジスタｃとｂとａとｅのＫＬＭＮＯＪＥＹに１３のデータが入力され、同時にレジスタｄの１０ビットが出力される。最後に、レジスタｅ・ａ・ｂ・ｃの順に５・６・７・８の１０ビット幅データが出力される。
【００２１】
【発明が解決しようとしている課題】
図６に示した従来例の場合、１０／１６変換は入力される１０ビットデータを上位ビットから順に１６ビットづつブロック化して１６ビットデータへ変換している。
【００２２】
そしてその逆変換である１６／１０変換も、同様に入力される１６ビットデータを上位ビットから順に１０ビットづつブロック化して１０ビットデータへ変換している。
【００２３】
このため、例えば８ビット幅のデータを入力して８／１６変換を行った場合、この回路で変換した１６ビット幅のデータは前述のように容易に８ビット幅のデータに変換することができない。
【００２４】
また、図７に示した従来例では、８ビット幅のデータが入力された場合には１６ビットのデータを上位と下位の８ビットづつに分けるだけで８ビット幅のデータを得ることができ、データ処理が容易に行えるようになる。
【００２５】
しかしながら、この場合には、前述のように変換回路の制御が複雑になって回路規模が大型化してしまう。また、データの転送もデータが飛び飛びに存在しているので無駄が生じ、転送効率が低いという問題もある。
【００２６】
前記課題を考慮して、本発明は、簡単な回路構成・動作制御を可能とし、また、データの転送効率のよい装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
従来抱えている課題を解決し、前記目的を達成するため、本発明は、ａビット単位で入力するデータをｂビット単位（ａ〈ｂ）で出力する装置において、第１の前記ａビットデータすべてを含むべく第１の前記ｂビットデータを形成するとともに、前記第１のａビットデータに後続する前記ａビットデータのうちの、ｌ個のａビットデータそれぞれからｂ／ｌビットづつ用いて前記第１のｂビットデータに後続するｂビットデータを形成する変換手段を備え、前記第１のｂビットデータの前記ａビット以外の部分を前記後続のａビットデータにおけるａ−ｂ／ｌビットから構成する（ａ，ｂ，ｌはそれぞれ整数）ように構成されている。
【００２８】
【実施例】
以下、本発明の実施例を図面を用いて詳細に説明する。
【００２９】
まず、図１を用いて本実施例の動作について説明する。
【００３０】
図１は本実施例における１０ビットから１６ビットへの変換と１６ビットから１０ビットへの変換の概念図である。
【００３１】
この１０／１６変換を施すことにより、１０ビット幅のデータの８ワード分か１６ビット幅のデータの５ワード分へと変換される。そして、１０ビットデータを８回転送する処を１６ビットデータで５回転送するだけでよいので、データの転送効率を向上することができる。更に、１６ビット幅のデータ単位で処理を行うメモリであれば、その容量が８分の５になり、メモリの使用効率を向上することができる。
【００３２】
以下、図１を用いて本実施例の１０／１６変換及び１６／１０変換について説明する。
【００３３】
図１において１〜８で示した長方形は、順次入力される１０ビット幅のデータの構成を示している。また、図１の９〜１３の楕円部分は１６ビット幅のデータの構成を示している。
【００３４】
なお、詳しくは後述するが、ハード構成的には図中のレジスタａ〜ｄの同一の４つの１０ビットレジスタを用い、各レジスタにデータを入力する構成になる。
【００３５】
すなわち、データ１〜４がレジスタａ〜ｄに順次記憶され、その後再びデータ５〜８がレジスタａ〜ｄに記憶される。
【００３６】
また、出力の１６ビットデータとしては、データ９はレジスタａの１０ビットすべてとレジスタｂ・ｃ・ｄそれぞれの下位２ビットづつの合計１６ビットで構成される。またデータ１０はレジスタｂの上位８ビットとレジスタｃの上位８ビットで構成される。データ１１はレジスタｄの上位８ビットとレジスタａの上位８ビットで構成される。データ１２はデータ１０と同様にレジスタｂの上位８ビットとレジスタｃの上位８ビットで構成される。更にデータ１３は、レジスタｄの１０ビットすべてとレジスタｃ・ｂ・ａのそれぞれの下位２ビットづつの合計１６ビットで構成される。
【００３７】
この１０／１６変換時には、１０ビット幅のデータが順に入力されると、第１のデータ１はレジスタａに、第２のデータ２はレジスタｂに、第３のデータ３はレジスタｃに、第４のデータ４はレジスタｄにそれぞれ保持される。
【００３８】
そして、後述するようにレジスタａのデータは第４のデータが入力されると同時に空くので、第５のデータが再びレジスタａに入力される。同様にレジスタｂのデータが出力されると再び第６のデータが入力され、第７のデータはレジスタｃに、そして第８のデータはレジスタｄにそれぞれ入力される。
【００３９】
このように、本実施例では１０ビット幅のレジスタを４つ持ち、データを入力するレジスタを順次切り換えながら１０ビットの入力データを８ワード単位で繰り返し処理する。
【００４０】
次に、このように変換され１６ビット幅データで構成される図１（ａ）のデータ９〜１３は、図１（ｂ）で示すタイミングで順次出力されていく。
【００４１】
すなわち、まず第１〜第３の１０ビットデータが入力されるときには１６ビットデータは出力されない。そして第４の１０ビットデータが入力されるときに９の１６ビットデータが出力され、以降１０，１１，１２，１３の１６ビットデータが順次出力される。
【００４２】
次に、このような１６ビットデータの構成について図１のＡ〜Ｔを用いて更に詳しく説明する。
【００４３】
Ａ〜Ｔはそれぞれ２ビット幅のデータレジスタを示している。
【００４４】
レジスタａはＡ〜Ｅの１０ビットレジスタで構成される。そして、このときＡ入力データのＭＳＢを保持し、Ｂ，Ｃ，Ｄ，Ｅと順にＬＳＢのデータを保持することになる。以下、各レジスタｂ〜ｄのＦ，Ｋ，Ｐがそれぞれ入力データのＭＳＢを保持し、Ｊ，Ｏ，ＴがそれぞれＬＳＢを保持する。
【００４５】
図１（ｂ）に１０／１６変換時の１０ビット・１６ビットの各データの入出力のタイミングを示す。
【００４６】
１０／１６変換時には、前述のように第４のデータが入力されて、９の１６ビットデータが出力される。このとき図に示すように９のデータ構成はＭＳＢからＡＢＣＤＥＪＯＴとなる。続いて第５のデータが入力されて、１０のデータが出力される。データ１０の構成はＦＧＨＩＫＬＭＮとなる。次に第６のデータが入力されてＰＱＲＳＡＢＣＤの構成のデータ１１が出力され、第７のデータが入力されてＦＧＨＩＫＬＭＮの構成のデータ１２が出力され、最後に第８のデータが入力されてＰＱＲＳＴＯＪＥの構成のデータ１３が出力される。
【００４７】
１６／１０変換時にはこのような１０／１６変換と逆の転送を行う。
【００４８】
つまり、第１の入力データとして９の１６ビットデータが入力される。この９のデータは上位ビットからレジスタａのＡＢＣＤＥとレジスタｂの下位ビットＪとレジスタｃの下位ビットＯとレジスタｄの下位ビットＴに入力される。そして、このときレジスタａのＡＢＣＤＥを１０ビットのデータとして出力する。
【００４９】
次に、第２の入力データとして１０の１６ビットデータが入力さ１０のデータは上位ビットからレジスタｂのＦＧＨＩとレジスタｃのＫＬＭＮに入力され、データの満ちたレジスタｂのＦＧＨＩＪが１０ビットデータとして出力される。
【００５０】
続いて第３の入力データとして１１の１６ビットデータが入力される。この１１のデータは上位ビットからレジスタｄのＰＱＲＳと、空になっているレジスタａのＡＢＣＤＥに入力され、データの満ちているレジスタｃのＫＬＭＮＯが１０ビットデータとして出力される。
【００５１】
次に第４のデータとして１２の１６ビットデータが入力される。この１２のデータは上位ビットからレジスタｂのＦＧＨＩとレジスタｃのＫＬＭＮに入力され、データの満ちているレジスタｄのＰＱＲＳＴが１０ビットデータとして出力される。
【００５２】
続いて第５の入力データとして１３の１６ビットデータが入力される。この１３のデータは上位ビットからレジスタｄのＰＱＲＳＴとレジスタｃのＯとレジスタｂのＪとレジスタａのＥに入力され、データの満ちたレジスタａのＡＢＣＤＥが１０ビットデータとして出力される。
【００５３】
そして、以下１６ビットのデータは入力されずに、すでに各レジスタに入力されているデータを１０ビットづつ３回出力し、残りの１０ビットデータとしてそれぞれレジスタｂ，ｃ，ｄのデータを出力する。
【００５４】
次に、本実施例において８ビットのデータが入力された場合について説明する。
【００５５】
８ビットのデータが入力される場合には、各１０ビット幅のレジスタａ〜ｄの下位２ビットは使用しない。この動作を図１を用いて説明する。
【００５６】
第１の８ビットデータはレジスタａのＡＢＣＤに入力される。以下、第２〜４の入力８ビットデータがレジスタｂ〜ｄのＦＧＨＩ，ＫＬＭＮ及びＰＱＲＳに入力される。
【００５７】
そして、前述のようにレジスタａのデータは第４の８ビットデータが入力すると同時に出力され、レジスタａが空になるので、第５の８ビットデータが入力されるときには再びこのレジスタａに入力される。
【００５８】
以下同様にレジスタｂ〜ｄには第６〜第８の８ビットデータが記憶される。
【００５９】
このように、本実施例では８ビット幅のデータが入力されても１０ビット幅のときと同様にレジスタを４つ持ち、順次切り換えながら８ビットの入力データを８ワード単位で繰り返し処理する。
【００６０】
このように各レジスタに記憶された８ビットデータを１６ビットデータに変換して出力する様子について説明する。
【００６１】
前述のように、８／１６変換時には第４の８ビットデータが入力されたとき、９の１６ビットデータが出力される。このとき図１（ｂ）に示すように９のデータ構成はＭＳＢからＡＢＣＤＥＪＯＴとなり、特にこの下位８ビットのＥＪＯＴは“００ｈ”となる。
【００６２】
続いて第５の８ビットデータが入力されて、１０の１６ビットデータが出力される。この１０のデータ構成はＦＧＨＩＫＬＭＮとなる。
【００６３】
同様に第６の８ビットデータが入力されＰＱＲＳＡＢＣＤの構成の１１のデータが出力され、第７の８ビットデータが入力されＦＧＨＩＫＬＭＮの構成のデータが出力され、更に、第８の８ビットデータが入力されＰＱＲＳＴＯＪＥの構成の１３のデータが出力される。このとき、１３のデータの下位ビットＴＯＪＥは９のデータと同様に“００ｈ”となる。
【００６４】
つまり、本実施例では９と１３のデータの下位８ビットが“００ｈ”になる以外は１０／１６変換の動作と同様である。
【００６５】
このように形成された１６ビットデータを８ビットのデータに変換する場合には図１（ｃ）に示すようなデータ変換を行わず、１６ビットデータの上位と下位の８ビットに切り分けるだけでよい。従って逆変換の回路は必要ない。
【００６６】
次に、本発明の実施例として、このようなデータの変換を行う回路を含む撮像装置の具体的な構成について説明する。
【００６７】
図２は本発明の実施例としてのビデオカメラ等の撮像装置の構成を示すブロック図である。
【００６８】
図２において、レンズやアイリス等を含む光学系１０１を介した被写体光はＣＣＤ１０２により電気信号に変換されてＡ／Ｄ変換回路１０３に出力される。ここで、ＣＣＤ１０２はコンピュータでの処理を考慮して、ＴＶ方式用のセンサだけでなく正方画素を用いてもよい。
【００６９】
Ａ／Ｄ変換回路１０３はＣＣＤからの出力画像信号を１０ビットのデジタル信号に変換して、デジタル信号処理回路１０５及びビューファインダ１１０に出力する。ビューファインダ１１０はＡ／Ｄ変換回路１０３からの画像データもしくはＤ／Ａ変換回路１０６からの画像データに応じた画像を表示する。
【００７０】
デジタル信号処理回路１０５は入力されたデジタル画像信号をメモリ１０７に書き込み、このメモリ１０７の画像信号に対してホワイトバランス・ＡＥ補正・ガンマ処理・画像圧縮・ＮＲ等の処理を施して記録部１０８に出力する。
【００７１】
この記録部１０８としては周知のＶＴＲやハードディスク等の構成をとることが可能である。
【００７２】
前述のデータ変換回路はこのデジタル信号処理回路１０５に含まれる。
【００７３】
ＭＰＵ１０４は図２に示した装置各部の動作を制御するための回路で、このＭＰＵ１０４に対してもバスがつながれており、このＭＰＵ１０４内部で画像データに対して演算処理を行うことも可能である。
【００７４】
また、デジタル信号処理回路１０５で処理された画像データを外部バスインターフェイス１１０を介してコンピュータ等の外部機器に対して出力することができる。また、同様に外部機器から画像データを入力することもできる。
【００７５】
また、デジタル信号処理回路１０５からの画像データはＤ／Ａ変換回路１０６によりアナログ信号に変換され、ビューファインダ１１０及びビデオアウト部１０９に出力され、ビデオアウト部１０９から外部のＶＴＲ等の機器にアナログ画像信号として出力される。
【００７６】
次に、図２のデジタル信号処理回路１０５における前述の１０／１６変換回路及び１６／１０変換回路及びその周辺の構成及び動作について説明する。
【００７７】
図３は前述の変換回路及びその周辺の回路構成を示すブロック図である。
【００７８】
まず、Ａ／Ｄ変換回路１０３からの１０ビットのデータを１６ビットのデータに変換する場合について説明する。
【００７９】
図３において、Ａ／Ｄ変換回路１０３からの１０ビットの画像データは、スイッチ２０２のｂ側端子を介してスイッチ２０３，２０７に出力される。これら各スイッチ２０２，２０３，２０７及び後述の２０６はすべてＭＰＵ１０４により制御されている。そして、入力１０ビットデータを１６ビットデータに変換する場合には各スイッチはｂ側端子に接続されるように制御される。
【００８０】
スイッチ２０３に出力された１０ビットの画像データは１０／１６変換回路２０５に出力され、ここで前述のように８ワードづつ１６ビットの画像データに変換される。そして、この１６ビットデータはスイッチ２０６，２０７を介してＦＩＦＯメモリ２０８に出力され、ここで一時蓄積された後所定のクロックタイミングで端子２０９より後段の回路に出力される。
【００８１】
次に、外部機器もしくは記録部からの１６ビットデータを１０ビットデータに変換する場合について説明する。
【００８２】
この場合、各スイッチはａ側端子に接続するように制御される。
【００８３】
端子２１０から入力した１６ビットデータはスイッチ２０２，２０３を介して１６／１０変換回路２０４に出力され、ここで前述のように１０ビットのデータに変換される。そして、スイッチ２０７，ＦＩＦＯ２０８を介して端子２１１より出力する。
【００８４】
また、Ａ／Ｄ変換回路１０３もしくは外部機器からの画像データが８ビットである場合には前述の１０ビットの場合と同様に各スイッチをａ側に接続して、前述のように１０／１６変換回路２０５により８ビットデータを１６ビットデータに変換して出力する。
【００８５】
次に、外部機器もしくは記録部からの１６ビットデータを８ビットデータに変換する場合にはついて説明する。
【００８６】
この場合にはスイッチ２０２，２０７をそれぞれａ側に接続し、１６／１０変換回路２０４を使用しないようにする。すなわち、前述のように、本実施例では８ビットデータを１６ビットデータに変換するときに前述のように変換しているため、逆変換時には１６／１０変換回路を使用せずに上位の８ビットと下位の８ビットを単純に分離するだけで８ビットデータが得られるものである。
【００８７】
更に、Ａ／Ｄ変換回路，記録部及び外部機器等からの１６ビットデータをそのまま出力したい場合にはスイッチ２０２を入力側に接続し、また、スイッチ２０７をａ側に接続することにより実現できる。
【００８８】
次に、図３の１０／１６変換回路及び１６／１０変換回路の具体的な構成について説明する。
【００８９】
図４は１０／１６変換回路の具体的な構成を示す図である。
【００９０】
図４において、４０１は切り換え制御信号に応じてクロックをカウントするカウンタ、４０２はカウンタ４０１からの出力信号に応じて各レジスタの出力データを選択して出力するデータセレクタ、また４０３はそれぞれ１０個のＤ−フリップフロップを有するレジスタａ〜ｄからなるレジスタ部である。
【００９１】
図４において、入力部４０４から並列に入力されたデータは、レジスタａから順次クロックに同期してレジスタｂ，ｃ，ｄに送られる。
【００９２】
データセレクタ４０２はカウンタ４０１の出力に応じてこれら各レジスタの出力データを選択し、前述のように１６ビットづつデータを出力する。
【００９３】
なお、本実施例では、カウンタ４０１，データセレクタ４０２及びレジスタ部４０３を１０／１６変換と１６／１０変換とで共用しているため、カウンタ４０１に対して１０／１６と１６／１０の切り換え制御信号を出力し、動作を制御している。
【００９４】
次に、図５を用いて１６／１０変換回路について説明する。
【００９５】
前述のように、本実施例では変換回路の一部を共用しているのでカウンタ４０１，データセレクタ４０２及びレジスタ部４０３の構成は図４と同様である。図５において、４０５はデータ出力切り換え回路で、入力データを前述のように各レジスタに振り分けて出力する。
【００９６】
データセレクタ４０２は１６ビットデータを１０ビットデータに変換するときには前述のようにデータをセレクトして１０ビットづつ出力し、また、８ビットデータに変換するときには第１及び第５の１６ビットデータの下位４ビットデータを出力しないように制御する。
【００９７】
以上説明したように、本実施例では１０ビットから１６ビット及びその逆の変換と、８ビットから１６ビット及びその逆の変換とを共通の回路で実現するに際し、少ないレジスタ構成で行うことができる。
【００９８】
さらに、いずれの変換時においても１６ビットデータを５ワード連続して入出力できるため、５ワード単位としてまとめて転送可能となり、転送時間の短縮及び転送効率の向上が可能になる。
【００９９】
更に、変換動作の制御も簡単になり、回路規模の大型化を防止することができる。
【０１００】
なお、前述の実施例では特に撮像装置を例にとって説明したが、これに限らず、ａビット単位で入力するｎ個のデータをｂビット単位でｍ個のデータとして出力するものであれはこれに限るものではなく、適用可能である。
【０１０１】
すなわち、図１（ａ）を参照した前述の実施例からも理解されるように、まず、最初に入力されるａビットデータのすべてを用いて第１のｂビットデータを形成し、ｎ−２個のａビットデータそれぞれをｂ／ｌビットづつレジスタに記憶し、このｎ−２個のｂ／ｌビットを用いてｍ−２個のｂビットデータを形成する（ここで、ａ，ｂ，ｎ，ｍ，ｌは整数）。
【０１０２】
更に、第ｎのａビットデータすべてを用いて第ｍのｂビットデータを形成する。そして、第１のｂビットデータの残りと第ｍのｂビットデータの残りは、第１及び第ｎのａビットデータを除くｎ−２個のａビットデータそれぞれのａ−ｂ／ｌビットを用いる。
【０１０３】
ただし、ここでは入力のａビットデータを保持するレジスタの単位と数を注意する必要がある。例えば、ａ〉ｎ等の条件も考えられる。
【０１０４】
また、前述の実施例ではａが１０または８でｂが１６の場合について説明したが、これ以外にも変換可能な組み合わせ（例えばａが５，８の倍数でｂが８の倍数）は考えられ、そのすべてについて本発明を適用可能である。
【０１０５】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ａビット単位で入力するデータをｂビット単位で出力する際に、その変換処理を簡単にすることができ、回路規模の大型化を防止することが可能になる。
【０１０６】
また、逆変換の際の処理も簡単になる。
【図面の簡単な説明】
【図１】本発明の実施例の動作概念図である。
【図２】本発明の実施例としての撮像装置の構成を示すブロック図である。
【図３】図２における変換回路とその周辺の回路の構成を示すブロック図である。
【図４】図３に示した回路の詳細な構成を示すブロック図である。
【図５】図３に示した回路の詳細な構成を示すブロック図である。
【図６】従来の変換動作を説明するための図である。
【図７】従来の他の変換動作を説明するための図である。
【符号の説明】
１０２  ＣＣＤ
１０５  デジタル信号処理回路
１１０  外部バスインターフェイス
【図１】
0003566364.tif 000002
【図２】
0003566364.tif 000003
【図３】
0003566364.tif 000004
【図４】
0003566364.tif 000005
【図５】
0003566364.tif 000006
【図６】
0003566364.tif 000007
【図７】
0003566364.tif 000008