(57)【特許請求の範囲】
【請求項１】
電源端子間に、定電流を流す第１の電流源トランジスタ、第１の抵抗、及びダイオードが直列接続されて、前記第１の電流源トランジスタと第１の抵抗の接続ノードを電圧出力端子とした主電流経路と、
電源投入時に前記第１の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路とを有する定電圧発生回路において、
前記第１の電流源トランジスタと並列接続された第２の電流源トランジスタ、及び前記第１の抵抗と並列接続された第２の抵抗を有する補助電流経路と、
この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間補助電流経路を導通させるスイッチ回路と、
を有することを特徴とする定電圧発生回路。
【請求項２】
前記主電流経路は、前記第１の電流源トランジスタが基準電流値を反映した定電流を流すカレントミラー回路を含むバンドギャップリファレンス回路の出力回路である
ことを特徴とする請求項１記載の定電圧発生回路。
【請求項３】
前記補助電流経路の第２の電流源トランジスタと第２の抵抗は、前記電圧出力端子に得られる出力電圧が前記スイッチ回路のオンオフに拘わらず一定になるように素子パラメータが設定されている
ことを特徴とする請求項１記載の定電圧発生回路。
【請求項４】
前記第２の電流源トランジスタは、前記第１の電流源トランジスタとゲートが共通駆動されて第１の電流源トランジスタと同じ定電流を流すものであり、
前記第２の抵抗は前記第１の抵抗と同じ抵抗値を有する
ことを特徴とする請求項１記載の定電圧発生回路。
【請求項５】
電源端子間に第１の電流源トランジスタと第１のダイオードとが直列接続され、第１のダイオードに第１の抵抗が並列接続された第１の電流経路と、
電源端子間に第２の電流源トランジスタと第２の抵抗、及び前記第１のダイオードより電流容量が大きい第２のダイオードが直列接続され、これら第２の抵抗と第２のダイオードの直列回路に前記第１の抵抗と同じ値の第３の抵抗が並列接続された第２の電流経路と、
電源端子間に第３の電流源トランジスタと第４の抵抗が直列接続されて、第３の電流源トランジスタと第４の抵抗の接続ノードを出力端子とする第３の電流経路と、
前記第１の電流経路における第１の電流源トランジスタと第１のダイオードの接続ノードと、前記第２の電流経路における第２の電流源トランジスタと第２の抵抗の接続ノードとが差動入力端子に接続されてそれらの接続ノードを同電位に保つように前記第１，第２及び第３の電流源トランジスタのゲートを共通駆動する差動増幅器と、
電源投入時に前記第１乃至第３の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路と、
前記第３の電流経路に併設されて電源端子間に直列に入る、前記差動増幅器の出力によりゲートが駆動される第４の電流源トランジスタと第５の抵抗とを有する補助電流経路と、
この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間前記補助電流経路を導通させるスイッチ回路と、
を有することを特徴とする定電圧発生回路。
【請求項６】
定電流源を備えた差動増幅器と、
電源端子と電圧出力端子の間に介在して、前記差動増幅器の出力によりゲートが制御される電流源トランジスタと、
前記電圧出力端子と基準電位端子の間に第１の抵抗と第１の第１のダイオードが直列接続されその接続ノードが前記差動増幅器の一方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第１の電流経路と、
前記電圧出力端子と基準電位端子の間に第２及び第３の抵抗と、前記第１のダイオードより電流容量の大きい第２のダイオードとが直列接続され第２及び第３の抵抗の接続ノードが前記差動増幅器の他方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第２の電流経路と、
電源投入時、前記差動増幅器の定電流源を制御して電流値を増大させる制御回路と、
を有することを特徴とする定電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、定電圧発生回路に係り、特にバンドギャップリファレンス（ＢＧＲ）回路を用いた基準電圧発生回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路内の基準電圧発生回路として、電源電圧依存性および温度依存性の小さいＢＧＲ回路が用いられている。ＢＧＲ回路において、電源投入時に速やかに基準電圧が得られるようにするために、一旦出力端子を電源電位まで持ち上げた後、安定点に移行させるパワーオンリセット機能を持たせることがよく行われる。
【０００３】
図５は、その様なＢＧＲ回路の構成を示す。このＢＧＲ回路は、電源ＶＣＣと接地ＶＳＳの間に３つの電流経路が形成されている。第１の電流経路は、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１およびダイオードＤ１の直列回路である。第２の電流経路は、ＰＭＯＳトランジスタＱＰ２、ＮＭＯＳトランジスタＱＮ２、抵抗Ｒ１、およびダイオードＤ２の直列回路である。ダイオードＤ２は、第１の電流経路のダイオードＤ１に対して、Ｎ個分のｐｎ接合面積を持つものとする。第３の電流経路は、ＰＭＯＳトランジスタＱＰ３、抵抗Ｒ２ダイオードおよびＤ３の直列回路である。
【０００４】
第２の電流経路のＰＭＯＳトランジスタＱＰ１は、ゲートとドレインが接続され、第１および第３の電流回路のＰＭＯＳトランジスタＱＰ１およびＱＰ３のゲートはＰＭＯＳトランジスタＱＰ２のゲートに接続されている。従ってこれらのＰＭＯＳトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成しており、第２の電流回路のドレイン電流Ｉ０を基準として、第１および第３の電流回路にも同じ電流Ｉ０が流れる。
このＢＧＲ回路の出力基準電圧Ｖｒｅｆは、第３の電流経路の電流Ｉ０と抵抗Ｒ２、およびダイオードＤ３の端子電圧Ｖｆ３を用いて、次の数１で表される。
【０００５】
【数１】
Ｖｒｅｆ＝Ｖｆ３＋Ｒ２・Ｉ０
【０００６】
この様に表される基準電圧Ｖｒｅｆを温度依存性のない定電圧とするために、第２の電流経路のダイオードＤ２と第１の電流経路のダイオードＤ１の面積比（電流容量比）Ｎ、および第２の電流経路に挿入された抵抗Ｒ１と第３の電流経路の抵抗Ｒ２との比が最適設定される。いま、第２の電流経路において、ＮＭＯＳトランジスタＱＮ２と抵抗Ｒ１の接続ノードの電位をＶｆ２２、抵抗Ｒ１とダイオードＤ２の接続ノードの電位をＶｆ２１とすると、電流Ｉ０は、次の数２で表される。
【０００７】
【数２】
Ｉ０＝（Ｖｆ２２−Ｖｆ２１）／Ｒ１
【０００８】
第１の電流経路のＮＭＯＳトランジスタＱＮ１はゲートとドレインが接続され、第２の電流経路のＮＭＯＳトランジスタＱＮ２のゲートはＮＭＯＳトランジスタＱＮ１のゲートと共通接続されているから、これらのＮＭＯＳトランジスタＱＮ１，ＱＮ２のソースノードの電位Ｖｆ１，Ｖｆ２２は等しい。また、第１の電流経路のダイオードＤ１と第３の電流経路のダイオードＤ３とが同じ素子であれば、Ｖｆ３＝Ｖｆ１である。これらの関係を数１に入れると、数１は、次のように書き替えることができる。
【０００９】
【数３】
Ｖｒｅｆ＝Ｖｆ１＋（Ｒ２／Ｒ１）（Ｖｆ１−Ｖｆ２１）
【００１０】
数３の右辺第２項におけるＶｆ１−Ｖｆ２１は、ダイオードＤ１とＤ２の同じ電流値での順方向電圧の差であり、ダイオードＤ２のダイオードＤ１に対する電流容量比Ｎを用いて、下記数４で表される。
【００１１】
【数４】
Ｖｆ１−Ｖｆ２１＝（ｋＴ／ｑ）ｌｎ  Ｎ
【００１２】
但し、ｋはボルツマン定数、ｑは単位電荷、Ｔは温度である。数４を数３に代入すると、次の数５が得られる。
【００１３】
【数５】
Ｖｒｅｆ＝Ｖｆ１＋（Ｒ２／Ｒ１）（ｋＴ／ｑ）ｌｎ  Ｎ
【００１４】
数５の右辺第１項は、ダイオードＤ１の順方向電圧であり、負の温度係数を持つ。右辺第２項は、一次の正の温度係数を持つ。従って、抵抗比Ｒ２／Ｒ１及び電流容量比Ｎを最適設定することにより、数５の基準電圧Ｖｒｅｆは温度依存性の小さいものとすることができる。
【００１５】
図５のＢＧＲ回路では、電源投入時に回路を起動するために、カレントミラー回路を構成するＰＭＯＳトランジスタＱＰ１〜ＱＰ３のゲートと接地ＶＳＳの間に、ＮＭＯＳトランジスタＱＮ３が設けられている。このＮＭＯＳトランジスタＱＮ３のゲートは、パワーオンリセット信号ＰＯＮＲＳＴにより制御される。電源投入時、パワーオンリセット信号ＰＯＮＲＳＴをＶＣＣとして、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３のゲートを強制的に接地電位ＶＳＳにして、ＰＭＯＳトランジスタＱＰ１〜ＱＰ３をオンさせる。これにより、基準電圧出力端は一旦、Ｖｒｅｆ＝ＶＣＣに引き上げられる。その後、制御信号ＰＯＮＲＳＴをＶＳＳに戻すことにより、出力基準電圧ＶｒｅｆはＶＣＣから所望の基準電圧例えば、１．２５Ｖの定常状態に移行する。
【００１６】
【発明が解決しようとする課題】
上述したＢＧＲ回路を用いた基準電圧発生回路では、各電流経路が動作中定常的に電流を流す。このため、消費電力を小さくするためには、各電流経路の抵抗を大きくして、定常電流を小さくすることが必要である。
しかし、定常電流を小さくした場合、パワーオンリセットにより一旦電源電位ＶＣＣまで上昇させた基準電圧出力端が定常状態に戻るまでに時間がかかる、という問題がある。図６は、その様子を示すパワーオンリセット時の動作波形である。
【００１７】
この発明は、上記事情を考慮してなされたもので、定常状態での消費電力増大を伴うことなく、電源投入時の定常状態への高速復帰を可能とした定電圧発生回路を提供することを目的としている。
【００１８】
【課題を解決するための手段】
この発明に係る第１の定電圧発生回路は、電源端子間に、定電流を流す第１の電流源トランジスタ、第１の抵抗、及びダイオードが直列接続されて、前記第１の電流源トランジスタと第１の抵抗の接続ノードを電圧出力端子とした主電流経路と、電源投入時に前記第１の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路とを有する定電圧発生回路において、前記第１の電流源トランジスタと並列接続された第２の電流源トランジスタ、及び前記第１の抵抗と並列接続された第２の抵抗を有する補助電流経路と、この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間補助電流経路を導通させるスイッチ回路と、を有することを特徴とする。
【００１９】
ここで例えば、前記主電流経路は、前記第１の電流源トランジスタが基準電流値を反映した定電流を流すカレントミラー回路を含むバンドギャップリファレンス回路の出力回路である。
また、前記補助電流経路の第２の電流源トランジスタと第２の抵抗は、好ましくは、前記電圧出力端子に得られる出力電圧が前記スイッチ回路のオンオフに拘わらず一定になるように素子パラメータが設定される。より具体的には、第２の電流源トランジスタは、第１の電流源トランジスタとゲートが共通駆動されて第１の電流源トランジスタと同じ定電流を流すものであり、第２の抵抗は第１の抵抗と同じ抵抗値を有するものとする。
【００２０】
この発明に係る第２の定電圧発生回路は、電源端子間に第１の電流源トランジスタと第１のダイオードとが直列接続され、第１のダイオードに第１の抵抗が並列接続された第１の電流経路と、電源端子間に第２の電流源トランジスタと第２の抵抗、及び前記第１のダイオードより電流容量が大きい第２のダイオードが直列接続され、これら第２の抵抗と第２のダイオードの直列回路に前記第１の抵抗と同じ値の第３の抵抗が並列接続された第２の電流経路と、電源端子間に第３の電流源トランジスタと第４の抵抗が直列接続されて、第３の電流源トランジスタと第４の抵抗の接続ノードを出力端子とする第３の電流経路と、前記第１の電流経路における第１の電流源トランジスタと第１のダイオードの接続ノードと、前記第２の電流経路における第２の電流源トランジスタと第２の抵抗の接続ノードとが差動入力端子に接続されてそれらの接続ノードを同電位に保つように前記第１，第２及び第３の電流源トランジスタのゲートを共通駆動する差動増幅器と、電源投入時に前記第１乃至第３の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路と、前記第３の電流経路に併設されて電源端子間に直列に入る、前記差動増幅器の出力によりゲートが駆動される第４の電流源トランジスタと第５の抵抗とを有する補助電流経路と、この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間前記補助電流経路を導通させるスイッチ回路と、を有することを特徴とする。
【００２１】
この発明に係る第３の定電圧発生回路は、定電流源を備えた差動増幅器と、電源端子と電圧出力端子の間に介在して、前記差動増幅器の出力によりゲートが制御される電流源トランジスタと、前記電圧出力端子と基準電位端子の間に第１の抵抗と第１の第１のダイオードが直列接続されその接続ノードが前記差動増幅器の一方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第１の電流経路と、前記電圧出力端子と基準電位端子の間に第２及び第３の抵抗と、前記第１のダイオードより電流容量の大きい第２のダイオードとが直列接続され第２及び第３の抵抗の接続ノードが前記差動増幅器の他方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第２の電流経路と、電源投入時、前記差動増幅器の定電流源を制御して電流値を増大させる制御回路と、を有することを特徴とする。
【００２２】
この発明による第１及び第２の定電圧発生回路では、出力段である主電流経路に対して並列に補助電流経路を設け、電源投入時時に補助電流経路を導通させて電流経路を低抵抗とすることにより、電圧出力端子の定常状態への復帰を高速化することができる。補助電流経路にはスイッチ回路を備えて、定常状態では補助電流経路を非導通とすることにより、電流経路の抵抗値を大きく保つことができる。これにより、定常状態での消費電力は従来と変わらないものとすることができる。
【００２３】
またこの発明による第３の定電圧発生回路では、ダイオードを含む二つの電流経路を差動増幅器により負帰還制御して基準電圧を発生するタイプの定電圧発生回路であって、電源投入時に差動増幅器の定電流源の電流値を増大させることにより、回路の定常状態への移行を移行を速やかに行うことができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例によるＢＧＲ回路である。このＢＧＲ回路の基本構成は、図５の従来回路と同様であり、対応する部分には図５と同一符号を付してある。このＢＧＲ回路の出力回路となる主電流経路１は、電源電位ＶＣＣと接地電位ＶＳＳの間に直列接続された電流源ＰＭＯＳトランジスタＱＰ３と抵抗Ｒ２及びダイオードＤ３により構成されている。ＰＭＯＳトランジスタＱＰ３と抵抗Ｒ２との接続ノードが電圧出力端子ＯＵＴとなる。
【００２５】
ＰＭＯＳトランジスタ対ＱＰ１，ＱＰ２はＰＭＯＳカレントミラー回路を構成しており、これらのトランジスタＱＰ１，ＱＰ２を電流源とする電流経路４，５のダイオードＤ１，Ｄ２に定電流Ｉ１が供給される。またＰＰＭＯＳトランジスタＱＰ２とＱＰ３の対もレントミラーを構成しており、これにより主電流経路１にはＰＭＯＳトランジスタＱＰ３により定電流Ｉ１が流される。
【００２６】
このＢＧＲ回路が、ダイオードＤ１とＤ２の接合面積比（電流容量比）、及び抵抗Ｒ１とＲ２の値を設定することにより、出力端子ＯＵＴに温度依存性の小さい基準電圧Ｖｒｅｆを出力することは、先の数５で説明した通りである。
この実施例では、この様なＢＧＲ回路の主電流経路１に対して補助電流経路２が併設されている。補助電流経路２は、ＰＭＯＳトランジスタＱＰ５がオンの時に主電流経路１の電流源ＰＭＯＳトランジスタＱＰ３に並列接続される電流源ＰＭＯＳトランジスタＱＰ４と、ＮＭＯＳトランジスタＱＮ４がオンの時に主電流経路１の抵抗Ｒ２と並列接続される抵抗Ｒ３を有する。ＰＭＯＳトランジスタＱＰ４のゲートはＰＭＯＳトランジスタＱＰ３のゲートと共通接続される。
【００２７】
補助電流経路２の電流源ＰＭＯＳトランジスタＱＰ４のドレインと出力端子ＯＵＴの間に挿入されたＰＭＯＳトランジスタＱＰ５と、出力端子ＯＵＴと抵抗Ｒ３の間に挿入されたＮＭＯＳトランジスタＱＮ４とは、補助電流経路２を選択的に導通、非導通とするためのスイッチ回路３を構成している。ＮＭＯＳトランジスタＱＮ４のゲートは、制御信号Ａにより駆動され、ＰＭＯＳトランジスタＱＰ５のゲートは制御信号ＡをインバータＩＮＶにより反転した信号により駆動される。
【００２８】
スイッチ回路３は、電源投入時に一定時間補助電流経路２を導通させるように、制御信号Ａにより制御される。より具体的には、電源投入時、パワーオンリセット用ＮＭＯＳトランジスタＱＮ３がオン駆動された時、これがオフになった後一定時間スイッチ回路３がオン駆動される。但し、スイッチ回路３のオン駆動のタイミングは、パワーオンリセット用ＮＭＯＳトランジスタＱＮ３のオン駆動と同時であってもよい。
【００２９】
この実施例によるＢＧＲ回路の動作を次に説明する。
図２は、電源投入時の各部動作波形を示している。電源投入時、即ちタイミングｔ０でパワーオンリセット信号ＰＯＮＲＳＴがＶＣＣになり、この実施例では同時にスイッチ回路２の制御信号ＡがＶＣＣになる。これにより、ＢＧＲ回路では、各電流源ＰＭＯＳトランジスタＱＰ１〜ＱＰ３が全てゲートにＶＣＣが与えられてオンになり、出力端子ＯＵＴは強制的にＶＣＣになる。タイミングｔ１でパワーオンリセット信号ＰＯＮＲＳＴがＶＳＳになり、出力端子ＯＵＴは安定点に向かって移行する。
【００３０】
この後、制御信号Ａは更に一定時間ＶＣＣを保つ。このとき、一旦ＶＣＣになった出力端子ＯＵＴの放電路は、二つの抵抗Ｒ２，Ｒ３の並列回路である。従って、図２に破線で示した主電流経路１のみの場合の出力電圧変化に対して、補助電流経路２を持つこの実施例の場合、より短時間に安定出力状態に復帰する。補助電流経路２を非導通とするタイミングｔ２は、出力端子ＯＵＴが定常状態の出力電圧例えば、１．２５Ｖになる前後とする。
【００３１】
定常状態では、補助電流経路２は非導通であり、主電流経路１にはＰＭＯＳトランジスタＱＰ３により定電流Ｉ１が流れる。従って、定常状態での消費電力は、従来と変わらない。このときダイオードＤ３の端子電圧をＶｒｅｆとすると、下記数６で表される出力電圧が得られる。これが温度依存性のない定電圧になることは、図５で説明したとおりである。
【００３２】
【数６】
Ｖｒｅｆ＝Ｖｆ＋Ｒ２・Ｉ１
【００３３】
この実施例において、補助電流経路２の導通、非導通により出力端子ＯＵＴの電位変動が生じないようにすることが好ましい。従って、補助電流経路２の電流源ＰＭＯＳトランジスタＱＰ４と抵抗Ｒ３は、電圧出力端子ＯＵＴに得られる出力電圧がスイッチ回路３のオンオフに拘わらず一定になるように、言い換えれば、補助電流経路２の導通、非導通に拘わらず一定になるように、素子パラメータが設定される。
【００３４】
具体的には例えば、補助電流経路２の電流源ＰＭＯＳトランジスタＱＰ４による電流Ｉ２が、主電流経路１の電流源ＰＭＯＳトランジスタＱＰ３による電流Ｉ１と等しくなるように、これらのＰＭＯＳトランジスタＱＰ３，ＱＰ４の素子寸法は同じとする。また、主電流経路１の抵抗Ｒ２と補助電流経路２の抵抗Ｒ３を同じ抵抗値とする。
【００３５】
この条件において、補助電流経路２を導通状態に保って出力端子ＯＵＴに得られる出力電圧は、ダイオードＤ３の電流が変わることによるダイオード端子電圧Ｖｒｅｆの誤差を無視すれば、下記数７となる。
【００３６】
【数７】
0003556482.tif 000002
【００３７】
補助電流経路２の導通、非導通に拘わらず出力電圧を一定に保つ条件は、Ｉ１＝Ｉ２，Ｒ２＝Ｒ３に限られない。より一般的には、下記数８の条件を満たせばよい。
【００３８】
【数８】
（Ｉ１＋Ｉ２）［Ｒ２・Ｒ３／（Ｒ２＋Ｒ３）］
【００３９】
数８の条件を満たす範囲で補助電流経路２の電流源ＰＭＯＳトランジスタＱＰ４と抵抗Ｒ３の素子パラメータを選択することにより、補助電流経路２を設けたことによる回路動作への悪影響を防止することが可能になる。
以上のようにこの実施例によるＢＧＲ回路では、補助電流経路２を付加することにより、定常状態での消費電力を増大させることなく、電源投入時の出力電圧の定常状態への復帰が短時間に行われる。
【００４０】
図３は、この発明を別のタイプのＢＧＲ回路に適用した実施例である。
この実施例によるＢＧＲ回路は、電源ＶＣＣと接地ＶＳＳ間に設けられた３つの電流経路１１，１２及び１３と、差動増幅器１４とを有する。第１の電流経路１１は、電流源ＰＭＯＳトランジスタＱＰ１１とダイオードＤ１の直列回路であり、第２の電流経路１２は、電流源ＰＭＯＳトランジスタＱＰ１２と抵抗Ｒ１１及びダイオードＤ２の直列回路である。第１の電流経路１１のダイオードＤ１、及び第２の電流経路１２の抵抗Ｒ１１とダイオードＤ２の直列回路に対して、同じ値の抵抗Ｒ０が並列接続されている。ダイオードＤ２は、第１の電流経路１１におけるダイオードＤ１の複数個分の接合面積（即ち電流容量）を有する。
【００４１】
第３の電流経路１３は出力回路となる主電流経路であって、電流源ＰＭＯＳトランジスタＱＰ１３と抵抗Ｒ１２の直列回路である。
これらの電流経路１１，１２，１３の電流源ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３のゲートは差動増幅器１４の出力により共通に駆動される。差動増幅器１４の反転入力端子、非反転入力端子にはそれぞれ、第１の電流経路１１のＰＭＯＳトランジスタＱＰ１１とダイオードＤ１の接続ノードＮ１と、第２の電流経路１２におけるＰＭＯＳトランジスタＱＰ１２と抵抗Ｒ１１との接続ノードＮ２とが接続される。従って定常状態では、高入力インピーダンス及び高利得の差動増幅器１４により、第１及び第２の電流経路１１及び１２における接続ノードＮ１及びＮ２を同電位に保つ制御がなされる。
【００４２】
電源投入時に電流源ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３を強制的にオンさせて、出力端子ＯＵＴを電源電位ＶＣＣにリセットするパワーオンリセット用のＮＭＯＳトランジスタＱＮ１１を有することは、先の実施例と同様である。
またこの実施例においても、出力回路となる電流経路１３に対して補助電流経路１５が併設される。補助電流経路１５は、ＰＭＯＳトランジスタＱＰ１５がオンの時に電流経路１３の電流源ＰＭＯＳトランジスタＱＰ１３に並列接続される電流源ＰＭＯＳトランジスタＱＰ１４と、ＮＭＯＳトランジスタＱＮ１２がオンの時に電流経路１３の抵抗Ｒ１２と並列接続される抵抗Ｒ１３を有する。ＰＭＯＳトランジスタＱＰ１４のゲートはＰＭＯＳトランジスタＱＰ１３のゲートと共通接続される。
【００４３】
補助電流経路１５の電流源ＰＭＯＳトランジスタＱＰ１４のドレインと出力端子ＯＵＴの間に挿入されたＰＭＯＳトランジスタＱＰ１５と、出力端子ＯＵＴと抵抗Ｒ１３の間に挿入されたＮＭＯＳトランジスタＱＮ１２とは、補助電流経路１５を選択的に導通、非導通とするためのスイッチ回路１６を構成している。このスイッチ回路１６が制御信号ＡとインバータＩＮＶによる反転信号により制御される点も、先の実施例と同様である。
【００４４】
この実施例のＢＧＲ回路においても、ダイオードＤ１，Ｄ２の面積比と抵抗Ｒ１１，Ｒ１２の設定により、温度依存性の小さい基準電圧を発生することができる。その基本原理は、先の実施例と同様である。いま、電流源ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３が同じ寸法であるとすると、これらは差動増幅器１４により共通に駆動されるから、電流経路１１，１２及び１３には同じ電流Ｉ１が供給される。
このとき出力電圧Ｖｒｅｆは、下記数９で表される。
【００４５】
【数９】
Ｖｒｅｆ＝Ｒ１２・Ｉ１
【００４６】
第１，第２の電流経路１１，１２のノードＮ１，Ｎ２は、差動増幅器１４により同電位になるように制御されるから、ダイオードＤ１，Ｄ２の順方向電圧をそれぞれＶｆ１，Ｖｆ２、面積比をＮとして、次の数１０の関係が得られる。
【００４７】
【数１０】
0003556482.tif 000003
【００４８】
数１０を用いて、数９は、下記数１１のように表される。
【００４９】
【数１１】
Ｖｒｅｆ＝（Ｒ１２／Ｒ０）｛Ｖｆ１＋（Ｒ０／Ｒ１１）（ｋＴ／ｑ）ｌｎＮ｝
【００５０】
従って先の実施例と同様に、数１１の右辺第１項の負の温度係数と第２項の正の温度係数により、温度補償ができる。
そしてこの実施例の場合にも、補助電流経路１５とこれを制御するスイッチ回路１６により、先の実施例と同様にして電源投入時の出力の定常状態への高速復帰が可能になる。
【００５１】
図４は、この発明の更に別の実施例によるＢＧＲ回路である。ここまでの実施例では、ＢＧＲ回路の出力段電流経路の抵抗を電源投入時に小さくすることにより、出力電圧の定常状態への復帰を早めた。これに対し、この実施例は、差動増幅器によりダイオードを含む電流経路を制御するタイプのＢＧＲ回路の場合に、差動増幅器の電流源の制御により同様の効果を得るものである。
【００５２】
差動増幅器４１は、能動負荷を構成するＰＭＯＳトランジスタ対ＱＰ２３，ＱＰ２２と差動ドライバＮＭＯＳトランジスタＱＮ２２，ＱＮ２１を有し、トランジスタ対ＱＮ２２，ＱＮ２１の共通ソースと接地ＶＳＳの間に電流源用ＮＭＯＳトランジスタＱＮ２３が設けられている。
この差動増幅器４１の出力によりゲートが制御される電流源ＰＭＯＳトランジスタＱＰ２１はソースがＶＣＣに接続され、ドレインが電圧出力端子ＯＵＴに接続される。そして、電圧出力端子ＯＵＴと接地ＶＳＳの間に、ダイオードを含む二つの電流経路４２，４３が併設されている。第１の電流経路４２は、抵抗Ｒ２１とダイオードＤ１の直列回路である。第２の電流経路４３は、抵抗Ｒ２２，Ｒ２３及びダイオードＤ２の直列回路である。先の実施例と同様に、第２の電流経路４３のダイオードＤ２は、第１の電流経路４２のダイオードＤ１に比べて複数個分の接合容量を持つ。
【００５３】
第１の電流経路４２の抵抗Ｒ２１とダイオードＤ１の接続ノードＮ１は、差動増幅器４１の反転入力端子に接続され、第２の電流経路４３の抵抗Ｒ２２とＲ２３の接続ノードＮ２は、差動増幅器４１の非反転入力端子に接続されている。これにより、二つの電流経路４２，４３のノードＮ１，Ｎ２を同電位に保つ負帰還制御が行われる。
【００５４】
差動増幅器４１の電流源ＮＭＯＳトランジスタＱＮ２３は、そのゲートにゲート・ドレインが接続されたＮＭＯＳトランジスタＱＮ２４とともにＮＭＯＳカレントミラーを構成している。ＮＭＯＳトランジスタＱＮ２４のドレインと電源ＶＳＳの間に設けられた電流源ＰＭＯＳトランジスタＱＰ２４は、更にウィルソン型カレントミラー回路４４により制御される。
【００５５】
ウィルソン型カレントミラー回路４４は、ＰＭＯＳトランジスタ対ＱＰ２６，ＱＰ２５によるカレントミラーを主体として構成されている。ＰＭＯＳトランジスタＱＰ２６のドレインは、ゲート・ドレインが共通接続されたＮＭＯＳトランジスタＱＮ２７及びダイオードＤ０を介して接地され、ＰＭＯＳトランジスタＱＰ２５のドレインは、ゲートがＮＭＯＳトランジスタＱＮ２７と共通接続されたＮＭＯＳトランジスタＱＮ２６及び抵抗Ｒ３１を介して接地される。このウィルソン型カレントミラー回路４４では、ダイオードＤ０と抵抗Ｒ３１により決まる定電流Ｉ０が発生される。この定電流が、ＰＭＯＳトランジスタＱＰ２５と共にカレントミラーを構成するＰＭＯＳトランジスタＱＰ２４に反映され、さらにＮＭＯＳトランジスタＱＮ２４を介して電流源ＮＭＯＳトランジスタＱＮ２３に反映されて、差動増幅器４１の定電流源となる。
【００５６】
電源投入時、カレントミラー回路４４のＰＭＯＳトランジスタＱＰ２６のドレインを強制的に電源電位ＶＣＣに設定して回路を起動するために、パワーオンリセット信号ＰＯＮＲＳＴにより制御されるＰＭＯＳトランジスタＱＰ２７が、ＰＭＯＳトランジスタＱＰ２６と並列に設けられている。また、電流経路４２のＰＭＯＳトランジスタＱＰ２１のゲートと接地の間に、パワーオンリセット信号ＰＯＮＲＳＴにより制御されるＮＭＯＳトランジスタＱＮ１が設けられている。
【００５７】
更にこの実施例では、電源投入時の電圧出力端子ＯＵＴの出力を安定点に速やかに移行させる目的で、カレントミラー回路４４のＮＭＯＳトランジスタＱＮ２６側の抵抗Ｒ３１に並列に、スイッチ素子としてのＮＭＯＳトランジスタＱＮ２５と抵抗Ｒ３２が接続されている。ＮＭＯＳトランジスタＱＮ２５のゲートは、先の実施例と同様の制御信号Ａにより駆動される。
【００５８】
この実施例のＢＧＲ回路においても、次のような原理で定常状態での温度依存性を小さくすることができる。この実施例の場合、二つの電流経路４２，４３の電流値Ｉ１，Ｉ２は、ノードＮ１，Ｎ２が差動増幅器４１の働きにより同電位になるため、抵抗Ｒ２１，Ｒ２２により、次のような関係を持つ。
【００５９】
【数１２】
Ｉ１／Ｉ２＝Ｒ２２／Ｒ２１
【００６０】
また、出力端子ＯＵＴに得られる基準電圧Ｖｒｅｆは、ダイオードＤ１の順方向電圧をＶｆ１として、次の式で与えられる。
【００６１】
【数１３】
Ｖｒｅｆ＝Ｖｆ１＋Ｒ２１・Ｉ１
【００６２】
ノードＮ１，Ｎ２の電位が等しいことから、ダイオードＤ１，Ｄ２の順方向電圧Ｖｆ１，Ｖｆ２の間に次の関係が成り立つ。
【００６３】
【数１４】
Ｖｆ１＝Ｒ２３・Ｉ２＋Ｖｆ２
Ｉ２＝（Ｖｆ１−Ｖｆ２）／Ｒ２３
【００６４】
順方向電圧の差分Ｖｆ１−Ｖｆ２は、ダイオードＤ２のダイオードＤ１に対する面積比Ｎとそれぞれの電流Ｉ１，Ｉ２の比で決まり、次のように表される。
【００６５】
【数１５】
Ｖｆ１−Ｖｆ２＝（ｋＴ／ｑ）ｌｎ  （Ｎ・Ｉ１／Ｉ２）
【００６６】
数１５は、数１２を用いて次のように書き替えられる。
【００６７】
【数１６】
Ｖｆ１−Ｖｆ２＝（ｋＴ／ｑ）ｌｎ  （Ｎ・Ｒ２２／Ｒ２１）
【００６８】
数１４に数１６を代入すると、次の数１７が得られる。
【００６９】
【数１７】
Ｉ２＝（１／Ｒ２３）（ｋＴ／ｑ）ｌｎ  （Ｎ・Ｒ２２／Ｒ２１）
【００７０】
更に、数１７に数１２の関係を代入すると、次の数１８が得られる。
【００７１】
【数１８】
Ｉ１＝（Ｒ２２／Ｒ２１・Ｒ２３）（ｋＴ／ｑ）ｌｎ  （Ｎ・Ｒ２２／Ｒ２１）
【００７２】
数１８を数１３に代入すると、出力基準電圧Ｖｒｅｆは、次の数１９のように表される。
【００７３】
【数１９】
Ｖｒｅｆ＝Ｖｆ１＋（Ｒ２２／Ｒ２３）（ｋＴ／ｑ）ｌｎ  （Ｎ・Ｒ２２／Ｒ２１）
【００７４】
先の実施例と同様に、数１９の右辺第１項は、負の温度係数を持ち、右辺第２項は正の温度係数を持つ。従って、抵抗Ｒ２１，Ｒ２２，Ｒ２３を最適設定することにより、温度依存性のない基準電圧Ｖｒｅｆを得ることができる。
【００７５】
そしてこの実施例の場合、電源投入時、パワーオンリセット信号ＰＯＮＲＳＴによりＮＭＯＳトランジスタＱＮ２５がオンになり、カレントミラー回路４４における抵抗Ｒ３１に対して抵抗Ｒ３２が並列接続される。例えば、抵抗Ｒ３２の抵抗値を抵抗Ｒ３１のそれと同じとすれば、抵抗値は１／２になる。これにより、電源投入時、カレントミラー回路４４により発生される電流値が定常状態での電流値Ｉ０より大きくなる。この電流値は、ＰＭＯＳトランジスタＱＰ２４の出力電流に反映され、更にその電流はＮＭＯＳトランジスタＱＮ２４により差動増幅器４１の電流源ＮＭＯＳトランジスタＱＮ２３の電流に反映される。
【００７６】
差動増幅器４１は、電流が大きい方が出力電圧に対する負帰還の反応速度が速い。従って、電源投入時、出力端子ＯＵＴの電圧の安定点への移行が加速されることになる。出力基準電圧Ｖｒｅｆが所望の定常値に近くなった時点で、パワーオンリセット信号ＰＯＮＲＳＴが“Ｌ”レベルに戻るように、その信号幅が設定される。以上により、先の実施例と同様に、電源投入時の定常動作点への移行を速やかにし、しかも定常状態での消費電力増大を抑えることができる。
【００７７】
【発明の効果】
以上述べたようにこの発明によれば、ＢＧＲ回路等の定電圧発生回路において、電源投入時に出力段電流経路の抵抗値制御を行い、或いは差動増幅器を持つＢＧＲ回路の場合には差動増幅器の電流源の制御を行うことにより、定常状態での消費電力を低く保ながら、電源投入時に速やかに定常状態へ復帰させることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＢＧＲ回路を示す。
【図２】同実施例のＢＧＲ回路の電源投入時の動作波形を示す。
【図３】この発明の他の実施例によるＢＧＲ回路を示す。
【図４】この発明の他の実施例によるＢＧＲ回路を示す。
【図５】従来のＢＧＲ回路を示す。
【図６】図５のＢＧＲ回路の電源投入時の出力電圧波形を示す。
【符号の説明】１，４，５…電流経路、２…補助電流経路、３…スイッチ回路、１１〜１３…電流経路、１４…差動増幅器、１５…補助電流経路、１６…スイッチ回路、４１…差動増幅器、４２，４３…電流経路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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