(57)【特許請求の範囲】
【請求項１】
筐体と、
第１仮想面上に位置し、第１導体及び第２導体を備え、前記筐体を貫通する第１信号対と、
第２仮想面上に位置し、前記筐体の内部で少なくとも１回折曲し互いに交差する第３導体及び第４導体を含み、前記筐体を貫通する第２信号対とを含む低漏話電気コネクタ用モジュラジャックであって、
前記第１及び第２仮想面は、前記筐体の内部で、前記第３及び第４導体が交差する前は８０〜９０度の第１角を形成し、前記第３及び第４導体が交差した後は０〜１０度の第２角を形成することを特徴とする低漏話電気コネクタ用モジュラジャック。
【請求項２】
前記第１導体は第１層上に配列され、前記第３導体は前記第１層の下に位置する第２層上に配列され、前記第２導体は前記第２層の下に位置する第３層上に配列され、前記第４導体は前記第３層の下に位置する第４層上に配列されることを特徴とする請求項１に記載の低漏話電気コネクタ用モジュラジャック。
【請求項３】
更に、前記ジャックは、第５導体と第６導体を有する第３信号対と、第７導体と第８導体を有する第４信号対とを含み、
前記第５及び第７導体は前記第２層上に配列され、前記第６及び第８導体は前記第３層上に配列されることを特徴とする請求項２に記載の低漏話電気コネクタ用モジュラジャック。
【請求項４】
前記第１乃至第８導体のうちの少なくとも１つは隣接の導体間のキャパシタンスを増加させるための突出部を備えることを特徴とする請求項３に記載の低漏話電気コネクタ用モジュラジャック。
【請求項５】
前記筐体は少なくとも１つの空間部を内部に備え、前記空間部は少なくとも２つの隣接の導体間に位置することを特徴とする請求項３に記載の低漏話電気コネクタ用モジュラジャック。
【請求項６】
前記筐体は少なくとも１つの導体の一部分を露出するための少なくとも１つの開口部を備えることを特徴とする請求項３に記載の低漏話電気コネクタ用モジュラジャック。
【請求項７】
前記筐体は内部に少なくとも１つの内溝を備え、前記内溝は少なくとも１つの導体の一部を囲むことを特徴とする請求項３に記載の低漏話電気コネクタ用モジュラジャック。
【請求項８】
前記筐体は略３．６〜４．０の誘電常数を有する誘電物質からなることを特徴とする請求項１に記載の低漏話電気コネクタ用モジュラジャック。
【請求項９】
前記誘電物質はＰＢＴ＋ＧＦ０〜３０％（polybutylene terephthalate＋glass fiber）であることを特徴とする請求項８に記載の低漏話電気コネクタ用モジュラジャック。
【請求項１０】
上部筐体と、
前記上部筐体と結合し、前記上部筐体との接触面に対して前記上部筐体に対称となっている下部筐体と、
複数の層上に配列され、前記上部筐体を貫通する第１〜第４チップ導体を含み、前記第３チップ導体は前記第２及び第４チップ導体に向かってそれぞれ突出する第１及び第２突出部を含む上部セットと、
複数の他の層上に配列され、前記下部筐体を貫通する第１〜第４リング導体を含み、前記第３リング導体は前記第１及び第２リング導体に向かってそれぞれ突出する他の第１及び第２突出部を備え、前記上部セットの下に位置する下部セットと、  前記上部セットと下部セットとの間に介入する第１空間部と、
前記上部筐体の内部で前記第１チップ導体の一部を囲む第２空間部と、
前記下部筐体の内部で前記第４リング導体の一部を囲む第３空間部を含むことを特徴とする漏話消去用モジュラジャックのインサート。
【請求項１１】
前記第３チップ導体は第１層上に配列され、前記第１、２及び第４チップ導体は前記第１層の下に位置する第２層上に配列され、前記第１、２及び４リング導体は前記第２層の下に位置する第３層に配列され、前記第３リング導体は前記第３層の下に位置する第４層上に配列されることを特徴とする請求項１０に記載の漏話消去用モジュラジャックのインサート。
【請求項１２】
前記第２チップ導体と前記第２リング導体は前記上部及び下部筐体の内部で互いに交差し、且つ第１仮想面上に位置し、前記第３チップ導体と前記第３リング導体は第２仮想面上に位置し、前記第１及び第２仮想面は交差する前は８０〜９０度の角度をなし、交差した後は０〜１０度の角度をなすことを特徴とする請求項１０に記載の漏話消去用モジュラジャックのインサート。
【請求項１３】
前記上部及び下部筐体は略３．６〜４．０の誘電常数を有する誘電物質からなることを特徴とする請求項１０に記載の漏話消去用モジュラジャックのインサート。
【請求項１４】
前記誘電物質はＰＢＴ＋ＧＦ０〜３０％（polybutylene terephthalate＋glass fiber）であることを特徴とする請求項１３に記載の漏話消去用モジュラジャックのインサート。
【請求項１５】
低漏話コネクタであって、
それぞれ独立的に信号を送信する隣接の導線間で誘導性及び容量性結合が発生する第１部分と、
前記容量性結合を低減するために前記隣接の導線間のキャパシタンスが選択的に補償する第２部分と、
前記誘導性結合を除去するための反対位相の誘導性結合が前記隣接している導線間で発生する第３部分を含み、
前記第２部分の誘導性結合は最小化し、前記第３部分の反対位相の誘導性結合は最大化することを特徴とする低漏話コネクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気コネクタに関し、特に、低漏話特性のモジュラジャックを含む電気コネクタに関する。
【０００２】
【従来の技術】
事務室や家庭で使用される通信用端末機は、電気コネクタを介して屋外の伝送ケーブルに電気的に連結され、前記電気コネクタは、一般にモジュラジャックとプラグを含む。前記通信用電気コネクタとしては、主に４ピンコネクタが使用されてきたが、現在、速い伝送速度のために、８ピンコネクタが開発されている。米国のＴＩＡ／ＥＩＡ（Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｄｕｓｔｒｙ  Ａｓｓｏｃｉａｔｉｏｎ／ＥｌｅｃｔｒｏｎｉｃＩｎｄｕｓｔｒｙ  Ａｓｓｏｃｉａｔｉｏｎ）では、８ピンコネクタを含む通信用部品の急激な発展に並行するために、カテゴリ６、すなわち、新しい産業規格を制定している。
【０００３】
伝送ケーブルでは、それぞれの一対の線が信号対をなし、特定電気信号を送信する。第１信号を送信する信号対が第２信号を送信する他の信号対に隣接して配置されている場合、前記第１信号と第２信号との間では容量性及び誘導性結合が誘発し、前記信号のエラーを発生させる。上記のような隣接している信号対間の電磁気的な干渉を漏話という。
【０００４】
図１に示されているように、従来のモジュラジャック（図示せず）のインサート２は、インサート筐体４と８個のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ４を含む。前記インサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ４は、一定の間隔を保持しつつ、一表面上に互いに平行に配列されている。前記インサート導体の一部は、導体の相対的な位置を保持する前記インサート筐体４に埋設されている。
【０００５】
上記のようなインサート導体の１層配列構造は、前記インサート筐体４の内部及び外部の両方で相当な漏話を誘発させる。これにより、既存のモジュラジャックを採択した電気コネクタは、カテゴリ６の規格を満たすことができない。
【０００６】
図２には、漏話の発生を説明するために、従来のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ４の概略的な配列が示されており、前記図では、便宜上、容量性結合要素の一部のみを表示した。
【０００７】
図において、第１導体Ｒ１と第２導体Ｔ１は、第１信号を送信するための第１信号対を形成し、第４導体Ｔ２と第５導体Ｒ２は、第２信号を送信するための第２信号対を形成し、第３導体Ｒ３と第６導体Ｔ３は、第３信号を送信するための第３信号対を形成し、第７導体Ｒ４と第８導体Ｔ４は、第４信号を送信するための第４信号対を形成する。前記第２導体Ｔ１と前記第３導体Ｒ３は隣接しているが、互いに異なる信号、すなわち、前記第１及び第３信号をそれぞれ送信する。これにより、前記第２及び第３導体Ｔ１、Ｒ３の第１及び第３信号間では、強い電磁気的な結合が誘発する。
【０００８】
言い換えれば、第１キャパシタンスＣ１３は、前記第１導体Ｒ１と第３導体Ｒ３との間で誘発し、第２キャパシタンスＣ２３は、前記第２導体Ｔ１と第３導体Ｒ３との間で誘発する。キャパシタンスは２つの伝導体間の距離に反比例し、前記第３導体Ｒ３は前記第１導体Ｒ１よりも前記第２導体Ｔ１に近いことから、前記第２キャパシタンスＣ２３は前記第１キャパシタンスＣ１３より大きい。上述したキャパシタンスの差は、前記第２導体Ｔ１と第３導体Ｒ３との間で電位差を発生することにより、前記第２及び第３導体Ｔ１、Ｒ３の第１及び第３信号間の容量性結合を増加する。
【０００９】
更に、第３キャパシタンスＣ１６は、前記第１及び第６導体Ｒ１、Ｔ３間で誘発する。しかし、前記第６導体Ｔ３は、前記第１導体Ｒ１から相対的に極めて遠いので、前記第３キャパシタンスＣ１６は極めて小さく、影響力は無視される。
【００１０】
前記第２及び第３導体Ｔ１、Ｒ３のように、２つの導体は、それぞれ、他の信号対に属しているが、電磁気的に結合されているとき、前記２つの導体は漏話対と呼ばれる。漏話は、主に漏話対で発生し、漏話対としてはＴ１−Ｒ３、Ｒ３−Ｔ２、Ｒ２−Ｔ３及びＴ３−Ｒ４が挙げられる。
【００１１】
上述した説明では、前記第１〜第３キャパシタンスＣ１３、Ｃ２３、Ｃ１６を焦点をおいたが、前記インサート導体間では第４〜第６キャパシタンスＣ１２、Ｃ３６、Ｃ２６を含む他のキャパシタンスも誘発する。便宜上、前記第４〜第６キャパシタンスに対する詳細な説明は省略する。
【００１２】
米国特許第５，２９９，９５６号では、漏話を防止する方法を説明している。前記米国特許では、誘導性又は容量性結合を除去するために、反対位相の電磁気的な結合を誘発させる。図３を参照して、前記米国特許第５，２９９，９５６号の要点を説明する。
【００１３】
図示のように、第１信号対Ｓ１は、第１チップ導体Ｔ１と第１リング導体Ｒ１を含み、第２信号対Ｓ２は、第２チップ導体Ｔ２と第２リング導体Ｒ２を含む。第１部分Ｚ１で、前記第２チップ導体Ｔ２と前記第２リング導体Ｒ２は、それぞれ、前記第１リング導体Ｒ１と前記第１チップ導体Ｔ１に隣接して位置する。反対に、第２部分Ｚ２では、前記第２チップ及びリング導体Ｔ２、Ｒ２の位置が変わることにより、前記第２リング導体Ｒ２と前記第２チップ導体Ｔ２は、それぞれ、前記第１リング導体Ｒ１と前記第１チップ導体Ｔ１に隣接して位置する。
【００１４】
上記の構成で、第１漏話は前記第１部分Ｚ１で前記第１及び第２信号対Ｓ１、Ｓ２間で発生し、第２漏話は前記第２部分Ｚ２で前記第１及び第２信号対Ｓ１、Ｓ２間で発生する。前記第２部分Ｚ２における位置交換によって、前記第１漏話と第２漏話は反対の位相を有し、これにより相互相殺する。
【００１５】
すなわち、前記第１部分Ｚ１で誘発する第１誘導性及び容量性結合は、前記第２部分Ｚ２で誘発する第２誘導性及び容量性結合と互いに反対の位相を有する。従って、前記第１誘導性及び容量性結合と前記第２誘導性及び容量性結合は、相互相殺し、全漏話が低減する。
【００１６】
前記従来の技術による方法では、それぞれの誘導性結合と容量性結合を同時に同一領域で除去することにより、低漏話電気コネクタのための簡単な構成を提供することができる。しかし、同様な理由によって、誘導性結合と容量性結合のうち少なくとも１つは完全に除去できず、且つ相当の量の漏話が未だ残ることになる。
【００１７】
信号の送信周波数が２５０ＭＨｚ付近である場合、前記従来の技術による方法を適用しても、実際に漏話を−４６ｄＢ以下に低減することはできない。すなわち、データ送信速度の増加によってより高い送信周波数が求められているが、前記従来の技術による方法では新しく要求される規格を満たすことができない。
【００１８】
【発明が解決しようとする課題】
本発明はこのような課題に着目してなされたものであり、その目的とすることは、高い周波数に対して低漏話特性を持つ電気コネクタ用モジュラジャックを提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一実施例は、筐体と、第１仮想面上に位置し、第１導体及び第２導体を備え、前記筐体を貫通する第１信号対と、第２仮想面上に位置し、前記筐体の内部で少なくとも１回折曲し互いに交差する第３導体及び第４導体を含み、前記筐体を貫通する第２信号対とを含む低漏話電気コネクタ用モジュラジャックであって、前記第１及び第２仮想面は、前記筐体の内部で、前記第３及び第４導体が交差する前は８０〜９０度の第１角を形成し、前記第３及び第４導体が交差した後は０〜１０度の第２角を形成することを特徴とする低漏話電気コネクタ用モジュラジャックを提供する。
【００２０】
本発明の他の実施例は、上部筐体と、前記上部筐体と結合し、前記上部筐体との接触面に対して前記上部筐体に対称となっている下部筐体と、複数の層上に配列され、前記上部筐体を貫通する第１〜第４チップ導体を含み、前記第３チップ導体は前記第２及び第４チップ導体に向かってそれぞれ突出する第１及び第２突出部を含む上部セットと、複数の他の層上に配列され、前記下部筐体を貫通する第１〜第４リング導体を含み、前記第２リング導体は前記第１及び第３導体に向かってそれぞれ突出される他の第１及び第２突出部を備え、前記上部セットの下に位置する下部セットと、前記上部セットと下部セットとの間に介入する第１空間部と、前記上部筐体の内部で前記第１チップ導体の一部を囲む第２空間部と、前記下部筐体の内部で前記第４リング導体の一部を囲む第３空間部を含むことを特徴とする漏話消去用モジュラジャックのインサートを提供する。
【００２１】
本発明の他の局面によると、本発明の実施例は、低漏話コネクタであって、それぞれ独立的に信号を送信する隣接の導線間で誘導性及び容量性結合が発生する第１部分と、前記容量性結合を低減するために前記隣接の導線間のキャパシタンスが選択的に補償される第２部分と、前記誘導性結合を除去するための反対位相の誘導性結合が前記隣接している導線間で発生する第３部分を含み、前記第２部分の誘導性結合は最小化し、前記第３部分の反対位相の誘導性結合は最大化することを特徴とする低漏話コネクタを提供する。
【００２２】
【発明の実施の形態】
図４〜図２７を参照して、本発明の好適な実施例を詳細に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【００２３】
図４で、本発明の好適な実施例による電気コネクタ８は、モジュラジャック１０とプラグ２００を含む。前記モジュラジャック１０とプラグ２００は、それぞれ、外部ケーブル（図示せず）及びターミナルケーブル２２０に電気的に連結されている。前記プラグ２００は、複数のガイド溝２１０を備える。前記モジュラジャック１０は、ケース２３０、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）２４０、インサート１２及び接続部２５０を含む。更に、前記インサート１２は、インサート筐体２０及び前記インサート筐体２０によって固定される複数のインサート導体２２を備える。
【００２４】
前記インサート１２と接続部２５０は、前記ＰＣＢ２４０上に装着されており、前記ケース２３０内に受容されている。前記ＰＣＢ２４０は、複数の電線（図示せず）を含み、前記電線は、前記複数のインサート導体２２を前記接続部２５０に電気的に連結する。前記ケース２３０、インサート１２、ＰＣＢ２４０及び接続部２５０は、互いに組立られ、前記モジュラジャック１０を形成する。
【００２５】
図５では、図４に示されているモジュラジャック１０の変形を示している。図示のように、前記インサート１２と接続部２５０は、前記ＰＣＢ２４０の前面と背面にそれぞれ装着されており、前記ケース２３０は、前記インサート１２とＰＣＢ２４０を受容している。前記インサート筐体２０は、合成樹脂からなり、前記インサート導体２２は、前記インサート筐体２０を貫通する。前記インサート筐体２０の内部で、前記複数のインサート導体２２は、少なくとも１つのインサート導体２２が他の層に配列される多層配列を持つ。図５の２層配列は前記多層配列の例である。
【００２６】
前記インサート筐体２０の外部で、各インサート導体２２の第１及び第２端は、それぞれ、前記インサート筐体２０の前面及び背面から突出されている。各インサート導体２２の前記第１端は、前記インサート筐体２０に対して上方に折曲されている。プラグ（図４）２００と前記モジュラジャック１０を互いに連結するとき、それぞれのインサート導体２２の前記第１端は、前記プラグ２００の対応するプラグ導体（図６）２１２と電気的に接触する。一方、それぞれのインサート導体２２の前記第２端は、前記ＰＣＢ２４０に電気的に連結されている。
【００２７】
図６で、前記プラグ２００は、複数のプラグ導体２１２を含む。それぞれのインサート導体（図５）２２が前記プラグ２００の対応するガイド溝２１０内に引き込まれるとき、それぞれの前記プラグ導体２１２は、対応するインサート導体（図５）２２と電気的に接触する。すなわち、図４に戻って、前記プラグ２００が前記モジュラジャック１０のケース２３０内に挿入されるとき、それぞれのプラグ導体２１２が対応するインサート導体２２と電気的に接触することにより、前記プラグ２００と前記モジュラジャック１０は電気的に連結される。
【００２８】
図７では、前記プラグ（図６）２００のプラグ導体２１２を拡大して示している。第１プラグ導体ＰＲ１と第２プラグＰＴ２は、第１信号を送信するための第１信号対を形成し、第４プラグ導体ＰＴ２と第５プラグ導体ＰＲ２は、第２信号のための第２信号対を形成し、第３プラグ導体ＰＲ３と第６プラグ導体ＰＴ３は、第３信号のための第３信号対を形成し、第７プラグ導体ＰＲ４と第８プラグ導体ＰＴ４は、第４信号のための第４信号対を形成する。
【００２９】
前記第２プラグ導体ＰＴ１と第３プラグ導体ＰＲ３は隣接しているが、対応するインサート導体を接触した後、互いに異なる信号を送信する。これにより、前記第２プラグ導体ＰＴ１と第３プラグ導体ＰＲ３は、漏話が発生する漏話対ＰＴ１〜ＰＲ３を形成する。同様な理由により、それぞれのＰＲ３〜ＰＴ２、ＰＲ２〜ＰＴ３及びＰＴ３〜ＰＲ４対は、１つの漏話対を形成する。
【００３０】
以下、本発明の好適な第１実施例によるインサート１２を説明する。前記インサート１２は、２層配列とキャパシタンス補償によって、漏話を除去したり、又は著しく低減することができる。
【００３１】
図８で、本発明の好適な第１実施例による前記インサート１２は、インサート筐体２０と複数のインサート導体２２を含む。前記複数のインサート導体２２は、上層に位置する第１〜第４チップ導体Ｔ１〜Ｔ４と、下層に位置する第１〜第４リング導体Ｒ１〜Ｒ４を備える。図９に示されているように、前記インサート筐体２０は、前記インサート筐体２０ａと下部インサート筐体２０ｂを備える。図９では、便宜上、前記インサート導体２２を示していない。
【００３２】
図１０は図９のＡ−Ａ線の断面図で、ここで、前記チップ導体Ｔ１〜Ｔ４と前記リング導体Ｒ１〜Ｒ４が存在し、且つ前記インサート筐体２０に組立られていると仮定する。
【００３３】
前記上部及び下部インサート筐体２０ａ及び２０ｂは、それぞれ、上部及び下部の開口部３４及び３６を含み、互いに結合されて前記インサート筐体２０を形成する。前記上部及び下部の開口部３４、３６は、それぞれ、前記第１チップ導体Ｔ１と前記第４リング導体Ｒ４の一部を露出することにより、前記第１チップ導体Ｔ１と前記第４リング導体Ｒ４が空気で囲まれることにする。空気は前記上部又は下部インサート筐体２２ａ、２２ｂより遥かに小さい誘電常数を有しているので、前記第１チップ導体Ｔ１又は前記第４リング導体Ｒ４に関連して誘発するキャパシタンスは相対的に極めて小さい。
【００３４】
更に、前記上部及び下部インサート筐体２０ａ、２０ｂを結合して形成される前記インサート筐体２０は、空間部４２を含み、前記空間部４２は前記上部及び下部インサート筐体２０ａ、２０ｂ間に形成される。前記空間部４２は、低誘電層として作用することにより、前記チップ導体Ｔ１〜Ｔ４の中の１つと前記リング導体Ｒ１〜Ｒ４の中の１つとの間で誘発するそれぞれのキャパシタンスを低減する。前記空間部４２を形成するために、前記上部及び下部インサート筐体２０ａ、２０ｂのそれぞれは向合う凹部を備える。前記上部及び下部インサート筐体２０ａ、２０ｂが結合された後、前記向合う凹部は前記空間部４２を形成する。
【００３５】
図１１に示すように、第１内溝３５及び第２内溝３７は、それぞれ、図１０の前記上部及び下部の開口部３４、３６に代替することができる。前記上部及び下部インサート筐体２０ａ、２０ｂの内部で、前記第１チップ導体Ｔ１と前記第４リング導体Ｒ４の一部も空気によって囲まれているが、この場合、前記空気によって取り囲まれている部分は外部環境から隔離される。
【００３６】
前記上部インサート筐体２０ａ又は下部インサート筐体２０ｂをひっくり返すと、前記上部及び下部インサート筐体２０ａ、２０ｂは同形状をなす。すなわち、前記上部及び下部インサート筐体２０ａ、２０ｂは同一形状に製造されるが、他の部品として使用されることにより、生産費用を低減することができる。
【００３７】
前記内溝３５、３７又は開口部３４、３６及び前記空間部４２は、補償部２６（図１２、図１３）と相互連関することにより、隣接導体間で誘発するキャパシタンスが選択的に補償され、漏話を低減する。前記補償部２６及び前記キャパシタンスの選択的な補償についてはより詳しく後述する。
【００３８】
図１２〜図１６を参照して、本発明の好適な第１実施例によるインサート１２の構成をその製造工程と連関して説明する。
【００３９】
図１２及び図１３で、前記第１〜第４チップ導体Ｔ１〜Ｔ４は、上部セット２２ａに含まれ、前記第１〜第４リング導体Ｒ１〜Ｒ４は、下部セット２２ｂに含まれる。前記上部及び下部セット２２ａ、２２ｂのそれぞれは、バネ部２４、補償部２６及びＰＣＢ連結部２８を含む。プラグ２００（図４）がモジュラジャック１０（図４）内に挿入された後、それぞれのインサート導体は、前記バネ部２４で、対応するプラグ導体２１２（図６）と電気的に接触する。前記ＰＣＢ連結部２８で、半田付けなどを適用することによって、各インサート導体はＰＣＢ２４０（図６）に電気的に連結されている。
【００４０】
貫通する移送孔３２を備える２つの保持部３０は、それぞれ、前記上部及び下部セット２２ａ、２２ｂのそれぞれの第１及び第２端を保持する。前記上部及び下部セット２２ａ、２２ｂがそれぞれ前記上部及び下部インサート筐体２０ａ、２０ｂ（図９）に組立された後、前記保持部３０は前記上部及び下部セット２２ａ、２２ｂから分離される。
【００４１】
前記第１〜第４チップ導体Ｔ１〜Ｔ４は、それぞれ、前記第１〜前記４リング導体Ｒ１〜Ｒ４に対応することにより、独立信号対Ｔ１〜Ｒ１、Ｔ２〜Ｒ２、Ｔ３〜Ｒ３及びＴ４〜Ｒ４を形成する。前記第３チップ導体Ｔ３は、補償部２６に位置する第１突出部Ｔ３ａと第２突出部Ｔ３ｂを有する。前記第３リング導体Ｒ３は、前記補償部２６に位置する他の第１突出部Ｒ３ａと第２突出部Ｒ３ｂを備える。前記突出部Ｔ３ａ、Ｒ３ａ、Ｔ３ｂ及びＲ３ｂのそれぞれは、隣接導体間で誘発するキャパシタンスを増加させる。各補償部２６は、図１４の上部インサート筐体２０ａ又は下部インサート筐体２０ｂの内部に位置する。
【００４２】
前記上部セット２２ａ又は下部セット２２ｂをひっくり返すと、前記上部及び下部セット２２ａ、２２ｂは同形状をなしている。すなわち、前記上部又は下部セット２２ａ、２２ｂは同形状に製造されるが、他の部品を使用することにより、生産費用を低減することができる。
【００４３】
図１４及び図１５で、モールディングによって前記上部インサート筐体２０ａと下部インサート筐体２０ｂを形成し、このとき、前記上部セット２２ａ及び下部セット２２ｂの補償部２６は、それぞれ、前記上部及び下部インサート筐体２０ａ、２０ｂの内部に位置する。前記上部及び下部インサート筐体２０ａ、２０ｂは、望ましくは、「ＰＢＴ＋ＧＦ０〜３０％」（polybutylene terephthalate＋glass fiber）として形成される。このとき、前記上部及び下部インサート筐体２０ａ、２０ｂの誘電常数は、望ましくは、略３．６〜４．０である。
【００４４】
前記上部及び下部インサート筐体２０ａ、２０ｂのそれぞれは、雄突起と雌突起３８、４０を備え、前記雄突起と雌突起は、前記上部及び下部インサート筐体２０ａ、２０ｂの向合い面に形成される。前記雄突起３８を前記雌突起４０に引き込むことにより、前記上部及び下部インサート筐体２０ａ、２０ｂは結合することができる。図１６に示されているように、前記上部及び下部インサート筐体２０ａ、２０ｂが結合された後、前記リング導体Ｒ１〜Ｒ４と前記チップ導体Ｔ１〜Ｔ４は前記インサート筐体２０の外部で交互に配列されている。
【００４５】
前に述べているように、開口部３４、３６又は内溝（図１１）３５、３７、及び空間部（図１０、図１１）４２は、前記補償部２６と相互連関することにより、隣接導体間で誘発するキャパシタンスが選択的に補償され、漏話を低減する。
【００４６】
図１７を参照して、インサート筐体２０の内部で誘発するキャパシタンスの選択的な補償についてより詳しく説明する。
【００４７】
前記チップ導体Ｔ１〜Ｔ４は、上層に配列され、前記リング導体Ｒ１〜Ｒ４は下層に配列されることにより、２層配列を形成する。便宜上、前記突出部Ｔ３ａ、Ｔ３ｂ、Ｒ３ａ、Ｒ３ｂ（図１２及び図１３）は図示せず、隣接導体間の間隔は一定なものに仮定する。
【００４８】
前記導体に信号がそれぞれ印加されると、隣接導体間でキャパシタンスが誘発する。例えば、第１キャパシタンスＣ１は、第２チップ導体Ｔ２と第３チップ導体Ｔ３の第１突出部Ｔ３ａ（図１２）との間で誘発する。第２キャパシタンスＣ２は、第１リング導体Ｒ１と第３リング導体Ｒ３の第１突出部Ｒ３ａ（図１３）との間で誘発する。第３キャパシタンスＣ３は、第４チップ導体Ｔ４と第３チップ導体Ｔ３の第２突出部Ｔ３ｂとの間で誘発する。更に、第４キャパシタンスＣ４は、第２リング導体Ｒ２と第３リング導体Ｒ３の第２突出部Ｒ３ｂとの間で誘発する。
【００４９】
前記第１及び第２突出部Ｒ３ａ、Ｒ３ｂ、Ｔ３ａ及びＴ３ｂ（図１２及び図１３）により、前記第１〜第４キャパシタンスＣ１〜Ｃ４のそれぞれは相対的に大きい値を有する。その反対に、第１及び第２内溝３５、３７又は図１４及び図１５の上部及び下部の開口部３４、３６により、前記第１チップ導体Ｔ１又は前記第４リング導体Ｒ４とこれに隣接している導体との間では、相対的に小さいキャパシタンスが誘発する。更に、前記２層配列及び空間部４２により、チップ導体の中の１つとリング導体の中の１つとの間で誘発するそれぞれのキャパシタンスは、前記第１〜第４キャパシタンスＣ１〜Ｃ４のそれぞれより極めて小さい。
【００５０】
上述した本発明の好適な第１実施例では、２層配列を採択し、容量性結合の低減に焦点をおいている。しかし、電気コネクタには誘導性結合も存在しているため、本発明の好適な第２実施例は多層配列を採択し、容量性結合と誘導性結合の両方を低減する。
【００５１】
図１８〜図２７を参照して、本発明の好適な第２実施例によるインサート１１２を詳細に説明する。
【００５２】
図１８及び図１９で、好適な第２実施例によるインサート１１２は、インサート筐体１２０と複数のインサート導体１２２を含む。前記インサート導体は、第１〜第４チップ導体Ｔ１〜Ｔ４と第１〜第４リング導体Ｒ１〜Ｒ４を備える。前記インサート筐体１２０は、上部インサート筐体１２０ａと下部インサート筐体１２０ｂを備える。前記上部インサート筐体１２０ａは、前記第１〜第４チップ導体Ｔ１〜Ｔ４に組立られ、前記チップ導体の相対的な位置を保持する。一方、前記下部インサート筐体１２０ｂは、前記第１〜第４リング導体Ｒ１〜Ｒ４に組立られ、前記リング導体の相対的な位置を保持する。図において、第１方向Ｙは、前記インサート筐体１２０の前面を示し、第２方向Ｘは背面を示す。言い換えれば、前記前面は参照文字「Ｙ」で表示され、前記背面は参照文字「Ｘ」で表示される。
【００５３】
図２０では、図１９の断面を示している。図示のように、前記インサート筐体１２０は更に空間部１４２を内部に含む。前記空間部１４２は前記上部及び下部インサート筐体１２０ａ、１２０ｂ間に形成され、好適な第１実施例の空間部４２（図１０及び図１１）と同様な形状及び効果を持つ。前記上部及び下部インサート筐体１２０ａ、１２０ｂは、それぞれ、第１及び第２内溝１３５、１３７を備え、前記内溝は、それぞれ、第１実施例の第１及び第２内溝３５、３７（図１１）と同様な形状及び効果を持つ。一方、上部及び下部の開口部１３５、１３７は、それぞれ、上部及び下部の開口部（図示せず）に代替することができる。前記第２実施例の上部及び下部の開口部は、第１実施例の上部及び下部の開口部３４、３６（図１０）と同様な形状及び効果を持つ。
【００５４】
図１８及び図１９に戻って、各インサート導体１２２は、インサート筐体１２０を貫通して、前記インサート筐体１２０の前面Ｙと背面Ｘで折曲する。前記インサート筐体１２０の内部で、少なくとも２つのインサート導体は互いに異なる層に配列される。
【００５５】
図２０及び図２１を参照して、前記インサート１１２の構成を説明する。第３チップ導体Ｔ３は第１層上に配列されており、前記第１層は最上層である。残りのチップ導体Ｔ１、Ｔ２、Ｔ４は第２層上に配列されており、前記第２層は前記第１層の下に位置する。第１、第２及び第４リング導体Ｒ１、Ｒ２、Ｒ４は、第３層上に配列されており、前記第３層は前記第２層の下に位置する。更に、第３リング導体Ｒ３は第４層上に配列されており、前記第４層は最下層である。
【００５６】
前記第３チップ導体Ｔ３は、第１突出部Ｔ３ａと第２突出部Ｔ３ｂを備え、前記第３リング導体Ｒ３は、他の第１突出部Ｒ３ａと第２突出部Ｒ３ｂを備える。前記第２及び第４チップ導体Ｔ２、Ｔ４は、それぞれ、第３及び第４突出部Ｔ２ａ、Ｔ４ａを備える。更に、前記第１及び第２リング導体Ｒ１、Ｒ２は、それぞれ、他の第３及び第４突出部Ｒ１ａ、Ｒ２ａを備える。前記第３突出部Ｔ２ａ、Ｒ１ａは、望ましくは、それぞれ、前記第１突出部Ｔ３ａ、Ｒ３ａの中心に対応する。前記第４突出部Ｔ４ａ、Ｒ２ａは、望ましくは、前記第２突出部Ｔ３ｂ、Ｒ３ｂの中心に対応する。
【００５７】
更に、第２チップ導体Ｔ２と第２リング導体Ｒ２は、それぞれ、少なくとも１回折曲されることにより、前記第２チップ導体及び第２リング導体Ｔ２、Ｒ２は互いに交差して位置を変える。つまり、インサート筐体１２０の前面Ｙで第２リング導体Ｒ２と第２チップ導体Ｔ２が順に配列されると、背面Ｘでは第２チップ導体Ｔ２と第２リング導体Ｒ２が順に配列される。
【００５８】
好適な第２実施例による前記インサート導体１２２の多層配列に対してより詳しく説明する前に、誘導性結合を詳細に説明する。
【００５９】
図２２では、図７を参照して前に説明したプラグ導体２１２間で誘発する磁場を示している。第３信号が第３信号対ＰＴ３−ＰＲ３に印加されると、第６及び第３プラグ導体ＰＴ３、ＰＲ３に沿って磁場が誘発する。前記磁場は第２信号対ＰＴ２〜ＰＲ２に影響を及ぼすことにより、前記第２信号対ＰＴ２〜ＰＲ２と第３信号対ＰＴ３〜ＰＲ３との間で誘導性結合を形成させる。
【００６０】
図２３を参照し、前記誘導性結合について詳細に説明する。第６プラグ導体ＰＴ３と第３プラグ導体ＰＲ３は、終端抵抗Ｒ及び信号ソースＰと共に第１閉回路を形成する。第４プラグ導体ＰＴ２と第５プラグ導体ＰＲ２は、他の終端抵抗Ｒ及び他の信号ソースＰと共に第２閉回路を形成する。第１電流Ｉ１が前記第１閉回路に印加されると、前記第６プラグ導体ＰＴ３と第３プラグ導体ＰＲ３に沿って磁場が誘発する。前記磁場は前記第２閉回路の前記第４及び第５プラグ導体ＰＴ２、ＰＲ２に印加される第２電流Ｉ２に電気的な影響を与えることにより、前記第２電流Ｉ２をジャミング（ｊａｍｍｉｎｇ；妨害）する。すなわち、前記隣接しているプラグ導体に沿ってそれぞれ伝送される第１及び第２電流Ｉ１、Ｉ２間で誘導性結合が誘発する。
【００６１】
図２４を参照して、容量性結合及び誘導性結合を順次低減するためのシステムを説明する。図示のように、第３チップ導体Ｔ３と第３リング導体Ｒ３は他の終端抵抗Ｒと信号ソースＰと共に他の第１閉回路を形成する。第２チップ導体Ｔ２と第２リング導体Ｒ２は他の終端抵抗Ｒ及び他の信号ソースＰと共に他の第２閉回路を形成する。各閉回路又は各インサート導体は、第１〜第４部分Ｚ１〜Ｚ４を備え、前記第２及び第３部分Ｚ２、Ｚ３は、インサート筐体１２０の内部に位置する。インサート導体１２２（図１８）は前記第１部分Ｚ１でプラグ導体２１２（図２２）に電気的に連結される。一方、前記インサート導体１２２は、第４部分でＰＣＢ２５０（図５）に電気的に連結される。
【００６２】
前記第１部分Ｚ１で前記第１閉回路には第１電流Ｉ１が印加され、前記第２閉回路の第２チップ導体Ｔ２には第２電流Ｉ２が印加される。前記第１及び第２電流Ｉ１、Ｉ２によって、隣接しているインサート導体間ではキャパシタンスが誘発する。隣接しているインサート導体間の前記キャパシタンスは、前記第２部分Ｚ２で選択的に補償される。第１キャパシタンスＣ１及び第２キャパシタンスＣ２は前記選択的な補償の結果であり、前記選択的な補償は第１実施例で詳細に説明された。
【００６３】
第２チップ導体Ｔ２と第２リング導体Ｒ２は前記第３部分Ｚ３で互いに交差し、これにより、前記第４部分Ｚ４で互いに位置を変える。前記第３リングコネクタＲ３の前記第１電流Ｉ１は、第１磁場Ｍ１を生成し、前記第３チップコネクタＴ３の前記第１電流Ｉ１は、第２磁場Ｍ２を生成する。前記第１及び第２磁場Ｍ１、Ｍ２は反対の方向を有する。前記第１磁場Ｍ１は、第１部分Ｚ１で第２電流Ｉ２に電磁気的な影響を与えることにより、前記第１及び第２電流Ｉ１、Ｉ２間に第１誘導性結合を形成する。一方、第３部分Ｚ３における位置変更により、第２磁場Ｍ２は第４部分Ｚ４で第２電流Ｉ２に電磁気的な影響を与えることにより、前記第１及び第２電流Ｉ１、Ｉ２間に第２誘導性結合を形成する。前記第１及び第２磁場Ｍ１、Ｍ２は、反対の方向を有するので、前記第１及び第２誘導性結合も反対の位相を有し、これにより、互いに相殺する。
【００６４】
前記第１部分Ｚ１は前記第２部分Ｚ２より長いため、前記第１誘導性結合の和は前記第２誘導性結合の和より大きい。これにより、前記第４部分Ｚ４で誘発する前記第２誘導性結合は最大化されることが望ましい。
【００６５】
第３誘導性結合は前記第２部分Ｚ２で更に誘発する。前記第３誘導性結合は、第１誘導性結合と同一の位相を有するため、第１誘導性結合の増加を意味する。これにより、前記第２部分Ｚ２で誘発する前記第３誘導性結合が最小化されない場合、前記第４部分Ｚ４は第１部分Ｚ１よりも長くする必要がある。前記問題を解決するために、前記第２部分Ｚ２で誘発する前記第３誘導性結合は最小化されることが望ましい。
【００６６】
図２５及び図２６を参照して、誘導性結合の最小化及び最大化についてより一層詳細に説明する。図２５及び図２６は、それぞれ、インサート導体の第１及び第２多層配列を示している。
【００６７】
図示のように、第２チップ導体Ｔ２及び第２リング導体Ｒ２は第１仮想面３０２上に第１閉回路を形成し、第３チップ導体Ｔ３及び第３リング導体Ｒ３は第２仮想面３０４上に第２閉回路を形成する。インサート筐体１２０の前面Ｙは、図２４に示されている第１及び第２部分Ｚ１、Ｚ２を区分する境界の役割をし、背面Ｘは、第３及び第４部分Ｚ３、Ｚ４を区分する他の境界の役割をする。
【００６８】
前記前面Ｙの内部で、前記第１及び第２仮想面３０２、３０４が互いに直角をなすことにより、第３誘導性結合を最小化する。反対に、前記背面Ｘの内部で、前記第１及び第２仮想面３０２、３０４が互いに一致することにより、第２誘導性結合を最大化する。望ましくは、前記第１及び第２仮想面３０２、３０４は図２４の第２部分Ｚ２で略８０〜９０度の第１角度をなし、図２４の第４部分Ｚ４で略０〜１０度の第２角度をなす。
【００６９】
好適な第２実施例によるインサート１１２（図１８）の等価回路が図２７に示されている。第１リング導体Ｒ１と第１チップ導体Ｔ１が第１独立信号対を形成し、第２リング導体Ｒ２と第２チップ導体Ｔ２は第２独立信号対を形成し、第３リング導体Ｒ３と第３チップ導体Ｔ３は第３独立信号対を形成し、第４リング導体Ｒ４と第４チップ導体Ｔ４は第４独立信号対を形成する。
【００７０】
第２部分Ｚ２で形成された第１〜第４キャパシタンスＣ１〜Ｃ４が相対的に大きい値を有することにより、隣接しているインサート導体間でキャパシタンスは選択的に補償できる。前記第１〜第４キャパシタンスＣ１〜Ｃ４以外にも他の多くのキャパシタンスが前記第２部分Ｚ２に形成されるが、前記他のキャパシタンスは前記第１〜第４キャパシタンスＣ１〜Ｃ４より極めて小さい値を有し、便宜上、図示されていない。
【００７１】
第２チップ導体Ｔ２と第２リング導体Ｒ２は、第３部分Ｚ３で互いに交差する。これにより、前記第２チップ導体Ｔ２と第２リング導体Ｒ２は、第４部分Ｚ４で相互位置が変えられる。
【００７２】
前記第１〜第４独立信号対に第１〜第４信号がそれぞれ印加されると、隣接している信号対間では容量性及び誘導性結合が誘発する。例えば、第１容量性結合と第１誘導性結合は第１部分Ｚ１で誘発し、第２容量性結合と第２誘導性結合は第４部分Ｚ４で誘発する。前記第１及び第２容量性結合は、第２部分Ｚ２における選択的な補償によって低減する。更に、前記第１及び第２誘導性結合は、第４部分Ｚ４における位置交換によって相殺する。
【００７３】
前記第２部分Ｚ２では第３誘導性結合が更に誘発し、図２５に示されている第１多層配列は、前記第３誘導性結合を最小化する。反対に、第２誘導性結合は図２６に示されている第２多層配列によって最小化する。すなわち、前記第１及び第２多層配列は、第１及び第２誘導性結合の相殺のための最適環境を提供する。
【００７４】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００７５】
【発明の効果】
従って、本発明によれば、誘導性結合の相殺のための最適環境を提供する多層配列及び隣接している導体間のキャパシタンスの選択的な補償によって容量性漏話と誘導性漏話を最大に低減する電気コネクタを提供するという効果を奏する。
【図面の簡単な説明】
【図１】従来の技術による電気コネクタのモジュラジャックのインサートを示す斜視図である。
【図２】図１に示されているインサートの導体の１層配列を示す断面図である。
【図３】漏話を減らすための従来の方法を示す概念的な回路図である。
【図４】本発明による電気コネクタを示す分解斜視図である。
【図５】図４に示されている電気コネクタのモジュラジャックを示す部分断面斜視図である。
【図６】図４に示されている電気コネクタのプラグを示す斜視図である。
【図７】図６に示されているプラグのプラグ導体の配列を示す拡大斜視図である。
【図８】本発明の第１実施例によるインサートを示す斜視図である。
【図９】図８の上部及び下部インサート筐体のみを示す斜視図である。
【図１０】図９におけるＡ−Ａ線の断面図である。
【図１１】図９におけるＡ−Ａ線の断面図である。
【図１２】本発明の第１実施例によるインサート導体を示す平面図である。
【図１３】本発明の第１実施例によるインサート導体を示す平面図である。
【図１４】図１２のチップ導体が結合された上部インサート筐体を示す平面図である。
【図１５】図１３のリング導体が結合された下部インサート筐体を示す平面図である。
【図１６】図１４及び図１５の上部及び下部インサート筐体の組立を示す平面図である。
【図１７】図１２及び図１３に示されているインサート導体の２層配列を示す断面図である。
【図１８】本発明の第２実施例によるインサートを示す斜視図である。
【図１９】本発明の第２実施例によるインサートを示す斜視図である。
【図２０】図１８及び図１９のインサート導体の多層配列を示す断面図である。
【図２１】図１８及び図１９のインサート導体を示す分解斜視図である。
【図２２】図７のプラグ導体から生成される磁場を示す斜視図である。
【図２３】図２２に示されているプラグ導体の信号対間で誘発する誘導性結合を示す回路図である。
【図２４】本発明の第２実施例による漏話除去システムを示す回路図である。
【図２５】図２１に示されているインサート導体の多層配列を示す拡大斜視図である。
【図２６】図２１に示されているインサート導体の多層配列を示す拡大斜視図である。
【図２７】図１８及び図１９に示されているインサートに該当する等価回路を示す図である。
【符号の説明】
８            電気コネクタ
１０          モジュラジャック
１２          インサート
２０          インサート筐体
２２          インサート導体
２６          容量補償部
１１２        インサート
１２０        インサート筐体
２００        プラグ
２２０        ケーブル
２３０        ケース
２４０        ＰＣＢ
２５０        接続部
【図１】
0003550126.tif 000002
【図２】
0003550126.tif 000003
【図３】
0003550126.tif 000004
【図４】
0003550126.tif 000005
【図５】
0003550126.tif 000006
【図６】
0003550126.tif 000007
【図７】
0003550126.tif 000008
【図８】
0003550126.tif 000009
【図９】
0003550126.tif 000010
【図１０】
0003550126.tif 000011
【図１１】
0003550126.tif 000012
【図１２】
0003550126.tif 000013
【図１３】
0003550126.tif 000014
【図１４】
0003550126.tif 000015
【図１５】
0003550126.tif 000016
【図１６】
0003550126.tif 000017
【図１７】
0003550126.tif 000018
【図１８】
0003550126.tif 000019
【図１９】
0003550126.tif 000020
【図２０】
0003550126.tif 000021
【図２１】
0003550126.tif 000022
【図２２】
0003550126.tif 000023
【図２３】
0003550126.tif 000024
【図２４】
0003550126.tif 000025
【図２５】
0003550126.tif 000026
【図２６】
0003550126.tif 000027
【図２７】
0003550126.tif 000028