(57)【特許請求の範囲】
【請求項１】
台基板となる第１の半導体領域と、
該第１の半導体領域の上部に形成された絶縁膜と、
該絶縁膜の上部に形成され、ローサイドスイッチ用出力素子が形成された第２の半導体領域と、
前記絶縁膜の上部に形成され、ハイサイドスイッチ用出力素子が形成された第３の半導体領域と、
前記第３の半導体領域の下方の前記第１の半導体領域の上部に選択的に形成され、且つ前記ハイサイドスイッチ用出力素子のソース領域と電気的に接続された、前記第１の半導体領域とは反対導電型の第４の半導体領域
とを備えることを特徴とする半導体装置。
【請求項２】
前記第３の半導体領域の表面から、前記第３の半導体領域および前記絶縁膜を貫通し、前記第４の半導体領域に達する溝部が形成され、該溝部の内部に、前記ソース領域と電気的に接続された高導電性領域が形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域の表面の一部に前記ソース領域となる第５の半導体領域が形成され、前記高導電性領域と前記第５の半導体領域とが所定の表面配線により接続されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１および第３の半導体領域とは、互いに反対導電型であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第３の半導体領域とは、互いに同導電型であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第３の半導体領域の表面から前記第３の半導体領域を貫通して、前記絶縁膜に達する素子分離領域が形成され、前記第３の半導体領域は複数個の活性領域に分割されたことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第５の半導体領域は前記第３の半導体領域と同一導電型であり、前記第３の半導体領域の表面に形成された前記第３の半導体領域と反対導電型の第６の半導体領域の内部に形成されていることを特徴とする請求項３記載の半導体装置。
【請求項８】
前記溝部及び前記溝部の内部の高導電性領域は、前記第６の半導体領域の表面から、前記第６、前記第３の半導体領域および前記絶縁膜を貫通し、前記第４の半導体領域に達することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３の半導体領域の表面から前記第３の半導体領域を貫通して、前記絶縁膜に達する素子分離領域が形成され、前記第３の半導体領域は複数個の活性領域に分割されたことを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記複数個の活性領域の１に前記ハイサイドスイッチ用出力素子が形成され、前記複数個の活性領域の他の１に前記ハイサイドスイッチ用出力素子を制御するハイサイド制御回路が成されていることを特徴とする請求項６又は９記載の半導体装置。
【請求項１１】
前記第５の半導体領域と前記第６の半導体領域とは互いに短絡されていることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第３の半導体領域の表面に、前記第６の半導体領域と離間して前記第３の半導体領域と同一導電型の第７の半導体領域が形成されていることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第５の半導体領域は負荷を介して接地され、前記第７の半導体領域は高電圧電源に接続されていることを特徴とする請求項７〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ローサイドスイッチ用出力素子の下方には、前記第４の半導体領域が配置されていないことを特徴とする請求項７〜１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造をもつ半導体装置に関するもので、特に、高耐圧パワー素子と制御回路をモノリシックに集積するパワーＩＣに関するものである。
【０００２】
【従来の技術】
パワーＩＣの開発は近年とみに活発化している。絶縁分離技術に関しては特に誘電体分離技術の開発が多様化しウェーハ接着技術やＳＯＩ技術のブラッシュアップが進む一方、大電力容量化に適した絶縁分離構造の開発が進められている。
【０００３】
デバイス技術に関してはＢｉ・ＭＯＳ複合化によるデバイスの高性能化や、高精度アナログＣＭＯＳも含めたマルチデバイスの集積による高機能化が着実に進められている。また、各種回路が集積されインテリジェント化が一段と進む一方、低電圧制御回路部と高電圧出力回路部の電位差を解消するレベルシフト回路技術の開発も活発である。また、これらの要素技術を結集した多種多様なパワーＩＣの開発例が報告され、実用化が加速されている。
【０００４】
パワーＩＣでは、要求性能や構造が大きく異なる素子を１チップに搭載する。
【０００５】
このために、その製造においては素子間分離技術が基本となる。この素子間分離技術のひとつとして、図８に示すような絶縁分離（ＤＩ：Ｄｉｅｌｅｃｔｒｉｃ  Ｉｓｏｌａｔｉｏｎ）技術と呼ばれるＳＯＩ基板の表面より一部領域をエッチングし、誘電体１２を充填した構造が知られている。ＤＩ技術によれば、素子間の寄生効果も少なく絶縁耐圧も高くできるため今後も、さらに広い分野におけるパワーＩＣの素子間分離技術として利用されると考えられる。図９はＳＯＩ基板（ウェーハ）構造に横型パワーＭＯＳＦＥＴと制御回路（この場合はＣＭＯＳ制御回路）をモノリシックに集積した場合において各活性層１３をＤＩ技術で分離した具体例を示す。ＳＯＩ構造の台基板１１となるｐ型シリコン基板等は通常接地電位（ＧＮＤ電位）に固定されている。
【０００６】
図９に示したような構造において、台基板１１の電位と誘電体１２によって囲まれたｎ型活性層の島１３の電位の関係によっては、ｎ型活性層１３の底部すなわちＳＯＩの酸化膜１０とｎ型活性層１３の界面に反転層が生じる場合があり、素子の動作状態によっては一部不具合が生じる。
【０００７】
図１０はそのような不具合の一例を示す図であり、図１０（ａ）はｎチャンネルＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）をローサイドスイッチとしてＯＮ状態にした場合、図１０（ｂ）はｎチャンネルＬＤＭＯＳをハイサイドスイッチとしてＯＮ状態にした場合の断面の模式図である。図１０（ａ）では、ＬＤＭＯＳのｎ＋  ソース領域２１は接地電位（ＧＮＤ電位）に接続され、図１０（ｂ）ではＬＤＭＯＳのｎ＋  ドレイン領域２３が高電位の電源に接続されている。
【０００８】
図１０（ｂ）に示すようにハイサイドスイッチに使用した場合には、ｎ型活性層１３中に形成される実効的なドリフト領域の厚さｘ２  が反転層１９の形成により薄くなりＲＯＮが増大する。ローサイドスイッチでは実効的なドリフト領域の厚さはｎ型活性層１３の厚みとほぼ等しいｘ１  であるのに対し、ハイサイドスイッチについてはｘ１  よりも薄いｘ２  となるのである。この効果は特にｎ型活性層１３が薄い場合に顕著となる。
【０００９】
図１１はＳＯＩの酸化膜９とｎ型活性層１３との界面に反転層１９が生じる場合の不具合の他の例で、ハイサイドスイッチとして用いるＩＧＢＴ等の出力素子を制御するＣＭＯＳ制御回路を具備するパワーＩＣの場合について説明するための断面図である。通常ハイサイドスイッチとして用いる素子を制御するＣＭＯＳ制御回路は、ＣＭＯＳを構成するｎ−ＭＯＳのｎ＋  ソース領域２１を基準とし、出力側素子であるＩＧＢＴのソース領域（エミッタ領域）とｎ＋  ソース領域２１を共通電位して動作するため、ｎ型活性層１３は素子がＯＮ状態の場合高電位となり、底面にｐ型反転層１９が生じる。そのため図１１（ｂ）に示すようにｐ−ＭＯＳのｐ＋  ソース領域２５とｐ型反転層１９間に寄生のｐｎｐバイポーラトランジスタができるため、ＯＦＦ状態に比べラッチアップが生じやすくなる。また、図１１（ｃ），（ｄ）のように、さらに活性層１３が０．５μｍ〜１μｍ程度に薄くなるとｐ−ＭＯＳのｐ＋  ソース領域２５および、ｐ＋  ドレイン領域２４が底面の酸化膜１０に達するため、ｐ型反転層１９が形成されるとｐ＋  ドレイン領域２４とｐ＋  ソース領域２５間にリーク電流が発生する。
【００１０】
【発明が解決しようとする課題】
このような不具合を解決するには、
（１）たとえばハイサイドスイッチとして使用する素子のソース電位と、台基板１１の電位を同一にすることにより台基板１１の電位を変化させる方法、
（２）ＳＯＩの酸化膜１０の厚さを非常に厚くし、ＭＯＳ容量を低減することによって反転層が形成されにくくする方法、
などが考えられる。しかしハイサイドスイッチとしての出力素子の数は１つとは限らず、また各々の出力素子は個別に動作するのが通常である。これに対して、台基板１１は一般的には、すべて共通領域となって同電位として構成されているため（１）の方法は不可能であることが多く、又は可能であっても構造が複雑化するという問題点があった。
【００１１】
また（２）の方法は酸化膜１０を厚くすることは製造技術上困難であると共に、これら困難を克服して製造したとしてもコスト的に不利になるという問題点があった。
【００１２】
これらの課題に鑑みて、本発明の目的は、出力素子その他として種々の素子がモノリシックに集積されたＳＯＩ構造において、リーク電流の発生等の種々の電気的特性の劣化の原因となる活性層・ＳＯＩ酸化膜界面の反転層の形成を防止できるパワーＩＣの新規な構造を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明は台基板となる第１の半導体領域と、この第１の半導体領域の上部に形成された絶縁膜と、この絶縁膜の上部に形成され、ローサイドスイッチ用出力素子が形成された第３の半導体領域と、絶縁膜の上部に形成され、ハイサイドスイッチ用出力素子が形成された第３の半導体領域と、第３の半導体領域の下方の第１の半導体領域の上部に選択的に形成された第１の半導体領域とは反対導電型の第４の半導体領域とを備えることを特徴とする。たとえば台基板がｐ型シリコン基板であれば、第４の半導体領域はｎ型拡散層又はｎ型エピタキシャル成長層等であればよい。
【００１４】
好ましくは、第３の半導体領域の表面から、第３の半導体領域および絶縁膜を貫通し、第４の半導体領域に達する溝部が形成され、溝部の内部に高導電性領域が形成されたことを本発明は特徴とする。高導電性領域としては高融点金属等の金属層、金属シリサイド層、ポリサイド層、不純物添加ポリシリコン層等がよい。また必要に応じて高導電性領域と第３の半導体領域との界面には絶縁膜を形成してもよい。
【００１５】
さらに好ましくは、第３の半導体領域の表面の一部に第５の半導体領域が形成され、高導電性領域と第５の半導体領域とがＡｌ，Ａｌ−Ｓｉあるいは不純物添加ポリシリコン層等の所定の表面配線により接続されていることである。第５の半導体領域としては、パワーＩＣの出力ＤＭＯＳのｎ＋  ソース領域が一例として挙げられる。
【００１６】
本発明の構造において、第１および第３の半導体領域とは、互いに反対導電型、たとえば第１の半導体領域がｐ型であれば第３の半導体領域はｎ型導電型であること、もしくは第１および第３の半導体領域とは互いに同導電型、たとえば第１および第３の半導体領域が共にｎ型導電型であることを特徴とする。
【００１７】
また、本発明の特徴は第３の半導体領域の表面から第３の半導体領域を貫通して、絶縁膜に達する素子分離領域が形成され、第３の半導体領域は複数個の活性領域（活性層）に分割されていることである。素子分離領域としては誘電体で分離する絶縁分離技術による領域でもよく、あるいはｎ型活性領域（ｎ型活性層）に対してｐ型拡散領域を形成する接合分離技術による領域を用いてもよい。
【００１８】
本発明の構造によれば、ＳＯＩ酸化膜等の絶縁膜による容量ＣＯＸに対して、第４の半導体領域と第１の半導体領域との間の接合容量ＣＪ  が直列接続されることになり、実際に第３の半導体領域と第１の半導体領域の間に形成される容量Ｃ、すなわち、
１／Ｃ＝１／ＣＯＸ＋１／ＣＪ          ・・・・・（１）
で決定される容量値Ｃが小さくなるため、第３の半導体領域底部に反転層が形成されにくくなる。あるいは反転層の形成が抑制、防止されることとなる。
【００１９】
また活性層中の第５の半導体領域、たとえば出力ＤＭＯＳのｎ＋  ソース領域と、第４の半導体領域とを高導電性領域で電気的に接続することにより、出力ＤＭＯＳのｎ＋  ソース領域と第４の半導体領域とを同電位にして、出力ＤＭＯＳの印加電圧ＶＤＳが比較的低い電圧領域では、反転層は全く形成されないようにできる。
【００２０】
【発明の実施の形態】
図１に本発明の第１の実施の形態を示す。この第１の実施の形態ではｐ型シリコンを台基板１１としてその上にＳＯＩ酸化膜１０を形成したＳＯＩ構造を用いており、ｎ型活性層１３にローサイド制御回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回路３、ハイサイド出力ＤＭＯＳ４が形成されている。そしてハイサイド出力ＤＭＯＳ４及びハイサイド制御回路３のＳＯＩ酸化膜１０の直下にｎ型拡散層３９を形成している。このｎ型拡散層３９の効果を図２を用いて説明する。すなわち、図２（ａ）は本発明によるＳＯＩ酸化膜１０の下にｎ型拡散層３９が形成された構造を模式的に表わしたものであり、図２（ｂ）は従来のｎ型拡散層３９が無いＳＯＩ構造を模式的に表わしたものである。図２（ａ）に示した本発明の構造ではＳＯＩ酸化膜容量ＣＯＸにｐｎ接合の容量ＣＪ  が直列に接続されるため全容量は減少し、活性層１３の底面に図１０（ｂ）、図１１（ｂ）、（ｄ）等に示したようなｐ型反転層１９が形成されにくくなる。台基板１１は不純物密度５×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度で厚さ２５０〜６００μｍのｐ型シリコン基板を用い、この表面に不純物密度５×１０１７ｃｍ−３〜１×１０２０ｃｍ−３程度、拡散深さ３〜２０μｍのｎ型拡散層３９を形成すればよい。図１のＳＯＩ構造は直接接合法（Ｓｉｌｉｃｏｎ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ：以下ＳＤＢ法という）を用いて形成してもよいし、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法やエピタキシャル成長法によって形成してもよい。ＳＯＩ酸化膜の厚みはＳＤＢ法で作成する場合は１〜３μｍ程度が好ましい。
【００２１】
図３は本発明の第２の実施の形態に係るパワーＩＣの断面構造の概略であり、ｐ型シリコン１１上に酸化膜１０を介して厚さ１〜５μｍのｎ型活性層１３が形成され、誘電体１２で幅４０〜６０μｍの領域に分離された各ｎ型活性層１３中に、ローサイド制御回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回路３、およびハイサイド出力ＤＭＯＳ４がそれぞれ形成されている。ｎ型活性層１３の厚みは上述の１〜５μｍよりも厚く、例えば１０μｍとしてもよいが、０．５μｍ〜１μｍ程度と薄い場合の方が、より本発明の特徴が発揮できることはもちろんである。本発明の第１の実施の形態ではＳＯＩ酸化膜１０直下に形成されるｎ型拡散層３９は、ハイサイド制御回路３と、ハイサイド出力ＤＭＯＳ４とに分離して形成されていたが、本発明の第２の実施の形態ではハイサイド制御回路３とハイサイド出力ＤＯＳ４に対する共通領域として連続的に形成されている。本発明の第２の実施の形態の構造も、ｐ型シリコン１１中に不純物密度５×１０１７〜５×１０１９ｃｍ−３程度のｎ型拡散層３９を形成後厚さ２〜３μｍのＳＯＩ酸化膜１０を介してｎ型活性層１３とｐ型シリコン（台基板）１１とをＳＤＢ法により貼り合わせればよい。ＳＤＢ法は電圧をかけて熱処理する陽極接合法でもよい。
【００２２】
図４は本発明の第３の実施の形態に係るパワーＩＣの断面構造の概略であり、ｐ型シリコン１１上に酸化膜１０を介してｎ型活性層１３が形成され、誘電体１２で分離された各ｎ型活性層１３中に、ローサイド制御回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回路３、およびハイサイド出力ＤＭＯＳ４がそれぞれ形成されている。本発明の第３の実施の形態ではＳＯＩ酸化膜１０の直下に形成されるｎ型拡散層３９は、本発明の第２の実施の形態と同様に、ハイサイド制御回路３とハイサイド出力ＤＭＯＳ４に対する共通領域として連続的に形成されている。本発明の第３の実施の形態では反転層形成防止のためのｎ型拡散層３９がハイサイドスイッチとして使用される出力ＤＭＯＳ４のｎ＋  ソース領域２１と同電位になるよう電気的に接続されている。この場合はハイサイド出力ＤＭＯＳ４がＯＮ状態でＶＤＳが充分に小さい時には、反転層１９が全く形成されないようにできるため前記の本発明の第１および第２の実施の形態よりさらに効果のある方法である。本発明の第３の実施の形態では、ｎ型拡散層３９とハイサイド出力ＤＭＯＳのｎ＋  ソース領域２１を電気的に導通するために表面よりｎ型活性層１３、ＳＯＩ酸化膜１０をエッチングして溝部を形成した後、この溝部を高導電性領域３８にて埋め込んでいる。たとえば以下のような工程で高導電性領域３８を形成すればよい。すなわち、ＣＦ４  ＋Ｏ２  、ＳＦ６  ＋Ｏ２  、ＳＦ６  ＋Ｈ２  、ＣＣｌ４  、あるいはＳｉＣｌ４  等を用いたＲＩＥ法、マイクロ波プラズマエッチ法、もしくはＥＣＲエッチング法等によりｎ型活性層１３およびＳＯＩ酸化膜１０をエッチングして、トレンチ（溝）を形成する。次に、トレンチの内壁にトレンチ内壁酸化膜３７を形成し、トレンチの側壁のみにトレンチ内壁酸化膜３７を残すようにＣＦ４  ＋Ｈ２  等のＲＩＥ法を用いて指向性エッチングを行ない、トレンチの底部の酸化膜３７を除去する。その後Ｗ、Ｍｏ、Ｔｉ等の高融点金属をトレンチを埋め込むように選択ＣＶＤ法等により形成し、高導電性領域３８とすればよい。また高導電性領域３８としては、ＷＳｉ２  、ＭｏＳｉ２  、ＴｉＳｉ２  、ＣｏＳｉ２  、ＴａＳｉ２  等の高融点金属のシリサイド、あるいは不純物を添加したポリシリコン、たとえば燐（Ｐ）や砒素（Ａｓ）をドープしたドープドポリシリコン（ＤＯＰＯＳ）でもよい。またポリサイドを高導電性領域３８に用いてもよい。高導電性領域３８とｎ＋  ソース領域２１とは標準的な表面配線により接続すればよい。たとえばＤＯＰＯＳ、あるいはＡｌ、Ａｌ−Ｓｉ、あるいは高融点金属等の表面配線で接続すればよい。
【００２３】
また、本発明の第１〜第３の実施の形態の説明では、出力素子としてｎチャンネルＤＭＯＳ、制御回路にＣＭＯＳを用いた場合で説明したが、本発明は出力素子の種類、制御素子の種類に関わらず適用できる。図５は本発明の第４の実施の形態に係るパワーＩＣの模式的な断面図で出力素子としてｎチャンネルＩＧＢＴ９、制御素子としてｎ−ＭＯＳＦＥＴ５Ｌ，５Ｈおよびｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯＳ、ｎｐｎバイポーラトランジスタ７Ｌ，７Ｈおよびｐｎｐバイポーラトランジスタ８Ｌ，８Ｈを用いた場合である。図５では、ｐ型シリコン１１からなる台基板上のＳＯＩ酸化膜１０を介してｎ型活性層１３が誘電体１２により分離されて複数個の領域として形成され、この各ｎ型活性層中にＣＭＯＳ、ｎｐｎバイポーラトランジスタ７Ｌ，７Ｈ、ｐｎｐバイポーラトランジスタ８Ｌ，８Ｈ、出力ｎチャンネルＩＧＢＴ９Ｌ，９Ｈが形成されている。図５ではハイサイドｎ−ＣＭＯＳＦＥＴ５Ｈ、ハイサイドｐ−ＭＯＳＦＥＴ６ＨからなるハイサイドＣＭＯＳ、ハイサイドバイポーラトランジスタ７Ｈ、８Ｈ、およびハイサイド出力ｎチャンネルＩＧＢＴ９Ｈの下部のＳＯＩ酸化膜１０の直下にｎ型拡散層３９が形成され、ハイサイドの各ｎ型活性層１３に反転層が形成されるのを防止している。
【００２４】
図６は本発明の第５の実施の形態に係るパワーＩＣの模式的断面図であり、ｎ型シリコン基板１４を台基板とし、ＳＯＩ酸化膜１０を介して誘電体１２で分離されたｎ型活性層１３が複数の島領域として形成されている。各ｎ型活性層１３にはｎ−ＭＯＳＦＥＴ５Ｌ，５Ｈ、ｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯＳ、ｎｐｎバイポーラトランジスタ７Ｌ，７Ｈ、出力ＤＭＯＳ２、４が形成されている。本発明の第５の実施の形態においてはｎ型シリコン基板１４に最高電位を印加して用いている。ＳＯＩ酸化膜１０の直下にはｐ型拡散層１５が、ローサイド共通領域、ハイサイド共通領域として形成されている。また出力ＤＭＯＳのｎ＋  ソース領域２１は高導電性領域３８を介してｐ型拡散層１５に電気的に接続されている。ｐ型拡散層１５を形成することにより、ｎ型活性層１３には反転層１９が形成されにくくなり、出力ＤＭＯＳのオン抵抗の増大の防止や、ＣＭＯＳやバイポーラトランジスタのリーク電流が防止されている。
【００２５】
図７は本発明の第６の実施の形態に係るパワーＩＣの模式的断面図で、台基板としてのｐ型シリコン基板１１の上部に全面にｎ型拡散層３９が形成された場合である。本発明の第６の実施の形態では全面にｎ型拡散層３９を形成しているために、フォトリソグフィー法等により選択拡散をする必要がなく、工程が簡略化できる。
【００２６】
本発明の第６の実施の形態においてはｐ型シリコン薄板１１のうえに気相成長法等により全面にｎ型エピタキシャル成長層３９を形成して、ＳＤＢ法によりＳＯＩ構造を形成してもよい。
【００２７】
【発明の効果】
本発明によれば、従来のＳＯＩ構造で問題となっていた台基板と活性層の電位の関係により、発生する活性層底部の反転層の形成を防止することができるので、パワーＩＣの出力素子のオン電圧の増大の防止、制御回路のリークの発生の防止あるいは誤動作防止が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るパワーＩＣの模式断面図である。
【図２】本発明の原理を説明するための断面図および等価回路である。
【図３】本発明の第２の実施の形態に係るパワーＩＣの模式断面図である。
【図４】本発明の第３の実施の形態に係るパワーＩＣの模式断面図である。
【図５】本発明の第４の実施の形態に係るパワーＩＣの模式断面図である。
【図６】本発明の第５の実施の形態に係るパワーＩＣの模式断面図である。
【図７】本発明の第６の実施の形態に係るパワーＩＣの模式断面図である。
【図８】従来のＳＯＩ構造を示す断面図で（ａ）はトレンチ分離、（ｂ）はＶ溝分離の場合である。
【図９】従来のＳＯＩ構造を用いたパワーＩＣの一例を示す断面図である。
【図１０】従来のＳＯＩ構造における問題点を説明するための図である。
【図１１】従来のＳＯＩ構造における問題点を説明するための図で、（ａ），（ｂ）は活性層の厚さが比較的厚い場合、（ｃ）、（ｄ）は活性層の厚さが薄い場合である。
【符号の説明】
１  ローサイド制御回路
２  ローサイド出力ＤＭＯＳ
３  ハイサイド制御回路
４  ハイサイド出力ＤＭＯＳ
５Ｌ  ローサイドｎ−ＭＯＳＦＥＴ
５Ｈ  ハイサイドｎ−ＭＯＳＦＥＴ
６Ｌ  ローサイドｐ−ＭＯＳＦＥＴ
６Ｈ  ハイサイドｐ−ＭＯＳＦＥＴ
７Ｌ  ローサイドｎｐｎバイポーラトランジスタ
７Ｈ  ハイサイドｎｐｎバイポーラトランジスタ
８Ｌ  ローサイドｐｎｐバイポーラトランジスタ
８Ｈ  ハイサイドｐｎｐバイポーラトランジスタ
９Ｌ  ローサイドｎチャンネルＩＧＢＴ
９Ｈ  ハイサイドｎチャンネルＩＧＢＴ
１０  ＳＯＩの酸化膜
１１  ｐ型シリコン基板（台基板）
１２  誘電体等の素子分離領域
１３  ｎ型活性層
１４  ｎ型シリコン基板（台基板）
１５  ｐ型拡散層
１９  反転層
２１  ｎ＋  ソース領域
２２  ｐベース領域
２３  ｎ＋  ドレイン領域
２４  ｐ＋  ドレイン領域
２５  ｐ＋  ソース領域
２６  ｐウェル
３７  トレンチ内壁酸化膜
３８  高導電性領域
３９  ｎ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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