【事件の表示】
　特願２００３−３０９１９７「半導体装置」拒絶査定不服審判事件〔平成１７年　３月２４日出願公開、特開２００５−　７９３９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯  
　本願は、平成１５年９月１日の出願であって、平成１８年９月２６日付けで拒絶査定がなされ、これに対して同年１０月３０日に拒絶査定に対する審判請求がなされるとともに、同年１１月１３日付けで手続補正がなされたものであって、その後、当審において、平成２１年３月３日付けで審尋がなされ、平成２１年４月１４日に回答書が提出されたものである。  
　
第２　平成１８年１１月１３日付けの手続補正（以下、「本件補正」という。）について 
　［補正却下の決定の結論］ 
　平成１８年１１月１３日付けの手続補正を却下する。 
　［理由］ 
　１．本件補正の内容 
　本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
（補正事項ａ）
　補正前の請求項1及び２を削除したこと。
（補正事項ｂ）
　補正前の請求項３を、補正後の請求項１の
「【請求項１】
　半導体基板と、
　前記半導体基板上に配置された多層構造の配線層と、
　差動信号を出力する回路ブロックの一端に接続された、前記配線層の少なくとも１つの層からなる第１のスパイラルインダクタと、
　前記回路ブロックの他端に接続され、前記回路ブロックのレイアウトが対称となるよう二分する中心線に対して前記第１のスパイラルインダクタと線対称に配置された第２のスパイラルインダクタと、
　前記配線層の最上位層からなり、前記第１のスパイラルインダクタの近傍に配置された第１の接続端子と、
　前記配線層の最上位層からなり、前記第２のスパイラルインダクタの近傍に、前記第１の接続端子と前記中心線に対して線対称に配置された第２の接続端子と、
　前記配線層の最上位層からなり、前記第１のスパイラルインダクタと前記第１の接続端子との間に配置された第１のシールド配線パターンと、
　前記配線層の最上位層からなり、前記第１のシールド配線パターンと前記中心線に対して線対称になるように、前記第２のスパイラルインダクタと前記第２の接続端子との間に配置された第２のシールド配線パターンとを備え、
　前記第１及び第２の接続端子から発生するノイズや不要信号がそれぞれ前記第１及び第２のスパイラルインダクタに影響を及ぼすことを、それぞれ前記第１及び第２のシールド配線パターンにより抑制するように構成された半導体装置。」
と補正したこと。
（補正事項ｃ）
 補正前の請求項３に従属していた補正前の請求項４を補正後の請求項１に従属させ、補正後の請求項２と補正し、補正前の請求項１ないし４のいずれかに従属していた補正前の請求項５を補正後の請求項１または２に従属させ、補正後の請求項３に補正したこと。
　
　１．補正後の請求項１についての補正（補正事項ｂ）の内容の整理
（１）補正前の請求項３の「前記配線層の少なくとも１つの層からなり、所定の中心線に対して線対称に配置された第１及び第２のスパイラルインダクタと」を、補正後の請求項１の「差動信号を出力する回路ブロックの一端に接続された、前記配線層の少なくとも１つの層からなる第１のスパイラルインダクタと、　前記回路ブロックの他端に接続され、前記回路ブロックのレイアウトが対称となるよう二分する中心線に対して前記第１のスパイラルインダクタと線対称に配置された第２のスパイラルインダクタと」と補正すること。（以下、（補正事項ｂ−１）という。）
（２）補正前の請求項３の「前記配線層の最上位層からなり、前記第２のスパイラルインダクタの近傍に配置された第２の接続端子と」を、補正後の請求項１の「前記配線層の最上位層からなり、前記第２のスパイラルインダクタの近傍に、前記第１の接続端子と前記中心線に対して線対称に配置された第２の接続端子と」と補正すること。（以下、（補正事項ｂ−２）という。）
　
　２．補正後の請求項１についての補正（補正事項ｂ−２）の目的についての検討
　本願の願書に最初に添付した明細書には、本発明の実施の形態について、
「【００１３】
　また好ましくは、スパイラルインダクタが少なくとも２つ設けられ、２つのスパイラルインダクタが所定の中心線に対して線対称に配置され、シールド配線パターンが中心線に対して線対称に配置される。例えば差動回路は、回路レイアウト、構成デバイスについても対称性が重要である。この構成によれば、スパイラルインダクタを少なくとも２つ持つ差動回路は、スパイラルインダクタのみでなく、それらの周囲のシールド配線パターンをも対称とすることで良好な特性を得ることができる。」、
「【００２５】
　本実施の形態は、接続端子２ａ、２ｂ、２ｄ、２ｅの電位変動に対するシールド効果に関しては実施の形態１と同様であるが、さらに、差動回路に接続されたスパイラルインダクタ１、１１、およびそれらのシールド配線パターン８、１２についても対称性を保つように配線レイアウトが行われている。
【００２６】
　差動信号は、回路レイアウトの対称性が悪いと位相ずれが起こり、特性劣化の原因となる。したがって、スパイラルインダクタ１、１１だけでなく、そのシールド配線パターンに関しても対称性を保つことにより、差動回路の特性を効果的に維持することが可能となる。
【００２７】
　なお、実施の形態１および２に示した接続端子は、半導体装置の用途、規模、入出力信号などにより配置、形状、割り当ては異なる。重要なことは、スパイラルインダクタに対する妨害を抑制すべき対象の接続端子とスパイラルインダクタの間に、シールド配線パターンを介在させることである。」
と記載されており、差動回路を構成するスパイラルインダクタ及びシールド配線パターンについては、その特性を効果的に維持するために対称性を保つ必要性があるとの記載がなされているものの、接続端子については対称性についての記載はなされておらず、特に、「実施の形態１および２に示した接続端子は、半導体装置の用途、規模、入出力信号などにより配置、形状、割り当ては異なる。」（【００２７】）という記載からすれば、接続端子は、差動回路を構成するスパイラルインダクタ及びシールド配線パターンとは異なり、対称性を保つように配置されているとはいえない。
　したがって、「第２の接続端子」が「前記第１の接続端子と前記中心線に対して線対称に配置された」ものであるとする補正事項ｂ−２についての補正は、願書に最初に添付した明細書または図面に記載されておらず、且つ、それらの記載から自明のものとも認められない。
　よって、補正事項ｂ−２についての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな事項を導入しないものではないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２（以下、「特許法第１７条の２」という。）第３項に規定する要件を満たしていない。
　
　３．むすび  
　よって、請求項１についての補正を含む本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定する要件を満たしていないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　 
第３　本願発明　  
　平成１８年１１月１３日付けの手続補正は上記のとおり却下されたので、本願の請求項１乃至請求項５に係る発明は、平成１７年１２月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至請求項５に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。　
　「【請求項１】
　半導体基板と、
　前記半導体基板上に配置された多層構造の配線層と、
　前記配線層の少なくとも１つの層からなるスパイラルインダクタと、
　前記配線層の最上位層からなる接続端子と、
　前記配線層の最上位層からなり、前記スパイラルインダクタと前記接続端子との間にのみ介在する形状で配置されたシールド配線パターンとを備え、
　前記接続端子から発生するノイズや不要信号が前記スパイラルインダクタに影響を及ぼすことを前記シールド配線パターンにより抑制するように構成された半導体装置。」 
　 
第４　刊行物記載発明 
　（１）特開２０００−１５０８０２号公報 
　原審の拒絶の理由で引用され、本願の出願日の前に日本国内において頒布された特開２０００−１５０８０２号公報（以下、「刊行物１」という。）には、図２及び図３とともに、以下の事項が記載されている。　 
「【０００１】
【発明の属する技術分野】本発明はアナログ回路とディジタル回路が混在するＬＳＩのノイズ対策に関する。
【０００２】
【従来の技術】近年、高集積技術の進展により、アナログ回路とディジタル回路を混在させたシステムを１チップ上で実現しようとする動きがある。また、このようなシステムオンチップの方向性から、多ピン化かつピン間隔が狭くなる傾向があり、チップ上のパッドを千鳥足状に配置したりパッドとパッドの間隔を縮小すること等が実施される。その結果、多くの場合、高精度な信号を扱うアナログ回路側が、電源電圧間をフルスイングするディジタル回路が発生するノイズの影響を受け、パッド間ではディジタルパッドからアナログ信号パッドにノイズが直接的に飛び込むことが起こる。
【０００３】そこで、この種のアナログ／ディジタル混在ＬＳＩ上のパッド配置においては、アナログ信号パッドへの直接的なノイズの飛び込みによる影響を防ぐ（あるいは、小さくする）ように、以下の方法がこれまで採られてきた。」、
「【０００７】・・・そこで本発明の目的は、・・・アナログ／ディジタル混在型半導体回路装置において、配線レイアウトの際にパッド配置による制限を受けることなく、アナログ信号パッドへの直接的なノイズの飛び込みによる影響を防止、あるいは小さく出来るアナログ／ディジタル混在型半導体集積回路およびアナログ信号パッドのシールド方法を提供することにある。」、
「【００２３】図２に本発明の第１の実施形態によるアナログ信号パッドのシールド方法を示す。この図に示すように、アナロググランド８に接続されたシールド配線１０がアナログ信号パッド３の周囲に施されている。このように、アナログ信号パッド３の周りを全てシールド配線１０で囲み、シールド配線１０をアナロググランド８に接続したことで、アナログ信号パッド３の周辺から飛び込むノイズの影響を小さくすることができる。
【００２４】なお、この例ではアナログ信号パッド側をシールド配線１０で囲んだが、ノイズ発生源であるディジタルパッド側を囲んでもよい。すなわち、ディジタルパッドの周りを全て配線で囲み、その配線をディジタルグランドに接続する構成でもよい。
【００２５】また、図３に本発明の第２の実施形態によるアナログ信号パッドのシールド方法を示す。この図に示す形態では、アナロググランド８に接続されたシールド配線１１がアナログ信号パッド３の周りのディジタルパッド２側のみに施されている。このように、アナログ信号パッド３の周りのディジタルパッド２側のみをシールド配線１１で囲み、シールド配線１１をアナロググランド８に接続したことでも、ディジタルパッド２側から飛び込むノイズの影響を小さくすることができる。」
　
　（２）特開２００２−２４６５４７号公報 
　原審の拒絶の理由で引用され、本願の出願日の前に日本国内において頒布された特開平２００２−２４６５４７号公報（以下、「刊行物２」という。）には、図１乃至図３とともに、以下の事項が記載されている。 
（ａ）「【０００２】
【発明の属する技術分野】
本発明は高性能集積回路(IC)の製造に関し
高性能電装品(例えばインダクター)を半導体基板の表面上に作製する方法に関する。
【０００３】
【従来の技術及び発明が解決しようとする課題】・・・今日製造されている半導体素子のほとんどは、デジタルデータを処理することを目的としたものである。しかしながら、デジタルデータとアナログデータを同時に処理する素子中に、あるいはアナログデータだけを処理するのに使用できる素子中にアナログ機能を組み込むことを目的としている多くの半導体設計物と半導体アプローチがある。アナログ処理回路を製造(デジタル加工の手順と装置を使用して)する際の主要な問題の1つは、アナログ回路用に使用される素子の多くが、サイズが大きいために、一般にはサブミクロンの範囲に近い特徴的サイズを有する素子に集積するのが容易でないということである。こうした問題を起こす主要な素子はコンデンサとインダクターである。これらの素子はいずれも、通常のアナログ処理回路の場合にはサイズがかなり大きめだからである。」、
「【００２０】
【課題を解決するための手段】本発明の主要な目的は、高性能集積回路のRF性能を改良することにある。本発明の他の目的は、Q値の高いインダクターを作製する方法を提供することにある。」
（ｂ）図１を参照して、「【００２５】より具体的に説明するために
図1を参照すると、
基板10の表面が誘電体層12で被覆されており、
導電相互接続線11が層12の内部に供給されており、これらの線が、基板10の表面に供給されている半導体素子に接続している。
【００２６】
層14(2つの例が示されている)は、通常は誘電体層12の上に作製される金属層と誘電体層の全てを示しており、
導電相互接続線13が、層14の全体にわたって作製されている電気的接続物のネットワークを構成している。電気接点16が、層14をオーバーレイしていて層14の表面上に存在している。これらの電気接点16は、例えば、基板10の表面に供給されているトランジスタや他の素子に対する電気的相互接続物を確実に形成するようなボンディング・パッドであってもよい。
層14の上にパッシベーション層18(例えば窒化ケイ素で形成されている)が付着されている。
【００２７】本出願の重要な工程は、
厚いポリイミド層20を付着させること(層18の表面上に付着させる)
開口22、36、および38のパターンがポリイミド層20とパッシベーション層18を通してエッチングされ、開口22、36、および38のパターンが電気接点16のパターンと整列する。電気接点16は、ポリイミド層20に作製されている開口22/36/38によって、層20の表面にまで電気的に延ばされている。
「【００２９】
接点16との電気的接触は、開口22/36/38に導電性物質を充填することによって確実に果たすことができる。これら金属導体の上表面24が開口22/36/38中に含まれ、ICをその環境(environment)に接続させるのに、そして周囲の電気回路中にさらに集積するのに使用することができる。この後者の説明は、基板10の表面に取り付けられている半導体素子を、開口22/36/38に収容されている導電性相互接続物を介して周囲の素子および回路にさらに接続することができる、と言っているのと同じことである。開口22、36、および38中に収容されている金属相互接続物の表面24の上に相互接続パッド26と28が形成される。
（ｃ）図２を参照して、「【００３９】
図2は、
厚いポリイミド層20の表面上にインダクターを加えるように拡大できるかを示している。
（ｄ）図3を参照して、「【００４０】
図3は、誘電体層20の表面上に作製されたインダクター42の上面図を示している。
（ｅ）図１及び【００２６】段落の「層14(2つの例が示されている)は、通常は誘電体層12の上に作製される金属層と誘電体層の全てを示しており、従って図1に示されている層14は、複数の誘電体層または絶縁層などを含んでもよく、導電相互接続線13が、層14の全体にわたって作製されている電気的接続物のネットワークを構成している。・・・」から、層１４は、複数の金属層と複数の誘電体層を備えることは明らかである。
　
（ア）上記（２）（ａ）によれば、刊行物２には、「半導体装置」が開示されている。
（イ）上記（２）（ｂ）、（ｅ）によれば、刊行物２には、
　表面に半導体素子が取り付けられた半導体基板１０と
　前記半導体基板１０を被覆する誘電体層１２と
　前記誘電体層１２の内部に供給され、前記半導体素子と接続された導電相互接続線１１と
　前記誘電体層１２の上に形成された複数の金属層と複数の誘電体層とからなる層１４であって、導電相互接続線１３が、前記層１４の全体にわたって作成されて電気的接続物のネットワークを構成している前記層１４と、
　前記層１４の上に存在し、前記半導体素子に対する電気的相互接続物を形成する電気接点１６と、
　前記層１４の上に付着されたパッシベーション層１８と
　前記パッシベーション層１８の上に付着された厚いポリイミド層２０と、
　前記厚いポリイミド層２０と前記パッシベーション層１８を通してエッチングされ、前記電気接点１６と整列する開口２２、３６、３８と、
　前記開口２２、３６、３８の内部に充填され、前記電気接点１６と電気的に接触し、前記半導体素子と周囲の素子および回路とを接続する導電性物質からなる金属相互接続物と、
　前記金属相互接続物の表面２４の上に形成された相互接続パッド２６と、
　からなる配線構造が開示されている。
（ウ）上記（２）（ｃ）、（ｄ）によれば、刊行物２には、厚いポリイミド層２０の上に形成されたスパイラル形状のインダクター４２が開示されている。
　
　したがって、刊行物２には、以下の発明が記載されている。
「表面に半導体素子が取り付けられた半導体基板１０と
　前記半導体基板１０を被覆する誘電体層１２と
　前記誘電体層１２の内部に供給され、前記半導体素子と接続された導電相互接続線１１と
　前記誘電体層１２の上に形成された複数の金属層と複数の誘電体層とからなる層１４であって、導電相互接続線１３が、前記層１４の全体にわたって作成されて電気的接続物のネットワークを構成している前記層１４と、
　前記層１４の上に存在し、前記半導体素子に対する電気的相互接続物を形成する電気接点１６と、
　前記層１４の上に付着されたパッシベーション層１８と
　前記パッシベーション層１８の上に付着された厚いポリイミド層２０と、
　前記厚いポリイミド層２０と前記パッシベーション層１８を通してエッチングされ、前記電気接点１６と整列する開口２２、３６、３８と、
　前記開口２２、３６、３８の内部に充填され、前記電気接点１６と電気的に接触し、前記半導体素子と周囲の素子および回路とを接続する導電性物質からなる金属相互接続物と、
　前記金属相互接続物の表面２４の上に形成された相互接続パッド２６と、
　前記厚いポリイミド層２０の上に形成されたスパイラル形状のインダクター４２
とを備えた半導体装置。」
　
第５　対比 
　本願発明と刊行物２に記載された発明（以下、「刊行物発明」という。）とを対比する。　
（ａ）刊行物発明の「表面に半導体素子が取り付けられた半導体基板１０」は、本願発明の「半導体基板」に相当する。
（ｂ）刊行物発明の「導電相互接続線１１」、「導電相互接続線１３」及び「電気接点１６」は、多層構造の配線層を形成している。
　また、刊行物２における「【００２９】・・・基板10の表面に取り付けられている半導体素子を、開口22/36/38に収容されている導電性相互接続物を介して周囲の素子および回路にさらに接続することができる・・・」という記載からみて、厚いポリイミド層２０の上には、相互接続パッド２６、インダクター４２のみならず、開口２２／３６／３８に収容されている導電性相互接続物を介して周囲の素子及び回路に接続するための配線も形成されているものと認められ、厚いポリイミド層の上に形成された相互接続パッド２６、インダクター４２、周囲の素子及び回路に接続するための配線も、一つの「配線層」と解することができる。
　したがって、刊行物発明の「半導体基板１０」上に配置された「導電相互接続線１１」と、前記「導電相互接続線１１」の上方に順次配置された「導電相互接続線１３、「電気接点１６」、「相互接続パッド２６」及び「スパイラル形状のインダクター４２」からなる構成部分は、本願発明の「半導体基板上に配置された多層構造の配線層」に相当する。
（ｃ）上記（ｂ）で検討したとおり、刊行物発明の導電部材からなる「構成部分」の一部である刊行物発明の「スパイラル形状のインダクター４２」は、本願発明の「配線層の少なくとも１つの層からなるスパイラルインダクタ」に相当する。
（ｄ）上記（ｂ）で検討したとおり、刊行物発明の導電部材からなる「構成部分」の最も上の層である刊行物発明の「金属相互接続物の表面の上に形成された相互接続パッド２６」は、本願発明の「配線層の最上位層からなる接続端子」に相当する。
　
　したがって、本願発明と刊行物発明とは、 
「半導体基板と、
　前記半導体基板上に配置された多層構造の配線層と、
　前記配線層の少なくとも１つの層からなるスパイラルインダクタと、
　前記配線層の最上位層からなる接続端子とを備えた半導体装置。」である点で一致し、以下の点で相違する。
　
　相違点１ 
　本願発明は、「前記配線層の最上位層からなり、前記スパイラルインダクタと前記接続端子との間にのみ介在する形状で配置されたシールド配線パターンとを備え」ているのに対して、
　刊行物発明は、上記構成を備えていない点。
　相違点２ 
　本願発明は、「前記接続端子から発生するノイズや不要信号が前記スパイラルインダクタに影響を及ぼすことを前記シールド配線パターンにより抑制するように構成され」ているのに対して、 
　刊行物発明は、そのような構成が特定されていない点。
　相違点３　
　刊行物発明は、「半導体基板１０を被覆する誘電体層１２と
　誘電体層１２の内部に供給され、半導体素子と接続された導電相互接続線１１と
　前記誘電体層１２の上に形成された複数の金属層と複数の誘電体層とからなる層１４であって、導電相互接続線１３が、前記層１４の全体にわたって作成されて電気的接続物のネットワークを構成している前記層１４と、
　前記層１４の上に存在し、前記半導体素子に対する電気的相互接続物を形成する電気接点１６と、
　前記層１４の上に付着されたパッシベーション層１８と
　前記パッシベーション層１８の上に付着された厚いポリイミド層２０と、
　前記厚いポリイミド層２０と前記パッシベーション層１８を通してエッチングされ、前記電気接点１６と整列する開口２２、３６、３８と、
　前記開口２２、３６、３８の内部に充填され、前記電気接点１６と電気的に接触し、前記半導体素子と周囲の素子および回路とを接続する導電性物質からなる金属相互接続物と、
　前記金属相互接続物の表面２４の上に形成された相互接続パッド２６と、
　前記厚いポリイミド層２０の上に形成されたスパイラル形状のインダクター４２」における「半導体基板１０を被覆する誘電体層１２」、「誘電体層１２の上に形成された層１４を構成する複数の誘電体層」、「層１４の上に付着されたパッシベーション層１８」、「パッシベーション層１８の上に付着された厚いポリイミド層２０」及び「厚いポリイミド層２０とパッシベーション層１８を通してエッチングされ、電気接点１６と整列する開口２２、３６、３８と、　前記開口２２、３６、３８の内部に充填され、電気接点１６と電気的に接触し、半導体素子と周囲の素子および回路とを接続する導電性物質からなる金属相互接続物」を備えているのに対し、本願発明が、上記構成を備えているか否か明らかでない点。
　
第６　当審の判断 
　各相違点について、以下において検討する。 
　
　相違点１及び相違点２について　 
　刊行物１には、「【０００２】・・・近年、高集積技術の進展により、アナログ回路とディジタル回路を混在させたシステムを１チップ上で実現しようとする動きがある。・・・高精度な信号を扱うアナログ回路側が、電源電圧間をフルスイングするディジタル回路が発生するノイズの影響を受け、パッド間ではディジタルパッドからアナログ信号パッドにノイズが直接的に飛び込むことが起こる。」、
「【００２３】図２に本発明の第１の実施形態によるアナログ信号パッドのシールド方法を示す。・・・このように、アナログ信号パッド３の周りを全てシールド配線１０で囲み、シールド配線１０をアナロググランド８に接続したことで、アナログ信号パッド３の周辺から飛び込むノイズの影響を小さくすることができる。」、
「【００２５】また、図３に本発明の第２の実施形態によるアナログ信号パッドのシールド方法を示す。・・・このように、アナログ信号パッド３の周りのディジタルパッド２側のみをシールド配線１１で囲み、シールド配線１１をアナロググランド８に接続したことでも、ディジタルパッド２側から飛び込むノイズの影響を小さくすることができる。」
と記載されているように、アナログ回路とディジタル回路の混在したシステムにおいて、アナログ回路側がディタル回路のディジタルパッドからのノイズの影響を受けやすいこと、そして、アナログ信号パッドの周りの当該ディジタルパッド側のみをシールド配線で囲み、当該シールド配線をアナロググランドに接続したことで、当該ディジタルパッド側から飛び込むノイズの影響を小さくすることができることが記載されており、特に、「高精度な信号を扱うアナログ回路側が、電源電圧間をフルスイングするディジタル回路が発生するノイズの影響を受け、パッド間ではディジタルパッドからアナログ信号パッドにノイズが直接的に飛び込むことが起こる。」（【０００２】）という記載からすれば、ディジタルパッドからのノイズの影響を受けるのは、アナログパッドに限られず、ディジタルパッドの近隣に配置される他の素子においても、そのノイズの影響を受けることは、当業者であれば、容易に認識し得る程度のことと認められる。
　そして、刊行物２に、「【０００３】　【従来の技術及び発明が解決しようとする課題】・・・デジタルデータとアナログデータを同時に処理する素子中に、・・・アナログ機能を組み込むことを目的としている多くの半導体設計物と半導体アプローチがある。アナログ処理回路を製造(デジタル加工の手順と装置を使用して)する際の主要な問題の1つは、アナログ回路用に使用される素子の多くが、サイズが大きいために、一般にはサブミクロンの範囲に近い特徴的サイズを有する素子に集積するのが容易でないということである。こうした問題を起こす主要な素子はコンデンサとインダクターである。・・・」と記載されているとおり、刊行物発明は、アナログ回路とディジタル回路の混在したシステムに関するものであり、インダクターがアナログ回路に使用されることは明らかであるから、刊行物２の図２に記載されたものにおいて、相互接続パッド２６にディジタル信号が印加されるような場合には、インダクター４２が、それから発生するノイズの影響を受けることは、当業者であれば、容易に認識し得ることであり、その際に、刊行物１に記載された「・・・アナログ信号パッド３の周りを全てシールド配線１０で囲み、シールド配線１０をアナロググランド８に接続したことで、アナログ信号パッド３の周辺から飛び込むノイズの影響を小さくすることができる。」（【００２３】）、「・・・アナログ信号パッド３の周りのディジタルパッド２側のみをシールド配線１１で囲み、シールド配線１１をアナロググランド８に接続したことでも、ディジタルパッド２側から飛び込むノイズの影響を小さくすることができる。」（【００２５】）という事項を参酌し、相互接続パッド２６とインダクター４２との間にのみ介在する形状で配置されたシールド配線パターンを形成し、前記相互接続パッド２６から発生するノイズや不要信号が前記インダクター４２に影響を及ぼすことを前記シールド配線パターンにより抑制するように構成することは、当業者が、適宜なし得る程度のことに過ぎない。
　
　相違点３について
　本願明細書に、「【００１９】　図２に示すように、配線５およびビア６は、半導体基板４上に設けられた配線層と絶縁層からなる多層配線領域３に形成されている。半導体基板４には、図示しないが、回路ブロックが形成されている。図３に示すように、スパイラルインダクタ１および接続端子２ａ、２ｂ、２ｃ（図３には接続端子２ａのみ図示）は、多層配線領域３の上面に配置されている。」、
「【００２０】　８はシールド配線パターンであり、ビア９を介して配線１０と接続されている。シールド配線パターン８は、配線１０によりグランドなどの低インピーダンス点まで接続されている。図１に示すように、シールド配線パターン８は、平面形状において、スパイラルインダクタ１と、接続端子２ａ、２ｂとの間に介在するように配置されている。」と記載されており、本願の実施の形態１（図２、図３）においては、【００１９】段落に「配線５およびビア６は、半導体基板４上に設けられた配線層と絶縁層からなる多層配線領域３に形成されている。」と記載されるように、「多層配線領域３」は、「配線層」及び「絶縁層」からなるものであるとともに、配線５及びビア６が多層配線領域に形成されているから、本願発明の「多層構造の配線層」は、実質的に配線５及びビア６を含むものであって、本願発明の「多層構造の配線層」は、実質的に刊行物発明の「半導体基板１０を被覆する誘電体層１２」、「誘電体層１２の上に形成された層１４を構成する複数の誘電体層」、「層１４の上に付着されたパッシベーション層１８」、「パッシベーション層１８の上に付着された厚いポリイミド層２０」及び「厚いポリイミド層２０とパッシベーション層１８を通してエッチングされ、電気接点１６と整列する開口２２、３６、３８と、　前記開口２２、３６、３８の内部に充填され、電気接点１６と電気的に接触し、半導体素子と周囲の素子および回路とを接続する導電性物質からなる金属相互接続物」を備えている。よって、当該相違点について、本願発明と刊行物発明は、実質的に相違しない。
　
　したがって、本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。  
　 
第７　むすび 
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。  
　よって、結論のとおり審決する。