(57)【特許請求の範囲】
【請求項１】
複数ビットからなるアドレス信号の少なくとも一部を入力するアドレスバッファと、
前記複数ビットからなるアドレス信号の所定ビット及びその反転ビットに応じたタイミングに従って、前記アドレスバッファから順に出力される前記アドレス信号を交互に記憶する第１及び第２のアドレス記憶回路と、
前記第１及び第２のアドレス記憶回路のそれぞれに対応して設けられ、前記第１及び第２のアドレス記憶回路から出力される前記アドレス信号をデコードすることによりデータの読出しが行われる第１及び第２のメモリ領域と、
前記所定ビット及びその反転ビットに応じたタイミングに従って、前記第１及び第２のメモリ領域から読み出されたデータを交互に切り換えて出力する出力切換回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記複数ビットからなるアドレス信号は外部から供給されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記アドレスバッファから供給されるアドレス信号を記憶する第３のアドレス記憶回路と、
前記第３のアドレス記憶回路に記憶されたアドレス信号が示すアドレス値を初期値として順にインクリメント又はデクリメントすることによって生成されたアドレス値を示すアドレス信号を前記第１及び第２のアドレス記憶回路に出力するアドレスカウンタと
を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、データの記録をチップ製造工程で用いるマスクによってプログラムするマスクＲＯＭ（Ｍａｓｋ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：ＭＲＯＭ）など、半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、マスクＲＯＭとして、図８にその要部を示すようなものが知られている。図中、５８はチップ本体、５９〜６２は１０２４×１０２４×２ビット構成のメモリセルアレイ、６３はロウアドレス信号Ａ０〜Ａ９及びコラムアドレス信号Ａ１０〜Ａ１９が入力されるアドレスバッファである。
【０００３】
また、６４はアドレスバッファ６３から出力されるロウアドレス信号Ａ０〜Ａ９をデコードしてメモリセルアレイ５９、６０のワード線の選択を行うロウデコーダである。
【０００４】
また、６５はアドレスバッファ６３から出力されるロウアドレス信号Ａ０〜Ａ９をデコードしてメモリセルアレイ６１、６２のワード線の選択を行うロウデコーダである。
【０００５】
また、６６〜６９はそれぞれアドレスバッファ６３から出力されるコラムアドレス信号Ａ１０〜Ａ１９をデコードしてメモリセルアレイ５９〜６２のコラムの選択を行うコラム選択信号を出力するコラムデコーダである。
【０００６】
また、７０〜７３はそれぞれメモリセルアレイ５９〜６２から読み出されたデータを検出するセンスアンプ、７４はセンスアンプ７０〜７３により検出されたデータを外部に出力するための出力バッファである。
【０００７】
なお、コラムデコーダ６６〜６９から出力されるコラム選択信号に基づいてメモリセルアレイ５９〜６２のコラムを選択するコラムゲートは、その図示を省略している。
【０００８】
また、７５は外部からチップイネーブル信号／ＣＥ及びアウトプット・イネーブル信号／ＯＥを入力し、アドレスバッファ６３、センスアンプ７０〜７３、出力バッファ７４等の動作を制御する制御信号を出力する／ＣＥ・／ＯＥロジック回路である。
【０００９】
センスアンプ７０〜７３は、図９にその１ビット部分を示すように構成されている。図中、７５は電源電圧ＶＣＣを供給するＶＣＣ電源線、７６は負荷をなす抵抗、７７はｎＭＯＳトランジスタ、７８はインバータ、７９はコラムゲートによって選択されるビット線である。
【００１０】
また、出力バッファ７４は、図１０にその１ビット部分を示すように構成されている。図中、８０はＶＣＣ電源線、８１はアウトプット・イネーブル信号／ＯＥと反転関係にある内部アウトプット・イネーブル信号ＯＥが入力される内部アウトプット・イネーブル信号入力端子である。
【００１１】
また、８２はアウトプット・イネーブル信号／ＯＥと同相関係にある内部アウトプット・イネーブル信号ＯＥＢが入力される内部アウトプット・イネーブル信号入力端子である。
【００１２】
また、８３はセンスアンプ出力ＳＯＵＴが入力されるセンスアンプ出力・入力端子、８４はＮＡＮＤ回路、８５はＮＯＲ回路、８６はｐＭＯＳトランジスタ、８７はｎＭＯＳトランジスタ、８８はデータ出力端子である。
【００１３】
この出力バッファ７４においては、読出し時、内部アウトプット・イネーブル信号ＯＥ＝「Ｈ」、内部アウトプット・イネーブル信号ＯＥＢ＝「Ｌ」とされる。
【００１４】
この結果、センスアンプ出力ＳＯＵＴ＝「Ｈ」の場合には、ＮＡＮＤ回路８４の出力＝「Ｌ」、ｐＭＯＳトランジスタ８６＝ＯＮとされると共に、ＮＯＲ回路８５の出力＝「Ｌ」、ｎＭＯＳトランジスタ８７＝ＯＦＦとされ、出力データＤＯＵＴとして「Ｈ」が出力される。
【００１５】
これに対して、センスアンプ出力ＳＯＵＴ＝「Ｌ」の場合には、ＮＡＮＤ回路８４の出力＝「Ｈ」、ｐＭＯＳトランジスタ８６＝ＯＦＦとされると共に、ＮＯＲ回路８５の出力＝「Ｈ」、ｎＭＯＳトランジスタ８７＝ＯＮとされ、出力データＤＯＵＴとして「Ｌ」が出力される。
【００１６】
図１１は図８に示す従来のマスクＲＯＭの読出し動作を示す波形図であり、図１１（Ａ）はアドレス信号Ａ０〜Ａ１９、図１１（Ｂ）はセンスアンプ７０〜７３の出力ＳＯＵＴ、図１１（Ｃ）は出力バッファ７４から出力されるデータＤ０〜Ｄ７の変化を示している。なお、ＴＣＹはサイクル・タイム、ＴＡＣはアドレス・アクセス・タイムである。
【００１７】
【発明が解決しようとする課題】
図８に示す従来のマスクＲＯＭにおいては、サイクル・タイムＴＣＹはアドレス・アクセス・タイムＴＡＣよりも長くされており（図１１参照）、アドレスの決定からアドレス・アクセス・タイムＴＡＣ以上の時間が経過するまでは、アドレスの変化を認めておらず、これがリード動作の高速化を妨げていた。
【００１８】
本発明は、かかる点に鑑み、サイクル・タイムＴＣＹをアドレス・アクセス・タイムＴＡＣよりも短くし、高速化を図ることができるようにした半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数ビットからなるアドレス信号の少なくとも一部を入力するアドレスバッファと、前記複数ビットからなるアドレス信号の所定ビット及びその反転ビットに応じたタイミングに従って、前記アドレスバッファから順に出力される前記アドレス信号を交互に記憶する第１及び第２のアドレス記憶回路と、第１及び第２のアドレス記憶回路のそれぞれに対応して設けられ、第１及び第２のアドレス記憶回路から出力される前記アドレス信号をデコードすることによりデータの読出しが行われる第１及び第２のメモリ領域と、前記所定ビット及びその反転ビットに応じたタイミングに従って、第１及び第２のメモリ領域から読み出されたデータを交互に切り換えて出力する出力切換回路とを備えるというものである。
【００２０】
【作用】
本発明によれば、第１及び第２のアドレス記憶回路におけるアドレス信号の記憶タイミング及び出力切換回路における出力データ切り換えタイミングは、アドレス信号の所定ビット及びその反転ビットから生成される。したがって、アドレス・アクセス・タイムＴＡＣを従来の場合と同一としても、簡単な回路構成により、サイクル・タイムＴＣＹを１／２にすることができる。
【００２１】
【実施例】
以下、図１〜図７を参照して、本発明の一実施例について、本発明をマスクＲＯＭに適用した場合を例にして説明する。
【００２２】
図１は本発明の一実施例の要部を示すブロック図であり、図中、２３４はチップ本体、２３７〜２４０は１０２４×５１２×４ビット構成のメモリセルアレイである。
【００２３】
また、Ａ０〜Ａ１９はアドレス信号であり、Ａ０はメモリセルアレイの選択等、制御信号として使用するアドレス信号、Ａ１〜Ａ１０はメモリセルアレイのワード線の選択を行うロウアドレス信号、Ａ１１〜Ａ１９はコラムの選択を行うコラムアドレス信号である。
【００２４】
また、２４１は外部から供給されるアドレス信号Ａ１〜Ａ１９を内部に取り込むアドレスバッファ、２４２、２４３はアドレスバッファ２４１から順に出力されるアドレス信号Ａ１〜Ａ１９を交互に記憶するアドレス記憶回路である。
【００２５】
また、２４４はアドレス記憶回路２４２に記憶されたアドレス信号Ａ１〜Ａ１９のうち、ロウアドレス信号Ａ１〜Ａ１０をデコードしてメモリセルアレイ２３７、２３８のワード線の選択を行うロウデコーダである。
【００２６】
また、２４５はアドレス記憶回路２４２に記憶されたアドレス信号Ａ１〜Ａ１９のうち、ロウアドレス信号Ａ１〜Ａ１０をデコードしてメモリセルアレイ２３９、２４０のワード線の選択を行うロウデコーダである。
【００２７】
また、２４６〜２４９はそれぞれアドレス記憶回路２４２、２４３に記憶されたアドレス信号Ａ１〜Ａ１９のうち、コラムアドレス信号Ａ１１〜Ａ１９をデコードしてメモリセルアレイ２３７〜２４０のコラムを選択するに必要なコラム選択信号を出力するコラムデコーダである。
【００２８】
なお、コラムデコーダ２４６〜２４９から出力されるコラム選択信号に基づいてメモリセルアレイ２３７〜２４０のコラムを選択するコラムゲート回路は、その図示を省略している。
【００２９】
また、２５０〜２５３はそれぞれメモリセルアレイ２３７〜２４０から読み出されたデータを増幅して検出するセンスアンプである。
【００３０】
また、２５４はセンスアンプ２５０、２５１から出力されるセンスアンプ出力ＳＯＵＴ１と、センスアンプ２５２、２５３から出力されるセンスアンプ出力ＳＯＵＴ２とを選択して出力する出力切換回路である。
【００３１】
また、２５５は出力切換回路２５４から出力されるセンスアンプ出力ＳＯＵＴ（ＳＯＵＴ１又はＳＯＵＴ２）を外部に出力する出力バッファである。
【００３２】
また、２５６は外部から供給されるチップイネーブル信号／ＣＥ、アウトプット・イネーブル信号／ＯＥ及びアドレス信号Ａ０を入力して、アドレスバッファ２４１、アドレス記憶回路２４２、２４３、センスアンプ２５０〜２５３、出力バッファ２５５等の動作を制御する制御信号を出力する／ＣＥ・／ＯＥ・Ａ０ロジック回路である。
【００３３】
アドレス記憶回路２４２、２４３は、例えば、図２に示すように構成される。図中、２５７１、２５７１０、２５７１１、２５７１９、２５８１、２５８１０、２５８１１、２５８１９はネガティブ・エッジ型のＤフリップフロップである。
【００３４】
ここに、Ｄフリップフロップ２５７１〜２５７１９は、アドレス信号Ａ０の立ち下がりエッジに同期してアドレス信号Ａ０〜Ａ１９をラッチするように構成されている。
【００３５】
また、Ｄフリップフロップ２５８１〜２５８１９は、アドレス信号Ａ０と反転関係にあるアドレス信号／Ａ０の立ち下がりエッジに同期してアドレス信号Ａ１〜Ａ１９をラッチするように構成されている。
【００３６】
なお、アドレス信号Ａ０、／Ａ０は、／ＣＥ・／ＯＥ・Ａ０ロジック回路２５６内に設けられる、例えば、図３に示すような回路において発生される。
【００３７】
図中、２５９は外部から供給されるアドレス信号Ａ０が入力されるアドレス信号入力端子、２６０は内部チップイネーブル信号ＣＥＢが入力される内部チップイネーブル信号入力端子である。
【００３８】
また、２６１はＯＲ回路、２６２はインバータ、２６３はアドレス信号Ａ０が出力されるアドレス信号出力端子、２６４はアドレス信号／Ａ０が出力されるアドレス信号出力端子である。
【００３９】
また、センスアンプ２５０〜２５３は、図８に示す従来のマスクＲＯＭが備えるセンスアンプ７０〜７３と同様に、例えば、図９にその１ビット部分を示すように構成される。
【００４０】
また、出力切換回路２５４は、例えば、図４にその１ビット部分を示すように構成される。図中、２６５はセンスアンプ２５０、２５１のセンスアンプ出力ＳＯＵＴ１の１ビット部分が入力されるセンスアンプ出力・入力端子、２６６はセンスアンプ２５２、２５３のセンスアンプ出力ＳＯＵＴ２の１ビット部分が入力されるセンスアンプ出力・入力端子である。
【００４１】
また、２６７はアドレス信号Ａ０が入力されるアドレス信号入力端子、２６８はアドレス信号／Ａ０が入力されるアドレス信号入力端子、２６９、２７０はｎＭＯＳトランジスタ、２７１はセンスアンプ出力ＳＯＵＴ１の１ビット部分又はセンスアンプ出力ＳＯＵＴ２の１ビット部分がセンスアンプ出力ＳＯＵＴとして出力される出力端子である。
【００４２】
この出力切換回路２５４においては、アドレス信号Ａ０＝「Ｈ」、アドレス信号／Ａ０＝「Ｌ」の場合、ｎＭＯＳトランジスタ２６９＝ＯＮ、ｎＭＯＳトランジスタ２７０＝ＯＦＦで、センスアンプ出力ＳＯＵＴとして、センスアンプ出力ＳＯＵＴ１を出力する。
【００４３】
これに対して、アドレス信号Ａ０＝「Ｌ」、アドレス信号／Ａ０＝「Ｈ」の場合には、ｎＭＯＳトランジスタ２６９＝ＯＦＦ、ｎＭＯＳトランジスタ２７０＝ＯＮで、センスアンプ出力ＳＯＵＴとして、センスアンプ出力ＳＯＵＴ２を出力する。
【００４４】
また、出力バッファ２５５は、図８に示す従来のマスクＲＯＭが備えている出力バッファ７４と同様に、例えば、図１０にその１ビット部分を示すように構成される。
【００４５】
このように構成された本発明の一実施例は、図５に動作波形を示すように動作させることができる。図５（Ａ）はアドレス信号Ａ０の電圧波形、図５（Ｂ）はアドレス信号／Ａ０の電圧波形、図５（Ｃ）は入力されるアドレス信号Ａ１〜Ａ１９の電圧波形を示している。
【００４６】
また、図５（Ｄ）はアドレス記憶回路２４２から出力されるアドレス信号Ａ１〜Ａ１９の電圧波形、図５（Ｅ）はアドレス記憶回路２４３から出力されるアドレス信号Ａ１〜Ａ１９の電圧波形を示している。
【００４７】
また、図５（Ｆ）はセンスアンプ２５０、２５１から出力されるセンスアンプ出力ＳＯＵＴ１の電圧波形、図５（Ｇ）はセンスアンプ２５２、２５３から出力されるセンスアンプ出力ＳＯＵＴ２の電圧波形、図５（Ｈ）は出力データＤ０〜Ｄ７の電圧波形を示している。
【００４８】
このように、本発明の一実施例によれば、アドレスバッファ２４１から順に出力されるアドレス信号Ａ１〜Ａ１９を順に２個のアドレス記憶回路２４２、２４３に記憶し、これら２個のアドレス記憶回路２４２、２４３から出力されるアドレス信号Ａ１〜Ａ１９をデコードして２個のメモリ領域（メモリセルアレイ２４６、２４７で１個のメモリ領域、メモリセルアレイ２４８、２４９で別の１個のメモリ領域）からデータを読出し、これら２個のメモリ領域から読み出されたデータを出力切換回路２５４によって順に切り換えて出力するようにしている。
【００４９】
したがって、アドレス・アクセス・タイムＴＡＣを図８に示す従来のマスクＲＯＭの場合と同様にしても、サイクル・タイムＴＣＹを１／２にすることができるので、単位時間に読出すデータ量を増加し、リード動作の高速化を図ることができる。
【００５０】
なお、本発明の一実施例においては、アドレス・アクセス・タイムＴＡＣを規制する制御信号としてアドレス信号Ａ０を使用するようにした場合について説明したが、この代わりに、外部から供給されるクロック信号等を使用するように構成することもできる。
【００５１】
また、図６に示すアドレスカウンタ回路を設け、シリアル読出しを行う場合には、このアドレスカウンタ回路の出力をロウデコーダ２４４、２４５に供給するように構成することもできる。
【００５２】
図６において、２７２はアドレスバッファ２４１から出力されるアドレス信号Ａ１〜Ａ１９を記憶するアドレス記憶回路、２７３はアドレス記憶回路２７２に記憶されたアドレスを初期値として順次、インクリメントしてなるアドレス信号Ａ１〜Ａ１９を出力するカウンタである。
【００５３】
また、２７４はカウンタ２７３から出力されるアドレス信号Ａ１〜Ａ１９をアドレス信号Ａ０の立ち下がりエッジに同期して記憶して出力するアドレス記憶回路、２７５はカウンタ２７３から出力されるアドレス信号Ａ１〜Ａ１９をアドレス信号Ａ０の立ち下がりエッジに同期して記憶して出力するアドレス記憶回路である。
【００５４】
これらアドレス記憶回路２７４、２７５は、図１に示すアドレス記憶回路２４２、２４３と別個独立に設けるようにしても良いし、これらアドレス記憶回路２４２、２４３を使用するようにしても良い。
【００５５】
図６に示すアドレスカウンタ回路を使用して読出しを行う場合には、図７に動作波形を示すように動作させることができる。図７（Ａ）はアドレス信号Ａ０の電圧波形、図７（Ｂ）はアドレス信号／Ａ０の電圧波形、図７（Ｃ）はカウンタ２７３から出力されるアドレス信号Ａ１〜Ａ１９の電圧波形を示している。
【００５６】
また、図７（Ｄ）はアドレス記憶回路２７４から出力されるアドレス信号Ａ１〜Ａ１９の電圧波形、図７（Ｅ）はアドレス記憶回路２７５から出力されるアドレス信号Ａ１〜Ａ１９の電圧波形を示している。
【００５７】
また、図７（Ｆ）はセンスアンプ２５０、２５１から出力されるセンスアンプ出力ＳＯＵＴ１の電圧波形、図７（Ｇ）はセンスアンプ２５２、２５３から出力されるセンスアンプ出力ＳＯＵＴ２の電圧波形、図７（Ｈ）は出力データＤ０〜Ｄ７の電圧波形を示している。
【００５８】
このように、図６に示すアドレスカウンタ回路を設ける場合には、先頭アドレスの場合を除き、アドレス・アクセス・タイムＴＡＣを図８に示す従来のマスクＲＯＭの場合と同様にしても、サイクル・タイムＴＣＹを１／２にすることができるので、シリアル読出しにおける単位時間に読出すデータ量を増加し、リード動作の高速化を図ることができる。
【００５９】
【発明の効果】
以上のように、本発明によれば、アドレス・アクセス・タイムＴＡＣを従来の場合と同一としても、簡単な回路構成により、サイクル・タイムＴＣＹを１／２にすることができるので、回路規模の増大を最小限に抑え、データ読出しの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示すブロック図である。
【図２】本発明の一実施例が備えるアドレス記憶回路の回路図である。
【図３】本発明の一実施例が備える／ＣＥ・／ＯＥ・Ａ０ロジック回路の一部分を示す回路図である。
【図４】本発明の一実施例が備える出力切換回路の１ビット部分の回路図である。
【図５】本発明の一実施例の動作を示す波形図である。
【図６】アドレスカウンタ回路の要部を示す回路図である。
【図７】図６に示すアドレスカウンタ回路を使用した場合の本発明の一実施例の動作を示す波形図である。
【図８】従来のマスクＲＯＭの一例の要部を示すブロック図である。
【図９】図８に示す従来のマスクＲＯＭを構成するセンスアンプの１ビット部分を示す回路図である。
【図１０】図８に示す従来のマスクＲＯＭを構成する出力バッファの１ビット部分を示す回路図である。
【図１１】図８に示す従来のマスクＲＯＭの動作を示す波形図である。
【符号の説明】
Ａ０〜Ａ１９  アドレス信号
ＳＯＵＴ１、ＳＯＵＴ２  センスアンプ出力
Ｄ０〜Ｄ７  出力データ
【図１】
0003580266.tif 000002
【図２】
0003580266.tif 000003
【図３】
0003580266.tif 000004
【図４】
0003580266.tif 000005
【図５】
0003580266.tif 000006
【図６】
0003580266.tif 000007
【図７】
0003580266.tif 000008
【図８】
0003580266.tif 000009
【図９】
0003580266.tif 000010
【図１０】
0003580266.tif 000011
【図１１】
0003580266.tif 000012