【事件の表示】
　特願２００２−１８１８４８「パルス幅変調器」拒絶査定不服審判事件〔平成１６年　１月２９日出願公開、特開２００４−　３２０９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本件出願は、平成１４年６月２１日の出願であって、平成１８年６月６日付けで拒絶理由が通知され、同年８月８日付けで手続補正がされ、同年９月１日付けで拒絶査定され、同年１０月５日に拒絶査定不服の審判請求がなされるとともに、同年１１月６日に手続補正がされたものである。
　
２　平成１８年１１月６日付け手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年１１月６日付け手続補正を却下する。
　
［理由］
（１）本件補正
　平成１８年１１月６日付け手続補正（以下、「本件補正」という。）は、特許請求の範囲の請求項１を次のように補正することを含んでいる。
　
（補正前）
　「音源から得られた“１”と“０”の２値の信号をサンプリングし、そのサンプリング値にパルス幅を対応させて変調するパルス幅変調器において、
　所定期間の中心時間点を中心に、上記“１”の信号のパルス幅を変調して第１のパルス幅変調信号を生成する第１信号生成手段と、
　所定期間の中心時間点を中心に、上記“０”の信号のパルス幅を変調して第２のパルス幅変調信号を生成する第２信号生成手段と、
　上記第１信号生成手段及び第２信号生成手段によって生成されるそれぞれのパルス幅変調信号を、一定の繰り返し期間毎に切り替えて出力する信号切替出力手段とを備えていることを特徴とするパルス幅変調器。」
　
（補正後）
　「音源からの“１”と“０”の２値の信号のパルス幅を、該信号の信号レベルに応じて変調するパルス幅変調器において、
　所定期間の中心時間点を中心に、上記“１”の信号のパルス幅を変調して第１のパルス幅変調信号を生成する第１信号生成手段と、
　所定期間の中心時間点を中心に、上記“０”の信号のパルス幅を変調して第２のパルス幅変調信号を生成する第２信号生成手段と、
　上記第１信号生成手段及び第２信号生成手段によって生成されるそれぞれのパルス幅変調信号を、任意の期間毎に切り替えて出力する信号切替出力手段とを備えていることを特徴とするパルス幅変調器。」
　
　そして、本件補正は、以下の補正事項ａ．を含むものである。
　
ａ．「信号切替出力手段」の切り替え態様に関し、補正前の「一定の繰り返し期間毎」を、補正後の「任意の期間毎」に変更する補正。
　
（２）特許法第１７条の２第４項に適合するかについての検討
　上記補正事項ａ．は、補正前の発明特定事項を拡張するものであるから、特許請求の範囲の限定的減縮を目的とする補正に該当しない。また、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とする補正にも該当しない。
　
　したがって、本件補正は、特許法第１７条の２第４項の規定に違反してなされたものである。
　
（３）むすび
　以上のとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 　　
　
３　本願発明について
（１）本願発明
　平成１８年１１月６日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年８月８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたものと認める。（上記「２　平成１８年１１月６日付け手続補正についての補正却下の決定（１）（補正前）」参照。）
　
（２）引用発明
　原審の拒絶理由に引用された特開昭６０−１００８３０号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
イ．「〔産業上の利用分野〕
　本発明は、PCM（Pulse-Code Modulation）レコードプレーヤ等の各種デジタル処理システムに適用されるデジタル・アナログ変換装置に関し、特に、デジタルデータをパルス幅変調（PWM：Pulse-Width Modulation)波に変換してアナログ化する方式のものに関する。」（１頁左下欄１１〜１７行）
　
ロ．「〔実施例〕
　以下、本発明に係るデジタル・アナログ変換装置の一実施例について、図面に従い詳細に説明する。
　第3図のブロック図に示す実施例において、データ入力端子11には、サンプリング周期TS毎にアナログ信号を量子化したNビットのシリアルデータDSRが供給される。この実施例では、3ビットのシリアルデータDSRが上記データ入力端子11に供給されるものとする。
　上記シリアルデータDSRは、上記データ入力端子11からシリアル・パラレルS /P変換器1 2に供給され、このS / P変換器12によりパラレルデータDP〔D0,D1,D2〕に変換される。
　上記 S / P変換部12にて得られるパラレルデータDP〔D0,D1,D2〕は、変調制御部10に供給される。
　この変調制御部10は、クロック入力端子41に供給されるfCLKなる周波数のクロックパルスφCLKを計数する5ビットカウンタ42と、このカウンタ42にて上記クロックパルスのφCLKを計数することにより第4図に示すように各タイミングt0,t1,t2,…毎に出力される5ビットの計数出力データ〔Ql,Q2,Q3,Q4,Q5〕の下位4ビットデータQC〔Q1,Q2,Q3,Q4〕に対する一致検出を行なう第1ないし第4の一致検出回路51，52，53，54を備えている。
　上記第1の一致検出回路5lは、上記 S / P変換器12にて得られるパラレルデータ DP〔D0,D1,D2〕が供給されているとともに、第1の補助データ入力端子21から論理「0」の1ビットデータDS1が供給されており、この1ビットデータDS1を上記パラレルデータDPのMSB側に付加した4ビットデータDX〔DS1,D0,Dl ,D2〕と上記カウンタ42からの計数出力データQC〔Ql ,Q2 ,Q3 ,Q4 〕とを比較して一致検出を行なうようになっている。この第1の一致検出回路51にて得られる一致検出出力は、第1のフリップフロップ61にリセットパルスとして供給されている。
　また、上記第2の一致検出回路52は、上記1ビットデータ DSl をパラレルデータDPに付加した4ビットデータDPの2の補数データDXが第1の補数回路31から供給されており、この補数データDXと上記計数出力データQCとを比較して一致検出を行なうようになっている。この第2の一致検出回路52にて得られる一致検出出力は、第2のクリップフロップ62にセットパルスとして供給されている。
　さらに、上記第3の一致検出回路53は、上記S/P 変換器12にて得られるパラレルデータDPが供給されているとともに、第2の補助データ入力端子22から論理「1」の1ビットデータDS2が供給されており、この1ビットデータDS2を上記パラレルデータDPのMSB側に付加した4ビットデータDY〔D0,D1,D2〕と上記カウンタ42からの計数出力データQC〔Q1,Q2,Q3,Q4〕を比較して一致検出を行なうようになっている。この第3の一致検出回路53にて得られる一致検出出力は、第3のフリップフロップ63にリセットパルスとして供給されている。
　さらにまた、上記第4の一致検出回路54は、上記論理「1」の1ビットデータ DS2をパラレルデータDPに付加した4ビットデータDYの2の補数データDYが第2の補数回路32から供給されており、この補数データDYと上記計数出力データQCとを比較して一致検出を行なうようになっている。この第4の一致検出回路54にて得られる一致検出出力は、上記第3のフリップフロップ63にセットパルスとして供給されている。
　上記第1のフリップフロップ61は、上記カウンタ42の第4ビットデータQ4がインバータ71を介してセットパルスとして供給されており、上記セットパルスによって第4図に示すタイミングt0(t16)にセットされる。そして、この第1のフリップフロップ61は、上記第1の一致検出回路51にて得られる一致検出出力にてリセットされることにより、上記パラレルデータDP〔D0,D1,D2〕に応じてt1(t17),t2(t18),…t7(t23)の各タイミングに立下る第1の制御パルスP1を出力する。
　また、上記第2のフリップフロップ62は、上記インバータ71からリセットパルスが供給されており、上記第2の一致検出回路52にて得られる一致検出出力にて上記パラレルデータDPに応じてt15(t31),t14(t30),t9(t15)の各タイミングにセットされ、上記リセットパルスにてt16(t32)のタイミングでリセットされ第4図に示すような第2の制御パルスP2を出力する。
　上記第1および第2のフリップフロップ61，62にて得られる各制御パルスP1，P2は、第1のORゲート81を介して第1のANDゲート91に供給されている。
　さらに、上記第3のフリップフロップ63は、上記第4の一致検出回路54にて得られる一致検出出力により上記パラレルデータDPに応じて(t7)t23 ，(t6)t22,…(t1)t17の各タイミングでセットされ、上記第3の一致検出回路53にて得られる一致検出出力により上記パラレルデータDPに応じて(t9)t25，(t10)t26，…(t15)t31の各タイミングでリセットされ第4図に示すような第3の制御パルスP3を出力する。この第3の制御パルスP3は、第2のANDゲート 92に供給されている。
　上記第1のANDゲート91は、上記カウンタ42の最上位ビートデータQ5がインバータ72を介してゲート制御パルスとして供給されており、t0からt16の期間Ｔaにゲートを開いて、上記第1および第2の制御パルスP1，P2を第2のORゲート82に供給する。また、上記第2のANDゲート92は、上記カウンタ42の最上位ビートデータQ5がゲート制御パルスとして供給されており、t16からt32の期間Tbにゲートを開いて上記第3の制御パルスP3を上記第2のORゲート82に供給する。
　上記ORゲート82は、第4図に示すように上記パラレルデータDPに応じて、タイミングt8を中心としてパルス幅が左右対称に変化する第1の制御パルスP1と第2の制御パルスP2が第1の期間Ta中に出力し、タイミングt24を中心にパルス幅が左右対称に変化する第3の制御パルスP3が第2の期間Tb中に出力し、上記第1ないし第3の制御パルスP1，P2，P3を合成した制御パルスP0を変調部100に供給する。
　上記変調部100は、上記変調制御部10より供給される制御パルスP0によりスィッチング制御されるスイッチ101と、このスイッチ101に接続された定電流源102と、この定電流源102が上記スイッチ101を介して反転入力端子に接続された演算増幅器103と、この演算増幅器103の出力端子104と上記反転入力端子との間に接続された帰還抵抗105とから構成されている。なお、上記演算増幅器103の非反転入力端子は接地されている。
　上記変調部100 は、上記制御パルスP0によってスイッチ101がスイッチング制御されることにより、上記第1の期間Taと第2の期間Tbとでパルス幅の変化過程が異なり且つそれぞれt8とt24の各タイミングを中心として上記パラレルデータDPに応じてパルス幅が左右対称に変化する2種類のパルス幅変調波PWM1，PWM2を1変換周期T内に1回ずつ出力することになる。
　上記変調部100から第1の期間Ta中に出力されるパルス幅変調波PWM1は、タイミングt8を中心として左右対称にパルス幅が変化する上記第1の制御パルスP1と第2の制御パルスP2により形成されたもので、低域通過フィルタにて補間してアナログ信号に変換すると、上記タイミングt8を中心として左右対称にエネルギーが分散しているのでOFSとFS(フルスケール )の間ではPAM波の瞬時値レベルよりも低い瞬時値レベルとなり、OFSおよびFSにおいては上記PAM波の瞬時値レベルと一致する第5図中一点鎖線にて示すような変換特性を呈することになる。また、上記第2の期間Tb中に出力されるパルス幅変調波PWM2は、上記タイミングt24を中心として左右対称で且つ上記中心にエネルギーが集中しているので、第5図中破線にて示すような変換特性を呈することになる。
　従って、この実施例のように1変換期間T中の第1の期間Taと第2の期間Tbとでパルス幅の変化過程の異なる二種類のパルス幅変調波PWM1,PWM2を出力することによって、各パルス幅変調波PWM1，PWM2による各変換誤差を相殺して、直線性に優れたD /A変換を行なうことができる。
　なお、上述の実施例では、二種類のパルス幅変調波を1変換期間T中に1回づつ出力したが、各パルス幅変調波を1変換期間中T内に交互に繰返して複数回ずつ出力するようにしても良い。」（２頁右上欄１３行〜４頁右上欄２０行）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項イ．の記載、及び第3図によれば、ディジタル・アナログ変換装置は、デジタルデータをパルス幅変調する変調制御部10を有している。
　また、上記摘記事項ロ．の「さらに、上記第3の一致検出回路53は、上記S/P 変換器12にて得られるパラレルデータDPが供給されているとともに、第2の補助データ入力端子22から論理「1」の1ビットデータDS2が供給されており、この1ビットデータDS2を上記パラレルデータDPのMSB側に付加した4ビットデータDY〔D0,D1,D2〕と上記カウンタ42からの計数出力データQC〔Q1,Q2,Q3,Q4〕を比較して一致検出を行なうようになっている。この第3の一致検出回路53にて得られる一致検出出力は、第3のフリップフロップ63にリセットパルスとして供給されている。
　さらにまた、上記第4の一致検出回路54は、上記論理「1」の1ビットデータ DS2をパラレルデータDPに付加した4ビットデータDYの2の補数データDYが第2の補数回路32から供給されており、この補数データDYと上記計数出力データQCとを比較して一致検出を行なうようになっている。この第4の一致検出回路54にて得られる一致検出出力は、上記第3のフリップフロップ63にセットパルスとして供給されている。」、「さらに、上記第3のフリップフロップ63は、上記第4の一致検出回路54にて得られる一致検出出力により上記パラレルデータDPに応じて(t7)t23 ，(t6)t22,…(t1)t17の各タイミングでセットされ、上記第3の一致検出回路53にて得られる一致検出出力により上記パラレルデータDPに応じて(t9)t25，(t10)t26，…(t15)t31の各タイミングでリセットされ第4図に示すような第3の制御パルスP3を出力する。この第3の制御パルスP3は、第2のANDゲート 92に供給されている。」との記載、第3図及び第4図によれば、第2の補数回路32,第3の一致検出回路53，第3のフリップフロップ63は、t8及びt24を中心に、論理「1」の信号のパルス幅を変調して第3の制御パルスP3を生成しており、これらを信号生成手段（以下、「信号生成手段A」という。）ということができる。
　また、上記摘記事項ロ．の「上記第1の一致検出回路5lは、上記 S / P変換器12にて得られるパラレルデータ DP〔D0,D1,D2〕が供給されているとともに、第1の補助データ入力端子21から論理「0」の1ビットデータDS1が供給されており、この1ビットデータDS1を上記パラレルデータDPのMSB側に付加した4ビットデータDX〔DS1,D0,Dl ,D2〕と上記カウンタ42からの計数出力データQC〔Ql ,Q2 ,Q3 ,Q4 〕とを比較して一致検出を行なうようになっている。この第1の一致検出回路51にて得られる一致検出出力は、第1のフリップフロップ61にリセットパルスとして供給されている。
　また、上記第2の一致検出回路52は、上記1ビットデータ DSl をパラレルデータDPに付加した4ビットデータDPの2の補数データDXが第1の補数回路31から供給されており、この補数データDXと上記計数出力データQCとを比較して一致検出を行なうようになっている。この第2の一致検出回路52にて得られる一致検出出力は、第2のクリップフロップ62にセットパルスとして供給されている。」、「上記第1のフリップフロップ61は、上記カウンタ42の第4ビットデータQ4がインバータ71を介してセットパルスとして供給されており、上記セットパルスによって第4図に示すタイミングt0(t16)にセットされる。そして、この第1のフリップフロップ61は、上記第1の一致検出回路51にて得られる一致検出出力にてリセットされることにより、上記パラレルデータDP〔D0,D1,D2〕に応じてt1(t17),t2(t18),…t7(t23)の各タイミングに立下る第1の制御パルスP1を出力する。
　また、上記第2のフリップフロップ62は、上記インバータ71からリセットパルスが供給されており、上記第2の一致検出回路52にて得られる一致検出出力にて上記パラレルデータDPに応じてt15(t31),t14(t30),t9(t15)の各タイミングにセットされ、上記リセットパルスにてt16(t32)のタイミングでリセットされ第4図に示すような第2の制御パルスP2を出力する。
　上記第1および第2のフリップフロップ61，62にて得られる各制御パルスP1，P2は、第1のORゲート81を介して第1のANDゲート91に供給されている。」との記載、第3図及び第4図によれば、第1の補数回路31，第1の一致検出回路5l，第2の一致検出回路52，第1のフリップフロップ61，第2のフリップフロップ62，第1のORゲート81は、t8及びt24を中心に、論理「0」の信号のパルス幅を変調して第1の制御パルスP1及び第2の制御パルスP2を生成しており、これらを信号生成手段（以下、「信号生成手段B」という。）ということができる。
　また、上記摘記事項ロ．の「上記第1のANDゲート91は、上記カウンタ42の最上位ビートデータQ5がインバータ72を介してゲート制御パルスとして供給されており、t0からt16の期間Ｔaにゲートを開いて、上記第1および第2の制御パルスP1，P2を第2のORゲート82に供給する。また、上記第2のANDゲート92は、上記カウンタ42の最上位ビートデータQ5がゲート制御パルスとして供給されており、t16からt32の期間Tbにゲートを開いて上記第3の制御パルスP3を上記第2のORゲート82に供給する。
　上記ORゲート82は、第4図に示すように上記パラレルデータDPに応じて、タイミングt8を中心としてパルス幅が左右対称に変化する第1の制御パルスP1と第2の制御パルスP2が第1の期間Ta中に出力し、タイミングt24を中心にパルス幅が左右対称に変化する第3の制御パルスP3が第2の期間Tb中に出力し、上記第1ないし第3の制御パルスP1，P2，P3を合成した制御パルスP0を変調部100に供給する。」、「上記変調部100 は、上記制御パルスP0によってスイッチ101がスイッチング制御されることにより、上記第1の期間Taと第2の期間Tbとでパルス幅の変化過程が異なり且つそれぞれt8とt24の各タイミングを中心として上記パラレルデータDPに応じてパルス幅が左右対称に変化する2種類のパルス幅変調波PWM1，PWM2を1変換周期T内に1回ずつ出力することになる。」との記載、第3図及び第4図によれば、第1のANDゲート91，第2のANDゲート92，第2のORゲート82は、上記信号生成手段A及び上記信号生成手段Bによって生成されるそれぞれの第1の制御パルスP1，第2の制御パルスP2及び第3の制御パルスP3を、第1の期間Taと第2の期間Tb毎に切り替えて出力しており、これらを信号切替出力手段ということができる。
　
　したがって、上記引用例には、以下の発明（以下、「引用発明」という。）が開示されている。
　
　「デジタルデータをパルス幅変調する変調制御部10において、
　t8及びt24を中心に、論理「1」の信号のパルス幅を変調して第3の制御パルスP3を生成する信号生成手段Aと、
　t8及びt24を中心に、論理「0」の信号のパルス幅を変調して第1の制御パルスP1及び第2の制御パルスP2を生成する信号生成手段Bと、
　上記信号生成手段A及び上記信号生成手段Bによって生成されるそれぞれの第1の制御パルスP1，第2の制御パルスP2及び第3の制御パルスP3を、第1の期間Taと第2の期間Tb毎に切り替えて出力する信号切替出力手段とを備える変調制御部10。」
　
（３）対比・判断
　本願発明と引用発明とを対比する。
ａ．引用発明の「デジタルデータ」、「t8及びt24」、「論理「1」の信号」、「第3の制御パルスP3」、「信号生成手段A」、「論理「0」の信号」、「第1の制御パルスP1及び第2の制御パルスP2」及び「信号生成手段B」は、本願発明の「信号」、「所定期間の中心時間点」、「“１”の信号」、「第１のパルス幅変調信号」、「第１信号生成手段」、「“０”の信号」、「第２のパルス幅変調信号」及び「第２信号生成手段」に対応する構成であり、それぞれの間に実質的な差異はない。
ｂ．引用発明の「第1の期間Taと第2の期間Tb毎」は、「一定の繰り返し期間毎」ということができる。
ｃ．引用発明の「変調制御部10」は、「パルス幅変調器」ということができる。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違している。
　
＜一致点＞
　
　「信号を変調するパルス幅変調器において、
　所定期間の中心時間点を中心に、“１”の信号のパルス幅を変調して第１のパルス幅変調信号を生成する第１信号生成手段と、
　所定期間の中心時間点を中心に、“０”の信号のパルス幅を変調して第２のパルス幅変調信号を生成する第２信号生成手段と、
　上記第１信号生成手段及び第２信号生成手段によって生成されるそれぞれのパルス幅変調信号を、一定の繰り返し期間毎に切り替えて出力する信号切替出力手段とを備えるパルス幅変調器。」
　
＜相違点＞
　
　「信号を変調するパルス幅変調器」に関し、本願発明は、「音源から得られた“１”と“０”の２値の信号をサンプリングし、そのサンプリング値にパルス幅を対応させて変調する」ものであるのに対し、引用発明は、「デジタルデータをパルス幅変調する」ものである点。
　
　次に、上記相違点について検討する。
　パルス幅変調器において、音源から得られた“１”と“０”の２値の信号をサンプリングし、そのサンプリング値にパルス幅を対応させて変調することは、例えば、本件出願より１０年以上前に公開された特開平４−２１２１５号公報に開示されるように周知であり、引用発明に周知技術を採用することに特段の阻害要因は見あたらないから、引用発明に周知技術を適用して、本願発明のように構成することは当業者であれば容易に成し得ることである。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
４　むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。