(57)【特許請求の範囲】
【請求項１】
半導体層に離間して形成されたソース領域、ドレイン領域及びエクステンション領域と、前記ソース領域及び前記ドレイン領域間の前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されゲート電極と、前記ゲート電極の両側に形成されたゲート側壁とを形成する工程と、
前記半導体層表面に高融点金属膜を形成する工程と、
前記半導体層に第1の加熱処理を行い前記高融点金属膜と直接に接している前記半導体層との間で金属原子の前記半導体層への拡散を伴わないシリサイド化反応を進行させ前記ソース領域、前記ドレイン領域及び前記ゲート電極上に第１の化合物相を示す金属シリサイド層を形成する工程と、
前記半導体層上のシリサイド化反応が未反応の前記高融点金属膜を除去する工程と、
前記半導体層表面にアモルファス半導体層を形成する工程と、
前記半導体層に第２の加熱処理を行い、前記半導体層との間では相転移反応は進行せず、前記第１の化合物相を示す金属シリサイド層上の前記アモルファス半導体層との間で選択的に相転移反応を進行させ、前記ソース領域及び前記ドレイン領域内の前記高融点金属原子濃度が１×１０１９ｃｍ−３以下とし、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に第２の化合物相を示す金属シリサイド層を形成する工程と、
前記半導体層上のシリサイド化反応が未反応の前記アモルファス半導体層を除去する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体層に離間して形成されたソース領域、ドレイン領域及びエクステンション領域と、前記ソース領域及び前記ドレイン領域間の前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されＴゲート電極と、前記ゲート電極の両側に形成されたゲート側壁とを形成する工程と、
前記半導体層表面に高融点金属膜を形成する工程と、
前記半導体層に第1の加熱処理を行い前記高融点金属膜と直接に接している前記半導体層との間で金属原子の前記半導体層への拡散を伴わないシリサイド化反応を進行させ、前記ソース領域、ドレイン領域及びゲート電極上に第１の化合物相を示す金属シリサイド層を形成する工程と、
前記ゲート側壁の一部及びこの一部のゲート側壁下の前記ゲート絶縁膜を除去して前記ソース領域、前記ドレイン領域及び前記エクステンション領域の各々の一部を露出させる工程と、
前記半導体層上のシリサイド化反応が未反応の前記高融点金属膜を除去する工程と、
前記半導体層表面に前記ソース領域及び前記ドレイン領域と同一導電性を有し後の工程で形成される第２の化合物相を示す金属シリサイド層より厚いアモルファス半導体層を形成する工程と、
前記半導体層に第２の加熱処理を行い前記ソース領域及び前記ドレイン領域内の前記高融点金属原子濃度が１×１０１９ｃｍ−３以下とし、前記半導体層との間では相転移反応は進行せず、前記第１の化合物相を示す金属シリサイド層上の前記アモルファス半導体層との間で選択的に相転移反応を進行させ、前記ソース領域、前記ドレイン領域の露出していない表面及び前記ゲート電極上に上部の前記アモルファス半導体層が残存する如く第２の化合物相を示す金属シリサイド層を形成する工程と、
残存したアモルファス半導体層の水平面上に炭素を注入して炭素含有アモルファス半導体層を形成する工程と、
前記炭素含有アモルファス半導体層を酸化する工程と、
前記酸化された炭素含有アモルファス半導体層をマスクとして前記ゲート側壁に露出している前記アモルファス半導体層を除去する固定とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体層が単結晶シリコンにて形成されており、前記アモルファス半導体層がアモルファスシリコンにて形成されており、前記高融点金属膜がコバルトにて形成されており、前記第１の化合物相を示す金属シリサイド層がＣｏＳｉにて形成されており、前記第２の化合物相を示す金属シリサイド層がＣｏＳｉ２にて形成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理温度が４５０℃〜５００℃であり、前記第２の熱処理温度が５５０℃〜６５０℃であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ソース領域と前記半導体層又は前記ドレイン領域と前記半導体層にて形成されるｐｎ接合の深さは１００ｎｍ以下であることを特徴とする請求項１乃至３記載の半導体装置の製造方法。
【請求項６】
前記第２の化合物相を示す金属シリサイド層の膜厚の１７／３５以上が前記半導体層上に位置することを特徴とする請求項１乃至４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化及びその大規模集積化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、ＭＯＳＦＥＴのチャネル長  （即ちゲート電極の長さ）  の縮小に伴いしきい値電圧が下降する。また、半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なう。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得ることが不可能となり、多数の均一な素子を必要とする半導体回路、例えば、Ｄｙｎａｍｉｃ  ＲａｎｄｏｍＡｃｃｅｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）  の製造には、極めて不都合となるといった短チャネル効果と呼ばれる種々の不都合が生じる。
【０００４】
この様な短チャネル効果は、ＭＯＳＦＥＴのソース電極及びドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与えることに起因している。
【０００５】
この影響は、ソース及びドレインを形成するｐｎ接合の位置を半導体表面に近づけてｐｎ接合を浅くすることで回避出来る。しかし、単に、ｐｎ接合を浅くすると、これにより構成されているソース電極及びドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００６】
この問題に対処し、ソース電極及びドレイン電極の低抵抗化を図るために、ソース領域及びドレイン領域の上部を一部、金属と化合  （シリサイド化）  させることが行われる。シリサイドを行うための金属種としては、Ｃｏ、Ｔｉ、Ｎｉが挙げられる。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、高温での安定性を保持し、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＣｏである。
【０００７】
しかしながらシリサイドを形成する際に、金属原子がソース領域及びドレイン領域を形成するシリコン中を急速に拡散し、浅い接合を形成した場合、接合部分にまで到達してしまう。このため、接合のリークをもたらすという問題がある。
【０００８】
この金属原子の拡散は極めて高速で、Ｃｏの場合、シリサイド化を行うため、８００℃、３０秒の急速熱処理を行っただけで１５０ｎｍの深さにまで達してしまうほどである。
【０００９】
図１に、接合深さを変えたｎ＋／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。
【００１０】
図１に示すように、シリサイド膜よりずっと深い、接合深さ１５０ｎｍ付近で、すでに接合リークが発生していることがわかる。これはＣｏ原子が基板中に拡散した結果である。
【００１１】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。これによって、シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中にリークの生成を媒介する準位が形成される。当然ソース、ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。そしてソース、ドレイン接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失するという問題がある。
【００１２】
この様な問題に対処するため、従来、ソース電極及びドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面  （即ちチャネルの形成される面）  より上方に移動させ、この追加形成された表面を通じてソース領域及びドレイン領域のｐｎ接合の形成及びシリサイド層の形成を行うことで、接合の位置は本来の半導体表面  （即ちチャネルの形成される面）  に対しては浅く、しかし、このように新たに形成された表面からは深く、従って、ソース、ドレインを形成する電極部分の厚み（拡散層の厚み）は確保するという手法  （Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ  Ｍｅｔｈｏｄ）が用いられて来た。
【００１３】
こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。ただし、この手法に於いて、最終的に形成されるべきソース領域及びドレイン領域のｐｎ接合の接合位置は、本来の半導体表面  （即ちチャネルの形成される面）或いはこれより若干下方に極めて精度よく調整されなければならない。なぜならば、接合部分がこの表面  （チャネル面）  の上方に位置した場合、このＭＯＳＦＥＴの電流駆動力は著しく低下する。また、接合がこの表面より大きく下方に形成されると、短チャネル効果が起こってしまうからである。
【００１４】
ところが、このエピタキシャル成長技法は選択成長を行う表面状態に非常に敏感である。例えば、成膜されるシリコンの膜厚は、その下方にある基板表面の荒れや結晶構造によって変わって来る。また、その膜質  （欠陥の有無）も表面の形状により異なって来る可能性がある。例えば、成長直前の基板表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、ソース領域及びドレイン領域上に成膜されるシリコン層の厚さ及びその膜質は素子ごとに異なって来る場合がある。
【００１５】
このように追加形成されるシリコン膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面  （即ちチャネルの形成される面）  付近に形成することが極めて困難となる。なぜなら、ソース領域及びドレイン領域を形成するべき不純物は、追加形成されたシリコン表面より導入されるため、接合はこの表面から一定の位置に形成される。
【００１６】
ところが、これに対し、膜厚が不均一であると、本来の半導体表面  （即ちチャネルの形成される面）  の追加形成されたシリコン表面からの相対位置は不定となる。従って、接合面を形成すべき位置も不定となってしまうからである。
【００１７】
また、このように追加形成されるシリコン膜質が不均一である場合も、ｐｎ接合の接合部分を半導体基板表面  （チャネルの形成される面）下の目途の位置  に精度よく符合させることは困難となる。膜質  （即ち結晶欠陥の有無）  により、この中の不純物拡散の速度が変調をうけ  （Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ）接合をチャネル面に形成すべく所定の不純物の熱拡散を行っても、素子毎に予期せぬ拡散を行い、均一な接合深さが得られないからである。全く同様のことが、シリサイド化に伴う金属原子の拡散に対しても当てはまる。膜厚、膜質が不均一であると、せっかくソース、ドレインを追加形成しても、膜厚の薄いところ、膜質の悪いところから金属原子が突出的に拡散し容易に接合面に達してしまう。その結果、接合リークが発生してしまう。
【００１８】
また、結晶中の金属の拡散はそれ自体極めて急速である。従って、追加形成するシリコン層は１５０ｎｍ以上に極めて厚くしなければならない。しかし、上記のような理由から、このような極めて厚い選択シリコン成長を、均一に行うことは殆ど不可能である。
【００１９】
また、この１５０ｎｍという厚さは、ほぼゲート電極の高さと等しく、ゲート、ソース、ドレインを一挙にシリサイド化する際（サリサイド工程）、ゲートとソース、ドレインの電気的絶縁を保つことが難しくなるという欠点も生じてくる。
【００２０】
その上、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの部分で決してしまい、選択シリコン成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【００２１】
【発明が解決しようとする課題】
以上述べたように、素子の微細化に伴いソース領域及びドレイン領域のｐｎ接合の接合位置を浅く保ちつつ、且つソース領域及びドレイン領域の電気抵抗を低く抑えるために、これをシリサイド化することが必要になる。
【００２２】
しかしながらシリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になるという問題がある。
【００２３】
また、この困難を解消するためのＥｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造を実現するに当たっては、選択シリコン成長層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜が極めて困難である。
【００２４】
本発明は、上記のような、従来技術の欠点を除去し、浅いソース領域及びドレイン領域のｐｎ接合位置を保ちつつ、シリサイド化され且つ接合リークが低く抑えられ、しかもソース、ドレイン高さはゲート電極よりも低く保たれた半導体装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体層に離間して形成されたソース領域、ドレイン領域及びエクステンション領域と、前記ソース領域及び前記ドレイン領域間の前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されゲート電極と、前記ゲート電極の両側に形成されたゲート側壁とを形成する工程と、
前記半導体層表面に高融点金属膜を形成する工程と、
前記半導体層に第1の加熱処理を行い前記高融点金属膜と直接に接している前記半導体層との間で金属原子の前記半導体層への拡散を伴わないシリサイド化反応を進行させ前記ソース領域、前記ドレイン領域及び前記ゲート電極上に第１の化合物相を示す金属シリサイド層を形成する工程と、
前記半導体層上のシリサイド化反応が未反応の前記高融点金属膜を除去する工程と、
前記半導体層表面にアモルファス半導体層を形成する工程と、
前記半導体層に第２の加熱処理を行い、前記半導体層との間では相転移反応は進行せず、前記第１の化合物相を示す金属シリサイド層上の前記アモルファス半導体層との間で選択的に相転移反応を進行させ、前記ソース領域及び前記ドレイン領域内の前記高融点金属原子濃度が１×１０１９ｃｍ−３以下とし、前記ソース領域、前記ドレイン領域及び前記ゲート電極上に第２の化合物相を示す金属シリサイド層を形成する工程と、
前記半導体層上のシリサイド化反応が未反応の前記アモルファス半導体層を除去する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２６】
また、本発明は、半導体層に離間して形成されたソース領域、ドレイン領域及びエクステンション領域と、前記ソース領域及び前記ドレイン領域間の前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に形成されたゲート側壁とを形成する工程と、
前記半導体層表面に高融点金属膜を形成する工程と、
前記半導体層に第1の加熱処理を行い前記高融点金属膜と直接に接している前記半導体層との間で金属原子の前記半導体層への拡散を伴わないシリサイド化反応を進行させ、前記ソース領域、ドレイン領域及びゲート電極上に第１の化合物相を示す金属シリサイド層を形成する工程と、
前記ゲート側壁の一部及びこの一部のゲート側壁下の前記ゲート絶縁膜を除去して前記ソース領域、前記ドレイン領域及び前記エクステンション領域の各々の一部を露出させる工程と、
前記半導体層上のシリサイド化反応が未反応の前記高融点金属膜を除去する工程と、
前記半導体層表面に前記ソース領域及び前記ドレイン領域と同一導電性を有し後の工程で形成される第２の化合物相を示す金属シリサイド層より厚いアモルファス半導体層を形成する工程と、
前記半導体層第２の加熱処理を行い前記ソース領域及び前記ドレイン領域内の前記高融点金属原子濃度が１×１０１９ｃｍ−３以下とし、前記半導体層との間では相転移反応は進行せず、前記第１の化合物相を示す金属シリサイド層上の前記アモルファス半導体層との間で選択的に相転移反応を進行させ、前記ソース領域、前記ドレイン領域の露出していない表面及び前記ゲート電極上に上部の前記アモルファス半導体層が残存する如く第２の化合物相を示す金属シリサイド層を形成する工程と、
残存したアモルファス半導体層の水平面上に炭素を注入して炭素含有アモルファス半導体層を形成する工程と、
前記炭素含有アモルファス半導体層を酸化する工程と、
前記酸化された炭素含有アモルファス半導体層をマスクとして前記ゲート側壁に露出している前記アモルファス半導体層を除去する固定とを具備することを特徴とする半導体装置の製造方法を提供する。
【００２７】
このとき、前記半導体層が単結晶シリコンにて形成されており、前記アモルファス半導体層がアモルファスシリコンにて形成されており、前記高融点金属膜がコバルトにて形成されており、前記第１の化合物相を示す金属シリサイド層がＣｏＳｉにて形成されており、前記第２の化合物相を示す金属シリサイド層がＣｏＳｉ２にて形成されていることが好ましい。
【００２８】
また、前記第１の熱処理温度が４５０℃〜５００℃であり、前記第２の熱処理温度が５５０℃〜６５０℃であることが好ましい。
【００２９】
また、前記ソース領域と前記半導体層又は前記ドレイン領域と前記半導体層にて形成されるｐｎ接合の深さは１００ｎｍ以下であることが好ましい。
【００３０】
また、前記第２の化合物相を示す金属シリサイド層の膜厚の１７／３５以上が前記半導体層上に位置することが好ましい。
【００３４】
本発明者らは以下のような知見に基き本発明をなしたものである。
【００３５】
一般に、シリコン基板上にＣｏ金属層を形成し熱処理すると生じるＳｉとＣｏの金属化合反応（シリサイド化反応）は、低温でＣｏＳｉという相を形成後、温度の上昇に伴い、最終的には電気抵抗の低いＣｏＳｉ２相へ転移していく。
【００３６】
このシリサイド化反応に伴ってＣｏ原子がシリコン基板奥深くに拡散侵入し、リークの原因になることは先に説明した。そこで、本発明者らは、さらにＣｏ原子の拡散侵入がシリサイド化反応のどの時点で顕著に進行するかを調べた。
【００３７】
図２は、ＣｏＳｉ２相へ転移後におけるシリコン基板内のＣｏ原子の濃度分布を示すＳＩＭＳ測定の結果をＣｏＳｉ相形成後の分布と比較して示してある。
【００３８】
図２に示すように、Ｃｏの拡散は、ＣｏＳｉ相形成後では浅く、ＣｏＳｉ２相形成後に深くなっていることが分かる。このことからＣｏの拡散は、ＣｏＳｉ相からＣｏＳｉ２相に相転移する際の熱処理時に発生していることが分かる。
【００３９】
このようにＣｏの拡散はＣｏＳｉ相からＣｏＳｉ２相への相転移反応に伴い遊離したＣｏ原子がシリコン基板中に放出されることで進行する。
【００４０】
さて、この相転移反応であるが、我々の調査の結果、ＣｏＳｉ相からＣｏＳｉ２相への相転移温度は、シリコンの結晶状態に大きく依存することが発見された。
【００４１】
図３は、ＣｏＳｉ相に熱処理を施し、これがＣｏＳｉ２相へ相転移してゆくに伴い、その抵抗率が減少してゆく様子を熱処理温度の関数として示してある。
【００４２】
Ａは、単結晶シリコン基板上に形成されたＣｏＳｉ相がこれよりシート抵抗の低いＣｏＳｉ２相に変化していく様子を示している。また、Ｂは、Ａｓを１×１０１５ｃｍ−２イオン注入することにより非晶質（アモルファス）化したシリコン上に形成されたＣｏＳｉ相がこれよりシート抵抗の低いＣｏＳｉ２相に変化していく様子を示している。
【００４３】
熱処理には窒素雰囲気中で昇降温速度１００℃／ｓｅｃのＲＴＡ  （Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理を用いた。
【００４４】
図３に示すように、抵抗率の急速な減少はＣｏＳｉ相からＣｏＳｉ２相への相転移を意味することは言うまでもない。シリコン単結晶上では６５０℃から７００℃で初めて相転移が進行し、６５０℃以下では相転移がそれほど進行しないのに対して、アモルファス上では５５０℃以上で相転移が進行することがわかる。
【００４５】
このことから本発明者らは、以下に示す半導体装置の製造方法について見出した。
【００４６】
図４に示すように、先ず、第１の半導体層として用いた単結晶シリコン基板１内に離間して形成されたソース領域２及びドレイン領域３と、ソース領域２及びドレイン領域３間の単結晶シリコン層１上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５が形成された基板を準備する。
【００４７】
図４において６はソースのエクステンション領域、７はドレインのエクステンション領域である。８は素子分離絶縁層、１０はゲート側壁を示す。
【００４８】
次にソース領域２及びドレイン領域３、ゲート電極５上に、第１の化合物相を示す金属シリサイド層（ＣｏＳｉ）を形成する。このときソース領域２、ドレイン領域３、ゲート電極４上にＣｏ層を形成し、ＣｏＳｉ相を生成するための第１の熱処理を施す。ＣｏＳｉ相を生成するための第１の熱処理条件としては４５０℃〜５００℃の温度範囲での急速熱処理が適当である。このときＣｏＳｉ２相の生成を抑えることが必要である。さらに未反応のＣｏをウエットエッチングすることで、この上に自己整合的にＣｏＳｉ層５０１、５０２、５０３を形成することができる。
次にこの第１の化合物相を示す金属シリサイド層上に、この層と反応しうる第２の半導体層としてアモルファスシリコン層６００を形成する。
【００４９】
次に、半導体層６００と第１の化合物相を示す金属シリサイド層とを選択的に反応させることによって、第２の化合物相を示す金属シリサイド層５０１、５０２、５０３をソース領域２上、ドレイン領域３上及びゲート電極５上に形成する。アモルファスシリコン層６００を堆積形成した後、第２の熱処理を行う場合、ＣｏＳｉ層５０１、５０２、５０３上部ではアモルファスシリコンとの間でＣｏＳｉ２への相転移反応が進行することになる。これに対し、ＣｏＳｉ層５０１、５０２、５０３下部ではＣｏＳｉ２への相転移反応は単結晶シリコンとの間で行われることになる。従って、ここで、この第２の熱処理を図３に示す傾向を利用して５５０℃と６５０℃の間で行えば、ＣｏＳｉ層５０１、５０２、５０３下部の単結晶シリコン上では相転移が進行せず、ＣｏＳｉ層５０１、５０２、５０３上部のアモルファスシリコンでのみ相転移を選択的に進行させることが可能となる。この第２の熱処理条件は即ち前記第１の半導体（単結晶シリコン）と前記第１の化合物相を示す金属シリサイド（ＣｏＳｉ）との反応よりも、前記第２の半導体（アモルファスシリコン）と前記第１の化合物相を示す金属シリサイド（ＣｏＳｉ）との反応が優先的に生じる条件である。
【００５０】
このように、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、Ｃｏ原子のシリコン中への拡散は相転移に付随して進行するので、相転移反応が進行しない単結晶シリコン基板中へはＣｏ原子の拡散が発生しない。当然、基板部に形成されたソース、ドレイン接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
【００５１】
また、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、相転移反応が進行しない単結晶シリコン基板中のＳｉは相転移反応で消費されず、ＣｏＳｉ２層は上部アモルファス層へ食い込む形で成長する。従って、最終的なＣｏＳｉ２層はシリコン基板主面（チャネル形成面）より一部持ち上がったものになり、Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造をシリサイド化したのと同様の効果を得ることができる。同じ膜厚のＣｏＳｉ２層を形成する場合でも、このようにシリコン基板主面から隆起して形成されると、ソース、ドレイン接合位置からＣｏＳｉ２層底部への距離が大きくなるため、Ｃｏ原子の拡散抑制効果とあいまって接合リーク発生が強く抑制される。
【００５２】
また、自己整合的にＣｏＳｉ層を形成し、さらにこの上に、アモルファスシリコン層を堆積形成した後、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、ＣｏＳｉ２への相転移反応もソース、ドレイン、ゲート上で自己整合的に進行するため望ましい。
【００５３】
また、残存する堆積したアモルファスシリコン堆積層を選択的に除去することで、自己整合的に基板へのＣｏ原子の拡散が抑制されたＥｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造シリサイド化したＭＯＳＦＥＴが得られる。
【００５４】
一方、堆積したアモルファスシリコン層をソース、ドレインエクステンション部に接しつつ相転移後もＣｏＳｉ２層に残置すれば、チャネル電流がＣｏＳｉ２層に上部、下部両方から流入するようになるので、ＣｏＳｉ２層とソース、ドレイン領域とのコンタクト抵抗を約半分に低減することが可能となる。また、基板部に形成された接合面に金属原子が拡散し到達することがないため、ソース、ドレイン電極となるべき追加半導体層をこの上に選択的に形成しＥｌｅｖａｔｅｄＳｏｕｒｃｅ  Ｄｒａｉｎ構造をとる必要がなくなる。或いは、Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造をとる場合でも、持ち上げ用半導体層の膜厚は薄く保つことができる。
【００５５】
さらに、本発明の製造方法によれば、ソース、ドレインのエクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
【００５６】
加えて、ゲート側壁の長さ（ソース、ドレインのエクステンション部の長さ）は、シリサイド化に伴う接合リークを考慮する必要がないため、１００ｎｍ以下にすることができ、素子の駆動力を向上させることができる。
【００５７】
その上、ゲート電極を形成する多結晶シリコン中への金属原子の拡散も抑制されているので、これがゲート絶縁膜に到達し、絶縁膜を劣化させるのを阻止できる。従って、ゲート電極の高さも抑制でき、これに続くリソグラフィ工程、平坦化工程に有利となる。
【００５８】
また、素子分離端でＣｏＳｉ２層は上部アモルファス層へ自由に食い込む形で成長するため、シリサイド化に伴う体積変化及びこれに起因する応力の発生を回避でき、これによる新たな接合リークの発生を抑制できる。
【００５９】
本発明の製造方法によれば、前記ソース領域及び前記ドレイン領域内の金属原子濃度が１×１０１９ｃｍ−３以下であり、前記ソース領域と前記単結晶シリコン又は前記ドレイン領域と前記単結晶シリコン層が形成するｐｎ接合深さが１００ｎｍ以下とすることができる。したがってシリサイド化に伴う接合リークが少なくまた、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
【００６０】
また、本発明の製造方法では、シリコン基板上に金属を厚さ約１０ｎｍ堆積する場合、第１の熱処理を行うとモノシリサイドを厚さ約２０ｎｍ形成することができる。このうちシリコン基板側には厚さ約１８ｎｍのモノシリサイドが広がり、シリコン基板の表面よりも上の領域には厚さ約２ｎｍのモノシリサイドが形成される。
【００６１】
次に、この上にアモルファスシリコンを堆積し第２の熱処理を行うと、シリコン基板の表面よりも上の領域には厚さ約１７ｎｍのジシリサイドが広がるが、シリコン基板側には広がらないのでそのまま厚さ約１８ｎｍのジシリサイドが形成されることになる。したがって本発明の製造方法で形成されるジシリサイドは全体の膜厚３５ｎｍのうち１７ｎｍ以上の厚さとなる。すなわちシリコン基板上に形成される金属シリサイドの厚さは、全体の金属シリサイドの１７／３５以上となる。これはシリコンの物性によって決定される値である。
【００６２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態について詳述する。なお、本発明は以下の実施形態に限定されることなく種々工夫して用いることができる。
【００６３】
（実施形態１）
本実施形態は、Ｃｏ原子の基板への拡散を抑制したサリサイド型Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ  ＭＯＳＦＥＴ構造の簡略な製造工程を示す。
【００６４】
図５は、公知の技術の効果的な方法で形成したシリコン半導体基板１００、素子分離領域１０１、１０２及びシリコン半導体基板１００の表面に形成されたゲート絶縁膜２００、例えばシリコン酸化膜、さらに、その上に形成されたゲート電極３００、例えばポリシリコンを示している。
【００６５】
また、ゲート電極３００の左右のシリコン基板１００中には、ソース、ドレインエクステンション領域となる基板と逆の導電性を有した浅い拡散層１１１、１１２及びソース、ドレイン領域となる基板と逆の導電性を有した拡散層１２１、１２２が形成されている。
【００６６】
さらにゲート電極３００の左右にはゲート側壁３０１、３０２、例えばシリコン窒化膜が形成されている。
【００６７】
次に、図６に示すように、Ｃｏ層４００を、例えばスパッタ法などを用いて、例えば１０ｎｍの膜厚で、全面に堆積する。必要に応じてこの上にさらに、キャップ層となる金属物質、例えばＴｉ或いはＴｉＮのような物質を堆積形成しても良い。
【００６８】
次に、図７に示すように、この半導体基板を、例えば４５０℃、３０秒間、窒素中で急速熱処理し、Ｃｏ層４００と直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。この結果ＣｏＳｉ領域５０１が、ソース領域１２１上に形成される。また、ＣｏＳｉ領域５０３が、ゲート電極３００上に形成される。また、ＣｏＳｉ領域５０２がドレイン領域１２２上に形成される。
【００６９】
この熱処理ではＣｏＳｉ２相は形成されないことに注目すべきである。従ってＣｏ原子がソース領域１２１、ゲート電極３００、ドレイン領域１２２へ拡散することもない。この場合、形成されるＣｏＳｉ層の厚さは２０ｎｍ程度となる。このようにＣｏＳｉ相が形成されＣｏＳｉ２相の形成が抑えられる熱処理条件としては４５０℃から５００℃の温度範囲で昇降温速度が５０℃／ｓｅｃ以上の急速加熱処理を行うことが望ましい。
【００７０】
次に、ゲート側壁３０１、３０２、素子分離領域１０１、１０２上の未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【００７１】
次に、図８に示すように、ＣｏＳｉ領域５０１、５０３、５０２を覆うように、アモルファスシリコン層６００を基板の表面に一様に堆積させる。このアモルファスシリコン層６００の堆積は、例えば、０．２Ｔｏｒｒ、４００℃でＳｉＨ４ガスを使用することで容易に形成することができる。また、ＳｉＨ４ガスにＰＨ３、ＡｓＨ３或いはＢ２Ｈ６などを混入させ、アモルファスシリコン層６００をソース、ドレインと同じ導電性にしておいても良い。
【００７２】
また、堆積に先立ってＣｏＳｉ領域５０１、５０３、５０２上の不純物を除去し、反応性を高めるために、この表面に逆スパッタ法のような手法を用いて、例えばＡｒ原子を照射しても良い。また、アモルファスシリコン層内にＡｓのようなイオンを注入しても良いことは言うまでもない。
【００７３】
次に、図９に示すように、アモルファスシリコン層６００下のＣｏＳｉ領域５０１、５０３、５０２を覆う部分でのみ、選択的にＣｏＳｉからＣｏＳｉ２への相転移が進行するように、例えば、窒素雰囲気中で、６００℃で３０秒間の急速熱処理を行う。
【００７４】
この熱処理によりＣｏＳｉからＣｏＳｉ２への相転移はアルファスシリコン層６００へ一方的に食い込む形で進行し、ＣｏＳｉ２領域５１１、５１３、５１２がソース領域１２１、ゲート電極３００、ドレイン領域１２２上に、一部シリコン基板１００主表面から突き出る形で形成される。
【００７５】
一方、相転移反応が進行しない単結晶シリコン基板中のＳｉは相転移反応で消費されない。従って、ＣｏＳｉ２領域５１１、５１３、５１２のソース領域１２１、ゲート電極３００、ドレイン領域１２２への食い込みは最小限に保たれる。
【００７６】
この場合、最終的なＣｏＳｉ２層の膜厚は３５ｎｍとなり、そのうちの約半分の１７ｎｍがシリコン基板１００主表面から突き出ることになる。
【００７７】
第１の熱処理で形成されたＣｏＳｉ領域５０１、５０３、５０２には、Ｃｏ２Ｓｉ等の金属性の強い相も含まれている可能性があり、このときのＣｏＳｉ２層のシリコン基板１００主表面から突き出しは１７ｎｍ以上となる。
【００７８】
また、図９では、アモルファスシリコン層６００がソース領域１２１、ゲート電極３００、ドレイン領域１２２上で完全に消費される場合を示したが、一般的には、消費される以上の膜厚で有ればよいことは明白であろう。
【００７９】
また、単結晶シリコン基板１００側ではＣｏＳｉからＣｏＳｉ２への相転移が進行しないので、ソース、ドレイン接合面に向けてのＣｏ原子の拡散は阻止されていることにも着目すべきである。
【００８０】
この結果、ＣｏＳｉ２層からソース、ドレイン接合面までの距離は１００ｎｍ以下にすることが可能である。
【００８１】
この後、図１０に示すように、基板表面の残存するアモルファスシリコン層を、例えば、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法などの等方的エッチング方を用いて除去する。
【００８２】
この工程により、ゲート電極側部及び素子分離上のアモルファスシリコン層が除去されると同時に、ＣｏＳｉ２領域５１１、５１３、５１２が露出する。
【００８３】
このようにして、非常に浅いソース、ドレイン拡散層１２１、１２２を備えながら、ゲート、ソース、ドレイン上がシリサイド化され、しかも、金属原子の拡散が抑制されているため接合リークが極めて低く抑えられ、シリサイド層の約半分がソース、ドレイン上に持ち上げられた構造のＭＯＳＦＥＴ素子が完成する。
【００８４】
これに引き続き、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【００８５】
（実施形態２）
以下、本発明の実施形態２を、図面を参照して説明する。共通する説明図面及び符号は実施形態１のものと対応している。
【００８６】
本実施形態は、Ｃｏ原子の基板への拡散を抑制したサリサイド型Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃ  Ｄｒａｉｎ構造で、シリサイド層の上部からもチャネル電流がシリサイド層に流入するため、シリサイド層とソース領域及びドレイン領域のコンタクト抵抗が抑制されたＭＯＳＦＥＴの製造工程を示す。
【００８７】
先ず、実施形態１に示した工程に従って、図７に示す構造を実現する。
【００８８】
次に、ゲート側壁３０１、３０２を、例えば昇温したリン酸溶液に浸すことにより、シリコン基板１００及びＣｏＳｉ領域５０１、５０３、５０２に対して選択的に等方エッチングし、これらを後退させる。さらにこの下に露出するゲート絶縁膜２００をＲＩＥ法、或いはＨＦ溶液に短時間浸すことで除去する。
【００８９】
この結果、後退したシリコン窒化膜ゲート側壁３０１、３０２の左右に、ソース、ドレインエクステンション領域１１１、１１２の一部１３１、１３２が露出する。
【００９０】
次に、図１１に示すように、この上に、さらに、アモルファスシリコン層６００を堆積するが、このとき、堆積アモルファスシリコン層６００の膜厚は、ＣｏＳｉからＣｏＳｉ２への相転移によって消費されるシリコン膜厚以上の膜厚とする。
【００９１】
また、ＳｉＨ４ガスにＰＨ３、ＡｓＨ３或いはＢ２Ｈ６などを混入させて、アモルファスシリコン層６００をソース、ドレインと同じ導電性にしておく。従って、ソース、ドレインエクステンション領域１１１、１１２と堆積アモルファスシリコン層６００とは露出領域１３１、１３２を通じて直接接触する。
【００９２】
次に、図１２に示すように、アモルファスシリコン層６００下のＣｏＳｉ領域５０１、５０３、５０２を覆う部分でのみ、選択的にＣｏＳｉからＣｏＳｉ２への相転移が進行するように、例えば、窒素雰囲気中で、６００℃で３０秒間の急速熱処理を行う。
【００９３】
この結果、アモルファスシリコン層６００のＣｏＳｉ領域５０１、５０３、５０２を覆う部分の下部がＣｏＳｉ２領域５１１、５１３、５１２に変化し、その上部には、シリコン層６０１、６０３、６０２が残存する。
【００９４】
次に、図１３に示すように、この構造体を炭素含有プラズマ中に晒し、シリコン層６００の水平面上６０１、６０２、６０３に選択的に炭素を導入する。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することが出来る。炭素の供給源は、プラズマ内に炭素を供給出来る任意の供給源で良い。例えば、炭素含有プラズマはＣＦ４、ＣＨＦ３、ＣＣｌ、ＣＨ４などのガスをプラズマ中に供給することで生成出来る。
【００９５】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、シリコン層６００の水平面６０１、６０２、６０３に垂直に衝突する。一方、垂直表面６１１、６１２には炭素粒子は注入されない。
【００９６】
通常使われるＲＩＥプラズマからの入射粒子は１ＫＶ以下で加速されているので、この炭素含有シリコン層の厚さは数ｎｍにとどまる。炭素含有シリコン層の炭素含有率は１原子％以上あれば良い。
【００９７】
次に、図１４に示すように、炭素含有シリコン層を熱酸化し、形成された酸化膜を２００：１の希ＨＦ溶液中に浸すと、希ＨＦ溶液中でのエッチングの進行はあるところ  （１ｎｍ乃至２ｎｍ）でほとんどとまってしまう。
【００９８】
こうしてシリコン層６００の水平面６０１、６０２、６０３上にのみ選択的に酸化膜７０１、７０２、７０３を形成し、垂直表面６１１、６１２を露出することができる。
【００９９】
次に、露出したシリコン垂直部分６１１、６１２を、水平面上の酸化膜７０１、７０２、７０３をマスクとして、公知の技術のうちの効果的な方法、例えば、ＣＤＥ法を用いて、選択的に除去することができる。
【０１００】
この結果、ＣｏＳｉ２領域５１１、５１３、５１２上にシリコン層６０１、６０２、６０３が残存した構造が実現される。特にシリコン層６０１、６０２はソース、ドレイン拡散層１１１、１１２と１３１、１３２を通じて電気的に接続されているため、チャネル電流はＣｏＳｉ２領域５１１、５１２に上部、下部の両方から流入、流出することができるようになっていることに着目すべきである。このため、ＣｏＳｉ２領域５１１、５１２へのチャネル電流の実効的なコンタクト抵抗は、ほぼ１／２に低減されることになる。
【０１０１】
これに引き続き、素子分離上のシリコン層６００を適宜、リソグラフィやＲＩＥのような公知の技術を用いて除去、或いは、必要に応じて残存させ局所的電気配線として使用する。さらに、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【０１０２】
このようにして、非常に浅いソース、ドレイン拡散層１２１，１２２を備えながら、ゲート、ソース、ドレイン上がシリサイド化され、しかも、金属原子の拡散が抑制されているため接合リークが極めて低く抑えられ、シリサイド層の約半分がソース、ドレイン上に持ち上げられ、その上部に、さらにソース、ドレイン領域に直接接触したシリコン層を具備し、シリサイド層の上部からもチャネル電流がシリサイド層に流入するため、シリサイド層とソース、ドレイン領域のコンタクト抵抗が低減された高駆動力ＭＯＳＦＥＴ素子が完成する。
【０１０３】
上記の実施形態は、単一のＭＯＳＦＥＴを用いて説明してきたが、本発明の方法が複数の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に適応すること、或いは、異なる導電性のＭＯＳＦＥＴに対しても、応用できることはいうまでもない。
【０１０４】
また、シリサイド化金属はＣｏに限定されるものではなく、異なる温度で生成される少なくとも２つ以上の組成比の異なるシリサイド相を形成し、低温で金属原子の拡散を伴わずに生成する第１のシリサイド相が、高温で生成される第２のシリサイド相に相転移してゆく反応が、結晶化シリコンとの間で進行せず、アモルファスシリコン層との間でのみ選択的に進行する、いかなる金属物質をソース、ドレイン上に形成する場合にも有効であることを付言しておく。
【０１０５】
このように、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、相転移反応が進行しない単結晶シリコン基板中へはＣｏ原子の拡散が発生しない。当然、基板部に形成されたソース、ドレイン接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
【０１０６】
また、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、相転移反応が進行しない単結晶シリコン基板中のＳｉは相転移反応で消費されず、ＣｏＳｉ２層は上部アモルファス層へ食い込む形で成長する。従って、最終的なＣｏＳｉ２層はシリコン基板主面（チャネル形成面）より一部持ち上がったものになり、Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造をシリサイド化したのと同様の効果を得ることができる。即ち、同じ膜厚のＣｏＳｉ２層を形成する場合でも、このようにシリコン基板主面から隆起して形成されるため、ソース、ドレイン接合位置からＣｏＳｉ２層への距離が大きくなるため、Ｃｏ原子の拡散抑制効果とあいまって接合リーク発生が強く抑制される。
【０１０７】
また、自己整合的にＣｏＳｉ層を形成し、さらにこの上に、アモルファスシリコン層を堆積形成した後、第２の熱処理を、相転移反応が選択的に上部アモルファス層との間でのみ進行するようにすることで、ＣｏＳｉ２への相転移反応もソース、ドレイン、ゲート上で自己整合的に進行する。残存するシリコン堆積層を選択的に除去することで、自己整合的に、基板へのＣｏ原子の拡散が抑制されたＥｌｅｖａｔｅｄ構造を有した、シリサイド化ＭＯＳＦＥＴが得られる。
【０１０８】
また、堆積シリコン層をソース、ドレインエクステンション部に接しつつ相転移後もＣｏＳｉ２層に残置することで、チャネル電流がＣｏＳｉ２層に上部、下部両方から流入するようにすれば、ＣｏＳｉ２層とソース、ドレイン領域とのコンタクト抵抗を半分に低減することが可能となる。
【０１０９】
また、基板部に形成された接合面に金属原子が拡散し到達することがないため、ソース、ドレイン電極となるべき追加半導体層を選択的に形成しＥｌｅｖａｔｅｄ  Ｓｏｕｃｅ  Ｄｒａｉｎ構造をとる必要がなくなる。或いは、Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造をとる場合でも、持ち上げ用半導体層の膜厚は薄く保つことができる。
【０１１０】
また、ソース、ドレインエクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
【０１１１】
また、ゲート側壁の長さ（ソース、ドレインエクステンション部の長さ）は、シリサイド化に伴う接合リークを考慮する必要がないため、１００ｎｍ以下にすることができ、素子の駆動力を向上させることができる。
【０１１２】
また、ゲート電極を形成する多結晶シリコン中への金属原子の拡散も抑制されているので、これがゲート絶縁膜に到達し、絶縁膜を劣化させるのを阻止できる。従って、ゲート電極の高さも抑制でき、これに続くリソグラフィ工程、平坦化工程に有利となる。
【０１１３】
また、素子分離端でＣｏＳｉ２層は上部アモルファス層へ自由に食い込む形で成長するため、シリサイド化に伴う体積変化、及び、これに起因する応力の発生を回避でき、これによる新たな接合リークの発生を抑制できる。
【０１１４】
【発明の効果】
浅いソース領域及びドレイン領域のｐｎ接合位置を保ちつつ、シリサイド化され且つ接合リークが低く抑えられ、しかもソース、ドレイン高さはゲート電極よりも低く保たれた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】接合深さを変えたｎ＋／ｐ接合上に、Ｃｏシリサイドを厚さ３５ｎｍ形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。
【図２】ＣｏＳｉ２相への転移後におけるシリコン基板内のＣｏ原子の濃度分布のＳＩＭＳ測定結果をＣｏＳｉ相形成後の分布と比較して示した図。
【図３】ＣｏＳｉ相に熱処理を施し、これに伴うＣｏＳｉ２相への相転移反応による抵抗率の減少の様子を、単結晶シリコン基板上に形成されたＣｏＳｉ相と、Ａｓを１×１０１５ｃｍ−２イオン注入することにより非晶質（アモルファス）化したシリコン上に形成したＣｏＳｉ相とを比較して、急速熱処理温度の関数として示した図。
【図４】本発明にかかる熱処理をＣｏＳｉ２相転移反応が選択的に上部シリコンアモルファス層との間でのみ進行するようにすることで、単結晶シリコン基板中へのＣｏ原子の拡散を抑制し、同時にＣｏＳｉ２層を上部アモルファス層へ食い込む形で成長させ、Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ構造をシリサイド化したのと同様の効果を得るための製造工程を示すＭＯＳＦＥＴの断面図であり（ａ）は、熱処理前、（ｂ）は熱処理後である。
【図５】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図６】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図７】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図８】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図９】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】本発明の実施形態１にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図１１】本発明の実施形態２にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図１２】本発明の実施形態２にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図１３】本発明の実施形態２にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【図１４】本発明の実施形態２にかかるＭＯＳＦＥＴの製造工程を示す断面図。
【符号の説明】
１００・・・半導体基板
１０１、１０２・・・素子分離領域
１１１、１１２・・・ソース、ドレインエクステンション領域
１２１、１２２・・・ソース、ドレイン拡散層領域
１３１、１３２・・・ゲート側壁近傍でアモルファスシリコン層と接触するべきソース、ドレインエクステンション領域の一部
２００・・・ゲート絶縁膜
３００・・・ゲートポリシリコン電極
３０１、３０２・・・ゲート側壁シリコン窒化膜
４００・・・Ｃｏ層
５０１、５０２、５０３・・・ＣｏＳｉ層
５１１、５１２、５１３・・・ＣｏＳｉ２層
６００・・・シリコンアモルファス層
６０１、６０２、６０３・・・シリコンアモルファス層
６１１、６１２・・・シリコンアモルファス層垂直部分
７０１、７０２、７０３・・・酸化膜
【図１】
0003605062.tif 000002
【図２】
0003605062.tif 000003
【図３】
0003605062.tif 000004
【図４】
0003605062.tif 000005
【図５】
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【図６】
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【図７】
0003605062.tif 000008
【図８】
0003605062.tif 000009
【図９】
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【図１０】
0003605062.tif 000011
【図１１】
0003605062.tif 000012
【図１２】
0003605062.tif 000013
【図１３】
0003605062.tif 000014
【図１４】
0003605062.tif 000015