【事件の表示】
　特願２０００−２４０４００「ＤＲＡＭキャパシタの製造方法」拒絶査定不服審判事件〔平成１４年　１月１１日出願公開、特開２００２−　　９２６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年８月８日（優先権主張　２０００年６月７日、台湾）の出願であって、平成１７年１０月１７日付けで拒絶査定がなされ、これに対して平成１８年１月２３日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、同年８月１日に上申書が提出されたものである。
　
２．平成１８年１月２３日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年１月２３日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　補正前の請求項１ないし２６を補正後の請求項１ないし１４と補正するものであって、補正後の請求項１ないし１４は以下のとおりである。
「【請求項１】　ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法であって、
　基板を提供するステップと、
　パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
　前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップと、
　第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
　前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、不連続なＴ型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記Ｔ型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップと、
　第１自己整合接触および第２自己整合接触を形成するために、前記第１自己整合接触開口部および前記第２自己整合接触開口部のそれぞれに、第１導電材を堆積させるステップと、
　前記ワード線上に第２絶縁層を形成するステップと、
　ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップと
、
　ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１自己整合接触を介して、前記基板に電気的に接続されるようにするステップと、
　前記第２絶縁層上に誘電体層を形成するステップと、
　前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、
　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、
　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、
　前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、
　ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法。
　　【請求項２】　請求項１に記載の方法において、
　前記アクティブ領域をパターニングによって形成するステップが、浅溝分離構造を形成するステップを含むことを特徴とする方法。
　　【請求項３】　請求項１に記載の方法において、
　前記ワード線を形成するステップが、前記基板上に導電層および絶縁層を形成する第１ステップと、複数の平行な線を形成するために、前記導電層および前記絶縁層をパターニングする第２ステップと、前記線の側壁に硬材スペーサを形成する第３ステップとからなることを特徴とする方法。
　　【請求項４】　請求項１に記載の方法において、
　前記ワード線を形成するステップの後にさらに、前記ワード線の各側の前記基板に、ソース／ドレイン領域を形成するステップを含むことを特徴とする方法。
　　【請求項５】　請求項１に記載の方法において、
　前記第１絶縁層を形成する前記ステップが、さらに、絶縁材を、前記ワード線の間のスペースと、前記ワード線上とに堆積させるサブステップと、
　前記ワード線よりも上にある余分な絶縁材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
　　【請求項６】　請求項１に記載の方法において、
　前記第１自己整合接触および前記第２自己整合接触を形成する前記ステップが、
　前記第１自己整合接触開口部および前記第２自己整合接触開口部と、前記ワード線および前記第１絶縁層上とに、前記第１導電材を堆積させるサブステップと、
　前記ワード線が露出するように、前記ワード線よりも上にある余分な前記第１導電材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
　　【請求項７】　請求項１に記載の方法において、
　前記ビット線接触開口部を形成する前記ステップが、前記第２絶縁層上にビット線接触開口部フォトレジスト・パターンを形成するサブステップと、
　前記第１自己整合接触を露出するために、エッチングマスクとして前記ビット線接触開口部フォトレジスト・パターンを使用して、前記第２絶縁層をエッチングするサブステップとからなることを特徴とする方法。
　　【請求項８】　請求項１に記載の方法において、
　前記ビット線接触を形成する前記ステップが、前記第２導電材を、前記ビット線接触開口部と、前記第２絶縁層上とに堆積させるサブステップと、
　前記第２絶縁層を露出するために、前記第２絶縁層よりも上にある余分な前記第２導電材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
　　【請求項９】　請求項１に記載の方法において、
　前記溝を形成する前記ステップが、前記誘電体層上に線／空間ビット線フォトレジスト・パターンを形成するサブステップと、
　前記ビット線接触を露出するために、エッチングマスクとして前記線／空間ビット線フォトレジスト・パターンを使用して、前記誘電体層をエッチングするサブステップとからなることを特徴とする方法。
　　【請求項１０】　請求項１に記載の方法において、
　前記ビット線を形成する前記ステップが、
　前記第３導電材を、前記溝と、前記誘電体層上とに堆積させるサブステップと、
　前記ビット線を形成し、前記誘電体層を露出するために、前記第３導電材をエッチングし、前記第３導電材が、それぞれの溝の一定の深さまでしか占有しないようにするサブステップとからなることを特徴とする方法。
　　【請求項１１】　請求項１に記載の方法において、
　前記ビット線を形成する前記ステップの後で、かつ、硬材を堆積させる前記ステップの前に、ボウル型開口部が前記溝の上部分に形成されるように、前記溝を等方性エッチングするステップを有することを特徴とする方法。
　　【請求項１２】　請求項１に記載の方法において、
　硬材を堆積させる前記ステップがさらに、硬材を、前記溝と、前記誘電体層上とに堆積させるサブステップと、
　前記誘電体層を露出するために、前記誘電体層よりも上にある余分な硬材を、化学的機械的研磨法によって除去するサブステップとからなることを特徴とする方法。
　　【請求項１３】　請求項１に記載の方法において、
　前記ノード接触開口部を形成する前記ステップが、
　前記硬材層上に線／空間ノード接触開口部フォトレジスト・パターンを形成するサブステップと、
　前記基板の一部分を露出するために、エッチングマスクとして前記ノード接触開口部フォトレジスト・パターンを使用して、前記誘電体層および前記第２絶縁層をエッチングするサブステップとからなることを特徴とする方法。
　　【請求項１４】　請求項１に記載の方法において、
　前記ノード接触を形成するステップが、
　前記第４導電材を、前記ノード接触開口部と、前記誘電体層および前記硬材層上とに堆積させるサブステップと、
　前記誘電体層および前記硬材層を露出するために、余分な前記第４導電層を除去するサブステップとからなることを特徴とする方法。」
　
（２）本件補正の内容の整理
補正事項を整理すると以下のとおりである。
（ａ）補正事項１
　補正前の請求項１の「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記第１絶縁層をパターニングするステップ」を、補正後の請求項１の「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、不連続なＴ型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記Ｔ型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」と補正すること。
（ｂ）補正事項２
　補正前の請求項６を削除すること。
（ｃ）補正事項３
　補正事項２についての補正に伴い、補正前の請求項７ないし１５の項番を１つずつ繰り上げて、補正後の請求項６ないし１４と補正すること。
（ｄ）補正事項４
　補正前の請求項１６ないし２６を削除すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
（ａ）補正事項１について
　補正事項１についての補正は、補正前の請求項１の「前記第１絶縁層をパターニングする」を、補正後の請求項１の「前記ワード線および前記第１絶縁層上に、不連続なＴ型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記Ｔ型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出する」とするものであって、第１絶縁層のパターニングを不連続なＴ型アイランド・フォトレジスト・パターンを使用して行うという点で限定するものであるから、補正事項１についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、願書に最初に添付した明細書には、「【請求項６】  請求項１に記載の方法において、前記第１自己整合接触開口部および前記第２自己整合接触開口部を形成する前記ステップが、　前記ワード線および前記第１絶縁層上に、不連続なT型アイランド・フォトレジスト・パターンを形成するサブステップと、　前記基板の一部分を露出するために、エッチングマスクとして前記T型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングするサブステップとからなることを特徴とする方法。」、「【００１３】自己整合接触開口部２２０aおよび２２０ｂは、フォトマスクとして、図４に示すような不連続なT型アイランド・フォトレジスト・パターン２１８を用いて形成してもよい。フォトマスクは、ワード線２０６の一部分と絶縁層２１６とを覆う。絶縁層２１０および硬材スペーサ２１２の窒化珪素と、絶縁層２１６の酸化物との間の高いエッチング選択率を利用して、所望の位置の絶縁層２１６の一部を除去する。したがって、基板２００の一部分を露出する自己整合接触開口部２２０aおよび２２０ｂが形成される。T型アイランド・フォトレジスト・パターン２１８によって、自己整合接触開口部２２０aおよび２２０bを形成するためのプロセス・ウィンドウの増加が可能になる。」と記載されているから、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項１についての補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
（ｂ）補正事項２について
　補正事項２についての補正は、請求項を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求の削除を目的とするものに該当する。
　したがって、補正事項２についての補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
（ｃ）補正事項３について
　補正事項３についての補正は、補正事項２についての補正に伴い、請求項の項番を１つ繰り上げるものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　したがって、補正事項３についての補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
（ｄ）補正事項４について
　補正事項４についての補正は、請求項を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求の削除を目的とするものに該当する。
　したがって、補正事項２についての補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
　ここで、補正事項１についての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たし、かつ同法同条第４項第２号に掲げる事項（特許請求の範囲の減縮）を目的とするものであるから、本件補正について、同法同条第５項で準用する同法第１２６条第５項の規定に適合するか否かについて更に検討する。
　
（３−２）独立特許要件の検討
（３−２−１）刊行物に記載された発明
　刊行物１．　特開２０００−１５０８２６号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開２０００−１５０８２６号公報には、「半導体集積回路装置の製造方法」（発明の名称）に関して、図１ないし１３とともに以下の事項が記載されている。
「【００１６】図１〜図１０および図１２、図１３は、本実施の形態のＤＲＡＭの製造方法を示す半導体基板（ウエハ）の要部断面図、図１１は、本実施の形態で使用するＣＶＤ装置の概略図である。
【００１７】このＤＲＡＭを製造するには、まず図１に示すように、例えばｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板（ウエハ）１の主面に素子分離溝２を形成した後、ｐ型ウエル３を形成する。素子分離溝２は、半導体基板１をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ) 法で研磨して溝の内部のみに残すことにより形成する。また、ｐ型ウエル３は、半導体基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みし、続いて半導体基板１をアニールして不純物を熱拡散させることにより形成する。
【００１８】その後、ｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１をウェット酸化してｐ型ウエル３の表面に清浄なゲート酸化膜５を形成する。
【００１９】次に、図２に示すように、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成した後、ゲート電極６の両側のｐ型ウエル３にｎ型半導体領域７（ソース、ドレイン）を形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓを形成する。
【００２０】ゲート電極６は、例えばＰ（リン）などのｎ型不純物をドープした多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タングステンナイトライド）膜とＷ（タングステン）膜とをスパッタリング法で堆積し、さらにその上部に窒化シリコン膜８をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。また、ｎ型半導体領域７（ソース、ドレイン）は、ｐ型ウエル３にｎ型不純物、例えばＰ（リン）をイオン打ち込みして形成する。
【００２１】次に、図３に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積する。酸化シリコン膜１１は、上記ＣＭＰ法による研磨によって細かい傷が付いた酸化シリコン膜１０の表面を保護するために形成する。
【００２２】次に、図４に示すように、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成した後、コンタクトホール１３、１４の内部に多結晶シリコン膜からなるプラグ１５を形成する。プラグ１５は、例えばコンタクトホール１３、１４の内部を含む酸化シリコン膜１１上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してコンタクトホール１３、１４の内部のみに残すことにより形成する。
【００２３】次に、図５に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いて酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。
【００２４】プラグ１８は、例えばスルーホール１７の内部を含む酸化シリコン膜１６上に、ＣＶＤ法またはスパッタリング法でＴｉ膜、ＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜１６の上部のこれらの膜をＣＭＰ法で除去することにより形成する。また、ビット線ＢＬは、例えば酸化シリコン膜１６上にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＷ膜をパターニングすることにより形成する。
【００２５】次に、図６に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いて酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成した後、スルーホール２０の内部にプラグ２１を形成する。プラグ２１は、例えばスルーホール２０の内部を含む酸化シリコン膜１９上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１９の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してスルーホール２０の内部のみに残すことにより形成する。
【００２６】次に、図７に示すように、酸化シリコン膜１９の上部にＣＶＤ法で窒化シリコン膜２２および酸化シリコン膜２３を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜２３および窒化シリコン膜２２をドライエッチングすることにより、プラグ２１の上部に溝２４を形成する。後述する情報蓄積用容量素子の下部電極は、この溝２４の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２３を厚い膜厚（例えば１．３μｍ程度）で堆積し、深い溝２４を形成する必要がある。特に限定はされないが、本実施の形態では、溝２４の内壁の面積が開孔部の面積の２５倍以上となっている。
【００２７】次に、図８に示すように、溝２４の内部を含む酸化シリコン膜２３の上部に、Ｐ（リン）などのｎ型不純物をドープしたアモルファスシリコン膜２５ＡをＣＶＤ法で堆積した後、酸化シリコン膜２３の上部のアモルファスシリコン膜２５Ａをエッチバックして除去することにより、溝２４の内壁に沿ってアモルファスシリコン膜２５Ａを残す。
【００２８】次に、溝２４の内部に残ったアモルファスシリコン膜２５Ａの表面をフッ酸系のエッチング液で洗浄した後、減圧雰囲気中でアモルファスシリコン膜２５Ａの表面にモノシランを供給し、続いて半導体基板１を熱処理してアモルファスシリコン膜２５Ａを多結晶化すると共にその表面にシリコン粒を成長させることにより、図９に示すように、表面が粗面化された多結晶シリコン膜からなる下部電極２５が溝２４の内壁に沿って形成される。
【００２９】次に、図１０に示すように、溝２４の内部を含む酸化シリコン膜２３の上部に、情報蓄積用容量素子の容量絶縁膜を構成する酸化タンタル膜２６を堆積する。酸化タンタル膜２６は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）をソースガスに用いたＣＶＤ法で堆積する。
【００３０】次に、半導体基板１を酸化性雰囲気中で熱処理して、酸化タンタル膜２６の膜質を改善した後、半導体基板１を図１１に示すＣＶＤ装置４０のチャンバ４１に搬入する。
【００３１】このＣＶＤ装置４０は、四塩化チタン、アンモニアおよび不活性ガス（例えば窒素やアルゴンなど）からなるパージガスをチャンバ４１内に個別に導入する構造になっている。チャンバ４１の内部には半導体基板１を搭載するステージ４２が設置されており、その上部には半導体基板１を加熱するヒータ４３が設置されている。チャンバ４１には、その内部の真空度を調整するための真空ポンプ４４が接続されている。
【００３２】本実施の形態では、半導体基板１を上記ＣＶＤ装置４０のチャンバ４１内に搬入した後、まずチャンバ４１内にパージガスを導入して不要なガスを排気すると共に、ヒータ４３を使って半導体基板１を４００℃〜６００℃程度に加熱する。このとき、パージガスを多量に導入してチャンバ４１内を高圧に保ち、パージガスを媒体とした熱の伝導性を高めることにより、半導体基板１を短時間で昇温させることができる。
【００３３】次に、チャンバ４１内のパージガスを排気した後、四塩化チタンとアンモニアとを導入し、これらのガスを反応させることにより、図１２に示すように、酸化タンタル膜２６の上部にＴｉＮ膜２７を堆積する。
【００３４】本発明者が行なった実験によると、このとき、四塩化チタンの流量をアンモニアの流量の０．１以上とすることにより、深い溝２４の内部においてもコンフォーマルなＴｉＮ膜２７を形成することができた。なお、アンモニアの流量に対する四塩化チタンの流量の比が過剰になると、ＴｉＮ膜２７中に不純物として取り込まれる塩素の量が増加し、情報蓄積用容量素子の上部に形成されるＡｌ配線を腐蝕させる恐れがある。従って、Ａｌ配線の腐蝕防止の観点からは、四塩化チタンとアンモニアの流量比を、四塩化チタン：アンモニア＝０．１〜４：１の範囲とするのが好ましい。
【００３５】また、ソースガスの流量が多くなったり、圧力が高くなったりすると、溝２４の内部におけるＴｉＮ膜２７のカバレージが低下すると共に、膜中の塩素量が増加する。従って、四塩化チタンとアンモニアの流量は、それぞれ５０sccm以下の低流量とすることが好ましく、成膜時の圧力も低圧（例えば１３３３Ｐａ以下）とすることが好ましい。
【００３６】さらに、容量絶縁膜を構成する酸化タンタル膜２６にアンモニアのような還元性ガスが接触すると、膜の耐圧が劣化してリーク電流が増大する恐れがある。従って、チャンバ４１内に四塩化チタンとアンモニアとを導入する際は、アンモニアよりも四塩化チタンを僅かに（例えば２０秒以下）早く導入し、酸化タンタル膜２６の劣化を防ぐようにすることが望ましい。
【００３７】次に、上記のようにしてＴｉＮ膜２７を堆積した後、図１３に示すように、さらにスパッタリング法によってＴｉＮ膜２７を堆積し、溝２４の内部をＴｉＮ膜２７で完全に埋め込む。ここまでの工程により、ＴｉＮ膜２７からなる上部電極と、酸化タンタル膜２６からなる容量絶縁膜と、表面が粗面化された多結晶シリコン膜からなる下部電極２５とで構成される情報蓄積用容量素子Ｃが形成され、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。」
　よって、刊行物１には、以下の発明が記載されている。
「ＤＲＡＭの製造方法であって、
　半導体基板１を提供するステップと、
　半導体基板１をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ) 法で研磨して溝の内部のみに残すことにより、半導体基板（ウエハ）１の主面に素子分離溝２を形成するステップと、
　半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップと、
　ゲート電極６（ワード線）の両側の半導体基板にｎ型半導体領域７（ソース、ドレイン）を形成するステップと、
　半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積するステップと、
　フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップと、
　コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップと、
　酸化シリコン膜１１及びプラグ１５の上部に酸化シリコン膜１６を堆積するステップと、
　酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成するステップと、
　Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップと、
　プラグ１８の上にビット線ＢＬを形成するステップと、
　酸化シリコン膜１６及びビット線ＢＬの上部に酸化シリコン膜１９を形成するステップと、
　酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップと、
　スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップとからなるＤＲＡＭの製造方法。」
　
刊行物２．　特開平１０−１４４８８６号公報
　本願の優先権主張日前に日本国内において頒布された特開平１０−１４４８８６号公報には、「半導体装置及びその製造方法」（発明の名称）に関して、図１ないし２２とともに以下の事項が記載されている。
「【００６１】（第１の実施形態）図１は、本発明の第１の実施形態に係るスタック型メモリセルを用いたＤＲＡＭのワード線Ｗ、活性領域１ａを示す平面図である。
【００６２】また、図２〜図１５は同ＤＲＡＭの製造方法を示す工程断面図である。各図の工程断面図（ａ）〜図（ｃ）はそれぞれ図１の矢視Ａ−Ａ´断面、矢視Ｂ−Ｂ´断面、矢視Ｃ−Ｃ´断面に相当する図である。
【００６３】このＤＲＡＭの製造方法は以下の通りである。
【００６４】まず、図２に示すように、一導電型のシリコン基板１の表面に浅いトレンチ溝を形成し、このトレンチ溝内に素子分離絶縁膜２を埋め込むことにより、素子分離（ＳＴＩ分離）を行なう。図１にはこの工程で形成されたＭＯＳトランジスタの活性領域１ａの平面パターンが示されている。すなわち、面積が８Ｆ2（Ｆは最小の素子分離幅）のメモリセル（例えば、図中の点Ｄ１〜Ｄ８を結んだ領域）を形成できるように、活性領域１ａがアレイ状に配列形成されている。
【００６５】次に図３に示すように、シリコン基板１の表面にゲート酸化膜３、ワード線ＷＬと一体となったゲート電極４、ゲート上部絶縁膜５を形成する。このプロセスは以下の通りである。
【００６６】まず、基板表面を酸化してゲート酸化膜３としての酸化膜を形成し、続いてこの酸化膜上にワード線ＷＬ及びゲート電極４としての不純物が添加されたポリシリコン膜等の導電膜、ゲート上部絶縁膜５としてのシリコン窒化膜等の第１の絶縁膜を形成した後、これら積層膜をパターニングして所定形状のゲート酸化膜３、ワード線ＷＬ（ゲート電極４）、ゲート上部絶縁膜５を形成する。
【００６７】この後、同図に示すように、ゲート上部絶縁膜５をマスクにして基板表面に不純物イオンを注入してシリコン基板１と逆導電型のソース・ドレイン拡散層６を自己整合的に形成する。
【００６８】次に図４に示すように、全面にゲート側壁絶縁膜７となるシリコン窒化膜等の第２の絶縁膜を形成した後、この第２の絶縁膜の全面をＲＩＥして、この第２の絶縁膜をゲート部３，４，５の側壁に選択的に残置させることにより、ゲート側壁絶縁膜７を形成する。
【００６９】次に図５に示すように、全面にゲート側壁絶縁膜７間の溝を充填し、高さがゲート上部絶縁膜５のそれと一致した第１の層間絶縁膜８を形成する。第１の層間絶縁膜８の上面の高さは、必ずしもゲート上部絶縁膜５の上面の高さと一致させる必要はなく、若干高くても低くても構わない。このような層間絶縁膜８は、例えば、全面に層間絶縁膜８としての第３の絶縁膜を厚く形成した後、ゲート上部絶縁膜５の表面が露出するまで上記第３の絶縁膜の全面を研磨することで形成することができる。ここで、層間絶縁膜８の材料は、そのエッチング速度がゲート上部絶縁膜５及びゲート側壁絶縁膜６のそれよりも速いものを用いる。
【００７０】次に図６に示すように、層間絶縁膜８上にプラグ電極形成用のレジストパターン９を形成する。ここでは、レジストパターン９となるフォトレジストとしてポジ型のものを使用する。この段階の平面図を図７に示す。
【００７１】図１６にレジストパターン９を形成するための露光マスクパターン（斜線領域は開口部）、図１７にこの工程時におけるレジストパターン９と活性領域１ａとワード線ＷＬとゲート側壁絶縁膜７との位置関係を示す。
【００７２】次に図８に示すように、ゲート上部絶縁膜５、ゲート側壁絶縁膜７及びレジストパターン９をマスクにして層間絶縁膜８を基板表面が露出するまでエッチングする。
【００７３】この結果、ゲート上部絶縁膜５、ゲート側壁絶縁膜７及びレジストパターン９で囲まれたビット線プラグ電極を形成するＢＬプラグコンタクト領域ＢＰの基板表面、蓄積電荷プラグ電極を形成するＳＮプラグコンタクト領域ＳＰの基板表面が露出する。この段階の平面図を図９に示す。
【００７４】ここで、本実施形態では、ＢＬプラグコンタクト領域と、このＢＬプラグコンタクト領域が設けられた活性領域に対して、ワード線の配列方向に、隣り合う２つの活性領域のワード線の走る方向の距離の１／２（半ピッチ）ずれて通過ワード線と交差する別の活性領域との間の領域、例えば、図１７において点Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 を結んだ領域のゲート上部絶縁膜及びゲート側壁絶縁膜７をエッチングマスクに利用している。
【００７５】すなわち、本実施形態では、従来はレジストが存在しエッチングマスクとして利用していなかった領域のゲート上部絶縁膜及びゲート側壁絶縁膜７をエッチングマスクとして利用している。この結果、レジストパターン９として、図１７に示したような矩形パターン、つまり、凸部を有さないパターンを用いることができるようになる。
【００７６】このような凸部を有さないレジストパターン９は、図１６に示したような凸部を有さない露光マスクパターンを用いて形成できる。このような凸部を有さない露光マスクパターンは精度良くレジストに精度良く転写できる。したがって、本実施形態によれば、設計通りのメモリセルが得られ、高集積化が容易となる。
【００７７】このような凸部を有さないレジストパターン９を用いることができるのは、ＢＬプラグコンタクト領域ＢＰのワード線方向と平行な方向の寸法がＦ（最小の素子分離幅）より大きくしたことによる。
【００７８】また、ＢＬプラグコンタクト領域ＢＰのワード線と平行な方向の寸法は、最小の素子分離幅の３倍未満なので、ある活性領域１ａに設けたビット線プラグ電極が隣りの活性領域１ａに接続するという不都合は生じない。
【００７９】図１０に示すように、全面にビット線プラグ電極１０1、蓄積電荷プラグ電極１０2となる不純物を添加したポリシリコン膜を形成した後、このポリシリコン膜をＣＭＰ又はエッチング等を用いて後退させ、ＢＬプラグコンタクト領域ＢＰの溝内にビット線プラグ電極１０1、ＳＮプラグコンタクト領域ＳＰの溝内に蓄積電荷プラグ電極１０2 をそれぞれ形成する。この後、同図に示すように、全面に第２の層間絶縁膜１１を形成して表面を平坦化する。
【００８０】次に図１１に示すように、ＢＬプラグコンタクト領域ＢＰの中央部上の層間絶縁膜１１を開口した後、ビット線ＢＬ、ビット線上部絶縁膜１２、ビット線側壁絶縁膜１３を形成する。ビット線ＢＬ、ビット線上部絶縁膜１２、ビット線側壁絶縁膜１３の形成方法は、ゲート電極４、ゲート上部絶縁膜５、ゲート側壁絶縁膜６のそれと同様である。ビット線上部絶縁膜１２、ビット線側壁絶縁膜１３は例えばシリコン窒化膜である。
【００８１】次に図１２に示すように、全面に第３の層間絶縁膜１４を形成して表面を平坦化する。ここで、層間絶縁膜１４の材料としては、ビット線上部絶縁膜１２、ビット線側壁絶縁膜１３のそれよりも速いものを用いる。
【００８２】次に図１３に示すように、フォトレジストパターン１５を形成する。このフォトレジストパターン１５としては、ワード線と平行な方向に延び、お互いに平行に並んで配列された線状のパターンを用いる。図１を用いて説明すると、矢視Ｃ−Ｃ´断面にはレジストが存在せず、矢視Ｂ−Ｂ´断面にレジストパターン１５が線状に存在する。
【００８３】次に同図に示すように、このフォトレジストパターン１５、ビット線上部絶縁膜１２及びビット線側壁絶縁膜１３をマスクにして層間絶縁膜１４をＲＩＥして、蓄積電荷プラグ１０2と次工程で形成する蓄積電荷電極とを接続するためのコンタクトホールを形成する。
【００８４】次に図１４に示すように、蓄積電荷電極１６を形成した後、図１５に示すように、全面にキャパシタ絶縁膜１７、プレート電極１８を順次形成する。この結果、蓄積電荷電極１６、キャパシタ絶縁膜１７及びプレート電極１８で構成された信号電荷を蓄積するためのスタック型のキャパシタが完成する。この後のプロセスは通常のＤＲＡＭプロセスと同様である。
【００８５】なお、本実施形態では、矩形パターン以外の部分が開口部した露光マスクパターンを用いたが図１８に示すような露光マスクパターン（斜線部が開口部）を用いても良い。図１９に、図１７に相当する図を示す。
【００８６】このような露光マスクパターンを用いると、ビット線プラグと、このビット線プラグが設けられた活性領域の半ピッチ隣の活性領域との間の距離が短くなるので、寄生容量の低減化を図れるなどの効果が得られる。
【００８７】また、この露光マスクパターンは凸部を有するが、本実施形態の場合、この凸部の先端角部２０は転写後に図２０に示すようにつながっても良いので問題はない（２１は開口部）。したがって、凸部のサイズがリソグラフィの解像度以下であっても良く、その作成は容易なものとなる。
【００８８】さらに、図２１に示すような露光マスクパターンを用いても良い（斜線部が開口部）。また、図２２に、図１７に相当する図を示す。
【００８９】このような露光マスクパターンを用いると、開口部の角部２１における露光量が少なくなるので、角部２１における丸まりによる転写パターンの忠実性の劣化を防止できるようになる。この露光マスクパターンも凸部を有するが、本実施形態の場合、この凸部の先端角部は転写後につながっても良いので問題はない。」
　
　刊行物３．　特開２０００−１００９４３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開２０００−１００９４３号公報には、「半導体装置及びその製造方法」（発明の名称）に関して、図３及び図４とともに以下の事項が記載されている。
「【００４６】［実施の形態３］図３Ａ及び図３Ｂは、実施の形態３の半導体装置のダマシーン法による埋め込み配線とこれに隣接するコンタクトプラグの部分に着目した製造工程を示している。先の各実施の形態と同様に、シリコン基板３０１にはＭＯＳトランジスタ等の素子（図示しない）が形成され、この上にＣＶＤによるシリコン酸化膜からなる層間絶縁膜３０２が形成されている。層間絶縁膜３０２の表面は平坦化されている。
【００４７】図３Ａ（ａ）に示すように、層間絶縁膜３０２にリソグラフィとＲＩＥにより配線溝３０３をパターン形成する。タングステン等の導電膜を堆積し、ＣＤＥ法によりエッチバックすることにより、図３Ａ（ｂ）に示すように配線溝３０３の途中の深さまで、配線層３０４を埋め込み形成する。
【００４８】次いで、ＣＤＥ法等の等方性エッチングにより層間絶縁膜３０２をエッチングすることにより、図３Ａ（ｃ）に示すように、埋め込まれた配線層３０４の上端部の側方を開放する。そして、絶縁膜として例えばシリコン窒化膜３０５を堆積し、層間絶縁膜３０２をストッパとしてＣＭＰ処理を行って、図３Ａ（ｄ）に示すように、シリコン窒化膜３０５を配線層３０４の上部に平坦に埋め込む。シリコン窒化膜３０５は、一部側面を含んで配線層３０４の上部を覆い、側方に張り出した“逆Ｕ”字型のキャップ層となる。配線層３０４の側面の主要部は層間絶縁膜３０２に接した状態となる。
【００４９】次に、図３Ｂ（ａ）に示すように、層間絶縁膜３０２上に塗布したフォトレジスト３０７にリソグラフィによりコンタクト孔用開口３０８を形成する。開口３０８はその一部が埋め込まれた配線層３０４上のシリコン窒化膜３０５に重なっている。そして、層間絶縁膜３０２をＲＩＥによりエッチングして、図３Ｂ（ｂ）に示すように基板３０１に達するコンタクト孔３０９を開ける。その後、レジスト３０７を除去する。
【００５０】ここでのコンタクト孔形成のＲＩＥ条件も、シリコン窒化膜を殆どエッチングしないように設定される。これにより、コンタクト孔３０９はその配線層３０４側の端部が、配線層３０４の上部を覆うキャップ層としてのシリコン窒化膜３０５の側方に突き出た端部に一致した状態となり、コンタクト孔３０９は配線層３０４に自己整合される。
【００５１】次いで、タングステン等の導電膜を堆積し、ＣＭＰ処理を行って、図３Ｂ（ｃ）に示すように、コンタクト孔３０９内にコンタクトプラグ３１０を埋め込む。このときＣＭＰ処理は、層間絶縁膜３０２，及びシリコン窒化膜３０５がストッパとなる条件で行うことにより、表面を平坦化してコンタクトプラグ３１０を埋め込むことができる。ここで、導電膜はコンタクト孔３０９内に完全に埋め込まれなくてもよく、ＣＶＤ法やスパッタ法によりコンタクト孔３０９の側面及び底面のみに形成してもよい。また導電膜とコンタクト孔３０９の側面との間に側壁絶縁膜を形成してもよい。
【００５２】この実施の形態３においても、コンタクトプラグ３１０は、基板３０１に形成されたＭＯＳトランジスタ等の端子層を、層間絶縁膜３０２上に形成される素子や配線に接続するための接続導体として用いられる。具体的にＣＯＢ型ＤＲＡＭに適用した場合には、埋め込み配線層３０４がビット線として、またコンタクトプラグ３１０は、層間絶縁膜３０２上に積層されるキャパシタの端子電極（蓄積ノード）を基板３０１に形成されたＭＯＳトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。
【００５３】この実施の形態３では、先の実施の形態１，２に比べて、工程が簡単になるという効果が得られる。即ちこの実施の形態では、配線層３０４を埋め込んだ後、等方的エッチングにより配線層３０４の上部にある層間絶縁膜３０２を後退させることにより、シリコン窒化膜３０５が配線層３０４の上部を覆ってかつ側方に突き出た状態を形成している。従って、実施の形態１，２における、キャップ層の張り出し部を形成するための側壁絶縁膜の堆積及びエッチング工程が省略される。
【００５４】図３Ａ（ｃ）の等方的エッチバックの工程で、ＣＤＥの条件を配線層３０４が殆どエッチングされないように設定することにより、図示のように配線層３０４を覆うキャップ層は、“逆Ｕ”字型となって、等方的エッチバックのエッチング量で決まる幅だけ、側方に突き出た部分を持つことになる。この場合、実施の形態１，２と異なり、配線層３０４とコンタクトプラグ３１０がシリコン窒化膜３０５を挟んで対向する部分が生じる。
【００５５】但し、図３Ａ（ｃ）の等方的エッチバックの工程で、ＣＤＥの条件を配線層３０４が同時にエッチングされるように設定することもできる。この場合には、シリコン窒化膜３０５からなるキャップ層の断面形状は、“Ｔ”字型、或いは“一”字型となる。この様にすると、配線層３０４とコンタクトプラグ３１０がシリコン窒化膜３０５を挟んで対向する部分がなくなり、寄生容量低減にとって好ましい。
【００５６】［実施の形態４］次に、この発明を具体的にＣＯＢ型ＤＲＡＭに適用した実施の形態を説明する。図４（ａ）（ｂ）はこの実施の形態４により形成されるＤＲＡＭセルアレイ領域の模式的なレイアウトと、その一つの素子形成領域４０１に沿ったＡ−Ａ′断面である。シリコン基板５０１の素子分離絶縁膜５０２を形成することにより、図４（ａ）に示すようなパターンの素子形成領域４０１が配列形成される。各素子形成領域４０１に、通常の工程に従って、図４（ｂ）に示すように、ゲート電極４０４、ソース，ドレイン拡散層４０２，４０３をも持つＭＯＳトランジスタＭＱが形成される。ゲート電極４０４は、ワード線ＷＬとして一方向に連続的に配設される。
【００５７】ＭＯＳトランジスタＭＱが形成された基板上に層間絶縁膜５０３が形成され、これに拡散層４０２にコンタクトするビット線（ＢＬ）５１１が埋め込み形成される。層間絶縁膜５０３にはまた、拡散層４０３にコンタクトするように、ビット線５１１と自己整合されたコンタクトプラグ５１５が埋め込み形成される。そして、層間絶縁膜５０３上に更に層間絶縁膜５１６が堆積され、この層間絶縁膜５１６に、コンタクトプラグ５１５に接続される端子電極（蓄積ノード）を持つキャパシタＭＣが形成されることになる。」
　
（３−２−２）対比・判断
　平成１８年１月２３日付けで補正された請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
　
（ａ）刊行物発明は、半導体基板１にＤＲＡＭを製造しているから、「基板を提供するステップ」を当然に備えているものである。
（ｂ）刊行物発明の「半導体基板１をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ) 法で研磨して溝の内部のみに残すことにより、半導体基板（ウエハ）１の主面に素子分離溝２を形成するステップ」は、ドライエッチングで溝を形成して、素子分離溝２を形成するステップであることから、パターニングによって素子分離溝を形成することは明らかであり、素子分離溝２を形成するということは、その他の領域である素子形成領域を区画、形成することに他ならないから、刊行物発明の上記ステップは、補正発明の「パターニングによって前記基板に複数のアクティブ領域を形成するステップ」に相当する。
（ｃ）刊行物発明の「半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップ」は、半導体基板１上に、ワード線を形成する点で、補正発明の「前記基板上に、スペースによって互いに分離された」「ワード線を形成するステップ」に相当している。
（ｄ）刊行物発明の「酸化シリコン膜１０」及び「窒化シリコン膜９」は、補正発明の「第１絶縁層」及び「絶縁材」に相当するから、刊行物発明の「半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積するステップ」は、補正発明の「第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップ」に相当する。
（ｅ）刊行物発明の「プラグ１８」及び「プラグ２１」は、それぞれビット線ＢＬ、下部電極２５に接触するものであることは明らかであるから、補正発明の「ビット線接触」及び「ノード接触」にそれぞれ相当する。
（ｆ）刊行物１の「【００２２】次に、図４に示すように、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成した後、コンタクトホール１３、１４の内部に多結晶シリコン膜からなるプラグ１５を形成する。プラグ１５は、例えばコンタクトホール１３、１４の内部を含む酸化シリコン膜１１上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してコンタクトホール１３、１４の内部のみに残すことにより形成する。　【００２３】次に、図５に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いて酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。」「【００２５】次に、図６に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いて酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成した後、スルーホール２０の内部にプラグ２１を形成する。プラグ２１は、例えばスルーホール２０の内部を含む酸化シリコン膜１９上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１９の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してスルーホール２０の内部のみに残すことにより形成する。」との記載及び図４ないし６から、半導体基板１に形成された「ｎ型半導体領域７」に、「コンタクトホール１３」、「コンタクトホール１４」の内部に形成される「プラグ１５」を介して、それぞれビット線ＢＬに接続される「プラグ１８」及びキャパシタの下部電極が接続される「プラグ２１」が接続されることは明らかである。したがって、刊行物発明の「コンタクトホール１３」は、「プラグ１８」を形成するために設けられた接触開口部であるという点で、補正発明の「ビット線接触を形成するための」「第１」「接触開口部」に相当し、刊行物発明の「コンタクトホール１４」は、「プラグ２１」を形成するために設けられた接触開口部であるという点で、補正発明の「ノード接触を形成するための」「第２」「接触開口部」に相当する。
　そして、刊行物発明の「コンタクトホール１３」、「コンタクトホール１４」は、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングして形成するから、刊行物発明の「フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップ」は、補正発明の「ビット線接触を形成するための第１」「接触開口部と、」「ノード接触を形成するための第２」「接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、」「フォトレジスト・パターンを形成し、エッチングマスクとして前記」「フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」に相当する。
（ｇ）刊行物発明の「プラグ１５」は、上記（ｆ）に示したとおり、補正発明の「ビット線接触を形成するための」「第１」「接触開口部」及び「ノード接触を形成するための」「第２」「接触開口部」のそれぞれに相当する、「コンタクトホール１３」、「コンタクトホール１４」の内部に形成されるから、補正発明の「第１」「接触」、「第２」「接触」に相当する。また、刊行物発明の「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」は、補正発明の「第１導電材」に相当する。
　したがって、刊行物発明の「コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップ」は、補正発明の「第１」「接触及び第２」「接触を形成するために、前記第１」「接触開口部及び第２」「接触開口部のそれぞれに、第１導電材を堆積させるステップ」に相当する。
（ｈ）刊行物発明の「酸化シリコン膜１６」は、図５から、「ゲート電極６（ワード線）」の上に形成されていることは明らかであるから、補正発明の「第２絶縁層」に相当する。
　したがって、刊行物発明の「酸化シリコン膜１１及びプラグ１５の上部に酸化シリコン膜１６を堆積するステップ」は、補正発明の「前記ワード線上に第２絶縁層を形成するステップ」に相当する。
（ｉ）刊行物発明の「スルーホール１７」には、刊行物１の「【００２３】次に、図５に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いて酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。」との記載から、「スルーホール１７」の内部に「プラグ１８」が形成されるものである。そして、上記（ｅ）のとおり、「プラグ１８」は、補正発明の「ビット線接触」に相当するから、刊行物発明の「酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成するステップ」は、補正発明の「ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップ」に相当する。
（ｊ）刊行物発明の「Ｔｉ膜、ＴｉＮ膜およびＷ膜」は、補正発明の「第２導電材」に相当するから、上記（ｅ）を勘案すると、刊行物発明の「Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップ」は、補正発明の「ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１」「接触を介して、前記基板に電気的に接続されるようにするステップ」に相当する。
（ｋ）刊行物発明の「酸化シリコン膜１９」は、補正発明の「誘電体層」に相当するから、刊行物発明の「酸化シリコン膜１６及びビット線ＢＬの上部に酸化シリコン膜１９を形成するステップ」は、補正発明の「前記第２絶縁層上に誘電体層を形成するステップ」に相当する。
（ｌ）刊行物１の図６から、補正発明の「誘電体層」及び「第２絶縁層」にそれぞれ相当する「酸化シリコン膜１９」及び「酸化シリコン膜１６」に、「プラグ１５」に達する「スルーホール２０」を形成し、「スルーホール２０」の内部に「プラグ２１」が形成されていることは明らかであるから、刊行物発明の「酸化膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップ」は、補正発明の「ノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップ」に相当する。
（ｍ）刊行物発明の「スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップ」は、「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」が、「第４導電材」に相当するから、上記（ｆ）及び（ｇ）を勘案すると、補正発明の「ノード接触を形成するために、前記第２」「接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」に相当する。
（ｎ）刊行物発明は、「ＤＲＡＭの製造方法」であるが、キャパシタの製造工程を含むものであるから、「ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法」を開示していることは明らかである。
　
　したがって、補正発明と刊行物発明とは、
「ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法であって、
　基板を提供するステップと、
　パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
　前記基板上に、スペースによって互いに分離されたワード線を形成するステップと、
　第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
　ビット線接触を形成するための第１接触開口部と、ノード接触を形成するための第２接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、フォトレジスト・パターンを形成し、エッチングマスクとしてフォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップと、
　第１接触および第２接触を形成するために、前記第１接触開口部および前記第２接触開口部のそれぞれに、第１導電材を堆積させるステップと、
　前記ワード線上に第２絶縁層を形成するステップと、
　ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップと、
　ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１接触を介して、前記基板に電気的に接続されるようにするステップと、
　前記第２絶縁層上に誘電体層を形成するステップと、
　ノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、
　ノード接触を形成するために、前記第２接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法。」
である点で一致し、以下の点で相違する。
　
相違点１
　補正発明は、「前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップ」を備えているのに対して、刊行物発明は、「半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップ」を備えているものの、複数のワード線が、スペースによって互いに分離され、平行であることが明らかでない点。
　
相違点２
　補正発明は、「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、不連続なＴ型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記Ｔ型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」を備えているのに対して、刊行物発明は、「フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップ」を備えているものの、補正発明の「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部」、「前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部」に対応する「コンタクトホール１３、１４」が自己整合で形成されることが明らかでなく、また、「コンタクトホール１３、１４」を形成するためのフォトレジストパターンの形状が明らかでない点。
　
相違点３
　補正発明は、「第１自己整合接触および第２自己整合接触を形成するために、前記第１自己整合接触開口部および前記第２自己整合接触開口部のそれぞれに、第１導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップ」を備えているものの、「第１自己整合接触」及び「第２自己整合接触」並びに「第１自己整合接触開口部」及び「第２自己整合接触開口部」に対応する「プラグ１５」並びに「コンタクトホール１３」及び「コンタクトホール１４」が、自己整合で形成されることが明らかでない点。
　
相違点４
　補正発明は、「ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１自己整合接触を介して、前記基板に電気的に接続されるようにするステップ」を備えているのに対して、刊行物発明は、「Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップ」を備えているものの、「第１自己整合接触」に対応する「プラグ１５」が自己整合で形成されることが明らかでない点。
　
相違点５
　補正発明は、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと」を備えているのに対して、刊行物発明は、「ビット線ＢＬを形成するステップ」を備えているものの、補正発明のようなステップを備えていない点。
　
相違点６
　補正発明は、「前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップ」及び「ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップ」及び「スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップ」を備えているものの、「スルーホール２０」が、「第１導電材」に相当する「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」と自己整合するものであることが明らかでなく、「コンタクトホール１４」が自己整合により形成することも明らかでない点。
　
　以下、各相違点について検討する。
相違点１について
　ＤＲＡＭにおいて、複数のワード線をスペースによって互いに分離し、平行に形成することは、通常行われていることであって、刊行物発明においても、複数のワード線をスペースによって互いに分離し、平行に形成することは自明であるから、実質的な相違点とは認められない。仮に、実質的な相違点になるとしても、当業者が適宜なし得た程度のものである。
　
相違点２について
　刊行物発明の「コンタクトホール１３、１４」は、「半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積し、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチング」することにより形成しており、ゲート電極６（ワード線）の間隔から窒化シリコン膜の厚みを除いた幅のコンタクトホールが形成できるから、刊行物発明の「コンタクトホール１３、１４」は、自己整合的に形成されることは明らかである。したがって、刊行物発明の「コンタクトホール１３、１４」は、自己整合的に形成されるから、補正発明の「第１自己整合接触開口部」、「第２自己整合接触開口部」に相当するものであり、実質的な相違点とはならない。
　なお、仮に、自己整合接触開口部が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線に絶縁層２１６を形成し、フォトレジストパターンをマスクに絶縁層２１６をエッチングすることにより、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、例えば、特開平９−３２１０２４号公報（「【００１６】【発明の実施の形態】以下、この発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の一形態にかかる、フロロカーボン系ガスを用いたＲＩＥによって、ＤＲＡＭにおけるビット線コンタクトなどのコンタクトホールを形成する際の工程を示すものである。　【００１７】たとえば同図（ａ）に示すように、シリコン基板１１の表面にゲート絶縁膜１２を介して多結晶シリコン膜からなるゲート電極１３を形成し、その表面および側壁をシリコン窒化膜１４で被覆した後、上記ゲート電極１３をマスクとする拡散を行ってソース・ドレイン領域となる拡散層１５を形成する。　【００１８】そして、上記シリコン窒化膜１４の上層に層間絶縁膜としてのシリコン酸化膜１６を形成した後、レジストパターン１７をマスクとしてエッチング処理（ＲＩＥ）を行う。　【００１９】たとえば、ここでのＲＩＥは、まず、水素（Ｃ−Ｈ）結合を持たないＣ4Ｆ8ガスとＡｒガスとの混合ガス（第１の処理ガス）の流量を５／２０５sccmとし、圧力を４０ｍTorr、ＲＦ．出力を８５０Ｗとする条件の元で行われる。　【００２０】そして、シリコン窒化膜１４がエッチング停止層（下地ストッパ）として用いられて、シリコン酸化膜１６のエッチングが行われる。また、上記条件の元でエッチングが行われ、さらに、下地のシリコン窒化膜１４の表面がプラズマ中にさらされた後もしくは短時間エッチングされた後においては、たとえば同図（ｂ）に示すように、Ｃ−Ｈ結合を有するＣＨＦ3ガスとＣＯガスとの混合ガス（第２の処理ガス）の流量を４５／１５５sccmとし、圧力を４０ｍTorr、ＲＦ．出力を８００Ｗとする条件に切り換えられてエッチングが行われる。　【００２１】この切り換えのタイミングは、たとえば、上記シリコン窒化膜１４の表面がプラズマ中にさらされることによって減少するＣＯの変化を、発光分光法などによってエンドポイントとしてモニタすることで、比較的に正確に検知できる。　【００２２】こうして、エッチングの途中で条件を切り換えることにより、たとえば同図（ｃ）に示すように、高選択性をもってシリコン酸化膜１６がパターニングされる、つまり、下地のシリコン窒化膜１４の削れ量（エッチングレート）を抑制しつつ、上記ゲート電極１３に対して自己整合的にコンタクトホール１８を形成できる。」）及び特開平１１−１６３２９５号公報（「【００２３】図１を参照すれば、まず素子分離領域１１０が形成されている半導体基板１００上にシリコン酸化膜でなったゲート絶縁膜（図示せず）を形成する。次に前記ゲート絶縁膜が形成された基板の全面に不純物がドーピングされた多結晶シリコンよりなったゲート導電層を形成する。続いて、前記ゲート導電層上にシリコン窒化膜よりなったキャッピング層を��成する。そして前記ゲート絶縁膜が露出されるように前記キャッピング層及びゲート導電層を順次にパターニングして前記ゲート絶縁膜上にキャッピング層パターン１２５及びゲート電極１２０よりなったゲートパターン１２８を形成する。引続き、前記ゲートパターン１２８らが形成された基板全面にシリコン窒化膜を蒸着して、前記キャッピング層パターン１２５をハードマスクとして利用してエッチバック工程を進行することによってゲートパターン１２８の側壁にスペーサ１３０を形成する。続いて、前記スペーサ１３０が形成された結果物全面に所定厚さの絶縁膜１４０、例えば酸化膜を形成する。　【００２４】次に、ダイレクトコンタクト（direct contact、以下ＤＣと言う）を形成するために絶縁膜１４０上に感光膜を塗布してパターニングし感光膜パターン１５０を形成する。ここで、ＤＣを形成する工程段階からＢＣの一部（この時形成されたＢＣ（図２の２１３）を以下では便宜上、下部ＢＣと言う）が同時に形成されるようにフォトマスク（図示せず）を準備して写真蝕刻工程を進行し、後続されるＢＣ形成工程から既に形成された前記下部ＢＣ上にＢＣの他の部分（この時形成されたＢＣ（図５の５１３）を以下では便宜上、上部ＢＣと言う）を形成する２段階のＢＣ形成方法を使用してＢＣ形成工程を完了する。　【００２５】図１のようにＤＣと下部ＢＣが同時に形成されるように絶縁膜１４０上に形成された感光膜パターン１５０を蝕刻マスクとして利用して半導体基板１００が露出される時まで絶縁膜１４０の蝕刻を進行する。絶縁膜１４０の蝕刻は自己整列コンタクト工程を利用することが望ましい。すなわち、ゲートパターン１２８の側壁に形成されたスペーサ１３０でコンタクト部分をあらかじめ限定した後、酸化膜と同じ絶縁膜１４０と窒化膜であるスペーサ１３０間の高い選択比を利用して絶縁膜１４０の蝕刻を進行する。この際、窒化膜で形成された前記キャッピング層パターン１２５も酸化膜で形成された絶縁膜１４０について高い蝕刻選択比を示すので、前記スペーサ１３０と共に自己整列コンタクト形成工程時蝕刻阻止膜として用いられる。」）にも記載されているように、コンタクトホールをそのような製造方法により形成することは従来周知の技術にすぎないものであるから、刊行物発明において、当該従来周知の技術を採用することは当業者が容易になし得たものである。
　また、刊行物発明では、コンタクトホール１３、１４を形成するためのフォトレジスト膜の形状について明らかではないが、刊行物２には、ビット線とソース・ドレイン領域を接続するためのビット線プラグ電極が凸部を有することから、このような凸部を有するパターンを形成するために、刊行物２の図１８、１９、２１、２２には、ビット線プラグ電極を形成するＢＬプラグコンタクト領域ＢＰ及び蓄積電荷プラグ電極を形成するＳＮプラグコンタクト領域を形成する際のレジストパターンの形状として、Ｔ型のレジストパターンを用いることが示されている。
　さらに、刊行物発明は、キャパシタがビット線よりも上に配置される、いわゆるＣＯＢ型ＤＲＡＭであり、ワード線とビット線の平面レイアウトについて明らかでないものの、ワード線とビット線を交差する方向にそれぞれ形成することは通常行われていることである。
　そして、刊行物発明では、コンタクトホール１５の平面形状について特に明らかでないものの、刊行物２（図１０（ｂ）、図１１（ｂ）、図１２（ｂ）を参照）には、ビット線をワード線に交差する方向に形成するために、１つのレイアウトとして、ワード線方向にビット線コンタクトとなるプラグを引き出す手法があることが開示されているから、刊行物発明において、ＣＯＢ型ＤＲＡＭのワード線とビット線を交差する方向に形成するために、ビット線ＢＬが接続されるプラグ１５を凸部を有する形状とする際、刊行物２に記載された、Ｔ型のレジストパターンを採用することは、当業者が容易になし得たものである。
　したがって、刊行物発明において、補正発明の如く、「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、不連続なＴ型アイランド・フォトレジスト・パターンを形成し、エッチングマスクとして前記Ｔ型アイランド・フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」を備えるものとすることは当業者が容易になし得たものである。
　
相違点３及び相違点４について
　上記「相違点２について」における検討のとおり、刊行物発明の「コンタクトホール１３」及び「コンタクトホール１４」は、自己整合的に形成されていることは明らかである。また、刊行物１には、「【００２２】次に、図４に示すように、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成した後、コンタクトホール１３、１４の内部に多結晶シリコン膜からなるプラグ１５を形成する。プラグ１５は、例えばコンタクトホール１３、１４の内部を含む酸化シリコン膜１１上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してコンタクトホール１３、１４の内部のみに残すことにより形成する。」と記載されているように、「プラグ１５」は、「コンタクトホール１３」及び「コンタクトホール１４」の内部にのみ多結晶シリコン膜を残すように形成されているから、必然的に自己整合的に形成されたものである。
　したがって、相違点３及び相違点４は、実質的なものではない。
　なお、仮に、相違点３及び相違点４が実質的なものであって、「自己整合接触開口部」が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線に絶縁層２１６を形成し、フォトレジストパターンをマスクに絶縁層２１６をエッチングすることにより、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、上記「相違点２について」における検討のとおり、そのような意味での「自己整合接触開口部」は、従来周知の技術にすぎないから、刊行物発明の「プラグ１５」並びに「コンタクトホール１３」及び「コンタクトホール１４」に対して従来周知の技術を採用することにより、補正発明の如く「第１自己整合接触」及び「第２自己整合接触」並び「第１自己整合接触開口部」及び「第２自己整合接触開口部」とすることは、当業者が容易になし得たものである。
　
相違点５及び相違点６について
　刊行物３の【００４６】ないし【００５１】の記載から、層間絶縁膜３０２に配線溝３０３をパターン形成する工程と、配線溝３０３の途中の深さまで配線層３０４を埋め込み形成する工程と、層間絶縁膜を等方性エッチングによりエッチングすることで埋め込まれた配線層３０４の上端部の側方を開放する工程と、シリコン窒化膜３０５を堆積し、層間絶縁膜３０２をストッパとしてＣＭＰ処理を行って、シリコン窒化膜３０５を配線層３０４の上部に平坦に埋め込む工程と、フォトレジスト３０７にコンタクト孔用開孔３０８を形成し、シリコン窒化膜を殆どエッチングしない条件でＲＩＥにより層間絶縁膜３０２をエッチングして、自己整合的にコンタクト孔３０９を開ける工程と、コンタクト孔３０９内にコンタクトプラグ３１０を埋め込む工程を行うことで配線層及びコンタクトプラグを形成する方法が開示されている。そして、【００５２】には、「この実施の形態３においても、コンタクトプラグ３１０は、基板３０１に形成されたＭＯＳトランジスタ等の端子層を、層間絶縁膜３０２上に形成される素子や配線に接続するための接続導体として用いられる。具体的にＣＯＢ型ＤＲＡＭに適用した場合には、埋め込み配線層３０４がビット線として、またコンタクトプラグ３１０は、層間絶縁膜３０２上に積層されるキャパシタの端子電極（蓄積ノード）を基板３０１に形成されたＭＯＳトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。」と記載されているから、ＣＯＢ型ＤＲＡＭにおいて、ビット線及びキャパシタの端子電極（蓄積ノード）の形成方法に対して適用できることも示している。
　そして、刊行物発明のＤＲＡＭも、キャパシタがビット線上に配置されるＣＯＢ型ＤＲＡＭであることは明らかであり、ワード線とビット線を交差する方向の具体的な態様として、直交する方向を採用することは当業者が適宜選択しうる設計的事項にすぎず、上記「相違点２について」において検討したとおり、ビット線をワード線に交差する方向に形成するために、１つのレイアウトとして、ワード線方向にビット線コンタクトとなるプラグを引き出す手法があることは従来周知の技術であるから、刊行物発明において、ビット線の具体的なレイアウト及びその製造方法として、ワード線に直交する方向に形成することを適用しつつ、ビット線及び下部電極に接続されるプラグ２１を形成する方法として、刊行物３に記載された方法を採用することは、当業者が容易になし得たものである。
　そして、上記「相違点２について」における検討を勘案すると、刊行物発明において、補正発明の如く、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、　前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、　ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」を備えるようにすることは当業者が容易になし得たものである。
　
　したがって、補正発明は、刊行物１ないし３に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。
　　
（３−３）むすび
　よって、補正発明を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１８年１月２３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２６に係る発明は、平成１６年１０月１２日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２６に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製
造方法であって、
　基板を提供するステップと、
　パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
　前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップと、
　第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
　前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記第１絶縁層をパターニングするステップと、
　第１自己整合接触および第２自己整合接触を形成するために、前記第１自己整合接触開口部および前記第２自己整合接触開口部のそれぞれに、第１導電材を堆積させるステップと、
　前記ワード線上に第２絶縁層を形成するステップと、
　ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップと、
　ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１自己整合接触を介して、前記基板に電気的に接続されるようにするステップと、
　前記第２絶縁層上に誘電体層を形成するステップと、
　前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、
　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、
　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、
　前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、
　ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法。」
　
４．刊行物記載の発明
　刊行物１には、上記「２．（３−２−１）刊行物に記載された発明」の「刊行物１．」及び「刊行物３．」に記載されるとおりの事項が記載され、刊行物１には、以下の発明が記載されている。
「ＤＲＡＭの製造方法であって、
　半導体基板１を提供するステップと、
　半導体基板１をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ) 法で研磨して溝の内部のみに残すことにより、半導体基板（ウエハ）１の主面に素子分離溝２を形成するステップと、
　半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップと、
　ゲート電極６（ワード線）の両側の半導体基板にｎ型半導体領域７（ソース、ドレイン）を形成するステップと、
　半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積するステップと、
　フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップと、
　コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップと、
　酸化シリコン膜１１及びプラグ１５の上部に酸化シリコン膜１６を堆積するステップと、
　酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成するステップと、
　Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップと、
　プラグ１８の上にビット線ＢＬを形成するステップと、
　酸化シリコン膜１６及びビット線ＢＬの上部に酸化シリコン膜１９を形成するステップと、
　酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップと、
　スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップとからなるＤＲＡＭの製造方法。」
　
５．対比・判断
　本願発明と刊行物発明とを対比検討する。
（ａ）刊行物発明は、半導体基板１にＤＲＡＭを製造しているから、「基板を提供するステップ」を当然に備えているものである。
（ｂ）刊行物発明の「半導体基板１をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ) 法で研磨して溝の内部のみに残すことにより、半導体基板（ウエハ）１の主面に素子分離溝２を形成するステップ」は、ドライエッチングで溝を形成して、素子分離溝２を形成するステップであることから、パターニングによって素子分離溝を形成することは明らかであり、素子分離溝２を形成するということは、その他の領域である素子形成領域を区画、形成することに他ならないから、刊行物発明の上記ステップは、本願発明の「パターニングによって前記基板に複数のアクティブ領域を形成するステップ」に相当する。
（ｃ）刊行物発明の「半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップ」は、半導体基板１上に、ワード線を形成する点で、本願発明の「前記基板上に、スペースによって互いに分離された」「ワード線を形成するステップ」に相当している。
（ｄ）刊行物発明の「酸化シリコン膜１０」及び「窒化シリコン膜９」は、本願発明の「第１絶縁層」及び「絶縁材」に相当するから、刊行物発明の「半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積するステップ」は、本願発明の「第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップ」に相当する。
（ｅ）刊行物発明の「プラグ１８」及び「プラグ２１」は、それぞれビット線ＢＬ、下部電極２５に接触するものであることは明らかであるから、本願発明の「ビット線接触」及び「ノード接触」にそれぞれ相当する。
（ｆ）刊行物１の「【００２２】次に、図４に示すように、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成した後、コンタクトホール１３、１４の内部に多結晶シリコン膜からなるプラグ１５を形成する。プラグ１５は、例えばコンタクトホール１３、１４の内部を含む酸化シリコン膜１１上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してコンタクトホール１３、１４の内部のみに残すことにより形成する。　【００２３】次に、図５に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いて酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。」「【００２５】次に、図６に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いて酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成した後、スルーホール２０の内部にプラグ２１を形成する。プラグ２１は、例えばスルーホール２０の内部を含む酸化シリコン膜１９上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１９の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してスルーホール２０の内部のみに残すことにより形成する。」との記載及び図４ないし６から、半導体基板１に形成された「ｎ型半導体領域７」に、「コンタクトホール１３」、「コンタクトホール１４」の内部に形成される「プラグ１５」を介して、それぞれビット線ＢＬに接続される「プラグ１８」及びキャパシタの下部電極が接続される「プラグ２１」が接続されることは明らかである。したがって、刊行物発明の「コンタクトホール１３」は、「プラグ１８」を形成するために設けられた接触開口部であるという点で、本願発明の「ビット線接触を形成するための」「第１」「接触開口部」に相当し、刊行物発明の「コンタクトホール１４」は、「プラグ２１」を形成するために設けられた接触開口部であるという点で、本願発明の「ノード接触を形成するための」「第２」「接触開口部」に相当する。
　そして、刊行物発明の「コンタクトホール１３」、「コンタクトホール１４」は、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングして形成するから、刊行物発明の「フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップ」は、本願発明の「ビット線接触を形成するための第１」「接触開口部と、」「ノード接触を形成するための第２」「接触開口部とを形成するために、前記ワード線および前記第１絶縁層上に、」「フォトレジスト・パターンを形成し、エッチングマスクとして前記」「フォトレジスト・パターンを使用して、スペースの前記第１絶縁層の一部分をエッチングして、前記基板の一部分を露出するステップ」に相当する。
（ｇ）刊行物発明の「プラグ１５」は、上記（ｆ）に示したとおり、本願発明の「ビット線接触を形成するための」「第１」「接触開口部」及び「ノード接触を形成するための」「第２」「接触開口部」のそれぞれに相当する、「コンタクトホール１３」、「コンタクトホール１４」の内部に形成されるから、本願発明の「第１」「接触」、「第２」「接触」に相当する。また、刊行物発明の「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」は、本願発明の「第１導電材」に相当する。
　したがって、刊行物発明の「コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップ」は、本願発明の「第１」「接触及び第２」「接触を形成するために、前記第１」「接触開口部及び第２」「接触開口部のそれぞれに、第１導電材を堆積させるステップ」に相当する。
（ｈ）刊行物発明の「酸化シリコン膜１６」は、図５から、「ゲート電極６（ワード線）」の上に形成されていることは明らかであるから、本願発明の「第２絶縁層」に相当する。
　したがって、刊行物発明の「酸化シリコン膜１１及びプラグ１５の上部に酸化シリコン膜１６を堆積するステップ」は、本願発明の「前記ワード線上に第２絶縁層を形成するステップ」に相当する。
（ｉ）刊行物発明の「スルーホール１７」には、刊行物１の「【００２３】次に、図５に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いて酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。」との記載から、「スルーホール１７」の内部に「プラグ１８」が形成されるものである。そして、上記（ｅ）のとおり、「プラグ１８」は、本願発明の「ビット線接触」に相当するから、刊行物発明の「酸化シリコン膜１６をドライエッチングしてコンタクトホール１３の上部にスルーホール１７を形成するステップ」は、本願発明の「ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップ」に相当する。
（ｊ）刊行物発明の「Ｔｉ膜、ＴｉＮ膜およびＷ膜」は、本願発明の「第２導電材」に相当するから、上記（ｅ）を勘案すると、刊行物発明の「Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップ」は、本願発明の「ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１」「接触を介して、前記基板に電気的に接続されるようにするステップ」に相当する。
（ｋ）刊行物発明の「酸化シリコン膜１９」は、本願発明の「誘電体層」に相当するから、刊行物発明の「酸化シリコン膜１６及びビット線ＢＬの上部に酸化シリコン膜１９を形成するステップ」は、本願発明の「前記第２絶縁層上に誘電体層を形成するステップ」に相当する。
（ｌ）刊行物１の図６から、本願発明の「誘電体層」及び「第２絶縁層」にそれぞれ相当する「酸化シリコン膜１９」及び「酸化シリコン膜１６」に、「プラグ１５」に達する「スルーホール２０」を形成し、「スルーホール２０」の内部に「プラグ２１」が形成されていることは明らかであるから、刊行物発明の「酸化膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップ」は、本願発明の「ノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップ」に相当する。
（ｍ）刊行物発明の「スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップ」は、「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」が、「第４導電材」に相当するから、上記（ｆ）及び（ｇ）を勘案すると、本願発明の「ノード接触を形成するために、前記第２」「接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」に相当する。
（ｎ）刊行物発明は、「ＤＲＡＭの製造方法」であるが、キャパシタの製造工程を含むものであるから、「ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法」を開示していることは明らかである。
　
　したがって、本願発明と刊行物発明とは、
　「ダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法であって、
　基板を提供するステップと、
　パターニングによって前記基板に複数のアクティブ領域を形成するステップと、
　前記基板上に、スペースによって互いに分離されたワード線を形成するステップと、
　第１絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、
　ビット線接触を形成するための第１接触開口部と、ノード接触を形成するための第２接触開口部とを形成するために、前記第１絶縁層をパターニングするステップと、
　第１接触および第２接触を形成するために、前記第１接触開口部および前記第２接触開口部のそれぞれに、第１導電材を堆積させるステップと、
　前記ワード線上に第２絶縁層を形成するステップと、
　ビット線接触開口部を形成するために、前記第２絶縁層をパターニングするステップと、
　ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１接触を介して、前記基板に電気的に接続されるようにするステップと、
　前記第２絶縁層上に誘電体層を形成するステップと、
　ノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、
　ノード接触を形成するために、前記第２接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ（DRAM）キャパシタの製造方法。」
である点で一致し、以下の点で相違する。
　
相違点１
　本願発明は、「前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップ」を備えているのに対して、刊行物発明は、「半導体基板１をウェット酸化してゲート酸化膜５を形成し、ゲート酸化膜５の上部にゲート電極６（ワード線）を形成するステップ」を備えているものの、複数のワード線が、スペースによって互いに分離され、平行であることが明らかでない点。
　
相違点２
　本願発明は、「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記第１絶縁層をパターニングするステップ」を備えているのに対して、刊行物発明は、「フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成するステップ」を備えているものの、本願発明の「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部」、「前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部」に対応する「コンタクトホール１３、１４」が自己整合で形成されることが明らかでない点。
　
相違点３
　本願発明は、「第１自己整合接触および第２自己整合接触を形成するために、前記第１自己整合接触開口部および前記第２自己整合接触開口部のそれぞれに、第１導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「コンタクトホール１３、１４の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ１５を形成するステップ」を備えているものの、「第１自己整合接触」及び「第２自己整合接触」並びに「第１自己整合接触開口部」及び「第２自己整合接触開口部」に対応する「プラグ１５」並びに「コンタクトホール１３」及び「コンタクトホール１４」が、自己整合で形成されることが明らかでない点。
　
相違点４
　本願発明は、「ビット線接触を形成するために、前記ビット線接触開口部に第２導電材を堆積させて、前記ビット線接触が、前記第１自己整合接触を介して、前記基板に電気的に接続されるようにするステップ」を備えているのに対して、刊行物発明は、「Ｔｉ膜、ＴｉＮ膜およびＷ膜を堆積した後に酸化シリコン膜１６の上部のこれらの膜を除去することにより、スルーホール１７の内部に、プラグ１５と接続したプラグ１８を形成するステップ」を備えているものの、「第１自己整合接触」に対応する「プラグ１５」が自己整合で形成されることが明らかでない点。
　
相違点５
　本願発明は、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと」を備えているのに対して、刊行物発明は、「ビット線ＢＬを形成するステップ」を備えているものの、本願発明のようなステップを備えていない点。
　
相違点６
　本願発明は、「前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップ」及び「ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」を備えているのに対して、刊行物発明は、「酸化シリコン膜１９をドライエッチングしてコンタクトホール１４の上部にスルーホール２０を形成するステップ」及び「スルーホール２０の内部に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜からなるプラグ２１を形成するステップ」を備えているものの、「スルーホール２０」が、「第１導電材」に相当する「Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜」と自己整合するものであることが明らかでなく、「コンタクトホール１４」が自己整合により形成することも明らかでない点。
　
　以下、相違点について検討する。
相違点１について
　ＤＲＡＭにおいて、複数のワード線をスペースによって互いに分離し、平行に形成することは、通常行われていることであって、刊行物発明においても、複数のワード線をスペースによって互いに分離し、平行に形成することは自明であるから、実質的な相違点とは認められない。仮に、実質的な相違点になるとしても、当業者が適宜なし得た程度のものである。
　
相違点２について
　刊行物発明の「コンタクトホール１３、１４」は、「半導体基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０をＣＭＰ法で研磨してその表面を平坦化した後、その上部にＣＶＤ法で酸化シリコン膜１１を堆積し、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチング」することにより形成しており、ゲート電極６（ワード線）の間隔から窒化シリコン膜の厚みを除いた幅のコンタクトホールが形成できるから、刊行物発明の「コンタクトホール１３、１４」は、自己整合的に形成されることは明らかである。したがって、刊行物発明の「コンタクトホール１３、１４」は、自己整合的に形成されるから、補正発明の「第１自己整合接触開口部」、「第２自己整合接触開口部」に相当するものであり、実質的な相違点とはならない。
　なお、仮に、自己整合接触開口部が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線に絶縁層２１６を形成し、フォトレジストパターンをマスクに絶縁層２１６をエッチングすることにより、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、例えば、特開平９−３２１０２４号公報（「【００１６】【発明の実施の形態】以下、この発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の一形態にかかる、フロロカーボン系ガスを用いたＲＩＥによって、ＤＲＡＭにおけるビット線コンタクトなどのコンタクトホールを形成する際の工程を示すものである。　【００１７】たとえば同図（ａ）に示すように、シリコン基板１１の表面にゲート絶縁膜１２を介して多結晶シリコン膜からなるゲート電極１３を形成し、その表面および側壁をシリコン窒化膜１４で被覆した後、上記ゲート電極１３をマスクとする拡散を行ってソース・ドレイン領域となる拡散層１５を形成する。　【００１８】そして、上記シリコン窒化膜１４の上層に層間絶縁膜としてのシリコン酸化膜１６を形成した後、レジストパターン１７をマスクとしてエッチング処理（ＲＩＥ）を行う。　【００１９】たとえば、ここでのＲＩＥは、まず、水素（Ｃ−Ｈ）結合を持たないＣ4Ｆ8ガスとＡｒガスとの混合ガス（第１の処理ガス）の流量を５／２０５sccmとし、圧力を４０ｍTorr、ＲＦ．出力を８５０Ｗとする条件の元で行われる。　【００２０】そして、シリコン窒化膜１４がエッチング停止層（下地ストッパ）として用いられて、シリコン酸化膜１６のエッチングが行われる。また、上記条件の元でエッチングが行われ、さらに、下地のシリコン窒化膜１４の表面がプラズマ中にさらされた後もしくは短時間エッチングされた後においては、たとえば同図（ｂ）に示すように、Ｃ−Ｈ結合を有するＣＨＦ3ガスとＣＯガスとの混合ガス（第２の処理ガス）の流量を４５／１５５sccmとし、圧力を４０ｍTorr、ＲＦ．出力を８００Ｗとする条件に切り換えられてエッチングが行われる。　【００２１】この切り換えのタイミングは、たとえば、上記シリコン窒化膜１４の表面がプラズマ中にさらされることによって減少するＣＯの変化を、発光分光法などによってエンドポイントとしてモニタすることで、比較的に正確に検知できる。　【００２２】こうして、エッチングの途中で条件を切り換えることにより、たとえば同図（ｃ）に示すように、高選択性をもってシリコン酸化膜１６がパターニングされる、つまり、下地のシリコン窒化膜１４の削れ量（エッチングレート）を抑制しつつ、上記ゲート電極１３に対して自己整合的にコンタクトホール１８を形成できる。」）及び特開平１１−１６３２９５号公報（「【００２３】図１を参照すれば、まず素子分離領域１１０が形成されている半導体基板１００上にシリコン酸化膜でなったゲート絶縁膜（図示せず）を形成する。次に前記ゲート絶縁膜が形成された基板の全面に不純物がドーピングされた多結晶シリコンよりなったゲート導電層を形成する。続いて、前記ゲート導電層上にシリコン窒化膜よりなったキャッピング層を��成する。そして前記ゲート絶縁膜が露出されるように前記キャッピング層及びゲート導電層を順次にパターニングして前記ゲート絶縁膜上にキャッピング層パターン１２５及びゲート電極１２０よりなったゲートパターン１２８を形成する。引続き、前記ゲートパターン１２８らが形成された基板全面にシリコン窒化膜を蒸着して、前記キャッピング層パターン１２５をハードマスクとして利用してエッチバック工程を進行することによってゲートパターン１２８の側壁にスペーサ１３０を形成する。続いて、前記スペーサ１３０が形成された結果物全面に所定厚さの絶縁膜１４０、例えば酸化膜を形成する。　【００２４】次に、ダイレクトコンタクト（direct contact、以下ＤＣと言う）を形成するために絶縁膜１４０上に感光膜を塗布してパターニングし感光膜パターン１５０を形成する。ここで、ＤＣを形成する工程段階からＢＣの一部（この時形成されたＢＣ（図２の２１３）を以下では便宜上、下部ＢＣと言う）が同時に形成されるようにフォトマスク（図示せず）を準備して写真蝕刻工程を進行し、後続されるＢＣ形成工程から既に形成された前記下部ＢＣ上にＢＣの他の部分（この時形成されたＢＣ（図５の５１３）を以下では便宜上、上部ＢＣと言う）を形成する２段階のＢＣ形成方法を使用してＢＣ形成工程を完了する。　【００２５】図１のようにＤＣと下部ＢＣが同時に形成されるように絶縁膜１４０上に形成された感光膜パターン１５０を蝕刻マスクとして利用して半導体基板１００が露出される時まで絶縁膜１４０の蝕刻を進行する。絶縁膜１４０の蝕刻は自己整列コンタクト工程を利用することが望ましい。すなわち、ゲートパターン１２８の側壁に形成されたスペーサ１３０でコンタクト部分をあらかじめ限定した後、酸化膜と同じ絶縁膜１４０と窒化膜であるスペーサ１３０間の高い選択比を利用して絶縁膜１４０の蝕刻を進行する。この際、窒化膜で形成された前記キャッピング層パターン１２５も酸化膜で形成された絶縁膜１４０について高い蝕刻選択比を示すので、前記スペーサ１３０と共に自己整列コンタクト形成工程時蝕刻阻止膜として用いられる。」）にも記載されているように、コンタクトホールをそのような製造方法により形成することは従来周知の技術にすぎないものであるから、刊行物発明において、当該従来周知の技術を採用することは当業者が容易になし得たものである。
　したがって、刊行物発明において、本願発明の如く、「前記基板と自己整合するビット線接触を形成するための第１自己整合接触開口部と、前記基板と自己整合するノード接触を形成するための第２自己整合接触開口部とを形成するために、前記第１絶縁層をパターニングするステップ」を備えるものとすることは当業者が容易になし得たものである。
　　
相違点３及び相違点４について
　上記「相違点２について」における検討のとおり、刊行物発明の「コンタクトホール１３」及び「コンタクトホール１４」は、自己整合的に形成されていることは明らかである。また、刊行物１には、「【００２２】次に、図４に示すように、フォトレジスト膜をマスクにしてｎ型半導体領域７（ソース、ドレイン）の上部の酸化シリコン膜１１、１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１３、１４を形成した後、コンタクトホール１３、１４の内部に多結晶シリコン膜からなるプラグ１５を形成する。プラグ１５は、例えばコンタクトホール１３、１４の内部を含む酸化シリコン膜１１上に、Ｐ（リン）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）で除去してコンタクトホール１３、１４の内部のみに残すことにより形成する。」と記載されているように、「プラグ１５」は、「コンタクトホール１３」及び「コンタクトホール１４」の内部にのみ多結晶シリコン膜を残すように形成されているから、必然的に自己整合的に形成されたものである。
　したがって、相違点３及び相違点４は、実質的なものではない。
　なお、仮に、相違点３及び相違点４が実質的なものであって、「自己整合接触開口部」が、本願明細書の【発明の実施の形態】で開示されているように、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線に絶縁層２１６を形成し、フォトレジストパターンをマスクに絶縁層２１６をエッチングすることにより、絶縁層２１０及び硬材でできたスペーサで覆った状態のワード線の間隔に一致した幅に形成された開口部を意味するとしても、上記「相違点２について」における検討のとおり、そのような意味での「自己整合接触開口部」は、従来周知の技術にすぎないから、刊行物発明の「プラグ１５」並びに「コンタクトホール１３」及び「コンタクトホール１４」に対して従来周知の技術を採用することにより、本願発明の如く「第１自己整合接触」及び「第２自己整合接触」並び「第１自己整合接触開口部」及び「第２自己整合接触開口部」とすることは、当業者が容易になし得たものである。
　
相違点５及び相違点６について
　刊行物３の【００４６】ないし【００５１】の記載から、層間絶縁膜３０２に配線溝３０３をパターン形成する工程と、配線溝３０３の途中の深さまで配線層３０４を埋め込み形成する工程と、層間絶縁膜を等方性エッチングによりエッチングすることで埋め込まれた配線層３０４の上端部の側方を開放する工程と、シリコン窒化膜３０５を堆積し、層間絶縁膜３０２をストッパとしてＣＭＰ処理を行って、シリコン窒化膜３０５を配線層３０４の上部に平坦に埋め込む工程と、フォトレジスト３０７にコンタクト孔用開孔３０８を形成し、シリコン窒化膜を殆どエッチングしない条件でＲＩＥにより層間絶縁膜３０２をエッチングして、自己整合的にコンタクト孔３０９を開ける工程と、コンタクト孔３０９内にコンタクトプラグ３１０を埋め込む工程を行うことで配線層及びコンタクトプラグを形成する方法が開示されている。そして、【００５２】には、「この実施の形態３においても、コンタクトプラグ３１０は、基板３０１に形成されたＭＯＳトランジスタ等の端子層を、層間絶縁膜３０２上に形成される素子や配線に接続するための接続導体として用いられる。具体的にＣＯＢ型ＤＲＡＭに適用した場合には、埋め込み配線層３０４がビット線として、またコンタクトプラグ３１０は、層間絶縁膜３０２上に積層されるキャパシタの端子電極（蓄積ノード）を基板３０１に形成されたＭＯＳトランジスタのソース又はドレイン拡散層に接続する接続導体として用いられる。但し、接続導体としてではなく、配線であってもよい。」と記載されているから、ＣＯＢ型ＤＲＡＭにおいて、ビット線及びキャパシタの端子電極（蓄積ノード）の形成方法に対して適用できることが示されている。また、刊行物３の図４には、ビット線とワード線を交差する方向にそれぞれ形成することも示されている。
　そして、刊行物発明のＤＲＡＭも、キャパシタがビット線上に配置されるＣＯＢ型ＤＲＡＭであることは明らかであり、ワード線とビット線を交差する方向の具体的な態様として、直交する方向を採用することは当業者が適宜選択しうる設計的事項にすぎないから、刊行物発明において、ビット線及び下部電極に接続されるプラグ２１の具体的なレイアウト及びその製造方法として、ワード線に交差する方向として直交する方向に形成することを採用しつつ、刊行物３に記載された方法を採用することは、当業者が容易になし得たものである。
　よって、上記「相違点２について」における検討を勘案すると、刊行物発明において、本願発明の如く、「前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、　複数のビット線を形成するために、前記溝に第３導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第１自己整合接触に電気的に接続されるようにするステップと、　前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、　前記第１導電材と自己整合するノード接触開口部を形成するために、前記誘電体層と前記第２絶縁層をパターニングするステップと、　ノード接触を形成するために、前記第２自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、第４導電材を堆積させるステップ」を備えるようにすることは当業者が容易になし得たものである。
　
　したがって、本願発明は、刊行物１及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし２６に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。