【事件の表示】
　平成１０年特許願第１５２９５０号「不揮発性メモリ装置及びその記入方法」拒絶査定不服審判事件〔平成１０年１２月２２日出願公開、特開平１０−３４０５８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年６月２日（パリ条約による優先権主張１９９７年６月２日、大韓民国）の出願であって、平成１８年９月１５日付けで拒絶査定がなされ、これに対し、同年１２月２５日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし４に係る発明は、平成１８年６月１３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　ワードラインと、前記ワードライン各々に対応するセル電極ラインと、前記ワードラインと交差するように配列されたビットラインと、その各々がスイッチングトランジスタと強誘電体キャパシタとを含み、前記強誘電体キャパシタの１つの電極が前記スイッチングトランジスタを介して対応するビットラインに接続され、前記強誘電体キャパシタの他の電極が対応するセル電極ラインに接続され、前記スイッチングトランジスタの制御電極が対応するワードラインに接続されるメモリセルを含んだメモリセルアレーと、
　前記アレーのワードラインのうち１つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号とを発生する手段と、
　前記セル電極ラインのうち、前記選択されたワードラインに対応する１つを駆動させるための駆動信号を発生する手段と、
　前記選択信号に応じて前記駆動信号を前記選択されたワードラインに対応したセル電極ラインに伝達するための手段と、
　前記非選択されたワードライン上の非選択信号に応じて前記非選択されたワードラインに対応するセル電極ラインが周辺信号によってブースティングされることを防止する手段と、を含むものであって、
　前記ブースティング防止手段は、
　ワードライン上の選択信号、又は非選択信号を反転させるための反転手段と、
　前記反転手段の出力によってスイッチオンされる際、非選択されるワードラインに該当するセル電極ラインを接地させるためのスイッチ手段とを含むことを特徴とする不揮発性メモリ装置。」
　
３．刊行物に記載された発明
　刊行物１：特開平８−２８７６９４号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平８−２８７６９４号公報（拒絶理由通知における引用文献２。以下、「刊行物１」という。）には、図２、図４とともに以下の事項が記載されている。
　
「【００１０】
【実施例】図２を参照して、強誘電性ランダム・アクセス・メモリ（ＦＲＡＭ（登録商標））メモリ装置１０を示す。メモリ装置１０は、その直接関連ある部分においては、そのメモリ装置１０のメモリ・サイズと寸法とを定義する多数のコラム及びローを有するマトリックス状に配列された複数の２Ｔ／２Ｃ型セル１４0〜１４nを含むメモリ・アレー１２を有する。アレー１２は、また、セル１４の間に置かれた多数のダミー・セル１６0〜１６n（これに関しては、図３を参照して、後に詳細に説明する）と、メモリ装置１０のセンス増幅器２２とを含むが、相補的なビット線への電気的な接続は有していない。アレー１２のアドレス指定は、示されている多数のコラム・デコーダ１８及びワード線デコーダ２０によって、従来の態様で達成される。センス増幅器２２は、コラム・デコーダ１８と同様に、種々のビット線（ｂｉｔ０，ｂｉｔ０＼，ｂｉｔ１，ｂｉｔ１＼，・・・，ｂｉｔｎ，ｂｉｔｎ＼）に結合されている。ビット線は、アレー１２に対するデータ線であり、メモリ・セル１４からのデータはアクセスの間に現れる。示されているように、２Ｔ／２Ｃセル構造を用いており、各セル１４に対して、真（ｂｉｔ）及び相補的な（ｂｉｔ＼）線がある。ワード線デコーダ２０は、示されているように、ダミー・ワード線（ＤＷＬ）とダミー・プレート線（ＤＰＬ）との上のダミー・セル１６0〜１６nにだけでなく、種々のワード線（ＷＬ0〜ＷＬm）とプレート線（ＰＬ0・・・ＰＬm）との上のアレー１２に結合されている。ダミー・ワード線の信号ＤＷＬとダミー・プレート線の信号ＤＰＬとが、すべてのアクセス・サイクルを付勢して、制御論理５０（これに関しては、以下で詳説する）にタイミング情報を提供し、本当の選択されたワード及びプレート線信号をそれぞれ模倣（ミミック）する。
【００１１】ワード線デコーダ２０は、入力として信号ａとａ＼とを有するＯＲゲート３０を有する。ＯＲゲート３０の出力は、ダミー・セル１６0〜１６nへの入力としてダミー・ワード線ＤＷＬに印加されると共に、一方の入力としてＡＮＤゲート３２に印加される。ＡＮＤゲート３２への更なる入力は、後に更に詳細に説明するが、ｐｌｃｌｋ線８２上に与えられる。ワード線デコーダ２０は、更に、入力として、信号ａ，ｂ，ｃと、相補的な信号ａ＼，ｂ＼，ｃ＼（及び、その種々の順列）とを有する多数の入力ＡＮＤゲート３４0〜３４mを含み、アレー１２の種々のセル１４0〜１４nの適切なワード線を選択する。信号ａ，ｂ，ｃと、相補的な信号ａ＼，ｂ＼，ｃ＼とは、ワード線デコーダ２０に与えられて一意的なワード線ＷＬ0〜ＷＬmを復号する第１段の復号されたアドレス信号であり、ただ１つのワード線が任意の与えられたメモリ・アクセスに対してアクティブになる。種々のＡＮＤゲート３４0〜３４mの出力は、種々のワード線信号ＷＬ0〜ＷＬmを形成し、一方の入力として、後に更に詳細に説明するｐｌｃｌｋ信号を付加的な入力として有する一連のＡＮＤゲート３６0〜３６mに与えられる。種々のＡＮＤゲート３６0〜３６mの出力は、アレー１２の種々のセル１４0〜１４nへの入力に対するプレート線信号ＰＬ0〜ＰＬmを形成する。プレート線信号ＰＬ0〜ＰＬmの中のただ１つが、メモリ・アクセスの間にアクティブになる。
【００１２】上述したように、コラム・デコーダ１８は、アレー１２の種々のビット線に結合されており、双方向バス４０によって、シフト・レジスタ３８に双方向的に結合される。シフト・レジスタ３８は、１つのシリアルな入力／出力（Ｉ／Ｏ）入力を、Ｉ／Ｏ線４２によってシフト・レジスタ３８の入力に戻されて結合されたメモリ装置１０に、提供する。双方向バス４０は、コラム・デコーダ１８とシフト・レジスタ３８との間に、コラム・アドレス信号を相互接続する。バス４４は、シフト・レジスタ３８を、アドレス・バス４８によってワード線デコーダ２０とコラム・デコーダ１８とに結合されアレー１２の特定のセル１４0〜１４nにアクセスするアドレス・レジスタ４６に、結合する。バス４４は、また、シフト・レジスタ３８を、入力としてメモリ装置１０への１つの外部クロック入力（ＣＬＫ）を有する制御論理５０に、結合する。
【００１３】制御論理５０は、その出力において、多数の制御信号を提供して、メモリ装置１０を動作的に制御する。チップ・イネーブル・バー（ｃｅｂ）、プレート・ハイ・バー（ｐｌｔｈｉｂ）、及びコラム・イネーブル（ｃｏｌｅｎ）信号が、それぞれ、線５６、５８、６０上を、示されているように、プレート・パルシング論理５２に印加される。同様の態様で、プリ書込み・イネーブル（ｐｒｅｗｅｎ）、ビット線プリチャージ（ｂｌｐｃ）、及びプレート線３（ｐｌ３）信号が、線６２、６４、６６上を、多重プレート・パルシング（ｍｐｐ）論理５４に印加される。ｍｐｐ論理５４は、新たなプレート線３（ｎｅｗｐｌ３）信号を、線６８上で、示されているように、制御論理５０に提供する。ｍｐｐ論理５４は、また、エクストラ・プレート・クロック・バー（ｘｐｌｃｌｋｂ）信号を、線７８上を、示されているように、ＮＡＮＤゲート８０に入力として印加する。
【００１４】プレート・パルシング論理５２は、入力として、それぞれ線５８、６０上の、ｐｌｔｈｉｂ及びｃｏｌｅｎ信号を有するＯＲゲート７０を含む。ｐｌｔｈｉｂ信号は、アクティブ・ローであり、プレート線が、通常のプレート・パルシング動作の間に、いつ（ｄｐｌ信号を介して）最初にハイ・レベルにいつ達するかを指示する。それは、ｐｌｃｌｋ信号をロー・レベルに戻すのに用いられる。ｃｏｌｅｎ信号は、ビット線が完全な電位にラッチされるまで、通常はローである。いったんこれが生じると、ｃｏｌｅｎ信号は、ハイになり、多重プレート・パルシングが用いられない場合にはプレート線に対する最後のパルスである第２の時間の間だけ、ｐｌｃｌｋ信号をハイに強制する。ｃｅｂ信号は、他方の入力としてＯＲゲート７０の出力を有するＮＡＮＤゲート７４への一方の入力のために、インバータ７２に印加される。ｃｅｂ信号は、通常はハイであり、ローになって、メモリ・アクセスの開始を指示する。アクセスが完了すると、アレー１２は、プリチャージされる準備ができ、ｃｅｂは、ハイ状態に戻る。ＮＡＮＤゲート７４の出力は、線７６上に、ＮＡＮＤゲート８０への他方の入力として供給される。ＮＡＮＤゲート８０は、その出力として、線８２上の信号ｐｌｃｌｋをワード線デコーダ２０の種々のＡＮＤゲート３２、３６0〜３６mへの入力のために有する。」
　
「【００１７】次に図４を参照すると、図２のメモリ・アレー１２の一部を形成する従来の２Ｔ／２Ｃ型のメモリ・セル１４が示されている。従来の２Ｔ／２Ｃ型のセル１４においては、トランジスタと強誘電性コンデンサとの相補的な対が用いられる。セル１４の各部分は、１つの端子がビット線（ＢＬ）又は（ＢＬ＼）に接続され別の端子が強誘電性コンデンサ１０４、１０６のそれぞれ一方の端子に接続されたパス・トランジスタ１００、１０２を有する。それぞれのパス・トランジスタ１００、１０２のゲート端子は、示されているように、ワード線（ＷＬ）に接続されている。示されているようにコンデンサＣA及びＣBを有する強誘電性コンデンサ１０４、１０６の他方の端子は、プレート線（ＰＬ）に接続されている。
【００１８】１Ｔ／１Ｃメモリ・セルにおいては、例えば、セル構造は、１つの強誘電性コンデンサ（例えば、コンデンサ１０２）に結合されたただ１つのパス・トランジスタ（例えば、トランジスタ１００）を用いる標準的なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のものと類似しており、相違は、第３のアクティブ線がコンデンサ・プレートにある点である。示されているような２Ｔ／２Ｃの差動セル構造の代わりに、１つのビット線がトランジスタの１つの端子に結合され、ワード線が、示されているように、再び、ゲート端子に結合されている。１Ｔ／１Ｃセルの内容を読み出す際には、コンデンサは分極され、移動された電荷は基準のセル又は他の固定されたレベルと比較され、この比較の結果が、論理１と論理０とのどちらがセルの中に記憶されていたかを決定する。
【００１９】図４の２Ｔ／２Ｃセル１４の図解は、図５と共に本発明の回路及び方法の動作を理解するのに有用であるが、本発明の原理は１トランジスタ／１コンデンサ（１Ｔ／１Ｃ）型の強誘電性メモリ装置にも同様に適用可能であり、また、２Ｔ／１Ｃ、又は、任意の可能な数のトランジスタとコンデンサとの組合せ（例えば、１２Ｔ／４Ｃ）を有する更に複雑なセルにも適用可能である。」
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「ワード線（ＷＬ0〜ＷＬm）と、プレート線（ＰＬ0・・・ＰＬm）と、ビット線（ｂｉｔ０，ｂｉｔ０＼，ｂｉｔ１，ｂｉｔ１＼，・・・，ｂｉｔｎ，ｂｉｔｎ＼）と、パス・トランジスタ１００、１０２と、強誘電性コンデンサ１０４、１０６からなるメモリ・セル１４を含んだメモリ・アレー１２と、
　第１段の複号されたアドレス信号である信号ａ，ｂ，ｃと相補的な信号ａ＼，ｂ＼，ｃ＼が入力されるＡＮＤゲート３４0〜３４mと、
　ｐｌｃｌｋ信号を出力するＮＡＮＤゲート８０と、
　前記ＡＮＤゲート３４0〜３４mの出力と前記ｐｌｃｌｋ信号が入力され、出力が前記プレート線（ＰＬ0・・・ＰＬm）に接続されたＡＮＤゲート３６0〜３６mと、
を含む強誘電性ランダム・アクセス・メモリメモリ装置１０。」
　
　刊行物２：米国特許第５２５０８５５号
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に米国内において頒布された米国特許第５２５０８５５号（拒絶理由通知における引用文献５。以下、「刊行物２」という。）には、図３、図４とともに以下の事項が記載されている。
　
「図3は、入力ロジック信号用A1の高速送信パスをもつ、改良されたN-入力ANDゲートのブロック図である。マスタトランスミッションゲート30は入力信号A1が入力された入力ポート31と、出力信号Zが生成された出力ポート32を備えている。マスタスイッチ33は、出力ポート32と並列に接続されたN-1個の出力34の１セットと、電源V0と並列に接続されたN-1個の入力35の１セットと、N-1個の負論理制御入力36の１セットとを備えており、それぞれのセットのそれぞれの要素に対して、N-1個の入力ロジック信号A2,...,ANの１セットの個別に関連づけられたものが入力されている。論理0は電圧V0によって表わされる。これらの負論理制御入力のそれぞれは、マスタトランスミッションゲートのN-1個の制御入力37に個別に関連づけられたものに関連する制御入力にも接続されている。この実施例では、マスタスイッチ33は、それぞれが、入力35、出力34および負論理制御入力36を１つずつ備えたN-1個のスイッチ38からなり、また、マスタトランスミッションゲートは、入力ポート31と出力ポート32の間で直列に接続されたN-1個のトランスミッションゲート39からなる。
　図4は、スイッチ38、およびk番目の入力ロジック信号Akに各々応答するトランスミッションゲート39のCMOS実施例である。基準電圧V1およびV0の間で直列接続されたnチャネルトランジスタ41およびpチャネルトランジスタ42からなるインバータは、スイッチ38の負論理入力を生成する。このインバータの出力は、nチャネルトランジスタ43のゲートに入力される。したがって、スイッチ38は要素41〜43の組合せからなる。
　トランスミッションゲート39は、nチャネルトランジスタ41および44、pチャネルトランジスタ42および45からなる。上に示されるように、pチャネルトランジスタは論理レベル1信号を送信するのに有効である。また、nチャネルトランジスタは論理レベル0信号を送信するのに有効である。Akがロウの場合、トランジスタ44および45は両方とも不導通であるから、このトランスミッションゲートが不導通状態である。Akがハイの場合、トランジスタ44および45は両方とも導通しているから、有効伝送チャネルは、このトランスミッションゲートの入力47へ論理レベル0と論理レベル1の入力信号の両方を供給する。その結果、論理0状態がnチャネルトランジスタによって伝送され、論理1状態がpチャネルトランジスタによって伝送されるという一般的なCMOS規則によって、Akがハイの場合に、両方の伝送チャネルが並列に有効になり、このトランスミッションゲート39は、入力が論理0信号か論理1信号かにかかわらず、トランスミッションゲート39の入力47に入力された入力信号を出力46に効果的に伝送する。」（第３欄第５６行ないし第４欄第３６行の訳文）
　
４．対比
　本願発明と刊行物発明とを対比する。
　
（ａ）刊行物発明の「ワード線（ＷＬ0〜ＷＬm）」は、本願発明の「ワードライン」に相当する。
　刊行物１の図２の記載から明らかなようにワード線（ＷＬ0〜ＷＬm）とプレート線（ＰＬ0・・・ＰＬm）はそれぞれ対になって平行に設けられている。したがって、刊行物発明の「プレート線（ＰＬ0・・・ＰＬm）」は、本願発明の「前記ワードライン各々に対応するセル電極ライン」に相当する。
　刊行物１の図４の記載から明らかなように「ビット線（ＢＬ）又は（ＢＬ＼）」は、「ワード線（ＷＬ）」と交差するように設けられている。そして、００１７段落に「次に図４を参照すると、図２のメモリ・アレー１２の一部を形成する従来の２Ｔ／２Ｃ型のメモリ・セル１４が示されている。」と記載されていることから、刊行物１の図２においても、「ビット線（ｂｉｔ０，ｂｉｔ０＼，ｂｉｔ１，ｂｉｔ１＼，・・・，ｂｉｔｎ，ｂｉｔｎ＼）」が、「ワード線（ＷＬ0〜ＷＬm）」と交差するように配列されていることは自明である。したがって、刊行物発明の「ビット線（ｂｉｔ０，ｂｉｔ０＼，ｂｉｔ１，ｂｉｔ１＼，・・・，ｂｉｔｎ，ｂｉｔｎ＼）」は、本願発明の「前記ワードラインと交差するように配列されたビットライン」に相当する。
　００１７段落には、「セル１４の各部分は、１つの端子がビット線（ＢＬ）又は（ＢＬ＼）に接続され別の端子が強誘電性コンデンサ１０４、１０６のそれぞれ一方の端子に接続されたパス・トランジスタ１００、１０２を有する。それぞれのパス・トランジスタ１００、１０２のゲート端子は、示されているように、ワード線（ＷＬ）に接続されている。示されているようにコンデンサＣA及びＣBを有する強誘電性コンデンサ１０４、１０６の他方の端子は、プレート線（ＰＬ）に接続されている。」と記載されている。したがって、刊行物発明の「パス・トランジスタ１００、１０２と、強誘電性コンデンサ１０４、１０６からなるメモリ・セル１４」は、本願発明の「その各々がスイッチングトランジスタと強誘電体キャパシタとを含み、前記強誘電体キャパシタの１つの電極が前記スイッチングトランジスタを介して対応するビットラインに接続され、前記強誘電体キャパシタの他の電極が対応するセル電極ラインに接続され、前記スイッチングトランジスタの制御電極が対応するワードラインに接続されるメモリセル」に相当する。
　また、刊行物発明の「メモリ・アレー１２」は、本願発明の「メモリセルアレー」に相当する。
　
（ｂ）００１１段落に「ワード線デコーダ２０は、更に、入力として、信号ａ，ｂ，ｃと、相補的な信号ａ＼，ｂ＼，ｃ＼（及び、その種々の順列）とを有する多数の入力ＡＮＤゲート３４0〜３４mを含み、アレー１２の種々のセル１４0〜１４nの適切なワード線を選択する。信号ａ，ｂ，ｃと、相補的な信号ａ＼，ｂ＼，ｃ＼とは、ワード線デコーダ２０に与えられて一意的なワード線ＷＬ0〜ＷＬmを復号する第１段の復号されたアドレス信号であり、ただ１つのワード線が任意の与えられたメモリ・アクセスに対してアクティブになる。種々のＡＮＤゲート３４0〜３４mの出力は、種々のワード線信号ＷＬ0〜ＷＬmを形成し、」と記載されている。
　ここで、「ＡＮＤゲート３４0〜３４m」は、「ただ１つのワード線が任意の与えられたメモリ・アクセスに対してアクティブ」にすることにより、選択信号を供給していると解される。したがって、「ただ１つのワード線」以外のワード線について、「ＡＮＤゲート３４0〜３４m」は、アクティブではない非選択信号を供給するものであることは自明である。
　したがって、刊行物発明の「ＡＮＤゲート３４0〜３４m」は、本願発明の「前記アレーのワードラインのうち１つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号とを発生する手段」に相当する。
　
（ｃ）００１４段落に「ＮＡＮＤゲート８０は、その出力として、線８２上の信号ｐｌｃｌｋをワード線デコーダ２０の種々のＡＮＤゲート３２、３６0〜３６mへの入力のために有する。」と記載されるように、「ＮＡＮＤゲート８０」が信号ｐｌｃｌｋを発生している。
　そして、００１１段落に「種々のＡＮＤゲート３４0〜３４mの出力は、種々のワード線信号ＷＬ0〜ＷＬmを形成し、一方の入力として、後に更に詳細に説明するｐｌｃｌｋ信号を付加的な入力として有する一連のＡＮＤゲート３６0〜３６mに与えられる。種々のＡＮＤゲート３６0〜３６mの出力は、アレー１２の種々のセル１４0〜１４nへの入力に対するプレート線信号ＰＬ0〜ＰＬmを形成する。プレート線信号ＰＬ0〜ＰＬmの中のただ１つが、メモリ・アクセスの間にアクティブになる。」と記載されるように、「ｐｌｃｌｋ信号」は、ＡＮＤゲート３６0〜３６mに入力されることによって、「プレート線信号ＰＬ0〜ＰＬmの中のただ１つ」を駆動してアクティブにしている。
　したがって、刊行物発明の「ｐｌｃｌｋ信号を出力するＮＡＮＤゲート８０」は、本願発明の「前記セル電極ラインのうち、前記選択されたワードラインに対応する１つを駆動させるための駆動信号を発生する手段」に相当する。
　
（ｄ）００１１段落に「種々のＡＮＤゲート３４0〜３４mの出力は、種々のワード線信号ＷＬ0〜ＷＬmを形成し、一方の入力として、後に更に詳細に説明するｐｌｃｌｋ信号を付加的な入力として有する一連のＡＮＤゲート３６0〜３６mに与えられる。種々のＡＮＤゲート３６0〜３６mの出力は、アレー１２の種々のセル１４0〜１４nへの入力に対するプレート線信号ＰＬ0〜ＰＬmを形成する。プレート線信号ＰＬ0〜ＰＬmの中のただ１つが、メモリ・アクセスの間にアクティブになる。」と記載されている。
　ここで、２入力のＡＮＤゲートとは、一方の入力がＨレベルであり、かつ、他方の入力がＨレベルである場合にのみＨレベルを出力し、それ以外の場合はＬレベルを出力する回路であるから、ＡＮＤゲートの一方の入力が「ワード線ＷＬ」であり、他方の入力が「ｐｌｃｌｋ信号」であり、出力が「プレート線ＰＬ」であるときの入出力関係を整理すると以下のとおりである。
（イ）ワード線ＷＬがＬレベル、ｐｌｃｌｋ信号がＬレベルのとき、プレート線ＰＬはＬレベル
（ロ）ワード線ＷＬがＬレベル、ｐｌｃｌｋ信号がＨレベルのとき、プレート線ＰＬはＬレベル
（ハ）ワード線ＷＬがＨレベル、ｐｌｃｌｋ信号がＬレベルのとき、プレート線ＰＬはＬレベル
（ニ）ワード線ＷＬがＨレベル、ｐｌｃｌｋ信号がＨレベルのとき、プレート線ＰＬはＨレベル
　ここにおいて、ワード線ＷＬが選択状態を示すＨレベルである場合についてみると、（ハ）及び（ニ）からわかるように、ｐｌｃｌｋ信号がＬレベルのときはプレート線ＰＬもＬレベルとなり、ｐｌｃｌｋ信号がＨレベルの時はプレート線ＰＬもＨレベルとなっている。このように、ｐｌｃｌｋ信号と同じレベルの信号がプレート線ＰＬから出力されていることから、ワード線ＷＬが選択状態であるときはｐｌｃｌｋ信号を選択されたワード線ＰＬに対応したプレート線ＰＬに伝達していると解される。したがって、刊行物発明の「ＡＮＤゲート３６0〜３６m」は、本願発明の「前記選択信号に応じて前記駆動信号を前記選択されたワードラインに対応したセル電極ラインに伝達するための手段」に相当する。
　そして、ワード線ＷＬが非選択状態を示すＬレベルである場合についてみると、（イ）及び（ロ）からわかるように、ｐｌｃｌｋ信号がＬレベルのときはプレート線ＰＬはＬレベルとなり、ｐｌｃｌｋ信号がＨレベルの時もプレート線ＰＬはＬレベルとなっている。このように、非選択状態にあるワード線ＷＬに対応するプレート線ＰＬは、ｐｌｃｌｋ信号のレベルにかかわらず常にＬレベルに固定されていることから、刊行物発明の「ＡＮＤゲート３６0〜３６m」が、ワード線ＷＬが非選択状態であるときにプレート線ＰＬがブースティングされることを防止する機能を有していることは明らかである。したがって、刊行物発明の「ＡＮＤゲート３６0〜３６m」は、本願発明の「前記非選択されたワードライン上の非選択信号に応じて前記非選択されたワードラインに対応するセル電極ラインが周辺信号によってブースティングされることを防止する手段」に相当する。
　
（ｅ）刊行物発明の「強誘電性ランダム・アクセス・メモリメモリ装置１０」は、本願発明に「不揮発性メモリ装置」に相当する。
　
　したがって、本願発明と刊行物発明は、
「ワードラインと、前記ワードライン各々に対応するセル電極ラインと、前記ワードラインと交差するように配列されたビットラインと、その各々がスイッチングトランジスタと強誘電体キャパシタとを含み、前記強誘電体キャパシタの１つの電極が前記スイッチングトランジスタを介して対応するビットラインに接続され、前記強誘電体キャパシタの他の電極が対応するセル電極ラインに接続され、前記スイッチングトランジスタの制御電極が対応するワードラインに接続されるメモリセルを含んだメモリセルアレーと、
　前記アレーのワードラインのうち１つを選択するための選択信号と非選択されたワードラインに供給するための非選択信号とを発生する手段と、
　前記セル電極ラインのうち、前記選択されたワードラインに対応する１つを駆動させるための駆動信号を発生する手段と、
　前記選択信号に応じて前記駆動信号を前記選択されたワードラインに対応したセル電極ラインに伝達するための手段と、
　前記非選択されたワードライン上の非選択信号に応じて前記非選択されたワードラインに対応するセル電極ラインが周辺信号によってブースティングされることを防止する手段とを含む不揮発性メモリ装置。」である点で一致し、以下の点で相違する。
　
［相違点］
　本願発明は、ブースティング防止手段が「ワードライン上の選択信号、又は非選択信号を反転させるための反転手段と、　前記反転手段の出力によってスイッチオンされる際、非選択されるワードラインに該当するセル電極ラインを接地させるためのスイッチ手段とを含む」のに対して、刊行物発明は、「ＡＮＤゲート３６0〜３６m」がそれらの手段を含むことが特定されていない点。
　
５．相違点の検討
　以下、相違点について検討する。
　
　一般に、ＡＮＤゲートをどのような回路で実現するかは、当業者が適宜選択し得る設計的事項であるから、刊行物発明において、「ＡＮＤゲート３６0〜３６m」を刊行物２の図４の回路で実現することは、当業者が容易に想到し得た事項である。
　ここで、刊行物発明の「ＡＮＤゲート３６0〜３６m」の具体的な回路構成として、刊行物２の図４の構成を採用した際の、本願発明との対応関係について検討する。刊行物２におけるＡＮＤゲートの一方の入力である「入力47」は、刊行物発明の「ｐｌｃｌｋ信号」に相当する本願発明の「駆動信号」に対応する。また、刊行物２におけるＡＮＤゲートのもう一方の入力である「入力Ak」は、刊行物発明の「ワード線ＷＬ」に相当する本願発明の「ワードライン」に対応する。そして、刊行物２におけるＡＮＤゲートの出力である「出力46」は、刊行物発明の「プレート線ＰＬ」に相当する本願発明の「セル電極ライン」に対応する。
　よって、刊行物２の「nチャネルトランジスタ44」は、「入力Ak」に応じて「入力47」を「出力46」に伝達しているから、本願発明の「前記選択信号に応じて前記駆動信号を前記選択されたワードラインに対応したセル電極ラインに伝達するための手段」に対応する。
　また、刊行物２の「nチャネルトランジスタ41およびpチャネルトランジスタ42からなるインバータ」は、「入力Ak」を反転させているから、本願発明の「ワードライン上の選択信号、又は非選択信号を反転させるための反転手段」に対応する。
　また、刊行物２の「nチャネルトランジスタ43」は、「nチャネルトランジスタ41およびpチャネルトランジスタ42からなるインバータ」の出力によってスイッチオンされる際、「出力46」をVssに接続しているから、本願発明の「前記反転手段の出力によってスイッチオンされる際、非選択されるワードラインに該当するセル電極ラインを接地させるためのスイッチ手段」に対応する。
　したがって、刊行物発明において、「ＡＮＤゲート３６0〜３６m」の具体的な回路構成として、刊行物２の図４に記載された構成を採用することは、刊行物発明において、本願発明の如く、「ワードライン上の選択信号、又は非選択信号を反転させるための反転手段と、　前記反転手段の出力によってスイッチオンされる際、非選択されるワードラインに該当するセル電極ラインを接地させるためのスイッチ手段とを含む」構成とすることに他ならない。
　以上のとおりであるから、刊行物発明において、本願発明の如く、「ワードライン上の選択信号、又は非選択信号を反転させるための反転手段と、　前記反転手段の出力によってスイッチオンされる際、非選択されるワードラインに該当するセル電極ラインを接地させるためのスイッチ手段とを含む」構成とすることは当業者が容易に想到し得た事項である。
　
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。