(57)【特許請求の範囲】
【請求項１】
複数の双方向入出力ポートと、
これ等双方向入出力ポートに対応して設けられ対応ポートと一対の送受信路とのインタフェースをなすインタフェースユニットと、
前記送信路の各々に対して夫々交差して配置され前記双方向入出力ポートに接続された複数の受信路、これ等送受信路の各交差部に設けられて送信路からの送信データを格納し受信路へ格納データを読出し自在とされたデータメモリ、これ等データメモリに対応して設けられ対応データメモリの状態を示すステータスレジスタを有するクロスバスイッチＬＳＩが複数個マトリックス状に配列され、同一行の各対応送信路同士が共通接続されまた同一列の各対応受信路同士が共通接続されてなるマトリックス回路と、
を含むクロスバスイッチであって、
前記データメモリに対応して設けられ前記ステータスレジスタの情報を格納自在なステータスミラーレジスタを含むことを特徴とするクロスバスイッチ。
【請求項２】
前記ステータスミラーレジスタは、前記インタフェースユニットによりアクセス自在であることを特徴とする請求項１記載のクロスバスイッチ。
【請求項３】
前記双方向入出力ポートの第一のポートから他の第二のポートへデータを転送するに際して、前記第二のポートに対応するインタフェースユニットが前記第一のポートに対応するインタフェースユニットに接続されたメモリのステータス情報を前記ステータスレジスタから読取り、この読取り情報を前記第二のポートに対応するインタフェースに接続されているステータスミラーレジスタに書込むようにしたことを特徴とする請求項２記載のクロスバスイッチ。
【請求項４】
前記第一のポートに対応するインタフェースユニットが前記第二のポートに対応するインタフェースに接続されているステータスミラーレジスタの内容を読取るようにしたことを特徴とする請求項３記載のクロスバスイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロスバスイッチに関し、特に通信ネットワークのスイッチングに使用されるクロスバスイッチに関するものである。
【０００２】
【従来の技術】
図８は従来のクロスバスイッチの構成図である。図８を参照すると、従来のクロスバスイッチは、１個のクロスバスイッチＬＳＩ  Ｘ１と、このクロスバスイッチＬＳＩの内部に送信データを格納するメモリＭと、このメモリに次のデータを送信できるか否かを示すステータスレジスタＴと、双方向の入出力ポート１〜４とクロスバスイッチＬＳＩとを接続するためのインタフェースユニットＩＵ１〜ＩＵ４とを有している。
【０００３】
クロスバスイッチＬＳＩ  Ｘ１の詳細を述べると、インタフェースユニットＩＵ１〜ＩＵ４の各々に対応して設けられている一対の送受信路が互いに直交して交差するように配置されており、これ等交差部の各々に送信データを格納するためのメモリＭが設けられており、これ等各メモリＭに夫々対応してステータスレジスタＴが設けられている。このステータスレジスタＴは対応するメモリＭの状態を保持するものである。
【０００４】
インタフェースユニットがクロスバスイッチＬＳＩにデータを送信するデータ送信路と、インタフェースユニットがクロスバスイッチＬＳＩからデータを受信するデータ受信路とは、共に単一方向の転送路である。データ送信路とデータ受信路とが互いに交わるポイントに、送信データを格納するメモリＭと、メモリのステータス情報を示すステータスレジスタＴが接続されている。
【０００５】
一つのポートから他のポートへデータを転送する場合、インタフェースユニットは転送先のポートに対応したメモリＭへデータを転送するために、メモリＭのステータス情報であるステータスレジスタＴを読取る必要がある。図８の構成では、クロスバスイッチＬＳＩはこのステータスレジスタＴの情報をデータ受信路から読取れる構成となっているので、インタフェースユニットは転送先のポートに対応したメモリＭのステータス情報を得ることができる。
【０００６】
【発明が解決しようとする課題】
ここで、図９に示すように、クロスバスイッチは複数のクロスバスイッチＬＳＩをマトリックス状に配列して構成されることが一般である。図９では、簡単化のために、４個のクロスバスイッチＬＳＩ  Ｘ１−１，Ｘ１−２，Ｘ２−１，Ｘ２−２を図示の様に２×２のマトリック配列とした場合を示している。この場合、双方向入出力ポート１〜８が設けられており、これ等各ポートとクロスバスイッチＬＳＩの各送受信路とがインタフェースユニットＩＵ１〜ＩＵ８を介して接続される構成である。
【０００７】
このような構成において、インタフェースユニットＩＵ１はクロスバスイッチＬＳＩＸ１−１，Ｘ１−２の中のステータス情報を読取ることが必要であるが、インタフェースユニットＩＵ１はクロスバスイッチＬＳＩＸ１−１の中のステータス情報を読取ることができても、クロスバスイッチＬＳＩＸ１−２の中のステータス情報を読取ることはできない。これは、インタフェースユニットＩＵ１の受信路がクロスバスイッチＬＳＩＸ１−２に接続されていないためである。
【０００８】
このように、従来の構成では、クロスバスイッチＬＳＩをマトリクス状に配置したとき、各インタフェースユニットがデータを書込むクロスバスイッチＬＳＩ内のメモリの全てのステータス情報を得ることができないという問題がある。
【０００９】
かかる問題点を解決する手法として、各インタフェースユニットが全てのクロスバスイッチＬＳＩのメモリステータス情報を読取りできる様に、接続線を増やせば良いが、接続線を増やすことは、クロスバスイッチＬＳＩのピンを増やすことに他ならない。しかしながら、クロスバスイッチＬＳＩは１ポートあたりのデータピンだけで６４ピンと非常に多くの入出力ピンを必要とするため、さらに出力ピンを増やすことは困難である。
【００１０】
本発明の目的は、新たにステータス情報用の出力ピンを増やすことなくクロスバスイッチＬＳＩのマトリクス配置を可能としたクロスバスイッチを提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、複数の双方向入出力ポートと、
これ等双方向入出力ポートに対応して設けられ対応ポートと一対の送受信路とのインタフェースをなすインタフェースユニットと、
前記送信路の各々に対して夫々交差して配置され前記双方向入出力ポートに接続された複数の受信路、これ等送受信路の各交差部に設けられて送信路からの送信データを格納し受信路へ格納データを読出し自在とされたデータメモリ、これ等データメモリに対応して設けられ対応データメモリの状態を示すステータスレジスタを有するクロスバスイッチＬＳＩが複数個マトリックス状に配列され、同一行の各対応送信路同士が共通接続されまた同一列の各対応受信路同士が共通接続されてなるマトリックス回路と、
を含むクロスバスイッチであって、
前記データメモリに対応して設けられ前記ステータスレジスタの情報を格納自在なステータスミラーレジスタを含むことを特徴とするクロスバスイッチが得られる。
【００１２】
そして、前記ステータスミラーレジスタは、前記インタフェースユニットによりアクセス自在であることを特徴としており、また前記双方向入出力ポートの第一のポートから他の第二のポートへデータを転送するに際して、前記第二のポートに対応するインタフェースユニットが前記第一のポートに対応するインタフェースユニットに接続されたメモリのステータス情報を前記ステータスレジスタから読取り、この読取り情報を前記第二のポートに対応するインタフェースに接続されているステータスミラーレジスタに書込むようにしたことを特徴としている。更に、前記第一のポートに対応するインタフェースユニットが前記第二のポートに対応するインタフェースに接続されているステータスミラーレジスタの内容を読取るようにしたことを特徴とする
本発明の作用を述べる。受信ポートのインタフェースユニットがメモリのステータス情報をステータスレジスタから読取り、それを送信ポートのインタフェースユニットに接続されているステータスミラーレジスタに書込み、そのステータスミラーレジスタの情報を送信ポートのインタフェースユニットが読取ることにより、新たに出力ピンを増やさずにマトリクス状に配置したクロスバスイッチＬＳＩの全てのメモリのステータス情報を得ることができる。
【００１３】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して詳細に説明する。図１は本発明の実施例のクロスバスイッチの構成図であり、図８，９と同等部分は同一符号にて示している。本実施例のクロスバスイッチは、４個のクロスバスイッチＬＳＩＸ１−１，Ｘ１−２，Ｘ２−１、Ｘ２−２と、これ等クロスバスイッチＬＳＩの内部に送信データを格納するメモリＭと、このメモリＭに次のデータを送信できるか否かを示すステータスレジスタＴと、予め指定されたステータスレジスタの情報を一旦格納するステータスミラーレジスタＲと、双方向の入出力ポート１〜８とクロスバスイッチＬＳＩとを接続するインタフェースユニットＩＵ１〜ＩＵ８とを有している。
【００１４】
これ等４個のクロスバスイッチＬＳＩは２×２のマトリクス状に配置されている。インタフェースユニットがクロスバスイッチＬＳＩにデータを送信するデータ送信路と、インタフェースユニットがクロスバスイッチＬＳＩからデータを受信するデータ受信路とは、共に単一方向の転送路である。データ送信路とデータ受信路とが交わるポイントの各々には、送信データを格納するメモリＭと、このメモリＭのステータス情報を示すステータスレジスタＴと、外部から指定された（インタフェースユニットから指定された）ステータスレジスタの情報を一旦格納するステータスミラーレジスタＲとが接続されている。
【００１５】
次に、本発明の動作について図面を参照して詳細に説明する。図２は図１に示した実施例の動作説明図である。図２を用いて、ポート１からポート８へデータを転送する場合について説明する。ポート１からポート８へデータを転送する場合、インタフェースユニットＩＵ１は、メモリＭ１−８へデータを転送するためにメモリＭ１−８のステータス情報であるステータスレジスタＴ１−８を読取る必要がある。しかし、インタフェースユニットＩＵ１はクロスバスイッチＬＳＩ２のステータスレジスタＴ１−８を直接読取ることができない。
【００１６】
そこで、インタフェースユニットＩＵ８がステータスレジスタＴ１−８を読取り、その情報をステータスミラーレジスタＲ８−１に書込む。ステータスレジスタＴ１−８の情報がステータスミラーレジスタＲ８−１に書込まれ、インタフェースユニットＩＵ１がステータスミラーレジスタＲ８−１を読取ることにより、インタフェースユニットＩＵ１はメモリＭ１−８のステータス情報を得ることができるのである。
【００１７】
同様に、ポート８からポート１へデータを転送する場合、インタフェースユニットＩＵ８はメモリＭ８−１へデータを転送するためにメモリＭ８−１のステータス情報であるステータスレジスタＴ８−１を読取る必要がある。しかし、インタフェースユニットＩＵ８はクロスバスイッチＬＳＩ３のステータスレジスタＴ８−１を直接読取ることができない。そこで、インタフェースユニットＩＵ１がステータスレジスタＴ８−１を読取り、その情報をステータスミラーレジスタＲ１−８に書込む。ステータスレジスタＴ８−１の情報がステータスミラーレジスタＲ１−８に書込まれ、インタフェースユニットＩＵ８がステータスミラーレジスタＲ１−８を読取ることにより、インタフェースユニットＩＵ８はメモリＭ８−１のステータス情報を得ることができるのである。
【００１８】
ここで、インタフェースユニットＩＵについて図３，４を参照しつつ説明する。インタフェースユニットＩＵがクロスバスイッチＬＳＩへデータを送信する場合、対応ポートから受信したデータを６４バイトに分割して、図３に示す様に、６４バイトずつクロスバスイッチＬＳＩへ送信する。６４バイトのデータとデータとの間で、ステータスレジスタ情報ＳＴとステータスミラーレジスタ情報ＳＲとを送信する。送信すべきデータがない場合には、ステータスレジスタ情報ＳＴとステータスミラーレジスタ情報ＳＲとを繰り返し送信する。
【００１９】
ステータスレジスタ情報ＳＴはその直後の６４バイトのデータをどのポートに転送するかという情報を含んでいる。ステータスレジスタ情報ＳＴの各構成ビットは転送ポート番号を夫々表しており、その値が“１”であるビットの転送先ポートに対応したメモリＭに６４バイトのデータを格納する。
【００２０】
インタフェースユニットＩＵがクロスバスイッチＬＳＩからデータを受信する場合、図４に示す様に、６４バイトのデータをクロスバスイッチＬＳＩから受信し、分割された６４バイトのデータを元のデータサイズに連結して対応ポートヘ送信する。６４バイトのデータとデータとの間で、ステータスレジスタ情報ＳＴとステータスミラーレジスタ情報ＳＲとを送信する。受信するデータがない場合には、ステータスレジスタ情報ＳＴとステータスミラーレジスタ情報ＳＲとを繰り返し受信する。
【００２１】
ステータスレジスタ情報ＳＴはメモリＭに６４バイトのデータが格納されているがどうかの情報であり、このステータスレジスタ情報ＳＴの各構成ビットは転送元ポート番号を夫々示しており、インタフェースユニットＩＵはステータスレジスタ情報ＳＴの中の値１”を検出すると、値“１”のビットの転送元ポートに対応したメモリＭに６４バイトのデータを送信する様にクロスバスイッチＬＳＩに命令し、クロスバスイッチＬＳＩから６４ビットのデータを受信することになる。
【００２２】
ステータスレジスタ情報ＳＴを受信したインタフェースユニットＩＵは、受信したステータスレジスタ情報ＳＴを、そのままのビット配列でステータスミラーレジスタ情報ＳＲに変換し、ステータスミラーレジスタ情報ＳＲとしてクロスバスイッチＬＳＩへ送信する。インタフェースユニットＩＵが受信したステータスミラーレジスタ情報ＳＲは、そのインタフェースユニットＩＵが送信するクロスバスイッチＬＳＩ内の各メモリＭに、データを送信できるかどうかの情報である。すなわち、ステータスミラーレジスタ情報ＳＲの各構成ビットの“１”の数を参照すれば、対応メモリＭに格納されているデータの総量が判定できるのからである。
【００２３】
図５は本発明の第２実施例を示す図であり、図１と同等部分は同一符号にて示しいている。図５に示す様に、２ｎ個のポートに対応したクロスバスイッチＬＳＩでの構成も可能である。図６は本発明の第３実施例を示す図であり、図１，５と同等部分は同一符号にて示している。図６に示す様に、ｍ個×ｎ個のマトリクス構成も可能である。また、図７に示す第４実施例の様に、ビットスライス方式を用いたクロスバスイッチＬＳＩでの構成も可能である。スライスするビット数Ｊは、１，２，４，８，１６ビットが可能である。
【００２４】
【発明の効果】
以上説明した様に、本発明によれば、ステータスレジスタの情報を一旦ステータスミラーレジスタに格納することによりデータを送信するインタフェースユニットが送信先メモリのステータス情報を得られるので、新たにステータス情報用の出力ピンを増やすことなく、クロスバスイッチＬＳＩのマトリクス配置を可能にするという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例のクロスバスイッチを示した構成図である。
【図２】本発明の第１実施例のクロスバスイッチの動作説明図である。
【図３】インタフェースユニットＩＵの送信データのタイムチャートである。
【図４】インタフェースユニットＩＵの受信データのタイムチャートである。
【図５】本発明の第２実施例のクロスバスイッチを示した構成図である。
【図６】本発明の第３実施例のクロスバスイッチを示した構成図である。
【図７】本発明の第４実施例のクロスバスイッチを示した構成図である。
【図８】従来のクロスバスイッチの一例を示した構成図である。
【図９】従来のクロスバスイッチの他の例を示した構成図である。
【符号の説明】
１〜８  ポート
ＩＵ１〜ＩＵ８  インタフェースユニット
Ｍ  メモリ
Ｒ  ステータスミラーレジスタ
Ｓ  ステータスレジスタ
Ｘ１−１〜Ｘ２−２  クロスバスイッチＬＳＩ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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