(57)【特許請求の範囲】
【請求項１】
１水平期間内にｏｄｄおよびｅｖｅｎの２水平ライン分の画素データが規則的に配列されたデータが入力される入力ポートと、この入力ポートに入力されたデータを保存するメモリ部とを備え、
前記メモリ部は、それぞれ１水平ライン分の入力データの保存容量を持つ第１、第２および第３のブロックで構成されており、
前記第１のブロックにｏｄｄ画素データおよびｅｖｅｎ画素データのうちの一方の入力データを１水平ライン分ごとに保存し、前記第２および第３のブロックに、他方の入力データを１水平ライン分ごとに交互に保存するとともに、前記第１、第２および第３のブロックから保存データを読み出してデータ配列を変換する配列変換手段を有し、
前記配列変換手段は、前記第１のブロックに対し、前記１水平期間ごとの第ｎ期間における前記一方の入力データを正方向から書き込んだ後、このデータを逆方向から読み出し、かつ前記第ｎ期間に続く第ｎ＋１期間における前記一方のデータを逆方向から書き込んだ後、このデータを正方向から読み出し、
前記第２のブロックに対し、前記第ｎ期間における前記他方の入力データを正方向に書き込んだ後、このデータを逆方向に読み出し、
前記第３のブロックに対し、前記第ｎ＋１期間における前記他方の入力データを正方向に書き込んだ後、このデータを逆方向に読み出すことを特徴とするデータ配列変換装置。
【請求項２】
前記配列変換手段は、前記第１、第２および第３のブロックに書き込まれたデータを、前記第１のブロックに書き込まれたデータ、前記第２のブロックに書き込まれたデータ、前記第１のブロックに書き込まれたデータ、前記第３のブロックに書き込まれたデータの順で読み出すことを特徴とする請求項１に記載のデータ配列変換装置。
【請求項３】
請求項１又は２に記載のデータ配列変換装置を２つ備えるとともにこれらデータ配列変換装置を同時に動作させ、
一方のデータ配列変換装置により、入力された画像データのうち輝度信号の配列変換を行い、他方のデータ配列変換装置により色差信号の配列変換を行うことを特徴とする画像処理システム。
【請求項４】
請求項３に記載の画像処理システムを備えたことを特徴とする画像入力装置。
【請求項５】
撮影対象物からの光束を反射する反射部材と、この反射部材により左右反転された像を撮像して画像データを出力する撮像手段とを有することを特徴とする請求項４に記載の画像入力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、書画等の撮影対象物を撮像してその撮影像を外部表示装置に表示可能とする画像入力装置等に好適なデータ配列変換装置に関するものである。
【０００２】
【従来の技術】
書画等の撮影対象物を撮像し、プロジェクタ等を用いてその撮影像を外部モニタやスクリーンに表示させる画像入力装置においては、撮像データにホワイトバランス、色補正等の画像処理を施した後、撮像データを輝度（Ｙ）信号および色差（ＵＶ）信号に分離する。
【０００３】
そして、分離されたＹ信号およびＵＶ信号のそれぞれについて、１水平（Ｈ）期間内にｏｄｄ，ｅｖｅｎの２水平ライン分の画素データが交互に点順次に配列されたデータを、解像度変換手段などの外部接続された表示装置の画角に適合させる手段に受け渡すために、ＹＵＶ４２２に代表されるデータ配列形式に変換する装置が用いられている。
【０００４】
また、被写体を１枚の鏡で反射させてからＣＣＤ等の撮像素子に取り込む画像入力装置においては、一度鏡で左右反転した画像を、左右線対称のデータに変換して表示装置に送信する必要がある。
【０００５】
このため、上記データ配列変換装置から読み出す１水平ライン分の出力データを、データ入力保存時とは逆から読み出すことによって、左右線対称のデータを得る方法が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例において、１枚の鏡により左右反転した像を撮像して得られた画素データであって、さらにｏｄｄ，ｅｖｅｎの２水平ライン分の画素データが点順次等、規則的に配列されているものをｏｄｄ，ｅｖｅｎを分離し、さらに１ラインごとに左右対称の配列変換を行うには、従来、４ライン分以上のメモリ容量を必要としている。
【０００７】
このため、メモリ一体型のＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｓｉｆｉｅｄ  ＩＣ）化を図る場合など、ＩＣサイズが内蔵メモリの容量に大きく左右されてしまい、コスト的、サイズ的に有利といわれている省サイズＡＳＩＣを実現することが難しい。
【０００８】
そこで、本発明は、データ配列変換に用いるメモリ容量を削減することが可能なデータ配列変換装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明のデータ配列変換装置では、１水平期間内にｏｄｄ（奇数）およびｅｖｅｎ（偶数）の２水平ライン分の画素データが規則的に配列されたデータが入力される入力ポートと、この入力ポートに入力されたデータを保存するメモリ部とを設け、メモリ部を、それぞれ１水平ライン分の入力データの保存容量を持つ第１、第２および第３のブロックで構成し、第１のブロックにｏｄｄ画素データおよびｅｖｅｎ画素データのうちの一方の入力データを１水平ライン分ごとに保存し、第２および第３のブロックに、他方の入力データを１水平ライン分ごとに交互に保存するとともに、第１、第２および第３のブロックから保存データを読み出してデータ配列を変換する配列変換手段を設けている。
そして、配列変換手段は、第１のブロックに対し、１水平期間ごとの第ｎ期間における上記一方の入力データを正方向から書き込んだ後、このデータを逆方向から読み出し、かつ第ｎ期間に続く第ｎ＋１期間における上記一方のデータを逆方向から書き込んだ後、このデータを正方向から読み出し、第２のブロックに対し、第ｎ期間における上記他方の入力データを正方向に書き込んだ後、このデータを逆方向に読み出し、第３のブロックに対し、第ｎ＋１期間における上記他方の入力データを正方向に書き込んだ後、このデータを逆方向に読み出す。
【００１０】
これにより、１水平期間内にｏｄｄおよびｅｖｅｎの２水平ライン分の画素データが規則的に配列されたデータの１水平ラインごとの左右対称配列変換を３水平ライン分のメモリ容量を用いて行うことが可能となる。このため、メモリ一体型のＩＣの小型化に有効である。
【００１１】
なお、輝度信号のデータと色差信号のデータとを処理する画像処理システムには、上記データ配列変換装置を２つ設けてこれらを同時に動作させ、一方のデータ配列変換装置により輝度信号の配列変換を行い、他方のデータ配列変換装置により色差信号の配列変換を行うようにするとよい。
【００１２】
そして、反射部材によって左右反転された像を撮像する画像入力装置に上記データ配列変換装置を用いることにより、左右が正しく補正された表示画像を得ることが可能となる。
【００１３】
【発明の実施の形態】
（第１実施形態）
図１には、本発明の実施形態である画像入力装置としての書画カメラを示している。また、図２には、上記書画カメラに備えられた画像入力システムの構成を示している。
【００１４】
図１において、１は書画カメラであり、２は原稿台である。この原稿台２上には、書類１００等の撮影対象物が載置される。
【００１５】
５は原稿台２の上方に配置された鏡（反射部材）であり、３は撮像部である。この撮像部３には、図示しない撮影光学ユニットおよびＣＣＤ等の撮像素子が収納されている。また、撮像部３は、撮影光学ユニットのＡＥ、ＡＦ制御等を行う撮影制御部を有する。
【００１６】
４は原稿台２の左右上方に配置された照明部であり、原稿台２に載置された撮影対象物を照明する。２０は各種操作スイッチが設けられた操作部である。
【００１７】
このように構成された書画カメラ１においては、撮影対象物からの光束が鏡５によって左右反転されて撮像部３に入射する。撮像部３に入射した光束は撮像素子上に結像し、左右が反転した撮影対象物の像が撮像される。
【００１８】
図１０において、１０は画像処理部であり、撮像部３によって撮像（光電変換）された画像信号を取り込み、その画像信号の振幅、ホワイトバランス、周波数特性に関する処理を行い、デジタル化した画像信号Ａとして出力する。
【００１９】
１５は配列変換部であり、上記画像信号Ａはこの配列変換部１５で後述するデータ配列変換処理を受け、メモリ（ＲＡＭ）１４に一時保管される。なお、配列変換部１５は、図には１つのみ記載しているが、実際には、輝度信号用と色差信号用の２つが設けられている。
【００２０】
１２はＲＯＭ１３に格納されたプログラムに基づいて各処理を実行するＣＰＵである。ＣＰＵ１２は、システムバス２１に接続された各デバイスを統括的に制御する。
【００２１】
１１はＲＡＭであり、ＣＰＵ１２の主メモリ、ワークエリア等として機能する。２２は照明制御部であり、ＣＰＵ１２からの制御命令を受けて照明部４のＯＮ、ＯＦＦ制御を行う。
【００２２】
また、１６は入力された予め規定されたサイズおよび予め規定された速さ（例えば１５フレーム／秒）の画像を、図示しないモニターやプロジェクタ等の出力装置に入力可能なサイズおよび速さ（例えば６０フレーム／秒）で出力を可能にする、解像度、速度変換ＩＣ等のスキャンコンバータに代表される解像度変換部である。
【００２３】
１９は解像度変換部１６から出力されたデータをモニタやプロジェクタ等の画像表示装置に出力する出力部インターフェースである。
【００２４】
さらに、１７は操作部２０に設けられたスイッチ等からの信号に応じてシステムバス２１に接続された各デバイスに信号を送る操作部コントローラである。
【００２５】
次に、配列変換部１５（メモリ１４を含む）のより詳細な構成について、図５を用いて説明する。図５は輝度（Ｙ）信号用の配列変換部１５とメモリ１４の構成を示すブロック図であり、図示しないが、色差（ＵＶ：Ｃｒ、Ｃｂ）信号用の配列変換部１５も同じ構成となっている。
【００２６】
図５において、３０はメモリコントローラであり、メモリ１４内のブロックとしてのデュアルポートメモリＡ（３１）、デュアルポートメモリＢ（３２）およびデュアルポートメモリＣ（３３）のアドレス、チップセレクト等の制御信号をコントロールして、各メモリ３１〜３３へのデータの入出力コントロールを行う。
【００２７】
３４はセレクタであり、各メモリ３１〜３３からのデータの読み出しを、図６に示すデータ出力タイミングに適合するように選択的に行わせる。
【００２８】
図３には、配列変換部１５に対する画像処理部１０からの入力データの配列をタイミングチャートとして示している。また、図４には、配列変換部１５から出力されるデータの配列（ここでは、ＹＵＶ４２２フォーマットの配列）をタイミングチャートとして示している。なお、図３および図４中の「Ｙ１ｏｄｄ，Ｙ１ｅｖｅｎ，Ｙ２ｏｄｄ，Ｙ２ｅｖｅｎ…」，「Ｃｒ１２ｏｄｄ，Ｃｒ１２ｅｖｅｎ，Ｃｂ１２ｏｄｄ，Ｃｂ１２ｅｖｅｎ…」はそれぞれ、１画素分の輝度データおよび色差データを示している。
【００２９】
次に、配列変換部１５のデータ配列変換動作について図６および図７を用いて説明する。図６は輝度（Ｙ）信号用の配列変換部１５でのデータ書き込みと読み出し動作を表すタイミングチャートであり、図示しないが、色差（ＵＶ）信号用の配列変換部１５も同じ動作を行う。なお、図６中の「Ｙ１ｏｄｄ，Ｙ１ｅｖｅｎ，Ｙ２ｏｄｄ，Ｙ２ｅｖｅｎ…」はそれぞれ、１水平ライン分の画素（輝度）データを示し、以下これらをｎライン目のＹｏｄｄ画素データ，Ｙｅｖｅｎ画素データと称する（ｎは１水平期間の順番に対応する）。また、図７はデータ配列変換動作のうちメモリＡ〜Ｃ（３１〜３３）へのデータ書き込みシーケンスを示すフローチャートであり、図８はメモリＡ〜Ｃ（３１〜３３）からのデータ読み出しシーケンスを示すフローチャートである。なお、色差（ＵＶ）信号用の配列変換部１５でも同じ動作が、輝度（Ｙ）信号用の配列変換部１５の動作と同時に行われる。
【００３０】
まず、図７に示したメモリＡ〜Ｃ（３１〜３３）へのデータ書き込みシーケンスを説明する。
【００３１】
図７のステップ（図ではＳと略す）０で書き込みシーケンスをスタートすると、ステップ１で垂直同期信号を検知する。
【００３２】
次に、ステップ２で水平同期信号を検知するのを待ち、検知したときはステップ３に進む。
【００３３】
ステップ３，４では、データ書き込みタイミングまでの時間をカウントし、ステップ４でカウンタ値Ｃが規定値ＬａｓｔＫに達したときはステップ５に進む。
【００３４】
ステップＳ５では、上記カウンタの値Ｃをリセットするとともに、メモリ書き込みアドレスの初期値を設定する。
【００３５】
そして、ステップ６では、図６に示すように、Ｙｏｄｄ画素のデータをメモリＡ（３１）に書き込む。また、これと同時にステップ７では、Ｙｅｖｅｎ画素のデータをメモリＢ（３２）に書き込む。このとき、両データはそれぞれ、メモリＡ（３１），Ｂ（３２）に正方向（アドレスのカウント値ＡＤが増加していく方向）に書き込まれる。
【００３６】
ステップ８では、ステップ６，７を実行するごとにメモリ書き込みアドレスのカウント値ＡＤをアップする。
【００３７】
そして、ステップ９でメモリ書き込みアドレスが最終画素のアドレスＬａｓｔＡＤに達したか否かを判定し、最終画素のアドレスに達していないときはステップ６に戻り、最終画素のアドレスに達するとステップ１０に進む。図６においては、スタートからここまででメモリＡ（３１），Ｂ（３２）への１ライン目のＹｏｄｄ，Ｙｅｖｅｎ画素データ（Ｙ１ｏｄｄ，Ｙ１ｅｖｅｎ）の書き込みが終了する。
【００３８】
ステップ１０では、所定のブランキング期間をカウントするためのカウンタ値Ｂを初期値（０）に設定する。
【００３９】
次に、ステップ１１では、ブランキング期間カウント用のカウンタ値Ｂをアップする。そして、ステップ１２で、ブランキング期間カウンタ値Ｂが規定値ＬａｓｔＢに達したか否かを判定し、達していないときはステップ１１に戻ってカウントを続行し、達したときはステップ１３に進む。
【００４０】
ステップ１３では、メモリ書き込みアドレスの初期値設定と規定値ＬａｓｔＡＤの設定を行う。そして、Ｓ１４では、次のラインのＹｏｄｄ画素データをメモリＡ（３１）に最終アドレス側から（すなわち、逆方向から）順に書き込む。これは、画像データを左右反転させるために、後述する読み出しシーケンスにおいてメモリＡ（３１）に書き込まれたデータを最終アドレス側から読み出して空きアドレスとするからである。
【００４１】
ステップ１５では、メモリＡ（３１）の書き込みアドレスのカウント値ＡＤ＿Ａをダウンする。
【００４２】
また、ステップ１３と同時に、ステップ１６では、次のラインのＹｅｖｅｎ画素データをメモリＣ（３３）に正方向に書き込む。そして、ステップ１７では、メモリＣ（３３）の書き込みアドレスのカウント値ＡＤをアップする。
【００４３】
そして、ステップ１８では、メモリＣ（３３）の書き込みアドレスが最終画素のアドレスＬａｓｔＡＤに達した（メモリＡの書き込みアドレスが最初の画素のアドレスに達した）か否かを判定し、達していないときはステップ１４に戻り、達したときはステップ１９に進む。図６においては、最初のブランキング期間後からここまででメモリＡ（３１），Ｃ（３３）への２ライン目のＹｏｄｄ，Ｙｅｖｅｎ画素データ（Ｙ２ｏｄｄ，Ｙ２ｅｖｅｎ）の書き込みが終了する。
【００４４】
次に、ステップ１９で、ブランキング期間のカウント値Ｂを初期値設定し、ステップ２０でブランキング期間のカウント値Ｂをアップする。
【００４５】
次に、ステップ２１では、垂直同期信号を検知したか否かを判定し、検知していないときはステップ２２に進んで、ブランキング期間のカウンタ値Ｂが規定値ＬａｓｔＢに達したか（ブランキング期間が終了したか）否かを判定する。終了しなければステップ２０に戻り、終了していればステップ２に戻って、次の２ライン分のデータ書き込みを行う。
【００４６】
以上の書き込みシーケンスを繰り返すことにより、撮像素子の全水平ラインの画素データのメモリＡ〜Ｃ（３１〜３３）への書き込みが順次行われる。
【００４７】
次に、図８に示したメモリＡ〜Ｃ（３１〜３３）からのデータ読み出しシーケンスを説明する。
【００４８】
図８のステップ１００で読み出しシーケンスをスタートすると、ステップ１０１で垂直同期信号を検知する。
【００４９】
次に、ステップ１０２で、メモリＡ（３１）への１ライン分のデータ書き込みが終了したことを検知するまで待ってステップ１０３に進む。
【００５０】
ステップ１０３では、メモリ読み出しアドレスのカウンタ値ＡＤを初期設定するとともに、規定値ＬａｓｔＡＤを設定する。
【００５１】
次に、ステップ１０４では、メモリＡ（３１）から、最終アドレス側から（逆方向に）データを読み出す。このように書き込みシーケンスで正方向に書き込まれたデータを、逆方向から読み出すことにより、左右反転した画像データが得られることになる。図６においては、１ライン目のＹｏｄｄ画素データ（Ｙ１ｏｄｄ）がメモリＡ（３１）に書き込まれた後、この１ライン目のＹｏｄｄ画素データが逆方向に読み出される。
【００５２】
そして、ステップ１０５では、メモリＡ（３１）の読み出しアドレスのカウント値ＡＤをダウンし、次のステップ１０６では、カウンタ値が最初画素のアドレスに達したか否かを判定して、達していないときはステップ１０４に戻り、達したときはステップ１０７に進む。図６においては、メモリＡ（３１）からの１ライン目のＹｏｄｄ画素データの読み出し開始後、ここまでで同画素データの読み出しが終了する。
【００５３】
ステップ１０７では、ブランキング期間をカウントするためのカウンタ値ＢＬの初期値設定を行い、次のステップ１０８ではカウンタ値ＢＬをアップする。
【００５４】
そして、ステップ１０９では、カウンタ値ＢＬが規定値ＬａｓｔＢＬに達したか否かを判定し、達していなければステップ１０８に戻り、達していればステップ１１０に進む。
【００５５】
ステップ１１０では、メモリ読み出しアドレスのカウンタ値ＡＤを初期設定するとともに、規定値ＬａｓｔＡＤを設定する。
【００５６】
次に、ステップ１１１では、メモリＢ（３２）から、最終アドレス側から（逆方向に）データを読み出す。図６においては、１ライン目のＹｏｄｄ画素データ（Ｙ１ｏｄｄ）の読み出し終了後、ブランキング期間を経て、１ライン目のＹｅｖｅｎ画素データ（Ｙ１ｅｖｅｎ）がメモリＢ（３２）から逆方向に読み出される。
【００５７】
そして、ステップ１１２では、メモリＢ（３２）の読み出しアドレスのカウント値ＡＤをダウンし、次のステップ１１３では、カウンタ値が最初の画素のアドレスに達したか否かを判定して、達していないときはステップ１１１に戻り、達したときはステップ１１４に進む。図６においては、メモリＢ（３２）からの１ライン目のＹｅｖｅｎ画素データの読み出し開始後、ここまでで同画素データの読み出しが終了する。
【００５８】
ステップ１１４では、ブランキング期間をカウントするためのカウンタ値ＢＬの初期値設定を行い、次のステップ１１５ではカウンタ値ＢＬをアップする。
【００５９】
そして、ステップ１１６では、カウンタ値ＢＬが規定値ＬａｓｔＢＬに達したか否かを判定し、達していなければステップ１１５に戻り、達していればステップ１１７に進む。
【００６０】
ステップ１１７では、メモリ読み出しアドレスのカウンタ値ＡＤを初期設定するとともに、規定値ＬａｓｔＡＤを設定する。
【００６１】
次に、ステップ１１８では、メモリＡ（３１）から、最初のアドレス側から（正方向に）データを読み出す。これは、上述した書き込みシーケンスのステップ１４において、逆方向に書き込まれたデータを、正方向から読み出すためである。図６においては、２ライン目のＹｏｄｄ画素データ（Ｙ２ｏｄｄ）がメモリＡ（３１）に書き込まれた後（１ライン目のＹｅｖｅｎ画素データ（Ｙ１ｅｖｅｎ）がメモリＢ（３２）から読み出された後）、この２ライン目のＹｏｄｄ画素データが正方向に読み出される。
【００６２】
そして、ステップ１１９では、メモリＡ（３１）の読み出しアドレスのカウント値ＡＤをアップし、次のステップ１２０では、カウンタ値が最終画素のアドレスＬａｓｔＡＤに達したか否かを判定して、達していないときはステップ１１８に戻り、達したときはステップ１２１に進む。図６においては、メモリＡ（３１）からの２ライン目のＹｏｄｄ画素データの読み出し開始後、ここまでで同画素データの読み出しが終了する。
【００６３】
ステップ１２１では、ブランキング期間をカウントするためのカウンタ値ＢＬの初期値設定を行い、次のステップ１２２ではカウンタ値ＢＬをアップする。
【００６４】
そして、ステップ１２３では、カウンタ値ＢＬが規定値ＬａｓｔＢＬに達したか否かを判定し、達していなければステップ１２２に戻り、達していればステップ１２４に進む。
【００６５】
ステップ１２４では、メモリ読み出しアドレスのカウンタ値ＡＤを初期設定するとともに、規定値ＬａｓｔＡＤを設定する。
【００６６】
次に、ステップ１２５では、メモリＣ（３３）から、最終アドレス側から（逆方向に）データを読み出す。図６においては、２ライン目のＹｏｄｄ画素データ（Ｙ２ｏｄｄ）の読み出し終了後、ブランキング期間を経て、２ライン目のＹｅｖｅｎ画素データ（Ｙ２ｅｖｅｎ）がメモリＣ（３３）から逆方向に読み出される。
【００６７】
そして、ステップ１２６では、メモリＣ（３３）の読み出しアドレスのカウント値ＡＤをダウンし、次のステップ１２７では、カウンタ値が最初の画素のアドレスに達したか否かを判定して、達していないときはステップ１２５に戻り、達したときはステップ１０２に戻る。図６においては、メモリＣ（３３）からの２ライン目のＹｅｖｅｎ画素データの読み出し開始後、ここまでで同画素データの読み出しが終了する。
【００６８】
以上の読み出しシーケンスを繰り返すことにより、撮像素子の全水平ラインの画素データのメモリＡ〜Ｃ（３１〜３３）からの読み出しが順次行われる。
【００６９】
こうしてｏｄｄ、ｅｖｅｎ、ｏｄｄ、ｅｖｅｎ…の順で１水平ライン分ごとに読み出された画素データは、３つのメモリへのデータ書き込みと読み出しをメモリコントローラ３０で前述のように行うことによって図４に示すように配列される。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、１水平期間内にｏｄｄおよびｅｖｅｎの２水平ライン分の画素データが規則的に配列されたデータの１水平ラインごとの左右対称配列変換を３水平ライン分のメモリ容量を用いて行うことができる。このため、メモリ一体型のＩＣの小型化に有効である。
【００７１】
そして、反射部材によって左右反転された像を撮像する画像入力装置に本発明のデータ配列変換装置を用いれば、左右が正しく補正された表示画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態である書画カメラ（画像入力装置）を示す外観図。
【図２】上記画像入力装置の電気的構成を示すブロック図。
【図３】上記配列変換部における入力データの配列を示したタイミングチャート。
【図４】上記配列変換部における出力データの配列を示したタイミングチャート。
【図５】上記配列変換部の構成を示すブロック図である。
【図６】上記配列変換部におけるデータの書き込み・読み出し動作を表すタイミングチャート。
【図７】上記配列変換部におけるデータの書き込み動作を表すフローチャート。
【図８】上記配列変換部におけるデータの読み出し動作を表すフローチャート。
【符号の説明】
１    書画カメラ
２    原稿台
３    撮像部
４    照明部
５    鏡
１０    画像処理部
１１    ＲＡＭ
１２    ＣＰＵ
１３    ＲＯＭ
１４    メモリ
１５    配列変換部
１６        解像度変換部
１７    操作部コントローラ
１９    出力部Ｉ／Ｆ
２０    操作部
２２    照明制御部
１００    書類
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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