(57)【特許請求の範囲】
【請求項１】
行状のワードラインと、列状のビットラインと、両者の各交差部に配されたセルと、を備えた半導体装置において、
前記ワードラインを選択する行選択部と、
前記ビットラインを選択して、選択された前記ワードラインに接続している前記セルに第１の電気信号を供給する列選択部と、
前記第１の電気信号が供給された前記セルに第２の電気信号を供給する電気信号供給部と、
前記電気信号供給部に電圧を印加する電圧印加部とを有し、
前記電気信号供給部は、薄膜ＭＯＳトランジスタで構成され、前記薄膜ＭＯＳトランジスタには前記電圧が常時印加され、前記第１の電気信号にもとづいて導通し前記第２の電気信号を前記セルに供給する
ことを特徴とする半導体装置。
【請求項２】
前記薄膜ＭＯＳトランジスタは、前記ビットラインと前記電圧印加部の間に組み込まれることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電圧印加部が印加する前記電圧は、前記ビットラインに導通することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に行状のワードラインと、列状のビットラインと、両者の各交差部に配されたセルと、を備えた半導体装置に関する。
【０００２】
【従来の技術】
シリコン等の半導体の表面に酸化シリコン被膜を設け、その上に金属電極が取り付けられた金属・絶縁物の半導体構造をＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造という。このようなＭＯＳ構造を持つＭＯＳトランジスタは、ＦＥＴやＩＣに幅広く使われており、またＤ（Ｄｙｎａｍｉｃ）ＲＡＭ等のＭＯＳＩＣメモリにいたっては近年、高集積化の発達が進んでいる。
【０００３】
図９は、従来のＤＲＡＭの配線構造を示す図である。行アドレスデコーダ２００には複数のワードラインが接続し、列アドレスデコーダ３００には複数のビットラインが接続する。行アドレスデコーダ２００はワードラインを選択し、列アドレスデコーダはビットラインを選択する。
【０００４】
図１０は、従来のＤＲＡＭの回路構造を示す図である。ビットライン、ワードラインの各交差部にはＭＯＳトランジスタＴｒとキャパシタＣとからなるメモリセルが配される。個々のＭＯＳトランジスタＴｒのゲート電極は対応するワードラインに接続され、ドレイン電極は対応するビットラインに接続され、ソース電極は対応するキャパシタＣに接続される。
【０００５】
ワードラインとビットラインでＭＯＳトランジスタＴｒが選択されると、ＭＯＳトランジスタＴｒはＯＮし、キャパシタＣに電荷が蓄えられる。そして、この電荷が減衰するのに一定時間がかかることを利用して、蓄積電荷の有無を情報の“０”、“１”に対応させている。
【０００６】
図１１は、従来のＤＲＡＭの配線構造の断面図である。ワードライン上にビットラインが形成されている。また、不純物を添加した多結晶シリコンであるＤＰＳ（Ｄｏｐｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）６０が配される。
【０００７】
【発明が解決しようとする課題】
しかし、上記で説明した従来のＤＲＡＭの配線構造では、集積度の増大とともに配線寸法が微細化されるため、配線抵抗が増大する。すると、行アドレスデコーダ２００や列アドレスデコーダ３００から離れたメモリセルに信号が届くのに時間がかかるので、波形なまりや消費電力増大の原因となる。このため高速化への障害を引き起こし、高集積化に限界をもたらすといった問題があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、配線抵抗を減少させた半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、行状のワードラインと、列状のビットラインと、両者の各交差部に配されたセルと、を備えた半導体装置において、前記ワードラインを選択する行選択部と、前記ビットラインを選択して、選択された前記ワードラインに接続している前記セルに第１の電気信号を供給する列選択部と、前記第１の電気信号が供給された前記セルに第２の電気信号を供給する電気信号供給部と、前記電気信号供給部に電圧を印加する電圧印加部と、を有することを特徴とする半導体装置が提供される。
【００１０】
ここで、行選択部は、ワードラインを選択して一行分のセルを選択する。列選択部は、選択された一行分のセルに対して、ビットラインを選択して点順次で第１の電気信号を供給する。電気信号供給部は、第１の電気信号が供給されたセルに対して第２の電気信号を供給する。電圧印加部は、電気信号供給部に電圧を常時印加する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の半導体装置の原理図である。半導体装置は、行状のワードラインと、列状のビットラインと、両者の各交差部に配されたセル１と、を備えている。
【００１２】
行選択部２は、ワードラインを選択して一行分のセルを選択する。列選択部３は、選択された一行分のセルに対してビットラインを選択して点順次でセル１に第１の電気信号を供給する。電気信号供給部４は、第１の電気信号が供給されたセル１に第２の電気信号を供給する。電圧印加部５は、電気信号供給部４に電圧を常時印加する。
【００１３】
次に動作について説明する。図２は本発明の半導体装置の動作手順を示すフローチャートである。
〔Ｓ１〕行選択部２は、ワードラインを選択して一行分のセルを選択する。
〔Ｓ２〕列選択部３は、選択された一行分のセルに対して、ビットラインを選択して点順次でセル１に第１の電気信号を供給する。
〔Ｓ３〕電圧印加部５から電圧を常時印加されている電気信号供給部４は、第１の電気信号が供給されたセル１に第２の電気信号を供給する。
【００１４】
次に、本発明の半導体装置の詳細構成について説明する。図３は、半導体装置の詳細構成図である。半導体装置は、行状のワードラインＷ．Ｌと、列状のビットラインＢ．Ｌと、両者の各交差部に配されたセル１０ａ〜セル１０ｎと、を備えている。複数のワードラインＷ．Ｌは行アドレスデコーダ２０に接続し、複数のビットラインＢ．Ｌは列アドレスデコーダ３０に接続する。
【００１５】
セル１０ａは、ＭＯＳトランジスタＴｒ１とキャパシタＣ１とから構成される。ＭＯＳトランジスタＴｒ１のゲート電極は対応するワードラインＷ．Ｌに接続され、ドレイン電極は対応するビットラインＢ．Ｌに接続され、ソース電極は対応するキャパシタＣに接続される。その他のセル１０ｂ〜１０ｎも同様な構成である。
【００１６】
また、電気信号供給部４０ａ〜４０ｎは、各々薄膜ＭＯＳトランジスタＴｒで構成される。電気信号供給部４０ａ内の薄膜ＭＯＳトランジスタＴｒ４のゲート電極は対応するビットラインＢ．Ｌに接続され、ドレイン電極は電圧印加部からの電圧Ｖｃｃに接続され、ソース電極はＭＯＳトランジスタＴｒ１のドレイン電極に接続される。その他の薄膜ＭＯＳトランジスタＴｒも同様な構成である。
【００１７】
次に動作について説明する。まず、行アドレスデコーダ２０は、ワードラインＷ．Ｌを線順次に一行分のセルを選択する。そして、列アドレスデコーダ３０は、選択された一行分のセルに対して、ビットラインＢ．Ｌを点順次に選択してセル１０ａに電気信号を供給する。
【００１８】
すると、ＭＯＳトランジスタＴｒ１がＯＮし、キャパシタＣ１に電荷が充電される。また、ビットラインＢ．Ｌから供給された電気信号により薄膜ＭＯＳトランジスタＴｒ４も導通する。薄膜ＭＯＳトランジスタＴｒ４のソース電極はセル１０ａに接続しているためセル１０ａは、ビットラインＢ．Ｌだけでなく、薄膜ＭＯＳトランジスタＴｒ４の電気信号の供給も受けることになる。
【００１９】
図４は、電圧供給プレート５０の配置を示す図である。電圧印加部である電圧供給プレート５０は、電源電圧Ｖｃｃを供給されて、すべてのビットラインに対応できるようにビットライン上に敷設される。また、電圧供給プレート５０が印加する電圧は、ビットラインに導通する。
【００２０】
図５は、電気信号供給部４０を構成する薄膜ＭＯＳトランジスタＴｒと、電圧供給プレート５０とのデバイス内の配置を示した図である。薄膜ＭＯＳトランジスタＴｒのゲート４０ａ−１、ドレイン４０ａ−２及びソース４０ａ−３は図に示すように形成されており、ビットラインＢ．Ｌ部と電圧供給プレート５０との間に組み込まれている。また、ゲート４０ａ−１は、ＳｉＯ２  （二酸化シリコン）の皮膜で絶縁されており、図ではゲート４０ａ−１に電圧が加わりチャンネル４０ａ−４が形成されている。
【００２１】
以上説明したように、本発明の半導体装置は、選択されたセル１０ａに対してビットラインだけでなく電気信号供給部４０からも電気信号を供給する構成とした。これにより、集積度の増大とともに配線寸法が微細化しても配線抵抗を見かけ上低減させるので低消費電力化、高速化が可能になる。
【００２２】
次に、電圧供給プレート５０の配置変形例について説明する。図６は、電圧供給プレートの第１の配置変形例を示す図である。第１の配置変形例は、図のように一部のビットラインに対応できるような電圧供給プレート５０ａを敷設している。
【００２３】
図７は、電圧供給プレートの第２の配置変形例を示す図である。第２の配置変形例は、図のように複数個に分割して一部のビットラインに対応できるように電圧供給プレート５０ｂ、５０ｃを敷設している。
【００２４】
図８は、電圧供給プレートの第３の配置変形例を示す図である。第３の配置変形例は、図のように複数個に分割してすべてのビットラインに対応できるように電圧供給プレート５０ｄ、５０ｅを敷設している。
【００２５】
以上説明したように、本発明の半導体装置は、選択されたセル１０ａに対してビットラインだけでなく電気信号供給部４０からも電気信号を供給する構成とした。これにより、集積度の増大とともに配線寸法が微細化しても配線抵抗を見かけ上低減させるので低消費電力化、高速化が可能になる。
【００２６】
また、ビットラインが選択されていない時でもワードラインが選択されてキャパシタに電荷がある場合には、電荷が電圧供給プレート５０から供給されるので従来のＤＲＡＭのようにリフレッシュを行う必要がない。
【００２７】
なお、上記の説明ではビットラインに限定したがワードラインその他の配線にも応用可能である。また、電気信号供給部４０は、薄膜ＭＯＳトランジスタで構成したが、その他のスイッチングデバイスでもよい。さらに、ＤＲＡＭへの応用を具体例としたが、その他の同様な配線構造、例えばＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）やＬＣＤ（Ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）  等にも応用可能である。
【００２８】
【発明の効果】
以上説明したように、本発明の半導体装置は、選択されたセルに対してビットラインだけでなく電気信号供給部からも電気信号を供給する構成とした。これにより、集積度の増大とともに配線寸法が微細化しても配線抵抗を見かけ上低減させるので低消費電力化、高速化が可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の原理図である。
【図２】本発明の半導体装置の動作手順を示すフローチャートである。
【図３】半導体装置の詳細構成図である。
【図４】電圧供給プレートの配置を示す図である。
【図５】電気信号供給部を構成する薄膜ＭＯＳトランジスタと、電圧供給プレートとのデバイス内の配置を示した図である。
【図６】電圧供給プレートの第１の配置変形例を示す図である。
【図７】電圧供給プレートの第２の配置変形例を示す図である。
【図８】電圧供給プレートの第３の配置変形例を示す図である。
【図９】従来のＤＲＡＭの配線構造を示す図である。
【図１０】従来のＤＲＡＭの回路構造を示す図である。
【図１１】従来のＤＲＡＭの配線構造の断面図である。
【符号の説明】
１……セル、２……行選択部、３、……列選択部、４……電気信号供給部、５……電圧印加部。
【図１】
0003575204.tif 000002
【図２】
0003575204.tif 000003
【図３】
0003575204.tif 000004
【図４】
0003575204.tif 000005
【図５】
0003575204.tif 000006
【図６】
0003575204.tif 000007
【図７】
0003575204.tif 000008
【図８】
0003575204.tif 000009
【図９】
0003575204.tif 000010
【図１０】
0003575204.tif 000011
【図１１】
0003575204.tif 000012