(57)【特許請求の範囲】
【請求項１】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対２に対応する偶数個の位相比較器と、
前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項２】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対４に対応する４の倍数個の位相比較器と、
前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目及び３番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、３番目及び４番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項３】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、
前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項４】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、ｎを正の整数として、前記入力データの１ビットに対して１対２ｎに対応する２ｎの倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目から（２ｎ−１＋１）番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、（２ｎ−１＋１）番目から２ｎ番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項５】
請求項１から請求項４のうちいずれか一に記載のＵＰ信号及びＤＯＷＮ信号の入出力の接続状態と、前記各位相比較器のＵＰ信号出力が前記多数決経路のＵＰ信号入力に、前記各位相比較器のＤＯＷＮ信号出力が前記多数決経路のＤＯＷＮ信号入力に接続される状態とを切り替えるセレクタを備えることを特徴とする請求項１から請求項４のうちいずれか一に記載のオーバーサンプリングクロックリカバリ回路。
【請求項６】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対２に対応する偶数個の位相比較器と、
前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、２番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項７】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対４に対応する４の倍数個の位相比較器と、
前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目及び３番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目、３番目及び４番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、３番目及び４番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項８】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、
前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目、３番目、４番目、５番目、６番目、７番目及び８番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項９】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、ｎを正の整数として、前記入力データの１ビットに対して１対２ｎに対応する２ｎの倍数個の位相比較器と、
前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記入力データの変化点に対応する位相比較器を１番目として、２番目から（２ｎ−１＋１）番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目から２ｎ番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、（２ｎ−１＋１）番目から２ｎ番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項１０】
請求項６から請求項９のうちいずれか一に記載のＵＰ信号及びＤＯＷＮ信号の入出力の接続状態入出力の接続状態並びに同期信号出力と前記多数決回路との非接続状態と、前記各位相比較器のＵＰ信号出力が前記多数決経路のＵＰ信号入力に、前記各位相比較器の同期信号出力が前記多数決経路の同期信号入力に、前記各位相比較器のＤＯＷＮ信号出力が前記多数決経路のＤＯＷＮ信号入力に接続される状態とを切り替えるセレクタを備えることを特徴とする請求項６から請求項９のうちいずれか一に記載のオーバーサンプリングクロックリカバリ回路。
【請求項１１】
多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、
入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記多相クロックの中から少なくとも２相以上のクロックを用いて、所定のデータレートを有する前記入力データをサンプリングする複数の位相比較器と、
前記複数の位相比較器の出力するＵＰ信号およびＤＯＷＮ信号の多数決を取る多数決回路とを備え、
前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、
前記位相比較器に入力するクロックを前記多相クロックの中から入力データのデータレートに応じて選択して前記位相比較器に入力することによって、前記所定のデータレートとは異なるデータレートに対応した位相比較特性を構成することを特徴とするオーバーサンプリングクロックリカバリ回路。
【請求項１２】
前記多相クロックと前記複数の位相比較器との接続の状態を切替えるセレクタを備え、前記セレクタを切替えることによって複数の異なるデータレートの入力データに対応可能にされてなることを特徴とする請求項１１に記載のオーバーサンプリングクロックリカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーバーサンプリングクロックリカバリ回路に関するものである。
【０００２】
【従来の技術】
電子産業の発展はめざましく電子応用機械器具の世代交代は勢いを増すばかりであり、円滑な世代交代が常に共通の課題となる。
基幹系ネットワーク通信においても、デジタルデータの伝送速度は、６２２Ｍｂｐｓから１．２５Ｇｂｐｓ、さらには２．５Ｇｂｐｓへと移り変わりつつあり、高速の入力データにクロックを十分に追従させることのできるクロックリカバリ回路の開発が要請される。従来、このようなデータ伝送の高速化に対応すべくデータレートに対して低周波のクロック信号を多数用いて、連続する数ビットのデータをサンプリングし複数の位相比較器で位相比較を行うオーバーサンプリング型クロックリカバリ回路が提案されている。オーバーサンプリングとは入力データの１ビットに対して２以上のクロックエッジを対応させてサンプリングを行う方式をいう。１ビットに対してｎ本のクロックエッジを対応させてサンプリングを行う方式をｎ倍のオーバーサンプリングという。
以下に図８を参照して従来の２倍のデジタル型オーバーサンプリングクロックリカバリ回路について説明する。
【０００３】
図８（ａ）はデータレート２．５Ｇｂｐｓのシリアル入力データＤＴ１の模式的波形図である。図８（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図８（ｃ）は位相比較器の位相比較特性を図示したものであり、図８（ｄ）は位相比較器等のブロック回路図である。
【０００４】
入力データＤＴ１はデータレート２．５Ｇｂｐｓのシリアル入力データであり、１ビットの長さが４００ｐｓである。ジッタによる入力データの揺れは、データレートに依存し、その大きさの指標としてビット長を単位とすることが便宜であるため、当分野においては１ビットの長さを１ＵＩ（ユニットインターバル）と表す。１ＵＩの長さはデータレートにより異なるため、入力データＤＴ１については、１ＵＩ（２．５Ｇ）と表記する。
図８（ｂ１）〜（ｂ３）に示す８相のクロックＣＫ１〜ＣＫ８は、周波数６２５ＭＨｚであり、２００ｐｓの間隔をもって等間隔に配列された多相クロックである。このような８相のクロックＣＫ１〜ＣＫ８は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相ロックループ）によって周波数６２５ＭＨｚのクロックを生成し、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延ロックループ）によって８相に展開することで有利に生成することができる。また、位相制御回路（図示せず）によって相間隔を保ったまま全体として位相がシフトされる。
【０００５】
図８（ｂ１）に入力データＤＴ１の所望の位相にクロックＣＫ１〜ＣＫ８が同期した状態を示す。図８（ｂ１）に示すように、クロックＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の立ち上がりエッジを入力データＤＴ１の変化点の位相に同期させることにより、クロックＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７の立ち上がりエッジが入力データＤＴ１のビット中央に同期し、クロックＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７に同期したタイミングによりデータ信号の値を正確に読み取ることができる。入力データＤＴ１の変化点はジッタにより揺らぎ、入力データＤＴ１の変化点の位相が進んだ場合には、図８（ｂ２）に示すようにクロックＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の立ち上がりエッジが入力データＤＴ１の変化点の位相ａ２，ａ４，ａ６，ａ８に対し遅れる。反対に、入力データＤＴ１の変化点の位相が遅れた場合には、図８（ｂ３）に示すようにクロックＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の立ち上がりエッジが入力データＤＴ１の変化点の位相ａ２，ａ４，ａ６，ａ８より進む。
【０００６】
図８（ｃ）に示すように、２倍のデジタル型オーバーサンプリングクロックリカバリ回路においては、各位相比較器は、クロックＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の立ち上がりエッジが入力データＤＴ１の変化点の位相ａ２，ａ４，ａ６，ａ８から＋０．５ＵＩ  （２．５Ｇ）までの範囲（ａ２−ａ３間，ａ４−ａ５間，ａ６−ａ７間，ａ８−ａ１間）にある場合は、クロックの位相を進ませる（＝ＵＰさせる）べきと判定する。反対に、クロックＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の立ち上がりエッジが入力データＤＴ１の変化点の位相ａ２，ａ４，ａ６，ａ８から−０．５ＵＩ  （２．５Ｇ）までの範囲（ａ１−ａ２間，ａ３−ａ４間，ａ５−ａ６間，ａ７−ａ８間）にある場合は、クロックの位相を遅らせる（＝ＤＯＷＮさせる）べきと判定する。
【０００７】
クロックＣＫ２に注目する。図８（ｂ２）に示すようにクロックＣＫ２の立ち上がりエッジがａ２−ａ３間にある場合、位相比較器ＰＤ１はクロックＣＫ１，ＣＫ２，ＣＫ３により入力データＤＴ１のサンプリングした値をもとに、クロックＣＫ１−ＣＫ２間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ１は図８（ｄ）に示すようにＵＰ信号を多数決回路１０に出力する。
図８（ｂ３）に示すようにクロックＣＫ２の立ち上がりエッジがａ１−ａ２間にある場合、位相比較器ＰＤ１はクロックＣＫ１，ＣＫ２，ＣＫ３により入力データＤＴ１のサンプリングした値をもとに、クロックＣＫ２−ＣＫ３間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定する。この場合、位相比較器ＰＤ１はＤＯＷＮ信号を多数決回路１０に出力する。位相比較器ＰＤ２〜ＰＤ４もそれぞれ独立にクロックＣＫ３，ＣＫ４，ＣＫ５／クロックＣＫ５，ＣＫ６，ＣＫ７／クロックＣＫ７，ＣＫ８，ＣＫ１により入力データＤＴ１のサンプリングした値をもとに遅れ／進みを判定し、ＵＰ信号又はＤＯＷＮ信号を出力する。なお、同符号が連続するデータパターンの場合等、変化点が検出できず遅れ／進みを判定できない場合は、ＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【０００８】
図８（ｄ）に示すように、位相比較器ＰＤ１のＵＰ信号出力（ＵＰ）は多数決回路１０のＵＰ信号入力ＵＰ１に、位相比較器ＰＤ１のＤＯＷＮ信号出力（ＤＮ）は多数決回路１０のＤＯＷＮ信号入力ＤＮ１に接続される。同様に、位相比較器ＰＤ２（ＰＤ３，ＰＤ４）のＵＰ信号出力（ＵＰ）は多数決回路１０のＵＰ信号入力ＵＰ２（ＵＰ３，ＵＰ４）に、位相比較器ＰＤ２（ＰＤ３，ＰＤ４）のＤＯＷＮ信号出力（ＤＮ）は多数決回路１０のＤＯＷＮ信号入力ＤＮ２（ＤＮ３，ＤＮ４）に接続される。
多数決回路１０は、４つの位相比較器ＰＤ１〜ＰＤ４が出力したＵＰ／ＤＯＷＮ信号の多数決をとり、その多数決の結果としてのＵＰ信号ＵＰ２０又はＤＯＷＮ信号ＤＮ２０を累積カウンタ２０へ出力する。
累積カウンタ２０は、多数決回路１０が出力したＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０を次のように累積的に５０回カウントし、ＵＰ信号ＵＰ３０又はＤＯＷＮ信号ＤＮ３０をセレクタ制御回路３０へ出力する。
すなわち、累積カウンタ２０は、初期累積値を０とし、ＵＰ信号ＵＰ２０を１回受ける度に累積値に１加算（カウントアップ）し、ＤＯＷＮ信号ＤＮ２０を１回受ける度に累積値から１減算（カウントダウン）する。また、累積カウンタ２０は、累積値が５０になる場合には累積値をリセットして０に戻すとともにＵＰ信号ＵＰ３０をセレクタ制御回路３０へ出力する。一方、累積値が−５０になる場合には、累積カウンタ２０は累積値をリセットして０に戻すとともにＤＯＷＮ信号ＤＮ３０をセレクタ制御回路３０へ出力する。
セレクタ制御回路３０はＵＰ信号ＵＰ３０を受けると、８相のクロックＣＫ１〜ＣＫ８を１分解能進ませるための制御信号を位相制御回路（図示せず）へ出力する。セレクタ制御回路３０はＤＯＷＮ信号ＤＮ３０を受けると、８相のクロックＣＫ１〜ＣＫ８を１分解能遅らせるための制御信号を前記位相制御回路へ出力する。ここでは、１分解能を０．１２５ＵＩ  （２．５Ｇ）とする。
【０００９】
【発明が解決しようとする課題】
しかし、以上の従来技術にあっては以下に説明するようにデータレートの低いデータを受信する際に問題がある。
【０００１０】
ＩＴＵ−Ｔ（国際電気通信連合電気通信標準化部門）Ｇ．９５８によれば、所定のデータレートに対して、例えば、低周波帯域においては最低限１．５ＵＩｐ−ｐ（願わくばそれ以上）、高周波帯域においては最低限０．１５ＵＩｐ−ｐ（願わくばそれ以上）のジッタによる揺れに対し正常動作を保証しなければならないことが規定されている。
Ｇ．９５８の規定に基づく所定のデータレートにおけるジッタ振幅とジッタ周波数の相関関係（以下、ジッタトレランス特性という）を図９に示す。図９（ａ）は、データレートが２．５Ｇｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。図９（ｂ）は、データレートが１．２５Ｇｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。図９（ｃ）は、データレートが６２２Ｍｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。なお、図９において、横軸はジッタ周波数〔Ｈｚ〕を示し、縦軸はジッタ振幅〔ＵＩｐ−ｐ〕（〔ｐｓ〕）を示す。
前記Ｇ．９５８の規定によれば、データレートが２．５Ｇｂｐｓ（１ビットの長さが４００ｐｓ）の場合には、図９（ａ）に示す折れ線１の下側の領域における振幅・周波数のジッタに対し所望のエラーレート以下で正しく動作することが要求される。すなわち、低周波帯域においては最低限１．５ＵＩｐ−ｐ（６００ｐｓ）（願わくばそれ以上）、高周波帯域においては最低限０．１５ＵＩｐ−ｐ（６０ｐｓ）（願わくばそれ以上）のジッタ振幅に対し正常動作を保証しなければならない。
また、データレートが１．２５Ｇｂｐｓ（１ビットの長さが８００ｐｓ）の場合には、図９（ｂ）に示す折れ線２の下側の領域における振幅・周波数のジッタに対し所望のエラーレート以下で正しく動作することが要求される。すなわち、低周波帯域においては最低限１．５ＵＩｐ−ｐ（１２００ｐｓ）（願わくばそれ以上）、高周波帯域においては最低限０．１５ＵＩｐ−ｐ（１２０ｐｓ）（願わくばそれ以上）のジッタ振幅に対し正常動作を保証しなければならない。（実際には、Ｇ．９５８では、１．２５Ｇｂｐｓ帯域の規定はないが、現実の応用として６２２Ｍｂｐｓ帯域と２．５Ｇｂｐｓ帯域の中間帯域として１．２５Ｇｂｐｓが用いられる場合が多く、その場合には、このようにＧ．９５８の規定が応用される。）
さらに、データレートが６２２ＭＨｚ（１ビットの長さが１６００ｐｓ）の場合には、図９（ｃ）に示す折れ線３の下側の領域における振幅・周波数のジッタに対し所望のエラーレート以下で正しく動作することが要求される。すなわち、低周波帯域においては最低限１．５ＵＩｐ−ｐ（２４００ｐｓ）（願わくばそれ以上）、高周波帯域においては最低限０．１５ＵＩｐ−ｐ（２４０ｐｓ）（願わくばそれ以上）のジッタ振幅に対し正常動作を保証しなければならない。
ここで、低周波帯域及び高周波帯域において、上記３種類のデータレートが正常動作を保証しなければならないジッタ振幅を整理して表１に示す。
【表１】
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表１に示すように、低周波帯域及び高周波帯域それぞれの同一の帯域で比較した場合、データレートが２分の１、４分の１になった場合において、各周波数帯のＵＩ表現では同じである。しかし、その絶対量で考えた場合には、表中に示したように、データレートが２分の１、４分の１になると、ジッタ振幅は２倍、４倍となる。これは、図９を参照して説明したジッタトレランス特性に起因するものである。
したがって、データレート２．５Ｇｂｐｓにおけるユニットインターバル〔ＵＩ〕を基準にすると、言い換えると、現実的な使用において２．５Ｇｂｐｓ用に設計されたクロックリカバリ回路で、１．２５Ｇｂｐｓあるいは６２２Ｍｂｐｓのデータを受信することを考えると、１．２５Ｇｂｐｓのデータであれば、低周波帯域においては最低限３ＵＩｐ−ｐ（願わくばそれ以上）、高周波帯域においては最低限０．３ＵＩｐ−ｐ（願わくばそれ以上）の揺れに対し所望のエラーレート以下で正常動作を保証しなければならない。６２２Ｍｂｐｓのデータであれば、低周波帯域においては最低限６ＵＩｐ−ｐ（願わくばそれ以上）、高周波帯域においては最低限０．６ＵＩｐ−ｐ（願わくばそれ以上）の揺れに対し所望のエラーレート以下で正常動作を保証しなければならない。
【００１１】
図８を参照して説明したクロックリカバリ回路は、２．５Ｇｂｐｓのデータ通信用に設計されたものであるため、１．２５Ｇｂｐｓのデータや６２２Ｍｂｐｓのデータを受信した場合、次のような問題が発生する。図１０に、図８を参照して説明した２．５Ｇｂｐｓ用のクロックリカバリ回路に１．２５ＧｂｐｓのデータＤＴ２が入力された場合の模式図を示した。
図１０（ｂ２）に示すように、クロックＣＫ２の立ち上がりエッジがａ２−ａ３間の位相にある場合は、位相比較器ＰＤ１がクロックＣＫ１，ＣＫ２，ＣＫ３により入力データＤＴ２のサンプリングした値をもとにＵＰすべきと判定し、また、位相比較器ＰＤ３もクロックＣＫ５，ＣＫ６，ＣＫ７により入力データＤＴ２のサンプリングした値をもとにＵＰすべきと判定するため、クロックを図１０（ｂ１）に示す所望の同期状態に戻すことができる。なお、この時、位相比較器ＰＤ２，ＰＤ４は入力データＤＴ２の変化点をとらえることができないため、ＵＰ信号もＤＯＷＮ信号も出力しない。
しかし、１．２５Ｇｂｐｓの入力データＤＴ２の場合、図８の２．５Ｇｂｐｓの入力データＤ１とジッタ周波数が同じでも図８のクロックリカバリ回路は２．５Ｇｂｐｓ用に設計されているために、ジッタ振幅が２．５Ｇｂｐｓのデータの２倍に相当するため、図１０（ｂ３）に示すように、クロックＣＫ２の立ち上がりエッジがａ３−ａ４間の位相にまでに振れる場合が生じる。この場合、本来クロックをＵＰさせるべきであるのに、位相比較器ＰＤ２がクロックＣＫ３，ＣＫ４，ＣＫ５により入力データＤＴ２のサンプリングした値をもとにＤＯＷＮすべきと判定し，また、位相比較器ＰＤ４もクロックＣＫ７，ＣＫ８，ＣＫ１により入力データＤＴ２のサンプリングした値をもとにＤＯＷＮさせるすべきと判定するため、クロックを図１０（ｂ１）に示す所望の同期状態に戻すどころか、図１０（ｂ４）に示すように、クロックＣＫ２は位相ａ４にロックされてしまう。このような現象が数度繰り返され、特にデータに乗ったジッタ振幅が大きい場合には図１０（ｂ５）に示すようにクロックが入力データＤＴ２の変化点から完全に振り落とされ追従が途絶えてしまい、エラーレートを増大させるという問題がある。
【００１２】
本発明は以上の従来技術における問題に鑑みてなされたものであって、高データレート（例えば、２．５Ｇｂｐｓ）のデータに適用されるクロックリカバリ回路を、設計変更及び回路増加を最小限に押さえつつ、低レート（例えば、１．２５Ｇｂｐｓ、６２２Ｍｂｐｓ）のデータにも適用可能にすることを課題とする。
【００１３】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対２に対応する偶数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００１４】
また本出願第２の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対４に対応する４の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目及び３番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、３番目及び４番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００１５】
また本出願第３の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００１６】
また本出願第４の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、ｎを正の整数として、前記入力データの１ビットに対して１対２ｎに対応する２ｎの倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目から（２ｎ−１＋１）番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、（２ｎ−１＋１）番目から２ｎ番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００１７】
また本出願第５の発明は、本出願第１の発明から本出願第４の発明のうちいずれか一に記載のＵＰ信号及びＤＯＷＮ信号の入出力の接続状態と、前記各位相比較器のＵＰ信号出力が前記多数決経路のＵＰ信号入力に、前記各位相比較器のＤＯＷＮ信号出力が前記多数決経路のＤＯＷＮ信号入力に接続される状態とを切り替えるセレクタを備えることを特徴とする本出願第１の発明から本出願第４の発明のうちいずれか一の発明のオーバーサンプリングクロックリカバリ回路である。
【００１８】
また前記課題を解決する本出願第６の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対２に対応する偶数個の位相比較器と、前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、２番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００１９】
また本出願第７の発明は、  多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対４に対応する４の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目及び３番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目、３番目及び４番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、３番目及び４番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００２０】
また本出願第８の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、前記入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目、３番目、４番目、５番目、６番目、７番目及び８番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００２１】
また本出願第９の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を、前記サンプリングクロックが前記入力データの所望の位相に同期している場合には同期信号を出力する位相比較器であって、ｎを正の整数として、前記入力データの１ビットに対して１対２ｎに対応する２ｎの倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記入力データの変化点に対応する位相比較器を１番目として、２番目から（２ｎ−１＋１）番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目から２ｎ番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、（２ｎ−１＋１）番目から２ｎ番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなることを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００２２】
また本出願第１０の発明は、本出願第６の発明から本出願第９の発明のうちいずれか一に記載のＵＰ信号及びＤＯＷＮ信号の入出力の接続状態入出力の接続状態並びに同期信号出力と前記多数決回路との非接続状態と、前記各位相比較器のＵＰ信号出力が前記多数決経路のＵＰ信号入力に、前記各位相比較器の同期信号出力が前記多数決経路の同期信号入力に、前記各位相比較器のＤＯＷＮ信号出力が前記多数決経路のＤＯＷＮ信号入力に接続される状態とを切り替えるセレクタを備えることを特徴とする本出願第６の発明から本出願第９の発明のうちいずれか一の発明のオーバーサンプリングクロックリカバリ回路である。
【００２３】
また本出願第１１の発明は、多相のサンプリングクロックを用いたオーバーサンプリングクロックリカバリ回路において、入力データと前記サンプリングクロックとの位相差を検出し、前記サンプリングクロックの位相が進んでいる場合にはＤＯＷＮ信号を、前記サンプリングクロックの位相が遅れている場合にはＵＰ信号を出力する位相比較器であって、前記多相クロックの中から少なくとも２相以上のクロックを用いて、所定のデータレートを有する前記入力データをサンプリングする複数の位相比較器と、前記複数の位相比較器の出力するＵＰ信号およびＤＯＷＮ信号の多数決を取る多数決回路とを備え、前記多数決回路の出力に基づいて前記サンプリングクロックをシフトすることによって前記入力データと前記サンプリングクロックとの同期をとるオーバーサンプリングクロックリカバリ回路であって、前記位相比較器に入力するクロックを前記多相クロックの中から入力データのデータレートに応じて選択して前記位相比較器に入力することによって、前記所定のデータレートとは異なるデータレートに対応した位相比較特性を構成することを特徴とするオーバーサンプリングクロックリカバリ回路である。
【００２４】
また本出願第１２の発明は前記多相クロックと前記複数の位相比較器との接続の状態を切替えるセレクタを備え、前記セレクタを切替えることによって複数の異なるデータレートの入力データに対応可能にされてなることを特徴とする本出願第１１の発明のオーバーサンプリングクロックリカバリ回路である。
【００２５】
【作用】
以上の本出願第１の発明から本出願第４の発明、又は本出願第６の発明から本出願第９の発明のような入力出力の接続に再構成することにより、高データレート（例えば、２．５Ｇｂｐｓ）のデータ（以下「高レートデータ」という。）に適用されるクロックリカバリ回路であって、高レートデータの１ビットに対して１対１に対応する偶数個の位相比較器を備えるオーバーサンプリングクロックリカバリ回路の構成に対して、低レート（例えば、１．２５Ｇｂｐｓ、６２２Ｍｂｐｓ）のデータ（以下「低レートデータ」という。）に対応する位相比較特性を実現できるので、設計変更及び回路増加を最小限に押さえつつ、低レートデータに適用することができる。
また、本出願第５の発明又は本出願第１０の発明のようなセレクタを追加することにより、同一の回路を高レートデータ用にも低レートデータ用にも切り替えて使用することできる。
【００２６】
なお、「入力データの１ビットに対して１対２（４，８，２ｎ）に対応する位相比較器」とは、入力データの１ビット長の範囲をサンプリングした値をもとに位相比較を行う異なる２（４，８，２ｎ）つの位相比較器をいう。
「入力データの変化点に対応する位相比較器」とは、クロックが入力データの所望の位相に同期する場合に、入力データの変化点を含む範囲をサンプリングした値をもとに位相比較を行うこととなる位相比較器をいう。
「入力データの変化点に対応する位相比較器を１番目として、何々番目」とは、１番目の位相比較器に用いられるクロックより遅い位相のクロックによりサンプリングされた入力データの値をもとに位相比較をする位相比較器を後とする方向に数えた場合の２番目、３番目、・・・をいう。
【００２７】
また、本出願第１の発明又は本出願第６の発明のように、高レートデータに対して、低レートデータが２分の１のデータレートになる場合には、多数決回路の出力をカウントする累積カウンタのカウント回数を２分の１にするか、又はクロックを位相制御する分解能（１度にシフトする量）を２倍にすることにより十分な追従性（追従速度）を得ることができる。
また、本出願第２の発明又は本出願第７の発明のように、高レートデータに対して、低レートデータが４分の１のデータレートになる場合には、多数決回路の出力をカウントする累積カウンタのカウント回数を２分の１にするとともに、クロックを位相制御する分解能（１度にシフトする量）を２倍にすることにより十分な追従性（追従速度）を得ることができる。
【００２８】
また、本出願第３の発明又は本出願第８の発明のように、高レートデータに対して、低レートデータが８分の１のデータレートになる場合には、多数決回路の出力をカウントする累積カウンタのカウント回数を４分の１にするとともに、クロックを位相制御する分解能（１度にシフトする量）を２倍にするか、又は累積カウンタのカウント回数を２分の１にするとともに、クロックを位相制御する分解能（１度にシフトする量）を４倍にすることにより十分な追従性（追従速度）を得ることができる。
すなわち、ｎ，ａ，ｂを正の整数、ａ×ｂ＝２ｎとして、高レートデータに対して、低レートデータが２ｎ分の１のデータレートになる場合には、多数決回路の出力をカウントする累積カウンタのカウント回数をａ分の１にするとともに、クロックを位相制御する分解能（１度にシフトする量）をｂ倍にすることにより十分な追従性（追従速度）を得ることができる。
【００２９】
また、本出願第１１の発明及び本出願第１２の発明では、高レートデータに適用されるクロックリカバリ回路であって、高レートデータの１ビットに対して複数のクロックのエッジで入力データをサンプリングする位相比較器を複数個備え、各位相比較器の比較結果の多数決をとって位相の進み遅れを判断して位相比較特性を構築するオーバーサンプリングクロックリカバリ回路の構成に対して、各位相比較器に入力される入力データのサンプリング用クロックを選択して接続することによって、より低いデータレートのデータ入力に適するように位相比較特性が再構築され、低レートデータにも使用することができる。
【００３０】
【発明の実施の形態】
以下に本発明の実施の形態のオーバーサンプリングクロックリカバリ回路につき図面を参照して説明する。
【００３１】
実施の形態１
次に、本発明の実施の形態１のオーバーサンプリングクロックリカバリ回路につき、図１を参照して説明する。図１は本発明の実施の形態１の２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図１（ａ）はデータレート１．２５Ｇｂｐｓのシリアル入力データＤＴ２の模式的波形図である。図１（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図１（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図１（ｄ）は位相比較器等のブロック回路図である。
図１（ａ）に示すように１ＵＩｐ−ｐ（１．２５Ｇ）は、２ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００３２】
本実施の形態は、図８を参照して説明した従来の２倍のデジタル型オーバーサンプリングクロックリカバリ回路の構成に対し、次の２点の変更を加えた実施の形態である。
第一に、位相比較器ＰＤ２，ＰＤ４の出力と多数決回路１０の入力との対応関係を変更する。
第二に、セレクタ制御回路３１の分解能（１度にシフトする量）を０．１２５ＵＩｐ−ｐ（２．５Ｇ）から、０．２５ＵＩｐ−ｐ（２．５Ｇ）に変更する。
【００３３】
次に、第一の変更点を詳述する。図１（ｄ）に示すように、位相比較器ＰＤ２のＵＰ信号出力（ＵＰ）をＵＰ信号入力ＵＰ２からＤＯＷＮ信号入力ＤＮ２に、位相比較器ＰＤ２のＤＯＷＮ信号出力（ＤＮ）をＵＰ信号入力ＵＰ２に接続するよう変更し、位相比較器ＰＤ４のＵＰ信号出力（ＵＰ）をＵＰ信号入力ＵＰ４からＤＯＷＮ信号入力ＤＮ４に、位相比較器ＰＤ４のＤＯＷＮ信号出力（ＤＮ）をＤＯＷＮ信号入力ＤＮ４からＵＰ信号入力ＵＰ４に接続するよう変更する。図１（ｄ）において、変更前の配線を破線により示す。
また、これらの変更前の入出力の接続と変更後の入出力の接続とを切り替えるセレクタ４０を設けても良い。
【００３４】
次に、本実施の形態の位相比較特性につき説明する。
図１（ｂ１）に入力データＤＴ１の所望の位相にクロックＣＫ１〜ＣＫ８が同期した状態を示す。図１（ｂ１）に示すように、クロックＣＫ２，ＣＫ６の立ち上がりエッジを入力データＤＴ２の変化点の位相に同期させることにより、クロックＣＫ４，ＣＫ８の立ち上がりエッジが入力データＤＴ２のビット中央に同期し、クロックＣＫ４，ＣＫ８に同期したタイミングによりデータ信号の値を正確に読み取ることができる。
【００３５】
図１（ｂ２）に示すように、クロックＣＫ２，ＣＫ６の立ち上がりエッジがそれぞれａ２−ａ３間，ａ６−ａ７間にある場合は、位相比較器ＰＤ１はクロックＣＫ１，ＣＫ２，ＣＫ３によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ１−ＣＫ２間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ１は図１（ｄ）に示すようにＵＰ信号を多数決回路１０に出力する。同様にして位相比較器ＰＤ３はクロックＣＫ５，ＣＫ６，ＣＫ７によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ５−ＣＫ６間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ３は図１（ｄ）に示すようにＵＰ信号を多数決回路１０に出力する。なお、位相比較器ＰＤ２，ＰＤ４はクロックＣＫ３，ＣＫ４，ＣＫ５／クロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ２の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００３６】
図１（ｂ３）に示すように、クロックＣＫ２，ＣＫ６の立ち上がりエッジがそれぞれａ３−ａ４間，ａ７−ａ８間にある場合は、位相比較器ＰＤ２はクロックＣＫ３，ＣＫ４，ＣＫ５によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ４−ＣＫ５間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定し、ＤＯＷＮ信号を多数決回路１０に出力する。しかし、この場合、位相比較器ＰＤ２のＤＯＷＮ信号出力（ＤＮ）は図１（ｄ）に示すように多数決回路１０のＵＰ信号入力ＵＰ２に接続されているため、多数決回路１０は位相比較器ＰＤ２のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。
同様にして位相比較器ＰＤ４はクロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ８−ＣＫ１間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定し、ＤＯＷＮ信号を多数決回路１０に出力する。しかし、この場合、位相比較器ＰＤ４のＤＯＷＮ信号出力（ＤＮ）は図１（ｄ）に示すように多数決回路１０のＵＰ信号入力ＵＰ４に接続されているため、多数決回路１０は位相比較器ＰＤ４のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。なお、位相比較器ＰＤ１，ＰＤ３はクロックＣＫ１，ＣＫ２，ＣＫ３／クロックＣＫ５，ＣＫ６，ＣＫ７によりサンプリングした入力データＤＴ２の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００３７】
図示しないが、クロックＣＫ２，ＣＫ６の立ち上がりエッジがそれぞれａ１−ａ２間，ａ５−ａ６間にある場合は、位相比較器ＰＤ１はクロックＣＫ１，ＣＫ２，ＣＫ３によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ２−ＣＫ３間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定する。この場合、位相比較器ＰＤ１は図１（ｄ）に示すようにＤＯＷＮ信号を多数決回路１０に出力する。
同様にして位相比較器ＰＤ３はクロックＣＫ５，ＣＫ６，ＣＫ７によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ６−ＣＫ７間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定する。この場合、位相比較器ＰＤ３は図１（ｄ）に示すようにＤＯＷＮ信号を多数決回路１０に出力する。なお、位相比較器ＰＤ２，ＰＤ４はクロックＣＫ３，ＣＫ４，ＣＫ５／クロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ２の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００３８】
図示しないが、クロックＣＫ２，ＣＫ６の立ち上がりエッジがそれぞれａ８−ａ１間，ａ６−ａ７間にある場合は、位相比較器ＰＤ２はクロックＣＫ３，ＣＫ４，ＣＫ５によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ３−ＣＫ４間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定し、ＵＰ信号を多数決回路１０に出力する。しかし、この場合、位相比較器ＰＤ２のＵＰ信号出力（ＵＰ）は図１（ｄ）に示すように多数決回路１０のＤＯＷＮ信号入力ＤＮ２に接続されているため、多数決回路１０は位相比較器ＰＤ２のこのＵＰ信号をＤＯＷＮ信号としてカウントして多数決をとる。
同様にして位相比較器ＰＤ４はクロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ２の値をもとに、クロックＣＫ７−ＣＫ８間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定し、ＵＰ信号を多数決回路１０に出力する。しかし、この場合、位相比較器ＰＤ４のＵＰ信号出力（ＵＰ）は図１（ｄ）に示すように多数決回路１０のＤＯＷＮ信号入力ＤＮ４に接続されているため、多数決回路１０は位相比較器ＰＤ４のこのＵＰ信号をＤＯＷＮ信号としてカウントして多数決をとる。なお、位相比較器ＰＤ１，ＰＤ３はクロックＣＫ１，ＣＫ２，ＣＫ３／クロックＣＫ５，ＣＫ６，ＣＫ７によりサンプリングした入力データＤＴ２の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００３９】
以上の位相比較特性をまとめると、上述のように位相比較器ＰＤ２，ＰＤ４の出力と多数決回路の入力との接続を変更したことにより、図１（ｃ１）に示すような位相比較特性から、図１（ｃ２）に示すような１．２５Ｇｂｐｓの入力データＤＴ２に適合した位相比較特性に変更される。すなわち、図１（ｃ１）において、ａ３−ａ４間のＤＮ判定がＵＰ判定に、ａ４−ａ５間のＵＰ判定がＤＮ判定に、ａ７−ａ８間のＤＮ判定がＵＰ判定に、ａ８−ａ９間のＵＰ判定がＤＮ判定に変更され、クロックＣＫ２（ＣＫ６）の立ち上がりエッジがａ２−ａ４間（ａ６−ａ８間）にある場合はＵＰと判定し、クロックＣＫ２（ＣＫ６）の立ち上がりエッジがａ８−ａ２間（ａ４−ａ６間）にある場合はＤＯＷＮと判定する。これによりクロックＣＫ２（ＣＫ６）の立ち上がりエッジが入力データＤＴ２の変化点の位相ａ２（ａ６）に同期する図１（ｂ１）に示す状態を回復することができ、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８を位相制御する分解能を２倍としたためクロックの追従速度が２倍となり、１．２５Ｇｂｐｓの入力データＤＴ２に対する十分な追従性を確保できる。
【００４０】
以上の実施の形態１は、本発明の一実施の形態にすぎない。この実施の形態１は、入力データの１ビットに対して１対２に対応する４個の位相比較器ＰＤ１〜ＰＤ４が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１及びＰＤ３を１番目として、２番目の位相比較器ＰＤ２，ＰＤ４のＤＯＷＮ信号出力が多数決回路１０のＵＰ信号入力に接続され、２番目の位相比較器ＰＤ２，ＰＤ４のＵＰ信号出力が多数決回路１０のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路の一実施の形態である。
【００４１】
実施の形態２
まず、本発明の実施の形態２のオーバーサンプリングクロックリカバリ回路につき図２を参照して説明する。図２は本発明の実施の形態２の２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図２（ａ）はデータレート６２２Ｍｂｐｓのシリアル入力データＤＴ３の模式的波形図である。図２（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図２（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図２（ｄ）は位相比較器等のブロック回路図である。
図２（ａ）に示すように１ＵＩｐ−ｐ（６２２Ｍ）は、４ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００４２】
本実施の形態は、図８を参照して説明した従来の２倍のデジタル型オーバーサンプリングクロックリカバリ回路の構成に対し、次の３点の変更を加えた実施の形態である。
第一に、位相比較器ＰＤ２，ＰＤ３，ＰＤ４の出力と多数決回路１０の入力との対応関係を変更する。
第二に、セレクタ制御回路３１の分解能（１度にシフトする量）を０．１２５ＵＩｐ−ｐ（２．５Ｇ）から、０．２５ＵＩｐ−ｐ（２．５Ｇ）に変更する。
第三に、累積カウンタ２１のカウント回数を５０回から２５回に変更する。
【００４３】
次に、第一の変更点を詳述する。図２（ｄ）に示すように、位相比較器ＰＤ２，ＰＤ３のＤＯＷＮ信号出力（ＤＮ）をそれぞれＤＯＷＮ信号入力ＤＮ２，ＤＮ３からＵＰ信号入力ＵＰ３，ＵＰ４に接続するよう変更し、それと引き替えるように、位相比較器ＰＤ３，ＰＤ４のＵＰ信号出力（ＵＰ）をそれぞれＵＰ信号入力ＵＰ３，ＵＰ４からＤＯＷＮ信号入力ＤＮ２，ＤＮ３に接続するよう変更する。図２（ｄ）において、変更前の配線を破線により示す。
また、これらの変更前の入出力の接続と変更後の入出力の接続とを切り替えるセレクタ４１を設けても良い。
【００４４】
図２（ｂ１）に入力データＤＴ１の所望の位相にクロックＣＫ１〜ＣＫ８が同期した状態を示す。図２（ｂ１）に示すように、クロックＣＫ２の立ち上がりエッジを入力データＤＴ３の変化点の位相に同期させることにより、クロックＣＫ６の立ち上がりエッジが入力データＤＴ３のビット中央に同期し、クロックＣＫ６に同期したタイミングによりデータ信号の値を正確に読み取ることができる。
【００４５】
次に、本実施の形態の位相比較特性につき説明する。
上述のように位相比較器ＰＤ２，ＰＤ３，ＰＤ４の出力と多数決回路の入力との接続を変更したことにより、図２（ｃ１）に示すような位相比較特性から、図２（ｃ２）に示すような６２２Ｍｂｐｓの入力データＤＴ３に適合した位相比較特性に変更される。すなわち、図２（ｃ１）において、ａ３−ａ４間、ａ５−ａ６間のＤＮ判定がＵＰ判定に、ａ６−ａ７間、ａ８−ａ１間のＵＰ判定がＤＮ判定に変更され、クロックＣＫ２の立ち上がりエッジがａ２−ａ６間にある場合はＵＰと判定し、クロックＣＫ２の立ち上がりエッジがａ６−ａ２間にある場合はＤＯＷＮと判定する。これによりクロックＣＫ２の立ち上がりエッジが入力データＤＴ３の変化点の位相ａ２に同期する図２（ｂ１）に示す状態を回復することができ、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを位相制御する分解能を２倍とするとともに累積カウンタ２３のカウント回数を２分の１としたためクロックの追従速度が４倍となり、６２２Ｍｂｐｓの入力データＤＴ２に対する十分な追従性を確保できる。
【００４６】
例えば、図２（ｂ２）に示すように、クロックＣＫ２の立ち上がりエッジがａ２−ａ３間にある場合は、位相比較器ＰＤ１はクロックＣＫ１，ＣＫ２，ＣＫ３によりサンプリングした入力データＤＴ３の値をもとに、クロックＣＫ１−ＣＫ２間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ１は図２（ｄ）に示すようにＵＰ信号を多数決回路１０に出力する。
なお、位相比較器ＰＤ２，ＰＤ３，ＰＤ４はクロックＣＫ３，ＣＫ４，ＣＫ５／クロックＣＫ５，ＣＫ６，ＣＫ７／クロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ３の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００４７】
例えば、図２（ｂ３）に示すように、クロックＣＫ２の立ち上がりエッジがａ５−ａ６間にある場合は、位相比較器ＰＤ３はクロックＣＫ５，ＣＫ６，ＣＫ７によりサンプリングした入力データＤＴ３の値をもとに、クロックＣＫ６−ＣＫ７間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定し、ＤＯＷＮ信号を多数決回路１０に出力する。しかし、この場合、位相比較器ＰＤ３のＤＯＷＮ信号出力（ＤＮ）は図２（ｄ）に示すように多数決回路１０のＵＰ信号入力ＵＰ４に接続されているため、多数決回路１０は位相比較器ＰＤ３のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。
なお、位相比較器ＰＤ１，ＰＤ２，ＰＤ４はクロックＣＫ１，ＣＫ２，ＣＫ３／クロックＣＫ３，ＣＫ４，ＣＫ５／クロックＣＫ７，ＣＫ８，ＣＫ１によりサンプリングした入力データＤＴ３の値をもとにしてもデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００４８】
以上の実施の形態２は、本発明の一実施の形態にすぎない。以上の実施の形態２は、入力データの１ビットに対して１対４に対応する４個の位相比較器ＰＤ１〜ＰＤ４が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１を１番目として、２番目の位相比較器ＰＤ２及び３番目の位相比較器ＰＤ３のＤＯＷＮ信号出力が多数決回路１０のＵＰ信号入力に接続され、３番目の位相比較器ＰＤ３及び４番目の位相比較器ＰＤ４のＵＰ信号出力が多数決回路１０のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路の一実施の形態である。
なお、クロック周波数をデータレート２．５Ｇｂｐｓの８分の１、すなわち、３１２．５ＭＨｚとして１６相のクロックを生成し、８個の位相比較器を設けた場合には、入力データの１ビットに対して１対８に対応する８個の位相比較器ＰＤ１〜ＰＤ８が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１，ＰＤ５を１番目として、２番目の位相比較器ＰＤ２，ＰＤ６及び３番目の位相比較器ＰＤ３，ＰＤ７のＤＯＷＮ信号出力が多数決回路１０のＵＰ信号入力に接続され、３番目の位相比較器ＰＤ３，ＰＤ７及び４番目の位相比較器ＰＤ４，ＰＤ８のＵＰ信号出力が多数決回路１０のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路を実施すればよい。
また、３１１ＭＨｚの入力データ用に再構成するにはデータレートが８分の１になるので、入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路を実施すればよい。
【００４９】
実施の形態３
次ぎに本発明の実施の形態３のオーバーサンプリングクロックリカバリ回路につき図３、図４を参照して説明する。図３は本発明の実施の形態３のオーバーサンプリングクロックリカバリ回路の基本構成となる２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図３（ａ）はデータレート２．５Ｇｂｐｓのシリアル入力データＤＴ１の模式的波形図である。図３（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図３（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図３（ｄ）は位相比較器等のブロック回路図である。
【００５０】
入力データＤＴ１はデータレート２．５Ｇｂｐｓのシリアル入力データであり、１ビットの長さが４００ｐｓである。
図３（ｂ１）〜（ｂ３）に示す８相のクロックＣＫ１〜ＣＫ８は、周波数６２５ＭＨｚであり、２００ｐｓの間隔をもって等間隔に配列された多相クロックである。このような８相のクロックＣＫ１〜ＣＫ８は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相ロックループ）によって周波数６２５ＭＨｚのクロックを生成し、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延ロックループ）によって８相に展開することで有利に生成することができる。また、位相制御回路（図示せず）によって相間隔を保ったまま全体として位相がシフトされる。
同様に、図３（ｂ１）〜（ｂ３）に示す８相のクロックＣＫ１Ｄ〜ＣＫ８Ｄは、周波数６２５ＭＨｚであり、２００ｐｓの間隔をもって等間隔に配列された多相クロックである。このような８相のクロックＣＫ１〜ＣＫ８は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相ロックループ）によって周波数６２５ＭＨｚのクロックを生成し、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延ロックループ）によって８相に展開することで有利に生成することができる。また、位相制御回路（図示せず）によって相間隔を保ったまま全体として位相がシフトされる。
８相のクロックＣＫ１〜ＣＫ８及び８相のクロックＣＫ１Ｄ〜ＣＫ８Ｄはそれぞれ同一の分解能（例えば５７ｐｓ）で位相制御され、８相のクロックＣＫ１Ｄ〜ＣＫ８Ｄが８相のクロックＣＫ１〜ＣＫ８に対して一分解能遅れた位相に保持される。これにより図３（ｂ１）〜（ｂ３）に示すような不均等に配列する１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを生成することができる。すなわち、１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄは、図３（ｂ１）〜（ｂ３）に示すような不均等な間隔を保持したまま全体として位相がシフトされる。この方法は、本出願と同一発明者、同一出願人にかかる先の出願（特願平２００１−３６６７）に開示される。この方法に限らず、一のＤＬＬによって１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを生成しても良い。その場合、クロックＣＫ１Ｄ−ＣＫ１間、クロックＣＫ２Ｄ−ＣＫ２間、クロックＣＫ３Ｄ−ＣＫ３間、クロックＣＫ４Ｄ−ＣＫ４間、クロックＣＫ５Ｄ−ＣＫ５間、クロックＣＫ６Ｄ−ＣＫ６間、クロックＣＫ７Ｄ−ＣＫ７間、クロックＣＫ８Ｄ−ＣＫ８間の遅延時間を小さくし（例えば介装する遅延バッファを１つとする）、クロックＣＫ１−ＣＫ２Ｄ間、クロックＣＫ２−ＣＫ３Ｄ間、クロックＣＫ３−ＣＫ４Ｄ間、クロックＣＫ４−ＣＫ５Ｄ間、クロックＣＫ５−ＣＫ６Ｄ間、クロックＣＫ６−ＣＫ７Ｄ間、クロックＣＫ７−ＣＫ８Ｄ間、クロックＣＫ８−ＣＫ１Ｄ間の遅延時間を大きくする（例えば介装する遅延バッファを２以上とする）ことで生成できる。但し５０ｐｓ程の微少の伝搬遅延時間で動作する遅延バッファを現有の技術で構成することは困難であるので注意を要する。
【００５１】
位相比較器ＰＤ１１は、連続する６相のクロックＣＫ１Ｄ，ＣＫ１，ＣＫ２Ｄ，ＣＫ２，ＣＫ３Ｄ，ＣＫ３の立ち上がりエッジによりサンプリングした入力データＤＴ１の値をもとに位相比較と行う。
位相比較器ＰＤ１２は、連続する６相のクロックＣＫ３Ｄ，ＣＫ３，ＣＫ４Ｄ，ＣＫ４，ＣＫ５Ｄ，ＣＫ５の立ち上がりエッジによりサンプリングした入力データＤＴ１の値をもとに位相比較と行う。
位相比較器ＰＤ１３は、連続する６相のクロックＣＫ５Ｄ，ＣＫ５，ＣＫ６Ｄ，ＣＫ６，ＣＫ７Ｄ，ＣＫ７の立ち上がりエッジによりサンプリングした入力データＤＴ１の値をもとに位相比較と行う。
位相比較器ＰＤ１４は、連続する６相のクロックＣＫ７Ｄ，ＣＫ７，ＣＫ８Ｄ，ＣＫ８，ＣＫ１Ｄ，ＣＫ１の立ち上がりエッジによりサンプリングした入力データＤＴ１の値をもとに位相比較と行う。
【００５２】
図３（ｂ１）に入力データＤＴ１の所望の位相にクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄが同期した状態を示す。図３（ｂ１）に示すように、クロックＣＫ２Ｄ−ＣＫ２間，クロックＣＫ４Ｄ−ＣＫ４間，クロックＣＫ６Ｄ−ＣＫ６間，クロックＣＫ８Ｄ−ＣＫ８間に入力データＤＴ１の変化点の位相を同期させることにより、クロックＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７の立ち上がりエッジが入力データＤＴ１のビット中央に同期し、クロックＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７に同期したタイミングによりデータ信号の値を正確に読み取ることができる。
図３（ｂ１）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ４Ｄ−ＣＫ４間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点，クロックＣＫ８Ｄ−ＣＫ８間の中点がそれぞれ順に、ｄ１−ｄ２間、ｄ３−ｄ４間、ｄ５−ｄ６間、ｄ７−ｄ８間にある場合、各位相比較器ＰＤ１１〜ＰＤ１４はそれぞれ順に、入力データＤＴ１の変化点がＣＫ２Ｄ−ＣＫ２間，クロックＣＫ４Ｄ−ＣＫ４間，クロックＣＫ６Ｄ−ＣＫ６間，クロックＣＫ８Ｄ−ＣＫ８間にあると検出できることから、クロックが入力データＤＴ１の所望の位相に同期していると判断し、同期信号を出力する。
【００５３】
また、図３（ｂ２）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ４Ｄ−ＣＫ４間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点，クロックＣＫ８Ｄ−ＣＫ８間の中点がそれぞれ順に、ｄ２−ｃ３間、ｄ４−ｃ５間、ｄ６−ｃ７間、ｄ８−ｃ１間にある場合、各位相比較器ＰＤ１１〜ＰＤ１４はそれぞれ順に、入力データＤＴ１の変化点がＣＫ１Ｄ−ＣＫ２Ｄ間，クロックＣＫ３Ｄ−ＣＫ４ｄ間，クロックＣＫ５Ｄ−ＣＫ６Ｄ間，クロックＣＫ７Ｄ−ＣＫ８Ｄ間にあると検出できることから、クロックが入力データＤＴ１に対して遅れておりＵＰすべきと判断し、ＵＰ信号を出力する。
また、図３（ｂ３）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ４Ｄ−ＣＫ４間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点，クロックＣＫ８Ｄ−ＣＫ８間の中点がそれぞれ順に、ｃ１−ｄ１間、ｃ３−ｄ３間、ｃ５−ｄ５間、ｃ７−ｄ７間にある場合、各位相比較器ＰＤ１１〜ＰＤ１４はそれぞれ順に、入力データＤＴ１の変化点がクロックＣＫ２−ＣＫ２Ｄ間，クロックＣＫ３Ｄ−ＣＫ４ｄ間，クロックＣＫ５Ｄ−ＣＫ６Ｄ間，クロックＣＫ７Ｄ−ＣＫ８Ｄ間にあると検出できることから、クロックが入力データＤＴ１に対して進んでおりＤＯＷＮすべきと判断し、ＤＯＷＮ信号を出力する。
以上まとめると図３（ｃ）に示すような位相比較特性となる。なお、同符号が連続するデータパターンの場合等、変化点が検出できず遅れ／進みを判定できない場合は、ＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００５４】
図３（ｄ）に示すように、各位相比較器ＰＤ１１〜ＰＤ１４のＵＰ信号出力（ＵＰ）はそれぞれ、多数決回路１１のＵＰ信号入力ＵＰ１〜ＵＰ４に接続される。各位相比較器ＰＤ１１〜ＰＤ１４のＤＯＷＮ信号出力（ＤＮ）はそれぞれ、多数決回路１１のＤＯＷＮ信号入力ＤＮ１〜ＤＮ４に接続される。各位相比較器ＰＤ１１〜ＰＤ１４の同期信号出力（ＡＬ）はそれぞれ、多数決回路１１の同期信号入力ＡＬ１〜ＡＬ４に接続される。
多数決回路１１は、４つの位相比較器ＰＤ１１〜ＰＤ４が出力したＵＰ／ＤＯＷＮ／同期信号の多数決をとり、その多数決の結果としてのＵＰ信号ＵＰ２０又はＤＯＷＮ信号ＤＮ２０を累積カウンタ２２へ出力する。
累積カウンタ２２は、多数決回路１１が出力したＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０を次のように累積的に８回カウントし、ＵＰ信号ＵＰ３０又はＤＯＷＮ信号ＤＮ３０をセレクタ制御回路３２へ出力する。
すなわち、累積カウンタ２２は、初期累積値を０とし、ＵＰ信号ＵＰ２０を１回受ける度に累積値に１加算（カウントアップ）し、ＤＯＷＮ信号ＤＮ２０を１回受ける度に累積値から１減算（カウントダウン）する。また、累積カウンタ２２は、累積値が８になる場合には累積値をリセットして０に戻すとともにＵＰ信号ＵＰ３０をセレクタ制御回路３２へ出力する。一方、累積値が−８になる場合には、累積カウンタ２２は累積値をリセットして０に戻すとともにＤＯＷＮ信号ＤＮ３０をセレクタ制御回路３２へ出力する。
セレクタ制御回路３２はＵＰ信号ＵＰ３０を受けると、１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを１分解能進ませるための制御信号を位相制御回路（図示せず）へ出力する。セレクタ制御回路３２はＤＯＷＮ信号ＤＮ３０を受けると、１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを１分解能遅らせるための制御信号を前記位相制御回路へ出力する。１分解能はクロックＣＫ１Ｄ−ＣＫ１間、クロックＣＫ２Ｄ−ＣＫ２間、クロックＣＫ３Ｄ−ＣＫ３間、クロックＣＫ４Ｄ−ＣＫ４間、クロックＣＫ５Ｄ−ＣＫ５間、クロックＣＫ６Ｄ−ＣＫ６間、クロックＣＫ７Ｄ−ＣＫ７間、クロックＣＫ８Ｄ−ＣＫ８間の位相差と同じである。ここでは、１分解能を５７ｐｓとする。
【００５５】
本発明の実施の形態３は、以上のオーバーサンプリングクロックリカバリ回路の構成に対し、次の２点の変更を加えた実施の形態である。
図４は本発明の実施の形態３のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図４（ａ）はデータレート１．２５Ｇｂｐｓのシリアル入力データＤＴ２の模式的波形図である。図４（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図４（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図４（ｄ）は位相比較器等のブロック回路図である。
図４（ａ）に示すように１ＵＩｐ−ｐ（１．２５Ｇ）は、２ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００５６】
第一に、位相比較器ＰＤ１２，ＰＤ１４の出力と多数決回路１０の入力との対応関係を変更する。
第二に、セレクタ制御回路３３の分解能（１度にシフトする量）を５７ｐｓから、１１４ｐｓに変更する。
【００５７】
次に、第一の変更点を詳述する。図４（ｄ）に示すように、位相比較器ＰＤ１２のＵＰ信号出力（ＵＰ）をＵＰ信号入力ＵＰ２からＤＯＷＮ信号入力ＤＮ２に接続し、位相比較器ＰＤ１２のＤＯＷＮ信号出力（ＤＮ）をＤＯＷＮ信号入力ＤＮ２からＵＰ信号入力ＵＰ２に接続するよう変更し、さらに、位相比較器ＰＤ１２の同期信号出力（ＡＬ）を同期信号入力ＡＬ２からグランド（図示せず）に接地するよう変更する。
同様に位相比較器ＰＤ１４のＵＰ信号出力（ＵＰ）をＵＰ信号入力ＵＰ４からＤＯＷＮ信号入力ＤＮ４に接続し、位相比較器ＰＤ１４のＤＯＷＮ信号出力（ＤＮ）をＤＯＷＮ信号入力ＤＮ４からＵＰ信号入力ＵＰ４に接続するよう変更し、さらに、位相比較器ＰＤ１４の同期信号出力（ＡＬ）を同期信号入力ＡＬ４からグランド（図示せず）に接地するよう変更する。図４（ｄ）において、変更前の配線を破線により示す。
また、これらの変更前の入出力の接続と変更後の入出力の接続とを切り替えるセレクタ４２を設けても良い。
【００５８】
次に、本実施の形態の位相比較特性につき説明する。
図４（ｂ２）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点がそれぞれｄ２−ｃ３間，ｄ６−ｃ７間にある場合は、位相比較器ＰＤ１１，ＰＤ１３のそれぞれはクロックＣＫ１Ｄ−ＣＫ２Ｄ間，クロックＣＫ５Ｄ−ＣＫ６Ｄ間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ１１，ＰＤ１３は図４（ｄ）に示すようにＵＰ信号を多数決回路１１に出力する。
なお、位相比較器ＰＤ１２，ＰＤ１４はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００５９】
図４（ｂ３）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点がそれぞれｃ３−ｄ３間，ｃ７−ｄ７間にある場合は、位相比較器ＰＤ１２，ＰＤ１４のそれぞれはクロックＣＫ４−ＣＫ５Ｄ間，クロックＣＫ８−ＣＫ１Ｄ間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定しＤＯＷＮ信号を出力する。しかし、この場合、位相比較器ＰＤ１２のＤＯＷＮ信号出力（ＤＮ）は図４（ｄ）に示すように多数決回路１１のＵＰ信号入力ＵＰ２に接続されているため、多数決回路１１は位相比較器ＰＤ１２のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。同様に、位相比較器ＰＤ１４のＤＯＷＮ信号出力（ＤＮ）は図４（ｄ）に示すように多数決回路１１のＵＰ信号入力ＵＰ４に接続されているため、多数決回路１１は位相比較器ＰＤ１４のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。
なお、位相比較器ＰＤ１１，ＰＤ１３はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００６０】
図示しないが、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点がそれぞれｃ１−ｄ１間，ｃ５−ｄ５間にある場合は、位相比較器ＰＤ１１，ＰＤ１３のそれぞれはクロックＣＫ２−ＣＫ３Ｄ間，クロックＣＫ６−ＣＫ７Ｄ間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定する。この場合、位相比較器ＰＤ１１，ＰＤ１３は図４（ｄ）に示すようにＤＯＷＮ信号を多数決回路１１に出力する。
なお、位相比較器ＰＤ１２，ＰＤ１４はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００６１】
図示しないが、クロックＣＫ２Ｄ−ＣＫ２間の中点，クロックＣＫ６Ｄ−ＣＫ６間の中点がそれぞれｄ８−ｃ１間，ｄ４−ｃ５間にある場合は、位相比較器ＰＤ１２，ＰＤ１４のそれぞれはクロックＣＫ３−ＣＫ４Ｄ間，クロックＣＫ７−ＣＫ８Ｄ間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定しＵＰ信号を出力する。しかし、この場合、位相比較器ＰＤ１２のＵＰ信号出力（ＵＰ）は図４（ｄ）に示すように多数決回路１１のＤＯＷＮ信号入力ＤＮ２に接続されているため、多数決回路１１は位相比較器ＰＤ１２のこのＵＰ信号をＤＯＷＮ信号としてカウントして多数決をとる。同様に、位相比較器ＰＤ１４のＵＰ信号出力（ＵＰ）は図４（ｄ）に示すように多数決回路１１のＤＯＷＮ信号入力ＤＮ４に接続されているため、多数決回路１１は位相比較器ＰＤ１４のこのＵＰ信号をＤＯＷＮ信号としてカウントして多数決をとる。
なお、位相比較器ＰＤ１１，ＰＤ１３はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００６２】
以上の位相比較特性をまとめると、上述のように位相比較器ＰＤ１２，ＰＤ４の出力と多数決回路の入力との接続を変更したことにより、図４（ｃ１）に示すような位相比較特性から、図４（ｃ２）に示すような１．２５Ｇｂｐｓの入力データＤＴ２に適合した位相比較特性に変更される。すなわち、図４（ｃ１）において、ｃ３−ｄ３間のＤＮ判定がＵＰ判定に、ｄ４−ｃ５間のＵＰ判定がＤＮ判定に、ｃ７−ｄ７間のＤＮ判定がＵＰ判定に、ｄ８−ｃ１間のＵＰ判定がＤＮ判定に変更され、クロックＣＫ２Ｄ−ＣＫ２間の中点（クロックＣＫ６Ｄ−ＣＫ６間の中点）がｄ２−ｄ３間（ｄ６−ｄ７間）にある場合はＵＰと判定し、クロックＣＫ２Ｄ−ＣＫ２間の中点（クロックＣＫ６Ｄ−ＣＫ６間の中点）がｄ８−ｄ１間（ｄ４−ｄ５間）にある場合はＤＯＷＮと判定する。また、クロックＣＫ２Ｄ−ＣＫ２間の中点（クロックＣＫ６Ｄ−ＣＫ６間の中点）がｄ１−ｄ２間（ｄ５−ｄ６間）ある場合のみ同期と判定する。これにより図４（ｂ１）に示す所望の同期状態を回復することができ、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを位相制御する分解能を２倍としたためクロックの追従速度が２倍となり、１．２５Ｇｂｐｓの入力データＤＴ２に対する十分な追従性を確保できる。
【００６３】
以上の実施の形態３は、本発明の一実施の形態にすぎない。以上の実施の形態３は、入力データの１ビットに対して１対２に対応する４個の位相比較器ＰＤ１１〜ＰＤ１４が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１１及びＰＤ１３を１番目として、２番目の位相比較器ＰＤ１２，ＰＤ４のＤＯＷＮ信号出力が多数決回路１１のＵＰ信号入力に接続され、２番目の位相比較器ＰＤ１２，ＰＤ４の同期信号出力と多数決回路１１の同期信号入力とが非接続にされ、２番目の位相比較器ＰＤ１２，ＰＤ４のＵＰ信号出力が多数決回路１１のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路の一実施の形態である。
【００６４】
実施の形態４
まず、本発明の実施の形態４のオーバーサンプリングクロックリカバリ回路につき図５を参照して説明する。図５は本発明の実施の形態４のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図５（ａ）はデータレート６２２Ｍｂｐｓのシリアル入力データＤＴ３の模式的波形図である。図５（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図５（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図５（ｄ）は位相比較器等のブロック回路図である。
図５（ａ）に示すように１ＵＩｐ−ｐ（６２２Ｍ）は、４ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００６５】
本実施の形態は、実施の形態３において図３を参照して説明したオーバーサンプリングクロックリカバリ回路の構成に対し、次の３点の変更を加えた実施の形態である。
第一に、位相比較器ＰＤ１２，ＰＤ１３，ＰＤ４の出力と多数決回路１１の入力との対応関係を変更する。
第二に、セレクタ制御回路３３の分解能（１度にシフトする量）を５７ｐｓから、１１４ｐｓに変更する。
第三に、累積カウンタ２３のカウント回数を８回から４回に変更する。
【００６６】
次に、第一の変更点を詳述する。図５（ｄ）に示すように、位相比較器ＰＤ１２，ＰＤ１３のＤＯＷＮ信号出力（ＤＮ）をそれぞれＤＯＷＮ信号入力ＤＮ２，ＤＮ３からＵＰ信号入力ＵＰ３，ＵＰ４に接続するよう変更し、それと引き替えるように、位相比較器ＰＤ１３，ＰＤ４のＵＰ信号出力（ＵＰ）をそれぞれＵＰ信号入力ＵＰ３，ＵＰ４からＤＯＷＮ信号入力ＤＮ２，ＤＮ３に接続するよう変更する。さらに、位相比較器ＰＤ１２，ＰＤ１３，ＰＤ１４の同期信号出力（ＡＬ）を同期信号入力ＡＬ２からグランド（図示せず）に接地するよう変更する。図５（ｄ）において、変更前の配線を破線により示す。
また、これらの変更前の入出力の接続と変更後の入出力の接続とを切り替えるセレクタ４３を設けても良い。
【００６７】
次に、本実施の形態の位相比較特性につき説明する。
上述のように位相比較器ＰＤ１２，ＰＤ１３，ＰＤ１４の出力と多数決回路の入力との接続を変更したことにより、図５（ｃ１）に示すような位相比較特性から、図５（ｃ２）に示すような６２２Ｍｂｐｓの入力データＤＴ３に適合した位相比較特性に変更される。すなわち、図５（ｃ１）において、ｃ３−ｄ３間、ｃ５−ｄ５間のＤＮ判定がＵＰ判定に、ｄ６−ｃ７間、ｄ８−ｃ１間のＵＰ判定がＤＮ判定に変更され、クロックＣＫ２Ｄ−ＣＫ２間の中点がｄ２−ｄ３間，ｄ４−ｄ５間にある場合はＵＰと判定し、クロックＣＫ２Ｄ−ＣＫ２間の中点がｄ６−ｄ７間，ｄ８−ｄ１間にある場合はＤＯＷＮと判定する。また、クロックＣＫ２Ｄ−ＣＫ２間の中点がｄ１−ｄ２間ある場合のみ同期と判定する。これにより図５（ｂ１）に示す所望の同期状態を回復することができ、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄを位相制御する分解能を２倍とするとともに累積カウンタ２３のカウント回数を２分の１としたためクロックの追従速度が４倍となり、６２２Ｍｂｐｓの入力データＤＴ２に対する十分な追従性を確保できる。
【００６８】
例えば、図５（ｂ２）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点がｄ２−ｃ３間にある場合は、位相比較器ＰＤ１１クロックＣＫ１Ｄ−ＣＫ２Ｄ間にデータの変化点があると検知できることからクロックが遅れておりクロックの位相をＵＰさせるべきと判定する。この場合、位相比較器ＰＤ１１は図５（ｄ）に示すようにＵＰ信号を多数決回路１１に出力する。
なお、位相比較器ＰＤ１２，ＰＤ１３，ＰＤ１４はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００６９】
例えば、図５（ｂ３）に示すように、クロックＣＫ２Ｄ−ＣＫ２間の中点がそれぞれｃ５−ｄ５間にある場合は、位相比較器ＰＤ１３はクロックＣＫ６−ＣＫ７Ｄ間にデータの変化点があると検知できることからクロックが進んでおりクロックの位相をＤＯＷＮさせるべきと判定しＤＯＷＮ信号を出力する。しかし、この場合、位相比較器ＰＤ１３のＤＯＷＮ信号出力（ＤＮ）は図５（ｄ）に示すように多数決回路１１のＵＰ信号入力ＵＰ４に接続されているため、多数決回路１１は位相比較器ＰＤ１３のこのＤＯＷＮ信号をＵＰ信号としてカウントして多数決をとる。
なお、位相比較器ＰＤ１１，ＰＤ１２，ＰＤ１４はデータの変化点の位相を検出できないことからＵＰ信号及びＤＯＷＮ信号のいずれも出力しない。
【００７０】
以上の実施の形態４は、本発明の一実施の形態にすぎない。以上の実施の形態４は、入力データの１ビットに対して１対４に対応する４個の位相比較器ＰＤ１１〜ＰＤ１４が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１１を１番目として、２番目の位相比較器ＰＤ１２及び３番目の位相比較器ＰＤ１３のＤＯＷＮ信号出力が多数決回路１１のＵＰ信号入力に接続され、２番目の位相比較器ＰＤ１２、３番目の位相比較器ＰＤ１３及び４番目の位相比較器ＰＤ４の同期信号出力と多数決回路１１の同期信号入力とが非接続にされ、３番目の位相比較器ＰＤ１３及び４番目の位相比較器ＰＤ４のＵＰ信号出力が多数決回路１１のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路の一実施の形態である。
なお、クロック周波数をデータレート２．５Ｇｂｐｓの８分の１、すなわち、３１２．５ＭＨｚとして３２相のクロックを生成し、８個の位相比較器を設けた場合には、入力データの１ビットに対して１対４に対応する８個の位相比較器ＰＤ１１〜ＰＤ１８が備えられ、前記入力データの変化点に対応する位相比較器ＰＤ１１，ＰＤ１５を１番目として、２番目の位相比較器ＰＤ１２，ＰＤ１６及び３番目の位相比較器ＰＤ１３，ＰＤ１７のＤＯＷＮ信号出力が多数決回路１１のＵＰ信号入力に接続され、２番目の位相比較器ＰＤ１２，ＰＤ１６、３番目の位相比較器ＰＤ１３，ＰＤ１７及び４番目の位相比較器ＰＤ１４，ＰＤ１８の同期信号出力と多数決回路１１の同期信号入力とが非接続にされ、３番目の位相比較器ＰＤ１３，ＰＤ１７及び４番目の位相比較器ＰＤ１４，ＰＤ１８のＵＰ信号出力が多数決回路１１のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路を実施すればよい。
【００７１】
また、３１１ＭＨｚの入力データ用に再構成するにはデータレートが８分の１になるので、入力データの１ビットに対して１対８に対応する８の倍数個の位相比較器と、前記位相比較器の出力するＵＰ信号、同期信号及びＤＯＷＮ信号の多数決をとる多数決回路とを備え、前記入力データの変化点に対応する位相比較器を１番目として、２番目、３番目、４番目及び５番目の位相比較器のＤＯＷＮ信号出力が前記多数決回路のＵＰ信号入力に接続され、２番目、３番目、４番目、５番目、６番目、７番目及び８番目の位相比較器の同期信号出力と前記多数決回路とが非接続にされ、５番目、６番目、７番目及び８番目の位相比較器のＵＰ信号出力が前記多数決回路のＤＯＷＮ信号入力に接続されてなるオーバーサンプリングクロックリカバリ回路を実施すればよい。
【００７２】
実施の形態５
本発明の実施の形態５のオーバーサンプリングクロックリカバリ回路につき図６を参照して説明する。図６は本発明の実施の形態５の、２．５Ｇｂｐｓのデータレート用に構成された２倍のデジタル型オーバーサンプリングクロックリカバリ回路であるが１．２５Ｇｂｐｓのデータレートにも使用可能な２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図である。図６（ａ１）、（ａ２）はデータレート２．５Ｇｂｐｓ、１．２５Ｇｂｐｓのシリアル入力データＤＴ１、ＤＴ２の模式的波形図である。図６（ｂ）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図６（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図６（ｄ）は位相比較器等のブロック回路図である。
図６（ａ１）、（ａ２）に示すように１ＵＩｐ−ｐ（１．２５Ｇ）は、２ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００７３】
本実施の形態５のオーバーサンプリングクロックリカバリ回路は、図８を参照して説明した従来の２倍のデジタル型オーバーサンプリングクロックリカバリ回路の構成に対し、次の３点の変更を加えた実施の形態である。
第一に、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４のＣＫ１〜ＣＫ８の入力側に第一のセレクタ８０を設け、位相比較器へのサンプリング用クロック入力を図６で実線で示すようにＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４とＣＫ１〜ＣＫ８入力との対応関係をＰＤ１へはＣＫ８，ＣＫ２，ＣＫ４を、ＰＤ２へはＣＫ４，ＣＫ６，ＣＫ８を入力するように変更可能にする。
第二に、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４と多数決回路間に第二のセレクタ９０を設け、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の出力と多数決回路入力との接続関係をＤＮ３，ＤＮ４，ＵＰ３，ＵＰ４への入力は接地レベルとなるように変更可能にする。
第三に、セレクタ制御回路３１の分解能（１度にシフトする量）を０．１２５ＵＩｐ−ｐ（２．５Ｇ）から、０．２５ＵＩｐ−ｐ（２．５Ｇ）になるように変更可能にする。
【００７４】
次に、本実施の形態５のオーバーサンプリングクロックリカバリ回路の位相比較特性につき説明する。
本実施の形態５の２倍のデジタル型オーバーサンプリングクロックリカバリ回路では、２．５Ｇｂｐｓの入力データＤＴ１に用いる場合は、ＤＴ１のデータレートに対して１／４の周波数のクロックを８相用いて１ｂｉｔに対して２倍のオーバーサンプリングを行い入力データの位相情報を得る。この場合には、セレクタ８０の設定によって、図６（ｄ）で破線で示すようにクロックＣＫ１〜ＣＫ８はその全てが用いられて位相比較器ＰＤ２１，ＰＤ２２，ＰＤ２３，ＰＤ２４に入力される。具体的にはＣＫ１，ＣＫ２，ＣＫ３がＰＤ２１の各クロック入力Ｃｉ１，Ｃｉ２，Ｃｉ３に夫々入力され、同様にＣＫ３，ＣＫ４，ＣＫ５がＰＤ２２に入力され、ＣＫ５，ＣＫ６，ＣＫ７がＰＤ２３に入力され、ＣＫ７，ＣＫ８，ＣＫ１がＰＤ２４に入力される。この結果、従来の技術で説明したように図６（ｃ１）に示すＤＴ１に適した位相比較特性が得られる。
しかし、この２倍のオーバーサンプリングを用いた２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路をそのまま１．２５Ｇｂｐｓ入力データＤ２に用いることはできない。これは１．２５Ｇｂｐｓ入力データ用のオーバーサンプリングクロックリカバリ回路は図６（ｃ２）に示す位相比較特性を必要とするのに対し、２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路にそのまま１．２５Ｇｂｐｓ入力データＤ２を入力した場合、図６（ａ２）および（ｂ）から解るように、入力データ１ｂｉｔに対して４倍のオーバーサンプリングが行われるが、オーバーサンプリングクロックリカバリ回路本体の位相比較論理は、２倍のオーバーサンプリングを前提に作られているため、正しい入力データの位相情報が得られないことに起因する。この図６（ｃ２）に示す１．２５Ｇｂｐｓ入力データ用の位相比較特性は、クロックＣＫ１〜ＣＫ８を８相全て用いるのではなく、図６（ｂ）に実線で示すＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の４相のみ、または図示しないがＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７の４相のみを用いて２倍のオーバーサンプリングを行い入力データの位相情報を得ることで実現できる。
【００７５】
そこで、本実施の形態５のオーバーサンプリングクロックリカバリ回路では、２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路を１．２５Ｇｂｐｓ入力データに用いる場合には、図６（ｄ）に示すように、各位相比較器が必要とするサンプリングデータが得られるように位相比較器ＰＤ２１〜ＰＤ２４のクロック入力Ｃｉ１，Ｃｉ２，Ｃｉ３とクロックＣＫ１〜ＣＫ８との配線をセレクタ８０によって変更する。具体的にはＣＫ８，ＣＫ２，ＣＫ４をＰＤ２１に入力し、ＣＫ４，ＣＫ６，ＣＫ８をＰＤ２４に入力し、ＰＤ２３，ＰＤ２４には入力しないように変更する。同時にセレクタ９０によって多数決回路１０のＤＮ３，ＤＮ４，ＵＰ３，ＵＰ４への入力を接地レベル固定に変更する。このように変更することにより、ＰＤ２１，ＰＤ２２はクロックＣＫ２，ＣＫ６の立上がりエッジが入力データＤＴ２の変化点の位相ａ２，ａ６から＋０．５ＵＩ（１．２５Ｇ）までの範囲（ａ２−ａ４間，ａ６−ａ８間）にある場合は、クロックの位相を進ませる（＝ＵＰさせる）べきと判定しＵＰ信号を多数決回路１０に出力する。反対に、ＣＫ２，ＣＫ６の立上がりエッジが入力データＤＴ２の変化点の位相ａ２，ａ６から−０．５ＵＩ（１．２５Ｇ）までの範囲（ａ８−ａ２間，ａ４−ａ６間）にある場合は、クロックの位相を遅らせる（＝ＤＯＷＮさせる）べきと判定しＤＯＷＮ信号を多数決回路１０に出力する。多数決回路１０は位相比較器ＰＤ２１および２２からのＵＰ信号およびＤＯＷＮ信号をカウントして多数決をとる。この結果、オーバーサンプリングクロックリカバリ回路は図６（ｃ２）に示す１．２５Ｇｂｐｓ入力データに対応した位相比較特性を示すように変更されるので、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８を位相制御する分解能を２倍としたためクロックの追従速度が２倍となり、１．２５Ｇｂｐｓの入力データＤＴ２に対する十分な追従性を確保できる。
このとき、ＰＤ２３，ＰＤ２４からのＤＮ出力およびＵＰ出力が多数決カウンタ１０に非接続であれば、ＰＤ２３，ＰＤ２４へのクロック入力は変更しなくても構わない。また、位相比較器へ入力するクロックはＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８の代わりにＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７を用いても構わない。また多数決カウンタ１０のＤＮ３，ＤＮ４，ＵＰ３，ＵＰ４への入力は多数決カウンタ１０のカウント数に影響を与えないものであれば設置レベルでなくても構わない。
【００７６】
実施の形態６
さらに図７を用いて２．５Ｇｂｐｓのデータレート用に構成された２倍のデジタル型オーバーサンプリングクロックリカバリ回路であるが６２２Ｍｂｐｓのデータレートにも使用可能な２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明する。
図７（ａ１）、（ａ２）はデータレート２．５Ｇｂｐｓ、６２２Ｍｂｐｓのシリアル入力データＤＴ１、ＤＴ３の模式的波形図である。図７（ｂ）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図７（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図７（ｄ）は位相比較器等のブロック回路図である。
図７（ａ１）、（ａ２）に示すように１ＵＩｐ−ｐ（６２２Ｍ）は、４ＵＩｐ−ｐ（２．５Ｇ）に相当する。
【００７７】
本実施の形態６のオーバーサンプリングクロックリカバリ回路は、図８を参照して説明した従来のオーバーサンプリングクロックリカバリ回路の構成に対し、次の４点の変更を加えた実施の形態である。
第一に、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４のＣＫ１〜ＣＫ８の入力側に第一のセレクタ８１を設け、位相比較器へのサンプリング用クロック入力を図７で実線で示すようにＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４とＣＫ１〜ＣＫ８入力との対応関係をＰＤ１へはＣＫ６，ＣＫ２，ＣＫ６を入力するように変更可能にする。
第二に、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４と多数決回路間に第二のセレクタ９１を設け、位相比較器ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の出力と多数決回路入力との接続関係をＤＮ２，ＤＮ３，ＤＮ４，ＵＰ２，ＵＰ３，ＵＰ４への入力は接地レベルとなるように変更可能にする。
第三に、セレクタ制御回路３１の分解能（１度にシフトする量）を０．１２５ＵＩｐ−ｐ（２．５Ｇ）から、０．２５ＵＩｐ−ｐ（２．５Ｇ）になるように変更可能にする。
第四に累積カウンタ２１のカウント回数を５０回から２５回に変更する。
【００７８】
次に、本実施の形態６のオーバーサンプリングクロックリカバリ回路の位相比較特性につき説明する。
本実施の形態６のオーバーサンプリングクロックリカバリ回路では、２．５Ｇｂｐｓの入力データＤＴ１に対し、１／４の周波数のクロックを８相用いて１ｂｉｔに対して２倍のオーバーサンプリングを行い入力データの位相情報を得る。この場合には、セレクタ８１の設定によって、図７（ｄ）で破線で示すようにクロックＣＫ１〜ＣＫ８はその全てが用いられて位相比較器ＰＤ２１，ＰＤ２２，ＰＤ２３，ＰＤ２４に入力される。具体的にはＣＫ１，ＣＫ２，ＣＫ３がＰＤ２１の各クロック入力Ｃｉ１，Ｃｉ２，Ｃｉ３に夫々入力され、同様にＣＫ３，ＣＫ４，ＣＫ５がＰＤ２２に入力され、ＣＫ５，ＣＫ６，ＣＫ７がＰＤ２３に入力され、ＣＫ７，ＣＫ８，ＣＫ１がＰＤ２４に入力される。この結果、従来の技術で説明したように図７（ｃ１）に示すＤＴ１に適した位相比較特性が得られる。しかし、発明が解決しようとする課題で述べたように、この２倍のオーバーサンプリングを用いた２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路をそのまま６２２Ｍｂｐｓ入力データＤ３に用いることはできない。これは６２２Ｍｂｐｓ入力データ用のオーバーサンプリングクロックリカバリ回路は図７（ｃ２）に示す位相比較特性を必要としているためである。この６２２Ｍｂｐｓ入力データ用の位相比較特性は、クロックＣＫ１〜ＣＫ８を８相全てを用いるのではなく、図７（ｂ）に実線で示すＣＫ２とＣＫ６の２相のみ、または図示しないがＣＫ１とＣＫ５，ＣＫ３とＣＫ６，ＣＫ４とＣＫ８の各２相のみを用いて２倍のオーバーサンプリングを行い入力データの位相情報を得ることで実現できる。
【００７９】
そこで、本実施の形態６のオーバーサンプリングクロックリカバリ回路では、２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路を６２２Ｍｂｐｓ入力データに用いる場合には、図７（ｄ）に示すように、各位相比較器が必要とするサンプリングデータが得られるように位相比較器ＰＤ２１〜ＰＤ２４のクロック入力Ｃｉ１，Ｃｉ２，Ｃｉ３とクロックＣＫ１〜ＣＫ８との配線をセレクタ８１によって変更する。具体的にはＣＫ６，ＣＫ２，ＣＫ６をＰＤ２１に入力し、ＰＤ２２，ＰＤ２３，ＰＤ２４には入力しないように変更する。同時にセレクタ９１によって多数決回路１０のＤＮ２，ＤＮ３，ＤＮ４，ＵＰ２，ＵＰ３，ＵＰ４への入力を接地レベル固定に変更する。このように変更することにより、ＰＤ２１はクロックＣＫ２，ＣＫ６の立上がりエッジが入力データＤＴ３の変化点の位相ａ２，ａ６から＋０．５ＵＩ（６２２Ｍ）までの範囲（ａ２−ａ６間）にある場合は、クロックの位相を進ませる（＝ＵＰさせる）べきと判定しＵＰ信号を多数決回路１０に出力する。反対に、ＣＫ２の立上がりエッジが入力データＤＴ３の変化点の位相ａ２から−０．５ＵＩ（６２２Ｍ）までの範囲（ａ６−ａ２間）にある場合は、クロックの位相を遅らせる（＝ＤＯＷＮさせる）べきと判定しＤＯＷＮ信号を多数決回路１０に出力する。多数決回路１０は位相比較器ＰＤ２１からのＵＰ信号およびＤＯＷＮ信号をカウントして多数決をとる。この結果、オーバーサンプリングクロックリカバリ回路は図７（ｃ２）に示す６２２Ｍｂｐｓ入力データに対応した位相比較特性を示すように変更されるので、クロックをデータに追従させることができる。また、クロックＣＫ１〜ＣＫ８を位相制御する分解能を２倍とするとともに累積カウンタ２１のカウント回数を２分の１としたためクロックの追従速度が４倍となり、６２２Ｍｂｐｓの入力データＤＴ３に対する十分な追従性を確保できる。
【００８０】
このとき、ＰＤ２２，ＰＤ２３，ＰＤ２４からのＤＮ出力およびＵＰ出力が多数決カウンタ１０に非接続であれば、ＰＤ２２，ＰＤ２３，ＰＤ２４へのクロック入力は変更しなくても構わない。また、位相比較器へ入力するクロックはＣＫ２とＣＫ６の代わりにＣＫ１とＣＫ５，ＣＫ３とＣＫ６，ＣＫ４とＣＫ８の各２相を用いても構わない。
なお、実施の形態５および６では、それぞれ２．５Ｇｂｐｓのデータレート用に構成されたオーバーサンプリングクロックリカバリ回路を１．２５Ｇｂｐｓおよび６２２Ｍｂｐｓのデータレート用に再構成する例を説明したが、位相比較器へのサンプリング用クロックの入力関係を切替えるセレクタの構成によっては２種類以上の異なるデータレートに対応することもできる。
【００８１】
【発明の効果】
上述のように本発明は、高レートデータ（例えば、２．５Ｇｂｐｓ）の１ビットに対して１対１に対応する偶数個の位相比較器を備えるオーバーサンプリングクロックリカバリ回路の構成に対して、位相比較器の出力と多数決回路の入力の接続、又は／及びサンプリングクロックと位相比較器の入力の接続を一部変更するとともに、クロックの位相制御の分解能又は／及び累積カウンタのカウント回数を変更して追従速度をデータレートに合わせて再設定したので、低レートデータ（例えば、１．２５Ｇｂｐｓ、６２２Ｍｂｐｓ）に対応する位相比較特性ひいては追従性を実現できるという効果がある。また、設計変更及び回路増加を最小限に押さえつつ、低レートデータに適用することができるという効果がある。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態１の２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図１（ａ）はデータレート１．２５Ｇｂｐｓのシリアル入力データＤＴ２の模式的波形図である。図１（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図１（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図１（ｄ）は位相比較器等のブロック回路図である。
【図２】図２は本発明の実施の形態２の２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図２（ａ）はデータレート６２２Ｍｂｐｓのシリアル入力データＤＴ３の模式的波形図である。図２（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図２（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図２（ｄ）は位相比較器等のブロック回路図である。
【図３】図３は本発明の実施の形態３のオーバーサンプリングクロックリカバリ回路の基本構成となる２．５Ｇｂｐｓ用のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図３（ａ）はデータレート２．５Ｇｂｐｓのシリアル入力データＤＴ１の模式的波形図である。図３（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図３（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図３（ｄ）は位相比較器等のブロック回路図である。
【図４】図４は本発明の実施の形態３のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図４（ａ）はデータレート１．２５Ｇｂｐｓのシリアル入力データＤＴ２の模式的波形図である。図４（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図４（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図４（ｄ）は位相比較器等のブロック回路図である。
【図５】図５は本発明の実施の形態４のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図５（ａ）はデータレート６２２Ｍｂｐｓのシリアル入力データＤＴ３の模式的波形図である。図５（ｂ１）〜（ｂ３）は１６相のクロックＣＫ１〜ＣＫ８，ＣＫ１Ｄ〜ＣＫ８Ｄの立ち上がりクロックエッジのみを描いた模式的波形図である。図５（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図５（ｄ）は位相比較器等のブロック回路図である。
【図６】図６は本発明の実施の形態５の２．５Ｇｂｐｓのデータレート用に構成された２倍のデジタル型オーバーサンプリングクロックリカバリ回路であるが１．２５Ｇｂｐｓのデータレートにも使用可能な２倍のデジタル型オーバーサンプリングクロックリカバリ回路を説明するための模式図である。図６（ａ１）、（ａ２）はデータレート２．５Ｇｂｐｓ、１．２５Ｇｂｐｓのシリアル入力データＤＴ１、ＤＴ２の模式的波形図である。図６（ｂ）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図６（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図６（ｄ）は位相比較器等のブロック回路図である。
【図７】図７は本発明の実施の形態６のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図７（ａ１）、（ａ２）はデータレート２．５Ｇｂｐｓ、６２２Ｍｂｐｓのシリアル入力データＤＴ１、ＤＴ３の模式的波形図である。図７（ｂ）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図７（ｃ１）、（ｃ２）は位相比較器の位相比較特性を図示したものであり、図７（ｄ）は位相比較器等のブロック回路図である。
【図８】図８は、従来のオーバーサンプリングクロックリカバリ回路を説明するための模式図であり、図８（ａ）は、データレート２．５Ｇｂｐｓのシリアル入力データＤＴ１の模式的波形図である。図８（ｂ１）〜（ｂ３）は８相のクロックＣＫ１〜ＣＫ８の立ち上がりクロックエッジのみを描いた模式的波形図である。図８（ｃ）は位相比較器の位相比較特性を図示したものであり、図８（ｄ）は位相比較器等のブロック回路図である。
【図９】図９は、所定のデータレートにおけるジッタトレランス特性を示すグラフである。図９（ａ）は、データレートが２．５Ｇｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。図９（ｂ）は、データレートが１．２５Ｇｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。図９（ｃ）は、データレートが６２２Ｍｂｐｓの場合のジッタトレランス特性の一例を示すグラフである。
【図１０】図１０は、図８を参照して説明する従来の２．５Ｇｂｐｓ用のクロックリカバリ回路に１．２５ＧｂｐｓのデータＤＴ２が入力された場合の模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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