【事件の表示】
　特願２００３−１６８１３６「ゲイン可変装置」拒絶査定不服審判事件〔平成１６年　１月　８日出願公開、特開２００４−　　７７３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年１１月６日に出願した特願平７−３０９７０３号の一部を平成１５年６月１２日に新たな特許出願としたものであって、平成１７年７月２９日付けで拒絶理由通知がなされ、同年９月３０日付けで手続補正がなされたが、平成１８年８月１８日付けで拒絶査定がなされ、これに対し、同年９月２８日に拒絶査定不服審判の請求がなされるとともに、同年１０月３０日付けで手続補正がなされたものである。
　
２．平成１８年１０月３０日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年１０月３０日付けの手続補正を却下する。
　
［理由］
（１）補正の目的の適否について
　本件手続補正の目的が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に適合するか否かを検討する。
　
　上記本件手続補正により、特許請求の範囲の請求項１は、
「デジタル信号とアナログ信号の双方のゲインを連動可変させてアナログ信号のゲイン可変させるゲイン可変装置であって、
　前記デジタル信号を前記アナログ信号に変換するＤ／Ａ変換手段と、
　前記デジタル信号のゲインを所定値よりも小さいステップで可変させるデジタル信号可変手段と、
　前記Ｄ／Ａ変換手段から出力された前記アナログ信号のゲインを前記所定値よりも大きいステップで可変するアナログゲイン可変手段と、
　前記デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、
　前記デジタル信号のゲイン及び前記アナログ信号の双方のゲインを連動させて可変操作するゲイン連動操作手段と、
　デジタル信号のゼロクロスが検出された後、前記アナログゲイン可変手段によってアナログゲイン可変が行われるまでの時間を遅延させる遅延手段と、
　前記ゲイン連動操作手段によってゲインの可変操作が行われた後、前記デジタル信号可変手段によってデジタル信号のゲイン可変量が所定値よりも小さいステップで可変され、前記デジタルゼロクロス検出手段によって検出された前記デジタル信号のゼロクロスのタイミングから前記遅延手段に基づいて前記アナログゲイン可変手段を制御して、前記アナログ信号のゲイン可変量が前記所定値よりも大きいステップで可変する制御手段とを備える
　ことを特徴とするゲイン可変装置。」
との記載から、
「デジタル信号をアナログ信号に変換するＤ／Ａ変換手段と、
　　前記Ｄ／Ａ変換手段から出力される前記アナログ信号のゲインの可変制御を行うアナログゲイン可変手段と、
　前記アナログゲイン可変手段に対してアナログゲイン可変値を設定するアナログゲイン値設定信号を送信するアナログゲイン値設定手段と、
　前記ゲイン値設定手段によって送信される前記アナログゲイン値設定信号をトリガとして前記デジタル信号のゼロクロスタイミングを検出するゼロクロスタイミング検出手段と、
　前記デジタルゼロクロス検出手段によってデジタル信号のゼロクロスタイミングが検出された後、前記アナログゲイン可変手段に対してアナログゲインの可変制御を行うまでの時間を遅延させる遅延手段と、
　前記アナログゲイン値設定手段によってアナログゲイン可変値を設定された後、前記アナログゲイン値設定手段によって設定されたアナログゲイン値設定信号を前記アナログゲイン可変手段に対して送信する間、他からのアナログゲイン可変手段に対する制御を禁止する制御手段と
を備えることを特徴とするゲイン可変装置。」
との記載に補正された。
　
　上記補正内容は、以下の事項を含むものである。
（あ）「ゲイン可変装置」が「デジタル信号とアナログ信号の双方のゲインを連動可変させてアナログ信号のゲイン可変させる」ものであるとの限定を削除する。
（い）「前記デジタル信号のゲインを所定値よりも小さいステップで可変させるデジタル信号可変手段」を削除する。
（う）「アナログゲイン可変手段」について、アナログ信号のゲインを「前記所定値よりも大きいステップ」で可変するとの限定を削除する。
（え）「制御手段」とは別の新たな構成要件として、補正前の請求項１には存在しない「前記アナログゲイン可変手段に対してアナログゲイン可変値を設定するアナログゲイン値設定信号を送信するアナログゲイン値設定手段」を設ける。
（お）「前記デジタル信号のゲイン及び前記アナログ信号の双方のゲインを連動させて可変操作するゲイン連動操作手段」を削除する。
（か）「制御手段」について、その制御内容を、「前記ゲイン連動操作手段によってゲインの可変操作が行われた後、前記デジタル信号可変手段によってデジタル信号のゲイン可変量が所定値よりも小さいステップで可変され、前記デジタルゼロクロス検出手段によって検出された前記デジタル信号のゼロクロスのタイミングから前記遅延手段に基づいて前記アナログゲイン可変手段を制御して、前記アナログ信号のゲイン可変量が前記所定値よりも大きいステップで可変する」という内容から「前記アナログゲイン値設定手段によってアナログゲイン可変値を設定された後、前記アナログゲイン値設定手段によって設定されたアナログゲイン値設定信号を前記アナログゲイン可変手段に対して送信する間、他からのアナログゲイン可変手段に対する制御を禁止する」という内容に変更する。
　
　上記（あ）〜（か）の事項は、いずれも、補正前の請求項１に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をすることには該当せず、上記請求項１に係る補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号の規定に適合しない。
　
　また、上記請求項１に係る補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号の請求項の削除、第３号の誤記の訂正、第４号の明りょうでない記載の釈明に該当するものでないことは明らかである。
　
（２）むすび
　よって、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１８年１０月３０日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１７年９月３０日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「デジタル信号とアナログ信号の双方のゲインを連動可変させてアナログ信号のゲイン可変させるゲイン可変装置であって、
　前記デジタル信号を前記アナログ信号に変換するＤ／Ａ変換手段と、
　前記デジタル信号のゲインを所定値よりも小さいステップで可変させるデジタル信号可変手段と、
　前記Ｄ／Ａ変換手段から出力された前記アナログ信号のゲインを前記所定値よりも大きいステップで可変するアナログゲイン可変手段と、
　前記デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、
　前記デジタル信号のゲイン及び前記アナログ信号の双方のゲインを連動させて可変操作するゲイン連動操作手段と、
　デジタル信号のゼロクロスが検出された後、前記アナログゲイン可変手段によってアナログゲイン可変が行われるまでの時間を遅延させる遅延手段と、
　前記ゲイン連動操作手段によってゲインの可変操作が行われた後、前記デジタル信号可変手段によってデジタル信号のゲイン可変量が所定値よりも小さいステップで可変され、前記デジタルゼロクロス検出手段によって検出された前記デジタル信号のゼロクロスのタイミングから前記遅延手段に基づいて前記アナログゲイン可変手段を制御して、前記アナログ信号のゲイン可変量が前記所定値よりも大きいステップで可変する制御手段とを備える
　ことを特徴とするゲイン可変装置。」　
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された、本願の遡及出願日前の他の出願であって、その遡及出願後に出願公開された特願平６−２３２８７９号（審決注：平成１７年７月２９日付けの拒絶理由通知書中には、「特願平６−２３２７８９号」とあるが、該拒絶理由通知書中の参照公報は「特開平８−９７６５０号」公報とされ、出願人も、平成１７年９月３０日付けの意見書において、その中身について正しく応答していることから、上記「特願平６−２３２７８９号」は、「特願平６−２３２８７９号」の明らかな誤記と認める。）の願書に最初に添付した明細書及び図面（以下、「先願明細書」という。）には、次の事項が記載されている。
　
Ａ．「【０００１】
【産業上の利用分野】本発明は、各種オーディオ装置において、ディジタル信号処理によって再生信号の利得を可変する利得可変装置に関する。」
　
Ｂ．「【００１０】
【実施例】図１は本発明の第１の実施例の構成を示すものである。
【００１１】図１において、１０１はアナログオーディオ信号を出力するＣＤプレーヤ等のステレオ音源であり、２組のＬＰＦ１０２とＡＤコンバータ１０３によりディジタル信号に変換される。１０４は外部スイッチを制御できる外部出力ポートを備えたディジタル信号処理を行うＤＳＰである。その出力は、ＤＡコンバータ１０５に供給され、簡易なアナログ回路から構成される２組の出力レベル可変装置１０６によって、ＤＡコンバータの出力レベルを可変させ、２組のＬＰＦ１０７によって、アナログオーディオ信号に変換され、２組の増幅器１０８によって、２組のスピーカ１０９から音源１０１の再生信号が利得可変され出力される。１１０は、ＤＳＰ１０４制御するマイクロコンピュータ等の制御装置で、使用者が設定する利得調整装置１１１からの情報にしたがって動作する。
【００１２】図２に、出力レベル可変装置１０６のアナログ回路例を示し、動作を説明する。本回路は、差動入力信号ｅｉ１およびｅｉ２による電圧ｅｉが、抵抗による分圧動作とオペアンプを用いた差動入力アンプにより利得を設定され、電圧ｅｏとして出力される。その利得は、外部からのディジタル制御信号によって制御されるアナログスイッチ（ＳＷ１）のオンまたはオフによって、２通り設定できる。
【００１３】ＳＷ１がオフの場合、利得ＧＯＦＦ（＝ｅｏ／ｅｉ）は、
ＧＯＦＦ＝Ｒ４／（Ｒ２＋Ｒ３）　　　　　式１
ＳＷ１がオンの場合、抵抗分割による電圧ｅｉＯＮが差動入力アンプに入力され、利得ＧＯＮは、
ＧＯＮ＝Ｒ１／（Ｒ１＋２Ｒ２）・Ｒ４／Ｒ３　　　　　式２
このように、本回路の抵抗Ｒ１〜Ｒ４を、（式１）と（式２）によって定めれば、１つのスイッチを制御することで、２種類の利得を得ることができる。
【００１４】第１の実施例においては、ＧＯＦＦ＝０ｄＢ、ＧＯＮ＝−１２ｄＢの利得を設定するものとし、（式１）と（式２）によって、Ｒ１＝２．８ｋΩ、Ｒ２＝Ｒ３＝１０ｋΩ、Ｒ４＝２０ｋΩとした。
【００１５】次に上記第１の実施例の動作について具体例で示す。第１の実施例において、再生信号の利得は−∞ｄＢ〜０ｄＢ（０倍〜１倍）の範囲で可変できるものとし、以下、利得の変化量を減衰量と呼ぶ。
【００１６】図１において、使用者によって、利得調整装置１１１で設定される利得値に対して、ＤＳＰ１０４において０以上かつ１以下の所定の係数による乗算で処理される減衰量１と、出力レベル可変装置１０６内のスイッチによって選択される減衰量２の関係を下記の（表１）に示す。」
　
Ｃ．「表１」として、「２ｄＢ」のステップで利得値が可変とされる「減衰量１」と、「１２ｄＢ」のステップで利得値が可変とされる「減衰量２」が示されている。
　
Ｄ．「【００１８】この（表１）に示す具体例を用いて上記第１の実施例の動作について説明する。利得調整装置１１１が−１０ｄＢに設定されている場合、ＤＳＰ１０４は、ＬＰＦ１０２とＡＤコンバータ１０３によってディジタル信号化された音源１０１の左右出力信号に対して、−１０ｄＢ＝０．３１６という係数を乗算し、その結果をＤＡコンバータ１０５へ出力する。また、ＤＳＰ１０４は出力レベル可変装置１０６内のスイッチ：ＳＷ１をオフに制御する。その結果、出力レベル可変装置１０６は、ＤＡコンバータ１０５の出力をそのまま出力する（０ｄＢ減衰させる）。結局、音源１０１の出力信号に対して、−１０＋０＝−１０ｄＢの利得可変された信号が、ＬＰＦ１０７によってアナログオーディオ信号に変換され、増幅器１０８によってスピーカ１０９から出力する。
【００１９】次に、利得調整装置１１１が−１０ｄＢから−１２ｄＢに設定変更された場合、制御装置１１０は、ＤＳＰ１０４へ、乗算処理の係数を０ｄＢ＝１．０、出力レベル可変装置１０６内のスイッチ（ＳＷ１）をオンにする情報を転送する。ＤＳＰ１０４は、その情報を受信することで一連の利得変更処理を開始する。
【００２０】過程１として、ＤＳＰ１０４によって利得可変の対象となる左右信号の波形を監視し、共に−４２ｄＢ以下の微小レベルになった時に、乗算処理の係数を、更新制御処理によって−１０ｄＢ＝０．３１６から０ｄＢ＝１．０に更新する。そして、左右の信号に対して１．０の係数を乗算し、その結果をＤＡコンバータ１０５へ出力する。
【００２１】これによって、利得変化時のレベル差によって、波形が不連続となり、異音が発生することを防ぐことができる。
【００２２】過程２として、過程１における係数の更新処理時を起点に、出力レベル可変装置制御処理は、時間経過の計測を開始する。これは、係数更新の結果がアナログ信号として出力されるまで、すなわち、ＤＡコンバータ１０５の処理に有する時間に等しい分、出力レベル可変装置１０６の動作を遅延させるために行う。
【００２３】過程３として、ＤＡコンバータ１０５の処理に有する時間の経過中も、左右の信号に対して０ｄＢ＝１．０の係数を乗算し、その結果をＤＡコンバータ１０５へ出力する。
【００２４】過程４として、ＤＡコンバータ１０５の処理に有する時間の経過後と同時に、ＤＳＰ１０４の外部出力ポートにより出力レベル可変装置１０６内のスイッチ：ＳＷ１をオンに制御する。その結果、出力レベル可変装置１０６は、ＤＡコンバータ１０５の出力を１２ｄＢ減衰させる。
【００２５】これによって、音源からの入力信号に対して、ディジタル信号処理上での乗算処理の係数の更新処理と、アナログ信号上での出力レベル可変装置の減衰量の更新処理を、同期させることができる。また、利得変化時のレベル差によって、波形が不連続となり、異音が発生することを防ぐことができる。
【００２６】この過程１から４の処理によって、結局、音源１０１の出力信号に対して、０＋（−１２）＝−１２ｄＢの利得可変された信号が、ＬＰＦ１０７によってアナログオーディオ信号に変換され、増幅器１０８によってスピーカ１０９から出力する。」
　
Ｅ．「【００２７】図３に、利得値とＤＡコンバータへの入力信号の有効ビットの減少の関係を示す。
【００２８】このように上記実施例１によれば、通常の聴取レベルを−２４ｄＢ以上とすれば、この範囲内においては、ＤＳＰ１０４の乗算処理によるディジタル信号の有効ビット長の減少を２ビット未満に押えることができ、聴感上の音質劣化を低減でき、音源が保有する良好な音質で利得可変装置を提供できるという効果を有する。また、信号波形のゼロクロス付近で利得が可変されるため、レベル差による波形不連続が原因となる異音が認識しにくく、滑らかな利得可変が得られる。
【００２９】実施例１では、（表１）に示すような関係を用いたが、利得調整装置１１１で設定される利得値の間隔、乗算処理のによる減衰量、出力レベル可変装置１０６による減衰量とその設定数は、本例に限らず自由に設定できる。例えば、出力レベル可変装置１０６において、２つのスイッチを用いることで、減衰量は０／−６／−１２／−１８の４種類を設定してもよい。この場合、聴取レベルが−２４ｄＢ以上であれば、ＤＳＰの乗算処理よるディジタル信号の有効ビット長の減少を１ビット未満とすることができる。
【００３０】また、過程１において、利得可変の対象となる左右信号が共に−４２ｄＢ以下のレベルになった場合としているが、これは近似的に波形のゼロクロスを検出するものであり、−４２ｄＢは例であり、微小レベルを設定する値であればこの限りではない。−∞ｄＢ（ディジタルデータとしてゼロ）であってもよい。」
　
　上記Ｄの記載において、「利得調整装置１１１が−１０ｄＢから−１２ｄＢに設定変更された場合」の利得可変動作は、「ＤＳＰ１０４」によるディジタル信号の利得が「−１０ｄＢ＝０．３１６」から「０ｄＢ＝１．０」に更新されるとともに、「出力レベル可変装置１０６」によるアナログ信号の利得が「０ｄＢ」から「−１２ｄＢ」に更新されるものであり、ディジタル信号とアナログ信号の双方の利得が連動可変されるものであるということができ、上記「利得調整装置１１１」は、ディジタル信号の利得及びアナログ信号の利得の双方を連動させて利得設定するものであるということができる。
　また、上記Ｄの段落【００２０】に「過程１として、ＤＳＰ１０４によって利得可変の対象となる左右信号の波形を監視し、共に−４２ｄＢ以下の微小レベルになった時に、乗算処理の係数を、更新制御処理によって−１０ｄＢ＝０．３１６から０ｄＢ＝１．０に更新する。」と記載され、上記Ｅの段落【００３０】に「また、過程１において、利得可変の対象となる左右信号が共に−４２ｄＢ以下のレベルになった場合としているが、これは近似的に波形のゼロクロスを検出するものであり、−４２ｄＢは例であり、微小レベルを設定する値であればこの限りではない。−∞ｄＢ（ディジタルデータとしてゼロ）であってもよい。」と記載されていることから、「ＤＳＰ１０４」は、実質的に、ディジタル信号のゼロクロスのタイミングを検出する機能を有しているということができる。
　さらに、上記Ｄの段落【００２２】に「過程２として、過程１における係数の更新処理時を起点に、出力レベル可変装置制御処理は、時間経過の計測を開始する。これは、係数更新の結果がアナログ信号として出力されるまで、すなわち、ＤＡコンバータ１０５の処理に有する時間に等しい分、出力レベル可変装置１０６の動作を遅延させるために行う。」と記載されており、ここで、上記「過程１における係数の更新処理時」は「ディジタル信号のゼロクロスのタイミング」に他ならないから、「制御装置１１０」は、ディジタル信号のゼロクロスが検出された後、出力レベル可変装置によってアナログ利得可変が行われるまでの時間を遅延させる機能を有しているということができる。
　
　よって、上記Ａ〜Ｅの記載を参照すると、先願明細書には、次の発明が記載されているものと認められる。（以下、「先願明細書に記載された発明」という。）
「ディジタル信号とアナログ信号の双方の利得を連動可変させてアナログ信号の利得可変させる利得可変装置であって、
　前記ディジタル信号を前記アナログ信号に変換するＤＡコンバータと、
　前記ディジタル信号の利得を２ｄＢステップで可変させるとともに、前記ディジタル信号のゼロクロスのタイミングを検出するＤＳＰと、
　前記ＤＡコンバータから出力された前記アナログ信号の利得を１２ｄＢステップで可変する出力レベル可変装置と、
　前記ディジタル信号の利得及び前記アナログ信号の利得の双方を連動させて利得設定する利得調整装置と、
　ディジタル信号のゼロクロスが検出された後、前記出力レベル可変装置によってアナログ利得可変が行われるまでの時間を遅延させる制御装置とを備え、
　前記制御装置は、前記利得調整装置によって利得設定された後、前記ＤＳＰによってディジタル信号の利得を２ｄＢステップで可変させ、前記ＤＳＰによって検出された前記ディジタル信号のゼロクロスのタイミングから遅延させて前記出力レベル可変装置を制御して、前記アナログ信号の利得を１２ｄＢステップで可変するものである
　利得可変装置。」
　
（３）対比
　本願発明と先願明細書に記載された発明とを対比すると、次のことがいえる。
　
（ア）先願明細書に記載された発明における「ディジタル信号」、「利得」、「利得可変」、「利得可変装置」、「ＤＡコンバータ」は、それぞれ、本願発明における「デジタル信号」、「ゲイン」、「ゲイン可変」、「ゲイン可変装置」、「Ｄ／Ａ変換手段」に相当する。
　
（イ）先願明細書に記載された発明における「２ｄＢステップ」と「１２ｄＢステップ」は、「小さいステップ」と「大きいステップ」であるということができる。
　よって、先願明細書に記載された発明における「ＤＳＰ」の有する「ディジタル信号の利得を２ｄＢステップで可変させる」機能は、本願発明における「デジタル信号可変手段」の有する「デジタル信号のゲインを小さいステップで可変させる」機能に対応するものであり、先願明細書に記載された発明における「出力レベル可変装置」の有する「ＤＡコンバータから出力されたアナログ信号の利得を１２ｄＢステップで可変する」機能は、本願発明における「アナログゲイン可変手段」の有する「Ｄ／Ａ変換手段から出力されたアナログ信号のゲインを大きいステップで可変する」機能に対応するものである。
　
（ウ）先願明細書に記載された発明における「ＤＳＰ」は、「ディジタル信号のゼロクロスのタイミングを検出する」機能をも有するものであり、これは、本願発明における「デジタルゼロクロス検出手段」の有する「デジタル信号のゼロクロスのタイミングを検出する」機能に相当する。
　よって、先願明細書に記載された発明も、実質的に、「デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段」を備えるものであるということができる。
　
（エ）先願明細書に記載された発明における「利得調整装置」によって行われる「連動させて利得設定する」動作は、本願発明における「ゲイン連動操作手段」によって行われる「ゲインを連動させて可変操作する」動作に相当するものである。
　よって、先願明細書に記載された発明における「ディジタル信号の利得及びアナログ信号の利得の双方を連動させて利得設定する利得調整装置」は、本願発明における「デジタル信号のゲイン及びアナログ信号の双方のゲインを連動させて可変操作するゲイン連動操作手段」に相当する。
　
（オ）先願明細書に記載された発明における「制御装置」の有する「ディジタル信号のゼロクロスが検出された後、出力レベル可変装置によってアナログ利得可変が行われるまでの時間を遅延させる」機能は、本願発明における「遅延手段」の有する「デジタル信号のゼロクロスが検出された後、アナログゲイン可変手段によってアナログゲイン可変が行われるまでの時間を遅延させる」機能に相当する。
　よって、先願明細書に記載された発明も、実質的に、「デジタル信号のゼロクロスが検出された後、アナログゲイン可変手段によってアナログゲイン可変が行われるまでの時間を遅延させる遅延手段」を備えるものであるということができる。
　
（カ）先願明細書に記載された発明は、上記（ウ）で述べたように、実質的に「ゼロクロス検出手段」を備えるものであり、また、上記（オ）で述べたように、実質的に「遅延手段」を備えるものであるから、先願明細書に記載された発明における「制御装置」の行う動作であるところの「ＤＳＰによって検出されたディジタル信号のゼロクロスのタイミングから遅延させて前記出力レベル可変装置を制御」する動作は、実質的に、本願発明における「デジタルゼロクロス検出手段によって検出されたデジタル信号のゼロクロスのタイミングから遅延手段に基づいて前記アナログゲイン可変手段を制御」する動作に相当する。
　
　上記（ア）〜（カ）の事項を踏まえると、本願発明と先願明細書に記載された発明とは、ともに、
「デジタル信号とアナログ信号の双方のゲインを連動可変させてアナログ信号のゲイン可変させるゲイン可変装置であって、
　前記デジタル信号を前記アナログ信号に変換するＤ／Ａ変換手段と、
　前記デジタル信号のゲインを小さいステップで可変させるデジタル信号可変手段と、
　前記Ｄ／Ａ変換手段から出力された前記アナログ信号のゲインを大きいステップで可変するアナログゲイン可変手段と、
　前記デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、
　前記デジタル信号のゲイン及び前記アナログ信号の双方のゲインを連動させて可変操作するゲイン連動操作手段と、
　デジタル信号のゼロクロスが検出された後、前記アナログゲイン可変手段によってアナログゲイン可変が行われるまでの時間を遅延させる遅延手段と、
　前記ゲイン連動操作手段によってゲインの可変操作が行われた後、前記デジタル信号可変手段によってデジタル信号のゲイン可変量が小さいステップで可変され、前記デジタルゼロクロス検出手段によって検出された前記デジタル信号のゼロクロスのタイミングから前記遅延手段に基づいて前記アナログゲイン可変手段を制御して、前記アナログ信号のゲイン可変量が大きいステップで可変する制御手段とを備える
　ゲイン可変装置。」
である点で一致し、次の点で一応相違するものと認められる。
　
　相違点：本願発明においては、「デジタル信号可変手段」が「デジタル信号のゲインを『所定値』よりも小さいステップで可変させる」ものであり、「アナログゲイン可変手段」が「Ｄ／Ａ変換手段から出力されたアナログ信号のゲインを『所定値』よりも大きいステップで可変する」ものであるのに対し、先願明細書に記載された発明においては、「ＤＳＰ」が「ディジタル信号の利得を２ｄＢステップで可変させる」ものであり、「出力レベル可変装置」が「ＤＡコンバータから出力されたアナログ信号の利得を１２ｄＢステップで可変する」ものであるものの、上記「２ｄＢ」と「１２ｄＢ」とが「所定値」よりも「小さい」あるいは「大きい」とはされていない点。
　
（４）判断
　そこで、上記相違点について検討する。
　先願明細書に記載された発明における「ＤＳＰ」がディジタル信号の利得を可変させるステップであるところの「２ｄＢ」は、「出力レベル可変装置」がアナログ信号の利得を可変するステップであるところの「１２ｄＢ」よりも小さい値であることには変わりなく、上記「２ｄＢ」という値は、「２ｄＢ」と「１２ｄＢ」の間の所定値よりも小さい値であり、また、上記「１２ｄＢ」という値は、「２ｄＢ」と「１２ｄＢ」の間の上記所定値よりも大きい値であることは、自明である。
　よって、本願発明と先願明細書に記載された発明とは、この点において実質的に相違するものではない。
　
（５）むすび
　したがって、本願発明は、先願明細書に記載された発明と同一であり、しかも、本願発明の発明者が上記先願明細書に記載された発明の発明者と同一であるとも、また、本願の遡及出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明は、特許法第２９条の２第１項の規定により特許を受けることができない。
　よって、結論のとおり審決する。