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　特願２００４−５６９３５６「論理回路」拒絶査定不服審判事件〔平成１６年　９月２３日国際公開、ＷＯ２００４／０８２１４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年３月１３日を国際出願日とする出願であって、平成１８年９月８日付けで手続補正がなされたが、同年１０月３日付で拒絶査定され、同年１１月９日に拒絶査定不服審判が請求されるとともに、同年１２月７日付けで手続補正がなされたものである。
　
２．平成１８年１２月７日付けの手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　
　平成１８年１２月７日付けの手続補正を却下する。
　
［理由］
　
（１）補正の内容
　平成１８年１２月７日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲の請求項１について、
　
「第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路であって、
　前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、
　前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、及び、前記第２の入力信号の第２論理レベルから第１論理レベルへの遷移を検出時に前記第１の入力信号が第１論理レベルであることを検出したときに、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段と
　を備え、前記第１及び第２の入力信号は、互いに位相がずれた２つのクロック信号であり、前記論理回路は、前記第１及び第２の入力信号の一方の第２論理レベルから第１論理レベルへの遷移が他方の入力信号の影響を受けることなく、第１論理レベルの期間が重複しない前記第１及び第２の出力信号を出力することを特徴とする論理回路。」
　
　（以下、「補正後の発明」という。）に変更することを含むものである。
　
（２）補正の適否
　本件補正が、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件（新規事項の追加）を満たしているか否かについて検討する。
　補正後の発明は、「第２の入力信号の第２論理レベル（Ｌ）から第１論理レベルへ（Ｈ）の遷移を検出時に第１の入力信号が第１論理レベル（Ｈ）であることを検出したとき」に、「第２の出力信号を第１論理レベル（Ｈ）から第２論理レベル（Ｌ）へ遷移させる」（当審注：（Ｈ）及び（Ｌ）は、実施例における論理レベルの態様である。）ものである（以下、これを「補正事項」という。）。
　一方、第３図には、実施例の論理回路として、
・回路素子群５３Ｂ内のＮＡＮＤゲートに、第１の入力信号Ａと第２の入力信号Ｂとが入力され、当該ＮＡＮＤゲートの出力は、回路素子群５３Ｂ内のＮチャンネルトランジスタのゲートに与えられ、
・当該Ｎチャンネルトランジスタのソースは接地され、
・回路素子群５１Ｂ内のＮＯＲゲートに、インバータを介した入力信号Ｂと、当該Ｎチャンネルトランジスタのドレイン出力とが入力され、当該ＮＯＲゲートの出力を出力信号Ｄとする、
　ことが図示されている。
　ここで、第２の入力信号ＢがＬレベルであるとき、回路素子群５１Ｂ内のＮＯＲゲートは、その制御入力にＬレベルが与えられることにより（回路素子群５３Ｂ内部のＮＡＮＤゲート出力がＨレベルとなり、回路素子群５３Ｂ内部のＮチャンネルトランジスタがオンする。よって、ＬレベルがＮＯＲゲートへ入力する。）、Ｌレベルの入力信号Ｂをそのまま通過させる状態にあるから、第２の出力信号ＤはＬレベルの状態にある。よって、このような第２の出力信号Ｄの状態から前記補正事項のように「第２の出力信号を第１論理レベル（Ｈ）から第２論理レベル（Ｌ）へ遷移させる」ことは構成上あり得ないことである。
　したがって、前記補正事項は、出願当初の明細書または図面に記載されておらず、かつ自明なことでもない。よって、前記補正事項を含む本件補正は、当初明細書等に記載した事項の範囲内においてしたものでない。
　
（３）むすび
　以上の通りであるから、平成１８年１２月７日付けの手続補正（本件補正）は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしていないことから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
（１）本願発明
　平成１８年１２月７日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年９月８日付けで補正された明細書の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路であって、
　前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、
　前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段と
　を備え、前記第１及び第２の入力信号は、互いに位相がずれた２つのクロック信号であり、前記論理回路は、前記第１及び第２の入力信号の一方の第２論理レベルから第１論理レベルへの遷移が他方の入力信号の影響を受けることなく、第１論理レベルの期間が重複しない前記第１及び第２の出力信号を出力することを特徴とする論理回路。」
　
（２）引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、特開平８−８８５４５号公報 （以下、「引用例」という。）には、「デューティ比補正方法および装置」として、図面とともに次の事項が記載されている。
　
ア．「【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明する。図３には本発明のデューティ比補正回路を用いた CMOS LSI チップ内におけるクロック伝送の一実施例が示される。図中の１は CMOS LSI チップ、２は差動伝送により外部から入力された差動クロックＰＩＮとＮＩＮをチップ内部の差動クロックＰ１とＮ１に変換する入力バッファ、３はチップ内の処理回路７に分配するクロックを差動クロック配線８から取り出すクロック分配回路、４は（当審注：引用例の「３は」は誤記と認め、訂正したものを記載した。）差動クロックＰ１とＮ１のデューティ比を補正するデューティ比補正回路、５は（当審注：引用例の「４は」は誤記と認め、訂正したものを記載した。）内部の差動クロックＰ１とＮ１を外部の差動クロックＰＯＵＴとＮＯＵＴとして出力する出力バッファである。」
（第３頁第４欄−第４頁第５欄，段落１８）
　
イ．「【００１９】図４（ａ）は入力バッファ２の回路構成例である。図中の２１と２２はそれぞれ小振幅の差動クロックＰＩＮとＮＩＮを入力して単一の内部クロックに変換する回路である。ただし、変換回路２１と２２へは差動クロックの入力極性が逆になっている。すなわち、変換回路２１に対しては正入力端子
１
２
１
２
【００２０】図４（ｂ）は入力バッファ２によるクロックの変換を示すタイムチャートである。変換回路２１は小振幅の差動クロックＰＩＮとＮＩＮを差動入力して CMOSLSI のＨおよびＬレベルに適合したクロックＰ１に変換する。また、変換回路２２は、変換回路２１とは逆極性で入力された差動ＰＩＮとＮＩＮを差動入力してCMOS LSI のＨおよびＬレベルに適合したクロックＮ１に変換する。内部差動クロックＰ１とＮ１にはそれぞれパルスの立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間ｔpdf が生じている。」
（第４頁第５欄、段落１９，２０）
　
ウ．「【００２３】図６はデューティ比補正回路の回路構成例、図７はデューティ比補正回路のタイムチャートである。デューティ比補正回路４は立上りエッジ検出回路４１とラッチ回路４２とで構成される。立上りエッジ検出回路４１は内部差動クロックＰ１とＮ１のそれぞれの立上りのタイミングでパルスを発生させる。ラッチ回路４２は、立上りエッジ検出回路４１が発生させたＰ１とＮ１の立上りエッジ検出パルスをそれぞれセット入力とリセット入力に入力することにより、内部差動クロックＰ１とＮ１のそれぞれの立上りに同期して立上りおよび立下りを行うパルス列を生成する。
【００２４】立上りエッジ検出回路４１には、図６に示されるように、３個のインバータと１個のＮＡＮＤからなる同じ回路が２つ含まれている。各々の回路は、入力パルスがＮＡＮＤ４１３の一方の入力端子にはそのまま入力され、もう一方の入力端子には３個直列されたインバータ４１１および４１２を介して入力される構成となっている。例えば、クロックＰ１が３個直列されたインバータ４１１および４１２を通過すると、図７に示されるように、Ｐ１よりやや遅延しかつ極性が反転したクロックＰ２となる。したがって、ＮＡＮＤ４１３には元のクロックＰ１と遅延・反転したクロックＰ２とが入力され、その結果、Ｐ１の立上りに同期したネガティブパルスＰ３が発生する。同様に、クロックＮ１に対しても、Ｎ１の立上りに同期したネガティブパルスＮ３が発生する。
【００２５】ラッチ回路４２は、２個のＮＡＮＤ４２１と２個のインバータ４２２とで構成されるＲ−Ｓフリップフロップによるラッチである。ラッチ回路４２は、クロックＰ３が入力される端子がセット入力、クロックＮ３が入力される端子がリセット入力、クロックＰ４が出力される端子が正相出力、クロックＮ４が出力される端子が反転出力であり、立下り入力で動作する。したがって、図７に示されるように、クロックＰ４はクロックＰ３の立下りに同期して立ち上がり、クロックＮ３の立下りに同期して立ち下がる。また、クロックＮ４はクロックＰ３の立下りに同期して立ち下がり、クロックＮ３の立下りに同期して立ち上がる。
【００２６】以上の動作の結果、 CMOS LSI チップ１に入力された差動クロックＰＩＮとＮＩＮのタイミングより立上がり伝搬遅延時間ｔpdr だけ遅延した内部差動クロックＰ４とＮ４が生成される。
【００２７】なお、本実施例では内部差動クロックＰ１とＮ１の立上りのタイミングを利用してデューティ比の補正を行ったが、Ｐ１とＮ１の立下りのタイミングを利用する場合も、補正後のクロックＰ４およびＮ４が入力差動クロックＰＩＮおよびＮＩＮよりも立下り伝搬遅延時間ｔpdf だけ遅延することを除けば同じ結果が得られる。」
（第４頁第５，６欄、段落２３−２７）
　
　上記ア．における「デューティー比補正回路」の具体的構成は、上記イ．の記載とともに、第６図に図示されたものである。
　
（１）第６図に記載されたデューティー比補正回路４は、クロックＰ１とクロックＮ１（上記イ．段落２０）を入力クロックとするものであって、各クロックのタイムチャートは第４図（ｂ）にＰ１及びＮ１として図示されたものである。ここで、当該タイムチャートからは、クロックＰ１とクロックＮ１とはＨレベルの期間が一部重複していることを読みとることができる。また、クロックＰ１とクロックＮ１とは、「極性が逆の２相クロック」（上記イ．段落１９）と表現されていることから、互いに位相がずれた２つのクロック信号ということもできる。
　
（２）第６図に記載されたデューティー比補正回路４のタイムチャートは、第７図に図示されたものである。クロックＰ１のＬレベルからＨレベルへの遷移時点に着目すると、その遷移は第６図の立上りエッジ検出回路４により検出されるものであって（上記ウ．段落２３，２４）、遷移したことを示す立上りエッジ検出パルスＰ３（上記ウ．段落２３，第７図のＰ３参照。）が、ラッチ回路４２のセット入力（上記ウ．段落２５）へ入力することで、第６図ラッチ回路４２内部の２個のＮＡＮＤ４２１及び図面右上に位置するインバータ４２２の働きにより、ラッチ回路４２の正相出力であるクロックＰ４がＬレベルからＨレベルへ遷移させられる（第７図のＰ４の立ち上がり参照。）ことを読みとることができる。
　また、この遷移前後ではラッチ回路４２のリセット入力であるクロックＮ１（上記ウ．段落２５）はＨレベルのままであって（第７図でＰ１の立ち上がり前後でＮ１がＨレベルを維持している点を参照。）、この状態で、立上りエッジ検出パルスＰ３がラッチ回路４２のセット入力へ入力すると、ラッチ回路４２内部の２個のＮＡＮＤ４２１及び図面右下に位置するインバータ４２２の働きにより、ラッチ回路４２の反転出力であるクロックＮ４がＨレベルからＬレベルへ遷移させられる（第７図のＮ４の立ち下がり参照。）ことを読みとることができる。
　ここで、このようにクロックＰ４を遷移させる構成・機能や、クロックＮ４を遷移させる構成・機能を捉えて、それぞれを“遷移させる手段”ということができるのは明らかである。
　
（３）上記（２）に示したような、タイムチャート上ではクロックＰ１及びＰ４の立ち上がり前後でクロックＮ１がＨレベルを維持している点や、ラッチ回路４２のＲ−Ｓフリップフロップ（上記ウ．段落２５）としての性質を勘案すると、一方の入力クロックＰ１の立ち上がりによってクロックＰ４を立ち上げる過程において、他方の入力クロックＮ１の状態は影響していないことをみてとることができる。
　また、第７図のクロックＰ４とクロックＮ４のチャートから、これらクロックはＨレベルの期間が重複していないことを読みとることができる。
　
　したがって、上記（１）−（３）を総合すると、引用例には以下の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「Ｈレベルの期間が一部重複するクロックＰ１及びクロックＮ１を受信して、Ｈレベルの期間が重複しないクロックＰ４及びクロックＮ４を出力するデューティー比補正回路であって、
　前記クロックＰ１がＬレベルからＨレベルへの遷移を検出したとき、前記クロックＰ４をＬレベルからＨレベルへ遷移させる手段と、
　前記クロックＰ１の前記遷移の検出時に前記クロックＮ１がＨレベルであるとき、前記クロックＮ４をＨレベルからＬレベルへ遷移させる手段と
　を備え、前記クロックＰ１及びクロックＮ１は、互いに位相がずれた２つのクロック信号であり、前記デューティー比補正装置は、前記クロックＰ１及びクロックＮ１の一方のＬレベルからＨレベルへの遷移が他方のクロックの影響を受けることなく、Ｈレベルの期間が重複しない前記クロックＰ４及びクロックＮ４を出力するデューティー比補正回路。」
　
　（３）対比
　本願発明と引用発明とを対比する。
（ａ）引用発明の「デューティー比補正回路」は、ＨレベルまたはＬレベルの二値論理を扱う回路であって、「論理回路」である。
（ｂ）引用発明の「クロックＰ１」及び「クロックＮ１」は、それぞれ本願発明の「第１の入力信号」及び「第２の入力信号」に相当する。
（ｃ）引用発明の「Ｈレベル」及び「Ｌレベル」は、それぞれ本願発明の「第１論理レベル」及び「第２論理レベル」に相当する。
（ｄ）本願発明の「…前記第２の入力信号が第１論理レベルであることを検出」する動作は、第２の入力信号が第１論理レベルであるときを前提として成立しているのは自明であることを踏まえ、さらに上記（ｂ）及び（ｃ）の対応関係も考慮すると、本願発明の「…前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段」と、引用発明の「…前記クロックＮ１がＨレベルであるとき、前記クロックＮ４をＨレベルからＬレベルへ遷移させ手段」とは、少なくとも「…前記第２の入力信号が第１論理レベルであるとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段」である点で共通しているということができる。
　すると、引用発明と本願発明とは次の点で一致する。
　
（一致点）
「第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路であって、
　前記第１の入力信号が第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、
　前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであるとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段と
　を備え、前記第１及び第２の入力信号は、互いに位相がずれた２つのクロック信号であり、前記論理回路は、前記第１及び第２の入力信号の一方の第２論理レベルから第１論理レベルへの遷移が他方の入力信号の影響を受けることなく、第１論理レベルの期間が重複しない前記第１及び第２の出力信号を出力する論理回路。」
　一方で、両者は、次の点で相違する。
　
（相違点）
「第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段」において「…第２の入力信号が第１論理レベルである」ときを、本願発明は「検出」により知るのに対し、引用発明ではどのように知るのか不明な点。
　
　（４）判断
　上記相違点について検討する。
　一般に、信号が所定のレベルであるか否かを検出によって知ることは、“レベル検出”等の技術用語にもあるように慣用されているところであり、これに鑑み、引用発明において「第２の入力信号（クロックＮ１）が第１論理レベル（Ｈレベル）である」ときを、「検出」により知るようにすること、すなわち「…前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段」とすることは、当業者が容易になし得たものである。
　
　（５）むすび
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。