【事件の表示】
　特願２００１−３６２３１３「不揮発性強誘電体メモリ装置の昇圧発生回路及びその発生方法」拒絶査定不服審判事件〔平成１４年１２月２０日出願公開、特開２００２−３６７３６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年１１月２８日（パリ条約による優先権主張　２００１年５月２８日、大韓民国）の出願であって、平成１７年１１月１５日付けで拒絶査定がなされ、これに対して平成１８年２月２０日に拒絶査定に対する審判請求がなされるとともに、同年３月８日付けで手続補正がなされ、その後、平成２０年５月１２日付けで審尋がなされたものである。
　
第２．平成１８年３月８日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年３月８日付けの手続補正を却下する。
　
　［理由］
１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし１１を、補正後の特許請求の範囲の請求項１ないし１１と補正するものであり、補正後の特許請求の範囲の請求項１ないし１１は以下のとおりである。
　「【請求項１】　チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部と、前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部と、前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部と、前記電源電圧が臨界電圧以下であり、アドレスデコーダの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路とを含み、複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記昇圧電圧を印加することを特徴とする不揮発性強誘電体メモリ装置の昇圧発生回路。
　【請求項２】　前記電圧昇圧調整信号は前記供給電圧感知部と前記第１演算部とを共に制御する単一の信号であるか、
　前記供給電圧感知部のみを制御するための第１電圧昇圧調整信号と、前記第１演算部のみを制御するための第２電圧昇圧調整信号との二つの信号であることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の昇圧発生回路。
　【請求項３】　前記電圧発生回路は、
　前記第１昇圧制御信号と前記アドレスデコーダーの活性化信号とを論理演算する第２演算部と、
　前記第２演算部の信号を反転して出力する第１インバータと、
　前記アドレスデコーダーの活性化信号を反転して出力する第２インバーターと、　前記第２昇圧制御信号と前記第２インバータの信号とを論理演算する第３演算部と、
　前記第３演算部の信号を反転して出力する第３インバーターと、
　前記第３インバーターの信号を入力されて動作する第１ＣＭＯＳインバーターと、
　一端が前記第１インバータに連結され、他端が前記第１ＣＭＯＳインバーターに連結された第１強誘電体キャパシタ（ＦＣ１）と、
　前記第１ＣＭＯＳインバーターの出力信号をゲートに入力され、前記電源電圧端と前記第１強誘電体キャパシタの他端とに連結された第１ＰＭＯＳトランジスタと、を備えて構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の昇圧発生回路。
　【請求項４】　前記第１ＣＭＯＳインバーターを構成するＰＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタは同じＮウェル内に構成し、他のＰＭＯＳトランジスタのＮウェルとは隔離され形成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の昇圧発生回路。
　【請求項５】　前記不揮発性強誘電体メモリ装置の昇圧発生回路は、前記電源電圧より昇圧した電圧をワードラインドライバのセルフ昇圧ＮＭＯＳトランジスタのゲートへ伝達するために、ワードライン／プレートラインドライバを更に備えて構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の昇圧発生回路。
　【請求項６】　電源電圧が臨界電圧より小さい領域で、チップイネーブル信号が活性化されたアクティブ区間の間に電圧昇圧調整信号を出力する段階と、前記電圧昇圧調整信号のスタートエッジを遅延させる第１昇圧制御信号とエンドエッジを遅延させる第２昇圧制御信号を出力する段階と、強誘電体キャパシタを含めて構成された電圧昇圧発生回路に前記第１、第２昇圧制御信号を入力して、アドレスデコーダの活性化信号が印加されたときにかぎり、複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えることを特徴とする不揮発性強誘電体メモリ装置の昇圧発生方法。
　【請求項７】　前記電源電圧より昇圧した電圧は、レベルシフターとワードラインドライバを経て、セルアレイ部のワードラインに出力されるか、ワードラインドライバのセルフ昇圧ＮＭＯＳトランジスタのゲートへ伝達されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置の昇圧発生方法。
　【請求項８】　電源電圧が臨界電圧より小さい領域であるとき、チップイネーブル信号が活性化されたアクティブ区間の間に一定幅のハイレベルを有するワードライン昇圧調整信号を出力する段階と、前記ワードライン昇圧調整信号のスタートエッジのみを遅延させ、ハイレベルの第１昇圧制御信号を出力する段階と、前記第１昇圧制御信号を出力すると共に、前記電圧昇圧制御信号のエンドエッジだけの幅を更に遅延／延長させ、ローレベルの第２昇圧制御信号を出力する段階と、強誘電体キャパシタを含んで構成された昇圧発生回路に前記第１、第２昇圧制御信号を入力して、アドレスデコーダの活性化信号が印加され、前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えることを特徴とする不揮発性強誘電体メモリ装置の昇圧発生方法。
　【請求項９】　電源電圧が臨界電圧より小さい領域で、チップイネーブル信号が活性化されたアクティブ区間の間に一定幅のハイレベルを有するワードラインドライバの第１電圧昇圧調整信号を出力する段階と、前記ハイレベルの第１電圧昇圧調整信号を出力する間、ローレベルからハイレベルへさらにハイレベルからローレベルへ変化する第２電圧昇圧調整信号を出力する段階と、前記第２電圧昇圧調整信号のスタートエッジのみを遅延させ、ハイレベルの第１昇圧制御信号を出力する段階と、前記第１昇圧制御信号を出力すると共に、前記第２電圧昇圧制御信号のエンドエッジだけの幅を更に遅延／延長させ、ローレベルの第２昇圧制御信号を出力する段階と、強誘電体キャパシタを含んで構成された昇圧発生回路に前記第１、第２昇圧制御信号を入力して、アドレスデコーダの活性化信号が印加され、前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えることを特徴とする不揮発性強誘電体メモリ装置の昇圧発生方法。
　【請求項１０】　前記電源電圧より昇圧した電圧は、セルアレイ部のワードラインにワードライン駆動信号の伝達可否を制御するためのワードラインドライバーのセルフ昇圧ＮＭＯＳトランジスタのゲートに印加されることを特徴とする請求項９記載の不揮発性強誘電体メモリ装置の昇圧発生方法。
　【請求項１１】　前記電源電圧より昇圧した電圧はセルアレイ部のワードラインにハイレベルのパルスが発生する前に発生することを特徴とする請求項９記載の不揮発性強誘電体メモリ装置の昇圧発生方法。」
　
２．補正事項の整理
（１）補正事項１
　補正前の請求項１の「含むことを特徴とする」を、補正後の請求項１の「含み、複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記昇圧電圧を印加することを特徴とする」と補正すること。
　
（２）補正事項２
　補正前の請求項６の「前記電源電圧より昇圧した電圧を発生させる段階とを備えること」を、補正後の請求項６の「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えること」とすること。
　
（３）補正事項３
　補正前の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、
　補正後の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」とすること。
　
（４）補正事項４
　補正前の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、
　補正後の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」とすること。
　
（５）補正事項５
　補正前の請求項１の「第１，第２信号出力部」、並びに補正前の請求項１、６、８及び９の「アドレスデコーダー」を、各々補正後の請求項１の「第１、第２信号出力部」、並びに補正後の請求項１、６、８及び９の「アドレスデコーダ」と補正すること。
　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加の有無について
（１−１）補正事項１について
　請求項１についての補正は、補正前の請求項１に対して、実質的に「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記昇圧電圧を印加すること」という事項を追加しようとするものであるが、補正前の請求項１に係る発明は、「セルアレイ」を発明特定事項として有していないから、「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記昇圧電圧を印加すること」という事項を追加することは、補正前の請求項１に係る発明の発明特定事項を限定するものではない。
　したがって、補正事項１についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、当該補正が同法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項１についての補正は、同法第１７条の２第４項に規定する要件を満たしていない。
　
（１−２）補正事項２について
　補正事項２についての補正は、補正前の請求項６の「前記電源電圧より昇圧した電圧を発生させる段階とを備えること」を、補正後の請求項６の「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えること」に補正しようとするものであるが、補正前の請求項６に係る発明は、「セルアレイ」を発明特定事項として有していないから、補正前の請求項６の「前記電源電圧より昇圧した電圧を発生させる段階とを備えること」を、補正後の請求項６の「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階とを備えること」とする補正は、補正前の請求項６に係る発明の発明特定事項を限定するものではない。
　したがって、補正事項２についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、当該補正が同法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
しない。　
　したがって、補正事項２についての補正は、同法第１７条の２第４項に規定する要件を満たしていない。
　
（１−３）補正事項３について
　補正事項３についての補正は、補正前の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、補正後の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」と補正するものであるが、補正前の請求項８に係る発明は、「セルアレイ」を発明特定事項として有していないから、補正前の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、補正後の請求項８の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」とする補正は、補正前の請求項８に係る発明の発明特定事項を限定するものではない。
　したがって、補正事項３についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、当該補正が同法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
しない。　
　したがって、補正事項３についての補正は、同法第１７条の２第４項に規定する要件を満たしていない。
　
（１−４）補正事項４について
　補正事項４についての補正は、補正前の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、補正後の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」と補正するものであるが、補正前の請求項９に係る発明は、「セルアレイ」を発明特定事項として有していないから、補正前の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ前記電源電圧より昇圧した電圧を発生させる段階」を、補正後の請求項９の「前記第１昇圧制御信号がハイレベルであるときのみ複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記電源電圧より昇圧した電圧を発生させる段階」とする補正は、補正前の請求項９に係る発明の発明特定事項を限定するものではない。
　したがって、補正事項４についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、当該補正が同法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
しない。　
　したがって、補正事項４についての補正は、同法第１７条の２第４項に規定する要件を満たしていない。
　
（１−５）補正事項５について
　補正事項５についての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　また、当該補正が、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは自明である。
　したがって、補正事項５についての補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項、及び平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たすものである。
　
（１−６）補正の目的の適否及び新規事項の追加の有無についての纏め
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしていない。
　
（２）独立特許要件について
（２−１）検討の前提
　上記（１）において検討したとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、本件補正が当該要件を満たすものであり、かつ、同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである場合において、本件補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき一応検討する。
　
（２−２）本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明（以下、「補正後の発明」という。）は、上記１．の「【請求項１】」に記載されたとおりのものである。
　
（２−３）刊行物に記載された発明
（２−３−１）刊行物１．特開平８−３２９６７７号公報
（２−３−１−１）本願の優先権主張の日前に国内において頒布され、原査定の拒絶の理由に引用された特開平８−３２９６７７号公報（以下、「刊行物１」という。）には、図１ないし６とともに、以下の事項が記載されている（下線は当合議体において付加したものである。）。
　
　「【００１８】図１は本発明の第１の実施例に係る
電源電圧検出装置を含む半導体装置
【００１９】図１に示すように、本実施例におけるＤＲＡＭは、アドレス信号ＡＸ０〜ＡＸｎをラッチするアドレスバッファ１１と、このアドレスバッファ１１にラッチされたアドレス信号ＸＡ０〜ＸＡｎに基づいてロウアドレスをデコードして図示しないメモリセルアレイのワード線を選択するためのデコーダ信号を出力するアドレスデコーダ１２と、このアドレスデコーダ１２からのデコーダ信号に応じてメモリセルアレイのワード線を駆動するワード線ドライバ１３と、ワード線の電位を昇圧するワード線昇圧回路１４と、ダミーセルを駆動するダミーセルドライバ１５と、
ロウアドレスストローブ信号ＲＡＳＢを入力して、アドレスバッファ１１、アドレスデコーダ１２、ワード線ドライバ１３、ワード線昇圧回路１４およびダミーセルドライバ１５に対するタイミング信号を生成するＲＡＳ系タイミングジェネレータ１６
【００２０】図２は図１における電圧検出回路２０の構成を示す回路図である。この電圧検出回路２０は電圧検出部２１と出力保持部２２とを備えている。電圧検出部２１は、ＲＡＳ系タイミングジェネレータ１６からのタイミング信号である入力信号ＩＮを入力するバッファ２３と、このバッファ２３の出力を入力するインバータ２４と、バッファ２３とインバータ２４との接続点であるａ点にドレインが接続されたｎＭＯＳトランジスタ２５とを備えている。トランジスタ２５のソースは接地され、ゲートはドレインに接続されている。バッファ２３は２つのインバータを直列に接続して構成されている。バッファ２３およびトランジスタ２５が本発明における比較用電位生成手段に対応し、インバータ２４が本発明における検出手段に対応する。
【００２１】出力保持部２２は、バッファ２４の出力を選択的に通過させるトランスファゲート２６と、入力信号ＩＮを入力するインバータ２７とを備えている。トランスファゲート２６は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのドレインとソース、およびソースとドレインを接続して構成されている。ｐＭＯＳトランジスタのゲートにはインバータ２７の出力が印加され、ｎＭＯＳトランジスタのゲートには入力信号ＩＮが印加されるようになっている。出力保持部２２は、更に、トランスファゲート２６の出力を入力するインバータ２８と、入力端がインバータ２８の出力端に接続され、出力端がインバータ２８の入力端に接続されたインバータ２９と、インバータ２８の出力を入力するインバータ３０とを備えている。インバータ３０の出力は電圧検出回路２０の出力信号である電圧検出信号ＤＳとなっている。
【００２２】次に、図３および図４を参照して、図２に示した電圧検出回路２０の動作について説明する。
【００２３】
電圧検出部２１では、入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ
２
が生成される。
【００２４】出力保持部２２では、トランスファゲート２６は入力信号ＩＮが“Ｈ”レベルのときに電圧検出部２１の出力（インバータ２４の出力）を通過させる。インバータ２８〜３０はインバータ型ラッチ回路を構成しており、トランスファゲート２６を通過した電圧検出部２１の出力を、次にトランスファゲート２６が開けられるまで保持して、電圧検出信号ＤＳとして出力する。
【００２５】図４は、電源電圧Ｖｃｃが基準電圧ｖ１を越えているときにおける電圧検出回路２０の各部の波形を示したものである。この図において、符号３３はａ点の電位を示し、３４はインバータ２４の論理しきい値を示している。この図に示した例では、インバータ２４の論理しきい値３４が比較用電位ｖ２を越えているので、インバータ２４の出力は“Ｈ”レベルとなり、電圧検出回路２０の出力である電圧検出信号ＤＳも“Ｈ”レベルとなっている。
【００２６】
以上の動作により、電圧検出回路２０は、電源電圧が基準電圧ｖ
１
以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ
１
を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する。電圧検出信号ＤＳはワード線昇圧回路１４およびダミーセルドライバ１５に入力される。
【００２７】図５は、図１におけるワード線ドライバ１３およびワード線昇圧回路１４の構成を示す回路図である。なお、図５では、ワード線ドライバ１３について、１つのワード線に対応する部分のみを示している。
ワード線昇圧回路１４は、電圧検出回路２０からの電圧検出信号ＤＳを入力するインバータ４１と、このインバータ４１の出力とＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１とを入力するナンド（ＮＡＮＤ）ゲート４２と、それぞれナンドゲート４２の出力を入力するインバータ４３，４４と、ｐＭＯＳトランジスタ４５と、一端がインバータ４４の出力端に接続された昇圧用容量４６とを備えている。
【００２８】ワード線ドライバ１３は、それぞれＣＭＯＳで構成されたインバータ４７，４８を備えている。インバータ４７の入力端にはアドレスデコーダ１２からのデコーダ信号Ｓ２　が入力されるようになっている。インバータ４７の出力端はインバータ４８の入力端に接続され、インバータ４８の出力端は図示しないメモリセルアレイのワード線に接続されている。各インバータ４７，４８のｐＭＯＳトランジスタのソースはワード線ドライバ用電源ライン４９に接続され、各インバータ４７，４８のｎＭＯＳトランジスタのソースは接地されている。ワード線ドライバ用電源ライン４９は、ワード線昇圧回路１４におけるトランジスタ４５と昇圧用容量４６との接続点に接続されている。
【００２９】次に、図６のタイミングチャートを参照して、図５に示したワード線昇圧回路１４およびワード線ドライバ１３の動作について説明する。
昇圧信号Ｓ
１
はロウアドレスのデコードの際に“Ｈ”レベルになる。電源電圧が基準電圧ｖ
１
を越えているとき、すなわち電圧検出信号ＤＳが“Ｈ”レベルのときは、昇圧信号Ｓ１が“Ｈ”レベルであるか“Ｌ”レベルであるかにかかわらず、ナンドゲート４２の出力ａ
１
は“Ｈ”レベルとなる（図６（ａ））。このときは、ワード線昇圧回路１４の出力ｂ
１
、すなわちワード線ドライバ用電源ライン４９の電位は電源電圧Ｖ
ｃｃ
の電位となる（図６（ｂ））。一方、電源電圧が基準電圧ｖ
１
以下のとき、すなわち電圧検出信号ＤＳが“Ｌ”レベルのときは、昇圧信号Ｓ
１
が“Ｈ”レベルのときにのみ、ナンドゲート４２の出力ａ
１
が“Ｌ”レベルとなる（図６（ａ））。このときは、ワード線昇圧回路１４の出力ｂ
１
、すなわちワード線ドライバ用電源ライン４９の電位は、電源電圧Ｖ
ｃｃ
に昇圧用容量４６からの放電分が加算されて昇圧された電位となる（図６（ｂ））。ワード線ドライバ１３は、デコーダ信号Ｓ
２
が“Ｈ”レベルになると（図６（ｃ））、ワード線の電位を“Ｈ”レベルにする（図６（ｄ））。このとき、ワード線の電位は、ワード線ドライバ用電源ライン４９の電位となる。以上の動作により、ワード線の“Ｈ”レベル時の電位は、電源電圧が基準電圧ｖ
１
を越えているときには電源電圧Ｖ
ｃｃ
となり、電源電圧が基準電圧ｖ
１
以下のときには昇圧された電位となる。
　
（２−３−１−２）以上を総合すると、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ロウアドレスストローブ信号ＲＡＳＢを入力して、アドレスバッファ１１、アドレスデコーダ１２、ワード線ドライバ１３、ワード線昇圧回路１４およびダミーセルドライバ１５に対するタイミング信号を生成するＲＡＳ系タイミングジェネレータ１６と、
　電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０と、
　前記電圧検出回路２０からの電圧検出信号ＤＳを入力するインバータ４１と、このインバータ４１の出力とＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１とを入力するナンド（ＮＡＮＤ）ゲート４２と、それぞれナンドゲート４２の出力を入力するインバータ４３，４４と、ｐＭＯＳトランジスタ４５と、一端がインバータ４４の出力端に接続された昇圧用容量４６とからなる前記ワード線昇圧回路１４とからなる、半導体メモリ装置の昇圧発生回路において、
　前記昇圧信号Ｓ１はロウアドレスのデコードの際に“Ｈ”レベルになり、電源電圧が基準電圧ｖ１を越えているとき、すなわち電圧検出信号ＤＳが“Ｈ”レベルのときは、昇圧信号Ｓ１が“Ｈ”レベルであるか“Ｌ”レベルであるかにかかわらず、ナンドゲート４２の出力ａ１は“Ｈ”レベルとなり、ワード線昇圧回路１４の出力ｂ１、すなわちワード線ドライバ用電源ライン４９の電位は電源電圧Ｖｃｃの電位となり、
　一方、電源電圧が基準電圧ｖ１以下のとき、すなわち電圧検出信号ＤＳが“Ｌ”レベルのときは、昇圧信号Ｓ１が“Ｈ”レベルのときにのみ、ナンドゲート４２の出力ａ１が“Ｌ”レベルとなり、ワード線昇圧回路１４の出力ｂ１、すなわちワード線ドライバ用電源ライン４９の電位は、電源電圧Ｖｃｃに昇圧用容量４６からの放電分が加算されて昇圧された電位となること、を特徴とする半導体メモリ装置の昇圧発生回路。」
　
（２−３−２）刊行物２．特開２０００−１１５６８２号公報
　本願の優先権主張の日前に国内において頒布された特開２０００−１１５６８２号公報（以下、「刊行物２」という。）には、図１とともに、以下の記載がなされている。
　「【００２０】図１は、データの読み出しと書き込みとが、別々のタイミングで行われるＤＲＡＭチップの構成例を示している。
　【００２１】このＤＲＡＭチップには、メモリセルを特定するためのアドレスとしての行アドレスおよび列アドレス、行アドレスの入力タイミングに同期したＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号、列アドレスの入力タイミングに同期したＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号、電源として用いられる電圧ＶＤＤおよびＶＳＳ、並びに読み出しと書き込みとのいずれを行うかを表すライトイネーブル信号ＷＥなどが供給されるようになされている。
【００２２】バッファ１Ｒには、ＲＡＳ信号が供給されるようになされており、バッファ１Ｒは、ＲＡＳ信号に同期して、行アドレスラッチ回路２Ｒに対し、ＤＲＡＭチップに供給されるアドレスの一部を、行アドレスとしてラッチするための同期信号を出力するようになされている。さらに、バッファ１Ｒは、ＲＡＳ信号に基づき、ＥＱＹＥ信号を生成し、ＡＮＤゲート９の一方の入力端子に供給するようになされている。即ち、ＲＡＳ信号は、いわゆるチップイネーブル信号としての性質も有しており、バッファ１Ｒは、そのチップイネーブル信号に基づき、例えば、ＤＲＡＭチップが不活性状態にあるときにＨレベルとなり、活性状態にあるときにＬレベルとなるＥＱＹＥ信号を生成するようになされている。」
　
（２−３−３）刊行物３．特開平８−２７３３７２号公報
　本願の優先権主張の日前に国内において頒布され、原査定の拒絶の理由に引用された特開平８−２７３３７２号公報（以下、「刊行物３」という。）には、図１及び９とともに、以下の事項が記載されている。
　「【００１６】
【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す回路図であって、従来例を示す図９と同一構成部分は同一符号をもって表している。すなわち、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、ＳＡはセンスアンプ、ＤＬ１，ＤＬ２はデータ線、ＴＭ１，ＴＭ２は転送ゲート、ＩＶ１はインバータ、ＰＣＴ１〜ＰＣＴ４はｎチャネルＭＯＳトランジスタからなるプリチャージトランジスタ、１はパルス発生回路、２は昇圧回路、３はローデコーダをそれぞれ示している。」
　「【００２６】また、この昇圧回路２では、昇圧用素子として、比誘電率が酸化膜の数百倍、たとえばＰＺＴの場合には３００倍の強誘電体キャパシタ２１０を用いているので、従来の酸化膜を用いた半導体キャパシタと同じ容量を得るのに、小さい面積で済む。」
　
（２−３−４）刊行物４．特開２０００−１５６０７９号公報
　本願の優先権主張の日前に国内において頒布された特開２０００−１５６０７９号公報（以下、「刊行物４」という。）には、図１とともに、以下の事項が記載されている。
　「【０００３】図１を参照すると、従来技術によるＤＲＡＭ装置１０には、８個のバンク（又はセルアレイバンク）１２が設けられる。各バンク１２には対応する電圧昇圧回路１４が各々設けられる。図面には図示されなかったが、各バンク１２には、行と列とを選択するための回路（例えば行デコーダ回路、列デコーダ回路、列パスゲート回路等）、感知増幅器回路、データ出力バッファ回路等が設けられる。電圧昇圧回路１４の各々は、前述された第５６１０５４９号特許、又は第５５２１５４６号特許に掲載されるように構成されることは自明である。各電圧昇圧回路１４は、対応するバンク１２が選択されたとき（活性化されたとき）、選択されたバンクの活性化を知らせるアクティブ信号ＢＡＮＫｉ（ｉ＝１〜８）に応じて対応するバンクに高電圧Ｖｐｐ（電源電圧より高いレベルを有する）を供給するようになる。ここで、電圧昇圧回路１４は、ラインＬ１に共通に連結されている。これは任意の電圧昇圧回路１４が対応するバンク１２に高電圧を供給した後に生じる電圧降下を減らすための公知のスキムである。」
　
（２−４）対比
（２−４−１）補正後の発明と刊行物発明とを対比する。
　刊行物発明の「電圧検出回路２０」は、供給電圧を感知しその結果を出力するものであるから、補正後の発明の「供給電圧感知部」に相当する。
　また、刊行物発明の「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」は、その値が論理“Ｈ”レベルになると「電圧検出回路２０」から「電圧検出信号ＤＳ」を出力するように制御しているので、補正後の発明の「電圧昇圧調整信号」に相当する。
　また、刊行物発明の「基準電圧ｖ１」は、補正後の発明の「臨界電圧」に相当する。
　また、刊行物発明の「半導体メモリ装置」は、補正後の発明の「不揮発性強誘電体メモリ装置」に対応しており、両者は、「メモリ装置」である点で一致している。　
　そして、刊行物発明の「電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０」において、「前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベル」となるのは、半導体装置が活性化されて、刊行物発明の「ＲＡＳＢ」がアクティブな状態となる場合であることは明らかである。
　したがって、刊行物発明の「電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０」は、補正後の発明の「チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」に対応しており、両者は、半導体装置が活性化された「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」である点で一致している。
　
（２−４−２）補正後の発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」における「前記供給電圧感知部」とは、「前記供給電圧感知部」からの出力信号を意味するものと解されるから、刊行物発明の「電圧検出回路２０からの電圧検出信号ＤＳ」は、補正後の発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」における「前記供給電圧感知部」に相当する。
　そして、刊行物発明の「ＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１」と「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」は、図１の記載から共に「ＲＡＳＢ」の信号から生成されていることは明らかであり、共に、半導体装置がアクティブな状態の時に生成される制御信号であると認められる。
　よって、刊行物発明の「前記電圧検出回路２０からの電圧検出信号ＤＳを入力するインバータ４１と、このインバータ４１の出力とＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１とを入力するナンド（ＮＡＮＤ）ゲート４２」は、補正後の発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」に対応しており、両者は、「前記供給電圧感知部」からの出力信号と半導体装置がアクティブな状態の時に生成される制御信号を「論理演算する第１演算部」である点で一致している。
　
（２−４−３）刊行物発明の「それぞれナンドゲート４２の出力を入力するインバータ４３，４４と、ｐＭＯＳトランジスタ４５と、一端がインバータ４４の出力端に接続された昇圧用容量４６とからなる前記ワード線昇圧回路１４」は、補正後の発明の「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部と、前記電源電圧が臨界電圧以下であり、アドレスデコーダの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路」に対応しており、刊行物発明の「前記昇圧信号Ｓ１はロウアドレスのデコードの際に“Ｈ”レベルになり」という構成から、刊行物発明の「前記ワード線昇圧回路１４」は、電源電圧が「基準電圧ｖ１」以下であり、アドレスデコーダの活性化信号が印加されるとき「昇圧された電位」を発生させていることは明らかであるから、両者は、「前記第１演算部の信号を受けて」「前記電源電圧が臨界電圧以下であり、アドレスデコーダの活性化信号が印加されるとき」「前記電源電圧より昇圧した電圧を発生させる」「キャパシタを備えた電圧発生回路」である点で一致している。
　
（２−４−４）よって、補正後の発明と刊行物発明とは、
　「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部と、前記供給電圧感知部と半導体装置がアクティブな状態の時に生成される制御信号を論理演算する第１演算部と、前記第１演算部の信号を受けて、前記電源電圧が臨界電圧以下であり、アドレスデコーダの活性化信号が印加されるとき前記電源電圧より昇圧した電圧を発生させるキャパシタを備えた電圧発生回路とを含むことを特徴とするメモリ装置の昇圧発生回路」である点で一致し、以下の点で相違する。　
　
［相違点１］
　「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」に関し、補正後の発明は、「チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」を備えているのに対して、刊行物発明は、「ロウアドレスストローブ信号ＲＡＳＢ」が活性化された場合に、電源電圧が「基準電圧ｖ１」以下であるか、以上であるかを感知する「電圧検出回路２０」を備えている点。
　
［相違点２］
　「前記供給電圧感知部」とともに「第１演算部」に入力される、半導体装置がアクティブな状態の時に生成される制御信号が、補正後の発明では「前記電圧昇圧調整信号」であるのに対して、刊行物発明では「昇圧信号Ｓ１」である点。
　
［相違点３］　
　補正後の発明は、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部」を備えているのに対して、刊行物発明はそのような構成を備えていない点。
　
［相違点４］
　補正後の発明は、「不揮発性強誘電体メモリ装置の昇圧発生回路」に関するものであり、かつ「前記電源電圧が臨界電圧以下であり、アドレスデコーダの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路」を備えているのに対して、刊行物発明は、「半導体メモリ装置の昇圧回路」に関するものであり、かつ「ローアドレスのデコードの際に“Ｈ”レベル」となる「昇圧信号Ｓ１」が印加されるとき、「ナンド（ＮＡＮＤ）ゲート４２」の出力信号を用いて、電源電圧より昇圧した電圧を発生させる「昇圧用容量４６」備えた「ワード線昇圧回路１４」を備えている点。
　
［相違点５］
　補正後の発明は、「複数のセルアレイのうち、前記活性化信号が加えられたセルアレイに前記昇圧電圧を印加」する構成を備えているのに対して、刊行物発明は、そのような特定がなされていない点。
　
（２−５）当審の判断
（２−５−１）相違点１について
　刊行物２の００２２段落には、「即ち、ＲＡＳ信号は、いわゆるチップイネーブル信号としての性質も有しており、バッファ１Ｒは、そのチップイネーブル信号に基づき、例えば、ＤＲＡＭチップが不活性状態にあるときにＨレベルとなり、活性状態にあるときにＬレベルとなるＥＱＹＥ信号を生成するようになされている。」と、ＲＡＳ信号がチップイネーブル信号としての性質を有していることが記載されていることからも分かるように、ＲＡＳ信号、すなわちローアドレスストローブ信号とチップイネーブル信号とが類似の性質を有するものであることは当業者において周知の事項であるから、刊行物発明において、「ロウアドレスストローブ信号ＲＡＳＢ」に代えて、「チップイネーブル信号」を用い、この「チップイネーブル信号」が活性化された場合に、電源電圧が「基準電圧ｖ１」以下であるか、以上であるかを感知するようにして、補正後の発明のように構成することは、当業者がその必要に応じて適宜なし得た事項である。
　
（２−５−２）相違点２について
　刊行物発明の「昇圧信号Ｓ１」も、補正後の発明の「前記電圧昇圧調整信号」に相当する「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」と同様に、「ＲＡＳＢ」の信号に基づいて「ＲＡＳ系タイミングジェネレータ１６」によって生成された制御信号であるから、刊行物発明において、「昇圧信号Ｓ１」に替えて「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」を用いることは、当業者が適宜なし得た事項である。
　
（２−５−３）相違点３について
　本願の発明の詳細な説明には、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部」を備える構成とすることの技術的意味及び作用効果に関して明確に説明されていないから、当該構成とすることの技術的意味、及び作用効果が不明である。
　また、仮に、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部」を備える構成自体が何らかの技術的意味を有するものであるとしても、それは、本願の図６に記載されているような、ＮＡＮＤ１、ＮＯＲ１、インバータＩＮ１、ＩＮ２、ＩＮ３、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭＯＳトランジスタＮＭ１及び強誘電体キャパシタＦＣ１等からなる回路構成において初めて意味を有するものであるものと認められるところ、補正後の発明はそのような回路構成を備えていないのであるから、補正後の発明において、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部」を備える構成とすることは、技術的な意味を有せず、格別な作用効果も奏しないことは明らかである。
　以上のとおり、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１、第２信号出力部」を備える構成とすることの技術的な意味及び作用効果が不明であり、また、仮に、当該構成自体に何らかの技術的意味があったとしても、補正後の発明において当該構成とすることには技術的意味も格別の作用効果もないことが明らかであるから、相違点３は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（２−５−４）相違点４について
　刊行物３の００１６段落には、「【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す回路図であって、従来例を示す図９と同一構成部分は同一符号をもって表している。すなわち、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、ＳＡはセンスアンプ、ＤＬ１，ＤＬ２はデータ線、ＴＭ１，ＴＭ２は転送ゲート、ＩＶ１はインバータ、ＰＣＴ１〜ＰＣＴ４はｎチャネルＭＯＳトランジスタからなるプリチャージトランジスタ、１はパルス発生回路、２は昇圧回路、３はローデコーダをそれぞれ示している。」と記載されており、「強誘電体不揮発性メモリ」において、「昇圧回路２」を備えることが記載されているものと認められる。
　また、刊行物３の００２６段落には、「また、この昇圧回路２では、昇圧用素子として、比誘電率が酸化膜の数百倍、たとえばＰＺＴの場合には３００倍の強誘電体キャパシタ２１０を用いているので、従来の酸化膜を用いた半導体キャパシタと同じ容量を得るのに、小さい面積で済む。」と記載されており、「昇圧回路２」の「昇圧用素子」として、「強誘電体キャパシタ２１０」を用いることにより、従来の酸化膜を用いた半導体キャパシタと同じ容量を得るのに、小さい面積で済むようにすることが記載されているものと認められる。
　そして、刊行物発明の「ローアドレスのデコードの際に“Ｈ”レベル」となる「昇圧信号Ｓ１」が印加されるときは、補正後の発明の「アドレスデコーダの活性化信号が印加されるとき」に相当し、また、上記（２−５−３）において検討したとおりの理由により、補正後の発明において、「前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる」ことに技術的意味及び格別な作用効果は認められないから、刊行物発明の「半導体メモリ装置」の「昇圧回路」を「強誘電体不揮発性メモリ」の「昇圧回路」に適用し、かつ「昇圧用容量４６」を強誘電体キャパシタに代えて、補正後の発明のように構成することは、当業者が容易に想到し得る程度のものである。
　
（２−５−５）相違点５について
　刊行物４の０００３段落には、「図１を参照すると、従来技術によるＤＲＡＭ装置１０には、８個のバンク（又はセルアレイバンク）１２が設けられる。各バンク１２には対応する電圧昇圧回路１４が各々設けられる。図面には図示されなかったが、各バンク１２には、行と列とを選択するための回路（例えば行デコーダ回路、列デコーダ回路、列パスゲート回路等）、感知増幅器回路、データ出力バッファ回路等が設けられる。電圧昇圧回路１４の各々は、前述された第５６１０５４９号特許、又は第５５２１５４６号特許に掲載されるように構成されることは自明である。各電圧昇圧回路１４は、対応するバンク１２が選択されたとき（活性化されたとき）、選択されたバンクの活性化を知らせるアクティブ信号ＢＡＮＫｉ（ｉ＝１〜８）に応じて対応するバンクに高電圧Ｖｐｐ（電源電圧より高いレベルを有する）を供給するようになる。ここで、電圧昇圧回路１４は、ラインＬ１に共通に連結されている。これは任意の電圧昇圧回路１４が対応するバンク１２に高電圧を供給した後に生じる電圧降下を減らすための公知のスキムである。」と記載されているから、当該刊行物４には、「８個のバンク（又はセルアレイバンク）１２」に「対応する電圧昇圧回路１４が各々設けられ」ており、この「各電圧昇圧回路１４は、対応するバンク１２が選択されたとき（活性化されたとき）、選択されたバンクの活性化を知らせるアクティブ信号ＢＡＮＫｉ（ｉ＝１〜８）に応じて対応するバンクに高電圧Ｖｐｐ（電源電圧より高いレベルを有する）を供給する」発明が記載されているものと認められる。
　そして、刊行物発明と刊行物４に記載された発明は、ともにメモリに用いる昇圧回路という同様の技術分野に属するものであるから、刊行物発明と刊行物４に記載された発明とを組み合わせ、「半導体メモリ装置」を「複数のセルアレイ」で構成し、この「複数のセルアレイ」のうち、活性化信号が加えられた「セルアレイ」に「昇圧電圧」を印加する構成とすることは、当業者が容易に想到し得た事項である。
　
（２−５−６）判断についての纏め
　以上のとおりであるから、補正後の発明は、刊行物２に記載された周知の事項を参酌することにより、刊行物１、３及び４に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（２−６）独立特許要件についての纏め
　本件補正は、本件補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
４．本件補正についてのむすび
　以上検討したとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に、本件補正が前記要件を満たすものであったとしても、本源補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年３月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１１に係る発明は、平成１７年２月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１１記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部と、前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部と、前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部と、前記電源電圧が臨界電圧以下であり、アドレスデコーダーの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路とを含むことを特徴とする不揮発性強誘電体メモリ装置の昇圧発生回路。」
　
第４．刊行物に記載された発明
　刊行物１ないし３には、各々第２．３．（２−３−１）ないし（２−３−３）に記載したとおりの事項が記載されており、刊行物１には、以下の刊行物発明が記載されているものと認められる。
　「ロウアドレスストローブ信号ＲＡＳＢを入力して、アドレスバッファ１１、アドレスデコーダ１２、ワード線ドライバ１３、ワード線昇圧回路１４およびダミーセルドライバ１５に対するタイミング信号を生成するＲＡＳ系タイミングジェネレータ１６と、
　電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０と、
　前記電圧検出回路２０からの電圧検出信号ＤＳを入力するインバータ４１と、このインバータ４１の出力とＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１とを入力するナンド（ＮＡＮＤ）ゲート４２と、それぞれナンドゲート４２の出力を入力するインバータ４３，４４と、ｐＭＯＳトランジスタ４５と、一端がインバータ４４の出力端に接続された昇圧用容量４６とからなる前記ワード線昇圧回路１４とからなる、半導体メモリ装置の昇圧発生回路において、
　前記昇圧信号Ｓ１はロウアドレスのデコードの際に“Ｈ”レベルになり、電源電圧が基準電圧ｖ１を越えているとき、すなわち電圧検出信号ＤＳが“Ｈ”レベルのときは、昇圧信号Ｓ１が“Ｈ”レベルであるか“Ｌ”レベルであるかにかかわらず、ナンドゲート４２の出力ａ１は“Ｈ”レベルとなり、ワード線昇圧回路１４の出力ｂ１、すなわちワード線ドライバ用電源ライン４９の電位は電源電圧Ｖｃｃの電位となり、
　一方、電源電圧が基準電圧ｖ１以下のとき、すなわち電圧検出信号ＤＳが“Ｌ”レベルのときは、昇圧信号Ｓ１が“Ｈ”レベルのときにのみ、ナンドゲート４２の出力ａ１が“Ｌ”レベルとなり、ワード線昇圧回路１４の出力ｂ１、すなわちワード線ドライバ用電源ライン４９の電位は、電源電圧Ｖｃｃに昇圧用容量４６からの放電分が加算されて昇圧された電位となること、を特徴とする半導体メモリ装置の昇圧発生回路。」
　
第５．対比
１．本願発明と刊行物発明とを対比する。
　刊行物発明の「電圧検出回路２０」は、供給電圧を感知しその結果を出力するものであるから、本願発明の「供給電圧感知部」に相当する。
　また、刊行物発明の「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」は、その値が論理“Ｈ”レベルになると「電圧検出回路２０」から「電圧検出信号ＤＳ」を出力するように制御しているので、本願発明の「電圧昇圧調整信号」に相当する。
　また、刊行物発明の「基準電圧ｖ１」は、本願発明の「臨界電圧」に相当する。
　また、刊行物発明の「半導体メモリ装置」は、本願発明の「不揮発性強誘電体メモリ装置」に対応しており、両者は、「メモリ装置」である点で一致している。　
　そして、刊行物発明の「電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０」において、「前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベル」となるのは、半導体装置が活性化されて、刊行物発明の「ＲＡＳＢ」がアクティブな状態となる場合であることは明らかである。
　したがって、刊行物発明の「電圧検出部２１と出力保持部２２とからなり、該電圧検出部２１に供給される前記ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮが“Ｈ”レベルになると、バッファ２３およびトランジスタ２５によって、ａ点に所定の電源電圧範囲内で電源電圧によらずに略一定の比較用電位ｖ２が生成されて、電源電圧が基準電圧ｖ１以下のときには電圧検出信号ＤＳとして“Ｌ”レベルを出力し、電源電圧が基準電圧ｖ１を越えているときには電圧検出信号ＤＳとして“Ｈ”レベルを出力する電圧検出回路２０」は、本願発明の「チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」に対応しており、両者は、半導体装置が活性化された「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」である点で一致している。
　
２．本願発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」における「前記供給電圧感知部」とは、「前記供給電圧感知部」からの出力信号を意味するものと解されるから、刊行物発明の「電圧検出回路２０からの電圧検出信号ＤＳ」は、本願発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」における「前記供給電圧感知部」に相当する。
　そして、刊行物発明の「ＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１」と「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」は、図１の記載から共に「ＲＡＳＢ」の信号から生成されていることは明らかであり、共に、半導体装置がアクティブな状態の時に生成される制御信号であると認められる。
　よって、刊行物発明の「前記電圧検出回路２０からの電圧検出信号ＤＳを入力するインバータ４１と、このインバータ４１の出力とＲＡＳ系タイミングジェネレータ１６からの昇圧信号Ｓ１とを入力するナンド（ＮＡＮＤ）ゲート４２」は、本願発明の「前記供給電圧感知部と前記電圧昇圧調整信号を論理演算する第１演算部」に対応しており、両者は、「前記供給電圧感知部」からの出力信号と半導体装置がアクティブな状態の時に生成される制御信号を「論理演算する第１演算部」である点で一致している。
　
３．刊行物発明の「それぞれナンドゲート４２の出力を入力するインバータ４３，４４と、ｐＭＯＳトランジスタ４５と、一端がインバータ４４の出力端に接続された昇圧用容量４６とからなる前記ワード線昇圧回路１４」は、本願発明の「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部と、前記電源電圧が臨界電圧以下であり、アドレスデコーダーの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路」に対応しており、刊行物発明の「前記昇圧信号Ｓ１はロウアドレスのデコードの際に“Ｈ”レベルになり」という構成から、刊行物発明の「前記ワード線昇圧回路１４」は、電源電圧が「基準電圧ｖ１」以下であり、アドレスデコーダーの活性化信号が印加されるとき「昇圧された電位」を発生させていることは明らかであるから、両者は、「前記第１演算部の信号を受けて」「前記電源電圧が臨界電圧以下であり、アドレスデコーダーの活性化信号が印加されるとき」「前記電源電圧より昇圧した電圧を発生させる」「キャパシタを備えた電圧発生回路」である点で一致している。
　
４．よって、本願発明と刊行物発明とは、
　「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部と、前記供給電圧感知部と半導体装置がアクティブな状態の時に生成される制御信号を論理演算する第１演算部と、前記第１演算部の信号を受けて、前記電源電圧が臨界電圧以下であり、アドレスデコーダーの活性化信号が印加されるとき前記電源電圧より昇圧した電圧を発生させるキャパシタを備えた電圧発生回路とを含むことを特徴とするメモリ装置の昇圧発生回路」である点で一致し、以下の点で相違する。　
　
［相違点１］
　「アクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」に関し、本願発明は、「チップイネーブル信号が活性化されたアクティブ区間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電圧以下であるか、以上であるかを感知する供給電圧感知部」を備えているのに対して、刊行物発明は、「ロウアドレスストローブ信号ＲＡＳＢ」が活性化された場合に、電源電圧が「基準電圧ｖ１」以下であるか、以上であるかを感知する「電圧検出回路２０」を備えている点。
　
［相違点２］
　「前記供給電圧感知部」とともに「第１演算部」に入力される、半導体装置がアクティブな状態の時に生成される制御信号が、本願発明では「前記電圧昇圧調整信号」であるのに対して、刊行物発明では「昇圧信号Ｓ１」である点。
　
［相違点３］　
　本願発明は、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部」を備えているのに対して、刊行物発明はそのような構成を備えていない点。
　
［相違点４］
　本願発明は、「不揮発性強誘電体メモリ装置の昇圧発生回路」に関するものであり、かつ「前記電源電圧が臨界電圧以下であり、アドレスデコーダーの活性化信号が印加されるとき前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる強誘電体キャパシタを備えた電圧発生回路」を備えているのに対して、刊行物発明は、「半導体メモリ装置の昇圧回路」に関するものであり、かつ「ローアドレスのデコードの際に“Ｈ”レベル」となる「昇圧信号Ｓ１」が印加されるとき、「ナンド（ＮＡＮＤ）ゲート４２」の出力信号を用いて、電源電圧より昇圧した電圧を発生させる「昇圧用容量４６」備えた「ワード線昇圧回路１４」を備えている点。
　
第６．当審の判断
１．相違点１について
　刊行物２の００２２段落には、「即ち、ＲＡＳ信号は、いわゆるチップイネーブル信号としての性質も有しており、バッファ１Ｒは、そのチップイネーブル信号に基づき、例えば、ＤＲＡＭチップが不活性状態にあるときにＨレベルとなり、活性状態にあるときにＬレベルとなるＥＱＹＥ信号を生成するようになされている。」と、ＲＡＳ信号がチップイネーブル信号としての性質を有していることが記載されていることからも分かるように、ＲＡＳ信号、すなわちローアドレスストローブ信号とチップイネーブル信号とが類似の性質を有するものであることは当業者において周知の事項であるから、刊行物発明において、「ロウアドレスストローブ信号ＲＡＳＢ」に代えて、「チップイネーブル信号」を用い、この「チップイネーブル信号」が活性化された場合に、電源電圧が「基準電圧ｖ１」以下であるか、以上であるかを感知するようにして、本願発明のように構成することは、当業者がその必要に応じて適宜なし得た事項である。
　
２．相違点２について
　刊行物発明の「昇圧信号Ｓ１」も、本願発明の「前記電圧昇圧調整信号」に相当する「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」と同様に、「ＲＡＳＢ」の信号に基づいて「ＲＡＳ系タイミングジェネレータ１６」によって生成された制御信号であるから、刊行物発明において、「昇圧信号Ｓ１」に替えて「ＲＡＳ系タイミングジェネレータ１６からの入力信号ＩＮ」を用いることは、当業者が適宜なし得た事項である。
　
３．相違点３について
　本願の発明の詳細な説明には、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部」を備える構成とすることの技術的意味及び作用効果に関して明確に説明されていないから、当該構成とすることの技術的意味、及び作用効果が不明である。
　また、仮に、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部」を備える構成自体が何らかの技術的意味を有するものであるとしても、それは、本願の図６に記載されているような、ＮＡＮＤ１、ＮＯＲ１、インバータＩＮ１、ＩＮ２、ＩＮ３、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭＯＳトランジスタＮＭ１及び強誘電体キャパシタＦＣ１等からなる回路構成において初めて意味を有するものであるものと認められるところ、本願発明はそのような回路構成を備えていないのであるから、本願発明において、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部」を備える構成とすることは、技術的な意味を有せず、格別な作用効果も奏しないことは明らかである。
　以上のとおり、「前記第１演算部の信号を受けて、前記電圧昇圧調整信号のスタートエッジを遅延させた第１昇圧制御信号と、エンドエッジを遅延させた第２昇圧制御信号を出力する第１，第２信号出力部」を備える構成とすることの技術的な意味及び作用効果が不明であり、また、仮に、当該構成自体に何らかの技術的意味があったとしても、本願発明において当該構成とすることには技術的意味も格別の作用効果もないことが明らかであるから、相違点３は当業者が適宜なし得た範囲に含まれる程度のものである。
　
４．相違点４について
　刊行物３の００１６段落には、「【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す回路図であって、従来例を示す図９と同一構成部分は同一符号をもって表している。すなわち、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセル、ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、ＳＡはセンスアンプ、ＤＬ１，ＤＬ２はデータ線、ＴＭ１，ＴＭ２は転送ゲート、ＩＶ１はインバータ、ＰＣＴ１〜ＰＣＴ４はｎチャネルＭＯＳトランジスタからなるプリチャージトランジスタ、１はパルス発生回路、２は昇圧回路、３はローデコーダをそれぞれ示している。」と記載されており、「強誘電体不揮発性メモリ」において、「昇圧回路２」を備えることが記載されているものと認められる。
　また、刊行物３の００２６段落には、「また、この昇圧回路２では、昇圧用素子として、比誘電率が酸化膜の数百倍、たとえばＰＺＴの場合には３００倍の強誘電体キャパシタ２１０を用いているので、従来の酸化膜を用いた半導体キャパシタと同じ容量を得るのに、小さい面積で済む。」と記載されており、「昇圧回路２」の「昇圧用素子」として、「強誘電体キャパシタ２１０」を用いることにより、従来の酸化膜を用いた半導体キャパシタと同じ容量を得るのに、小さい面積で済むようにすることが記載されているものと認められる。
　そして、刊行物発明の「ローアドレスのデコードの際に“Ｈ”レベル」となる「昇圧信号Ｓ１」が印加されるときは、本願発明の「アドレスデコーダーの活性化信号が印加されるとき」に相当し、また、上記３．において検討したとおりの理由により、本願発明において、「前記第１および第２昇圧制御信号を用いて前記電源電圧より昇圧した電圧を発生させる」ことに技術的意味及び格別な作用効果は認められないから、刊行物発明の「半導体メモリ装置」の「昇圧回路」を「強誘電体不揮発性メモリ」の「昇圧回路」に適用し、かつ「昇圧用容量４６」を強誘電体キャパシタに代えて、本願発明のように構成することは、当業者が容易に想到し得る程度のものである。
　
５．判断についての纏め
　以上のとおりであるから、本願発明は、刊行物２に記載された周知の事項を参酌することにより、刊行物１及び３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし１１について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。