(57)【特許請求の範囲】
【請求項１】
リング状に接続されて発振動作を行うＮ段の遅延差動増幅回路を有する差動リング発振回路であって（Ｎは４以上の整数）、前記Ｎ段の遅延差動増幅回路の各々が、差動信号を入力する１組の差動信号入力端子と、差動信号を出力する１組の差動信号出力端子とを有し、前記Ｎ段の遅延差動増幅回路が半導体基板内の所定の方向に平行である第１の列及び第２の列に分けて配置されており、前記第２の列に配置された各々の遅延差動増幅回路が、前記第１の列に配置されたそれぞれ１つの遅延差動増幅回路の差動信号出力端子に接続された差動信号入力端子と、前記第１の列に配置されたそれぞれ他の１つの遅延差動増幅回路の差動信号入力端子に接続された差動信号出力端子とを有する、前記差動リング発振回路と、
複数の増幅回路であって、前記第１の列に配置された遅延差動増幅回路の差動信号出力端子にそれぞれ接続され、前記第１の列に配置された遅延差動増幅回路側から前記複数の増幅回路に複数の引出し線がそれぞれ配設されてなる、前記複数の増幅回路と、
を具備する多相クロック発振器。
【請求項２】
リング状に接続されて発振動作を行うＮ段の遅延差動増幅回路を具備する差動リング発振回路であって（Ｎ／２は２以上の偶数）、
前記Ｎ段の遅延差動増幅回路の各々が、差動信号を入力する１組の差動信号入力端子と、差動信号を出力する１組の差動信号出力端子とを有し、
前記Ｎ段の遅延差動増幅回路が半導体基板内の所定の方向に平行である第１の列及び第２の列に分けて配置されており、
ｍ＝１、・・・、（Ｎ／２−１）について、
ｍが奇数のときに、前記第１の列に配置された第１群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号出力端子が、前記第２の列に配置された第２群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号入力端子に接続されると共に、前記第１群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号出力端子が、前記第２群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号入力端子に接続されており、
ｍが偶数のときに、前記第２群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号入力端子に接続されると共に、前記第２群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号入力端子に接続されており、
前記第２群の遅延差動増幅回路の内の第Ｎ／２番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第Ｎ／２番目の遅延差動増幅回路の差動信号入力端子に接続されており、
前記第２群の遅延差動増幅回路の内の第１番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第１番目の遅延差動増幅回路の差動信号入力端子に接続されてなる、
差動リング発振回路。
【請求項３】
リング状に接続されて発振動作を行うＮ段の遅延差動増幅回路を具備する差動リング発振回路であって（Ｎ／２は３以上の奇数）、
前記Ｎ段の遅延差動増幅回路の各々が、差動信号を入力する１組の差動信号入力端子と、差動信号を出力する１組の差動信号出力端子とを有し、
前記Ｎ段の遅延差動増幅回路が半導体基板内の所定の方向に平行である第１の列及び第２の列に分けて配置されており、
ｍ＝１、・・・、（Ｎ／２−１）について、
ｍが奇数のときに、前記第１の列に配置された第１群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号出力端子が、前記第２の列に配置された第２群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号入力端子に接続されると共に、前記第１群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号出力端子が、前記第２群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号入力端子に接続されており、
ｍが偶数のときに、前記第２群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号入力端子に接続されると共に、前記第２群の遅延差動増幅回路の内の第（ｍ＋１）番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第ｍ番目の遅延差動増幅回路の差動信号入力端子に接続されており、
前記第１群の遅延差動増幅回路の内の第Ｎ／２番目の遅延差動増幅回路の差動信号出力端子が、前記第２群の遅延差動増幅回路の内の第Ｎ／２番目の遅延差動増幅回路の差動信号入力端子に接続されており、
前記第２群の遅延差動増幅回路の内の第１番目の遅延差動増幅回路の差動信号出力端子が、前記第１群の遅延差動増幅回路の内の第１番目の遅延差動増幅回路の差動信号入力端子に接続されてなる、
差動リング発振回路。
【請求項４】
請求項２又は３記載の差動リング発振回路と、複数の増幅回路とを具備する多相クロック発振器であって、
前記複数の増幅回路が、前記第１の列に配置された第１群の遅延差動増幅回路の差動信号出力端子にそれぞれ接続され、前記第１の列に配置された第１群の遅延差動増幅回路側から前記複数の増幅回路に複数の引出し線がそれぞれ配設されてなる、
多相クロック発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多相クロック信号を発生するための差動リング発振回路及び多相クロック発振器に関するものである。
【０００２】
【従来の技術】
最近、装置間の信号伝送には高速の小振幅シリアル信号を使うようになっている。これはディジタル信号をパラレルに転送するのに対し、僅かなケーブル数で済むのに加えてディジタル信号の転送で発生するＥＭＩを抑制することが近年より重要になってきていることによる。このような、高速のシリアル通信を実現する際には、装置内部でのパラレル−シリアル変換の為にベースクロックと等しく位相がずれた多相の副クロックの発生が必須である。多段の遅延差動反転増幅回路をリング状に接続した電圧または電流制御差動リング発振回路は、等位相の多相副クロックを多段のリング発振回路から容易に引き出すことが出来る為、この応用に最適な回路であるが、高速のリング発振回路から正確に同じく位相がずれた副クロックを発生させる為には、各段の遅延差動反転増幅回路の負荷と副クロック配線の寄生容量を均等にする必要がある。
【０００３】
従来は、各段の遅延差動反転増幅回路の負荷を均等にする為に、電圧または電流制御差動リング発振回路を構成するＮ段の遅延差動反転増幅回路を半導体基板上に２列に配置し、それぞれの列において連続する遅延差動反転増幅回路が隣り合うように配置していた。このように配置することで、差動リング発振回路を構成するＮ段の遅延差動反転増幅回路の出力と入力との間の配線における遅延を最小にして、高周波で発振可能な差動リング発振回路を実現することができる。
【０００４】
しかしながら、高速のシリアル通信を実現する為に必要とされる等間隔の位相差を有する多相クロック信号を出力する差動リング発振回路においては、一般に、１つおきの遅延差動反転増幅回路の出力から多相クロック信号を引き出すので、２列に配置された遅延差動反転増幅回路のそれぞれの列から信号を引き出すことが必要である。そのため、従来の配置及び配線によれば、一方の列については多相クロック信号の配線の引き回しが長くなり、多相クロック信号配線の寄生容量を均等に揃えることが困難となっていた。また、この多相クロック信号配線の引き回しは、差動リング発振回路の周囲における比較的広範囲な領域で行わなくてはならないため、半導体基板の面積が大きくなってしまうという問題があった。
【０００５】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、高周波で発振可能なリング発振回路から多相クロック信号配線を引き出す場合において、多相クロック信号配線の寄生容量の不均等に起因するクロック位相精度の劣化や基板面積の増加を抑えた差動リング発振回路及び多相クロック発振器を実現することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る差動リング発振回路は、リング発振回路を構成する複数段の増幅回路を、回路上では隣合う前段と後段の増幅回路を半導体基板上では隣合わないように、それぞれを２列に互い違いに半導体基板上に配置することを特徴とし、さらに、本発明に係る多相クロック発振器は、多相クロック信号が引き出される増幅回路の全てを、どちらか一方の列に配置することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０００８】
図１は、この発明の実施形態に係る多相クロック発振器に含まれている電圧制御差動リング発振回路の回路図であり、Ｎ＝８段の電圧制御差動リング発振回路の例を示している。
【０００９】
図１に示す電圧制御差動リング発振回路において、１０１ａ−１０１ｈは遅延差動反転増幅回路であり、１０２は遅延時間の制御電圧の外部入力端子であり、１０３は遅延時間の制御電圧源である。
【００１０】
それぞれの遅延差動反転増幅回路１０１ａ−１０１ｈは、差動入力端子対１１１と差動出力端子対１１２を持っており、８個の遅延差動反転増幅回路１０１ａ−１０１ｈの内、１番目の遅延差動反転増幅回路１０１ａの差動出力端子１１２を２番目の遅延差動反転増幅回路１０１ｂの差動入力端子１１１へ接続し、２番目の遅延差動反転増幅回路１０１ｂの差動出力端子１１２を３番目の遅延差動反転増幅回路１０１ｃの差動入力端子１１１へと順番に接続していき、最後に８番目の遅延差動反転増幅回路１０１ｈの差動出力端子１１２を１番目の遅延差動反転増幅回路１０１ａの差動入力端子１１１へ交差接続している。
【００１１】
このように接続することで、各段の遅延差動反転増幅回路１０１ａ−１０１ｈはその差動出力端子対１１２に便宜上付けられたΦ１からΦ１６までの名前のクロックを持つ電圧制御差動リング発振回路を構成することができる。
【００１２】
図２には、図１に示された８段の電圧制御差動リング発振回路から得られるΦ１からΦ１６まで名前を付けられたクロックの電圧波形が示されている。尚、図２においては、横軸が時間、縦軸が電圧を示している。
【００１３】
図１に示す、電圧制御差動リング発振回路において、１０１ａ−１０１ｈは遅延差動反転増幅回路であるので、図２に示されているように、各段の信号は外部からの制御電圧１０３で決まる単位遅延時間２０１だけ遅れてそれぞれ反転出力される。この場合電圧制御差動リング発振回路の発振周波数の逆数であるサイクル時間２０２は、
ｔｃｌｏｃｋ  ＝  ｔｄｅｌａｙ×２×Ｎ  ＝  １６×ｔｄｅｌａｙ
となる。
【００１４】
前記式から明らかなように、電圧制御差動リング発振回路のサイクル時間の最小値は、各段の単位遅延時間２０１と段数で決まる。遅延時間が最小になる制御電圧を加えた場合に高い発振周波数を得る為には必要最小限の遅延差動反転増幅回路の段数を選択することに加えて、各段を接続する配線の寄生容量をなるべく小さくし、単位遅延時間２０１を出来るだけ小さくするような設計が求められる。
【００１５】
従来、図１に示されたような電圧制御差動リング発振回路を半導体基板上に形成する際には、図１に示された回路図と同じように、全体を２列配置し両端を除き各段の遅延差動増幅回路が隣り合うように配置することで、各段を結ぶ配線の長さを最小にして、遅延差動反転増幅回路の負荷である配線容量を均等に且つ最小にする設計が行なわれている。
【００１６】
一方、高速のシリアル通信を実現する為には、等間隔で位相がずれた多相クロック信号が必要である。多相クロック信号の相数は、シリアル数で決定され、一般に４〜１０相の多相クロック信号が必要とされる。図２には、本実施形態における電圧制御差動リング発振回路の各段の出力波形が示されている。図に示された、Φ１からΦ１６までの名前を付けられたクロックの内、高速のシリアル通信を実現する為に必要なクロックを選択する方法に関して説明する。
【００１７】
本実施形態では、Ｎ＝８相のクロックを選択する為に、Ｎ＝８段の構成を取っている。一般に、Ｍ相のクロックに対してｎ・Ｍ段の構成（ただしｎは正の整数）が可能であるが、前述したように、電圧制御差動リング発振回路のサイクル時間の最小値は、各段の単位遅延時間２０１と段数で決まるので、シリアル通信で必要とされる高い発振周波数を得る為に必要最小限の段数であるｎ＝１が一般に選択されているが、ｎ＞１の場合でも本願の効果は有効である。
【００１８】
等間隔で位相がずれた多相クロック信号が必要であるので、サイクル時間２０２を８で割った時間だけ位相時間がずれたクロックを選択することになる。その結果、Φ１、Φ３、Φ５、．．．、Φ１５の奇数番目のクロックを多相クロック信号として選択する方法と、Φ２、Φ４、Φ６、．．．、Φ１６の偶数番目のクロックを選択する方法の二通りの方法の内のどちらかを選択することになるが、以下本実施形態においては、Φ１、Φ３、Φ５、．．．、Φ１５の奇数番目のクロックを多相クロック信号として選択する例に関して説明する。もちろん偶数番目のクロックを選択した場合でも、本実施形態と同様の効果を得ることが出来る。
【００１９】
図３は、８相の多相クロック信号を出力する増幅回路を備えた電圧制御差動リング発振回路を含む多相クロック発振器の例を示す。図１に示された電圧制御差動リング発振回路に加えて、選択されたΦ１、Φ３、Φ５、．．．、Φ１５の奇数番目のクロックを多相クロック信号として出力する為に必要な増幅回路３０１ａ−３０１ｈが付加されている。
【００２０】
前述したように、電圧制御差動リング発振回路の各段を接続する配線の寄生容量をなるべく小さくしなければならない。従って、図３の回路を半導体基板上に配置する際には、多相クロック信号の増幅回路３０１ａ−３０１ｈまでの引出し線３０２がなるべく短くなるように全体を配置することが求められる。
【００２１】
従来例の半導体基板上の配置を図４に示す。図４においては、電圧制御差動リング発振回路を全体に２列に配置し、両端を除き各段の遅延差動増幅回路が隣り合うように配置している。次に、従来例の問題点に関して説明する。
【００２２】
図４では、図３の回路図と同じように、全体を２列に配置し、両端を除き各段の遅延差動増幅回路が隣り合うように配置している。さらに、多相クロック信号の増幅回路３０１ａ−３０１ｈまでの引出し線３０２がなるべく短くなるように、遅延差動増幅回路１０１ａ−１０１ｈの脇に多相クロック信号の増幅回路３０１ａ−３０１ｈを配置している。以上の配慮をすることで、各段を結ぶ配線に関わる配線寄生を均等に且つ最小にしているのだが、一方、多相クロック信号自体は電圧制御差動リング発振回路の上下に別々に出力される為に、その配線である４０１ａと４０２ｂの間には大きな寄生容量の差が生じることになる。
【００２３】
多相クロック信号の位相が正確に等間隔であることが高速シリアル通信においては非常に重要であることから、多相クロック信号配線の半導体基板上での引き回しに関しても細心の注意を払う必要がある。つまり、それぞれの多相クロック信号の電磁／容量結合が、多相クロック信号間でそれぞれ均等になるよう常に注意を払わねばならない。一般に、多相クロック信号配線と電磁／容量結合するような別の信号線を走らせたり、半導体活性素子を配線下に配置することはない。従って、図４のように、多相クロック信号線を電圧制御差動リング発振回路の周りの比較的広範囲な領域に引き回すことは、大きな半導体基板面積を必要とすると言う別の問題引き起こすことになる。
【００２４】
図５は、上記問題点を克服する為に考案された、本願の実施形態に係る多相クロック発振器の半導体基板での配置の例を示す。
【００２５】
図５では、図３の回路図と同じように全体を２列に配置しているが、遅延差動増幅回路の各段が隣り合うことはなく、段毎に配置列を交換している。こうすることで、多相クロック信号の増幅回路３０１ａ−３０１ｈまでの引出し線３０２を常に列の一方の遅延差動増幅回路の出力から引き出せば良くなり、多相クロック信号の全てを電圧制御差動リング発振回路の一方からのみ出力させることが可能で、その引き回し線である４０１の寄生容量の差を容易に均等にすることが可能である。
【００２６】
従来例との比較の為に、図６のａには本願の電圧制御差動リング発振回路に各段の配置を示し、図６のｂには従来例の電圧制御差動リング発振回路の各段の配置を並べて示している。
【００２７】
従来例と比較して、各段を接続する配線長が長くなっているが、それは従来例の場合の両端の遅延差動反転増幅回路間の配線と同程度のものであり、従来例の配置を使った電圧制御差動リング発振回路の高周波特性に対して本願の配置によりその特性が劣ることはない。
【００２８】
図７は、Ｎ＝１０段の電圧制御差動リング発振回路の例を示している。
【００２９】
図８は、電圧制御差動リング発振回路１００を構成している遅延差動反転増幅回路の一例を示している。ここで、８０１、８０２は電圧可変抵抗器、８０３、８０４はＭＯＳトランジスタ、８０５は低電流源である。８０６、８０７はそれぞれ第１、第２の差動入力端子であり、８０８、８０９はそれぞれ第１、第２の差動出力端子である。８１０は遅延時間制御電圧入力端子である。本例はＭＯＳトランジスタを用いた遅延差動反転増幅回路であるが、本例以外の半導体集積素子を用いた遅延差動反転増幅回路に対しても本発明は有効かつ実現可能である。
【００３０】
なお、以上の実施形態においては、電圧制御された遅延差動反転増幅回路を使った電圧制御差動リング発振回路に関して説明されているが、本発明は、電流制御された遅延差動反転増幅回路を使った電流制御差動リング発振回路においても有効且つ実現可能なものであり、電圧制御差動リング発振回路に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形・変更可能である。
【００３１】
【発明の効果】
本発明によれば、高速のシリアル通信を実現する為に必要な等間隔の多相クロック信号を、半導体基板上に形成された２列の遅延差動反転増幅回路の内、一方の列のみから引き出すことが可能になるので、多相クロック信号配線の寄生容量の不均等を押えることが出来る。また、従来例と同様に各段の配線遅延を小さく保ったままに出来るので、高周波数で発振可能な電圧または電流制御差動リング発振回路及び多相クロック発振器を実現できる。
【図面の簡単な説明】
【図１】本発明に係る多相クロック発振器に含まれている電圧制御差動リング発振回路を示す回路図である。
【図２】図１に示す電圧制御差動リング発振回路の出力波形を示す図である。
【図３】本発明に係る多相クロック発振器に含まれている電圧制御差動リング発振回路と増幅回路を示す回路図である。
【図４】従来方式に基づく図３の回路の配置例を示す図である。
【図５】本発明に基づく図３の回路の配置例を示す図である。
【図６】本発明と従来例との比較を示す図である。
【図７】Ｎ＝１０段の場合の本発明の実施形態を示す図である。
【図８】本発明の実施形態において用いる遅延差動反転増幅回路の一例を示す回路図である。
【符号の説明】
１００    電圧制御差動リング発振回路
１０１    遅延差動増幅回路
１０２    遅延時間の制御電圧の入力端子
１０３    制御電圧源
１１１    遅延差動増幅回路の入力端子対
１１２    遅延差動増幅回路の出力端子対
２０１    遅延差動増幅回路の単位遅延時間
２０２    電圧制御差動リング発振回路のサイクル時間
３０１    多相クロック信号用増幅回路
３０２    多相クロック信号引出し線
４０１    多相クロック信号配線
８０１    電圧可変抵抗器
８０２    電圧可変抵抗器
８０３    第１のＭＯＳトランジスタ
８０４    第２のＭＯＳトランジスタ
８０５    低電流源
８０６    第１の差動入力端子
８０７    第２の差動入力端子
８０８    第１の差動出力端子
８０９    第２の差動出力端子
８１０    遅延時間の制御電圧の入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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