(57)【特許請求の範囲】
【請求項１】
システム・クロック信号の信号源と、
制御インタフェースと、
位相変調器と、
位相復調器と、
上記信号源からの上記システム・クロック信号を受けると共に、上記制御インタフェースからの制御を受け、上記位相変調器及び上記位相復調器と結合された構成変更可能なフィルタと
を具えたシステムであって、
該システムは、上記制御インタフェースからの制御に応答して第１及び第２動作モードにて動作するように構成され、
上記第１モードにて、
上記構成変更可能なフィルタが、補間器として動作するように構成され、クロック出力信号の所定位相特性を特定し且つ上記システム・クロック信号に同期した位相データを受け、該位相データに応答してエッジ配置データ信号を発生し、
上記位相復調器が、上記構成可能なフィルタに結合されて上記エッジ配置データ信号を受け、上記システム・クロック信号に応答して、上記エッジ配置データ信号の各々により決まる時点に配置されたエッジを有するクロック出力信号を発生し、
上記第２動作モードにて、
上記位相復調器が、シリアル２進入力信号を受け、上記システム・クロック信号に応答して上記シリアル２進入力信号の状態遷移を表すエッジ位置データ信号を連続的に発生し、
上記構成変更可能なフィルタが、アンチエリアシング・フィルタ及びデシメーションとして動作するように構成され、上記位相復調器に結合され、上記エッジ位置データ信号を受けて、上記システム・クロック信号に同期して上記エッジ位置データ信号から位相データを発生する
ことを特徴とするシンセサイザ及び信号アナライザのシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル的に制御されたクロック信号シンセサイザ及びシリアル２進信号アナライザに関する。
【０００２】
【従来の技術】
デジタル的に制御されたクロック信号シンセサイザが知られている。任意波形発生器として知られているシステムは、各時点での出力クロック信号の値を表す一連のデジタル制御信号用の信号源を含んでいる。デジタル制御信号を供給する際のレートは、システム・クロックにより制御されるが、その周波数は、一般的には、同期したクロック信号の周波数よりも非常に高い。これらデジタル制御信号をデジタル・アナログ変換器（ＤＡＣ）に供給する。ＤＡＣからのアナログ出力信号は、ロウパス・フィルタでろ波されて、しきい値検出器でしきい値と比較されてそのレベルが検出される。しきい値検出器の出力信号は、合成クロック信号である。
【０００３】
システム・クロック期間中、合成クロック信号が高レベルのとき、デジタル信号の振幅値が最大である。また、システム・クロック期間中、合成クロック信号が低レベルのとき、デジタル信号の振幅値が最小である。前縁（リーデイング・エッジ）及び後縁（トレーリング・エッジ）が生じるシステム・クロック期間中、デジタル信号の振幅値が中間である。ＤＡＣは、デジタル信号の値に対応するレベルのアナログ信号を発生する。例えば、リーデイング・エッジでは、クロック信号は、前のシステム・クロック・サイクルの最小値から、次のシステム・クロック・サイクルの最大値に遷移する。リーデイング・エッジのシステム・クロック周期にて、最小値に近い中間値のデジタル制御信号により、低域通過ろ波したアナログ信号が比較的低速に上昇するので、この信号は、比較的遅くしきい値レベルと交差する。これとは逆に、最大値に近い中間値におけるデジタル信号により、低域ろ波されたアナログ信号は比較的高速に上昇するので、信号が比較的簡単にしきい値レベルと交差する。この場合、システム・クロック周期において、このリーデイング・エッジは、比較的容易に生じる。トレーリング・エッジも同様である。この方法にて、デジタル・クロック信号は、システム・クロック周期内で１未満に分割した部分を占めるリーデイング・エッジ及びトレーリング・エッジと合成できるかもしれない。
【０００４】
かかるシステムは、比較的高分解能で正確に配置されたエッジを有する合成クロック信号を発生できる。しかし、かかるシステムは、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とする。比較的高い周波数の合成クロックが必要な場合、かかるシステムは、非常に高い周波数のシステム・クロック信号と、それに伴ってデジタル制御信号の高速信号源、ＤＡＣ、低域通過フィルタ、及びしきい値検出器とを必要とする。かかる高周波数の構成要素は、非常に高価であるか、又は、技術的に不可能である。
【０００５】
高速な構成要素を必要としないで、比較的に高分解能で、エッジが正確に配置された合成クロック信号を発生する他の技術も開発されている。例えば、１９９５年２月２８日に発行されたブラック等のアメリカ合衆国特許第５３９４１０６号「複数の信号をプログラム可能な複数の周期と合成する装置及び方法」がかかるシステムを開示している。このアメリカ合衆国特許に記載されたシステムは、一連のデジタル制御信号用の信号源と、システム・クロックにクロックされるカウンタと、大きさの比較器と、可変遅延回路とを含んでいる。デジタル制御信号は、最後に発生したエッジから次の所望エッジまでの時間を表す。各デジタル制御信号の第１部分は、この合成クロック信号の前のエッジから次のエッジの所望時点まで時間が、システム・クロック・サイクルの何倍になるかの内の整数部分を表す。各デジタル制御信号の第２部分は、前のエッジから次のエッジの所望時点までがシステム・クロック・サイクルの何倍になるかの内の分数部分を表す。デジタル制御信号は、アキュムレータを介して、大きさ比較器の一方の入力端に結合され、カウンタからの値を大きさ比較器の第２入力端に供給する。カウンタは、システム・クロック・サイクルを計数する。必要な数のクロック・サイクルが計数されると（即ち、所望計数に達すると）、大きさ比較器は、論理「１」信号を発生して一致を示す。よって、デジタル制御信号の小数部分は、可変遅延回路を調整して、大きさ比較器からの論理「１」出力信号をシステム・クロック・サイクルの必要な部分だけ遅延させる。可変遅延回路からの遅延した出力信号は、エッジが合成クロック信号内となる。
【０００６】
上述のアメリカ合衆国特許第５３９４１０６号のシステムは、システム・クロック信号の周波数を合成クロック信号の周波数よりも大幅に高くする必要がなく、システム・クロック・サイクルの小数分解能における合成クロック信号内にエッジを配置することができる。その代わりに、システム・クロック信号の周波数は、合成クロック信号に望ましい最高周波数と同じオーダである。しかし、アメリカ合衆国特許第５３９４１０６号に記載された如きシステムでは、大きさ比較器からの「一致」信号に応答して、デジタル制御信号源からの新たなデジタル制御信号が必要となる。これは、最終デジタル制御信号に対応したエッジが発生したときである。（ジッタ応答測定のために）位相変調合成クロック信号を発生するために、かかるシステムを使用できるし、使用するつもりであるので、時間周期の変動にて、新たなデジタル制御値を要求する。すなわち、入力デジタル制御値を、システム・クロックに対して非同期に受信する。
【０００７】
しかし、先ず、同期デジタル・システムは、設計、インプリメンテーション、他のデジタル・システムとの統合が容易であることが当業者に理解できよう。上述のアメリカ合衆国第５３９４１０６号の非同期性により、かかるシステムをデジタル・システムに統合することが困難になる。第２に、非同期システムでは、正確なろ波を行うよう設計したり、インプリメンテーションすることが困難になる。よって、望ましいクロック信号シンセサイザは、合成クロック信号よりも非常に高い周波数のシステム・クロックを必要としないで、正確で高分解能のエッジ配置を可能にすると共に、同期状態（即ち、システム・クロックに同期してデジタル制御信号を受ける状態）で動作するものである。
【０００８】
クロック信号アナライザ（分析器）は、既知である。かかるアナライザは、入力クロック信号の位相を表すデータを発生する。上述のクロック信号発生器に対応する方法において、１台のクロック信号アナライザは、カウンタを含んでおり、このカウンタは、入力クロック信号の１つのエッジで計数を開始し、次のエッジで停止する。このカウンタは、システム・クロックによりクロックされ（システム・クロックを計数し）、計数期間の終わりにて、２つのエッジの間の時間を計数値が指示する。
【０００９】
上述の方法の分解能は、システム・クロック周期である。分解能が微細な（分解能が高い）方法は、システム・クロックよりも細かな分解能を達成するための２個の傾斜発生器を含んでいる。複数のパルスを用いて、分析すべきクロック信号内のエッジの位置を指示する。システム・クロック周期期間中に最小電圧から最大電圧にまで変化するように構成された傾斜発生器を開始パルスがトリガする。この傾斜発生器は、次のシステム・クロック・サイクルの初めまで、傾斜を持続する。次のシステム・クロック・サイクルの開始にて、傾斜信号の値をデジタル信号に変換し、開始パルスから次のシステム・クロック・サイクルの開始までのクロック・サイクルの小数部分を示す。ここでは、低い値は、システム・クロック・サイクルの終わり近傍で開始パルスが発生したことを示し、高い値は、システム・クロック・サイクルの開始の直後で、開始パルスが生じたことを示す。開始パルスは、カウンタをイネーブル（活性化）して、システム・クロック・サイクルの計数を開始させる。停止パルスは、カウンタをディスエーブル（不活性化）して、第２傾斜発生器をトリガする。この第２傾斜発生器は、第１傾斜発生器と同様な方法で動作して、停止パルスから次のシステム・クロック・サイクルの開始までのシステム・クロック・サイクルの小数部分を示すデジタル値を発生する。第２傾斜発生器の値もデジタル値に変換される。よって、開始パルス及び停止パルスの間の期間は、［カウンタのシステム・クロック・サイクルの数］プラス［第１傾斜発生器のデジタル値が表す第１の完全なシステム・クロック・サイクルと、開始パルスとの間のクロック・サイクルの小数部分］マイナス［第２傾斜発生器のデジタル値が表す次の完全なシステム・クロック・サイクルと、停止パルスとの間のクロック・サイクルの小数部分］で求まる。
【００１０】
【発明が解決しようとする課題】
合成クロック信号の各エッジを特定し、入力クロック信号の各エッジの時間を分析することは、常には必要ない。いくつかの場合においては、合成又は分析データ信号内で、エッジのレートよりも低いレートで、エッジ・データを供給し、エッジ・タイミング・データを受信することで充分である。
【００１１】
【課題を解決するための手段】
本発明の原理によれば、デジタル位相シンセサイザは、連続位相データ信号（連続的な位相データの信号）の信号源を具えている。補間器は、連続位相データ信号の各々に応答して、連続エッジ配置データ信号（連続的なエッジ配置用データの信号）を発生する。位相変調器は、連続エッジ配置データ信号により決定された時点に配置されたエッジを有する出力クロック信号を発生する。同様に、デジタル位相アナライザは、エッジを有するシリアル（直列）２進入力信号の信号源を具えている。位相復調器は、シリアル２進入力信号の各エッジの場所を表す連続データ信号を発生する。デシメータ（間引き回路）は、シリアル２進入力信号のエッジよりも遅いレートの位相データ信号を発生する。
【００１２】
本発明によるクロック信号シンセサイザによれば、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とせずに、正確で高分解能のエッジ配置が可能であり、このシンセサイザは、同期モードで動作する。
【００１３】
【発明の実施の形態】
図１及び図２は、デジタル信号用の位相測定／発生器システム１０のブロック図である。図１及び図２に示すシステムは、変更可能である。図１は、位相データ信号に応答してクロック出力信号を発生するように構成されたシステム１０のブロック図であり、図２は、シリアル２進入力信号の位相を測定するように構成されたシステム１０のブロック図である。図１及び図２において同じであるこれら要素は、同じ参照符号で示す。
【００１４】
図１及び図２において、入力端子ＩＮをシステム制御器（図示せず）に結合される。このシステム制御器は、発生したクロック出力信号の所望位相特性を特定する信号を発生する。また、この入力端子ＩＮは、プリプロセッサ５の入力端にも結合される。プリプロセッサ５の出力端は、位相シンセサイザ２０の入力端に結合される。位相シンセサイザ２０のデータ出力端は、クロック出力端子に結合し、位相シンセサイザ２０のストローブ信号出力端は、プリ・プロセッサ５の対応する入力端に結合される。
【００１５】
制御入力端子は、システム制御器（図示せず）に結合されると共に、システム１０の構成及び動作を制御するデータを受信する。この制御入力端子は、制御インタフェース回路１２の入力端にも結合している。制御インタフェース回路１２の状態出力端から、システム１０の動作状態を示す状態信号が発生し、システム制御器に供給される。
【００１６】
基準クロック信号は、位相拘束ループ（ＰＬＬ）１４の基準入力端に供給される。ループ・フィルタ１５もＰＬＬ１４に結合される。ＰＬＬ１４は、クロック信号をシステム１０の種々の要素に供給する。これら要素は、既知の方法で、基準クロックに同期される。図を簡単にするために、これらクロック信号は、図１及び図２に示さない。
【００１７】
図２において、入力端子ＩＮは、シリアル２進入力信号の信号源に結合される。入力端子ＩＮを位相アナライザ３０の入力端に結合される。位相アナライザ３０の位相データ出力端は、ポスト・プロセッサ２５のデータ入力端に結合される。ポスト・プロセッサ２５の出力端は、シリアル２進入力信号の検出された位相特性を表すデータを発生する出力端子となる。アナライザ３０のストローブ出力端は、ポスト・プロセッサ２５の対応する入力端に結合される。さらに、アナライザ３０からの再生されたクロック用の出力端子は、受信クロック出力端子に結合される。図２に示すシステムの残りの部分は、図１に示す部分と同じである。図１及び図２で点線で示すように、図１のシステム１０は、図２のシステム１０と同じであり、詳細は後述する。
【００１８】
動作において、システム制御器（図示せず）は、制御入力端子を介して、制御データをシステム１０に供給する。制御インタフェース１２は、種々の既知の方法の任意の１つで、情報を受信し、セーブする。例えば、制御入力端子は、多ビット・パラレル・デジタル・バスに結合できる。このデジタル・バスは、マイクロプロセッサに結合されている。代わりに、図示の実施例において、制御入力端子は、シリアル・データ信号ラインと、クロック信号ラインと、制御インタフェース１２との間でのデータの流れを制御するための制御ラインとを含んだシリアル・デジタル入力端子である。制御インタフェース１２は、レジスタを含んでおり、このレジスタは、制御入力端子に結合されており、制御入力端子から受信した種々の値を蓄積する。レジスタの複数の出力端子は、システム１０内の種々の回路に結合され、総て既知の方法でこれら回路を制御する。
【００１９】
同様に、制御インタフェースは、レジスタ、又はラッチ、又は伝送ゲート（必要に応じて）を含んでおり、これらの入力端は、システム１０内の各点に結合されて、それらの値がモニタされる。これら回路の出力端は、状態出力端子に結合される。さらに、制御値を保持している上述のレジスタは、状態出力端子に結合されている出力端子も有する。また、かかるレジスタを共有して、一部が制御値を保持し、他の部分が状態値を供給することも可能である。制御入力端子により、状態出力端子は、多ビット・パラレル・デジタル・バスにできるし、又は、図示の実施例のように、データ信号ライン、クロック信号ライン及び必要に応じた制御ラインを含んでいるシリアル信号ラインにもできる。システム制御器（図示せず）は、総て既知の方法で、これら回路からデータを読み取って、システム１０の現在の状態を判断する。
【００２０】
図１において、システム制御器（図示せず）は、制御データを制御インタフェース１２に供給して、詳細に後述する方法で、システム１０がクロック出力信号発生器として動作するように構成する。この動作モードにおいて、新たな位相データを要求されたときに、シンセサイザ２０は、プリ・プロセッサ５にストローブ信号を送信する。このストローブ信号に応答して、プリ・プロセッサ５は、クロック出力信号の所望位相特性を示すデータ（位相データ）をシンセサイザ２０に供給する。詳細に後述するように、プリ・プロセッサ５は、位相シンセサイザ２０と共に、実質的な信号処理を実行するか、又は、実質的な処理を行うことなく、入力端子ＩＮから直接受信した入力位相特性信号を位相シンセサイザ２０に通過させる。しかし、図示の実施例においては、位相シンセサイザ２０内の比較的高速な回路と共に、後述の方法で、比較的低速な信号処理を実行する。
【００２１】
シンセサイザ２０は、プリ・プロセッサ５から受信した位相データに応じて配置されたエッジを有するクロック出力信号を発生する。このクロック出力信号のエッジは、所定のレート（ボー）で生じる。なお、これらエッジの位相変調も行われる。しかし、詳細に後述する如く、プリ・プロセッサ５からの位相データが（ストローブ信号を介して）一定のレートで要求される。このレートは、出力シリアル２進信号におけるエッジの所定（ボー）よりも低くてもよい。すなわち、クロック出力信号にて発生したエッジは、プリ・プロセッサ５からの位相データに対して非同期となる。
【００２２】
図２において、システム制御器（図示せず）は、制御データを制御インタフェース１２に供給して、詳細に後述する方法で、システム１０がシリアル２進入力信号測定システムとして動作するように構成する。この動作モードにおいて、アナライザ３０は、シリアル２進入力信号を受信する。このシリアル２進入力信号のエッジは、ほぼ所定のレート（ボー）で生じるが、位相変調されていない。アナライザ３０は、シリアル２進入力信号における各エッジから次の連続したエッジまでの経過時間を示すデータを計算し、アナライザ３０が受信したシリアル２進入力信号の位相特性を示す一連の位相表現データ信号「位相データ」を発生する。これら位相表現データ信号「位相データ」は、ストローブ信号と共にポスト・プロセッサ２５で利用可能である。なお、ストローブ信号は、新たな位相表現データ「位相データ」が利用可能であることを示す。ストローブ信号に応答して、ポスト・プロセッサ２５は、位相表現データ「位相データ」を受信し、シリアル２進入力信号の位相特性を示す出力信号を発生する。上述したプリ・プロセッサ５と同様な方法で、ポスト・プロセッサ２５は、実質的な信号処理を実行してもよいし、アナライザ３０から直接受信した位相データ出力信号「位相データ」に対して何ら実質的な信号処理を実行しないで、位相特性出力端子に通過させてもよい。しかし、図示の実施例においては、ポスト・プロセッサ２５は、詳細に後述する方法で、アナライザ３０が実行する比較的高速の信号処理と共に、比較的低速の信号処理も実行する。
【００２３】
図１及び図２に関連して上述したデジタル・クロック発生システムと同様に、また、位相変調されているが、詳細に後述するように、シリアル２進入力信号内のエッジが所定レート（ボー）で実質的に生じる一方、位相データは、一定レートで（ストローブ信号を介して）ポスト・プロセッサ２５に供給される。よって、シリアル２進入力信号におけるエッジに非同期で、位相データを発生する。さらに、図示の実施例において、アナライザ３０は、受信シリアル２進入力信号とほぼ同じ位相の再生クロック信号を発生する。
【００２４】
図３は、図１及び図２に示したシステム１０内に用いるクロック信号シンセサイザ２０のブロック図である。図３において、プリ・プロセッサ５（図１及び図２）からの位相データは、補間フィルタ２２の入力端に結合する。補間フィルタ２２のストローブ信号出力端は、プリ・プロセッサ５の対応する入力端に結合される。補間フィルタ２２のデータ出力端は、位相変調器の入力端に結合する。位相変調器２６の出力端は、クロック信号出力端子に結合される。
【００２５】
動作において、補間フィルタ２２は、ストローブ信号を活性化することにより、プリ・プロセッサ５からの位相データを要求する。ストローブ信号に応答して、プリ・プロセッサ５は、上述の如く既知の方法で、クロック出力信号の所望位相特性を示すデータを供給する。つぎに、補間フィルタ２２は、複数の連続エッジ配置データ信号を発生し、かかる信号の各々がクロック出力信号における１つのエッジの位置を特定する。この方法において、補間フィルタ２２は、複数のエッジ配置信号を発生する。これら信号により、位相変調器２６は、クロック出力信号を発生する。このクロック出力信号の位相特性は、詳細に後述するように、プリ・プロセッサ５からの前の位相データ信号が示す特性から、最後に受信した位相データ信号が示す特性に滑らかに変化する。位相変調器２６は、補間フィルタ２２からのエッジ配置信号の各々に応答して配置されたエッジを有するクロック出力信号を発生する。
【００２６】
図４は、図１、図２及び図３に示すシリアル２進信号シンセサイザ２０の一層詳細なブロック図である。図４において、（図１及び図２の）プリ・プロセッサ５からの位相データは、補間器２２０のデータ入力端に結合される。補間器２２０の出力端は、ビット伸張器２３０の入力端に結合される。詳細に後述するように、ＰＬＬ１４からのシステム・クロック信号は、（後述する理由により点線で示す）分周器２３２の入力端に結合される。分周器２３２の出力端は、クロック選択器２３４のデータ入力端に結合される。クロック選択器２３４の出力端は、補間器２２０のクロック入力端に結合される。補間器２２０のストローブ出力端は、補間フィルタ２０のストローブ出力端に結合される。補間器２２０、ビット伸張器２３０、分周器２３２及びクロック選択器２３４の組み合わせが、補間フィルタ２２を形成する。
【００２７】
ＰＬＬ１４は、システム・クロック周波数の多相クロック信号を発生する。図示した実施例において、多相クロック信号は、位相がφ０〜φ７のクロック信号を含んでいる。多相クロック信号の第１位相φ０をシステム・クロック信号として選択し、カウンタ２６２の入力端に供給する。
【００２８】
ビット伸張器２３０の出力端は、加算器２６８の第１入力端に結合する。加算器２６８の第１及び第２出力端の各々は、デコード２７２の対応する第１及び第２制御入力端に結合される。デコード２７２の出力端は、アナログ・マルチプレックサ（ＭＵＸ）２７４のデータ入力端に結合される。ＭＵＸ２７４の出力端は、ロウパス・フィルタ（ＬＰＦ）２７６の入力端に結合される。ロウパス・フィルタ２７６の出力端は、比較器２７８のデータ入力端に供給される。比較器２７８の出力端は、シンセサイザ２０の出力端に結合され、クロック出力信号を発生する。
【００２９】
加算器２６８の第３出力端は、第１デジタル・アナログ変換器（ＤＡＣ）２６４及び第２ＤＡＣ２６６の各入力端に結合される。第１及び第２ＤＡＣ２６４及び２６６の各出力端は、信号Ａ１及びＡ２を発生し、デコーダ２７２の対応する入力端に結合される。多相システム・クロック信号φ０〜φ７の総ての位相は、アナログＭＵＸ２７４の制御入力端に結合される。カウンタ２６２、第１ＤＡＣ２６４、第２ＤＡＣ２６６、加算器２６８、デコーダ２７２、ＭＵＸ２７４、ＬＰＦ２７６及び比較器２７８の組み合わせは、位相変調器２６を形成する。
【００３０】
ＰＬＬ１４（図１及び図２）からの多相システム・クロック信号を図５に示す。図示の実施例において、多相システム・クロックは、本発明を簡単に説明するため、同じ周波数であるが、等しい間隔の８位相である８個のクロック信号を含んでいる。多相システム・クロック信号は、既知の方法で、リング発振器が発生できる。多相システム・クロック信号にとっては、８位相より多く又は少ない位相を含むことも可能である。多相システム・クロック信号の１つの位相を選択して、システム・クロック信号を供給する。図示の実施例において、φ０をシステム・クロックの如く用いる。
【００３１】
補間フィルタ２２内の分周器２３２は、ＰＬＬ１４からのシステム・クロック信号を受信し、システム・クロック信号周波数の各約数（即ち、システム・クロック周波数の１／２、１／４、１／８など）で、複数のクロック信号を発生する。好適な実施例において、分周器２３２が、かかる９個のクロック信号を発生する。これら９個に分割されたクロック信号と、システム・クロック信号とをクロック選択器２３４に供給する。このクロック選択器２３４は、これらクロック信号の１個を、補間器２２０用のクロック信号として選択する。
【００３２】
補間フィルタ２２は、比較的まばらな受信位相データ信号の間を補間するロウパス・フィルタであり、公称的には特定のボー・レートにて、エッジ配置データ信号を発生する。この配列により、位相データ入力レートの範囲は、１．５ＭＨｚの比較的遅いレートから、７００〜１４００ＭＨｚのように高い周波数までの範囲が可能となる。図示の実施例において、既知の方法で、補間フィルタ２２を配置して、受信位相データ信号間の出力エッジ配置データ信号の補間を行う。
【００３３】
図６、図７及び図８は、図４のクロック信号シンセサイザ２０に用いる補間器２２０の詳細なブロック図である。図６、図７及び図８は、補間器２２０の３個のブロック図を示す。図６において、プリ・プロセッサ５からの位相データは、ラッチ２２２の入力端に供給される。ラッチ２２２の出力端は、第１ボックスカー・フィルタ２２６の入力端に結合される。第１ボックスカー・フィルタ２２６の出力端は、第２ボックスカー・フィルタ２２８の入力端に結合される。ボックスカー２２８の出力端は、ファンネル・シフト器２２９の入力端に結合される。ファンネル・シフト器２２９の出力端は、補間器２２０の出力端に結合され、この出力端は、位相変調器２６（図４）に結合される。ボー・レートをＦBAUDとして示すクロック選択器２３４（図４）からのクロック信号は、第２ボックスカー・フィルタ２２８のクロック入力端と、固定分周器２２３の入力端とに供給する。固定分周器２２３の出力端は、第１ボックスカー・フィルタ２２６のクロック入力端と、第２固定分周器２２１の入力端とに結合される。第２固定分周器２２１の出力端は、ラッチ２２２のクロック入力端と、補間器２２０のストローブ出力端とに結合される。
【００３４】
ボックスカー・フィルタは、周知であり、所定期間にわたって平坦なインパルス応答特性を示す。かかるフィルタが、入力信号に線形補間を行うと共に、増幅を行うことが当業者には理解できよう。かかる２個のボックスカー・フィルタは、直列で、同じ期間に動作し、２次補間関数及び増幅を行う。他の補間技術も良好に使用できることも、当業者には理解できよう。
【００３５】
動作において、ラッチ２２２は、プリ・プロセッサ５からの位相データを受信し、第２固定分周器２２１からのストローブ信号に応答して、その位相データをラッチする。分周器２３２及びクロック選択器２３４（図４）、並びに第１及び第２固定分周器２２３及び２２１によるシステム・クロック信号から直接的にストローブ信号を導出する。よって、位相データは、システム・クロックに同期してだが、任意に発生したエッジのタイミングには応答しないで受信する。ラッチされた位相データは、第１及び第２ボックスカー・フィルタ２２６及び２２８の直列接続に供給される。第１及び第２ボックスカー・フィルタは、位相データ信号に２次補間及び増幅を行い、一連の連続したエッジ配置信号を所定のボー・レートで発生する。連続したエッジ配置信号は、位相変調器２６（図４）に供給される。
【００３６】
第２ボックスカー・フィルタ２２８の出力は、所定ビット数の多ビットデジタル数である。ファンネル・シフト器２２９は、既知の方法で、複数ビットのサブセットを選択し、クロック係数Ｍ３及びＭ４で決まる量だけサブセットをシフトして、第２ボックスカー・フィルタからのサンプルの振幅を減衰するように動作する。ファンネル・シフト器２２９からの出力を伸張器２３０（図４）に供給する。
【００３７】
ボックスカー・フィルタをアキュムレータ（累積器）及び微分器の直列接続に分解できることが当業者には理解できよう。累積器及び微分器の動作は、線形動作であるので、これらを任意の順序に配置できることも当業者には理解できよう。さらに、累積動作は、比較的高速な動作であり、微分動作は、比較的低速な動作であることも理解できよう。
【００３８】
図７は、図６の補間器２２０を示し、第１ボックスカー・フィルタ２２６は、直列接続された累積器２５２及び微分器２５４に分解でき、第２ボックスカー・フィルタ２２８は、直列接続された累積器２５６及び微分器２５８に分解できる。ブロック２５８において、微分器２５８は、Ｍサンプルにより分離されたサンプルに対して動作し、微分器２５４は、Ｍ４サンプリングにより分離されたサンプルに対して動作することが示されている。しかし、Ｍ＝Ｍ３・Ｍ４であり、供給されたクロック信号を第１固定分周器２２３により係数Ｍ３で除算するので、微分器が動作する期間は、微分器２５８が動作する期間と同じである。
【００３９】
図８は、補間器２２０の他の配列を示す。ここでは、２個の微分器２５４及び２５８が、ラッチ２２２の後で、２個の累積器２５２及び２５６に続くように直接結合している。この場合、微分器は、（１サンプルで分離された）隣接のサンプルに対して動作する。しかし、これら微分器は、第１及び第２固定分周器２２３及び２２１の直列接続によりＭで分周されたストローブ信号でクロックされるので、これら微分器は、同じ期間にわたり動作する。しかし、図８の回路配置は、比較的高速累積動作とは異なる比較的低速の微分動作を行う。よって、システム１０が組み立てられる集積回路チップの外部に、ラッチ２２２と、２個の微分器２５４及び２５８とを配置できる。上述の如く、これら要素をプリ・プロセッサ５内に配置する。システム１０を含む集積回路チップ上に高速累積器を設ける。システム１０を含む集積回路チップの外に低速要素を移動させることにより、これら回路要素や、集積回路チップ内に必要とする表面領域を減少できる。
【００４０】
再び図４を参照する。ビット伸張器２３０は、ファンネル・シフト器２２９（図６〜図８）からの出力信号を受ける。ビット伸張器２３０は、ファンネル・シフト器２２９からの出力信号内のビット数を伸張（拡張）し、ロウパスろ波動作を実行する。例えば、図示の実施例において、ビット伸張器２３０は、１５ビットの信号を発生する。好適実施例において、詳細に後述する回路の構成に応じて、より多くのビットが必要となる。図示の実施例において、ろ波動作は、１次ロウパス・フィルタが実行するが、図示の実施例においては、無限インパルス応答（ＩＩＲ）フィルタで構成する。ビット伸張器２３０は、その出力信号を位相変調器２６に供給する。
【００４１】
ビット伸張器２３０からの信号は、所定ボー・レートでの変調されていないクロック信号の次のエッジから、合成クロック出力信号の次のエッジまでの所望の時間差を表す固定小数点実数とみなせる。すなわち、ビット伸張器２３０からの信号は、固定ビット幅の整数部分と、固定ビット幅の分数部分とを含んでいる。この実数は、正でも又は負でもよい。この整数部分は、合成クロック信号の次のエッジの所望時点と、変調されていないクロック信号の次のエッジの時点との間のシステム・クロック完全な周期の数を表し、小数部分は、合成クロック信号の次のエッジの所望時点と、変調されていないクロック信号の時点との間のシステム・クロック周期の一部を表す。
【００４２】
図示の実施例において、システム・クロック周波数は、ボー・レートの２乗に関連する。すなわち、ボー・レートがＦBAUDならば、システム・クロック周波数は、２m・ＦBAUDある。この場合、所定ボー・レートでのクロック信号の各サイクルは、２m個のシステム・クロック・サイクルを含んでいる。ｍの値は、制御インタフェース１２を介してシステム制御器が選択できる。制御インタフェース１２を介してシステム制御器からの制御信号に応答して、ｍビット・カウンタに構成することにより、ｍの選択された値に適合するように、カウンタ２６２を形成する。ｍビット・カウンタ２６２は、多相システム・クロック内の複数の位相の１つ、図示の実施例においてはφ０に応答する。したがって、ｍビット・カウンタ２６２からの出力は、ｍビット・デジタル信号である。このカウンタは、システム・クロック・レートで計数し、所定のボー・レートで循環するが、サイクルの初めでは計数が０で開始し、サイクルの中間の計数は、２m-1であり、サイクルの終わりの計数は、２m−１である。このサイクルの終わりは、０からの再開の直前である。
【００４３】
カウンタの計数可能サイズ及びｍの値は、システム・クロック周波数からの所望ボー・レートにてクロック信号を補間器２２０に供給するように構成される。同時に、クロック選択器２３４は、クロック分周器２３２からの２ｍ出力により分周比を選択する。この構成において、クロック選択器２３４からのクロック信号は、所定ボー・レートである。これは通常望ましい構成であるが、他の構成を選択してもよい。
【００４４】
例えば、ＰＬＬ１４が供給したシステム・クロック周波数が１２２８．８ＭＨｚで、所望ボー・レートが２．４ＭＨｚならば、ｍを９に選択する。カウンタ２６２は、９ビット・カウンタとして構成され、システム・クロック・レートを計数し、所定ボー・レートで循環する。なお、この循環（サイクル）では、サイクルの初めで計数が０であり、サイクルの中間で計数が２５６であり、サイクルの終わりで０で再開する前の計数が５１１である。
【００４５】
位相変調器２６の動作は、図９及び図１０の示した波形図を参照することにより容易に理解できよう。図９の最も上の波形は、システム・クロックの立ち上がりエッジを示している。これらエッジは、上述のように、多相システム・クロック信号のφ０である。このシステム・クロック信号により、カウンタ２６２が計数を行い、０から５１１に、そして０に戻る循環を行う。これを図９（カウンタ２６２）内の第２波形において、カウンタ２６２の多ビット出力端の値がシステム・クロック信号のリーディング・エッジ（前縁）に対応するものとして示す。
【００４６】
補間フィルタ２２のビット伸張器２３０からの信号は、上述の如く、クロック出力信号内の次の所望エッジの時点と、所定ボー・レートでの公称クロック信号内の次のエッジの時点との間の時間差を表し、整数部分及び小数部分を有する固定小数点実数として示される。この信号は、加算器２６８にて、カウンタ２６２の出力と組み合わされる。上述の如く、固定小数点実数の整数部分は、システム・クロック・サイクルの整数を表し、カウンタ２６２の出力信号もシステム・クロック・サイクルの整数を表す。よって、カウンタ２６２からの信号は、整数部分と、ゼロ値である小数部分とのみを有する固定小数点とみなせる。好適実施例において、カウンタ２６２の出力は、ビット伸張器２３０からの時間差信号から減算される。よって、加算器２６８の出力は、０から５１１に計数され、次に２５６を介して計数され、更に１を介して０に戻る。しかし、計数の方向は、エッジの発生に影響しない。これは、計数が順方向か逆方向かで離れているが、０及び２５６が同じ時点に対応するためである。
【００４７】
加算器２６８からの差信号は、整数部分及び小数部分を有する固定小数点実数とみなせる。この信号は、次の方法で、クロック出力信号の次のエッジの位置を制御する。この信号の整数部分は、粗分解能信号と名付けられ、デコーダ２７２の第１制御入力端Ｃに供給される。分数部分の最上位桁部分は、中間分解能信号であり、デコーダ２７２の第２制御入力端Ｍに供給される。図示の実施例において中間分解能信号は、３ビット信号である。しかし、好適実施例においては、中間分解能信号は、３ビットよりも大きくてもよい。小数部分における最上位から次のビットは、微細分解能信号であり、第１及び第２デジタル・アナログ変換器（ＤＡＣ）２６４及び２６６の各入力端に供給される。図示の実施例において、微細分解能信号Ｆも３ビット信号である。しかし、好適実施例において、微細分解能信号は、３ビットよりも大きくてもよい。
【００４８】
ビット伸張器２３０からの時間差信号が正ならば、加算器２６８の出力の値は、カウンタ２６２の出力の値よりも大きい。また、この時間差信号が負ならば、加算器２６８の出力の値は、カウンタ２６２の出力の値よりも小さい。図９における３番目の波形は、時間差信号の整数部分が＋１のときにおける加算器２６８の整数（粗分解能Ｃ）出力を示す。カウンタ２６２の出力値が＋１から減算されると、その結果は、カウンタ２６２の値よりも大きい。図９の４番目の波形は、時間差信号の整数部分が−１のときにおける加算器２６４の整数（粗分解能Ｃ）出力を示す。カウンタの出力値が−１から減算されると、その結果は、カウンタ２６２の値よりも小さい。
【００４９】
詳細に後述する如く、クロック出力信号のリーディング・エッジは、加算器２６８の整数出力が０の期間中に発生する。また、クロック出力信号のトレーリング・エッジ（後縁）は、加算器２６８の整数出力が２５６の期間中に発生する。カウンタ２６２と一緒に加算器２６８は、エッジ位置と、システム・クロック・サイクルの整数によりシフトされて発生したクロック出力信号の位相とを可能にする。しかし、以下の説明において、時間差信号の整数部分が０に等しく、加算器２６８からの整数値（粗分解能Ｃ）がカウンタ２６２からの値に等しいと仮定する。
【００５０】
図９の次の８つの波形は、多相システム・クロック信号の位相φ０〜φ７を示している。これら波形の左部分は、クロック出力信号のリーディング・エッジ（前縁）が発生する間において、加算器２６８の整数出力値Ｃが０に等しいときのシステム・クロック・サイクルの信号を表す。また、右側部分は、Ｃが２５６（クロック出力信号のトレーリング・エッジ）のときの信号を示す。図９に示すように、多相クロック信号内各信号の相対位相で決まり、符号Ｗ０〜Ｗ７を付した８個の部分区間が単一のクロック・サイクル内に存在する。区間Ｗ０〜Ｗ７の各々を表す各２進信号を発生するか、又は、区間Ｗ０〜Ｗ７の夫々を示す値を有するデジタル計数信号を発生する回路は、当業者により既知の方法で設計し、実現できる。
【００５１】
詳細に後述する方法で、デコーダ２７２は、８個の信号Ｄ０〜Ｄ７を発生するように動作する。図１１に示す表は、デコーダ２７２の動作を理解するのに有用である。図１１の表において、最も左の列（縦列）は、粗分解能値Ｃ（加算器２６８からの整数値）を示し、第２行（横行）は、中間分解能値Ｍ（加算器２６８からの値の小数部分の最上位３ビット）を示す。右端の列は、デコーダ２７２が発生した信号Ｄ０〜Ｄ７を表す。これら信号Ｄ０〜Ｄ７は、多レベルのアナログ信号である。図示の実施例において、これら信号は、９個の可能なレベルを有する。しかし、好適実施例では、９個よりも多いレベルがある。これら信号のレベルは、最小レベルを表す０から、最大レベルを表す８までの範囲の値により決まる。
【００５２】
アナログ・マルチプレックサ（ＭＵＸ）２７４は、多相システム・クロック信号に応答して、各システム・クロック・サイクルに１回、信号Ｄ０〜Ｄ７の順序で循環する。位相区間Ｗ０の期間中、ＭＵＸ２７４は、Ｄ０信号を出力端子に供給する。また、位相区間Ｗ１の期間中、ＭＵＸ２７４は、Ｄ１信号を出力端子に供給する。以下、同様である。
【００５３】
デコーダ２７２が発生する信号Ｄ０〜Ｄ７の構成は、加算器２６８からの値Ｃ及びＭにより決まる。デコーダ２７２が発生した信号Ｄ０〜Ｄ７の特定値は、図１１の表内の列Ｄ０〜Ｄ７が示す。図１１の表の中間行に示すように、Ｃ値が０よりも大きいが２５６よりも小さい期間中、中間分解能信号Ｍ（Ｍ列にて、ドント・ケア（任意でよい）を意味する「Ｘ」で示す）の値に関係なく、これら多レベルのアナログ信号Ｄ０〜Ｄ７の総ての値は８である。この期間中、デコーダ２７２は、レベル８のアナログ信号の信号源を出力端子Ｄ０〜Ｄ７の総てに結合する。よって、この期間中、ＭＵＸ２７４が発生した信号は、一定値８である。図１１の表の最下位行に示すように、加算器２６８の出力が２５６よりも大きいが、ゼロに丸め込まれていない期間中、これら多レベルのアナログ信号Ｄ０〜Ｄ７の総ては、中間分解能信号Ｍの値に関係なく値０である。この期間中、デコーダ２７２は、レベル０のアナログ信号の信号源を出力端子Ｄ０〜Ｄ７の総てに結合する。よって、この期間中、ＭＵＸ２７４が発生した信号は、一定値０である。
【００５４】
Ｃ信号が０のときの期間は、図１１の表の上半分の８行と、図９の左側の波形に示す。この期間中、信号Ｄ０〜Ｄ７を以下の方法で形成する。中間分解能信号Ｍが０ならば、信号Ｄ０は、アナログ・レベル１〜８（図９で信号Ｄ０用の多数の水平線で示す）の任意の１であると仮定できる。特定のアナログ・レベルは、第１ＤＡＣ２６４からの信号Ａ１から導出する。なお、この信号Ａ１は、０のＣ信号及び０のＭ信号を表す行内の信号Ｄ０を表す図１１の表の列内のエントリ「Ａ１」で示す。図示の実施例において、この期間中に、デコード２７２は、ＤＡＣ２６４の出力をＤ０出力端子に供給する。Ｃが０に等しく、Ｍが０に等しい間、信号Ｄ１〜Ｄ７は、アナログ・レベル８であると仮定する。デコーダ２７２は、レベル８のアナログ信号源をＤ１〜Ｄ７出力端子に結合する。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、詳細に後述する方法で、位相区間Ｗ０の期間中、図９で「０」で付した信号の左端部分が発生し、リーディング・エッジが生じる。
【００５５】
中間分解能信号が１に等しいと、Ｄ０信号がアナログ値０に設定される。図１１に示すように、信号Ｄ１は、アナログ・レベル１〜８（第１ＤＡＣ２６４からの信号Ａ１）と仮定でき、残りの信号Ｄ２〜Ｄ７は、アナログ値８と仮定する。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、図９内で「１」と付した信号の左端部分が発生し、位相区間Ｗ１の期間中にリーディング・エッジが生じる。同様に、Ｍ信号のレベルが２〜７のとき、信号Ｄ２〜Ｄ７の各々は、第１ＤＡＣ２６４からの信号Ａ１からの可変アナログ値を有する。以前のＤｘ信号の値は、アナログ値０であり、続くＤｘ信号のアナログ値は８である。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、図９に示し、２〜７と付した信号の左部分が発生し、位相区間Ｗ２〜Ｗ７の各期間中にリーディング・エッジが生じる。
【００５６】
Ｃ信号が２５６に等しい区間を、図１１の表内の下半分の８個の行と、図９の左側の波形に示す。この期間中、以下の方法で、信号Ｄ０〜Ｄ７を形成する。中間分解能信号Ｍが０であると、信号Ｄ０は、アナログ・レベル０〜７（図９における信号Ｄ０用の多数の水平線で示す）の任意の１つと仮定する。特定のアナログ・レベルは、図１１の表の列内のエントリ「Ａ２」が示す第２ＤＡＣ２６６からの信号Ａ２から導出する。この「Ａ２」は、２５６のＣ信号及び０のＭ信号を表す行内の信号Ｄ０を示す。特定実施例において、デコーダ２７２は、この期間中に、第２ＤＡＣ２６６からの出力をＤ０出力端子に供給する。Ｃが２５６に等しく、Ｍが０に等しいためには、信号Ｄ１〜Ｄ７は、アナログ・レベル０と仮定する。デコーダ２７２は、レベル０のアナログ信号源をＤ１〜Ｄ７出力端子に結合する。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、図９内で「０」と付した信号の右側部分が発生し、詳細に後述する方法で、位相区間Ｗ０の期間中にトレーリング・エッジが生じる。
【００５７】
中間分解能信号が１に等しいと、Ｄ０信号がアナログ値８に設定される。図１１に示すように、信号Ｄ１は、アナログ・レベル０〜７（第２ＤＡＣ２６６からの信号Ａ２）と仮定でき、残りの信号Ｄ２〜Ｄ７は、アナログ値０と仮定する。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、図９で「１」と付した信号の右側部分が発生し、位相区間Ｗ１にトレーリング・エッジが生じる。同様に、Ｍ信号の値が２〜７のとき、信号Ｄ２〜Ｄ７は、第２ＤＡＣ２６６の信号Ａ２からの可変アナログ値０〜７を夫々有する。前のＤｘ信号の値は、アナログ値８であり、続くＤｘ信号のアナログ値は、０である。上述の如く、ＭＵＸ２７４が信号Ｄ０〜Ｄ７をスキャンするとき、図９に示すように２〜７と付した信号の右側部分が発生し、位相区間Ｗ２〜Ｗ７の期間中に、トレーリング・エッジが夫々発生する。
【００５８】
上述の如く、多相システム・クロック信号に応答した各システム・クロック・サイクル毎に、アナログＭＵＸ２７４は、デコーダ２７２からの信号Ｄ０〜Ｄ７をその順序に出力端子Ｄに供給する。よって、後述する方法で、発生した信号Ｄは、ロウパスろ波処理され、しきい値と比較されて、クロック出力信号を発生する。
【００５９】
後述の方法で、加算器２６８からの微細分解能信号Ｆは、特定の位相区間Ｗ０〜Ｗ７内の特定の時点にエッジを配置する。微細分解能信号Ｆは、上述の如く、第１及び第２ＤＡＣ（ＤＡＣ１及びＤＡＣ２）２６４及び２６６に供給される。図１２の表は、微細分解能信号Ｆの各値に対応し、第１及び第２ＤＡＣ２６４及び２６６が発生するアナログ信号Ａ１及びＡ２の各出力レベルを表す。すなわち、値０の微細分解能信号Ｆに対して、第１ＤＡＣ（ＤＡＣ１）２６４は、レベル１のアナログ信号Ａ１を発生し、第２ＤＡＣ（ＤＡＣ２）２６６は、同時に、レベル７のアナログ信号Ａ２を発生する。１の値の微細分解能信号Ｆに対して、ディスク１ＤＡＣは、レベル２のアナログ信号Ａ１を発生し、第２ＤＡＣは、レベル６のアナログ信号Ａ２を発生し、以下同様である。
【００６０】
図１０は、ＭＵＸ２７４からの選択された信号Ｄに対して可能性のある２つの波形を示す。図１０における最上段の波形Ｄは、加算器２６８からの微細分解能信号Ｆの値が６の選択された波形を示す。図１２の表に示すように、Ａ１信号の値は２であり、Ａ２信号の値は６である。図示の波形Ｄにおいて、Ａ１信号及びＡ２信号の時点は、図９に示すように、一連の細い水平線で表す。Ｄにおける実際に選択されたＡ１及びＡ２信号を太い線で示す。この信号Ｄは、ＬＰＦ２６８によりロウパスろ波されるので、その結果の波形を図１０の第２波形で示す。
【００６１】
ろ波された信号が立ち上がる最大レベル（８）に比較して、Ａ１レベル（２）は、比較的に低いので、ろ波された波形は、比較的低速で上昇する。よって、ろ波された波形は、Ａ１期間において比較的に遅くしきい値Ｔｈ（図示の実施例では、最大値及び最小値の中間に設定）を通過上昇する。同様に、ろ波された波形が降下する最小レベル（０）に比較して、Ａ２レベル（６）は比較的高いので、ろ波された波形は、比較的低速で降下する。よって、ろ波された波形は、Ａ２期間において比較的遅くしきい値Ｔｈを通過降下する。
【００６２】
ろ波された波形は、比較器２７８にて、しきい値Ｔｈと比較される。ろ波された波形の値がしきい値Ｔｈ未満の時、比較器２７８の出力は低である。また、ろ波された波形の値がしきい値よりも高いとき、比較器２７８の出力は、高である。比較器２７８の出力は、図１０の第３波形に示すようになり、これは、クロック出力信号である。
【００６３】
図１０の第４波形Ｄは、補間フィルタ２２からの微細分解能信号の値が２である場合の選択された波形を示す。よって、図１２の表に示すように、Ａ１信号の値は６であり、Ａ２信号の値は２である。選択した信号Ｄを太い線で示す。この信号ＤがＬＰＦ２６８によりロウパスろ波されている場合、その結果の波形は、図１０の５番目の波形である。
【００６４】
ろ波された信号が上昇する最大レベル（８）に比較してＡ１レベル（６）が比較的に高いので、ろ波された波形は、比較的迅速に上昇する。よって、ろ波された波形は、Ａ１期間にて比較的早くしきい値Ｔｈを通過して上昇する。同様に、ろ波された波形が降下する最小レベル（０）に比較して、Ａ２レベル（２）は比較的に低いので、ろ波された波形は、比較的迅速に降下する。よって、ろ波された波形は、Ａ２期間にて比較的早くしきい値Ｔｈを通過して降下する。
【００６５】
ろ波された波形は、比較器２７８にて、しきい値Ｔｈと比較される。比較器２７８の出力は、図１０の６番目の波形で示され、これは、クロック出力信号である。図９及び図１０から判る如く、各エッジの位置は、補間フィルタ２２からの微細分解能及び粗分解能の信号に応答して、システム・クロック周期の１／６４の分解能で配置できる。プリ・プロセッサ５からの位相データ信号は、所定ボー・レートよりも遅いレートで受信され、クロック出力信号で発生したエッジに依存するレートの代わりに固定周波数で同期的に受信される。
【００６６】
カウンタ２６２の出力端における最下位ビットの信号は、カウンタ２６２の入力端にてシステム・クロック信号からの２で分周されたクロック信号を表すことが当業者には理解できよう。他のビット出力の各々は、次の下位ビットからの２で分周されたクロック信号を表す。よって、カウンタ２６２は、補間フィルタ２２の分周器２３２により表される如き多ビット分周器と考えられる。このため、単一のカウンタ２６２は、図示の実施例において、出力端子が位相変調器２６内の加算器２６８と、補間フィルタ２２内のクロック選択器２３４との両方に結合される。（クロック選択器２３４は、ＰＬＬ１４からの分周されていないシステム・クロック信号も受信する。）補間フィルタ２２は、位相変調器２６内のカウンタ２６２とクロック分周器２３２を共用するので、補間フィルタ２２では、点線で示す。
【００６７】
つぎに、図２に示したデジタル位相アナライザを参照する。図１３は、図１及び図２に示したシステム１０に用いるクロック信号アナライザのブロック図である。図１３において、入力端子ＩＮは、シリアル２進入力信号の信号源に結合される。この入力端子ＩＮは、位相変調器３２の入力端に結合される。また、位相復調器３２の出力端は、アンチエリアシング・フィルタ３６の入力端に結合される。アンチエリアシング・フィルタ３６の出力端は、デシメータ３９の入力端に結合される。デシメータ３９のデータ出力端は、入力端子ＩＮにおけるシリアル２進入力信号の位相特性を示すデータを発生し、出力端子「位相データ」に結合される。デシメータ３９のストローブ出力端は、ストローブ出力端子に結合される。
【００６８】
入力端子ＩＮにおけるシリアル２進入力信号は、公称的には所定ボー・レートに対応する時点で生じるエッジを有する。このシリアル２進入力信号は、エッジの位置が位相で可変する位相変調信号となる。または、この信号は、エッジが存在するか又は存在しないデータ搬送信号となり、このデータ搬送信号によって搬送されるデータの値を表す。データ搬送信号の場合、エッジが生じるのは、ほぼ所定ボー・レートである。
【００６９】
位相復調器３２は、シリアル２進入力信号内の各エッジの位置を特定するエッジ位置データを発生する。各エッジが検出される時点にて、エッジ位置データが発生する。このエッジ位置データは、クロック・シンセサイザ２０を参照して上述したエッジ配置データに対応する。デシメータ３９は、システム・クロックと同期して、また、エッジの発生と非同期で、エッジ位置サンプルの所定数毎に、シリアル２進入力信号の位相特性を示す１サンプルを発生する。アンチエリアシング・フィルタ３６は、既知の方法で、デシメーション処理におけるエリアシングを防止する。
【００７０】
さらに図１３を再び参照する。図４に示すように構成され、上述の如く動作する位相変調器２６は、オプションとして、図１３で点線により示されたように、復調器３２の出力端に結合された入力端を有する。位相変調器２６の出力端は、受信クロック出力信号を発生する出力端子に点線で結合されている。上述の如く、図４に示すように、位相変調器は、エッジ配置データを受け、そのエッジ配置データに応答してクロック出力信号を発生する。位相復調器３２は、入力端子ＩＮからの受信シリアル２進入力信号に関連したエッジ位置データを発生する。このエッジ位置データは、図４の補間フィルタ２２から受信したエッジ配置データに対応する。このデータに応答して、位相変調器２６は、受信エッジ配置データに対応する位相であって、また、入力端子ＩＮの受信シリアル２進入力信号に対応する位相を有する再生クロック出力信号を発生できる。
【００７１】
図１４は、図１、図２及び図１３に示した位相アナライザ３０の詳細なブロック図を示す。図１４において、入力端子ＩＮは、シリアル２進入力信号の信号源に結合される。この入力端子ＩＮは、遅延回路３２２の入力端にも結合される。遅延回路３２２の出力端は、ラッチ配列（アレイ）３２４のデータ入力端に結合される。ラッチ・アレイ３２４の出力端は、２進エンコーダ３２６の入力端に結合される。２進エンコーダ３２６のデータ出力端は、レジスタ３２８の第１入力端に結合される。レジスタ３２８の出力端は、アンチエリアシング・フィルタ３６及び位相変調器２６に結合される。
【００７２】
多相システム・クロック信号のφ０であるシステム・クロック信号は、カウンタ３３０の入力端に供給される。カウンタ３３０の出力端は、レジスタ３２８の第２入力端に結合される。遅延回路３２２、ラッチ・アレイ３２４、２進エンコーダ３２６、カウンタ３３０及びレジスタ３２８の組み合わせは、位相復調器３２を形成する。
【００７３】
レジスタ３２８の出力端は、ビット伸張器３６２の入力端に結合される。このビット伸張器の出力端は、第１ボックスカー・フィルタ３６４のデータ入力端に結合される。第１ボックスカー・フィルタ３６４の出力端は、第２ボックスカー・フィルタ３６６のデータ入力端に結合される。第２ボックスカー・フィルタの出力端は、第３ボックスカー・フィルタ３６８のデータ入力端に結合される。第３ボックスカー・フィルタ３６８の出力端は、バレル・シフト器３７０の入力端に結合される。バレル・シフト器３７０の出力端は、ラッチ３９２の入力端に結合される。ラッチ３９２は、シリアル２進入力信号の位相特性を表す位相表現データ（位相を表すデータ）を発生し、出力端子「位相データ」に結合される。
【００７４】
ＰＬＬ１４からのシステム・クロック信号は、分周器３７２の入力端にも供給される。分周器３７２の出力端は、クロック選択器３７４の入力端に結合される。クロック選択器３７４の出力端は、第１固定分周器３７６の入力端と、第１及び第２ボックスカー・フィルタ３６４及び３６６の各クロック入力端に結合される。第１固定分周器３７６の出力端は、第２固定分周器３９４の入力端及び第３ボックスカー・フィルタ３６８のクロック入力端に結合される。第２固定分周器３９４の出力端は、ラッチ３９２のクロック入力端に結合される。ビット伸張器３６２と、第１、第２及び第３ボックスカー・フィルタ３６４、３６６及び３６８と、バレル・シフト器３７０と、クロック分周器３７２と、クロック選択器３７４と、第１固定分周器３７６との組み合わせが、アンチエリアシング・フィルタ３６を構成する。ラッチ３９２と、第２固定分周器３９４との組み合わせが、デシメータ３９を構成する。
【００７５】
動作において、遅延回路３２２と、ラッチ・アレイ３２４と、２進エンコーダ３２６との組み合わせは、詳細に後述する方法で、入力端子ＩＮのシリアル２進入力信号内のエッジを検出するように動作する。エッジが検出されると、２進エンコーダは、そのクロック出力端に信号を発生する。この信号により、レジスタ３２８は、カウンタ３３０及び２進エンコーダ３２６の各データ出力端のデータをラッチする。カウンタ３３０は、システム・クロックのサイクルを計数する。よって、レジスタ３２８内にラッチされた計数の値は、以前に検出したエッジからのシステム・クロック・サイクルの整数を表す。これは、エッジ位置の荒い指示を行う。
【００７６】
図１５は、図１４の示す如き遅延回路３２２及びラッチ・アレイ回路３２４の詳細なブロック図である。図１５において、ラッチ・アレイ３２４は、ラッチの８行の配列から構成されており、各行は、８個のラッチを含んでいる。各ラッチは、Ｄフリップ・フロップであり、各Ｄフリップ・フロップは、Ｄ入力端、クロック入力端（小さな三角形で示す）、Ｑ出力端（ラッチ・アレイ３２４の左上のラッチＬ０についてのみ符号Ｑを示す）を有する。全部で６４個のフリップ・フロップは、８行８列の配列を形成する。
【００７７】
φ１クロック信号は、第１（左端）列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ０からＬ７の符号が付されている。これらラッチの出力端は、ラッチ・アレイ３２４の出力端子Ｑ０〜Ｑ７に夫々結合されている。φ２クロック信号は、第２列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ８からＬ１５の符号が付されている。これらラッチの出力端は、出力端子Ｑ８〜Ｑ１５に夫々結合されている（図を簡単にするために省略する）。φ３クロック信号は、第３列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ１６からＬ２３の符号が付されている。これらラッチの出力端は、出力端子Ｑ１６〜Ｑ２３に夫々結合されている（図を簡単にするために省略する）。φ４クロック信号は、第４列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ２４からＬ３１の符号が付されている。これらラッチの出力端は、出力端子Ｑ２４〜Ｑ３１に夫々結合されている（図を簡単にするために省略する）。
【００７８】
φ５クロック信号は、第５列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ３２からＬ３９の符号が付されている。これらラッチの出力端は、出力端子Ｑ３２〜Ｑ３９に夫々結合されている（図を簡単にするために省略する）。φ６クロック信号は、第６列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ４０からＬ４７の符号が付されている。これらラッチの出力端は、出力端子Ｑ４０〜Ｑ４７に夫々結合されている（図を簡単にするために省略する）。φ７クロック信号は、第７列内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ４８からＬ５５の符号が付されている。これらラッチの出力端は、出力端子Ｑ４８〜Ｑ５５に夫々結合されている（図を簡単にするために省略する）。φ８クロック信号は、第８列（右端列）内の８個のＤフリップ・フロップのクロック入力端に共通に供給される。これらラッチには、上の行から下の行にＬ５６からＬ６３の符号が付されている。これらラッチの出力端は、出力端子Ｑ５６〜Ｑ６３に夫々結合されている（図を簡単にするためにＱ６２及びＱ６３のみを示す）。
【００７９】
入力端子ＩＮは、第１遅延回路３２２（１）、第２遅延回路３２２（２）、第３遅延回路３２２（３）、第４遅延回路３２２（４）、第５遅延回路３２２（５）、第６遅延回路３２２（６）及び第７遅延回路３２２（７）の直列接続の入力端に結合される。第１遅延回路３２２（１）、第２遅延回路３２２（２）、第３遅延回路３２２（３）、第４遅延回路３２２（４）、第５遅延回路３２２（５）、第６遅延回路３２２（６）及び第７遅延回路３２２（７）の組み合わせが遅延回路３２２を構成する。
【００８０】
第７遅延回路３２２（７）の出力端に、ラッチ・アレイ３２４へのＣ０入力信号が生じ、ラッチの第１（最上）行（Ｌ０、Ｌ８、Ｌ１６、Ｌ２４、Ｌ３２、Ｌ４０、Ｌ４８及びＬ５６）の入力端Ｄに共通に供給される。第６遅延回路３２２（６）の出力端に、ラッチ・アレイ３２４へのＣ１入力信号が生じ、ラッチの第２行（Ｌ１、Ｌ９、Ｌ１７、Ｌ２５、Ｌ３３、Ｌ４１、Ｌ４９及びＬ５７）の入力端Ｄに共通に供給される。第５遅延回路３２２（５）の出力端に、ラッチ・アレイ３２４へのＣ２入力信号が生じ、ラッチの第３行（Ｌ２、Ｌ１０、Ｌ１８、Ｌ２６、Ｌ３４、Ｌ４２、Ｌ５０及びＬ５８）の入力端Ｄに共通に供給される。第４遅延回路３２２（４）の出力端に、ラッチ・アレイ３２４へのＣ３入力信号が生じ、ラッチの第４行（Ｌ３、Ｌ１１、Ｌ１９、Ｌ２７、Ｌ３５、Ｌ４３、Ｌ５１及びＬ５９）の入力端Ｄに共通に供給される。第３遅延回路３２２（３）の出力端に、ラッチ・アレイ３２４へのＣ４入力信号が生じ、ラッチの第５行（Ｌ４、Ｌ１２、Ｌ２０、Ｌ２８、Ｌ３６、Ｌ４４、Ｌ５２及びＬ６０）の入力端Ｄに共通に供給される。第２遅延回路３２２（２）の出力端に、ラッチ・アレイ３２４へのＣ５入力信号が生じ、ラッチの第６行（Ｌ５、Ｌ１３、Ｌ２１、Ｌ２９、Ｌ３７、Ｌ４５、Ｌ５３及びＬ６１）の入力端Ｄに共通に供給される。第１遅延回路３２２（１）の出力端に、ラッチ・アレイ３２４へのＣ６入力信号が生じ、ラッチの第７行（Ｌ６、Ｌ１４、Ｌ２２、Ｌ３０、Ｌ３８、Ｌ４６、Ｌ５４及びＬ６２）の入力端Ｄに共通に供給される。入力端子ＩＮにラッチ・アレイ３２４へのＣ７入力信号が生じ、ラッチの第８行（Ｌ７、Ｌ１５、Ｌ２３、Ｌ３１、Ｌ３９、Ｌ４７、Ｌ５５及びＬ６３）の入力端Ｄに共通に供給される。
【００８１】
図１４の復調器３２と、特に図１５の遅延回路３２２及びラッチ・アレイ３２４との動作は、図１６の波形図を参照すると良好に理解できよう。図１６において、最も上の波形は、立ち上がりエッジであるシリアル２進入力信号（ＩＮ）の一部である。第２波形は、システム・クロック信号のリーディング・エッジを示し、上述の如く、このリーディング・エッジは、多相システム・クロック信号の位相φ０である。カウンタ３３０（図１４）は、システム・クロック信号の各立ち上がりエッジで計数を増分する。図示の波形において、シリアル２進入力信号の立ち上がりエッジは、カウンタ３３０が値８３となった後で、且つ８４に増分する前に生じる。上述の如く、遅延回路３２２、ラッチ・アレイ３２４及び２進エンコーダ３２６の組み合わせは、エッジを検出し、レジスタ３２８がエッジの検出に応じてカウンタ３３０の値をラッチするようにさせる。図示の波形において、レジスタ３２８は、値８３をラッチする。
【００８２】
次の８個の波形は、多相システム・クロック信号を示す。これら信号は、詳細に後述する如く、Ｗ０〜Ｗ７である８個の位相区間を定める。次の波形は、一層高い分解能のシリアル２進入力信号（ＩＮ）であり、ラッチ・アレイ３２４に供給される信号Ｃ７でもある。立ち上がりエッジは、位相区間Ｗ５の略４分の３で生じる。
【００８３】
動作において、遅延回路３２２（Ｘ）の各々は、システム・クロック信号の１／６４の固定遅延を与える。シリアル２進入力信号は、遅延回路３２２（１）〜３２２（７）の直列接続を通過して、遅延信号Ｃ０〜Ｃ７を形成する。ラッチＬ０〜Ｌ７は、信号Ｃ０〜Ｃ７を夫々受信し、位相φ１信号によりクロックされる。よって、ラッチＬ０〜Ｌ７は、位相φ１信号の立ち上がりエッジにて８個の遅延信号Ｃ０〜Ｃ７をラッチして、出力端子Ｑ０〜Ｑ７にラッチされた信号を夫々発生する。図示した波形において、これら信号は、総て論理０の信号である。ラッチＬ８〜Ｌ１５は、位相φ２信号によりクロックされて、φ２信号の立ち上がりエッジにて８個の遅延信号Ｃ０〜Ｃ７をラッチして、出力端子Ｑ８〜Ｑ１５（図示せず）にラッチされた信号を夫々発生する。以下、同様である。特に、ラッチＬ４０〜Ｌ４７は、位相φ６信号の立ち上がりエッジにて生じる８個の遅延信号Ｃ０〜Ｃ７をラッチし、出力端子Ｑ４０〜Ｑ４７にラッチされた信号を夫々発生する。これらサンプルの値は、後述する。ラッチＬ５６〜Ｌ６３は、位相φ０信号の立ち上がりエッジにて８個の遅延信号Ｃ０〜Ｃ７をラッチし、出力端子Ｑ５６〜Ｑ６３にラッチされた信号を夫々発生する。これら信号は、総て論理１である。
【００８４】
図１６で、Ｃ７信号を太い線で示す。Ｃ６〜Ｃ０信号の各々は、前の信号に対してシステム・クロック周期の１／６４だけ遅延しており、図１６では細い線で示す。位相φ６信号の立ち上がりエッジにて、Ｃ７信号であるシリアル２進入力信号の立ち上がりエッジは、既に発生している。よって、Ｃ７信号は、論理１信号である。また、このＣ７信号を受信するラッチＬ４７は、論理１信号をラッチして、論理１信号であるＱ４７出力信号を発生する。同様に、位相φ６信号の立ち上がりエッジにて、Ｃ６及びＣ５信号の立ち上がりエッジも発生する。よって、Ｃ６及びＣ５遅延信号を受信するラッチＬ４６及びＬ４５は、論理１信号をラッチして、論理１信号であるＱ４６及びＱ４５出力信号を夫々発生する。
【００８５】
逆に、位相φ６の立ち上がりエッジでのＣ４遅延信号、即ち、Ｃ４遅延信号の立ち上がりエッジは、まだ生じない。よって、Ｃ４遅延信号を受信するラッチＬ４４は、論理０信号をラッチし、論理０信号であるＱ４４出力信号を発生する。同様に、位相φ６信号の立ち上がりエッジにて、Ｃ３及びＣ０信号の立ち上がりエッジは、まだ発生しない。よって、Ｃ３〜Ｃ０遅延信号を受信するラッチＬ４３〜Ｌ４０は、論理０信号をラッチし、論理０信号であるＱ４３〜Ｑ４０出力信号を夫々発生する。
【００８６】
２進エンコーダ３２６は、Ｑ０〜Ｑ６３信号を処理して、エッジを検出する。Ｑ０〜Ｑ６３信号の総ての論理値は、同じである（すなわち、総て論理１信号であるか、総て論理０信号である）。これは、システム・クロック区間が、カウンタ３３の計数が８３であるシステム・クロック区間の前か又は後である場合である。図１６において上側３個の波形を参照する。先行するシステム・クロック区間に対して、Ｑ０〜Ｑ６３信号は、総て論理０信号である。また、後続のシステム・クロック区間に対して、Ｑ０〜Ｑ６３信号は、総て論理１信号である。この場合、２進エンコーダ３２６のクロック出力端にクロック信号が発生しない。
【００８７】
しかし、２個の隣接したＱ信号が異なる論理値ならば、２進エンコーダ３２６がエッジを検出する。図１６に示す波形において、カウンタが値８３であるシステム・クロック区間の期間中、信号Ｑ４４は、論理０値であり、信号Ｑ４５は、論理１値である。これは、リーディング・エッジを示す。同様な方法にて、信号Ｑｎが論理１値であり、信号Ｑｎ＋１が論理０値ならば、トレーリング・エッジが検出される。いずれの場合も、論理値の変化の直前におけるＱ信号の数の値である多ビット２進信号が２進エンコーダ３２６によってレジスタ３２８に供給され、クロック信号がレジスタ３２８に供給される。
【００８８】
図示の実施例において、値４４の６ビット２進信号がレジスタ３２８に供給される。レジスタ３２８は、２進エンコーダ３２６からのクロック信号に応答して、カウンタ３３０の値（最後に検出したエッジからの完全なクロック・サイクルの数を表す）と、エンコーダ３２６からの値（現在のシステム・クロック・サイクル内のエッジの小数位置を表す）とをラッチする。図示の実施例において、レジスタ３２８からの出力は、１５ビット・デジタル信号である。好適実施例において、レジスタ３２８は、同期形式で、クロック入力端子のシステム・クロックと、ラッチ・イネーブル入力端子における２進エンコーダ３２６からのクロック出力信号とを受信するように動作する。
【００８９】
２進エンコーダ３２６におけるエッジ検出機能は、Ｑｎ及びＱｎ＋１の排他的論理和（Ｑｎ  ＥＯＲ  Ｑｎ＋１）を総てのｎに対して計算することにより得られることが当業者には理解できよう。総てのｎに対して、（Ｑｎ  ＥＯＲ  Ｑｎ＋１）＝０ならば（即ち、総ての信号が同じ論理値ならば）、エッジが検出されず、レジスタ３２８にてクロック信号が発生しない。任意のｎに対して、（Ｑｎ  ＥＯＲ  Ｑｎ＋１）＝１ならば（即ち、ＱｎがＱｎ＋１と異なれば）、２進エンコーダ３２６がデータ出力端子にｎの値を発生し、レジスタ３２８用のクロック信号を発生する。
【００９０】
図示の実施例において、８個の遅延信号がラッチの８個の各行に供給され、ラッチの８個の列が多相システム・クロックからの８個の各位相信号を受信して、システム・クロック周期の１／６４の検出分解能を与える。他の構成も可能なことが当業者には理解できよう。例えば、システム・クロック周期の１／１２８の遅延を行う１６個の遅延回路をラッチの１６個の各々の行に結合でき、ラッチの８個の列は、多相システム・クロックから８個の各位相信号を受けて、システム・クロック周期の１／１２８の検出分解能を達成できる。または、システム・クロック周期の１／１２８の遅延を行う８個の遅延回路をラッチの８個の各行に結合でき、ラッチの１６個の列が、多相システム・クロックの１６個の各位相信号を受けて、システム・クロック周期の１／１２８の検出分解能を達成できる。または、システム・クロックの１／２５６の遅延を行う１６個の遅延回路をラッチの１６個の各行に結合し、ラッチの１６個の列は、多相システム・クロックからの１６個の各位相信号を受信して、システム・クロック周期の１／２５６の検出分解能を達成できる。
【００９１】
各検出エッジの期間中に生じるレジスタ３２８からのエッジ位置データは、他の回路要素でも利用可能である。例えば、図示の実施例において、エッジ位置データを位相変調器２６に供給し、この位相変調器は、そのデータを基にした再生シリアル２進信号を発生する。同様に、このデータに応答して、他の機能を実行できる。
【００９２】
レジスタ３２８からのエッジ位置データをアンチエリアシング・フィルタ３６にも供給する。上述の如く、補間フィルタ２２（図４）に対して、分周器３７２及びクロック選択器３７４の組み合わせは、システム・クロック周波数又はこのシステム・クロック周波数の約数のいずれかにて、アンチエリアシング・フィルタ３６用のクロック周波数を選択するように動作する。また、上述の如く、システム・クロックを受信するカウンタ３３０は、分周器３７２のクロック分周機能を提供する。
【００９３】
クロック選択器３７４からの選択されたクロック信号は、第１及び第２ボックスカー・フィルタ用のクロック信号となる。この信号は、第１固定分周器３７６にて計数Ｍ３により分周され、更に、第２固定分周器３９４にて計数Ｍ４で分周される。第１固定分周器３７６からの出力クロック信号は、第３ボックスカー・フィルタ３６８用のクロック信号となり、第２固定分周器３９４からの出力クロック信号は、ラッチ３９２用のクロック信号になる。
【００９４】
アンチエリアシング・フィルタ３６は、１次ロウパス・フィルタ及びビット伸張器３６２と、３個のボックスカー・フィルタ３６４、３６６及び３６８との直列接続で構成されており、これらの各々は、所定時間ウィンドウにわたって入力サンプルを平均化する。ビット伸張器３６２は、１次ＬＰＦとして実現する。図示の実施例において、これは、既知の方法で、ＩＩＲフィルタとして実施する。さらに、ビット伸張器３６２は、その出力信号のビット数を、レジスタ３２８が使用できる１５ビットから、２３ビットに伸張する。第１及び第２ボックスカー・フィルタ３６４及び３６６の直列接続は、クロック選択器３７４からの選択されたフィルタ・クロックでのＭ個のサンプルを平均化するように動作する。第３ボックスカー・フィルタ３６８は、固定係数Ｍ３で分周された選択済みフィルタ・クロック周波数にて、Ｍ個のサンプルを平均化するように動作する。第３ボックスカー・フィルタ３６８からの出力信号は、レジスタ３２８からの一連のエッジ位置データ信号のロウパスろ波されたものである。このフィルタ動作は、既知の方法で、デシメーション処理期間中に生じたエリアシング・アーティファクトを阻止する。上述の如く、バレル・シフト器３７０は、ろ波された位相データ信号をシフトして、ロウパスろ波ボックスカー・フィルタにより誘発された利得変化を考慮する。ラッチ３９２は、レジスタ３２８からのＭ個のエッジ位置データの総てから１個の出力位相データ信号をラッチする。なお、Ｍ＝Ｍ３・Ｍ４である。これら出力位相データ・サンプルをポスト・プロセッサ２５（図１及び図２）に供給し、ラッチ３９２へのクロック信号は、ポスト・プロセッサ２５用のストローブ信号として動作する。
【００９５】
上述の如く、上述のいくつかの信号処理にとって、クロック出力信号シンセサイザの場合にはプロセッサ５との共用が可能であり、シリアル２進信号アナライザの場合にはポスト・プロセッサ２５との共用が可能である。図１７〜図２０は、図１４に示したアンチエリアシング・フィルタ３６の詳細なブロック図であり、図１７〜図２０に示した技術を、図４に示す補間フィルタに同様に適用できる。
【００９６】
図１７〜図２０は、図１４のアンチエリアシング・フィルタ３６の構成の４個のブロック図である。図１７は、図１４に示すアンチエリアシング・フィルタ３６の簡略化したブロック図である。図１７において、第１、第２及び第３ボックスカー・フィルタ３６４、３６６及び３６８の直列接続を、エッジ位置データ信号の信号源と、ラッチ３９２との間に結合する。第１及び第２ボックスカー・フィルタ３６４及び３６６は、ボー・レートＦＢＡＵＤでクロック信号によりクロックされる。第３ボックスカー・フィルタ３６８は、ＦＢＡＵＤ／Ｍ３でクロック信号によりクロックされる。ラッチ３９２は、ＦＢＡＵＤ／Ｍでクロック信号によりクロックされる。なお、Ｍ＝Ｍ３・Ｍ４であり、このクロック信号は、ストローブ信号である。
【００９７】
周知の如く、平均化機能は、比較的に高速動作の累積機能と、比較的低速動作の微分機能との組み合わせと考えられる。図１８は、既知の方法で、アキュムレータ及び微分器の直列回路に分解できる第１、第２及び第３ボックスカー・フィルタ３６４、３６６及び３６８の各々を示す。第１ボックスカー・フィルタ３６４は、アキュムレータ４２及び微分器４４との直列接続を含んでおり、第２ボックスカー・フィルタ３６６は、アキュムレータ６２及び微分器６４との直列接続を含んでおり、第３ボックスカー・フィルタ３６８は、アキュムレータ８２及び微分器８４との直列接続を含んでいる。累積及び微分処理は線形処理なので、アキュムレータ４２、６２、８２及び微分器４４、６４、８４は、任意の順番での直列接続ができる。
【００９８】
図１９は、３個のアキュムレータ４２、６２、８２が３個の微分器４４’、６４’、８４’の前段に接続された異なる構成を示す。図１９において、第１及び第２アキュムレータ４２及び６２は、ボー・レートＦＢＡＵＤにてクロック信号によりクロックされ、第３アキュムレータ８２は、ＦＢＡＵＤ／Ｍ３のレートにてクロック信号にてクロックされる。これら３個の微分器４４’、６４’、８４’は、総てＦＢＡＵＤ／Ｍ３のレートでクロック信号によりクロックされる。
【００９９】
図２０は、ラッチ３９２が３個のアキュムレータ４２、６２及び８２の直列接続と、３個の微分器４４”、６４”及び８４”の直列接続との配置された他の構成を示す。図２０において、ラッチ３９２と、３個の微分器４４”、６４”及び８４”とは、ＦＢＡＵＤ／Ｍのレートにてクロック信号により総てクロックされる。この構成は、信号処理チェーンの端部にて、微分回路４４”、６４”及び８４”をグループ化する。この図示の実施例において、３個のアキュムレータ４２、６２及び８２と、ラッチ３９２とは、システム１０を含む半導体チップ上に作成される。一方、微分器４４”、６４”及び８４”は、このチップの外で、図１４のポスト・プロセッサ２５に形成される。
【０１００】
図４に示した補間フィルタ２２内のボックスカー・フィルタ２２４及び２２６は、同様に、アキュムレータと微分器とに分解でき、微分器がプリ・プロセッサ５の集積回路チップの外に構成するように配置できる。本願に開示された処理の再配置は、上述の機能を変更しないが、チップの外での比較的に低速な処理に移行し、集積回路チップ上で作成する必要のある回路を減らす。これは、かかるチップや、かかるチップを用いるいかなる装置のコストも低減させる。
【０１０１】
図４の補間フィルタ２２を図１４のアンチエリアシング・フィルタ３６と比較すると、同じ要素がこれらフィルタの両方に共用されていることが判る。例えば、ＰＬＬ１４、クロック分周器（２３２及び３７２）、クロック選択器（２３４及び３７４）、第１固定分周器（２３６及び３７６）及び第２固定分周器（２３８及び３９４）の直列回路が、補間フィルタ２２及びアンチエリアシング・フィルタ３６の両方に使用されている。当業者に既知の任意の技術を用いて、残りの要素である第１ボックスカー・フィルタ（２２４及び３６４）、第２ボックスカー・フィルタ（２２６及び３６６）及び第３ボックスカー・フィルタ（２３０及び３６２）と、バレル・フィルタ（２２８及び３７０）と、ラッチ（２２２及び３９３）とは、対応する他の要素の適切な出力端子へのクロック入力端子及びデータを切り替えて、電気的に再構成できる。同様に、位相変調器２６の入力端子は、システムがクロック信号シンセサイザとして動作するときに補間器２２の出力端に電気的に切替え、また、システムがクロック信号アナライザとして動作するときに位相復調器３２の出力端に電気的に切り替えてもよい。図１及び図２において、システム制御器（図示せず）から制御インタフェース１２を介してシステム１０へ供給された制御信号により、動作モードを制御できる。制御インタフェース１２は、適切な制御信号をスイッチング要素に供給して、所望方法で図示の要素を結合する。
【０１０２】
上述のシリアル２進信号シンセサイザは、固定周波数システム・クロックと同期の位相表現データを受信し、シリアル２進信号アナライザは、固定周波数システム・クロックと同期して位相表現データを発生する。同期動作するかかるシステムは、測定機器の一部として使用するのが容易である。さらに、かかるシステムで必要なデジタルろ波、即ち、補間フィルタ及びアンチエリアシング・フィルタは、設計及び実現が容易である。さらに、エッジの存在又は不在に関わりなく、別のクロック再生回路を必要とせずに、シリアル２進信号アナライザがデータ信号に対して動作できることが理解できよう。
【０１０３】
【発明の効果】
上述の如く本発明によれば、合成クロック信号の周波数よりも非常に高い周波数のシステム・クロックを必要とせずに、正確で高分解能のエッジ配置が可能で、同期状態で動作できる。
【図面の簡単な説明】
【図１】シリアル２進信号用の位相測定／発生器システムのブロック図である。
【図２】シリアル２進信号用の位相測定／発生器システムのブロック図である。
【図３】図１及び図２に示したシステムに用いるクロック信号シンセサイザのブロック図である。
【図４】図３に示すクロック信号シンセサイザの一層詳細なブロック図である。
【図５】本発明による位相測定／発生器システムの動作を理解するのに有用な波形図である。
【図６】図４のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図７】図４のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図８】図４のクロック信号シンセサイザに用いる補間器の一層詳細なブロック図である。
【図９】図３及び図４に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な波形図である。
【図１０】図３及び図４に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な波形図である。
【図１１】図３及び図４に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な図である。
【図１２】図３及び図４に示したクロック信号シンセサイザ内の位相変調器の動作を理解するのに有用な図である。
【図１３】図１及び図２に示したシステムに用いるシリアル２進入力信号アナライザのブロック図である。
【図１４】図１３に示したシリアル２進入力信号アナライザの一層詳細なブロック図である。
【図１５】図１４に示した遅延及びラッチ・アレイ（配列）回路の一層詳細なブロック図である。
【図１６】図１４及び図１５に示したシリアル２進入力信号アナライザの動作を理解するのに有用な波形図である。
【図１７】図１４に示したシリアル２進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図１８】図１４に示したシリアル２進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図１９】図１４に示したシリアル２進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【図２０】図１４に示したシリアル２進入力信号アナライザに用いるフィルタの一層詳細なブロック図である。
【符号の説明】
５  プリ・プロセッサ
１０  位相測定／発生器システム
１２  制御インタフェース
１４  ＰＬＬ
１５  ループ・フィルタ
２０  シンセサイザ
２２  補間フィルタ
２５  ポスト・プロセッサ
２６、２２０  変調器
２２２  ラッチ
２２６、２２８  ボックスカー・フィルタ
２２９  シフト器
２３０  ビット伸張器
２３４  クロック選択器
２６２  カウンタ
２７２  デコーダ
２７８  比較器
【図１】
0003566174.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003566174.tif 000006
【図６】
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【図７】
0003566174.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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