(57)【特許請求の範囲】
【請求項１】
入力データを受ける入力端子と、
第１及び第２の出力端子と、
前記入力端子を介して得た前記入力データを論理的に反転した反転入力データを出力する入力データ反転手段と、
前記入力データ及び前記反転入力データを受け、第１の制御用クロックに同期して、前記入力データの指示する論理値を第１の内部出力データとして保持するとともに、前記反転入力データの指示する論理値を第１の反転内部出力データとして保持する第１のデータ保持手段と、
前記第１の内部出力データ及び前記第１の反転内部出力データを受け、前記第１の制御用クロックと独立した第２の制御用クロックに同期して、前記第１の内部出力データの指示する論理値を第２の内部出力データとして保持するとともに、前記第１の反転内部出力データの指示する論理値を第２の反転内部出力データとして保持する第２のデータ保持手段と、
前記第２の反転内部出力データを論理的に反転して出力データを前記第１の出力端子から出力する第１の外部データ出力手段と、
前記第２の内部出力データを論理的に反転して反転出力データを前記第２の出力端子から出力する第２の外部データ出力手段と、
第１及び第２の比較データ並びに基準クロックを受け、前記第１の比較データと前記第２の比較データとの論理値の一致／不一致に基づき、前記第１の制御用クロックとして前記基準クロック／固定電圧を出力する第１のクロック制御手段と、
第３及び第４の比較データ並びに前記基準クロックを受け、前記第３の比較データと前記第４の比較データとの論理値の一致／不一致に基づき、前記第２の制御用クロックとして前記基準クロック／固定電圧を出力する第２のクロック制御手段とを備え、
前記第１の比較データは、前記入力データ及び前記反転入力データのうち一のデータであり、前記第２の比較データは、前記第１の内部データ、前記第２の内部データ、前記出力データ、前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第３の比較データは、前記入力データ、前記第１の内部データ、前記反転入力データ及び前記第１の反転内部データのうち一のデータであり、前記第４の比較データは、前記第１の内部データ、前記第２の内部データ、前記出力データ、前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、
前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の内部データ及び前記出力データのうち一のデータであり、
前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データ及び前記反転出力データのうち一のデータである、
データ保持回路。
【請求項２】
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、
前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、
前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の内部データである、
請求項１記載のデータ保持回路。
【請求項３】
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記反転出力データのうち一のデータであり、
前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記反転出力データである、
請求項２記載のデータ保持回路。
【請求項４】
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、
前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、
前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データである、
請求項１記載のデータ保持回路。
【請求項５】
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記出力データのうち一のデータであり、
前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記出力データのうち一のデータであり、
前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記出力データである、
請求項４記載のデータ保持回路。
【請求項６】
前記第１の比較データは、前記反転入力データであり、
前記第３の比較データは、前記第１の内部データ、前記反転入力データ及び前記第１の反転内部データのうち一のデータである、
請求項１記載のデータ保持回路。
【請求項７】
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、
前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、
前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の反転内部データであり、
前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、
前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データである、
請求項１記載のデータ保持回路。
【請求項８】
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記出力データであり、前記第３の比較データは、前記反転入力データ及び前記第１の反転内部データのうち一のデータであり、前記第４の比較データは前記反転出力データであり、
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記反転出力データであり、前記第３の比較データは、前記入力データ及び前記第１の内部データのうち一のデータであり、前記第４の比較データは前記出力データである、
請求項１記載のデータ保持回路。
【請求項９】
入力データを受け、該入力データを論理的に反転した反転入力データを出力する入力データ反転手段と、
前記入力データ及び前記反転入力データを受け、制御用クロックに同期して、前記入力データの指示する論理値を第１の内部出力データとして保持するとともに、前記反転入力データの指示する論理値を第１の反転内部出力データとして保持する第１のデータ保持手段と、
前記第１の内部出力データ及び前記第１の反転内部出力データを受け、前記制御用クロックに同期して、前記第１の内部出力データの指示する論理値を第２の内部出力データとして保持するとともに、前記第１の反転内部出力データの指示する論理値を第２の反転内部出力データとして保持する第２のデータ保持手段と、
前記第２の反転内部出力データを論理的に反転して出力データを出力する第１の外部データ出力手段と、
前記第２の内部出力データを論理的に反転して反転出力データを出力する第２の外部データ出力手段と、
第１〜第４の比較データ並びに基準クロックを受け、前記第１〜第４の比較データに基づき、前記制御用クロックとして前記基準クロックあるいは固定電圧を出力するクロック制御手段とを備え、
前記クロック制御手段は、
前記第１及び第２の比較データを受け、前記第１の比較データと前記第２の比較データとの論理積を求めて第１の論理データを出力する第１のＡＮＤゲートと、
前記第３及び第４の比較データを受け、前記第３の比較データと前記第４の比較データとの論理積を求めて第２の論理データを出力する第２のＡＮＤゲートと、
前記第１及び第２の論理データの論理和を求めて第３の論理データを出力するＯＲゲートと、
前記基準クロック及び前記第３の論理データを受け、前記第３の論理データの“Ｈ”／“Ｌ”に基づき、前記制御用クロックとして前記基準クロック／固定電圧を出力するクロック制御ゲートとを備え、
前記第１の比較データは、前記入力データ及び前記反転入力データのうち一のデータであり、
前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データは、前記反転入力データデータであり、前記第４の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、
前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データは、前記入力データであり、前記第４の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータである、
データ保持回路。
【請求項１０】
各々が第１〜第ｎの入力データをそれぞれ受け、共通の制御用クロックに同期して、前記第１〜第ｎの入力データの指示する論理値をそれぞれ第１〜第ｎの出力データとして保持するとともに、前記第１〜第ｎの入力データそれぞれの指示する論理値の反転値を第１〜第ｎの反転出力データとして保持する第１〜第ｎデータ保持手段と、
各々が前記第１〜第ｎの入力データそれぞれと前記第１〜第ｎの出力データを受け、前記第１〜第ｎの入力データそれぞれと前記第１〜第ｎの出力データそれぞれとを比較して、一致／不一致を指示する第１〜第ｎの比較信号をそれぞれ出力する第１〜第ｎの比較手段と、
前記第１〜第ｎの比較信号及び基準クロックを受け、前記第１〜第ｎの比較信号がすべて一致を指示した場合のみ前記制御用クロックとして固定電圧を出力し、それ以外の場合は前記制御用クロックとして前記基準クロックを出力するクロック制御手段と、
を備えるデータ保持回路。
【請求項１１】
入力データとスキャン入力データとを受け、選択信号に基づき、前記入力データ及び前記スキャン入力データのうち一方のデータを選択データとして出力する入力データ選択手段と、
前記選択データを受け、制御用クロックに同期して、前記選択データの指示する論理値を出力データとして保持するデータ保持手段と、
前記選択データ、前記出力データ及び基準クロックを受け、前記選択データと前記出力データとを比較して、その一致／不一致の基づき、前記制御用クロックとして固定電圧／前記基準クロックを出力するクロック制御手段と、
を備えるデータ保持回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はデータ保持回路に関し、特に、マイクロプロセッサ、マイクロコントローラ等のデータ保持回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路においては、データ処理の並列度を高めたり、制御を複雑化させることにより高機能化を図っている。このことはすなわち、集積回路内部にデータ処理ならびに制御のためのフリップフロップ（以下、「ＦＦ」と略す場合あり）等のデータ保持手段が増大していることを意味している。
【０００３】
一方、半導体集積回路は高機能化とともに、高速化、低消費電力化も要求され、前者に対する解決策の一つとしてはスキュー管理のし易さなども考慮して、常に与えられるフリーランな１相クロックによる同期設計が考えられる。
【０００４】
フリーランな１相クロックにより同期設計された従来の半導体集積回路の構成を図６７に示す。同図に示すように、半導体集積回路３はＦＦ１ａ〜１ｄ、組合せ回路（ＣＢ）２ａ〜２ｄ及び入力信号選択回路６ａ〜６ｄから構成される。各ＦＦ１ａ〜１ｄはそれぞれ３２ビット分並列に存在し、組み合わせ回路もしくは集積回路外部との間で３２ビットのデータ処理を行っている。また、ＦＦ１ａ〜１ｄのクロック入力Ｔには、共通にクロック信号線４が配線されている。したがって、半導体集積回路３には３２ｘ４＝１２８個のＦＦが存在し、クロック信号線４には配線容量と共に１２８ＦＦ分のゲート容量が付加されていることとなる。全てのＦＦには常時クロックが印加され、ＦＦ制御用組み合わせ回路２ｂによって生成される制御信号５ａ〜５ｄの制御下で行う入力信号選択回路６ａ〜６ｄの選択動作によって、前段の回路ブロックもしくはＦＦからのデータを書き込むか、既に保持されたデータを再度書き込むかの制御を行っている。
【０００５】
次に図６７に示したＦＦの詳細内部構成の具体例を図６８及び図６９に示す。図６８はＦＦのゲートレベルの構成を、図６９はトランジスタレベルのさらに詳細な構成を示している。
【０００６】
図６８に示すように、入力端子ＰＩから入力される入力データＤがＯＲゲートＧ１１の一方入力及びインバータ３２の入力として付与される。インバータ３２は入力データＤを論理的に反転した反転入力データＤＣをＯＲゲートＧ１２の一方入力に出力する。ＯＲゲートＧ１１の出力はＮＡＮＤゲートＧ１３の一方入力となり、ＯＲゲートＧ１２の出力はＮＡＮＤゲートＧ１４の一方入力となる。ＮＡＮＤゲートＧ１３の出力はＮＡＮＤゲートＧ１４の他方入力となるともに、ＡＮＤゲートＧ１５の一方入力となり、ＮＡＮＤゲートＧ１４の出力はＮＡＮＤゲートＧ１３の他方入力となるとともに、ＡＮＤゲートＧ１６の一方入力となる。
【０００７】
ＡＮＤゲートＧ１５の出力がＮＯＲゲートＧ１７の一方入力となり、ＡＮＤゲートＧ１６の出力がＮＯＲゲートＧ１８の一方入力となる。ＮＯＲゲートＧ１７の出力はＮＯＲゲートＧ１８の他方入力となるとともに、インバータ３３の入力となり、ＮＯＲゲートＧ１８の出力はＮＯＲゲートＧ１７の他方入力となるとともに、インバータ３４の入力となる。インバータ３３及び３４の出力がそれぞれ出力データＱ及び反転出力データＱＣとなる。
【０００８】
そして、クロック端子ＰＣから入力されるクロックＴはＯＲゲートＧ１１、Ｇ１２、ＡＮＤゲートＧ１５、Ｇ１６の他方入力として共通に付与される。
【０００９】
図６８のような回路をＭＯＳトランジスタで構成する場合、例えば、図６９に示すようにトランジスタＴ１〜Ｔ３０で構成することができる。同図において、トランジスタＴ１及びＴ２によりインバータ３２を構成し、トランジスタＴ４〜Ｔ８によりＯＲゲートＧ１２及びＮＡＮＤゲートＧ１４を構成し、トランジスタＴ９〜Ｔ１４によりＯＲゲートＧ１１及びＮＡＮＤゲートＧ１３を構成し、トランジスタＴ１５〜Ｔ２０によりＡＮＤゲートＧ１５及びＮＯＲゲートＧ１７を構成し、トランジスタＴ２１〜Ｔ２６によりＡＮＤゲートＧ１６及びＮＯＲゲートＧ１８を構成し、トランジスタＴ２７及びＴ２８によりインバータ３３を構成し、トランジスタＴ２９及びＴ３０によりインバータ３４を構成している。
【００１０】
そして、トランジスタＴ４、Ｔ７、Ｔ１１、Ｔ１３、Ｔ１７、Ｔ１９、Ｔ２３及びＴ２６のゲートに基準クロックＴが入力される。すなわち、１ＦＦあたり８Ｔｒ分のゲート容量がクロック信号線４付加されることとなる。
【００１１】
よって、図６７に示された半導体集積回路においては１２８ｘ８＝１０２４のゲート容量がクロック信号線４に付加され、クロックが変化する度にクロック配線容量ならびに１０２４トランジスタのゲート容量分の充放電電流が流れることになる。
【００１２】
次に、消費電力削減のためにクロックドゲートを用いたＦＦについて説明する。図７０に示した半導体集積回路１７は、図６７に示した半導体集積回路と比較してＦＦ１ａ〜１ｄのクロック入力にそれぞれ入力すべきクロックＴをＡＮＤゲート１９ａ〜１９ｄを介して行うように構成している。これらＡＮＤゲート１９ａ〜１９ｄは一方入力に基準クロックＴを共通に受け、他方入力として組合せ回路２ｂから出力されるＦＦ書き込み制御信号５ａ〜５ｄを受ける。また、入力信号選択回路６ａ〜６ｄが取り除かれている。
【００１３】
したがって、ＦＦ書き込み制御信号５ａ〜５ｄをそれぞれ“Ｌ”にすることより、基準クロックＴを無効にしてＦＦ１ａ〜１ｄそれぞれのクロック入力に“Ｌ”の固定信号を付与するように制御することができる。このような制御を３２ビット毎に行い、書き込みの際には各ＦＦ群１ａ〜１ｄに基準クロックＴを選択的に印加し、非書き込みの際にはＦＦへの基準クロックＴの印加を選択的に無効にしている。
【００１４】
図７０で示したＡＮＤゲート１９ａ〜１９ｄのトランジスタレベルの構成の具体例を図７１に示す。同図を参照して、ＰＭＯＳトランジスタ２０ａ及び２０ｂのソースが電源ＶＤＤに接続され、ドレイン同士が共通にノードＮ１を介してＮＭＯＳトランジスタ２０ｄにドレインに接続される。ＮＭＯＳトランジスタ２０ｄのソースはＮＭＯＳトランジスタ２０ｃのドレインに接続され、ＮＭＯＳトランジスタ２０ｃのソースは接地される。
【００１５】
また、ＰＭＯＳトランジスタ２０ｅのソースは電源に接続され、ドレインはノードはノードＮ２を介してＮＭＯＳトランジスタ２０ｆのドレインに接続される。ＮＭＯＳトランジスタ２０ｆのソースは接地される。
【００１６】
そして、ＦＦ書き込み制御信号５ａ〜５ｄが入力Ａとして、トランジスタ２０ａ及び２０ｄのゲートに付与され、基準クロックＴが入力Ｂとしてトランジスタ２０ｂ及び２０ｃのゲートに付与され、入力Ａと入力Ｂとの論理積ＹをノードＮ２から得る。
【００１７】
基準クロックＴが入力Ｂとして印加された場合、基準クロックＴには２Ｔｒ．分のゲート容量が付加される。よってＦＦが非書き込み動作の場合、すなわち入力Ａとして入力されるＦＦ書き込み制御信号５ａ〜５ｄが非書き込みの状態（”Ｌ”レベルが印可される）の場合は、ＡＮＤゲート１９ａ〜１９ｄの出力変化は無く“Ｌ”に固定されるため、クロック信号線４及びトランジスタ２０ｂ，２０ｃのゲート容量２Ｔｒ分のみの充放電が行われることとなる。
【００１８】
しかしながら、ＦＦが書き込み状態の場合は基準クロックＴはＡＮＤゲート１９ａ〜１９ｄを経由してＦＦ１ａ〜１ｄのクロック入力に伝搬されるので、クロック配線４における充放電の他にＡＮＤゲートの出力信号による充放電が行われる。これは、図７１で示したＡＮＤゲート内部配線２１（ノードＮ１）へのＰＭＯＳトランジスタ２０ｂを経由して行われる充電、ＡＮＤゲート内部配線２１からＮＭＯＳトランジスタ２０ｃ，２０ｄを経由して行われる放電、さらにはＡＮＤゲート出力信号線２２（ノードＮ２）へのＰＭＯＳトランジスタ２０ｅを経由して行われる充電、ＡＮＤゲート出力信号線２２からＮＭＯＳトランジスタ２０ｆを経由して行われる放電を意味する。
【００１９】
この際、ＡＮＤゲート内部配線２１への充放電は内部配線容量の他にトランジスタ２０ｅ〜２０ｆのゲート容量分も付加される。同様に、ＡＮＤゲートの出力信号線２２への充放電は３２ビットの各ＦＦ群毎に８×３２＝２５６Ｔｒ．分のゲート容量分も付加されることとなる。
【００２０】
したがって、半導体集積回路１７の基準クロックＴによる充放電は、（クロック配線４の容量）＋（ＡＮＤゲート１９ａ〜１９ｄの２Ｔｒ．×４＝８Ｔｒ．分のゲート容量）＋（（ＡＮＤゲート内部配線２１の容量）＋（ＡＮＤゲート内部トランジスタ２０ｅ，２０ｆの２Ｔｒ．のゲート容量）＋（ＡＮＤゲート出力配線２２の容量）＋（３２ビット分のＦＦのクロック端子接続容量：８Ｔｒ．×３２＝２５６Ｔｒ．分のゲート容量））×（書き込みＦＦ群数）で示される容量に対して行われることになる。
【００２１】
【発明が解決しようとする課題】
例えば、図６７に示した様な従来のＦＦを用いたフリーランな１相クロック同期設計された半導体集積回路は、各ＦＦ群が書き込み／非書き込みにかかわらず、多数のＦＦ群が同時期に動作し、さらに各ＦＦのクロック信号線４に多くのトランジスタのゲートが接続されるためにクロック信号線４上に付加されるゲート容量が増大し、クロックが変化することによるクロック信号線４の充放電電流が増加することにより消費電力の増大を招いてしまうという問題点があった。
【００２２】
また、例えば図７０に示した様な従来のクロックドゲートを用いたＦＦを用いた半導体集積回路は、非書き込み動作の際充放電されるゲート容量が少なくてすむが、書き込み動作モードの際にはクロック制御ゲート分の充放電が余分に増加してしまうという問題点があった。
【００２３】
また、図６７ならびに図７０に示した半導体集積回路は共にＦＦのデータ書き込み／非書き込みを制御する制御回路（組合せ回路２ｂ）が必要である。特に図７０に示した半導体集積回路は、非書き込み動作のＦＦ群が多ければ多いほど、より充放電が行われず低消費電力化が図れる特徴がある。したがって、図７０で示した半導体集積回路において、上記特徴を最大限に発揮させるべく細かな制御が可能なように制御回路を構成すると、制御回路がより複雑化しゲート数も増加してしまい、これに伴いクロック制御信号の遅延も招き、結果として動作速度の低下させてしまうという問題点もあった。
【００２４】
この発明は上記のような問題点を解決するためになされたもので、動作速度を低下させることなく、低消費電力化を図ったデータ保持回路を得ることを目的とする。
【００２５】
【課題を解決するための手段】
この発明にかかる請求項１記載のデータ保持回路は、入力データを受ける入力端子と、第１及び第２の出力端子と、前記入力端子を介して得た前記入力データを論理的に反転した反転入力データを出力する入力データ反転手段と、前記入力データ及び前記反転入力データを受け、第１の制御用クロックに同期して、前記入力データの指示する論理値を第１の内部出力データとして保持するとともに、前記反転入力データの指示する論理値を第１の反転内部出力データとして保持する第１のデータ保持手段と、前記第１の内部出力データ及び前記第１の反転内部出力データを受け、前記第１の制御用クロックと独立した第２の制御用クロックに同期して、前記第１の内部出力データの指示する論理値を第２の内部出力データとして保持するとともに、前記第１の反転内部出力データの指示する論理値を第２の反転内部出力データとして保持する第２のデータ保持手段と、前記第２の反転内部出力データを論理的に反転して出力データを前記第１の出力端子から出力する第１の外部データ出力手段と、前記第２の内部出力データを論理的に反転して反転出力データを前記第２の出力端子から出力する第２の外部データ出力手段と、第１及び第２の比較データ並びに基準クロックを受け、前記第１の比較データと前記第２の比較データとの論理値の一致／不一致に基づき、前記第１の制御用クロックとして前記基準クロック／固定電圧を出力する第１のクロック制御手段と、第３及び第４の比較データ並びに前記基準クロックを受け、前記第３の比較データと前記第４の比較データとの論理値の一致／不一致に基づき、前記第２の制御用クロックとして前記基準クロック／固定電圧を出力する第２のクロック制御手段とを備え、前記第１の比較データは、前記入力データ及び前記反転入力データのうち一のデータであり、前記第２の比較データは、前記第１の内部データ、前記第２の内部データ、前記出力データ、前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データは、前記入力データ、前記第１の内部データ、前記反転入力データ及び前記第１の反転内部データのうち一のデータであり、前記第４の比較データは、前記第１の内部データ、前記第２の内部データ、前記出力データ、前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データ及び前記反転出力データのうち一のデータである。
【００２６】
また、請求項２記載のデータ保持回路のように、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の内部データであってもよい。
【００２７】
さらに、請求項３記載のデータ保持回路のように、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記反転出力データであってもよい。
【００２８】
また、請求項４記載のデータ保持回路のように、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データであってもよい。
【００２９】
さらに、請求項５記載のデータ保持回路のように、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記出力データであってもよい。
【００３０】
また、請求項６記載のデータ保持回路のように、前記第１の比較データは、前記反転入力データであり、前記第３の比較データは、前記第１の内部データ、前記反転入力データ及び前記第１の反転内部データのうち一のデータであってもよい。
【００３１】
また、請求項７記載のデータ保持回路のように、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第４の比較データは前記第１の内部データ及び前記第２の内部データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、前記第４の比較データは前記第２の反転内部データであり、前記第３の比較データが前記反転入力データの場合、前記第４の比較データは前記第１の反転内部データ及び前記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場合、前記第４の比較データは前記第２の反転内部データであってもよい。
【００３２】
また、請求項８記載のデータ保持回路のように、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記出力データであり、前記第３の比較データは、前記反転入力データ及び前記第１の反転内部データのうち一のデータであり、前記第４の比較データは前記反転出力データであり、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記反転出力データであり、前記第３の比較データは、前記入力データ及び前記第１の内部データのうち一のデータであり、前記第４の比較データは前記出力データであってもよい。
【００３３】
この発明に係る請求項９記載のデータ保持回路は、入力データを受け、該入力データを論理的に反転した反転入力データを出力する入力データ反転手段と、前記入力データ及び前記反転入力データを受け、制御用クロックに同期して、前記入力データの指示する論理値を第１の内部出力データとして保持するとともに、前記反転入力データの指示する論理値を第１の反転内部出力データとして保持する第１のデータ保持手段と、前記第１の内部出力データ及び前記第１の反転内部出力データを受け、前記制御用クロックに同期して、前記第１の内部出力データの指示する論理値を第２の内部出力データとして保持するとともに、前記第１の反転内部出力データの指示する論理値を第２の反転内部出力データとして保持する第２のデータ保持手段と、前記第２の反転内部出力データを論理的に反転して出力データを出力する第１の外部データ出力手段と、前記第２の内部出力データを論理的に反転して反転出力データを出力する第２の外部データ出力手段と、第１〜第４の比較データ並びに基準クロックを受け、前記第１〜第４の比較データに基づき、前記制御用クロックとして前記基準クロックあるいは固定電圧を出力するクロック制御手段とを備え、前記クロック制御手段は、前記第１及び第２の比較データを受け、前記第１の比較データと前記第２の比較データとの論理積を求めて第１の論理データを出力する第１のＡＮＤゲートと、前記第３及び第４の比較データを受け、前記第３の比較データと前記第４の比較データとの論理積を求めて第２の論理データを出力する第２のＡＮＤゲートと、前記第１及び第２の論理データの論理和を求めて第３の論理データを出力するＯＲゲートと、前記基準クロック及び前記第３の論理データを受け、前記第３の論理データの“Ｈ”／“Ｌ”に基づき、前記制御用クロックとして前記基準クロック／固定電圧を出力するクロック制御ゲートとを備え、前記第１の比較データは、前記入力データ及び前記反転入力データのうち一のデータであり、前記第１の比較データが前記入力データの場合、前記第２の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータであり、前記第３の比較データは、前記反転入力データデータであり、前記第４の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前記第２の比較データは前記第１の内部データ、前記第２の内部データ及び前記出力データのうち一のデータであり、前記第３の比較データは、前記入力データであり、前記第４の比較データは前記第１の反転内部データ、前記第２の反転内部データ及び前記反転出力データのうち一のデータである。
【００３４】
この発明に係る請求項１０記載のデータ保持回路は、各々が第１〜第ｎの入力データをそれぞれ受け、共通の制御用クロックに同期して、前記第１〜第ｎの入力データの指示する論理値をそれぞれ第１〜第ｎの出力データとして保持するとともに、前記第１〜第ｎの入力データそれぞれの指示する論理値の反転値を第１〜第ｎの反転出力データとして保持する第１〜第ｎデータ保持手段と、各々が前記第１〜第ｎの入力データそれぞれと前記第１〜第ｎの出力データを受け、前記第１〜第ｎの入力データそれぞれと前記第１〜第ｎの出力データそれぞれとを比較して、一致／不一致を指示する第１〜第ｎの比較信号をそれぞれ出力する第１〜第ｎの比較手段と、前記第１〜第ｎの比較信号及び基準クロックを受け、前記第１〜第ｎの比較信号がすべて一致を指示した場合のみ前記制御用クロックとして固定電圧を出力し、それ以外の場合は前記制御用クロックとして前記基準クロックを出力するクロック制御手段とを備えて構成される。
【００３５】
この発明に係る請求項１１記載のデータ保持回路は、入力データとスキャン入力データとを受け、選択信号に基づき、前記入力データ及び前記スキャン入力データのうち一方のデータを選択データとして出力する入力データ選択手段と、前記選択データを受け、制御用クロックに同期して、前記選択データの指示する論理値を出力データとして保持するデータ保持手段と、前記選択データ、前記出力データ及び基準クロックを受け、前記選択データと前記出力データとを比較して、その一致／不一致の基づき、前記制御用クロックとして固定電圧／前記基準クロックを出力するクロック制御手段とを備えて構成される。
【００３６】
【発明の実施の形態】
＜＜実施の態様１〜６０＞＞
＜全体構成＞
図１はこの発明の実施の形態の全体構成を示す説明図である。同図に示すように、半導体集積回路３０はＦＦ２５ａ〜２５ｄ、組合せ回路（ＣＢ）２ａ〜２ｄ及び入力信号選択回路６ａ〜６ｄから構成される。各ＦＦ２５ａ〜２５ｄはそれぞれ３２ビット分並列に存在し、組み合わせ回路もしくは半導体集積回路３０外部との間で３２ビットのデータ処理を行っている。また、ＦＦ２５ａ〜２５ｄのクロック入力Ｔには、共通にクロック信号線４が配線されている。したがって、半導体集積回路３０には３２ｘ４＝１２８個のＦＦが存在し、クロック信号線４には配線容量と共に１２８ＦＦ分のゲート容量が付加されていることとなる。全てのＦＦには常時クロックが印加され、ＦＦ制御用組み合わせ回路２ｂによって生成される制御信号５ａ〜５ｄの制御下で行う入力信号選択回路６ａ〜６ｄの信号選択動作によって、前段の回路ブロックもしくはＦＦからのデータを書き込むか、既に保持されたデータを再度書き込むかの制御を行っている。
【００３７】
＜ＦＦの基本構成＞
図２はＦＦ２５（２５ａ〜２５ｄ）の１単位（１ビット分）の構成を示す回路図である。同図に示すように、ＦＦ２５はクロック入力制御手段２７とデータ保持手段２８から構成される。そして、外部入出力端子として、入力データＤを受ける入力端子ＰＩと、基準クロックＴを受けるクロック入力端子ＰＣと、出力データＱを出力する出力端子ＰＯ１と、反転出力データＱＣを出力する出力端子ＰＯ２とを有している。
【００３８】
データ保持手段２８は、データ保持部３１ａ，３１ｂ、インバータ３２〜３４から構成される。インバータ３２は入力データＤを受け、入力データＤを論理的に反転した反転入力データＤＣを出力する。
【００３９】
データ保持部３１ａはＡＮＤゲートＧ１，Ｇ２、ＮＯＲゲートＧ３，Ｇ４から構成され、ＡＮＤゲートＧ１は入力データＤ及び制御信号ＳＣ１を受け、ＡＮＤゲートＧ２は反転入力データＤＣ及び制御信号ＳＣ１を受け、ＮＯＲゲートＧ３はＡＮＤゲートＧ１の出力及びＮＯＲゲートＧ４の出力を受け、ＮＯＲゲートＧ４はＡＮＤゲートＧ２の出力及びＮＯＲゲートＧ３の出力を受ける。そして、ＮＯＲゲートＧ３の出力が反転内部データＱ１Ｃ、ＮＯＲゲートＧ４の出力が内部データＱ１となる。
【００４０】
このような構成のデータ保持部３１ａは、制御信号ＳＣ１が“Ｈ”のとき、入力データＤと同一論理値を内部データＱ１として保持し、入力データＤと反対の論理値（反転入力データＤＣの論理値）を反転内部データＱ１Ｃとして保持する。一方、制御信号ＳＣ１が“Ｌ”のときは、入力データＤ及び反転入力データＤＣに関係なく現状の内部データＱ１及び反転内部データＱ１Ｃを維持する。
【００４１】
データ保持部３１ｂは、ＯＲゲートＧ５，Ｇ６、ＮＡＮＤゲートＧ７，Ｇ８から構成され、ＯＲゲートＧ５は反転内部データＱ１Ｃ及び制御信号ＳＣ２を受け、ＯＲゲートＧ６は内部データＱ１及び制御信号ＳＣ２を受ける。ＮＡＮＤゲートＧ７はＯＲゲートＧ５の出力及びＮＡＮＤゲートＧ８の出力を受け、ＮＡＮＤゲートＧ８はＯＲゲートＧ６の出力及びＮＡＮＤゲートＧ７の出力を受ける。そして、ＮＯＲゲートＧ７の出力が内部データＱ２となり、ＮＡＮＤゲートＧ８の出力が反転内部データＱ２Ｃとなる。
【００４２】
このような構成のデータ保持部３１ｂは、制御信号ＳＣ２が“Ｌ”のとき、内部データＱ１と同一論理値を内部データＱ２として保持し、内部データＱ１と反対の論理値（反転内部データＱ１Ｃの論理値）を反転内部データＱ２Ｃとして保する。一方、制御信号ＳＣ２が“Ｈ”のときは、内部データＱ１及び反転内部データＱ１Ｃに関係なく現状の内部データＱ２及び反転内部データＱ２Ｃを維持する。
【００４３】
インバータ３３はＮＡＮＤゲートＧ７の出力である内部データＱ２を受け、その値を論理的に反転して得られる反転出力データＱＣを出力端子ＰＯ２から出力する。インバータ３４はＮＡＮＤゲートＧ８の出力である反転内部データＱ２Ｃを受け、その値を論理的に反転して得られる出力データＱを出力端子ＰＯ１から出力する。
【００４４】
クロック入力制御手段２７は、排他的論理和ゲート２６ａ，２６ｂ、ＮＡＮＤゲート２７ａ，２７ｂから構成される。排他的論理和ゲート２６ａは比較データＳ１及び比較データＳ２を受け、ＮＡＮＤゲート２７ａは排他的論理和ゲート２６ａの出力及び基準クロックＴを受け、その出力である制御信号ＳＣ１をＡＮＤゲートＧ１及びＡＮＤゲートＧ２に出力する。排他的論理和ゲート２６ｂは比較データＳ３及び比較データＳ４を受け、ＮＡＮＤゲート２７ｂは排他的論理和ゲート２６ｂの出力及び基準クロックＴを受け、その出力である制御信号ＳＣ２をＯＲゲートＧ５及びＯＲゲートＧ６に出力する。
【００４５】
＜比較データＳ１〜Ｓ４＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００４６】
そして、比較データＳ１と比較データＳ２との対応関係は表１に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１，内部データＱ２及び出力データＱのうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００４７】
【表１】
0003577139.tif 000002
【００４８】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００４９】
そして、比較データＳ３と比較データＳ４との対応関係は、表２に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１，内部データＱ２及び出力データＱのうち一のデータであり、比較データＳ３が内部データＱ１の場合比較データＳ４は内部データＱ２及び出力データＱのうち一のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００５０】
【表２】
0003577139.tif 000003
【００５１】
したがって、比較データＳ１と比較データＳ２との論理値が一致する場合、新たに入力される入力データＤと、データ保持部３１ａあるいは３１ｂで保持されている出力データＱ（内部データＱ１，内部データＱ２）とが同一値であるとみなし、入力データＤをデータ保持部３１ａに書き込む必要はないため、排他的論理和ゲート２６ａの出力が“Ｌ”となることにより、制御信号ＳＣ１を“Ｈ”に固定して基準クロックＴを無効にする。
【００５２】
一方、比較データＳ１と比較データＳ２とが不一致の場合、新たに入力される入力データＤと、データ保持部３１ａあるいは３１ｂで保持されている出力データＱ（内部データＱ１，内部データＱ２）とが異なる値であるとみなし、入力データＤをデータ保持部３１ａに書き込む必要があるため、排他的論理和ゲート２６ａの出力が“Ｈ”となることにより、基準クロックＴをそのまま制御信号ＳＣ１として与え、データ保持部３１ａによる制御信号ＳＣ１（基準クロックＴ）に同期した入力データＤに対するデータ書き込み動作を行わせる。
【００５３】
同様に、比較データＳ３と比較データＳ４との論理値が一致する場合、新たに入力される入力データＤあるいは新たにデータ保持部３１ａに保持される内部データＱ１と、データ保持部３１ａあるいは３１ｂで保持されている出力データＱ（内部データＱ１，内部データＱ２）とが同一値であるとみなし、内部データＱ１をデータ保持部３１ｂに書き込む必要はないため、排他的論理和ゲート２６ａの出力が“Ｌ”となることにより、制御信号ＳＣ１を“Ｈ”に固定して基準クロックＴを無効にする。
【００５４】
一方、比較データＳ３と比較データＳ４とが不一致の場合、新たに入力される入力データＤあるいは新たにデータ保持部３１ａに保持される内部データＱ１と、データ保持部３１ａあるいは３１ｂで保持されている出力データＱ（内部データＱ１，内部データＱ２）とが異なる値であるとみなし、内部データＱ１をデータ保持部３１ｂに書き込む必要があるため、排他的論理和ゲート２６ａの出力が“Ｈ”となることにより、基準クロックＴをそのまま（実際には基準クロックＴの反転値）制御信号ＳＣ２として与え、データ保持部３１ｂによる制御信号ＳＣ２（基準クロックＴ）に同期した入力データＤに対するデータ書き込み動作を行わせる。
【００５５】
このように、半導体集積回路３０は、データ保持部３１ａ及びデータ保持部３１ｂそれぞれによるデータ書き込み動作が必要な場合にのみ、制御信号ＳＣ１及びＳＣ２として基準クロックＴを与えるようにし、書き込む必要のない場合は基準クロックＴを無効にして制御信号ＳＣ１及びＳＣ２として固定電圧を与えている。したがって、半導体集積回路３０は書き込みの必要がないとき、クロック信号線４の配線容量と各ＦＦ２５のＮＡＮＤゲート２７ａ及び２７ｂの入力段となるトランジスタのゲート容量とに対してのみ基準クロックＴの充放電を行うだけで済ますという低消費電力効果を得ることができる。
【００５６】
また、制御信号ＳＣ１及び制御信号ＳＣ２それぞれを独立してデータ保持部３１ａ及びデータ保持部３１ｂに付与する構成にしたため、基準クロックＴを共通にデータ保持部３１ａ及びデータ保持部３１ｂに与える場合に比べて、制御信号ＳＣ１及びＳＣ２をそれぞれを制御用クロックとして与える場合の方が駆動能力を高くすることができ、データ保持部３１ａ及び３１ｂによるデータ書き込み動作を高速に行えるという高速動作効果を得ることができる。
【００５７】
＜第１〜第７の特徴＞
比較データＳ１〜Ｓ４の候補は表１及び表２に示した通りであるが、候補を絞り込むことによって、以下に示す第１〜第７の特徴を呈することができる。
【００５８】
＜第１の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００５９】
そして、比較データＳ１と比較データＳ２との対応関係は表３に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００６０】
【表３】
0003577139.tif 000004
【００６１】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００６２】
そして、比較データＳ３と比較データＳ４との対応関係は、表４に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ３が内部データＱ１の場合、比較データＳ４は内部データＱ２のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００６３】
【表４】
0003577139.tif 000005
【００６４】
上記した第１の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【００６５】
さらに加えて、第１の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはない。したがって、出力端子ＰＯ１にかかる負荷を最小限に抑えることができるため、外部との関係において出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱのデータ転送を行えるという第１の効果を奏する。
【００６６】
＜第２の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ及び反転出力データＱＣがある。
【００６７】
そして、比較データＳ１と比較データＳ２との対応関係は表５に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ及び反転出力データＱＣのうち一のデータである。
【００６８】
【表５】
0003577139.tif 000006
【００６９】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ及び反転出力データＱＣがある。
【００７０】
そして、比較データＳ３と比較データＳ４との対応関係は、表６に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ３が内部データＱ１の場合、比較データＳ４は内部データＱ２のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ及び反転出力データＱＣのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転出力データＱＣである。
【００７１】
【表６】
0003577139.tif 000007
【００７２】
上記した第２の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【００７３】
さらに、第２の特徴を有する半導体集積回路は、第１の特徴を有する半導体集積回路同様、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはない。したがって、出力端子ＰＯ１にかかる負荷を最小限に抑えることができるため、外部との関係において出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱのデータ転送が行えるという第１の効果を奏する。
【００７４】
加えて、第２の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに反転内部データＱ２Ｃも該当することはないため、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な出力データＱのデータ転送が行えるという第２の効果も奏する。
【００７５】
＜第３の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【００７６】
そして、比較データＳ１と比較データＳ２との対応関係は表７に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１、内部データＱ２及び出力データＱのうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータである。
【００７７】
【表７】
0003577139.tif 000008
【００７８】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【００７９】
そして、比較データＳ３と比較データＳ４との対応関係は、表８に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１、内部データＱ２及び出力データＱのうち一のデータであり、比較データＳ３が内部データＱ１の場合、比較データＳ４は内部データＱ２及び出力データＱのうち一のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃのデータである。
【００８０】
【表８】
0003577139.tif 000009
【００８１】
上記した第３の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【００８２】
さらに加えて、第３の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣが該当することはない。したがって、出力端子ＰＯ２にかかる負荷を最小限に抑えることができるため、外部との関係において出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送を行えるという第３の効果を奏する。
【００８３】
＜第４の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、出力データＱ、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【００８４】
そして、比較データＳ１と比較データＳ２との対応関係は表９に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１及び出力データＱのうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータである。
【００８５】
【表９】
0003577139.tif 000010
【００８６】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、出力データＱ、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【００８７】
そして、比較データＳ３と比較データＳ４との対応関係は、表１０に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１及び出力データＱのうち一のデータであり、比較データＳ３が内部データＱ１の場合、比較データＳ４は出力データＱである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃのデータである。
【００８８】
【表１０】
0003577139.tif 000011
【００８９】
上記した第４の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【００９０】
さらに、第４の特徴を有する半導体集積回路は、第３の特徴を有する半導体集積回路同様、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣが該当することはない。したがって、出力端子ＰＯ２にかかる負荷を最小限に抑えることができるため、外部との関係において出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送を行えるという第３の効果を奏する。
【００９１】
加えて、第４の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに内部データＱ２も該当することはないため、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第４の効果も奏する。
【００９２】
＜第５の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては反転入力データＤＣがある。また、比較データＳ２の候補としては、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００９３】
そして、比較データＳ１と比較データＳ２との対応関係は表１１に示すように、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００９４】
【表１１】
0003577139.tif 000012
【００９５】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【００９６】
そして、比較データＳ３と比較データＳ４との対応関係は、表１２に示すように、比較データＳ３が内部データＱ１の場合比較データＳ４は内部データＱ２及び出力データＱのうち一のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【００９７】
【表１２】
0003577139.tif 000013
【００９８】
上記した第５の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【００９９】
さらに加えて、第５の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはない。したがって、入力端子ＰＩにかかる負荷を最小限に抑えることができるため、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１００】
＜第６の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【０１０１】
そして、比較データＳ１と比較データＳ２との対応関係は表１３に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータである。
【０１０２】
【表１３】
0003577139.tif 000014
【０１０３】
一方、排他的論理和ゲート２６ｂの比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び反転内部データＱ１Ｃがある。また、比較データＳ４の候補としては、内部データＱ１、内部データＱ２、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃがある。
【０１０４】
そして、比較データＳ３と比較データＳ４との対応関係は、表１４に示すように、比較データＳ３が入力データＤの場合、比較データＳ４は内部データＱ１及び内部データＱ２のうち一のデータであり、比較データＳ３が内部データＱ１の場合、比較データＳ４は内部データＱ２のデータである。そして、比較データＳ３が反転入力データＤＣの場合、比較データＳ４は反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデータであり、比較データＳ３が反転内部データＱ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃである。
【０１０５】
【表１４】
0003577139.tif 000015
【０１０６】
上記した第６の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【０１０７】
さらに加えて、第６の特徴を有する半導体集積回路は、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはない。したがって、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができるため、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０１０８】
また、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０１０９】
＜第７の特徴＞
排他的論理和ゲート２６ａの比較データＳ１の候補としては、入力データＤ及び反転入力データＤＣがあり、比較データＳ２の候補としては、出力データＱ及び反転出力データＱＣがあり、比較データＳ３の候補としては、入力データＤ、内部データＱ１、反転入力データＤＣ及び内部データＱ１があり、比較データＳ４の候補としては出力データＱ及び反転出力データＱＣがある。
【０１１０】
そして、比較データＳ１〜Ｓ４それぞれの対応関係は表１５に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は出力データＱであり、比較データＳ３は反転入力データＤＣ及び反転内部データＱ１Ｃのうち一のデータであり、比較データＳ４は反転出力データＱＣである。
【０１１１】
一方、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は反転出力データＱＣであり、比較データＳ３は入力データＤ及び内部データＱ１のうち一のデータであり、比較データＳ４は出力データＱである。
【０１１２】
【表１５】
0003577139.tif 000016
【０１１３】
上記した第７の特徴を有する半導体集積回路は、基本構成の半導体集積回路と同様、低消費電力効果と高速動作効果を得ることができる。
【０１１４】
さらに加えて、第７の特徴を有する半導体集積回路は、比較データＳ２及び比較データＳ４のうち、必ず一方が出力データＱ、他方が反転出力データＱＣとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることができ、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果を奏する。
【０１１５】
＜実施の形態１＞
図３はこの発明の実施の形態１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１１６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１１７】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態１の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１１８】
＜実施の形態２＞
図４はこの発明の実施の形態２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１１９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１２０】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態２の比較データＳ１〜Ｓ４の対応関係は〔表１５〕に該当し、第７の特徴を有する。したがって、比較データＳ２及び比較データＳ４のうち、必ず一方が出力データＱ、他方が反転出力データＱＣとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果を奏する。
【０１２１】
＜実施の形態３＞
図５はこの発明の実施の形態３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１２２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１２３】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…内部データＱ１
比較データＳ４…出力データＱ
実施の形態３の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１２４】
＜実施の形態４＞
図６はこの発明の実施の形態４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１２５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１２６】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態４の比較データＳ１〜Ｓ４の対応関係は〔表１５〕に該当し、第７の特徴を有する。したがって、比較データＳ２及び比較データＳ４のうち、必ず一方が出力データＱ、他方が反転出力データＱＣとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果を奏する。
【０１２７】
＜実施の形態５＞
図７はこの発明の実施の形態５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１２８】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１２９】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態５の比較データＳ１〜Ｓ４の対応関係は〔表７，表８〕に該当し、第３の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第３の効果を奏する。
【０１３０】
＜実施の形態６＞
図８はこの発明の実施の形態６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１３１】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１３２】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態６の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１３３】
＜実施の形態７＞
図９はこの発明の実施の形態７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１３４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１３５】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態７の比較データＳ１〜Ｓ４の対応関係は〔表７，表８〕に該当し、第３の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣが該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第３の効果を奏する。
【０１３６】
＜実施の形態８＞
図１０はこの発明の実施の形態８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１３７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１３８】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態８の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１３９】
＜実施の形態９＞
図１１はこの発明の実施の形態９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１４０】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１４１】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態９の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１４２】
＜実施の形態１０＞
図１２はこの発明の実施の形態１０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１４３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１４４】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態１０の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１４５】
＜実施の形態１１＞
図１３はこの発明の実施の形態１１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１４６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１４７】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…内部データＱ１
比較データＳ４…出力データＱ
実施の形態１１の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１４８】
＜実施の形態１２＞
図１４はこの発明の実施の形態１２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１４９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１５０】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態１２の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１５１】
＜実施の形態１３＞
図１５はこの発明の実施の形態１３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１５２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１５３】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態１３の比較データＳ１〜Ｓ４の対応関係は〔表１５〕に該当し、第７の特徴を有する。したがって、比較データＳ２及び比較データＳ４のうち、必ず一方が出力データＱ、他方が反転出力データＱＣとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果を奏する。
【０１５４】
＜実施の形態１４＞
図１６はこの発明の実施の形態１４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１５５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１５６】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態１４の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１５７】
加えて、実施の形態１４の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１５８】
＜実施の形態１５＞
図１７はこの発明の実施の形態１５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１５９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１６０】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…内部データＱ１
比較データＳ４…出力データＱ
実施の形態１５の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１６１】
さらに、実施の形態１５の比較データＳ１〜Ｓ４の対応関係は〔表１５〕にも該当し、第７の特徴をも有する。したがって、比較データＳ２及び比較データＳ４のうち、必ず一方が出力データＱ、他方が反転出力データＱＣとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果を奏する。
【０１６２】
＜実施の形態１６＞
図１８はこの発明の実施の形態１６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１６３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１６４】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態１６の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１６５】
加えて、実施の形態１６の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１６６】
＜実施の形態１７＞
図１９はこの発明の実施の形態１７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１６７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１６８】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態１７の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１６９】
＜実施の形態１８＞
図２０はこの発明の実施の形態１８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１７０】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１７１】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態１８の比較データＳ１〜Ｓ４の対応関係は〔表３，表４〕に該当し、第１の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第１の効果を奏する。
【０１７２】
さらに、実施の形態１８の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１７３】
＜実施の形態１９＞
図２１はこの発明の実施の形態１９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１７４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１７５】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…内部データＱ１
比較データＳ４…出力データＱ
実施の形態１９の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１７６】
さらに、実施の形態１９の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１７７】
＜実施の形態２０＞
図２２はこの発明の実施の形態２０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１７８】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１７９】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態２０の比較データＳ１〜Ｓ４の対応関係は〔表３，表４〕に該当し、第１の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第１の効果を奏する。
【０１８０】
さらに、実施の形態２０の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１８１】
＜実施の形態２１＞
図２３はこの発明の実施の形態２１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１８２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１８３】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…入力データＤ
比較データＳ４…出力データＱ
実施の形態２１の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１８４】
＜実施の形態２２＞
図２４はこの発明の実施の形態２２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１８５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１８６】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転出力データＱＣ
実施の形態２２の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１８７】
さらに、実施の形態２２の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１８８】
＜実施の形態２３＞
図２５はこの発明の実施の形態２３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１８９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１９０】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…内部データＱ１
比較データＳ４…出力データＱ
実施の形態２３の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０１９１】
さらに、実施の形態２３の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１９２】
＜実施の形態２４＞
図２６はこの発明の実施の形態２４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１９３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１９４】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転出力データＱＣ
実施の形態２４の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０１９５】
さらに、実施の形態２４の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０１９６】
＜実施の形態２５＞
図２７はこの発明の実施の形態２５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０１９７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０１９８】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態２５の比較データＳ１〜Ｓ４の対応関係は〔表７，表８〕に該当し、第３の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣが該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第３の効果を奏する。
【０１９９】
＜実施の形態２６＞
図２８はこの発明の実施の形態２６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２００】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２０１】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態２６の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０２０２】
＜実施の形態２７＞
図２９はこの発明の実施の形態２７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２０３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２０４】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態２７の比較データＳ１〜Ｓ４の対応関係は〔表７，表８〕に該当し、第３の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣが該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第３の効果を奏する。
【０２０５】
＜実施の形態２８＞
図３０はこの発明の実施の形態２８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２０６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２０７】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態２８の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０２０８】
＜実施の形態２９＞
図３１はこの発明の実施の形態２９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２０９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２１０】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態２９の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２１１】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２１２】
＜実施の形態３０＞
図３２はこの発明の実施の形態３０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２１３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２１４】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態３０の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２１５】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２１６】
＜実施の形態３１＞
図３３はこの発明の実施の形態３１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２１７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２１８】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態３１の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２１９】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２２０】
＜実施の形態３２＞
図３４はこの発明の実施の形態３２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２２１】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２２２】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態３２の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２２３】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２２４】
＜実施の形態３３＞
図３５はこの発明の実施の形態３３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２２５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２２６】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態３３の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２２７】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２２８】
＜実施の形態３４＞
図３６はこの発明の実施の形態３４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２２９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２３０】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態３４の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２３１】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２３２】
＜実施の形態３５＞
図３７はこの発明の実施の形態３５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２３３】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２３４】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態３５の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２３５】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２３６】
＜実施の形態３６＞
図３８はこの発明の実施の形態３６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２３７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２３８】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態３６の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２３９】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２４０】
＜実施の形態３７＞
図３９はこの発明の実施の形態３７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２４１】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２４２】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態３７の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０２４３】
＜実施の形態３８＞
図４０はこの発明の実施の形態３８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２４４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２４５】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態３８の比較データＳ１〜Ｓ４の対応関係は〔表３，表４〕に該当し、第１の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第１の効果を奏する。
【０２４６】
さらに、実施の形態３８の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２４７】
＜実施の形態３９＞
図４１はこの発明の実施の形態３９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２４８】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２４９】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態３９の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０２５０】
さらに、実施の形態３９の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２５１】
＜実施の形態４０＞
図４２はこの発明の実施の形態４０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２５２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２５３】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態４０の比較データＳ１〜Ｓ４の対応関係は〔表３，表４〕に該当し、第１の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な反転出力データＱＣのデータ転送が行えるという第１の効果を奏する。
【０２５４】
さらに、実施の形態４０の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第５の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２５５】
＜実施の形態４１＞
図４３はこの発明の実施の形態４１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２５６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２５７】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態４１の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２５８】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２５９】
＜実施の形態４２＞
図４４はこの発明の実施の形態４２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２６０】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２６１】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態４２の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２６２】
さらに、実施の形態４２の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２６３】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２６４】
＜実施の形態４３＞
図４５はこの発明の実施の形態４３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２６５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２６６】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態４３の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２６７】
さらに、実施の形態４３の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２６８】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２６９】
＜実施の形態４４＞
図４６はこの発明の実施の形態４４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２７０】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２７１】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態４４の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２７２】
さらに、実施の形態４４の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２７３】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２７４】
＜実施の形態４５＞
図４７はこの発明の実施の形態４５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２７５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２７６】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ２
実施の形態４５の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２７７】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２７８】
＜実施の形態４６＞
図４８はこの発明の実施の形態４６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２７９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２８０】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態４６の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２８１】
さらに、実施の形態４６の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２８２】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２８３】
＜実施の形態４７＞
図４９はこの発明の実施の形態４７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２８４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２８５】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…内部データＱ１
比較データＳ４…内部データＱ２
実施の形態４７の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２８６】
さらに、実施の形態４７の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２８７】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２８８】
＜実施の形態４８＞
図５０はこの発明の実施の形態４８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２８９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２９０】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…反転内部データＱ１Ｃ
比較データＳ４…反転内部データＱ２Ｃ
実施の形態４８の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０２９１】
さらに、実施の形態４８の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０２９２】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０２９３】
＜実施の形態４９＞
図５１はこの発明の実施の形態４９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２９４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２９５】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態４９の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０２９６】
＜実施の形態５０＞
図５２はこの発明の実施の形態５０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０２９７】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０２９８】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態５０の比較データＳ１〜Ｓ４の対応関係は〔表９，表１０〕に該当し、第４の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに反転出力データＱＣ及び内部データＱ２が該当することはないため、出力端子ＰＯ２にかかる負荷を最小限に抑えるとともに、インバータ３３の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第３及び第４の効果を奏する。
【０２９９】
＜実施の形態５１＞
図５３はこの発明の実施の形態５１であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３００】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３０１】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態５１の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３０２】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３０３】
＜実施の形態５２＞
図５４はこの発明の実施の形態５２であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３０４】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３０５】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ２
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態５２の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３０６】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３０７】
＜実施の形態５３＞
図５５はこの発明の実施の形態５３であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３０８】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３０９】
比較データＳ１…入力データＤ
比較データＳ２…内部データＱ１
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態５３の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３１０】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３１１】
＜実施の形態５４＞
図５６はこの発明の実施の形態５４であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３１２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３１３】
比較データＳ１…入力データＤ
比較データＳ２…出力データＱ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態５４の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３１４】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３１５】
＜実施の形態５５＞
図５７はこの発明の実施の形態５５であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３１６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３１７】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態５５の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０３１８】
＜実施の形態５６＞
図５８はこの発明の実施の形態５６であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３１９】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３２０】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転出力データＱＣ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態５６の比較データＳ１〜Ｓ４の対応関係は〔表５，表６〕に該当し、第２の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転内部データＱ２Ｃが該当することはないため、出力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、インバータ３４の入出力にかかる負荷を最小限に抑えることができる。その結果、基本構成の効果である低消費電力効果と高速動作効果に加え、出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えてより高速な反転出力データＱＣのデータ転送が行えるという第１及び第２の効果を奏する。
【０３２１】
＜実施の形態５７＞
図５９はこの発明の実施の形態５７であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３２２】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３２３】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態５７の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３２４】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３２５】
＜実施の形態５８＞
図６０はこの発明の実施の形態５８であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３２６】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３２７】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ２Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態５８の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０３２８】
さらに、実施の形態５８の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３２９】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３３０】
＜実施の形態５９＞
図６１はこの発明の実施の形態５９であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３３１】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３３２】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…入力データＤ
比較データＳ４…内部データＱ１
実施の形態５９の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕に該当し、第６の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３３３】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３３４】
＜実施の形態６０＞
図６２はこの発明の実施の形態６０であるＦＦ２５の１単位構成を示す回路図である。クロック入力制御手段２７及びデータ保持手段２８の構成は図２の回路図で示した構成と同様である。
【０３３５】
ただし、比較データＳ１〜Ｓ４は以下のように設定される。
【０３３６】
比較データＳ１…反転入力データＤＣ
比較データＳ２…反転内部データＱ１Ｃ
比較データＳ３…反転入力データＤＣ
比較データＳ４…反転内部データＱ１Ｃ
実施の形態６０の比較データＳ１〜Ｓ４の対応関係は〔表１１，表１２〕に該当し、第５の特徴を有する。したがって、比較データＳ１〜Ｓ４のすべてに入力データＤが該当することはないため、入力端子ＰＩにかかる負荷を最小限に抑えることができる。その結果、外部との関係において入力端子ＰＩのファンインが多い場合でも、伝搬遅延時間の最小限に抑えて高速な入力データＤのデータ転送を行えるという第５の効果を奏する。
【０３３７】
さらに、実施の形態６０の比較データＳ１〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第６の特徴をも有する。したがって、比較データＳ１〜Ｓ４のすべてに出力データＱ及び反転出力データＱＣが該当することはないため、出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小限に抑えることができる。その結果、外部との関係において出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間の最小限に抑えて高速な出力データＱ及び反転出力データＱＣのデータ転送を行えるという第６の効果を奏する。
【０３３８】
加えて、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与えることになるため、外部との関係において、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同等な場合に、出力データＱと反転出力データＱＣとの間に信号伝搬遅延が生じないようにするという第７の効果も奏する。
【０３３９】
＜実施の形態６１＞
図６３は実施の形態６１の構成を示す回路図である。図６３で示した構成は、図１で示したＦＦ２５（２５ａ〜２５ｄ）の１単位（１ビット分）の構成を示している。同図に示すように、ＦＦ２５はクロック入力制御手段３５とデータ保持手段２８′から構成される。そして、外部入出力端子として、入力データＤを受ける入力端子ＰＩと、基準クロックＴを受けるクロック入力端子ＰＣと、出力データＱを出力する出力端子ＰＯ１と、反転出力データＱＣを出力する出力端子ＰＯ２とを有している。
【０３４０】
データ保持手段２８′は制御信号ＳＣ１及び制御信号ＳＣ２に代わって制御信号ＳＣがデータ保持部３１ａのＡＮＤゲートＧ１及びＧ２並びにＯＲゲートＧ５及びＧ６に共通に入力される点を除いて、図２で示したデータ保持手段２８の構成と同様である。
【０３４１】
クロック入力制御手段３５は、ＡＮＤゲートＧ２１，Ｇ２２、ＯＲゲートＧ２３及びＮＡＮＤゲートＧ２４から構成される。ＡＮＤゲートＧ２１は一方入力である比較データＳ１として入力データＤを入力し、他方入力である比較データＳ２として反転内部データＱ２Ｃを入力する。ＡＮＤゲートＧ２２は一方入力である比較データＳ３として反転入力データＤＣを入力し、他方入力である比較データＳ４として内部データＱ２を入力する。
【０３４２】
ＯＲゲートＧ２３はＡＮＤゲートＧ２１及びＡＮＤゲートＧ２２それぞれの出力を受ける。クロック制御ゲートであるＮＡＮＤゲートＧ２４はＯＲゲートＧ２３の出力と基準クロックＴとを受け、その出力である制御信号ＳＣを制御用クロックとしてＡＮＤゲートＧ１，ＡＮＤゲートＧ２、ＯＲゲートＧ５及びＯＲゲートＧ６に出力する。
【０３４３】
なお、比較データＳ１及びＳ３の候補としては、入力データＤ及び反転入力データＤＣがある。また、比較データＳ２及びＳ４の候補としては、内部データＱ１、内部データＱ２、出力データＱ、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣがある。
【０３４４】
そして、比較データＳ１〜Ｓ４の関係は表１６に示すように、比較データＳ１が入力データＤの場合、比較データＳ２は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータであり、比較データＳ３が反転入力データＤＣであり、比較データＳ４は内部データＱ１，内部データＱ２及び出力データＱのうち一のデータである。また、比較データＳ１が反転入力データＤＣの場合、比較データＳ２は内部データＱ１，内部データＱ２及び出力データＱのうち一のデータであり、比較データＳ３が入力データＤであり、比較データＳ４は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのうち一のデータである。
【０３４５】
【表１６】
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【０３４６】
したがって、入力データＤと出力データＱ（内部データＱ１，内部データＱ２）とが一致する場合、比較データＳ１及びＳ２のうち一方は必ず“Ｌ”となり、比較データＳ３及びＳ４のうち一方が必ず“Ｌ”となるため、ＡＮＤゲートＧ２１及びＧ２２の出力が共に“Ｌ”となりＯＲゲートＧ２３の出力が“Ｌ”となる。
【０３４７】
すなわち、入力データＤと出力データＱ（内部データＱ１，内部データＱ２）とが一致し、入力データＤをデータ保持部３１ａ及びデータ保持部３１ｂに書き込む必要がない場合、制御信号ＳＣを“Ｈ”に固定して基準クロックＴを無効にする。
【０３４８】
一方、入力データＤと出力データＱ（内部データＱ１，内部データＱ２）とが不一致の場合、比較データＳ１及びＳ２並びにＳ３及びＳ４のうち一方は必ず“Ｈ”及び“Ｈ”となるため、ＯＲゲートＧ２３の出力が“Ｈ”となる。
【０３４９】
すなわち、入力データＤと出力データＱ（内部データＱ１，内部データＱ２）とが不一致であり、入力データＤをデータ保持部３１ａ及びデータ保持部３１ｂに書き込む必要がある場合、基準クロックＴをそのまま（実際には基準クロックＴの反転値）制御信号ＳＣとして与え、データ保持部３１ａ及び３１ｂによるＳＣ（基準クロックＴ）に同期した入力データＤに対するデータ書き込み動作を行わせる。
【０３５０】
このように、実施の形態６１による半導体集積回路は、データ保持部３１ａ及びデータ保持部３１ｂよるデータ書き込み動作が必要な場合にのみ、制御信号ＳＣとして基準クロックＴを与えるようにし、書き込む必要のない場合は制御信号ＳＣを“Ｈ”に固定して基準クロックＴを無効にしている。したがって、実施の形態６１による半導体集積回路は書き込みの必要がないとき、クロック信号線４の配線容量と各ＦＦ２５のＮＡＮＤゲートＧ２４の入力段となるトランジスタのゲート容量とに対してのみ基準クロックＴの充放電を行うだけで済ますという低消費電力効果を得ることができる。
【０３５１】
図６４は図６３のＦＦのトランジスタレベルの構成を示す回路図である。同図に示すように、データ保持手段２８′はトランジスタＴ３１〜Ｔ６０で構成される。トランジスタＴ３１及びＴ３２によりインバータ３２を構成し、トランジスタＴ３３〜Ｔ３８によりＡＮＤゲートＧ１及びＮＯＲゲートＧ３を構成し、トランジスタＴ３９〜Ｔ４４によりＡＮＤゲートＧ２及びＮＯＲゲートＧ４を構成し、トランジスタＴ４５〜Ｔ５０によりＯＲゲートＧ５及びＮＡＮＤゲートＧ７を構成し、トランジスタＴ５１〜Ｔ５６によりＯＲゲートＧ６及びＮＡＮＤゲートＧ８を構成し、トランジスタＴ５７及びＴ５８によりインバータ３３を構成し、トランジスタＴ５９及びＴ６０によりインバータ３４を構成している。
【０３５２】
一方、クロック入力制御手段３５は１０個のトランジスタＴ６１〜７０から構成される。ＰＭＯＳトランジスタＴ６１，Ｔ６２は電源ＶＤＤ，ノードＮ１１間に直列に形成され、トランジスタＴ６１及びＴ６２のゲートにそれぞれ内部データＱ２及び入力データＤを受ける。ＰＭＯＳトランジスタＴ６４，Ｔ６５は電源ＶＤＤ，ノードＮ１１間に直列に形成され、トランジスタＴ６４及びＴ６５のゲートにそれぞれ反転入力データＤＣ及び反転内部データＱ２Ｃを受ける。ＰＭＯＳトランジスタＴ６３は電源ＶＤＤ，ノードＮ１１間に形成され、ゲートに基準クロックＴを受ける。ＮＭＯＳトランジスタＴ６６及びＴ６７はノードＮ１１，Ｎ１２間に直列に形成され、トランジスタＴ６６及びＴ６７のゲートにそれぞれ反転入力データＤＣ及び内部データＱ２を受ける。ＮＭＯＳトランジスタＴ６８及びＴ６９はノードＮ１１，Ｎ１２間に直列に形成され、トランジスタＴ６８及びＴ６９のゲートにそれぞれ反転内部データＱ２Ｃ及び入力データＤを受ける。
【０３５３】
このように、トランジスタＴ６１〜Ｔ７０を構成することにより、ＡＮＤゲートＧ２１，Ｇ２２、ＯＲゲートＧ２３及びＮＡＮＤゲートＧ２４からなる組合せ回路であるクロック入力制御手段３５を比較的少ないトランジスタ構成で製造できるため、集積度を向上させることができる。
【０３５４】
＜実施の形態６２＞
図６５はこの発明の実施の形態６２の構成を示す回路図である。同図に示すように、データ保持回路群４０は、ｎ個のデータ保持手段２８、ｎ個の排他的論理和ゲート４１ａ、１個のｎ入力ＯＲゲート４１ｂ及び１個の２入力ＡＮＤゲート４２から構成される。
【０３５５】
ｎ個の排他的論理和ゲート４１ａはそれぞれｎ個の入力データＤ及びｎ個のデータ保持手段２８の出力データＱのうち、対応する入力データＤ及び出力データＱをそれぞれ受ける。ＯＲゲート４１ｂはｎ個の排他的論理和ゲート４１ａの出力を受ける。クロック制御ゲートであるＡＮＤゲート４２はＯＲゲート４１ｂの出力と基準クロックＴとを受け、その出力を制御信号ＳＣとしてデータ保持手段２８のクロック入力に与える。
【０３５６】
このような構成のデータ保持回路群４０は、ｎ個の入力データＤとｎ個の出力データＱとがすべて一致し、ｎ個の入力データＤをｎ個のデータ保持手段２８に書き込む必要がない場合、制御用クロックである制御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効にする。
【０３５７】
一方、ｎ個の入力データＤとｎ個の出力データＱとが一部でも不一致であり、ｎ個の入力データＤをｎ個のデータ保持手段２８の少なくとも一つに書き込む必要がある場合、基準クロックＴをそのまま制御信号ＳＣとして与え、制御信号ＳＣ（基準クロックＴ）に同期したｎ個のデータ保持手段２８によるｎ個の入力データＤに対するデータ書き込み動作を行わせる。
【０３５８】
このように、実施の形態６２による半導体集積回路は、ｎ個のデータ保持手段２８のうち少なくとも一によるデータ書き込み動作が必要な場合にのみ、制御信号ＳＣとして基準クロックＴを与えるようにし、書き込む必要のない場合は制御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効にしている。したがって、実施の形態６２による半導体集積回路は書き込みの必要がないとき、クロック信号線４の配線容量とＡＮＤゲート４２の入力段となるトランジスタのゲート容量とに対してのみ基準クロックＴの充放電を行うだけで済ますという低消費電力効果を得ることができる。
【０３５９】
加えて、ｎ個のデータ保持手段２８のクロック制御を１個のＯＲゲート４１ｂ及びＡＮＤゲート４２を用いて行うように構成したため、簡単な回路構成で実現できる。
【０３６０】
＜実施の形態６３＞
図６６はこの発明の実施の形態６３の半導体集積回路の構成を示す回路図である。同図に示すように、実施の形態６３はＦＦ５０とデータ選択回路４７とから構成される。ＦＦ５０は、データ保持手段２８、排他的論理和ゲート５４及びＡＮＤゲート５５から構成される。排他的論理和ゲート５４は選択データＳＤとデータ保持手段２８の出力データＱを受け、ＡＮＤゲート５５は排他的論理和ゲート５４の出力と基準クロックＴとを受ける。データ保持手段２８は入力データとして選択データＳＤを受け、クロック入力にＡＮＤゲート５５の出力である制御信号ＳＣを受ける。
【０３６１】
データ選択回路４７は、ＡＮＤゲート５１，５２及びＮＯＲゲート５３から構成され、ＡＮＤゲート５１は入力端子ＰＩ及び選択信号入力端子ＰＳからそれぞれ入力データＤ及び選択信号ＳＭを受け、ＡＮＤゲート５２は選択信号ＳＭの反転値とスキャン入力端子ＰＳＣから得たスキャン入力データＳＩとを受ける。ＯＲゲート５３はＡＮＤゲート５１及び５２の出力を受け、その論理和を選択データＳＤとして出力する。
【０３６２】
このような構成のデータ選択回路４７は、選択信号ＳＭが“Ｈ”のとき選択データＳＤとして入力データＤを出力し、選択信号ＳＭが“Ｌ”のとき選択データＳＤとしてスキャン入力データＳＩを出力する。
【０３６３】
このような構成のＦＦ５０は、選択データＳＤと出力データＱとが致し、選択データＳＤをデータ保持手段２８に書き込む必要がない場合、制御用クロックである制御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効にする。
【０３６４】
一方、選択データＳＤと出力データＱとが不一致であり、選択データＳＤをデータ保持手段２８に書き込む必要がある場合、基準クロックＴをそのまま制御信号ＳＣとして与え、制御信号ＳＣ（基準クロックＴ）に同期したデータ保持手段２８による選択データＳＤに対するデータ書き込み動作を行わせる。
【０３６５】
このように、実施の形態６３による半導体集積回路は、データ保持手段２８によるデータ書き込み動作が必要な場合にのみ、制御信号ＳＣとして基準クロックＴを与えるようにし、書き込む必要のない場合は制御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効にしている。したがって、実施の形態６３による半導体集積回路は書き込みの必要がないとき、クロック信号線４の配線容量とＡＮＤゲート５５の入力段となるトランジスタのゲート容量とに対してのみ基準クロックＴの充放電を行うだけで済ますという低消費電力効果を得ることができる。
【０３６６】
さらに、データ選択回路４７は、選択信号ＳＭに基づき、入力データＤ及びスキャン入力データＳＩのうち一方のデータを選択データＳＤとして出力するため、選択データＳＤとしてスキャン入力データＳＩを選択するとにより、スキャンテストの実行を低消費電力で行うこともできる。
【０３６７】
【発明の効果】
以上説明したように、この発明における請求項１記載のデータ保持回路においては、第１の比較データと第２の比較データとの論理値の一致／不一致に基づき、第１の制御用クロックとして固定電圧／基準クロックを出力する第１のクロック制御手段と、第３の比較データと第４の比較データとの論理値の一致／不一致に基づき、第２の制御用クロックとして固定電圧／基準クロックを出力する第２のクロック制御手段とを備える。
【０３６８】
そして、第１及び第２の比較データの対応関係は以下に示す通りである。
【０３６９】
第１の比較データが入力データの場合、第２の比較データは第１の内部データ、第２の内部データ及び出力データのうち一のデータであり、第１の比較データが反転入力データの場合、第２の比較データは第１の反転内部データ、第２の反転内部データ及び反転出力データのうち一のデータである。
【０３７０】
したがって、第１及び第２の比較データの論理値が一致する場合、新たに入力される入力データと、第１あるいは第２のデータ保持手段で保持されている出力データ（第１及び第２の内部データ）とが同一値であるとみなすことができる。
【０３７１】
また、第３及び第４の比較データの対応関係は以下に示す通りである。
【０３７２】
第３の比較データが入力データの場合、第４の比較データは第１の内部データ、第２の内部データ及び出力データのうち一のデータであり、第３の比較データが第１の内部データの場合、第４の比較データは第２の内部データ及び出力データのうち一のデータであり、第３の比較データが反転入力データの場合、第４の比較データは第１の反転内部データ、第２の反転内部データ及び反転出力データのうち一のデータであり、第３の比較データが第１の反転内部データの場合、第４の比較データは第２の反転内部データ及び反転出力データのうち一のデータである。
【０３７３】
したがって、第３及び第４の比較データの論理値が一致する場合、新たに入力される入力データあるいは新たに第１のデータ保持手段に保持される第１の内部データと、第１あるいは第２のデータ保持手段で保持されている出力データ（第１及び第２の内部データ）とが同一値であるとみなすことができる。
【０３７４】
その結果、請求項１記載のデータ保持回路は、第１及び第２の比較データの論理値が一致したとき、第１のクロック制御手段により第１の制御用クロックとして固定電圧を出力することにより、第１のデータ保持手段の動作に支障を与えることなく、第１の制御用クロックの充放電による消費電力増加を最小限に抑えることができ、第３及び第４の比較データの論理値が一致したとき、第２のクロック制御手段により第２の制御用クロックとして固定電圧を出力することにより、第２のデータ保持手段の動作に支障を与えることなく、第２の制御用クロックの充放電による消費電力増加を最小限に抑えることができる。
【０３７５】
また、請求項２記載のデータ保持回路においては、第１の比較データが入力データの場合、第２の比較データは第１の内部データ及び第２の内部データのうち一のデータであり、第３の比較データが入力データの場合、第４の比較データは第１の内部データ及び第２の内部データのうち一のデータであり、第３の比較データが第１の内部データの場合、第４の比較データは第２の内部データであるため、第１〜第４の比較データのすべてに出力データが該当することはない。
【０３７６】
その結果、請求項２記載のデータ保持回路は、第１の出力端子にかかる負荷を最小限に抑えることができるため、外部との関係において第１の出力端子のファンアウトが多い場合でも、伝搬遅延時間を最小限に抑えて高速な出力データのデータ転送を行うことができる。
【０３７７】
さらに、請求項３のデータ保持回路においては、第１の比較データが反転入力データの場合、第２の比較データは第１の反転内部データ及び反転出力データのうち一のデータであり、第３の比較データが反転入力データの場合、第４の比較データは第１の反転内部データ及び反転出力データのうち一のデータであり、第３の比較データが第１の反転内部データの場合、第４の比較データは反転出力データであるため、第１〜第４の比較データすべてに出力データ及び第２の反転内部データが該当することはない。
【０３７８】
その結果、請求項３記載のデータ保持回路は、第１の外部データ出力手段の入出力にかかる負荷を最小限に抑えることができるため、第１の出力端子のファンアウトが多い場合でも、伝搬遅延時間を最小限に抑えてより高速な出力データのデータ転送を行うことができる。
【０３７９】
また、請求項４記載のデータ保持回路においては、第１の比較データが反転入力データの場合、第２の比較データは第１の反転内部データ及び第２の反転内部データのうち一のデータであり、第３の比較データが反転入力データの場合、第４の比較データは第１の反転内部データ及び第２の反転内部データのうち一のデータであり、第３の比較データが第１の反転内部データの場合、第４の比較データは第２の反転内部データであるため、第１〜第４の比較データのすべてに反転出力データが該当することはない。
【０３８０】
その結果、請求項４記載のデータ保持回路は、第２の出力端子にかかる負荷を最小限に抑えることができるため、外部との関係において第２の出力端子のファンアウトが多い場合でも、伝搬遅延時間を最小限に抑えて高速な反転出力データのデータ転送を行うことができる。
【０３８１】
さらに、請求項５記載のデータ保持回路においては、第１の比較データが入力データの場合、第２の比較データは第１の内部データ及び出力データのうち一のデータであり、第３の比較データが入力データの場合、第４の比較データは第１の内部データ及び出力データのうち一のデータであり、第３の比較データが第１の内部データの場合、第４の比較データは出力データであるため、第１〜第４の比較データのすべてに反転出力データ及び第２の内部データが該当することはない。
【０３８２】
その結果、請求項５記載のデータ保持回路は、第２の外部データ出力手段の入出力にかかる負荷を最小限に抑えることができるため、第２の出力端子のファンアウトが多い場合でも、伝搬遅延時間を最小限に抑えてより高速な出力データのデータ転送を行うことができる。
【０３８３】
また、請求項６記載のデータ保持回路においては、第１の比較データは、反転入力データであり、第３の比較データは、第１の内部データ、反転入力データ及び第１の反転内部データのうち一のデータであるため、第１〜第４の比較データのすべてに入力データが該当することはない。
【０３８４】
その結果、請求項６記載のデータ保持回路は、入力端子にかかる負荷を最小限に抑えることができるため、外部との関係において入力端子のファンインが多い場合でも、伝搬遅延時間を最小限に抑えて高速な入力データのデータ転送を行うことができる。
【０３８５】
また、請求項７記載のデータ保持回路においては、第１の比較データが入力データの場合、第２の比較データは第１の内部データ及び第２の内部データのうち一のデータであり、第１の比較データが反転入力データの場合、第２の比較データは第１の反転内部データ及び第２の反転内部データのうち一のデータであり、第３の比較データが入力データの場合、第４の比較データは第１の内部データ及び第２の内部データのうち一のデータであり、第３の比較データが第１の内部データの場合、第４の比較データは第２の反転内部データであり、第３の比較データが反転入力データの場合、第４の比較データは第１の反転内部データ及び第２の反転内部データのうち一のデータであり、第３の比較データが第１の反転内部データの場合、第４の比較データは第２の反転内部データであるため、第１〜第４の比較データのすべてに出力データ及び反転出力データが該当することはない。
【０３８６】
その結果、請求項７記載のデータ保持回路は、第１及び第２の出力端子にかかる負荷を最小限に抑えることができるため、外部との関係において第１及び第２の出力端子それぞれのファンアウトが多い場合でも、伝搬遅延時間を最小限に抑えて高速な出力データ及び反転出力データのデータ転送を行うことができる。
【０３８７】
また、第１及び第２の出力端子に均等な負荷が与えられることになるため、外部との関係において、第１及び第２の出力端子のファンアウトが同等な場合に、出力データと反転出力データとの間に信号伝搬遅延が生じないようにすることもできる。
【０３８８】
また、請求項８記載のデータ保持回路においては、第１の比較データが入力データの場合、第２の比較データは出力データであり、第３の比較データは、反転入力データ及び第１の反転内部データのうち一のデータであり、第４の比較データは反転出力データであり、第１の比較データが反転入力データの場合、第２の比較データは反転出力データであり、第３の比較データは、入力データ及び第１の内部データのうち一のデータであり、第４の比較データは出力データであるため、第２の比較データ及び第４の比較データのうち、一方が出力データであり、他方が反転出力データとなる。
【０３８９】
その結果、請求項８記載のデータ保持回路は、第１及び第２の出力端子に均等な負荷を与えることより、外部との関係において、第１及び第２の出力端子のファンアウトが同等な場合に、出力データと反転出力データとの間に信号伝搬遅延が生じないようにすることができる。
【０３９０】
この発明における請求項９記載のデータ保持回路のクロック制御手段は、第１及び第２の比較データを受け、第１の比較データと第２の比較データとの論理積を求めて第１の論理データを出力する第１のＡＮＤゲートと、第３及び第４の比較データを受け、第３の比較データと第４の比較データとの論理積を求めて第２の論理データを出力する第２のＡＮＤゲートと、第１及び第２の論理データの論理和を求めて第３の論理データを出力するＯＲゲートと、第３の論理データの“Ｈ”／“Ｌ”に基づき、制御用クロックとして基準クロック／固定電圧を出力するクロック制御ゲートとを備えて構成されるため、クロック制御手段を構成するためのトランジスタ数を最小限に抑えることができる。
【０３９１】
その結果、集積度を向上させたデータ保持回路を得ることができる。
【０３９２】
この発明における請求項１０記載のデータ保持回路は、各々が第１〜第ｎの入力データそれぞれと第１〜第ｎの出力データを受け、第１〜第ｎの入力データそれぞれと第１〜第ｎの出力データそれぞれとを比較して、一致／不一致を指示する第１〜第ｎの比較信号をそれぞれ出力する第１〜第ｎの比較手段と、第１〜第ｎの比較信号を受け、第１〜第ｎの比較信号がすべて一致を指示した場合のみ制御用クロックとして固定電圧を出力し、それ以外の場合は制御用クロックとして基準クロックを出力するクロック制御手段を備えている。
【０３９３】
したがって、第１〜第ｎの比較信号がすべて一致を指示する場合、新たに入力される第１〜第ｎの入力データすべてと、第１〜第ｎのデータ保持手段によりそれぞれ保持されている第１〜第ｎの出力データとが同一値であるとみなすことができる。
【０３９４】
その結果、請求項１０記載のデータ保持回路は、第１〜第ｎの比較信号がすべて一致を指示したとき、クロック制御手段により制御用クロックとして固定電圧を出力することにより、第１〜第ｎのデータ保持手段の動作に支障を与えることなく、制御用クロックの充放電による消費電力増加を最小限に抑えることができる。
【０３９５】
この発明における請求項１１記載のデータ保持回路のクロック制御手段は、選択データと出力データとを比較して、その一致／不一致の基づき制御用クロックとして固定電圧／基準クロックを出力するため、新たに入力される選択データと、データ保持手段で保持されている出力データとが同一の場合に、制御用クロックを固定することができる。
【０３９６】
その結果、請求項１１記載のデータ保持回路は、データ保持手段の動作に支障を与えることなく、制御用クロックの充放電による消費電力増加を最小限に抑えることができる。
【０３９７】
さらに、入力データ選択手段は、選択信号に基づき、入力データ及びスキャン入力データのうち一方のデータを選択データとして出力するため、選択データとしてスキャン入力データを選択するとにより、スキャンテストの実行を低消費電力で行うこともできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１〜６０の全体構成を示す説明図である。
【図２】この発明の実施の形態１〜６０の基本構成を示す回路図である。
【図３】この発明の実施の形態１の構成を示す回路図である。
【図４】この発明の実施の形態２の構成を示す回路図である。
【図５】この発明の実施の形態３の構成を示す回路図である。
【図６】この発明の実施の形態４の構成を示す回路図である。
【図７】この発明の実施の形態５の構成を示す回路図である。
【図８】この発明の実施の形態６の構成を示す回路図である。
【図９】この発明の実施の形態７の構成を示す回路図である。
【図１０】この発明の実施の形態８の構成を示す回路図である。
【図１１】この発明の実施の形態９の構成を示す回路図である。
【図１２】この発明の実施の形態１０の構成を示す回路図である。
【図１３】この発明の実施の形態１１の構成を示す回路図である。
【図１４】この発明の実施の形態１２の構成を示す回路図である。
【図１５】この発明の実施の形態１３の構成を示す回路図である。
【図１６】この発明の実施の形態１４の構成を示す回路図である。
【図１７】この発明の実施の形態１５の構成を示す回路図である。
【図１８】この発明の実施の形態１６の構成を示す回路図である。
【図１９】この発明の実施の形態１７の構成を示す回路図である。
【図２０】この発明の実施の形態１８の構成を示す回路図である。
【図２１】この発明の実施の形態１９の構成を示す回路図である。
【図２２】この発明の実施の形態２０の構成を示す回路図である。
【図２３】この発明の実施の形態２１の構成を示す回路図である。
【図２４】この発明の実施の形態２２の構成を示す回路図である。
【図２５】この発明の実施の形態２３の構成を示す回路図である。
【図２６】この発明の実施の形態２４の構成を示す回路図である。
【図２７】この発明の実施の形態２５の構成を示す回路図である。
【図２８】この発明の実施の形態２６の構成を示す回路図である。
【図２９】この発明の実施の形態２７の構成を示す回路図である。
【図３０】この発明の実施の形態２８の構成を示す回路図である。
【図３１】この発明の実施の形態２９の構成を示す回路図である。
【図３２】この発明の実施の形態３０の構成を示す回路図である。
【図３３】この発明の実施の形態３１の構成を示す回路図である。
【図３４】この発明の実施の形態３２の構成を示す回路図である。
【図３５】この発明の実施の形態３３の構成を示す回路図である。
【図３６】この発明の実施の形態３４の構成を示す回路図である。
【図３７】この発明の実施の形態３５の構成を示す回路図である。
【図３８】この発明の実施の形態３６の構成を示す回路図である。
【図３９】この発明の実施の形態３７の構成を示す回路図である。
【図４０】この発明の実施の形態３８の構成を示す回路図である。
【図４１】この発明の実施の形態３９の構成を示す回路図である。
【図４２】この発明の実施の形態４０の構成を示す回路図である。
【図４３】この発明の実施の形態４１の構成を示す回路図である。
【図４４】この発明の実施の形態４２の構成を示す回路図である。
【図４５】この発明の実施の形態４３の構成を示す回路図である。
【図４６】この発明の実施の形態４４の構成を示す回路図である。
【図４７】この発明の実施の形態４５の構成を示す回路図である。
【図４８】この発明の実施の形態４６の構成を示す回路図である。
【図４９】この発明の実施の形態４７の構成を示す回路図である。
【図５０】この発明の実施の形態４８の構成を示す回路図である。
【図５１】この発明の実施の形態４９の構成を示す回路図である。
【図５２】この発明の実施の形態５０の構成を示す回路図である。
【図５３】この発明の実施の形態５１の構成を示す回路図である。
【図５４】この発明の実施の形態５２の構成を示す回路図である。
【図５５】この発明の実施の形態５３の構成を示す回路図である。
【図５６】この発明の実施の形態５４の構成を示す回路図である。
【図５７】この発明の実施の形態５５の構成を示す回路図である。
【図５８】この発明の実施の形態５６の構成を示す回路図である。
【図５９】この発明の実施の形態５７の構成を示す回路図である。
【図６０】この発明の実施の形態５８の構成を示す回路図である。
【図６１】この発明の実施の形態５９の構成を示す回路図である。
【図６２】この発明の実施の形態６０の構成を示す回路図である。
【図６３】この発明の実施の形態６１の構成を示す回路図である。
【図６４】実施の形態６１のトランジスタレベルの構成を示す回路図である。
【図６５】この発明の実施の形態６２の構成を示す回路図である。
【図６６】この発明の実施の形態６３の構成を示す回路図である。
【図６７】ＦＦを有する従来の半導体集積回路の構成を示す説明図である。
【図６８】ＦＦの構成を示す回路図である。
【図６９】ＦＦのトランジスタレベルの構成を示す回路図である。
【図７０】ＦＦを有する従来の半導体集積回路の他の構成を示す説明図である。
【図７１】図７０のＡＮＤゲートの内部構成を示す回路図である。
【符号の説明】
２５ａ〜２５ｄ  フリップフロップ（ＦＦ）、２６ａ，２６ｂ  排他的論理和ゲート、２７  クロック入力制御手段、２７ａ，２７ｂ  ＮＡＮＤゲート、２８データ保持手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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