【事件の表示】
　特願２００２−２６０３１８「半導体集積回路」拒絶査定不服審判事件〔平成１６年　４月　２日出願公開、特開２００４−１０１２４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年９月５日の出願であって、平成１７年４月２５日付け（発送日同年５月１０日）で拒絶査定がなされ、これに対し、同年６月７日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２　平成１７年６月７日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年６月７日付けの手続補正を却下する。
　
［理由］
１　補正の内容
　本件補正は、特許請求の範囲の請求項１の記載を、補正前の、
　「【請求項１】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
　備えたことを特徴とする半導体集積回路。」
から、補正後の、
　「【請求項１】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　前記メモリに対する試験動作時に、前記
制御部
サイクルを引き伸ばす
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備
え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定される
に補正する補正事項を含むものである。
　上記補正事項のうち、補正前の「試験対象の機能ブロック」を、補正後の「制御部」へと補正する点については、待機信号ＷＡＴが制御部２１Ｃから与えられることが本願明細書及び図面の記載から明らかであるから、この点の補正は、平成１８年改正前特許法第１７条の２第４項第３号に規定する誤記の訂正を目的とするものに該当する。そして、補正前の「遅延部」を、補正後の「サイクルを引き伸ばす遅延部」と補正する点及び「前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定される」の事項を追加する点の補正は、いずれも補正前の請求項１に記載した発明を特定するために必要な事項である「遅延部」について、その構成及び動作を具体的に限定したものであるから、平成１８年改正前特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　そこで、上記補正後の請求項１に記載されている事項により特定される発明（以下、「補正後第１発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
２　独立特許要件について
（１）補正後第１発明を再掲する。
　「【請求項１】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　前記メモリに対する試験動作時に、前記制御部からの待機信号に基づいて該メモリに供給するクロック信号のサイクルを引き伸ばす遅延部と、
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されることを特徴とする半導体集積回路。」
　
（２）引用例
　原査定の拒絶の理由に引用された本願の出願前に頒布された刊行物である特開平６−３４２４号公報（以下、「引用例」という。）には、以下の事項が図面と共に記載されている。
　　ア　「【特許請求の範囲】・・・【請求項４】入力データを処理および／または記憶する複数の機能ブロックを備えた集積回路装置であって、前記複数の機能ブロックの良否をテストするための複数のテストデータを発生するテストデータ発生手段、前記複数のテストデータのうちの少なくとも１つを指定するとともに、前記複数の機能ブロックのうちの少なくとも１つをテスト対象ブロックとして指定する命令情報を発生するための命令情報発生手段、前記発生された命令情報を解読するデコーダ手段、前記デコーダ手段により解読された命令情報に応答して、前記テストデータ発生手段により発生された少なくとも１つのテストデータを前記テスト対象ブロックに転送するための経路、前記デコーダ手段により解読された命令情報に応答して、前記テスト対象ブロックから出力される出力データを保持する出力データ保持手段と、前記テストデータ発生手段により発生されたテストデータを期待値データとして保持する期待値保持手段、および前記出力データ保持手段により保持された出力データと前記期待値保持手段により保持された期待値データとの比較に基づいてテスト対象ブロックの良否を判定する判定手段とを含むことを特徴とする集積回路装置。」
　
　　イ　「【０００１】【産業上の利用分野】この発明は、入力データを処理および／または記憶する複数の機能ブロックの動作テストを行なうことのできる集積回路装置、および集積回路装置に組込まれるテストデータ発生回路に関し、特にテスト時間の短縮とテストコストの低減を図れる集積回路装置およびテストデータ発生回路に関するものである。」（段落【０００１】）
　
　　ウ　「【００７６】【実施例】図１はこの発明に係る集積回路装置の一実施例を示すブロック図である。図１に示す集積回路装置は、外部的に発生された命令情報を入力するための外部端子ＥＸＴと、集積回路装置の動作を制御するための内部メモリ９８と、命令情報９９を保持するための命令レジスタ１００と、命令レジスタ１００の出力をデコードするためのデコーダ１０１と、データ発生器１１０と、入力レジスタ２１０および２１１と、機能ブロック２２０および２２１と、出力レジスタ２３０および２３１と、外部インターフェイス部２４０、およびデータバス２７０を含む。
【００７７】デコーダ１０１は、命令情報を解読し、指定されたデータソースを制御するとともにデータの転送制御を行なうための信号を発生する。この信号は、データ発生器１１０、入力レジスタ２１０および２１１、データレジスタ２３０および２３１、外部インターフェイス２４０などに与えられる。
【００７８】データ発生器１１０は、データ伝搬経路３２１を介してデータバス２７０に接続され、デコーダ１０１からの制御信号３００に応答して、テストデータを発生する。
【００７９】入力レジスタ２１０は、データ伝搬経路３２２を介してデータバス２７０に接続され、デコーダ１０１からの制御信号３０１に応答して、データバス２７０からのデータを保持する。
【００８０】入力レジスタ２１１は、データ伝搬経路３２３を介してデータバス２７０に接続され、デコーダ１０１からの制御信号３０３に応答してデータバス２７０からのデータを保持する。
【００８１】出力レジスタ２３０は、データ伝搬経路３２５を介してデータバス２７０に接続され、デコーダ１０１からの制御信号３０２に応答して機能ブロック２２０からの出力データを保持し、この保持したデータをデータ伝搬経路３２５を介してデータバス２７０に出力する。
【００８２】出力レジスタ２３１はデータ伝搬経路３２６を介してデータバス２７０に接続され、デコーダ１０１からの制御信号３０４に応答して機能ブロック２２１からの出力データを保持し、この保持したデータをデータ伝搬経路３２６を介してデータバス２７０に出力する。
【００８３】外部インターフェイス部２４０は、データ伝搬経路３２０を介してデータバス２７０に接続され、かつデータ伝搬経路３２４を介してデータ入出力端子Ｄｉ／Ｄｏに接続される。この外部インターフェイス部２４０は、デコーダ１０１からの制御信号３０５に応答して、データバス２７０と外部データ入出力端子Ｄｉ／Ｄｏとのデータの入出力制御を行なう。
・・・
【００８７】次に、図１に示した集積回路装置によるテスト動作を説明する。まず、図２に示す命令情報９９が外部テスト端子ＥＸＴまたは内部メモリ９８から命令レジスタ１００に入力される。命令レジスタ１００は、命令情報９９を保持する。保持された命令情報は、デコーダ１１０によりデコードされ、指定されたデータソースを制御するための制御信号、データソースにより発生されたテストデータを指定された機能ブロック（テスト対象ブロック）に転送するための制御信号、機能ブロックを動作させるための制御信号などが発生される。
【００８８】次に図２の命令情報による各種のテスト例を説明する。
【００８９】まず厳しい使用条件で長時間連続動作させることにより、早期に不良を出させるバーンインテストを行なう場合には、次のようにする。図２に示した命令情報のオペコードにリピート命令（同一命令を設定回数だけ繰返し実行する）やジャンプ命令による無限ループ処理のみを設定すれば、データ発生器１１０のデータを１個以上のテスト対象ブロック２１０、２１１、および外部インターフェイス部２４０への入力として使用することが容易になる。それにより従来のごとく高温室を必要とする大型のバーンインテスト装置を用いなくても、バーンインテスト装置を用いたのと等価なテストを行なうことができる。・・・
【００９２】以上のテスト動作をすべて命令によって制御することにより大型テスタ用のテストプログラム開発に多くの時間を費やすことなく、集積回路装置内部の機能テストが集積回路装置のアプリケーションプログラムによって実行できる。」（段落【００７６】〜【００９２】）
　
　　エ　「【００９３】図３は、この発明に係る集積回路装置の第２の実施例を示すブロック図である。図３に示す集積回路装置は、図１に示した集積回路装置に、期待値保持部４００、出力データ保持部４０１、一致検出部４０２、およびテスト結果保持部５００が追加されている。期待値保持部４００は、データバス２７０に接続され、デコーダ１１０からの制御信号３０８に応答して、期待値データを保持する。この期待値データは、データ発生器１１０により発生されるテストデータあるいは他のレジスタ、メモリ、外部インターフェイスなどからのデータである。出力データ保持部４０１は、データバス２７０に接続され、デコーダからの制御信号３０６に応答して、テスト対象ブロックの出力データを保持する。一致検出部４０２は、期待値保持部４００に保持された値と出力データ保持部４０１に保持された値との一致／不一致を検出し、良／不良判定結果を出力する。テスト結果保持部５００は、デコーダ１０１からの制御信号３０７に応答して、一致検出部４０２の出力を保持する。
【００９４】次に図３に示した集積回路装置の動作について説明する。ここでは、説明を簡単化するために、機能ブロック２２０をメモリとし、このメモリをテストするときの動作について説明する。このテストに必要な入力データは、データ発生器１１０の出力を使用する。また、命令情報は、機能ブロック２２０を動作させるオペレーションコード（メモリの場合には書込命令）と、データ発生器１１０を指定するデータソースコード、データの送り先として機能ブロック２２０とそのアドレスを指定するデスティネーションコードを格納する。この命令情報は、命令レジスタ１００に入力される。一般に、命令情報は、内部メモリ（命令メモリ）から読出される場合と集積回路装置外部から設定される場合とがある。内部メモリは、テストを行なうための特別の命令ではなく、通常動作を行なわせる命令であり、この実施例では、通常動作の命令をテストの際に用いている。
【００９５】命令レジスタ１００の出力は、デコーダ１０１により解読される。解読結果に従って、制御信号３００が活性化され、データ発生器１１０の出力がデータバス２７０に送出される。このデータ発生器１１０のデータは、命令によってテストに必要な値に設定できる。他方、制御信号３０１が活性化されており、機能ブロック２２０の入力レジスタ２１０がデータバス上のデータを取込むことができる。機能ブロック２２０では、オペレーションコードに従って、この入力レジスタ２１０のデータを所定のアドレスに書込む。次にこの同一アドレスのデータを読出す命令を実行すると、その結果は出力レジスタ２３０に取込まれる。次に、データ発生器１１０のデータを期待値保持部４００へ転送する命令、および出力レジスタ２３０の値を出力データ保持部４０１に転送する命令を実行させる。一致検出部４０２において、機能ブロック２２０の機能が正常か異常かテストされる。テスト結果は、テスト結果保持部５００に保持される。このテスト結果保持部５００の値は、命令によってデータバス２７０に送出され、さらに外部インターフェイス部２４０を通して外部に出力される。
【００９６】以上の動作を機能ブロック２２０（メモリ）の全アドレスについて行なうことにより、メモリテストが完了する。」（段落【００９３】〜【００９６】）
　
　上記エから、図３に示された第２の実施例の集積回路装置では、機能ブロック２２０をメモリとしたものが読み取れ、また、期待値保持部４００、出力データ保持部４０１、一致検出部４０２及びテスト結果保持部５００が追加された以外の部分は、図１に示された一実施例の集積回路装置と同じであることが読み取れる。同じく、上記エの記載「内部メモリは、テストを行なうための特別の命令ではなく、通常動作を行なわせる命令であり、この実施例では、通常動作の命令をテストの際に用いている。」から、通常動作時には予め定められたプログラムに従って、通常動作を行わせる命令を内部メモリから読み出し機能ブロック２２０、２２１を制御することが読み取れる。
　
　したがって、引用例には次のとおりの発明（以下、「引用発明」という。）が記載されているものと認める。
【引用発明】
　「メモリとしての機能ブロック２２０を含む複数の機能ブロック２２０、２２１と、通常動作時に、予め定められたプログラムに従って、通常動作を行わせる命令として内部メモリ９８から命令情報を読み出し、命令レジスタ１００に入力し、命令レジスタ１００の出力は、デコーダ１０１で解読され、解読結果にしたがって、制御信号３０１〜３０５を出力して、機能ブロック２２０、２２１を制御し、テスト時には、内部メモリ９８から読み出された命令情報を、命令レジスタ１００に入力し、命令レジスタ１００の出力は、デコーダ１０１で解読され、解読結果にしたがって、制御信号３００〜３０８を出力して、機能ブロック２２０、２２１のテストを制御する内部メモリ９８・命令レジスタ１００・デコーダ１０１とを有する集積回路装置において、
　テスト時に、命令情報は、内部メモリ９８から読み出され、命令レジスタ１００に入力され、命令レジスタ１００の出力は、デコーダ１０１で解読され、解読結果にしたがって、制御信号３００〜３０８が出力され、制御信号３００〜３０８に応じてテスト対象ブロック２２０、２２１の出力データを出力データ保持部４０１に保持し、制御信号３００〜３０８に応じてデータ発生器１１０のデータを期待値保持部４００に保持し、出力データ保持部４０１に保持された値と期待値データ保持部４００に保持された値とを比較して一致／不一致の検出により良／不良をテストする一致検出部４０２と、
　テスト結果をテスト結果保持部５００に保持し、テスト結果保持部５００の値を外部に出力する外部インターフェイス部２４０とを、
　備えた集積回路装置。」
　
（３）対比
　補正後第１発明と引用発明とを対比する。
　　ア　引用発明の「メモリとしての機能ブロック２２０を含む複数の機能ブロック２２０、２２１」、「集積回路装置」は、それぞれ、補正後第１発明の「メモリを含む複数の機能ブロック」、「半導体集積回路」に相当する。
　　イ　引用発明の「通常動作時に、予め定められたプログラムに従って、通常動作を行わせる命令として内部メモリ９８から命令情報を読み出し、命令レジスタ１００に入力し、命令レジスタ１００の出力は、デコーダ１０１で解読され、解読結果にしたがって、制御信号３０１〜３０５を出力して、機能ブロック２２０、２２１を制御し」、「テスト時には、内部メモリ９８から読み出された命令情報を、命令レジスタ１００に入力し、命令レジスタ１００の出力は、デコーダ１０１で解読され、解読結果にしたがって、制御信号３００〜３０８を出力して、機能ブロック２２０、２２１のテストを制御する」、「内部メモリ９８・命令レジスタ１００・デコーダ１０１」は、それぞれ、補正後第１発明の「通常動作時には予め定められたプログラムに従って該機能ブロックを制御し」、「試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する」、「制御部」に相当する。
　　ウ　引用発明では、制御信号３００〜３０８に応じてテスト対象ブロック２２０、２２１の出力データを出力データ保持部４０１に保持し、制御信号３００〜３０８に応じてデータ発生器１１０のデータを期待値保持部４００に保持し、出力データ保持部４０１に保持された値と期待値データ保持部４００に保持された値とを比較するのであるから、引用発明の「出力データ保持部４０１に保持された値」、「期待値データ保持部４００に保持された値」は、それぞれ、補正後第１発明の「試験対象の機能ブロックから出力されるデータ」、「期待値データ」に相当し、さらに、引用発明の「一致／不一致の検出により良／不良をテストする一致検出部４０２」は、補正後第１発明の「機能ブロックの機能の良否を判定する判定部」に相当する。
　　エ　引用発明では、テスト結果をテスト結果保持部５００に保持し、テスト結果保持部５００の値を外部に出力する外部インターフェイス部２４０を備えているから、引用発明の「テスト結果保持部５００及び外部インターフェイス部２４０」が、補正後第１発明の「判定結果を保持して出力端子に出力する出力部」に相当する。
　
　以上ア〜エの考察から、両者は、次のとおりの一致点及び相違点を有する。
【一致点】
　「メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
備え、
　た半導体集積回路。」
【相違点】
　補正後第１発明では、メモリに対する試験動作時に、制御部からの待機信号に基づいて該メモリに供給するクロック信号のサイクルを引き伸ばす遅延部をさらに備え、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されるのに対し、引用発明は、そのような遅延部を備えておらず、前記サイクルが引き伸ばされたクロック信号に応答して、前記メモリの読み出し時間または書込み時間が設定されるものではない点。
　
（４）判断
　上記相違点について検討する。
　例えば、本願出願前に頒布された刊行物である特開２００１−４３６８８号公報（以下「周知例１」という。）には、次のような事項が記載されている。
　　ア　「【０００２】【発明の属する技術分野】本発明は広く半導体装置に関し、より詳しくは、半導体装置、特に、フラッシュメモリ装置のような不揮発性半導体記憶装置の内部クロック信号を制御するクロック制御回路に関する。」（段落【０００２】）
　
　　イ　「【０００５】【発明が解決しようとする課題】読み出しおよび書き込み動作の速度は、高性能フラッシュメモリ装置を実現するために、しばしば増大される。読み出し動作の速度を増大する方法の１つは、同期である。読み出し動作を外部クロックに同期させることで、読み出し動作の速度が改善される。しかしながら、条件によっては、特定の読み出し動作を行うのは他の読み出し動作より長くかかるため、非同期条件が生じることがある。」（段落【０００５】）
　
　　ウ　「【０００９】【課題を解決するための手段】本発明は、外部クロック信号を受信して内部クロック信号を生成するクロック制御回路、クロック制御回路を使用する同期型フラッシュメモリ装置、および、外部クロック信号からこの内部クロック信号を生成する方法を提供する。生成された内部クロック信号は選択された数の外部クロックサイクルを阻止（遮断）する。外部クロックサイクル阻止の開始は、トリガ信号によってトリガされる。」（段落【０００９】）
　
　　エ　「【００１９】ＩＩ．クロック制御回路図１に関連して前に説明したように、読み出し動作を行うためには、所定の電圧レベルを適当なメモリセルに印加しなければならない。こうした読み出し電圧は、ワードおよびビット線を通じて印加される。ワードおよびビット線は、本質的に所定の線の抵抗および静電容量による遅延を組み込んでいる。読み出し動作の際、ワード線上の最後の組のメモリセルから次のワード線上の次の組のメモリセルへの遷移、すなわち、境界交差またはワード線の切り換えがある場合、こうした遅延は増大する。動作読み出し電圧レベルを１つのワード線から除去して別のワード線に印加しなければならないので、ワード線切り換えがある場合、読み出し動作は、同じワード線の１つのメモリセルから別のメモリセルへの読み出し動作の２倍かかることが多い。換言すると、データ感知は、外部クロック信号３の１クロック周期より長くかかることになる。
【００２０】データ感知のための追加時間を提供するため、内部クロック信号７が図２のクロック制御回路２によって生成される。内部クロック信号７は、外部クロック信号に同期するが、１つかそれ以上の阻止されたクロックサイクルを含んでいる。」（段落【００１９】〜【００２０】）
　
　　オ　「【００３１】インバータ１４２の入力であるクロックトリガ信号は、内部クロック信号７の生成時に何個の外部クロックサイクルが阻止されるかの情報を含む。インバータ１４２の出力は、１つかそれ以上の外部ブロックサイクルが阻止された内部クロック信号７である。図７は、図２〜図６のクロック制御回路２の動作を要約するタイミング図である。外部クロック信号タイミング図８２、トリガ信号タイミング図８４、第１の時間遅延トリガ信号８６、第２の時間遅延トリガ信号８８、および、内部クロック信号タイミング図９０が示される。
【００３２】タイミング図から見られるように、トリガ信号５がハイになると、第１の時間遅延トリガ信号Ｌ０は、外部クロック信号３の立ち上がりエッジでローになる。第１の時間遅延トリガ信号Ｌ０がローになると、第２の時間遅延トリガ信号Ｌ１は、外部クロック信号３の立ち上がりエッジでローになる。時間遅延信号Ｌ０およびＬ１の両方がクロック阻止信号Ｂ１およびＢ２を使用して実現される場合、２つの隣接クロックサイクルは、外部クロック信号３に対して内部クロック信号７から阻止される。従って、図７に例示されるように、内部クロック信号は、外部クロック信号に類似または同期している。しかし、内部クロック信号７は、２つの欠落クロックサイクルを含んでいる。クロックサイクルを除去することで、読み出しまたはデータ感知動作のための追加時間が提供される。」（段落【００３１】〜【００３２】）
　
　　カ　「【００４５】図１０では、ＥＸＳＮＳ信号、ＴＲＧ信号、Ａ０信号、ＡＴＤ信号、ＳＮＳ信号、並びに、内部および外部クロック信号のタイミング図がこれらの信号の相互作用とデータ・タイミング制御回路１５の動作を例示する。・・・
【００４６】センスアンプは、ＳＮＳ信号の立ち下がりエッジでメモリセルの読み出しを停止するようトリガされる。標準読み出し動作の場合、センスアンプにはメモリセルを読み出すために２つの外部クロックサイクルが与えられるものと想定される。図１０では、ＴＲＧ信号が外部クロック信号の立ち上がりエッジでハイである場合、次の内部クロックサイクルはスキップされる。・・・従って、余分の外部クロックサイクルだけ内部クロック信号を遅延することで、センスアンプには読み出し動作を行う追加時間が提供される。」（段落【００４５】〜【００４６】）
　
　上記記載ア〜カによれば、図７に示された内部クロック信号ＩＮＴＣＬは２つの欠落クロックサイクルを含んでおり、図１０に示された内部クロック信号ＩＮＴＣＬは１つの欠落クロックサイクルを含んでおり、これらの１又は２クロック周期だけ遅延された内部クロック信号はメモリの読み出し動作又は書き込み動作を行う追加時間を提供するためにメモリに供給されるものであるから、メモリの読み出し又は書き込み動作時にメモリに供給されるクロック信号を１又は２クロック周期だけ遅延させる遅延部を設け、１又は２クロック周期だけ遅延されたクロック信号に応答して、メモリへの読み出し又は書き込み動作時間を設定する点は周知技術と認められ、当該１又は２クロック周期だけ遅延させることは、補正後第１発明のサイクルを引き延ばすことに相当する。したがって、引用発明のメモリとしての機能ブロック２２０の読み出し又は書き込み動作時に、前記周知の遅延部を採用し、１又は２クロック周期だけ遅延されたクロック信号に応答して、メモリへの読み出し又は書き込み動作時間を設定するようにして、補正後第１発明の相違点に係る特定事項のごとく構成することは当業者が容易になし得たものである。　
　そして、補正後第１発明の奏する作用効果についても、上記引用例に記載された事項及び周知技術から当業者が予測できる範囲内のものにすぎない。
　
（５）むすび
　以上のとおりであるから、補正後第１発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　よって、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１７年６月７日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１５年１２月２２日付け手続補正書の特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものと認められるところ、本願の請求項１に係る発明（以下、「本願第１発明」という。）は次のとおりである。
　「【請求項１】メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　前記メモリに対する試験動作時に、前記試験対象の機能ブロックからの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部と、
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
　備えたことを特徴とする半導体集積回路。」
　なお、上記「第２」の「１　補正の内容」に記載したとおり、請求項１に記載されている「『試験対象の機能ブロック』からの待機信号」は、「『制御部』からの待機信号」の誤記と認める。
　
第４　引用例
　原査定の拒絶の理由に引用された引用例（特開平６−３４２４号公報）、並びに、その記載事項及び引用発明は、上記「第２」の「２（２）引用例」に記載したとおりである。
　
第５　対比
　本願第１発明と引用発明とを対比すると、上記「第２」の「２（３）対比」と同様にして、両者は、次の一致点及び相違点を有する。
【一致点】
　「メモリを含む複数の機能ブロックと、通常動作時には予め定められたプログラムに従って該機能ブロックを制御し、試験動作時には与えられたコマンドに従って試験対象の機能ブロックを試験する制御部とを有する半導体集積回路において、
　試験動作時に、前記コマンドに応じて前記試験対象の機能ブロックから出力されるデータと該コマンドに対応して与えられた期待値データとを比較し、該機能ブロックの機能の良否を判定する判定部と、
　前記判定部の判定結果を保持して出力端子に出力する出力部とを、
　備えた半導体集積回路。」
【相違点】
　本願第１発明では、メモリに対する試験動作時に、制御部からの待機信号に基づいて該メモリに供給するクロック信号を遅延させる遅延部をさらに備えるのに対し、引用発明は、そのような遅延部を備えていない点。
　
第６　判断
　上記相違点について検討する。
　例えば、原査定の理由に引用された本願出願前に頒布された刊行物である特開２００１−２４３８００号公報、及び、上記周知例１に記載されているように、メモリの読み出し又は書き込み動作時にメモリに供給されるクロック信号を遅延させる遅延部を設ける点は周知技術であるから、引用発明のメモリとしての機能ブロック２２０の読み出し又は書き込み動作時に、前記周知の遅延部を採用して、本願第１発明の相違点に係る特定事項のごとく構成することは当業者が容易になし得たものである。　
　そして、本願第１発明の奏する作用効果についても、上記引用例に記載された事項及び周知技術から当業者が予測できる範囲内のものにすぎない。
　
第７　むすび
　以上のとおりであるから、本願第１発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願第１発明が特許を受けることができないものであるから、その余の請求項２ないし４に係る発明について判断を示すまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する 。