(57)【特許請求の範囲】
【請求項１】
交流電路の漏電電流を検出する零相変流器と、
この零相変流器に接続され、上記交流電路の漏電電流が所定のレベルを越えたとき出力を発生する漏電判別回路と、
この漏電判別回路の出力により動作し、上記交流電路開閉用の開閉接点を開離する電磁装置と、
上記交流電路を電源とし、上記零相変流器に擬似漏電電流を流し得るようにされたテスト回路とを備えた漏電遮断器において、
上記テスト回路は、上記擬似漏電電流を制御する半導体素子と、この半導体素子のゲート端子に接続されたテストスイッチと、このテストスイッチのオン操作時に上記ゲート端子に所定の導通信号を供給する定電圧素子とから構成されていることを特徴とする漏電遮断器。
【請求項２】
半導体素子はＭＯＳＦＥＴであることを特徴とする請求項１記載の漏電遮断器。
【請求項３】
半導体素子のゲート端子にタイマー手段を設け、テストスイッチのオン操作から所定の時間だけ上記半導体素子に導通信号を供給するようにしたことを特徴とする請求項１または請求項２記載の漏電遮断器。
【請求項４】
半導体素子のゲート端子とテストスイッチとの間に、テスト電流の交流波形を位相制御する位相制御回路を接続したことを特徴とする請求項１記載の漏電遮断器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、漏電遮断器、特に漏電引き外し機能の動作確認を行なうテスト回路付漏電遮断器に関するものである。
【０００２】
【従来の技術】
図９は、例えば特開平１−２６７９２５号公報に示された従来の漏電遮断器の構成を示すブロック回路図である。この図において、１は交流電路、２はこの交流電路１を開閉する開閉接点、３は交流電路１を１次巻線とする零相変流器、６は零相変流器３で検出される交流電路１の地絡電流のレベルを判別する漏電判別回路で、地絡電流が所定レベル以上のとき、出力を発生するようにされている。４は電磁装置で、漏電判別回路６の出力によって動作するようにされ、図示しない開閉機構を介して機械的に結合されている開閉接点２を開離し、交流電路１を遮断する。７はテスト回路で、開閉接点２と零相変流器３、電磁装置４および漏電判別回路６が正常に動作するかどうかを確認するためのものであり、テスト用電流路の電流（以下、テスト電流と称する）の大きさを設定する抵抗７ａと、テスト電流を開閉する機械式のテストスイッチ７ｂと、これを操作するテストボタン（図示せず）とで構成され、テスト用電流路は零相変流器３に電磁的に結合されている。８は交流電路１に接続された主回路電源、９は負荷である。
【０００３】
次に、従来の漏電遮断器の動作について説明する。交流電路１に漏電が発生すると、発生した漏電電流は零相変流器３により検出され、漏電判別回路６に入力される。このとき交流電路１の漏電電流が所定のレベルを越えていれば漏電判別回路６は出力を発生し、電磁装置４を動作させる。この結果、電磁装置４に結合されている図示しない開閉機構を介して開閉接点２が引き外され、交流電路１を遮断し、漏電電流を消滅させる。
【０００４】
次に、従来の漏電遮断器のテスト動作について説明する。テスト用電流路に抵抗７ａとテストスイッチ７ｂとを直列に接続して構成されたテスト回路７は、その両端が交流電路１に接続されて主回路電源８より電源が供給される。従って、図示しないテストボタンを押すことによりテスト回路７のテストスイッチ７ｂを閉路すると、所定のレベルのテスト電流がテスト回路７のテスト用電流路に流れ、交流電路１に漏電が発生した形となるため、零相変流器３がこれを検出して漏電判別回路６が出力を生ずる結果、電磁装置４が動作して開閉接点２を開離する。
【０００５】
【発明が解決しようとする課題】
従来の漏電遮断器においては、テスト動作時にテスト回路７のテスト用電流路に流れるテスト電流の大きさは、抵抗７ａの抵抗値により設定されることになるため、交流電路１の電圧つまり主回路電源８の電圧により変動することになる。このテスト電流の大きさは漏電遮断器の規格等により、定格電圧で使用した時に定格感度電流の２．５倍以下と定められている。これは漏電遮断器の感度が低下した場合はテスト動作しないように安全面から必要以上に大きなテスト電流を流さないよう規定したものである。ただし、複数の定格電圧を持つ漏電遮断器においては最低定格電圧時に２．５倍以下と設定せざるを得ず、従って、最小定格電圧を越えた電圧では２．５倍を越えるテスト電流を流しているのが実態である。例えば定格電圧が１００Ｖ、２００Ｖ、４１５Ｖの３定格を持つ漏電遮断器においては、１００Ｖの時に定格感度電流の２．５倍以下のテスト電流になるように抵抗７ａが設定される。仮に、抵抗７ａに定格感度電流の２倍のテスト電流が流れるように抵抗値を設定したとすれば、４１５Ｖで使用した場合には、２倍×４１５／１００＝８．３倍ものテスト電流となり、必要以上のテスト電流が流れるため、感度が低下した場合でも動作する可能性があり、感度低下による故障が発見できないといった問題があった。
【０００６】
加えて、従来の漏電遮断器では、テストスイッチ７ｂの接点間に主回路電圧がそのまま印加されるため、開閉時にその電流によるアークが発生し、テストスイッチ７ｂの耐久性にも問題があった。また、使用条件から必然的に抵抗７ａの電力損失が大きくなり、テストスイッチ７ｂが閉路状態を続けると、抵抗７ａが焼損するといった問題もあった。
【０００７】
この発明は、上記のような問題を解決するためになされたものであり、テストボタン操作時におけるテスト電流の大きさが安定化し、テスト動作の信頼性が向上すると共に、テストスイッチの耐久性が向上し、抵抗７ａの発熱も低減される漏電遮断器を得ることを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る漏電遮断器は、交流電路の漏電電流を検出する零相変流器と、この零相変流器に接続され、上記交流電路の漏電電流が所定のレベルを越えたとき出力を発生する漏電判別回路と、この漏電判別回路の出力により動作し、上記交流電路開閉用の開閉接点を開離する電磁装置と、上記交流電路を電源とし、上記零相変流器に擬似漏電電流を流し得るようにされたテスト回路とを備えた漏電遮断器において、上記テスト回路は、上記擬似漏電電流を制御する半導体素子と、この半導体素子のゲート端子に接続されたテストスイッチと、このテストスイッチのオン操作時に上記ゲート端子に所定の導通信号を供給する定電圧素子とから構成されているものである。
【０００９】
この発明に係る漏電遮断器は、また、テスト電流の大きさを半導体素子であるＭＯＳＦＥＴで制御するようにしたものである。
【００１０】
この発明に係る漏電遮断器は、また、半導体素子のゲート端子にタイマー手段を設け、テストスイッチのオン操作から所定の時間だけ上記半導体素子に導通信号を供給するようにしたものである。
【００１１】
この発明に係る漏電遮断器は、また、半導体素子のゲート端子とテストスイッチとの間に、テスト電流の交流波形を位相制御する位相制御回路を接続したものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の漏電遮断器を示すブロック回路図である。この図において、１は交流電路、２はこの交流電路１を開閉する開閉接点、３は交流電路１を１次巻線とする零相変流器、６は零相変流器３で検出される交流電路１の地絡電流のレベルを判別する漏電判別回路で、地絡電流が所定レベル以上のとき、出力を発生するようにされている。４は電磁装置で、漏電判別回路６の出力によって動作するようにされ、図示しない開閉機構を介して機械的に結合されている開閉接点２を開離し、交流電路１を遮断する。８は交流電路１に接続された主回路電源、９は負荷である。
また、７はこの実施の形態１の主要部を構成するテスト回路で、交流電路１を電源として零相変流器３と電磁的に結合されたテスト用電流路に接続され、以下の各要素により構成されている。
即ち、７ａはテスト用電流路に接続された抵抗、１０は抵抗７ａと直列接続され、テスト電流を制御する半導体素子で、トライアックを採用した例を示しているが、サイリスタやトランジスタ等でもよい。
１３は抵抗、１４は定電圧ダイオードであり、テストスイッチ７ｂにかかる電圧を低電圧で定圧化している。この回路で、テストスイッチ７ｂを閉路すると抵抗１３および定電圧ダイオード１４により定圧化された電圧がトライアック１０のゲート端子に印加され、トライアック１０がオンしてテスト用電流路に所定レベルのテスト電流が供給され、電磁装置４の動作により上述した従来例の漏電遮断器と同様に開閉接点２が開離されて交流電路１を遮断する。
【００１３】
この実施の形態１の構成では、テストスイッチ７ｂにかかる電圧を定電圧ダイオード１４により低電圧で定圧化しているので、テストスイッチ７ｂの開閉時にアークの発生がほとんどなく、テストスイッチ７ｂの耐久性を向上させることができる。また、少電流である半導体素子１０のゲート電流を開閉するものであるため、テストスイッチ７ｂの小容量化、小形化が可能となる。
【００１４】
実施の形態２．
図２はこの発明の実施の形態２の漏電遮断器を示すブロック回路図である。図３および図４は実施の形態２の動作を示す動作波形図である。これらの図において、１〜６、７ａ、７ｂ、８、９及び１３、１４は実施の形態１と同様のものであるため、説明を省略する。
７は実施の形態２のテスト回路で、交流電路１を電源として零相変流器３と電磁的に結合されたテスト用電流路に接続され、以下の各要素により構成されている。即ち、７ａはテスト用電流路に接続された抵抗、１２はダイオードブリッジ等の全波整流回路で、後述する半導体素子としてのＭＯＳＦＥＴに極性があるために設けたもので、双方向に通電制御できる半導体素子を採用する場合は不要である。１１は半導体素子としてのＭＯＳＦＥＴ、１５はＭＯＳＦＥＴ１１のソース端子に直列に接続され、テスト電流を電圧に変換する抵抗で、ＭＯＳＦＥＴ１１と共に全波整流回路１２の出力端子間に接続されている。１６は定電圧ダイオードであり、カソードをＭＯＳＦＥＴ１１のゲート端子に、アノードを抵抗１５の一端に接続する。ＭＯＳＦＥＴ１１と抵抗１５、定電圧ダイオード１６を図示のように接続すると、ＭＯＳＦＥＴ１１のドレイン電流がある一定の電流以上流れなくなる電流リミッターとして作用する。つまりテストスイッチ７ｂを閉路することにより、ＭＯＳＦＥＴ１１のゲートに電圧が印加されＭＯＳＦＥＴ１１のドレイン端子からソース端子へドレイン電流が流れるが、このドレイン電流はソース端子に直列に接続された抵抗１５に流れ、ＭＯＳＦＥＴ１１のソース端子の電位が上昇する。
【００１５】
ここで、ＭＯＳＦＥＴ１１のゲート、ソース間の電圧Ｖｄｓがある一定の電圧以下ではＭＯＳＦＥＴ１１はオフするため、ドレイン電流が増加してゆきＭＯＳＦＥＴ１１のソース電位が定電圧ダイオード１６のカソード電位に近づきゲート、ソース間電圧Ｖｄｓが小さくなるとＭＯＳＦＥＴ１１はオン状態からオフ状態へと変化する。
結果的にＭＯＳＦＥＴ１１のドレイン電流は抵抗１５と定電圧ダイオード１６とゲート、ソース間電圧Ｖｄｓの電圧バランスを保った状態で安定しようとするため、ドレイン電流つまりテスト電流は所定の電流値に制限される。なお、定電圧ダイオード１４はテストスイッチ７ｂの電圧を抑えるものであり、テストスイッチ７ｂの電圧を抑制する必要がない場合は省略しても構わない。
【００１６】
この動作波形を示したのが図３および図４であり、図３は主回路電源８の電圧が低い場合、図４は主回路電源８の電圧が高い場合を示している。図３のように低い電圧では、ＭＯＳＦＥＴ１１は完全なオン状態であり、抵抗７ａにより制限された主回路電源８の電圧波形と等しい電流波形となる。    一方、図４に示すように電圧が高い場合、テスト電流は所定の電流値Ｉｔｈ＋、Ｉｔｈ−で制限される。これにより、従来の漏電遮断器では使用電圧が高くなるにつれてテスト電流が増加していたが、この実施の形態２に示す漏電遮断器では、使用電圧が高くなっても所定値以上にテスト電流が増加しないため、感度低下による故障が発見できる。また、テスト電流を低くすることでテスト回路の発熱も抑制されるという効果がある。
【００１７】
実施の形態３．
図５はこの発明の実施の形態３の漏電遮断器を示すブロック回路図、図６は実施の形態３の動作波形を示す図である。これらの図において、１〜６、８、９及び１１〜１６は実施の形態２と同様であるため説明を省略する。なお、７ａはテスト用電流路の抵抗、７ｂはテストスイッチである。１７はタイマー手段としてのワンショット回路であり、テストスイッチ７ｂのオンによる信号を受けると、テストスイッチ７ｂが閉路状態を続けていても、一定時間だけ出力するもので、この出力をＭＯＳＦＥＴ１１のゲート端子に入力する。なお、ワンショット回路１７以外の符号は実施の形態２と同様であるが、この実施の形態３の効果を説明するために主回路電源８と負荷９の接続位置を実施の形態１とは逆にした状態を示している。
【００１８】
次に図６を用いて実施の形態３の動作を説明する。図６（Ｃ）のＴＲＩＰは漏電検出により漏電遮断器が遮断動作したポイントを示し、同じくＴｏｐはその動作時間を示している。また、Ｔｗはワンショット回路１７の出力時間であり、動作時間Ｔｏｐに対して若干の長めの時間に設定されている。テストスイッチ７ｂが閉路されてテスト電流が流れるところまでは実施の形態１と同じであるが、主回路電源８と負荷９の位置が実施の形態１の場合と逆であり、このような接続をして使用すると、漏電遮断器が動作した後もテスト回路に電圧がかかったままとなるため、テストスイッチ７ｂを連続して閉路状態にしておくと、テスト回路７に電流が流れ続け、テスト回路７が焼損する不具合が発生する。
【００１９】
しかしながら、この実施の形態３のようにワンショット回路１７を設けることで、テストスイッチ７ｂを閉路状態に保持しても、所定の時間Ｔｗで自動的にオフされるため、テスト回路７の焼損を防止することが可能となる。特に半導体素子との組み合わせでは、このワンショット回路１７が低電圧の定圧回路となるため小型で簡易なワンショット回路で十分な効果が期待できる。
【００２０】
実施の形態４．
図７はこの発明の実施の形態４の漏電遮断器を示すブロック回路図、図８は実施の形態４の動作波形を示す図である。図において、１〜６、７ａ、７ｂ、８〜１０及び１３は実施の形態１と同様であるため説明を省略する。１８は位相制御回路であり、テストスイッチ７ｂの信号により半導体素子１０であるトライアックを制御し位相制御された波形のテスト電流を発生する。テスト電流に位相制御回路１８からの位相制御波形を用いることにより正弦波以外のテスト電流も発生させる事が可能である。
近年、パワーエレクトロニクスの発達に伴い、電力制御機器、例えばサイリスタ制御機器の地絡や漏電のように、正弦波以外の波形の電流の漏電が検出できる漏電遮断器の要求も増加しており、このような漏電電流の発生個所におけるテスト回路付漏電遮断器として、実施の形態４のテスト回路を具備した漏電遮断器が対応可能となる。
【００２１】
【発明の効果】
以上のように、この発明の漏電遮断器は、テスト電流の制御に半導体素子を用いることにより、信頼性の高いテストが可能となる。
また、半導体素子としてＭＯＳＦＥＴを採用することにより、感度低下による故障の発見が容易となるものである。
更に、半導体素子のゲート端子にタイマー手段を設けることにより、電源と負荷の接続位置が異なるようなケースでのテスト回路の焼損防止やテストスイッチの耐久性の向上をも図ることができる。
更にまた、半導体素子のゲート端子に位相制御回路を接続することにより、正弦波以外の波形の電流の漏電にも対処し得るものである。
【図面の簡単な説明】
【図１】この発明の実施の形態１の漏電遮断器を示すブロック回路図である。
【図２】この発明の実施の形態２の漏電遮断器を示すブロック回路図である。
【図３】実施の形態２の動作を示す動作波形図である。
【図４】実施の形態２の動作を示す動作波形図である。
【図５】この発明の実施の形態３の漏電遮断器を示すブロック回路図である。
【図６】実施の形態３の動作波形を示す図である。
【図７】この発明の実施の形態４の漏電遮断器を示すブロック回路図である。
【図８】実施の形態４の動作波形を示す図である。
【図９】従来の漏電遮断器の構成を示すブロック回路図である。
【符号の説明】
１    交流電路、        ２    開閉接点、        ３    零相変流器、
６    漏電判別回路、        ７    テスト回路、        ７ａ    抵抗
７ｂ    テストスイッチ、                ８    主回路電源、        ９    負荷
１０    半導体素子、    １１    ＭＯＳＦＥＴ、        １３    抵抗
１４    定電圧ダイオード、        １５    抵抗、        １６    定電圧ダイオード
１７    ワンショット回路、        １８    位相制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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