(57)【特許請求の範囲】
【請求項１】
同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成する手段と、
前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントするカウント手段と、
前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う判定手段とを有することを特徴とするクロック同期判定装置。
【請求項２】
同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成する過程と、
前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントする過程と、
前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う過程とを有することを特徴とするクロック同期判定方法。
【請求項３】
同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成させるステップと、
前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントさせるステップと、
前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う判定手段を行わせるステップをコンピュータに実現させることを特徴とするクロック同期判定プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、２つのクロック信号の同期判定を行う技術に関する。
【０００２】
【従来の技術】
音楽スタジオ等においては、ミキサやレコーダといった複数のディジタルオーディオ機器を相互に接続して音楽データの送受信を行うことが多い。このような場合、同じ周波数（例えば４８ｋＨｚ）の動作クロックを有するディジタルオーディオ機器同士を接続させる方法が一般に用いられている。この方法によれば、音楽データの送信速度と受信速度が等しいため、データの送信と受信を同期させて実行することが可能である。
【０００３】
ただし上記方法においては、各オーディオ機器内の動作クロックはそれぞれ独立して生成される。よって、あるオーディオ機器の動作クロックの周波数と他のオーディオ機器の動作クロックの周波数が若干ずれ、各オーディオ機器の動作クロックが非同期状態にある場合がある。
このような状況において音楽データの送受信を行うと、データの欠落やノイズが発生するために正常なデータ送受信を行うことができない。よって、各オーディオ機器の動作クロックに周波数ずれが発生していないかを監視し、周波数ずれが発生した場合は迅速に検出する必要がある。各オーディオ機器の動作クロックが非同期状態になったことさえ認知できれば、各オーディオ機器にミュート指示やシステムリセットをかける等の早急処置を取ることが可能であるからである。
【０００４】
図１１は、従来において広く用いられている、動作クロックの非同期状態を検出する方法を示した図である。同図においてデータ受信機器９２には、受信データを一時的に格納するためのバッファ９３が設けられている。そしてこのバッファ９３の容量は、動作クロック毎に送受信を行うデータ量に相当している。
図１１においては、データ送信機器９１の動作クロックＣＬＫ９１に同期して、データ送信機器９１からインターフェース９４、９５を介してデータ受信機器９２に音楽データが送信され、データ受信装置９２内のバッファ９３に格納される。そして、バッファ９３に格納された音楽データは、音楽データ受信機器９２の動作クロックＣＬＫ９２に同期して取り出される。
【０００５】
図１２は、バッファ９３の状態を示したタイムチャートの一例である。この例では、データ送信機器９１の動作クロックＣＬＫ９１の立ち上がりに同期してバッファ９３にデータが格納され、データ受信機器９２の動作クロックＣＬＫ９２の立ち上がりに同期してバッファ９３からデータが取り出される。
図１２は、データ送信機器９１の動作クロックＣＬＫ９１の周波数がデータ受信機器９２の動作クロックＣＬＫ９２の周波数よりも若干低い場合の例である。同図に示すように、バッファ９３にデータが格納されてから該データが取り出されるまでの期間（期間Ｔ９１、Ｔ９２、・・・）は次第に短くなり、同図におけるタイミングＴＭ９６では、バッファ９３にデータが格納されていないにも関わらずデータの読み出しをしようとする状態（エンプティ状態）となり、この時点では正常なデータ送受信が実行できない。
【０００６】
なお、データ送信機器９１の動作クロックＣＬＫ９１の周波数がデータ受信機器９２の動作クロックＣＬＫ９２の周波数よりも若干高い場合は、バッファ９３に格納されたデータが取り出されていないにも関わらずバッファ９３にデータを格納しようとする状態（あふれ状態）が起こり、この場合も正常なデータ送受信ができない。
【０００７】
従来、このようなバッファのエンプティ状態やあふれ状態を検出した場合において、動作クロックが非同期状態になったと判断していた。そして、このような状態が検出されない限りは、動作クロックの周波数ずれは発生していないという判断を行っていた。
【０００８】
【発明が解決しようとする課題】
このような従来の方法によれば、動作クロックが非同期状態になってから、バッファがエンプティ状態又はあふれ状態になるまでに要する時間Ｔｂは以下の式により求めることができる。
【０００９】
１／Ｔｂ＝ＦＡ１−ＦＡ２
Ｔｂ；バッファがエンプティ状態またはあふれ状態となるまでの時間［秒］
ＦＡ１；一方のオーディオ機器の動作クロックの周波数［Ｈｚ］
ＦＡ２；他方のオーディオ機器の動作クロックの周波数［Ｈｚ］
【００１０】
ここで、一方のオーディオ機器の動作クロックが４８ｋＨｚ（４８０００Ｈｚ）、他方の動作クロックが４８００１Ｈｚである具体例を考えると、上式より、Ｔｂは１秒となる。この方法によれば、周波数ずれの量が小さくなるほど、その検出に多くの時間が必要とされるため、周波数ずれが微量である場合は迅速な検出を行うことができなかった。
【００１１】
また、近年では、ディジタルオーディオインターフェースとして、ＩＥＥＥ１３９４やＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）を使用することも多い。これらのインターフェースによれば、動作クロック毎に従来の４０倍程度の音楽データをパケット送受信することが可能である。
このため、ＩＥＥＥ１３９４やＵＳＢをインターフェースとして使用する場合は、音楽データ受信機器に従来に比較して４０倍程度の容量のバッファを設けなければならず、かかるバッファがエンプティ状態又はあふれ状態になるまでに要する時間も４０倍程度増加していた。よって、周波数ずれの検出を迅速に行うことができなかった。
【００１２】
本発明は以上の点を考慮して行われたものであり、複数のクロックが非同期状態になった場合にその旨を迅速に検出することが可能なクロック同期判定装置、クロック同期判定方法およびクロック同期判定プログラムを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るクロック同期判定装置は、同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成する手段と、前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントするカウント手段と、前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う判定手段とを有することを特徴とする。
【００１４】
また、本発明に係るクロック同期判定方法は、同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成する過程と、前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントする過程と、前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う過程とを有することを特徴とする。
【００１５】
本発明に係るクロック同期判定プログラムは、同期判定の対象となる２つのクロックのうち、一方のクロックに同期して立ち上がり、他方のクロックに同期して立ち下がる同期判定用信号を作成させるステップと、前記同期判定用信号の立ち上がりから立ち下がりまで或いは立ち下がりから立ち上がりまでの有効期間ごとに、前記２つのクロックよりも周波数が高い高周波クロックの発生個数をカウントさせるステップと、前記有効期間におけるカウント結果の所定の上位ビットが同じであった場合は前記２つのクロック信号が同期している旨の判定を行い、そうでない場合は前記２つのクロックは同期していない旨の判定を行う判定手段を行わせるステップをコンピュータに実現させることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではない。本発明の趣旨の範囲内で任意に変更をすることができる。
【００１７】
Ａ：実施形態の構成
図１は、この発明の一実施形態であるクロック同期判定装置２０の構成を示すブロック図である。図２は、クロック同期判定装置２０の具体的な使用例を示す図である。この例では、マルチトラックレコーダ３０とミキサ３１がインターフェース３２により接続されている。これらのディジタル機器の動作クロックＷＣＫ１、ＷＣＫ２は、入力端子ＩＮ１、ＩＮ２にそれぞれ供給される。
本実施形態に係るクロック同期判定装置２０は、マルチトラックレコーダ３０とミキサ３１の各動作クロックを監視し、非同期状態になった場合には直ちにその旨を表示する。
【００１８】
図１に示すように、クロック同期判定装置２０は、入力端子ＩＮ１、ＩＮ２、ＡＮＤ回路１、２、カウンタ回路３、レジスタ５、タイミング生成回路６、比較回路７、表示部８、発振回路９から構成されている。
【００１９】
ＡＮＤ回路１は２入力のＡＮＤ回路であり、ＡＮＤ回路１には、同期判定を行う２つの動作クロックＷＣＫ１、ＷＣＫ２が入力端子ＩＮ１、ＩＮ２を介して供給される。そして、ＡＮＤ回路１からは、一方の動作クロックに同期して立ち上がり他方の動作クロック信号に同期して立ち下がる信号Ｓ１が出力される。
ＡＮＤ回路２には、信号Ｓ１および発振回路９から発振・出力される高周波クロックＣＬＫ９とが供給される。そして、ＡＮＤ回路２からは、信号Ｓ１のハイレベル期間（立ち上がりから立ち下がりまでの有効期間）に発振回路９から出力される高周波クロックＣＬＫ９を選択し、カウンタ３に供給する。
【００２０】
カウンタ回路３は、ＡＮＤ回路２を通過した高周波クロックＣＬＫ９の数をカウントするとともに、そのカウント結果を出力する回路である。また、カウンタ回路３は、別途クリア信号ＣＬＲが供給された場合、そのカウント結果を０にリセットする。
なお、カウンタ回路３は、実際にカウントした結果のうち上位Ｎビットのみを選択して出力するが、この理由は後述する。
【００２１】
レジスタ５は、Ｎビットの信号をパラレル入力することが可能であり、別途ラッチ信号ＬＣＨ１が供給されると、その時点における入力信号をそのまま出力する機能を有している。そして、レジスタ５は、次にラッチ信号ＬＣＨ１が供給されるまで、この出力信号Ｓ５の内容を維持して出力する。
【００２２】
比較回路７は、２つのＮビットパラレル信号を入力することが可能な回路であり、別途ラッチ信号ＬＣＨ２が供給されると、その時点における２つの入力信号の差分値を演算してその演算結果Ｓ６を出力する機能を有している。そして、比較回路７は、次にラッチ信号ＬＣＨ２が供給されるまで、この演算結果Ｓ６を維持して出力する。
【００２３】
タイミング生成回路６は、上述したクリア信号ＣＬＲおよび２つのラッチ信号ＬＣＨ１、２を生成・出力する回路である。具体的には、ＡＮＤ回路１から供給される信号Ｓ１の立ち上がり時から所定の一定タイミングを計り、各信号を生成して出力している。具体的なタイミングについては後述する。
表示部８は、比較回路７から出力される差分値演算結果を表示するためのものであり、同期判定結果がＬＥＤ表示等により示される。
【００２４】
Ｂ：実施形態の動作
以下、図面を適宜用いながら、クロック同期判定装置２０を用いて具体的に２つの動作クロック信号の同期判定を行う場合の動作を説明する。
【００２５】
同期判定を行うに先立って、クロック同期判定装置２０に電源を供給させると、クロック同期判定装置２０は装置の各部はリセットされる。例えば、カウンタ回路３のカウント値は「０」にリセットされる。そして、同期判定を行うための動作クロックＷＣＫ１、ＷＣＫ２を入力端子ＩＮ１、ＩＮ２に供給させると、クロック同期判定装置２０は、２つの動作クロックに対する同期判定を開始する。
【００２６】
図３は、クロック同期判定装置２０に２つの動作クロックＷＣＫ１、ＷＣＫ２およびＡＮＤ回路１、２の出力信号Ｓ１、Ｓ２を示すタイムチャートである。ＡＮＤ回路１によって、動作クロックＷＣＫ２の立ち上がりに同期して立ち上がり動作クロックＷＣＫ１の立ち下がりに同期して立ち下がる信号Ｓ１（以下、クロック同期判定用信号Ｓ１）が生成・出力される。また、ＡＮＤ回路２は、クロック同期判定用信号Ｓ１のハイレベル期間（Ｈ１、Ｈ２、・・・）にのみ高周波クロック信号ＣＬＫ９を通過させる。ＡＮＤ回路２を通過した高周波クロックＣＬＫ９は、カウンタ回路３に供給され、そのクロック数がカウントされる。
【００２７】
図４は、カウンタ回路３の動作を説明するためのタイムチャートである。カウンタ回路３は、各ハイレベル期間に含まれる高周波クロックの数をカウントし、そのカウント結果をハイレベル期間Ｈ１、Ｈ２、・・・の離間（期間Ｌ１、Ｌ２、・・・）に出力する。また、期間Ｌ１、Ｌ２、・・・においてカウンタ回路３にクリア信号ＣＬＲが供給されるが、このとき、カウンタ回路３はカウント値を「０」にクリアする。そして、次のハイレベル区間に含まれる高周波クロックの数を再び「０」からカウントする、というように、カウンタ回路３は、各ハイレベル期間Ｈ１、Ｈ２、・・・に含まれる高周波クロックの数をそれぞれカウントする。
【００２８】
なお、カウンタ回路３は、実際にカウントした結果のうち上位Ｎビットを選択して出力しているが、以下にこの理由を述べる。
図５は、被カウント信号Ｓ２を拡大した図である。このように、ハイレベル期間の立ち上がり（立ち下がり）時において高周波クロックの形にはばらつきが生じるため、カウンタ回路３のカウント結果には誤差が含まれる。この誤差分を排除するため、カウンタ回路３は上位Ｎビットのみをカウント結果として出力することにしている。
【００２９】
図６は、レジスタ回路５の動作を説明するためのタイムチャートである。カウンタ回路３からは、各ハイレベル期間（Ｈ１、Ｈ２、・・・）に存在する高周波クロックに対するカウント結果が一定期間（Ｔ５１、Ｔ５２、・・・）出力されているが、この一定期間において、レジスタ回路５にはラッチ信号ＬＣＨ１が供給される。よって、ラッチ信号ＬＣＨ１が供給される度に、レジスタ回路５からは、各ハイレベル期間（Ｈ１、Ｈ２、・・・）に存在する高周波クロックに対するカウント結果が順に出力されることになる。
【００３０】
図７は、上記図５の内容に加えて比較回路７の出力信号Ｓ６を示したタイムチャートである。カウンタ回路３とレジスタ回路５からは、一定期間、ハイレベル期間（Ｈ１、Ｈ２、・・・）に存在する高周波クロック信号のカウント結果が出力される。そして、このうちの一部の期間（Ｔ６１、Ｔ６２、・・・）においては、カウンタ回路３とレジスタ回路５から、それぞれ連続するハイレベル期間（Ｈ１とＨ２、Ｈ２とＨ３、・・・）に存在する高周波クロック信号に対するカウント結果が出力されている。
これらの一部の期間（Ｔ６１、Ｔ６２、・・・）において、比較回路７にはラッチ信号ＬＣＨ２が供給される。よって、ラッチ信号ＬＣＨ２が供給される度に比較回路７からは、連続するハイレベル期間（Ｈ１とＨ２、Ｈ２とＨ３、・・・）にそれぞれ存在する高周波クロック信号のカウント結果の差分値が順に出力されることになる。なお、この結果は表示部８に供給され、表示部８において比較結果が表示される。
【００３１】
ここで、比較回路７で比較を行うハイレベル期間は連続しなくてもよい。この場合、ラッチ信号ＬＣＨ１が供給されるレジスタ回路５を複数段設けたり、レジスタ回路をＲＡＭに置き換えてタイミング発生回路６から書き込み・読み出しをコントロールしたりすることで、比較を行うハイレベル期間の間隔を制御することができる。このような制御を行うことにより、ジッタ等のクロック変動の影響を抑えることができる。
【００３２】
以下にさらに具体例を述べる。
図８は、供給された動作クロックＷＣＫ１、ＷＣＫ２の周波数が若干異なっていた場合のクロック同期判定装置２０の各部における信号の流れを示したタイムチャートである。
この場合、ＡＮＤ回路１から出力されるクロック同期判定用信号Ｓ１のハイレベル期間（期間Ｈ１、Ｈ２、・・・）は次第に短くなる、あるいは次第に長くなる。よって、被カウント信号Ｓ２の期間Ｈ１、Ｈ２、・・・に存在する高周波クロックの数もこれらのハイレベル期間の長さに応じて次第に変化する。
図８においては、期間Ｈ１、Ｈ２、Ｈ３に存在する高周波クロックについて１００、１００、９９とカウントされた例を示しているが、この結果、比較回路７から期間Ｈ２とＨ３に対するカウント結果の差分演算結果として、０以外の数が出力されることになる。比較回路７からこの差分値が出力された時点において、表示部８には動作クロックＷＣＫ１、ＷＣＫ２の周波数にずれが生じている旨の表示がされる。
【００３３】
この周波数のずれを検出するのに要する時間について以下に述べる。本実施形態においては、同期判別用信号Ｓ１のハイレベル期間の時間幅が、高周波クロックＣＬＫ９の１クロック分ずれる時間に相当する。この時間Ｔは以下の演算式により求めることが可能である。
【００３４】
１／Ｔ＝Ｆｃｌｋ×（ＦＷ１−ＦＷ２）／ＦＷ２
Ｔ；周波数の周波数ずれの検出に要する時間［秒］
ＦＷ１；動作クロックＷＣＬＫ１の周波数［Ｈｚ］
ＦＷ２；動作クロックＷＣＬＫ２の周波数［Ｈｚ］
Ｆｃｌｋ；発振回路９から出力される高周波クロック信号ＣＬＫ９の周波数［Ｈｚ］
【００３５】
具体例として、動作クロックＷＣＬＫ１、ＷＣＬＫ２の周波数が、それぞれ４８０００Ｈｚ（＝４８ｋＨｚ）と４８００１Ｈｚである場合を想定する。発振回路９から出力される高周波クロック信号ＣＬＫ９の周波数は１２．２８８ＭＨｚ（＝４８ｋＨｚ×２５６）である場合を想定する。すると、上式よりＴ＝３．９［ｍｓｅｃ］と求められる。
実際には、カウンタ回路３のカウント結果値の誤差を考慮して、カウント値の下位ビットは無視する。例えば、下位２ビットを無視した場合は、カウンタ回路３の出力信号が４カウントずれるまでの時間がかかることになるが、この場合においても１５．６ｍｓｅｃ（３．９ｍｓｅｃ×４）の時間しか要しない。
【００３６】
Ｃ：実施形態の効果
以上説明したように、本実施形態に係るクロック同期判定装置によれば、入力される２つのクロック信号の同期判定を迅速に行うことが可能である。
【００３７】
Ｄ：変形例
以上、本発明の実施形態について説明したが、上記実施形態はあくまで例示であり、本発明の趣旨の範囲内で任意に変形をすることができる。例えば以下のような変形例が考えられる。
【００３８】
（変形例１）
同期判別用信号Ｓ１の作成方法も任意に変更可能である。上述した実施形態においてはＡＮＤ回路１により作成しているが、ＮＡＮＤ回路、ＯＲ回路等に置き換えることも可能である。
すなわち、同期判別を行う２つの動作クロック信号のうち、一方の動作クロックに同期して立ち上がり、他方の動作クロックに同期して立ち下がる信号であれば、同期判別用信号Ｓ１として利用することが可能であり、上記実施形態と同じ効果を得ることが可能である。
【００３９】
（変形例２）
上述した実施形態においては、同期判別用信号Ｓ１の立ち上がりから立ち下りまでのハイレベル区間の長さを高周波クロック信号ＣＬＫ９によってカウント測定して同期判定を行ったが、同期判別用信号Ｓ１の立ち下りから立ち上がりまでのローレベル区間の長さを高周波クロック信号ＣＬＫ９によってカウント測定して同期判定を行ってもよい。この場合も上述したのと同様の効果を得ることができる。
【００４０】
（変形例３）
また、高周波クロック信号ＣＬＫ９としては、例えばＩＥＥＥ１３９４の内部のシステムクロック（２４．５７６ＭＨｚ）や、ＣＰＵクロック等を利用することとしてもよい。すなわち、比較対象となる２つの動作クロックの周波数に比較して十分に高いクロックであれば、本実施形態における高周波クロック信号ＣＬＫ９として利用することが可能である。
【００４１】
（変形例４）
図９は、２つの動作クロック信号ＷＣＬＫ１、２の位相が約１８０度異なる場合の同期判別用信号Ｓ１を例示するタイムチャートである。このように同期判別用信号Ｓ１のハイレベル区間はほとんどなくなる場合を想定して、入力端子ＩＮ１、ＩＮ２のいずれかに遅延回路を設けて位相の調整を行えるようにしてもよい。あるいは、クロックの有効比（デューティ比）を変更できる回路を設けてもよい。
【００４２】
（変形例５）
本発明を利用して、３つ以上のオーディオ機器の動作クロックに対する同期判別を行うことも可能である。
図１１は、４つの入力端子ＩＮ４１〜４４を設けた場合のクロック同期判定装置の構成例を示したものであり、このような構成により４つのオーディオ機器の動作クロックに対する同期判別を行うことが可能である。
【００４３】
（変形例６）
本発明に係るプログラムを記録する記録媒体も任意であり、例えば、半導体メモリ、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅｃｏｒｄａｂｌｅ）等の光ディスク、ＭＯ（Ｍａｇｎｅｔｏ  Ｏｐｔｉｃ）、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）等の光磁気ディスク、フロッピーディスク、ハードディスク等の磁気ディスク等があげられる。
また、かかるプログラムのインストール方法も任意であり、上述した記録媒体を使ってクロック同期判定装置にインストールすることとしてもよく、本発明に係るプログラムが格納されるサーバからインターネット等のネットワークを介してクロック同期判定装置にインストールする、いわゆるネット配信を用いる方法によることとしてもよい。
【００４４】
【発明の効果】
以上のように、本発明によれば、複数のクロック周波数についての同期判定を迅速かつ正確に行うことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態であるクロック同期判定装置の構成図である。
【図２】同クロック同期判定装置の使用形態の一例を示した図である。
【図３】同クロック同期判定装置の各部の動作を説明するためのタイムチャートである。
【図４】同クロック同期判定装置のカウンタの動作を説明するためのタイムチャートである。
【図５】同クロック同期判定装置のカウンタの動作を説明するためのタイムチャートである。
【図６】同クロック同期判定装置のレジスタの動作を説明するためのタイムチャートである。
【図７】同クロック同期判定装置の比較回路の動作を説明するためのタイムチャートである。
【図８】同クロック同期判定装置の各部の動作を説明するためのタイムチャートである。
【図９】本実施形態の変形例を説明するための図である。
【図１０】本実施形態の変形例を説明するための図である。
【図１１】従来のクロック同期判定の方法を説明するための図である。
【図１２】従来のクロック同期判定の方法を説明するためのタイムチャートである。
【符号の説明】
１、２……ＡＮＤ回路
３……カウンタ回路
５……レジスタ
６……タイミング生成回路
７……比較回路
８……表示部
９……発振回路
２０……クロック同期判定装置
ＩＮ１、ＩＮ２……入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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