(57)【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく画素データに応じて、各フィールドを構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動方法であって、
各フィールドは、発光期間の割り当てが小なるサブフィールドの複数が連続してなる第１サブフィールド群と、発光期間の割り当てが大なる複数のサブフィールドが連続してなる第２サブフィールド群と、を含み、
前記第１サブフィールド群に属するサブフィールドの各々は、全ての前記放電セルの状態を初期化する一斉リセット行程と、そのサブフィールドに対応した画素データビットに応じて前記放電セルを発光セルの状態又は非発光セルの状態のいずれか一方に設定する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみをそのサブフィールドに割り当てられている発光期間に亘り発光させる維持発光行程と、を含み、
前記第２サブフィールド群に属するサブフィールドの各々は、そのサブフィールドに対応した画素データビットに応じて前記放電セルを前記非発光セルの状態に設定する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみをそのサブフィールドに割り当てられている発光期間に亘り発光させる維持発光行程とを含み、前記第２サブフィールド群に属するサブフィールド各々の内の先頭のサブフィールドのみが前記画素データ書込行程の直前に全ての前記放電セルの状態を前記発光セルの状態に初期化する一斉リセット行程を更に含み、
前記第１サブフィールド群に属する少なくとも１のサブフィールドに対応した前記画素データビットと、前記第２サブフィールド群に属する少なくとも１のサブフィールドに対応した前記画素データビットとが互いに同一であることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記第２サブフィールド群内では、サブフィールド各々の内の１のサブフィールドの前記画素データ書込行程のみで前記放電セルを前記発光セルの状態から前記非発光セルの状態に推移させるべき設定が為されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第２サブフィールド群は、各フィールドの後尾に配置されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記映像信号を、各フィールドを構成するＮ個（Ｎは自然数）の前記サブフィールド各々に対応したＮビットの前記画素データに変換する行程を更に含むことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記第２サブフィールド群内においては、サブフィールド各々の内の１のサブフィールドの前記画素データ書込行程で前記放電セルの状態が前記非発光セルの状態に推移した後はその状態が前記画素データビットに拘わらずに維持されることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のディスプレイパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
ここで、かかるＰＤＰに対して中間調表示を実施させる方法の一つとして、１フィールド期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフィールドに分割して表示する、いわゆるサブフィールド法が例えば特開平４−１９５０８７号公報に提示されている。
図１は、かかるサブフィールド法による１フィールド期間中での発光駆動フォーマットを示す図である。
【０００４】
図１に示される一例においては、供給される画素データが６ビットの場合を想定し、１フィールドの期間をＳＦ１、ＳＦ２．．．、ＳＦ６なる６個のサブフィールドに分割して発光駆動を行う。これら６個のサブフィールドによる発光を１通り実行することにより、１フィールド分の画像に対する６４階調表現が可能となるのである。
【０００５】
各サブフィールドは、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃにて構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰの全放電セルを一斉に放電励起（リセット放電）せしめることにより、全放電セル内に一様に壁電荷を形成させる。次の画素データ書込行程Ｗｃでは、各放電セル毎に、画素データに応じた選択的な消去放電を励起せしめる。この際、かかる消去放電が実施された放電セル内の壁電荷は消滅して”非発光セル”となる。一方、消去放電が実施されなかった放電セルは壁電荷が残留したままとなっているので”発光セル”となる。維持発光行程Ｉｃでは、上記発光セルに対してのみ各サブフィールドの重み付けに対応した時間だけ放電発光状態を継続させる。これにより、各サブフィールドＳＦ１〜ＳＦ６では、順に１：２：４：８：１６：３２なる発光期間比の重み付けをもって維持発光を行うのである。
【０００６】
しかしながら、かかる駆動方法により、例えば平坦な物体が移動するような画像を表示すると、その輝度階調レベルが”３２”又は”１６”の如き２のｎ乗境界を横切る付近で、あたかも階調が失われた映像のような縞状の偽輪郭が視認されるという問題があった。
これは、輝度階調レベルが”３２”の場合は、図１に示されるが如き１フィールド期間中のサブフィールドＳＦ６のみで発光が実施され、一方、輝度階調レベルが”３１”の場合には、このＳＦ６での発光は実施されず、ＳＦ１〜ＳＦ５において発光が実施されることから生じるものである。つまり、輝度階調レベル”３２”の発光を行うべき放電セルが点灯している期間中は、輝度階調レベル”３１”の発光を行うべき放電セルは必ず消灯状態にある為、これら放電セルの境界上に画像とは無関係な縞状の輪郭が視認されてしまうのである。
【０００７】
そこで、かかる偽輪郭を抑制して表示品質を向上せんとして、比較的発光期間の長いサブフィールドを更に複数のサブフィールドに分割し、これらを１フィールド期間中に分散して配列するようにした駆動方法が提案されている。かかる駆動方法によれば、サブフィールドの数を多くして１フィールド期間内での発光パターンを均一化するほど偽輪郭の抑制効果が高くなる。
【０００８】
しかしながら、サブフィールドの数が増加するほど、各サブフィールドに対応して生成する駆動データのビット数もこれに合わせて増加させなければならず、このビット数の増加に伴い装置規模が大になるという問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、偽輪郭の抑制された高品質な画像表示を維持しつつも、駆動データのビット数を抑えてその装置規模を小さくすることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく画素データに応じて、各フィールドを構成する複数のサブフィールド毎に駆動するプラズマディスプレイパネルの駆動方法であって、各フィールドは、発光期間の割り当てが小なるサブフィールドの複数が連続してなる第１サブフィールド群と、発光期間の割り当てが大なる複数のサブフィールドが連続してなる第２サブフィールド群と、を含み、前記第１サブフィールド群に属するサブフィールドの各々は、全ての前記放電セルの状態を初期化する一斉リセット行程と、そのサブフィールドに対応した画素データビットに応じて前記放電セルを発光セルの状態又は非発光セルの状態のいずれか一方に設定する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみをそのサブフィールドに割り当てられている発光期間に亘り発光させる維持発光行程と、を含み、前記第２サブフィールド群に属するサブフィールドの各々は、そのサブフィールドに対応した画素データビットに応じて前記放電セルを前記非発光セルの状態に設定する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみをそのサブフィールドに割り当てられている発光期間に亘り発光させる維持発光行程とを含み、前記第２サブフィールド群に属するサブフィールド各々の内の先頭のサブフィールドのみが前記画素データ書込行程の直前に全ての前記放電セルの状態を前記発光セルの状態に初期化する一斉リセット行程を更に含み、前記第１サブフィールド群に属する少なくとも１のサブフィールドに対応した前記画素データビットと、前記第２サブフィールド群に属する少なくとも１のサブフィールドに対応した前記画素データビットとが互いに同一であることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動する駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば６ビットの画素データＤに変換し、これをデータ変換回路３にする。
データ変換回路３は、かかる画素データを図３及び図４に示されるが如き変換テーブルに従って８ビットの変換画素データＨＤに変換し、これをメモリ４に供給する。尚、これら図３及び図４に示されるが如き変換テーブルは、６４階調の中間調表示を行う際の一例を示すものである。
【００１３】
メモリ４は、上記駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。
かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍ各々を各ビット桁毎（第０ビット〜第７ビット）に分割し、夫々以下の順で読み出してこれを１行分毎に順次アドレスドライバ５に供給して行く。
【００１４】
変換画素データＨＤ１１−ｎｍ各々の第０ビット
変換画素データＨＤ１１−ｎｍ各々の第１ビット
変換画素データＨＤ１１−ｎｍ各々の第２ビット
変換画素データＨＤ１１−ｎｍ各々の第３ビット
変換画素データＨＤ１１−ｎｍ各々の第４ビット
変換画素データＨＤ１１−ｎｍ各々の第５ビット
変換画素データＨＤ１１−ｎｍ各々の第６ビット
変換画素データＨＤ１１−ｎｍ各々の第７ビット
変換画素データＨＤ１１−ｎｍ各々の第０ビット
変換画素データＨＤ１１−ｎｍ各々の第１ビット
すなわち、メモリ４は、変換画素データＨＤ１１−ｎｍ各々の第０ビット〜第７ビットまでの読出終了後、再び第０ビット及び第１ビットに対する読み出しを行い、これらを１フィールド期間内にアドレスドライバ６に供給して行くのである。
【００１５】
アドレスドライバ６は、かかるメモリ４から読み出された変換画素データＨＤ中の各データビットを１行分毎に、その論理レベルに対応した電圧を有する画素データパルスＤＰ１〜ＤＰｍに変換し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
駆動制御回路２は、入力された映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を生成する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。
【００１６】
第１サスティンドライバ７は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＸ、放電発光状態を維持するための維持パルスＩＰＸ各々を発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎに印加する。第２サスティンドライバ８は、上記駆動制御回路２から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスＲＰＹ、画素データを書き込むための走査パルスＳＰ、画素データ書き込みを良好に実施させる為のプライミングパルスＰＰ、及び放電発光状態を維持するための維持パルスＩＰＹ各々を発生し、これらをＰＤＰ１０の行電極Ｙ１〜Ｙｎに印加する。
【００１７】
尚、ＰＤＰ１０は、行電極Ｘ及び行電極Ｙの一対にて、画面の１行分に対応した行電極を形成している。例えば、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎとなる。又、ＰＤＰ１０では、かかる行電極対と各列電極との交差部に１つの放電セルが形成される。
【００１８】
次に、図２に示されるが如きプラズマディスプレイ装置によって実施されるＰＤＰ１０の駆動動作について説明する。
図５は、データ変換回路３において用いる変換テーブルが図３及び図４に示されるが如きものである場合に実施される１フィールド期間内での発光駆動フォーマットを示す図である。
【００１９】
かかる図５に示される発光駆動フォーマットでは、１フィールド期間を１０個の分割期間に区切る。この際、最初の分割期間にてサブフィールドＳＦ１による放電発光を実行し、次の分割期間でサブフィールドＳＦ２、更に次の分割期間にてサブフィールドＳＦ３による放電発光を実行する。かかるサブフィールドＳＦ３の後の残りの７つの分割期間では、夫々サブフィールドＳＦ４ａ〜４ｇによる放電発光を順次実行する。
【００２０】
これらサブフィールドＳＦ１〜ＳＦ３、ＳＦ４ａ〜４ｇ各々では、上述した如くメモリ４から読み出された変換画素データＨＤ中の各データビットの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルに対してのみ放電発光状態を維持させる維持発光行程Ｉｃとを実施する。
【００２１】
各サブフィールドにおいて実施する画素データ書込行程Ｗｃでは、図５に示されるが如く、
ＳＦ１：変換画素データＨＤ中の第０ビットの書込
ＳＦ２：変換画素データＨＤ中の第１ビットの書込
ＳＦ３：変換画素データＨＤ中の第２ビットの書込
ＳＦ４ａ：変換画素データＨＤ中の第３ビットの書込
ＳＦ４ｂ：変換画素データＨＤ中の第４ビットの書込
ＳＦ４ｃ：変換画素データＨＤ中の第５ビットの書込
ＳＦ４ｄ：変換画素データＨＤ中の第６ビットの書込
ＳＦ４ｅ：変換画素データＨＤ中の第７ビットの書込
ＳＦ４ｆ：変換画素データＨＤ中の第０ビットの書込
ＳＦ４ｇ：変換画素データＨＤ中の第１ビットの書込
を夫々実行する。
【００２２】
図６及び図７は、図１に示されるＡ／Ｄ変換器１にて得られた６ビットの画素データＤの全データパターンと、これら各データパターンに対応してメモリ４から読み出される変換画素データＨＤの各ビット（第０〜第７ビット）と、サブフィールドとの対応関係を示す図である。
上記画素データ書込行程Ｗｃでの書込処理により、例えば論理レベル”０”のデータビットが書き込まれた放電セルは放電励起し（消去放電）、その放電セル内に残留していた壁電荷は消滅する。一方、論理レベル”１”のデータビットが書き込まれた放電セルは放電励起せず、その壁電荷は残留したままとなる。この際、壁電荷が消滅した放電セルは非発光セル、壁電荷が残留したままとなっている放電セルは発光セルとなる。
【００２３】
サブフィールドＳＦ１〜ＳＦ３、ＳＦ４ａ〜４ｇ各々の維持発光行程Ｉｃでは、かかる画素データ書込行程Ｗｃにおいて発光セルに設定された放電セルに対してのみ放電発光の維持を行う。
尚、各サブフィールド毎の維持発光行程Ｉｃによる発光時間は、サブフィールドＳＦ１での発光時間を”１”とした場合、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４ａ〜４ｅ：８
ＳＦ４ｆ：７
ＳＦ４ｇ：６
である。
【００２４】
ここで、上記画素データ書込行程Ｗｃを実行する前に、全放電セルを一斉に放電励起（リセット放電）せしめて全放電セル内に壁電荷を形成せしめる一斉リセット行程Ｒｃを実行する。この際、図５の斜線部にて示されるように、かかる一斉リセット行程Ｒｃは、サブフィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４ａにおいてのみ実行する。すなわち、サブフィールドＳＦ４ａ〜４ｇなるサブフィールド系列中では、その先頭部のＳＦ４ａにおいてのみ、上記一斉リセット行程Ｒｃを実施する。
【００２５】
図８は、上記サブフィールドＳＦ４ａ〜４ｇなるサブフィールド系列内において、実際にＰＤＰ１０の各電極に印加する各種駆動パルスの印加タイミングを示す図である。
図８において、先ず、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加してＰＤＰ１０中の全ての放電セルをリセット放電せしめる。かかるリセット放電により、ＰＤＰ１０中の全ての放電セル内に強制的に壁電荷を形成させる（一斉リセット行程Ｒｃ）。
【００２６】
次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ３１〜ＤＰ３ｍを順次列電極Ｄ１〜Ｄｍに印加して行く。尚、この時点で列電極Ｄ１〜Ｄｍに印加されるデータパルスＤＰ３１〜ＤＰ３ｍ各々は、図３に示されるが如き変換画素データＨＤ中の第３ビット目に対応したものである。第２サスティンドライバ８は、上記各データパルスＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述するが如き維持発光行程において放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。
【００２７】
尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加しておく。かかるプライミングパルスＰＰの印加に応じて励起したプライミング放電により、ＰＤＰ１０の放電空間内には上記一斉リセット行程Ｒｃにて形成されたものの時間経過と共に減少してしまった荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ１）。
【００２８】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃ１によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する（維持発光行程Ｉｃ１）。
【００２９】
よって、上述した如き一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ１、維持発光行程Ｉｃ１からなるサブフィールドＳＦ４ａにより、変換画素データＨＤ中の第３ビットに対応した放電発光が、図５に示されるが如く、”８”なる期間に亘って実施されるのである。尚、かかる一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ１、維持発光行程Ｉｃ１なる一連の動作は、図５に示されるサブフィールドＳＦ１、ＳＦ２、及びＳＦ３においても同様に実施されるものである。
【００３０】
サブフィールドＳＦ４ａが終了すると、次に、アドレスドライバ６は、各行に対応したデータパルスＤＰ４１〜ＤＰ４ｍを順次列電極Ｄ１〜Ｄｍに印加して行く。尚、この時点で列電極Ｄ１〜Ｄｍに印加されるデータパルスＤＰ４１〜ＤＰ４ｍ各々は、図３に示されるが如き変換画素データＨＤ中の第４ビット目に対応したものである。第２サスティンドライバ８は、上記各データパルスＤＰの各印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かか選択消去により、後述する維持発光行程Ｉｃ２において放電発光を実施することが出来る発光放電セルと、放電発光しない非発光放電セルとが得られる。尚、各走査パルスＳＰを各行電極Ｙに印加する直前に、正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加しておく。かかるプライミングパルスＰＰの印加により、ＰＤＰ１０の放電空間内に荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる（画素データ書込行程Ｗｃ２）。
【００３１】
次に、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃ２によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する（維持発光行程Ｉｃ２）。
【００３２】
よって、これら画素データ書込行程Ｗｃ２、維持発光行程Ｉｃ２からなるサブフィールドＳＦ４ｂにより、変換画素データＨＤ中の第４ビットに対応した放電発光が、図５に示されるが如く、”８”なる期間に亘って実施されるのである。
かかるサブフィールドＳＦ４ｂの後、このＳＦ４ｂと同様な動作にて順次、サブフィールドＳＦ４ｃ、４ｄ、４ｅを実行する。よって、これらサブフィールドＳＦ４ｃ、４ｄ、４ｅにより、変換画素データＨＤ中の第５〜７ビット各々に対応した放電発光が、図５に示されるが如く、”８”なる期間に亘って実施されるのである。
【００３３】
サブフィールドＳＦ４ｅの後、このＳＦ４ｅと同様な動作にて、サブフィールドＳＦ４ｆを実行する。尚、かかるサブフィールドＳＦ４ｆにおいては、図５に示されるように、変換画素データＨＤ中の第０ビットに対応した放電発光が”７”なる期間に亘って実施される。この際、かかる変換画素データＨＤの第０ビットに対応した放電発光は、既にサブフィールドＳＦ１にて実施されたものであるが、その発光時間はサブフィールドＳＦ１での”１”よりも長い”７”に設定してあるのである。
【００３４】
かかるサブフィールドＳＦ４ｆの後、このＳＦ４ｆと同様な動作にて、サブフィールドＳＦ４ｇを実行する。かかるサブフィールドＳＦ４ｇの実行により、変換画素データＨＤ中の第１ビットに対応した放電発光が、図５に示されるが如く、”６”なる期間に亘って実施される。この際、かかる変換画素データＨＤの第１ビットに対応した放電発光は、既にサブフィールドＳＦ２にて実施されたものである。しかしながら、その発光時間はサブフィールドＳＦ２での”２”よりも長い”６”に設定してある。
【００３５】
このように、サブフィールドＳＦ４ａ〜４ｇなるサブフィールド系列中では、壁電荷を形成せしめるべき一斉リセット行程Ｒｃをその先頭部のＳＦ４ａにおいてのみ実施するようにしている。従って、サブフィールドＳＦ４ａ〜４ｇのいずれか１の画素データ書込行程において壁電荷が消滅してしまった放電セルは、例えその後のサブフィールドの画素データ書込行程において発光を指定すべき論理レベル”１”の変換画素データが供給されても発光放電セルにはならない。よって、図６及び図７に示されるが如き変換画素データＨＤの各データパターンに基づいて為される発光パターンは、図９及び図１０に示されるが如きものとなる。尚、これら図９及び図１０においては、丸印が付されているサブフィールドにおいてのみ発光が生じることを示している。例えば、画素データＤが輝度レベル”１５”を示す［０，０，１，１，１，１］である場合、その変換画素データＨＤは図３に示されるが如く［１，１，１，１，０，０，０，０］となり、この際、メモリ４から読み出される変換画素データは図６に示されるが如く［１，１，１，１，０，０，０，０，１，１］となる。つまり、サブフィールドＳＦ４ｆ及び４ｇ各々では、発光を指定すべき論理レベル”１”の変換画素データ（第０及び第１ビット）が供給されることになる。しかしながら、その第４ビット目が非発光を指定する論理レベル”０”であるので、サブフィールドＳＦ４ｂの実行段階において放電セル内に残留していた壁電荷は消滅してしまう。従って、図９に示されるように、その後のサブフィールドＳＦ４ｃ〜４ｇでは発光は起こらないのである。この際、サブフィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４においてのみ発光が生じるので、その発光時間の合計により輝度レベル”１５”の表示輝度が得られることになる。
【００３６】
尚、サブフィールドＳＦ４ｆで発光動作が生じるのは、図１０に示されるが如く、少なくともサブフィールドＳＦ１及びサブフィールドＳＦ４ａ〜ＳＦ４ｅの全てが発光状態となる場合である。又、サブフィールドＳＦ４ｇで発光動作が生じるのは、図１０に示されるが如く、少なくともサブフィールドＳＦ１、ＳＦ２及びサブフィールドＳＦ４ａ〜ＳＦ４ｆの全てが発光状態となる場合である。
【００３７】
この際、図１０に示されるように、画素データＤにて指定される輝度レベルが”４０”を越えると、実際に表示される表示輝度は画素データＤにて指定される輝度レベルに対して多少のズレが出てくる。しかしながら、６４階調の内の”４０”を越える高輝度部分における輝度の多少のズレは視覚上において問題とはならない。
【００３８】
よって、かかる駆動方法によれば、図５に示されるが如く１フィールド期間をサブフィールドＳＦ１〜ＳＦ３、及びＳＦ４ａ〜ＳＦ４ｇにて１０分割して駆動を行う際にも、駆動データ（変換画素データＨＤ）のビット数は、図３及び図４に示されるように８ビットで済ませることが可能となるのである。更に、１フィールド期間中に実行する一斉リセット行程Ｒｃの回数は、サブフィールドの数１０に対して４回と少ないので、画像表示時のコントラストが高められる。
【００３９】
尚、上記実施例においては、入力された画素データＤが６ビット、すなわち、６４階調の中間調表示を行う際の動作を一例にとって説明したが、その階調数は６４に限定されるものではない。例えば、８ビットの画素データＤに応じて、２５６階調の中間調表示を実施する場合にも同様に適用可能である。
図１１は、かかる２５６階調にてＰＤＰ１０を発光駆動する際の駆動フォーマットの一例を示す図であり、図１２及び図１３は、８ビットの画素データＤに応じて変換された８ビットの変換画素データＨＤ（第０〜第７ビット）と、各サブフィールドとの対応関係を示す図である。
【００４０】
図１１〜図１３に示されように、かかる駆動方法では各サブフィールドの発光期間比を、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６ａ〜６ｃ：３２
ＳＦ６ｄ：３１
ＳＦ６ｅ：３０
ＳＦ６ｆ：２８
ＳＦ６ｇ：２４
とし、サブフィールドＳＦ１〜ＳＦ５各々の先頭部にて、全放電セルに対して一様に壁電荷を形成せしめる一斉リセット行程Ｒｃ（斜線部にて示す）を実行する。この際、発光期間の重み付けがほぼ同一であるサブフィールドＳＦ６ａ〜ＳＦ６ｇを連続して実行し、その先頭のサブフィールドＳＦ６ａのみで斜線部に示されるが如き一斉リセット行程Ｒｃを実施する。更に、サブフィールドＳＦ６ｄ〜ＳＦ６ｇ各々の画素データ書込行程Ｗｃでは、変換画素データＨＤ中の第０ビット〜第３ビットを再び用いて、発光放電セル及び非発光放電セルの設定を行う。
【００４１】
従って、かかる駆動方法によれば、１フィールド期間を図１１に示されるが如く１２分割して駆動を行う際にも、駆動データ（変換画素データＨＤ）のビット数は、８ビットで済ませることが可能となるのである。
この際、図１２及び図１３に示されるように、入力された２５６階調分の画素データにほぼ対応した表示輝度が得られる。
【００４２】
【発明の効果】
以上詳述した如く、本発明においては、１フィールド期間を複数のサブフィールドに分割して発光駆動を行うにあたり、発光期間が比較的短いサブフィールドでの発光を司る駆動データを、そのまま発光期間が比較的長いサブフィールドでの発光を司る駆動データとして用いる構成としている。
【００４３】
よって、かかる駆動方法によれば、１フィールド期間中のサブフィールドの数に比して駆動データのビット数を少なくすることが出来るので、偽輪郭に対する表示品質を落とすことなく装置規模の小規模化を実現可能になるのである。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】データ変換回路３における変換テーブルの一例を示す図である。
【図４】データ変換回路３における変換テーブルの一例を示す図である。
【図５】本発明による発光駆動フォーマットの一例を示す図である。
【図６】画素データＤと、メモリ４から読み出される変換画素データＨＤの各ビットと、各サブフィールドとの対応関係を示す図である。
【図７】画素データＤと、メモリ４から読み出される変換画素データＨＤの各ビットと、各サブフィールドとの対応関係を示す図である。
【図８】サブフィールドＳＦ４ａ〜ＳＦ４ｇにおいてＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図９】各画素データＤ毎の発光パターンを示す図である。
【図１０】各画素データＤ毎の発光パターンを示す図である。
【図１１】２５６階調にてＰＤＰ１０を発光駆動する際の発光駆動フォーマットの一例を示す図である。
【図１２】図１１に示される発光駆動フォーマットを適用する場合における変換画素データＨＤと、各サブフィールドとの対応関係を示す図である。
【図１３】図１１に示される発光駆動フォーマットを適用する場合における変換画素データＨＤと、各サブフィールドとの対応関係を示す図である。
【主要部分の符号の説明】
１  Ａ／Ｄ変換器
２  駆動制御
３  データ変換回路
４  メモリ
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ（プラズマディスプレイパネル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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