【事件の表示】
　特願２００１−　７４１３７「フルディジタルＰＬＬ回路」拒絶査定不服審判事件〔平成１４年　９月２７日出願公開、特開２００２−２８０８９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年３月１５日の出願であって、平成１５年１１月１２付け拒絶理由の通知に対して、平成１６年１月１９日付けで明細書が全文補正され、平成１６年２月６日付けで拒絶査定がなされ、これに対して、同年３月１１日に拒絶査定に対する審判請求がなされるとともに、同年４月１２日付けで手続補正がなされたものである。
　
第２　平成１６年４月１２日付けの手続補正（以下、「本件補正」という。）について
　
［補正却下の決定の結論］平成１６年４月１２日付けの手続補正を却下する。
　
［理由］
１．補正事項について
　本件補正は以下の事項を含んでいる。
（ａ）発明の詳細な説明、段落【００２３】について
　段落【００２３】に「加算器の片方の入力には周波数f in以下のクロックを、もう片方には、上記演算結果を入力することで、周波数f refと周波数fとの差をなくすことができる。すなわち、信号f refと信号fとは同期したことになる。従って、間接的に信号f outも同期したことになる。」と記載されているのを「加算器の片方の入力には分周カウンタ１　１１の出力をi-1ビットの位置に、分周カウンタ２　１２の出力をそれからjビット上のビット位置に入力し、もう片方には、上記演算結果を入力し、加算器の出力側は、分周カウンタ１　１１の出力と同じビット位置をfout、分周カウンタ２　１２の出力と同じビット位置をfとする。これによって、周波数frefoutと周波数fとの差をなくすことができる。　すなわち、信号frefoutと信号fとは同期したことになる。従って、間接的に信号foutも同期したことになる。」とする補正。
　
（ｂ）図１のＣＬＫ入力について
　図１のパルスカウント回路のＣＬＫ入力を、fref信号から、fin信号に変更する補正。
　
（ｃ）図１のフルアダーの入力について
　補正前の図１では、フルアダー１９について、単に分周カウンタ１　１３、分周カウンタ２　１２、減算回路１８、からの入力を示す線が記載されているだけであるものを、補正後は、フルアダー１９には分周カウンタ１　１３からの線をフルアダーの図面上左側面の上側の上から４本目の線に接続し、分周カウンタ２　１２の出力をフルアダーの図面上左側面の上側の最も上の線に入力し、フルアダーの左側面の下側には、減算回路からの７本の線を入力する補正。
　
（ｄ）図１のフルアダーの出力について
　補正前の図１では、フルアダー１９の出力側には、単にｆ、fout　それぞれに１本の線が示されていたのを、補正後は、ｆについては、フルアダーの右側側面に記載された複数の線の一番上に接続し、fout　はそれより４本下の線に接続すようにする補正。
　
（ｅ）図１の分周カウンタ１　１３、分周カウンタ２　１２の出力の記載について
　補正前の図１では、分周カウンタ１　１３の出力に「fout源信を含むＮ−１ビット」と記載され、分周カウンタ２　１２の出力に「f源信を含むf」と記載されていたのを、補正後は、それぞれ、「fin/2i」、「fin/(2i x 2j)」と記載する補正。
　
２．本件補正が特許法第１７条の２第３項の規定に適合するか（本件補正が、願書に最初に添付した明細書（以下、「当初明細書」という。）又は図面（以下、「当初図面」という。）に記載した事項の範囲内においてなされているか）、以下に検討する。（以下、「願書に最初に添付した明細書又は図面」は、「当初明細書等」という。）
　
（ａ）について
　この補正は、加算器の片方の入力について「周波数f in以下のクロック」との記載を「分周カウンタ１　１１の出力をi-1ビットの位置に、分周カウンタ２　１２の出力をそれからjビット上の位置に入力し」と補正するものであるが、当初明細書の段落【００２３】あるいは、その他の段落には、片方の入力に分周カウンタ１　１１、分周カウンタ２　１２を入力することについて何ら記載はなく、さらに、入力ビット位置についても、何ら記載がない。また、当初図面を見ても分周カウンタ１　１１の出力と分周カウンタ２　１２の出力が加算器へ接続されていることは読み取れるが、入力ビット位置については何ら記載がない。
（なお、付言すると、補正後の「分周カウンタ１　１１」の記載は、段落【００１５】の「分周カウンタ（１）１３」の記載と整合していない。）
　そしてこの補正ではさらに、加算器の出力側について「加算器の出力側は、分周カウンタ１　１１の出力と同じビット位置をfout、分周カウンタ２　１２の出力と同じビット位置をfとする。」と補正しているが、当初明細書の段落【００２３】あるいは、その他の段落には、加算器の出力側のビット位置について何ら記載がない。
　そして、これらの事項が当初明細書等の記載から自明ということもできない。
　
（ｂ）について
　パルスカウント回路のＣＬＫ入力については、当初明細書の段落【００１０】の【課題を解決するための手段】の項には、「ＥＸｏｒ回路が“Ｈ”を出力している区間のみ発信信号（ｆin）のパルスをカウントするパルスカウント回路」と記載され、請求項１にも同様の記載があるものの、発明の実施の形態を図１に基づいて説明する、段落【００１６】には「基準周波数fref１０の出力を、ＣＬＫへ入力し、」と記載され、請求項５にも「前記パルスカウント回路は、・・・前記基準周波数（ｆref ）の出力をＣＬＫへ入力し」と記載され、パルスカウント回路のＣＬＫ入力がfref信号であることが明記されているから、図１のパルスカウント回路のＣＬＫ入力を、fref信号からfin信号に変更する補正は当初明細書等の記載に基づくものということはできない。またこのことが当初明細書等の記載から自明ということもできない。
　
（ｃ）について
　フルアダー１９の３入力のそれぞれをどのような接続のものとするかは当初図面には記載がなく、このことが、当初明細書の段落【００２３】等の記載から自明ということもできない。
　
（ｄ）について
　フルアダー１９の出力をどのような接続のものとするかは当初明細書等には記載がなく、このことが当初明細書等の記載から自明ということもできない。
　
（ｅ）について
　分周カウンタ１　１３の出力、分周カウンタ２　１２の出力をそれぞれ「fin/2i」、「fin /(2i x 2j)」と補正するものであり、このような記載は当初明細書等になく、このことが当初明細書等の記載から自明ということもできない。
　
　以上のように、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではなく、特許法第１７条の２第３項の規定に違反するものであるから、特許法第１５９条で準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願明細書及び図面について
　平成１６年４月１２日付けの手続補正は、上記のとおり却下されたので、本願明細書及び図面は、平成１６年１月１９日付け手続補正書（明細書の全文補正）により補正されたとおりのものである。
　
１．原査定の拒絶理由
　原査定の拒絶理由は、
　「この出願は、明細書及び図面の記載が下記の点で、特許法第３６条第４項及び第６項第２号に規定する要件を満たしていない。」として、以下の点を指摘するものである。（以下、審判請求人の整理に従い、当審にて（理由１）〜（理由４）の各見出しを付した。）
　
（理由１）【図１】に記載されたフルアダーは３入力（その内、分周カウンタ１、２からの入力には、複数ビットであることを示す斜線が記入されている。）かつ２出力（fとfout）であるが、フルアダーにて加算する数値とは一体どの２入力なのか不明である。
（理由２）フルアダーの出力（数値）とは一体どの信号なのか不明である。（【００１８】段落でfout＝２Mfなる関係にあるとされているから、フルアダーの出力は単なるキャリー信号とは考えられない。）理解できない。
（理由３）フルアダーを動作させるクロック信号とはいったいどの信号（パルス）なのか理解できない。
（理由４）（動作例）の欄に記載された各周波数の説明も【図１】と符号しておらず、支離滅裂である。
　
２．審判請求人の主張
　これに対して、審判請求人は、平成１６年１月１９日付け意見書及び、審判請求理由（平成１６年４月１２日付け手続補正書）において概略、以下のとおりに主張している。
　
（理由１）について
（ａ）フルアダーは２種類の演算を実施しており、第1の演算処理として、分周カウンタ２から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ＥＸｏｒ回路１５へ出力し（２入力１出力）、第2の演算処理として、分周カウンタ１から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ｆoutとして出力（２入力１出力）しており、このことは当初明細書に明示の記載はないが、当業者にとって、当初明細書に記載されていると同然な事項であって、自明な事項であると思われます。
（ｂ）当初の明細書の段落００２３の「加算器の片方の入力には周波数ｆin以下のクロックを、もう片方には、上記演算結果を入力することで、周波数ｆref と周波数ｆとの差をなくすことができる。すなわち、信号ｆref と信号ｆとは同期したことになる。従って、間接的に信号ｆout も同期したことになる。」の記載のとおり、信号fref(frefoutに補正)と信号ｆの差分の前周期と次周期のずれを周波数finでカウントした減算結果を用いて同期させ（第一の演算）、その結果、周波数foutがfref信号に同期する（第二の演算）を行なうものです。
　
（理由２）について
（ａ）フルアダー１９の出力は上記（理由１）について述べたとおりのものである。
　御指摘の段落番号００１８において記載されているfout＝２Ｍfなる式は単なる誤記でありましたので、本意見書と同時に提出致します手続補正書において、fout＝２Mfと補正致しました。そして、フルアダーの出力は御指摘のように単なるキャリー信号ではありません。該御指摘は、フルアダーとはそもそも加算器であり、キャリー信号以外の信号を出力するものではないとの認識を前提とされているものと思われます。しかしながら、当業者間におけるフルアダーは、加算機能を有し、かつ、キャリー信号以外の信号も入出力されるものも含まれております。よって、フルアダー１９とその入出力信号の経路が示された図１に接した当業者であれば、出願時の技術常識に照らして、フルアダーとその入出力信号の経路について、本意見書にて説明させて頂いた内容であることが明らかであります。
（ｂ）整数名ＮおよびＭを、２箇所で異なる意味で使用したために、各周波数間の関係が不明確になったことに起因するもので補正によって、異なる意味の整数名に異なる名称を付与いたしました。
　
（理由３）について
　図１はフルアダーを動作させるクロック信号の流れを図示することを意図したものではありません。
　
（理由４）について
　意見書と同時に提出した補正書により誤記を補正しました。
　
３．当審の判断
（理由１）、（理由３）について
　審判請求人は「フルアダーは２種類の演算を実施しており、第1の演算処理として、分周カウンタ２から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ＥＸｏｒ回路１５へ出力し（２入力１出力）、第2の演算処理として、分周カウンタ１から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ｆoutとして出力（２入力１出力）している。」と主張しているが、このことは明細書には何ら記載がなく、明細書の記載から明らかということもできない。
　明細書の段落【００２３】の記載「加算器の片方の入力には周波数ｆin以下のクロックを、もう片方には、上記演算結果を入力することで、周波数ｆref と周波数ｆとの差をなくすことができる。すなわち、信号ｆref と信号ｆとは同期したことになる。従って、間接的に信号ｆout も同期したことになる。」からは、フルアダーの入力が、周波数ｆin以下の「クロック」と「上記演算結果」であるということができても、フルアダーで２種類の演算がなされているということは把握できない。また、明細書のその他の記載、図面からも把握することができない。
　さらに２種類の演算が、それぞれ「分周カウンタ２から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ＥＸｏｒ回路１５へ出力する（２入力１出力）。」、「分周カウンタ１から出力された第1の入力信号と減算回路１８から出力された第2の入力信号を加算し、その結果を、ｆoutとして出力（２入力１出力）する。」であるということも発明の詳細な説明及び図面の記載から把握できない。
　したがって、発明の詳細な説明の記載は当業者がその実施をすることができる程度に明確かつ十分に記載したものということはできない。
　
（理由２）について
　上記（理由１）と同様の理由でフルアダーの入力との関係で、フルアダーの出力（数値）が何であるのか発明の詳細な説明及び図面の記載からは不明であって、発明の詳細な説明の記載は当業者がその実施をすることができる程度に明確かつ十分に記載したものということはできない。
　
（理由４）について
　発明の詳細な説明の動作例（段落【００１７】〜【００２４】）の記載において、
（イ）段落【００１７】には、「必要とする周波数ｆout を分周し比較周波数ｆref まで落としたものを生成した周波数ｆとする。」と記載されているが、図１にはフルアダーの２出力についてそれぞれｆ、ｆout と記載され、周波数ｆが周波数ｆout を分周して得られるものということはできず、その意味が不明である。
（ロ）段落【００１９】には、「周波数ｆと周波数ｆref とをＥｘｏｒした結果は、それらのクロックの位相差に応じたパルス波形になる。そのパルスと、周波数ｆinとをＥｘｏｒすることにより、そのパルス間隔分の周波数ｆinの波形が現れる。」と記載されているが、図１の記載では、Ｅｘｏｒの入力は、ｆ及びｆrefを分周カウンタで分周したものであり、図１の記載と整合しておらず、その意味が不明である。
（ハ）図１には、「ｆ源信を含むＭ−１ｂｉｔ」、「fout源信を含むＮ−１ｂｉｔ」の記載があるが、動作例等には何ら上記記載の説明がない。
　以上（イ）〜（ハ）のように発明の詳細な説明の周波数に関する説明は図面の記載と整合しておらず、本願のフルディジタルＰＬＬ回路の動作がどのようなものであるのか不明であって、発明の詳細な説明は当業者がその実施をすることができる程度に明確かつ十分に記載したものということはできない。
　
　以上、上記（理由１）〜（理由４）について示すように発明の詳細な説明は当業者がその実施をすることができる程度に明確かつ十分に記載されておらず、特許法第３６条第４項に規定する要件を満たしていない。
　
　さらに、請求項２に記載された「前記減算回路で求めたパルス数の差を前記分周カウンタ（２）で分周した周波数（ｆin／（Ｌ×Ｍ））に反映させ前記所望の周波数の出力信号（ｆout ）を生成するフルアダーを、さらに有することを特徴とする請求項１記載のフルディジタルＰＬＬ回路」は、上記の（理由１）から（理由４）に述べたように、フルアダーの入出力、構成が不明確であるから、特許を受けようとする発明が明確といえず、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
第４　むすび
　以上のとおりであるから、本願は、特許法第３６条第４項及び第６項第２号に規定する要件を満たしていないので、拒絶すべきものである。
　
　よって、結論のとおり審決する。