(57)【特許請求の範囲】
【請求項１】
複数の入力信号端子と、
各々前記複数の入力信号端子に接続された複数の信号入力と、メモリ制御出力と、インクリメント手段制御出力とを有する制御手段と、
前記制御手段のインクリメント手段制御出力に接続された制御入力と、データ入力と、データ出力とを有するインクリメント手段と、
前記制御手段のメモリ制御出力に接続された制御入力と、前記インクリメント手段のデータ出力に接続されたデータ入力と、前記インクリメント手段のデータ入力に接続されたデータ出力とを有するメモリとを備え、
前記制御手段により前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取るように構成されたことを特徴とする信号処理装置。
【請求項２】
請求項１記載の信号処理装置において、
前記制御手段は、複数のデータ保持制御出力を更に有し、
前記メモリのデータ出力に接続されたデータ入力と、各々前記制御手段の対応するデータ保持制御出力に接続された制御入力と、データ出力とを有する複数のデータ保持手段と、
各々前記複数のデータ保持手段のデータ出力に接続された複数のデータ出力端子とを更に備えたことを特徴とする信号処理装置。
【請求項３】
請求項１記載の信号処理装置において、
前記制御手段は、複数のデータリード出力を更に有し、
各々前記制御手段の複数のデータリード出力に接続された複数のデータリード出力端子と、
前記メモリのデータ出力に接続されたデータ出力端子とを更に備えたことを特徴とする信号処理装置。
【請求項４】
請求項１記載の信号処理装置において、
前記複数の入力信号端子の少なくとも一部と、前記制御手段の対応する信号入力との間に各々変化点検出手段を更に備えたことを特徴とする信号処理装置。
【請求項５】
請求項１記載の信号処理装置において、
前記制御手段は、タイミング入力を更に有し、
前記制御手段のタイミング入力に接続されたタイミング出力を有するタイミング手段を更に備えたことを特徴とする信号処理装置。
【請求項６】
複数の入力信号端子と、
各々前記複数の入力信号端子に接続された複数の信号入力と、メモリ制御出力と、加算手段制御出力とを有する制御手段と、
前記制御手段の加算手段制御出力に接続された制御入力と、第１のデータ入力と、第２のデータ入力と、データ出力とを有する加算手段と、
前記制御手段のメモリ制御出力に接続された制御入力と、前記加算手段のデータ出力に接続されたデータ入力と、前記加算手段の第１のデータ入力に接続されたデータ出力とを有するメモリと、
前記メモリのデータ出力に接続されたデータ入力と、前記加算手段の第２のデータ入力に接続されたデータ出力とを有する一時データ保持手段とを備え、
前記制御手段により前記加算手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取り、かつ前記制御手段により前記加算手段と前記メモリと前記一時データ保持手段とを用いて前記読み取った時間情報間の演算を実行できるように構成されたことを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の信号を入力し、これら複数の入力信号の各々に含まれる時間情報を読み取るように構成された信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、情報機器等の高機能化や高性能化に伴い、信号処理システムあるいは信号処理ＬＳＩで処理する信号量が増えている。情報機器で処理する信号には、伝送路を通ったデータ信号や、蓄積メディアから読み出したデータそのものを表す信号や、データを読み出すための制御情報、すなわち読み出しタイミングや正常に読み出しを制御するための各種制御情報を表す信号等がある。情報を正しく読み出すには、これら各種信号を用いて制御することが必要である。
【０００３】
多くの信号は時間情報を含んでいる。例えば、あるパルスと次のパルスとの間の時間間隔が情報を表す。また、あるパルスの特定の論理レベル期間の長さ、すなわちパルス幅が情報を担うこともある。これらパルス時間間隔やパルス幅を計測（時間計測）することにより、その長さから各種制御情報を得ることが行われている。
【０００４】
そのために、従来は、複数の入力信号にそれぞれ対応したカウンタと、このカウンタの値を保持するためのラッチとを複数備え、これらで時間計測することが行われていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、処理が必要な信号毎にカウンタとラッチとを設けていたために、信号処理装置の回路規模が大きくなり、コストが高くなるという問題点があった。
【０００６】
本発明の目的は、共通の手段を用いて入力信号の時間計測を時分割に行うことにより、コストが低い信号処理装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、請求項１の発明では、複数の入力信号端子と、各々前記複数の入力信号端子に接続された複数の信号入力とメモリ制御出力とインクリメント手段制御出力とを有する制御手段と、前記制御手段のインクリメント手段制御出力に接続された制御入力とデータ入力とデータ出力とを有するインクリメント手段と、前記制御手段のメモリ制御出力に接続された制御入力と前記インクリメント手段のデータ出力に接続されたデータ入力と前記インクリメント手段のデータ入力に接続されたデータ出力とを有するメモリとを備えた信号処理装置の構成を採用し、前記制御手段により前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取るようにした。この構成により、前記インクリメント手段と前記メモリとを時分割に用いて、複数の入力信号の時間計測を並行して行うことができるので、回路規模が削減され、コストを低くできる。
【０００８】
請求項２の発明では、請求項１の信号処理装置において、前記制御手段は複数のデータ保持制御出力を更に有し、前記メモリのデータ出力に接続されたデータ入力と各々前記制御手段の対応するデータ保持制御出力に接続された制御入力とデータ出力とを有する複数のデータ保持手段と、各々前記複数のデータ保持手段のデータ出力に接続された複数のデータ出力端子とを更に備えることとした。この構成により、前記インクリメント手段による時間計測の結果を前記データ保持手段に格納することにより、この計測結果を自由に取り出して信号処理が行えるので、後段の装置の処理が容易になる。
【０００９】
請求項３の発明では、請求項１の信号処理装置において、前記制御手段は複数のデータリード出力を更に有し、各々前記制御手段の複数のデータリード出力に接続された複数のデータリード出力端子と、前記メモリのデータ出力に接続されたデータ出力端子とを更に備えることとした。この構成により、前記メモリに保持された計測結果を読み出すタイミングを与えるデータリード出力端子を備えたので、コストを低くしたまま後段の装置に計測結果を出力できる。
【００１０】
請求項４の発明では、請求項１の信号処理装置において、前記複数の入力信号端子の少なくとも一部と、前記制御手段の対応する信号入力との間に各々変化点検出手段を更に備えることとした。この構成により、パルス幅を計測すべき変化点検出が必要な信号についても所要の計測結果が得られる。
【００１１】
請求項５の発明では、請求項１の信号処理装置において、前記制御手段はタイミング入力を更に有し、前記制御手段のタイミング入力に接続されたタイミング出力を有するタイミング手段を更に備えることとした。この構成により、各々の入力信号の計測タイミングを柔軟に変更できる。
【００１２】
また、前記課題を解決するために、請求項６の発明では、複数の入力信号端子と、各々前記複数の入力信号端子に接続された複数の信号入力とメモリ制御出力と加算手段制御出力とを有する制御手段と、前記制御手段の加算手段制御出力に接続された制御入力と第１のデータ入力と第２のデータ入力とデータ出力とを有する加算手段と、前記制御手段のメモリ制御出力に接続された制御入力と前記加算手段のデータ出力に接続されたデータ入力と前記加算手段の第１のデータ入力に接続されたデータ出力とを有するメモリと、前記メモリのデータ出力に接続されたデータ入力と前記加算手段の第２のデータ入力に接続されたデータ出力とを有する一時データ保持手段とを備えた信号処理装置の構成を採用し、前記制御手段により前記加算手段と前記メモリとを時分割に用いて、複数の入力信号の各々に含まれる時間情報を読み取り、かつ前記制御手段により前記加算手段と前記メモリと前記一時データ保持手段とを用いて前記読み取った時間情報間の演算を実行できるようにした。この構成により、回路規模が削減されてコストが低減されるだけでなく、異なる信号の時間計測結果を演算でき、したがって制御手法を増やすことができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わる３つの信号処理装置について、添付図面を参照しながら説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に係わる信号処理装置を示すブロック図である。図１において、１０１〜１０３は第１〜第３の信号を入力する入力端子である。第１信号１０１〜第３信号１０３は、パルスがほぼ定期的に発生する信号である。２０１はコントローラであり、第１信号１０１、第２信号１０２、第３信号１０３を入力するとともに、メモリアドレスＡ２０１、メモリ書き込み信号ＷＭ２０１、インクリメンタクリアＩＣ２０１、第１ラッチ書き込み信号Ｗ１Ｌ２０１、第２ラッチ書き込み信号Ｗ２Ｌ２０１、第３ラッチ書き込み信号Ｗ３Ｌ２０１を出力する。コントローラ２０１は時分割で第１信号１０１〜第３信号１０３を選択する。３０１はインクリメンタであり、インクリメンタクリアＩＣ２０１、メモリ出力Ｍ４０１を入力するとともに、インクリメンタ出力Ｉ３０１を出力する。４０１はメモリであり、メモリアドレスＡ２０１、メモリ書き込み信号ＷＭ２０１、インクリメンタ出力Ｉ３０１を入力するとともに、メモリ出力Ｍ４０１を出力する。メモリ４０１のアドレス１番地は第１信号１０１の計測途中結果を、アドレス２番地は第２信号１０２の計測途中結果を、アドレス３番地は第３信号１０３の計測途中結果をそれぞれ保存するために使われる。本実施の形態１においては、メモリ４０１はクロック立ち上がりの同期式メモリであるとする。
【００１５】
更に図１において、５０１は第１ラッチであり、メモリ出力Ｍ４０１、第１ラッチ書き込み信号Ｗ１Ｌ２０１を入力するとともに第１ラッチ出力を出力する。５０２は第２ラッチであり、メモリ出力Ｍ４０１、第２ラッチ書き込み信号Ｗ２Ｌ２０１を入力するとともに第２ラッチ出力を出力する。５０３は第３ラッチであり、メモリ出力Ｍ４０１、第３ラッチ書き込み信号Ｗ３Ｌ２０１を入力するとともに第３ラッチ出力を出力する。第１ラッチ５０１〜第３ラッチ５０３は、第１信号１０１〜第３信号１０３の計測結果を保持して出力する。６０１は第１計測結果の出力端子であり、第１ラッチ５０１の第１ラッチ出力に接続される。６０２は第３計測結果の出力端子であり、第２ラッチ５０２の第２ラッチ出力に接続される。６０３は第３計測結果の出力端子であり、第３ラッチ５０３の第３ラッチ出力に接続される。１１０１はタイミング回路であり、タイミング出力をコントローラ２０１に与える。
【００１６】
図２は、図１に示す信号処理装置の動作を示すタイミング図である。以下、時系列に沿って動作を説明する。
【００１７】
サイクル０１は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００１８】
サイクル０２も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第１信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０１からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス１番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００１９】
サイクル０３は第２信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス２番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２０】
サイクル０４も第２信号処理サイクルであり、前サイクルのアドレス指定で読み出された第２信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０２からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス２番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００２１】
サイクル０５は第３信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス３番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２２】
サイクル０６も第３信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０３からパルスが入力されていないので、コントローラ２０１はインクリメンタクリアＩＣ２０１をアサ−トせず、インクリメンタ３０１はメモリ出力Ｍ４０１に「１」を加えてＩ３０１に出力する。そして、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス３番地を指定し、メモリ４０１にインクリメンタ出力Ｉ３０１を書き込む。
【００２３】
サイクル０７は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００２４】
サイクル０８も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第１信号処理結果がメモリ４０１からＭ４０１に出力される。ここで、１０１からパルスが入力されているので、コントローラ２０１は第１ラッチ書き込み信号Ｗ１Ｌ２０１をアサートしてメモリ出力Ｍ４０１を第１ラッチ５０１に書き込む。これにより出力端子６０１から結果読み出しができる。また、コントローラ２０１はＷＭ２０１をアサートしてＡ２０１にアドレス１番地を指定し、インクリメンタクリアＩＣ２０１をアサートするのでインクリメンタ出力Ｉ３０１の値「０」をメモリ４０１に書き込むことになる。
【００２５】
すなわち、奇数サイクルではメモリ４０１から計測途中経過を読み出す準備をし、偶数サイクルでは、処理信号にパルスが入っていない場合は、メモリ出力Ｍ４０１に「１」を加えてメモリ４０１に書き戻す。また、処理信号にパルスが入っている場合は、メモリ出力Ｍ４０１をラッチに書き込むとともに、インクリメンタ３０１をクリアしてメモリ４０１に「０」を書き込む。
【００２６】
以上のように、本実施形態によれば、各種信号の時間計測を１つのインクリメンタとメモリとで行って信号処理装置の回路規模を小さくし、コストを低くすることができる。また、結果を各々ラッチに保持するので、後段の信号処理を容易にすることができる。
【００２７】
（実施の形態２）
図３は、本発明の実施の形態２に係わる信号処理装置を示すブロック図である。実施の形態２においては、第１信号１０１〜第３信号１０３はほぼ定期的に反転する信号であり、本信号処理装置は各々の変化点間隔の計測を行う。以下、実施の形態２に係わる信号処理装置を構成する各ブロックについて、実施の形態１における図１に示した回路と異なる部分について説明する。
【００２８】
図３において、７０１は第１信号のエッジを検出する回路であり、１０１の信号を入力してエッジ検出Ｐ７０１をコントローラ２０１に出力する。７０２は第２信号のエッジを検出する回路であり、１０２の信号を入力してエッジ検出Ｐ７０２をコントローラ２０１に出力する。７０３は第３信号のエッジを検出する回路であり、１０３の信号を入力してエッジ検出Ｐ７０３をコントローラ２０１に出力する。これらエッジ検出回路７０１〜７０３を備えたことにより、信号の変化点間隔の計測への対応が可能となっている。エッジ検出された信号は、コントローラ２０１により時分割で選択される。また、第１〜第３信号の計測途中結果はそれぞれメモリ４０１のアドレス１番地〜３番地に格納され、第１〜第３信号の計測結果はそれぞれアドレスａ〜ｃ番地に格納される。
【００２９】
更に図３において、Ｒ１Ｅ２０１は第１計測結果の読み出し許可であり、コントローラ２０１より出力される。Ｒ２Ｅ２０１は第２計測結果の読み出し許可であり、コントローラ２０１より出力される。Ｒ３Ｅ２０１は第３計測結果の読み出し許可であり、コントローラ２０１より出力される。８０１は第１計測結果の読み出し許可出力端子であり、第１計測結果の読み出し許可Ｒ１Ｅ２０１に接続される。８０２は第２計測結果の読み出し許可出力端子であり、第２計測結果の読み出し許可Ｒ２Ｅ２０１に接続される。８０３は第３計測結果の読み出し許可出力端子であり、第３計測結果の読み出し許可Ｒ３Ｅ２０１に接続される。１２０１は計測結果出力端子であり、Ｍ４０１に接続される。
【００３０】
図４は、図３に示す信号処理装置の動作を示すタイミング図である。以下、時系列に沿って動作を説明する。
【００３１】
サイクル０１は第３信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス３番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００３２】
サイクル０２も第３信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号計測途中結果がメモリ４０１からＭ４０１に出力される。ここで、１０３の信号に変化点が無いのでエッジ検出Ｐ７０３がアサートされていない。この場合、コントローラ２０１は、アドレスＡ２０１に３番地を出力し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートしないので、メモリ出力Ｍ４０１に「１」を加えた値をＩ３０１からメモリ４０１に書き込む。
【００３３】
サイクル０３も第３信号処理サイクルである。エッジ検出Ｐ７０３がアサートされていない場合は、コントローラ２０１はＡ２０１にアドレスｃ番地を指定し、次サイクルでの計測結果の読み出しを準備する。なお、次サイクルでは読み出し許可Ｒ３Ｅ２０１をアサートし、計測結果出力端子１２０１より読み出しが可能であることを、読み出し許可出力端子８０３より出力する。
【００３４】
サイクル０４は第１信号処理サイクルであり、コントローラ２０１はＡ２０１にアドレス１番地を出力し、メモリ４０１から計測途中結果を読み出す準備をする。
【００３５】
サイクル０５も第１信号処理サイクルであり、前サイクルのアドレス指定で読み出された第３信号計測途中結果がメモリ４０１からＭ４０１に出力される。ここで、１０１の信号が変化しているので、エッジ検出Ｐ７０１がアサートされている。この場合、コントローラ２０１は、Ａ２０１にアドレスａ番地を指定し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートしないので、メモリ出力Ｍ４０１に「１」を加えた値をＩ３０１からメモリ４０１に書き込む。なお、次サイクルでは読み出し許可Ｒ１Ｅ２０１をアサートし、計測結果出力端子１２０１より読み出しが可能であることを、読み出し許可出力端子８０１より出力する。
【００３６】
サイクル０６も第１信号処理サイクルである。エッジ検出Ｐ７０１がアサートされている場合は、コントローラ２０１は、Ａ２０１にアドレス１番地を指定し、ＷＭ２０１をアサートし、インクリメンタクリアＩＣ２０１をアサートするので、メモリ４０１に値「０」をＩ３０１から書き込む。
【００３７】
すなわち、時分割処理の対象信号のエッジ検出がアサートされていない場合は、メモリの計測途中結果をインクリメントするとともに、計測結果出力は更新せずに読み出し許可のみをアサートする。時分割処理の対象信号のエッジ検出がアサートされている場合は、メモリの計測結果出力を更新して読み出し許可をアサートするとともに、計測途中結果をクリアする。
【００３８】
以上のように、計測途中結果と計測結果とをメモリ４０１に格納し、計測結果を実施の形態１において図１に示したラッチに格納する構成となっておらず、すなわち、ラッチを設けない分だけ回路規模を削減できる。なお、計測結果がメモリ４０１から出力されるタイミングは、メモリの仕様によってそれぞれ異なるが、計測結果を改めてラッチに格納し、同期的に出力しなくとも、同期式回路の場合、通常、信号処理装置の後段回路の入力部にラッチを備えてデータを同期的に入力するため、後段の回路の１段目のパイプライン処理で入力されたデータの処理が１サイクル以内に完了しないということはない。
【００３９】
（実施の形態３）
図５は、本発明の実施の形態３に係わる信号処理装置を示すブロック図である。主な構成は、実施の形態１において図１に示した回路と同様である。以下、異なるブロックについてそれぞれ説明する。
【００４０】
図５において、９０１は加算器であり、メモリ出力Ｍ４０１とアキュムレータ出力Ａ１００１と加算制御ＡＣ２０１とを入力して加算出力Ａ９０１をメモリ４０１に出力する。１００１はアキュムレータであり、アキュムレータ制御ＡＣＣ２０１とメモリ出力Ｍ４０１とを入力してアキュムレータ出力Ａ１００１を加算器９０１に出力する。
【００４１】
本実施形態によれば、加算器９０１にインクリメンタと同様の動作をさせることにより、図１に示した回路と同様の動作を達成することができる。しかも、アキュムレータ１００１に任意のメモリの値を一時保持し、その値とメモリ出力Ｍ４０１とを加算してメモリ４０１に書き込むことができる。
【００４２】
なお、上記各実施形態において、１１０１はタイミング回路であり、タイミング出力をコントローラ２０１に与える。このコントローラ２０１のタイミング制御により計測周期を調整できるので、様々な周波数の信号の計測を行うことができる。
【００４３】
上記各実施形態中のメモリ４０１を２ポート構成にすることにより、計測サイクルを短くすることも可能である。
【００４４】
【発明の効果】
以上のように、本発明の信号処理装置によれば、インクリメンタ又は加算器と、メモリとを時分割に用いることで、複数の入力信号の時間計測を並行して行うことができるので、回路規模を削減し、コストを低くできるという格別の効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係わる信号処理装置のブロック図である。
【図２】図１に示す信号処理装置のタイミング図である。
【図３】本発明の実施の形態２に係わる信号処理装置のブロック図である。
【図４】図３に示す信号処理装置のタイミング図である。
【図５】本発明の実施の形態３に係わる信号処理装置のブロック図である。
【符号の説明】
１０１〜１０３  信号入力端子
２０１  コントローラ
３０１  インクリメンタ
４０１  メモリ
５０１〜５０３  ラッチ
６０１〜６０３  計測結果出力端子
７０１〜７０３  エッジ検出回路
８０１〜８０３  読み出し許可出力端子
９０１  加算器
１００１  アキュムレータ
１１０１  タイミング回路
１２０１  計測結果出力端子
【図１】
0003546013.tif 000002
【図２】
0003546013.tif 000003
【図３】
0003546013.tif 000004
【図４】
0003546013.tif 000005
【図５】
0003546013.tif 000006