(57)【特許請求の範囲】
【請求項１】
“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、
前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、
前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、
前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、
前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、
を具備することを特徴とする信号変換回路。
【請求項２】
請求項１記載の信号変換回路において、
前記入力信号の状態は、基板に設けられる入力信号設定手段によって設定されることを特徴とする信号変換回路。
【請求項３】
請求項２記載の信号変換回路において、
前記入力信号設定手段は、前記入力端子と高電圧ライン側との間、入力端子と低電圧ライン側との間に接続されたスイッチング素子によって構成し、該各スイッチング素子のうち少なくともいずれか一方を切離すことを特徴とする信号変換回路。
【請求項４】
請求項２記載の信号変換回路において、
前記入力信号設定手段は、前記入力端子を高電圧ライン側または低電圧ライン側とのうち少なくともいずれか一方を切離すことを特徴とする信号変換回路。
【請求項５】
請求項２記載の信号変換回路において、
前記入力信号設定手段は、前記入力端子と高電圧ライン側との間、入力端子と低電圧ライン側との間を接続するために前記基板に形成されたプリント配線によって構成し、該各プリント配線を切断または断線部分をボンディングすることにより、前記入力端子を高電圧ライン側または低電圧ライン側とのうち少なくともいずれか一方を切離すことを特徴とする信号変換回路。
【請求項６】
請求項１記載の信号変換回路において、
前記入力端子および処理部は、基板上に実装した集積回路内に収容することを特徴とする信号変換回路。
【請求項７】
請求項１記載の信号変換回路において、
当該処理部の後段には、前記各変換信号に基づいて出力信号を設定する出力信号設定回路を接続することを特徴とする信号変換回路。
【請求項８】
請求項７記載の信号変換回路において、
前記信号変換回路の数は、出力信号の数によって設定されることを特徴とする信号変換回路。
【請求項９】
“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子に接続され、前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部を半導体基板上に形成し、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、
前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、
前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、
前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、
を具備することを特徴とする半導体装置。
【請求項１０】
基本クロック信号を出力する発振回路と、
該発振回路から出力される基本クロック信号を順次分周する複数個の分周回路を備えた分周回路群と、
論理緩急データを生成する論理緩急データ生成回路と、
前記論理緩急データに基づいて所定の周期毎に前記各分周回路をそれぞれセット／リセットするセット／リセット信号を出力するセット／リセット信号出力回路と、
を備えてなる基準信号発生装置であって、
前記論理緩急データ生成回路は、
“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、
前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、
前記各変換信号に基づいて論理緩急データを設定するデータ設定回路と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、
前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、
前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、
前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、
を具備したことを特徴とする基準信号発生装置。
【請求項１１】
請求項１０記載の基準信号発生装置において、
前記各サンプリング信号は、前記分周回路群から出力される基準信号を用いることを特徴とする基準信号発生装置。
【請求項１２】
請求項１０記載の基準信号発生装置において、
前記セット／リセット信号出力回路は、前記分周回路群から出力される基準信号に基づいて緩急周期信号を生成する緩急周期信号生成回路と、
前記緩急周期信号と前記基準クロック信号とに基づいて緩急実行タイミング信号を生成する緩急実行タイミング信号生成回路と、
前記論理緩急データと前記緩急実行タイミング信号とに基づき、前記分周回路群の各分周回路に向けて出力されるセット／リセット信号を制御するセット／リセット信号制御回路と、
を備えることを特徴とする基準信号発生装置。
【請求項１３】
基本クロック信号を出力する発振回路と、
該発振回路から出力される基本クロック信号を順次分周する複数個の分周回路を備えた分周回路群と、
論理緩急データを生成する論理緩急データ生成回路と、
前記論理緩急データに基づいて所定の周期毎に前記各分周回路をそれぞれセット／リセットするセット／リセット信号を出力するセット／リセット信号出力回路と、
前記分周回路から出力される基準信号を受けて駆動信号を発生する駆動信号発生回路と、
該駆動信号発生回路から出力される駆動信号によって時刻表示を行う表示装置と、
を備えてなる電子時計であって、
前記論理緩急データ生成回路は、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、
前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、
前記各変換信号に基づいて論理緩急データを設定するデータ設定回路と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、
前記各サンプリング信号と入力信号に基づいてディレイ信号を設定するディレイ信号設定手段と、
前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、
前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、
を具備したことを特徴とする電子時計。
【請求項１４】
請求項１３記載の電子時計において、
前記各サンプリング信号は、前記分周回路群から出力される基準信号を用いることを特徴とする電子時計。
【請求項１５】
請求項１３記載の電子時計において、
前記セット／リセット信号出力回路は、前記分周回路群から出力される基準信号に基づいて緩急周期信号を生成する緩急周期生成回路と、
前記緩急周期信号と前記基本クロック信号とに基づいて緩急実行タイミング信号を生成する緩急実行タイミング信号生成回路と、
前記論理緩急データと前記緩急実行タイミング信号とに基づき、前記分周回路群の各分周回路に向けて出力されるセット／リセット信号を制御するセット／リセット信号 出力回路と、
を備えることを特徴とする電子時計。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば発振回路から出力される基準信号の周波数を調整するのに用いて好適な信号変換回路、半導体装置、基準信号発生装置及び電子時計に関する。
【０００２】
【従来の技術】
発振回路としては、例えば電子時計を駆動するための基本クロック信号を発生する水晶発振回路等がある。この種の水晶発振回路は、水晶発振子の固有振動数を固有発振周波数とし、この周波数を有する基本クロック信号を出力するものである。しかし、水晶発振回路から出力される基本クロック信号の発振周波数に僅かな誤差があった場合、それが長時間に亘って累積させると、例えば当該発信回路をアナログ時計に用いたときには、大きな時間差が発生してしまう。このため、この累積誤差を低減させるために、基本クロック信号の発振周波数を調整するものが知られている。
【０００３】
また、水晶発振回路は、多くの場合、例えばアナログ式時計などの携帯型電子機器に組込むために集積回路（ＩＣ）化され、周波数を微調整するための調整用トリマコンデンサ、その他のコンデンサを外付けしている。一方、電子時計では、分周回路およびアナログ時計などの機械装置用の制御回路が設けられている。このため、水晶発振回路では、制御回路を駆動するために基本クロック信号の周波数を絶対時間（例えば、１秒）に調整する場合、外付けコンデンサの静電容量を変えることによって行っている。しかし、水晶発振回路は、その内部インピーダンスが高いため、静電気などによりＩＣが破壊され易く、調整作業に相当の注意が必要であった。
【０００４】
そこで、この問題を解決する手段として、特開平６−２７２６５号公報には、水晶発振回路の後段に周波数を調整する回路を接続した基準信号発生装置が開示されている。
【０００５】
この種の基準信号発生装置が適用された電子時計は、基本クロック信号を出力する発振回路と、該発振回路から出力される基本クロック信号を順次分周する複数個の分周回路を備えた分周回路群と、論理緩急データを生成する論理緩急データ生成回路と、前記論理緩急データに基づいて所定の周期毎に前記各分周回路をそれぞれセット／リセットするセット／リセット信号を出力するセット／リセット信号出力回路と、前記分周回路から出力される基準信号を受けて駆動信号を発生する駆動信号発生回路と、該駆動信号発生回路から出力される駆動信号によって時刻表示を行う表示装置と、を備えて構成されている。
【０００６】
また、論理緩急データ生成回路は、図８および図９に示すように構成されている。
ここで、論理緩急データ生成回路は、図９に示すように、他の回路等と一緒にチップ（半導体基板）に形成され、該チップを有する半導体装置としてのＩＣ１は基板２上に実装されている。そして、該ＩＣ１には電源３から高電圧ライン４，低電圧ライン５を介して高電位側電圧Ｖｄｄ，低電位側電圧Ｖｓｓが印加される。なお、６は水晶発振回路の水晶発振子を示している。
【０００７】
１１は論理緩急データ生成回路で、該論理緩急データ生成回路１１は、“ハイインピーダンス”または“Ｈ”の２つの状態のうちいずれか一方の状態を入力信号Ｓａとして入力する入力端子１２と、前記入力信号Ｓａに基づいて“Ｈ”または“Ｌ”の論理緩急データＳｂ（変換信号）を出力する処理部１３と、を具備して構成されている。
【０００８】
ここで、処理部１３は、サンプリング信号ＳＰに基づいて入力端子１２を低電圧ライン５にプルダウン抵抗１４を介して接続するプルダウン側スイッチ１５と、前記入力信号Ｓａとサンプリング信号ＳＰとに基づいて信号Ｓｃを出力するアンド回路１６と、前記信号Ｓｃとサンプル信号ＳＰとを受けて論理緩急データＳｂを出力するＤ型のフリップフロップ回路１７（以下、ＦＦ１７という）とによって構成され、前記ＦＦ１７では、Ｄ端子にアンド回路１６からの信号Ｓｃが入力され、ＣＬ端子にサンプル信号ＳＰが入力される。
【０００９】
１８は入力信号設定回路で、該入力信号設定回路１８は、基板２上で入力端子１２と高電圧ライン４との間を接続するプリント配線１９と、該プリント配線１９の途中に形成された切断部２０とによって構成されている。そして、該入力信号設定回路１８では、切断部２０を切断するか否かにより、入力端子１２を“ハイインピーダンス”または“Ｈ”の状態に設定するものである。
【００１０】
そして、論理緩急データ生成回路１１では、切断部２０が切断されている場合には、入力端子１２が“ハイインピーダンス”となり、“Ｈ”となるサンプリング信号ＳＰが入力されたとき、入力端子１２はプルダウン抵抗１４を介して低電圧ライン３に接続されて“Ｌ”状態となり、論理緩急データＳｂは“Ｌ”となる。
一方、切断部２０が切断されていない場合には、入力端子１２が“Ｈ”となり、“Ｈ”となるサンプリング信号ＳＰが入力されて、入力端子１２がプルダウン抵抗１４を介して低電圧ライン３に接続されたとしても、入力端子１２は“Ｈ”状態となり、論理緩急データＳｂは“Ｈ”となる。
【００１１】
さらに、図９では、３個の論理緩急データＳｂが必要な場合であるから、ＩＣ１の入力端子を３個とし、これらの入力端子と高電圧ライン４との間を接続するプリント配線１９を配線部１９Ａ，１９Ｂ，１９Ｃとし、該配線部１９Ａ，１９Ｂ，１９Ｃに対して断線部２０Ａ，２０Ｂ，２０Ｃをそれぞれ形成することによって、入力信号設定回路１８を構成している。
【００１２】
このように、従来技術による論理緩急データ生成回路１１では、入力信号設定回路１８によって、入力端子１２を“ハイインピーダンス”または“Ｈ”の２つの状態のうちいずれか一方の状態を選択し、論理緩急データＳｂの“Ｈ”、“Ｌ”を設定するようにしている。このため、基板２上にＩＣ１を実装した後であっても、論理緩急データＳｂの“Ｈ”、“Ｌ”状態の設定を、基板２上に形成したプリント配線１９を断線または接続することによって行っている。
【００１３】
この結果、従来技術では、水晶発振回路の基本クロック信号における周波数に誤差があった場合でも、論理緩急データ生成回路１１から出力される論理緩急データＳｂに基づいて分周回路群の各分周回路を順次セット／リセットし、基準信号発生装置から出力される基準信号の周期を絶対時間に近づけている。
【００１４】
【発明が解決しようとする課題】
しかし、前述した従来技術では、論理緩急データＳbの個数に対してＩＣ１には同数の入力端子１２が必要となり、倫理緩急データＳbが多く必要な場合には、入力端子１２の個数も増やさなくてはならない。ところが、本来ＩＣ１の端子数の増大は、直接ＩＣチップ面積の増大につながるため、無闇に端子数を増やすことができず、多数個の論理緩急データＳbを得るためには、１個のＩＣ１で構成することが困難になってしまう。さらに、複数個のＩＣ１を基板２上に実装する場合には、大きな占有面積が必要になってしまうという問題がある。
【００１５】
本発明は、上述した事情に鑑みてなされたもので、少ない入力端子の数によって多くの変換信号を得ることのできる信号変換回路、半導体装置、基準信号発生装置及び電子時計を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した課題を解決するため、請求項１記載の信号変換回路の発明は、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、 前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、 第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、を具備することを特徴としている。
【００１７】
請求項２記載の発明は、請求項１記載の信号変換回路において、前記入力信号の状態は、基板に設けられる入力信号設定手段によって設定されることを特徴としている。
【００１８】
請求項３記載の発明は、請求項２記載の信号変換回路において、前記入力信号設定手段は、前記入力端子と高電圧ライン側との間、入力端子と低電圧ライン側との間に接続されたスイッチング素子によって構成し、該各スイッチング素子のうち少なくともいずれか一方を切離すことを特徴とする信号変換回路。
【００１９】
請求項４記載の発明は、請求項２記載の信号変換回路において、前記入力信号設定手段は、前記入力端子を高電圧ライン側または低電圧ライン側とのうち少なくともいずれか一方を切離すことを特徴としている。
【００２０】
請求項５記載の発明は、請求項２記載の信号変換回路において、前記入力信号設定手段は、前記入力端子と高電圧ライン側との間、入力端子と低電圧ライン側との間を接続するために前記基板に形成されたプリント配線によって構成し、該各プリント配線を切断または断線部分をボンディングすることにより、前記入力端子を高電圧ライン側または低電圧ライン側とのうち少なくともいずれか一方を切離すことを特徴としている。
【００２１】
請求項６記載の発明は、請求項１記載の信号変換回路において、前記入力端子および処理部は、基板上に実装した集積回路内に収容することを特徴としている。
【００２２】
請求項７記載の発明は、請求項１記載の信号変換回路において、当該処理部の後段には、前記各変換信号に基づいて出力信号を設定する出力信号設定回路を接続することを特徴とする。
【００２３】
請求項８記載の発明は、請求項７記載の信号変換回路において、前記信号変換回路の数は、出力信号の数によって設定されることを特徴としている。
【００２４】
請求項９記載の半導体装置の発明は、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子に接続され、前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部を半導体基板上に形成し、前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、を具備することを特徴としている。
【００２５】
請求項１０記載の基準信号発生装置の発明は、基本クロック信号を出力する発振回路と、該発振回路から出力される基本クロック信号を順次分周する複数個の分周回路を備えた分周回路群と、論理緩急データを生成する論理緩急データ生成回路と、前記論理緩急データに基づいて所定の周期毎に前記各分周回路をそれぞれセット／リセットするセット／リセット信号を出力するセット／リセット信号出力回路と、を備えてなる基準信号発生装置であって、
前記論理緩急データ生成回路は、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、前記各変換信号に基づいて論理緩急データを設定するデータ設定回路と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、前記各サンプリング信号と前記入力信号に基づいてディレイ信号を設定するディレイ信号設定回路と、前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、を具備したことを特徴としている。
【００２６】
請求項１１記載の発明は、請求項１０記載の基準信号発生装置において、前記各サンプリング信号は、前記分周回路群から出力される基準信号を用いることを特徴としている。
【００２７】
請求項１２記載の発明は、請求項１０記載の基準信号発生装置において、前記セット／リセット信号出力回路は、前記分周回路群から出力される基準信号に基づいて緩急周期信号を生成する緩急周期信号生成回路と、前記緩急周期信号と前記基準クロック信号とに基づいて緩急実行タイミング信号を生成する緩急実行タイミング信号生成回路と、前記論理緩急データと前記緩急実行タイミング信号とに基づき、前記分周回路群の各分周回路に向けて出力されるセット／リセット信号を制御するセット／リセット信号制御回路と、を備えることを特徴としている。
【００２８】
請求項１３記載の電子時計の発明は、基本クロック信号を出力する発振回路と、該発振回路から出力される基本クロック信号を順次分周する複数個の分周回路を備えた分周回路群と、論理緩急データを生成する論理緩急データ生成回路と、前記論理緩急データに基づいて所定の周期毎に前記各分周回路をそれぞれセット／リセットするセット／リセット信号を出力するセット／リセット信号出力回路と、前記分周回路から出力される基準信号を受けて駆動信号を発生する駆動信号発生回路と、該駆動信号発生回路から出力される駆動信号によって時刻表示を行う表示装置と、を備えてなる電子時計であって、
前記論理緩急データ生成回路は、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力する入力端子と、前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号を出力する処理部と、前記各変換信号に基づいて論理緩急データを設定するデータ設定回路と、を備え、
前記処理部は、第１のサンプリング信号に基づいて前記入力端子を高電圧ライン側にプルアップ抵抗を介して接続するプルアップ側スイッチと、第２のサンプリング信号に基づいて前記入力端子を低電圧ライン側にプルダウン抵抗を介して接続するプルダウン側スイッチと、前記各サンプリング信号と入力信号に基づいてディレイ信号を設定するディレイ信号設定手段と、前記ディレイ信号と前記第１のサンプリング信号とに基づいて第１の変換信号を生成する第１のフリップフロップ回路と、前記ディレイ信号と前記第２のサンプリング信号とに基づいて第２の変換信号を生成する第２のフリップフロップ回路と、を具備したことを特徴としている。
【００２９】
請求項１４記載の発明は、請求項１３記載の電子時計において、前記各サンプリング信号は、前記分周回路群から出力される基準信号を用いることを特徴としている。
【００３０】
請求項１５記載の発明は、請求項１３記載の電子時計において、前記セット／リセット信号出力回路は、前記分周回路群から出力される基準信号に基づいて緩急周期信号を生成する緩急周期生成回路と、前記緩急周期信号と前記基本クロック信号とに基づいて緩急実行タイミング信号を生成する緩急実行タイミング信号生成回路と、前記論理緩急データと前記緩急実行タイミング信号とに基づき、前記分周回路群の各分周回路に向けて出力されるセット／リセット信号を制御するセット／リセット信号 出力回路と、を備えることを特徴としている。
【００３４】
【発明の実施の形態】
まず、本発明による実施形態を図１ないし図７を参照しつつ説明する。
〔１〕  実施形態の概略
ここで、本発明による信号変換回路を備えた基準信号発生装置を、アナログ式の電子時計に適用した場合を例示して説明する。なお、本実施形態では、説明の簡便化のために論理緩急を３ｂｉｔで行う回路を例示して述べる。
この電子時計は、後述する基準信号発生装置１０１と、表示板上に位置した指針（いずれも図示せず）を作動させるモータ１５０と、前記基準信号発生装置１０１から出力される制御信号ＳＤを受けて、該モータ１５０を駆動させるモータ駆動回路１６０とによって構成されている。
【００３５】
〔２〕  基準信号発生装置の構成
〈２・１〉  基準信号発生装置の全体構成
１０１は基準信号発生装置で、該基準信号発生装置１０１は、３２ＫＨｚの固有周波数を有する水晶発振子１１１を備え、基本クロック信号Ｓ０（基本周波数ｆ０＝３２ＫＨｚ）を出力する発振回路１１０と、セット／リセット信号ＳＡ，ＳＢ，ＳＣを受けてデータセットを行う１／２分周回路１２１，１２２，１２３からなる分周回路群１２０と、該分周回路群１２０から出力される信号Ｓ３を受けて基準信号となる制御信号ＳＤを出力すべく、多段の分周回路からなる制御信号発生回路１３０と、前記制御信号ＳＤと後述する論理緩急データＡ，Ｂ，Ｃとに基づいてセット／リセット信号ＳＡ，ＳＢ，ＳＣを、分周回路群１２０の分周回路１２１，１２２，１２３に向けて出力するセット／リセット信号出力回路１４０と、例えば３ｂｉｔの論理緩急データＡ，Ｂ，Ｃを生成する後述の論理緩急データ生成回路２００と、を具備して構成されている。
【００３６】
なお、本実施形態では、制御信号ＳＤが例えば時計の秒針を駆動させるための基準信号となる絶対時間（例えば、１秒）に相当している。
さらに、駆動信号発生回路１３０の後段には、制御信号ＳＤを受けてモータ１５０を駆動させる駆動信号ＳＥを出力するモータ駆動回路１６０が接続されてい
る。
【００３７】
〈２・２〉 分周回路群の構成
ここで、分周回路群１２０の分周回路１２１，１２２，１２３は、データセット機能付き１／２分周回路によってそれぞれ構成されている。これにより、分周回路１２１では、基本クロック信号Ｓ0を受けて信号Ｓ1（周波数ｆ1＝１６ＫＨｚ）を出力し、分周回路１２２では、信号Ｓ1を受けて信号Ｓ2（周波数ｆ2＝８ＫＨｚ）を出力する。また、分周回路１２３では、信号Ｓ2を受けて信号Ｓ3（周波数ｆ3＝４ＫＨｚ）を出力する。
【００３８】
さらに、分周回路群１２０においては、分周回路１２１，１２２．１２３のＳ端子に入力されるセット／リセット信号ＳＡ，ＳＢ，ＳＣによってそれぞれ周期が緩急される。即ち、分周回路１２１では、Ｓ端子に入力されるセット／リセット信号ＳＡが「Ｈ」の場合には１／３２ＫＨｚ＝３２μｓｅｃだけ周期が緩急され、分周回路１２２では、Ｓ端子に入力されるセット／リセット信号ＳＢが「Ｈ」の場合には１／１６ＫＨｚ＝６３μｓｅｃだけ周期が緩急される。また、分周回路１２３では、Ｓ端子に入力されるセット／リセット信号ＳＣが「Ｈ」の場合には１／８ＫＨｚ＝１２５μｓｅｃだけ周期が緩急されることになる。
【００３９】
〈２・３〉 セット／リセット信号出力回路の構成
次に、セット／リセット信号出力回路１４０は、制御信号発生回路１３０から出力される制御信号ＳDを受けて緩急周期信号ＳF を生成する緩急周期信号生成回路１４１と、緩急周期信号ＳFと３２ＫＨｚの基本クロック信号Ｓ0とに基づいて緩急実行タイミング信号ＳGを生成する緩急実行タイミング信号生成回路１４２と、緩急実行タイミング信号ＳGが“Ｈ”のとき、補正データＡ，Ｂ，Ｃを１／２分周回路１２１，１２２，１２３に向けてセット／リセット信号ＳA，ＳB，ＳCとして送信するセット／リセット信号制御回路１４５と、前記緩急周期信号生成回路１４１から論理緩急データ生成回路２００に向けて第１のサンプリング信号ＳＰ1として出力される緩急周期信号ＳFにディレイを掛けて第２のサンプリング信号ＳＰ2を発生させるディレイ回路１４９と、を有している。
【００４０】
さらに、緩急実行タイミング信号形成回路１４２は、基本クロック信号Ｓ０がＣＬ端子に入力され、緩急周期信号ＳＦがＤ端子に入力され、反転出力ＸＭからラッチ信号を出力するラッチ回路１４３と、前記ラッチ信号と緩急周期信号ＳＦとを受けて緩急実行タイミング信号ＳＧを出力するＮＯＲゲート１４４とによって構成されている。
また、セット／リセット信号制御回路１４５はＡＮＤゲート１４６，１４７，１４８から構成されている。
【００４１】
〈２・４〉  論理緩急データ生成回路の構成
次に、図２ないし図６を参照しつつ、本実施形態の特徴となる論理緩急データ生成回路について説明する。
ここで、論理緩急データ生成回路は、図２に示すように、他の回路と一緒にチップ（半導体基板）に形成され、該チップを有する半導体装置としてのＩＣ３０１は基板３０２上に実装されている。そして、該ＩＣ３０１には電源３０３から高電圧ライン３０４，低電圧ライン３０５を介して高電位側電圧Ｖｄｄ，低電位側電圧Ｖｓｓが印加される。なお、１１１は水晶発振回路１１０の水晶発振子を示している。
【００４２】
２００は論理緩急データ生成回路で、該論理緩急データ生成回路２００は、図３に示すように、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号Ｓｘとして入力する入力端子２１０Ａ，２１０Ｂ（以下、合わせて入力端子２１０という）と、該入力端子２１０Ａ，２１０Ｂを介してそれぞれ入力される前記入力信号Ｓｘに基づいて““Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる２個の変換信号をそれぞれ出力する処理部２２０Ａ，２２０Ｂ（以下、合わせて処理部２２０という）と、合わせて４個の変換信号に基づいて例えば論理緩急データＡを設定するデコーダ２４０と、を具備して構成されている。なお、入力端子２１０Ａ，２１０Ｂの入力側には、該入力端子２１０Ａ，２１０Ｂを“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態に設定する入力信号設定回路２３０Ａ，２３０Ｂ（以下、合わせて入力信号設定回路２３０という）がそれぞれ接続されている。
【００４３】
〈２・４・１〉  処理部の構成
ここで、処理部について説明するに、なおここでは一方の処理部２２０Ａについてのみ説明することによって、他方の処理部２２０Ｂについての説明は省略するものとする。
処理部２２０Ａは、第１のサンプリング信号ＳＰ１に基づいて入力端子２１０を高電圧ライン３０４にプルアップ抵抗２２１を介して接続するプルアップ側スイッチ２２２と、第２のサンプリング信号ＳＰ２に基づいて入力端子２１０を低電圧ライン３０５にプルダウン抵抗２２３を介して接続するプルダウン側スイッチ２２４と、前記サンプリング信号ＳＰ１，ＳＰ２と前記入力信号Ｓｘに基づいてディレイ信号ＳＹを設定するディレイ信号設定回路２２５と、前記ディレイ信号ＳＹと第１のサンプル信号ＳＰ１とを受けて変換信号Ｑ１を出力する第１のＤ型フリップフロップ回路２２６（以下、第１のＦＦ２２６という）と、前記ディレイ信号ＳＹと第２のサンプル信号ＳＰ２とを受けて変換信号Ｑ２を出力する第２のＤ型フリップフロップ回路２２７（以下、第２のＦＦ２２７という）と、によって構成されている。
また、ＦＦ２２６，２２７では、Ｄ１，Ｄ２端子にディレイ信号設定回路２２５からのディレイ信号ＳＹが入力され、ＣＬ１，ＣＬ２端子にサンプル信号ＳＰ１，ＳＰ２が入力される。
さらに、ディレイ信号設定回路２２５は、ＯＲゲート２２５ＡとＡＮＤゲート２２５Ｂとによって構成されている。
【００４４】
そして、処理部２２０Ａでは、入力端子２１０Ａが高電圧ライン３０４に接続されて入力信号Ｓｘが“Ｈ”状態のときには、サンプリング信号ＳＰ１，ＳＰ２のいずれかが“Ｈ”のときに、ディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｈ”となり、ＦＦ２２６，２２７から出力される変換信号Ｑ１Ａ、Ｑ２Ａは両方とも“Ｈ”状態となる。
また、入力端子２１０Ａが低電圧ライン３０５に接続されて入力信号Ｓｘが“Ｌ”の状態のときには、サンプリング信号ＳＰ１，ＳＰ２のいずれか一方が“Ｈ”のときに、ディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｌ”となり、ＦＦ２２６，２２７から出力される変換信号Ｑ１Ａ、Ｑ２Ａは両方とも“Ｌ”状態となる。
さらに、入力端子２１０Ａをいずれの電圧ライン３０４，３０５にも接続せずに電気的に浮いた状態にして入力信号Ｓｘを“ハイインピーダンス”状態としたときには、第１のサンプリング信号ＳＰ１が“Ｈ”のときのみ、ディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｈ”となり、ＦＦ２２６から出力される変換信号Ｑ１Ａは“Ｈ”、ＦＦ２２７から出力される変換信号Ｑ２Ａは“Ｌ”となる。
【００４５】
〈２・４・２〉  入力信号設定回路の構成
図３中の２３０Ａは入力信号設定回路で、該入力信号設定回路２３０Ａは、基板３０２上で入力端子２１０Ａと高電圧ライン３０４との間を接続するプリント配線２３１Ａと、入力端子２１０Ａと低電圧ライン３０５との間を接続するプリント配線２３２Ａと、前記プリント配線２３１Ａの途中に形成された高圧側切断部２３３Ａと、前記プリント配線２３２Ａの途中に形成された低圧側切断部２３４Ａとによって構成されている。
【００４６】
そして、入力信号設定回路２３０Ａでは、高圧側切断部２３３Ａを切断することにより、入力端子２１０Ａを低電圧ライン３０５に接続し、入力信号Ｓｘを“Ｌ”状態に設定する。一方、低圧側切断部２３４Ａを切断することにより、入力端子２１０Ａを高電圧ライン３０４に接続し、入力信号Ｓｘを“Ｈ”状態に設定する。さらに、切断部２３３Ａ，２３４Ａの両方を切断して入力端子２１０Ａを電気的に浮かせることにより、入力信号Ｓｘを“ハイインピーダンス”の状態に設定する。
【００４７】
さらに、当該論理緩急データ生成回路２００では、前述した如く、低圧側切断部２３４Ａを切断して入力信号Ｓｘを“Ｈ”状態にした場合には、処理部２２０Ａにより変換信号Ｑ１Ａ，Ｑ２Ａの両方が“Ｈ”となり、また高圧側切断部２３３Ａを切断して入力信号Ｓｘを“Ｌ”状態にした場合には、処理部２２０Ａにより変換信号Ｑ１Ａ，Ｑ２Ａの両方が“Ｌ”となる。さらに、切断部２３３Ａ，２３４Ａを切断して入力端子２１０Ａを電気的に浮いた状態にして入力信号Ｓｘを“ハイインピーダンス”状態とした場合には、処理部２２０Ａにより変換信号Ｑ１Ａが“Ｌ”、変換信号Ｑ２Ａが“Ｈ”となる。
【００４８】
なお、他方の入力信号設定回路２３０Ｂにおいても同様に構成されている。そして、図２に示すように、分周回路群１２０を制御するために３個の論理緩急データＡ，Ｂ，Ｃが必要な場合には、ＩＣ３０１を２個の入力端子２１０Ａ，２１０Ｂとし、一方の入力端子２１０Ａと高電圧ライン３０４との間をプリント配線２３１Ａ，２３１Ｂによって接続し、他方の入力端子２１０Ｂと低電圧ライン３０５との間をプリント配線２３２Ａ，２３２Ｂによって接続する。そして、プリント配線２３１Ａ，２３１Ｂの途中には高圧側切断部２３３Ａ，２３３Ｂを形成し、プリント配線２３２Ａ，２３２Ｂの途中には低圧側切断部２３４Ａ，２３４Ｂを形成する。これによって、前記入力信号設定回路２３０Ａ，２３０Ｂをそれぞれ構成している。
【００４９】
〈２・４・３〉  デコーダの構成
次に、データ設定回路としてのデコーダについて説明するに、このデコーダには、３個の論理緩急データＡ，Ｂ，Ｃを得るために、２組の処理部２２０Ａ，２２０Ｂから出力される４個の変換信号Ｑ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂが入力される。
２４０はデコーダで、該デコーダ２４０は、図５に示すように、論理緩急データＡを得るための第１デコーダ部２５０と、論理緩急データＢを得るための第２デコーダ部２６０と、論理緩急データＣを得るための第３デコーダ部２７０とから大略構成されている。
【００５０】
ここで、第１デコーダ部２５０は、変換信号Ｑ２Ａが入力されるインバータ２５１と、該インバータ２５１の出力と変換信号Ｑ１Ｂ，Ｑ２Ｂとが入力されるＡＮＤゲート２５２と、該ＡＮＤゲート２５２の出力と変換信号Ｑ１Ａとが入力されるＮＯＲゲート２５３とによって構成されている。
【００５１】
また、第２デコーダ部２６０は、変換信号Ｑ１Ａが入力されるインバータ２６１と、該インバータ２６１の出力と変換信号Ｑ２Ａとが入力されるＡＮＤゲート２６２と、変換信号Ｑ１Ａ，Ｑ２Ａ，Ｑ１Ｂとが入力されるＥＸ−ＯＲゲート２６３と、該ＥＸ−ＯＲゲート２６３の出力と変換信号Ｑ２Ｂとが入力されるＡＮＤゲート２６４と、ＡＮＤゲート２６２，２６４の出力が入力されるＯＲゲート２６５とによって構成されている。
【００５２】
さらに、第３デコーダ部２７０は、変換信号Ｑ１Ｂ，Ｑ２Ｂが入力されるインバータ２７１，２７２と、該インバータ２７１，２７２の出力と変換信号Ｑ２Ａとが入力されるＡＮＤゲート２７３と、変換信号Ｑ１Ａ，Ｑ２Ａが入力されるインバータ２７４，２７５と、該インバータ２７４，２７５の出力と変換信号Ｑ２Ｂとが入力されるＡＮＤゲート２７６と、ＡＮＤゲート２７３，２７６の出力が入力されるＯＲゲート２７７とによって構成されている。
【００５３】
このように構成されるデコーダ２４０においては、入力される変換信号Ｑ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂの状態によって、論理緩急データＡ，Ｂ，Ｃは、図６に示すように設定されている。
【００５４】
〔３〕  基準信号発生装置の動作
〈３・１〉  基準信号発生装置の全体動作
まず、基準信号発生装置１０１の全体の動作について、図７を参照しつつ説明する。
【００５５】
通常、緩急周期信号ＳF の周期Ｔは、例えば電子時計に用いた場合は１秒であり、この緩急周期信号ＳF は、１／２分周回路１２３の信号Ｓ3（ｆ3＝４ＫＨｚ）を、多数の分周回路からなる制御信号発生回路１３０で分周して得られるものであるため、図７に示すように、緩急周期信号ＳFが「Ｈ」から「Ｌ」へ変化するとき、３２ＫＨｚ，１６ＫＨｚ，８ＫＨｚ，４ＫＨｚの信号はすべて「Ｌ」の状態となっている。この立ち下がり変化時点の直前では緩急周期信号ＳF は「Ｈ」で、ラッチ回路１４３のＣＬ端子に入力される基本クロック信号Ｓ0（周波数ｆ0）も「Ｈ」であるから、ラッチ回路１４３の反転出力ＸＭは「Ｌ」となる。
【００５６】
また、緩急実行タイミング信号形成回路１４２では、緩急周期信号ＳＦ  が「Ｈ」から「Ｌ」へ立ち上がり変化し、基本クロック信号Ｓ０が「Ｌ」である期間ｔ／２（１／２周期）では、反転出力ＸＭは「Ｌ」のまま保持されているので、期間ｔ／２に亘り「Ｈ」の緩急実行タイミング信号ＳＧが生成される。
【００５７】
ここで、緩急実行タイミング信号ＳＧが「Ｈ」となり、例えば論理緩急データＡ，Ｂ，Ｃが１，０，０であれば、この期間ｔ／２において分周回路群１２０の内容がＰ点の状態にセットされる。また例えば論理緩急データＡ，Ｂ，Ｃが１，１，１であれば、この期間ｔ／２において分周回路群１２０の内容がＱ点の状態にセットされる。
【００５８】
従って、分周回路群１２０がＰ点のようにセットされると、制御信号ＳＤは緩急量ＴＰ  ＝（１／３２ＫＨｚ）×３＝９２μｓｅｃだけ緩急周期より短縮されたことになり、また分周回路群１２０がＱ点のようにセットされると、制御信号ＳＤは緩急量ＴＱ  ＝（１／３２ＫＨｚ）×７＝２１４μｓｅｃだけ緩急周期より短縮されたことになる。
【００５９】
このように、基準信号発生装置１０１では、論理緩急データ生成回路２００によって設定された論理緩急データＡ，Ｂ，Ｃに基づいてセット／リセット信号ＳＡ，ＳＢ，ＳＣを設定し、これらのセット／リセット信号ＳＡ，ＳＢ，ＳＣを用いて分周回路群１２０で周期の緩急を行っている。これにより、制御信号発生回路１３０から出力される制御信号ＳＤ（基準信号）を、時計の絶対時間（例えば１秒）に合わせることができる。
【００６０】
〈３・２〉  論理緩急データ生成回路の動作
次に、論理緩急データ生成回路２００の動作について説明するに、該論理緩急データ生成回路２００は、前述した如く、入力信号設定回路２３０によって入力端子２１０を“Ｈ”、“Ｌ”または“ハイインピーダンス”の状態に設定することによって行っている。
【００６１】
また、入力信号設定回路２３０では、基板３０２上に形成したプリント配線２３１，２３２を切断部２３３，２３４によって切断することにより、入力端子２１０の状態を設定している。これにより、論理緩急データ生成回路２００では、基板３０２上に各回路を実装した後に、基準信号となる制御信号ＳＤが絶対時間に対して誤差が生じていた場合には、基板３０２上の高圧側切断部２３３または低圧側切断部２３４の少なくともいずれか一方を切断することによって、分周回路群１２０に向けて出力されるセット／リセット信号ＳＡ，ＳＢ，ＳＣを“Ｈ”、“Ｌ”状態に設定している。
【００６２】
即ち、図３に示すように、低圧側切断部２３４Ａを切断して入力信号Ｓｘを“Ｈ”状態とした場合には、サンプリング信号ＳＰ１，ＳＰ２のいずれかが“Ｈ”のときに、ディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｈ”状態となる。これにより、ＦＦ２２６，２２７から出力される変換信号Ｑ１Ａ、Ｑ２Ａは、両方とも“Ｈ”状態に設定される。
【００６３】
また、高圧側切断部２３３Ａを切断して入力信号Ｓｘを“Ｌ”状態とした場合には、サンプリング信号ＳＰ１，ＳＰ２のいずれかが“Ｈ”のときであっても、ディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｌ”状態となる。これにより、ＦＦ２２６，２２７から出力される変換信号Ｑ１Ａ、Ｑ２Ａは、両方とも“Ｌ”状態に設定される。
【００６４】
さらに、切断部２３３Ａ，２３４Ａの両方を切断して入力信号Ｓｘを“ハイインピーダンス”状態とした場合には、第１のサンプリング信号ＳＰ１が“Ｈ”のときにのみディレイ信号設定回路２２５から出力されるディレイ信号ＳＹが“Ｈ”状態となる。これにより、第１のＦＦ２２６から出力される変換信号Ｑ１Ａは“Ｈ”状態、第２のＦＦ２２７から出力される変換信号Ｑ２Ａは“Ｌ”状態に設定される。
このように、入力信号設定回路２３０によって、入力信号Ｓｘを“Ｈ”、“Ｌ”または“ハイインピーダンス”状態に設定することにより、１個の入力端子に対して２個の変換信号を得ることができる。
【００６５】
〈３・３〉  デコーダの動作
次に、デコーダ２４０は、前述した如く、入力される４個の変換信号Ｑ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂを受けて論理緩急データＡ，Ｂ，Ｃの“Ｈ”または“Ｌ”を設定するもので、本実施形態によるデコーダ２４０による回路構成では、８（２３）通り状態を設定することができる。
【００６６】
〔４〕  実施形態の効果
前述した如く、論理緩急データ生成回路２００では、基板３０２上に形成した切断部２３３，２３４のうち、少なくともいずれか一方を切断することにより、入力信号Ｓｘの状態を、“Ｈ”、“Ｌ”または“ハイインピーダンス”に設定するようにしている。これにより、例えば、ＩＣにおいて５個の入力端子が使用可能であった場合には、従来技術では（２状態）５＝３２の状態に設定できたものが、本実施形態では、（３状態）５＝２４３の状態を設定することができる。これにより、入力信号Ｓｘに入力可能なデータ量を増やすことができる。
【００６７】
即ち、従来技術では、１個の入力端子１２に対する接続を“Ｈ”または“ハイインピーダンス”の２種類の状態を選択し、変換信号を“Ｈ”または“Ｌ”状態に設定するようにしていたため、３個の論理緩急データを設定するためには、３個の入力端子をＩＣに形成しなくてはならなかった。これに対し、本実施形態では、３個の論理緩急データを得るためであっても、入力端子は２個で済ませることができ、入力端子数を削減することができる。
また、入力端子に適用される端子を減らすことにより、残りの端子を用いてＩＣ３０１の機能を増やすことも可能となる。
【００６８】
さらに、基準信号発生装置１０１の分周回路群１２０を適宜にセットする論理緩急データＡ，Ｂ，Ｃを、基板３０２上の切断部２３３Ａ，２３３Ｂ，２３４Ａ，２３４Ｂを切断するという簡単な作業によって得られるようにしているから、基板３０２上に回路実装した後であっても、基準信号の周波数を容易に調整することができる。
【００６９】
〔５〕  変形例
〈５・１〉  第１変形例
前記実施形態では、入力端子２１０の個数を２個にして分周回路群１２０を制御するためのセット／リセット信号を３個にした場合を例示したが、本発明はこれに限らず、３個以上であってもよい。
【００７０】
〈５・２〉  第２変形例
前記実施形態では、ディレイ信号設定回路２２５の回路構成を、入力信号Ｓｘが“ハイインピーダンス”状態になったときに、変換信号Ｑ１を“Ｈ”状態、変換信号Ｑ２を“Ｌ”状態となるようにしたが、変換信号Ｑ１を“Ｌ”状態、変換信号Ｑ２を“Ｈ”状態となるようディレイ信号設定回路を構成してもよい。
【００７１】
〈５・３〉  第３変形例
図３に示すプルアップ側スイッチ２２２およびプルダウン側スイッチ２２４は、ＦＥＴ等の半導体スイッチング素子によって形成してもよい。
【００７２】
〈５・４〉 第４変形例
前記実施形態による入力信号設定回路２３０では、高圧側切断部２３３または低圧側切断部２３４のうち、少なくともいずれか一方を切断させるようにしたが、本発明はこれに限らず、予めプリント配線を切断した部分をハンダ等によって接続するようにしてもよく、要は入力端子２１０を高電圧側または低電圧側のうち少なくともいずれか一方を切離す構造であればよい。
【００７３】
【発明の効果】
上述したように本発明によれば、“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの状態のうちいずれかの状態を入力信号として入力端子に入力するようにし、処理部では、入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによる変換信号を出力するようにしたから、例えばｎ個の入力端子に対して３ｎ個の変換信号を得ることができる。
このように、本発明では、１個の入力端子で得られるデータを従来の２個から３個に増やすことが可能となるため、従来技術では入力端子数ｎに対して合計で２ｎ個のデータ量であったものが、本発明では３ｎ個のデータ量に増やすことができる。
【図面の簡単な説明】
【図１】実施形態に用いられる電子時計の回路構成を示すブロック図である。
【図２】基板上に実装された集積回路等を示す平面図である。
【図３】論理緩急データ生成回路を示す回路構成図である。
【図４】入力信号の状態に対する２個の変換信号の状態を示す説明図である。
【図５】デコーダを示す回路図である。
【図６】４個の変換信号に対する論理緩急データの状態を示す説明図である。
【図７】基準信号発生装置の動作を説明するタイムチャートである。
【図８】論理緩急データ生成回路従来技術による論理緩急データ生成回路を示す回路図である。
【図９】基板上に実装された集積回路等を示す平面図である。
【符号の説明】
１０１・・・基準信号発生装置
１１０・・・発振回路
１２０・・・分周回路群
１４０・・・セット／リセット信号出力回路
１４１・・・緩急周期信号生成回路
１４２・・・緩急実行タイミング信号生成回路
１４５・・・セット／リセット信号出力回路
１５０・・・モータ
１６０・・・モータ駆動回路
２００・・・論理緩急データ生成回路
２１０，２１０Ａ，２１０Ｂ・・・入力端子
２２０，２２０Ａ，２２０Ｂ・・・処理部
２２１・・・プルアップ抵抗
２２２・・・プルダウン抵抗
２２３・・・プルアップスイッチ
２２４・・・プルダウンスイッチ
２２５・・・ディレイ信号設定回路
２２６・・・第１のフリップフロップ
２２７・・・第２のフリップフロップ
２３０，２３０Ａ，２３０Ｂ・・・入力信号設定回路
２３１，２３１Ａ，２３１Ｂ，２３２、２３２Ａ，２３２Ｂ・・・プリント配線
２３３，２３３Ａ，２３３Ｂ・・・高圧側断線部
２３４，２３４Ａ，２３４Ｂ・・・低圧側断線部
２４０・・・デコーダ
３０１・・・ＩＣ（半導体装置）
３０２・・・基板
３０３・・・電源
３０４・・・高電圧ライン
３０５・・・低電圧ライン
【図１】
0003580183.tif 000002
【図２】
0003580183.tif 000003
【図３】
0003580183.tif 000004
【図４】
0003580183.tif 000005
【図５】
0003580183.tif 000006
【図６】
0003580183.tif 000007
【図７】
0003580183.tif 000008
【図８】
0003580183.tif 000009
【図９】
0003580183.tif 000010