(57)【特許請求の範囲】
【請求項１】
信号の検出手段と信号検出状態を保持する手段と信号検出状態を解除する手段を有し、前記信号検出状態を保持する手段は信号の検出手段より発せられた検出出力を入力されると検出出力が入力されなくなっても電源を遮断するまで検出状態を保持しつづけ、前記信号検出状態を解除する手段は電源の投入時にのみ解除信号を発生し、前記信号検出状態を保持する手段は一度信号検出状態を保持すると電源を遮断し再び投入した場合にのみ、非検出状態にリセットするラッチ回路において、
前記信号検出状態を解除する手段は、電源電圧の検出手段と解除信号の発生時間を決定する手段と波形を整形する手段を有することで、電源が投入されてから一定の時間または一定の電源電圧に到達するまでは解除信号を出し続けるような動作をするパワーオンリセット回路であることを特徴とするラッチ回路。
【請求項２】
前記信号検出状態を保持する手段が検出状態を保持している間は、前記信号検出状態を保持する手段の出力信号が入力されている回路を停止させることを特徴とする請求項１記載のラッチ回路。
【請求項３】
前記パワーオンリセット回路が具備する電源電圧の検出手段は、デプレッション型ＮチャネルＭＩＳトランジスタとエンハンスメント型PチャネルＭＩＳトランジスタにより構成され、前記デプレッション型ＮチャネルＭＩＳトランジスタのゲートとソースは共に接地電位に接続され、ドレインは前記エンハンスメント型ＰチャネルＭＩＳトランジスタのドレインと共通に接続され電源電圧検出手段の出力端子となり、前記エンハンスメント型PチャネルMISトランジスタのソースは電源電位に接続され、ゲートはパワーオンリセット回路の出力が帰還接続され、パワーオンリセット回路が検出状態を解除する信号を発生している間のみ前記エンハンスメント型ＰチャネルＭＩＳトランジスタがターンオンするように制御されることを特徴とする請求項１記載のラッチ回路。
【請求項４】
前記パワーオンリセット回路が具備する電源電圧の検出手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも高いことを特徴とする請求項３記載のラッチ回路。
【請求項５】
前記パワーオンリセット回路が具備する解除信号の発生時間を決定する手段は、片方の端子を電源電位に接続された第一のコンデンサと第一のコンデンサのもう一方の端子とドレインが接続されたデプレッション型ＮチャネルＭＩＳトランジスタと前記デプレッション型ＮチャネルＭＩＳトランジスタのゲート及びソースと共通にドレインが接続されている第一のエンハンスメント型ＮチャネルＭＩＳトランジスタと第一のコンデンサとデプレッション型ＮチャネルＭＩＳトランジスタのドレインとの接続点が入力となっているインバータ回路と前記インバータ回路の出力端子と接地電位の間に接続された第二のコンデンサと前記インバータ出力端子がゲートに接続されドレインが前記インバータ回路の入力に接続されソースが接地電位に接続された第二のエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記第一のエンハンスメント型ＮチャネルＭＩＳトランジスタのゲートは前記電圧検出手段の出力端子に接続され、前記インバータ回路の出力が解除信号の発生時間を決定する手段の出力となっていることを特徴とする請求項１記載のラッチ回路。
【請求項６】
前記解除信号の発生時間を決定する手段が具備するインバータ回路はエンハンスメント型ＰチャネルＭＩＳトランジスタとエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記エンハンスメント型ＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも高いことを特徴とする請求項５記載のラッチ回路。
【請求項７】
前記解除信号の発生時間を決定する手段が具備するインバータ回路はエンハンスメント型ＰチャネルＭＩＳトランジスタとエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記エンハンスメント型ＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも低いことを特徴とする請求項５記載のラッチ回路。
【請求項８】
前記信号の検出手段において、電源電圧が特定の電圧以下であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項９】
前記信号の検出手段において、電源電圧が特定の電圧以上であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項１０】
前記信号の検出手段において、特定の端子が特定の電圧以下であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項１１】
前記信号の検出手段において、特定の端子が特定の電圧以上であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項１２】
前記信号の検出手段において、周囲温度もしくは回路が構成されている半導体基板の温度が特定の温度以上であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項１３】
前記信号の検出手段において、周囲温度もしくは回路が構成されている半導体基板の温度が特定の温度以下であることを検出することを特徴とする請求項１記載のラッチ回路。
【請求項１４】
前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路が電圧検出回路であることを特徴とする請求項２記載のラッチ回路。
【請求項１５】
前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路が温度検出回路であることを特徴とする請求項２記載のラッチ回路。
【請求項１６】
前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路がシリーズ型電圧レギュレータ回路であることを特徴とする請求項２記載のラッチ回路。
【請求項１７】
前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路がスイッチング型電圧レギュレータ回路であることを特徴とする請求項２記載のラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号の検出回路とその検出状態を電源が遮断されるまでは確実に保持する回路と電源の再投入時に検出状態を確実に解除する回路とで構成されるラッチ回路にに関する。
【０００２】
【従来の技術】
従来、信号の検出状態を保持するラッチ回路は一般的にＲＳラッチ回路を使用した場合、図１０に示すような回路構成をしていた。
以下、図に基づいて回路の説明を行う。
まず、信号検出回路２により特定の端子の電圧や電源電圧の異常や温度の異常を検出する。検出出力ＳＳＥＴＸは“Ｌ”アクティブで２入力ＮＡＮＤ及び３入力ＮＡＮＤで構成されるＲＳラッチ１のＳＸ端子に接続され、電圧や温度の異常を検出するとＲＳラッチ１の出力となる３入力ＮＡＮＤの出力Ｓｃｅが“Ｌ”となる。この時ＲＳラッチ１のリセット入力に入っている信号ＳＲＳＴＸ１及びＳＲＳＴＸ２は“Ｈ”となっている。ＲＳラッチの出力は他の回路やシステムのイネーブル信号となっており、例えば特定の端子の短絡や異常加熱等を検出するとそれらの回路やシステムは停止する。
【０００３】
停止したシステムを再び動作させるには外部からのリセット信号ＳＲＳＴＸ２をＲＳラッチに入力するか、電源の再投入によりパワーオンリセット回路３の出力信号であるＳＲＳＴＸ１によりＲＳラッチをリセットすることで対応する。
【０００４】
【発明が解決しようとする課題】
一般的にパワーオンリセット回路は電源の投入時の状態によってきちんとリセット信号を発生できない場合があるため、従来のラッチ回路ではパワーオンリセット回路が動作しない場合でも、回路のリセットが可能なように外部からリセット信号を入力できるようにしている場合が多い。
【０００５】
例えば図１１に示すようなパワーオンリセット回路の場合、コンデンサ５の容量結合により電源投入時にノードＡが電源電位近くまで立ち上がり、その後抵抗６により電荷が引き抜かれ徐々にノードＡの電位は下がって行き次段のインバータ７の反転電圧以下になったところで、出力信号ＳＲＳＴＸが“Ｈ”となり、リセット信号が解除される。
【０００６】
このような回路の場合、電源電圧が抵抗６でコンデンサ５の電荷を引き抜く時間よりもゆっくりと立ち上がってしまうと、リセット信号を発生することができない。
しかしながら、このような外部からのリセット入力を有する構成にすると外部からの端子やまたはリセット命令を認識するための回路が増えるばかりでなく、信号のノイズなどにより意図しないラッチの解除が起きてしまう可能性もありシステムの信頼性を落としてしまうことがあった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１にかかるラッチ回路は、信号の検出手段と信号検出状態を保持する手段と信号検出状態を解除する手段を有し、前記信号検出状態を保持する手段は信号の検出手段より発せられた検出出力を入力されると検出出力が入力されなくなっても電源を遮断するまで検出状態を保持しつづけ、前記信号検出状態を解除するする手段は電源の投入時にのみ解除信号を発生し、前記信号検出状態を保持する手段は一度信号検出状態を保持すると電源を遮断し再び投入した場合にのみ、非検出状態にリセットすることを特徴とする。
【０００８】
この請求項１記載の発明によれば外部より信号や命令を入れてリセットすることができないためノイズなどに不用意にリセットされることがない。
また、請求項２にかかるラッチ回路では、前記信号検出状態を保持する手段が検出状態を保持している間は、前記信号検出状態を保持する手段の出力信号が入力されている回路を停止させることを特徴とする。
【０００９】
この請求項２に記載の発明によれば、一度異常を検出してラッチがかかれば電源を再投入するまで確実に回路やシステムが停止しているため、意図しないラッチのリセットなどで回路やシステムが動作と停止を繰り返してしまうような不安定な状態に陥ることを避けることができる。
また、請求項３にかかるラッチ回路では、  前記信号検出状態を解除する手段は、電源電圧の検出手段と解除信号の発生時間を決定する手段と波形を整形する手段を有することで、電源が投入されてから一定の時間または一定の電源電圧に到達するまでは解除信号を出し続けるような動作をするパワーオンリセット回路であることを特徴とする。
【００１０】
この請求項３に記載の発明によれば、ラッチ回路が具備するＲＳラッチが確実にリセットがかかるためのリセット信号のパルス幅と電源電圧のいずれも最適化ができる。すなわち、たとえ電源電圧がゆっくりと立ち上がったとしても、電源電圧がラッチ回路がきちんと動作する電圧に上昇するまでリセット信号を出しつづけることができるし、電源電圧が急峻に立ち上がったとしても、ラッチ回路をリセットするために十分な信号のパルス幅を確保できるため、外部からのリセット信号を入力する手段を有さなくても電源の再投入のみで確実にリセットをかけることが可能となる。
【００１１】
また請求項４にかかるラッチ回路では、前記パワーオンリセット回路が具備する電源電圧の検出手段は、デプレッション型ＮチャネルＭＩＳトランジスタとエンハンスメント型ＰチャネルＭＩＳトランジスタにより構成され、前記デプレッション型ＮチャネルＭＩＳトランジスタのゲートとソースは共に接地電位に接続され、ドレインは前記エンハンスメント型ＰチャネルＭＩＳトランジスタのドレインと共通に接続され電源電圧検出手段の出力端子となり、前記エンハンスメント型ＰチャネルＭＩＳトランジスタのソースは電源電位に接続され、ゲートはパワーオンリセット回路の出力が帰還接続され、パワーオンリセット回路が検出状態を解除する信号を発生している間のみ前記エンハンスメント型ＰチャネルＭＩＳトランジスタがターンオンするように制御されることを特徴とする。
【００１２】
この請求項４記載のラッチ回路によれば、電源電圧検出回路は電源電圧がエンハンスメント型ＰチャネルＭＩＳトランジスタのしきい値電圧以上に上昇してから始めて出力が接地電位から上昇する。さらに、パワーオンリセット回路が電力を消費するのはリセット信号を出している時にエンハンスメント型ＰチャネルＭＩＳトランジスタとデプレッション型ＮチャネルＭＩＳトランジスタに流れる貫通電流のみで、リセット信号が必要な時間もしくは電源電圧まで上昇したあと、エンハンスメント型ＰチャネルＭＩＳトランジスタはターンオフするため、回路はスタティックな状態となり電源投入時以外は非常に低消費電力である。
【００１３】
また請求項５にかかるラッチ回路では、前記パワーオンリセット回路が具備する電源電圧の検出手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも高いことを特徴とする。
【００１４】
この請求項５記載のラッチ回路によれば検出状態を保持するＲＳラッチ回路が安定して動作をする電源電圧まで電源電圧検出回路が接地電位を出力しつづけるため、発生したリセット信号で確実にラッチをリセットすることが可能となる。また請求項６にかかるラッチ回路では、前記パワーオンリセット回路が具備する解除信号の発生時間を決定する手段は、片方の端子を電源電位に接続された第一のコンデンサと第一のコンデンサのもう一方の端子とドレインが接続されたデプレッション型ＮチャネルＭＩＳトランジスタと前記デプレッション型ＮチャネルＭＩＳトランジスタのゲート及びソースと共通にドレインが接続されている第一のエンハンスメント型ＮチャネルＭＩＳトランジスタと第一のコンデンサとデプレッション型ＮチャネルＭＩＳトランジスタのドレインとの接続点が入力となっているインバータ回路と前記インバータ回路の出力端子と接地電位の間に接続された第二のコンデンサと前記インバータ出力端子がゲートに接続されドレインが前記インバータ回路の入力に接続されソースが接地電位に接続された第二のエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記第一のエンハンスメント型ＮチャネルＭＩＳトランジスタのゲートは前記電圧検出手段の出力端子に接続され、前記インバータ回路の出力が解除信号の発生時間を決定する手段の出力となっていることを特徴とする。
【００１５】
この請求項６記載のラッチ回路によれば、請求項３及び４記載の電源電圧検出手段の出力が第一のエンハンスメント型ＮチャネルＭＩＳトランジスタのゲートに接続されオン・オフが制御されるため、電源電圧検出手段の出力が第一のエンハンスメント型ＮチャネルＭＩＳトランジスタのしきい値電圧よりも高くなるまで、第一のコンデンサとデプレッション型ＮチャネルＭＩＳトランジスタの接続点はほぼ電源電位を保つこととなり、パワーオンリセット回路は、リセット信号を出しつづける。さらに、第一のエンハンスメント型ＮチャネルＭＩＳトランジスタがターンオンした後は、第一のコンデンサに蓄積された電荷を定電流素子としてはたらくデプレッション型ＮチャネルＭＩＳトランジスタにより、引き抜くことで、徐々にコンデンサの片端の電位は下がって行き、次段のインバータの反転電圧以下に下がるまで、リセット信号は出力される。
【００１６】
また請求項７にかかるラッチ回路では、  前記解除信号の発生時間を決定する手段が具備するインバータ回路はエンハンスメント型ＰチャネルＭＩＳトランジスタとエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記エンハンスメント型ＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも高いことを特徴とする。
【００１７】
請求項７記載のラッチ回路によれば、回路動作が不安定な極低電圧の状態でインバータを構成するＰチャネル及びＮチャネルＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタの方が常に先にターンオンしやすく、インバータの出力は“Ｌ”を出しやすくなるため、より確実に電源投入時にリセット信号を出すことが可能になる。
【００１８】
また請求項８にかかるラッチ回路では、  前記解除信号の発生時間を決定する手段が具備するインバータ回路はエンハンスメント型ＰチャネルＭＩＳトランジスタとエンハンスメント型ＮチャネルＭＩＳトランジスタで構成され、前記エンハンスメント型ＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値が前記信号検出状態を保持する手段を構成するＰチャネルＭＩＳトランジスタのしきい値電圧の絶対値及びＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値よりも低いことを特徴とする。
【００１９】
請求項８記載のラッチ回路によれば、回路動作が不安定な極低電圧の状態でインバータを構成するＰチャネル及びＮチャネルＭＩＳトランジスタは、Ｎチャネル型ＭＩＳトランジスタの方が常に先にターンオンしやすく、インバータの出力は“Ｌ”を出しやすくなるため、より確実に電源投入時にリセット信号を出すことが可能になる。
【００２０】
また請求項９にかかるラッチ回路では、前記信号の検出手段において検出する信号が電源電圧が特定の電圧以下であることを検出することを特徴とする。
請求項９記載のラッチ回路によれば、回路が安定して動作する電源電圧範囲外の場合に確実に動作を止めることができシステムの暴走などが防げる。
また請求項１０にかかるラッチ回路では、前記信号の検出手段において検出する信号が電源電圧が特定の電圧以上であることを検出することを特徴とする。
【００２１】
請求項１０記載のラッチ回路によれば、回路が安定して動作する電源電圧範囲外の場合に確実に動作を止めることができシステムの暴走などが防げる。
また請求項１１にかかるラッチ回路では、前記信号の検出手段において検出する信号が特定の端子が特定の電圧以下であることを検出することを特徴とする。
請求項１１記載のラッチ回路によれば、例えばレギュレータ回路の出力などが短絡しても確実にシステムを停止することができ、破壊や暴走を防ぐことができる。
【００２２】
また請求項１２にかかるラッチ回路では、前記信号の検出手段において検出する信号が特定の端子が特定の電圧以上であることを検出することを特徴とする。請求項１２記載のラッチ回路によれば、例えば特定の入力端子に過大な電圧などが印加しても確実にシステムを停止することができ、破壊や暴走を防ぐことができる。
【００２３】
また請求項１３にかかるラッチ回路では、前記信号の検出手段において検出する信号が周囲温度もしくは回路が構成されている半導体基板の温度が特定の温度以上であることを検出することを特徴とする。
請求項１３記載のラッチ回路によれば、周囲温度や半導体基板の温度が必要以上に上昇した場合にも確実にシステムを停止することができ、破壊や暴走を防ぐことができる。
【００２４】
また請求項１４にかかるラッチ回路では、前記信号の検出手段において検出する信号が周囲温度もしくは回路が構成されている半導体基板の温度が特定の温度以下であることを検出することを特徴とする。
請求項１４記載のラッチ回路によれば、周囲温度や半導体基板の温度が必要以上に下がったりした場合にも確実にシステムを停止することができ、一般にＭＩＳ型集積回路では低温時にノイズを発生しやすくなったりノイズに敏感になったりするため、誤動作を防ぐことができる。
【００２５】
また請求項１５にかかるラッチ回路では、前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路が電圧検出回路であることを特徴とする。
請求項１５記載のラッチ回路によれば、被検出信号の電圧が電圧検出回路の検出電圧付近で発振するような場合でも確実にシステムを停止できる。
また請求項１６にかかるラッチ回路では、前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路が温度検出回路であることを特徴とする。
【００２６】
請求項１６記載のラッチ回路によれば、周囲や半導体基板の温度が検出温度付近で揺れ動いている場合でも確実にシステムを停止することができる。
また請求項１７にかかるラッチ回路では、前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路がシリーズ型電圧レギュレータ回路であることを特徴とする。
【００２７】
請求項１７記載のラッチ回路によれば、例えばシリーズ型レギュレータ回路の出力が短絡した場合に、短絡状態を検出して確実にシステムを停止することが可能となるため、破壊や暴走が防げる。
また請求項１８にかかるラッチ回路では、前記信号検出状態を保持する手段が検出状態を保持している間に停止させられる回路がスイッチング型電圧レギュレータ回路であることを特徴とする。
【００２８】
請求項１８記載のラッチ回路によれば、例えばスイッチング型レギュレータ回路の出力が短絡した場合に、短絡状態を検出して確実にシステムを停止することが可能となるため、破壊や暴走が防げる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明にかかるラッチ回路の実施の形態１〜９について詳述する。
（実施の形態１）
図１は本発明の実施の形態１によるラッチ回路の構成を示すブロック図である。
【００３０】
ＲＳラッチ１０１は２入力ＮＡＮＤ２つで構成され、セット入力とリセット入力がおのおの１つづつしかない。
セット入力には、信号検出回路１０２の出力である信号ＳＳＥＴＸが入力されていて、ＳＳＥＴＸが“Ｌ”となることでＲＳラッチ１０１が検出状態を保持する。信号検出回路１０１は例えばある特定の電圧や電流または温度などを検出して出力を変化させる。
【００３１】
ＲＳラッチ１０１が検出状態となると、出力信号ＳＣＥは“Ｌ”となりＳＣＥ信号で動作が制御される被制御回路１０４が動作停止状態になる。
ＲＳラッチ１０１が検出状態を解除し、動作を停止した被制御回路１０４が再び動作状態になるためには、パワーオンリセット回路１０３の出力信号ＳＲＳＴＸが“Ｌ”を出力してＲＳラッチ１０１をセット状態からリセット状態に移行しなくてはならない。
【００３２】
パワーオンリセット回路１０３は電源投入時のみに“Ｌ”パルス出力を出すために、図１に示すラッチ回路は電源の投入時にのみ保持された信号検出状態を解除する。
以上説明した実施の形態１に示すような構成とすることで、ノイズなどによる意図しないラッチの解除で、不用意に停止状態の被制御回路が動き出すことはなく、安全性が向上する。
（実施の形態２）
図２は本発明の実施の形態２によるラッチ回路の構成を示すブロック図である。
【００３３】
基本的な構成や動作は実施の形態１と同様であるが、ＲＳラッチ１０１の出力ＳＣＥで信号検出回路１０２の動作も制御する構成としたものである。すなわち、なんらかの信号を検出してＲＳラッチ１０１が検出状態を保持すると、被制御回路１０４同様に信号検出回路１０２も動作を停止するものである。
信号検出回路１０２は動作中は、電流を消費しつづけるため上記のような構成にすることで、実施の形態２に示すラッチ回路が検出状態を保持している間の消費電流を下げることが可能となる。
（実施の形態３）
図３は本発明の実施の形態１及び２によるラッチ回路に使用しているパワーオンリセット回路の詳細な回路図である。
【００３４】
本回路は、エンハンスメント型ＰチャネルＭＩＳトランジスタ１１１とデプレッション型ＮチャネルＭＩＳトランジスタ１１２で構成される電源電圧検出部と、コンデンサ１１３及び１１９とデプレッション型ＮチャネルＭＩＳトランジスタ１１４とエンハンスメント型ＮチャネルＭＩＳトランジスタ１１５及び１１６とエンハンスメント型ＰチャネルＭＩＳトランジスタとエンハンスメント型ＮチャネルＭＩＳトランジスタで構成されるリセット信号発生時間決定部と、２つのインバータ１２０で構成される波形整形部からなる。
【００３５】
電源電圧検出部は、電源投入時初期はエンハンスメント型ＰチャネルＭＩＳトランジスタ１１１のゲートが“Ｌ”となっているためゲート・ソース間の電圧がしきい値電圧を超える、すなわち電源電圧がエンハンスメント型ＰチャネルＭＩＳトランジスタ１１１のしきい値電圧を超えたときにＢ点の電位が上昇し始める。また、エンハンスメント型ＰチャネルＭＩＳトランジスタ１１１のゲートはパワーオンリセット回路の出力が帰還接続されているため、リセットパルスが出力し終わるとエンハンスメント型ＰチャネルＭＩＳトランジスタ１１１はターンオフして電源電圧検出部は電流を消費しなくなる。
【００３６】
リセット信号発生時間決定部は、電源投入時にはコンデンサ１１３の容量結合で点Ａが電源電圧レベルに引き上げられる。このとき、電源電圧が前記電源電圧検出部の出力が“Ｌ”レベルから上昇する前はエンハンスメント型ＮチャネルＭＩＳトランジスタ１１５がターンオフしているため、点Ａの電荷をグランド側へ引き抜く経路がないため、点Ａはほぼ完全に電源電圧レベルまで追従して上昇する。そのご、点Ｂの電位が上昇しはじめると、定電流素子として働くデプレッション型ＮチャネルＭＩＳトランジスタ１１４により、一定の電流値で点Ａの電荷を引き抜き、点Ａの電位がエンハンスメント型ＰチャネルＭＩＳトランジスタ１１７とエンハンスメント型ＮチャネルＭＩＳトランジスタ１１８で構成されインバータ回路の反転電圧以下となったところで、点Ｃの電位が“Ｌ”から“Ｈ”に切り替わり、エンハンスメント型ＮチャネルＭＩＳトランジスタでいっきに点Ａの電荷を引き抜くことでより確実にリセットパルスの発生終了を行う。
【００３７】
このとき、発生するリセットパルスの時間はコンデンサ１１３の容量値とデプレッション型ＮチャネルＭＩＳトランジスタで決まる定電流値で決定される。
また、コンデンサ１１９は点Ｃの電位を電源投入時にグランド側へ引っ張る効果があるため、安定してリセット信号を発生する効果がある。
本回路では、電源電圧が非常にゆっくりと上昇する場合には、電源電圧検出部で決まる検出電圧に電源電位が上昇するまでリセット信号を発生しつづけ、また電源電圧が早く立ちあがる場合にはリセット信号発生時間決定部で決まる被リセット回路がリセット動作を行うのに十分な時間だけリセット信号を発生するため、あらゆる状況でも確実にリセット信号を発生しパワーオンリセット回路に接続される回路をリセットすることが可能になる。
（実施の形態４）
図４は本発明の実施の形態１及び２によるラッチ回路に使用しているパワーオンリセット回路の詳細な回路図である。
【００３８】
本回路では、エンハンスメント型ＰチャネルＭＩＳトランジスタ１２１及び１２２に実施の形態３と比較して敷居値電圧の絶対値が高いトランジスタを使用している。
まず、エンハンスメント型ＰチャネルＭＩＳトランジスタ１２１をインバータ１２０やＲＳラッチ１１１を構成しているトランジスタのしきい値電圧の絶対値よりも高くすることで、電源電圧がインバータ１２０やＲＳラッチ１１１が正常に動作する電圧まで上昇するまでリセット信号を出しつづけることが可能となるため、より確実にリセット信号が入力されている回路をリセットすることが可能になる。
【００３９】
さらに、エンハンスメント型ＰチャネルＭＩＳトランジスタ１２２をエンハンスメント型ＮチャネルＭＩＳトランジスタ１１８及びインバータ１２０やＲＳラッチ１１１を構成しているトランジスタのしきい値電圧の絶対値よりも高くすることで、電源投入時の回路動作が不安定な状態で、エンハンスメント型ＮチャネルＭＩＳトランジスタ１１８がエンハンスメント型ＰチャネルＭＩＳトランジスタ１２２より早くターンオンして点Ｃの電位をグランドに引っ張りやすくなるため、より確実にリセット信号を発生することが可能になる。また、エンハンスメント型ＮチャネルＭＩＳトランジスタ１１８のしきい値電圧の絶対値がインバータ１２０やＲＳラッチ１１１を構成しているトランジスタのしきい値電圧の絶対値よりも低くても同様の効果は得られる。
（実施の形態５）
図５は本発明の実施の形態５のラッチ回路のブロック図である。
【００４０】
本ブロック図では、実施の形態２における回路にワンショットパルス回路１２３と２入力ＮＡＮＤ１２４と遅延回路１２５を加えたものである。
ＲＳラッチ１０１は通常セット入力とリセット入力が同時に入力されると出力が不定の状態になってしまうため、２入力ＮＡＮＤ１２４によりリセット信号が優先的にＲＳラッチ１０１に入力されるようになっている。
【００４１】
また、同様の対策として、ワンショットパルス回路１２３により信号検出回路が出力を“Ｌ”から“Ｈ”または“Ｈ”から“Ｌ”のいずれか一方の変化のみを検出して、その変化時にＲＳラッチをセットするために必要な時間だけセットパルスを発生するようにしたものである。
遅延回路１２５はイネーブル信号であるＳＣＥ信号が早すぎる帰還で信号検出回路１０２が検出途中の中途半端な状態で動作を停止するのを防ぐ効果がある。
【００４２】
このような構成とすることで、異常が起きたときに安全確実にシステムを停止することができ、また電源を再投入することで再び動作を確実に再開することが可能となる。
（実施の形態６）
図６は本発明の実施の形態６のラッチ回路のブロック図である。
【００４３】
本ブロック図では、実施の形態５に更に遅延回路１２６を加えている。
この遅延回路１２６は例えば信号検出回路が電源電圧が低いことを検出する場合、電源投入時に検出出力を発生してしまうため、正常な状態で電源が投入された場合に電源が正常値に立ち上がるまでの時間は信号検出回路の出力ＳＤＥＴをマスクする機能を有しているため、電源投入時に正常な動作を行えるのにシステムが停止してしまうのを防ぐ効果がある。また、信号検出回路が電源電圧検出回路以外であっても、電源投入時初期の不安定な出力状態でラッチがかかりシステムが停止するのを防ぐ効果がある。
【００４４】
このような構成とすることで、異常が起きたときに安全確実にシステムを停止することができ、また電源を再投入することで再び動作を確実に再開することが可能となる。
（実施の形態７）
図７は本発明の実施の形態７のラッチ回路のブロック図である。
【００４５】
本ブロック図では実施の形態６の信号検出回路が電圧検出回路となっている例である。
検出する電圧は電源電圧である場合もあるし、特定の端子やノードの電圧である場合もある。また、検出電圧より高いことを検出したり低いことを検出したりその両方を検出してシステムを停止する場合もある。
【００４６】
このような構成とすることで、異常が起きたときに安全確実にシステムを停止することができ、また電源を再投入することで再び動作を確実に再開することが可能となる。
（実施の形態８）
図８は本発明の実施の形態８のラッチ回路のブロック図である。
【００４７】
本ブロック図では実施の形態６の信号検出回路が温度検出回路１２８となっている例である。
検出する温度は、周囲の雰囲気温度であったり、本回路が搭載されている半導体集積回路自体の接合温度であったりする。また、検出温度より高いことを検出したり低いことを検出したりその両方を検出してシステムを停止する場合もある。
【００４８】
このような構成とすることで、異常が起きたときに安全確実にシステムを停止することができ、また電源を再投入することで再び動作を確実に再開することが可能となる。
（実施の形態９）
図９は本発明の実施の形態９のラッチ回路のブロック図である。
【００４９】
本ブロック図では実施の形態７の被制御回路が出力電圧レギュレート回路１２９となっている例である。
出力電圧レギュレート回路１２９の出力ＶＯＵＴを電圧検出回路１２７でモニターしていて、例えば出力電圧レギュレート回路１２９の出力ＶＯＵＴが短絡したことを検出して動作を停止する構成である。
【００５０】
このような構成とすることで、異常が起きたときに安全確実にシステムを停止することができ、また電源を再投入することで再び動作を確実に再開することが可能となる。
【００５１】
【発明の効果】
この発明は、以上説明したように、電源の再投入だけで確実に停止したシステムを初期状態にリセットすることができ、かつ電源の遮断を行うまで停止したシステムが不用意にリセットがかかることがないため、安全かつ確実な回路やシステムの動作を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるラッチ回路の構成を示すブロック図である。
【図２】本発明の実施の形態２によるラッチ回路の構成を示すブロック図である。
【図３】本発明の実施の形態３となる、図１及び図２に示すパワーオンリセット回路の第１の回路例を示す回路図である。
【図４】本発明の実施の形態４となる、図１及び図２に示すパワーオンリセット回路の第２の回路例を示す回路図である。
【図５】本発明の実施の形態５によるラッチ回路の構成を示すブロック図である。
【図６】本発明の実施の形態６によるラッチ回路の構成を示すブロック図である。
【図７】本発明の実施の形態７によるラッチ回路の構成を示すブロック図である。
【図８】本発明の実施の形態８によるラッチ回路の構成を示すブロック図である。
【図９】本発明の実施の形態９によるラッチ回路の構成を示すブロック図である。
【図１０】従来のラッチ回路の構成を示すブロック図である。
【図１１】従来のラッチ回路に使用しているパワーオンリセット回路の￥を示す回路図である。
【符号の説明】
１０１    ＲＳラッチ
１０２    信号検出回路
１０３    パワーオンリセット回路
１０４    被制御回路
１１１，１１７    エンハンスメント型ＰチャネルＭＩＳトランジスタ
１１２，１１４    デプレッション型ＮチャネルＭＩＳトランジスタ
１１３，１１９    コンデンサ
１１５，１１６，１１８    エンハンスメント型ＮチャネルＭＩＳトランジスタ
１２０    インバータ回路
１２１，１２２    しきい値電圧の高いエンハンスメント型ＰチャネルＭＩＳトランジスタ
１２３    ワンショットパルス回路
１２４    ＮＡＮＤ回路
１２５，１２６    遅延回路
１２７    電圧検出回路
１２８    温度検出回路
１２９    出力電圧レギュレート回路
１    従来のラッチ回路のＲＳラッチ
２    信号検出回路
３    従来のパワーオンリセット回路
４    被検出回路
５    コンデンサ
６    抵抗
ＳＳＥＴＸ    ＲＳラッチのセット信号
ＳＲＳＴＸ    ＲＳラッチのリセット信号
ＳＲＳＴＥ１    ＲＳラッチのリセット信号１
ＳＲＳＴＥ２    ＲＳラッチのリセット信号２
ＳＣＥ      被制御回路のコントロール信号
ＶＳＥＮＳ    電圧検出回路のセンス入力
ＶＯＵＴ    出力電圧レギュレート回路の出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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