(57)【特許請求の範囲】
【請求項１】
半導体基板上に第一の絶縁膜及び第一の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
該島状積層膜における第一の導電膜の側壁に層間容量膜を介して第二の導電膜をサイドウォール状に形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第一の導電膜の側壁を露出させる工程と、
露出した前記第一の導電膜の側壁にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第一の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第一の絶縁膜及び第一の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第一の導電膜の側壁を露出させる工程と、
露出した前記第一の導電膜の側壁に積層絶縁膜からなる電荷蓄積層を形成する工程と、
該電荷蓄積層に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第一の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第一の絶縁膜及び第一の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第一の導電膜の側壁を露出させる工程と、
露出した前記第一の導電膜の側壁にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第一の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項４】
島状半導体層に側して第一の導電膜直下に形成されるチャネル層が、隣接するチャネル層と互いに電気的に接続される程度に第一の導電膜を互いに近接して配置する請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項５】
分割された第１の導電膜間に、第三の電極を形成する請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項６】
絶縁膜を島状半導体層側面の一部の領域に形成するとともに、他の一部の領域に他の絶縁膜を形成し、第一の導電膜をこれら絶縁膜及び他の絶縁膜上に形成する請求項１、３〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項７】
積層絶縁膜からなる電荷蓄積層を島状半導体層側面の一部の領域に形成するとともに、他の一部の領域に他の絶縁膜を形成し、第一の導電膜をこれら電荷蓄積層及び他の絶縁膜上に形成する請求項２、３〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項８】
第１の導電膜を少なくとも２層形成し、一方が制御ゲート電極、他方がキャパシタ電極として機能するように、島状半導体層における前記第一の導電膜に対向する領域に不純物を導入する請求項３〜７のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に垂直方向に交互に積層された第１導電型半導体層と第２導電型半導体層からなる少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部または一部に絶縁膜を介して形成された電荷蓄積層、層間絶縁膜及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記島状半導体層は、その側面の一部又は全体が丸みを有した形状に形成され、
前記電荷蓄積層、層間絶縁膜及び制御ゲート電極が垂直方向に配置されるとともに、垂直方向における前記層間絶縁膜の両端が制御ゲートの両端よりも垂直方向に延出し、
前記メモリセルが前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを有するメモリトランジスタを備える半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
【０００３】
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００４】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。いいかえると、浮遊ゲート−制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００５】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。
【０００６】
したがってメモリセル面積が小さくて、しかも浮遊ゲート−制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【０００７】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
【０００８】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。
【０００９】
ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
【００１０】
したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【００１１】
これに対し、特許第２８７７４６２号に記載されているＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である。これを確実に防止するために、メモリ・トランジスタに直列に重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【００１２】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【００１３】
円柱状の柱状シリコン層２を有する従来のＥＥＰＲＯＭを、図３９９に示す。また、図４００（ａ）及び（ｂ）は、それぞれ図３９９のＥＥＰＲＯＭのＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図３９９では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【００１４】
このＥＥＰＲＯＭでは、ｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数の柱状ｐ−型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。
【００１５】
ここで、制御ゲート８は、図３９９及び図４００（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線、すなわちワード線ＷＬ（ＷＬ１，ＷＬ２，…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【００１６】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線ＷＬ及び制御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクトさせている。
【００１７】
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線ＷＬと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線ＢＬ（ＢＬ１，ＢＬ２，…）となるＡｌ配線１２が配設されている。
【００１８】
制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成し、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【００１９】
上記のＥＥＰＲＯＭは、以下のように製造することができる。
【００２０】
まず、高不純物濃度のｐ型シリコン基板１に低不純物濃度のｐ−型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図４０１（ａ））。
【００２１】
次いで、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後、ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図４０１（ｂ））。
【００２２】
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。
【００２３】
そして、ＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する（図４０２（ｃ））。
【００２４】
次に、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図４０２（ｄ））。このとき、制御ゲート８は、柱状シリコン層２の間隔を、図３９９の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図４０３（ｅ））。
【００２５】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成し、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図４０３（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって、確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【００２６】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【００２７】
最後に、ＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図４０４（ｇ））。
【００２８】
この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を平面構造に置き換えたものを図４０５（ａ）に示し、図４０５（ｂ）に、等価回路を示す。
【００２９】
図４０５（ａ）及び（ｂ）を用いて、このＥＥＰＲＯＭの動作を説明すれば、次の通りである。
【００３０】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線ＷＬに十分高い正電位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬに所定の正電位を与える。これにより選択ゲート・トランジスタＱｓを介して正電位をメモリ・トランジスタＱｃのドレインに伝達して、メモリ・トランジスタＱｃでチャネル電流を流して、ホットキャリア注入が行われ、そのメモリセルのしきい値が正方向に移動する。
【００３１】
消去は、選択制御ゲートＣＧを０Ｖとし、ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００３２】
読出し動作は、ワード線ＷＬにより選択ゲート・トランジスタＱｓを開き、制御ゲート線ＣＧの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にＦＮトンネリングを利用する場合には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板から浮遊ゲートに電子を注入する。
【００３３】
また、このＥＥＰＲＯＭでは、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しない。
【００３４】
ところで、この従来例のＥＥＰＲＯＭでは、図４０５（ａ）に示したように、選択ゲート・トランジスタＱｓとメモリ・トランジスタＱｃの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図４００（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
【００３５】
このような、微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
【００３６】
また、この従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲート−制御ゲート間の容量は十分大きく確保することができる。
【００３７】
なお従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
【００３８】
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。次いで、第３層多結晶シリコン膜を堆積して、上記で説明したと同様に側壁残しのエッチングを行う。
【００３９】
柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては、従来例のように自動的に連続する制御ゲート線が形成できないこともある。
【００４０】
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００４１】
また、従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００４２】
このようなＭＮＯＳ構造のメモリセルを図４０６に示す。なお、図４０６のＭＮＯＳ構造のメモリセルは、図４００（ａ）のメモリセルに対応するものである。
【００４３】
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
【００４４】
上記ＭＮＯＳにおいて、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したメモリセルを図４０７に示す。
【００４５】
共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【００４６】
図４０８は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタＱｓ１を形成し、その上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３を重ね、さらにその上に選択ゲート・トランジスタＱｓ２を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
【００４７】
図４０７及び図４０８に示した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代え、ＭＮＯＳ構造を用いることができる。
【００４８】
このように、上記従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートとをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００４９】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”及び“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより、直列に接続するメモリセルの個数がデバイス上制約され、大容量化を行った際に問題となる。このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変動が生じるという問題もある。
【００５０】
また、各段毎にトランジスタのゲート電極を形成していくと、プロセスのばらつきによるゲート長の加工ばらつきが発生する。例えばゲート電極をサイドウオール状に形成していく場合、堆積された電極材料膜を柱状半導体層の高さに匹敵する程度のエッチバックを要する。つまり、大容量化を想定した場合、柱状半導体層に形成するメモリゲートの個数も増加するため、必然的に柱状半導体層の高さも高くなる。したがって、エッチバック量も増加するためプロセスばらつきも増加する。これらの影響はセルアレイの大容量化を考えた場合顕著になる。
【００５１】
本発明はこれらの課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより集積度の向上を図ることができ、各メモリセルトランジスタのゲート長の加工ばらつきを最小限に抑えることでメモリセルの特性のばらつきを抑えることができる半導体記憶装置の製造方法を提供することを目的とする。
【００５２】
【課題を解決するための手段】
本発明によれば、半導体基板上に第１の絶縁膜及び第１の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
該島状積層膜における第１の導電膜の側壁に層間容量膜を介して第２の導電膜をサイドウォール状に形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００５３】
また、本発明によれば、半導体基板上に第１の絶縁膜及び第１の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁に積層絶縁膜からなる電荷蓄積層を形成する工程と、
該電荷蓄積層に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００５４】
さらに、本発明によれば、半導体基板上に第１の絶縁膜及び第１の導電膜を交互に堆積した積層膜を形成する工程と、
該積層膜をパターニングして、互いに分離された島状積層膜を形成する工程と、
前記島状積層膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００５５】
【発明の実施の形態】
本発明の半導体記憶装置の製造方法によって形成される半導体記憶装置は、主として、半導体基板と、エピタキシャル成長により形成された少なくとも１つの島状半導体層、この島状半導体層の側壁の周囲に形成された少なくとも１つの電荷蓄積層及び少なくとも１つの制御ゲートとから構成される少なくとも１つのメモリセルとを有し、さらに、島状半導体層におけるメモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されて構成されている。
【００５６】
ここで、メモリセルの少なくとも１つが半導体基板から電気的に絶縁されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（メモリゲート）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセルもしくは選択トランジスタは、例えばＳｉＯ２などの絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもい。
【００５７】
また、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
【００５８】
さらに、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
【００５９】
以下においては、１つの島状半導体層においてメモリセルが複数個、例えば２個、直列に配列され、かつ、島状半導体層がマトリクス状に配列されてなり、メモリセルの下方及び上方にそれぞれ選択トランジスタが１つずつ配置する構成について説明する。
【００６０】
また、上記半導体記憶装置は、島状半導体層にメモリセルの電荷蓄積状態を読み出すための不純物拡散層がメモリセルのソース又はドレインとして形成され、この不純物拡散層によって、半導体基板と島状半導体層とが電気的に絶縁している。さらに、複数の島状半導体層に形成された制御ゲートが一方向に連続的に配置されて制御ゲート線を構成する。また、島状半導体層には、別の不純物拡散層がメモリセルのドレイン又はソースとして形成されており、制御ゲート線と交差する方向の複数の不純物拡散層が電気的に接続されてビット線を構成する。
なお、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよいが、以下においては、いずれも半導体基板に対して水平方向に形成された構成について説明する。
【００６１】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を、図１〜図１２を用いて説明する。なお、これらの図面においては、第二の配線もしくは第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線および第一の配線であるソース線のレイアウトを含めて説明する。また、選択ゲート・トランジスタは複雑になるため省略している。
【００６２】
図１〜図９は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図の一実施例である。図１０は、電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを、図１１は、電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを、図１２は電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図の一実施例である。
【００６３】
図１は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し、平行に配置されている。
【００６４】
また、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向と第四の配線層１８４０方向であるＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。
【００６５】
同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層となる。
【００６６】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層１８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１においては、第二の配線層及び第三の配線層と交差する方向に第四の配線層１８４０が形成されている。
【００６７】
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。
【００６８】
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部１９１０、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３と接続している。図１では、第一のコンタクト部１９１０を介して第一の配線層１８１０が半導体記憶装置上面に引き出されている。
【００６９】
なお、メモリセルを形成する円柱状の島状半導体部の配列は、図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【００７０】
第一のコンタクト部１９１０に接続されてなる島状半導体部は、図１ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部又は全てに配置してもよいし、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。
【００７１】
また、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部１９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部１９１０が配置される側の端部に連続して配置してもよいし、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２などを分割して配置してもよい。第一の配線層１８１０や第四の配線層１８４０は、所望の配線が得られれば幅や形状は問わない。島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されており、これは絶縁膜を介して接する状態である。例えば、図１では第一のコンタクト部１９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。
【００７２】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００７３】
図１においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜１５２１〜１５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図１では、製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面及びＦ−Ｆ’断面を併記している。
【００７４】
図２はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【００７５】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層１８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図２においては第二の配線層及び第三の配線層と交差する方向に第四の配線層１８４０が形成されている。また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。
【００７６】
また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部１９１０、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３と接続している。第一のコンタクト部１９１０を介して第一の配線層１８１０が半導体記憶装置上面に引き出されている。
【００７７】
なお、メモリセルを形成する円柱状の島状半導体部の配列は図２のような配列でなくてもちく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定しない。
【００７８】
また、第一のコンタクト部１９１０に接続されてなる島状半導体部は、図２ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部１９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部１９１０が配置される側の端部に連続して配置してもよいし、第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２などを分割して配置してもよい。
【００７９】
第一の配線層１８１０や第四の配線層１８４０は所望の配線が得られれば幅や形状は問わない。また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されており、これは絶縁膜を介して接する状態である。
【００８０】
例えば、図２では第一のコンタクト部１９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層１８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００８１】
また、図２においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜１５２１〜１５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。図２では製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００８２】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった場合の一例として、図３と図４とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、島状半導体部の断面形状は円形や楕円形に近づく。
【００８３】
図５は、図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。図５では製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００８４】
図６は、図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがＢ−Ｂ’方向である場合の例を示す。
【００８５】
図７は、図６に対し、楕円の長軸の向きがＡ−Ａ’方向である場合を示す。なお、この楕円の長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方向に向いていてもよい。
【００８６】
図８は、図２に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成した場合の例を示している。図８ではＨ−Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成しており、隣接する互いのメモリセルの一方のみを動作する場合は、第四の拡散層１８４０を一つおきに所望の電位を与えていくことによりメモリセルの選択が実現する。
【００８７】
なお、図８に対し、Ｈ−Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成せず、連続して配置するメモリセルそれぞれに所望の配線層にコンタクト部を形成してもよい。
【００８８】
図８では、製造例に用いる断面、すなわちＨ−Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５−Ｉ５’断面を併記している。
【００８９】
図９は、図２に対し、コンタクトをとる領域で第二の導電膜である多結晶シリコン１５２１〜１５２４を階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の一例として、Ａ−Ａ’方向に連続するメモリセルの端部に各々第二の配線層１８２１、１８２４及び第三の配線層１８３２などのコンタクト部を形成した場合の例を示している。図９では製造例に用いる断面、すなわちＨ−Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５−Ｉ５’断面を併記している。
【００９０】
なお、上記の電荷蓄積層として浮遊ゲートを有する半導体記憶装置においては、それぞれの配置及び構造を種々組み合わせてもよい。
【００９１】
図１０は、図１に対し、例えばＭＯＮＯＳ構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。なお、図１０では、製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００９２】
図１１は、図１に対し、例えばＤＲＡＭのように電荷蓄積層としてＭＩＳキャパシタを用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに変わり、ビット線とソース線が平行に配置されること以外は同様である。なお、図１１では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００９３】
図１２は、例えばＳＲＡＭのように電荷蓄積層としてＭＩＳトランジスタを用いた場合の一例を示している。図１２はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層３７２１からなる第一の配線層、制御ゲート３５１４からなる第三の配線層、ビット線となる第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第二の導電膜３５１２および第三の導電膜３５１３からなる第二の配線層３８４０は基板面に対し垂直方向及び水平方向の二方向に配線されている。各々接続できる限り、第二、第三及び第四の配線層の形状は問わない。なお、図１２では製造例に用いる断面、すなわちＪ１−Ｊ１′断面、Ｊ２−Ｊ２′断面、Ｋ１−Ｋ１′断面およびＫ２−Ｋ２′断面を併記している。また、図１２では複雑になるため第一の配線層３７１０、第一の配線層３８５０およびこれら配線層と電気的に接続するための端子は省略した。さらに、島状半導体層３１１０と各配線層を区別するため、島状半導体層の形状を円形にしているが、この限りでく、その逆であってもよい。
【００９４】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を図１３〜３６に示す。これらの図１３〜図３６の断面図では、奇数の図面は図１のＡ−Ａ′断面図、偶数の図面は図１のＢ−Ｂ′断面図である。なお、図１では第三の電極である多結晶シリコン膜１５３０は複雑になるため省略している。
これらの実施の形態では、ｐ型シリコン基板１１００上に複数の柱状をなした島状半導体層１１１０がマトリクス配列され、これら各島状半導体層１１１０の上部と下部に選択ゲートとなる第二の電極もしくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第九の絶縁膜であるシリコン酸化膜１４６０が配置され、島状半導体層１１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲート１５００が配置されて選択ゲート・トランジスタが構成されている。
【００９５】
選択ゲート・トランジスタ上方には、島状半導体層１１１０の周囲を取り囲むように、島状半導体層側壁に第三の絶縁膜であるシリコン酸化膜１４２０を介して浮遊ゲート１５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜１６１０を介して制御ゲート１５２０が配置されメモリ・トランジスタとした構造となっている。
【００９６】
さらに、メモリ・トランジスタを同様に複数個配置した上方に、先ほどと同様に選択ゲート１５００を有するトランジスタを配置する。
【００９７】
また、選択ゲート１５００および制御ゲート１５２０は、図１および図１４に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線もしくは第五の配線である選択ゲート線および第三の配線である制御ゲート線となっている。
【００９８】
半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層１７１０が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層１７２０が配置され、各島状半導体層１１１０の上面には各メモリセル毎のドレイン拡散層１７２５が配置されている。
【００９９】
このように配置されたメモリセルの間にはドレイン拡散層１７２５の上部が露出されるよう第九の絶縁膜である酸化膜１４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層１７２５を共通接続するビット線となるＡｌ配線１８４０が配設されている。
【０１００】
図１３及び図１４は、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚と等しい場合の一例を示す。
【０１０１】
図１５及び図１６は、図１３及び図１４に対し、層間絶縁膜１６１０を単層膜で形成した場合の一例を示す。
【０１０２】
図１７及び図１８は、図１３及び図１４に対し、メモリセルにおいて制御ゲート１５２０の半導体基板に水平方向の膜厚が浮遊ゲート１５１０の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の一例を示す。
【０１０３】
図１９及び図２０は、図１３及び図１４に対し、トンネル酸化膜として第三の絶縁膜であるシリコン酸化膜１４２０の表面が島状半導体層１１１０の周囲よりも外側へ位置する場合の一例を示す。
【０１０４】
図２１及び図２２は、図１３及び図１４に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の一例を示す。
【０１０５】
図２３及び図２４は、図１３及び図１４に対し、メモリセルの制御ゲート１５２０と浮遊ゲート１５１０の材料が異なる場合の一例を示す。
【０１０６】
図２５及び図２６は、図１３及び図１４に対し、メモリセルの制御ゲート１５２０の外周の大きさと選択ゲート・トランジスタのゲート１５００の外周の大きさが異なる場合の一例を示す。
【０１０７】
図２７及び図２８は、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい場合の一例を示す。
【０１０８】
図２９及び図３０は、図２７及び図２８に対し、第三の絶縁膜であるシリコン酸化膜１４２０及び第十三の絶縁膜であるシリコン酸化膜１４５１の表面が島状半導体層１１１０の周囲よりも外側へ位置する場合の一例を示す。
【０１０９】
図３１及び図３２は、各トランジスタの間には拡散層１７２０が配置されない場合の一例を示す。
【０１１０】
図３３及び図３４は、拡散層１７２０が配置されず、さらにメモリ・トランジスタおよび選択ゲート・トランジスタのゲート電極である１５００、１５１０、１５２０の間に配置する第三の電極である多結晶シリコン膜１５３０を形成した場合の一例を示す。
【０１１１】
図３５及び図３６は、図３３及び図３４に対し、第三の電極である多結晶シリコン膜１５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート１５００の上端の位置と異なる場合の一例を示す。
【０１１２】
電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を図３７〜図４８に示す。これらの図３７〜図４８の断面図では、奇数の図面は、ＭＯＮＯＳ構造のメモリセルアレイを示す図１０のＡ−Ａ′断面図、偶数の図面は図１のＢ−Ｂ′断面図である。
【０１１３】
この実施の形態では、図１３及び図１４、図２７及び図２８、図３１〜図３４に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
【０１１４】
図３９及び図４０は、図３７及び図３８に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
【０１１５】
図４１及び図４２は、図３７及び図３８に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
【０１１６】
また、電荷蓄積層としてとしてＭＩＳキャパシタを有する半導体記憶装置の断面図を図４９〜図５４に示す。これらの図４９〜図５４の断面図では、奇数の図面は、ＤＲＡＭ構造のメモリセルアレイを示す図１１のＡ−Ａ′断面図、偶数の図面は図１のＢ−Ｂ′断面図である。
【０１１７】
この実施の形態では、図１３〜図１６に対して電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに変わり、拡散層の配置がメモリキャパシタの側部に位置すること及び第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は同様である。
【０１１８】
さらに電荷蓄積層としてＭＩＳトランジスタ有する半導体記憶装置の断面図を図５５〜図５８に示す。これらの図５５〜図５８の断面図は、ＳＲＡＭのメモリセルアレイを図１２のＪ１−Ｊ１′、Ｊ２−Ｊ２′、Ｋ１−Ｋ１′およびＫ２−Ｋ２′の断面図である。なお、図１２では複雑になるため第５の配線層３８５０は省略した。
【０１１９】
この実施の形態では、ｐ型シリコン基板３１００上に複数の柱状をなした島状半導体層３１１０がマトリクス配列され、図５５及び図５６に示すように、これら各島状半導体層３１１０の上部と下部に、ＭＩＳトランジスタを２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３１を介してメモリゲート３５１１が配置され、メモリゲート・トランジスタ上方に島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３４を介して制御ゲートとなる第三の電極３５１４が配置された構造となっている。
【０１２０】
また、制御ゲート３５１４は、図５７に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。
【０１２１】
さらに、図５５及び図５７に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層３７１０が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層３１１０に不純物拡散層３７２１が配置される。各々の島状半導体層３１１０の上面には各メモリセル毎の不純物拡散層３７２４が配置されている。これにより、各々トランジスタが島状半導体層３１１０に沿って直列に接続した構造となる。
【０１２２】
図５６及び図５８に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層３７２４を接続するビット線となる第四の配線層３８４０が配設されている。
【０１２３】
なお、この半導体記憶装置は、一対の島状半導体層で構成される４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成しており、図５５及び図５７に示すように、メモリゲートである第一の導電膜３５１１と相対する島状半導体層に配置されてなる第二の不純物拡散層３７２１が第二の導電膜３５１２および第三の導電膜３５１３を介して互いに接続されることにより構成される。
【０１２４】
図５６及び図５８に示すように、それぞれの島状半導体層３１１０に配置されてなる第二の不純物拡散層３７２１に接続されてなる第三の導電膜３５１３は高抵抗素子となる不純物拡散層からなる第二の配線層３１２０と接続され、各々第二の配線層３１２０は電気的に共通な電極である第五の配線に接続されている。第四の配線層３８４０方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層３７１０が分離絶縁膜である例えば第十一の絶縁膜であるシリコン酸化膜３４７１で電気的に分割されている。
【０１２５】
このように配置されたメモリセルおよび配線の間には、例えば第三の絶縁膜である酸化膜３４２０が配置されて互いに絶縁されている。
【０１２６】
この半導体記憶装置では、ｐ型島状半導体層側壁に形成された４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代わりｎ型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
【０１２７】
メモリセルアレイの動作原理における実施の形態
上記半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、電荷蓄積層として浮遊ゲートを有するメモリセルアレイを一例に、読み出し、書きこみ、消去について説明する。
まず、読み出し動作について説明する。
【０１２８】
半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個（Ｌは正の整数）、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の電極と接続し、第１の配線と第３の配線とが平行に配置した場合の読出し手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図５９に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を０．５Ｖ以上、消去の定義を、例えばメモリセルの閾値を−０．５Ｖ以下とした場合について述べる。
【０１２９】
読出し方法の一例として、図７２に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば、島状半導体層がＰ型半導体で形成される読み出し動作は、全ての第１の配線（１−１〜１−Ｎ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第四の電極と接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に３Ｖを与え、これ以外の第４の配線（≠４−ｉ）に０Ｖを与え、選択セルに接続する第三の電極と接続する第３の配線（３−ｊ−ｈ）（ｊは１≦ｊ≦Ｎの正の整数、ｈは１≦ｈ≦Ｌの正の整数）に０Ｖを与え、第３の配線（３−ｊ−ｈ）を除く第３の配線（≠３−ｊ−ｈ）には３Ｖを与え、第二の電極と接続する第２の配線（２−ｊ）に３Ｖを与え、第五の電極と接続する第５の配線（５−ｊ）に３Ｖを与え、第２の配線（２−ｊ）を除く第２の配線（≠２−ｊ）若しくは第５の配線（５−ｊ）を除く第５の配線（≠５−ｊ）の少なくともどちらか一方に０Ｖを与えることで、第４の配線（４−ｉ）を流れる電流もしくは第１の配線（１−ｊ）に流れる電流により“０”、“１”を判定する。
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが読み出しゲート電圧０Ｖでセル電流の流れる現象の防止を行うことができる。
【０１３０】
また、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読み出し手法の一例について述べる。
【０１３１】
上記メモリセルアレイ構造の等価回路を図６０に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を４Ｖ以上、消去の定義を、例えばメモリセルの閾値を０．５Ｖ以上３Ｖ以下とした場合について述べる。
読出し方法の一例として、図７５に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば島状半導体層がＰ型半導体で形成される読み出し動作は、全ての第１の配線（１−１〜１−Ｎ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に３Ｖを与え、前記以外の第４の配線（≠４−ｉ）に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−１）に５Ｖを与え、第３の配線（３−ｊ−２）には０Ｖを与え、第３の配線（３−ｊ−１）及び第３の配線（３−ｊ−１）を除く第３の配線（≠３−ｊ−１、≠３−ｊ−２）には０Ｖを与えることで、第４の配線（４−ｉ）を流れる電流もしくは第１の配線（１−ｊ）  （ｊは１≦ｊ≦Ｎの正の整数）に流れる電流により“０”、“１”を判定する。
【０１３２】
次に、書き込み動作について説明する。
ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個（Ｌは正の整数）、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、Ｆ−Ｎトンネリング電流（以下Ｆ−Ｎ電流と称す）を用いた書込み手法の一例について述べる。
【０１３３】
上記メモリセルアレイ構造の等価回路を図５９に示す。また、図７３に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がＰ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線（１−ｊ）に０Ｖを与え（ｊは１≦ｊ≦Ｎの正の整数）、それ以外の第１の配線（≠１−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に０Ｖを与え、これ以外の第４の配線（≠４−ｉ）に３Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−ｈ）（ｈは１≦ｈ≦Ｌの正の整数）に２０Ｖを与え、第３の配線の（３−ｊ−ｈ）を除く第３の配線（≠３−ｊ−ｈ）には３Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線（２−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線（５−ｊ）に１Ｖを与え、第２の配線（２−ｊ）を除く第２の配線（≠２−ｊ）と第５の配線（５−ｊ）を除く第５の配線（≠５−ｊ）に０Ｖを与えることで、選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、Ｆ−Ｎトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入する。なお第４の配線（４−ｉ）を除く第４の配線（≠４−ｉ）に３Ｖを与えることにより選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフし、第３の配線（３−ｊ−ｈ）と接続する非選択セルの拡散層と第４の配線（≠４−ｉ）との電気的経路は寸断されチャネルが形成されず書込みは行われない。
【０１３４】
また、選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う一例として、図７８に、各電極に与える電位のタイミングの一例を示す。選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線（１−ｊ）に０Ｖを与え（ｊは１≦ｊ≦Ｎの正の整数）、これ以外の第１の配線第１の配線（≠１−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に０Ｖを与え、これ以外の第４の配線（≠４−ｉ）に７Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−ｈ）（ｈは１≦ｈ≦Ｌの正の整数）に２０Ｖを与え、第３の配線の（３−ｊ−ｈ）を除く第３の配線（≠３−ｊ−ｈ）には７Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線（２−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線（５−ｊ）に２０Ｖを与え、第２の配線（２−ｊ）を除く第２の配線（≠２−ｊ）と第５の配線（５−ｊ）を除く第５の配線（≠５−ｊ）に０Ｖを与えることで、選択セルのチャネル部と制御ゲート間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリング現象によりチャネル部より電荷蓄積層へトンネル電子を注入する。
なお、第３の配線（３−ｊ−ｈ）に接続する非選択セルのチャネル部と制御ゲート間には１３Ｖ程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。
【０１３５】
さらに、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線は、メモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、チャネルホットエレクトロン（以下ＣＨＥと称す）を用いた書込み手法の一例について述べる。
【０１３６】
上記メモリセルアレイ構造の等価回路を図６０に示し、図７６に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がＰ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線（１−ｊ）に０Ｖを与え（ｊは１≦ｊ≦Ｎの正の整数）、これ以外の第１の配線（≠１−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に１２Ｖを与え、これ以外の第４の配線（≠４−ｉ）に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−１）に１２Ｖを与え、第３の配線の（３−ｊ−１）を除く第３の配線（≠３−ｊ−１）には５Ｖを与えることで、選択セルの高電位側拡散層近傍にＣＨＥを発生させ、かつ、第３の配線（３−ｊ−１）に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させる。
以下に、消去動作について説明する。
ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個（Ｌは正の整数）、直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）、備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、Ｆ−Ｎトンネリング電流（以下Ｆ−Ｎ電流と称す）を用いた消去手法の一例について述べる。
【０１３７】
上記メモリセルアレイ構造の等価回路を図６１に示す。図７４に、消去における各電極に与える電位のタイミングの一例を示す。消去単位は１ブロックあるいはチップ一括で行う。選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がＰ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線（１−ｊ）に２０Ｖを与え（ｊは１≦ｊ≦Ｎの正の整数）、これ以外の第１の配線第１の配線（≠１−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）に２０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−ｈ）（ｈは１≦ｈ≦Ｌの正の整数）に０Ｖを与え、第３の配線（３−ｊ−ｈ）を除く第３の配線には０Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線（２−ｊ）に２０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線（５−ｊ）に２０Ｖを与え、第２の配線（２−ｊ）を除く第２の配線（≠２−ｊ）と第５の配線（５−ｊ）を除く第５の配線（≠５−ｊ）の両方に０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
また、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、Ｆ−Ｎ電流を用いた消去手法の一例について述べる。
【０１３８】
上記メモリセルアレイ構造の等価回路を図６０に示し、図７７に、消去における各電極に与える電位のタイミングの一例を示す。
選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がＰ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線（１−ｊ）に３Ｖを与え（ｊは１≦ｊ≦Ｎの正の整数）、これ以外の第１の配線（≠１−ｊ）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（４−ｉ）  （ｉは１≦ｉ≦Ｍの正の整数）は開放状態にし、これ以外の第４の配線（≠４−ｉ）は開放状態あるいは０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（３−ｊ−１）に−１２Ｖを与え、第３の配線（３−ｊ−２）に５Ｖを与え、その他の第３の配線には０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
なお、上記メモリセルアレイの動作原理は、Ｎ型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また、上述の読出し、書込み及び消去の各動作は第１の配線を第３の配線と平行に配置した場合について述べたが、第１の配線を第４の配線と平行に配置した場合及び第１の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。
【０１３９】
以下に、電荷蓄積層として浮遊ゲートを有するメモリセル以外のものの動作原理について説明する。
【０１４０】
図６２及び図６３は、図１０及び図３７〜図４６で示されるＭＯＮＯＳ構造のメモリセルアレイの一部分を示す等価回路図である。図６２は、一つの島状半導体層１１１０に配置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図を示す。図６３は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６２で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
ゲート電極として第１２の電極１２を備えるトランジスタとゲート電極として第１５の電極１５を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第１３の電極（１３−ｈ）（ｈは１≦ｈ≦Ｌの正の整数、Ｌは正の整数）を備えるメモリセルを複数個、例えばＬ個、直列に接続した島状半導体層１１０において、第１４の電極１４が島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第１１の電極１１が接続する。
【０１４１】
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数、またｉは１≦ｉ≦Ｍの正の整数、ｊは１≦ｊ≦Ｎの正の整数）備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第１４の配線が各々の島状半導体層１１１０に備える上述の第１４の電極１４とそれぞれ接続する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第１３の配線は各々のメモリセルの上述の第１３の電極（１３−ｈ）（ｈは１≦ｈ≦Ｌの正の整数）と接続する。また、第１４の配線と交差する方向に配置される複数本、例えばＮ本の第１１の配線が各々の島状半導体層１１１０に備える上述の第１１の電極１１と接続し、かつ、第１１の配線を第１３の配線と平行に配置する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１２の配線は各々のメモリセルの上述の第１２の電極１２と接続し、かつ、同様に半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１５の配線は各々のメモリセルの上述の第１５の電極１５と接続する。
【０１４２】
図６４及び図６５は、図１１及び図５３〜図５４で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。図６４は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示す。図６５は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６２で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０１４３】
一つのトランジスタと一つのＭＩＳキャパシタとを直列に接続することで一つのメモリセルが構成される。このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２を備えるメモリセルを、例えば２組、図６４に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極（２１−１）、（２１−２）及び２つの第２２の電極（２２−１）、（２２−２）がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられる。
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個（Ｍ，Ｎは正の整数、またｉは１≦ｉ≦Ｍの正の整数、ｊは１≦ｊ≦Ｎの正の整数）備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極（２２−１）、（２２−２）と接続する。また、第２３の配線と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極（２１−１）、（２１−２）と接続する。
なお、図６４及び図６５では、一つの島状半導体層１１１０にメモリセルが２組配置される場合の一例を示したが、一つの島状半導体層１１１０に配置するメモリセルの数は３組以上でも、あるいは１組だけでもよい。
また、他の配置の一例として、島状半導体層１１１０の底部から順に、トランジスタ、ＭＩＳキャパシタ、ＭＩＳキャパシタ、トランジスタを配置した例を以下に説明する。
【０１４４】
図６６及び図６７は、図１１及び図４９〜図５２で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。図６６は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示す。図６５は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６２で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０１４５】
メモリセルの構成は上記と同様に、一つのトランジスタと一つのＭＩＳキャパシタが直列に接続することで一つのメモリセルが構成され、このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２接続する。このメモリセルを、例えば２組、図６６に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極（２１−１）、（２１−２）及び２つの第２２の電極（２２−１）、（２２−２）がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられ、もう一方の端部に第２４の電極２４が備えられる。
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数、またｉは１≦ｉ≦Ｍの正の整数、ｊは１≦ｊ≦Ｎの正の整数）備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、同様に半導体基板に平行に配置される複数本、例えばＭ本の第２４の配線が各々の島状半導体層１１１０に備える上述の第２４の電極２４とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極（２２−１）、（２２−２）と接続する。また、同様に第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極（２１−１）、（２１−２）と接続する。
【０１４６】
また、図６８及び図６９は、各トランジスタ間に拡散層１７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である１５００、１５１０、１５２０の間に配置する第三の導電膜である多結晶シリコン膜１５３０を形成した場合の図３３〜図３５及び図４７及び図４８で示されるメモリセルアレイの等価回路図である。
【０１４７】
図６８は、一つの島状半導体層１１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜１５３０が形成される場合のメモリセルアレイの等価回路図を示し、図６９は、島状半導体層１１１０が複数配置される場合の等価回路を示す。
【０１４８】
ゲート電極として第３２の電極３２を備えるトランジスタとゲート電極として第３５の電極３５を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３３の電極（３３−ｈ）（ｈは１≦ｈ≦Ｌの正の整数、Ｌは正の整数）を備えるメモリセルを複数個、例えばＬ個、直列に配置し、かつ、各トランジスタの間にゲート電極として第３６の電極を備えるトランジスタを配置した島状半導体層１１１０において、第３４の電極３４がこの島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第３１の電極３１が接続し、かつ複数の第３６の電極が全て一つに接続し第３６の電極３６として島状半導体層１１１０に備えられる。このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個（Ｍ、Ｎは正の整数、またｉは１≦ｉ≦Ｍの正の整数、ｊは１≦ｊ≦Ｎの正の整数）備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第３４の配線が各々の島状半導体層１１１０に備える上述の第３４の電極３４とそれぞれ接続する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第３３の配線は各々のメモリセルの上述の第３３の電極（３３−ｈ）と接続する。第３４の配線と交差する方向に配置される複数本、例えばＮ本の第３１の配線が各々の島状半導体層１１１０に備える上述の第３１の電極３１と接続し、かつ、第３１の配線を第３３の配線と平行に配置する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３２の配線は各々のメモリセルの上述の第３２の電極３２と接続し、かつ、同様に半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３５の配線は各々のメモリセルの上述の第３５の電極３５と接続する。各々の島状半導体層１１１０に備える上述の第３６の電極３６は、第３６の配線によって全て一つに接続する。
【０１４９】
なお、各々の島状半導体層１１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続しなくてもよく、第３６の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第３６の電極を、例えばブロック毎に接続するような構造をとってもよい。
【０１５０】
図７０及び図７１は、図１２及び図５５〜図５８で示されるＳＲＡＭ構造をとるメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはＮＭＯＳのみで構成される例を示している。
【０１５１】
図７０は、隣接する２つの島状半導体層１１１０に配置される１つのＳＲＡＭ構造のメモリセルの等価回路図を示し、図７１は、このメモリセルが複数配置される場合の等価回路をそれぞれ示している。
【０１５２】
ゲート電極として第４３の電極及び第４５の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層１１０が２つ隣接して配置され、かつ、これら４個のトランジスタが図７０に示されるように互いに接続する。
【０１５３】
詳しくは、第４３の電極（４３−２）をゲート電極とするトランジスタの第４６の電極（４６−２）と第４５の電極（４５−１）が接続し、第４３の電極（４３−１）をゲート電極とするトランジスタの第４６の電極（４６−１）と第４５の電極（４５−２）が接続する。また、この隣接する２つの島状半導体層１１１０において、一つの島状半導体層１１１０の一方の端部に第４４の電極（４４−１）が接続し、もう一つの島状半導体層１１１０の一方の端部に第４４の電極（４４−２）が接続する。この２つの島状半導体層１１１０において、第４４の電極（４４−１）及び（４４−２）が接続しない他方の端部には共通な電極として第４１の電極４１が接続する。さらに、２個の高抵抗素子がこれら４個のトランジスタと図７０に示されるように接続し、トランジスタと接続しない側の端部には共通な電極として第４２の電極４２が接続する。
【０１５４】
このような島状半導体層１１１０を複数個、例えば２×Ｍ×Ｎ個（Ｍ、Ｎは正の整数、またｉは１≦ｉ≦Ｍの正の整数、ｊは１≦ｊ≦Ｎの正の整数）備える場合で、かつ、これらメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば２×Ｍ本の第４４の配線が各々の島状半導体層１１１０に備える上述の第４４の電極（４４−１）、（４４−２）とそれぞれ接続する。また、半導体基板に平行で、かつ、第４４の配線４４と交差する方向に配置される複数本、例えばＮ本の第４３の配線は各々のメモリセルの上述の第４３の電極（４３−１）、（４３−２）と接続する。第４４の配線と交差する方向に配置される複数本、例えばＮ本の第４１の配線が各々の島状半導体層１１１０に備える上述の第４１の電極４１と接続する。なお、第４１の配線は各々の島状半導体層１１１０に備える上述の第４１の電極４１に全て共通に接続を行ってもよい。各々の高抵抗素子の上述の第４２の電極４２は第４２の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはＰＭＯＳのみで構成してもよいし、上述の高抵抗素子に代えて、第４３あるいは第４５の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
以下に、選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセルおよび隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルおよびメモリセル同士の間隔が約３０ｎｍ以下と、選択トランジスタとメモリセルおよびメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造の半導体記憶装置の動作原理について述べる。
【０１５５】
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子のチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
【０１５６】
また、選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造の半導体記憶装置の動作原理について述べる。
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。すなわち、第三の導電膜とこの絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層とこの絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がＰ型半導体の場合、電荷蓄積層から電子を引き抜くのは、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【０１５７】
メモリセルアレイの製造方法における実施の形態
製造例１
この実施の形態で形成する半導体記憶装置は、電荷蓄積層である浮遊ゲートを含む積層膜により予め電荷蓄積層および選択ゲートが形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝にトンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造を有する。
【０１５８】
このような半導体記憶装置は、以下の製造方法により形成することができる。なお、図７９〜図１０６及び図１０７〜図１３４は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１５９】
まず、ｐ型シリコン基板１１００の表面に、注入保護膜となる第一の絶縁膜として、例えばシリコン酸化膜１４１０を２〜２０ｎｍ堆積し、イオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う（図７９及び図１０７）。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、砒素１×１０１４〜１×１０１６／ｃｍ２程度のドーズが挙げられる。イオン注入に代えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。また、ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【０１６０】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて（図８０及び図１０８）、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして第二の溝部１２２０を形成する。
【０１６１】
レジストＲ５を除去した（図８１及び図１０９）後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、エッチバックして埋め込みを行う。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ際は、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし、手段は問わない。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。また、第一の絶縁膜であるシリコン酸化膜１４１０は除去されてもよいし、残存してもよい。
【０１６２】
例えば、第一の絶縁膜であるシリコン酸化膜１４１０を除去した場合、次にｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第九の絶縁膜として、例えばシリコン酸化膜１４７１を５０〜５００ｎｍ形成する。つづいて、第一の導電膜として、例えば多結晶シリコン膜１５１１を１００〜１０００ｎｍ堆積する。このように順次、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を交互に積層し、第九の絶縁膜である１４７５の上層に第十の絶縁膜として、例えばシリコン窒化膜１３２０を１００〜１０００ｎｍ堆積する（図８２及び図１１０）。このとき、第九の絶縁膜１４７１〜１４７５の膜厚はそれぞれ異なってもよいし、同じでもよい。また、第一の導電膜１５１１〜１５１４の膜厚はそれぞれ異なってもよいし、同じでもよい。
【０１６３】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ６をマスクとして用いて（図８３及び図１１１）、例えば反応性イオンエッチングにより第十の絶縁膜であるシリコン窒化膜１３２０をエッチングしてパターニングを行う（図８４及び図１１２）。
【０１６４】
つづいて、パターニングされた第十の絶縁膜であるシリコン窒化膜１３２０の側壁に第十一の絶縁膜として、例えばシリコン窒化膜１３３０をサイドウオール状に形成して（図８５及び１１３）、第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０をマスクに第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし（図８６及び図１１４）、第一の導電膜１５１１を除去する時点、つまり第九の絶縁膜１４７２が露出するまでエッチングを行い、第三の溝部１２３０を形成する。
【０１６５】
次いで、第二の導電膜として、例えば多結晶シリコン膜１５２１を２０〜２００ｎｍ堆積する（図８７及び図１１５）。
【０１６６】
次に、第二の導電膜である多結晶シリコン膜１５２１をエッチバックし、第一の導電膜である多結晶シリコン膜１５１１の側壁部にサイドウオールを形成する（図８８及び図１１６）。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０１６７】
その後、第三の溝部１２３０の側壁に第十二の絶縁膜として、例えばシリコン窒化膜１３４２を２〜２０ｎｍ堆積する（図８９及び図１１７）。
【０１６８】
つづいて、第三の溝部１２３０に第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。次いで、第三の溝部１２３０で第九の絶縁膜であるシリコン酸化膜１４７２側部にのみ残存するように、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２を埋めこんだ後（図９０及び図１１８）、第十二の絶縁膜であるシリコン窒化膜１３４２を、例えば等方性エッチにより選択的に除去する。
【０１６９】
さらに、第三の溝部１２３０および第一の導電膜である多結晶シリコン膜１５１２〜１５１４の表面に層間絶縁膜１６１２を形成する（図９１及び図１１９）。この層間絶縁膜１６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍのシリコン酸化膜と、ＣＶＤ法により５〜１０ｎｍのシリコン窒化膜と、さらに５〜１０ｎｍのシリコン酸化膜を順次堆積する。
【０１７０】
つづいて、同様に第二の導電膜となる、例えば多結晶シリコン膜１５２２を１５〜１５０ｎｍ堆積し（図９２及び図１２０）、第二の導電膜である多結晶シリコン膜１５２２をエッチバックし、第一の導電膜である多結晶シリコン膜１５１２の側壁部にサイドウオールを形成する（図９３及び図１２１）。このとき、図１のＡ−Ａ’方向について、予め所定の値以下に設定しておくことによってマスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０１７１】
その後、上記と同様に繰り返すことで第三の溝部１２３０に第五の絶縁膜として、例えばシリコン酸化膜１４２３を第九の絶縁膜であるシリコン酸化膜１４７３側部にのみ残存するように埋めこんだ後（図９４及び図１２２）、層間絶縁膜１６１２を、例えば等方性エッチにより選択的に除去する。
【０１７２】
次いで、第三の溝部１２３０および第一の導電膜である多結晶シリコン膜１５１３〜１５１４の表面に層間絶縁膜１６１３を形成する。
【０１７３】
次に、第二の導電膜となる、例えば多結晶シリコン膜１５２３を１５〜１５０ｎｍ堆積し、第二の導電膜である多結晶シリコン膜１５２３をエッチバックし、第一の導電膜である多結晶シリコン膜１５１３の側壁部にサイドウオールを形成する。さらに同様に繰り返すことで第三の溝部１２３０に第五の絶縁膜として、例えばシリコン酸化膜１４２４を第九の絶縁膜であるシリコン酸化膜１４７４側部にのみ残存するように埋めこむ（図９５及び図１２３）。
【０１７４】
層間絶縁膜１６１３を、例えば等方性エッチにより選択的に除去する。その後、第三の溝部１２３０および第一の導電膜である多結晶シリコン膜１５１４の表面を露出させた状態で（図９６及び図１２４）、第二の導電膜となる、例えば多結晶シリコン膜１５２４を１５〜１５０ｎｍ堆積し、第二の導電膜である多結晶シリコン膜１５２４をエッチバックし、第一の導電膜である多結晶シリコン膜１５１４の側壁部にサイドウオールを形成する（図９７及び図１２５）。
【０１７５】
さらに、同様に第三の溝部１２３０に第五の絶縁膜として、例えばシリコン酸化膜１４２５を第九の絶縁膜であるシリコン酸化膜１４７５側部もしくは第十一の絶縁膜であるシリコン窒化膜１３３０の側部に埋め込み（図９８及び図１２６）、第十四の絶縁膜として、例えばシリコン窒化膜１３５０を堆積する。その後、第十四の絶縁膜であるシリコン窒化膜１３５０の表面を、例えばＣＭＰ法により平坦化し（図９９及び図１２７）、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ７をマスクとして用いて（図１００及び図１２８）、例えば反応性イオンエッチングにより、第十四の絶縁膜であるシリコン窒化膜１３５０もしくは第十一の絶縁膜であるシリコン窒化膜１３３０、第十の絶縁膜であるシリコン窒化膜１３２０をエッチングしてパターニングを行う。
【０１７６】
続いて、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし、第九の絶縁膜であるシリコン酸化膜１４７１を除去する時点、つまりｐ型シリコン基板１１００の表面が露出するまでエッチングし、第一の溝部１２１０を形成する（図１０１及び図１２９）。
【０１７７】
次いで、例えばＣＶＤ法を用いて、第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図１０２及び図１３０）。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０１７８】
つづいて、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図１０３及び図１３１）。
【０１７９】
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。例えば、８００〜１０００℃の窒素雰囲気にて、１０〜１００分間のアニ−ル処理を施す。このとき窒素以外のガス、例えば酸素などを添加してもよい。第三の絶縁膜であるシリコン酸化膜１４４０の処理後の膜厚は１０ｎｍ程度となることが好ましい。
【０１８０】
その後、任意に第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２５および１１１１〜１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図１０４及び図１３２）。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型である半導体層１１１１〜１１１４は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２２と１７２３は第一の導電膜である多結晶シリコン膜１５１２、Ｎ型半導体層１７２３と１７２４は第一の導電膜である多結晶シリコン膜１５１３、Ｎ型半導体層１７２４と１７２５は第一の導電膜である多結晶シリコン膜１５１４とそれぞれ第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。
【０１８１】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。
【０１８２】
次いで、第四の配線層１８４０を、第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
【０１８３】
その後、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１８４】
シリコン酸化膜の埋め込みに用いる際の、シリコン酸化膜の形成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【０１８５】
また、第二の絶縁膜であるシリコン窒化膜１３４２のような多結晶シリコン膜の表面に形成される膜は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２１〜１５２４の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０１８６】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０１８７】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１８８】
製造例２
この製造例で形成する半導体記憶装置は、電荷蓄積層である浮遊ゲートを含む積層膜により予め電荷蓄積層および選択ゲートが形成される領域を規定した後、浮遊ゲートに対して自己整合で開口されたホール状溝にトンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【０１８９】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１３５〜図１４４及び図１４５〜図１５４は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１９０】
第二の導電膜となる、例えば多結晶シリコン膜１５２４を１５〜１５０ｎｍ堆積し、第二の導電膜である多結晶シリコン膜１５２４をエッチバックし、第一の導電膜である多結晶シリコン膜１５１４の側壁部にサイドウオールを形成するまでは製造例１（図７９〜図９７及び図１０７〜図１２５）と同じである。
【０１９１】
その後、第三の溝部１２３０に第十六の絶縁膜として、例えばシリコン窒化膜１３６０を第九の絶縁膜であるシリコン酸化膜１４７５側部もしくは第十一の絶縁膜であるシリコン窒化膜１３３０の側部に埋め込む。その後、第十五の絶縁膜として、例えばシリコン酸化膜１４９０を１００〜５００ｎｍ堆積する。  次いで、第十五の絶縁膜であるシリコン酸化膜１４９０の表面を、例えばＣＭＰ法により平坦化し（図１３５及び図１４５）、第十の絶縁膜であるシリコン窒化膜１３２０を露出させる（図１３６及び図１４６）。
【０１９２】
つづいて、第十の絶縁膜であるシリコン窒化膜１３２０を選択的に、例えば異方性エッチングにより除去し、第十五の絶縁膜であるシリコン酸化膜１４９０および第九の絶縁膜であるシリコン酸化膜１４７５もしくは第十六の絶縁膜であるシリコン窒化膜１３６０からなる凹部を形成する（図１３７及び図１４７）。
【０１９３】
次いで、第十五の絶縁膜であるシリコン酸化膜１４９０の側壁に第十七の絶縁膜として、例えばシリコン窒化膜１３７０をサイドウオール状に形成して（図１３８及び図１４８）、第十五の絶縁膜であるシリコン酸化膜１４９０および第十七の絶縁膜であるシリコン窒化膜１３７０をマスクに第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし、第九の絶縁膜であるシリコン酸化膜１４７１を除去する時点、つまりｐ型シリコン基板１１００の表面が露出するまでエッチングを行い、第一の溝部１２１０を形成する（図１３９及び図１４９）。
【０１９４】
第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５をエッチングする際、第十五の絶縁膜であるシリコン酸化膜１４９０も除去されるが、第十六の絶縁膜であるシリコン窒化膜１３６０が露出してからは、第十六の絶縁膜であるシリコン窒化膜１３６０および第十七の絶縁膜であるシリコン窒化膜１３７０をマスクに順次エッチングする。
【０１９５】
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図１４０及び図１５０）。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０１９６】
次いで、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図１４１及び図１５１）。
【０１９７】
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。この処理は、製造例１と同様に行うことができる。
【０１９８】
次いで、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２５および１１１１〜１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図１４２及び図１５２）。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型である半導体層１１１１〜１１１４は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２２と１７２３は第一の導電膜である多結晶シリコン膜１５１２、Ｎ型半導体層１７２３と１７２４は第一の導電膜である多結晶シリコン膜１５１３、Ｎ型半導体層１７２４と１７２５は第一の導電膜である多結晶シリコン膜１５１４とそれぞれ第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。
【０１９９】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第十六の絶縁膜であるシリコン窒化膜１３６０を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。その後、第四の配線層を、第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
【０２００】
その後、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２０１】
この製造例では、第二の絶縁膜であるシリコン窒化膜１３４２のような多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２１〜１５２４の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、最終的に導電膜となれば導入時期は制限されない。
【０２０２】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０２０３】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２０４】
製造例３
この製造例で形成する半導体記憶装置は、電荷蓄積層である浮遊ゲートを含む積層膜により予め電荷蓄積層および選択ゲートが形成される領域および制御ゲートを規定した後、フォトレジストマスクにより開口されたホール状溝にトンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜および層間絶縁膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【０２０５】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５５〜図１７７及び図１７８〜図２００は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線およびＢ−Ｂ′線断面図である。
【０２０６】
まず、ｐ型シリコン基板１１００の表面にイオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う。例えば、０〜７°程度傾斜した方向から５〜１００  ｋｅＶの注入エネルギー、砒素１×１０１４〜１×１０１６／ｃｍ２程度のドーズが挙げられる。また、イオン注入に代って、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。また、ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【０２０７】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて（図１５５及び図１７８）、例えば反応性イオンエッチングによりｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして第二の溝部１２２０を形成する。
【０２０８】
レジストＲ４を除去した後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、エッチバックして埋め込みを行う（図１５６及び図１７９）。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ際は、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし、手段は問わない。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。
【０２０９】
次に、ｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第十八の絶縁膜となる、例えばシリコン窒化膜１３８１、第一の導電膜となる、例えば多結晶シリコン膜１５１１、第十八の絶縁膜となる、例えばシリコン窒化膜１３８２、第一の導電膜となる、例えば多結晶シリコン膜１５１２、第十八の絶縁膜となる、例えばシリコン窒化膜１３８３、第一の導電膜となる、例えば多結晶シリコン膜１５１３、第十八の絶縁膜となる、例えばシリコン窒化膜１３８４、第一の導電膜となる、例えば多結晶シリコン膜１５１４、第十八の絶縁膜となる、例えばシリコン窒化膜１３８５を順次堆積する。
【０２１０】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて（図１５７及び図１８０）、例えば反応性イオンエッチングにより第十八の絶縁膜であるシリコン窒化膜１３８１に達する程度までエッチングを行い、第三の溝部１２３０を形成する（図１５８及び図１８１）。
【０２１１】
その後、第一の導電膜である多結晶シリコン１５１１〜１５１４に対して等方性エッチングを行い（図１５９及び図１８２）、第十八の絶縁膜であるシリコン窒化膜１３８２〜１３８５の径に対して第一の導電膜である多結晶シリコン膜１５１１〜１５１４の径を細くする。
【０２１２】
つづいて、第三の溝部１２３０にＣＶＤ法により、第五の絶縁膜として、例えばシリコン酸化膜１４２１を５０〜５００ｎｍ堆積する。その後、第一の導電膜である多結晶シリコン膜１５１１の上端の高さ程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２１の埋め込みを行い（図１６０及び図１８３）、第一の導電膜である多結晶シリコン１５１２〜１５１４及び第十八の絶縁膜であるシリコン窒化膜１３８２〜１３８５の表面に対して、第十九の絶縁膜として、例えばシリコン窒化膜１３９０を１０〜２００ｎｍ程度堆積する。
【０２１３】
第十九の絶縁膜であるシリコン窒化膜１３９０に対し異方性エッチングを行うことにより第十九の絶縁膜であるシリコン窒化膜１３９０をサイドウオール状にした後（図１６１及び図１８４）、等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２１を除去する（図１６２及び図１８５）。
【０２１４】
つづいて、第二の導電膜として、例えば多結晶シリコン膜１５２１を１００〜５００ｎｍ程度堆積し、第二の導電膜である多結晶シリコン膜１５２１をエッチバックしサイドウオールを形成し、第一の導電膜である多結晶シリコン膜１５１１の側部に第二の導電膜である多結晶シリコン膜１５２１を配置する（図１６３及び図１８６）。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０２１５】
その後、第三の溝部１２３０に第五の絶縁膜として、例えばシリコン酸化膜１４２１を５０〜５００ｎｍ堆積する。第十八の絶縁膜であるシリコン窒化膜１３８２の上端の高さ程度まで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２１を埋めこんだ後（図１６４及び図１８７）、第一の導電膜である多結晶シリコン１５１２〜１５１４及び第十八の絶縁膜であるシリコン窒化膜１３８３〜１３８５の表面に層間絶縁膜１６１２を形成する（図１６５及び図１８８）。この層間絶縁膜１６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０２１６】
つづいて、第二の導電膜として、例えば多結晶シリコン膜１５２２を１００〜５００ｎｍ程度堆積する。第十八の絶縁膜であるシリコン窒化膜１３８４の上端の高さ程度まで、例えば等方性エッチングにより第二の導電膜である多結晶シリコン膜１５２２を埋めこんだ後（図１６６及び図１８９）、第一の導電膜である多結晶シリコン膜１５１４の表面及び第十八の絶縁膜であるシリコン窒化膜１３８５の表面に堆積する層間絶縁膜１６１２を、例えば等方性エッチングにより除去し（図１６７及び図１９０）、つづいて第二の導電膜として、例えば多結晶シリコン膜１５２４を１００〜５００ｎｍ程度堆積する（図１６８及び図１９１）。
【０２１７】
この後、第十八の絶縁膜であるシリコン窒化膜１３８５及び第十八の絶縁膜であるシリコン窒化膜１３８４の側部に堆積する層間絶縁膜１６１２と自己整合で第二の導電膜である多結晶シリコン膜１５２４及び１５２２を異方性エッチングし（図１６９及び図１９２）、第十八の絶縁膜であるシリコン窒化膜１３８２〜１３８４に挟まれる第一の導電膜である多結晶シリコン膜１５１２〜１５１３の窪みに、層間絶縁膜１６１２を介して第二の導電膜である多結晶シリコン膜１５２２を埋め込む。
【０２１８】
これにより第一の導電膜である多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介して第二の導電膜である多結晶シリコン膜１５２２を配置し、第一の導電膜である多結晶シリコン膜１５１３の側部に層間絶縁膜１６１２を介して第二の導電膜である多結晶シリコン膜１５２３を配置する。なお第二の導電膜である多結晶シリコン膜１５２４は堆積しなくてもよい。
【０２１９】
つづいて、第三の導電膜となる、例えば多結晶シリコン膜１５３２を５０〜２００ｎｍ程度堆積し、その後、第三の導電膜である多結晶シリコン膜１５３２をエッチバックし、第一の導電膜である多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介してサイドウオールを形成する（図１７０及び図１９３）。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０２２０】
その後、第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。つづいて、第十八の絶縁膜であるシリコン窒化膜１３８３の上端の高さ程度まで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２を埋めこんだ後、同様に繰り返すことで第一の導電膜である多結晶シリコン膜１５１３の側部に層間絶縁膜１６１２を介して第三の導電膜である多結晶シリコン膜１５３３のサイドウオールを配置する（図１７１及び図１９４）。
【０２２１】
次に、第五の絶縁膜として、例えばシリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。つづいて、第十八の絶縁膜であるシリコン窒化膜１３８４の上端の高さ程度まで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２３を埋めこんだ後、第三の導電膜となる、例えば多結晶シリコン膜１５３４を５０〜２００ｎｍ程度堆積し、つづいてエッチバックすることにより、第一の導電膜である多結晶シリコン膜１５１３の側部に第三の導電膜である多結晶シリコン膜１５３４のサイドウオールを形成する（図１７２及び図１９５）。
【０２２２】
その後、例えば等方性エッチングにより第十八の絶縁膜であるシリコン窒化膜１３８５を除去し、つづいて第二十の絶縁膜として、例えばシリコン酸化膜１４９１を５０〜５００ｎｍ程度堆積した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図１７３及び図１９６）、反応性イオンエッチングにより第一の不純物層１７１０に達するまでエッチングし、第一の溝部１２１０を形成する（図１７４及び図１９７）。
【０２２３】
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜１４４０を形成する。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０２２４】
その後、第一の不純物拡散層１７１０上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図１７５及び図１９８）。
【０２２５】
さらに、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。この処理は製造例１と同様に行うことができる。
【０２２６】
その後、任意に、第一の不純物拡散層１７１０表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２５および１１１１〜１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型である半導体層１１１１〜１１１４は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２２と１７２３は第一の導電膜である多結晶シリコン膜１５１２、Ｎ型半導体層１７２３と１７２４は第一の導電膜である多結晶シリコン膜１５１３、Ｎ型半導体層１７２４と１７２５は第一の導電膜である多結晶シリコン膜１５１４とそれぞれ第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。
【０２２７】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる（図１７６及び図１９９）。
【０２２８】
続いて、第四の配線層を、第二もしくは第三の配線層と方向が交差するようＮ型１７２５の上部と接続する。
【０２２９】
その後、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する（図１７７及び図２００）。
【０２３０】
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２３１】
また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４、第二の導電膜である多結晶シリコン膜１５２１〜１５２４、及び第三の導電膜である多結晶シリコン膜１５３２〜１５３４の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜となれば導入時期は制限されない。
【０２３２】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０２３３】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２３４】
製造例４
この製造例で形成する半導体記憶装置は、電荷蓄積層である浮遊ゲートを含む積層膜により予め電荷蓄積層および選択ゲートが形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝にトンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造であり、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートが配置されて構成される。
【０２３５】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２０１〜図２０３及び図２０４〜図２０６は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線およびＢ−Ｂ′線断面図である。
【０２３６】
第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０および第十二の絶縁膜であるシリコン窒化膜１３４２および第十四の絶縁膜であるシリコン窒化膜１３５０を露出させ、Ｎ型半導体層１７２５を各々分離形成させる（図２０１及び図２０４）までは製造例１と同様に行う。
【０２３７】
その後、例えば等方性エッチングにより第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０および第十二の絶縁膜であるシリコン窒化膜１３４２および第十四の絶縁膜であるシリコン窒化膜１３５０および第五の絶縁膜であるシリコン酸化膜１４２２、１４２３、１４２４、１４２５および第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５をエッチングする。この際、第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５を除去し、さらに第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５と島状半導体層１１１１若しくはＮ型半導体層である不純物拡散層１７２１若しくは１７２５との間の第三の絶縁膜であるシリコン酸化膜１４４０を除去する（図２０２及び図２０５）。この際、第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５と島状半導体層１１１１若しくはＮ型半導体層である不純物拡散層１７２１若しくは１７２５との間の第三の絶縁膜であるシリコン酸化膜１４４０は除去しなくてもよい。また、第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５を除去し、さらに第九の絶縁膜であるシリコン酸化膜１４７２、１４７３、１４７４、１４７５のエッチングにより露出する層間容量膜である層間絶縁膜１６１２および１６１３の露出する部位もエッチングする。
【０２３８】
続いて、第二十一の絶縁膜として、例えばシリコン酸化膜１４００を、例えば５〜５０ｎｍ程度堆積し、つづいて第三の導電膜として、例えば多結晶シリコン膜１５３０を３０〜３００ｎｍ程度堆積する。その後、第三の導電膜である多結晶シリコン膜１５３０を、例えば異方性エッチングにより少なくともＮ型半導体層である不純物拡散層１７２５の上面が露出する程度までエッチバックする。
【０２３９】
次いで、第二十二の絶縁膜として、例えばシリコン酸化膜１４２６を５０〜５００ｎｍ程度堆積し、その後、例えばエッチバックもしくはＣＭＰ法などにより第二十二の絶縁膜であるシリコン酸化膜１４２６を後退させ、Ｎ型半導体層１７２５を露出させる。
その後は、製造例１に準じて、半導体記憶装置を実現することができる（図２０３及び図２０６）。
【０２４０】
製造例５
電荷蓄積層として積層絶縁膜を用い、電荷蓄積を、積層絶縁膜へのトラップにより実現する場合の具体的な製造方法を図２０７〜図２３３及び図２３４〜図２６０に示す。なお、図２０７〜図２３３及び図２３４〜図２６０は、ＥＥＰＲＯＭのメモリセルアレイを示す図１０のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０２４１】
まず、ｐ型シリコン基板１１００の表面に注入保護膜となる第一の絶縁膜として、例えばシリコン酸化膜１４１０を２〜２０ｎｍ堆積させた後、イオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う（図２０７及び図２３４）。例えば、０〜７°程度傾斜した方向から５〜１００  ｋｅＶの注入エネルギー、砒素１×１０１４〜１×１０１６／ｃｍ２程度のドーズが挙げられる。イオン注入に代えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【０２４２】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、例えば反応性イオンエッチングによりｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして第二の溝部１２２０を形成する（図２０８及び図２３５）。
【０２４３】
レジストＲ５を除去した後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、エッチバックして埋め込みを行う。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ際は等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。また、シリコン酸化膜１４１０は除去されてもよいし、残存してもよい。例えば第一の絶縁膜であるシリコン酸化膜１４１０を除去した場合、ｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第九の絶縁膜となる、例えばシリコン酸化膜１４７１を堆積する（図２０９及び図２３６）。
【０２４４】
その後、第一の導電膜となる、例えば多結晶シリコン膜１５１１、第九の絶縁膜となる、例えばシリコン酸化膜１４７２、第一の導電膜となる、例えば多結晶シリコン膜１５１２、第九の絶縁膜となる、例えばシリコン酸化膜１４７３、第一の導電膜となる、例えば多結晶シリコン膜１５１３、第九の絶縁膜となる、例えばシリコン酸化膜１４７４、第一の導電膜となる、例えば多結晶シリコン膜１５１４、第九の絶縁膜となる、例えばシリコン酸化膜１４７５、第十の絶縁膜となる、例えばシリコン窒化膜１３２０を順次堆積する（図２１０及び図２３７）。このとき、第九の絶縁膜１４７１〜１４７５の膜厚はそれぞれ異なってもよいし、同じでもよい。また、第一の導電膜１５１１〜１５１４の膜厚はそれぞれ異なってもよいし、同じでもよい。
【０２４５】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ６をマスクとして用いて（図２１１及び図２３８）、例えば反応性イオンエッチングにより第九の絶縁膜であるシリコン酸化膜１４７５が露出する程度にエッチングを行う（図２１２及び図２３９）。
【０２４６】
次に、パターニングされた第十の絶縁膜であるシリコン窒化膜１３２０の側壁に第十一の絶縁膜として、例えばシリコン窒化膜１３３０をサイドウオール状に形成して（図２１３及び図２４０）、第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０をマスクに第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし（図２１４及び図２４１）、第一の導電膜１５１１を除去する時点、つまり第九の絶縁膜１４７１が露出するまでエッチングを行い、第三の溝部１２３０を形成する。
【０２４７】
つづいて、第二の導電膜として、例えば多結晶シリコン膜１５２１を２０〜２００ｎｍ堆積する（図２１５及び図２４２）。
【０２４８】
次に、第二の導電膜である多結晶シリコン膜１５２１をエッチバックし、第一の導電膜である多結晶シリコン膜１５１１の側壁部にサイドウオールを形成する（図２１６及び図２４３）。このとき、図１０のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０２４９】
その後、第十二の絶縁膜として、例えばシリコン窒化膜１３４２を１０〜１００ｎｍ堆積し（図２１７及び図２４４）、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。その後、第九の絶縁膜であるシリコン酸化膜１４７２の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２の埋め込みを行い（図２１８及び図２４５）、露出した第十二の絶縁膜であるシリコン窒化膜１３４２を除去した後、第二の導電膜として、例えば多結晶シリコン膜１５２２を２０〜２００ｎｍ堆積する。
【０２５０】
次に、第二の導電膜である多結晶シリコン膜１５２２をエッチバックし、第一の導電膜である多結晶シリコン膜１５１２の側壁部にサイドウオールを形成する（図２１９及び図２４６）。このとき、図１０のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０２５１】
その後、第十二の絶縁膜として、例えばシリコン窒化膜１３４３を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。続いて、第九の絶縁膜であるシリコン酸化膜１４７３の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２３の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４３を除去する（図２２０及び図２４７）。
【０２５２】
次いで、同様に、第二の導電膜として、例えば多結晶シリコン膜１５２３を２０〜２００ｎｍ堆積し、第二の導電膜である多結晶シリコン膜１５２３をエッチバックし、第一の導電膜である多結晶シリコン膜１５１３の側壁部にサイドウオールを形成する。
【０２５３】
さらに、第十二の絶縁膜として、例えばシリコン窒化膜１３４４を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２４を５０〜５００ｎｍ堆積する。
【０２５４】
その後、第九の絶縁膜であるシリコン酸化膜１４７４の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２４の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４４を除去する。第二の導電膜として、例えば多結晶シリコン膜１５２４を２０〜２００ｎｍ堆積し、つぎに第二の導電膜である多結晶シリコン膜１５２４をエッチバックし、第一の導電膜である多結晶シリコン膜１５１４の側壁部にサイドウオールを形成する。
【０２５５】
つぎに、第十二の絶縁膜として、例えばシリコン窒化膜１３４５を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２５を５０〜５００ｎｍ堆積する。その後、第九の絶縁膜であるシリコン酸化膜１４７５の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２５の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４５を除去する（図２２１及び図２４８）。
【０２５６】
つづいて、第十四の絶縁膜として、例えばシリコン窒化膜１３５０を５０〜５００ｎｍ堆積する。その後、第十四の絶縁膜であるシリコン窒化膜１３５０の表面を、例えばＣＭＰ法により平坦化し（図２２２及び図２４９）、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ７をマスクとして用いて（図２２３及び２５０）、例えば反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜１３５０もしくは第十一の絶縁膜であるシリコン窒化膜１３３０、第二の絶縁膜であるシリコン窒化膜１３１０をエッチングしてパターニングを行う。
【０２５７】
さらに、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし、第九の絶縁膜であるシリコン酸化膜１４７１を除去する時点、つまりｐ型シリコン基板１１００の表面が露出するまでエッチングを行い、第一の溝部１２１０を形成する（図２２４及び図２５１）。
【０２５８】
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４１を形成する（図２２５及び図２５２）。ここで、第三の絶縁膜であるシリコン酸化膜１４４１はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０２５９】
次に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４１を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４１を残存させる（図２２６及び２５３）。
【０２６０】
次いで、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４１のトリートメント処理などを施す。この処理は製造例１と同様に行うことができる。
【０２６１】
その後、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１、１７２２−１および１１１１を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型シリコン層１７２１、Ｐ型シリコン層１１１１、Ｎ型シリコン層１７２２−１を順次積層する（図２２７及び図２５４）。Ｎ型シリコン層１７２１〜１７２２−１の濃度は砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型であるシリコン層１１１１は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型シリコン層１７２１と１７２２−１は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４１を介して重なりを有することが好ましい。
【０２６２】
次いで、Ｎ型半導体層１７２２‐１をマスクに、例えば等方性エッチングにより露出した第三の絶縁膜であるシリコン酸化膜１４４１を除去し（図２２８及び図２５５）、つづいて第一の溝部１２１０の内壁に電荷蓄積層となる積層絶縁膜１６２０を形成する（図２２９及び図２５６）。ここで積層絶縁膜がＭＮＯＳ構造の場合には、例えばＣＶＤ法により多結晶シリコン膜表面に４〜１０ｎｍのシリコン窒化膜とさらに２〜５ｎｍのシリコン酸化膜を順次堆積してもよいし、あるいは、ＣＶＤ法により多結晶シリコン膜表面に４〜１０ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜の表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよい。また、ＭＯＮＯＳ構造の場合、例えば多結晶シリコン膜表面にＣＶＤ法により２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜８ｎｍのシリコン窒化膜、さらに２〜５ｎｍのシリコン酸化膜を順次堆積してもよいし、あるいは、多結晶シリコン膜表面に２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜１０ｎｍのシリコン窒化膜を順次堆積し、さらにシリコン窒化膜表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、多結晶シリコン膜表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、以上の手法を種々組み合わせてもよい。
【０２６３】
つづいて、Ｎ型半導体層１７２２‐１上にある積層絶縁膜１６２０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に積層絶縁膜１６２０を残存させる（図２３０及び図２５７）。
【０２６４】
その後、熱処理などにより、積層絶縁膜１６２０のトリートメント処理などを施してもよい。
【０２６５】
つづいて、前述と同様に第一の溝部１２１０に島状半導体層１７２２‐２〜１７２４‐１および１１１２〜１１１３を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２２‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２２‐２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４−１を順次積層する。Ｎ型半導体層１７２２−２〜１７２４−１の濃度は、先程と同様に砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型である半導体層１１１２〜１１１３は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型半導体層１７２２−２と１７２３は第一の導電膜である多結晶シリコン膜１５１２と積層絶縁膜１６２０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２３と１７２４−１は第一の導電膜である多結晶シリコン膜１５１３と積層絶縁膜１６２０を介して重なりを有することが好ましい。さらにＮ型半導体層１７２４‐１は第一の導電膜である多結晶シリコン膜１５１４と重なりをもたない程度に形成するのが好ましい。その後、Ｎ型半導体層１７２４‐１をマスクに積層絶縁膜１６２０を部分的に除去する。
【０２６６】
次いで、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のゲート酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４４を形成する。ここで、第三の絶縁膜であるシリコン酸化膜１４４４はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０２６７】
つづいて、島状半導体層１７２４‐１上にある第三の絶縁膜であるシリコン酸化膜１４４４を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４４を残存させる。その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４４のトリートメント処理などを施す。
【０２６８】
その後、前述と同様に第一の溝部１２１０に島状半導体層１７２４‐２〜１７２５および１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２４‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２４‐２、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図２３１及び図２５８）。Ｎ型半導体層１７２４−２〜１７２５の濃度は、先程と同様に砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型である半導体層１１１４は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型半導体層１７２４−２と１７２５は第一の導電膜である多結晶シリコン膜１５１４と第三の絶縁膜であるシリコン酸化膜１４４４を介して重なりを有することが好ましい。
【０２６９】
次いで、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成する。
【０２７０】
その後、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
【０２７１】
さらに、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する。
【０２７２】
これにより、積層絶縁膜で構成される電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２７３】
この製造例では、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜となれば導入時期は制限されない。
【０２７４】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０２７５】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２７６】
製造例６
電荷蓄積層としてＭＩＳキャパシタを用いた複数のメモリセルを有する構造を得るための具体的な製造方法を、図２６１〜図２８３及び図２８４〜図３０６に示す。なお、図２６１〜図２８３及び図２８４〜図３０６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０２７７】
まず、ｐ型シリコン基板１１００の表面に注入保護膜となる第一の絶縁膜として、例えばシリコン酸化膜１４１０を２〜２０ｎｍ堆積させた後、イオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う（図２６１及び図２８４）。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、砒素１×１０１４〜１×１０１６／ｃｍ２程度のドーズが挙げられる。イオン注入に代えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。また、ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【０２７８】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、例えば反応性イオンエッチングによりｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして第二の溝部１２２０を形成する（図２６２及び図２８５）。
【０２７９】
レジストＲ５を除去した後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、エッチバックすることにより埋めこみを行う。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ際は、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。また、シリコン酸化膜１４１０は除去されてもよいし、残存してもよい。例えば第一の絶縁膜であるシリコン酸化膜１４１０を除去した場合、ｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第九の絶縁膜となる、例えばシリコン酸化膜１４７１を堆積する（図２６３及び図２８６）。
【０２８０】
その後、第一の導電膜となる、例えば多結晶シリコン膜１５１１、第九の絶縁膜となる、例えばシリコン酸化膜１４７２、第一の導電膜となる、例えば多結晶シリコン膜１５１２、第九の絶縁膜となる、例えばシリコン酸化膜１４７３、第一の導電膜となる、例えば多結晶シリコン膜１５１３、第九の絶縁膜となる、例えばシリコン酸化膜１４７４、第一の導電膜となる、例えば多結晶シリコン膜１５１４、第九の絶縁膜となる、例えばシリコン酸化膜１４７５、第十の絶縁膜となる、例えばシリコン窒化膜１３２０を順次堆積する（図２６４及び図２８７）。このとき、第九の絶縁膜１４７１〜１４７５の膜厚はそれぞれ異なってもよいし、同じでもよい。また、第一の導電膜１５１１〜１５１４の膜厚はそれぞれ異なってもよいし、同じでもよい。
【０２８１】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ６をマスクとして用いて（図２６５及び図２８８）、例えば反応性イオンエッチングにより第九の絶縁膜であるシリコン酸化膜１４７５が露出する程度にエッチングを行う（図２６６及び図２８９）。
【０２８２】
次に、パターニングされた第十の絶縁膜であるシリコン窒化膜１３２０の側壁に第十一の絶縁膜として、例えばシリコン窒化膜１３３０をサイドウオール状に形成して（図２６７及び図２９０）、第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０をマスクに第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし（図２６８及び図２９１）、第一の導電膜１５１１を除去する時点、つまり第九の絶縁膜１４７２が露出するまでエッチングを行い、第三の溝部１２３０を形成する。
【０２８３】
つづいて、第二の導電膜として、例えば多結晶シリコン膜１５２１を２０〜２００ｎｍ堆積する（図２６９及び図２９２）。
【０２８４】
次に、第二の導電膜である多結晶シリコン膜１５２１をエッチバックし、第一の導電膜である多結晶シリコン膜１５１１の側壁部にサイドウオールを形成する（図２７０及び図２９３）。このとき、図１１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０２８５】
その後、第十二の絶縁膜として、例えばシリコン窒化膜１３４２を１０〜１００ｎｍ堆積し（図２７１及び図２９４）、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。第九の絶縁膜であるシリコン酸化膜１４７２の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２の埋め込みを行い（図２７２及び図２９５）、露出した第十二の絶縁膜であるシリコン窒化膜１３４２を除去した後、第二の導電膜として、例えば多結晶シリコン膜１５２２を２０〜２００ｎｍ堆積する。
【０２８６】
次いで、第二の導電膜である多結晶シリコン膜１５２２をエッチバックし、第一の導電膜である多結晶シリコン膜１５１２の側壁部にサイドウオールを形成する（図２７３及び図２９６）。このとき、図１１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０２８７】
その後、第十二の絶縁膜として、例えばシリコン窒化膜１３４３を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。その後、第九の絶縁膜であるシリコン酸化膜１４７３の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２３の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４３を除去する（図２７４及び図２９７）。
【０２８８】
さらに、同様に、第二の導電膜として、例えば多結晶シリコン膜１５２３を２０〜２００ｎｍ堆積し、つぎに第二の導電膜である多結晶シリコン膜１５２３をエッチバックし、第一の導電膜である多結晶シリコン膜１５１３の側壁部にサイドウオールを形成する。つぎに、第十二の絶縁膜として、例えばシリコン窒化膜１３４４を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２４を５０〜５００ｎｍ堆積する。その後、第九の絶縁膜であるシリコン酸化膜１４７４の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２４の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４４を除去する。
【０２８９】
次いで、第二の導電膜として、例えば多結晶シリコン膜１５２４を２０〜２００ｎｍ堆積し、つぎに第二の導電膜である多結晶シリコン膜１５２４をエッチバックし、第一の導電膜である多結晶シリコン膜１５１４の側壁部にサイドウオールを形成する。つぎに第十二の絶縁膜として、例えばシリコン窒化膜１３４５を１０〜１００ｎｍ堆積し、ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２５を５０〜５００ｎｍ堆積する。その後、第九の絶縁膜であるシリコン酸化膜１４７５の側壁程度まで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２５の埋め込みを行い、露出した第十二の絶縁膜であるシリコン窒化膜１３４５を除去する（図２７５及び図２９８）。
【０２９０】
つづいて、第十四の絶縁膜として、例えばシリコン窒化膜１３５０を５０〜５００ｎｍ堆積する。その後、第十四の絶縁膜であるシリコン窒化膜１３５０の表面を、例えばＣＭＰ法により平坦化し（図２７６及び図２９９）、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ７をマスクとして用いて（図２７７及び図３００）、例えば反応性イオンエッチングにより第十四の絶縁膜であるシリコン窒化膜１３５０もしくは第十一の絶縁膜であるシリコン窒化膜１３３０、第二の絶縁膜であるシリコン窒化膜１３１０をエッチングしてパターニングを行う。
【０２９１】
さらに、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし、第九の絶縁膜であるシリコン酸化膜１４７１を除去する時点、つまりｐ型シリコン基板１１００の表面が露出するまでエッチングを行い、第一の溝部１２１０を形成する（図２７８及び図３０１）。
【０２９２】
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図２７９及び図３０２）。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０２９３】
次いで、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図２８０及び図３０３）。
【０２９４】
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。この処理は製造例１と同様に行うことができる。
【０２９５】
次いで、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１、１７２５、１７２６、１７２７および１１１１〜１１１３を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型シリコン層１７２１、Ｐ型シリコン層１１１１、Ｎ型シリコン層１７２６、Ｐ型シリコン層１１１２、Ｎ型シリコン層１７２７、Ｐ型シリコン層１１１３、Ｎ型シリコン層１７２５を順次積層していく（図１３１１）。Ｎ型シリコン層１７２１、１７２５、１７２６、１７２７の濃度は砒素１×１０１８〜１×１０２１／ｃｍ３程度のドーズで形成し、Ｐ型であるシリコン層１１１１〜１１１３は硼素１×１０１５〜１×１０１７／ｃｍ３程度のドーズで形成する。また、Ｎ型シリコン層１７２１と１７２６は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、Ｎ型シリコン層１７２５と１７２７は第一の導電膜である多結晶シリコン膜１５１４と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。またＰ型シリコン層１１１２は第一の導電膜である多結晶シリコン膜１５１２とも第一の導電膜である多結晶シリコン膜１５１３とも重なりを有さないことが好ましい。
【０２９６】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる（図２８２及び３０５）。
【０２９７】
さらに、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
【０２９８】
その後、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する（図２８３及び図３０６）。
【０２９９】
これにより、電荷蓄積層としてＭＩＳキャパシタで構成される１トランジスタ１キャパシタ構造のＤＲＡＭの素子が島状半導体層に２対形成することができる。
【０３００】
また、この製造例では第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜となれば導入時期は制限されない。
【０３０１】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０３０２】
製造例７
電荷蓄積層として浮遊ゲートを用いた複数のメモリセルを有し、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造を得るための具体的な製造方法を、図３０７〜図３０８及び図３０９〜図３１０に示す。なお、図３０７〜図３０８及び図３０９〜図３１０は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３０３】
まず、第一の溝部１２１０の底部よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２を配置させるまでは製造例１（図７９〜図１０６及び図１０７〜図１３４）と同様に行う。ただし、第九の絶縁膜であるシリコン酸化膜１４７３を堆積する際に２０〜４０ｎｍ程度の厚さに制御するか、あるいは第一の導電膜である多結晶シリコン膜１５１２を堆積した後、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成する。このときメモリセルの浮遊ゲートである第一の導電膜である多結晶シリコン膜１５１２と１５１３の間隔を２０〜３０ｎｍとすることにより、後の工程で第一の溝部１２１０に形成する島状半導体層１７２１〜１７２５の内、メモリセルの間に形成されるＮ型半導体層１７２３を形成する必要がなくなる（図３０７及び図３０９）。
【０３０４】
また、別の製造例として、第一の溝部１２１０の底部よりＮ型半導体層１７２１を配置させるまでは製造例１と同様に行うが、第九の絶縁膜であるシリコン酸化膜１４７２〜１４７４を堆積する際に２０〜４０ｎｍ程度の厚さに制御するか、あるいは第一の導電膜である多結晶シリコン膜１５１１〜１５１３を堆積した後にそれぞれ、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成する。このときメモリセルの浮遊ゲートである第一の導電膜である多結晶シリコン膜１５１１と１５１２の間隔、１５１２と１５１３の間隔及び１５１３と１５１４の間隔を２０〜３０ｎｍとすることにより、後の工程で第一の溝部１２１０に形成する島状半導体層１７２１〜１７２５の内、選択ゲートおよびメモリセル間に形成される不純物拡散層１７２２、１７２３、１７２４を形成する必要がなくなる（図３０８及び図３１０）。
【０３０５】
製造例８
電荷蓄積層として浮遊ゲートを複数形成し、且つ、制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層にメモリ・トランジスタを２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続した構造を得るための具体的な製造方法を、図３１１及び図３１２に示す。なお、図３１１及び図３１２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３０６】
第九の絶縁膜であるシリコン酸化膜１４７３を堆積した後、第九の絶縁膜であるシリコン酸化膜１４７４、１４７５及び第一の導電膜である多結晶シリコン膜１５１３、１５１４を堆積せず、第十の絶縁膜であるシリコン窒化膜１３２０を堆積させ、また第一の導電膜である多結晶シリコン１５１１及び１５２２の側壁にそれぞれ層間絶縁膜１６１２、１６１３を介して第二の導電膜である多結晶シリコン１５２１及び１５２２を配置する以外は、製造例１と同様に行うことにより、島状半導体層にメモリ・トランジスタを２個配置する、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図３１１及び図３１２）。
【０３０７】
製造例９
酸化膜が挿入された半導体基板、例えばＳＯＩ基板の半導体部上に電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造を得るための具体的な製造方法を、図３１３及び図３１４に示す。なお、図３１３及び図３１４は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３０８】
基板として、ＳＯＩ基板を用いる以外は、製造例１と実質的に同様である。
【０３０９】
この製造例によっても製造例１と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層１７１０の接合容量が抑制もしくは除外される。また、基板としてＳＯＩ基板を用いることは本発明における全ての実施例において適応できる。
【０３１０】
製造例１０
電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造を得るための具体的な製造方法を、図３１５及び図３１６に示す。なお、図３１５及び図３１６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３１１】
この製造例では、第一の溝部１２１０の内壁に形成する第三の絶縁膜であるトンネル酸化膜を、図３１５及び図３１６に示すように、第一の導電膜である多結晶シリコン１５１２及び１５１３と接するように配置し、また、第十三の絶縁膜として、例えばシリコン酸化膜１４５１を第一の導電膜である多結晶シリコン１５１１と接するように配置し、第十三の絶縁膜として、例えばシリコン酸化膜１４５４を第一の導電膜である多結晶シリコン１５１４と接するように配置する以外は、製造例１と同様に行う。
これにより、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造が実現し、実施の形態１と同様の効果が得られる。
【０３１２】
製造例１１
第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造方法を、図３１７〜図３１９及び図３２０〜図３２２に示す。なお、図３１７〜図３１９及び図３２０〜図３２２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３１３】
まず、公知のフォトリソグラフィ技術によりパターンニングされたレジスト  Ｒ５をマスクとして用いて（図３１７及び図３２０）、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして、将来連続するゲート線となる第二の配線層と交差する方向に第二の溝部１２２０を形成する（図３１８〜図３１９及び図３２１〜図３２２）以外は製造例１と同じである。
【０３１４】
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３１５】
また、この実施例では第二の絶縁膜であるシリコン窒化膜１３１０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０３１６】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０３１７】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３１８】
製造例１２
第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造方法を、図３２３及び図３２４に示す。なお、図３２３及び図３２４は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３１９】
半導体基板１１００に第二の溝部１２２０を形成せず、製造例１からこれに関わる工程を省略したのと同様である（図３２３及び図３２４）。
【０３２０】
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３２１】
製造例１３
製造例５（図２０７〜図２２７及び図２３４〜図２５４）は製造例１に対して電荷蓄積層として積層絶縁膜を用い、電荷蓄積を積層絶縁膜へのトラップにより実現する場合の具体的な製造工程例を示したが、実施の形態５と同等の効果が得られる他の製造例について、図３２５〜図３３５及び図３３６〜図３４６に示す。なお、図３２５〜図３３５及び図３３６〜図３４６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１０のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３２２】
第十の絶縁膜であるシリコン窒化膜１３２０を堆積するまで（図３２５〜図３２８及び図３３６〜図３３９）は製造例５と同様である。
【０３２３】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ６をマスクとして用いて（図３２９及び図３４０）、例えば反応性イオンエッチングにより第九の絶縁膜であるシリコン酸化膜１４７５が露出する程度にエッチングを行う。この際、Ａ−Ａ’方向については第九の絶縁膜であるシリコン酸化膜１４７５が分離されないようにする（図３３０及び図３４１）。
【０３２４】
次に、パターニングされた第十の絶縁膜であるシリコン窒化膜１３２０の側壁に第十一の絶縁膜として、例えばシリコン窒化膜１３３０をサイドウオール状に形成して（図３３１及び図３４２）、第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０をマスクに、第九の絶縁膜であるシリコン酸化膜１４７２〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし（図３３２及び図３４３）、第一の導電膜１５１１を除去する時点、つまり第九の絶縁膜１４７１が露出するまでエッチングを行い、第三の溝部１２３０を形成する。
【０３２５】
つづいて、第五の絶縁膜として、例えばシリコン酸化膜１４２１を堆積し、第三の溝部１２３０に対して埋め込みを行い（図３３３及び図３４４）、公知のフォトリソグラフィ技術によりパターンニングされたレジスト  Ｒ７をマスクとして用いて、例えば反応性イオンエッチングにより第十一の絶縁膜であるシリコン窒化膜１３３０、第二の絶縁膜であるシリコン窒化膜１３２０をエッチングしてパターニングを行う。
【０３２６】
さらに、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５と第一の導電膜である多結晶シリコン膜１５１１〜１５１４を、例えば異方性エッチングにより順次エッチングし、第九の絶縁膜であるシリコン酸化膜１４７１を除去する時点、つまりｐ型シリコン基板１１００の表面が露出するまでエッチングを行い、第一の溝部１２１０を形成する（図３３４及び図３４５）。
【０３２７】
その後は製造例５（図２０７〜図２２７及び図２３４〜２５４）と同様に行う。これにより、積層絶縁膜で構成される電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図３３５及び図３４６）。
【０３２８】
この製造例では、第一の導電膜である多結晶シリコン膜１５１１〜１５１４の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０３２９】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３３０】
製造例１４
製造例６で形成した半導体記憶装置に対して、トランジスタ、キャパシタ、トランジスタ、キャパシタの順で配置した半導体記憶装置の具体的な製造工程例を図３４７及び図３４８に示す。なお、図３４７及び図３４８は、それぞれＤＲＡＭのメモリセルアレイを示す図１１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３３１】
この製造例では、不純物拡散層１７１０を形成せず、かつ不純物拡散層の分離工程を導入しない以外は製造例６（図２６１〜う２８３及び図２８４〜図３０６）に準じて、図３４７及び図３４８のような構造とする。
【０３３２】
これにより、第一の溝部１２１０に配置させる半導体層に形成する複数のキャパシタをトランジスタで分離することができる。また、不純物拡散層１７１０を配線層として用いないことにより、配線容量が小さくなる。
【０３３３】
製造例１５
電荷蓄積層である浮遊ゲートを含む積層膜により予め電荷蓄積層および選択ゲートが形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝にトンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造であり、且つ浮遊ゲートの表面積を大きくする半導体記憶装置の製造方法を、図３４９〜図３５０及び図３５１〜図３５２に示す。なお、図３４９〜図３５０及び図３５１〜図３５２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３３４】
この製造例では、第二の導電膜である多結晶シリコン膜１５２１をエッチバックし、第一の導電膜である多結晶シリコン膜１５１１の側壁部にサイドウオールを形成するまでは製造例１（図７９〜図１０６及び図１０７〜図１３４）と同様に行う。
【０３３５】
つづいて、第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５を、例えば等方性エッチングにより半導体基板１１００と水平方向にエッチングする（図３４９及び図３５１）。
【０３３６】
その後、第三の溝部１２３０の側壁に第十二の絶縁膜として、例えばシリコン窒化膜１３４２を２〜２０ｎｍ堆積し、以降は製造例１に準じて半導体記憶装置を形成する（図３５０及び図３５２）。
【０３３７】
これにより。層間容量膜１６１２あるいは１６１３を介して制御ゲートとなる第三の導電膜と接続する浮遊ゲートとなる第二の導電膜１５１２および１５１３の面積が増加し、浮遊ゲートと制御ゲート間の静電容量が増大する。
【０３３８】
製造例１６
トランジスタのゲートの垂直な方向の長さが異なる構造を得るための具体的な製造方法を、図３５３及び図３５５、図３５４及び図３５６に示す。なお、図３５３〜図３５４及び図３５５〜図３５６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３３９】
この製造例では、メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜１５１１〜１５１４の半導体基板１１００に対して垂直な方向の長さは、図３５３及び図３５５に示すように、多結晶シリコン膜１５１１、１５１４の選択ゲート長が異なっている。
【０３４０】
また、図３５４及び図３５６に示すように、第一の導電膜である多結晶シリコン膜１５１２、１５１３のメモリセルのゲート長が異なってもよい。
【０３４１】
さらに、第一の導電膜である多結晶シリコン膜１５１１〜１５１４の垂直な方向の長さが同じ長さでなくてもよい。
【０３４２】
製造例１７
トランジスタの活性化領域の垂直な方向の長さが異なる構造を得るための具体的な製造方法を、図３５７及び図３５８に示す。なお、図３５７及び図３５８は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３４３】
この製造例では、メモリセルのチャネル部もしくは選択トランジスタのチャネル部となる半導体層１１１１〜１１１４の半導体基板１１００に対して垂直な方向の長さは、図３５７及び図３５８に示すように、半導体層１１１１、１１１４の選択トランジスタのチャネル長が異なる。
なお、半導体層１１１２、１１１３のメモリセルのチャネル長が異なってもよい。
【０３４４】
製造例１８
第四の配線層１８４０と接続される半導体層１１１０の上端部に位置する不純物拡散層１７２５の高さを大きく配置する構造を得るための具体的な製造方法を、図３５９及び図３６０に示す。なお、図３５９及び図３６０は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３４５】
この製造例では、第四の配線層１８４０と接続される半導体層１７２５の高さが、図３５９及び図３６０に示すように、大きい。
【０３４６】
この際、第五の絶縁膜であるシリコン酸化膜１４２５の膜厚を厚く設定でき、第一の導電膜である多結晶シリコン膜１５１４と第四の配線層１８４０との絶縁性が向上する。あるいは不純物拡散層１７２５を露出させる際、露出面積を大きく設定できるため、不純物拡散層１７２５と第四の配線層１８４０との接続性能が向上する。
【０３４７】
製造例１９
島状半導体層の形状の変更について、具体的な製造方法を、図３６１〜図３６２及び図３６３〜図３６４に示す。なお、図３６１〜図３６２及び図３６３〜図３６４は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３４８】
反応性イオンエッチングにより第一の溝部１２１０を形成する際、第一の溝部１２１０の上端部と下端部の外形が異なった場合、図３６１及び図３６３に示すようになる。例えば、上面からの第一の溝部１２１０の形が円形を呈している場合、円錐形を呈する。
【０３４９】
また、第一の溝部１２１０の上端部と下端部の水平方向の位置がずれた場合、図３６２及び図３６４に示すようになる。例えば、上面からの第一の溝部１２１０の形が円形を呈している場合、斜め円柱を呈する。
なお、半導体基板１１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、第一の溝部１２１０の形状は特に限定されない。
【０３５０】
製造例２０
さらに、島状半導体層の形状の変更について、具体的な製造方法を、図３６５〜図３６８及び図３６９〜図３７２に示す。なお、図３６５〜図３６８及び図３６９〜図３７２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３５１】
反応性イオンエッチングにより第一の溝部１２１０を形成する際、第五の絶縁膜であるシリコン酸化膜１４２２〜１４２５及び第九の絶縁膜であるシリコン酸化膜１４７１における第一の溝部１２１０の外形が、第一の導電膜である多結晶シリコン膜１５１１〜１５１４における第一の溝部１２１０の外形より大きい場合、図３６５〜図３６６及び図３６９〜図３７０に示すようになる。
【０３５２】
また、第五の絶縁膜であるシリコン酸化膜１４２２〜１４２５及び第九の絶縁膜であるシリコン酸化膜１４７１における第一の溝部１２１０の外形が、第一の導電膜である多結晶シリコン膜１５１１〜１５１４における第一の溝部１２１０の外形より小さい場合、図３６７〜図３６８及び図３７１〜図３７２に示すようになる。
【０３５３】
なお、これら絶縁膜における第一の溝部１２１０の外形と第十一の絶縁膜であるシリコン窒化膜１３３０における第一の溝部１２１０の外形との大小関係は問わず、半導体基板１１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、第一の溝部１２１０の形状は特に限定されない。
【０３５４】
製造例２１
島状半導体層の底部の形状の変更について、具体的な製造方法を、図３７３〜図３７６及び図３７７〜図３８０に示す。なお、図３７３〜図３７６及び図３７７〜図３８０は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３５５】
格子縞状の第一の溝部１２１０の底部形状は、図３７３〜図３７４及び図３７７〜図３７８に示すように、直線状の傾斜構造を呈する。
【０３５６】
また、格子縞状の第一の溝部１２１０の底部形状は、図３７５〜図３７６及び図３７９〜図３８０に示すように、丸みを帯びた傾斜構造を呈する。
なお、第一の導電膜となる多結晶シリコン膜１５１１の下端部は、第一の溝部１２１０の底部の傾斜部に差しかかっても差しかからなくてもよい。
【０３５７】
製造例２２
下地段差部に堆積される多結晶シリコン膜の形状の変更について、具体的な製造方法を、図３８１及び図３８２に示す。なお、図３８１及び図３８２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３５８】
第九の絶縁膜であるシリコン酸化膜１４７１〜１４７５および第十の絶縁膜であるシリコン窒化膜１３２０および第十一の絶縁膜であるシリコン窒化膜１３３０および第一の導電膜である多結晶シリコン膜１５１１〜１５１４に被覆される第二の多結晶シリコン膜１５２１〜１５２４は、図３８１及び図３８２に示すように、第一の溝部１２１０の底部形状に沿って均一に堆積された構造を呈する。なお、製造例１のように、底部形状によっては部分的に不均一に堆積された構造を呈してもよい。
【０３５９】
製造例２３
半導体層１１１０の上端部に位置する不純物拡散層１７２５を加工することにより第四の配線層１８４０を形成する具体的な製造方法を、図３８３〜図３８４及び図３８５〜図３８６に示す。なお、図３８３〜図３８４及び図３８５〜図３８６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′およびＢ−Ｂ′断面図である。
【０３６０】
第四の配線層として半導体層１７２５を公知のフォトリソグラフィ技術によりパターンニングされたレジスト  Ｒ８をマスクとして用いて（図３８３及び図３８５）、反応性イオンエッチングにより加工して、第二の配線層もしくは第三の配線層の方向と交差するように第四の配線層を形成する（図３８４及び図３８６）。
【０３６１】
製造例２４
第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造方法を、図３８７〜図３９２と図３９３〜図３９８とにそれぞれ示す。なお、図３８７〜図３９２と図３９３〜図３９８は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図９と図８のＨ−Ｈ′線、Ｉ１−Ｉ１′線、Ｉ２−Ｉ２′線Ｉ３−Ｉ３′線Ｉ４−Ｉ４′線Ｉ５−Ｉ５′線断面図であり、これらは埋設された配線層に外部から電圧を印加するために、例えば半導体記憶装置上面に配置された端子と埋設されたとが電気的に結合する部位１９２１、１９３２、１９３３、１９３４、１９１０がそれぞれ確認できる位置での断面図を示している。
【０３６２】
配線層引き出し部における埋設される各々の第一及び第二、第三の配線層を階段状に配置し、各々の配線層の端部から所望の配線層以外の配線層と交わらないように第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を形成することで、第一及び第二、第三の配線層を半導体記憶装置上面へ引き出す（図３８７〜図３９２）。
【０３６３】
また、第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を形成せず、例えば導電膜を半導体記憶装置上面へ引き出してもよい。このような配置によっても、上記と同様の効果を得ることができる。
【０３６４】
さらに、配線層引き出し部での埋設される各々の第一及び第二、第三の配線層を図３８７〜図３９２のように配置し、第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を開口した後、第二十三の絶縁膜として、例えばシリコン酸化膜１４９９を１０〜１００ｎｍ堆積し、つづいて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成したコンタクトの内壁に第二十三の絶縁膜であるシリコン酸化膜１４９９のサイドウオールを形成する。この際、第二十三の絶縁膜はシリコン酸化膜に限らず、シリコン窒化膜等の絶縁膜であればよい。その後、メタルあるいは導電膜をコンタクト部に埋め込むことにより、第一の配線層及び第二、第三の各配線層を半導体記憶装置上面へ引き出してもよい（図３９３〜図３９８）。
【０３６５】
また、配線層を引き出すためのコンタクトは、図３９３〜図３９８に示すように、隣接するＡ−Ａ’方向に連続するメモリセルの配線層引き出し部に共通して形成してもよいし、図３８７〜図３９２に示すように、各々の配線層引き出し部に形成してもよい。
【０３６６】
第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことは、本発明における全ての実施例において適応できる。
【０３６７】
なお、上記の製造例においては、例えば、電荷蓄積層を複数形成した後、選択エピタキシャルシリコン成長により柱状に島状半導体層１１１０を形成しており；活性領域となる半導体基板もしくは半導体層を形成する前に、複層からなる積層膜により電荷蓄積層が形成される領域を規定し、電荷蓄積層をこの領域に形成しており；半導体基板面の垂線方向に電荷蓄積層および制御ゲートを有する複数のメモリセルを直列に接続し、このメモリセルは半導体基板と半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有するように形成しているが、各製造例で示した各工程、あるいは各半導体記憶装置の各構成を、任意に組み合わせることができる。
【０３６８】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有するため、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきの発生を防止することができる。
【０３６９】
また、大容量化が可能となる。例えば、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が２段であれば、従来の２倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。
【０３７０】
さらに、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びＳ値の増大が実現する。
【０３７１】
また、本発明の半導体記憶装置の製造方法によれば、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。
【０３７２】
さらに、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びＳ値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
【０３７３】
また、トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図４】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図５】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図６】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図７】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図８】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図９】電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図１０】電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造のＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図１１】電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造のＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図１２】電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造のＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図１３】本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１４】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１５】電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１６】電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１７】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１８】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１９】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２０】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２１】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２２】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２３】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２４】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２５】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２６】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２７】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２８】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２９】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３０】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３１】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３２】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３３】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３４】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３５】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３６】電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３７】本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図３８】電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図３９】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４０】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４１】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４２】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４３】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４４】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４５】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４６】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４７】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４８】電荷蓄積層として積層絶縁膜を有する別のＭＯＮＯＳ構造の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４９】本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５０】電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５１】電荷蓄積層としてＭＩＳキャパシタを有する別のＤＲＡＭ構造の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５２】電荷蓄積層としてＭＩＳキャパシタを有する別のＤＲＡＭ構造の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５３】電荷蓄積層としてＭＩＳキャパシタを有する別のＤＲＡＭ構造の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５４】電荷蓄積層としてＭＩＳキャパシタを有する別のＤＲＡＭ構造の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５５】本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造の半導体記憶装置の図１２におけるＡ−Ａ’断面図に対応する断面図である。
【図５６】電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造の半導体記憶装置の図１２におけるＢ−Ｂ’断面図に対応する断面図である。
【図５７】電荷蓄積層としてＭＩＳトランジスタを有する別のＳＲＡＭ構造の半導体記憶装置の図１２におけるＡ−Ａ’断面図に対応する断面図である。
【図５８】電荷蓄積層としてＭＩＳトランジスタを有する別のＳＲＡＭ構造の半導体記憶装置の図１２におけるＢ−Ｂ’断面図に対応する断面図である。
【図５９】本発明の半導体記憶装置の等価回路図である。
【図６０】本発明の半導体記憶装置の別の等価回路図である。
【図６１】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６２】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６３】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６４】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６５】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６６】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６７】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６８】本発明の半導体記憶装置のさらに別の等価回路図である。
【図６９】本発明の半導体記憶装置のさらに別の等価回路図である。
【図７０】本発明の半導体記憶装置のさらに別の等価回路図である。
【図７１】本発明の半導体記憶装置のさらに別の等価回路図である。
【図７２】本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７３】本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７４】本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７５】本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図７６】本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図７７】本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図７８】本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図７９】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８０】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８１】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８２】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８３】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８４】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８５】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８６】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８７】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８８】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図８９】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９０】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９１】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９２】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９３】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９４】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９５】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９６】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９７】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９８】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図９９】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１００】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０１】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０２】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０４】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０６】本発明の半導体記憶装置の製造例１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０７】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０８】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０９】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１０】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１１】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１２】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１３】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１４】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１５】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１６】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１７】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１８】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１９】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２０】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２１】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２２】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２３】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２４】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２５】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２６】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２７】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２８】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２９】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３０】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３１】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３２】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３３】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３４】本発明の半導体記憶装置の製造例１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３５】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３６】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３７】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３８】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３９】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４０】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４１】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４２】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４３】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４４】本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４５】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４６】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４８】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４９】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５０】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５１】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５２】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５３】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５４】本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５５】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５６】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５７】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５８】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５９】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６０】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６１】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６２】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６３】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６４】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６５】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６６】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６７】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６８】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６９】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７０】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７１】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７２】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７３】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７４】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７５】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７６】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７７】本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７８】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７９】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８０】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８１】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８２】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８３】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８４】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８５】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８６】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８７】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８８】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８９】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９０】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９１】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９２】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９３】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９４】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９５】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９６】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９７】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９８】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９９】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２００】本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０１】本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０２】本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０３】本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０４】本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０５】本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０６】本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０７】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１１】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１２】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１３】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１８】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１９】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２０】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２１】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２２】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２３】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２４】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２５】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２６】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２７】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２８】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２９】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３０】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３１】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３２】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３３】本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３４】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３５】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３６】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３７】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３８】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３９】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４０】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４１】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４２】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４３】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４４】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４５】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４６】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４７】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４８】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４９】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５０】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５１】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５２】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５３】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５４】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５５】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５６】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５７】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５８】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５９】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６２】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６３】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６４】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６５】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６６】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６７】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６８】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６９】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７０】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７１】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７２】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７３】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７４】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７５】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７６】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７７】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７８】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７９】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８０】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８１】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８２】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８３】本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８４】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８５】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８６】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８７】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８８】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８９】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９０】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９１】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９２】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９３】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９４】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９５】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９６】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９７】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９８】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９９】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３００】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０１】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０２】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０３】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０４】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０５】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０６】本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０７】本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０８】本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０９】本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１０】本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１１】本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１２】本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１３】本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１４】本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１５】本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１６】本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１７】本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１８】本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１９】本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２０】本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２１】本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２２】本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２３】本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２４】本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２５】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２６】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２７】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２８】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２９】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３０】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３１】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３２】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３３】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３４】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３５】本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３６】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３７】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３８】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３９】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４０】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４１】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４２】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４３】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４４】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４５】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４６】本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４７】本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４８】本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４９】本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５０】本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５１】本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５２】本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５３】本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５４】本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５５】本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５６】本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５７】本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５８】本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５９】本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６０】本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６１】本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６２】本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６３】本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６４】本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６５】本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６６】本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６７】本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６８】本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６９】本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７０】本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７１】本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７２】本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７３】本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７４】本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７５】本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７６】本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７７】本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７８】本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７９】本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８０】本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８１】本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８２】本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８３】本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８４】本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８５】本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８６】本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８７】本発明の半導体記憶装置の製造例２４を示す断面（図９のＨ−Ｈ’線）工程図である。
【図３８８】本発明の半導体記憶装置の製造例２４を示す断面（図９のＩ１−Ｉ１′線）工程図である。
【図３８９】本発明の半導体記憶装置の製造例２４を示す断面（図９のＩ２−Ｉ２′線）工程図である。
【図３９０】本発明の半導体記憶装置の製造例２４を示す断面（図９のＩ３−Ｉ３′線）工程図である。
【図３９１】本発明の半導体記憶装置の製造例２４を示す断面（図９のＩ４−Ｉ４′線）工程図である。
【図３９２】本発明の半導体記憶装置の製造例２４を示す断面（図９のＩ５−Ｉ５′線）工程図である。
【図３９３】本発明の半導体記憶装置の製造例２４を示す断面（図８のＨ−Ｈ’線）工程図である。
【図３９４】本発明の半導体記憶装置の製造例２４を示す断面（図８のＩ１−Ｉ１′線）工程図である。
【図３９５】本発明の半導体記憶装置の製造例２４を示す断面（図８のＩ２−Ｉ２′線）工程図である。
【図３９６】本発明の半導体記憶装置の製造例２４を示す断面（図８のＩ３−Ｉ３′線）工程図である。
【図３９７】本発明の半導体記憶装置の製造例２４を示す断面（図８のＩ４−Ｉ４′線）工程図である。
【図３９８】本発明の半導体記憶装置の製造例２４を示す断面（図８のＩ５−Ｉ５′線）工程図である。
【図３９９】従来のＥＥＰＲＯＭを示す平面図である。
【図４００】図３９９のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図４０１】従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図４０２】従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図４０３】従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図４０４】従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図４０５】従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図４０６】従来のＭＮＯＳ構造のメモリセルの断面図である
【図４０７】従来の別のＭＮＯＳ構造のメモリセルの断面図である
【図４０８】一つの柱状シリコン層に複数のメモリセルを形成した半導体記憶装置の断面図である。
【符号の説明】
１１００  シリコン基板（半導体基板）
１１１１〜１１１４  Ｐ型島状半導体層
１１１０、３１１０  島状半導体層
１２１０  第一の溝部
１２２０  第二の溝部
１２３０  第三の溝部
１３１０、１３４２  シリコン窒化膜（第二の絶縁膜）
１３２０  シリコン窒化膜（第十の絶縁膜）
１３３０  シリコン窒化膜（第十一の絶縁膜）
１３４２〜１３４５  シリコン窒化膜（第十二の絶縁膜）
１３５０  シリコン窒化膜（第十四の絶縁膜）
１３６０  シリコン窒化膜（第十六の絶縁膜）
１３７０  シリコン窒化膜（第十七の絶縁膜）
１３８１〜１３８５  シリコン窒化膜（第十八の絶縁膜）
１３９０  シリコン窒化膜（第十九の絶縁膜）  １４１０  シリコン酸化膜（第一の絶縁膜）
１４００  シリコン酸化膜（第二十一の絶縁膜）
１４２０〜１４２５  シリコン酸化膜（第五の絶縁膜）
１４２６  シリコン酸化膜（第二十二の絶縁膜）
１４４０、１４４１、１４４４  シリコン酸化膜（第三の絶縁膜、トンネル酸化膜）
１４５１  シリコン酸化膜（第十三の絶縁膜）
１４６０、１４７１〜１４７５  シリコン酸化膜（第九の絶縁膜）
１４９０  シリコン酸化膜（第十五の絶縁膜）
１４９１  シリコン酸化膜（第二十の絶縁膜）
１５００  選択ゲート
１５１０  浮遊ゲート
１５１１〜１５１４  多結晶シリコン膜（第一の導電膜）
１５２０  制御ゲート
１５２１〜１５２４  多結晶シリコン膜（第二の導電膜）
１５３０  多結晶シリコン膜（第三の電極）
１６１０、１６１２、１６１３  層間絶縁膜
１６２０  積層絶縁膜
１７１０  不純物拡散層（ソース拡散層）
１７２０  拡散層
１７２１〜１７２７  Ｎ型島状半導体層
１７２５  ドレイン拡散層
１８１０  第一の配線層
１８２１、１８２４  第二の配線層
１８３２  第三の配線層
１８４０  Ａｌ配線（ビット線、第四の配線層）
１９１０  第一のコンタクト部
１９２１、１９２４  第二のコンタクト部
１９３２、１９３３  第三のコンタクト部
３１２０  第二の配線層
３４３４  ゲート絶縁膜厚
３４２０、３４７１  シリコン酸化膜（第十一の絶縁膜）
３５１１  第一の導電膜
３５１２  第二の導電膜
３５１３  第三の導電膜
３５１４  制御ゲート（第三の電極）
３７１０、３７２１、３７２４  不純物拡散層（第一の配線層）、
３８４０  第二の配線層、第四の配線層
３８５０  第一の配線層、第五の配線層
Ｒ５、Ｒ６  レジスト
【図１】
0003566944.tif 000002
【図２】
0003566944.tif 000003
【図３】
0003566944.tif 000004
【図４】
0003566944.tif 000005
【図５】
0003566944.tif 000006
【図６】
0003566944.tif 000007
【図７】
0003566944.tif 000008
【図８】
0003566944.tif 000009
【図９】
0003566944.tif 000010
【図１０】
0003566944.tif 000011
【図１１】
0003566944.tif 000012
【図１２】
0003566944.tif 000013
【図１３】
0003566944.tif 000014
【図１４】
0003566944.tif 000015
【図１５】
0003566944.tif 000016
【図１６】
0003566944.tif 000017
【図１７】
0003566944.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0003566944.tif 000025
【図２５】
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【図２６】
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【図２７】
0003566944.tif 000028
【図２８】
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【図２９】
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【図３０】
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【図３１】
0003566944.tif 000032
【図３２】
0003566944.tif 000033
【図３３】
0003566944.tif 000034
【図３４】
0003566944.tif 000035
【図３５】
0003566944.tif 000036
【図３６】
0003566944.tif 000037
【図３７】
0003566944.tif 000038
【図３８】
0003566944.tif 000039
【図３９】
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【図４０】
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【図４１】
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【図４２】
0003566944.tif 000043
【図４３】
0003566944.tif 000044
【図４４】
0003566944.tif 000045
【図４５】
0003566944.tif 000046
【図４６】
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【図４７】
0003566944.tif 000048
【図４８】
0003566944.tif 000049
【図４９】
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【図５０】
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【図５１】
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【図５２】
0003566944.tif 000053
【図５３】
0003566944.tif 000054
【図５４】
0003566944.tif 000055
【図５５】
0003566944.tif 000056
【図５６】
0003566944.tif 000057
【図５７】
0003566944.tif 000058
【図５８】
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【図５９】
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【図６０】
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【図６１】
0003566944.tif 000062
【図６２】
0003566944.tif 000063
【図６３】
0003566944.tif 000064
【図６４】
0003566944.tif 000065
【図６５】
0003566944.tif 000066
【図６６】
0003566944.tif 000067
【図６７】
0003566944.tif 000068
【図６８】
0003566944.tif 000069
【図６９】
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【図７０】
0003566944.tif 000071
【図７１】
0003566944.tif 000072
【図７２】
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【図７３】
0003566944.tif 000074
【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
0003566944.tif 000080
【図８０】
0003566944.tif 000081
【図８１】
0003566944.tif 000082
【図８２】
0003566944.tif 000083
【図８３】
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【図８４】
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【図８５】
0003566944.tif 000086
【図８６】
0003566944.tif 000087
【図８７】
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【図８８】
0003566944.tif 000089
【図８９】
0003566944.tif 000090
【図９０】
0003566944.tif 000091
【図９１】
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【図９２】
0003566944.tif 000093
【図９３】
0003566944.tif 000094
【図９４】
0003566944.tif 000095
【図９５】
0003566944.tif 000096
【図９６】
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【図９７】
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【図９８】
0003566944.tif 000099
【図９９】
0003566944.tif 000100
【図１００】
0003566944.tif 000101
【図１０１】
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【図１０２】
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【図１０３】
0003566944.tif 000104
【図１０４】
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【図１０５】
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【図１０６】
0003566944.tif 000107
【図１０７】
0003566944.tif 000108
【図１０８】
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【図１０９】
0003566944.tif 000110
【図１１０】
0003566944.tif 000111
【図１１１】
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【図１１２】
0003566944.tif 000113
【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
0003566944.tif 000119
【図１１９】
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【図１２０】
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【図１２１】
0003566944.tif 000122
【図１２２】
0003566944.tif 000123
【図１２３】
0003566944.tif 000124
【図１２４】
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【図１２５】
0003566944.tif 000126
【図１２６】
0003566944.tif 000127
【図１２７】
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【図１２８】
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【図１２９】
0003566944.tif 000130
【図１３０】
0003566944.tif 000131
【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
0003566944.tif 000138
【図１３８】
0003566944.tif 000139
【図１３９】
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【図１４０】
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【図１４１】
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【図１４２】
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【図１４３】
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【図１４４】
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【図４０５】
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【図４０６】
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【図４０７】
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【図４０８】
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