(57)【特許請求の範囲】
【請求項１】
レジスト膜が形成された半導体基板表面上方に、第１方向を長手方向とする長方形形状の第１パターンと、前記第１パターンと前記第１方向に離間して配置され、前記第１方向を長手方向とする長方形形状の第２パターンと、前記第１および第２パターンのそれぞれと、前記第１方向と交わる第２方向において離間して配置され、前記第１方向を長手方向とする長方形形状の第３パターンとを有し、前記第１、第２および第３パターンそれぞれには前記第２方向に延在するとともに、前記パターンの中央部に配置されるほど隣接する互いの前記第１方向の間隔が狭く配置され、かつ、露光後、前記レジスト膜上に現像されない複数の補助パターンが形成されているマスクを配置する工程と、
前記マスクを用いて露光を行い、前記マスクに備えられた前記第１、第２および第３パターンに対応する第１、第２および第３レジストパターンを前記レジスト膜に形成する工程と、
前記第１、第２および第３レジストパターンを用いて、前記第１、第２および第３レジストパターンのそれぞれに対応する前記半導体基板表面に第１、第２および第３素子分離領域を形成する工程と、
前記第２方向に延在するとともに、前記第１素子分離領域上から前記第１および第３素子分離領域間を介して前記第３素子分離領域上へ、前記第２素子分離領域上から前記第２および第３素子分離領域間を介して前記第３素子分離領域上へと形成されるゲート電極を形成する工程とを有することを特徴とする半導体記憶素子の製造方法。
【請求項２】
前記第１、第２および第３パターンのサイズが、それぞれ略同一であることを特徴とする請求項１に記載の半導体記憶素子の製造方法。
【請求項３】
前記補助パターンが、第１、第２および第３パターンの中央部における光強度を低減させるパターンであることを特徴とする請求項１または２に記載の半導体記憶素子の製造方法。
【請求項４】
電気的書き込みが可能な読み出し用メモリであることを特徴とする請求項１〜３のいずれかに記載の半導体記憶素子の製造方法。
【請求項５】
前記ゲート電極の前記第１方向の幅が、０．２μｍ以下であることを特徴とする請求項１〜４のいずれかに記載の半導体記憶素子の製造方法。
【請求項６】
前記第１、第２および第３パターン中央部における前記第１、第２および第３パターンのそれぞれの前記第２方向の距離が、前記第１、第２および第３パターン両端部における前記第１、第２および第３パターンのそれぞれの前記第２方向の距離よりも長いことを特徴とする請求項１〜５のいずれかに記載の半導体記憶素子の製造方法。
【請求項７】
前記第１、第２および第３パターンのそれぞれに、前記第１、第２および第３パターンの各四隅を含む光学近接補正を行う補正パターンが設けられていることを特徴とする請求項１〜６のいずれかに記載の半導体記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＰＲＯＭ、Ｅ2ＰＲＯＭ等の半導体記憶素子の製造方法に関する。
【０００２】
【従来の技術】
半導体製造において特にメモリ（記憶素子）は、高密度化を図るため、そのメモリセルを格子状の繰り返しパターンで作製している。
例えば、ＥＰＲＯＭ（電気的書き込み可能な読み出し用メモリ）は、図１〜５に示されるようにして製造される。
【０００３】
まず、図１に示すように、所定のパターンをホトリソグラフィーにより転写する。図１中の１は抜きパターンを示し、２は残しパターンを示す。この場合のレジストはポジタイプのレジストを使用する。また、ホトリソグラフィーにより転写され、形成されるパターン１のそれぞれは、メモリセルの高密度化を図るため、ほぼ同一のサイズとなるよう形成されている。
【０００４】
エッチング、イオンインプランテーション、酸化を行い、図２に示される素子分離を行う。なお、図２は、図１において素子分離を行った後のＡ−Ｂ部の断面図である。
【０００５】
次に、ゲート酸化膜、フローティングゲートとなるポリシリコン、絶縁膜、コントロールゲートとなる電極を形成する。その後、図３に示すように、ゲート電極形成のためのマスク３１を介してホトリソグラフィーにより、所望のパターンを転写する。
エッチング、イオンインプランテーション等の処理を行うことにより、図４に示されるような、コントロールゲート、フローティングゲート、ソース、ドレインが形成された半導体メモリが作製される。
なお、図４は、図３におけるＣ−Ｄ部の断面図であり、４１はコントロールゲート、４２はフローティングゲート、４３はソース、４４はドレインを示す。
【０００６】
その後、膜付け、ホトリソグラフィー等を行い、図５に示すように、コンタクト５１、ワード線となるメタル配線５２を形成しセル選択可能とされる。
【０００７】
ここで、素子分離を適切に行うため、ホトリソグラフィーによるパターニングにおいて、図６に示すように、符号６３の寸法がコントロールゲートとなるため、コントロールゲート下部の寸法が同一となるようにパターン１の形状を制御することが必要となる。
従来において、これらの制御は所定パターンを転写する際に用いられるマスクに工夫を施すことで行われている。
図６中の符号６１に示すように、ソースライン抵抗に影響し、符号６２はコントロールゲート６５に用いられている。ここで、符号６１の幅が小さくなると、ソースライン抵抗が増大し、符号６２の幅が小さくなるとコントロールゲートが素子分離パターンから外れてショートしてしまう。
符号６４および符号６１のフォーカスに対する寸法変動の具体例をそれぞれ、図７および図８に示す。
【０００８】
符号６４でのフォーカスに対する寸法変動を示す図７では、例えば、寸法を０．３０±０．０２μｍとした場合の焦点深度は０．６０μｍ以上確保できることがわかる。
符号６１でのフォーカスに対する寸法変動を示す図８でも同様に、図７と同様の寸法規格±０．０２μｍ、中心寸法を０．３１μｍでの焦点深度は０．３０μｍである。符号６４に対して半分以下となることがわかる。
特に、図８において、符号６１に示される寸法変動が大きく、既述のソースライン抵抗、コントロールゲートとの余裕を確保し、かつ縮小するには困難があった。
【０００９】
一方、本発明者の実験で、図９に示される従来のマスクを使用してレジストパターンを形成するシミュレーションを行うと、図１０に示されるようなフォーカス露光分布が得られた。
フォーカス露光分布では、図中の曲線が中心付近で平らであればあるほど、また、それぞれの曲線の間隔が狭いほど、露光エネルギー、フォーカス変動に対応できることがわかる。
図１０のフォーカス露光分布から、寸法０．１８±０．０４μｍでの焦点深度は０．４０μｍ程度である。一般に焦点深度は０．１μｍ以上を必要とされており、プロセス変動で寸法が変動しやすいことがわかる。
また、レジストパターンの仕上がりイメージを想定することができる照度分布を観察すると、中央部近傍が高く、長手方向上下が低いことがわかった。
【００１０】
かかる照度分布およびフォーカス露光分布はＰＲＯＬＩＴＨ等のシミュレーション装置により、Ｎ．Ａ．＝０．６０、σ＝０．７５、ＫｒＦレジスト  ４２００Åとして測定することができる。
【００１１】
上記結果より、従来のマスクでレジストパターンを形成しようとすると、フォーカス変動に対する寸法変動を小さくすることが困難で、所望の特性が得られず、素子分離から外れてショートしてしまう、等の問題があった。
【００１２】
【発明が解決しようとする課題】
以上から、本発明は、フォーカス変動に対する寸法変動を小さくすることが可能な半導体記憶素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的は、以下に示す本発明により達成される。すなわち、本発明は、
＜１＞  レジスト膜が形成された半導体基板表面上方に、第１方向を長手方向とする長方形形状の第１パターンと、前記第１パターンと前記第１方向に離間して配置され、前記第１方向を長手方向とする長方形形状の第２パターンと、前記第１および第２パターンのそれぞれと、前記第１方向と交わる第２方向において離間して配置され、前記第１方向を長手方向とする長方形形状の第３パターンとを有し、前記第１、第２および第３パターンそれぞれには前記第２方向に延在するとともに、前記パターンの中央部に配置されるほど隣接する互いの前記第１方向の間隔が狭く配置され、かつ、露光後、前記レジスト膜上に現像されない複数の補助パターンが形成されているマスクを配置する工程と、
前記マスクを用いて露光を行い、前記マスクに備えられた前記第１、第２および第３パターンに対応する第１、第２および第３レジストパターンを前記レジスト膜に形成する工程と、
前記第１、第２および第３レジストパターンを用いて、前記第１、第２および第３レジストパターンのそれぞれに対応する前記半導体基板表面に第１、第２および第３素子分離領域を形成する工程と、
前記第２方向に延在するとともに、前記第１素子分離領域上から前記第１および第３素子分離領域間を介して前記第３素子分離領域上へ、前記第２素子分離領域上から前記第２および第３素子分離領域間を介して前記第３素子分離領域上へと形成されるゲート電極を形成する工程とを有することを特徴とする半導体記憶素子の製造方法である。
【００１４】
＜２＞  前記第１、第２および第３パターンのサイズが、それぞれ略同一であることを特徴とする＜１＞に記載の半導体記憶素子の製造方法である。
【００１５】
＜３＞  前記補助パターンが、第１、第２および第３パターンの中央部における光強度を低減させるパターンであることを特徴とする＜１＞または＜２＞に記載の半導体記憶素子の製造方法である。
【００１６】
＜４＞  電気的書き込みが可能な読み出し用メモリであることを特徴とする＜１＞〜＜３＞のいずれかに記載の半導体記憶素子の製造方法である。
【００１７】
＜５＞  前記ゲート電極の前記第１方向の幅が、０．２μｍ以下であることを特徴とする＜１＞〜＜４＞のいずれかに記載の半導体記憶素子の製造方法である。
＜６＞  前記第１、第２および第３パターン中央部における前記第１、第２および第３パターンのそれぞれの前記第２方向の距離が、前記第１、第２および第３パターン両端部における前記第１、第２および第３パターンのそれぞれの前記第２方向の距離よりも長いことを特徴とする＜１＞〜＜５＞のいずれかに記載の半導体記憶素子の製造方法である。
【００１８】
＜７＞  前記第１、第２および第３パターンのそれぞれに、前記第１、第２および第３パターンの各四隅を含む光学近接補正を行う補正パターンが設けられていることを特徴とする＜１＞〜＜６＞のいずれかに記載の半導体記憶素子の製造方法である。
【００１９】
【実施の形態】
以下、まず、第一および第二の参考実施形態について説明し、本発明に係る第一および第二の実施形態について詳細に説明する。
【００２０】
＜第一の参考実施形態＞
第一の参考実施形態に係る半導体記憶素子の製造方法は、レジスト膜が形成された半導体基板表面上方に、第１方向を長手方向とする長方形形状の第１パターンと、前記第１パターンと前記第１方向に離間して配置され、前記第１方向を長手方向とする長方形形状の第２パターンと、前記第１および第２パターンのそれぞれと、前記第１方向と交わる第２方向において離間して配置され、前記第１方向を長手方向とする長方形形状の第３パターンとを有し、かつ、前記第１、第２および第３パターン（以下、これらをまとめて「コンタクトパターン」ということがある）それぞれの中央部には前記第１方向に延在する補助パターンが形成されているマスクを配置する工程と、
前記マスクを用いて露光を行い、前記マスクに備えられた前記第１、第２および第３パターンに対応する第１、第２および第３レジストパターンを前記レジスト膜に形成する工程と、
前記第１、第２および第３レジストパターンを用いて、前記第１、第２および第３レジストパターンのそれぞれに対応する前記半導体基板表面に第１、第２および第３素子分離領域を形成する工程と、
前記第２方向に延在するとともに、前記第１素子分離領域上から前記第１および第３素子分離領域間を介して前記第３素子分離領域上へ、前記第２素子分離領域上から前記第２および第３素子分離領域間を介して前記第３素子分離領域上へと形成されるゲート電極を形成する工程と、を有し、図１１に示すように、コンタクトパターン１００の中央部に長方形の補助パターン１０１が設けられており、補助パターン１０１の長手方向とコンタクトパターン１００の長手方向とが平行になっている。
【００２１】
かかるコンタクトパターンを使用して、レジストパターンを形成すると、補助パターン１０１により、コンタクトパターン中央部の光強度が低下し、コンタクトパターン端部の光強度が高くなる。フォーカス変動しても端部の光強度が高い為、端部の光強度変動は小さくなる。従って、図９に示す従来のマスクを使用する場合に比べ、フォーカス変動に対する寸法変動を小さくすることが可能となる。
ここで、「補助パターン」とは、コンタクトパターン中央部の光強度を低減させるパターンであって、露光後のレジストパターン上には現れないパターンをいう。
特に、端部の光強度を小さくする観点から、前記補助パターンは、第１、第２および第３パターンのそれぞれの中央部における光強度を低減させるパターンであることが好ましい。
【００２２】
前記第１、第２および第３パターンのサイズは、それぞれ略同一であることが好ましい。具体的には、第一の方向に約０．８μｍ、第２の方向に約０．２μｍであることが好ましい（以下の実施形態でも同様）。
マスクを配置する工程におけるコンタクトパターンは、例えば、当該コンタクトパターンを上側から平面的に見た場合に、第１パターンの下方に第２パターンを配置し、第２パターンの横方向に第３パターンを配置する構成とすることができる。
【００２３】
図１２に、図１１に示すコンタクトパターンを使用してレジストパターンを形成するシミュレーションを行った場合のフォーカス露光分布を示す。なお、シミュレーションの条件は図１０の場合と同様である（以下の実施形態でも同様）。
図１２より、図１０に対してフォーカスに対する寸法変動が小さい、また、露光エネルギーに対しても寸法変動が小さい（同じ寸法幅内の露光エネルギー水準が図１２の場合のほうが多い）であることがわかる。また、照度分布では、コンタクトパターン中央部で光強度が最大でないこと、端部の光強度が高くなっていることがわかった。
以上より、既述の従来のマスクより光強度は均一化され、フォーカス変動に対する寸法変動を小さくなっていることが確認できる。
【００２４】
補助パターン１０１は、長方形でコンタクトパターン１００の中央部に設けられており、Ｃｒ等で構成され、ホトリソグラフィー処理後にレジストパターンとなる部位である。
【００２５】
長手方向の長さＸａは、コンタクトパターン１００の内側長手方向の長さＸの１／２〜１／５（より好ましくは、１／４〜１／５）であることが好ましい。
かかる範囲とすることで、ホトリソグラフィー処理後に補助パターン１０１が無くなることが可能となる。
【００２６】
また、補助パターン１０１の図面上、横方向の長さＹａは、コンタクトパターン１００の内側横方向の長さＹの１／３〜１／１０（より好ましくは、１／５〜１／７）であることが好ましい。
かかる範囲とすることで、ホトリソグラフィー処理後に補助パターン１０１が無くなることが可能となる。
【００２７】
最終的に形成されるゲート電極の第１方向の幅は、０．２μｍ以下であることが好ましく、０．１６μｍ程度とすることがより好ましい（以下に説明する第二の参考実施形態および第一および第二の実施形態においても同様）。
また、前記第１、第２および第３パターン中央部における前記第２方向の距離が、前記第１、第２および第３パターン両端部における前記第２方向の距離よりも長いことが好ましい。長くすることで、各パターン中央部に設けられた補助パターンにより劣化したパターン中央付近のパターン形状を補正することができ、各パターンの形状をより正方形形状にすることが可能となる。
【００２８】
以上のようにして、図１１のコンタクトパターンを格子状に必要メモリサイズを図１の場合と同様に配置して使用され、レジスト塗布、露光、現像処理等が行われる。
これにより、レジスト膜が形成された半導体基板上の素子分離形成予定領域に、素子分離領域を形成するレジストパターンが形成される。
その後、エッチング、イオンインプランテーション等の処理を行うことにより、図４に示されるような、コントロールゲート、フローティングゲート、ソース、ドレインが形成された半導体メモリが作製される。
その後、膜付け、ホトリソグラフィー等を行い、図５に示すように、コンタクト５１、ワード線となるメタル配線５２を形成しセル選択可能とされる（以下に説明する第二の参考実施形態並びに第一および第二の実施形態においても同様）。
【００２９】
このように、本参考実施形態における半導体記憶素子の製造方法によれば、従来の方法では制御の難しかったパターン１が延在する第１方向における寸法変動を小さく抑えることが可能となるため、既述のソースライン抵抗、コントロールゲートとの余裕を確保しつつ、メモリセルの縮小を図ることが可能となる。
【００３０】
＜第二の参考実施形態＞
当該第二の参考実施形態は、図１３に示すように、図面上、コンタクトパターン１００の両脇に凹部を設けたもので、その他の構成などは第一の参考実施形態と同様である。
【００３１】
第一の参考実施形態では、照度分布により確認されるような中央部に細りが発生してしまうことがある。そこで、かかる凹部を設けることで、長方形コンタクトパターン中央部の光強度を増強することにより、上記細りの発生をなくし、光強度分布をさらに均一化することができる。
【００３２】
凹部の縦方向の長さＬは、コンタクトパターン１００の内側縦方向の長さＸの１／５〜１／３（より好ましくは、１／４）であることが好ましい。
かかる範囲とすることで、凹部への光強度の補正が可能となる。
凹部の横方向の長さＭは、コンタクトパターン１００の内側横方向の長さＹの１／１０〜１／４（より好ましくは、１／６〜１／４）であることが好ましい。
かかる範囲とすることで、凹部への光強度の補正が可能となる。
【００３３】
図１４に、図１３に示すコンタクトパターンを使用してレジストパターンを形成するシミュレーションを行った場合のフォーカス露光分布を示す。
図１２の場合と同等で、中央部に補助パターンを設けてもフォーカス露光分布は同一であることがわかる。また、照度分布では長方形コンタクトパターン中央部の細りが発生せず、直線状であることがわかった。
以上より、既述の従来のマスクより光強度は均一化され、さらに上記細りの発生がなくなり、フォーカス変動に対する寸法変動を小さくなっていることが確認できる。
【００３４】
＜第一の実施形態＞
本発明の第一の実施の形態に係る半導体記憶素子の製造方法は、レジスト膜が形成された半導体基板表面上方に、第１方向を長手方向とする長方形形状の第１パターンと、前記第１パターンと前記第１方向に離間して配置され、前記第１方向を長手方向とする長方形形状の第２パターンと、前記第１および第２パターンのそれぞれと、前記第１方向と交わる第２方向において離間して配置され、前記第１方向を長手方向とする長方形形状の第３パターンとを有し、前記第１、第２および第３パターンそれぞれには前記第２方向に延在するとともに、前記パターンの中央部に配置されるほど隣接する互いの前記第１方向の間隔が狭く配置された複数の補助パターンが形成されているマスクを配置する工程と、
前記マスクを用いて露光を行い、前記マスクに備えられた前記第１、第２および第３パターンに対応する第１、第２および第３レジストパターンを前記レジスト膜に形成する工程と、
前記第１、第２および第３レジストパターンを用いて、前記第１、第２および第３レジストパターンのそれぞれに対応する前記半導体基板表面に第１、第２および第３素子分離領域を形成する工程と、
前記第２方向に延在するとともに、前記第１素子分離領域上から前記第１および第３素子分離領域間を介して前記第３素子分離領域上へ、前記第２素子分離領域上から前記第２および第３素子分離領域間を介して前記第３素子分離領域上へと形成されるゲート電極を形成する工程と、を有し、図１８に示すように、コンタクトパターン１００の内部に、その長手方向と垂直方向に伸びる複数の補助パターン２０１が設けられている。
【００３５】
かかる補助パターンにより、光強度の精細を調整することが可能であり、フォーカス変動に対する寸法変動を小さくすることができる。
ここで、補助パターンとは、同義でコンタクトパターン中央部の光強度を低減させるパターンであって、露光後のレジストパターン上には現れないパターンをいう。
【００３６】
ここで、補助パターン２０１は、中央になるほど配置する間隔を狭くすることが好ましい。このように、マスク描画の最小ラインで配置することで、露光エネルギーに依存性がなくなるため、光強度分布のさらなる均一化が可能となる。
【００３７】
図１５において、スリット（補助パターン２０１）の幅（図面上縦方向の長さ）は、０．０２μｍとしてあるが、本実施形態ではこれに限定されず、マスク描画最小寸法とすることが好ましい。
かかる範囲とすることで、補助パターンの残査を発生させず、長方形コンタクトパターンの光強度補正をすることができる。
【００３８】
また、図１５においては、中央部に０．０２μｍの間隔をあけて補助パターン２０１が２本設けられ、その外側に０．０４μｍの間隔をあけて補助パターン２０１がそれぞれ２本設けられ、さらにそれらの外側に０．０８μｍの間隔をあけて補助パターン２０１がそれぞれ２本設けられ、最後にそれらの外側に０．１０μｍの間隔をあけて補助パターン２０１がそれぞれ２本設けられている。
かかる構成とすることで、既述の効果が十分に発揮されるが、本実施形態では上記のような間隔に限定されるものではない。
【００３９】
図１６に、図１５に示すコンタクトパターンを使用してレジストパターンを形成してシミュレーションを行った場合のフォーカス露光分布を示す。
また、図１６より、フォーカスに対する寸法変動、露光量に対する寸法変動が図１０より均一化されていることがわかる。また、照度分布では、長方形コンタクトパターン内が従来より低く、端部が高く、前述の実施の形態と同等であることがわかった。
以上より、既述の従来のマスクより光強度は均一化され、フォーカス変動に対する寸法変動を小さくなっていることが確認できる。
【００４０】
＜第二の実施形態＞
当該第二の実施形態は、図１７に示すように、第一の実施形態に図面上、コンタクトパターン１００の両脇に凹部を設けた以外は同様で、前記凹部としては第二の実施形態と同様である。
かかる構成とすることで、第一の実施形態と同様に光強度分布の均一化という効果を発揮しながら、第二の参考実施形態と同様に、細りの発生をより効率よく抑制することが可能となる。
【００４１】
以上、本発明を第一および第二の参考実施形態、並びに、本発明に係る第一および第二の実施形態により説明したが、本発明のレジストパターン形成方法は、主に読み出し専用メモリのレジストパターン形成方法に適用される。
ここで、読み出し専用メモリとは、半導体業界で一般的に意味される読み出し専用メモリをいい、具体的には、ＥＰＲＯＭ、Ｅ2ＰＲＯＭ、フラッシュメモリ等をいう。
【００４２】
また、本発明に係る第一および第二の実施形態では、図１５および図１７に示すような、素子分離領域を形成するためのレジストパターン形成マスク（コンタクトパターン）を用いた半導体記憶素子の製造方法について説明を行ったが、本発明は、図１５および図１７に示されるような形状のコンタクトパターンへの使用に限られるものではない。本発明における半導体記憶素子の製造方法においては、図１５および図１７に示されるようなコンタクトパターンにおいて、コンタクトパターンの四隅のそれぞれに、光学近接補正（ＯＰＣ：Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）を行う補正パターンが設けられたコンタクトパターン等に対しても使用することが可能であり、同等の効果を得ることが可能である。
具体例として、図１１に示すコンタクトパターンの四隅に補正パターン３０１を設けた構成を図１８に示す。
【００４３】
【発明の効果】
以上、本発明によれば、フォーカス変動に対する寸法変動を小さくすることが可能な半導体記憶素子の製造方法を提供することができる。
【図面の簡単な説明】
【図１】ホトリソグラフィーで転写する前のパターンを示す図である。
【図２】図１のＡ−Ｂ断面図である。
【図３】ホトリソグラフィーにより転写する際にマスクが設けられた状態を示す図である。
【図４】図３のＣ−Ｄ断面図である。
【図５】コンタクト、メタル配線が設けられた状態を示す図である。
【図６】パターニングを説明するための図である。
【図７】符号６４におけるフォーカスに対する寸法変動を示す図である。
【図８】符号６１におけるフォーカスに対する寸法変動を示す図である。
【図９】従来から使用されているマスクの例を示す図である。
【図１０】従来から使用されているマスクによるフォーカス露光分布を示す図である。
【図１１】第一の参考実施形態におけるコンタクトパターンを示す図である。
【図１２】第一の参考実施形態によるフォーカス露光分布を示す図である。
【図１３】第二の参考実施形態におけるコンタクトパターンを示す図である。
【図１４】第二の参考実施形態によるフォーカス露光分布を示す図である。
【図１５】本発明の第一の実施形態におけるコンタクトパターンを示す図である。
【図１６】本発明の第一の実施形態によるフォーカス露光分布を示す図である。
【図１７】本発明の第二の実施形態におけるコンタクトパターンを示す図である。
【図１８】補正パターンを設けた場合のコンタクトパターンを示す図である。
【符号の説明】
１…抜きパターン
２…残しパターン
【図１】
0003559553.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003559553.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0003559553.tif 000013
【図１３】
0003559553.tif 000014
【図１４】
0003559553.tif 000015
【図１５】
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【図１６】
0003559553.tif 000017
【図１７】
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【図１８】
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