(57)【特許請求の範囲】
【請求項１】
複数のビット線と、複数のメモリセルを具備した強誘電体型不揮発性半導体メモリであって、
各メモリセルは、第１の電極と、少なくとも該第１の電極上に形成された強誘電体層と、該強誘電体層上に形成された第２の電極とから成り、
複数のメモリセルは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属し、
一対のビット線に接続された一対のメモリセルのそれぞれに１ビットのデータが記憶され、
一対のビット線は、差動センスアンプに接続され、
一対のメモリセルにおいて、一方のメモリセルに記憶されたデータを読み出す場合、他方のメモリセルが接続されたビット線に参照電位が与えられ、他方のメモリセルに記憶されたデータを読み出す場合、一方のメモリセルが接続されたビット線に参照電位が与えられ、且つ、同じ熱履歴グループに属するメモリセルに接続されたビット線には同じ電位の参照電位が与えられ、異なる熱履歴グループに属するメモリセルに接続されたビット線には異なる電位の参照電位が与えられることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
メモリセルが絶縁層を介して積層された構造を有し、
或る絶縁層上に形成されたメモリセルは、他の絶縁層上に形成されたメモリセルと異なる熱履歴グループに属し、
同一の絶縁層上に形成されたメモリセルは、同じ熱履歴グループに属することを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項３】
熱履歴グループの数だけリファレンスキャパシタを更に備え、
各リファレンスキャパシタの出力電位は異なることを特徴とする請求項１又は請求項２に記載の強誘電体型不揮発性半導体メモリ。
【請求項４】
（Ａ−１）第１のビット線と、
（Ｂ−１）第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブメモリユニットと、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項５】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項６】
Ｎ本の第１のビット線、及び、Ｎ本の第２のビット線を備え、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第ｎ番目の第１のビット線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第ｎ番目の第２のビット線に接続されており、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第ｎ番目の第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第ｎ番目の第１のビット線に第ｎ番目の電位を有する参照電位が与えられることを特徴とする請求項５に強誘電体型不揮発性半導体メモリ。
【請求項７】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線と、
（Ｅ−１）第１の書込用トランジスタと、
（Ｆ−１）第１の検出用トランジスタと、
（Ｇ−１）第１の読出用トランジスタ、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線と、
（Ｅ−２）第２の書込用トランジスタと、
（Ｆ−２）第２の検出用トランジスタと、
（Ｇ−２）第２の読出用トランジスタ、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタ及び第１の書込用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタ及び第２の書込用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１の検出用トランジスタの一端は所定の電位を有する第１の配線に接続され、他端は第１の読出用トランジスタを介して第１のビット線に接続され、
第２の検出用トランジスタの一端は所定の電位を有する第２の配線に接続され、他端は第２の読出用トランジスタを介して第２のビット線に接続され、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の第１の選択用トランジスタ及び第１の読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、第１の検出用トランジスタの動作が制御され、且つ、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の第２の選択用トランジスタ及び第２の読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、第２の検出用トランジスタの動作が制御され、且つ、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項８】
Ｎ個のリファレンスキャパシタを更に備え、
第ｎ番目のリファレンスキャパシタによって第ｎ番目の電位を有する参照電位が与えられることを特徴とする請求項４乃至請求項７のいずれか１項に記載の強誘電体型不揮発性半導体メモリ。
【請求項９】
第ｎ番目のリファレンスキャパシタは、第ｎ層目の第１のサブメモリユニットを構成する各メモリセル及び第ｎ層目の第２のサブメモリユニットを構成する各メモリセルと、同じ製造時の熱履歴を有することを特徴とする請求項８に記載の強誘電体型不揮発性半導体メモリ。
【請求項１０】
第ｎ層目の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットと、第ｎ番目のリファレンスキャパシタとは、同じ絶縁層上に形成されていることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１１】
第１の電極と、少なくとも該第１の電極上に形成された強誘電体層と、該強誘電体層上に形成された第２の電極とから成るメモリセルを、複数、有する強誘電体型不揮発性半導体メモリであって、
複数のメモリセルは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属し、
一対のメモリセルに相補的な１ビットのデータが記憶され、
該一対のメモリセルは同じ熱履歴グループに属することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１２】
メモリセルが絶縁層を介して積層された構造を有し、
或る絶縁層上に形成されたメモリセルは、他の絶縁層上に形成されたメモリセルと異なる熱履歴グループに属し、
同一の絶縁層上に形成されたメモリセルは、同じ熱履歴グループに属することを特徴とする請求項１１に記載の強誘電体型不揮発性半導体メモリ。
【請求項１３】
（Ａ−１）第１のビット線と、
（Ｂ−１）第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブメモリユニットと、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって相補的なデータを記憶することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１４】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって相補的なデータを記憶することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１５】
Ｎ本の第１のビット線、及び、Ｎ本の第２のビット線を備え、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第ｎ番目の第１のビット線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第ｎ番目の第２のビット線に接続されていることを特徴とする請求項１４に強誘電体型不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するメモリセル（キャパシタ部）の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図２６に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐｒの状態（図２６の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐｒの状態（図２６の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２６の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセルの蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２６の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図２７に回路図を示すように、例えば、選択用トランジスタＴＲ１１，ＴＲ１２、メモリセル（キャパシタ部）ＦＣ１１，ＦＣ１２から構成されている。尚、図２７において、１つの不揮発性メモリを点線で囲った。
【０００６】
尚、２桁あるいは３桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であり、例えば「１１１」は、本来、添字「１，１，１」と表示すべき添字であるが、表示の簡素化のため、２桁あるいは３桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやサブメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやサブメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図２７において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ１は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ１，ＢＬ２は、差動センスアンプＳＡに接続されている。更には、プレート線ＰＬ１は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ１を選択し、更には、プレート線ＰＬ１を駆動すると、相補的なデータが、対となったメモリセルＦＣ１１，ＦＣ１２から選択用トランジスタＴＲ１１，ＴＲ１２を介して対となったビット線ＢＬ１，ＢＬ２に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を、差動センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ１、及び、対となったビット線ＢＬ１，ＢＬ２によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ２である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ２である。然るに、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセルが必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ２よりも大幅に増加してしまう。
【００１０】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１１】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図２８に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ１の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ１Ｍ（例えば、Ｍ＝４）から構成され、かかるメモリセルと対となったメモリセルも、１つの選択用トランジスタＴＲ２の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ２Ｍから構成されている。選択用トランジスタＴＲ１，ＴＲ２の他端は、それぞれ、ビット線ＢＬ１，ＢＬ２に接続されている。対となったビット線ＢＬ１，ＢＬ２は、差動センスアンプＳＡに接続されている。また、メモリセルＭＣ１ｍ，ＭＣ２ｍ（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬｍに接続されており、プレート線ＰＬｍはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１２】
そして、対となったメモリセルＭＣ１ｍ，ＭＣ２ｍ（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ１ｍ，ＭＣ２ｍ（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬｊ（ｍ≠ｊ）には（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｍを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ１ｍ，ＭＣ２ｍから選択用トランジスタＴＲ１，ＴＲ２を介して対となったビット線ＢＬ１，ＢＬ２に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を、差動センスアンプＳＡで検出する。
【００１３】
不揮発性メモリにおける一対の選択用トランジスタＴＲ１及びＴＲ２は、ワード線ＷＬ、及び、対となったビット線ＢＬ１，ＢＬ２によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、不揮発性メモリにおける一対の選択用トランジスタＴＲ１及びＴＲ２の最小面積は、８Ｆ２である。しかしながら、一対の選択用トランジスタＴＲ１，ＴＲ２を、Ｍ組の対となったメモリセルＭＣ１ｍ，ＭＣ２ｍ（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ１，ＴＲ２の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ２に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１４】
ところで、不揮発性メモリを大容量化しようとした場合、メモリセルの微細化が必須であり、必然的に強誘電体層の面積も縮小化せざるを得ない。ところが、強誘電体層の面積を縮小化すれば、当然のことながら、蓄積電荷の値が小さくなる。
【００１５】
【発明が解決しようとする課題】
このような蓄積電荷の値が小さくなるといった問題を解決するための方策として、図２７あるいは図２８に示した不揮発性メモリにおいて、メモリセルＦＣ１１，ＦＣ１２あるいはメモリセルＭＣ１Ｍ，メモリセルＭＣ２Ｍを絶縁層を介して積層することが考えられる。
【００１６】
ところが、このようにメモリセルを絶縁層を介して積層した場合、メモリセルＦＣ１１やメモリセルＭＣ１Ｍを構成する強誘電体層の受ける熱履歴が、メモリセルＦＣ１２やメモリセルＭＣ２Ｍを構成する強誘電体層の受ける熱履歴と異なってしまう。即ち、強誘電体層を形成するためには、強誘電体薄膜を形成した後、強誘電体薄膜の結晶化のための結晶化熱処理を行う必要がある。それ故、下層に位置するメモリセルを構成する強誘電体層の方が、上層に位置するメモリセルを構成する強誘電体層よりも結晶化が進行し、下層に位置するメモリセルと上層に位置するメモリセルとでは、分極特性に差異が生じてしまう。従って、下層に位置するメモリセルと上層に位置するメモリセルとでは、同じデータを記憶していても、ビット線に表れるビット線電位に差異が生じる。このような現象が発生したのでは、動作マージンが少なくなってしまうし、最悪の場合、データの誤読出しが発生し、不揮発性メモリの信頼性が低下してしまう。
【００１７】
従って、本発明の目的は、製造時の熱履歴が異なるメモリセル群が混在していても、ビット線に表れるビット線電位に差異が生じ難い構成を有する強誘電体型不揮発性半導体メモリを提供することにある。
【００１８】
【課題を解決するための手段】
以下に説明する本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、１つのメモリセルに１ビットのデータを記憶する。一方、本発明の第５の態様〜第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、一対のメモリセルに１ビットのデータ（相補的なデータ）を記憶する。
【００１９】
即ち、上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
複数のビット線と、複数のメモリセルを具備しており、
各メモリセルは、第１の電極と、少なくとも該第１の電極上に形成された強誘電体層と、該強誘電体層上に形成された第２の電極とから成り、
複数のメモリセルは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属し、
一対のビット線に接続された一対のメモリセルのそれぞれに１ビットのデータが記憶され、
一対のビット線は、差動センスアンプに接続され、
一対のメモリセルにおいて、一方のメモリセルに記憶されたデータを読み出す場合、他方のメモリセルが接続されたビット線に参照電位が与えられ、他方のメモリセルに記憶されたデータを読み出す場合、一方のメモリセルが接続されたビット線に参照電位が与えられ、且つ、同じ熱履歴グループに属するメモリセルに接続されたビット線には同じ電位の参照電位が与えられ、異なる熱履歴グループに属するメモリセルに接続されたビット線には異なる電位の参照電位が与えられることを特徴とする。
【００２０】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、
メモリセルが絶縁層を介して積層された構造を有し、
或る絶縁層上に形成されたメモリセルは、他の絶縁層上に形成されたメモリセルと異なる熱履歴グループに属し、
同一の絶縁層上に形成されたメモリセルは、同じ熱履歴グループに属する構成とすることができる。
【００２１】
また、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、熱履歴グループの数だけリファレンスキャパシタを更に備え、各リファレンスキャパシタの出力電位は異なる構成とすることができる。
【００２２】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブメモリユニットと、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする。
【００２３】
上記の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする。
【００２４】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにあっては、
Ｎ本の第１のビット線、及び、Ｎ本の第２のビット線を備え、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第ｎ番目の第１のビット線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第ｎ番目の第２のビット線に接続されており、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第ｎ番目の第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成するメモリセルに記憶されたデータを読み出す場合、第ｎ番目の第１のビット線に第ｎ番目の電位を有する参照電位が与えられる構成とすることもできる。
【００２５】
上記の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、所謂ゲインセル型の強誘電体型不揮発性半導体メモリであり、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線と、
（Ｅ−１）第１の書込用トランジスタと、
（Ｆ−１）第１の検出用トランジスタと、
（Ｇ−１）第１の読出用トランジスタ、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線と、
（Ｅ−２）第２の書込用トランジスタと、
（Ｆ−２）第２の検出用トランジスタと、
（Ｇ−２）第２の読出用トランジスタ、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタ及び第１の書込用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタ及び第２の書込用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって、それぞれに１ビットのデータを記憶し、
第１の検出用トランジスタの一端は所定の電位を有する第１の配線に接続され、他端は第１の読出用トランジスタを介して第１のビット線に接続され、
第２の検出用トランジスタの一端は所定の電位を有する第２の配線に接続され、他端は第２の読出用トランジスタを介して第２のビット線に接続され、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の第１の選択用トランジスタ及び第１の読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、第１の検出用トランジスタの動作が制御され、且つ、第２のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の第２の選択用トランジスタ及び第２の読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、第２の検出用トランジスタの動作が制御され、且つ、第１のビット線に第ｎ番目の電位を有する参照電位が与えられ、
第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とする。
【００２６】
本発明の第４の態様に係る強誘電体型不揮発性半導体メモリの具体的な構成として、各種のトランジスタをＦＥＴから構成する場合、書込用トランジスタの一方のソース／ドレイン領域はビット線に接続され、他方のソース／ドレイン領域は、Ｎ個の選択用トランジスタのそれぞれの一方のソース／ドレイン領域に接続され、第ｎ番目の選択用トランジスタの他方のソース／ドレイン領域は、第ｎ層目のメモリユニットを構成する共通の第１の電極に接続され、検出用トランジスタの一方のソース／ドレイン領域は、所定の電位を有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタの一方のソース／ドレイン領域に接続され、読出用トランジスタの他方のソース／ドレイン領域はビット線に接続され、更に、選択用トランジスタの一方のソース／ドレイン領域、あるいは、書込用トランジスタの他方のソース／ドレイン領域は、検出用トランジスタのゲート電極に接続されている構成とすることができる。尚、検出用トランジスタの他方のソース／ドレイン領域が読出用トランジスタの一方のソース／ドレイン領域に接続された構成には、検出用トランジスタの他方のソース／ドレイン領域と読出用トランジスタの一方のソース／ドレイン領域とが１つのソース／ドレイン領域を占める構成が包含される。
【００２７】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおける参照電位は、データ「１」の読み出し時にビット線に出現する電位と、データ「０」の読み出し時にビット線に出現する電位の中間の値あるいはその近傍の値を有する電位とすることが好ましい。
【００２８】
本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なるが、場合によっては、Ｎ層のサブメモリユニットをＮ未満のグループに分け、各グループに異なる参照電位を与える構成としてもよい。具体的には、例えばＮ＝４の場合、第１番目の電位と第２番目の電位を同じとし、第３番目の電位と第４番目の電位を同じとし、第１番目及び第２番目の電位と、第３番目及び第４番目の電位とを異ならせる構成としてもよい。
【００２９】
本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ個のリファレンスキャパシタを更に備え、第ｎ番目のリファレンスキャパシタによって第ｎ番目の電位を有する参照電位が与えられる構成とすることができる。そして、この場合、第ｎ番目のリファレンスキャパシタは、第ｎ層目の第１のサブメモリユニットを構成する各メモリセル及び第ｎ層目の第２のサブメモリユニットを構成する各メモリセルと、同じ熱履歴を有することが好ましく、更には、第ｎ層目の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットと、第ｎ番目のリファレンスキャパシタとは、同じ絶縁層上に形成されていることが好ましい。尚、このような構成のリファレンスキャパシタとして、２つの電極の間に強誘電体材料が挟まれた構造の強誘電体キャパシタを挙げることができる。リファレンスキャパシタを強誘電体キャパシタから構成する場合、第ｎ番目のリファレンスキャパシタは、第ｎ層目の第１のサブメモリユニットを構成する各メモリセル及び第ｎ層目の第２のサブメモリユニットを構成する各メモリセルと、同じ熱履歴を有することによって、更には、第ｎ層目の第１のサブメモリユニットと第ｎ層目の第２のサブメモリユニットと第ｎ番目のリファレンスキャパシタとを同じ絶縁層上に形成することによって、安定したリファレンスキャパシタの出力電位、即ち、参照電位を得ることができる。尚、この場合、リファレンスキャパシタから出力される参照電位は、例えば、リファレンスキャパシタのキャパシタ部の面積を変えることによって最適化することができ、あるいは、リファレンスキャパシタを、複数の並列に接続されたリファレンスキャパシタ部とヒューズ部とから構成し、出力される参照電位を測定して、ヒューズ部を溶断させることによって不必要なリファレンスキャパシタ部を他のリファレンスキャパシタ部から分離することによって、最適化することができる。一般に、強誘電体材料は負の温度特性を有する。即ち、強誘電体層の温度が上昇するに従い、残留分極Ｐｒや抗電界の値が小さくなる。リファレンスキャパシタを強誘電体キャパシタから構成することによって、リファレンスキャパシタから出力される電位も負の温度特性を有することになり、メモリセルの特性の温度変化にリファレンスキャパシタから出力される電位が追従し、好適である。また、メモリセルの製造と同時に強誘電体キャパシタから構成されたリファレンスキャパシタを製造できるので、強誘電体型不揮発性半導体メモリの製造工程が増加することもない。
【００３０】
あるいは又、本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、リファレンスキャパシタとして、例えば、ＭＯＳキャパシタを挙げることができる。この場合、リファレンスキャパシタから出力される参照電位は、例えば、リファレンスキャパシタのキャパシタ部の面積を変えることによって最適化することができ、あるいは、リファレンスキャパシタを、複数の並列に接続されたリファレンスキャパシタ部とヒューズ部とから構成し、出力される参照電位を測定して、ヒューズ部を溶断させることによって不必要なリファレンスキャパシタ部を他のリファレンスキャパシタ部から分離することによって、最適化することができる。また、参照電位を、周知の降圧回路や、複数のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力してもよい。後者の場合、各ＰＭＯＳ型ＦＥＴの閾値電圧をＶｔｈとしたとき、出力される参照電圧は（ＰＭＯＳ型ＦＥＴの段数）×Ｖｔｈとなる。
【００３１】
上記の目的を達成するための本発明の第５の態様に係る強誘電体型不揮発性半導体メモリは、
第１の電極と、少なくとも該第１の電極上に形成された強誘電体層と、該強誘電体層上に形成された第２の電極とから成るメモリセルを、複数、有する強誘電体型不揮発性半導体メモリであって、
複数のメモリセルは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属し、
一対のメモリセルに相補的な１ビットのデータが記憶され、
該一対のメモリセルは同じ熱履歴グループに属することを特徴とする。
【００３２】
本発明の第５の態様に係る強誘電体型不揮発性半導体メモリにあっては、
メモリセルが絶縁層を介して積層された構造を有し、
或る絶縁層上に形成されたメモリセルは、他の絶縁層上に形成されたメモリセルと異なる熱履歴グループに属し、
同一の絶縁層上に形成されたメモリセルは、同じ熱履歴グループに属する構成とすることができる。
【００３３】
上記の目的を達成するための本発明の第６の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブメモリユニットと、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって相補的なデータを記憶することを特徴とする。
【００３４】
上記の目的を達成するための本発明の第７の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目の第２のサブメモリユニットとは、同じ絶縁層上に形成されており、
第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第ｎ’層目の第２のサブメモリユニットとは、絶縁層を介して、第（ｎ’−１）層目の第１のサブメモリユニットと第（ｎ’−１）層目の第２のサブメモリユニットの上に積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、同じ製造時の熱履歴を有し、
第ｎ層目の第１のサブメモリユニットを構成する各メモリセル、及び、第ｎ層目の第２のサブメモリユニットを構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成する各メモリセル、及び、第ｋ層目の第２のサブメモリユニットを構成する各メモリセルと、異なる熱履歴を有し、
第１のメモリユニットにおける第ｎ層目の第１のサブメモリユニットを構成する第ｍ番目のメモリセルと、第２のメモリユニットにおける第ｎ層目の第２のサブメモリユニットを構成する第ｍ番目のメモリセルとは、一対となって相補的なデータを記憶することを特徴とする。
【００３５】
本発明の第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、
Ｎ本の第１のビット線、及び、Ｎ本の第２のビット線を備え、
第１のメモリユニットにおいて、第ｎ層目の第１のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第ｎ番目の第１のビット線に接続されており、
第２のメモリユニットにおいて、第ｎ層目の第２のサブメモリユニットにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第ｎ番目の第２のビット線に接続されている構成とすることもできる。
【００３６】
本発明の本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、第１のメモリユニットを構成する選択用トランジスタと、第２のメモリユニットを構成する選択用トランジスタとは、異なるワード線に接続されている。一方、本発明の第６の態様〜第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、第１のメモリユニットを構成する選択用トランジスタと、第２のメモリユニットを構成する選択用トランジスタとは、同じワード線に接続されていることが好ましいが、同時に駆動される構成とすれば、異なるワード線に接続されていてもよい。
【００３７】
本発明の本発明の第２の態様〜第４の態様、第６の態様若しくは第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。尚、本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍの値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２を満足することが望ましい。
【００３８】
本発明の本発明の第２の態様〜第４の態様、第６の態様若しくは第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、複数のメモリセルに１つの選択用トランジスタを共有させる。そして、サブメモリユニットを積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。
【００３９】
本発明の本発明の第２の態様〜第４の態様、第６の態様若しくは第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、ロー方向のアドレス選択は選択用トランジスタとプレート線とによって構成された二次元マトリクスにて行う。例えば、Ｎ層のサブメモリユニットと、８個の選択用トランジスタとプレート線８本とでローアドレスの選択単位を構成すれば、１６個のデコーダ／ドライバ回路で、例えば、６４×Ｎビットあるいは３２×Ｎビットのメモリセルを選択することができる。従って、強誘電体型不揮発性半導体メモリの集積度が従来と同等でも、記憶容量を４Ｎ倍あるいは２Ｎ倍とすることができる。また、アドレス選択における周辺回路や駆動配線数を削減することができる。
【００４０】
本発明の本発明の第２の態様〜第４の態様、第６の態様若しくは第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、上方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度を、下方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低い構成とすることもできる。メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００４１】
ところで、サブメモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたサブメモリユニットの段数だけ行わなければならない。従って、下段に位置するサブメモリユニットほど、長時間の結晶化熱処理を受け、上段に位置するほど、サブメモリユニットは短時間の結晶化熱処理を受けることになる。即ち、受ける熱履歴が異なる。それ故、上段に位置するサブメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するサブメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するサブメモリユニットの特性劣化が生じる虞がある。尚、多段のサブメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。
【００４２】
上方に位置するサブメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するサブメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたサブメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するサブメモリユニットを構成するメモリセルの特性劣化といった問題は生じ難い。また、各段におけるサブメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００４３】
［表１］
材料名                              結晶化温度
Ｂｉ２ＳｒＴａ２Ｏ９                    ７００〜８００゜Ｃ
Ｂｉ２Ｓｒ（Ｔａ１．５，Ｎｂ０．５）Ｏ９    ６５０〜７５０゜Ｃ
Ｂｉ４Ｔｉ３Ｏ１２                      ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ０．４８，Ｔｉ０．５２）Ｏ３        ５５０〜６５０゜Ｃ
ＰｂＴｉＯ３                          ５００〜６００゜Ｃ
【００４４】
本発明の第１の態様〜第７の態様に係る強誘電体型不揮発性半導体メモリ（以下、これらを総称して、単に、本発明の強誘電体型不揮発性半導体メモリと呼ぶ場合がある）においては、例えば、シリコン半導体基板に各種のトランジスタを作製し、かかる各種のトランジスタ上に絶縁層を形成し、この絶縁層上にメモリセルあるいはサブメモリユニットを形成することが、セル面積の縮小化といった観点から好ましい。
【００４５】
本発明の強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００４６】
あるいは又、強誘電体層を構成する材料は、
（ＢｉＸ，Ｓｒ１−Ｘ）２（ＳｒＹ，Ｂｉ１−Ｙ）（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉＸＳｒＹＴａ２Ｏｄ  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉＸ，Ｓｒ１−Ｘ）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒＹ，Ｂｉ１−Ｙ）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００４７】
あるいは又、強誘電体層を構成する材料は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ２ＳｒＴａ２Ｏ９、Ｂｉ２ＳｒＮｂ２Ｏ９、Ｂｉ２ＢａＴａ２Ｏ９、Ｂｉ２ＳｒＴａＮｂＯ９等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ４ＳｒＴｉ４Ｏ１５、Ｂｉ４Ｔｉ３Ｏ１２、Ｂｉ２ＰｂＴａ２Ｏ９等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００４８】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ３、ペロブスカイト型構造を有するＰｂＺｒＯ３とＰｂＴｉＯ３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００４９】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００５０】
本発明の強誘電体型不揮発性半導体メモリにおいては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることもできるし、第２の電極とは別途に形成され、第２の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００５１】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００５２】
本発明において、第１の電極及び第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ２−Ｘ、Ｉｒ／ＩｒＯ２−Ｘ、ＳｒＩｒＯ３、Ｒｕ、ＲｕＯ２−Ｘ、ＳｒＲｕＯ３、Ｐｔ、Ｐｔ／ＩｒＯ２−Ｘ、Ｐｔ／ＲｕＯ２−Ｘ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ０．５Ｓｒ０．５ＣｏＯ３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ２Ｃｕ３Ｏ７を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極材料層あるいは第２の電極材料層を形成した後の工程において、第１の電極材料層あるいは第２の電極材料層をパターニングすればよい。第１の電極材料層あるいは第２の電極材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の電極材料層や第２の電極材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の電極材料層や第２の電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００５３】
本発明の強誘電体型不揮発性半導体メモリにおける絶縁層を構成する材料として、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することができる。
【００５４】
選択用トランジスタ（スイッチング用トランジスタ）や各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。共通の第１の電極と選択用トランジスタとの電気的な接続は、共通の第１の電極と選択用トランジスタとの間に形成された絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる絶縁層に設けられた接続孔（コンタクトホール）及び絶縁層上に形成された配線層を介して行うことができる。差動センスアンプは、周知のラッチ回路から構成することができる。
【００５５】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、異なる熱履歴グループに属するメモリセルに接続されたビット線には異なる電位の参照電位が与えられ、あるいは又、第ｎ層目の第１及び第２のサブメモリユニットを構成するメモリセルには、第ｋ層目（ｋ≠ｎ）の第１及び第２のサブメモリユニットを構成するメモリセルとは異なる参照電位が与えられるので、製造時の熱履歴が異なるメモリセル群が混在していても、最適な参照電位をビット線に与えることが可能となり、ビット線に表れるビット線電位に差異が生じ難い。尚、本明細書において、単に「熱履歴」と表現する場合も、その意味するところは「製造時の熱履歴」、より詳しくは、強誘電体層を形成するために、強誘電体薄膜を形成した後、強誘電体薄膜の結晶化のための結晶化熱処理を行うが、この結晶化熱処理を意味する。
【００５６】
また、本発明の第５の態様〜第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、一対のメモリセルに相補的な１ビットのデータを記憶するが、これらの一対のメモリセルは同じ製造時の熱履歴グループに属することが保証されているので、ビット線に表れるビット線電位に変化が生じ難い。
【００５７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００５８】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第２の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態１の不揮発性メモリの一部分を切断したときの模式的な一部断面図を図１に示す。更には、本発明の第２の態様に係る不揮発性メモリの概念的な回路図を図２に示し、図２の概念的な回路図のより具体的な回路図を図３に示す。尚、図１には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図１の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。
【００５９】
実施の形態１の不揮発性メモリは、複数のビット線ＢＬｎ（実施の形態１においては、ｎ＝１，２）と、複数のメモリセルＭＣ１ｎｍ（実施の形態１においては、ｍ＝１，２，３，４），ＭＣ２ｎｍを具備している。そして、各メモリセルは、第１の電極２１，３１と、少なくとも第１の電極２１，３１上に形成された強誘電体層２２，３２と、強誘電体層２２，３２上に形成された第２の電極２３，３３とから成る。更には、複数のメモリセルＭＣ１１ｍ，ＭＣ１２ｍ，ＭＣ２１ｍ，ＭＣ２２ｍは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属している。具体的には、メモリセルＭＣ１１ｍ及びメモリセルＭＣ２１ｍは第１の熱履歴グループに属し、メモリセルＭＣ１２ｍ及びメモリセルＭＣ２２ｍは第２の熱履歴グループに属する。また、一対のビット線ＢＬｎに接続された一対のメモリセル（ＭＣ１１ｍ，ＭＣ２１ｍ）あるいは一対のメモリセル（ＭＣ１２ｍ，ＭＣ２２ｍ）のそれぞれに１ビットのデータが記憶され、一対のビット線ＢＬｎは、差動センスアンプＳＡに接続されている。差動センスアンプＳＡは、周知のラッチ回路から構成することができる。
【００６０】
そして、一対のメモリセル（例えば、ＭＣ１１ｍ，ＭＣ２１ｍ）において、一方のメモリセル（例えば、ＭＣ１１ｍ）に記憶されたデータを読み出す場合、他方のメモリセル（ＭＣ２１ｍ）が接続されたビット線ＢＬ２に参照電位が与えられ、他方のメモリセル（ＭＣ２１ｍ）に記憶されたデータを読み出す場合、一方のメモリセル（ＭＣ１１ｍ）が接続されたビット線ＢＬ１に参照電位が与えられ、且つ、同じ熱履歴グループに属するメモリセルに接続されたビット線には同じ電位の参照電位が与えられ、異なる熱履歴グループに属するメモリセルに接続されたビット線には異なる電位の参照電位が与えられる。即ち、メモリセルＭＣ１１ｍ，ＭＣ２１ｍに記憶されたデータを読み出す場合、ビット線ＢＬ２，ＢＬ１には同じ参照電位ＶＲＥＦ−１が与えられ、メモリセルＭＣ１２ｍ，ＭＣ２２ｍに記憶されたデータを読み出す場合、ビット線ＢＬ２，ＢＬ１には同じ参照電位ＶＲＥＦ−２が与えられる。
【００６１】
ここで、不揮発性メモリは、メモリセルが絶縁層２６を介して積層された構造を有し、或る絶縁層上に形成されたメモリセルは、他の絶縁層上に形成されたメモリセルと異なる熱履歴グループに属する。即ち、絶縁層１６上に形成されたメモリセルＭＣ１１ｍ，ＭＣ２１ｍは、他の絶縁層２６上に形成されたメモリセルＭＣ１２ｍ，ＭＣ２２ｍと異なる熱履歴グループに属する。更には、同一の絶縁層上に形成されたメモリセルは、同じ熱履歴グループに属する。即ち、絶縁層１６上に形成されたメモリセルＭＣ１１ｍ，ＭＣ２１ｍは同じ熱履歴グループに属し、絶縁層２６上に形成されたメモリセルＭＣ１２ｍ，ＭＣ２２ｍは同じ熱履歴グループに属する。
【００６２】
あるいは又、実施の形態１の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ１と、
（Ｂ−１）第１の選択用トランジスタＴＲ１と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝４）のメモリセルＭＣ１１Ｍ，ＭＣ１２Ｍから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ１１，ＳＭＵ１２と、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットＭＵ１と、
（Ａ−２）第２のビット線ＢＬ２と、
（Ｂ−２）第２の選択用トランジスタＴＲ２と、
（Ｃ−２）それぞれがＭ個のメモリセルＭＣ２１Ｍ，ＭＣ２２Ｍから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ２１，ＳＭＵ２２と、
（Ｄ−２）前記第１のメモリユニットＭＵ１を構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットＭＵ２から構成されている。
【００６３】
そして、第ｎ層目（但し、ｎ＝１，２・・・，Ｎであり、実施の形態１においては、ｎ＝１，２）の第１のサブメモリユニットＳＭＵ１ｎと、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎとは、同じ絶縁層１６，２６上に形成されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎであり、実施の形態１においては、ｎ’＝２）の第１のサブメモリユニットＳＭＵ１ｎ’と第ｎ’層目の第２のサブメモリユニットＳＭＵ２ｎ’とは、絶縁層２６を介して、第（ｎ’−１）層目の第１のサブメモリユニットＳＭＵ１（ｎ’−１）と第（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ２（ｎ’−１）の上に積層されている。
【００６４】
また、各メモリセルＭＣ１１ｍ，ＭＣ２１ｍ及びＭＣ１２ｍ，ＭＣ２２ｍは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。
【００６５】
更には、第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。具体的には、第１層目の第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第１の電極２１（共通ノードＣＮ１１と呼ぶ場合がある）は、第１層目の第１のサブメモリユニットＳＭＵ１１において共通であり、この共通の第１の電極２１（共通ノードＣＮ１１）は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１１ｍの第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。また、第２層目の第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第１の電極３１（共通ノードＣＮ１２と呼ぶ場合がある）は、第２層目の第１のサブメモリユニットＳＭＵ１２において共通であり、この共通の第１の電極３１（共通ノードＣＮ１２）は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１２ｍの第２の電極３３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。尚、このプレート線ＰＬ（ｎ−１）Ｍ＋ｍは、メモリユニットＭＵ２を構成する各メモリセルの第２の電極２３，３３にも接続されている。実施の形態１においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【００６６】
更には、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットを構成するメモリセルの第１の電極は、第ｎ層目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。具体的には、第１層目の第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第１の電極２１（共通ノードＣＮ２１と呼ぶ場合がある）は、第１層目の第２のサブメモリユニットＳＭＵ２１において共通であり、この共通の第１の電極２１（共通ノードＣＮ２１）は、第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。また、第２層目の第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第１の電極３１（共通ノードＣＮ２２と呼ぶ場合がある）は、第２層目の第２のサブメモリユニットＳＭＵ２２において共通であり、この共通の第１の電極３１（共通ノードＣＮ２２）は、第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２２ｍの第２の電極３３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。
【００６７】
そして、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＵ２ｎｍは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットＳＭＵ１ｋを構成する各メモリセルＭＣ１ｋｍ、及び、第ｋ層目の第２のサブメモリユニットＳＭＵ２ｋを構成する各メモリセルＭＣ２ｋｍと、異なる熱履歴を有する。
【００６８】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する第ｍ番目のメモリセルＭＣ１ｎｍと、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する第ｍ番目のメモリセルＭＣ２ｎｍとは、一対となって、それぞれに１ビットのデータを記憶し、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍに記憶されたデータを読み出す場合、第２のビット線ＢＬ２に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍに記憶されたデータを読み出す場合、第１のビット線ＢＬ１に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なる。
【００６９】
第１の選択用トランジスタＴＲ１の他方のソース／ドレイン領域１４Ｂはコンタクトホール１５を介して第１のビット線ＢＬ１に接続されており、第１の選択用トランジスタＴＲ１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた接続孔１８（第１層目の接続孔１８と呼ぶ）を介して、第１層目の第１のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。更には、第１の選択用トランジスタＴＲ１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、絶縁層２６に設けられた接続孔２８（第２層目の接続孔２８と呼ぶ）を介して、第２層目の第１のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。尚、図中、参照番号３６Ａは絶縁膜である。
【００７０】
ビット線ＢＬ１，ＢＬ２は、差動センスアンプＳＡに接続されている。また、プレート線ＰＬ（ｎ−１）Ｍ＋ｍはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ１，ＷＬ２は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ１，ＷＬ２は、図１の紙面垂直方向に延びている。また、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第２の電極２３は、図１の紙面垂直方向に隣接する第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第２の電極と共通であり、プレート線ＰＬ（ｎ−１）Ｍ＋ｍを兼ねている。更には、第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第２の電極３３は、図１の紙面垂直方向に隣接する第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第２の電極と共通であり、プレート線ＰＬ（ｎ−１）Ｍ＋ｍを兼ねている。
【００７１】
参照電位ＶＲＥＦ−ｎ（ＶＲＥＦ−１，ＶＲＥＦ−２）を与えるための回路は、第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２（図２及び図３参照）から成る。これらのリファレンスキャパシタＲＣ１，ＲＣ２は、例えば、ＭＯＳキャパシタから構成されている。ＭＯＳキャパシタの面積を最適化することによって、各ＭＯＳキャパシタから最適な参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を出力することができる。第１のリファレンスキャパシタＲＣ１は、スイッチング回路（例えば、ＭＯＳ  ＦＥＴから成る）ＳＷ１１及びスイッチング回路ＳＷ２１によって、第１のビット線ＢＬ１及び第２のビット線ＢＬ２に接続され、第２のリファレンスキャパシタＲＣ２は、スイッチング回路ＳＷ１２及びスイッチング回路ＳＷ２２によって、第１のビット線ＢＬ１及び第２のビット線ＢＬ２に接続されている。尚、図１には、第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２、並びに、スイッチング回路ＳＷ１１〜ＳＷ２２の図示を省略した。
【００７２】
尚、参照電位を、周知の降圧回路や、複数のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力してもよい。
【００７３】
第１のメモリユニットＭＵ１を構成する第１の選択用トランジスタＴＲ１はワード線ＷＬ１に接続され、第２のメモリユニットＭＵ２を構成する第２の選択用トランジスタＴＲ２はワード線ＷＬ２に接続されており、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍは独立して制御される。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍビット（具体的には１６ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００７４】
不揮発性メモリにおける一対の選択用トランジスタＴＲ１及びＴＲ２は、ワード線ＷＬ、及び、対となったビット線ＢＬ１，ＢＬ２によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、不揮発性メモリにおける一対の選択用トランジスタＴＲ１及びＴＲ２の最小面積は、８Ｆ２である。しかしながら、一対の選択用トランジスタＴＲ１，ＴＲ２を、Ｍ組の対となったメモリセルＭＣ１１ｍ，ＭＣ１２ｍ，ＭＣ２１ｍ，ＭＣ２２ｍ（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ１，ＴＲ２の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤで２×Ｍビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ２に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００７５】
メモリセルに記憶されたデータを読み出す場合、予め、第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２に電荷を蓄積しておく。尚、第１のメモリユニットＭＵ１を構成するメモリセルに記憶されたデータを読み出す場合、予め、第２のリファレンスキャパシタＲＣ２に電荷を蓄積しておき、第２のメモリユニットＭＵ２を構成するメモリセルに記憶されたデータを読み出す場合、予め、第１のリファレンスキャパシタＲＣ１に電荷を蓄積しておいてもよい。後述する実施の形態３〜実施の形態５においても、ＭＯＳキャパシタから成るリファレンスキャパシタを用いる場合には、同様の操作を行う。
【００７６】
そして、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐ（ｐは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ１を選択し、メモリセルＭＣ１１ｐ以外のメモリセルに接続されたプレート線には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ１１ｐが接続されたプレート線を駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１にビット線電位として現れる。一方、スイッチング回路ＳＷ２１をオン状態とする。これによって、第２のビット線ＢＬ２には、参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【００７７】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２を選択し、メモリセルＭＣ２２ｐ以外のメモリセルに接続されたプレート線には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ２２ｐに接続されたプレート線を駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２にビット線電位として現れる。一方、スイッチング回路ＳＷ１２をオン状態とする。これによって、第１のビット線ＢＬ１には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【００７８】
以下、実施の形態１の不揮発性メモリの製造方法の概要を説明する。
【００７９】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタ及びスイッチング回路ＳＷ１１〜ＳＷ２２を構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ２層を形成した後、このＳｉＯ２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４Ａ，１４Ｂを形成する。これらの工程中において、適宜、ＭＯＳキャパシタから成るリファレンスキャパシタＲＣ１，ＲＣ２（図１には図示せず）を形成する。リファレンスキャパシタＲＣ１，ＲＣ２の一方の電極は、図示しない電源に接続されている。また、スイッチング回路ＳＷ１１〜ＳＷ２２を構成するトランジスタの一方のソース／ドレイン領域が、リファレンスキャパシタＲＣ１，ＲＣ２の他方の電極に該当する。
【００８０】
［工程−１１０］
次いで、全面に絶縁層を形成する。具体的には、ＳｉＯ２及びＳｉＮの積層構造を有する下層絶縁層（厚さ１μｍ）をＣＶＤ法にて形成した後、ＣＭＰ法にて平坦化処理を行い、下層絶縁層の厚さを０．６μｍとする。その後、他方のソース／ドレイン領域１４Ｂ、及び、スイッチング回路ＳＷ１１〜ＳＷ２２を構成するトランジスタの他方のソース／ドレイン領域の上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、８５０゜Ｃ、３０分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。これによって、コンタクトホール１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬ１、及び、ビット線ＢＬ１とスイッチング回路ＳＷ１１〜ＳＷ２２を構成するトランジスタとを接続する配線（図示せす）を形成する。その後、ＳｉＯ２から成る上層絶縁層（厚さ０．４μｍ）をＣＶＤ法にて全面に形成し、ＣＭＰ法にて平坦化処理を行い、上層絶縁層の厚さを０．２μｍとする。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。ここで、ビット線ＢＬ１は、後の工程で形成する接続孔１８と短絡しないように形成されている。
【００８１】
尚、接続孔１８は、絶縁層１６に形成された開口部１７内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ２、ＭｏＳｉ２等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１８の頂部が絶縁層１６の表面に延在していてもよい。タングステンにて開口部１７を埋め込み、接続孔１８を形成する条件を、以下の表２に例示する。尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部１７内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００８２】
0003591497.tif 000002
【００８３】
［工程−１２０］
次に、絶縁層１６上に、酸化チタンから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１を得ることができる。尚、以下の工程においても、第１の電極材料層を形成する前に、絶縁層上に密着層を形成することが望ましい。
【００８４】
第１の電極２１は、所謂ダマシン構造を有していてもよい。即ち、第１の電極２１は、周りを絶縁層で埋め込まれた構造を有していてもよい。これによって、強誘電体層を平坦な下地上、即ち、第１の電極及び絶縁層上に形成することができるが故に、各層の平坦化を図ることができ、一層容易にメモリセルあるいはサブメモリユニットの多層化を達成することができる。ここで、絶縁層の頂面と、第１の電極２１の頂面とは、同一平面内にあってもよいし、絶縁層から第１の電極２１の頂面が突出した状態、あるいは、絶縁層から第１の電極２１の頂面が沈んだ状態であってもよい。
【００８５】
［工程−１３０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ２ＳｒＴａ２Ｏ９）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させる。
【００８６】
［工程−１４０］
次に、ＩｒＯ２−Ｘ層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ２−Ｘ層、Ｂｉ２ＳｒＴａ２Ｏ９薄膜を順次、パターニングして、第２の電極２３及び強誘電体層２２を形成する。エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。
【００８７】
［工程−１５０］
その後、
・絶縁層２６の形成及び平坦化処理
・開口部２７の形成及び接続孔２８の形成
・第１の電極３１、結晶化温度７００゜ＣのＢｉ２Ｓｒ（Ｔａ１．５Ｎｂ０．５）Ｏ９から成る強誘電体層３２、及び第２の電極３３の形成
・絶縁膜３６Ａの形成
を、順次、行う。尚、Ｂｉ２Ｓｒ（Ｔａ１．５Ｎｂ０．５）Ｏ９から成る強誘電体層３２に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。また、強誘電体層３２を強誘電体層２２と同じ強誘電体材料から構成してもよい。
【００８８】
各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜３６Ａの形成完了後、第２の電極２３、第２の電極３３を接続孔（ビアホール）によって接続し、併せて、絶縁膜３６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【００８９】
絶縁層１６上に形成された第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１Ｍと、絶縁層１６上に形成された第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１Ｍとは、同じ製造時の熱履歴を受ける。即ち、強誘電体層２２の結晶化のための結晶化熱処理を受けている。一方、絶縁層２６上に形成された第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２Ｍと、絶縁層２６上に形成された第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２Ｍとは、同じ製造時の熱履歴を受ける。即ち、強誘電体層３２の結晶化のための結晶化熱処理を受けている。しかしながら、第ｎ層目の第１及び第２のサブメモリユニットを構成するメモリセルには、第ｋ層目（ｋ≠ｎ）の第１及び第２のサブメモリユニットを構成するメモリセルとは異なる参照電位が与えられるので、製造時の熱履歴が異なるメモリセル群が混在していても、最適な参照電位をビット線に与えることが可能となり、ビット線に表れるビット線電位に差異が生じ難い。
【００９０】
例えば、Ｂｉ２ＳｒＴａ２Ｏ９から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００９１】
0003591497.tif 000003
【００９２】
あるいは又、Ｂｉ２ＳｒＴａ２Ｏ９から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００９３】
［表４］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ２ＳｒＴａ２Ｏ９
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【００９４】
0003591497.tif 000004
【００９５】
［表６］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ２ＳｒＴａ２Ｏ９セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ２
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ２の流量比＝２／１〜９／１
【００９６】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００９７】
［表７］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ２＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【００９８】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００９９】
［表８］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ２）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【０１００】
（実施の形態２）
実施の形態２は、実施の形態１の変形である。実施の形態１においては、参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を与えるための回路を、ＭＯＳキャパシタから成る第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２から構成した。一方、実施の形態２においては、参照電位ＶＲＥＦ−１を与えるための回路を、強誘電体キャパシタから成る第１のリファレンスキャパシタＲＣＡ１，ＲＣＢ１から構成し、参照電位ＶＲＥＦ−２を与えるための回路を、強誘電体キャパシタから成る第２のリファレンスキャパシタＲＣＡ２，ＲＣＢ２から構成する。
【０１０１】
実施の形態２の不揮発性メモリの概念的な回路図を図４に示す。尚、図４の概念的な回路図のより具体的な回路図は、強誘電体キャパシタから成るリファレンスキャパシタＲＣＡ１，ＲＣＢ１，ＲＣＡ２，ＲＣＢ２の部分を除き、図３に示したと同様の回路図とすることができるので、図示を省略する。
【０１０２】
第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＢ１，ＲＣＡ２，ＲＣＢ２は、実質的にメモリセルと同じ構造を有する。即ち、第１のリファレンスキャパシタＲＣＡ１，ＲＣＢ１は、絶縁層１６上に形成された第１の電極と、強誘電体層と、第２の電極から構成されている。また、第２のリファレンスキャパシタＲＣＡ２，ＲＣＢ２は、絶縁層２６上に形成された第１の電極と、強誘電体層と、第２の電極から構成されている。尚、実施の形態２の不揮発性メモリは、実施の形態１の［工程−１００］において、ＭＯＳキャパシタを作製しない点、第１のリファレンスキャパシタＲＣＡ１，ＲＣＢ１をメモリセルＭＣ１１ｍ，ＭＣ２１ｍを作製するときに同時に作製する点、第２のリファレンスキャパシタＲＣＡ２，ＲＣＢ２をメモリセルＭＣ１２ｍ，ＭＣ２２ｍを作製するときに同時に作製する点を除き、実施の形態１の不揮発性メモリと同様の方法で作製することができるので、詳細な説明は省略する。
【０１０３】
強誘電体キャパシタから成る第１のリファレンスキャパシタＲＣＡ１を構成する第１の電極は、スイッチング回路ＳＷＡ１１を介して第１のビット線ＢＬ１に接続され、更には、スイッチング回路ＳＷＡ１２を介して接地されている。尚、第１の電極はスイッチング回路を介してリファレンス・プレート線ドライバＲＰＤに接続されていてもよい。以下に説明するリファレンスキャパシタにおいても同様である。また、強誘電体キャパシタから成る第２のリファレンスキャパシタＲＣＡ２を構成する第１の電極は、スイッチング回路ＳＷＡ２１を介して第１のビット線ＢＬ１に接続され、更には、スイッチング回路ＳＷＡ２２を介して接地されている。また、強誘電体キャパシタから成る第１のリファレンスキャパシタＲＣＢ１を構成する第１の電極は、スイッチング回路ＳＷＢ１１を介して第２のビット線ＢＬ２に接続され、更には、スイッチング回路ＳＷＢ１２を介して接地されている。更には、強誘電体キャパシタから成る第２のリファレンスキャパシタＲＣＢ２を構成する第１の電極は、スイッチング回路ＳＷＢ２１を介して第２のビット線ＢＬ２に接続され、更には、スイッチング回路ＳＷＢ２２を介して接地されている。リファレンスキャパシタＲＣＡ１，ＲＣＢ１，ＲＣＡ２，ＲＣＢ２を構成する第２の電極のそれぞれは、リファレンス・プレート線ＰＬＲＥＦ−Ａ１，ＰＬＲＥＦ−Ａ２，ＰＬＲＥＦ−Ｂ１，ＰＬＲＥＦ−Ｂ２に接続され、これらのリファレンス・プレート線はリファレンス・プレート線ドライバＲＰＤに接続されている。第１のリファレンスキャパシタＲＣＡ１，ＲＣＢ１、第２のリファレンスキャパシタＲＣＡ２，ＲＣＢ２の面積を最適化することによって、各リファレンスキャパシタＲＣＡ１，ＲＣＢ１，ＲＣＡ２，ＲＣＢ２から最適な参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を出力することができる。
【０１０４】
メモリセルからデータを読み出す場合、予めスイッチング回路ＳＷＡ１２，ＳＷＡ２２，ＳＷＢ１２，ＳＷＢ２２をオン状態として、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する第１の電極を接地し、リファレンス・プレート線ＰＬＲＥＦ−Ａ１，ＰＬＲＥＦ−Ａ２，ＰＬＲＥＦ−Ｂ１，ＰＬＲＥＦ−Ｂ２にリファレンス・プレート線ドライバＲＰＤから所定の電位を加える。その結果、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する強誘電体層に電荷が蓄積される。電荷蓄積量は、第１のリファレンスキャパシタＲＣＡ１，ＲＣＢ１、第２のリファレンスキャパシタＲＣＡ２，ＲＣＢ２の面積によって規定される。
【０１０５】
そして、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐ（ｐは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ１を選択し、メモリセルＭＣ１１ｐ以外のメモリセルに接続されたプレート線には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ１１ｐが接続されたプレート線を駆動する。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１にビット線電位として現れる。一方、リファレンスキャパシタＲＣＢ１の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＢ１１をオン状態とする。これによって、第２のビット線ＢＬ２には、第１のリファレンスキャパシタＲＣＢ１に蓄積されていた蓄積電荷量に基づく参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１０６】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２を選択し、メモリセルＭＣ２２ｐ以外のメモリセルに接続されたプレート線には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ２２ｐに接続されたプレート線を駆動する。これによって、メモリセルＭＣ２２１に記憶された１ビットのデータに相当する電位が第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２にビット線電位として現れる。一方、リファレンスキャパシタＲＣＡ２の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＡ２１をオン状態とする。これによって、第１のビット線ＢＬ１には、第２のリファレンスキャパシタＲＣＡ２に蓄積されていた蓄積電荷量に基づく参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１０７】
尚、図５に回路図を示すように、参照電位ＶＲＥＦ−１を与えるための回路を、強誘電体キャパシタから成る第１のリファレンスキャパシタＲＣＡから構成し、参照電位ＶＲＥＦ−２を与えるための回路を、強誘電体キャパシタから成る第２のリファレンスキャパシタＲＣＢから構成することもできる。この場合、強誘電体キャパシタから成る第１のリファレンスキャパシタＲＣＡを構成する第１の電極は、スイッチング回路ＳＷＡ１１を介して第１のビット線ＢＬ１に接続され、スイッチング回路ＳＷＡ２１を介して第２のビット線ＢＬ２に接続され、更には、スイッチング回路ＳＷＡ１２を介して接地されている。また、強誘電体キャパシタから成る第２のリファレンスキャパシタＲＣＢを構成する第１の電極は、スイッチング回路ＳＷＢ１１を介して第１のビット線ＢＬ１に接続され、スイッチング回路ＳＷＢ２１を介して第２のビット線ＢＬ２に接続され、更には、スイッチング回路ＳＷＢ１２を介して接地されている。リファレンスキャパシタＲＣＡ，ＲＣＢを構成する第２の電極のそれぞれは、リファレンス・プレート線ＰＬＲＥＦ−Ａ，ＰＬＲＥＦ−Ｂに接続され、これらのリファレンス・プレート線はリファレンス・プレート線ドライバＲＰＤに接続されている。リファレンスキャパシタＲＣＡ，ＲＣＢの面積を最適化することによって、各リファレンスキャパシタＲＣＡ，ＲＣＢから最適な参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を出力することができる。
【０１０８】
（実施の形態３）
実施の形態３は、本発明の第１の態様及び第３の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態３の不揮発性メモリの一部分を切断したときの模式的な一部断面図を図６に示す。更には、本発明の第３の態様に係る不揮発性メモリの概念的な回路図を図７に示し、図７の概念的な回路図のより具体的な回路図を図８に示す。尚、図６には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図６の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。また、図８においては、参照電位を発生させるための回路、差動センスアンプの図示を省略した。
【０１０９】
実施の形態３の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ１と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２であり、実施の形態３においては、Ｎ＝２）の第１の選択用トランジスタＴＲ１Ｎと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態３においては、Ｍ＝４）のメモリセルＭＣ１１Ｍ，ＭＣ１２Ｍから構成された、Ｎ個の第１のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットＳＭＵ１Ｎのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線ＰＬＭ、
から成る第１のメモリユニットＭＵ１と、
（Ａ−２）第２のビット線ＢＬ２と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ２Ｎと、
（Ｃ−２）それぞれがＭ個のメモリセルＭＣ２１Ｍ，ＭＣ２２Ｍから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ２Ｎと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬＭ、から成る第２のメモリユニットから構成されている。
【０１１０】
そして、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎと、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎとは、同じ絶縁層１６，２６上に形成されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎ’と第ｎ’層目の第２のサブメモリユニットＳＭＵ２ｎ’とは、絶縁層２６を介して、第（ｎ’−１）層目の第１のサブメモリユニットＳＭＵ１（ｎ’−１）と第（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ２（ｎ’−１）の上に積層されている。
【０１１１】
また、各メモリセルＭＣ１１ｍ，ＭＣ２１ｍ及びＭＣ１２ｍ，ＭＣ２２ｍは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。
【０１１２】
更には、第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍの第１の電極は、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタＴＲ１ｎを介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第１の電極２１（共通ノードＣＮ１１と呼ぶ場合がある）は、第１層目の第１のサブメモリユニットＳＭＵ１１において共通であり、この共通の第１の電極２１（共通ノードＣＮ１１）は、第１番目の第１の選択用トランジスタＴＲ１１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。また、第２層目の第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第１の電極３１（共通ノードＣＮ１２と呼ぶ場合がある）は、第２層目の第１のサブメモリユニットＳＭＵ１２において共通であり、この共通の第１の電極３１（共通ノードＣＮ１２）は、第２番目の第１の選択用トランジスタＴＲ１２を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１２ｍの第２の電極３３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。尚、このプレート線ＰＬｍは、第２のメモリユニットＭＵ２を構成する各メモリセルの第２の電極２３，３３にも接続されている。実施の形態３においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。プレート線ＰＬｍは図示しない領域で相互に接続されている。
【０１１３】
また、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍの第１の電極は、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタＴＲ２ｎを介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第１の電極２１（共通ノードＣＮ２１と呼ぶ場合がある）は、第１層目の第２のサブメモリユニットＳＭＵ２１において共通であり、この共通の第１の電極２１（共通ノードＣＮ２１）は、第１番目の第２の選択用トランジスタＴＲ２１を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。また、第２層目の第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第１の電極３１（共通ノードＣＮ２２と呼ぶ場合がある）は、第２層目の第２のサブメモリユニットＳＭＵ２２において共通であり、この共通の第１の電極３１（共通ノードＣＮ２２）は、第２番目の第２の選択用トランジスタＴＲ２２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２２ｍの第２の電極３３は共通の第ｍ番目のプレート線に接続されている。
【０１１４】
そして、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＵ２ｎｍは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットＳＭＵ１ｋを構成する各メモリセルＭＣ１ｋｍ、及び、第ｋ層目の第２のサブメモリユニットＳＭＵ２ｋを構成する各メモリセルＭＣ２ｋｍと、異なる熱履歴を有する。
【０１１５】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する第ｍ番目のメモリセルＭＣ１ｎｍと、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する第ｍ番目のメモリセルＭＣ２ｎｍとは、一対となって、それぞれに１ビットのデータを記憶し、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍに記憶されたデータを読み出す場合、第２のビット線ＢＬ２に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍに記憶されたデータを読み出す場合、第１のビット線ＢＬ１に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なる。
【０１１６】
第１番目及び第２番目の第１の選択用トランジスタＴＲ１１，ＴＲ１２の他方のソース／ドレイン領域１４Ｂはコンタクトホール１５を介して第１のビット線ＢＬ１に接続されており、第１番目の第１の選択用トランジスタＴＲ１１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた接続孔１８（第１層目の接続孔１８と呼ぶ）を介して、第１層目の第１のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。更には、第２番目の第１の選択用トランジスタＴＲ１２の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、絶縁層２６に設けられた開口部２７内に形成された接続孔２８（第２層目の接続孔２８と呼ぶ）を介して、第２層目の第１のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１１７】
ビット線ＢＬ１，ＢＬ２は、差動センスアンプＳＡに接続されている。また、プレート線ＰＬｍはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２は、図６の紙面垂直方向に延びている。また、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第２の電極２３は、図６の紙面垂直方向に隣接する第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。更には、第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第２の電極３３は、図６の紙面垂直方向に隣接する第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。
【０１１８】
参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を与えるための回路は、実施の形態１と同様に、ＭＯＳキャパシタから成る第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２（図６には図示せず）から構成してもよいし（図７の回路図参照）、実施の形態２と同様に、強誘電体キャパシタから成る第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２から構成してもよいし（図９の回路図参照）、強誘電体キャパシタから成る第１及び第２のリファレンスキャパシタＲＣＡ，ＲＣＢから構成してもよい（図１０の回路図参照）。あるいは又、参照電位を、周知の降圧回路や、複数のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力してもよい。
【０１１９】
第１のメモリユニットＭＵ１を構成する第１の選択用トランジスタＴＲ１１，ＴＲ１２のそれぞれはワード線ＷＬ１１，ＷＬ１２に接続され、第２のメモリユニットＭＵ２を構成する第２の選択用トランジスタＴＲ２１，ＴＲ２２はそれぞれワード線ＷＬ２１，ＷＬ２２に接続されており、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍは独立して制御される。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍビット（具体的には１６ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１２０】
ＭＯＳキャパシタから成る第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２から構成した場合、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１のビット線ＢＬ１にビット線電位として現れる。一方、スイッチング回路ＳＷ２１をオン状態とする。これによって、第２のビット線ＢＬ２には、参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１２１】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２２を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２番目の第２の選択用トランジスタＴＲ２２を介して第２のビット線ＢＬ２にビット線電位として現れる。一方、スイッチング回路ＳＷ１２をオン状態とする。これによって、第１のビット線ＢＬ１には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１２２】
強誘電体キャパシタから成る第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２から構成した場合、メモリセルからデータを読み出す場合、予めスイッチング回路ＳＷＡ１２，ＳＷＡ２２，ＳＷＢ１２，ＳＷＢ２２をオン状態として、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する第２の電極をリファレンス・プレート線ドライバＲＰＤに接続し、リファレンス・プレート線ＰＬＲＥＦ−Ａ１，ＰＬＲＥＦ−Ａ２，ＰＬＲＥＦ−Ｂ１，ＰＬＲＥＦ−Ｂ２にリファレンス・プレート線ドライバＲＰＤから所定の電位を加える。その結果、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する強誘電体層に電荷が蓄積される。
【０１２３】
そして、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１のビット線ＢＬ１にビット線電位として現れる。一方、リファレンスキャパシタＲＣＢ１の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＢ１１をオン状態とする。これによって、第２のビット線ＢＬ２には、参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１２４】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２２を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２番目の第２の選択用トランジスタＴＲ２２を介して第２のビット線ＢＬ２にビット線電位として現れる。一方、リファレンスキャパシタＲＣＡ２の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＡ２１をオン状態とする。これによって、第１のビット線ＢＬ１には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１２５】
実施の形態３、あるいは、以下に説明する実施の形態における不揮発性メモリは、実質的に、実施の形態１あるいは実施の形態２にて説明した不揮発性メモリの製造方法によって製造することができるので、詳細な説明は省略する。
【０１２６】
（実施の形態４）
実施の形態４は、実施の形態３の変形である。ビット線の延びる方向と平行な仮想垂直面で実施の形態４の不揮発性メモリの一部分を切断したときの模式的な一部断面図を図１１に示す。更には、実施の形態４の不揮発性メモリの概念的な回路図を図１２に示し、図１２の概念的な回路図のより具体的な回路図（但し、第１のサブメモリユニットのみ）を図１３に示す。尚、図１１には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図１１の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。また、図１３においては、参照電位を発生させるための回路、差動センスアンプの図示を省略した。
【０１２７】
実施の形態４の不揮発性メモリにおいては、Ｎ本の第１のビット線ＢＬ１Ｎ、及び、Ｎ本の第２のビット線ＢＬ２Ｎが備えられている。そして、第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタＴＲ１ｎを介して第ｎ番目の第１のビット線ＢＬ１ｎに接続されており、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタＴＲ２ｎを介して第ｎ番目の第２のビット線ＢＬ２ｎに接続されている。
【０１２８】
具体的には、第ｎ番目の第１の選択用トランジスタＴＲ１ｎの他方のソース／ドレイン領域１４Ｂは第ｎ番目の第１のビット線ＢＬ１ｎに接続され、第１番目の第１の選択用トランジスタＴＲ１１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８を介して、第１層目の第１のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。また、第２番目の第１の選択用トランジスタＴＲ１２の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、絶縁層２６に設けられた第２層目の接続孔２８を介して、第２層目の第１のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。一方、第ｎ番目の第２の選択用トランジスタＴＲ２ｎの他方のソース／ドレイン領域１４Ｂは第ｎ番目の第２のビット線ＢＬ２ｎに接続され、第１番目の第２の選択用トランジスタＴＲ２１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８を介して、第１層目の第２のサブメモリユニットＳＭＵ２１における共通の第１の電極２１（第１の共通ノードＣＮ２１）に接続されている。また、第２番目の第２の選択用トランジスタＴＲ２２の一方のソース／ドレイン領域１４Ａは、絶縁層１６に設けられた第１層目の接続孔１８、パッド部２５、絶縁層２６に設けられた第２層目の接続孔２８を介して、第２層目の第２のサブメモリユニットＳＭＵ２２における共通の第１の電極３１（第２の共通ノードＣＮ２２）に接続されている。
【０１２９】
ビット線ＢＬ１ｎ，ＢＬ２ｎは、差動センスアンプＳＡに接続されている。
【０１３０】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍに記憶されたデータを読み出す場合、第ｎ番目の第２のビット線ＢＬ２ｎに第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍに記憶されたデータを読み出す場合、第ｎ番目の第１のビット線ＢＬ１ｎに第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられる。
【０１３１】
参照電位ＶＲＥＦ−１，ＶＲＥＦ−２を与えるための回路は、実施の形態１と同様に、ＭＯＳキャパシタから成る第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２（図１１には図示せず）から構成してもよいし（図１２の回路図参照）、実施の形態２と同様に、強誘電体キャパシタから成る第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２から構成してもよい（図１４の回路図参照）。あるいは又、参照電位を、周知の降圧回路や、複数のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力してもよい。
【０１３２】
ＭＯＳキャパシタから成る第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２から構成した場合、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１番目の第１のビット線ＢＬ１１にビット線電位として現れる。一方、スイッチング回路ＳＷ２１をオン状態とする。これによって、第１番目の第２のビット線ＢＬ２１には、参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ２１の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１３３】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２２を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２番目の第２の選択用トランジスタＴＲ２２を介して第２番目の第２のビット線ＢＬ２２にビット線電位として現れる。一方、スイッチング回路ＳＷ１２をオン状態とする。これによって、第２番目の第１のビット線ＢＬ１２には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１２，ＢＬ２２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１３４】
強誘電体キャパシタから成る第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２から構成した場合、メモリセルからデータを読み出す場合、予めスイッチング回路ＳＷＡ１２，ＳＷＡ２２，ＳＷＢ１２，ＳＷＢ２２をオン状態として、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する第２の電極をリファレンス・プレート線ドライバＲＰＤに接続し、リファレンス・プレート線ＰＬＲＥＦ−Ａ１，ＰＬＲＥＦ−Ａ２，ＰＬＲＥＦ−Ｂ１，ＰＬＲＥＦ−Ｂ２にリファレンス・プレート線ドライバＲＰＤから所定の電位を加える。その結果、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する強誘電体層に電荷が蓄積される。
【０１３５】
そして、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１番目の第１のビット線ＢＬ１１にビット線電位として現れる。一方、リファレンスキャパシタＲＣＢ１の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＢ１１をオン状態とする。これによって、第１番目の第２のビット線ＢＬ２１には、参照電位ＶＲＥＦ−１がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ２１の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１３６】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２２を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２番目の第２の選択用トランジスタＴＲ２２を介して第２番目の第２のビット線ＢＬ２２にビット線電位として現れる。一方、リファレンスキャパシタＲＣＡ２の強誘電体層にその第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＡ２１をオン状態とする。これによって、第２番目の第１のビット線ＢＬ１２には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１２，ＢＬ２２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１３７】
（実施の形態５）
実施の形態５は、本発明の第４の態様に係る不揮発性メモリに関する。実施の形態５の不揮発性メモリの回路図を図１５に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図１６に示す。尚、図１５においては、不揮発性メモリを構成する２つのメモリユニットの内、第１のメモリユニットを示したが、第２のメモリユニットも同じ構成を有する。また、参照電位を発生する回路の図示、差動センスアンプの図示を省略してある。更には、図１６において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、それぞれがＭ個のメモリセルから構成されたＮ個の第１のサブメモリユニット、及び、Ｍ本のプレート線の部分の模式的な一部断面図は、図６に示した一部断面図と、メモリセルの数を除き、実質的に同じであるので、以下の説明においては、図６も参照する。
【０１３８】
実施の形態５の不揮発性メモリは、所謂ゲインセルタイプの不揮発性メモリである。そして、
（Ａ−１）第１のビット線ＢＬ１と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）の第１の選択用トランジスタＴＲ１Ｎと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝８）のメモリセルＭＣ１１Ｍ，ＭＣ１２Ｍから構成された、Ｎ個の第１のサブメモリユニットＳＭＵ１１，ＳＭＵ１２と、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線ＰＬＭと、
（Ｅ−１）第１の書込用トランジスタＴＲＷ１と、
（Ｆ−１）第１の検出用トランジスタＴＲＳ１と、
（Ｇ−１）第１の読出用トランジスタＴＲＲ１、
から成る第１のメモリユニットＭＵ１と、
（Ａ−２）第２のビット線ＢＬ２と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ２Ｎと、
（Ｃ−２）それぞれがＭ個のメモリセルＭＣ２１Ｍ，ＭＣ２２Ｍから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ２１，ＳＭＵ２２と、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬＭと、
（Ｅ−２）第２の書込用トランジスタＴＲＷ２と、
（Ｆ−２）第２の検出用トランジスタＴＲＳ２と、
（Ｇ−２）第２の読出用トランジスタＴＲＲ２、
から成る第２のメモリユニットから構成されている。
【０１３９】
そして、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎと、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎとは、同じ絶縁層１６，２６上に形成されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎ’と第ｎ’層目の第２のサブメモリユニットＳＭＵ２ｎ’とは、絶縁層２６を介して、第（ｎ’−１）層目の第１のサブメモリユニットＳＭＵ１（ｎ’−１）と第（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ２（ｎ’−１）の上に積層されている。
【０１４０】
また、各メモリセルＭＣ１１ｍ，ＭＣ２１ｍ，ＭＣ１２ｍ，ＭＣ２２ｍは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。
【０１４１】
第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍの第１の電極は、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタＴＲ１ｎ及び第１の書込用トランジスタＴＲＷ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第１の電極２１は、第１層目の第１のサブメモリユニットＳＭＵ１１において共通であり、この共通の第１の電極（共通ノードＣＮ１１）は、第１番目の第１の選択用トランジスタＴＲ１１及び第１の書込用トランジスタＴＲＷ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。更には、第２層目の第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第１の電極３１は、第２層目の第１のサブメモリユニットＳＭＵ１２において共通であり、この共通の第１の電極（共通ノードＣＮ１２）は、第２番目の第１の選択用トランジスタＴＲ１２及び第１の書込用トランジスタＴＲＷ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１２ｍの第２の電極３３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。
【０１４２】
また、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍの第１の電極は、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタＴＲ２ｎ及び第２の書込用トランジスタＴＲＷ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第１の電極２１は、第１層目の第２のサブメモリユニットＳＭＵ２１において共通であり、該共通の第１の電極（共通ノードＣＮ２１）は、第１番目の第２の選択用トランジスタＴＲ２１及び第２の書込用トランジスタＴＲＷ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。また、第２層目の第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第１の電極３１は、第２層目の第２のサブメモリユニットＳＭＵ２２において共通であり、該共通の第１の電極（共通ノードＣＮ２２）は、第２番目の第２の選択用トランジスタＴＲ２２及び第２の書込用トランジスタＴＲＷ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２２ｍの第２の電極３３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。
【０１４３】
更には、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットＳＭＵ１ｋを構成する各メモリセルＭＣ１ｋｍ、及び、第ｋ層目の第２のサブメモリユニットＳＭＵ２ｋを構成する各メモリセルＭＣ２ｋｍと、異なる熱履歴を有する。
【０１４４】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する第ｍ番目のメモリセルＭＣ１ｎｍと、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する第ｍ番目のメモリセルＭＣ２ｎｍとは、一対となって、それぞれに１ビットのデータを記憶する。
【０１４５】
第１の検出用トランジスタＴＲＳ１の一端は所定の電位Ｖｃｃを有する第１の配線（不純物層から構成された電源線）に接続され、他端は第１の読出用トランジスタＴＲＲ１を介して第１のビット線ＢＬ１に接続され、第２の検出用トランジスタＴＲＳ２の一端は所定の電位Ｖｃｃを有する第２の配線（不純物層から構成された電源線）に接続され、他端は第２の読出用トランジスタＴＲＲ２を介して第２のビット線ＢＬ２に接続されている。
【０１４６】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、第１の書込用トランジスタＴＲＷ１の一方のソース／ドレイン領域はコンタクトホール１５を介して第１のビット線ＢＬ１に接続され、他方のソース／ドレイン領域は、絶縁層１６に設けられた接続孔１８Ｂ、図示しない副ビット線、絶縁層１６に設けられた接続孔１８Ｃを介して、第１の選択用トランジスタＴＲ１１，ＴＲ１２のそれぞれの一方のソース／ドレイン領域に接続されている。また、第１番目の第１の選択用トランジスタＴＲ１１の他方のソース／ドレイン領域は、サブメモリユニットＳＭＵ１１を構成する共通の第１の電極（共通ノードＣＮ１１）に絶縁層１６に設けられた接続孔１８１を介して接続されている。一方、第２番目の第１の選択用トランジスタＴＲ１２の他方のソース／ドレイン領域は、サブメモリユニットＳＭＵ１２を構成する共通の第１の電極（共通ノードＣＮ１２）に、絶縁層１６に設けられた接続孔１８２、更には、絶縁層２６に設けられた接続孔２８を介して接続されている。また、第１の検出用トランジスタＴＲＳ１の一方のソース／ドレイン領域は、所定の電位Ｖｃｃを有する第１の配線に接続され、他方のソース／ドレイン領域は、第１の読出用トランジスタＴＲＲ１の一方のソース／ドレイン領域に接続されている。また、第１の読出用トランジスタＴＲＲ１の他方のソース／ドレイン領域は、コンタクトホール１５を介して第１のビット線ＢＬ１に接続されている。更には、第１の選択用トランジスタＴＲ１１，ＴＲ１２のそれぞれの一方のソース／ドレイン領域、あるいは、第１の書込用トランジスタＴＲＷ１の他方のソース／ドレイン領域は、第１の検出用トランジスタＴＲＳ１のゲート電極に、図示しない副ビット線及び接続孔１８Ａを介して接続されている。尚、第１の検出用トランジスタＴＲＳ１のゲート電極の延在部を符号ＷＬＳ１で示す。第１の検出用トランジスタＴＲＳ１の他方のソース／ドレイン領域と第１の読出用トランジスタＴＲＲ１の一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。また、第１の書込用トランジスタＴＲＷ１のゲート電極に接続されたワード線ＷＬＷ１、第１の読出用トランジスタＴＲＲ１のゲート電極に接続されたワード線ＷＬＲ１、及び、第１の選択用トランジスタＴＲ１１，ＴＲ１２のゲート電極に接続されたワード線ＷＬ１１，ＷＬ１２は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬｍは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬ１，ＢＬ２は差動センスアンプＳＡに接続されている。ここで、副ビット線は、下層絶縁層上を延び、第１のビット線ＢＬ１に接続されている。
【０１４７】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍに記憶されたデータの読み出し時、第ｎ番目の第１の選択用トランジスタＴＲ１ｎ及び第１の読出用トランジスタＴＲＲ１が導通状態とされ、各メモリセルＭＣ１ｎｍに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ１１又はＣＮ１２）に生じた電位により、第１の検出用トランジスタＴＲＳ１の動作が制御され、且つ、第２のビット線ＢＬ２に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍに記憶されたデータの読み出し時、第ｎ番目の第２の選択用トランジスタＴＲ２ｎ及び第２の読出用トランジスタＴＲＲ２が導通状態とされ、各メモリセルＭＣ２ｎｍに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ２１又はＣＮ２２）に生じた電位により、第２の検出用トランジスタＴＲＳ２の動作が制御され、且つ、第１のビット線ＢＬ１に第ｎ番目の電位を有する参照電位ＶＲＥＦ−ｎが与えられ、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なる。
【０１４８】
第１のメモリユニットＭＵ１を構成する第１の選択用トランジスタＴＲ１１，ＴＲ１２のそれぞれはワード線ＷＬ１１，ＷＬ１２に接続され、第２のメモリユニットＭＵ２を構成する第２の選択用トランジスタＴＲ２１，ＴＲ２２はそれぞれワード線ＷＬ２１，ＷＬ２２に接続されており、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍは独立して制御される。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍビット（具体的には１６ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１４９】
各サブメモリユニットＳＭＵ１Ｎ，ＳＭＵ２Ｎの構造は、実質的に、実施の形態３にて説明したサブメモリユニットＳＭＵ１Ｎ，ＳＭＵ２Ｎと同様の構造とすることができるので、詳細な説明は省略する。
【０１５０】
実施の形態５の不揮発性メモリの大きさ（占有面積）は、基本的には、一方向においては、プレート線ＰＬＭのピッチと本数（Ｍの値）で決定され、かかる方向と直交する方向においては、共通ノードのピッチと本数（Ｎの値）で決定される。不揮発性メモリが占める半導体基板の領域の面積（大きさ）は、選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ２１，ＴＲ２２の占める面積（大きさ）によって主に決定される。書込用トランジスタＴＲＷ１，ＴＲＷ２、読出用トランジスタＴＲＲ１，ＴＲＲ２、検出用トランジスタＴＲＳ１，ＴＲＳ２は、半導体基板の空領域に形成すればよく、空領域の面積は、サブメモリユニットの数（Ｎ）、サブメモリユニットを構成するメモリセルの数（Ｍ）が大きくなるほど、広くなる。従って、このように、書込用トランジスタＴＲＷ１，ＴＲＷ２、読出用トランジスタＴＲＲ２，ＴＲＲ２、検出用トランジスタＴＲＳ１，ＴＲＳ２を、半導体基板の空領域に形成すれば、半導体基板を極めて効果的に利用することができる。
【０１５１】
この不揮発性メモリの第１のメモリユニットＭＵ１における第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐからデータを読み出す場合、選択プレート線ＰＬｐにＶｃｃを印加する。このとき、選択メモリセルＭＣ１１ｐにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮ１１の電位が上昇する。一方、選択メモリセルＭＣ１１ｐにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮ１１の電位は殆ど上昇しない。即ち、共通ノードＣＮ１１は、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬｊにカップリングされているので、共通ノードＣＮ１１の電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ１１ｐに記憶されたデータに依存して共通ノードＣＮ１１の電位に変化が生じる。従って、選択メモリセルＭＣ１１ｐの強誘電体層には、分極反転に十分な電界を与えることができる。そして、第１のビット線ＢＬ１を浮遊状態とし、第１の読出用トランジスタＴＲＲ１をオン状態とする。一方、選択メモリセルＭＣ１１ｐに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ１１）に生じた電位により、第１の検出用トランジスタＴＲＳ１の動作が制御される。具体的には、選択メモリセルＭＣ１１ｐに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ１１）に高い電位が生じれば、第１の検出用トランジスタＴＲＳ１は導通状態となり、第１の検出用トランジスタＴＲＳ１の一方のソース／ドレイン領域は所定の電位Ｖｃｃを有する第１の配線に接続されているので、かかる第１の配線から、第１の検出用トランジスタＴＲＳ１及び第１の読出用トランジスタＴＲＲ１を介して第１のビット線ＢＬ１に電流が流れ、第１のビット線ＢＬ１の電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ１１）の電位変化が検出され、この検出結果が第１のビット線ＢＬ１に電圧（電位）として伝達される。ここで、第１の検出用トランジスタＴＲＳ１の閾値をＶｔｈ、第１の検出用トランジスタＴＲＳ１のゲート電極の電位（即ち、共通ノードＣＮ１１の電位）をＶｇとすれば、第１のビット線ＢＬ１の電位は概ね（Ｖｇ−Ｖｔｈ）となる。尚、第１の検出用トランジスタＴＲＳ１をディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖｔｈは負の値をとる。これにより、第１のビット線ＢＬ１の負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、第１の検出用トランジスタＴＲＳ１をＰＭＯＳＦＥＴから構成することもできる。第２のビット線ＢＬ２には、実施の形態１あるいは実施の形態２にて説明したと同様に、第１番目の参照電位ＶＲＥＦ−１を加える。
【０１５２】
尚、サブメモリユニットを構成するメモリセルの個数（Ｍ）は、選択メモリセルの強誘電体層に十分に大きな電界を与えて、かかる強誘電体層に確実に分極反転が生じるような個数とする必要がある。即ち、Ｍの値が値が小さ過ぎると、選択プレート線ＰＬｐにＶｃｃを印加したとき、第２の電極と第１の電極とのカップリングによって、浮遊状態にある第１の電極の電位が大きく上昇してしまい、第２の電極と第１の電極との間に十分なる電界が形成されず、強誘電体層に分極反転が生じなくなる。一方、第１の電極に現れる電位（信号電位と呼ぶ）は、蓄積電荷量を負荷容量で除したものなので、Ｍの値が大き過ぎると、第１の電極に現れる電位が低くなり過ぎる。選択プレート線ＰＬｐにＶｃｃを印加したとき、選択メモリセルにデータ「１」が記憶されていれば、第１の電極と第２の電極との間にあっては、強誘電体層の分極を反転する方向に電界が生じる。従って、このような選択メモリセルからの信号電位（浮遊状態の第１の電極に現れる電位であり、第１の検出用トランジスタＴＲＳ１のゲート電極に印加される電位Ｖｇ）は、データ「０」が記憶されていた場合よりも高くなる。そして、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位との差が大きいほど、データ読み出しの信頼性が高くなる。Ｍの値が１の場合、共通ノードＣＮ１１における負荷容量が小さ過ぎる結果、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位が上昇し過ぎてしまい、選択プレート線ＰＬｐに印加されたＶｃｃとの間の電位差が小さくなりすぎる。従って、強誘電体層の分極反転が不十分であり、選択メモリセルからのデータの読み出しが困難となる。一方、Ｍの値が２以上となると、選択メモリセルにおいては、選択プレート線ＰＬｐに印加されたＶｃｃと信号電位との間の電位差が十分に大きくなり、選択メモリセルからデータを確実に読み出すことが可能となる。尚、Ｍの値を増加させるに従い、共通ノードＣＮ１１の負荷容量が増加し、Ｍの値が或るレベルを超えると、今度は、選択プレート線ＰＬｐに印加されたＶｃｃと信号電位との間の電位差である信号量の値が低下し始める。このように、Ｍの値には最適値が存在し、かかるＭの最適値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２である。
【０１５３】
実施の形態５において、第１及び第２の検出用トランジスタの一端が接続された第１及び第２の配線の所定の電位はＶｃｃに限定されず、例えば、接地されていてもよい。即ち、第１及び第２の検出用トランジスタの一端が接続された第１及び第２の配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖｃｃ）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶｃｃとする必要がある。そのためには、図１７に例示するような、トランジスタＴＲＩＶ−１，ＴＲＩＶ−２，ＴＲＩＶ−３，ＴＲＩＶ−４から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲＩＶ−２，ＴＲＩＶ−４をオン状態とし，データの再書き込み時には、トランジスタＴＲＩＶ−１，ＴＲＩＶ−３をオン状態とすればよい。
【０１５４】
（実施の形態６）
実施の形態６は、本発明の第５の態様及び第６の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態６の不揮発性メモリの一部分を切断したときの模式的な一部断面図は、図１に示したと同様である。また、本発明の第６の態様に係る不揮発性メモリの概念的な回路図を図１８の（Ａ）に示し、図１８の（Ａ）の概念的な回路図のより具体的な回路図を図１９に示す。尚、図１には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図１の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。
【０１５５】
実施の形態６の不揮発性メモリは、第１の電極２１，３１と、少なくとも該第１の電極２１，３１上に形成された強誘電体層２２，３２と、該強誘電体層２２，３２上に形成された第２の電極２３，３３とから成るメモリセルＭＣ１１Ｍ，ＭＣ１２Ｍ，ＭＣ２１Ｍ，ＭＣ２２Ｍを、複数、有し、複数のメモリセルは、製造時の熱履歴の異なる２つ以上の熱履歴グループのいずれかに属し（具体的には、実施の形態６においては、メモリセルＭＣ１１Ｍ及びメモリセルＭＣ２１Ｍは同じ熱履歴グループに属し、メモリセルＭＣ１２Ｍ及びメモリセルＭＣ２２Ｍは同じ熱履歴グループに属し）、一対のメモリセル（ＭＣ１ｎｍ，ＭＣ２ｎｍ）に相補的な１ビットのデータが記憶され、該一対のメモリセル（ＭＣ１ｎｍ，ＭＣ２ｎｍ）は同じ熱履歴グループに属している。
【０１５６】
ここで、実施の形態６の不揮発性メモリにおいては、メモリセルが絶縁層２６を介して積層された構造を有し、或る絶縁層１６上に形成されたメモリセルＭＣ１１Ｍ，ＭＣ２１Ｍは、他の絶縁層２６上に形成されたメモリセルＭＣ１２Ｍ，ＭＣ２２Ｍと異なる熱履歴グループに属し、同一の絶縁層１６上に形成されたメモリセルＭＣ１１Ｍ，ＭＣ２１Ｍ、同一の絶縁層２６上に形成されたメモリセルＭＣ１２Ｍ，ＭＣ２２Ｍは、同じ熱履歴グループに属する。
【０１５７】
あるいは又、実施の形態６の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ１と、
（Ｂ−１）第１の選択用トランジスタＴＲ１と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態６においては、Ｍ＝４）のメモリセルＭＣ１ＮＭから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態６においては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ−１）Ｍ×Ｎ本のプレート線、
から成る第１のメモリユニットＭＵ１と、
（Ａ−２）第２のビット線ＢＬ２と、
（Ｂ−２）第２の選択用トランジスタＴＲ２と、
（Ｃ−２）それぞれがＭ個のメモリセルＭＣ２ＮＭから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ２Ｎと、
（Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、
から成る第２のメモリユニットから構成されている。
【０１５８】
そして、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎと、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎとは、同じ絶縁層１６，２６上に形成されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎ’と第ｎ’層目の第２のサブメモリユニットＳＭＵ２ｎ’とは、絶縁層２６を介して、第（ｎ’−１）層目の第１のサブメモリユニットＳＭＵ１（ｎ’−１）と第（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ２（ｎ’−１）の上に積層されている。
【０１５９】
また、各メモリセルＭＣ１１ｍ，ＭＣ２１ｍ及びＭＣ１２ｍ，ＭＣ２２ｍは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。
【０１６０】
第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍの第１の電極は、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおいて共通であり、該共通の第１の電極は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１ｎｍの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。具体的には、第１層目の第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第１の電極２１は、第１層目の第１のサブメモリユニットＳＭＵ１１において共通であり、該共通の第１の電極（共通ノードＣＮ１１）は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１１ｍの第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。また、第２層目の第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第１の電極３１は、第２層目の第１のサブメモリユニットＳＭＵ１２において共通であり、該共通の第１の電極（共通ノードＣＮ１２）は、第１の選択用トランジスタＴＲ１を介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１２ｍの第２の電極３３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。
【０１６１】
一方、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍの第１の電極は、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおいて共通であり、該共通の第１の電極は、第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２ｎｍの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。具体的には、第１層目の第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第１の電極２１は、第１層目の第２のサブメモリユニットＳＭＵ２１において共通であり、該共通の第１の電極（共通ノードＣＮ２１）は、第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。また、第２層目の第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第１の電極３１は、第２層目の第２のサブメモリユニットＳＭＵ２２において共通であり、該共通の第１の電極（共通ノードＣＮ２２）は、第２の選択用トランジスタＴＲ２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極３３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている。
【０１６２】
そして、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットＳＭＵ１ｋを構成する各メモリセルＭＣ１ｋｍ、及び、第ｋ層目の第２のサブメモリユニットＳＭＵ２ｋを構成する各メモリセルＭＣ２ｋｍと、異なる熱履歴を有する。
【０１６３】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する第ｍ番目のメモリセルＭＣ１ｎｍと、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する第ｍ番目のメモリセルＭＣ２ｎｍとは、一対となって相補的なデータを記憶する。
【０１６４】
実施の形態６における第１及び第２のメモリユニットＭＵ１，ＭＵ２の具体的な構造は、図１を参照して説明した実施の形態１における第１及び第２のメモリユニットＭＵ１，ＭＵ２の構造と実質的に同様とすることができるので、詳細な説明は省略する。
【０１６５】
第１のメモリユニットＭＵ１を構成する第１の選択用トランジスタＴＲ１、及び、第２のメモリユニットＭＵ２を構成する第２の選択用トランジスタＴＲ２は同じワード線ＷＬに接続されており、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍは同時に制御される。実際の不揮発性メモリにおいては、このＮ×Ｍビット（具体的には８ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１６６】
例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐ（ｐは１，２，３，４のいずれか）、及び、第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｐに記憶された相補的なデータを読み出す場合、ワード線ＷＬを選択し、メモリセルＭＣ１１ｐ，ＭＣ２１ｐ以外のメモリセルに接続されたプレート線には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ１１ｐ，ＭＣ２１ｐが接続されたプレート線を駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐ，ＭＣ２１ｐに記憶された相補的な１ビットのデータに相当する電位が第１の選択用トランジスタＴＲ１及び第２の選択用トランジスタＴＲ２を介して第１のビット線ＢＬ１及び第２のビット線ＢＬ２にビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１６７】
実施の形態６の不揮発性メモリにおいては、一対のメモリセルに相補的な１ビットのデータを記憶するが、これらの一対のメモリセルは同じ製造時の熱履歴グループに属することが保証されているので、ビット線に表れるビット線電位に変化が生じ難い。
【０１６８】
尚、図１８の（Ｂ）に示すように、第１のメモリユニットＭＵ１を構成する第１の選択用トランジスタＴＲ１をワード線ＷＬ１に接続し、第２のメモリユニットＭＵ２を構成する第２の選択用トランジスタＴＲ２をワード線ＷＬ２に接続し、ワード線ＷＬ１とワード線ＷＬ２を同時に駆動することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを同時に制御してもよい。
【０１６９】
（実施の形態７）
実施の形態７は、本発明の第５の態様及び第７の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態７の不揮発性メモリの一部分を切断したときの模式的な一部断面図は、図６に示したと同様である。また、本発明の第７の態様に係る不揮発性メモリの概念的な回路図を図２０の（Ａ）に示し、図２０の（Ａ）の概念的な回路図のより具体的な回路図を図２１に示す。尚、図６には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図６の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。
【０１７０】
実施の形態７の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ１と、
（Ｂ−１）Ｎ個（但し、Ｎ≧２であり、実施の形態７においては、Ｎ＝２）の第１の選択用トランジスタＴＲ１Ｎと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態７においては，Ｍ＝４）のメモリセルＭＣ１ＮＭから構成された、Ｎ個の第１のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線ＰＬＭ、
から成る第１のメモリユニットＭＵ１と、
（Ａ−２）第２のビット線ＢＬ２と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ２Ｎと、
（Ｃ−２）それぞれがＭ個のメモリセルＭＣ２ＮＭから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ２Ｎと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成するメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬＭ、から成る第２のメモリユニットから構成されている。
【０１７１】
そして、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎと、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎとは、同じ絶縁層１６，２６上に形成されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットＳＭＵ１ｎ’と第ｎ’層目の第２のサブメモリユニットＳＭＵ２ｎ’とは、絶縁層２６を介して、第（ｎ’−１）層目の第１のサブメモリユニットＳＭＵ１（ｎ’−１）と第（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ２（ｎ’−１）の上に積層されている。
【０１７２】
また、各メモリセルＭＣ１１ｍ，ＭＣ２１ｍ及びＭＣ１２ｍ，ＭＣ２２ｍは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。
【０１７３】
更には、第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成するメモリセルＭＣ１ｎｍの第１の電極は、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタＴＲ１ｎを介して第１のビット線ＢＬ１に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ１ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍの第１の電極２１（共通ノードＣＮ１１と呼ぶ場合がある）は、第１層目の第１のサブメモリユニットＳＭＵ１１において共通であり、この共通の第１の電極２１（共通ノードＣＮ１１）は、第１番目の第１の選択用トランジスタＴＲ１１を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。また、第２層目の第１のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍの第１の電極３１（共通ノードＣＮ１２と呼ぶ場合がある）は、第２層目の第１のサブメモリユニットＳＭＵ１２において共通であり、この共通の第１の電極３１（共通ノードＣＮ１２）は、第２番目の第１の選択用トランジスタＴＲ１２を介して第１のビット線ＢＬ１に接続され、第ｍ番目のメモリセルＭＣ１２ｍの第２の電極３３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。尚、このプレート線ＰＬｍは、第２のメモリユニットＭＵ２を構成する各メモリセルの第２の電極２３，３３にも接続されている。実施の形態７においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。プレート線ＰＬｍは図示しない領域で相互に接続されている。
【０１７４】
また、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成するメモリセルＭＣ２ｎｍの第１の電極は、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタＴＲ２ｎを介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２ｎｍの第２の電極は共通の第ｍ番目のプレート線ＰＬｍに接続されている。具体的には、第１層目の第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｍの第１の電極２１（共通ノードＣＮ２１と呼ぶ場合がある）は、第１層目の第２のサブメモリユニットＳＭＵ２１において共通であり、この共通の第１の電極２１（共通ノードＣＮ２１）は、第１番目の第２の選択用トランジスタＴＲ２１を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２１ｍの第２の電極２３は共通の第ｍ番目のプレート線ＰＬｍに接続されている。また、第２層目の第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｍの第１の電極３１（共通ノードＣＮ２２と呼ぶ場合がある）は、第２層目の第２のサブメモリユニットＳＭＵ２２において共通であり、この共通の第１の電極３１（共通ノードＣＮ２２）は、第２番目の第２の選択用トランジスタＴＲ２２を介して第２のビット線ＢＬ２に接続され、第ｍ番目のメモリセルＭＣ２２ｍの第２の電極３３は共通の第ｍ番目のプレート線に接続されている。
【０１７５】
そして、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＣ２ｎｍは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する各メモリセルＭＣ１ｎｍ、及び、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する各メモリセルＭＵ２ｎｍは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットＳＭＵ１ｋを構成する各メモリセルＭＣ１ｋｍ、及び、第ｋ層目の第２のサブメモリユニットＳＭＵ２ｋを構成する各メモリセルＭＣ２ｋｍと、異なる熱履歴を有する。
【０１７６】
そして、第１のメモリユニットＭＵ１における第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎを構成する第ｍ番目のメモリセルＭＣ１ｎｍと、第２のメモリユニットＭＵ２における第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎを構成する第ｍ番目のメモリセルＭＣ２ｎｍとは、一対となって相補的なデータを記憶する。
【０１７７】
実施の形態７における第１及び第２のメモリユニットＭＵ１，ＭＵ２の具体的な構造は、図６を参照して説明した実施の形態３における第１及び第２のメモリユニットＭＵ１，ＭＵ２の構造と、実質的に同様とすることができるので、詳細な説明は省略する。
【０１７８】
第１のメモリユニットＭＵ１を構成する第１番目の第１の選択用トランジスタＴＲ１１、及び、第２のメモリユニットＭＵ２を構成する第１番目の第２の選択用トランジスタＴＲ２１は同じワード線ＷＬ１に接続されており、メモリセルＭＣ１１ｍ，ＭＣ２１ｍは同時に制御される。また、第１のメモリユニットＭＵ１を構成する第２番目の第１の選択用トランジスタＴＲ１２、及び、第２のメモリユニットＭＵ２を構成する第２番目の第２の選択用トランジスタＴＲ２２は同じワード線ＷＬ２に接続されており、メモリセルＭＣ１２ｍ，ＭＣ２２ｍは同時に制御される。実際の不揮発性メモリにおいては、このＮ×Ｍビット（具体的には８ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１７９】
例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐ（ｐは１，２，３，４のいずれか）、及び、第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｐに記憶された相補的なデータを読み出す場合、ワード線ＷＬ１を選択し、メモリセルＭＣ１１ｐ，ＭＣ２１ｐ以外のメモリセルに接続されたプレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ１１ｐ，ＭＣ２１ｐが接続されたプレート線ＰＬｐを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐ，ＭＣ２１ｐに記憶された相補的な１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１及び第１番目の第２の選択用トランジスタＴＲ２１を介して第１のビット線ＢＬ１及び第２のビット線ＢＬ２にビット線電位として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１８０】
尚、図２０の（Ｂ）に示すように、第１番目の第１の選択用トランジスタＴＲ１１をワード線ＷＬ１１に接続し、第２番目の第１の選択用トランジスタＴＲ１２をワード線ＷＬ１２に接続し、第１番目の第２の選択用トランジスタＴＲ２１をワード線ＷＬ２１に接続し、第２番目の第２の選択用トランジスタＴＲ２２をワード線ＷＬ２２に接続し、ワード線ＷＬ１１とワード線ＷＬ２１を同時に駆動し、ワード線ＷＬ１２とワード線ＷＬ２２を同時に駆動することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを同時に制御してもよい。
【０１８１】
（実施の形態８）
実施の形態８は、実施の形態７の変形である。ビット線の延びる方向と平行な仮想垂直面で実施の形態８の不揮発性メモリの一部分を切断したときの模式的な一部断面図は、図１１に示したと同様である。更には、実施の形態８の不揮発性メモリの概念的な回路図を図２２の（Ａ）に示す。尚、図１１には、第１のサブメモリユニットを示すが、第２のサブメモリユニットも同様の構造を有し、第２のサブメモリユニットは、図１１の紙面垂直方向に、第１のサブメモリユニットと並んで形成されている。以下の説明においては、場合によっては、第１のサブメモリユニットについての説明のみを行う場合がある。
【０１８２】
実施の形態８においては、Ｎ本の第１のビット線ＢＬ１Ｎ、及び、Ｎ本の第２のビット線ＢＬ２Ｎを備えている。そして、第１のメモリユニットＭＵ１において、第ｎ層目の第１のサブメモリユニットＳＭＵ１ｎにおける共通の第１の電極は、第ｎ番目の第１の選択用トランジスタＴＲ１ｎを介して第ｎ番目の第１のビット線ＢＬ１ｎに接続されており、第２のメモリユニットＭＵ２において、第ｎ層目の第２のサブメモリユニットＳＭＵ２ｎにおける共通の第１の電極は、第ｎ番目の第２の選択用トランジスタＴＲ２ｎを介して第ｎ番目の第２のビット線ＢＬ２ｎに接続されている。
【０１８３】
実施の形態８における第１及び第２のメモリユニットＭＵ１，ＭＵ２の具体的な構造は、図１１を参照して説明した実施の形態４における第１及び第２のメモリユニットＭＵ１，ＭＵ２の構造と、実質的に同様とすることができるので、詳細な説明は省略する。
【０１８４】
第１のメモリユニットＭＵ１を構成する第１番目の第１の選択用トランジスタＴＲ１１、及び、第２のメモリユニットＭＵ２を構成する第１番目の第２の選択用トランジスタＴＲ２１は同じワード線ＷＬ１に接続されており、メモリセルＭＣ１１ｍ，ＭＣ２１ｍは同時に制御される。また、第１のメモリユニットＭＵ１を構成する第２番目の第１の選択用トランジスタＴＲ１２、及び、第２のメモリユニットＭＵ２を構成する第２番目の第２の選択用トランジスタＴＲ２２は同じワード線ＷＬ２に接続されており、メモリセルＭＣ１２ｍ，ＭＣ２２ｍは同時に制御される。実際の不揮発性メモリにおいては、このＮ×Ｍビット（具体的には８ビット）を記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１８５】
例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐ（ｐは１，２，３，４のいずれか）、及び、第２のサブメモリユニットＳＭＵ２１を構成するメモリセルＭＣ２１ｐに記憶された相補的なデータを読み出す場合、ワード線ＷＬ１を選択し、メモリセルＭＣ１１ｐ，ＭＣ２１ｐ以外のメモリセルに接続されたプレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、メモリセルＭＣ１１ｐ，ＭＣ２１ｐが接続されたプレート線ＰＬｐを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、メモリセルＭＣ１１ｐ，ＭＣ２１ｐに記憶された相補的な１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１及び第１番目の第２の選択用トランジスタＴＲ２１を介して第１番目の第１のビット線ＢＬ１１及び第１番目の第２のビット線ＢＬ２１にビット線電位として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ２１の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１８６】
尚、図２２の（Ｂ）に示すように、第１番目の第１の選択用トランジスタＴＲ１１をワード線ＷＬ１１に接続し、第２番目の第１の選択用トランジスタＴＲ１２をワード線ＷＬ１２に接続し、第１番目の第２の選択用トランジスタＴＲ２１をワード線ＷＬ２１に接続し、第２番目の第２の選択用トランジスタＴＲ２２をワード線ＷＬ２２に接続し、ワード線ＷＬ１１とワード線ＷＬ２１を同時に駆動し、ワード線ＷＬ１２とワード線ＷＬ２２を同時に駆動することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを同時に制御してもよい。
【０１８７】
以上、本発明を、実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１８８】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリセルの積層段数（Ｎ）に一致し、プレート線本数はサブメモリユニットを構成するメモリセルの数（Ｍ）に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「１」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１８９】
実施の形態３あるいは実施の形態７の不揮発性メモリを、図２３に示す構造のように変形することもできる。尚、回路図を図２４に示す。尚、第１のメモリユニットＭＵ１と第２のメモリユニットＭＵ２は同じ構造を有する。以下、第１のメモリユニットＭＵ１について、説明する。また、回路図２４は、実施の形態７の不揮発性メモリの変形に関するものであり、選択用トランジスタＴＲ１ｎと選択用トランジスタＴＲ２ｎとを異なるワード線に接続すれば、実施の形態３の不揮発性メモリの変形に関するものとなる。
【０１９０】
この不揮発性メモリにおける第１のメモリユニットＭＵ１は、差動センスアンプＳＡに接続されている第１のビット線ＢＬ１と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の第１の選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４と、Ｎ個のサブメモリユニットＳＭＵ１１，ＳＭＵ１２，ＳＭＵ１３，ＳＭＵ１４と、プレート線から構成されている。第１層目のサブメモリユニットＳＭＵ１１は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝８）のメモリセルＭＣ１１ｍ（ｍ＝１，２，・・・，８）から構成されている。また、第２層目のサブメモリユニットＳＭＵ１２も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１２ｍ（ｍ＝１，２・・・，８）から構成されている。更には、第３層目のサブメモリユニットＳＭＵ１３も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１３ｍ（ｍ＝１，２・・・，８）から構成され、第４層目のサブメモリユニットＳＭＵ１４も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１４ｍ（ｍ＝１，２・・・，８）から構成されている。プレート線の数は、Ｍ本（この例においては８本）であり、ＰＬｍ（ｍ＝１，２・・・，８）で表している。第１の選択用トランジスタＴＲ１ｎのゲート電極に接続されたワード線ＷＬ１ｎは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬｍは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１９１】
また、第１層目のサブメモリユニットＳＭＵ１１を構成する各メモリセルＭＣ１１ｍは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、第２層目のサブメモリユニットＳＭＵ１２を構成する各メモリセルＭＣ１２ｍは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成り、第３層目のサブメモリユニットＳＭＵ１３を構成する各メモリセルＭＣ１３ｍは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、第４層目のサブメモリユニットＳＭＵ１４を構成する各メモリセルＭＣ１４ｍは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。そして、各サブメモリユニットＳＭＵ１１，ＳＭＵ１２，ＳＭＵ１３，ＳＭＵ１４において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮ１１，ＣＮ１２，ＣＮ１３，ＣＮ１４と呼ぶ。
【０１９２】
ここで、第１層目のサブメモリユニットＳＭＵ１１における共通の第１の電極２１Ａ（第１の共通ノードＣＮ１１）は、第１番目の第１の選択用トランジスタＴＲ１１を介して第１のビット線ＢＬ１に接続されている。また、第２層目のサブメモリユニットＳＭＵ１２における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ１２）は、第２番目の第１の選択用トランジスタＴＲ１２を介して第１のビット線ＢＬ１に接続されている。更には、第３層目のサブメモリユニットＳＭＵ１３における共通の第１の電極３１Ａ（第３の共通ノードＣＮ１３）は、第３番目の第１の選択用トランジスタＴＲ１３を介して第１のビット線ＢＬ１に接続されている。また、第４層目のサブメモリユニットＳＭＵ１４における共通の第１の電極３１Ｂ（第４の共通ノードＣＮ１４）は、第４番目の第１の選択用トランジスタＴＲ１４を介して第１のビット線ＢＬ１に接続されている。
【０１９３】
また、第１層目のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍと、第２層目のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬｍに接続されている。更には、第３層目のサブメモリユニットＳＭＵ１３を構成するメモリセルＭＣ１３ｍと、第４層目のサブメモリユニットＳＭＵ１４を構成するメモリセルＭＣ１４ｍは、第２の電極３３を共有しており、この共有された第ｍ番目の第２の電極３３はプレート線ＰＬｍに接続されている。具体的には、この共有された第ｍ番目の第２の電極２３の延在部からプレート線ＰＬｍが構成され、この共有された第ｍ番目の第２の電極３３の延在部からプレート線ＰＬｍが構成されており、各プレート線ＰＬｍは図示しない領域で接続されている。
【０１９４】
この不揮発性メモリにおいては、サブメモリユニットＳＭＵ１１，ＳＭＵ１２とサブメモリユニットＳＭＵ１３，ＳＭＵ１４は、絶縁層２６を介して積層されている。サブメモリユニットＳＭＵ１４は絶縁膜３６Ａで被覆されている。また、第１層目のサブメモリユニットＳＭＵ１１は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４は、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４Ａ，１４Ｂから構成されている。そして、第１番目の第１の選択用トランジスタＴＲ１１、第２番目の第１の選択用トランジスタＴＲ１２、第３番目の第１の選択用トランジスタＴＲ１３、第４番目の第１の選択用トランジスタＴＲ１４の他方のソース／ドレイン領域１４Ｂはコンタクトホール１５を介して第１のビット線ＢＬ１に接続されている。また、第１番目の第１の選択用トランジスタＴＲ１１の一方のソース／ドレイン領域１４Ａは、絶縁層１６に形成された開口部中に設けられた接続孔１８を介して第１の共通ノードＣＮ１１に接続されている。更には、第２番目の第１の選択用トランジスタＴＲ１２の一方のソース／ドレイン領域１４Ａは、接続孔１８を介して第２の共通ノードＣＮ１２に接続されている。また、第３番目の第１の選択用トランジスタＴＲ１３の一方のソース／ドレイン領域１４Ａは、接続孔１８、パッド部２５、絶縁層２６に形成された開口部中に設けられた接続孔２８を介して第３の共通ノードＣＮ１３に接続されている。更には、第４番目の第１の選択用トランジスタＴＲ１４の一方のソース／ドレイン領域１４Ａは、接続孔１８、パッド部２５、接続孔２８を介して第４の共通ノードＣＮ１４に接続されている。このような構造は、他の実施の形態における不揮発性メモリにも適用することができる。
【０１９５】
また、例えば、図２５に示すように、実施の形態３あるいは実施の形態７の不揮発性メモリの変形例として、第１の電極２１’，３１’を上部電極とし、第２の電極２３’，３３’を下部電極とすることもできる。このような構造は、他の実施の形態における不揮発性メモリにも適用することができる。尚、図２５中、参照番号２６Ｂ，２６Ｃは、それぞれ、絶縁層の下層及び上層を示し、参照番号３６Ｂ，３６Ｃは、それぞれ、絶縁膜の下層及び上層を示す。
【０１９６】
模式的な一部断面図を図１１に示し、回路図を図１２〜図１４に示した実施の形態４にて説明した不揮発性メモリにあっては、第１のメモリユニットにおける第１層目の第１のサブメモリユニットＳＭＵ１１を構成する第ｍ番目のメモリセルＭＣ１１ｍと、第１のメモリユニットにおける第２層目の第１のサブメモリユニットＳＭＵ１２を構成する第ｍ番目のメモリセルＭＣ１２ｍとが、一対となって、プレート線ＰＬｍを共有し、それぞれに１ビットのデータを記憶する構成とすることもできる。そして、この場合、図１２に回路図を示すように、ＭＯＳキャパシタから第１及び第２のリファレンスキャパシタＲＣ１，ＲＣ２を構成した場合、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１番目の第１のビット線ＢＬ１１にビット線電位として現れる。一方、スイッチング回路ＳＷ１２をオン状態とする。これによって、第２番目の第１のビット線ＢＬ１２には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ１２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１９７】
一方、図１４に回路図を示すように、強誘電体キャパシタから第１及び第２のリファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成した場合、メモリセルからデータを読み出すとき、予めスイッチング回路ＳＷＡ１２，ＳＷＡ２２，ＳＷＢ１２，ＳＷＢ２２をオン状態として、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する第２の電極をリファレンス・プレート線ドライバＲＰＤに接続し、リファレンス・プレート線ＰＬＲＥＦ−Ａ１，ＰＬＲＥＦ−Ａ２，ＰＬＲＥＦ−Ｂ１，ＰＬＲＥＦ−Ｂ２にリファレンス・プレート線ドライバＲＰＤから所定の電位を加える。その結果、リファレンスキャパシタＲＣＡ１，ＲＣＡ２，ＲＣＢ１，ＲＣＢ２を構成する強誘電体層に電荷が蓄積される。そして、例えば、第１のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｐに記憶されたデータを読み出す場合、ワード線ＷＬ１１を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ１１ｐに記憶された１ビットのデータに相当する電位が第１番目の第１の選択用トランジスタＴＲ１１を介して第１番目の第１のビット線ＢＬ１１にビット線電位として現れる。一方、リファレンスキャパシタＲＣＡ２の強誘電体層に第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＡ２１をオン状態とする。これによって、第２番目の第１のビット線ＢＬ１２には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ１２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１９８】
また、例えば、第２のサブメモリユニットＳＭＵ２２を構成するメモリセルＭＣ２２ｐに記憶されたデータを読み出す場合、ワード線ＷＬ２２を選択し、プレート線ＰＬｊ（ｊ≠ｐ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｐを駆動する。これによって、メモリセルＭＣ２２ｐに記憶された１ビットのデータに相当する電位が第２番目の第２の選択用トランジスタＴＲ２２を介して第２番目の第２のビット線ＢＬ２２にビット線電位として現れる。一方、リファレンスキャパシタＲＣＡ２の強誘電体層に第２の電極から適切な電界を印加した状態で、スイッチング回路ＳＷＡ２１をオン状態とする。これによって、第２番目の第１のビット線ＢＬ１２には、参照電位ＶＲＥＦ−２がビット線電位として現れる。そして、かかる対となったビット線ＢＬ１２，ＢＬ２２の電圧（ビット線電位）を差動センスアンプＳＡで検出する。
【０１９９】
【発明の効果】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、異なる熱履歴グループに属するメモリセルに接続されたビット線には異なる電位の参照電位が与えられ、あるいは又、第ｎ層目の第１及び第２のサブメモリユニットを構成するメモリセルには、第ｋ層目（ｋ≠ｎ）の第１及び第２のサブメモリユニットを構成するメモリセルとは異なる参照電位が与えられるので、製造時の熱履歴が異なるメモリセル群が混在していても、最適な参照電位をビット線に与えることが可能となり、ビット線に表れるビット線電位に差異が生じ難い。また、本発明の第５の態様〜第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、一対のメモリセルに相補的な１ビットのデータを記憶するが、これらの一対のメモリセルは同じ製造時の熱履歴グループに属することが保証されているので、ビット線に表れるビット線電位に変化が生じ難い。以上の結果として、メモリセルの微細化、メモリセルの積層化を確実に達成でき、動作マージンが多く、高い信頼性を有する、高集積化された強誘電体型不揮発性半導体メモリを提供することができる。
【０２００】
また、本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、１つの書込用トランジスタと１つの検出用トランジスタと１つの読出用トランジスタとＮ個の選択用トランジスタに対して、Ｍ×Ｎ個のメモリセルが設けられているが故に、１ビット当たりのセル面積を一層減少させることができる。しかも、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により検出用トランジスタの動作が制御されるが、第１の電極はＭ個のメモリセルに共通であるが故に、第１の電極に一種の追加の負荷容量が付加された状態となっている。その結果、データの読み出し時、プレート線に電圧を印加した際、第１の電極の電位上昇を抑制することができ、第１の電極と第２の電極との間に十分な電位差が生じる結果、強誘電体層に確実に分極反転が発生する。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの１つのメモリユニットの模式的な一部断面図である。
【図２】本発明の第２の態様、及び、発明の実施の形態１に係る強誘電体型不揮発性半導体メモリの概念的な回路図である。
【図３】図２に示す概念的な回路図のより具体的な回路図である。
【図４】本発明の第２の態様、及び、発明の実施の形態２に係る強誘電体型不揮発性半導体メモリの概念的な回路図である。
【図５】本発明の第２の態様、及び、発明の実施の形態２に係る強誘電体型不揮発性半導体メモリの変形例の概念的な回路図である。
【図６】発明の実施の形態３の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの１つのメモリユニットの模式的な一部断面図である。
【図７】本発明の第３の態様、及び、発明の実施の形態３に係る強誘電体型不揮発性半導体メモリの概念的な回路図である。
【図８】図７に示す概念的な回路図のより具体的な回路図である。
【図９】本発明の第３の態様、及び、発明の実施の形態３に係る強誘電体型不揮発性半導体メモリの変形例の概念的な回路図である。
【図１０】本発明の第３の態様、及び、発明の実施の形態３に係る強誘電体型不揮発性半導体メモリの別の変形例の概念的な回路図である。
【図１１】発明の実施の形態４の強誘電体型不揮発性半導体メモリをビット線の延びる方向と平行な仮想垂直面で切断したときの１つのメモリユニットの模式的な一部断面図である。
【図１２】本発明の第３の態様の変形例、及び、発明の実施の形態４に係る強誘電体型不揮発性半導体メモリの概念的な回路図である。
【図１３】図１２に示す概念的な回路図のより具体的な回路図である。
【図１４】本発明の第３の態様の変形例、及び、発明の実施の形態４に係る強誘電体型不揮発性半導体メモリの変形例の概念的な回路図である。
【図１５】発明の実施の形態５のゲインセル型の強誘電体型不揮発性半導体メモリの回路図である。
【図１６】発明の実施の形態５のゲインセル型の強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図１７】発明の実施の形態５のゲインセル型の強誘電体型不揮発性半導体メモリにおいて、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図１８】発明の実施の形態６の強誘電体型不揮発性半導体メモリの回路図である。
【図１９】図１８に示す概念的な回路図のより具体的な回路図である。
【図２０】発明の実施の形態７の強誘電体型不揮発性半導体メモリの回路図である。
【図２１】図２０に示す概念的な回路図のより具体的な回路図である。
【図２２】発明の実施の形態８の強誘電体型不揮発性半導体メモリの回路図である。
【図２３】発明の実施の形態３あるいは発明の実施の形態７の強誘電体型不揮発性半導体メモリの変形例をビット線の延びる方向と平行な仮想垂直面で切断したときの１つのメモリユニットの模式的な一部断面図である。
【図２４】図２３に示した発明の実施の形態７の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図２５】発明の実施の形態３あるいは発明の実施の形態７の強誘電体型不揮発性半導体メモリの別の変形例をビット線の延びる方向と平行な仮想垂直面で切断したときの１つのメモリユニットの模式的な一部断面図である。
【図２６】強誘電体のＰ−Ｅヒステリシスループ図である。
【図２７】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２８】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６，２６・・・絶縁層、１７，２７・・・開口部、１８，１８１，１８２，１８Ａ，１８Ｂ，１８Ｃ，２８・・・接続孔、２１，２１Ａ，２１Ｂ・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・・強誘電体層、２３，３３・・・第２の電極、２５・・・パッド部、ＭＵ・・・メモリユニット、ＳＭＵ・・・サブメモリユニット、ＭＣ・・・メモリセル、ＴＲ・・・選択用トランジスタ、ＴＲＷ・・・書込用トランジスタ、ＴＲＲ・・・読出用トランジスタ、ＴＲＳ・・・検出用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・差動センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＲＰＤ・・・リファレンス・プレート線ドライバ、ＣＮ・・・共通ノード、ＳＷ・・・スイッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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