(57)【特許請求の範囲】
【請求項１】
データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
該メモリアレイの状態を示す第１のデータを格納するステータスレジスタと、
前記各ブロックの状態を示す第２データを格納する複数のブロックステータスレジスタと、
該第１データおよび前記第２データの１つが前記データバスへ出力されるように該第１データおよび該第２データを制御する制御回路とを備え、
該データバスのビット数は、該第１データのビット数と該第２データの１つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第１データと該第２データの１つとが該データバスに同時に出力されように制御する、不揮発性半導体記憶装置。
【請求項２】
前記第１データが、前記第２データより下位のデータとして前記データバスに出力される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２データが、前記第１データより下位のデータとして前記データバスに出力される、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有する複数のメモリアレイと、
各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
各メモリアレイにそれぞれ設けられ、各メモリアレイの状態を示す所定ビット数の第１データを格納する複数のステータスレジスタと、
前記各ステータスレジスタに格納された各第１データが前記データバスへ出力されるように、各第１データを制御する制御回路とを備え、
入力されるアドレスによって選択されたメモリアレイの各メモリセルへのデータの書き込みと該アドレスによって選択されなかった他の１つのメモリアレイの各メモリセルからのデータの読み出しとが同時に行われる、不揮発性半導体記憶装置であって、
前記データバスのビット数は、前記２つのステータスレジスタにそれぞれ格納される第１データのビット数を加えたものと等しいかまたは大きく、
該制御回路は、該アドレスによって選択されたメモリアレイに設けられたステータスレジスタからの前記第１データと、該アドレスによって選択されなかった他の１つのメモリアレイに設けられたステータレジスタからの前記第１データとが該データバスに同時に出力されるように制御する、不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリアレイが１つのチップ内に形成されている、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有し、それぞれのメモリセルが複数のブロックとされている複数のメモリアレイと、
各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
各メモリアレイに対応してそれぞれ設けられ、各メモリアレイの状態を示す第１データを格納する複数のステータスレジスタと、
前記各ブロックの状態を示す第２データを格納する複数のブロックステータスレジスタと、
該第１データおよび該第２データの１つが該データバスへ出力されるように、第１データおよび該第２データを制御する制御回路とを備え、
該データバスのビット数は、該第１データのビット数と該第２データの１つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、入力されるアドレスによって選択されるメモリアレイに対応して設けられたステータスレジスタからの前記第１データと、該アドレスによって選択されたメモリアレイにおける１つのブロックステータスレジスタから出力される第２データとが、該データバスに同時に出力されるように制御する、不揮発性半導体記憶装置。
【請求項７】
データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
該メモリアレイの状態を示す第１データを格納するステータスレジスタと、
該第１データおよび該第１データと異なるデータである所定ビット数の第２データが前記データバスへ出力されるように、該第１データおよび該第２データを制御する制御回路とを備え、
該データバスのビット数は、該第１データのビット数と該第２データのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第１データと該第２データとを該データバスに同時に出力するように制御する、不揮発性半導体記憶装置。
【請求項８】
データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、
該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、
前記各ブロックの状態を示す第１データを格納する複数のブロックステータスレジスタと、
該第１データおよび該第１データと異なるデータである所定ビット数の第２データが前記データバスへ出力されるように該第１データおよび該第２データを制御する制御回路とを備え、
該データバスのビット数は、該第１データのビット数と該第２データの１つのビット数とを加えたものと等しいかまたは大きく、
該制御回路は、該第１データと該第２データの１つとを該データバスに同時に出力するように制御する、不揮発性半導体記憶装置。
【請求項９】
前記各ブロックにおける全てのメモリセルが一括消去される、請求項１、６または７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータや情報携帯機器に用いられる不揮発性半導体記憶装置に関する。より詳しくはデータの電気的な書き込みや、消去が可能なメモリと、そのメモリに対応したステータスレジスタやブロックステータスレジスタとの構成や動作方法に関する。特に、２チップ分のメモリアレイの機能を１つのチップに集積した構成（ＤＵＡＬ  ＷＯＲＫと呼ばれる構成）からなる不揮発性半導体記憶装置で１６ビット以上のバスを有し、ステータスレジスタとブロックステータスレジスタとを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの１つに、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  ｍｅｍｏｒｙ）がある。ＥＰＲＯＭでは、ユーザ側でデータの書き込みが可能であるが、データを消去するときには、紫外線を照射することにより全メモリアレイのデータを一括して消去する。そのため、データを書き換える度に、ＥＰＲＯＭを基盤から抜き取る作業が必要であった。
【０００３】
上記ＥＰＲＯＭはメモリセル面積が小さく、大容量を集積するには適しているが、紫外線を照射してデータを消去するため、窓付きのパッケージを必要とし、プログラマ（または、ライタ）と呼ばれる書き込み装置によって書き込みを行うため、書き込み時にシステムからＥＰＲＯＭを取り外す必要がある。
【０００４】
一方、従来からあるＥＥＰＲＯＭはシステム内で電気的にデータの書き換えが可能であるが、メモリセル面積がＥＰＲＯＭの１．５倍から２倍程度と大きいため値段が高く、また大容量を集積することは技術的に困難であった。
【０００５】
そこで最近、両者の中間的な記憶装置として、フラッシュメモリ（または、フラッシュＥＥＰＲＯＭ）と呼ばれるものが開発された。このフラッシュメモリは、チップ全体またはある領域のメモリセル（セクタまたはブロックと呼ばれるもの）内のデータを一括して電気的に消去する機能を持つ不揮発性半導体記憶装置であり、メモリセルの面積を、ＥＰＲＯＭ程度に小さくすることが可能である。このようなフラッシュメモリのメモリセルは、例えば、米国特許Ｎｏ．５２４９１５８、米国特許Ｎｏ．５２４５５７０などに記載されている。
【０００６】
図５は、従来のフラッシュメモリのメモリセル３を示す。
【０００７】
メモリセル３は、浮遊ゲート型電界効果トランジスタ構造を有している。基板３０１内にソース３０２とドレイン３０３とが形成されており、ソース３０２とドレイン３０３との間の上部に浮遊ゲート３０４と制御ゲート３０５とが形成されている。このようなフラッシュメモリでは、１素子で１ビット（１セル）のメモリを構成できるために高度の集積化を容易く実現することができる。
【０００８】
メモリセルヘデータを書き込むには、制御ゲート電極に約１２Ｖ、ドレインに約７Ｖ、ソースに０Ｖの電圧を印加し、ドレイン接合の近傍で発生させたホットエレクトロンを浮遊ゲート電極に注入する。セルにデータを書き込むと、メモリセルの制御ゲート電極から見たしきい値電圧は高くなる。
【０００９】
また、図５に示されるように、浮遊ゲート型電界効果トランジスタ構造を有したメモリセルは、１素子で多値（メモリセルのスレッショルド電圧Ｖｔｈの値を細分化し、数百ｍＶ間隔で２のｎ乗のデータを表すことができるようにした値）のデータを格納できるように構成するとさらに高度な集積化を実現することができる。
【００１０】
メモリセルヘデータを書き込むには、ソースを０Ｖにし、制御ゲート電極に約１２Ｖ、ドレインに約７Ｖの数マイクロ秒のパルスを印加し、ドレイン接合の近傍で発生させたホットエレクトロンを浮遊ゲート電極に注入する。セルへの書き込みによってメモリセルの制御ゲート電極から見たしきい値電圧は高くなる。Ｖｔｈを制御するには、制御ゲート電極の電圧を変化させるか、ドレイン電圧を変化させるかの方法があり、あるいはまた、パルス幅を変化させることで実施することもできる。
【００１１】
一方、データを消去するには、制御ゲート電極を接地し、ソースに正の高電圧（約１２Ｖ）を印加する。これにより、浮遊ゲート電極とソースとの間に高電界が発生し、薄いゲート酸化膜を通してトンネル現象が起こる。このトンネル現象を利用して浮遊ゲート電極に蓄積された電子をソースに引き抜き、データを消去できる。データを消去するには、ブロック単位（例えば、１６Ｋバイトや６４Ｋバイト単位）で消去するのが一般的である。データを消去すると、制御ゲート電極から見たしきい値電圧は低くなる（データの値が「１」になる）。このとき、メモリセルが選択トランジスタを持たないため、しきい値電圧が負になること（過剰消去）は致命的な動作不良を引き起こす（読みだし時に、正しいデータが読み出せないという動作不良となる）。
【００１２】
読み出しには、ソースに０Ｖ、ドレインに約１Ｖ程度の低電圧を印加し、制御ゲートには約５Ｖ程度の電圧を印加し、この時に流れるチャンネル電流の大小が情報の「１」と「０」とに対応することを利用して、データが読み出される。ドレイン電圧を低電圧にするのは、寄生的な弱い書き込み動作（ソフトライト）が起こることを防止するためである。
【００１３】
また、多値の記憶データを読み出すには、ソースに０Ｖ、ドレインに約１Ｖ程度の低電圧を印加し、制御ゲートに印加する電圧を変化させ、チャンネル電流を流し、制御ゲート電極の電圧の変化を利用することでデータの読み出しを実現する。
【００１４】
上述したように、メモリセルでは書き込みをドレイン側、消去をソース側で行うので、それぞれの動作に適するように接合プロファイルを個別に最適化するのが望ましい。すなわち、ソース、ドレインは非対称構造となっているので、ドレイン接合では書き込み効率を高めるために電界集中型プロファイルが用いられ、ソース接合では高電圧が印加可能な電界緩和型プロファイルが採用されている。
【００１５】
データを消去するときにソースに高電圧を印加するが、このときソース接合の耐圧を高めなければならない。このため、ソース電極側を微細化しにくいという問題や、ソース近傍でホットホールが発生し、その一部がトンネル絶縁膜中にトラップされ、セルの信頼性が低下するなどの問題がある。そこで、他のデータ消去方法の例としては、負ゲート消去という方法がある。負ゲート消去では、制御ゲートに負電圧（約−１０Ｖ）、ソースに電源電圧（約５Ｖ）を印加し、トンネル電流によってデータを消去する。この方法では、データ消去時にソースに印加する電圧が低いので、ソース側の接合耐圧が低くてもよく、セルのゲート長を短縮する事が可能であるという利点がある。また、負ゲート消去法を用いるとデータ消去ブロックサイズを小さくし易いという利点もあり、この方法はセクタ消去と呼ばれている。
【００１６】
ソースに高電界を加えるようなデータ消去方法では、バンド間にトンネル電流が流れ、その電流値はチップ全体で数ｍＡにもなる。このため、昇圧回路を使用することが困難である。従って、従来は消去用の高電圧ＶＰＰをチップ外部から供給していた。負ゲート消去方法では、ソースに電源電圧ＶＣＣ（５Ｖまたは３Ｖ）を供給することが可能であるので、単一の電源で装置を動作させることが比較的容易であるという利点がある。
【００１７】
データ書き込みに、ホットエレクトロンを用いる方法では、書き込み時に１セル当たり約１ｍＡの電流が流れるので、従来のＥＥＰＲＯＭと同様にＦＮトンネル電流を用いて、データ書き込み時に１セル当たりに流れる電流を少なくするように構成したフラッシュメモリもある。半導体プロセスが微細になり、電池で駆動する携帯型機器が普及してきたため、動作電源をできるだけ低電圧にすることが要望されている。そのため、５Ｖでの単一動作ではなく、３．３Ｖでの単一動作をする製品が求められ、開発が進められている。
【００１８】
３．３Ｖ電源（ＶＣＣ）でデータを読み出す場合、現状のフラッシュＥＥＰＲＯＭでは、制御ゲート線（ワード線）に電源電位（ＶＣＣ＝３．３Ｖ）を印加してデータを読み出したり、あるいはさらなる高速動作を実現し、動作上のマージンを拡大するため、内部で昇圧した約５Ｖの電圧を印加してデータを読み出している。
【００１９】
このような不揮発性半導体記憶装置では、短時間での書き込みと読み出しが可能なＲＡＭ（ランダムアクセスメモリ）に比べて、多くの動作状態（書き込み、ブロック消去、全チップー括消去、ステータスレジスタの読みだしなど）が存在する。多数の動作状態を外部制御信号（／ＣＥ、／ＷＥ、／ＣＥなど）の組み合わせに対応させようとしても、従来のＥＰＲＯＭ、ＥＥＰＲＯＭにある制御信号では足りなくなり、新しい制御信号を追加する必要が生じている。その結果として使い勝手が悪くなるので、米国特許Ｎｏ．５０５３９９０に示されるように、制御信号線を増加することなく、コマンドを入力して制御する方式が考案され、現在主流として実施されている。
【００２０】
この不揮発性半導体記憶装置では、ユーザが入力したコマンドが、コマンドステートマシーン（ＣＳＭ）と呼ばれるコマンドを認識する回路に入り、ライトステートマシーン（ＷＳＭ）がコマンドに対応した動作（消去／書き込みなど）を実行する。既存のフラッシュメモリでは、ライトステートマシーンがコマンドを実行中は、／ＣＥ／ＯＥの制御信号レベルを「ＬＯＷ」にして読み出し動作にすると、メモリアレイに格納されたデータではなく、ステータスレジスタ（ＳＲ）に格納された８ビットのデータを読み出すことになる。１６ビットのデータバスを用いたときでも、指定したアドレスには無関係に、上位の８ビットのデータバスは使われず下位の８ビットのバスにステータスレジスタの状態を示したデータが出力される。
【００２１】
図６は、従来のステータスレジスタ（ＳＲ）に格納されたデータを示す。
【００２２】
ステータスレジスタの７ビット目には、ライトステートマシーン状態を示すビット（ＷＳＭＳビット）が格納されている。ＷＳＭＳビットの値「１」はレディ状態を示し、値「０」はビジー状態を示す。ステータスレジスタの６ビット目には、消去中断状態を示すビット（ＥＳＳビット）が格納されている。ＥＳＳビットの値「１」は消去中断状態を示し、値「０」は消去中状態／消去完了状態を示す。ステータスレジスタの５ビット目には、消去状態を示すビット（ＥＳビット）が格納されている。ＥＳビットの値「１」はブロック消去エラー状態を示し、値「０」はブロック消去成功状態を示す。ステータスレジスタの４ビット目には、データ書き込み状態を示すビット（ＤＷＳビット）が格納されている。ＤＷＳビットの値「１」はデータ書き込みエラー状態を示し、値「０」はデータ書き込み成功状態を示す。ステータスレジスタの３ビット目には、ＶＰＰ状態を示すビット（ＶＰＰＳビット）が格納されている。ＶＰＰＳビットの値「１」はＶＰＰ低電位検出状態および動作中止状態を示し、値「０」はＶＰＰ正常状態を示す。
【００２３】
ステータスレジスタの２ビット目〜０ビット目は将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、ステータスレジスタをポーリングするときはこれらのビットをマスクする必要がある。
【００２４】
ステータスレジスタに格納されたデータを利用するときの注意事項としては、ＲＹ／ＢＹ＃出力またはＷＳＭＳビットをチェックして、動作（消去中断、消去、またはデータ書き込み）が完了していることを確認してから、該当するステータス・ビット（ＥＳＳビット、ＥＳビット、またはＤＷＳビット）が成功を示していることをチェックする必要がある。また、消去動作においてＤＷＳビットおよびＥＳビットの値が「１」にセットされている場合は、誤ったコマンド・シーケンスが入力されたことを示す。この場合、各ビットに格納されたデータをクリアして、もう一度動作をやり直すことが必要である。さらに、ＶＰＰＳビットは、Ａ／Ｄコンバータとは異なり、ＶＰＰレベルでの連続表示を行わない。ライトステートマシーンは、データの書き込みまたは消去のコマンド・シーケンスが入力された後でのみＶＰＰレベルを問い合わせ、ＶＰＰがオンになっていない場合にはシステムに適当なデータを通知する。ＶＰＰＳビットのデータがＶＰＰＬおよびＶＰＰＨの正確なフィードバックを示していることは必ずしも保証されない。
【００２５】
また、消去ブロックそれぞれの状態をデータとして格納したブロックステータスレジスタ（ＢＳＲ）を内蔵する不揮発性半導体記憶装置がある。この種の装置の場合、ブロックステータスレジスタ読みだしコマンドを発行することにより、ブロックステータスレジスタの８ビットデータを読み出すことができる。１６ビットのデータバスを使用したときにも、上位８ビットのバスは使われず、下位の８ビットのバスを介して、選択したアドレスに対応するブロックステータスレジスタに格納したデータが出力される。
【００２６】
図７は、従来のブロックステータスレジスタ（ＢＳＲ）に格納されたデータを示す。
【００２７】
ブロックステータスレジスタの７ビット目には、ブロック状態を示すビット（ＢＳビット）が格納されている。ＢＳビットの値「１」はレディ状態を示し、値「０」はビジー状態を示す。ブロックステータスレジスタの６ビット目には、ブロックロック状態を示すビット（ＢＬＳビット）が格納されている。ＢＬＳビットの値「１」は消去／書き込み時のブロックロック解除状態を示し、値「０」は消去／書き込み時のブロックロック状態を示す。ブロックステータスレジスタの５ビット目には、ブロック動作状態を示すビット（ＢＯＳビット）が格納されている。ＢＯＳビットの値「１」は動作失敗状態を示し、値「０」は動作成功状態もしくは動作中状態を示す。ブロックステータスレジスタの４ビット目には、ブロック動作中止状態を示すビット（ＢＯＡＳビット）が格納されている。ＢＯＡＳビットの値「１」は動作中止状態を示し、値「０」は動作継続状態を示す。
【００２８】
ＢＯＳビットの値が「０」で、ＢＯＡＳビットの値が「０」のとき、これらのビットは動作成功状態もしくは動作中状態を示す。ＢＯＳビットの値が「０」で、ＢＯＡＳビットの値が「１」のとき、これらのビットは、妥当でない動作が行われた状態を示す。ＢＯＳビットの値が「１」で、ＢＯＡＳビットの値が「０」のとき、これらのビットは動作失敗状態を示す。ＢＯＳビットの値が「１」で、ＢＯＡＳビットの値が「１」のとき、これらのビットは動作中止状態を示す。
【００２９】
ブロックステータスレジスタの３ビット目〜０ビット目は将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、ブロックステータスレジスタをポーリングするときはこれらのビットをマスクする必要がある。
【００３０】
ブロックステータスレジスタに格納されたデータを利用するときの注意事項としては、ＲＹ／ＢＹ＃出力またはＢＳビットをチェックして、動作（ブロック・ロック、消去中断、消去、またはデータ書き込み）が完了していることを確認してから、該当するステータス・ビット（ＢＯＳビット、ＢＬＳビット）が成功を示していることをチェックする必要がある。また、ＢＯＡＳビットは、７ビット目のデータが値「１」になるまではセットされない。ＢＯＳビットの値が「１」で、ＢＯＡＳビットの値が「１」のとき、これらのビットは、アボート・コマンドによって動作が中止されたことを示す。
【００３１】
この種の不揮発性半導体記憶装置では、チップ内の消去ブロックの大きさを不均等（米国特許Ｎｏ．５２４９１５８）または、均等（米国特許Ｎｏ．５２４５５７０）に分割したものがある。
【００３２】
これらの不揮発性半導体記憶装置では、書き込みや消去をともに、ＦＮトンネル電流で行うものがあり、メモリセルを直列に８個または１６個接続したＮＡＮＤ型と呼ばれるメモリセルを使用した構成もある。ＮＡＮＤ型は、ＮＯＲ型に比べて読み出しスピードが遅いが、メモリセルサイズを小さくできるという利点がある。
【００３３】
上述したように通常は、１個のメモリセルに２つの値（１ビット）を記憶するが、４つの値（２ビット）や８つの値（３ビット）さらには、１６個の値（４ビット）などの多値を記録する試みがある。
【００３４】
一般に不揮発性半導体記憶装置では、読みだし速度が約１００ナノ秒と速いのに比べ、書き込み動作は約２０マイクロ秒、消去動作は約１秒と遅い。一般のＳＲＡＭやＤＲＡＭの様に、データの書き換えと読み出しとを約１００ナノ秒で高速に行うことができない。そのため、消去動作を開始した後に、データの読み出しを行おうとすると、消去動作が終了するまで待つか、消去動作一時中断（サスペンド）コマンドを発行し、約５０マイクロ秒後に消去動作が一時中断した後に、読み出し動作を行う必要がある。
【００３５】
既存のフラッシュメモリでは、ステータスレジスタに格納されたデータと、ブロックステータスレジスタに格納されたデータとを読み出すには、以下のように動作させる必要がある。
【００３６】
ライトステートマシーンがコマンドを実行している間は、／ＣＥおよび／ＯＥの制御信号レベルを「ＬＯＷ」にして読み出し動作にし、ステータスレジスタに格納した８ビットデータを読み出す。たとえ１６ビットのバスを使用したとしても、アドレスには無関係に、上位８ビットのバスは使われず下位の８ビットのバスにステータスレジスタの状態を示したデータが出力される。また、消去ブロックそれぞれの状態を示すブロックステータスレジスタを内蔵する場合、ブロックステータスレジスタ読み出しコマンドを発行することにより、ブロックステータスレジスタに格納された８ビットのデータを読み出す。たとえ１６ビットのバスを使用したとしても、上位８ビットのバスは使われず、選択したアドレスに対応した、ブロックステータスレジスタ内のデータが下位の８ビットのバスに出力される。
【００３７】
現在、１パッケージ内に２チップ分のメモリアレイの機能を内蔵した不揮発性半導体記憶装置があるが、このような不揮発性半導体記憶装置を改良したものとして、１チップ分のメモリアレイ（例えば、第１のメモリアレイ）に対して書き込み／消去動作をしているときに、もう１つのチップ分のメモリアレイ（例えば、第２のメモリアレイ）に対して読み出し動作を行える不揮発性半導体記憶装置が開発されている（例えば、特開平６−１８０９９９、特開平５−５４６８２）。
【００３８】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置では、第１のメモリアレイおよび第２のメモリアレイの２つのメモリアレイを１パッケージの装置内に形成しても、２つのレジスタに格納されたデータを読み出すときの手順は従来のままであり、１回の読み出し動作ではいずれかのレジスタに格納された８ビットのデータを読み出すことしかできないという問題がそのまま残っていた。つまり、８ビットよりもビット数の大きなデータバスを不揮発性半導体装置が備えていたとしても、このデータバスのビット数を最大限に活用しようとする試みは行われてこなかった。
【００３９】
１パッケージ内の２つのメモリアレイに対応する、２つのステータスレジスタからそれぞれに格納されたデータを読むためには、まず１つのステータスレジスタのデータを読み出し、次にもう１つのステータスレジスタのデータを読み出す。このため、それぞれのデータ読み出しにかかる時間を加えた処理時間が必要であった。
【００４０】
また、１チップの不揮発性半導体記憶装置内にステータスレジスタと、（消去ブロックのそれぞれの状態を示しているデータを格納した）ブロックステータスレジスタとを形成したとしても、ステータスレジスタに格納したデータとブロックステータスレジスタに格納したデータとの両方を読み出すためには、２回の手順が必要であり、これらのデータを一度で読み出すことはできなかった。
【００４１】
すなわち、１６ビットのデータバスを備えている不揮発性半導体記憶装置においてさえも、このうち下位の８ビットのビット線にいずれかのレジスタに格納したデータが出力されるだけであった。ステータスレジスタとブロックステータスレジスタとの２つのレジスタのデータを読み出すには、まずステータスレジスタに格納したデータを読み出すためにステータスレジスタ読み出しコマンドを発行し、／ＣＥおよび／ＯＥの制御信号レベルを「ＬＯＷ」にしてステータスレジスタの読み出し動作を開始し、ステータスレジスタに格納したデータを読み出す。（ステータスレジスタの状態を示す）読み出された８ビットのデータはバスの下位８ビットを介して送られ、上位８ビットのバスはまったく使われることがなかった。
【００４２】
次に、ブロックステータスレジスタに格納したデータを読み出すためにアドレスを指定してブロックを選択し、ブロックステータスレジスタ読みだしコマンドを発行し、／ＣＥおよび／ＯＥの制御信号レベルを「ＬＯＷ」にしてブロックステータスレジスタの読み出し動作を開始し、ブロックステータスレジスタに格納したデータを読み出す。（選択したアドレスに対応するブロックステータスレジスタの状態を示す）読み出された８ビットのデータはバスの下位８ビットを介して送られ、上位８ビットのバスはまったく使われることがなかった。従って、動作が複雑となり、この動作を実行するときの処理時間もそれぞれのレジスタの読み出しにかかる時間を加えた分だけ必要であった。
【００４３】
本発明は、従来の不揮発性半導体記憶装置を改良して、上述のような問題点を取り除き、短時間で読み書き動作を行うことが可能な不揮発性半導体記憶装置を提供することを目的としている。
【００４４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、該メモリアレイの状態を示す第１のデータを格納するステータスレジスタと、前記各ブロックの状態を示す第２データを格納する複数のブロックステータスレジスタと、該第１データおよび前記第２データの１つが前記データバスへ出力されるように該第１データおよび該第２データを制御する制御回路とを備え、該データバスのビット数は、該第１データのビット数と該第２のデータの１つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第１データと該第２データの１つとが該データバスに同時に出力されように制御し、これにより、上記目的が達成される。
【００４５】
前記第１データが、前記第２データより下位のデータとして前記データバスに出力されてもよい。
【００４６】
前記第２データが、前記第１データより下位のデータとして前記データバスに出力されてもよい。
【００４７】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有する複数のメモリアレイと、各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、各メモリアレイにそれぞれ設けられ、各メモリアレイの状態を示す所定ビット数の第１データを格納する複数のステータスレジスタと、前記各ステータスレジスタにそれぞれ格納された各第１データが前記データバスへ出力されるように、各第１データを制御する制御回路とを備え、入力されるアドレスによって選択されたメモリアレイの各メモリセルへのデータの書き込みと該アドレスによって選択されなかった他の１つのメモリアレイの各メモリセルからのデータの読み出しとが同時に行われる、不揮発性半導体記憶装置であって、前記データバスのビット数は、前記２つのステータスレジスタにそれぞれ格納される第１データのビット数を加えたものと等しいかまたは大きく、該制御回路は、該アドレスによって選択されたメモリアレイに設けられたステータスレジスタからの前記第１データと、該アドレスによって選択されなかった他の１つのメモリアレイに設けられたステータレジスタからの前記第１データとが該データバスに同時に出力されるように制御し、これにより、上記目的が達成される。
【００４８】
前記複数のメモリアレイが１つのチップ内に形成されてもよい。
【００４９】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルをそれぞれ有し、それぞれのメモリセルが複数のブロックとされている複数のメモリアレイと、各メモリアレイのそれぞれのメモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、各メモリアレイに対応してそれぞれ設けられ、各メモリアレイの状態を示す第１データをそれぞれ格納する複数のステータスレジスタと、前記各ブロックの状態を示す第２データを格納する複数のブロックステータスレジスタと、該第１データおよび該第２データの１つが該データバスへ出力されるように、第１データおよび該第２データを制御する制御回路とを備え、該データバスのビット数は、該第１データのビット数と該第２データの１つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、入力されるアドレスによって選択されるメモリアレイに対応して設けられたステータスレジスタからの前記第１データと、該アドレスによって選択されたメモリアレイにおける１つのブロックステータスレジスタから出力される第２データとが、該データバスに同時に出力されるように制御し、これにより、上記目的が達成される。
【００５０】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、該メモリアレイの状態を示す第１データを格納するステータスレジスタと、該第１データおよび該第１データと異なるデータである所定ビット数の第２データが前記データバスへ出力されるように、該第１データおよび該第２データを制御する制御回路とを備え、該データバスのビット数は、該第１データのビット数と該第２データのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第１データと該第２データとを該データバスに同時に出力するように制御し、これにより、上記目的が達成される。
【００５１】
また、本発明の他の不揮発性半導体記憶装置は、データの書き込みおよび読み出しが可能な複数のメモリセルを有し、該メモリセルが複数のブロックとされたメモリアレイと、該メモリアレイの各メモリセルに対するデータの書き込みおよび読み出しのために使用されるデータバスと、前記各ブロックの状態を示す第１データを格納する複数のブロックステータスレジスタと、該第１データおよび該第１データと異なるデータである所定ビット数の第２データが前記データバスへ出力されるように該第１データおよび該第２データを制御する制御回路とを備え、該データバスのビット数は、該第１データのビット数と該第２データの１つのビット数とを加えたものと等しいかまたは大きく、該制御回路は、該第１データと該第２データの１つとを該データバスに同時に出力するように制御し、これにより、上記目的が達成される。
好ましくは、前記各ブロックにおける全てのメモリセルが一括消去される。
【００５２】
以下、作用について説明する。
【００５３】
上記のように構成された不揮発性半導体記憶装置は、１回の読み出しで２つのレジスタのデータを読むことができるため、読み出し、消去、書き込みなどの処理時間を短縮できる。また、コマンドを入力してデータを読み出すときに一度で２チップ分のレジスタの状態を知ることができ、ユーザが容易にチップの状況を知ることができる。また、１チップの不揮発性半導体記憶装置内に２チップ分のメモリアレイを備える構成が可能であるので、従来のように２チップで装置を構成するよりも余分な回路を削ることができ、チップが占める面積を削減することができる。さらに、従来と同様に、１回の読み出しで１つのレジスタのデータを読むことも可能であり、従来の不揮発性半導体記憶装置と互換性を保つことができる。
【００５４】
また、本発明の不揮発性半導体記憶装置では、ライトステートマシーンがコマンドを実行しているときに（またはステータスレジスタを読み出すために、コマンドを発行した後に）、／ＣＥおよび／ＯＥの制御信号レベルを「ＬＯＷ」にして読み出し動作にすると、メモリアレイに格納しているデータではなく、ステータスレジスタに格納したデータを読み出すことができる。ステータスレジスタを複数備えているときでも、制御回路が第１のステータスレジスタからの第１データと、第２のステータスレジスタからの第２データとのデータバスへの出力を制御し、第１データと第２データとが同時に出力されるため、ＣＥ＃とＯＥ＃を「ＬＯＷ」にしたとき、選択したアドレスに対応する１チップ分のメモリアレイに対応した、ステータスレジスタのデータを下位のデータとしてデータバスに出力し、もう１チップ分のメモリアレイに対応したステータスレジスタのデータを、上位のデータとしてデータバスに出力することができる。
【００５５】
また、ブロックを選択するアドレスを入力し、同時に／ＣＥおよび／ＯＥの制御信号レベルを「ＬＯＷ」にして、ブロックステータスレジスタのデータを読み出すために、コマンドを発行すると、メモリアレイに格納されたデータではなく、ステータスレジスタの第１データと、ブロックステータスの第２データとを読み出すことになる。制御回路がステータスレジスタからの第１データと、ブロックステータスレジスタからの第２データとのデータバスへの出力を制御し、第１データと第２データとが同時に出力されるため、アドレスで指定したメモリアレイに対応するブロックステータスレジスタからのデータを、下位のデータとしてデータバスに出力し、アドレスで選択しなかった方のメモリアレイに対応するステータスレジスタからのデータを、上位のデータとしてデータバスに出力することができる。さらに、従来と同様に、アドレスで選択したメモリアレイに対応したレジスタのデータのみを出力することもできる。
【００５６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００５７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の不揮発性半導体記憶装置１の構成を示す。
【００５８】
以下の説明では、不揮発性半導体記憶装置１はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。フラッシュメモリ１は、複数のブロック１０１を備えたメモリアレイ１２０と、コマンドステートマシーン（ＣＳＭ）１０２と、ライトステートマシーン（ＷＳＭ）１０３と、ロウ（行）デコーダ１０４と、コラム（列）デコーダ１０５と、ブロック選択回路１０６と、ステータスレジスタ（ＳＲ）１０７と、データ切り換え回路１０９と、ブロックステータスレジスタ（ＢＳＲ）１１０と、センスアンプ１１６とを備えている。また、フラッシュメモリ１は１６ビットデータバス１１２と、アドレスバス１１３とを備えている。さらに、フラッシュメモリ１は、消去／書き込みなどのプログラム用に消去／書き込み電圧発生回路１１５を備えている。
【００５９】
ステータスレジスタ１０７には、メモリアレイの状態を示すデータが格納されている。ブロックステータスレジスタ１１０には、複数のブロック１０１のうちの１つの状態を示すデータが格納されている。ブロックプロテクト設定部分（ＢＰ）１０８は、ブロックがロックされているかどうかの状態を模式的に表している。ブロックがロックされているかどうかのデータは、各消去ブロックのブロックステータスレジスタ１１０に格納される。
【００６０】
コマンドステートマシーン１０２には、コマンド１１１やリセット信号１１４が入力され、これに同期して／ＣＥ、／ＷＥ、／ＯＥの制御信号レベルが変化する。
【００６１】
コマンドステートマシーン１０２は、入力されたコマンド１１１を解読し、ライトステートマシーン１０３に解読した結果を送る。ライトステートマシーン１０３はコマンド１１１に対応した動作（消去／書き込み等）を実行する。ロウデコーダ１０４は、メモリアレイ１２０のワード線（図示せず）を選択し、コラムデコーダ１０５はメモリアレイ１２０のビット線（図示せず）を選択する。コラムデコーダ１０５によって選択されたビット線はセンスアンプ１１６によって記憶状態をセンスされる。ブロック選択回路１０６は、ｎ個ある消去ブロック１０１から１個のブロックを選択する。ライトステートマシーン１０３は、ブロック選択回路１０６によって選択されたブロックが消去禁止の状態（ブロックロック状態）になっていないときにはブロックのデータを一括して消去する。逆に、そのブロックが消去禁止状態（ブロックロック状態）になっているときにはブロック内に格納されたデータの書き換えは行われない。
【００６２】
消去動作をするためには、通常、まず消去しようとするブロック１０１の１つを選択し、選択されたブロック１０１内の全メモリセル（図示せず）にデー夕「０」を書き込む（スレッショルド電圧Ｖｔｈを大にする）。次に、消去しようとするブロック１０１内の全メモリセルのＶｔｈがすべて規定値以上になったとき、当該ブロックのメモリセルに格納されたデータを一括して消去する（Ｖｔｈを小にする）。これら一連の動作はライトステートマシーン１０３によって制御され、実行結果はデータとしてステータスレジスタ１０７およびブロックステータスレジスタ１１０に格納される。また、ブロックステータスレジスタ１１０に格納されたデータには、各消去ブロック１０１のロック状態を示したデータの他に、外部からアドレスを指定することによって選択されたブロックがどれであるかに関するデータなどがある。
【００６３】
コマンドステートマシーン１０２やデータ切り換え回路１０９と、外部との間でデータのやり取りを可能にするため、フラッシュメモリ１は１６ビットのデータバス１１２を備えている。バス１１２の幅は１６ビット以外でもよく、例えば２４ビットでも３２ビットでもよい。
【００６４】
消去／書き込み電圧発生回路１１５には外部電源ＶＣＣから所定の電圧が入力される。消去／書き込み電圧発生回路１１５は必要に応じて約１２Ｖの高電圧を発生したり、負ゲート消去を実行する場合にはマイナス電位を発生したりする。
【００６５】
データ切り換え回路１０９は、メモリアレイ１０１に格納されたデータ、ステータスレジスタ１０７に格納されたデータ、ブロックステータスレジスタ１１０に格納されたデータのうちどれをデータとして読み出すかを選択する回路である。
【００６６】
図２は、図１に示されるデータ切り換え回路１０９の構成を示す。
【００６７】
データ切り換え回路１０９は、複数のトライステートゲート１０９−１〜１０９−６と、１／ｎブロックステータスレジスタ選択回路１０９−７とを備えている。データ切り換え回路１０９には、センスアンプ１１６、ステータスレジスタ１０７、ブロックステータスレジスタ１１０が接続されている。また、データ切り換え回路１０９から出力されるデータは、１６ビットのデータバス１１２へ送られる。
【００６８】
ブロックアドレスとして指定されたデータに基づいて１／ｎブロックステータスレジスタ選択回路１０９−７は、ｎ個のブロックステータスレジスタ１１０から１個のブロックステータスレジスタを選択する。
【００６９】
信号Ｓ１〜Ｓ３がコマンドステートマシン１０２（図２には示されていない。図１参照）からデータ切り換え回路１０９に入力される。信号Ｓ１〜Ｓ３のレベルを、（Ｘ，Ｘ，Ｘ）で示す。ここで、Ｘはレベル「Ｈ」もしくはレベル「Ｌ」で、先頭から順にＳ１、Ｓ２、Ｓ３の信号を表す。例えば、（Ｈ，Ｌ，Ｌ）は信号Ｓ１がレベル「Ｈ」で、Ｓ２とＳ３とがレベル「Ｌ」であることを示す。
【００７０】
信号が（Ｈ，Ｌ，Ｌ）になったとき、トライステートゲート１０９−１および１０９−２はセンスアンプ１１６からの出力を通す。また、信号が（Ｌ，Ｈ，Ｌ）になったとき、トライステートゲート１０９−６はブロックステータスレジスタ１１０に格納されたデータを下位の８ビットのデータとしてデータバス１１２を介して伝達し、トライステートゲート１０９−４はステータスレジスタ１０７に格納されたデータを上位の８ビットのデータとして１６ビットバス１１２を介して伝達する。信号が（Ｌ，Ｌ，Ｈ）になったとき、トライステートゲート１０９−３はステータスレジスタ１０７に格納されたデータを下位の８ビットのデータとして１６ビットのバス１１２を介して伝達し、トライステートゲート１０９−５はブロックステータスレジスタ１１０に格納されたデータを上位の８ビットのデータとして１６ビットバス１１２を介して伝達する。
【００７１】
フラッシュメモリ１は、ステータスレジスタ１０７とブロックステータスレジスタ１１０に格納されたデータの出力を制御するデータ切り換え回路１０９を備えているので、コマンドステートマシン１０２から信号（Ｌ，Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｈ）を出力することで、データバス１１２の下位のビット線のみならず、上位のビット線にもステータスレジスタ１０７やブロックステータスレジスタ１１０からのデータを出力することが可能である。従って、従来の２チップ分のレジスタの状態を１回の読み出しでデータとして読み出すことが可能である。
【００７２】
つまり、フラッシュメモリ１は、ステータスレジスタ１０７からのデータと、ブロックステータスレジスタ１１０からのデータとを同時にデータバス１１２に出力できる。
【００７３】
さらに、フラッシュメモリ１は、１／ｎブロックステータスレジスタ選択回路１０９−７とデータバス１１２の下位のビット線との間に別のトライステートゲートを備えることができる。この別のトライステートゲートを制御することで、従来の方法と同様にデータバス１１２の下位のビット線のみを使用して、ブロックステータスレジスタ１１０からの情報を出力することもできる。
【００７４】
【表１】
0003580702.tif 000002
【００７５】
表１は、従来のフラッシュメモリの書き込み−書き込みサイクルで用いられるコマンドを示す。
【００７６】
この書き込み−書き込みサイクルでの書き込み用のコマンドとして、データ書き込み、ブロック消去、消去中断、消去再開、ブロックロックがある。
【００７７】
本実施例のフラッシュメモリ１では、従来の書き込み−書き込みサイクルでのコマンドをそのまま使用して、書き込みを制御することができる。ブロック消去コマンドが入力されると、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（２０）Ｈを有するデータが入力される。ここで、（Ｘ）Ｈは、１６進で表された数Ｘを示す。以下で、同様の表記を用いる。次に第２サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（Ｄ０）Ｈのデータと消去したいブロックアドレスとが入力される。
【００７８】
書き込みコマンドを入力すると、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（４０）Ｈのデータが入力され、次に第２サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、メモリセルに書き込むためのデータとメモリセルのアドレスとが入力される。
【００７９】
ブロックロックコマンドが入力されると、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（７７）Ｈのデータが入力され、次に第２サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、データの書き換えを禁止するブロックのアドレスと値（Ｄ０）Ｈのデータとが入力される。この結果、（図１に示される）ブロックプロテクト設定部分（ＢＰ）１０８ビットが設定される（ブロックロック状態）。ブロックプロテクト設定部分１０８は各ブロックごとに設定される。ブロックロック設定コマンドを発行するとブロックプロテクト設定部分１０８は値「Ｈ」となり、当該ブロックのデータを書き換えることが禁止される（ブロックプロテクト設定部分１０８の値が「Ｌ」のときには書き換えが可能である）。ブロックがロックされているかどうかを示すデータは、各消去ブロックのブロックステータスレジスタ１１０に格納される。
【００８０】
消去動作をするには、通常時間が長くかかるので、消去中断コマンドを使用することが好ましい。消去中断コマンドを入力すると、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（Ｂ０）Ｈを有するデータが入力される。消去動作の中断を止め、消去動作を再開するには、再開コマンドを用いる。再開コマンドを入力すると、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルが共に「Ｌ」になり、値（Ｄ０）Ｈを有するデータが入力される。
【００８１】
消去動作や、書き込み動作が成功したかどうかのデータを得るためには、消去動作や、書き込み動作を実行した後に／ＣＥおよび／ＯＥの制御信号レベルを共に「Ｌ」にして、ステータスレジスタ１０７の８ビットのデータを読み出せばよい。
【００８２】
【表２】
0003580702.tif 000003
【００８３】
表２は、従来のフラッシュメモリの書き込み−読み出しサイクルで用いられるコマンドを示す。
【００８４】
書き込み−読み出しサイクルでの読み出し用のコマンドとして、アレイ読み出し、ステータスレジスタ読み出し、クリアステータスレジスタ、ブロックステータスレジスタ読み出しがある。
【００８５】
フラッシュメモリ１の読み出し用のコマンドとしては、従来のフラッシュメモリ用のコマンドをそのまま使用することができる。
【００８６】
例えば、第１サイクル目に／ＣＥおよび／ＷＥの制御信号レベルを共に「Ｌ」にし、値（７０）Ｈを有するデータを書き込み、ステータスレジスタ１０７を読み出しモードにして、／ＣＥおよび／ＯＥの制御信号レベルを共に「Ｌ」にし、ステータスレジスタ１０７の状態を読み出すことができる。
【００８７】
また、第１サイクル目に値（７１）Ｈを有するデータを書き込み、ブロックステータスレジスタ１１０読み出しモードをコマンドとして発行し、／ＣＥおよび／ＯＥの制御信号レベルを共に「Ｌ」にし、ブロック選択アドレスを入力してブロックステータスレジスタ１１０の８ビットのデータを読み出すことができる。
【００８８】
（第２の実施の形態）
図３は、本発明の第２の実施の形態の不揮発性半導体記憶装置２の構成を示す。
【００８９】
以下の説明では、不揮発性半導体記憶装置２はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。フラッシュメモリ２は、２つのメモリアレイ２０１ａ，ｂと、１６ビットデータバス２１２と、アドレスバス２１３とを備えている。メモリアレイ２０１ａ，ｂは、複数のブロック（図示せず）を備えている。また、フラッシュメモリ２は、２つのステータスレジスタ（図３に示されるＳＲ１およびＳＲ２）２０７ａ，ｂを備えている。２つのステータスレジスタ２０７ａ，ｂは、それぞれ２つのメモリアレイ２０１ａ，ｂに対応している。また、フラッシュメモリ２は、２つのメモリアレイ２０１ａ，ｂのそれぞれに対応したブロックステータスレジスタ２１０（図３には示されていない。図４参照）を備えている。フラッシュメモリ２は１チップ内に形成されており、２チップ分のメモリアレイ２０１ａ，ｂやそれに対応する回路が含まれているので、ＤＵＡＬ  ＷＯＲＫと呼ばれている。ステータスレジスタ２０７ａには、メモリアレイ２０１ａの状態を示すデータが格納されており、ステータスレジスタ２０７ｂには、メモリアレイ２０１ｂの状態を示すデータが格納されている。複数のブロックステータスレジスタ２１０は、メモリアレイ２０１ａ，ｂが備えている複数のブロックのそれぞれに対応しており、複数のブロックのうちの１つの状態を示すデータが各々のブロックステータスレジスタ２１０に格納されている。
【００９０】
また、フラッシュメモリ２は、コマンドステートマシーン（ＣＳＭ）２０２と、ライトステートマシーン（ＷＳＭ）２０３と、データ切り換え回路２０９と、消去／書き込み電圧発生回路２１５とを備えている。
【００９１】
コマンドステートマシーン２０２には、コマンド２１１やリセット信号２１４が入力され、これに同期して／ＣＥ、／ＷＥ、／ＯＥの制御信号レベルが変化する。コマンドステートマシーン２０２は入力されたコマンド２１１とアドレスとを解読し、メモリアレイ２０１ａまたはメモリアレイ２０１ｂに対する読み出し、消去、書き込みなどの実行を指示するデータを、ライトステートマシーン２０３に送る。例えば、メモリアレイ２０１ａに対するコマンド２１１が入力されると、ライトステートマシーン２０３はメモリアレイ２０１ａに対してコマンド２１１に対応した動作（読み出し／消去／書き込みなど）を実行する。
【００９２】
ロウデコーダ２０４ａ，ｂはそれぞれメモリアレイ２０１ａ，ｂに対応し、メモリアレイ２０１ａ，ｂのワード線（図示せず）を選択する。コラムデコーダ２０５ａ，ｂはそれぞれメモリアレイ２０１ａ，ｂに対応し、メモリアレイ２０１ａ，ｂのビット線（図示せず）を選択する。センスアンプ２１６ａ，ｂは、ビット線の記憶状態をセンスする。ブロック選択回路２０６ａ，ｂは、メモリアレイ２０１ａ，ｂのブロックに格納されたデータの消去、書き込みを制御する。
【００９３】
メモリアレイ２０１ａに対応するロウデコーダ２０４ａはメモリアレイ２０１ａのワード線を選択し、コラムデコーダ２０５ａはメモリアレイ２０１ａのビット線を選択する。コラムデコーダ２０５ａで選択されたビット線はセンスアンプ２１６ａで記憶状態をセンスされる。ブロック選択回路２０６ａは、Ｍ個ある消去ブロックから１個のブロックを選択する。ライトステートマシーン２０３は、ブロック選択回路２０６ａが選択したブロックが消去禁止状態（ブロックロック状態）でないときには、選択したブロックのデータを一括して消去する。逆に、ブロック選択回路２０６ａが選択したブロックが消去禁止状態（ブロックロック状態）であるときには、ブロックに格納されたデータの書き換えは行われない。
【００９４】
これら一連の動作はライトステートマシーン２０３によって制御され、実行結果はデータとしてステータスレジスタ２０７ａおよびブロックステータスレジスタ２１０に格納される。また、メモリアレイ２０１ａに対応するブロックステータスレジスタ２１０には、各消去ブロックのロック状態（データの書き換えが禁止されるように設定された状態）を示すデータが格納される。
【００９５】
同様に、メモリアレイ２０１ｂに対応するロウデコーダ２０４ｂはメモリアレイ２０１ｂのワード線を選択し、コラムデコーダ２０５ｂはメモリアレイ２０１ｂのビット線を選択する。コラムデコーダ２０５ｂで選択されたビット線はセンスアンプ２１６ｂで記憶状態をセンスされる。ブロック選択回路２０６ｂは、Ｍ個ある消去ブロックから１個のブロックを選択する。ライトステートマシーン２０３は、ブロック選択回路２０６ｂが選択したブロックが消去禁止状態（ブロックロック状態）でないときには、選択したブロックのデータを一括して消去する。逆に、ブロック選択回路２０６ｂが選択したブロックが消去禁止状態（ブロックロック状態）であるときには、ブロックに格納されたデータの書き換えは行われない。
【００９６】
これら一連の動作はライトステートマシーン２０３によって制御され、実行結果はデータとしてステータスレジスタ２０７ｂおよびブロックステータスレジスタ２１０に格納される。また、メモリアレイ２０１ｂに対応するブロックステータスレジスタ２１０には、各消去ブロックのロック状態（データの書き換えが禁止されるように設定された状態）を示すデータが格納される。
【００９７】
メモリアレイ２０１ａに対してデータが書き込まれているときでも、メモリアレイ２０１ｂに対する読み出しがコマンドとして入力されると、メモリアレイ２０１ｂに対応するロウデコーダ２０４ｂはメモリアレイ２０１ｂのワード線を選択し、メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂはメモリアレイ２０１ｂのビット線を選択する。さらに、メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂで選択されたメモリアレイ２０１ｂのビット線は、メモリアレイ２０１ｂに対応したセンスアンプ２１６ｂで記憶状態をセンスされ出力される。
【００９８】
消去／書き込み電圧発生回路２１５には外部電源ＶＣＣから所定の電圧が入力される。消去／書き込み電圧発生回路２１５は必要に応じて約１２Ｖの高電圧を発生したり、負ゲート消去を実行する場合にはマイナス電位を発生したりする。
【００９９】
フラッシュメモリ２には１チップに２チップ分のメモリアレイ２０１ａ，ｂやそれに対応する回路が含まれているが、データ切り換え回路２０９を備えているために、メモリアレイ２０１ａに対する消去動作を実行中に、同時にメモリアレイ２０１ｂに対する読み出し動作が可能であるため、フラッシュメモリ２は従来の２チップ分の動作をすることが可能である。
【０１００】
図４は、図３に示されるデータ切り換え回路２０９の構成を示す。
【０１０１】
データ切り換え回路２０９は、複数のトライステートゲート２０９−１〜２０９−７と、１／Ｎブロックステータスレジスタ選択回路２０９−８とを備えている。また、データ切り換え回路２０９には、ステータスレジスタ２０７ａ，ｂ、Ｎ個のブロックステータスレジスタ２１０、センスアンプ２１６とが接続されている。データ切り換え回路２０９から出力されたデータは１６ビットデータバス２１２へ送られる。データ切り換え回路２０９に入力される信号Ｓ１〜Ｓ４は、コマンドステートマシン２０２（図４には示されていない。図３参照）から送られてきた信号である。
【０１０２】
データ切り換え回路２０９は、メモリアレイ２０１ａ，ｂ（図４には示されていない。図３参照）に格納されたデータ、ステータスレジスタ２０７ａ，ｂに格納されたデータ、ブロックステータスレジスタ２１０に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスとして指定されたデータに基づいて、１／Ｎブロックステータスレジスタ選択回路２０９−８は、Ｎ個（メモリアレイ２０１ａに対応するブロックの数と、メモリアレイ２０１ｂに対応するブロックの数との総数Ｎ）のブロックステータスレジスタ２１０から１個のブロックステータスレジスタを選択する。
【０１０３】
信号Ｓ１〜Ｓ３がコマンドステートマシン２０２（図４には示されていない。図３参照）からデータ切り換え回路２０９に入力される。信号Ｓ１〜Ｓ４のレベルを（Ｘ，Ｘ，Ｘ，Ｘ）で示す。Ｘはレベル「Ｈ」もしくは「Ｌ」で、先頭から順にＳ１、Ｓ２、Ｓ３、Ｓ４の信号を表す。例えば、（Ｈ，Ｌ，Ｌ，Ｌ）は信号Ｓ１がレベル「Ｈ」でＳ２〜Ｓ４がレベル「Ｌ」であることを示す。
【０１０４】
信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−１および２０９−２はセンスアンプ出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−３はブロックステータスレジスタ２１０に格納されたデータを下位の８ビットデータとして１６ビットバス２１２を介して伝達する。
【０１０５】
信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、トライステートゲート２０９−４は、メモリアレイ２０１ａ（図４には示されていない。図３参照）に対応したステータスレジスタ２０７ａに格納されたデータを下位の８ビットデータとして１６ビットデータバス２１２を介して伝達し、トライステートゲート２０９−６は、メモリアレイ２０１ｂ（図４には示されていない。図３参照）に対応するステータスレジスタ２０７ｂに格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１０６】
信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、トライステートゲート２０９−７は、メモリアレイ２０１ｂ（図４には示されていない。図３参照）に対応するステータスレジスタ２０７ｂに格納したデータを下位の８ビットのデータとして１６ビットデータバス２１２を介して伝達し、トライステートゲート２０９−５は、メモリアレイ２０１ａ（図４には示されていない。図３参照）に対応するステータスレジスタ２０７ａに格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１０７】
フラッシュメモリ２は、２つのステータスレジスタ２０７ａ，ｂに格納されたデータのデータバス２１２への出力を制御するデータ切り換え回路２０９を備えているので、コマンドステートマシン２０２から信号（Ｌ，Ｌ，Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｌ，Ｈ）を出力することで、データバス２１２の下位のビット線のみならず、データバス２１２上位のビット線にもステータスレジスタ２０７ａ，ｂのいずれかからのデータを出力することを可能にしている。
【０１０８】
つまり、フラッシュメモリ２は、アドレスを選択する情報に従って選択されたメモリアレイ２０１ａ（図４には示されていない。図３参照）に対応するステータスレジスタ２０７ａからのデータと、選択されなかったメモリアレイ２０１ｂ（図４には示されていない。図３参照）に対応するステータスレジスタ２０７ｂからのデータとを同時にデータバス２１２に出力できる。
【０１０９】
さらに、フラッシュメモリ２は、信号（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン２０２（図４には示されていない。図３参照）から出力することで、従来の方法と同様にデータバス２１２の下位のビット線のみを使用して、ブロックステータスレジスタ２１０のうちの１つのレジスタからの情報を出力することもできる
【０１１０】
（第３の実施の形態）
以下の説明では、不揮発性半導体記憶装置はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。
【０１１１】
図３および図４を参照して、第２の実施の形態と同様の符号を用いてフラッシュメモリを説明する。
【０１１２】
フラッシュメモリ２は、第２の実施の形態と異なり、メモリアレイ２０１ｂのステータスレジスタ２０７ｂに格納したデータをデータ切り換え回路２０９のトライステートゲート２０９−６および２０９−７に入力する代わりに、メモリアレイ２０１ｂのブロックステータスレジスタ２１０に格納されたデータをデータ切り換え回路２０９のトライステートゲート２０９−６および２０９−７に入力する。フラッシュメモリ２のその他の構成は、第２の実施の形態と同じである。
【０１１３】
以下、図３を参照してフラッシュメモリ２の動作を説明する。
【０１１４】
メモリアレイ２０１ａに対するコマンド２１１が入力されると、ライトステートマシーン（ＷＳＭ）２０３はメモリアレイ２０１ａに対してコマンド２１１に対応した動作（読み出し／消去／書き込みなど）を実行する。メモリアレイ２０１ａに対応するロウデコーダ２０４ａはメモリアレイ２０１ａのワード線（図示せず）を選択し、コラムデコーダ２０５ａはメモリアレイ２０１ａのビット線を選択する。コラムデコーダ２０５ａで選択されたビット線（図示せず）は、センスアンプ２１６ａで記憶状態をセンスされる。
【０１１５】
ブロック選択回路２０６ａは、Ｍ個ある消去ブロック（またはセクタ）から１個のブロックを選択する。ブロック選択回路２０６ａによって選択されたブロックが消去禁止状態（ブロックロック状態）でないときには、ライトステートマシーン２０３は選択されたブロックのデータを一括して消去する。逆に、ブロック選択回路２０６ａによって選択されたブロックが消去禁止状態（ブロックロック状態）であるときには、ブロックに格納されたデータの書き換えは行われない。
【０１１６】
これら一連の動作はライトステートマシーン２０３によって制御され、実行結果はデータとしてステータスレジスタ２０７ａおよびブロックステータスレジスタ２１０（図３には示されていない。図４参照）に格納される。また、ブロックステータスレジスタ２１０には、各消去ブロックのロック状態（データの書き換えが禁止されるように設定された状態）を反映したデータが格納される。
【０１１７】
メモリアレイ２０１ａに対してデータが書き込まれているときに、メモリアレイ２０１ｂに対する読み出しがコマンド２１１として入力されると、メモリアレイ２０１ｂに対応するロウデコーダ２０４ｂはメモリアレイ２０１ｂのワード線を選択し、メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂはメモリアレイ２０１ｂのビット線を選択する。メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂで選択されたメモリアレイ２０１ｂのビット線は、メモリアレイ２０１ｂに対応したセンスアンプ２１６ｂで記憶状態をセンスされ出力される。
【０１１８】
本実施の形態の形態のフラッシュメモリ２はデータ切り換え回路２０９を有しているが、データ切り換え回路２０９は、メモリアレイ２０１ａ，ｂに格納されたデータ、ステータスレジスタ２０７ａ，ｂに格納されたデータ、ブロックステータスレジスタ２１０に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスは、Ｎ個（メモリアレイ２０１ａに対応するブロックの数と、メモリアレイ２０１ｂに対応するブロックの数との総数Ｎ）のブロックステータスレジスタ２１０から１個のブロックステータスレジスタを選択する。
【０１１９】
以下、図４を参照してフラッシュメモリ２の動作を説明する。
【０１２０】
信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−１および２０９−２はセンスアンプ２１６の出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−３はブロックステータスレジスタ２１０に格納されたデータを下位の８ビットデータとして１６ビットバス２１２を介して伝達する。
【０１２１】
信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、トライステートゲート２０９−４は、メモリアレイ２０１ａ（図４には示されていない。図３参照）に対応したステータスレジスタ２０７ａに格納されたデータを下位の８ビットデータとして１６ビットデータバス２１２を介して伝達し、トライステートゲート２０９−６は、メモリアレイ２０１ｂ（図４には示されていない。図３参照）に対応するブロックステータスレジスタ２１０に格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１２２】
信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、トライステートゲート２０９−７は、メモリアレイ２０１ｂに対応するブロックステータスレジスタ２１０に格納したデータを下位の８ビットのデータとして１６ビットデータバス２１２を介して伝達し、トライステートゲート２０９−５は、メモリアレイ２０１ａに対応するステータスレジスタ２０７ａに格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１２３】
フラッシュメモリ２は、ステータスレジスタ２０７ａと、ブロックステータスレジスタ２１０のいずれかとの２つのレジスタに格納されたデータのデータバス２１２への出力を制御するデータ切り換え回路２０９を有しているので、コマンドステートマシン２０２（図４には示されていない。図３参照）から信号（Ｌ，Ｌ，Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｌ，Ｈ）を出力することで、データバス２１２の下位のビット線のみならず、上位のビット線にも上記いずれかのレジスタからのデータを出力することを可能にしている。
【０１２４】
つまり、フラッシュメモリ２は、アドレスを選択する情報に従って選択されたメモリアレイ２０１ａに対応するステータスレジスタ２０７ａからのデータと、選択されなかったメモリアレイ２０１ｂに対応するブロックステータスレジスタ２１０からのデータとを同時にデータバス２１２に出力できる。
【０１２５】
さらに、フラッシュメモリ２は、信号（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン２０２から出力することで、従来の方法と同様にデータバス２１２の下位のビット線のみを使用して、ブロックステータスレジスタ２１０からのデータを出力することもできる。
【０１２６】
（第４の実施の形態）
以下の説明では、不揮発性半導体記憶装置はフラッシュメモリであるとする。しかし、フラッシュメモリ以外の不揮発性メモリにも本発明は適用され得る。
【０１２７】
図３および図４を参照して、第２の実施の形態と同様の符号を用いてフラッシュメモリを説明する。
【０１２８】
フラッシュメモリ２は、第２の実施の形態と異なり、メモリアレイ２０１ｂのステータスレジスタ２０７ｂに格納したデータをデータ切り換え回路２０９のトライステートゲート２０９−６および２０９−７に入力する代わりに、メモリアレイ２０１ａのブロックステータスレジスタ２１０に格納されたデータをデータ切り換え回路２０９のトライステートゲート２０９−６および２０９−７に入力する。フラッシュメモリ２のその他の構成は、第２の実施の形態と同じである。
【０１２９】
以下、図３を参照してフラッシュメモリ２の動作を説明する。
【０１３０】
メモリアレイ２０１ａに対するコマンドが入力されると、ライトステートマシーン（ＷＳＭ）２０３はメモリアレイ２０１ａに対してコマンド２１１に対応した動作（読み出し／消去／書き込みなど）を実行する。メモリアレイ２０１ａに対応するロウデコーダ２０４ａはメモリアレイ２０１ａのワード線を選択し、コラムデコーダ２０５ａはメモリアレイ２０１ａのビット線を選択する。コラムデコーダ２０５ａで選択されたビット線はセンス回路２１６ａで記憶状態をセンスされる。
【０１３１】
ブロック選択回路２０６ａは、Ｍ個ある消去ブロック（またはセクタ）から１個のブロックを選択する。ブロック選択回路２０６ａが選択したブロックが消去禁止状態（ブロックロック状態）でないときには、ライトステートマシーン２０３は、選択されたブロックのデータを一括して消去する。逆に、ブロック選択回路２０６ａが選択したブロックが消去禁止状態（ブロックロック状態）であるときには、ブロックに格納されたデータの書き換えは行われない。
【０１３２】
これら一連の動作はライトステートマシーン２０３が制御し、実行結果をデータとしてステータスレジスタ２０７ａおよびブロックステータスレジスタ２１０（図３には示されていない。図４参照）に格納する。また、ブロックステータスレジスタ２１０には、各消去ブロックのロック状態（データの書き換えが禁止されるように設定された状態）を反映したデータが格納される。
【０１３３】
メモリアレイ２０１ａに対してデータが書き込まれているときに、メモリアレイ２０１ｂに対する読み出しがコマンドとして入力されると、メモリアレイ２０１ｂに対応するロウデコーダ２０４ｂはメモリアレイ２０１ｂのワード線を選択し、メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂはメモリアレイ２０１ｂのビット線を選択する。メモリアレイ２０１ｂに対応するコラムデコーダ２０５ｂで選択されたメモリアレイ２０１ｂのビット線は、メモリアレイ２０１ｂに対応したセンス回路２１６ｂで記憶状態をセンスされ、出力される。
【０１３４】
フラッシュメモリ２はデータ切り換え回路２０９を有している。データ切り換え回路２０９は、メモリアレイ２０１ａ，ｂに格納されたデータ、ステータスレジスタ２０７ａ，ｂに格納されたデータ、ブロックステータスレジスタ２１０に格納されたデータのうちいずれかをデータとして読み出すかを選択する。ブロックアドレスによってデータ切り換え回路２０９は、Ｎ個（メモリアレイ２０１ａに対応するブロックの数と、メモリアレイ２０１ｂに対応するブロックの数との総数Ｎ）のブロックステータスレジスタ２１０から１個のブロックステータスレジスタを選択する。
【０１３５】
以下、図４を参照してフラッシュメモリ２の動作を説明する。
【０１３６】
信号が（Ｈ，Ｌ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−１および２０９−２はセンスアンプ２１６の出力を通す。信号が（Ｌ，Ｈ，Ｌ，Ｌ）になったとき、トライステートゲート２０９−３はブロックステータスレジスタ２１０に格納されたデータを下位の８ビットデータとして１６ビットバスを介して伝達する。
【０１３７】
信号が（Ｌ，Ｌ，Ｈ，Ｌ）になったとき、トライステートゲート２０９−４は、メモリアレイ２０１ａに対応したステータスレジスタ２０７ａに格納されたデータを下位の８ビットデータとして１６ビットデータバスを介して伝達し、トライステートゲート２０９−６は、メモリアレイ２０１ａに対応するブロックステータスレジスタ２１０に格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１３８】
信号が（Ｌ，Ｌ，Ｌ，Ｈ）になったとき、トライステートゲート２０９−７は、メモリアレイ２０１ａに対応するブロックステータスレジスタ２１０に格納したデータを下位の８ビットのデータとして１６ビットデータバス２１２を介して伝達し、トライステートゲート２０９−５は、メモリアレイ２０１ａに対応するステータスレジスタ２０７ａに格納されたデータを上位の８ビットデータとして１６ビットデータバス２１２を介して伝達する。
【０１３９】
フラッシュメモリ２は、ステータスレジスタ２０７ａと、ブロックステータスレジスタ２１０のうちのいずれかの２つのレジスタに格納されたデータのデータバス２１２への出力を制御するデータ切り換え回路２０９を有しているので、コマンドステートマシン２０２から信号（Ｌ，Ｌ，Ｈ，Ｌ）や信号（Ｌ，Ｌ，Ｌ，Ｈ）を出力することで、データバス２１２の下位のビット線のみならず、上位のビット線にも上記いずれかのレジスタからのデータを出力することを可能にしている。
【０１４０】
つまり、フラッシュメモリ２は、アドレスを選択する情報に従って選択されたメモリアレイ２０１ａに対応するステータスレジスタ２０７ａからのデータと、メモリアレイ２０１ａに対応するブロックステータスレジスタ２１０からのデータとを同時にデータバス２１２に出力できる。
【０１４１】
さらに、フラッシュメモリ２は、信号（Ｌ，Ｈ，Ｌ，Ｌ）をコマンドステートマシン２０２から出力することで、従来の方法と同様にデータバス２１２の下位のビット線のみを使用して、ブロックステータスレジスタ２１０からのデータを出力することもできる。
【０１４２】
本発明の不揮発性半導体記憶装置において、メモリセルは、図５に示されるような従来のメモリセルでもよいし、ＤＲＡＭのキャパシタとして強誘電体薄膜を用いたメモリセルや、ゲート酸化膜として強誘電体薄膜を用いたメモリセルでもよい。ゲート酸化膜として強誘電体薄膜を用いたメモリセルは、分極反転を利用しており、従来のゲート酸化膜のように薄層のトンネル酸化膜を用いなくともよいため、高密度での集積化が可能となる。
【０１４３】
本発明の不揮発性半導体記憶装置において、メモリアレイのデータを消去した状態は、メモリセルのＶｔｈの値が低の状態に対応している場合に限ったものではない。つまり、本発明の不揮発性半導体記憶装置では、メモリセルのＶｔｈが大である状態が消去に対応していても、同様の効果を上げることができる。この場合は、メモリセルのＶｔｈの値を一括して大きくすることでプログラムし、個々のメモリセルのＶｔｈの値を低にすることで必要なデータを格納するとよい。
【０１４４】
【発明の効果】
本発明は、以上説明したように、ステータスレジスタからの第１データおよびブロックステータスレジスタからの第２データからのデータバスへの出力を制御回路が制御し、第１のデータの出力と第２のデータの出力とが同時に行われるので、１回の読み出しで２つのレジスタのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に１回の読み出しで１つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【０１４５】
また、本発明の不揮発性半導体記憶装置は、アドレスを選択する情報に従って選択された１つのメモリアレイに対応するステータスレジスタからの第１データと、選択されなかった他のメモリアレイのうちの１つのメモリアレイに対応するステータスレジスタからの第２データとのデータバスへの出力を制御回路が制御し、第１データの出力と第２データの出力とが同時に行われ、選択されたメモリアレイへの書き込みと他の１つのメモリアレイからの読み出しとが同時に行われるので、１回の読みだし動作で２つのレジスタのデータを読むことが可能であり、処理時間を短縮できる。また、１回の読み出し動作で２チップ分のレジスタの状態を示すデータを読み出すことができ、ユーザがチップの状況を容易く知ることができる。また、１チップ内に２チップ分のメモリアレイを備えることが可能であり、加えて２チップのメモリアレイを使用したときと同様な動作が可能であるので、２チップでメモリアレイを構成したときよりも余分な回路を削り、チップ面積を削減することができる。さらに、従来の不揮発性半導体記憶装置と同様に１回の読み出しで１つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【０１４６】
また、本発明の不揮発性半導体記憶装置は、アドレスを選択する情報に従って選択された１つのメモリアレイに対応するステータスレジスタからの第１データと、該選択された１つのメモリアレイに対応するブロックステータスレジスタからの第２データとのデータバスへの出力を制御回路が制御し、第１データと第２データとの出力がが同時に行われるため、１回の読み出しで２つのレジスタのデータを読むことができ、処理時間を短縮できる。また、１回の読み出しで２チップ分のレジスタの状態を知ることができ、ユーザが容易にチップの状況を知ることができる。さらに、従来の不揮発性半導体記憶装置と同様に１回の読み出しで１つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【０１４７】
また、本発明の不揮発性半導体記憶装置は、ステータスレジスタからの第１データと、第１データと異なる第２データとのデータバスへの出力を制御回路が制御し、第１データと第２データとの出力が同時に行われるため、１回の読み出しで２つのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に１回の読み出しで１つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【０１４８】
さらに、本発明の不揮発性半導体記憶装置は、ブロックステータスレジスタからの第１データと、第１データと異なる第２データとのデータバスへの出力を制御回路が制御し、第１データと第２データとの出力とが同時に行われるため、１回の読み出しで２つのデータを読むことができ、処理時間を短縮できる。また、従来の不揮発性半導体記憶装置と同様に１回の読み出しで１つのレジスタのデータを読むこともでき、従来の不揮発性半導体記憶装置との互換性を保つこともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性半導体記憶装置１の構成を示す図である。
【図２】図１に示されるデータ切り換え回路１０９の構成を示す図である。
【図３】本発明の第２の実施の形態の不揮発性半導体記憶装置２の構成を示す図である。
【図４】図３に示されるデータ切り換え回路２０９の構成を示す図である。
【図５】従来のフラッシュメモリのメモリセル３を示す図である。
【図６】従来のステータスレジスタ（ＳＲ）に格納されたデータを示す図である。
【図７】従来のブロックステータスレジスタ（ＢＳＲ）に格納されたデータを示す図である。
【符号の説明】
２  フラッシュメモリ
２０１ａ，ｂ  メモリアレイ
２０２  コマンドステートマシーン
２０３  ライトステートマシーン
２０７ａ，ｂ  ステータスレジスタ
２０９  データ切り換え回路
２１０  ブロックステータスレジスタ
２１２  データバス
【図１】
0003580702.tif 000004
【図２】
0003580702.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
0003580702.tif 000009
【図７】
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