【事件の表示】
　特願２００１−３１９４６０「乱数発生システム及び乱数発生方法」拒絶査定不服審判事件〔平成１５年　４月２５日出願公開、特開２００３−１２２５６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　　
　本願は、平成１３年１０月１７日の出願であって、平成１７年６月１０日付けで拒絶査定がなされ、これに対して平成１７年７月６日に拒絶査定に対する審判が請求されるとともに、同日付けで手続補正がなされ、その後、当審において平成２０年１２月１日付けで拒絶理由を通知したところ、その応答期間内である平成２１年１月２６日付けで手続補正がなされたものである。
　　
　本願の請求項１に係る発明は、平成２１年１月２６日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された事項により特定される次のとおりのもの（以下、「本願発明」という。）である。
　　
　「ＩＣカードとＩＣカードリードライタとの間で送受信される第１のデータを受ける機能ブロックと、
クロック信号に基づきシフトして第２のデータに対応したデータを入力及び第３のデータを出力する第１のシフトレジスタと、前記第３のデータに対して前記第１データを用いることにより論理演算を行い論理演算結果を生成する論理演算回路と、前記クロック信号に基づきシフトして前記論理演算結果を入力及び前記第２のデータを出力する第２のシフトレジスタとを有する乱数発生器とにより構成されることを特徴とする乱数発生システム。」
　　
２．引用発明
　　
　当審の拒絶理由通知において引用された、特開２０００−２２２１７６号（以下、「引用例」という。）には、図面とともに、以下の事項（ア）〜（ク）が記載されている。
　　
（ア） 
「【発明の詳細な説明】 
【０００１】 
【発明の属する技術分野】本発明は、乱数生成回路、特に、非接触ＩＣカード及び当該非接触ＩＣカードのリーダ／ライタに用いる乱数生成回路に関する。
【０００２】 
【従来の技術】近年、インテリジェント機能や書き換え可能なメモリ機能を備える薄型の非接触ＩＣカードが数多く提供されている。非接触ＩＣカードは、リーダ／ライタに接続させることなくデータのやり取りができることを特徴とする。非接触ＩＣカードは、例えば、プリペイドカード、ドアの鍵、電車やバスなどの定期券、スキーのリフト券等に用いられる。
【０００３】非接触ＩＣカードに書き込まれているデータの不正流出や改竄を防止するため、上記非接触ＩＣカードと当該カードのリーダ／ライタは、データのやり取りを行う前に、互いを認証する処理を実行する。リーダ／ライタは、自己の発信するポーリング信号に対して所定のレスポンス信号を返信してきた非接触ＩＣカードとの間で相互認証処理を実行する。相互認証処理の方法としては、暗号化鍵を用いる方法が知られている。
【０００４】以下、非接触ＩＣカードとリーダ／ライタとの間で行う暗号を用いた相互認証処理について簡単に説明する。まず、リーダ／ライタは、非接触ＩＣカードに対して内部で生成した乱数ａを送信する。非接触ＩＣカードは、受信した乱数ａを自己の暗号化鍵を用いて乱数Ａに変換し、乱数Ａをリーダ／ライタに返送する。リーダ／ライタでは、特定の非接触ＩＣカードとの間で用いる共通の暗号化鍵を用いて上記生成した乱数ａを処理して乱数Ａ’を求め、求めた乱数Ａ’と上記非接触ＩＣカードから返送されてきた乱数Ａとを比較する。リーダ／ライタは、乱数Ａと乱数Ａ’が一致する場合に当該非接触ＩＣカードを正規のものであると認証する。
【０００５】次に、非接触ＩＣカードはリーダ／ライタに対して内部で生成した乱数ｂを送信する。この場合、リーダ／ライタは、受信した乱数ｂを自己の暗号化鍵を用いて乱数Ｂに変換し、乱数Ｂを非接触ＩＣカードに返送する。非接触ＩＣカードは、特定のリーダ／ライタとの間で用いる共通の暗号化鍵を用いて上記生成した乱数ｂを処理して乱数Ｂ’を求め、求めた乱数Ｂ’と上記リーダ／ライタから返送されてきた乱数Ｂとを比較する。非接触ＩＣカードは、乱数Ｂと乱数Ｂ’が一致する場合に当該リーダ／ライタを正規のものであると認証する。
【０００６】非接触ＩＣカード及びリーダ／ライタ内には上記相互認証処理で用いる乱数を生成する乱数生成回路が内蔵されている。図１０は、従来より用いられている乱数生成回路５００の回路図である。乱数生成回路５００は、いわゆる４８ビットＭ系列乱数生成回路と呼ばれる回路であり、カスケード（多段直列）接続された１ビットシフトレジスタ５０１、２ビットシフトレジスタ５０４、２５ビットシフトレジスタ５０５及び２０ビットシフトレジスタ５０６、並びに、各ビットシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ５０６の入力端子に入力する加算回路を構成する加算器５０７、５０８及び５０９で構成される。」（第２頁第２欄第２９行〜第３頁第３欄第３３行）
 　 
（イ） 
「【０００９】 
【発明が解決しようとする課題】上記構成の乱数生成回路５００の生成する乱数は、一定の周期で繰り返す所定の生成パターンを有する。このため、リーダ／ライタと非接触ＩＣカードとの間でやり取りされる通信データが盗聴され、乱数の生成パターンが特定される場合がある。このように乱数の生成パターンが特定されると、暗号化鍵や暗号化処理の内容が解らずとも、乱数ａと乱数Ａを対応づけたテーブルを用いることで非接触ＩＣカードを偽造することができる。同様に、乱数ｂと乱数Ｂを対応づけたテーブルを用いることでリーダ／ライタの偽造を行うことができる。 
【００１０】上記通信データの盗聴による非接触ＩＣカードやリーダ／ライタの偽造を有効に防止するには、通信データを盗聴しても生成パターンを解読できない程の高度な乱数生成回路が要求される。しかし、乱数生成回路を複雑化すれば乱数生成パターンの不正な解読を有効に防止することができるが、回路のサイズが大きくなってしまう。特に非接触ＩＣカードの場合、内蔵する乱数生成回路のサイズは小さいほうが好ましい。」（第３頁第４欄第５行〜第２４行）
 　 
（ウ） 
「【００１２】本発明は、簡単な構成で当該回路を内蔵する装置の小型化に寄与し、かつ、高速に規則性の無い予測の困難な乱数データを発生する乱数生成回路、当該乱数生成回路を内蔵する非接触ＩＣカード、及び、当該乱数生成回路を内蔵する非接触ＩＣカード用リーダ／ライタを提供することを目的とする。」（第３頁第４欄第４０行〜第４５行）
 　 
（エ） 
「【００２０】 
【発明の実施の形態】以下、実施の形態に係る乱数生成回路、当該乱数生成回路を内蔵する非接触ＩＣカード、及び、当該乱数生成回路を内蔵する非接触ＩＣカード用リーダ／ライタについて、添付の図面を参照しつつ説明する。 
【００２１】（１）非接触ＩＣカード 
本実施の形態に係る乱数生成回路を内蔵する非接触ＩＣカードは、例えば、地下鉄の自動改札システムに採用することを想定している。より具体的には、図１に示すように、自動改札機として機能するリーダ／ライタ４００の前を、例えば定期券や回数券としての機能を有する非接触ＩＣカード１００，２００，３００を有する人が順に通過する場合を想定する。リーダ／ライタ４００は、前を通過する際に通信エリア内に入る非接触ＩＣカード１００，２００，３００を順に認識し、定期券か回数券の種別についての情報、カードが定期券の場合には有効期限などの情報、及び、カードが回数券の場合には残りの枚数などの情報を読み取り、更に、必要に応じて各カードの情報を更新する。 
【００２２】（２）非接触ＩＣカードの認証 
リーダ／ライタ４００は、自己の発信するポーリング信号に対して所定のレスポンス信号を返信してきた非接触ＩＣカードとの間で相互認証処理を実行する。図２は、非接触ＩＣカード１００とリーダ／ライタ４００との間で行われる相互認証処理のシーケンスを示す図である。まず、リーダ／ライタ４００から非接触ＩＣカード１００に対して内蔵する乱数生成回路により生成した認証用乱数ａを送信する（ステップＳ１）。通信エリア内において認証用乱数ａを受信した非接触ＩＣカード１００は、自己の暗号化鍵を用いて乱数ａを乱数Ａに変換し、乱数Ａをリーダ／ライタ４００に対して返信すると共に、内蔵する乱数生成回路により生成した認証用乱数ｂを送信する（ステップＳ２）。リーダ／ライタ４００は、アクセスを行う非接触ＩＣカードと共通に用いる暗号化鍵を用いて乱数ａを乱数Ａ’に変換し、乱数Ａ’と非接触ＩＣカード１００から返信されてきた乱数Ａとが一致する場合に非接触ＩＣカード１００を認証する。また、非接触ＩＣカード１００より送信されてきた乱数ｂを自己の暗号化鍵を用いて乱数Ｂに変換し、乱数Ｂを非接触ＩＣカード１００に対して返信する（ステップＳ３）。非接触ＩＣカード１００は、アクセスを行うリーダ／ライタと共通に用いる暗号化鍵を用いて乱数ｂを乱数Ｂ’に変換し、乱数Ｂ’と返信されてきた乱数Ｂとが一致する場合にリーダ／ライタ４００を認証する（ステップＳ４）。 
【００２３】（３）非接触ＩＣカード及びリーダ／ライタの構成 
図３は、非接触ＩＣカード１００及びリーダ／ライタ４００のブロック構成図である。なお、非接触ＩＣカード２００，３００の構成は、非接触ＩＣカード１００と同じであり、重複した説明は省略する。 
【００２４】非接触ＩＣカード１００は、電池レスタイプの非接触ＩＣカードである。電源回路１８０は、リーダ／ライタ４００から送信される高周波信号をアンテナ１０１により受信し、受信した高周波信号を整流して得られる信号を電圧Ｖｃｃの供給信号としてクロック発生回路１３０を含む各内部回路に供給する。電源回路１８０の構成については後に説明する。 
【００２５】クロック発生回路１３０は、上記電源回路１８０から供給される電圧Ｖｃｃにより駆動され、クロック信号ＣＬＫを中央演算処理装置であるＣＰＵ１０３、乱数生成回路１０７を構成するランダムビット生成回路１１０、及び、その他の回路素子に出力する。クロック発生回路１３０の構成については後に説明する。 
【００２６】ＣＰＵ１０３には、システムバス１７０を介して送受信回路１０２、ＲＯＭ１０４、ＲＡＭ１０５、情報記憶部１０６、及び、乱数生成回路１０７が接続されている。送受信回路１０２は、アンテナ１０１に接続されており、ＣＰＵ１０３から送られてくる命令やデータを載せた高周波信号をアンテナ１０１を介して外部に発信すると共に、アンテナ１０１を介して受信した高周波信号から命令やデータを抽出してＣＰＵ１０３に出力する処理を行う。ＲＯＭ１０４は、リーダ／ライタ４００との相互認証処理等の通信処理を実行するプログラムを格納する。ＲＡＭ１０５は、ＲＯＭ１０４に格納するプログラムのＣＰＵ１０３による実行時に使用される。情報記録部１０６は、独自の情報、例えば非接触ＩＣカード１００が定期券として機能する場合、カードの有効期限や有効乗車エリアなどの固有の情報を保持する。ＣＰＵ１０３は、リーダ／ライタ４００との通信処理の実行に伴い、必要に応じて上記情報記録部１０６に記憶する情報の更新を行う。乱数生成回路１０７は、ＣＰＵ１０３による所定のアドレスの選択に応じてリーダ／ライタ４００との相互認証処理等で用いる乱数データを上記ＣＰＵ１０３に出力する。 
【００２７】乱数生成回路１０７は、デコーダ１０８、ランダムビット生成回路１１０及びリセット回路１４０で構成される。デコーダ１０８は、ＣＰＵ１０３のシステムバス１７０を介して入力されるアドレス信号のデータをデコードしてランダムビット生成回路１１０に出力する。ランダムビット生成回路１１０は、システムバス１７０に流れるアドレス信号のデータ、データ信号のデータ及びその他の信号のデータが内部で生成する乱数データを複雑化するために入力され、上記デコーダ１０８を介して所定のアドレスの選択された場合に合計で３バイト（４８ビット）の乱数データをＣＰＵ１０３に出力する。リセット回路１４０は、ＣＰＵ１０３の制御に応じて所定のリセット信号をランダムビット生成回路１４０に出力する。なお、ランダムビット生成回路１１０及びリセット回路１４０の構成については後に詳しく説明する。」（第４頁第６欄第２１行〜第５頁第８欄第２２行）
 　 
（オ） 
「【００３２】（４）乱数生成回路 
図６は、乱数生成回路１０７に内蔵されるランダムビット生成回路１１０及びリセット回路１４０、並びに、クロック発生回路１３０の詳細な構成を示す図である。 
【００３３】(4-1)ランダムビット生成回路 
ランダムビット生成回路１１０は、いわゆる４８ビットＭ系列乱数生成回路を構成する１ビットシフトレジスタ１１１，２ビットシフトレジスタ１１５，２５ビットシフトレジスタ１２２、及び、２０ビットシフトレジスタ１２３に格納される各ビットデータに、ＣＰＵ１０３の実行する処理の内容により時間と共に変化するビットデータ、具体的には、システムバス１７０を通る２０ビットのアドレス信号の各ビットデータＡ０〜Ａ１９、１６ビットのデータ信号の各ビットデータＤ０〜Ｄ１５、及び、その他の信号で構成される計１２ビットの各ビットデータを各々加算し、加算して得られる３バイト、即ち計４８ビットのデータＤ１０〜Ｄ１１５，Ｄ２０〜Ｄ２１５，Ｄ３０〜Ｄ３１５を乱数データとして出力する構成を採用したことを特徴とする。
【００３４】上記構成を採用することで、規則性の無い予測の困難な乱数データを生成することができる。これにより、非接触ＩＣカード１００とリーダ／ライタ４００との間で行われる通信データを盗聴しても乱数の生成パターンを特定することが難しくなり、非接触ＩＣカードの偽造を有効に防止することができる。また、ランダムビット生成回路１１０は、シフトレジスタ及び加算器（ＥＸＯＲゲート）を接続しただけの簡単な構成を採用するため、高速な乱数の生成を行うことができる。 
【００３５】以下、ランダムビット生成回路１１０の構成について詳説する。ランダムビット生成回路１１０は、カスケード（多段直列）接続された１ビットシフトレジスタ１１１、２ビットシフトレジスタ１１５，２５ビットシフトレジスタ１２２及び２０ビットシフトレジスタ１２３、並びに、各シフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３に出力する回路を構成する３つの加算器１２４，１２５，１２６で構成される。 
【００３６】２０ビットシフトレジスタ１２３の入力端子は加算器１２６の出力端子に接続される。２０ビットシフトレジスタ１２３の出力端子は加算器１２６の入力端子及び２５ビットシフトレジスタ１２２の入力端子に接続される。２５ビットシフトレジスタ１２２の出力端子は、加算器１２５の入力端子及び２ビットシフトレジスタ１１５の入力端子に接続される。２ビットシフトレジスタ１１５の出力端子は、加算器１２４の入力端子及び１ビットシフトレジスタ１１１の入力端子に接続される。１ビットシフトレジスタ１１１の出力端子は、加算器１２４の入力端子に接続される。加算器１２４の出力端子は加算器１２５の入力端子に接続される。加算器１２５の出力端子は加算器１２６の入力端子に接続される。 
【００３７】１ビットシフトレジスタ１１１は、デコーダ１０８を介してアドレス１５Ｆ２Ｈが選択され、対応するアドレス信号線が”Ｌ”から”Ｈ”に切り換わった時に、格納する１ビットデータに、システムバス１７０を流れる１６ビットのデータ信号のｂｉｔ０のデータＤ０を加算して得られるデータのｂｉｔ０のデータＤ１０を乱数データとして出力する。 
【００３８】１ビットシフトレジスタ１１１は、加算器１１２、フリップフロップ１１３、トランスファーゲート１１４で構成されている。加算器１１２は、例えばＥＸＯＲゲートで構成され、前段に設けられる２ビットシフトレジスタ１１５の出力に、システムバス１７０を介して入力される１６ビットデータ信号のｂｉｔ０のデータＤ０を加算して得られるｂｉｔ０のデータをフリップフロップ１１３に入力する。フリップフロップ１１３は、クロック同期型のフリップフロップであり、クロック入力端子に入力されるクロック信号ＣＬＫの遷移タイミングに同期して動作する。トランスファーゲート１１４は、アドレス１５Ｆ２Ｈが選択され、対応するアドレス信号線が”Ｌ”から”Ｈ”に切り換わった時に、フリップフロップ１１３の出力Ｑを乱数データＤ１０として出力する。 
【００３９】２ビットシフトレジスタ１１５は、デコーダ１０８を介してアドレス１５Ｆ２Ｈが選択され、対応するアドレス信号線が”Ｌ”から”Ｈ”に切り換わった時に、格納している２ビットの各ビットデータに、データバスを介して入力される１６ビットデータ信号のｂｉｔ２のデータＤ２及びｂｉｔ１のデータＤ１を加算したデータＤ１１及びＤ１２を乱数データとして出力する。 
【００４０】図示するように、２ビットシフトレジスタ１１５は、１ビットシフトレジスタを２段直列に接続したものである。即ち、加算器１１６、フリップフロップ１１７、及び、トランスファーゲート１１８で１つ目の１ビットシフトレジスタを構成し、次の加算器１１９、フリップフロップ１２０、及び、トランフファーゲート１２１で２つ目の１ビットシフトレジスタを構成する。以下に説明する２５ビットシフトレジスタ１２２及び２０ビットシフトレジスタ１２３も同様である。各シフトレジスタ内における信号の処理内容は上記１ビットシフトレジスタ１１１と同様であるため、ここでの説明は省略する。
【００４１】２５ビットシフトレジスタ１２２は、格納している２５ビットの各ビットデータに、アドレスバスを介して入力される２０ビットのアドレス信号のｂｉｔ０〜ｂｉｔ１１の各ビットデータＡ０〜Ａ１１、及び、データバスを介して入力される１６ビットのデータ信号のｂｉｔ３〜ｂｉｔ１５の各ビットデータＤ３〜Ｄ１５を加算して得られる２５ビットのビットデータＤ１３〜Ｄ１７，Ｄ１８〜Ｄ１１５，Ｄ２０〜Ｄ２７及びＤ２８〜Ｄ２１１を、アドレス１５Ｆ２Ｈ，１５Ｆ３Ｈ，１５Ｆ４Ｈ及び１５Ｆ５Ｈの選択に応じて出力する。
【００４２】２０ビットシフトレジスタ１２３は、格納されている２０ビットの各ビットデータに、データ信号及びアドレス信号以外の信号で構成される８ビットの各ビットデータｂｉｔ０〜ｂｉｔ７の各ビットデータＲｅｖ０〜Ｒｅｖ７、及び、アドレスバスを介して入力される２０ビットのアドレス信号のｂｉｔ１２〜ｂｉｔ１９の各ビットデータＡ１２〜Ａ１９を加算した２０ビットのデータＤ２１２〜Ｄ２１５，Ｄ３０〜Ｄ３７及びＤ３８〜Ｄ３１５を、アドレス１５Ｆ５Ｈ，１５Ｆ６Ｈ及び１５Ｆ７Ｈの選択に応じて出力する。」（第６頁第９欄第１０行〜第７頁第１１欄第２１行）
 　 
（カ） 
「【００４３】上述するように、ランダムビット生成回路１１０では、各ビットシフトレジスタ１１１，１１５，１２２及び１２３内に格納する各ビットデータに対して、システムバス１７０を流れるアドレス信号、データ信号及びその他の信号を構成する各ビットデータを加算する構成を採用する。システムバス１７０に流れる信号の値は、実行する処理内容に伴い種々変化するため、規則性の無い予測の困難な乱数データを生成することができる。これにより、非接触ＩＣカード１００とリーダ／ライタ４００との間で交わされる通信データを盗聴しても乱数の生成パターンを特定することは難しくなり、非接触ＩＣカードの偽造を有効に防止することができる。また、ランダムビット生成回路１１０は、シフトレジスタ及び加算器（ＥＸＯＲゲート）を接続しただけの簡単な構成であるため、高速な乱数の生成を行うことができる。 
【００４４】上記ランダムビット生成回路１１０は、カスケード接続した全てのシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３の入力端子に入力する構成を採用するが、これに限定されず、ランダムビット生成回路１１０を構成する４つのシフトレジスタの内の２以上のシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３の入力端子に入力する構成であれば良い。 
【００４５】また、ランダムビット生成回路１１０は、ＣＰＵ１０３による所定のアドレスの選択に対応して全てのシフトレジスタに格納するビットデータを乱数データとして出力する構成を採用するが、これに限定されず、１以上のビットデータを出力する構成であれば良い。 
【００４６】更に、ランダムビット生成回路１１０は、各シフトレジスタに格納する全てのビットデータにシステムバス１７０のビットデータを加算する構成を採用しているが、これに限定されず、シフトレジスタに格納しているビットデータの内の１以上のビットデータにシステムバス１７０のビットデータを加算する構成であれば良い。」（第７頁第１１欄第２２行〜同頁第１２欄第８行）
 　 
（キ） 
「【００４８】(4-3)クロック発生回路 
図６に示すように、クロック発生回路１３０は、ＣＬＫ回路１３１、ＰＬＬ１３２、及び、ＮＡＮＤゲート１３３で構成される。ＣＬＫ回路１３１は、電源回路１８０から電圧供給信号が出力されると同時に、所定の周期のクロック信号を基準周波数信号として次段のＰＬＬ回路１３２に出力する。周知のように、ＰＬＬ回路１３２は、上記基準周波数信号の周波数に収束するまでの間、電源回路１８０から出力される電圧供給信号の電位に比例して決まる周波数のクロック信号を出力する。ＰＬＬ回路１３２の出力端子は、２入力ＮＡＮＤゲート１３３の一方の入力端子に接続されている。ＮＡＮＤゲート１３３のもう一方の入力端子には、デコード後のアドレス１５Ｆ０Ｈのｂｉｔ０のデータｂ０が入力される。通常、アドレス１５Ｆ０Ｈのデータｂ０は”Ｌ”に設定されており、ＮＡＮＤゲート１３３は、ＰＬＬ回路１３１からのクロック信号ＣＬＫの反転信号をランダムビット生成回路１１０を構成する各シフトレジスタ１１１、１１５、１２２及び１２３に出力する。」（第７頁第１２欄第１９行〜第３７行）
 　 
（ク） 
「【００５９】以上に説明するように、乱数生成回路１０７は、システムバス１７０を介して入力されるアドレス信号、データ信号などの各ビットデータの値を利用して乱数を生成するため、規則性の無い予測の困難な乱数データを生成することができる。また、シフトレジスタと加算器からなる簡単な構成のランダムビット生成回路１１０を採用することで、回路の小型化、及び、高速な乱数生成を実現する。更に、上記ランダムビット生成回路１１０を非接触ＩＣカード１００のテスト装置として利用することで、専用のテスト回路を排除し、非接触ＩＣカード１００の小型化を図ることができる。」（第９頁第１５欄第５０行〜同頁第１６欄第１０行）
　　
　したがって、上記引用例には、以下の発明（以下、「引用発明」という。）が記載されている。
　　
　「非接触ＩＣカード用リーダ／ライタ４００との間でデータのやり取りが行われる非接触ＩＣカード１００において、
　当該非接触ＩＣカード１００は、アンテナ１０１、クロック発生回路１３０、及び、システムバス１７０を介して互いに接続された送受信回路１０２、ＣＰＵ１０３及び乱数生成回路１０７等を備え、
　該送受信回路１０２は、ＣＰＵ１０３から送られてくるデータを載せた高周波信号をアンテナ１０１を介して外部に発信すると共に、アンテナ１０１を介して受信した高周波信号からデータを抽出してＣＰＵ１０３に出力する処理を行い、
　前記乱数生成回路１０７は、カスケード（多段直列）接続された１ビットシフトレジスタ１１１、２ビットシフトレジスタ１１５、２５ビットシフトレジスタ１２２及び２０ビットシフトレジスタ１２３、並びに、各シフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３に出力する回路を構成する３つの加算器１２４、１２５、１２６で構成され、前記クロック発生回路１３０から出力されるクロック信号ＣＬＫに基づき前記４つのシフトレジスタ内の各ビットデータがシフトするランダムビット生成回路１１０を備え、
　該ランダムビット生成回路１１０には、前記システムバス１７０に流れる２０ビットのアドレス信号の各ビットデータＡ０〜Ａ１９、１６ビットのデータ信号の各ビットデータＤ０〜Ｄ１５、及び、その他の信号で構成される計１２ビットの各ビットデータが内部で生成する乱数データを複雑化するために入力され、具体的には、
　２０ビットシフトレジスタ１２３の入力端子は加算器１２６の出力端子に接続され、２０ビットシフトレジスタ１２３の出力端子は加算器１２６の入力端子及び２５ビットシフトレジスタ１２２の入力端子に接続され、２５ビットシフトレジスタ１２２の出力端子は、加算器１２５の入力端子及び２ビットシフトレジスタ１１５の入力端子に接続され、２ビットシフトレジスタ１１５の出力端子は、加算器１２４の入力端子及び１ビットシフトレジスタ１１１の入力端子に接続され、１ビットシフトレジスタ１１１の出力端子は、加算器１２４の入力端子に接続され、加算器１２４の出力端子は加算器１２５の入力端子に接続され、加算器１２５の出力端子は加算器１２６の入力端子に接続され、
　１ビットシフトレジスタ１１１は、ＥＸＯＲゲートで構成される加算器１１２を備え、前段に設けられる２ビットシフトレジスタ１１５の出力に、システムバス１７０を介して入力される１６ビットデータ信号のデータＤ０を加算器１１２により加算して得られるデータを入力して格納し、格納されているデータを出力端子を介して出力するともに乱数データＤ１０として出力し、
　２ビットシフトレジスタ１１５は、１ビットシフトレジスタを２段直列に接続したものであり、各シフトレジスタ内における信号の処理内容は上記１ビットシフトレジスタ１１１と同様であって、格納される２ビットの各ビットデータに、データバスを介して入力される１６ビットデータ信号のデータＤ２及びＤ１が各々加算されるものであり、
　２５ビットシフトレジスタ１２２は、上記２ビットシフトレジスタと同様に、１ビットシフトレジスタを直列に接続したものであり、各シフトレジスタ内における信号の処理内容は上記１ビットシフトレジスタ１１１と同様であって、格納される２５ビットの各ビットデータに、アドレスバスを介して入力される２０ビットのアドレス信号の各ビットデータＡ０〜Ａ１１、及び、データバスを介して入力される１６ビットのデータ信号の各ビットデータＤ３〜Ｄ１５が各々加算されるものであり、
　２０ビットシフトレジスタ１２３は、上記２ビットシフトレジスタと同様に、１ビットシフトレジスタを直列に接続したものであり、各シフトレジスタ内における信号の処理内容は上記１ビットシフトレジスタ１１１と同様であって、格納される２０ビットの各ビットデータに、データ信号及びアドレス信号以外の信号で構成される８ビットの各ビットデータＲｅｖ０〜Ｒｅｖ７、及び、アドレスバスを介して入力される２０ビットのアドレス信号の各ビットデータＡ１２〜Ａ１９が各々加算されるものである、上記ランダムビット生成回路１１０を備えた、非接触ＩＣカードにおける乱数生成のための各手段。」
　　
３．対比
　　
　本願発明と引用発明とを対比すると、引用発明に記載された「非接触ＩＣカード１００」、「非接触ＩＣカード用リーダ／ライタ４００」及び「クロック信号ＣＬＫ」は、それぞれ本願発明の「ＩＣカード」、「ＩＣカードリードライタ」及び「クロック信号」に相当する。
　
　引用発明に記載されたＣＰＵ１０３は、システムバス１７０に接続された送受信回路１０２を介して外部にデータを発信し、また、外部から送受信回路１０２を介してシステムバス１７０を通じてデータを受信するものであり、当該外部とは非接触ＩＣカード用リーダ／ライタ４００であることは明らかであるから、引用発明に記載された上記「データ」は、本願発明における、ＩＣカードとＩＣカードリードライタとの間で送受信される「第１のデータ」に相当し、引用発明に記載された「ＣＰＵ１０３」は、本願発明における、第１のデータを受ける「機能ブロック」に相当する。
 　 　
　引用発明に記載された、２０ビットシフトレジスタ１２３は、クロック信号ＣＬＫに基づきシフトするものであり、同じくクロック信号ＣＬＫに基づきシフトする１ビットシフトレジスタ１１１の出力端子から出力されるビットデータに、２ビットシフトレジスタ１１５の出力と、２５ビットシフトレジスタの出力と、前記２０ビットシフトレジスタ１２３の出力を合計したビットデータを当該２０ビットシフトレジスタ１２３の入力端子に入力するものであるから、引用発明に記載された「２０ビットシフトレジスタ１２３」及び「１ビットシフトレジスタ１１１」は、本願発明における「第１のシフトレジスタ」及び「第２のシフトレジスタ」に相当し、引用発明に記載された１ビットシフトレジスタ１１１の出力端子から出力される「ビットデータ」は、本願発明における、第２のシフトレジスタから出力される「第２のデータ」に相当し、引用発明に記載された、１ビットシフトレジスタ１１１の出力端子から出力されるビットデータに、２ビットシフトレジスタ１１５の出力と、２５ビットシフトレジスタの出力と、前記２０ビットシフトレジスタ１２３の出力を合計した「ビットデータ」であって、前記２０ビットシフトレジスタ１２３の入力端子に入力される「ビットデータ」は、本願発明における、第１のシフトレジスタに入力される「第２のデータに対応するデータ」に相当し、引用発明に記載された、２０ビットシフトレジスタ１２３が出力する「ビットデータ」は、本願発明における、第１のシフトレジスタが出力する「第３のデータ」に相当する。
　
　引用発明に記載された、ＥＸＯＲゲートで構成される「加算器１１２」は、加算演算した出力を１ビットシフトレジスタ１１１に入力しているから、本願発明における、第２のシフトレジスタへの入力として、論理演算を行い論理演算結果を生成する「論理演算回路」に相当する。
　
　引用発明に記載された「ランダムビット生成回路１１０」は、１ビットシフトレジスタ１１１と２０ビットシフトレジスタ１２３とを少なくとも有し、かつ、加算器１１２を有することから、本願発明における、第１のシフトレジスタと、第２のシフトレジスタと、論理演算回路とを有する「乱数発生器」に相当する。
　
　引用発明に記載された「乱数生成のための各手段」は、少なくとも、非接触ＩＣカード１００と非接触ＩＣカード用リーダ／ライタ４００との間で送受信されるデータを受けるＣＰＵ１０３と、ランダムビット生成回路１１０とにより構成されることから、本願発明における、機能ブロックと、乱数発生器とにより構成される「乱数発生システム」に相当する。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　「ＩＣカードとＩＣカードリードライタとの間で送受信される第１のデータを受ける機能ブロックと、
　クロック信号に基づきシフトして第２のデータに対応したデータを入力及び第３のデータを出力する第１のシフトレジスタと、論理演算を行い論理演算結果を生成する論理演算回路と、前記クロック信号に基づきシフトして前記論理演算結果を入力及び前記第２のデータを出力する第２のシフトレジスタとを有する乱数発生器とにより構成されることを特徴とする乱数発生システム。」
　
＜相違点＞
　相違点１
　第２のシフトレジスタに入力される論理演算結果を生成する論理演算回路が論理演算を行うために、入力される２つのデータのうちの一方のデータは、本願発明では、ＩＣカードとＩＣカードリードライタとの間で送受信される第１のデータであるのに対し、
　引用発明では、非接触ＩＣカードと非接触ＩＣカード用リーダ／ライタとの間で送受信される第１のデータであって、システムバス１７０（アドレスバス及びデータバスを含む）に流れる第１のデータのうち、１６ビットデータ信号のデータＤ０が、１ビットシフトレジスタ１１１（第２のシフトレジスタ）に入力される論理演算結果を生成する加算器１１２（論理演算回路）に入力されるのみならず、１６ビットデータ信号のデータＤ２及びＤ１が、２ビットシフトレジスタ１１５に格納される２ビットの各ビットデータに加算されるために用いられ、１６ビットのデータ信号の各ビットデータＤ３〜Ｄ１５及び２０ビットのアドレス信号の各ビットデータＡ０〜Ａ１１が、２５ビットシフトレジスタ１２２に格納される２５ビットの各ビットデータに加算されるために用いられ、少なくとも、２０ビットのアドレス信号の各ビットデータＡ１２〜Ａ１９が、２０ビットシフトレジスタ１２３（第１のシフトレジスタ）に格納される２０ビットの各ビットデータに加算されるために用いられている点。
　
　相違点２
　第２のシフトレジスタに入力される論理演算結果を生成する論理演算回路が論理演算を行うために、入力される２つのデータのうちの他方のデータは、本願発明では、第１のシフトレジスタの出力である第３のデータであるのに対し、
　引用発明では、２０ビットシフトレジスタ１２３（第１のシフトレジスタ）の出力である第３のデータは、直接、加算器１１２（論理演算回路）に入力されておらず、第３のデータは２５ビットシフトレジスタ１２２へ入力され、当該２５ビットシフトレジスタの出力が２ビットシフトレジスタ１１５へ入力され、当該２ビットシフトレジスタ１１５の出力が、加算器１１２（論理演算回路）に入力されており、換言すれば、引用発明では、第３のデータを２つのシフトレジスタ１２２、１１５を介して得られるデータが論理演算回路に入力されている点。
　
４．当審の判断
　　
　上記相違点１及び２について検討する。
　引用例には、上記事項（カ）に示されるように、
「【００４４】上記ランダムビット生成回路１１０は、カスケード接続した全てのシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３の入力端子に入力する構成を採用するが、これに限定されず、ランダムビット生成回路１１０を構成する４つのシフトレジスタの内の２以上のシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３の入力端子に入力する構成であれば良い。」と記載され、さらに、
「【００４６】更に、ランダムビット生成回路１１０は、各シフトレジスタに格納する全てのビットデータにシステムバス１７０のビットデータを加算する構成を採用しているが、これに限定されず、シフトレジスタに格納しているビットデータの内の１以上のビットデータにシステムバス１７０のビットデータを加算する構成であれば良い。」と記載されている。
　
　すなわち、引用発明に記載された「ランダムビット生成回路１１０」の構成としては、４つのシフトレジスタ（１１１、１１５、１２２、１２３）の内の２以上のシフトレジスタの出力の合計を初段の２０ビットシフトレジスタ１２３の入力端子に入力する構成であれば良く、また、シフトレジスタに格納しているビットデータの内の１以上のビットデータにシステムバス１７０のビットデータを加算する構成であれば良いのであって、
　さらに、装置の小型化を図り、簡単な構成とすることは、当業者が当然追求する課題であり、当該引用例に記載された課題でもあることから、　
　引用発明に記載された４つのシフトレジスタのうち、簡単な構成とするために、２ビットシフトレジスタ１１５と２５ビットシフトレジスタ１２２を除いて、２０ビットシフトレジスタ（第１のシフトレジスタ）と１ビットシフトレジスタ（第２のシフトレジスタ）の２つのシフトレジスタからなる構成とし、
　また、同じく簡単な構成とするために、引用発明に記載された第１のデータのうち、１６ビットデータ信号のデータＤ０のみが、１ビットシフトレジスタ１１１（第２のシフトレジスタ）に入力される論理演算結果を生成する加算器１１２（論理演算回路）に入力される構成を採ることで、本願発明と同様に、第２のシフトレジスタに入力される論理演算結果を生成する論理演算回路が、論理演算を行うために入力される２つのデータを、第１のデータと第３のデータとすることは、当業者が容易に想到し得ることである。
　
　また、本願発明のように構成したことによる効果も、上記引用発明から予測できる程度のものである。
　　　
５．むすび
　　
　以上のとおり　本願発明（請求項１に係る発明）は、上記引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　　
　よって結論のとおり審決する。