(57)【特許請求の範囲】
【請求項１】
半導体集積回路外部から外部信号を入力すると共に前記半導体集積回路内部で発生する内部信号を外部へ出力する信号入出力端子と、
前記信号入出力端子と抵抗を介して接続され、前記信号入出力端子に前記外部信号が入力された場合に前記半導体集積回路内で所定の信号を出力する信号発生回路と、
ソースが前記半導体集積回路の接地電圧源と接続され、ドレインが前記信号入出力端子に接続されたＮチャネルトランジスタと、
前記信号発生回路の出力と前記内部信号との論理和を前記所定の信号として出力する論理和手段と、
前記信号発生回路の入力端と前記Ｎチャネルトランジスタのドレインとの間に挿入された抵抗と
を備えたことを特徴とする半導体集積回路の信号入出力回路。
【請求項２】
半導体集積回路外部から外部信号を入力すると共に前記半導体集積回路内部で発生する内部信号を外部へ出力する信号入出力端子と、
前記信号入出力端子と抵抗を介して接続され、前記信号入出力端子に前記外部信号が入力された場合に前記半導体集積回路内で所定の信号を出力する信号発生回路と、
ソースが前記半導体集積回路の正電圧源と接続され、ドレインが前記信号入出力端子に接続されたＰチャネルトランジスタと、
前記信号発生回路の出力と前記内部信号との論理和を前記所定の信号として出力する論理和手段と、
前記信号発生回路の入力端と前記Ｐチャネルトランジスタのドレインとの間に挿入された抵抗と
を備えたことを特徴とする半導体集積回路の信号入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の信号入出力回路に関し、特にその出力トランジスタの破壊により、または信号入出力端子が半導体集積回路の信号出力を打ち消す電圧源と短絡してしまったような場合に半導体集積回路自身が発生する内部信号を半導体集積回路が取り込めなくなることを防止し得る半導体集積回路の信号入出力回路に関する。
【背景技術】
【０００２】
図５の回路図に従来の半導体集積回路の信号入出力回路の一例として、リセット信号入出力回路の一構成例を示す。
【０００３】
図５において、参照符号10は半導体集積回路を示しており、リセット信号入出力端子１を備えている。このリセット信号入出力端子１は半導体集積回路10外部で適宜の抵抗値を有する抵抗11によりプルアップされている。
半導体集積回路10内部には、リセット信号入出力端子１にドレインが接続されたＮチャネルトランジスタ２と、保護抵抗４を介してリセット信号入出力端子１に負論理の入力端が接続されたたとえばシュミットトリガゲートにて構成されるリセット入力回路３が備えられている。
【０００４】
Ｎチャネルトランジスタ２のソースは半導体集積回路10の接地電圧源に接続されており、またゲートには信号線５が接続されている。
信号線５は、半導体集積回路10自身がリセットをかける必要があると判断した場合に半導体集積回路10内部の図示されていない回路により発生される”Ｈ”レベルで有意な内部リセット要求信号TWD をＮチャネルトランジスタ２のゲートに与えるための信号線である。
【０００５】
従って、信号線５を介してＮチャネルトランジスタ２のゲートに”Ｈ”レベルの内部リセット要求信号TWD が与えられるとＮチャネルトランジスタ２がオンするので、リセット信号入出力端子１が接地電圧源に接続されて”Ｌ”レベルになる。また同時に、半導体集積回路10をリセットするためのリセット入力回路３の負論理の入力端も”Ｌ”レベルになるのでその出力信号であるリセット信号RST は有意なレベル (”Ｈ”レベル) になる。即ち、信号線５は半導体集積回路10自身のリセット要求の信号線でもある。
【０００６】
次に、図５に示されている従来のリセット信号入出力回路の動作について説明する。
通常は、リセット信号入出力端子１には無意なレベル (この場合は”Ｈ”レベル) の外部リセット要求信号#REQが入力されており、また内部リセット要求信号TWD は”Ｌ”レベルである。この通常の状態では、Ｎチャネルトランジスタ２はオフしているのでリセット入力回路３の負論理の入力端にはリセット信号入出力端子１から”Ｈ”レベルの外部リセット要求信号#REQが入力される。従って、リセット入力回路３は負論理の入力端への入力レベルを反転した”Ｌ”レベルのリセット信号RST を出力する。
【０００７】
半導体集積回路10に対して外部からリセットをかける必要がある場合には、リセット信号入出力端子１に有意なレベルの信号、この場合は”Ｌ”レベルの外部リセット要求信号#REQが入力される。これにより、リセット入力回路３の負論理の入力端には”Ｌ”レベルの信号が入力されるので、リセット入力回路３はそのレベルを反転して半導体集積回路10内部へ有意なレベル（”Ｈ”レベル) のリセット信号RST を出力する。
【０００８】
一方、半導体集積回路10自身がリセットをかける必要があると判断した場合には、半導体集積回路10内部の図示されていない回路により”Ｈ”レベルの内部リセット要求信号TWD が発生される。この”Ｈ”レベルの内部リセット要求信号TWD が信号線５を介してＮチャネルトランジスタ２のゲートに与えられることにより、Ｎチャネルトランジスタ２がオンしてリセット信号入出力端子１を接地電圧源と接続するのでリセット信号入出力端子１は”Ｌ”レベルになる。従って、半導体集積回路10の外部からは、リセット信号入出力端子１が”Ｌ”レベルになることにより内部リセット要求信号TWD の発生 (”Ｈ”レベルになったこと）を知ることが可能になる。また同時に、リセット信号入出力端子１と接続されているリセット入力回路３の負論理の入力端には”Ｌ”レベルの信号が入力されるので、リセット入力回路３はそのレベルを反転して半導体集積回路10内部へ有意なレベル（”Ｈ”レベル) のリセット信号RST を出力する。
【特許文献１】実開昭６３−３１４２９号公報
【特許文献２】特開平３−７９１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の図５に示されているような従来の半導体集積回路の信号入出力回路としてのリセット信号入出力回路では、たとえばリセット信号入出力端子がリセットを発生させない極性、具体的には”Ｈ”レベルの電位と低いインピーダンスで接続されたような場合には、半導体集積回路自身が内部リセット要求信号を発生してもリセット信号入出力端子のレベルは分圧されてしまうために”Ｌ”レベルにはならず、半導体集積回路自身のリセットが行われない。
【００１０】
また、静電気等によりＮチャネルトランジスタが破壊されて”Ｌ”レベルの信号出力が不可能になったような場合にも、リセット信号入出力端子の電位は”Ｌ”レベルにはならないため、半導体集積回路自身のリセットは行われない。
このような状態に陥ると、半導体集積回路から外部に対するリセット要求信号の出力が出来なくなるのみならず、半導体集積回路自体もリセットされないために暴走状態に陥る虞が生じる。
【００１１】
本発明は上述のような事情に鑑みてなされたものであり、信号入出力端子が信号を発生しない極性の電位と低いインピーダンスで接続されるような状態になった場合にも、半導体集積回路内部で発生された内部信号により半導体集積回路自身がその信号の発生を認識することを可能とした半導体集積回路の信号入出力回路の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体集積回路の信号入出力回路は、半導体集積回路外部から外部信号を入力すると共に半導体集積回路内部で発生する内部信号を外部へ出力する信号入出力端子と、内部信号が発生した場合に、それを信号入出力端子から外部へ出力させる内部信号出力手段と、信号入出力端子に外部信号が入力された場合、または信号入出力端子から内部信号が出力された場合に、半導体集積回路内部で所定の信号を発生する信号発生手段とを備え、更に内部信号が発生した場合に、所定の信号を信号発生手段に発生させる手段を備えている。
【００１３】
より具体的には、本発明に係る半導体集積回路の信号入出力回路の第１の発明は、半導体集積回路外部から外部信号を入力すると共に前記半導体集積回路内部で発生する内部信号を外部へ出力する信号入出力端子と、前記信号入出力端子と抵抗を介して接続され、前記信号入出力端子に前記外部信号が入力された場合に前記半導体集積回路内で所定の信号を出力する信号発生回路と、ソースが前記半導体集積回路の接地電圧源と接続され、ドレインが前記信号入出力端子に接続されたＮチャネルトランジスタと、前記信号発生回路の出力と前記内部信号との論理和を前記所定の信号として出力する論理和手段と、前記信号発生回路の入力端と前記Ｎチャネルトランジスタのドレインとの間に挿入された抵抗とを備えたことを特徴とする。
【００１４】
また、本発明に係る半導体集積回路の信号入出力回路の第２の発明は、半導体集積回路外部から外部信号を入力すると共に前記半導体集積回路内部で発生する内部信号を外部へ出力する信号入出力端子と、前記信号入出力端子と抵抗を介して接続され、前記信号入出力端子に前記外部信号が入力された場合に前記半導体集積回路内で所定の信号を出力する信号発生回路と、ソースが前記半導体集積回路の正電圧源と接続され、ドレインが前記信号入出力端子に接続されたＰチャネルトランジスタと、前記信号発生回路の出力と前記内部信号との論理和を前記所定の信号として出力する論理和手段と、前記信号発生回路の入力端と前記Ｐチャネルトランジスタのドレインとの間に挿入された抵抗とを備えたことを特徴とする。
【００１５】
このような本発明の半導体集積回路の信号入出力回路では、内部信号が発生した場合には、内部信号出力手段による信号入出力端子のレベルの制御には拘わらず、所定の信号が信号発生手段により発生される。
【発明の効果】
【００１６】
以上のような本発明の半導体集積回路の信号入出力回路の第１，第２の発明によれば、信号入出力端子が半導体集積回路の外部において低インピーダンスで且つ外部信号を発生しない極性の電位と短絡したような場合にも、半導体集積回路の内部信号を論理和手段により出力して内部信号が発生したことを認識することが出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明をその実施例を示す図面に基づいて詳述する。
図１は半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の参考例の構成を示す回路図である。
なお、この図１においては、前述の従来例の説明で参照した図５と同一の参照符号は同一又は相当部分を示している。
【００１８】
図１において、参照符号10は半導体集積回路を示しており、リセット信号入出力端子１を備えている。このリセット信号入出力端子１は半導体集積回路10外部で適宜の抵抗値を有する抵抗11によりプルアップされている。
半導体集積回路10内部には、リセット信号入出力端子１にドレインが接続された第１のＮチャネルトランジスタ２と、保護抵抗４を介してリセット信号入出力端子１に負論理の入力端が接続されたたとえばシュミットトリガゲートにて構成される信号発生回路 (手段）としてのリセット入力回路３と、同じく保護抵抗４を介してリセット信号入出力端子１にドレインが接続された自己リセット用の第２のＮチャネルトランジスタ６とが備えられている。
【００１９】
Ｎチャネルトランジスタ２のソース及びＮチャネルトランジスタ６のソースはいずれも半導体集積回路10の接地電圧源に接続されており、また両Ｎチャネルトランジスタ２，６のゲートは共に信号線５に接続されている。
信号線５は、半導体集積回路10自身がリセットをかける必要があると判断した場合に半導体集積回路10内部の図示されていない回路により発生される”Ｈ”レベルで有意な内部リセット要求信号TWD をＮチャネルトランジスタ２，６のゲートに与えるための信号線である。
【００２０】
従って、信号線５を介してＮチャネルトランジスタ２のゲートに”Ｈ”レベルの内部リセット要求信号TWD が与えられるとＮチャネルトランジスタ２がオンするので、リセット信号入出力端子１が接地電圧源に接続されて”Ｌ”レベルになる。即ち、Ｎチャネルトランジスタ２は内部信号である内部リセット要求信号TWD をリセット信号入出力端子１から半導体集積回路10外部へ出力させる内部信号出力手段として機能する。
【００２１】
また同時に、Ｎチャネルトランジスタ６のゲートにも”Ｈ”レベルの内部リセット要求信号TWD が与えられるのでＮチャネルトランジスタ６もオンし、リセット入力回路３の負論理の入力端が接地電圧源と接続されて”Ｌ”レベルになる。このため、リセット入力回路３の出力信号である半導体集積回路10をリセットするためのリセット信号RST は有意なレベル (”Ｈ”レベル) になる。
【００２２】
即ち、信号線５は半導体集積回路10自身のリセット要求の信号線であり、またＮチャネルトランジスタ６はリセット信号入出力端子１のレベルには拘わらずにリセット入力回路３の負論理の入力端を強制的に”Ｌ”レベルにして有意なレベル (”Ｈ”レベル) のリセット信号RST を出力させる自己リセット用Ｎチャネルトランジスタ、換言すれば信号発生手段であるリセット入力回路３にリセット信号RST を発生させる手段として機能する。
【００２３】
このように構成された半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の参考例の動作について以下に説明する。
【００２４】
なお、Ｎチャネルトランジスタ６のオン抵抗と入力保護抵抗４の抵抗値とは、Ｎチャネルトランジスタ６のオン抵抗値をＲ，保護抵抗４の入力保護抵抗値をｒ，リセット信号入出力端子１の電圧をVi, リセット入力回路３のしきい値電圧をVth1，電源電圧をVcc とすると、たとえばVi＝Vcc となった場合に下記式(1) を満たしているものとする。
（Ｒ×Vcc)／（Ｒ＋ｒ）＜Vth1    …(1) 
【００２５】
通常はリセット信号入出力端子１には無意なレベル (この場合は”Ｈ”レベル) の外部リセット要求信号#REQが入力されており、また内部リセット要求信号TWD は”Ｌ”レベルである。この通常の状態では、Ｎチャネルトランジスタ２，６はいずれもオフしているのでリセット入力回路３の負論理の入力端にはリセット信号入出力端子１から”Ｈ”レベルの外部リセット要求信号#REQが入力される。従って、リセット入力回路３は負論理の入力端への入力レベルを反転した”Ｌ”レベルを無意なレベルのリセット信号RST として出力する。
【００２６】
半導体集積回路10に対して外部からリセットをかける必要がある場合には、リセット信号入出力端子１に有意なレベル (この場合は”Ｌ”レベル) の外部リセット要求信号#REQが入力される。これにより、リセット入力回路３の負論理の入力端には”Ｌ”レベルの信号が入力されるので、リセット入力回路３は半導体集積回路10内部へ有意なレベル (”Ｈ”レベル) のリセット信号RST を出力する。この動作は従来例と同様である。
【００２７】
一方、半導体集積回路10自身がリセットをかける必要があると判断した場合には、半導体集積回路10内部の図示されていない回路により”Ｈ”レベルの内部リセット要求信号TWD が発生される。この”Ｈ”レベルの内部リセット要求信号TWD が信号線５を介してＮチャネルトランジスタ２のゲートに与えられることにより、Ｎチャネルトランジスタ２がオンしてリセット信号入出力端子１を接地電圧源と接続するのでリセット信号入出力端子１は”Ｌ”レベルになる。
【００２８】
従って、半導体集積回路10の外部からは、リセット信号入出力端子１が”Ｌ”レベルになることにより内部リセット要求信号TWD の発生 (”Ｈ”レベルになったこと）を知ることが可能になる。また同時に、Ｎチャネルトランジスタ６のゲートにも”Ｈ”レベルの内部リセット要求信号TWD が与えられるのでＮチャネルトランジスタ６もオンし、リセット入力回路３の負論理の入力端が接地電圧源と接続されて”Ｌ”レベルになる。このため、リセット入力回路３から”Ｈ”レベルのリセット信号RST が半導体集積回路10内部へ出力される。
【００２９】
図２は半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の参考例の構成を示す回路図である。
なお、この図２においては、前述の第１の参考例において使用されている２個のＮチャネルトランジスタ２，６に変えて２個のＰチャネルトランジスタを用いている。
【００３０】
図２において、参照符号10は半導体集積回路を示しており、リセット信号入出力端子１を備えている。このリセット信号入出力端子１は半導体集積回路10外部で適宜の抵抗値を有する抵抗11によりプルダウンされている。
半導体集積回路10内部には、リセット信号入出力端子１にドレインが接続された第１のＰチャネルトランジスタ７と、保護抵抗４を介してリセット信号入出力端子１に入力端が接続されたたとえばシュミットトリガゲートにて構成される信号発生回路 (手段）としてのリセット入力回路３と、同じく保護抵抗４を介してリセット信号入出力端子１にドレインが接続された自己リセット用の第２のＰチャネルトランジスタ８とが備えられている。
【００３１】
Ｐチャネルトランジスタ７のソース及びＰチャネルトランジスタ８のソースはいずれも半導体集積回路10の正電圧源に接続されており、また両Ｐチャネルトランジスタ７，８のゲートは共に信号線51に接続されている。
信号線51は、半導体集積回路10自身がリセットをかける必要があると判断した場合に半導体集積回路10内部の図示されていない回路により発生される”Ｈ”レベルで有意な内部リセット要求信号TWD をインバータ50を介してＰチャネルトランジスタ７，８のゲートに与えるための信号線である。
【００３２】
従って、”Ｈ”レベルの内部リセット要求信号TWD が信号線５からインバータ50に与えられて”Ｌ”レベルに反転され、更に信号線51を介してＰチャネルトランジスタ７のゲートに与えられると、Ｐチャネルトランジスタ７がオンしてリセット信号入出力端子１と正電圧源とが接続されるので接地電圧源が”Ｈ”レベルになる。即ち、Ｐチャネルトランジスタ７は内部信号である内部リセット要求信号TWD をリセット信号入出力端子１から半導体集積回路10外部へ出力させる内部信号出力手段として機能する。
【００３３】
同時に、Ｐチャネルトランジスタ８のゲートにも信号線51から”Ｌ”レベルの信号が与えられてリセット入力回路３の入力端と正電圧源とが接続されるので、リセット入力回路３はその出力信号である半導体集積回路10をリセットするためのリセット信号RST を有意 (”Ｈ”レベル) にする。
【００３４】
即ち、信号線５は半導体集積回路10自身のリセット要求の信号線であり、またＰチャネルトランジスタ８はリセット信号入出力端子１の状態には拘わらずにリセット入力回路３の入力端の電位を強制的に”Ｈ”レベルにして有意なレベル (”Ｈ”レベル) のリセット信号RST を出力させる自己リセット用Ｐチャネルトランジスタ、換言すれば信号発生手段であるリセット入力回路３にリセット信号RST を発生させる手段として機能する。
【００３５】
このように構成された半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の参考例の動作について以下に説明する。
【００３６】
なお、Ｐチャネルトランジスタ８のオン抵抗と入力保護抵抗４の抵抗値とは、Ｐチャネルトランジスタ８のオン抵抗値をＲ，保護抵抗４の入力保護抵抗値をｒ，リセット信号入出力端子１の電圧をVi, リセット入力回路３のしきい値電圧をVth2, 電圧電源をVcc とすると、たとえばVi＝Vcc となった場合に下記式(2) を満たしているものとする。
（ｒ×Vcc)／（Ｒ＋ｒ）＞Vth2    …(2) 
【００３７】
通常は、リセット信号入出力端子１には無意なレベル (この場合は”Ｌ”レベル) の外部リセット要求信号REQ が入力されており、また内部リセット要求信号TWD は”Ｌ”レベルである。この通常の状態では、Ｐチャネルトランジスタ７，８はいずれもオフしているのでリセット入力回路３の負論理の入力端にはリセット信号入出力端子１から”Ｌ”レベルの信号が入力される。従って、リセット入力回路３は入力端への入力レベルである”Ｌ”レベルの信号をそのまま無意なレベルのリセット信号RST として出力する。
【００３８】
半導体集積回路10に対して外部からリセットをかける必要がある場合には、リセット信号入出力端子１に有意なレベル (この場合は”Ｈ”レベル) の外部リセット要求信号REQ が入力される。これにより、リセット入力回路３は半導体集積回路10内部へ有意なレベル (”Ｈ”レベル) のリセット信号RST を出力する。この動作はリセット信号入出力端子１への入力信号の有意なレベルが異なる点を除いては従来例と同様である。
【００３９】
一方、半導体集積回路10自身がリセットをかける必要があると判断した場合には、半導体集積回路10内部の図示されていない回路により”Ｈ”レベルの内部リセット要求信号TWD が発生される。この”Ｈ”レベルの内部リセット要求信号TWD がインバータ50で反転された”Ｌ”レベルの信号が信号線51を介してＰチャネルトランジスタ７のゲートに与えられることによりＰチャネルトランジスタ７がオンするので、リセット信号入出力端子１が正電圧源と接続されて”Ｈ”レベルになる。従って、半導体集積回路10の外部からは、リセット信号入出力端子１が”Ｈ”レベルになることにより内部リセット要求信号TWD の発生 (有意になったこと) を知ることが可能になる。
【００４０】
また同時にＰチャネルトランジスタ８のゲートにもＰチャネルトランジスタ７のゲートに与えられる信号と同じ”Ｌ”レベルの信号が信号線51から与えられるので、リセット入力回路３の入力端が正電圧源と接続されて”Ｈ”レベルになり、リセット入力回路３から”Ｈ”レベルのリセット信号RST が半導体集積回路10内部へ出力される。
【００４１】
図３は本発明に係る半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の発明の一実施例の構成を示す回路図である。
なお、この図３においては、前述の第１の参考例の説明で参照した図１と同一の参照符号は同一又は相当部分を示している。
【００４２】
図３において、参照符号10は半導体集積回路を示しており、リセット信号入出力端子１を備えている。このリセット信号入出力端子１は半導体集積回路10外部で適宜の抵抗値を有する抵抗11によりプルアップされている。
半導体集積回路10内部には、リセット信号入出力端子１にドレインが接続されたＮチャネルトランジスタ２と、保護抵抗４を介してリセット信号入出力端子１に負論理の入力端が接続されたたとえばシュミットトリガゲートにて構成される信号発生回路としてのリセット入力回路３と、このリセット入力回路３の出力を一方の入力とする論理和手段としてのORゲート21とが備えられている。
【００４３】
Ｎチャネルトランジスタ２のソースは半導体集積回路10の接地電圧源に接続されており、またゲートは信号線５に接続されている。
信号線５は、半導体集積回路10自身がリセットをかける必要があると判断した場合に半導体集積回路10内部の図示されていない回路により発生される”Ｈ”レベルで有意な内部リセット要求信号TWD をＮチャネルトランジスタ２のゲートに与えるための信号線であり、前述のORゲート21の他方の入力にも接続されている。
【００４４】
従って、信号線５を介してＮチャネルトランジスタ２のゲートに”Ｈ”レベルの内部リセット要求信号TWD が与えられると、Ｎチャネルトランジスタ２がオンしてリセット信号入出力端子１が接地電圧源と接続されるのでリセット信号入出力端子１のレベルが”Ｌ”レベルになる。即ち、Ｎチャネルトランジスタ２は内部信号である内部リセット要求信号TWD をリセット信号入出力端子１から半導体集積回路10外部へ出力させる内部信号出力手段として機能する。
【００４５】
同時に、同じ信号がORゲート21の他方の入力にも与えられる。これにより、リセット入力回路３の出力信号には拘わらず、ORゲート21はその出力信号である半導体集積回路10をリセットするためのリセット信号RST を有意なレベル (”Ｈ”レベル) にする。換言すれば、図３に示されている第１の発明では、リセット入力回路３とORゲート21とで信号発生手段が構成されており、信号線５がリセット信号RST を発生させる手段として機能する。
【００４６】
このように構成された本発明の半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の発明の動作について以下に説明する。
通常はリセット信号入出力端子１には無意なレベル (この場合は”Ｈ”レベル) の外部リセット要求信号#REQが入力されており、また内部リセット要求信号TWD は”Ｌ”レベルである。この通常の状態では、Ｎチャネルトランジスタ２はオフしているのでリセット入力回路３の負論理の入力端にはリセット信号入出力端子１から”Ｈ”レベルの信号が入力されるため、その出力信号のレベルは”Ｌ”レベルになっている。従って、ORゲート21の両入力はいずれも”Ｌ”レベルであるため、その出力信号であるリセット信号RST は”Ｌ”レベルになっている。
【００４７】
半導体集積回路10に対して外部からリセットをかける必要がある場合には、リセット信号入出力端子１に有意なレベル (この場合は”Ｌ”レベル) の外部リセット要求信号#REQが入力される。これにより、リセット入力回路３はその負論理の入力端が”Ｌ”レベルになるので、それを反転した”Ｈ”レベルの信号を出力する。従って、ORゲート21は半導体集積回路10内部へ有意なレベル (”Ｈ”レベル) のリセット信号RST を出力する。
【００４８】
一方、半導体集積回路10自身がリセットをかける必要があると判断した場合には、半導体集積回路10内部の図示されていない回路により”Ｈ”レベルの内部リセット要求信号TWD が発生される。この”Ｈ”レベルの内部リセット要求信号TWD がＮチャネルトランジスタ２のゲートに与えられることにより、Ｎチャネルトランジスタ２がオンしてリセット信号入出力端子１と接地電圧源とが接続され、リセット信号入出力端子１が”Ｌ”レベルになる。従って、半導体集積回路10の外部からは、リセット信号入出力端子１が”Ｌ”レベルになることにより内部リセット要求信号TWD の発生 (”Ｈ”レベルになったこと）を知ることが可能になる。
【００４９】
またＮチャネルトランジスタ２のゲートに与えられる”Ｈ”レベルの内部リセット要求信号TWD はORゲート21の他方の入力端にも与えられるので、ORゲート21の出力信号であるリセット信号RST はリセット入力回路３の出力信号には拘わらずに有意、即ち”Ｈ”レベルになって半導体集積回路10内部へ出力される。
【００５０】
図４は本発明に係る半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の発明の一実施例の構成を示す回路図である。
なお、この図４においては、前述の第１の発明の説明で参照した図３と同一の参照符号は同一又は相当部分を示している。
【００５１】
図４において、参照符号10は半導体集積回路を示しており、リセット信号入出力端子１を備えている。このリセット信号入出力端子１は半導体集積回路10外部で適宜の抵抗値を有する抵抗11によりプルダウンされている。
半導体集積回路10内部には、リセット信号入出力端子１にドレインが接続されたＰチャネルトランジスタ７と、保護抵抗４を介してリセット信号入出力端子１に入力端が接続されたたとえばシュミットトリガゲートにて構成される信号発生回路としてのリセット入力回路３と、このリセット入力回路３の出力を一方の入力とする論理和手段としてのORゲート21とが備えられている。
【００５２】
Ｐチャネルトランジスタ７のソースは半導体集積回路10の正電圧源に接続されており、またゲートは信号線51に接続されている。
信号線51は、半導体集積回路10自身がリセットをかける必要があると判断した場合に半導体集積回路10内部の図示されていない回路により発生される”Ｈ”レベルで有意なリセット要求信号RST をインバータ50を介してＰチャネルトランジスタ７のゲートに与えるための信号線である。なお、前述のORゲート21の他方の入力には信号線５が直接接続されている。
【００５３】
従って、”Ｈ”レベルのリセット要求信号TWD が信号線５からインバータ50に与えられて”Ｌ”レベルに反転され、更に信号線51を介してＰチャネルトランジスタ７のゲートに与えられると、Ｐチャネルトランジスタ７がオンしてリセット信号入出力端子１を正電圧源に接続するのでリセット信号入出力端子１は”Ｈ”レベルになる。即ち、Ｐチャネルトランジスタ７は内部信号である内部リセット要求信号TWD をリセット信号入出力端子１から半導体集積回路10外部へ出力させる内部信号出力手段として機能する。
【００５４】
同時に、信号線５からは”Ｈ”レベルの信号がORゲート21の他方の入力にも与えられる。これにより、リセット入力回路３の出力信号には拘わらず、ORゲート21はその出力信号である半導体集積回路10をリセットするためのリセット信号RST を有意なレベル (”Ｈ”レベル) にする。換言すれば、図４に示されている第２の発明では、リセット入力回路３とORゲート21とで信号発生手段が構成されており、信号線５がリセット信号RST を発生させる手段として機能する。
【００５５】
このように構成された本発明の半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の発明の動作について以下に説明する。
通常はリセット信号入出力端子１には無意なレベル（この場合は”Ｌ”レベル）の外部リセット要求信号REQ が入力されており、また内部リセット要求信号TWD は”Ｌ”レベルである。この通常の状態では、Ｎチャネルトランジスタ７はオフしているのでリセット入力回路３の入力端にはリセット信号入出力端子１から”Ｌ”レベルの信号が入力される。従って、リセット入力回路３は入力端への入力レベルである”Ｌ”レベルの信号をそのまま無意なレベルのリセット信号RST として出力する。
【００５６】
半導体集積回路10に対して外部からリセットをかける必要がある場合には、リセット信号入出力端子１に有意なレベル（この場合は”Ｈ”レベル）の外部リセット要求信号REQ が入力される。これにより、リセット入力回路３は”Ｈ”レベルの信号を出力するので、ORゲート21は半導体集積回路10内部へ有意なレベル (”Ｈ”レベル) のリセット信号RST を出力する。
【００５７】
一方、半導体集積回路10自身がリセットをかける必要があると判断した場合には、半導体集積回路10内部の図示されていない回路により”Ｈ”レベルの内部リセット要求信号TWD が発生される。この”Ｌ”レベルの内部リセット要求信号TWD がＰチャネルトランジスタ７のゲートに与えられることによりＰチャネルトランジスタ７がオンしてリセット信号入出力端子１の電位を”Ｈ”レベルにする。従って、半導体集積回路10の外部からは、リセット信号入出力端子１が”Ｈ”レベルになることにより内部リセット要求信号TWD の発生 (”Ｈ”レベルになったこと）を知ることが可能になる。
【００５８】
また”Ｈ”レベルの内部リセット要求信号TWD は信号線５からORゲート21の他方の入力にも与えられるので、ORゲート21の出力信号であるリセット信号RST はリセット入力回路３の出力信号には拘わらずに有意、即ち”Ｈ”レベルになって半導体集積回路10内部へ出力される。
【００５９】
なお、上述の各発明の実施例においては、本発明を半導体集積回路のリセット信号入出力回路に適用した場合について説明したが、外部信号の入力と半導体集積回路内部で発生される内部信号の出力とを同一の信号入出力端子で行うのであれば、他にたとえば割込み信号等にも適用できることは言うまでもない。
【００６０】
以上に詳述したように本発明の半導体集積回路の信号入出力回路の第１，第２の発明によれば、信号入出力端子が半導体集積回路の外部において低インピーダンスで且つ外部信号を発生しない極性の電位と短絡したような場合にも、半導体集積回路の内部信号を論理和手段により出力して内部信号が発生したことを認識することが出来る。
【図面の簡単な説明】
【００６１】
【図１】半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の参考例の構成を示す回路図である。
【図２】半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の参考例の構成を示す回路図である。
【図３】本発明に係る半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第１の発明の一実施例の構成を示す回路図である。
【図４】本発明に係る半導体集積回路の信号入出力回路をリセット信号入出力回路に適用した場合の第２の発明の一実施例の構成を示す回路図である。
【図５】従来の半導体集積回路の信号入出力回路の一例として、リセット信号入出力回路の一構成例を示す回路図である。
【符号の説明】
【００６２】
１    リセット信号入出力端子
２    Ｎチャネルトランジスタ
３    リセット入力回路
４    保護抵抗
７    Ｐチャネルトランジスタ
21    ORゲート
【図１】
0003577594.tif 000002
【図２】
0003577594.tif 000003
【図３】
0003577594.tif 000004
【図４】
0003577594.tif 000005
【図５】
0003577594.tif 000006