(57)【特許請求の範囲】
【請求項１】
ドレイン領域とドリフト領域と複数のベース領域と複数のソース領域とを有する半導体基体と、ゲート絶縁膜と、ベース制限用絶縁膜と、ドレイン電極と、ソース電極と、ゲート電極とを備え、
前記ドリフト領域は前記ドレイン領域の不純物濃度よりも低い不純物濃度を有し且つ前記半導体基体の一方の主面に露出する部分を有するように配置され、
前記ドレイン領域は前記ドリフト領域と前記半導体基体の他方の主面との間に配置され、
前記複数のベース領域は前記ドリフト領域の中に島状に分散配置され、且つ前記半導体基体の主面に対して垂直方向に柱状に延びている第１のベース領域と前記半導体基体の一方の主面において前記ドリフト領域に囲まれ且つ前記第１のベース領域に隣接している第２のベース領域とをそれぞれ有し、
前記複数のソース領域は前記複数の第２のベース領域の中に島状に配置され、前記第１のベース領域と前記ドリフト領域との間にベース制限用絶縁膜が配置され、
前記ベース制限用絶縁膜は前記第１のベース領域の側面を覆うが、前記第１のベース領域の前記ドレイン領域側の端面を覆わない形状を有していることを特徴とする絶縁ゲート型電界効果トランジスタ。
【請求項２】
第１導電形の半導体基板を用意する工程と、
前記半導体基板の不純物濃度よりも低い不純物濃度を有する第１導電形の第１の半導体層をエピタキシャル成長法で形成する工程と、
第２導電形の第２の半導体層を前記第１の半導体層の上にエピタキシャル成長法で形成する工程と、
エッチングによって複数の柱状半導体層から成る第２のベース領域を形成する工程と、
前記第２のベース領域の側面に絶縁膜を形成する工程と、
前記第２のベース領域を埋設するように前記第１及び第２の半導体層の上に前記半導体基板よりも低い不純物濃度を有する第１導電形の第３の半導体層を形成する工程と、
前記第３の半導体層の表面に島状に配置され且つ前記第２のベース領域に接触している第２導電形の第２のベース領域を形成する工程と、
前記第２のベース領域の中に第１導電形のソース領域を形成する工程と
を備えていることを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、柱状に形成されたベース領域を有する絶縁ゲート型電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
動作抵抗の低減化と高耐圧化の両方を高水準に達成することを目的として絶縁ゲート型電界効果トランジスタ（以下ＦＥＴと言う）を図１に示すように構成することは公知である。このＦＥＴは、Ｎ形ドリフト領域１とＮ＋形ドレイン領域２と複数のＰ形ベース領域３と複数のソース領域４とから成るシリコン半導体基体５と、ドレイン電極６と、ソース電極７と、ゲート電極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、層間絶縁膜１１とを備えている。このＦＥＴのボデイ領域又はチャネル形成領域と呼ぶことのできるベース領域３は特異な形状を有し、ドリフト領域１の厚み方向に深く柱状に形成されており、その底面はドリフト領域１とドレイン領域２との界面近くまで達している。複数のベース領域３を柱状に形成すると、ベース領域３とドリフト領域１との間のＰＮ接合に高い逆方向電圧が印加された時に複数のベース領域３の相互間のドリフト領域１が空乏層によって埋められ、耐圧が向上する。また、図１の構造の場合、ドリフト領域１の比抵抗を小さくして動作抵抗の低減化を図っても比較的高耐圧を得ることができる。即ち、ドリフト領域１の比抵抗を、浅いベース領域を有する従来の標準的な構造のＦＥＴのドリフト領域の比抵抗の１／３〜１／５に設定しても、空乏層の働きで標準的な構造のＦＥＴと同等の耐圧を得ることができる。
【０００３】
【発明が解決しようとする課題】
ところで、図１の絶縁ゲート型ＦＥＴにおけるベース領域３は、周知のエピタキシャル成長と不純物拡散を複数回繰り返して形成される。即ち、ドレイン領域２の上に肉薄のＮ形エピタキシャル層を形成し、このエピタキシャル層にＰ形不純物を導入してベース領域３を構成するＰ形拡散領域を形成する。次に、このＮ形エピタキシャル層とＰ形拡散領域の表面を被覆するように肉薄のＮ形エピタキシャル層を形成し、先に形成した下側Ｐ形半導体領域と連続するようにＰ形不純物を導入してベース領域３を構成する上側Ｐ形拡散領域を形成する。これを複数回繰り返すことによって、ベース領域３が柱状に素子の厚み方向に延びるように形成された図１の絶縁ゲート型電界効果トランジスタが得られる。
このようにエピタキシャル成長と不純物拡散を複数回繰り返してベース領域３を形成した場合、ベース領域３を構成するＰ形拡散領域は不純物拡散とエピタキシャル成長等の熱処理によって横方向に広がってしまう。ベース領域３の横方向広がりが大きいと、相対的に柱状ベース領域３の間に形成されたドリフト領域１の断面積が減少するため、動作抵抗の低減化効果が損なわれる。この問題を解決するためには、Ｐ形不純物の縦方向の拡散距離が短くても上下のＰ形拡散領域が連続するように、Ｎ形エピタキシャル層を十分に薄く形成することが考えられる。しかし、この製造方法は、エピタキシャル成長の工程数が増加してコストの増加等を招来するため、実用的とはいえない。
【０００４】
そこで、本発明の目的は、動作抵抗の低減化と高耐圧化とを高水準に達成でき、且つ生産性にも優れている絶縁ゲート型ＦＥＴ及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、ドレイン領域とドリフト領域と複数のベース領域と複数のソース領域とを有する半導体基体と、ゲート絶縁膜と、ベース制限用絶縁膜と、ドレイン電極と、ソース電極と、ゲート電極とを備え、記ドリフト領域は前記ドレイン領域の不純物濃度よりも低い不純物濃度を有し且つ前記半導体基体の一方の主面に露出する部分を有するように配置され、前記ドレイン領域は前記ドリフト領域と前記半導体基体の他方の主面との間に配置され、前記複数のベース領域は前記ドリフト領域の中に島状に分散配置され、且つ前記半導体基体の主面に対して垂直方向に柱状に延びている第１のベース領域と前記半導体基体の一方の主面において前記ドリフト領域に囲まれ且つ前記第１のベース領域に隣接している第２のベース領域とをそれぞれ有し、前記複数のソース領域は前記複数の第２のベース領域の中に島状に配置され、前記第１のベース領域と前記ドリフト領域との間にベース制限用絶縁膜が配置され、前記ベース制限用絶縁膜は前記第１のベース領域の側面を覆うが、前記第１のベース領域の前記ドレイン領域側の端面を覆わない形状を有していることを特徴とする絶縁ゲート型電界効果トランジスタに係わるものである。
【０００６】
なお、請求項２に示すように、第１導電形の半導体基板を用意する工程と、前記半導体基板の不純物濃度よりも低い不純物濃度を有する第１導電形の第１の半導体層をエピタキシャル成長法で形成する工程と、第２導電形の第２の半導体層を前記第１の半導体層の上にエピタキシャル成長法で形成する工程と、エッチングによって複数の柱状半導体層から成る第２のベース領域を形成する工程と、前記第２のベース領域の側面に絶縁膜を形成する工程と、前記第２のベース領域を埋設するように前記第１及び第２の半導体層の上に前記半導体基板よりも低い不純物濃度を有する第１導電形の第３の半導体層を形成する工程と、前記第３の半導体層の表面に島状に配置され且つ前記第２のベース領域に接触している第２導電形の第２のベース領域を形成する工程と、前記第２のベース領域の中に第１導電形のソース領域を形成する工程とを備えて絶縁ゲート型電界効果トランジスタを製造することが望ましい。
【０００７】
【発明の効果】
各請求項の発明によれば、柱状の第２のベース領域の側面が絶縁膜で囲まれているので、第２のベース領域の横方向への広がりが制限され、ドリフト領域を十分に確保することができ、動作抵抗の低いＦＥＴを提供することができる。
また、ベース制限用絶縁膜は第１のベース領域の側面を覆うが、第１のベース領域の前記ドレイン領域側の端面を覆わない形状を有しているので、第１のベース領域のドレイン領域側の端面における電界集中を緩和することができる。
また、請求項２の発明によれば、少ないエピタキシャル成長工程によって柱状の第２のベース領域を生産性良く形成することができる。
【０００８】
【実施形態】
次に、図２〜図５を参照して本発明の実施形態を説明する。
【０００９】
図２及び図３に示す本発明の実施形態に従う絶縁ゲート型電界効果トランジスタ（ＦＥＴ）は、図１の従来のＦＥＴと同様にＮ形（第１導電形）ドリフト領域１とＮ＋形ドレイン領域２とＰ形（第２導電形）ベース領域３とＮ形ソース領域４とドレイン電極６とソース電極７とゲート電極８とゲート絶縁膜９と層間絶縁膜１１と図示されていない周辺絶縁膜とを有し、更に本発明に従うベース制限用酸化膜１２を有する。なお、ベース領域３は柱状の第１のベース領域３ａと表面側の浅い第２のベース領域３ｂとを有する。
【００１０】
ドリフト領域１はシリコンから成るＮ形半導体領域であって、Ｎ＋形ドレイン領域２よりも低い不純物濃度を有する。ドリフト領域１はドレイン領域２と同一導電形を有するので、これをドレイン領域と呼ぶこともできる。なお、図２のドリフト領域１は図１のようにドレイン領域２の上にＮ形半導体を多層にエピタキシャル成長させたものではなく、２回のエピタキシャル成長で形成したものである。ドリフト領域１の一部は半導体基体５の一方の主面に露出している。このドリフト領域１の不純物濃度は、柱状の第１のベース領域３ａを形成しない浅い第２のベース領域３ｂのみの構成の従来のＦＥＴのドリフト領域の不純物濃度よりは高い。従って、ドリフト領域１の抵抗率は柱状ベース領域を有さない従来のＦＥＴのドリフト領域の抵抗率の１／５〜１／３である。
【００１１】
Ｎ＋形ドレイン領域２はドリフト領域１と半導体基体５の他方の主面との間に配置されている。なお、ドレイン領域２とドリフト領域１との境界面は平板状半導体基体５の他方の主面に平行である。ドレイン電極６は例えばアルミニウム蒸着層から成り、半導体基体５の他方の主面においてドレイン領域２に接続されている。
【００１２】
ベース領域３は、ボデイ領域又はチャネル形成領域とも呼ぶことができるものであって、前述したように第１及び第２のベース領域３ａ、３ｂを有する。第１のベース領域３ａは、ドリフト領域１内にその上面から下面に向って柱状に形成されている。第１のベース領域３ａの上面は第２のベース領域３ｂの下面に連続している。第１のベース領域３ａの下面はドレイン領域２から若干離間するように配置されている。このように若干離間するように配置することによって第１のベース領域３ａの下側での電界集中を緩和できると考えられる。図３に示すように、多数の第１のベース領域３ａは平面的に見て半導体基体５内に島状に形成され且つ均一に分散配置されており、各々の第１のベース領域３ａは四角形状の平面形状を有する。なお、第１のベース領域３ａの平面形状は四角形に限られず、円形にしてもよい。この第１のベース領域３ａは、厚いエピタキシャル層をエッチングすることによって形成したものであり、側面に凹凸を有さない。
第２のベース領域３ｂは、ドリフト領域１の表面側に形成されており、その上面は半導体基体５の一方の主面に露出しており、下面は第１のベース領域３ａの上面に隣接している。第２のベース領域３ｂは平面的に見て、第１のベース領域３ａに対応するように半導体基体５内に島状（アイランド状）に形成され且つ均一に分散配置されている。各々の第２のベース領域３ｂの平面形状は四角形である。なお、第２のベース領域３ｂの平面形状は四角形に限られず、円形等にしてもよい。第２のベース領域３ｂはドリフト領域１内に半導体基体５の一方の主面から不純物を拡散することによって形成されたものであり、平面的に見てその外周側は第１のベース領域３ａよりも外側に広がっている。この第２のベース領域３ｂは、その表面側においてソース領域４とドリフト領域１との間にチャネルを形成するので、チャネル形成領域と呼ぶこともできる。
【００１３】
Ｎ形ソース領域４は各第２のベース領域３ｂの中に島状に形成され、半導体基体５の一方の主面に露出している。図３ではソース領域４が環状の平面形状を有するが、例えば特願平１１−８４５３７号に示されているように多数のソース領域４の群の周辺領域においてソース領域４をコ字状又はＬ字状の平面形状にすることができる。
【００１４】
ソース電極７は、例えばアルミニウムの蒸着層であって、各ソース領域４と各第２のベース領域３ｂとの両方に接続され、複数のソース領域４を共通接続するように層間絶縁膜１１の上にも設けられている。
【００１５】
ゲート絶縁膜９は少なくとも第２のベース領域３ｂにおける前述したチャネル形成部分を覆うように形成されたシリコン酸化膜から成る。
【００１６】
ゲート電極８は、例えば周知の化学的気相成長法で形成された多結晶シリコンから成り、ゲート絶縁膜９の上に形成されている。このゲート電極８は平面的に見て格子状に形成され、図示されていない金属製ゲート端子に接続されている。
【００１７】
本発明に従う柱状の第１のベース領域３ａとドリフト領域１との間に配置されたベース制限用絶縁膜としての酸化膜１２はシリコン酸化膜から成り、第１のベース領域３ａの横方向への広がりを制限している。
【００１８】
次に、図４及び図５を参照して図２のＦＥＴの製造方法を説明する。
図２の絶縁ゲート型ＦＥＴを製造する時には、まず図４（Ａ）に示すＮ＋形半導体基板２ａを用意する。このＮ＋形半導体基板２ａは、図２の絶縁ゲート型ＦＥＴのドレイン領域２を構成するものである。
【００１９】
次に、図４（Ｂ）に示すように、このＮ＋形半導体基板２ａの上面にＮ形の第１の半導体層１ａを周知のエピタキシャル成長方法によって形成する。この第１の半導体層１ａは、図２の絶縁ゲート型ＦＥＴのドリフト領域１の一部を構成するものである。更に、この第１の半導体層１ａの上面にＰ形の第２の半導体層２１を周知のエピタキシャル成長方法によって形成する。このＰ形の第２の半導体層２１は、図２の絶縁ゲート型ＦＥＴの第１のベース領域３ａを構成するものである。
【００２０】
次に、図４（Ｃ）に示すように、このＰ形の第２の半導体層２１に異方性エッチングを施して、図示のようにＰ形半導体領域を柱状に残存させて図２の絶縁ゲート型ＦＥＴの第１のベース領域３ａを形成する。この第１のベース領域３ａはＮ形の第１の半導体層１ａの上面にほぼ垂直に設けられている。更に、この第１のベース領域３ａとＮ形の第１の半導体層１ａの上面にシリコン酸化膜１２を形成する。酸化膜１２は、周知の熱酸化方法によって形成することができる。
【００２１】
次に、図５（Ａ）に示すように、異方性エッチングによって第１のベース領域３ａの側面のみに酸化膜１２を残存させて、第１のベース領域３ａとＮ形の第１の半導体層１ａの上面に形成された酸化膜をエッチング除去する。更に、第１の半導体層１ａの上面にＮ形の第３の半導体層１ｂを周知のエピタキシャル成長方法によって形成する。このＮ形の第３の半導体層１ｂは第１の半導体層１ａと共に図２の絶縁ゲート型ＦＥＴのドリフト領域１を構成するものである。第３の半導体層１ｂは、第１のベース領域３ａの上面も被覆しており、第１のベース領域３ａの上面側に第２のベース領域３ｂを形成することができる厚みを有している。
【００２２】
次に、この第３の半導体領域１ｂに周知の２重拡散技術によって、Ｐ形不純物とＮ形不純物を順次導入して、図５（Ｂ）に示すように第２のベース領域３ｂとソース領域４を形成する。これにより、図２と同様にドリフト領域１、ドレイン領域２、第１及び第２のベース領域３ａ、３ｂ、及びソース領域４を有する半導体基体５が得られる。
【００２３】
その後、従来の絶縁ゲート型ＦＥＴの製造方法と同様にして、図２に示すゲート絶縁膜９、ゲート電極８、ソース電極７、ドレイン電極６等を形成して図２の絶縁ゲート型ＦＥＴを完成させる。
【００２４】
本実施形態の絶縁ゲート型ＦＥＴによれば、第２のベース領域３ａを構成する柱状のＰ形半導体層が筒状の酸化膜１２によって包囲されており、第２のベース領域３ａの断面積がこの酸化膜１２によって制限され、熱処理等によってその断面積が増加することが防止されている。即ち、柱状の第２のベース領域３ａを構成するＰ形半導体層がその後のエピタキシャル成長等の熱処理によって横方向に広がってしまうことがなく、柱状の第２のベース領域３ａの間に形成されたドリフト領域１の断面積が所望に確保される。従って、動作抵抗の低減化が高水準に達成される。また、酸化膜１２は５００〜１０００オングストローム程度の薄い絶縁膜であるから、ベース領域３とドリフト領域１との間に逆方向のバイアスが印加されると、この界面から空乏層が良好に広がってベース領域の間のドリフト領域１を埋め、電界集中を良好に緩和することができる。このため、耐圧向上効果も高水準に達成される。更に、本実施例の絶縁ゲート型ＦＥＴによれば、柱状の第２のベース領域３ａを従来例のように多数のエピタキシャル成長方法と拡散を繰り返して形成する必要がないので、ＦＥＴの生産性を高めることができる。
【００２５】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  柱状ベース領域３の平面形状を島状の他に、ストライプ状、格子状、ハニカム形状等の種々の形状にすることが可能である。
（２）  ドレイン電極６もソース電極７と同様に素子の一方の主面に形成し、ラテラル構造の絶縁ゲート型電界効果トランジスタとしても良い。
（３）  実施形態の半導体基体５の各領域はシリコンから成るが、シリコン以外の半導体とすることもできる。
【図面の簡単な説明】
【図１】従来のＦＥＴを示す断面図である。
【図２】本発明の実施形態に従うＦＥＴを示す断面図である。
【図３】図２の半導体基体の表面を示す平面図である。
【図４】図２のＦＥＴの製造工程を説明するための断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【符号の説明】
１    ドリフト領域
２    ドレイン領域
３    ベース領域
３ａ、３ｂ  第１及び第２のベース領域
４    ソース領域
５    半導体基体
１２  酸化膜
【図１】
0003551251.tif 000002
【図２】
0003551251.tif 000003
【図３】
0003551251.tif 000004
【図４】
0003551251.tif 000005
【図５】
0003551251.tif 000006