【事件の表示】
　特願２００４−３１７４６６「情報処理装置」拒絶査定不服審判事件〔平成１７年　４月　７日出願公開、特開２００５−　９２８９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成６年１２月１２日に出願した特願平６−３０７２３０号の一部を平成１６年１１月１日に新たな特許出願としたものであって、平成１９年１月２９日付けで拒絶理由通知がなされ、同年４月９日付けで手続補正がなされたが、同年４月１７日付けで拒絶査定がなされ、これに対し、同年５月２４日に審判請求がなされるとともに、同日付けで手続補正がなされ、同年５月２９日付けで手続補正がなされ、平成２０年４月２４日付けで審尋がなされ、同年６月３０日付けで回答書が提出されたものである。
　
　
第２．平成１９年５月２４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年５月２４日付けの手続補正を却下する。
 　 
［理由］ 
１．本件補正１
　平成１９年５月２４日付けの手続補正（以下、「本件補正１」という）は、特許請求の範囲については請求項１のみを補正するものであるが、当該本件補正１により、平成１９年４月９日付けの手続補正により補正された特許請求の範囲の記載
「【請求項１】
　ＣＰＵ部と、
　キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部と
を有し、
　前記第１のメモリ部は、複数のデータを有する複数のブロックで構成され、
　前記第１のメモリ部は、ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの一部を保持するＲＡＭアドレス記憶回路を含む様に構成され、
　前記ＣＰＵ部からのアドレスは、第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第３の部分とを有し、
　前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定することを特徴とする情報処理装置。
　【請求項２】
　前記第２のメモリ部は、前記ＣＰＵ部からのアドレスの第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定することを特徴とする請求項１記載の情報処理装置。
　【請求項３】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、
　前記ＣＰＵ部からのアドレスは、前記第２のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第５の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第６の部分をさらに有することを特徴とする請求項２記載の情報処理装置。
　【請求項４】
　前記ＣＰＵ部からのアドレスのうち前記第１及び第４の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項３記載の情報処理装置。
　【請求項５】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、前記ＣＰＵ部からのアドレスのうち第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定し、
　前記ＣＰＵ部からのアドレスは、前記第１又は第２のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、前記第１又は第２のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第３の部分を有することを特徴とする請求項１記載の情報処理装置。
　【請求項６】
　前記ＣＰＵ部からのアドレスの前記第１及び第４の部分は互いに重複したアドレスビットを含むことを特徴とする請求項５記載の情報処理装置。
　【請求項７】
　前記第２のメモリ部は、ブロック転送動作を実行する機能を有し、前記第２のメモリ部が前記ブロック転送動作を実行している時、前記ＣＰＵ部は前記第１のメモリ部をアクセス可能であることを特徴とする請求項１記載の情報処理装置。」（以下、この特許請求の範囲に記載された請求項を「本件補正１前の請求項」という）
　
は、
　
「【請求項１】
　ＣＰＵ部と、
　キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部と
を有し、
　前記キャッシュメモリ部は、前記第１のメモリ部及び前記第２のメモリ部のアドレスバス及びデータバスを前記ＣＰＵ部のアドレスバス及びデータバスに接続する第１及び第２の切替回路を備え、
　前記第１のメモリ部は、複数のデータを有する複数のブロックで構成され、
　前記第１のメモリ部は、ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの一部を保持するＲＡＭアドレス記憶回路を含む様に構成され、
　前記ＣＰＵ部からのアドレスは、第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第３の部分とを有し、
　前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定することを特徴とする情報処理装置。
　【請求項２】
　前記第２のメモリ部は、前記ＣＰＵ部からのアドレスの第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定することを特徴とする請求項１記載の情報処理装置。
　【請求項３】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、
　前記ＣＰＵ部からのアドレスは、前記第２のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第５の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第６の部分をさらに有することを特徴とする請求項２記載の情報処理装置。
　【請求項４】
　前記ＣＰＵ部からのアドレスのうち前記第１及び第４の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項３記載の情報処理装置。
　【請求項５】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、前記ＣＰＵ部からのアドレスのうち第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定し、
　前記ＣＰＵ部からのアドレスは、前記第１又は第２のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、前記第１又は第２のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第３の部分を有することを特徴とする請求項１記載の情報処理装置。
　【請求項６】
　前記ＣＰＵ部からのアドレスの前記第１及び第４の部分は互いに重複したアドレスビットを含むことを特徴とする請求項５記載の情報処理装置。
　【請求項７】
　前記第２のメモリ部は、ブロック転送動作を実行する機能を有し、前記第２のメモリ部が前記ブロック転送動作を実行している時、前記ＣＰＵ部は前記第１のメモリ部をアクセス可能であることを特徴とする請求項１記載の情報処理装置。」（以下、この特許請求の範囲に記載された請求項を「本件補正１後の請求項」という）
に補正された。
　
２．補正の適否
（１）特許法第１７条の２第３項に規定する要件についての検討
　本件補正１前の請求項と本件補正１後の請求項の、それぞれの対応関係は以下のとおりである。
　　　　　　　　本件補正１前の請求項　　　本件補正１後の請求項
　　　　　　　　　　　　　１　　　　　→　　　　　　１
　　　　　　　　　　　　　２　　　　　→　　　　　　２
　　　　　　　　　　　　　３　　　　　→　　　　　　３
　　　　　　　　　　　　　４　　　　　→　　　　　　４
　　　　　　　　　　　　　５　　　　　→　　　　　　５
　　　　　　　　　　　　　６　　　　　→　　　　　　６
　　　　　　　　　　　　　７　　　　　→　　　　　　７
　したがって、本件補正１が、特許法第１７条の２第３項第１号の請求項の削除に該当するものでないことは明らかである。
　
　以下、請求項１についてする本件補正１が、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮に該当するかどうか検討する。
　
　前記請求項１についてする補正は、本件補正１前の請求項１に、
「前記キャッシュメモリ部は、前記第１のメモリ部及び前記第２のメモリ部のアドレスバス及びデータバスを前記ＣＰＵ部のアドレスバス及びデータバスに接続する第１及び第２の切替回路を備え、」
という事項を追加するものである。
　
　前記補正は、本件補正１後の請求項１に、本件補正１前の請求項１には記載のない、第１のメモリ部及び前記第２のメモリ部の「アドレスバス及びデータバス」、ＣＰＵ部の「アドレスバス及びデータバス」及び「第１及び第２の切替回路」という新たな構成を追加するものである。
　したがって、前記補正は、本件補正１前の請求項１における発明の構成に欠くことができない事項である「キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部」に、「前記第１のメモリ部及び前記第２のメモリ部のアドレスバス及びデータバスを前記ＣＰＵ部のアドレスバス及びデータバスに接続する第１及び第２の切替回路を備え」るという構成を新たに加えるものであり、本件補正１前の請求項１における発明の構成に欠くことができない事項である「キャッシュメモリ部」を概念的により下位のものに限定する補正であるとは認められない。
　
　また、前記補正により、本件補正１後の請求項１における発明の構成に欠くことができない事項である前記「キャッシュメモリ部」には、「前記第１のメモリ部及び前記第２のメモリ部のアドレスバス及びデータバスを前記ＣＰＵ部のアドレスバス及びデータバスに接続する」という、本件補正１前の請求項１の記載からは想定することができない別個の作用を追加されるものである。
　したがって、前記補正は、本件補正１前の請求項１における発明の構成に欠くことができない事項である前記「キャッシュメモリ部」を概念的により下位のものに限定する補正ではない。
　
　さらに、本件補正１前の請求項１に係る発明の解決しようとする課題は、「第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第３の部分とを有」するＣＰＵ部からのアドレスを用いて、ＲＡＭとして動作する様に設定された場合の第１のメモリ部をアドレス管理し、前記ＣＰＵ部からアクセス可能にすることであった。
　これに対して、本件補正１後の請求項１に係る発明においては、上記課題に加え、キャッシュメモリ部の第１のメモリ部及び第２のメモリ部のアドレスバス及びデータバスをＣＰＵ部のアドレスバス及びデータバスに接続するように、前記第１及び第２のメモリ部と前記ＣＰＵ部との接続を「切替」するという課題が追加された。
　この、前記追加された、第１及び第２のメモリ部と前記ＣＰＵ部との接続を「切替」するという本件補正１後の請求項１に係る発明の解決しようとする課題は、ＣＰＵ部からのアドレスを用いてＲＡＭとして動作する様に設定された場合の第１のメモリ部をＣＰＵ部がアクセス可能にするという、本件補正１前の請求項１に係る発明の解決しようとする課題をより概念的に下位にしたものであるとも、本件補正１前の請求項１に係る発明の解決しようとする課題と同種のものであるとも、認められない。
　したがって、前記請求項１についてする補正は、発明が解決しようとする課題を変更するものである。
　
　以上のように、前記請求項１についてする補正は、特許法第１７条の２第３項第２号の特許請求の範囲の減縮（産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものに限る）を目的とするものとは認められない。
　
　また、前記請求項１についてする補正が、特許法第１７条の２第３項第３号の誤記の訂正に該当するものでないことは明らかである。さらに、原査定の拒絶の理由では、請求項１に対して明りょうでない記載について指摘していないことから、特許法第１７条の２第３項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）に該当するものとも認められない。したがって、前記請求項１についてする補正は、特許法第１７条の２第３項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　以上のとおりであるから、前記請求項１についてする補正を含む本件補正１は、特許法第１７条の２第３項の規定に違反するものである。
　
（２）小括
　したがって、本件補正１は、平成６年法律第１１６号改正附則第６条によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．平成１９年５月２９日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年５月２９日付けの手続補正を却下する。
 　 
［理由］ 
１．本件補正２
　前記「第２」において記載したように、平成１９年５月２４日付けの手続補正は却下された。
　したがって、平成１９年５月２９日付けの手続補正（以下、「本件補正２」という）は、平成１９年４月９日付けの手続補正により補正された特許請求の範囲に記載された前記本件補正１前の請求項のそれぞれを、
「【請求項１】
　ＣＰＵ部と、
　キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部と
を有し、
　前記キャッシュメモリ部は、前記第１のメモリ部及び前記第２のメモリ部のアドレスバス及びデータバスを前記ＣＰＵ部のアドレスバス及びデータバスに接続する第１及び第２の切替回路を備え、
　前記第１のメモリ部は、複数のデータを有する複数のブロックで構成され、
　前記第１のメモリ部は、ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの一部を保持するＲＡＭアドレス記憶回路を含む様に構成され、
　前記ＣＰＵ部からのアドレスは、第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第３の部分とを有し、
　前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定することを特徴とする情報処理装置。
　【請求項２】
　前記第２のメモリ部は、前記ＣＰＵ部からのアドレスの第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定することを特徴とする請求項１記載の情報処理装置。
　【請求項３】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、
　前記ＣＰＵ部からのアドレスは、前記第２のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第５の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第６の部分をさらに有することを特徴とする請求項２記載の情報処理装置。
　【請求項４】
　前記ＣＰＵ部からのアドレスのうち前記第１及び第４の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項３記載の情報処理装置。
　【請求項５】
　前記第２のメモリ部は複数のデータを有する複数のブロックで構成されており、前記ＣＰＵ部からのアドレスのうち第４の部分と比較されるアドレスタグデータを保持しており、この比較により前記ＣＰＵ部からのアドレスが前記キャッシュメモリ部の前記第２のメモリ部にヒットするかミスするかを決定し、
　前記ＣＰＵ部からのアドレスは、前記第１又は第２のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、前記第１又は第２のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第３の部分を有することを特徴とする請求項１記載の情報処理装置。
　【請求項６】
　前記ＣＰＵ部からのアドレスの前記第１及び第４の部分は互いに重複したアドレスビットを含むことを特徴とする請求項５記載の情報処理装置。
　【請求項７】
　前記第２のメモリ部は、ブロック転送動作を実行する機能を有し、前記第２のメモリ部が前記ブロック転送動作を実行している時、前記ＣＰＵ部は前記第１のメモリ部をアクセス可能であることを特徴とする請求項１記載の情報処理装置。」（以下、この特許請求の範囲に記載された請求項を「本件補正２後の請求項」という）
に補正するものである。
　
２．補正の適否
　本件補正２後の請求項１〜７の記載は、それぞれ、本件補正１後の請求項１〜７の記載と、変わるところがない。
　したがって、前記「第２」の「２．補正の適否」で記載したと同じ理由により、本件補正２は、特許法第１７条の２第３項の規定に違反するものである。
　
　よって、本件補正２は、平成６年法律第１１６号改正附則第６条によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第４．本願発明について
１．本願発明
　平成１９年５月２４日付けの手続補正及び平成１９年５月２９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年４月９日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「ＣＰＵ部と、
　キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部と
を有し、
　前記第１のメモリ部は、複数のデータを有する複数のブロックで構成され、
　前記第１のメモリ部は、ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの一部を保持するＲＡＭアドレス記憶回路を含む様に構成され、
　前記ＣＰＵ部からのアドレスは、第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第３の部分とを有し、
　前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定することを特徴とする情報処理装置。」
　
２．引用文献
　これに対して、原査定の拒絶の理由に引用された特開平６−３０９２１６号公報（以下、「引用文献」という）には、図面とともに次の事項が記載されている（備考：下線は、参考のために当審で付したものである）。
　
(ア)「【０００４】
【課題を解決するための手段】本発明による
デ−タ処理システムは、プロセッサと、所定のメモリ・アドレス数で複数のデ−タ・エントリを格納するメモリとを有する。
プロセッサによって与えられる必要なメモリ・アドレス
メモリは、予め決定される格納セット数を有し、その各々は、制御レジスタに格納されるモ−ド選択値に応答して、キャッシュ・メモリとして又はスタティック・ランダム・アクセス・メモリとして動作すべく個別に配置される。各格納セットは、キャッシュ動作モ−ドにおいて所定数のタグ・エントリ数を格納し、SRAM動作モ−ドにおいて所定数のデ−タ・エントリを選択的に格納する第1配列と、複数のデ−タ・エントリを格納する第2配列とを有する。
　
(イ)「【０００７】本発明にあっては、命令キャッシュ・モジュ−ル14は2重目的モジュ−ルであり、これはプロセッサ12に対して1kバイト命令キャッシュおよびスタティック・ランダム・アクセス・メモリ(以下「命令キャッシュ/SRAMモジュ−ル14」という)として使用することが可能である。SRAMとして用いる場合、命令キャッシュ14は、プロセッサの命令および/又はデ−タの一般的な格納に対して高速なメモリを提供する。したがって、
命令キャッシュ・モジュ−ル/SRAM14は、モジュ−ル14の一部分が命令キャッシュとして機能し(Iキャッシュ・モ−ド)、他の部分はSRAMとして(SRAMモ−ド)として機能する「2重(dual)」のモ−ドで動作すべく構成される
　
(ウ)「【００１８】図3は本発明による命令キャッシュ・モジュ−ルのブロック図である。本発明の好適実施例にあっては、Iキャッシュ・モ−ドにおいて、
命令キャッシュ/SRAMモジュ−ル14は、各64ラインの4セット(セット0-3)を有するセット関連命令キャッシュ(set associateve instruction cache)として構成される。
動作時にあっては、プロセッサ12がフェッチ要求命令をなすとき、命令キャッシュ/SRAMモジュ−ル14はアドレス50の6ビットを使用し、プロセッサ・バス26を介するものとすれば、タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。
　
(エ)「【００１９】本発明の好適実施例にあっては、
命令キャッシュ/SRAMモジュ−ル14における各4セットは、プロセッサ(CPU)バス26を介して、プロセッサ12によってのみアクセス可能な512バイトSRAM
各SRAMバンク(キャッシュ・セット)は512バイトのバウンダリ(boundary)に沿って再配置され、各セットの動作モ−ド(Iキャッシュ又はSRAM)は他のセットの動作モ−ドに対して独立である。
あるセットがRAMバンクとして用いられている場合(モジュ−ル配置レジスタ40においてセット・モ−ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ−ルドは、比較論理66によりベ−ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。
【００２０】
SRAMモ−ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ−ト72は必要なアドレス50のTAGフィ−ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ−タのリ−ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。
キャッシュ・セットがRAMとして用いられるとき、RAM容量は増進し、タグ・メモリ・セルの利用性を改善する
　
　
　(ア)の「デ−タ処理システムは、プロセッサと、所定のメモリ・アドレス数で複数のデ−タ・エントリを格納するメモリとを有する。」の記載からすると、引用文献には、
　プロセッサと、メモリを有するデータ処理システム、
が記載されている。
　
　(ア)の「メモリは、予め決定される格納セット数を有し、その各々は、制御レジスタに格納されるモ−ド選択値に応答して、キャッシュ・メモリとして又はスタティック・ランダム・アクセス・メモリとして動作すべく個別に配置される。各格納セットは、キャッシュ動作モ−ドにおいて所定数のタグ・エントリ数を格納し、SRAM動作モ−ドにおいて所定数のデ−タ・エントリを選択的に格納する第1配列と、複数のデ−タ・エントリを格納する第2配列とを有する。」、(エ)の「各セットの動作モ−ド(Iキャッシュ又はSRAM)は他のセットの動作モ−ドに対して独立である。」の記載からすると、引用文献には、
・前記データ処理システムが有する前記メモリは、複数の格納セットで構成されること、
・１の格納セットは、他の格納セットとは独立して、キャッシュ・メモリ又はＳＲＡＭとして動作可能であること、
が記載されている。
　
　(ウ)の「Iキャッシュ・モ−ドにおいて、命令キャッシュ/SRAMモジュ−ル14は、
各64ライン
　また、(ウ)の「各キャッシュ・ラインは、タグ・アレイ58内に格納されるアドレス・タグ(TAG)と、1ワ−ド当り有効(「V」)ビット62から構成される状態の情報と、ライン・アレイ60内に格納される命令情報の4バイト(LINE)とを含む。」と、(エ)の「命令キャッシュ/SRAMモジュ−ル14における各4セットは、プロセッサ(CPU)バス26を介して、プロセッサ12によってのみアクセス可能な512バイトSRAMとして利用される。」及び「SRAMモ−ドにあっては…中略…タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ−タをイネ−ブルする。」の記載から、前記ラインは複数のデータを有することが記載されている。
　これらから、引用文献には、
　格納セットは、複数のデータを有する複数のラインで構成されること、
が記載されている。
　
　(エ)に「あるセットがRAMバンクとして用いられている場合(モジュ−ル配置レジスタ40においてセット・モ−ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ−ルドは、比較論理66によりベ−ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。」と記載され、図３には「インターモジュール／ＣＰＵ・バスより」のアドレス50が、アドレス・ビットA31-A8からなるタグ(上記「TAGフィ−ルド」)と、アドレス・ビットA7-A2からなるオフセットを有することが示されている。したがって、引用文献には、
・プロセッサからのアドレスは、TAGフィ−ルドと、オフセットとを有すること、
・ある格納セットは、ＳＲＡＭとして動作するように決定された場合、前記プロセッサからのアドレスの一部分であるTAGフィ−ルドと比較するアドレス情報を保持するベ−ス・アドレス・レジスタを含むこと、
が記載されている。
　
　また、(ウ)の「命令キャッシュ/SRAMモジュ−ル14がIキャッシュ・モ−ドにあるとき…中略…動作時にあっては、プロセッサ12がフェッチ要求命令をなすとき、命令キャッシュ/SRAMモジュ−ル14はアドレス50の6ビットを使用し、プロセッサ・バス26を介するものとすれば、タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。比較論理66は、選択されたキャッシュ・ラインからそのタグを、マルチプレクサ64を介するものとすれば、物理アドレス・ビットA31-A8に対して比較する。もしタグの任意の1つが一致してラインの状態が有効であるならば、ORゲ−ト68で示されるように、ANDゲ−ト70はキャッシュ・「ヒット」を示す。キャッシュ・ヒットが生じると、リ−ド/ライト制御論理56は、ライン・アレイ60からマルチプレクサ74に読み込まれるべき必要な命令をイネ−ブルする。」、(エ)の「あるセットがRAMバンクとして用いられている場合(モジュ−ル配置レジスタ40においてセット・モ−ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ−ルドは、比較論理66によりベ−ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。」の記載からすると、引用文献には、
・プロセッサからのアドレスの一部である前記オフセットは、前記格納セットの前記各６４ラインのうちのいずれかのラインを選択するためのものであること、
・前記格納セットがＳＲＡＭとして動作するとき、前記プロセッサから前記格納セットへのリ−ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ−ルドと、ベ−ス・アドレス・レジスタが保持する前記ＳＲＡＭのアドレスの一部とを比較することにより決定すること、
が記載されている。
　
　以上から、引用文献には、次の発明（以下、「引用発明」という）が記載されていると認められる。
　
「プロセッサと、
　それぞれが、キャッシュ・メモリ又はＳＲＡＭとして動作可能である複数の格納セットで構成されるメモリを有し、
　前記格納セットは、複数のデータを有する複数のラインで構成され、
　前記格納セットは、ＳＲＡＭとして動作する様に決定された場合、前記プロセッサからのアドレスの一部分であるTAGフィ−ルドと比較するアドレス情報を保持するベ−ス・アドレス・レジスタを含む様に構成され、
　前記プロセッサからのアドレスは、前記TAGフィ−ルドと、前記複数のラインのうちのいずれかのラインを選択するためのオフセットとを有し、
　前記格納セットがＳＲＡＭとして動作するとき、前記プロセッサから前記格納セットへのリ−ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ−ルドと、ベ−ス・アドレス・レジスタが保持する前記ＳＲＡＭのアドレスの一部とを比較することにより決定することを特徴とするデータ処理システム」
　
３．対比
　本願発明と引用発明とを対比する。
　
　引用発明の「プロセッサ」、「キャッシュ・メモリ」及び「ＳＲＡＭ」は、それぞれ、本願発明の「ＣＰＵ部」、「キャッシュメモリ」及び「ＲＡＭ」に相当する。
　また、引用発明の「キャッシュ・メモリ又はＳＲＡＭとして動作可能である複数の格納セット」における１の格納セット及び前記「キャッシュ・メモリ又はＳＲＡＭとして動作可能である複数の格納セット」における他の格納セットは、それぞれ、本願発明の「キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部」及び「キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部」に相当する。よって、引用発明における「メモリ」は、本願発明の「キャッシュメモリ部」に相当する。
　そして、引用発明の「ライン」は本願発明の「ブロック」に相当し、引用発明の「オフセット」は本願発明の「第２の部分」に相当する。
　
　引用発明の「ＳＲＡＭとして動作する様に決定された場合」は、本願発明の「ＲＡＭとして動作する様に設定された場合」に相当する。
　そして、引用発明において、「ベ−ス・アドレス・レジスタ」が保持するのは、「前記プロセッサからのアドレスの一部分であるTAGフィ−ルドと比較するアドレス情報」である。
　ここで、(エ)に「SRAMモ−ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ−ト72は必要なアドレス50の一部分であるTAGフィ−ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ−タのリ−ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。リ−ド・「ヒット」・アクセスの場合、ANDゲ−ト70は「ヒット」信号をリ−ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ−タをイネ−ブルする。」と記載されている。すなわち、引用発明の「アドレス情報」は、それのみで必要なデータを特定するものではなく、該必要なデータが「タグ・アレイ58又はライン・アレイ60の何れか」に記憶されていることを保証するものである。したがって、前記「アドレス情報」は、格納セットをＳＲＡＭとして動作させる場合の、当該ＳＲＡＭにおける必要なデータのアドレスの一部を成すものである。
　よって、引用文献の「前記プロセッサからのアドレスの一部分であるTAGフィ−ルドと比較するアドレス情報」は本願発明の「ＲＡＭアドレスの一部」に相当し、引用発明の「ベ−ス・アドレス・レジスタ」は本願発明の「ＲＡＭアドレス記憶回路」に相当する。
　
  引用発明においては、「前記格納セットがＳＲＡＭとして動作するとき、前記プロセッサから前記格納セットへのリ−ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ−ルドと、ベ−ス・アドレス・レジスタが保持する前記ＳＲＡＭのアドレスの一部とを比較することにより決定する」ものである。
　一方、本願発明においては、「前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定する」ものであるが、前記「ＲＡＭアドレス記憶回路」は「第１のメモリ部は、ＲＡＭとして動作する様に設定された場合」に当該「第１のメモリ部」に含まれるものであるから、前記「決定する」との作用は「ＲＡＭとして動作する様に設定された場合」のものである。
　よって、引用発明の「リ−ド・「ヒット」・アクセス」及び「TAGフィ−ルド」は、それぞれ、本願発明の「アクセス」及び「第１の部分」に相当する。
　
　ところで、引用発明においては、前記アクセスの決定のため、ＣＰＵ部からのアドレスの前記第１の部分と、ＲＡＭアドレス記憶回路に相当するベ−ス・アドレス・レジスタが保持するＳＲＡＭのアドレスの「一部」とを比較するのに対して、本願発明においては、前記第１の部分を、前記ＲＡＭアドレス記憶回路が保持するＲＡＭアドレスとを比較する点で、文言上相違している。しかし、本願発明において、ＲＡＭアドレス記憶回路が保持するのは「ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの『一部』」であるから、「前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較する」ことは、結局、前記第１の部分と前記ＲＡＭアドレスの一部とを比較することに他ならない。したがって、両者の間に実質的な差異はない。
　
　そして、引用発明の「データ処理システム」は、本願発明の「情報処理装置」に対応する。
　
　よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。
　
（一致点）
　ＣＰＵ部と、
　キャッシュメモリ又はＲＡＭとして動作可能な第１のメモリ部と、キャッシュメモリ又はＲＡＭとして動作可能な第２のメモリ部とで構成されるキャッシュメモリ部と
を有し、
　前記第１のメモリ部は、複数のデータを有する複数のブロックで構成され、
　前記第１のメモリ部は、ＲＡＭとして動作する様に設定された場合、ＲＡＭアドレスの一部を保持するＲＡＭアドレス記憶回路を含む様に構成され、
　前記ＣＰＵ部からのアドレスは、第１の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第２の部分とを有し、
　前記ＣＰＵ部から前記第１のメモリ部へのアクセスは、前記ＣＰＵ部からのアドレスの前記第１の部分と、前記ＲＡＭアドレス記憶回路が保持する前記ＲＡＭアドレスとを比較することにより決定することを特徴とする情報処理装置。
　
（相違点）
　本願発明においては、ＣＰＵ部からのアドレスは「選択された前記ブロックの中のいずれかのデータを特定するための第３の部分」を有するのに対して、引用発明においては、プロセッサからのアドレスがそのような部分を有することは記載されていない点。
　
４．判断
　相違点について検討する。
　
　引用文献には、データを特定する点に関しては、前記(ウ)に「キャッシュ・ヒットが生じると、リ−ド/ライト制御論理56は、ライン・アレイ60からマルチプレクサ74に読み込まれるべき必要な命令をイネ−ブルする。」と、前記(エ)に「リ−ド・「ヒット」・アクセスの場合、ANDゲ−ト70は「ヒット」信号をリ−ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ−タをイネ−ブルする。」と記載されているだけである。
　すなわち、引用発明において、格納セットを、キャッシュ・メモリとして動作させる場合であっても、ＳＲＡＭとして動作させる場合であっても、プロセッサからのアドレスによって必要なデータを具体的にどのように特定するのか、必ずしも明らかではない。
　
　ところで、原査定の拒絶の理由に引用された特開平４−３６２７５０号公報には、図面とともに、以下の記載がある。
(ａ)「【００１８】前記命令アドレスデコーダ４は、図３に示すように、プロセッサｐが出力する命令アドレスＣＡ＜３９：１７＞の内容（即ち、Ｔａｇの内容）をデコードし、前述のローカル命令領域１３のものであるか共有メモリ領域１４のものであるかを判定し、ローカル命令領域１３のものである場合には、メモリ識別信号であるＬＣＯＤＥ（Ｌｏｃａｌ　ＣＯＤＥ）１６として、”０”を出力する。
【００１９】…中略…この一実施例のプロセッシング・エレメントＰＥは、実際には図１および図２に示す如き構成で、一つのメモリ素子１８を、前記命令キャッシュメモリ６およびローカル命令メモリ５として選択的に利用するものである。この一実施例の場合、メモリ素子１８は、６４Ｋ×１ビットのスタチックメモリを４０個で構成しており、前記ＬＣＯＤＥ１６が”０”であるときは３２Ｋ語のローカル命令メモリ５として機能し、ＬＣＯＤＥが”１”であるときは３２Ｋ語の命令キャッシュメモリ６として機能する。」
　
(ｂ)「【００２１】命令キャッシュメモリ６として利用する場合、この一実施例では、マッピング方式としてはいわゆる直接マッピング方式を採用する。また、前記メモリ素子１８を命令キャッシュメモリ６として利用する場合、命令キャッシュメモリ６は８Ｋブロック（キャッシュブロック）で構成されて、一つのブロックが４語で構成される。」
　
(ｃ)「【００２３】このコードインデックスメモリ１９は、この一実施例の場合、容量が６４ＫＢＩＴ（８Ｋ×８ＢＩＴ）のＣＡＣＨＥ−ＴＡＧ　ＲＡＭ（ＣＭＯＳ　ＳＴＡＴＩＣ　ＲＡＭで、型式はＩＤＴ７１７４）を３個使用したもので、図２に示したように、比較器２１を内蔵した高機能メモリとして機能する。
【００２４】コードインデックスメモリ１９は、図２に示すように、まず、与えられた命令アドレスＣＡのＩＸ（ＣＡ＜１６：４＞）の内容をもとに、内部のＴａｇ情報格納部２０に格納されているＴａｇ情報を読み出し、読み出した値を比較器２１によって命令アドレスＣＡ上のＴａｇ（ＣＡ＜３９：１７＞）の値と比較することによってヒット判定を行い、ヒット判定結果２２を出力する。」
　
(ｄ)「【００２５】ヒット判定結果２２がヒットであれば、選択器２３によって、命令アドレスＣＡ上のワード・オフセットＷから１語が選択されてプロセッサｐへ供給される。」
　
(ｅ)図２には、プロセッサが出力する命令アドレスＣＡは、ＣＡ＜３９：１７＞からなるＴａｇ、ＣＡ＜１６：４＞からなるＩＸ、ＣＡ＜３：２＞からなるワード・オフセットＷ、の３個の部分を有することが記載されている。
　
(ｆ)前記メモリ素子１８を、命令キャッシュメモリ６およびローカル命令メモリ５として選択的に利用するための構成を示した図１には、プロセッサが出力する命令アドレスＣＡのうち、ＣＡ＜３
７
（注：上記(ａ)、(ｃ)、(ｅ)の記載からみて、上記「ＣＡ＜３７：１７＞」の記載は、「ＣＡ＜３
９
　
　(ｆ)の、メモリ素子１８に供給される命令アドレスＣＡの一部である「ＣＡ＜１６：２＞の部分」は、(ｃ)及び(ｅ)の記載からみて、ＣＡ＜１６：４＞からなるＩＸとＣＡ＜３：２＞からなるワード・オフセットＷの２個の部分を一体として記載したものであることは明らかである。また、メモリ素子１８は、(ｂ)の記載から、複数のブロックで構成されるものであり、各ブロックは４個の命令語を有するものである。
　したがって、(ｃ)の「選択器２３によって、命令アドレスＣＡ上のワード・オフセットＷから１語が選択されて」との記載において、「ＣＡ＜３：２＞からなるワード・オフセットＷ」という２ビットのアドレス情報では１つのブロックにおける４個の命令語の中の１語しか特定できないから、このとき、(ｃ)の「ヒット判定」のときと同様に、前記メモリ素子１８に供給された前記「ＣＡ＜１６：４＞からなるＩＸ」を用いて複数のブロックのうちの前記１つのブロックを選択していることは明らかである。
　
　以上から、
　キャッシュメモリおよびローカルメモリとして選択的に利用可能なメモリに、Ｔａｇ、ＩＸ、ワード・オフセットＷの３つの部分を有するアドレスをＣＰＵから与え、前記メモリのうち複数のデータを有する複数のブロックで構成されたメモリ素子に、前記Ｔａｇを用いて必要なデータが記憶されているかどうかを判定すること、必要なデータが記憶されていると判定されたときに、前記メモリ素子から、前記ＩＸにより前記複数のブロックのうちのいずれかのブロックを選択し、前記選択されたブロックの中の１つのデータを前記ワード・オフセットＷにより選択すること、
は公知技術である。
　
　
　また、本願の出願の日前である平成５年１２月７日に頒布された刊行物である特開平５−３２４４７３号公報には、
(ｇ)「【０００６】…中略…ダイレクトマップ方式
ＲＡＭで構成するタグ部，ステータスフラグ，データ部を１組づつ持つ。アドレスの下位ビット（インデクス）をアドレスにしてＲＡＭ（タグ部とデータ部）をアクセスする。タグ部からの出力とアドレスの上位ビット（タグ）が等しく、ステータスフラグの内容が「有効」であれば、そのエントリのデータ部は有効（ヒット）である。
【０００７】…中略…セット・アソシアティブ方式
ダイレクトマップ方式のＲＡＭをＮ組（普通２または４組）持ち、並列にアクセスする。ヒットした組がひとつでもあれば、ヒットした組のデータ部の出力が選択される。」
　
(ｈ)「【００４２】アドレスバス１１１，１３１のアドレス値がどのようにキャッシュメモリ１２０，１４０で使われるかを図２に示す。ブロックサイズが２b バイトとすると、ブロック内オフセットはｂビット幅、キャッシュのエントリ数が２i エントリとすると、インデクスはｉビット幅、タグはアドレスのビット幅からインデクスとオフセットを引いた幅をもつ。
【００４３】例えば、３２ビットアドレスで、１次キャッシュの容量が８Ｋバイト、ブロックサイズが１６バイトの場合、ブロック内オフセットは４ビット（２4 ＝１６）、エントリ数は５１２（＝８Ｋ／１６）であるので、インデクスは９ビット（２9 ＝５１２）、タグは１９ビット（＝３２−９−４）となる。」
　
(ｉ)「【００５３】制御回路１４５によって制御される、２次キャッシュメモリ１４０の動作を図４に示す。動作は、１次キャッシュメモリ１２０と似ているが一部異なる。
【００５４】１次キャッシュメモリ１２０によるメモリアクセスが発生すると、アドレス１３１のインデクスをアドレスとしてメモリ１４１，１４２を読み出し（ステップ４０１）、タグ用メモリ１４１の出力とアドレス１３１のタグを比較器１４４で比較する（ステップ４０２）。比較が等しく、かつ、ステータスフラグ１４２が「有効」または「書込」を示す場合はヒット、それ以外はミスである。
【００５５】ヒットした場合、アドレス１３１のインデクスおよびブロック内オフセットをアドレスとして、データバス１３２を介して、データ用メモリ１４３の内容を読み書きする（ステップ４０４，４０８）。１次キャッシュメモリ１２０からのアクセスが読み出しである場合は、バッファ１３４，１３５に保存してある１次キャッシュメモリの該当エントリの内容をメモリ１４１，１４３に転送する（ステップ４０５，４０６）。」
　
と記載され、
　複数のデータを有する複数のブロックで構成されたＲＡＭを、タグ、インデクス及びブロック内オフセットの３つの部分を有するアドレスを用いてアクセスする場合、前記ＲＡＭに必要とされるデータが保持されているかどうかを前記タグを用いて判定し、必要とされるデータが保持されていると判定された場合は、前記複数のブロックのうちいずれかのブロックをインデクスを用いて選択し、選択された前記ブロックの中のいずれかのデータを前記ブロック内オフセットを用いて特定すること、
は当業者にとって周知技術である。
　
　
　したがって、引用発明の如く、複数のデータを有する複数のラインで構成された格納セットに記憶された必要なデータを、プロセッサからのアドレスによって特定しようとするとき、前記公知技術及び周知技術を参酌すれば、前記プロセッサからのアドレスに、TAGフィ−ルドと、複数のラインのうちのいずれかのラインを選択するためのオフセットを設けることに加えて、前記オフセットにより選択された前記複数のラインのうちのいずれかのラインから必要なデータを特定するための「第３の部分」を別に設けることは、当業者が容易に想到し得たものと認められる。
　よって、相違点は格別なものではない。
　
　そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず、格別なものとは認められない。
　
　したがって、本願発明は、引用発明、公知技術及び周知技術から当業者が容易に発明することができたものである。
　
５．むすび
　以上のとおり、本願発明は、引用発明、公知技術及び周知技術から当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。