(57)【特許請求の範囲】
【請求項１】
下地絶縁膜上であって一つのゲート電極の下に形成される複数のチャネル領域と、前記複数のチャネル領域を相互に絶縁する絶縁膜と、各チャネル領域を挟むソース領域及びドレイン領域と、を有し、
各ソース領域は相互に接続され、各ドレイン領域は相互に接続され、
各チャネル領域のチャネル幅Ｗと、各チャネル領域同士の間隔Ｓは、Ｗ≦Ｓの関係を有し、
前記ゲート電極は屈曲し、前記チャネル領域が一直線に沿って並ぶことを避ける薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
前記ゲート電極は、複数列をなすように形成される薄膜トランジスタ。
【請求項３】
請求項１又は請求項２記載の薄膜トランジスタにおいて、
前記チャネル領域は、互い違いに配置される薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれかに記載の薄膜トランジスタにおいて、
前記ソース領域、前記ドレイン領域及び前記チャネル領域のうち少なくとも一つは多結晶シリコン薄膜により形成されていることを特徴とする薄膜トランジスタ。
【請求項５】
マトリクス状に配列されてなる複数の画素を有し、それぞれの前記画素には、請求項１乃至４のいずれかに記載の薄膜トランジスタが画素トランジスタとして設けられてなる画素マトリクス。
【請求項６】
請求項１から請求項４のいずれかに記載の薄膜トランジスタが、直流電圧のスイッチとして形成される液晶表示装置。
【請求項７】
請求項６記載の液晶表示装置において、
前記スイッチは、ソース線への電圧の印加を最終段で制御する液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特性の劣化が防止される薄膜トランジスタ、画素マトリクス及び液晶表示装置に関する。
【０００２】
【発明の背景】
多結晶シリコンを用いた薄膜トランジスタ（ＴＦＴ）は、液晶表示装置などで使用されているが、その信頼性が大きな問題となっている。例えば、薄膜トランジスタを動作させると、図９に示すように、しきい値電圧が変化するという劣化が生じる場合がある。
【０００３】
そこで、本願発明者等は、しきい値電圧の変化（特性の劣化）が何に起因するかを研究した。
【０００４】
動作時の薄膜トランジスタを赤外線温度計で観察すると、かなり温度が上昇しているのが確認された。これは、薄膜トランジスタがガラス基板上に形成され、また周囲が熱伝導率の低いシリコン酸化膜で囲まれているためである。また、薄膜トランジスタにゲート電圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を印加し、１０秒間動作させた後、しきい値電圧の変化を調べた。この時ゲート電圧（Ｖｇ）及びドレイン電圧（Ｖｄ）を各々パラメータとした。動作時に流れたドレイン電流をＩｄとすると、Ｉｄ×Ｖｄを横軸に、しきい値電圧の変化を縦軸にとったのが図１０である。同図に示すように、ゲート電圧（Ｖｇ）の値にかかわらず、ドレイン電流Ｉｄ×ドレイン電圧Ｖｄの値が大きいほど、特性の劣化が大きくなることが分かった。ここで、Ｉｄ×Ｖｄは薄膜トランジスタの発熱量に比例する。
【０００５】
また、薄膜トランジスタを加熱してそのしきい値電圧の変化を測定したところ、図１１に示すように、上記の劣化と同様な特性変化が確認された。従って特性の劣化は熱に起因すると考えられる。即ち、薄膜トランジスタが動作時に発する自分自身の熱により、チャネルのポリシリコン膜中のダングリングボンドをターミネイトしていた水素が脱離し、これによりＴＦＴ特性が変化したものと予想される。
【０００６】
チャネル幅Ｗ及びチャネル長Ｌについて、Ｗ／Ｌが一定ならば、ドレイン電流Ｉｄ  が一定になることが知られているが、図１２に示すように、Ｗ／Ｌが一定ならば、Ｗ，Ｌの絶対的な値が小さいほど、特性の劣化が大きくなることが実験により分かった。その理由は、チャネル幅Ｗが小さくなると、単位長さ当たりに大きなドレイン電流（Ｉｄ  ）が流れるため、発熱量が多いからであると考えられる。これは、今後素子の微細化が進む程、この劣化が深刻な問題になることを意味する。
【０００７】
また、チャネル長Ｌが一定ならば、チャネル幅Ｗが大きいほど特性の劣化が大きくなることが実験により分かった。従って、例えばドライバー内蔵（点順次ドライバ）型ＬＣＤにおけるアナログスイッチなど、電流供給能力が必要とされ、結果的にチャネル幅Ｗが大きく設計されている薄膜トランジスタで特に顕著に上記の劣化が生じやすくなる。
【０００８】
なお、ドレイン電圧（Ｖｄ）が交流電圧のとき、その周波数が大きいほど、しきい値電圧の変化が小さく、ドレイン電圧（Ｖｄ）が直流電圧のときに最もしきい値電圧の変化が大きいことも実験から分かった。これは、薄膜トランジスタに電圧が印加されてから、温度が上りきるまでに数ｍ〜数十ｍｓｅｃを要するからである。
【０００９】
本発明は、薄膜トランジスタの特性の劣化という問題に鑑みてなされたものであり、その目的は、特性が劣化しにくい薄膜トランジスタ、画素マトリクス及び液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
（１）本発明に係る薄膜トランジスタは、下地絶縁膜上であって一つのゲート電極の下に形成される複数のチャネル領域と、前記複数のチャネル領域を相互に絶縁する絶縁膜と、各チャネル領域を挟むソース領域及びドレイン領域と、を有し、
各ソース領域は相互に接続され、各ドレイン領域は相互に接続され、
各チャネル領域のチャネル幅Ｗと、各チャネル領域同士の間隔Ｓは、Ｗ≦Ｓの関係を有する。
【００１１】
本発明によれば、複数のチャネル領域を有するが、各チャネル領域には一つのゲート電極から電圧が印加される。また、各ソース領域は相互に接続され、各ドレイン領域は相互に接続されている。要するに、この薄膜トランジスタは、ＭＯＳ形トランジスタのチャネル領域を複数に分割して構成されたものである。したがって、各チャネル領域のチャネル幅Ｗを小さくすることができるので、ドレイン電流Ｉｄ  を小さくすることができる。こうして、発熱を抑えて特性の劣化を防ぐことができる。ただし、複数のチャネル領域のそれぞれをドレイン電流Ｉｄ  が流れるので、ドレイン電流Ｉｄ  の合計値は維持される。
【００１２】
（２）本発明は、前記ゲート電極は屈曲し、前記チャネル領域が一直線に沿って並ぶことを避ける構成とする。
【００１３】
これによれば、屈曲したゲート電極に対応して、複数のチャネル領域が一直線に沿って並ばないようになっている。したがって、各チャネル領域同士の間隔を広くすることができ、各チャネル領域で生じた熱が発散されやすくなっている。
【００１４】
（３）前記ゲート電極は、複数列をなすように形成されてもよい。
【００１５】
これによれば、複数列をなすように複数のチャネル領域を配置することができ、熱が発散されやすくなる。
【００１６】
（４）前記チャネル領域は、互い違いに配置されてもよい。
【００１７】
これによれば、互い違いに配置されることで、チャネル領域同士の間隔を広くとることができ、各チャネル領域で生じた熱が発散されやすくなっている。
【００１８】
（５）前記ソース領域、前記ドレイン領域及び前記チャネル領域のうち少なくとも一つは多結晶シリコン薄膜により形成されてもよい。
（６）本発明に係る画素マトリクスは、マトリクス状に配列されてなる複数の画素を有し、それぞれの前記画素には、上記薄膜トランジスタが画素トランジスタとして設けられてなる。
（７）本発明に係る液晶表示装置は、上記薄膜トランジスタが、直流電圧のスイッチとして形成されたものである。
【００１９】
本発明によれば、熱が発散されやすい薄膜トランジスタが用いられるので、スイッチとしての信頼性が向上する。
【００２０】
（８）上記液晶表示装置において、前記スイッチは、ソース線への電圧の印加を最終段で制御するものであってもよい。
【００２１】
このように、ソース線への電圧を印加する最終段で制御するスイッチには、比較的大きな電流を流す必要があるので、熱が発散されやすい薄膜トランジスタを使用することは効果的である。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２５】
（第１の実施の形態）
図１は、第１の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ１０は、例えば液晶ディスプレイのアナログスイッチとして用いられるＭＯＳ形トランジスタである。
【００２６】
図１に示すように、薄膜トランジスタ１０は、複数（４つ）の多結晶シリコン薄膜１２が一つのゲート電極１４にそれぞれ交差するように形成されている。また、各多結晶シリコン薄膜１２には、ゲート電極１４下にチャネル領域１６が形成されるとともに、これを挟むＮ型不純物拡散領域であるソース領域１８及びドレイン領域２０が形成されている（図２（Ａ）参照）。そして、各多結晶シリコン薄膜１２のソース領域１８及びドレイン領域２０にコンタクトホール２２が形成され、ソース領域１８同士、ドレイン領域２０同士が共通のソース電極２４、ドレイン電極２６にそれぞれ接続されている。
【００２７】
図２（Ａ）は、図１のＡ−Ａ線断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線断面図である。これらの図に示すように、ガラス基板２８上に、シリコン酸化膜からなる下地絶縁膜３０、ソース領域１８、ドレイン領域２０およびチャネル領域１６となる多結晶シリコン薄膜１２が順次形成されている。そして、その上にゲート絶縁膜３２を介してタンタル膜からなるゲート電極１４が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜３４が形成されるとともに、層間絶縁膜３４を貫通してソース領域１８、ドレイン領域２０に通じるコンタクトホール２２が開口され、ソース電極２４、ドレイン電極２６０が形成されている。
【００２８】
本実施の形態では、４つの多結晶シリコン薄膜１２のそれぞれに、チャネル領域１６、ソース領域１８及びドレイン領域２０が形成されている。このことにより薄膜トランジスタ１０は、４つのＭＯＳ形トランジスタに分割されてなる。各ＭＯＳ形トランジスタのチャネル長はＬ、チャネル幅はＷである。また、４つのＭＯＳ形トランジスタは、同じゲート電極１４、ソース電極２４及びドレイン電極２６によって駆動される。
【００２９】
したがって、薄膜トランジスタ１０は、チャネル長がＬでチャネル幅が４Ｗの一つのＭＯＳ形トランジスタを、チャネル幅において複数分割（４分割）したトランジスタになっている。こうすることで、薄膜トランジスタ１０の特性の劣化を抑えることができる。
【００３０】
すなわち、ＭＯＳ形トランジスタが複数に分割されることで、チャネル長Ｌが一定で、チャネル幅Ｗが小さい複数のＭＯＳ形トランジスタとなる。そして、各ＭＯＳ形トランジスタにおいて発熱が少なくなって、特性の劣化が小さくなる。
【００３１】
また、本実施形態では、チャネル幅Ｗと、隣り同士のチャネル領域１６の間隔Ｓとが、Ｗ≦Ｓの関係になっている。こうすることで、チャネル領域１６に生じた熱が、隣りのチャネル領域１６に生じた熱の影響を受けにくくなって、発散しやすくなる。そして、熱による特性の劣化が小さくなる。
【００３２】
なお、チャネル領域１６に生じる熱は、ドレイン電流Ｉｄ  の大きさに起因すると考えられる。ドレイン電流Ｉｄ  は、Ｗ／Ｌに比例して大きくなる。したがって、Ｗ／Ｌが小さいほどドレイン電流Ｉｄ  が小さくなる。このことから、ＭＯＳ形トランジスタは、チャネル幅Ｗにおいて多数に分割されるほど、ドレイン電流Ｉｄ  が小さくなる。
【００３３】
次に、上記構成の薄膜トランジスタ１０の製造方法を図３（Ａ）〜図４（Ｃ）を用いて説明する。以下に述べる製造方法は、例えばゲート絶縁膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであって、プロセス全体を通して４５０℃以下の低いプロセス温度で製造するものである。これにより、基板の材料としてガラスを用いることができる。
【００３４】
まず、図３（Ａ）に示すように、ガラス基板２８上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜３０とする。次に、下地絶縁膜３０上の全面に、ジシラン（Ｓｉ２Ｈ６）あるいはモノシラン（ＳｉＨ４  ）を原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて、４つの多結晶シリコン薄膜１２（図１参照）のパターニングを行なう。
【００３５】
次に、図３（Ｂ）に示すように、ＥＣＲ−ＣＶＤ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３２を形成する。
【００３６】
次に、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、図３（Ｃ）に示すように、これをパターニングすることによりゲート電極１４を形成する。ついで、図４（Ａ）に示すように、このゲート電極１４をマスクとしてＰＨ３／Ｈ２を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１８、ドレイン領域２０を形成する。また、イオンドーピング時のドーズ量は１〜１０×１０１５ａｔｏｍｓ／ｃｍ２  程度でよい。ついで、３００℃、２時間のＮ２  アニールを行なう。
【００３７】
そして、図４（Ｂ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜３４を形成する。最後に、図４（Ｃ）に示すように、層間絶縁膜３４を貫通して多結晶シリコン薄膜１２上のソース領域１８、ドレイン領域２０に通じるコンタクトホール１８を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２４、ドレイン電極２６を形成する。
【００３８】
以上の工程によって、薄膜トランジスタ１０が製造される。
【００３９】
（第２の実施の形態）
図５は、第２の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ４０は、ソース電極４２と、このソース電極４２の三辺を取り囲むゲート電極４４と、このゲート電極４４を取り囲むドレイン電極４６と、を有する。ここで、ゲート電極４４は、２列に並ぶ配線の一方の端部が接続されてコ字状をなし、ドレイン電極４６も同様である。
【００４０】
また、ソース電極４２、ゲート電極４４及びドレイン電極４６の下には、４箇所において、多結晶シリコン薄膜４８が形成されている。各多結晶シリコン薄膜４８は、ソース電極４２の下ではソース領域４２ａとなり、ゲート電極４４の下ではチャネル領域４４ａとなり、ドレイン電極４６の下ではドレイン領域４６ａとなる。つまり、各多結晶シリコン薄膜４８は、ＭＯＳ形トランジスタとなる。薄膜トランジスタ４０は、ゲート幅の方向で４つに分割されたＭＯＳ形トランジスタである。
【００４１】
本実施形態によれば、複数列（２列）をなすように形成されたゲート電極４４に対応して、複数列（２列）の多結晶シリコン薄膜４８が形成されている。すなわち、全てのチャネル領域４４ａが一直線に沿って並ぶことが避けられている。したがって、１列に並べられた多結晶シリコン薄膜と比べて、チャネル領域４４ａで生じた熱が放散しやすくなっている。
【００４２】
（第３の実施の形態）
図６は、第３の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ５０は、ソース電極５２と、このソース電極５２の三辺を取り囲むゲート電極５４と、このゲート電極５４を取り囲むドレイン電極５６と、を有する。ここで、ゲート電極５４は、２列に並ぶ配線の一方の端部が接続されてコ字状をなしている。また、ソース電極５２、ゲート電極５４及びドレイン電極５６は、図５に示すソース電極４２、ゲート電極４４及びドレイン電極４６よりも長く形成されている。
【００４３】
ゲート５４の一部となる２列に並ぶ配線のうち、一方（図において左側）には３つの多結晶シリコン薄膜５８が形成されており、他方（図において右側）には２つの多結晶シリコン薄膜５８が形成されている。
【００４４】
そして、本実施形態では、多結晶シリコン薄膜５８が互い違いに形成されて千鳥状をなしている。こうすることで、一方の列に並ぶ多結晶シリコン薄膜５８のチャネル領域５８ａが、他方の列に並ぶ多結晶シリコン薄膜５８のチャネル領域５８ａに生じる熱の影響を受けにくく、熱を発散しやすくなっている。
【００４５】
（第４の実施の形態）
図７は、第４の実施の形態に係る薄膜トランジスタの平面図である。この薄膜トランジスタ６０は、蛇行するように屈曲するゲート電極６４と、このゲート電極６４の両側で並ぶソース電極６２及びドレイン電極６６と、を有する。
【００４６】
本実施形態によれば、ゲート電極６４、ソース電極６２及びドレイン電極６６が蛇行するように屈曲しているので、複数の多結晶シリコン薄膜６８を、一層離して形成することができる。こうすることで、一層熱の発散が容易になる。
【００４７】
（第５の実施の形態）
図８は、第５の実施の形態に係る液晶表示装置の回路を示す図である。同図に示すように、この液晶表示装置７０は、ソース線ドライバー回路７２と、ゲート線ドライバー回路７４と、画素マトリクス７６とを有する。
【００４８】
ソース線ドライバー回路７２は、シフトレジスタ７８、ビデオ信号バス８０ａ、８０ｂ、８０ｃ、アナログスイッチ８１ａ、８１ｂ、８１ｃを有する。また、ゲート線ドライバー回路７４は、シフトレジスタ８２及びバッファ８３を有する。
【００４９】
これらソース線ドライバー回路７２及びゲート線ドライバー回路７４を構成するトランジスタ（図示略）の構成はともにＣＭＯＳ型である。
【００５０】
画素マトリクス７６は各画素８４がマトリクス状に配列されたものである。各画素８４に対応して、画素トランジスタ８５、液晶セル８６及び対向電極８７が設けられている。
【００５１】
ソース線ドライバー回路７２からは、ソース線８８ａ、８８ｂ、８８ｃが形成され、各画素８４に信号を入力するようになっている。ゲート線ドライバー回路７４からは、ゲート線８９ａ、８９ｂが形成されて、画素マトリクス７６の各画素トランジスタ８５のゲートに接続されている。
【００５２】
この液晶表示装置においては、ソース線ドライバー回路、ゲート線ドライバー回路等の回路部、アナログスイッチ、画素トランジスタの各部分あるいは一部分に本発明の薄膜トランジスタが適用されている。この構成により、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【００５３】
特に、アナログスイッチ８１ａ、８１ｂ、８１ｃは、ソース線８８ａ、８８ｂ、８８ｃに接続される最終段のスイッチであるため、比較的大きな電流が流されるので、特性の劣化が少ない本発明を適用することが効果的である。また、アナログスイッチ８１ａ、８１ｂ、８１ｃは、直流電圧のスイッチとして使用されるので、特性の劣化が小さい。
【００５４】
さらに、上記実施の形態では、ＮチャネルＴＦＴの例について説明したが、本発明をＰチャネルＴＦＴに適用することもできる。また、チャネル領域やソース、ドレイン領域を形成するシリコン薄膜としては、多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用いてもよい。
【００５５】
そして、液晶表示装置において、本発明の薄膜トランジスタを画素トランジスタやアナログスイッチに限らず、種々の回路構成要素に適用することができる。さらに、上記実施の形態ではトップゲート型薄膜トランジスタの例を挙げたが、本発明をボトムゲート型薄膜トランジスタに適用することも可能である。
【００５６】
【図面の簡単な説明】
【図１】第１の実施の形態に係る薄膜トランジスタの平面図である。
【図２】図２（Ａ）は、図１のＡ−Ａ線断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線断面図である。
【図３】図３（Ａ）〜図３（Ｃ）は、第１の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図４】図４（Ａ）〜図４（Ｃ）は、第１の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図５】第２の実施の形態に係る薄膜トランジスタの平面図である。
【図６】第３の実施の形態に係る薄膜トランジスタの平面図である。
【図７】第４の実施の形態に係る薄膜トランジスタの平面図である。
【図８】第５の実施の形態に係る液晶表示装置の回路を示す図である。
【図９】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１０】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１１】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【図１２】
しきい値電圧の変化が何に起因するかについての研究結果を示す図である。
【符号の説明】
１０  薄膜トランジスタ
１４  ゲート電極
１６  チャネル領域
１８  ソース領域
２０  ドレイン領域
２４  ソース電極
２６  ドレイン電極
７０  液晶表示装置
Ｗ    チャネル幅
Ｓ    チャネル領域間隔
【図１】
0003591242.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003591242.tif 000009
【図９】
0003591242.tif 000010
【図１０】
0003591242.tif 000011
【図１１】
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【図１２】
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