【事件の表示】
　特願２００１−１２７９３２「拡充可能なメモリ集積回路装置」拒絶査定不服審判事件〔平成１３年１１月１６日出願公開、特開２００１−３１９４８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年４月２５日の出願（優先権主張２０００年４月２８日、台湾）であって、平成１８年７月１９日付けで拒絶査定がなされ、これに対して平成１８年１０月１９日に拒絶査定に対する審判請求がなされたものである。
　
第２．本願発明について
　本願の請求項１ないし１６に係る発明は、平成１８年３月２０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１６に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載された以下のとおりのものである。
　「【請求項１】　メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファを有する複数個の不揮発性メモリ集積回路と、これらの不揮発性メモリ集積回路の入力／出力バッファに接続されたデータブスバーと、を備えたメモリ集積回路装置において、不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路と、不揮発性メモリ集積回路の内部制御回路に選択線を通して制御信号を伝送する制御回路とを、複数個の不揮発性メモリ集積回路の外部共用回路として設けたことを特徴とする拡充可能なメモリ集積回路装置。」
　
第３．刊行物に記載された発明
１．刊行物１．特開平３−２８３５６７号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平３−２８３５６７号公報（以下、「刊行物１」という。）には、第１図、第２図、及び第５図とともに、以下の事項が記載されている（ここにおいて、アッパーラインは「／」に置き換えている。また、下線は、当合議体にて付加したものである。）。
　
（１）「〔発明の概要〕
　
外部ＰＲＯＭの付設を容易にした半導体集積回路
　内蔵ＰＲＯＭと同じように外部ＰＲＯＭを扱うことができる半導体集積回路装置を提供することを目的とし、
　プロセッサ、ＰＲＯＭを含む内蔵メモリ、および該ＰＲＯＭ書込み用の昇圧電源を１つのチップ上に有する半導体集積回路において、該チップに、該昇圧電源の出力端子、外部ＰＲＯＭをアクセスするアドレスの出力端子、書込みデータ用端子、書込み／読取り信号用端子、イネーブル信号端子を設けるように構成する。」（第１頁右下欄第５行ないし第１７行）
　
（２）「〔従来の技術〕
　上記種類のワンチップマイコンは第５図に示すように、チップ（半導体基板）１０上にプロセッサ１２、ＲＯＭ，ＲＡＭ，ＰＲＯＭなどの内蔵メモリ１４、ＰＲＯＭ書込み用の昇圧電源１６を構成している。」（第２頁左上欄第９行ないし第１４行）
　
（３）「第１図に示すように本発明ではプロセッサ、内部メモリ、
昇圧電源内蔵半導体集積回路（ワンチップマイコン）２０
書込み／読取り信号出力端子ＷＲ
イネーブル信号端子ＤＯ
　また第２図に示すように本発明では
チップ（１０）内に書込み／読取りインタフェース１８を設け、チップ周辺に高電圧用の外部出力端子Ｖ
ｐｐｏ
、制御信号用の外部出力端子ＣＮＴ、アドレスとデータ用の外部入出力端子Ａ／Ｄを設ける。
　
（４）「第１図の３０はＥＰＲＯＭであり、書込み用高電圧端子ＶＰＰ、書込み／読取り制御用のプログラム端子ＰＲＯＧ、メモリアクセス用のアドレス端子ＡＤＤ、メモリ入出力デ
ータ用のデータ端子ＤＡＴＡ、チップイネーブル用の信号端子／ＣＥを備える。
　
（５）「第２図の
２４，２６は外部メモリ（ＥＰＲＯＭ）であり、これをワンチップマイコン２０へ付設するには電源線ｌ
１
を端子Ｖ
ｐｐｏ
より、制御線ｌ
２
を端子ＣＮＴより、また端子Ａ／ＤよりバスＢをそれぞれ引き出し、外部メモリ２４，２６を図示のように接続すればよい。２２はアドレス／データのラッチである。」
　
（６）「〔実施例〕
　第１図で外部ＰＲＯＭ３０への書込みを行なうには、ワンチップマイコン２０の端子／ＤＯをＬレベルにし、外部ＰＲＯＭ３０をイネーブルにする。」（第３頁左上欄第１０行ないし第１３行）
　
（７）「第２図も同様であるが、
ＷＲ，／ＤＯは端子ＣＮＴから、またアドレスとデータはバスＢ、端子Ａ／Ｄを通して出力する。アドレスとデータはラッチ２２に取込まれ、
　
（８）ここにおいて、上記（３）の「本発明ではチップ（１０）内に書込み／読取りインタフェース１８を設け」という記載についてみると、当該記載における「チップ（１０）」は、上記（２）の「上記種類のワンチップマイコンは第５図に示すように、チップ（半導体基板）１０上にプロセッサ１２、ＲＯＭ，ＲＡＭ，ＰＲＯＭなどの内蔵メモリ１４、ＰＲＯＭ書込み用の昇圧電源１６を構成している。」という記載、及び図２の記載から、「ワンチップマイコン２０」が構成されているチップのことを意味することが明らかである。
　したがって、「チップ（１０）内に書込み／読取りインタフェース１８を設け」ることは、「ワンチップマイコン２０」に「書込み／読取りインタフェース１８を設け」ることに他ならない。
　
（９）以上を総合すると、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「外部メモリ（ＥＰＲＯＭ）２４，２６と、
　バスＢと、
　ラッチ２２と、
　高電圧用の外部出力端子Ｖｐｐｏと、アドレスとデータ用の外部入出力端子Ａ／Ｄと、書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴとを備えたワンチップマイコン２０とからなる半導体集積回路において、
　前記ワンチップマイコン２０内には、高電圧用の外部出力端子Ｖｐｐｏに昇圧電圧を送出する昇圧電源１６が内蔵されており、前記外部メモリ（ＥＰＲＯＭ）２４，２６と前記高電圧用の外部出力端子Ｖｐｐｏとの間は、電源線ｌ１によって電気的に接続されており、
　前記外部メモリ（ＥＰＲＯＭ）２４，２６と前記外部入出力端子Ａ／Ｄとの間は、前記ラッチ２２を介して、前記バスＢによって電気的に接続されており、
　前記外部メモリ（ＥＰＲＯＭ）２４，２６と、前記書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴとの間は、制御線ｌ２によって電気的に接続されている外部ＰＲＯＭの付設を容易にした半導体集積回路。」
　
２．刊行物２．特開平８−１６７７０３号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平８−１６７７０３号公報（以下、「刊行物２」という。）には、図９ないし１２とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「【００８０】（実施例２）図９および図１０においては、１つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを１チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。
図１１に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第２の構成例を示しており
図９に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ１２１−１、１２１−２の各入出力信号にはバッファ６７〜６９を備えており、チップセレクト信号ＣＳ５９−１、５９−２により活性化されるよう制御される。１２２は周辺回路チップであり、２本のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９がチップを横切っている以外は図９に示す周辺回路チップと同一である。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２を基板に実装し、各チップ間を接続した例を図１２に示す。
　【００８１】
外部よりメモリコア部チップ１２１−１にアクセスする場合には
ＣＳ１（３８）に選択信号を与え、メモリコア部チップ１２１−１の信号線バッファ６７〜６９を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、ＣＳ２（３９）には選択信号が与えられていないため、メモリコア部チップ１２１−２の信号線バッファ６７〜６９は活性化されず、メモリコアへのアクセスはおこなわれない。
　
３．刊行物３．特開平１１−１２００７５号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平１１−１２００７５号公報（以下、「刊行物３」という。）には、図１０とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「【０００２】
【従来の技術】複数の半導体メモリチップを単一のシステムに実装する場合、各チップの全ての入力信号線、出力信号線及び入出力信号線等をそれぞれ対応する信号線同士で共通接続すると、各チップの出力端子同士が接続されてしまうため、複数のチップが同時に動作すると出力信号が衝突してデータが正常に読み出せない。そこで、従来、このような複数の半導体メモリチップを実装する半導体記憶システムは、図１０に示すように構成している。
図１０において、１１−１，１１−２，…，１１−ｎは半導体メモリチップ、１２は入力バス、１３は出力バス、１４は制御バス、１５はチップ選択コントローラ、１６−１，１６−２，…，１６−ｎはチップ選択信号線、／ＣＥ１，／ＣＥ２，…，／ＣＥｎ（符号の前に付した“／”は反転信号、すなわちバーを意味する）はチップ選択信号である。
　【０００３】上記のような構成において、
各チップ１１−１，１１−２，…，１１−ｎのアクセス時には、チップ選択コントローラ１５からチップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎを出力して所望のチップ１１−ｍ（ｍ＝１，２，…，ｎ）を選択して稼働状態にし、非選択のチップを非稼働状態にするとともに出力端子をそれぞれ高抵抗状態にする。
　【０００４】このような構成では、非選択チップの出力端子は高抵抗状態に設定されるため、チップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎ以外の信号には共通の信号線（入力バス１２、出力バス１３及び制御バス１４等）を用いることができ、動作するチップは１つずつであるためシステムの消費電力を節減できる。」
　
第４．対比
１．本願発明と刊行物発明とを対比する。
（１）刊行物発明の「外部メモリ（ＥＰＲＯＭ）２４，２６」は、本願発明の「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファを有する複数個の不揮発性メモリ集積回路」に対応し、両者は「複数個の不揮発性メモリ集積回路」である点で共通する。
　
（２）刊行物発明において、「バスＢ」は、「外部メモリ（ＥＰＲＯＭ）２４，２６」に接続されており、当該「バスＢ」を介して「アドレスとデータ」が転送されていることは自明である。
　したがって、刊行物発明の「バスＢ」と本願発明の「これらの不揮発性メモリ集積回路の入力／出力バッファに接続されたデータブスバー」とは、「これらの不揮発性メモリ集積回路」「に接続されたデータブスバー」である点で共通する。
　
（３）刊行物発明の「ワンチップマイコン２０」内に設けられた「昇圧電源１６」は、「電源線ｌ１」を介して、「昇圧電圧」を「外部メモリ（ＥＰＲＯＭ）２４，２６」に供給しているので、刊行物発明の「電源線ｌ１」は、本願発明の「電圧線」に相当し、刊行物発明の「昇圧電源１６」は、本願発明の「不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路」に相当している。
　
（４）刊行物発明の「制御線ｌ２」は、本願発明の「選択線」と対応しており、両者は、「不揮発性メモリ集積回路」を制御するための制御線である点で共通する。
　また、刊行物発明の「書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴ」を備え、「前記外部メモリ（ＥＰＲＯＭ）２４，２６と、前記書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴとの間は、制御線ｌ２によって電気的に接続されている」「ワンチップマイコン２０」についてみると、当該「ワンチップマイコン２０」が、「外部メモリ（ＥＰＲＯＭ）２４，２６」に、「制御線ｌ２」を通して、制御信号である「書込み／読取り信号及びイネーブル信号」を伝送する制御機能を有していることは明らかである。
　そして、刊行物発明の「外部メモリ（ＥＰＲＯＭ）２４，２６」は、「制御線ｌ２」を介して「ワンチップマイコン２０」から伝送される制御信号である「書込み／読取り信号及びイネーブル信号」に応じて動作するものであるから、当該「外部メモリ（ＥＰＲＯＭ）２４，２６」内に、「制御線ｌ２」から「書込み／読取り信号及びイネーブル信号」を受け、必要な動作を実行させる制御手段、すなわち、本願発明の「内部制御回路」に相当するものを有していることは当業者にとって自明である。
　したがって、刊行物発明の「書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴ」を備え、「前記外部メモリ（ＥＰＲＯＭ）２４，２６と、前記書込み／読取り信号及びイネーブル信号を出力する端子ＣＮＴとの間は、制御線ｌ２によって電気的に接続されている」「ワンチップマイコン２０」は、本願発明の「不揮発性メモリ集積回路の内部制御回路に選択線を通して制御信号を伝送する制御回路」に対応しており、両者は、不揮発性メモリ集積回路の内部制御回路に制御線を通して制御信号を伝送する制御手段である点で共通する。
　
（５）上記（３）及び（４）において検討したとおり、刊行物発明の「ワンチップマイコン２０」は、内部に「昇圧電源１６」を有するとともに、本願発明の「内部制御回路」に対応する制御手段としても機能するものであるが、当該「ワンチップマイコン２０」が複数の「外部メモリ（ＥＰＲＯＭ）２４，２６」に対して共通に設けられていることは刊行物１の第２図等から明らかであるから、刊行物発明の「ワンチップマイコン２０」は、本願発明の如く、「複数個の不揮発性メモリ集積回路の外部共用回路として設け」られているものである。
　
（６）刊行物発明の「外部ＰＲＯＭの付設を容易にした半導体集積回路」は、本願発明の「拡充可能なメモリ集積回路装置」に相当している。
　
２．よって、本願発明と刊行物発明は、
　「複数個の不揮発性メモリ集積回路と、これらの不揮発性メモリ集積回路に接続されたデータブスバーと、を備えたメモリ集積回路装置において、不揮発性メモリ集積回路に電圧線を通して操作に必要な電圧を供給する電圧発生回路と、不揮発性メモリ集積回路の内部制御回路に制御線を通して制御信号を伝送する制御手段とを、複数個の不揮発性メモリ集積回路の外部共用回路として設けたことを特徴とする拡充可能なメモリ集積回路装置。」である点で一致し、以下の点で相違する。　
　［相違点１］
　本願発明は、「複数個の不揮発性メモリ集積回路」が、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファを有する」ものであるのに対して、刊行物発明は、「外部メモリ（ＥＰＲＯＭ）２４，２６」が「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファを有する」ものであることが特定されていない点。
　
　［相違点２］
　本願発明は、「データブスバー」が「不揮発性メモリ集積回路の入力／出力バッファ」に接続されているのに対して、刊行物発明は、「バスＢ」が「外部メモリ（ＥＰＲＯＭ）２４，２６」に接続されてはいるが、「外部メモリ（ＥＰＲＯＭ）２４，２６」の入力／出力バッファに接続されていることは特定されていない点。
　
　［相違点３］
　本願発明は、「制御回路」によって制御手段を実現しているのに対して、刊行物発明は、「ワンチップマイコン２０」によって制御手段を実現している点。
　
　［相違点４］
　本願発明は、制御線が、「複数個の不揮発性メモリ集積回路」の内のいずれか１つの「不揮発性メモリ集積回路」を選択するための「選択線」であるのに対して、刊行物発明は、制御線である「制御線ｌ２」が「選択線」であることは特定されていない点。
　
第５．当審の判断
１．相違点１について
　一般に、不揮発性半導体記憶装置を、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファ」を用いて構成することは、例えば、以下の文献に記載されているように、当業者における周知技術である（なお、下線は当合議体にて付加したものである。）。
（１）周知文献１：特開平６−７６５８７号公報
　本願の優先権主張の日前に日本国内において頒布された特開平６−７６５８７号公報には、以下の事項が記載されている。
　「【００５５】図３によれば、本ＥＥＰＲＯＭは、
メモリセルアレイ
データ入出力バッファ
　「【０１５６】この後、選択メモリセルのデータによってビット線電位が変化する。そしてＳＥＮ＝“Ｈ”、ＳＥＮＢ＝“Ｌ”として、ビット線を入力とする一方の信号同期式インバータを活性化し、次いでＲＬＣＨＢ＝“Ｌ”、ＲＬＣＨ＝“Ｈ”とすることによって他方の信号同期式インバータを活性化することによって、読出したデータをラッチする。その後カラムアドレス選択信号ＣＳＬにより、ラッチされたデータを
入出力センスアンプ
　
（２）周知文献２：特開平１０−１８８５８０号公報
　本願の優先権主張の日前に日本国内において頒布された特開平１０−１８８５８０号公報には、以下の事項が記載されている。
　「【００６６】図13は本発明による16メガバイト不揮発性フラッシュメモリ装置の構成を概略的に見せるブロック図である。図13を参照すると、メモリセルアレイ50の両側には書込動作用ブロック選択回路３１と書込動作用ブロック選択回路３４とが各配置され、
セルアレイ
データーバッファー
　「【００６８】動作モード制御ブロック63はフラッシュモードキー選定回路57及び制御ロジックブロック65の指示により、各動作モードの遂行に必要な制御機能を遂行する。ロッカブルブロックデコーダー64は制御ロジック65からの命令により、選択されたメモリブロックの消去及びプログラムロック／アンロック機能を遂行する。高電圧発生回路66はフラッシュメモリの特性上必要な高電圧を発生する。書込及び読出制御ゲート駆動回路67、68は書込及び読出動作によりワードラインを駆動するための信号及びメモリブロックを選択するためのブロック選択信号を発生する。」
　「【０２６２】図53は各入出力ライン対に対応する
入出力センスアンプ
　
　したがって、刊行物発明の「外部メモリ（ＥＰＲＯＭ）２４，２６」を、「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファ」を備えた構成とすること、すなわち、本願発明の如く、「複数個の不揮発性メモリ集積回路」が「メモリアレイおよびこのメモリアレイへのデータ入出力用センス増幅器、プログラミング回路、および入力／出力バッファを有する」ものとすることは、当業者が容易に想到し得た事項である。
　
２．相違点２について
　上記１．において検討したとおり、刊行物発明において、「外部メモリ（ＥＰＲＯＭ）２４，２６」を入力／出力バッファを備えた構成とすることは、当業者が容易に想到し得た事項である。
　そして、入力／出力バッファとは、いうまでもなく、外部とのデータの授受を行う信号線に接続されるものであるが、刊行物発明において、「外部メモリ（ＥＰＲＯＭ）２４，２６」と外部とのデータの授受は「バスＢ」を通して行われるものであるから、刊行物発明において、「外部メモリ（ＥＰＲＯＭ）２４，２６」を入力／出力バッファを有するものとした際に、当該入出力バッファに「バスＢ」を接続すること、すなわち、本願発明の如く「データブスバー」が「不揮発性メモリ集積回路の入力／出力バッファ」に接続されている構成とすることは、当業者が当然になし得た事項である。
　
３．相違点３について
　一般に、制御手段を実現するに際し、ワンチップマイコンを用いるか、ワイヤードロジック等を利用した制御回路を用いるかということは、当業者が必要とされる機能等を勘案して適宜選択し得る設計的事項であるから、刊行物発明において、制御手段を、本願発明の如く「制御回路」によって実現することは、当業者が適宜なし得た事項である。
　
４．相違点４について
　不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた外部装置から各メモリチップに対して、チップ選択信号をそれぞれ供給することによって、上記チップの内の一つを選択することは、以下に示すとおり、刊行物２又は３に記載されており、当業者における周知技術である（なお、下線は当合議体にて付加したものである。）。
（１）刊行物２の００８０段落及び００８１段落には、「【００８０】（実施例２）図９および図１０においては、１つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを１チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。
図１１に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第２の構成例を示しており
図９に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ１２１−１、１２１−２の各入出力信号にはバッファ６７〜６９を備えており、チップセレクト信号ＣＳ５９−１、５９−２により活性化されるよう制御される
メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２を基板に実装し、各チップ間を接続した例を図１２に示す。
周辺回路チップ１２２と接続される。メモリコア部チップ１２１−１および１２１−２のチップセレクト信号ＣＳはそれぞれ独立に周辺回路チップ１２２のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９と接続される。
外部よりメモリコア部チップ１２１−１にアクセスする場合には
ＣＳ１（３８）に選択信号を与え、メモリコア部チップ１２１−１の信号線バッファ６７〜６９を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、ＣＳ２（３９）には選択信号が与えられていないため、メモリコア部チップ１２１−２の信号線バッファ６７〜６９は活性化されず、メモリコアへのアクセスはおこなわれない。
　したがって、これらの記載から、刊行物２には、不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた「周辺回路チップ１２２」から「メモリコア部チップ１２１−１および１２１−２」に対して、「チップセレクト信号（ＣＳ１、ＣＳ２）３８、３９」をそれぞれ供給することによって、上記「メモリコア部チップ１２１−１」又は「メモリコア部チップ１２１−２」の内の一つを選択することが記載されているものと認められる。
　
（２）また、刊行物３の０００２段落には、「そこで、従来、このような複数の半導体メモリチップを実装する半導体記憶システムは、図１０に示すように構成している。図１０において、１１−１，１１−２，…，１１−ｎは半導体メモリチップ、１２は入力バス、１３は出力バス、１４は制御バス、１５はチップ選択コントローラ、１６−１，１６−２，…，１６−ｎはチップ選択信号線、／ＣＥ１，／ＣＥ２，…，／ＣＥｎ（符号の前に付した“／”は反転信号、すなわちバーを意味する）はチップ選択信号である。」と記載され、又刊行物３の０００３段落には、「上記のような構成において、各チップ１１−１，１１−２，…，１１−ｎのアクセス時には、チップ選択コントローラ１５からチップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎを出力して所望のチップ１１−ｍ（ｍ＝１，２，…，ｎ）を選択して稼働状態にし、非選択のチップを非稼働状態にするとともに出力端子をそれぞれ高抵抗状態にする。」と記載されている。
　したがって、刊行物３には、不揮発性半導体記憶装置において、独立した線路を介して、共通に設けた「チップ選択コントローラ１５」から各「チップ１１−１，１１−２，…，１１−ｎ」に対して、「チップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎ」をそれぞれ供給することによって、上記「チップ１１−１，１１−２，…，１１−ｎ」の内の一つを選択することが記載されているものと認められる。　
　
（３）したがって、刊行物発明において、刊行物２及び３に記載された周知技術を適用し、「制御線ｌ２」を、「外部メモリ（ＥＰＲＯＭ）２４」及び「外部メモリ（ＥＰＲＯＭ）」「２６」のそれぞれについて独立したものとし、「ワンチップマイコン２０」から「外部メモリ（ＥＰＲＯＭ）２４」及び「外部メモリ（ＥＰＲＯＭ）」「２６」に対して、チップ選択信号をそれぞれ供給することによって、「外部メモリ（ＥＰＲＯＭ）２４」又は「外部メモリ（ＥＰＲＯＭ）」「２６」の内の一つを選択する構成とすること、すなわち、「制御線ｌ２」を、本願発明の如く「選択線」とすることは、当業者が容易になし得た事項である。
　
　以上検討したとおり、本願発明は、刊行物２及び３に記載された周知技術、並びに周知文献１及び２に記載された周知技術を勘案することにより、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび　
　以上のとおりであるから、本願は、請求項２ないし１６について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。