(57)【特許請求の範囲】
【請求項１】
通常に用いられるメモリセルを含むノーマルセルと、
前記ノーマルセルが不良の場合に、不良の前記ノーマルセルを置き換えるために設けられたメモリセルを含むスペアセルと、
前記ノーマルセルに接続されたワード線を立ち上げるノーマルワード線ドライバと、
前記スペアセルに接続されたワード線を立ち上げるスペアワード線ドライバと、
前記ノーマルセルを前記スペアセルに置き換えるか否かを制御するための制御信号に従って、前記ノーマルワード線ドライバと前記スペアワード線ドライバのいずれを活性化するかを選択するワード線ドライバ選択手段と、
前記ワード線ドライバ選択手段により前記ノーマルワード線ドライバが選択されたとき、前記ノーマルワード線ドライバの駆動を、前記スペアワード線ドライバを駆動するときより速く開始するワード線ドライバ駆動手段と、
前記ノーマルセル、前記スペアセル、前記ノーマルワード線ドライバ、前記スペアワード線ドライバ、前記ワード線ドライバ選択手段、及び前記ワード線ドライバ駆動手段を含むブロックが複数形成されており、複数の前記ブロックから活性化すべきブロックを選択するブロック選択手段と、
前記ブロック選択手段により選択された前記ブロックが前記ノーマルセルを前記スペアセルに置き換えているか否かを示す信号を出力するブロック出力手段と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ワード線ドライバ駆動手段は、前記制御信号が前記スペアワード線ドライバの活性化を指示する信号であるときは、前記スペアワード線ドライバの駆動を、前記ノーマルワード線ドライバを駆動するときより遅く開始することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特にノーマルセルが不良の場合にそれを置き換えるためのスペアセルを備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
以下に図面を参照して従来のスペアセルを備えた前記半導体装置について説明する。
図５は、従来の半導体記憶装置の構成を示すブロック図である。
【０００３】
この図５に示すように、アドレスバッファ１０２を介して入力されたローアドレスは、ブロックセレクタ１０４に入力されるとともに、ローフューズセレクタ１０６、ノーマルローデコーダ１０８のそれぞれに入力される。ブロックセレクタ１０４では、入力されたローアドレスに基づいて活性化するブロックが決定される。そして、このブロックセレクタ１０４から、活性化するブロックを指示するブロック選択信号がローフューズセレクタ１０６、ノーマルローデコーダ１０８のそれぞれに出力される。
【０００４】
前記ノーマルローデコーダ１０８では、入力されたローアドレスに基づいてワード線ドライバ選択信号がノーマルワード線ドライバ１１２に出力される。
前記ローフューズセレクタ１０６では、入力されたローアドレスとフューズによりプログラムされたアドレスとが比較され、比較結果に応じたスペア・ノーマル選択信号がローフューズセレクタ１０６から出力される。このスペア・ノーマル選択信号はスペアワード線ドライバ１１０、ノーマルワード線ドライバ１１２のそれぞれに入力され、スペアワード線ドライバ１１０あるいはノーマルワード線ドライバ１１２のいずれかを活性化する。詳述すると、ローアドレスとフューズによりプログラムされたアドレスとが一致した場合は、スペアワード線ドライバ１１０を活性化し、一致しない場合はノーマルワード線ドライバ１１２を活性化する。
【０００５】
図６は、前記半導体記憶装置のローフューズセレクタ１０６の構成を示す回路図である。
例えば、ノーマルセルに不良があり、スペアワード線を使う場合、図６中のフューズを切断する。アドレスＡ０〜Ａｎに対応したフューズＦａ０〜Ｆａｎは、ノーマルセルのテストを実行して取得した不良アドレスのビットが“１”の場合に切断され、フューズＦｂａ０  〜Ｆｂａｎ  は不良アドレスのビットが“０”の場合に切断される。
【０００６】
前記ローフューズセレクタ１０６の動作は次のようになる。
ノードＮ１は、プリチャージ状態、すなわちプリチャージ信号ＰＲＣＨ＝Ｌｏｗ（以下“Ｌ”）のとき、Ｈｉｇｈ（以下“Ｈ”）にプリチャージされている。まず、ＰＲＣＨが“Ｈ”になった後、アドレスＡ０〜Ａｎが入力される。
【０００７】
ここで、アドレスＡ０〜Ａｎとフューズによるプログラムアドレスとが一致した場合には、ノードＮ１は“Ｈ”の状態を保持する。その結果、ローフューズセレクタ１０６から出力されるスペア・ノーマル選択信号（／ＳＰ０）は“Ｌ”となる。
【０００８】
一方、入力されたアドレスＡ０〜Ａｎとフューズによるプログラムアドレスが一致しない場合は、一致しないアドレスに対応するフューズを介して、ノードＮ１の電荷がグランドレベル（“Ｌ”）に移送され、ノードＮ１は“Ｌ”となる。その結果、ローフューズセレクタ１０６から出力されるスペア・ノーマル選択信号（／ＳＰ０）は“Ｈ”となる。
【０００９】
ところで、この回路においては、前記アドレスＡ０〜Ａｎとフューズによるプログラムアドレスが一致しない場合、ノードＮ１の電荷が“Ｌ”に移送されるのに時間がかかる。このため、ローフューズセレクタ１０６の出力であるスペア・ノーマル選択信号（／ＳＰ０）が確定するまでの時間が長くなる。
【００１０】
また、図７は、前記半導体記憶装置のノーマルワード線ドライバ１１２の構成を示す回路図である。
前記ローフューズセレクタ１０６の出力であるスペア・ノーマル選択信号（／ＳＰ０）は、この回路において／ＲＳＰとして入力される。アドレス信号Ａ０、ｂＡ０、Ａ１、ｂＡ１は、ＡＮＤ回路ＡＤ１〜ＡＤ４に図７に示すように入力され、ＷＤＲＶ０〜ＷＤＲＶ３信号にデコードされる。このノーマルワード線ドライバ１１２では、ＷＤＲＶ信号が“Ｌ”から“Ｈ”に変わるタイミングに合わせてＷＤＲＶ０〜ＷＤＲＶ３信号のいずれかが“Ｌ”から“Ｈ”に変わることになる。なお、前記アドレスｂＡ０、ｂＡ１は、それぞれ、アドレスＡ０、Ａ１の反転信号を示す。
【００１１】
また、図８は、前記半導体記憶装置のワード線ドライバ駆動信号発生回路１１４の構成を示す回路図である。
外部クロックから生成されるＷＤＲＶＡ信号が“Ｌ”から“Ｈ”になると、抵抗Ｒ２１と容量Ｃ２１、Ｃ２２で決定される遅延時間の経過後、ＷＤＲＶ信号が“Ｌ”から“Ｈ”に遷移する。この遅延時間は、前記ローフューズセレクタ１０６の出力確定に要する時間から決定される。
【００１２】
【発明が解決しようとする課題】
ノーマルワード線ドライバ１１２を動作させるためには、ワード線ドライバ選択信号とスペア・ノーマル選択信号（／ＳＰ０）の両方が確定する必要がある。しかしながら、前述の従来の半導体記憶装置ではスペア・ノーマル選択信号（／ＳＰ０）が遅れて確定するため、前述のようにローフューズセレクタ１０６の動作速度が全体回路の動作速度を決定している。
【００１３】
この全体回路の動作速度はスペアワード線の使用の有無に関わらず一定であり、不良のノーマルセルが存在しないブロックにおいても、不良のノーマルセルをスペアセルで置き換えたブロックと同じタイミング、同じ動作速度で動作しているのが現状である。
【００１４】
そこで本発明は、上記課題に鑑みてなされたものであり、スペアセルを使用していないブロックを外部コントローラに認識させるための回路を有し、スペアセルを使用しない場合に立ち上げるワード線を高速に選択するフューズセレクタを備えることにより、スペアセルを使用していないブロックの動作を高速化することができる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体記憶装置は、通常に用いられるメモリセルを含むノーマルセルと、前記ノーマルセルが不良の場合に、不良の前記ノーマルセルを置き換えるために設けられたメモリセルを含むスペアセルと、前記ノーマルセルを前記スペアセルに置き換えるか否かを制御するための制御信号に従って、前記ノーマルセルと前記スペアセルのいずれかを選択するセル選択手段とを含む複数のブロックを有し、さらに前記ノーマルセルを前記スペアセルに置き換えている前記ブロックを出力するブロック番号出力手段とを具備することを特徴とする。
【００１６】
また、この発明に係る半導体記憶装置は、通常に用いられるメモリセルを含むノーマルセルと、前記ノーマルセルが不良の場合に、不良の前記ノーマルセルを置き換えるために設けられたメモリセルを含むスペアセルと、前記ノーマルセルに接続されたワード線を立ち上げるノーマルワード線ドライバと、前記スペアセルに接続されたワード線を立ち上げるスペアワード線ドライバと、前記ノーマルセルを前記スペアセルに置き換えるか否かを制御するための制御信号に従って、前記ノーマルワード線ドライバと前記スペアワード線ドライバのいずれを活性化するかを選択するワード線ドライバ選択手段と、前記制御信号に従って、前記ノーマルワード線ドライバあるいは前記スペアワード線ドライバを駆動するための信号の出力開始時間を変更するワード線ドライバ駆動信号発生手段とを具備することを特徴とする。
【００１７】
また、この発明に係る半導体記憶装置は、通常に用いられるメモリセルを含むノーマルセルと、前記ノーマルセルが不良の場合に、不良の前記ノーマルセルを置き換えるために設けられたメモリセルを含むスペアセルと、前記ノーマルセルに接続されたワード線を立ち上げるノーマルワード線ドライバと、前記スペアセルに接続されたワード線を立ち上げるスペアワード線ドライバと、前記ノーマルセルを前記スペアセルに置き換えるか否かを制御するための制御信号に従って、前記ノーマルワード線ドライバと前記スペアワード線ドライバのいずれを活性化するかを選択するワード線ドライバ選択手段と、前記制御信号に従って、前記ノーマルワード線ドライバあるいは前記スペアワード線ドライバを駆動するための駆動信号の出力開始時間を変更するワード線ドライバ駆動信号発生手段とを含む複数のブロックを有し、さらに前記ノーマルセルを前記スペアセルに置き換えている前記ブロックを出力するブロック番号出力手段とを具備することを特徴とする。
【００１８】
また、さらにこの発明に係る半導体記憶装置は、前記ワード線ドライバ駆動信号発生手段は、前記制御信号が前記スペアワード線ドライバの活性化を指示する信号であるときは、前記駆動信号の出力開始時間を遅らせることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明の実施の形態の半導体記憶装置の構成を示すブロック図である。
【００２０】
この図１に示すように、アドレスバッファ２は、活性化するブロックを選択するためのブロックセレクタ４を介して、活性化するワード線ドライバを選択するためのローフューズセレクタ６、ノーマルローデコーダ８にそれぞれ接続されている。また、アドレスバッファ２は、直接、前記ローフューズセレクタ６、ノーマルローデコーダ８にそれぞれ接続されている。
【００２１】
前記ローフューズセレクタ６は、スペアワード線を立ち上げるスペアワード線ドライバ１０、ノーマルワード線を立ち上げるノーマルワード線ドライバ１２にそれぞれ接続される。前記ノーマルローデコーダ８は、ノーマルワード線ドライバ１２に接続される。
【００２２】
さらに、冗長機能を使用するか否か、すなわちスペアワード線ドライバ１０を活性化するか否かを制御するための冗長機能制御信号（ＲＣＴＲＬ）と、ＷＤＲＶＡ信号が入力されるワード線ドライバ駆動信号発生回路１４は、前記ノーマルワード線ドライバ１２に接続される。また、ＣＴＲＬ信号が入力されるスペア線使用ブロック番号出力回路１６は、ＤＲＡＭコントローラ１８に接続されている。
【００２３】
また、メモリセル部は、ノーマルセル２０、このノーマルセル２０が不良の場合に置き換えるために設けられたスペアセル２２、センスアンプ２４、カラムデコーダ２６から構成されている。このメモリセル部内のスペアセル２２には、前記スペアワード線ドライバ１０が接続され、ノーマルセル２０にば前記ノーマルワード線ドライバ１２が接続されている。
【００２４】
センスアンプ２４にはＤＱバッファ２８が接続され、このＤＱバッファ２８からはノーマルセル２０あるいはスペアセル２２より読み出されたＤｏｕｔ信号が出力される。以上のように、この半導体記憶装置の１つのブロックは構成されており、この半導体記憶装置は、図１に示すように、図面上の左側から配置された複数のブロックＢ１、Ｂ２、…、Ｂｎを有している。
【００２５】
次に、この実施の形態の半導体記憶装置の動作及び詳細な構成について説明する。
図１において、アドレスバッファ２を介して入力されたローアドレスは、ブロックセレクタ４に入力されるとともに、ローフューズセレクタ６、ノーマルローデコーダ８のそれぞれに入力される。ブロックセレクタ４では、入力されたローアドレスに基づいて活性化するブロックが決定される。そして、このブロックセレクタ４から、活性化するブロックを指示するブロック選択信号がローフューズセレクタ６、ノーマルローデコーダ８のそれぞれに出力される。
【００２６】
前記ノーマルローデコーダ８では、入力されたローアドレスに基づいてワード線ドライバ選択信号がノーマルワード線ドライバ１２に出力される。
前記ローフューズセレクタ６では、入力されたローアドレスとフューズによりプログラムされたアドレスとが比較され、比較結果に応じたスペア・ノーマル選択信号がローフューズセレクタ６から出力される。このスペア・ノーマル選択信号は、スペアワード線ドライバ１０、ノーマルワード線ドライバ１２のそれぞれに入力され、スペアワード線ドライバ１０あるいはノーマルワード線ドライバ１２のいずれかを活性化する。
【００２７】
詳述すると、ローフューズセレクタ６は、スペア・ノーマル選択信号により、ローアドレスとフューズによりプログラムされたアドレスとが一致した場合はスペアワード線ドライバ１０を活性化し、一致しない場合はノーマルワード線ドライバ１２を活性化する。
【００２８】
このとき、前記スペア・ノーマル選択信号は、このブロックのスペアワード線を使用するか否かを指示する冗長機能制御信号（ＲＣＴＲＬ）が“Ｌ”の場合には、常に“Ｈ”に固定される。
【００２９】
その結果、スペア・ノーマル選択信号の方が、ワード線ドライバ選択信号より速く確定される。ノーマルワード線ドライバ１２は、ワード線ドライバ選択信号で決まるタイミングで動作することになる。よって、動作速度を律速するのは、アドレスバッファ２、ノーマルローデコーダ８、ノーマルワード線ドライバ１２と続く経路になり、従来例に比べて全体回路の動作速度を速めることが可能となる。
【００３０】
図２は、この半導体記憶装置の前記ローフューズセレクタ６の構成を示す回路図である。
図２に示すように、ゲートにプリチャージ信号ＰＲＣＨが入力されるトランジスタＴｒ１のドレインは、ＮＡＮＤ回路ＮＤ１の第１端子に接続され、このＮＡＮＤ回路ＮＤ１の第２端子には冗長機能制御信号（ＲＣＴＲＬ）が入力される。トランジスタＴｒ１のドレインとＮＡＮＤ回路ＮＤ１の第１端子との間には、フューズＦａ０、Ｆｂａ０、…、Ｆａｎ、Ｆｂａｎがそれぞれ接続される。前記フューズＦａ０、Ｆｂａ０、…、Ｆａｎ、Ｆｂａｎは、それぞれトランジスタＴ０Ｌ、Ｔ０Ｒ、…、ＴｎＬ、ＴｎＲを介して基準電位点（ＧＮＤ）に接続される。
【００３１】
また、トランジスタＴｒ１のドレインとＮＡＮＤ回路ＮＤ１の第１端子との間には、トランジスタＴｒ２のドレインが接続される。ＮＡＮＤ回路ＮＤ１の出力端子はトランジスタＴｒ２のゲートに接続されるとともに、この出力端子からスペア・ノーマル選択信号（／ＳＰＯ）が出力される。
【００３２】
前記トランジスタＴ０Ｌ、Ｔ０Ｒ、…、ＴｎＬ、ＴｎＲのゲートには、それぞれアドレス信号Ａ０、ｂＡ０、…、Ａｎ、ｂＡｎが入力される。トランジスタＴｒ１及びＴｒ２のソースには、電源電圧ＶＤＤが接続される。なお、前記アドレス信号ｂＡ０、ｂＡｎは、それぞれ、アドレスＡ０、Ａｎの反転信号を示す。
【００３３】
上述のように構成された前記ローフューズセレクタ６は、次のように動作する。
例えば、ノーマルセル２０に不良があり、スペアワード線を立ち上げてスペアセル２２を使用する場合、図２中のフューズを切断する。アドレスＡ０〜Ａｎに対応したフューズＦａ０〜Ｆａｎは、ノーマルセル２０のテストを実行して取得した不良アドレスのビットが“１”の場合に切断され、フューズＦｂａ０〜Ｆｂａｎは不良アドレスのビットが“０”の場合に切断される。
【００３４】
前記ＮＡＮＤ回路ＮＤ１に入力される冗長機能制御信号（ＲＣＴＲＬ）は、そのブロックのスペアワード線を使用しない場合は“Ｌ”、使用する場合は“Ｈ”となる。よって、ＲＣＴＲＬが“Ｌ”のとき、スペア・ノーマル選択信号（／ＳＰＯ）は常に“Ｈ”になる。
【００３５】
また、冗長機能制御信号（ＲＣＴＲＬ）が“Ｈ”のときは次のようになる。
ノードＮ１は、プリチャージ状態、すなわちプリチャージ信号ＰＲＣＨ＝“Ｌ”のとき、“Ｈ”にプリチャージされている。まず、ＰＲＣＨが“Ｈ”になった後、アドレスＡ０〜Ａｎが入力され、アドレスＡ０〜Ａｎとフューズによるプログラムアドレスとが一致した場合には、フューズＦａ０〜Ｆａｎが切断されるため、ノードＮ１は“Ｈ”の状態を保持する。その結果、ローフューズセレクタ６から出力されるスペア・ノーマル選択信号（／ＳＰ０）は“Ｌ”となる。
【００３６】
一方、入力されたアドレスＡ０〜Ａｎとフューズによるプログラムアドレスが一致しない場合は、一致しないアドレスに対応するフューズを介して、ノードＮ１の電荷がグランドレベル（“Ｌ”）に移送され、ノードＮ１は“Ｌ”となる。その結果、ローフューズセレクタ６から出力されるスペア・ノーマル選択信号（／ＳＰ０）は“Ｈ”となる。
【００３７】
図３は、この半導体記憶装置の前記ワード線ドライバ駆動信号発生回路１４の構成を示す回路図である。
図３に示すように、ＷＤＲＶＡ信号が入力されるインバータＩＶ１は、抵抗Ｒ１を介してインバータＩＶ２に接続される。前記抵抗Ｒ１とインバータＩＶ２の間にはコンデンサＣ１の一端が接続され、このコンデンサＣ１の他端は基準電位点に接続される。
【００３８】
また、前記抵抗Ｒ１とインバータＩＶ２の間には、トランジスタＴｒ３のドレインが接続され、このトランジスタＴｒ３のソースはコンデンサＣ２を介して基準電位点に接続される。トランジスタＴｒ３のゲートには、冗長機能制御信号（ＲＣＴＲＬ）が入力されたインバータＩＶ３が接続される。そして、前記インバータＩＶ２の出力端子からＷＤＲＶ信号が出力される。
【００３９】
上述のように構成された前記ワード線ドライバ駆動信号発生回路１４は、次のように動作する。
スペアワード線ドライバ１０を活性化するか否かを制御するための冗長機能制御信号（ＲＣＴＲＬ）は、冗長機能を使用する場合には“Ｈ”、使用しない場合には“Ｌ”になる。冗長機能を使用しない場合、ｎチャネルトランジスタＴｒ３はオフの状態になるので、外部クロックから生成されるＷＤＲＶＡ信号が“Ｌ”から“Ｈ”になると、Ｒ１×Ｃ１で決まる遅延時間の経過後に、ＷＤＲＶ信号が“Ｌ”から“Ｈ”に遷移する。すなわち、ＷＤＲＶＡ信号はＲ１×Ｃ１で決まる遅延時間の経過後に、インバータＩＶ２からＷＤＲＶ信号として出力される。
【００４０】
また、冗長機能を使用する場合、ｎチャネルトランジスタＴｒ３はオンの状態になるので、ＷＤＲＶＡ信号が“Ｌ”から“Ｈ”になると、Ｒ１×（Ｃ１＋Ｃ２）で決まる遅延時間の経過後に、ＷＤＲＶ信号が“Ｌ”から“Ｈ”に遷移する。
【００４１】
すなわち、ＷＤＲＶＡ信号はＲ１×（Ｃ１＋Ｃ２）できまる遅延時間の経過後に、インバータＩＶ２からＷＤＲＶ信号として出力される。上述したように、Ｒ１×Ｃ１は冗長機能を使用しない場合に、ワード線を立ち上げる時間を決定し、Ｒ１×（Ｃ１＋Ｃ２）は冗長機能を使用する場合に、ワード線を立ち上げる時間を決定する。
【００４２】
図４は、この半導体記憶装置の前記スペア線使用ブロック番号出力回路１６の構成を示す回路図である。ここでは、半導体記憶装置が、４つのブロックＢ１〜Ｂ４を有しているものとして説明する。
【００４３】
図４に示すように、フューズＦ１の一端は、トランジスタＴｒ４を介して電源電圧ＶＤＤに接続され、このフューズＦ１の他端はトランジスタＴｒ５を介して基準電位点に接続される。
【００４４】
さらに、前記フューズＦ１の一端は、インバータＩＶ３を介してインバータＩＶ４に接続される。インバータＩＶ３の出力は、インバータＩＶ５を介してこのインバータＩＶ３の入力側にフィードバックされている。さらに、前記トランジスタＴｒ４、Ｔｒ５のゲートにはＣＴＲＬ信号が入力され、前記インバータＩＶ４の出力端子からはＳｏｕｔ１信号が出力される。
【００４５】
同様に、フューズＦ２の一端は、トランジスタＴｒ６を介して電源電圧ＶＤＤに接続され、このフューズＦ２の他端はトランジスタＴｒ７を介して基準電位点に接続される。
【００４６】
さらに、前記フューズＦ２の一端は、インバータＩＶ６を介してインバータＩＶ７に接続される。インバータＩＶ６の出力は、インバータＩＶ８を介してこのインバータＩＶ６の入力側にフィードバックされている。さらに、前記トランジスタＴｒ６、Ｔｒ７のゲートにはＣＴＲＬ信号が入力され、前記インバータＩＶ７の出力端子からはＳｏｕｔ２信号が出力される。
【００４７】
また、フューズＦ３の一端は、トランジスタＴｒ８を介して電源電圧ＶＤＤに接続され、このフューズＦ３の他端はトランジスタＴｒ９を介して基準電位点に接続される。
【００４８】
さらに、前記フューズＦ３の一端は、インバータＩＶ９を介してインバータＩＶ１０に接続される。インバータＩＶ９の出力は、インバータＩＶ１１を介してこのインバータＩＶ９の入力側にフィードバックされている。さらに、前記トランジスタＴｒ８、Ｔｒ９のゲートにはＣＴＲＬ信号が入力され、前記インバータＩＶ１０の出力端子からはＳｏｕｔ３信号が出力される。
【００４９】
また、フューズＦ４の一端は、トランジスタＴｒ１０を介して電源電圧ＶＤＤに接続され、このフューズＦ４の他端はトランジスタＴｒ１１を介して基準電位点に接続される。
【００５０】
さらに、前記フューズＦ４の一端は、インバータＩＶ１２を介してインバータＩＶ１３に接続される。インバータＩＶ１２の出力は、インバータＩＶ１４を介してこのインバータＩＶ１２の入力側にフィードバックされている。さらに、前記トランジスタＴｒ１０、Ｔｒ１１のゲートにはＣＴＲＬ信号が入力され、前記インバータＩＶ１３の出力端子からはＳｏｕｔ４信号が出力される。
【００５１】
上述のように構成された前記スペア線使用ブロック番号出力回路１６は、次のように動作する。
フューズＦ１〜Ｆ４は、それぞれブロックＢ１〜ブロックＢ４でスペアワード線を使用する場合に切断され、使用しない場合には切断されない。図示しない外部コントローラから入力されるＣＴＲＬ信号は、待機状態では“Ｌ”になっており、受け手側が外部出力信号Ｓｏｕｔ１〜Ｓｏｕｔ４を取り込む準備ができたとき、ＣＴＲＬ信号は“Ｈ”になる。
【００５２】
フューズが切断されている場合、すなわちブロックでスペアワード線が使用されている場合は、ＣＴＲＬ信号が“Ｌ”から“Ｈ”に変わると、Ｓｏｕｔ１〜Ｓｏｕｔ４信号が“Ｈ”になる。また、フューズが切断されていない場合、すなわちブロックでスペアワード線が使用されていない場合は、Ｓｏｕｔ１〜Ｓｏｕｔ４信号が“Ｌ”となる。このＳｏｕｔ１〜Ｓｏｕｔ４信号は、ＤＲＡＭコントローラ１８で認識される。
【００５３】
この実施の形態の半導体記憶装置には、ローフューズセレクタ６にこのブロックのロースペア線を使用するか否かを指示する冗長機能制御信号（ＲＣＴＲＬ）が入力され、さらにスペアワード線を使用しているブロックの番号を出力するスペア線使用ブロック番号出力回路１６が備えられている。
【００５４】
これにより半導体記憶装置では、スペアワード線を使用していないブロックに関して、冗長機能を使用しないと決めた場合には、冗長機能制御信号（ＲＣＴＲＬ）に応じて、ワード線ドライバ駆動信号発生回路１４の動作を速くして、フューズセレクタ６を高速動作させることが可能になる。その結果、冗長機能を使用した場合に比べて、アクセススピードが速くなり、スペアワード線を使用していないブロックに関して、より速いアクセスサイクルを用いることが可能になる。
【００５５】
以上説明したようにこの実施の形態によれば、スペアワード線を使用していないブロックの動作を高速化するために、スペアワード線を使用していないブロックを外部コントローラに認識させるための回路を有し、スペアワード線を使用しない場合に高速に動作する、立ち上げるワード線を選択するためのフューズセレクタを備えることにより、スペアワード線を使用していないブロックの動作を高速化することができる。
【００５６】
【発明の効果】
以上述べたように本発明によれば、スペアセルを使用していないブロックを外部コントローラに認識させるための回路を有し、スペアセルを使用しない場合に立ち上げるワード線を高速に選択するフューズセレクタを備えることにより、スペアセルを使用していないブロックの動作を高速化することができる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図２】この発明の実施の形態の半導体記憶装置におけるローフューズセレクタの構成を示す回路図である。
【図３】この発明の実施の形態の半導体記憶装置におけるワード線ドライバ駆動信号発生回路の構成を示す回路図である。
【図４】この発明の実施の形態の半導体記憶装置におけるスペア線使用ブロック番号出力回路の構成を示す回路図である。
【図５】従来の半導体記憶装置の構成を示すブロック図である。
【図６】従来の半導体記憶装置におけるローフューズセレクタの構成を示す回路図である。
【図７】従来の半導体記憶装置におけるノーマルワード線ドライバの構成を示す回路図である。
【図８】従来の半導体記憶装置におけるワード線ドライバ駆動信号発生回路の構成を示す回路図である。
【符号の説明】
２…アドレスバッファ
４…ブロックセレクタ
６…ローフューズセレクタ
８…ノーマルローデコーダ
１０…スペアワード線ドライバ
１２…ノーマルワード線ドライバ
１４…ワード線ドライバ駆動信号発生回路
１６…スペア線使用ブロック番号出力回路
１８…ＤＲＡＭコントローラ
２０…ノーマルセル
２２…スペアセル
２４…センスアンプ
２６…カラムデコーダ
２８…ＤＱバッファ
Ｂ１、Ｂ２、〜、Ｂｎ…ブロック
Ｃ１、Ｃ２…コンデンサ
Ｆａ０、Ｆｂａ０、〜、Ｆａｎ、Ｆｂａｎ…フューズ
Ｆ１、Ｆ２、Ｆ３、Ｆ４…フューズ
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４、ＩＶ５、ＩＶ６、ＩＶ７、ＩＶ８、ＩＶ９、ＩＶ１０、ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ１４…インバータ
Ｎ１…ノード
ＮＤ１…ＮＡＮＤ回路
Ｒ１…抵抗
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１…トランジスタ
Ｔ０Ｌ、Ｔ０Ｒ、〜、ＴｎＬ、ＴｎＲ…トランジスタ
１０２…アドレスバッファ
１０４…ブロックセレクタ
１０６…ローフューズセレクタ
１０８…ノーマルローデコーダ
１１０…スペアワード線ドライバ
１１２…ノーマルワード線ドライバ
１１４…ワード線ドライバ駆動信号発生回路
ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４…ＡＮＤ回路
Ｃ２１、Ｃ２２…コンデンサ
ＩＶ２１、ＩＶ２２、ＩＶ２３…インバータ
Ｒ２１…抵抗
Ｔｒ２１、Ｔｒ２２…トランジスタ
【図１】
0003556471.tif 000002
【図２】
0003556471.tif 000003
【図３】
0003556471.tif 000004
【図４】
0003556471.tif 000005
【図５】
0003556471.tif 000006
【図６】
0003556471.tif 000007
【図７】
0003556471.tif 000008
【図８】
0003556471.tif 000009