(57)【特許請求の範囲】
【請求項１】
格子状に配列されたビット線とワード線との交点に記憶素子を配置し、選択された記憶素子と繋がる選択ビット線に充電された電荷を、該記憶素子の機能状態に応じて放電又は非放電とすることにより、１又は０の記憶情報として出力する半導体記憶装置において、
隣接するビット線間をスイッチング素子で接続し、前記選択ビット線の電荷を放電する際、前記選択ビット線の電荷が所定の電位レベルまで低下したときに、前記スイッチング素子により前記選択ビット線と隣接する非選択ビット線との間を導通させ、前記選択ビット線の電荷の一部を前記非選択ビット線へ供給することを特徴とする半導体記憶装置。
【請求項２】
各記憶素子毎に接続したワード線により該素子のオン、オフを個別に制御可能に構成し、前記選択ビット線の電荷の一部を非選択ビット線へ供給する際には、前記非選択ビット線に繋がる記憶素子をオフ状態とすることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルとしてＭＯＳトランジスタを用いた半導体記憶装置に関し、とくに省電力化を実現したリードオンリーメモリ（以下、ＲＯＭ）に関する。
【０００２】
【従来の技術】
メモリセルとしてＭＯＳトランジスタを用いた従来技術によるＲＯＭの動作を図５〜図７を用いて説明する。図５は、１ビット出力、２カラム、２ワード構成のＮＡＮＤ型ＲＯＭの回路構成図、図６は図５の回路でビット線及びワード線を選択するためのデコーダの論理回路図、図７は図５の回路のタイミングチャートである。
【０００３】
このＲＯＭ回路では、ビット線ｂ０、ｂ１とワード線ｗ０、ｗ１とがそれぞれ格子状に配列されており、各線の交点に記憶素子としてのメモリ用トランジスタ１〜４が配置されている。これらのトランジスタは、書き込まれたデータに応じてトランジスタが無い状態とある状態（トランジスタとして機能しない状態と機能する状態）に分かれており、この例ではトランジスタが無い状態は出力“０”に、有る状態は出力“１”に対応している。
【０００４】
また、ビット線ｂ０、ｂ１にはそれぞれカラム用トランジスタ６又は７が接続されており、図６のデコーダへのアドレス入力によりカラムＣ０又はＣ１が選択されると、対応するカラム用トランジスタ６又は７がオン状態となる。そして、クロック（ＣＬＫ）がＨｉｇｈの期間にクロック用トランジスタ８がオンすると、選択されたビット線ｂ０又はｂ１に対し図示しないプリチャージ回路によりプリチャージが行われ、続くＬｏｗの期間にビット線ｂ０又はｂ１にチャージされた電荷が記憶情報（データ）として読み出される。次に、具体的に説明する。
【０００５】
まず、イネーブルＥがアクティブ（ここではＨｉｇｈでアクティブとする）の間に、データのアドレスとしてＡ０＝０、Ａ１＝０が入力された場合、クロックがＨｉｇｈの期間はカラムＣ０が選択され、カラム用トランジスタ６がオンしてビット線ｂ０がプリチャージされる。次に、クロックがＬｏｗの期間ではワード線ｗ０が選択され、ビット線ｂ０と繋がるメモリ用トランジスタ１にトランジスタがある場合は、ビット線ｂ０に充電された電荷がメモリ用トランジスタ１から対基盤に放電され、電位レベルはＬｏｗとなり、インバータ９の出力（ｏｕｔ）には“１”が出力される。また、メモリ用トランジスタ１にトランジスタが無い場合は、ビット線ｂ０に充電された電荷は放電されず、電位レベルはＨｉｇｈのまま保持され、インバータ９の出力には“０”が出力される。
【０００６】
【発明が解決しようとする課題】
上述したように、記憶素子としてＭＯＳトランジスタを用いたＲＯＭにおいては、ビット線ｂ０に充電された電荷を対基盤に放電し、電位レベルをＬｏｗとすることで出力“１”を得ている。これによると、出力に“１”が現れるまでビット線ｂ０に充電された電荷のほとんどを放電することになるため、充電された電荷を無駄に消費することになり、装置全体として電力の利用効率が悪くなるという問題点があった。
【０００７】
この発明の目的は、充電された電荷の有効利用を図ることにより、省電力化を実現するとともに、電荷を放電する際に隣接するビット線へ所望の電荷量を供給することができる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、格子状に配列されたビット線とワード線との交点に記憶素子を配置し、選択された記憶素子と繋がる選択ビット線に充電された電荷を、外記憶素子の機能状態に応じて放電又は非放電とすることにより、１又は０の記憶情報として出力する半導体記憶装置において、隣接するビット線間をスイッチング素子で接続し、前記選択ビット線の電荷を放電する際、前記選択ビット線の電荷が所定の電位レベルまで低下したときに、前記スイッチング素子により前記選択ビット線と隣接する非選択ビット線との間を導通させ、前記選択ビット線の電荷の一部を前記非選択ビット線へ供給することを特徴とする。
【０００９】
なお、記憶素子の機能状態とは、記憶素子として機能しない状態又は機能する状態のことをいい、記憶素子は書き込まれたデータに応じて上記２つの状態に分かれている。
【００１０】
上記請求項１の発明によれば、選択ビット線から電荷が放電される際に、隣接する非選択ビット線にはその電荷の一部が充電され、非選択ビット線には、ある程度の電位レベルが保持される。このため、次にそのビット線が選択された際には、全く充電がなされていない場合に比べて、より少ない電荷量でプリチャージを行うことができる。
【００１２】
また、隣接するビット線間はスイッチング素子により接続されるので、選択ビット線から非選択ビット線へ電荷を供給するタイミングを前記スイッチング素子により制御することができる。
【００１４】
さらに、所定の電位レベルを適宜に設定することにより、ビット線間を導通させるタイミングを制御することができるので、隣接するビット線へ所望の電荷量を供給することができる。
【００１５】
請求項２の発明は、請求項１の発明において、各記憶素子毎に接続したワード線により該素子のオン、オフを個別に制御可能に構成し、前記選択ビット線の電荷の一部を非選択ビット線へ供給する際には、前記非選択ビット線に繋がる記憶素子をオフ状態とすることを特徴とする。
【００１６】
上記請求項２の発明によれば、選択ビット線の電荷の一部を非選択ビット線へ供給する際には、非選択ビット線に繋がる記憶素子がオフ状態となるので、非選択ビット線に供給された電荷が記憶素子から対基盤に放電されることがない。
【００１７】
【発明の実施の形態】
以下、この発明に係わる半導体記憶装置の一実施形態を添付の図面を参照しながら説明する。
【００１８】
図１は、この実施形態に係わるＲＯＭの回路構成図、図２は図１の回路に使われるデコーダの論理回路図、図３は後述するパストランジスタへの動作信号を生成する制御回路の論理回路図である。
【００１９】
図１のＲＯＭ回路は、メモリセルとしてＭＯＳトランジスタを用い、１ビット出力、２カラム、４ワードで構成されている。この回路では、ビット線ｂ０、ｂ１とワード線ｗ０、ｗ１、ｗ２、ｗ３とがそれぞれ格子状に配列され、各線の交点に記憶素子としてのメモリ用トランジスタ１１〜１４が配置されている。これらのメモリ用トランジスタ１１〜１４には、それぞれワード線ｗ０〜ｗ３が接続されており、各トランジスタのオン／オフは個別に制御されている。したがって、選択されたビット線の電荷の一部を隣接するビット線へ供給する際に、隣接するビット線に繋がるメモり用トランジスタをオフ状態とすることで、隣接するビット線に供給された電荷がこれらトランジスタから対基盤へ放電されるのを防止することができる。
【００２０】
また、ビット線ｂ０とｂ１との間は、スイッチング素子としてのパストランジスタ１５により接続されている。このパストランジスタ１５のオン／オフは、図３に示す論理回路からの信号ｓｅにより制御されている。図３の論理回路では、選択されたビット線ｂ０又はｂ１で電荷が放電されて電位レベルが０になると、選択されたワード線との間で論理積が成立して、信号ｓｅは１となり、パストランジスタ１５はオン状態となる。
【００２１】
ただし、ビット線の電荷の電位レベルが実際に０になった時点でビット線間を導通させたのでは、隣接するビット線に電荷を供給できないため、図３の論理回路では、電荷が所定の電位レベル（Ｌｏｗ）まで低下したときに電位レベルが０になったものとみなして、ビット線ｂ０又はｂ１に０を出力するように構成されている。この場合、所定の電位レベルを適宜に設定することにより、パストランジスタ１５をオン状態とするタイミングを制御することができるので、隣接するビット線へ所望の電荷量を供給させるようにすることができる。なお、通常は選択されたビット線から電荷の放電が始まると、その後まもなくパストランジスタ１５がオン状態となるように設定される。
【００２２】
また、図１の回路において、ビット線ｂ０、ｂ１にはそれぞれカラム用トランジスタ１６又は１７が接続されており、図２のデコーダでカラムＣ０又はＣ１が選択されると、対応するカラム用トランジスタ１６又は１７がオン状態となるように構成されている。そして、クロック（ＣＬＫ）がＨｉｇｈの期間にはクロック用トランジスタ１８がオンし、選択されたビット線ｂ０又はｂ１に対し図示しないプリチャージ回路によりプリチャージが行われる。さらに、クロックがＬｏｗの期間にはビット線ｂ０又はｂ１にチャージされた電荷が記憶情報として読み出され、インバータ１９の出力（ｏｕｔ）には“０”又は“１”が出力される。
【００２３】
次に、以上のように構成された本実施形態のＲＯＭにおいて、データの読み出しを行う場合の動作を、図４のタイミングチャートを参照しながら説明する。なお、図４では、比較のために従来例における出力（ｏｕｔ）とビット線ｂ０の波形を併せて示している。
【００２４】
まず、イネーブルＥがアクティブの間にデータのアドレスとしてＡ０＝０、Ａ１＝１が入力された場合、クロックがＨｉｇｈの期間ではカラムＣ１が選択され、カラム用トランジスタ１７がオンしてビット線ｂ１がプリチャージされる。次に、クロックがＬｏｗの期間ではワード線ｗ３が選択され、ビット線ｂ１と繋がるメモリ用トランジスタ１４にトランジスタが無い場合は、ビット線ｂ１に充電された電荷は放電されず、電位レベルはＨｉｇｈのまま保持され、インバータ１９の出力には“０”が出力される。このように、出力に“０”が出力される場合は、ほぼ従来と同様の動作となる。
【００２５】
一方、クロックがＬｏｗの期間にワード線ｗ３が選択され、メモリ用トランジスタ１４にトランジスタがある場合は、ビット線ｂ１に充電された電荷がメモリ用トランジスタ１４から対基盤に放電され、電位レベルはＨｉｇｈからＬｏｗへ移行する。ここで、ビット線ｂ１の電荷が所定の電位レベルまで低下すると、図３のビット線ｂ１の値として０が与えられるため、信号ｓｅは１となり、パストランジスタ１５はオン状態となる。この結果、ビット線ｂ０とビット線ｂ１との間が導通し、ビット線ｂ１に充電されていた電荷はメモリ用トランジスタ１４から対基盤に放電される一方で、その一部がパストランジスタ１５を通じて隣接するビット線ｂ０へ供給されることになる。
【００２６】
これによると、ビット線ｂ０には、ビット線ｂ１から放電される電荷の一部が充電され、ある程度の電位レベルが保持されることになるため、次にビット線ｂ０が選択された際には、全く充電がなされていない場合に比べて、より少ない電荷量でプリチャージを早く終了させることができる。すなわち、本実施形態のＲＯＭによれば、従来のようにプリチャージにより充電された電荷をすべて無駄に放電することがなく、電荷の一部を隣接するビット線で有効利用することができるので、ＲＯＭ全体として省電力化を実現することができる。
【００２７】
図４のタイミングチャートでは、従来例のビット線ｂ０において、プリチャージが０からＶまで行われるのに対して、本実施形態のビット線ｂ０では、プリチャージがＶｍ（Ｖｍ＜Ｖ）のレベルからＶまで行われる様子を示している。
【００２８】
なお、ビット線ｂ１の電位レベルは、上述したように電荷の対基盤への放電と隣接するビット線への供給のために、やがてＬｏｗとなり、インバータ１９の出力には“１”が出力される。
【００２９】
【発明の効果】
以上説明したように、この発明に係わる半導体記憶装置においては、選択されたビット線の電荷を放電する際に、その電荷の一部を隣接する非選択ビット線に供給するようにしたため、電荷を供給されたビット線では次回のプリチャージをより少ない電荷量で早く終了させることができる。したがって、従来のように充電した電荷をすべて放電してしまう場合に比べて、充電電荷を有効利用することができるので、ＲＯＭ全体として省電力化を実現することができる。
【図面の簡単な説明】
【図１】実施形態に係わるＲＯＭの回路構成図。
【図２】図１の回路に使われるデコーダの論理回路図。
【図３】パストランジスタへの動作信号を生成する制御回路の論理回路図。
【図４】図１の回路のタイミングチャート。
【図５】従来技術におけるＲＯＭの回路構成図。
【図６】図５の回路に使われるデコーダの論理回路図。
【図７】図５の回路のタイミングチャート。
【符号の説明】
１１〜１４  メモリ用トランジスタ
１５  パストランジスタ
１６、１７  カラム用トランジスタ
１８  クロック用トランジスタ
【図１】
0003581239.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003581239.tif 000008