(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基体の表面に形成され、光電変換領域、信号増幅用の第１ＭＯＳトランジスタ、該光電変換領域に蓄積された信号電荷をリセットする第２ＭＯＳトランジスタ及び画素選択用の第３ＭＯＳトランジスタを備えてなる増幅型光電変換素子において、
第４ＭＯＳトランジスタを更に備え、
該光電変換領域は、該半導体基体上に形成された第２導電型の第１層及び該第１層の表面側に形成された第１導電型の第２層からなるダイオードであり、
該第１層は、該第２ＭＯＳトランジスタのゲート領域を介して電源領域に接続され、該第２層は、該第１ＭＯＳトランジスタのゲート領域に接続され、且つ該第４ＭＯＳトランジスタのゲート領域を介して半導体基体電位に接続されている増幅型光電変換素子。
【請求項２】
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタは、いずれも第２導電型のチャネル領域を有するＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタは、第１導電型のチャネル領域を有するＭＯＳトランジスタである請求項１記載の増幅型光電変換素子。
【請求項３】
前記半導体基体と同電位となる画素分離領域を更に備え、前記第１層及び前記第２層は、いずれも該画素分離領域から前記第４ＭＯＳトランジスタのゲート領域を介して隔てられ、且つ前記第２ＭＯＳトランジスタのゲート領域に接している請求項１又は請求項２記載の増幅型光電変換素子。
【請求項４】
前記第２ＭＯＳトランジスタのゲート電極と前記第４ＭＯＳトランジスタのゲート電極とは、異なる電極層によりそれぞれ形成され、且つ一部の領域で絶縁膜を介して重畳されている請求項３記載の増幅型光電変換素子。
【請求項５】
前記半導体基体と同電位となる画素分離領域を更に備え、前記第２層は、該画素分離領域から前記第４ＭＯＳトランジスタのゲート領域及び前記第１層の一部を介して隔てられ、且つ前記第２ＭＯＳトランジスタのゲート領域に接している請求項１又は請求項２記載の増幅型光電変換素子。
【請求項６】
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電極は、全て同一の層に形成されている請求項５記載の増幅型光電変換素子。
【請求項７】
直列に接続される前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第１層が曲折配置され、平面視略正方形状に形成されている請求項３〜請求項６のいずれかに記載の増幅型光電変換素子。
【請求項８】
前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタの半導体基体領域には、前記第２ＭＯＳトランジスタ、前記第４ＭＯＳトランジスタ及び前記光電変換領域の半導体基体領域に比べ、より高濃度の第１導電型の不純物層が形成されている請求項１〜請求項７のいずれかに記載の増幅型光電変換素子。
【請求項９】
請求項１〜請求項８のいずれかに記載の増幅型光電変換素子により構成される複数の画素がマトリクス状に配列され、各画素は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電極が共通に第１の方向の第１駆動線に行単位で接続され、且つ前記第２ＭＯＳトランジスタのゲート電極が該第１の方向の第２駆動線に行単位で接続され、更に前記第３ＭＯＳトランジスタのソース領域が該第１の方向と略直交する第２の方向の垂直信号線に列単位で接続されている増幅型固体撮像装置。
【請求項１０】
前記第１駆動線は第１垂直駆動回路に接続され、且つ前記第２駆動線は第２垂直駆動回路に接続され、前記垂直信号線は、水平駆動回路により順次該垂直信号線を選択する水平読み出し回路を介して水平信号線に接続されている請求項９記載の増幅型固体撮像装置。
【請求項１１】
前記各垂直信号線と前記水平信号線との間に相関２重サンプリング回路が挿入されている請求項９又は請求項１０記載の増幅型固体撮像装置。
【請求項１２】
請求項９〜請求項１１のいずれかに記載の増幅型固体撮像装置の駆動方法であって、
信号の読み出し動作を、
前記第４ＭＯＳトランジスタをオンし、前記第２層の電位を前記半導体基体電位に接続し、その状態を保持したまま前記第１層に信号電荷を蓄積するステップと、
該第１層に信号電荷が蓄積した状態で、該第４ＭＯＳトランジスタをオフし、該第２層の電位を浮遊状態とし、この時の該第２層の電位を前記第１ＭＯＳトランジスタのゲート電極に印加して第１の出力信号を得るステップと、
該第２層を電気的に浮遊状態にしたまま、前記第２ＭＯＳトランジスタをオンし、該第１層の信号電荷を電源領域に排出してリセットし、リセット直後の該第２層の電位を前記第１ＭＯＳトランジスタのゲート電極に印加して第２の出力信号を得るステップと、
該第１の出力信号と該第２の出力信号との差を実効的な信号とするステップと
を経て行う増幅型固体撮像装置の駆動方法。
【請求項１３】
前記第１層の信号電荷をリセットした直後において、該第１層が完全に空乏化するようになした請求項１２記載の増幅型固体撮像装置の駆動方法。
【請求項１４】
前記第１層の信号電荷をリセットした直後において、該第１層が完全に空乏化するように、該第１層の濃度及び厚さ並びにリセット時の前記第２ＭＯＳトランジスタのゲート電極の電位を設定してなる請求項１３記載の増幅型固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新規な画素構成からなる増幅型光電変換素子、この増幅型光電変換素子がマトリクス状に配置された増幅型固体撮像装置及びその駆動方法に関し、より詳しくは、リセットノイズを消去でき、高画質の映像信号（画像信号）を得ることができる増幅型光電変換素子、増幅型固体撮像装置及びその駆動方法に関する。
【０００２】
【従来の技術】
増幅型固体撮像装置として、各画素毎に増幅機能を持たせ、走査回路により信号電荷を読み出す方式の増幅型固体撮像装置が従来より提案されており、その一例として、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型のイメージセンサが知られている。このＡＰＳ型のイメージセンサは、画素構成がＣＭＯＳ型であるため、周辺の駆動回路や信号処理回路との一体化を図る上で有利である。
【０００３】
ここで、ＡＰＳ型のイメージセンサでは、１画素内に、光電変換部、増幅部、画素選択部及びリセット部を形成する必要がある。このため、通常は、フォトダイオード（ＰＤ）からなる光電変換部の他に、３個〜４個のｎ型のトランジスタＴが用いられる。
【０００４】
図１２は、（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像惰報メディア学会技術報告、ＩＰＵ９７−１３，１９９７年３月）に記載されたイメージセンサの画素構成を示し、１画素はＰＤ＋３Ｔ（トランジスタが３個）方式によって構成されている。
【０００５】
今少し具体的に説明すると、この１画素は、読み出しクロックライン１１、リセットクロックライン１２、信号線１３及び電源線１４で囲まれた領域に形成され、フォトダイオード５と、ｎ型のＭＯＳトランジスタＴからなる増幅部１、リセット部２及び画素選択部３とで構成されている。
【０００６】
図１３（ａ）は、図１２に示す画素の平面パターン例を示し、図１３（ｂ）は同図（ａ）のＡ−Ａ線断面図である。同図（ａ）に示すように、ＰＤ５及び３Ｔ、即ち、増幅部１、リセット部２及び画素選択部３の各構成要素が縦１列に配列されている。
【０００７】
ここで、この画素の各構成要素、即ち、ＰＤ５、トランジスタ１，２，３及び配線１１，１２，１３，１４の符号は、図１２と対応している。また、光電変換部となるフォトダイオード５は、ｐ基板２０上のｎ＋層２１により構成される。
【０００８】
図１２及び図１３において、上記のように、トランジスタ１，２，３は全てｎ型のＭＯＳトランジスタであり、フォトダイオード５はＰｎ接合のダイオードであるため、このイメージセンサは、標準のＣＭＯＳプロセスで容易に作製することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１２及び図１３に示す画素構成のイメージセンサでは、光電変換部、即ち、フォトダイオード５のリセット動作をする際に、リセット用のＭＯＳトランジスタ２の熱雑音に起因するリセットノイズの発生が避けられない。
【００１０】
今少し具体的に説明すると、フレーム期間周期で光電荷を蓄積する各フレームの開始時において、光電変換部５の基準電位はランダムに揺らぐことになる。この揺らぎの値を電荷量により△Ｑで表し、１画素において増幅用ＭＯＳトランジスタ１のゲート容量を含む光電変換部全体の容量をＣＰとすると、揺らぎの値△Ｑは下記（１）式で表される。
【００１１】
△Ｑ＝√（ｋ・Ｔ・ＣＰ）  …（１）
但し、
ｋ：ボルツマン定数
Ｔ：絶対温度
である。
【００１２】
従って、フレーム周期で毎回画素信号を読み出す際に、この画素信号中には揺らぎに起因するリセットノイズが含まれることになる。このリセットノイズは、同一フレーム内の各画素間及び同一画素内の各フレーム間で相関関係が無く、画面上では空間的にも時間的にもランダムなノイズとなって現れる。
【００１３】
ところで、このリセットノイズを打ち消すには、出力信号において同一フレーム内で光電荷蓄積動作の開始時と終了時との差を取る必要がある。これは、絶対的な信号量ではなく、相対差をとる必要があるため、各画素の初期値電位を１フレーム期間中保持する必要がある。そして、そのためには、フレームメモリが必要になるので、イメージセンサのシステム構成が大型化するという欠点を伴う。
【００１４】
更に、フレームメモリにデジタルメモリを用いた場合には、Ａ／Ｄ変換時の量子化誤差を避けることができない。また、フレームメモリにアナログメモリを用いた場合には、メモリすべきアナログ量に変換する際に、新たなノイズの発生を伴う。
【００１５】
このような理由により、上記のリセットノイズを完全に消去することは殆ど不可能であるため、リセットノイズの消去はＡＰＳ型のＣＭＯＳイメージセンサの究極の課題となっている。
【００１６】
本発明は、このような現状に鑑みてなされたものであり、リセットノイズを簡単な画素構成によって完全に消去することが可能となる増幅型光電変換素子、この増幅型光電変換素子がマトリクス状に配列された増幅型固体撮像装置及びその駆動方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の増幅型光電変換素子は、第１導電型の半導体基体の表面に形成され、光電変換領域、信号増幅用の第１ＭＯＳトランジスタ、該光電変換領域に蓄積された信号電荷をリセットする第２ＭＯＳトランジスタ及び画素選択用の第３ＭＯＳトランジスタを備えてなる増幅型光電変換素子において、第４ＭＯＳトランジスタを更に備え、該光電変換領域は、該半導体基体上に形成された第２導電型の第１層及び該第１層の表面側に形成された第１導電型の第２層からなるダイオードであり、該第１層は、該第２ＭＯＳトランジスタのゲート領域を介して電源領域に接続され、該第２層は、該第１ＭＯＳトランジスタのゲート領域に接続され、且つ該第４ＭＯＳトランジスタのゲート領域を介して半導体基体電位に接続されており、そのことにより上記目的が達成される。
【００１８】
好ましくは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタは、いずれも第２導電型のチャネル領域を有するＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタは、第１導電型のチャネル領域を有するＭＯＳトランジスタである構成とする。
【００１９】
また、好ましくは、前記半導体基体と同電位となる画素分離領域を更に備え、前記第１層及び前記第２層は、いずれも該画素分離領域から前記第４ＭＯＳトランジスタのゲート領域を介して隔てられ、且つ前記第２ＭＯＳトランジスタのゲート領域に接している構成とする。
【００２０】
また、好ましくは、前記第２ＭＯＳトランジスタのゲート電極と前記第４ＭＯＳトランジスタのゲート電極とは、異なる電極層によりそれぞれ形成され、且つ一部の領域で絶縁膜を介して重畳されている構成とする。
【００２１】
また、好ましくは、前記半導体基体と同電位となる画素分離領域を更に備え、前記第２層は、該画素分離領域から前記第４ＭＯＳトランジスタのゲート領域及び前記第１層の一部を介して隔てられ、且つ前記第２ＭＯＳトランジスタのゲート領域に接している構成とする。
【００２２】
また、好ましくは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電極は、全て同一の層に形成されている構成とする。
【００２３】
また、好ましくは、直列に接続される前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第１層が曲折配置され、平面視略正方形状に形成されている構成とする。
【００２４】
また、好ましくは、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタの半導体基体領域には、前記第２ＭＯＳトランジスタ、前記第４ＭＯＳトランジスタ及び前記光電変換領域の半導体基体領域に比べ、より高濃度の第１導電型の不純物層が形成されている構成とする。
【００２５】
また、本発明の増幅型固体撮像装置は、請求項１〜請求項８のいずれかに記載の増幅型光電変換素子により構成される複数の画素がマトリクス状に配列され、各画素は、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのゲート電極が共通に第１の方向の第１駆動線に行単位で接続され、且つ前記第２ＭＯＳトランジスタのゲート電極が該第１の方向の第２駆動線に行単位で接続され、更に前記第３ＭＯＳトランジスタのソース領域が該第１の方向と略直交する第２の方向の垂直信号線に列単位で接続されており、そのことにより上記目的が達成される。
【００２６】
好ましくは、前記第１駆動線は第１垂直駆動回路に接続され、且つ前記第２駆動線は第２垂直駆動回路に接続され、前記垂直信号線は、水平駆動回路により順次該垂直信号線を選択する水平読み出し回路を介して水平信号線に接続されている構成とする。
【００２７】
また、好ましくは、前記各垂直信号線と前記水平信号線との間に相関２重サンプリング回路が挿入されている構成とする。
【００２８】
また、本発明の増幅型固体撮像装置の駆動方法は、請求項９〜請求項１１のいずれかに記載の増幅型固体撮像装置の駆動方法であって、信号の読み出し動作を、前記第４ＭＯＳトランジスタをオンし、前記第２層の電位を前記半導体基体電位に接続し、その状態を保持したまま前記第１層に信号電荷を蓄積するステップと、該第１層に信号電荷が蓄積した状態で、該第４ＭＯＳトランジスタをオフし、該第２層の電位を浮遊状態とし、この時の該第２層の電位を前記第１ＭＯＳトランジスタのゲート電極に印加して第１の出力信号を得るステップと、該第２層を電気的に浮遊状態にしたまま、前記第２ＭＯＳトランジスタをオンし、該第１層の信号電荷を電源領域に排出してリセットし、リセット直後の該第２層の電位を前記第１ＭＯＳトランジスタのゲート電極に印加して第２の出力信号を得るステップと、該第１の出力信号と該第２の出力信号との差を実効的な信号とするステップとを経て行うようになっており、そのことにより上記目的が達成される。
【００２９】
好ましくは、前記第１層の信号電荷をリセットした直後において、該第１層が完全に空乏化するようにする。
【００３０】
また、好ましくは、前記第１層の信号電荷をリセットした直後において、該第１層が完全に空乏化するように、該第１層の濃度及び厚さ並びにリセット時の前記第２ＭＯＳトランジスタのゲート電極の電位を設定する。
【００３１】
以下に、本発明の作用について説明する。
【００３２】
本発明の増幅型光電変換素子は、半導体基体の一例である半導体基板と逆極性の第１層及びその表面側に基板と同極性の第２層が形成されており、第１層に信号電荷が蓄積される。そして、第２層は増幅用のＭＯＳトランジスタのゲート電極に接続され、且つ画素選択用、つまりスイッチング用の第４ＭＯＳトランジスタを介して基板電位に接続されている。なお、本発明でいう半導体基体とは、上記半導体基板及び基板厚みが厚く、その表層部にウェル層が形成されたものを含むものをいう。
【００３３】
このため、第１層に信号電荷が蓄積した後、第２層をフローティング状態にすることにより、第１層の信号電荷を第２ＭＯＳトランジスタを介してリセットすると、第１層の電位変化に伴い、第２層の電位も変化する。
【００３４】
ここで、リセット直後において、第１層が完全に空乏化すれば、後述する実施形態中で説明される理由により、その時の第１層の電位は自身で決まる一定値となる。即ち、リセット用の第２ＭＯＳトランジスタの熱雑音を含まない常時一定の値となる。従って、リセット直後の第２層の電位もリセットノイズを含まないため、第２層のリセット動作前後の電位変化はリセットノイズを全く含まない純粋の信号そのものととなる。
【００３５】
このため、この信号、つまり映像信号を増幅用の第１ＭＯＳトランジスタにより増幅し、画素選択用の第３ＭＯＳトランジスタで選択して読み出せば、得られる信号のリセット動作前後の電位差はリセットノイズを含まない正味の信号となる。
【００３６】
リセットノイズを全く含まない正味の信号として、このリセット動作前後の電位差を求めることは、信号線内に相関２重サンプリング回路（ＣＤＳ回路）を挿入することにより容易に可能となる。即ち、リセット動作直前の電位でクランプし、リセット動作直後の電位でサンプルホールドする構成によれば、得られる信号はその間の差信号、即ち、正味の信号となる。
【００３７】
上記の動作において、画素読み出し期間中は、第３ＭＯＳトランジスタは導通状態であるが、第４ＭＯＳトランジスタは非導通状態である。しかるに、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとは互いに極性が逆である。従って、第３ＭＯＳトランジスタのゲート電極に印加するクロックと、第４ＭＯＳトランジスタのゲート電極に印加するクロックは、共通化が可能となる。
【００３８】
このように、本発明の増幅型光電変換素子をマトリクス状に配列した本発明の増幅型固体撮像装置においては、従来の増幅型固体撮像装置に比べ、第４ＭＯＳトランジスタが付加された点が回路構成上大きく異なり、一見すると、構造が複雑化するように思われる。
【００３９】
しかしながら、第４ＭＯＳトランジスタは第３ＭＯＳトランジスタと駆動クロックが同じであるため、外部から見ると、従来の画素と全く同様にして構成することが可能となる。即ち、本発明の増幅型光電変換素子をマトリクス状に配列する場合、従来と同様に構成することが可能であるため、構造上の複雑化を伴うことがない。
【００４０】
加えて、本発明増幅型固体撮像装置において、信号蓄積動作の間、第４ＭＯＳトランジスタをオンしておき、第２層の電位を基板電位に固定しておく手法を採用する場合は、第４ＭＯＳトランジスタのチャネルは基板の多数キャリアで埋められ、表面が不活性化される。この結果、暗電流の発生を抑えることも可能となる。
【００４１】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づき具体的に説明する。
【００４２】
（本発明増幅型光電変換素子の実施形態１）
図１は、本発明増幅型光電変換素子の実施形態１を示す。この増幅型光電変換素子は、読み出しクロックライン１１、リセットクロックライン１２、信号線１３及び電源線１４によって囲まれた領域に、増幅用の第１ＭＯＳトランジスタ１、リセット用の第２ＭＯＳトランジスタ２及び画素選択用の第３ＭＯＳトランジスタ３を縦方向に一列に配列して形成されており、ここまでの構成は図１２に示す従来例と同様である。
【００４３】
上記構成に加えて、本発明の増幅型光電変換素子は、以下の構成を有する。即ち、増幅用の第１ＭＯＳトランジスタ１とリセット用の第２ＭＯＳトランジスタ２との間に、光電変換部となるＰｎ接合フォトダイオード１０が接続され、更には、スイッチング用の第４ＭＯＳトランジスタ４が設けられている。
【００４４】
ここで、このＰｎ接合フォトダイオード１０は、ｎ極側で信号を蓄積し、ｐ極側で電位変化を検出する構成になっている。このため、第１ＭＯＳトランジスタ１のゲート電極には、Ｐｎ接合フォトダイオード１０の信号を蓄積する側とは反対側のｐ極側が接続されている。また、第４ＭＯＳトランジスタ４は、このｐ極側を半導体基板電位（接地電位）にスイッチングするためのものである。
【００４５】
次に、この増幅型光電変換素子の動作について説明する。まず、リセットクロックライン１２に印加される信号ＲＳを高レベルとし、これにより、リセット用のｎチャネル型ＭＯＳトランジスタ２をオンし、Ｐｎ接合フォトダイオード１０のｎ極側に蓄積された信号電荷（電子）を、電源線１４のＶＤへリセットする。
【００４６】
次いで、読み出しクロックライン１１に印加される信号ＴＸを低レベルとし、これにより、画素選択用のＭＯＳトランジスタ３をオフすると共にｐチャネル型ＭＯＳトランジスタ４をオンする。これにより、Ｐｎ接合フォトダイオード１０のｐ極側の電位を接地電位に固定する。その後、Ｐｎ接合フォトダイオード１０に入射した光は、ここで光電変換され、Ｐｎ接合フォトダイオード１０は信号電荷をｎ極側に蓄積する。
【００４７】
信号の検出は、以下のようにして行われる。まず、読み出しクロックライン１１に印加される信号ＴＸを高レベルとし、これにより、画素選択用の第３ＭＯＳトランジスタ３をオンすると共に、ｐチャネル型第４ＭＯＳトランジスタ４をオフする。これにより、Ｐｎ接合フォトダイオード１０のｐ極側の電位を浮遊状態とし、且つ、Ｐｎ接合フォトダイオード１０のｐ極側の電位を第１ＭＯＳトランジスタ１により増幅する。この時、第３ＭＯＳトランジスタ３はオン状態にあるため、増幅された信号は信号線１３へ読み出される。
【００４８】
次いで、Ｐｎ接合フォトダイオード１０のｐ極側の電位が浮遊状態のまま、Ｐｎ接合フォトダイオード１０のｎ極側に蓄積された信号電荷を、電源線１４のＶＤへリセットする。そして、その直後のＰｎ接合フォトダイオード１０のｐ極側の電位を第１ＭＯＳトランジスタ１により増幅し、増幅された信号を第３ＭＯＳトランジスタ３を介して、信号線１３へ読み出す。以上の動作により、信号線１３には、信号電荷の蓄積前後の出力を得ることができる。
【００４９】
ここで、リセット動作の直後にＰｎ接合フォトダイオード１０のｎ極側が完全に空乏化すれば、上記した理由により、信号電荷の蓄積前後の出力は、リセットノイズを含まない正味の信号となる。
【００５０】
次に、図２（ａ），（ｂ）に基づき上記増幅型光電変換素子の平面パターン例及びその断面構造について説明する。図２（ａ）に示すように、増幅型光電変換素子は、上記のＰｎ接合フォトダイオード１０と、第１〜第３のＭＯＳトランジスタ１，２，３とを縦一列に配列して構成されている。なお、図１と対応する部分には同一の符号を付してある。
【００５１】
ここで、光電変換部となるＰｎ接合フォトダイオード１０は、図２（ｂ）に示すように、ｐ基板２０上のｎ層２５及びその上に形成されたｐ＋層２６により構成されている。また、第４ＭＯＳトランジスタ４は、ｐ基板２０と同電位に設定された画素分離領域ｐ＋層２２と前記ｐ＋層２６との間にｐ基板領域が形成されたｐチャネル型のＭＯＳトランジスタである。
【００５２】
更に、第４ＭＯＳトランジスタ４の電極２４は第２ＭＯＳトランジスタ２の電極２３とは別の電極で形成され、互いに重ね合わせて形成されている。第１ＭＯＳトランジスタ１及び第３ＭＯＳトランジスタ３の電極は、前記の電極２３と２４のどちらか一方に一致させれば良いが、図２に示す例では、電極２４に一致させている。
【００５３】
（本発明増幅型光電変換素子の実施形態２）
図３は本発明増幅型光電変換素子の実施形態２を示す。本実施形態２の増幅型光電変換素子は、Ｐｎ接合フォトダイオード１０と第１〜第３ＭＯＳトランジスタ１〜３との配列形態が実施形態１の増幅型光電変換素子とは異なっている。即ち、本実施形態２では、これらの構成要素は、図３（ａ）に示すように、全体として折れ曲がった形状に配列されている。この配列によれば、以下の利点を有する。
【００５４】
（１）増幅型光電変換素子、つまり、増幅型固体撮像装置の１画素となる画素の形状を正方形に近い形にすることができるので、高密度化を図る上で有利である。
【００５５】
（２）光電変換部の面積を容易に確保できる。
【００５６】
（３）第３ＭＯＳトランジスタ３と第４ＭＯＳトランジスタ４とのゲート電極を容易に共通化することができるので、画素サイズの小型化を図ることができる。
（４）リセット用の第２ＭＯＳトランジスタ２のチャネル長を容易に確保できる。
【００５７】
なお、その他の構成については、実施形態１の増幅型光電変換素子と同様であるので、対応する部分に同一の符号を付し、重複する説明は省略する。
【００５８】
次に、図４に示すポテンシャル図に基づき、図２及び図３に示す増幅型光電変換素子のＰｎ接合フォトダイオード１０、第２ＭＯＳトランジスタ２及び第４ＭＯＳトランジスタ４の動作を更に詳細に説明する。
【００５９】
なお、図４において、横軸は深さ方向を、縦軸はポテンシャルをそれぞれ示している。また、実線はＰｎ接合フォトダイオード１０部のポテンシャルを示し、１点鎖線は第２ＭＯＳトランジスタ２及び第４ＭＯＳトランジスタ４のポテンシャルを示す。更に、同図（ａ）はリセット動作直後の状態を、同図（ｂ）は光電変換蓄積動作の最後の状態を、同図（ｃ）は読み出し動作時の状態をそれぞれ示す。
【００６０】
まず、同図（ａ）に示すように、リセット動作により、Ｐｎ接合フォトダイオード１０のｎ層に蓄積された信号電荷をドレイン側へ排出し、ｎ層２５を完全に空乏化（ｐ＋層は中性領域が残る）させる。その後、表面ｐ＋層２６を接地電位に固定する。この時のｎ層２５のポテンシャルをＶ１とする。
【００６１】
また、この時、ｎ型第２ＭＯＳトランジスタ２はオフ状態、ｐ型第４ＭＯＳトランジスタ４はオン状態にあり、これらのチャネルポテンシャルは共通に１点鎖線で示されている。
【００６２】
次いで、同図（ｂ）に示すように、光電変換により発生した信号電荷（電子）をｎ層２５に蓄積する。このため、読み出し直前にはｎ層２５のポテンシャルはＶ２となる。
【００６３】
なお、光電変換により発生した正孔のうち、ｎ層２５のポテンシャルの最深部より基板２０側で発生した分は、基板２０に流出し、ｎ層２５のポテンシャルの最深部より表面側で発生した分は、表面ｐ＋層２６へ流出する。基板２０及び表面ｐ＋層２６は、接地電位に固定されているため、正孔が流入しても電位は不変である。
【００６４】
その後、同図（ｃ）に示すように、ｐ型第４ＭＯＳトランジスタ４をオフし、ｎ型第２ＭＯＳトランジスタ２をオンする。これらのチャネルポテンシャルは１点鎖線で示してある。
【００６５】
すると、表面ｐ＋層２６は浮遊状態となり、また、リセット用の第２ＭＯＳトランジスタ２はオンとなるので、信号電荷はドレイン（電位をＶＤで示す）へ排出される。これにより、Ｐｎ接合フォトダイオード１０部のポテンシャルは、同図（ｃ）に示すように、点線から実線へ変化し、ｎ層２５のポテンシャルはＶ２からＶ３へ△Ｖ１だけ変化すると共に、表面ｐ＋層２６の電位は△Ｖ２だけ変化する。
【００６６】
従って、この△Ｖ２を増幅用の第１ＭＯＳトランジスタ１で増幅し、画素選択用の第３ＭＯＳトランジスタ３を介して信号線に読み出せば、リセットノイズを含まない正味の信号が得られる。
【００６７】
以下にその理由を説明する。Ｐｎ接合フォトダイオード１０のｎ層２５に信号電荷が蓄積された後、ｐ＋層２６をフローティング状態にし、ｎ層２５に蓄積された信号電荷をｎ型第２ＭＯＳトランジスタ２を介してリセットすると、ｎ層２５の電位変化△Ｖ１に伴いｐ＋層２６の電位が△Ｖ２だけ変化する。この時、ｎ層２５がリセット直後において完全に空乏化すれば、その時のｎ層２５の電位は自身で決まる一定値Ｖ３となる。
【００６８】
即ち、リセット用の第２ＭＯＳトランジスタ２の熱雑音を含まない常に一定の値になる。従って、ｐ＋層２６のリセット直後の電位もリセットノイズを含まず、ｐ＋層２６のリセット動作前後の電位変化△Ｖ２はリセットノイズを全く含まない純粋な信号そのものとなる。
【００６９】
さて、同図（ｃ）に示す動作の後、ｐ型第４ＭＯＳトランジスタ４をオンし、ｎ型第２ＭＯＳトランジスタ２をオフすると、これにより、表面ｐ＋層２６は接地電位とされ、同図（ａ）の状態に戻る。以下、この動作が繰り返される。
【００７０】
次に、上記の△Ｖ１と△Ｖ２との関係について説明する。図５に示すように、ｐ基板２０とｎ層２５のチャネル間との容量をＣ１，ｎ層２５のチャネルとｐ＋層２６との間の容量をＣ２，ｐ＋層２６と接地電位間の容量をＣ３とする。ここで、容量Ｃ１及びＣ２は接合容量となるが、容量Ｃ３は第１ＭＯＳトランジスタ１のゲート容量やｐ＋層２６〜ゲート間配線のストレイ容量が主となる。
【００７１】
今、ｋ＝Ｃ２／（Ｃ２＋Ｃ３）とすると、△Ｖ１と△Ｖ２との間には、下記（２）式に示す関係が成立する。
【００７２】
△Ｖ２＝ｋ・△Ｖ１  …（２）
また、ｎ層２５に蓄積された信号電荷量△Ｑは、下記（３）式で表されるので、
△Ｑ＝Ｃ１・△Ｖ１＋Ｃ２・（△Ｖ１−△Ｖ２）  …（３）
△Ｖ１と△Ｖ２との間には、下記（４）式に示す関係が成立する。
【００７３】
△Ｖ２＝△Ｑ／（Ｃ３＋Ｃ１／ｋ）  …（４）
上記（２）式及び（４）式より、出力信号△Ｖ２を大きくするには、容量Ｃ１及びＣ３を小さくし、容量Ｃ２を大きくすれば良いことが判明する。
【００７４】
図４において、一例として、半導体材料をシリコンとし、
〈条件１〉
ｐ基板２０の不純物濃度＝１×１０１５ｃｍ−３
ｎ層２５の不純物濃度＝１×１０１６ｃｍ−３
ｐ＋層２６の不純物濃度＝１×１０１７ｃｍ−３
第１ＭＯＳトランジスタ２及び第４ＭＯＳトランジスタ４のゲート絶縁膜の厚み＝１４ｎｍ
ｎ層２５に蓄積された信号電荷量△Ｑ＝２．８×１０１１ｃｍ−２
Ｃ２＝Ｃ３，ＶＧ＝５Ｖ
とすると、イントリンシックポテンシャルで考えた場合、
〈状態１〉
Ｖｌ＝１．７４Ｖ，Ｖ２＝０．５Ｖ，Ｖ３＝２．５０Ｖ，△Ｖｌ＝２．０Ｖ，△Ｖ２＝１．０Ｖ，ΦＳ＝４．８４Ｖ
となる。これより、ｎ層２５はリセット動作で完全に空乏化し、出力信号△Ｖ２＝１．０Ｖを得ることができる。
【００７５】
（本発明増幅型光電変換素子の実施形態３）
前記条件１の例では、ｐ基板濃度が通常のＣＭＯＳプロセスに比べ低い値となっている。このため、本実施形態３では、図６及び図７に示すように、少なくとも第１ＭＯＳトランジスタ１及び第３ＭＯＳトランジスタ３を高濃度のｐ＋層上に形成する。この結果、ＭＯＳトランジスタ１，３については通常のＣＭＯＳプロセスを用いて容易に作製できる利点がある。
【００７６】
なお、図６は図２の画素の変形例を示し、図７は図３の画素の変形例を示す。図６及び図７では、図２及び図３に示す構成に加えて、新たにｐ層２７を導入している。
【００７７】
このｐ層２７をｎ＋層２１より十分深く、また、その濃度をＣＭＯＳのウェル並、例えば１×１０１７ｃｍ−３程度にすれば、ＭＯＳトランジスタ１，３は、通常のＣＭＯＳプロセスを用いた場合と同等となる。ｐ層２７の形成は、例えば電極２３及び２４の形成前に、ボロン等のｐ型不純物の高エネルギイオン注入により可能となる。なお、図６及び図７において、図２及び図３と対応する部分には、同一の符号を付してある。
【００７８】
（本発明増幅型光電変換素子の実施形態４）
図２及び図３の例では、電極は２層構造としているが、１層でも本発明は適用可能である。図８及び図９に示すように、本実施形態４の増幅型光電変換素子は、１層の電極構造を用いている。
【００７９】
この場合、ＭＯＳトランジスタ２と４との間に隙間ができる。この領域を、図９（ｃ）で示すように、ｎ層２５で覆えば、ｐ層２６は画素分離領域２２から分離され、トランジスタ４をオフした場合、ｐ層を浮遊状態とすることが可能となる。
【００８０】
（本発明増幅型固体撮像装置の実施形態）
図１０は本発明増幅型固体撮像装置の実施形態を示す。この増幅型固体撮像装置は、図１に示す増幅型光電変換素子をマトリクス状に配置してなる２次元撮像装置である。
【００８１】
図１０において、符号１００は、１画素分、つまり上記の増幅型光電変換素子を示す。また、各画素からの読み出しクロックライン１１、リセットクロックライン１２、信号線１３及び電源線１４については、図１と同一の符号を付してある。
【００８２】
読み出しクロックライン１１には、第１の垂直走査回路１０２からのクロック信号ＴＸ（ｉ），ＴＸ（ｉ＋１）、等が印加される。また、リセットクロックライン１２には、第２の垂直走査回路１０３からのクロック信号ＲＳ（ｉ）、ＲＳ（ｉ＋１）、等が印加される。更に、電源線１４には共通に電源ＶＤが印加される。
【００８３】
各信号線１３の一端には、ＭＯＳトランジスタ１０１が接続される。ＭＯＳトランジスタ１０１は、各画素の構成要素である上記増幅用の第１ＭＯＳトランジスタ１に対する定電流負荷となり、これにより、出力信号△Ｖ２が信号線１３上に得られる。
【００８４】
また、各信号線１３にはＣＤＳ回路が付加されている。即ち、各信号線１３には、クランプ容量１０４及びクランプスイッチ用トランジスタ１０５からなるクランプ回路が接続されている。なお、図中のＶＣＰはクランプ電位を与える電源である。そして、このクランプ回路の後段に、サンプルホールドスイッチ用のトランジスタ１０６及びサンプルホールド用の容量１０７からなるサンプルホールド回路が接続されている。
【００８５】
次に、図１１に基づき、上記のＣＤＳ回路の動作について説明する。第１の垂直走査回路１０２からのクロック信号ＴＸ（ｉ）、ＴＸ（ｉ＋１）、…及び第２の垂直走査回路１０３からのクロック信号ＲＳ（ｉ）、ＲＳ（ｉ＋１）、…は、１水平走査期間毎に順次垂直方向にシフトされ、各々が１フレーム期間単位で繰り返される。
【００８６】
今、図１１に示すように、ｉ番目の行の画素がクロック信号ＴＸ（ｉ）によりｔ０の期間選択される場合を例にとって説明すると、それまでに画素に蓄積された信号電荷量△Ｑに応じた信号が期間ｔ１で得られる。クロック信号ＴＸ（ｉ）の途中の期間ｔ２で、クロック信号ＲＳ（ｉ）がオンすると、画素に蓄積された信号電荷はリセットされる。このため、画素に信号電荷が無い状態での信号が期間ｔ３で得られる。
【００８７】
従って、期間ｔ１でクランプパルスΦＣＰによりクランプ回路が信号をクランプし、期間ｔ３でサンプルホールドパルスφＳＨによりサンプルホールド回路がサンプルホールドすると、これにより、各画素に信号電荷が蓄積した状態と排出された状態との信号レベルの差、即ち、正味の信号成分のみがサンプルホールド容量に記録される。
【００８８】
このため、本実施形態の増幅型固体撮像装置によれば、画素を構成するトランジスタ特性のばらつき等に起因する画素毎のオフセットレベルのばらつきがキャンセルされるので、高画質の映像信号を得ることができる。
【００８９】
さて、図１０において、各サンプルホールド容量１０７に蓄積された正味の信号は、水平走査回路１１０からのクロック信号１０９により駆動されるＭＯＳトランジスタ１０８により順次選択され、水平信号線１１１へ読み出される。最後にアンプ回路１１２を介して出力信号ＯＳが得られる。
【００９０】
なお、本実施形態では、図１の画素構成の増幅型光電変換素子を用いて増幅型固体撮像装置を構成する場合について説明しているが、本発明は、図３等に示す画素構成を用いた増幅型固体撮像装置にも同様に適用することができる。
【００９１】
【発明の効果】
以上詳述したように、本発明の増幅型光電変換素子を用いた増幅型固体撮像装置によれば、各画素でリセット動作により信号蓄積領域は完全に空乏化し、リセット動作前後の信号蓄積領域の電位変化に対応して、信号蓄積領域とｐｎ接合を形成する浮遊拡散層の電位が変化するのを、増幅用トランジスタで増幅して読み出す構成をとるので、リセットノイズを全く含まない純粋な光電変換信号を増幅して読み出すことが可能となる。即ち、高画質の映像信号を読み出すことができる。
【００９２】
また、浮遊拡散層は信号蓄積領域の表面側に形成されるが、浮遊拡散層の電位は光信号蓄積時には接地電位に固定されるため、半導体表面は空乏化せず多数キャリアで埋められるため不活性となり、暗電流の発生は極めて低いレベルに抑えられる。
【００９３】
また、特に請求項７記載の増幅型光電変換素子によれば、増幅型光電変換素子、つまり、増幅型固体撮像装置の１画素となる画素の形状を正方形に近い形にすることができるので、高密度化を図る上で有利である。更には、光電変換部の面積を容易に確保できる、第３ＭＯＳトランジスタ３と第４ＭＯＳトランジスタ４とのゲート電極を容易に共通化することができ、画素サイズの小型化を図ることができる、リセット用の第２ＭＯＳトランジスタ２のチャネル長を容易に確保できる、といった種々の効果を奏することができる。
【００９４】
また、特に請求項１１記載の増幅型固体撮像装置によれば、信号線内に相関２重サンプリング回路を挿入する構成をとるので、画素を構成するトランジスタ特性のばらつき等に起因する画素毎のオフセットレベルのばらつきがキャンセルされるので、更に高画質の映像信号を得ることが可能となる。
【００９５】
また、本発明の増幅型固体撮像装置の駆動方法によれば、信号読み出し動作において、画素選択用トランジスタのゲートに印加するクロックと前記浮遊拡散層をスイッチングするトランジスタのゲートに印加するクロックとは共通化が可能であるので、本発明の画素を２次元配列する場合、従来と同様に構成することが可能で、構造上の複雑さを何ら持ち込まない。
【００９６】
以上、本発明により、簡単な構成で極めて低ノイズの増幅型光電変換素子及びこの増幅型光電変換素子を画素として備えた増幅型固体撮像装置を実現することができる。
【００９７】
加えて、本発明は、ＣＭＯＳプロセスによる画素形成が可能であるため、周辺の駆動回路部や信号処理部等と容易に一体化することが可能になるので、ＣＭＯＳイメージセンサの特徴をそのまま残すことが可能となる。
【図面の簡単な説明】
【図１】本発明増幅型光電変換素子を示す回路ブロック図。
【図２】（ａ）は図１に示す増幅型光電変換素子の平面パターン例を示す図、（ｂ）はそのＡ−Ａ線による断面図。
【図３】（ａ）は図１に示す増幅型光電変換素子の他の平面パターン例を示す図、（ｂ）はそのＢ−Ｂ線による断面図。
【図４】（ａ），（ｂ），（ｃ）は、図２及び図３に示す増幅型光電変換素子のポテンシャル関係を示す図。
【図５】図４に示す増幅型光電変換素子の容量関係を示す図。
【図６】（ａ）は図１に示す増幅型光電変換素子の他の平面パターン例を示す図、（ｂ）はそのＡ−Ａ線による断面図。
【図７】（ａ）は図１に示す増幅型光電変換素子のまた他の平面パターン例を示す図、（ｂ）はそのＢ−Ｂ線による断面図。
【図８】（ａ）は図１に示す増幅型光電変換素子の他の平面パターン例を示す図、（ｂ）はそのＡ−Ａ線による断面図、（ｃ）はそのＣ−Ｃ線による断面図。
【図９】（ａ）は図１に示す増幅型光電変換素子のまた他の平面パターン例を示す図、（ｂ）はそのＢ−Ｂ線による断面図、（ｃ）はそのＣ−Ｃ線による断面図。
【図１０】本発明増幅型固体撮像装置の一実施形態を示す回路ブロック図。
【図１１】図１０に示す増幅型固体撮像装置における信号読み出し動作を示すタイミングチャート。
【図１２】従来の増幅型固体撮像装置の１実施例を示すブロック図。
【図１３】（ａ）は  図１２に示す従来の増幅型固体撮像装置の１画素の平面パターン図、（ｂ）はそのＡ−Ａ線による断面図。
【符号の説明】
１  増幅用の第１ＭＯＳトランジスタ
２  リセット用の第２ＭＯＳトランジスタ
３  画素選択用の第３ＭＯＳトランジスタ
４  スイッチング用の第４ＭＯＳトランジスタ
１０  Ｐｎ接合フォトダイオード
１１  読み出しクロックライン
１２  リセットクロックライン
１３  信号線
１４  電源線
２０  ｐ基板
２５  ｎ層
２６  ｐ＋層
１００  増幅型光電変換素子
１０１  ＭＯＳトランジスタ
１０２  第１の垂直走査回路
１０３  第２の垂直走査回路
１０４  クランプ容量
１０５  クランプスイッチ用トランジスタ
１０６  サンプルホールドスイッチ用のトランジスタ
１０７  サンプルホールド用の容量
【図１】
0003546985.tif 000002
【図２】
0003546985.tif 000003
【図３】
0003546985.tif 000004
【図４】
0003546985.tif 000005
【図５】
0003546985.tif 000006
【図６】
0003546985.tif 000007
【図７】
0003546985.tif 000008
【図８】
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【図９】
0003546985.tif 000010
【図１０】
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【図１１】
0003546985.tif 000012
【図１２】
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【図１３】
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