(57)【特許請求の範囲】
【請求項１】
主表面及び前記主表面の反対面となる裏面を有する半導体基板と、
前記半導体基板のうち前記主表面から該主表面の垂直方向に延設された第１導電型のベース領域と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第２導電型のソース領域と、
前記ベース領域を挟んで前記ソース領域の反対側に備えられたドリフト領域と、
前記半導体基板のうち前記主表面から垂直方向に延設されていると共に、前記ベース領域から離間するように形成された第２導電型のドレイン領域と、
前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成されたトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されたゲート電極と、
前記ソース領域及び前記ベース領域に電気的に接続されたソース電極と、
前記ドレイン領域に電気的に接続されたドレイン電極とを備え、
前記ベース領域において、その幅が前記主表面から垂直方向に設定されるチャネル領域が形成されるものであって、前記ドレイン領域の基板の深さ方向における比抵抗、前記ソース領域の基板の深さ方向における比抵抗をそれぞれ、ρｄ、ρｓとし、前記ドレイン領域の前記半導体基板主表面に現れる面積、前記ソース領域の前記半導体基板主表面に現れる面積をそれぞれ、Ｓｄ、Ｓｓとしたとき、
【数１】
0003551931.tif 000030
を実質的に満たすように前記ドレイン領域、前記ソース領域が設定されていることを特徴とする半導体装置。
【請求項２】
前記数１式を実質満たすべく前記ドレイン領域、前記ソース領域の不純物濃度が設定されているものである請求項１記載の半導体装置。
【請求項３】
前記数１式を実質満たすべく、前記ゲート電極が前記主表面に沿って伸びる方向において、前記ドレイン領域、前記ソース領域それぞれの幅が調整されている請求項１記載の半導体装置。
【請求項４】
前記数１式を実質満たすべく前記ドレイン領域、前記ソース領域において、一方の前記面積が他方の前記面積よりも大きくなっていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ドレイン領域、前記ソース領域それぞれにおいて、前記一方が前記他方を囲うように形成されているものである請求項３に記載の半導体装置。
【請求項６】
主表面及び前記主表面の反対面となる裏面を有する半導体基板と、
前記半導体基板のうち前記主表面から該主表面の垂直方向に延設された第１導電型のベース領域と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第２導電型のソース領域と、
前記ベース領域を挟んで前記ソース領域の反対側に備えられたドリフト領域と、
前記半導体基板のうち前記主表面から垂直方向に延設されていると共に、前記ベース領域から離間するように形成された第２導電型のドレイン領域と、
前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成されたトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されたゲート電極と、
前記ソース領域及び前記ベース領域に電気的に接続されたソース電極と、
前記ドレイン領域に電気的に接続されたドレイン電極とを備え、
前記ベース領域において、その幅が前記主表面から垂直方向に設定されるチャネル領域が形成されるものであって、前記ドレイン領域の基板の深さ方向における比抵抗、前記ソース領域の基板の深さ方向における比抵抗をそれぞれ、ρｄ、ρｓとしたとき、
【数２】
0003551931.tif 000031
を実質的に満たすように前記ドレイン領域、前記ソース領域が設定されていることを特徴とする半導体装置。
【請求項７】
前記ドレイン領域あるいは前記ソース領域に半導体材料よりも比抵抗の小さい金属材料を埋め込んであることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ドレイン領域あるいは前記ソース領域に金属材料程度に比抵抗が小さくなる程度に不純物がドーピングされていることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型の半導体装置に関するもので、特にパワーＭＯＳトランジスタ、ＩＧＢＴ、及びサイリスタに用いて好適である。
【０００２】
【従来の技術】
パワーＭＯＳトランジスタなどの電力素子は、チャネル抵抗を減らすべくチャネル幅を広げたいという要望があるが、チャネル幅を広げることは素子面積の増大につながり、容易にチャネル幅を広げるということが困難であった。
【０００３】
こうした問題を解決すべく、出願人は特願２０００−２３７３４６号にてチャネル幅を半導体基板の深さ方向に設定することでチャネル領域を増大させることなくチャネル幅を広くすることのできる半導体装置を提案している。このような半導体装置（パワーＭＯＳＦＥＴ）を図１に示す。
【０００４】
シリコンからなり、主表面１ａ及び主表面１ａに対して反対面となる裏面１ｂを有するｎ＋型基板１が用いられている。この図の矢印で示すＸ方向がｎ＋型基板１の厚み方向（主表面１ａ及び裏面１ｂに対して垂直な方向）に対応しており、図の矢印で示すＹ方向及びＺ方向がｎ＋型基板１の主表面１ａ及び裏面１ｂと平行な方向に対応している。なお、図のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成している。
【０００５】
ｎ＋型基板１の主表面１ａ側から凹部を形成したのち、ドリフト領域１ｃやｐ型ベース領域２及びｎ＋型ソース領域３をエピタキシャル成長技術を用いて埋め込むことによってパワーＭＯＳＦＥＴを構成している。この詳しい形成方法については、特願２０００−２３７３４６号の公開公報に詳述されているのでそちらを参照されたい。
【０００６】
ｎ＋型基板１の主表面１ａから所定深さまで形成されたｐ型ベース領域（ｐ型ウェル領域）２の深さは１〜１００μｍ程度とされている。ｐ型ベース領域２の形成用の不純物としてはボロンが用いられており、不純物濃度は１×１０１４〜１×１０１９ｃｍ−３程度となっている。
【０００７】
また、ｐ型ベース領域２内においてｎ＋型基板１の主表面１ａからｐ型ベース領域２よりも接合深さが浅い位置までｎ＋型ソース領域３が形成されている。ｎ＋型ソース領域３の深さは１〜１００μｍ程度とされるが、若干ｐ型ベース領域２よりも浅くされている。ｎ＋型ソース領域３の形成用の不純物としてはリン若しくはヒ素が用いられており、不純物濃度は１×１０１８〜１×１０２０ｃｍ−３程度となっている。
【０００８】
さらに、ｎ＋型基板１のうちｐ型ベース領域２から離間した位置において、ｎ＋型ソース領域３と同等の深さ及び同等の不純物濃度で構成されたｎ＋型ドレイン領域４が形成されている。尚、実際にはｎ＋型基板１がドレインとなり金属電極は裏面１ｂ側に設けられる。
【０００９】
そして、ｎ＋型基板１の主表面１ａから垂直に、つまりＸ方向に平行にトレンチ５が掘られている。このトレンチ５は、ｎ＋型基板１の主表面１ａと平行をなすＹ方向及びトレンチ５の深さ方向と平行をなすＸ方向の両方向において、ｎ＋型ソース領域３からｐ型ベース領域２を貫通するように形成されている。
【００１０】
このトレンチ５の表面にはゲート酸化膜６が形成されており、このゲート酸化膜６を介してトレンチ５の内部がゲート電極７で埋め込まれた構成となっている。
【００１１】
また、ｐ型ベース領域２の表層部には、高濃度のｐ＋型コンタクト領域８が形成されている。なお、ｎ＋型基板１のうち、ｐ型ベース領域２、ｎ＋型ソース領域３、ｎ＋型ドレイン領域４、トレンチ５、ゲート酸化膜６、ゲート電極７、ｐ＋型コンタクト領域８が形成されていない領域１ｃはｎ＋型基板１よりも低濃度のｎ型領域となるドリフト領域として用いられるものであり、以下この領域をドリフト領域１ｃという。
【００１２】
このような構成により、ｎ＋型基板１の主表面１ａと平行なＹ方向において、ｎ＋型ソース領域３、ｐ型ベース領域２、ドリフト領域１ｃ、ｎ＋型ドレイン領域４が順に配列され、かつ、ｎ＋型基板１の主表面１ａと垂直なＸ方向において、トレンチ５の深さとほぼ同等な深さまで、この配列を成すようになっている。なお、ｐ型ベース領域２、ｎ＋型ソース領域３、ｎ＋型ドレイン領域４それぞれの深さは、トレンチ５の深さに相応して設定しており、トレンチ５が深くされるほどそれに伴って深くするようにしている。このような構造を３次元構造ＭＯＳと呼ぶこととする。
【００１３】
なお、図１では図示されていないが、酸化膜がトレンチ５の表面だけではなくｎ＋型基板１の主表面１ａにも形成されており、この酸化膜上においてゲート電極７がパターニングされている。また、図１では図示していないが、ｎ＋型基板１の表面にパターニングされたゲート電極７の上には、層間絶縁膜を介してソース電極が備えられている。
【００１４】
【発明が解決しようとする課題】
しかしながら、深さ方向にその幅を設けたチャネルに対して電流がソースからドレイン側に一様に流れないことが懸念される。その原因はドレイン抵抗とソース抵抗がアンバランスになる際に生ずる。例えば、ドレイン抵抗がソース抵抗よりも小さい場合、ドレインに電流が多く流れるため、ｎ＋型基板１の表面１ａ側に電流が集中する。
【００１５】
ここで、図２を用いて電流の分布にアンバランスが生じるメカニズムについて説明する。図２（ａ）は図１のｚ軸方向からみた断面図である。図２（ｂ）はその抵抗成分の等価回路図である。Ｒｓ（Ω）をソースの縦方向（基板の深さ、あるいは厚み方向）の抵抗値、Ｒｄ（Ω）をドレインの縦方向の抵抗値とする。Ｒｃｈ（Ω）を横方向のチャネル抵抗値、Ｒａ（Ω）を横方向の蓄積層抵抗値、Ｒｄｆ（Ω）を横方向のドリフト抵抗値とする。ここで、抵抗ＲをＲ＝Ｒｃｈ＋Ｒａ＋Ｒｄｆで定義する。
【００１６】
表面に近い部分の電流量とゲート底部の電流量とその中間部の電流量を比較する。そのため、ベースＰ層とドリフトＮ層を表面近くのＡ層、中間のＢ層、そして、ゲート底部に近いＣ層に３分割して考える（図２（ａ）参照）。このとき、各層におけるチャネル抵抗と蓄積層抵抗とドリフト抵抗の和は電流通路の幅が３分の１になったことより、３Ｒ（Ω）である。また、ソース抵抗についてもＡ層とＢ層を結ぶソース抵抗は２等分されているので、Ｒｓ／２（Ω）、Ｂ層とＣ層を結ぶソース抵抗も同様にＲｓ／２（Ω）である。また、Ａ層とＢ層を結ぶドレイン抵抗、Ｂ層とＣ層を結ぶドレイン抵抗も同様にＲｄ／２（Ω）と考えられる。
【００１７】
以上の抵抗を使い、３次元構造ＭＯＳを等価回路で表現したのが、以下の図３である。ここで、Ａ層を流れる電流Ｉ１（Ａ）、Ｂ層を流れる電流Ｉ２（Ａ）、Ｃ層を流れる電流Ｉ３（Ａ）と定義する。すると、各抵抗を流れる電流量は以下の図２（ｂ）のとおりになる。
【００１８】
ここで、キルヒホッフの法則により以下の式が成立する。
【００１９】
【数３】
0003551931.tif 000002
【００２０】
【数４】
0003551931.tif 000003
【００２１】
上記数３、４式を計算して以下の結果を得る。
【００２２】
【数５】
0003551931.tif 000004
【００２３】
【数６】
0003551931.tif 000005
【００２４】
特に、Ｒｄ＝Ｒｓのとき、上記数５式は次のとおりとなる。
【００２５】
【数７】
0003551931.tif 000006
【００２６】
ここで、図１の構造において、ソース抵抗値が１．０×１０１９／ｃｍ３で設定されており、Ｒｓ＝４５０Ωであるとする。
【００２７】
そして、他の抵抗値はＲｄｆ＝３００，Ｒｃｈ＝６０、Ｒａ＝４０，Ｒｄ＝２３０であるとすると、数５，６式はそれぞれ、（Ｉ２／Ｉ１）＝０．７９、（Ｉ３／Ｉ１）＝０．８１となる。すなわち、上部に対して中間部は２１％、下部は１９％電流が減少する。
【００２８】
以上、Ｒｓ＞Ｒｄの場合をあつかったが、Ｒｓ＜Ｒｄの場合にも電流の分布のかたよりがみられる。Ｒｄ＝４５０Ω、Ｒｓ＝２３０Ωの場合以下の値を得る。
【００２９】
（Ｉ２／Ｉ３）＝０．７９、（Ｉ１／Ｉ３）＝０．８１となる。すなわち、下部に対して中間部は２１％、上部は１９％電流が減少する。
【００３０】
本発明は、上記問題点に鑑み、基板の深さ方向にその幅を設定し基板の主面に対して平行な方向に電流を流すチャネルを有する半導体装置において、チャネル上部とチャネル下部とで均一に電流が流れる半導体装置を提供することを目的とする。
【００３１】
【課題を解決する手段】
本発明は、上記目的を達成するため、以下の技術的手段を用いる。
【００３２】
発明者等はＲｓ＝Ｒｄとなるときが最も電流が均一になることを見出した。これはその証明は割愛するが、上述の中間部における電流の上、下部に対する分布比が最も１に近づく状態を考えることにより得られる結果である。
【００３３】
Ｒｓ＝Ｒｄを達成する考え方について以下に説明する。
【００３４】
Ｒｄ、Ｒｓはそれぞれ以下の式で表される。
【００３５】
【数８】
0003551931.tif 000007
【００３６】
ここで、ρｄはドレインの比抵抗、ρｓはソースの比抵抗、Ｓｄはドレイン面積、Ｓｓはソース面積、ｈｄはドレイン深さ、ｈｓはソース深さである。基本的にｈｄ＝ｈｓなので、Ｒｄ＝Ｒｓになるには以下の式１を満たせばよい。
【００３７】
【数１】
0003551931.tif 000008
【００３８】
このとき、例えばＲｓ＝Ｒｄ＝２３０Ωとすると、（Ｉ２／Ｉ１）＝０．９１、（Ｉ３／Ｉ１）＝１．００となる。
【００３９】
上部に対して、中間部は９％しか電流は減少しない。下部は上部と同じ量の電流が流れる。電流密度の最大値に対する最大値と最小値の差は１０％以内に抑えられる。
【００４０】
つまり、ソース領域とドレイン領域とにおいて、その抵抗値を決める面積や不純物濃度等の半導体物性により決まる比抵抗を調整し製造することにより上記数１式を満たすような半導体装置を得ることができる。例えば面積については、単純に面積を大きくする方法として、一方が他方を囲うような構造にすることが考えられる。他にも、ゲート電極、つまりトレンチの形成の仕方によってもドレイン領域とソース領域の面積を調整することも可能である。
【００４１】
尚、実際上数１式を満たすのは困難であるため、実質数１式を満たすようにソース領域、ドレイン領域等が設定されるよう製造すればよい。この点については後述する。
【００４２】
また、Ｒｓ，Ｒｄの両者を極力小さくすることによりＲｄ＝Ｒｓとすることが考えられる。具体的には、ドレイン、ソースに金属を埋め込み、ソースとドレインの抵抗を半導体の抵抗に比べて無視できるレベルとする。この場合、Ｉ１＝Ｉ２＝Ｉ３となり、チャネル全体に電流を流すことができる。この場合、ＲｄとＲｓは０ではないが、０に限りなく近いため、０とみなしてよい。したがって、ρｄとρｓについても近似的に以下の等式が成立すると考えてよい。
【００４３】
【数２】
0003551931.tif 000009
【００４４】
この数２式を実質満たすべく、ドレイン領域やソース領域に非常に比抵抗の小さい金属材料やそれに匹敵する程度に高濃度にドーピングされた領域を設けるようにすることが望ましい。
【００４５】
【発明の実施形態】
（第１実施形態）
以下、本発明を適用したＭＯＳＦＥＴについて図を用いて説明する。基本的な構造は図１に示すものと同様であるため、同様の部分については説明を割愛する。
【００４６】
すなわち、本発明においては、上記数１式あるいは数２式を実質上満足すべく、例えば図１に示される構造において、ドレイン領域４やソース領域３の比抵抗の調整、面積の調整などを設計段階、製造段階にて行い、目的を達成するものである。
【００４７】
例えば比抵抗は不純物濃度や半導体基板１、あるいはドリフト領域１ｃとなる半導体材料、具体的にはエピタキシャル成長したシリコン材料などの物性値などから決まってくる。
【００４８】
例えば、構造的に、面積（半導体基板１の主表面１ａ上に現れる領域）の都合上、Ｒｓ＞Ｒｄとなりうる場合では、ＲｓとＲｄとを近づけるべく、ソース領域の不純物濃度を低下させたり、あるいは逆にドレイン領域の不純物濃度を上げたりすることで対応することができる。
【００４９】
また、比抵抗が所定の事情により決まってしまう場合において、Ｒｓ＜Ｒｄとなりうる場合には、ＲｓとＲｄとを近づけるべく、ソース領域３の面積を大きくしたり、あるいは逆に、ドレイン領域の面積４を小さくしたりすればよい。
【００５０】
この面積を変更する点について図面を用いて説明する。
【００５１】
図３は、図１と同様の半導体装置の斜視断面図を示す。この例ではゲート電極７が延設されているＹ方向におけるソース領域３とドレイン領域４それぞれの幅Ｄｓ，Ｄｄを設定する場合を示す。このように、Ｄｓ，Ｄｄの幅を適宜設定することでソース領域３、ドレイン領域４の面積を調整できる。
【００５２】
また、図４にはドレイン領域４とソース領域３との面積を他方よりも大きくする例を示す。図４（ａ），（ｂ）は、ドレイン領域４がソース領域３を囲うように形成することでその面積を大きくした例を示す。また、図４（ｃ）は、ソース領域３がドレイン領域４を囲うように形成した例を示す。このように他方を囲うように形成することで他方よりもその面積を大きく取るようにすることができる。
【００５３】
特に、図４（ｂ）においては、ドレイン領域４とドリフト領域１ｃとの境界部分に丸みをつけることにより、図４（ａ）に比べてよりドレイン領域４の面積を増大させることができる。
【００５４】
次に、上述の数１、数２式を実質的に満たすような条件について説明する。
【００５５】
上述のように、数１において、右辺が確実に０となるのは困難である。そこで、次に示すような式を満たすように、各種設定するのが好ましい。
【００５６】
具体的には、チャネル上部と下部の電流密度の差がチャネル上部の電流密度に対してδ％以下になるように設定する、という考え方である。これを達成するために、下記条件を満たすようにする、と仮定する。
【００５７】
【数９】
0003551931.tif 000010
【００５８】
ここで、εの値を求める。Ｒｓ＞Ｒｄとする。（Ｒｓ＜Ｒｄの場合も同様に証明できるので略す。）
【００５９】
【数１０】
0003551931.tif 000011
【００６０】
Ｒｓ＞Ｒｄなので
【００６１】
【数１１】
0003551931.tif 000012
【００６２】
【数１２】
0003551931.tif 000013
【００６３】
よって、これらから
【００６４】
【数１３】
0003551931.tif 000014
【００６５】
ここで、
【００６６】
【数１４】
0003551931.tif 000015
【００６７】
ならば
【００６８】
【数１５】
0003551931.tif 000016
【００６９】
となり、チャネル上部と下部の電流密度の差がチャネル上部の電流密度に対してδ％未満になる。
【００７０】
【数１６】
0003551931.tif 000017
【００７１】
ここで、数１６式を代入して、以下の式を得る。尚、数１６式において、ρｄｆはドリフト領域１ｃにおける比抵抗、Ｌｄｆはベース領域２とドレイン領域４間におけるドリフト領域の長さ（図１におけるＹ方向の長さ）、Ｗｄｆはドリフト領域の長さＬｄｆと垂直方向なドリフト領域の幅（図１におけるＺ方向の幅）を示す。また、電流が流れる各領域におけるチャネルの幅方向に対応した長さ（基板１の主表面１ａに対する深さ）はそれぞれ等しい深さｈとなる。
【００７２】
【数１７】
0003551931.tif 000018
【００７３】
よって、数１７式を満たせば、チャネル上部と下部の電流密度の差がチャネル上部の電流密度に対してδ％未満になる。この数１７式を満たすようドレイン領域４、ソース領域３、ドリフト領域１ｃのディメンジョン、不純物濃度等を設定し製造すればよい。
【００７４】
例えば、チャネル上部と下部の電流密度の差がチャネル上部の電流密度に対して１％未満になるためには以下の条件を満たせばよい。
【００７５】
【数１８】
0003551931.tif 000019
【００７６】
次に、数２式の場合について説明する。この場合、チャネルの最大電流密度に対する最大電流密度と最小電流密度の差がδ％未満になるようにする、という考え方を用いる。これを達成するために、下記条件を満たすようにする、と仮定する。
【００７７】
【数１９】
0003551931.tif 000020
【００７８】
ここで、εの値を求める。Ｒｓ＞Ｒｄとする。（Ｒｓ＜Ｒｄの場合も同様に証明できるので略す。）
【００７９】
【数２０】
0003551931.tif 000021
【００８０】
Ｒｓ＞Ｒｄなので、
【００８１】
【数２１】
0003551931.tif 000022
【００８２】
【数２２】
0003551931.tif 000023
【００８３】
上記数２１，２２式とＲ＝Ｒｄｆ＋Ｒａ＋Ｒｃより以下の式を得る。
【００８４】
【数２３】
0003551931.tif 000024
【００８５】
上記数１３より以下の式が成立する。
【００８６】
【数２４】
0003551931.tif 000025
【００８７】
ここで、
【００８８】
【数２５】
0003551931.tif 000026
【００８９】
ならば
【００９０】
【数２６】
0003551931.tif 000027
【００９１】
となり、チャネルの最大電流密度に対する最大電流密度と最小電流密度の差がδ％未満になる。ここで、上記数１６式を上記数２５式に代入して以下の式を得る。
【００９２】
【数２７】
0003551931.tif 000028
【００９３】
よって、この数２７式を満たすようドレイン領域４、ソース領域３、ドリフト領域１ｃのディメンジョン、不純物濃度等を設定し製造すればよい。この数２７式を満たすことでチャネルの最大電流密度に対する最大電流密度と最小電流密度の差がδ％未満になる。例えば最大電流密度に対する最大電流密度と最小電流密度の差が１％未満になるには、
【００９４】
【数２８】
0003551931.tif 000029
【００９５】
を満たすようにする。尚、δは好ましくは１０以下とする。上述のように、δが１０以下（例では９）であれば充分といえる。
【００９６】
（実施例１）
図５に実施例１として実際のディメンジョンを踏まえたＭＯＳＦＥＴの斜視断面図を示す。図中の数値の単位はμｍである。
【００９７】
ここで、このデバイスのチャネルの上部の電流密度に対する上部と下部の電流密度の差が１％未満であることを示すために上記数１８式を満たすことを示す。
【００９８】
ｎ−ドリフト１ｃは不純物濃度が８．０×１０１５／ｃｍ３のため、比抵抗は０．６Ω・ｃｍである。また、１セル（２つのゲート電極間で規定される領域内におけるＭＯＳＦＥＴの単一セル）でのドリフト１ｃの幅Ｗｄｆが２．６５μｍ、ドリフト１ｃの長さＬｄｆは４．０μｍである。そのため、数１８式の右辺は２．０×１０３となる。
【００９９】
ここで、ｎ＋ドレイン領域４は不純物濃度が３．０×１０１９／ｃｍ３のため、比抵抗は２．０×１０−３Ω・ｃｍである。ｎ＋ソース領域３は不純物濃度が２．０×１０１９／ｃｍ３のため、比抵抗は３．０×１０−３Ω・ｃｍである。
【０１００】
またｎ＋ドレイン領域４は１セルのドレイン幅が２．６５μｍで、ドレイン長さが１．０μｍである。ｎ＋ソース領域３は１セルのソース幅が２．０μｍで、ソース長さが２．０μｍである。したがって、数１８式の左辺は４．７×１０２、となり数１８式が成立している。したがって、このデバイスのチャネルの上部の電流密度に対する上部と下部の電流密度の差が１％未満であることが示された。
【０１０１】
デバイスの動作は以下のとおりである。
【０１０２】
オフ時（ドレイン０．２Ｖ，ゲート０Ｖ，ソース０Ｖ）の場合、ソース領域からベース領域２には電子は到達しないので、電流は流れない。
【０１０３】
オン時（ドレイン０．２Ｖ，ゲート１０Ｖ，ソース０Ｖ）の場合、ベース領域２のゲート酸化膜上にチャネルが形成されるので、ソース領域３からこの反転層を通って、ドリフト領域１ｃ、ドレイン領域に電子が到達するので、電流が流れる。このとき、ドレイン領域４とソース領域３との抵抗値が同じなので、上述のようにチャネル電流の最大値に対する最小値と最大値の差は９％に抑えられる。
【０１０４】
（実施例２）
図６に示す例では、ドレインとソースには表面から深さ３０μｍに至る領域において金属材料としてのアルミニウムが埋め込まれている。
【０１０５】
ここで、このデバイスのチャネル最大電流密度に対するチャネル電流最大密度と最小密度の差が１％未満であることを示すために、数２７式が成立していることを示す。ｎ−ドリフト領域１ｃは不純物濃度が８．０×１０１５／ｃｍ３のため、比抵抗は０．６Ω・ｃｍである。また、１セルでのドリフト領域１ｃの幅が２．６５μｍ、ドリフト長は４．０μｍである。そのため、数２７式の右辺は２．０×１０３となる。
【０１０６】
ここで、ドレイン、ソースに埋め込まれているアルミニウムの比抵抗は３．５５×１０−６Ω・ｃｍである。またドレイン領域に埋め込まれたアルミニウム４ａは１セルあたり幅が２．６５μｍで、長さが０．８μｍである。ソース領域に埋め込まれたアルミニウム３ａは１セルの幅が２．０μｍで、長さが１．５μｍである。したがって、数２７式の左辺は１．７×１０２または１．２×１０２となり、数２７式は成立している。したがって、チャネル最大電流密度に対するチャネル電流最大密度と最小密度の差が１％未満であることを示すことができた。
【０１０７】
デバイスの動作は以下のとおりである。
【０１０８】
オフ時（ドレイン０．２Ｖ，ゲート０Ｖ，ソース０Ｖ）の場合、ソース領域３ａからベース領域２には電子は到達しないので、電流は流れない。
【０１０９】
オン時（ドレイン０．２Ｖ，ゲート１０Ｖ，ソース０Ｖ）の場合、ベース領域２のゲート酸化膜上にチャネルが形成されるので、ソース領域３ａからこの反転層を通って、ドリフト領域１ｃ、ドレイン領域４ａに電子が到達するので、電流が流れる。このとき、ドレイン領域、ソース領域にアルミニウム電極が埋め込んであり、縦方向（基板１の厚さ方向）の抵抗が０とみなせるので、チャネル上電流密度の分布は一様分布となり、一様に電流が流れる。
【０１１０】
以上、本発明を実施例に基づき説明したが、本発明は上記実施例に限られるものではなく、発明を逸脱しない範囲にて適宜設定できる。
【図面の簡単な説明】
【図１】本発明のＭＯＳＦＥＴを示す斜視断面図である。
【図２】（ａ）は、本発明におけるＭＯＳＦＥＴの抵抗成分を表す断面図である。
（ｂ）は、（ａ）の抵抗成分を示す等価回路図である
【図３】本発明の一例を示す斜視断面図である。
【図４】（ａ）は、本発明の一例におけるＭＯＳＦＥＴの上面図である。
（ｂ）は、本発明の一例におけるＭＯＳＦＥＴの上面図である。
（ｃ）は、本発明の一例におけるＭＯＳＦＥＴの上面図である。
【図５】本発明における実施例１のＭＯＳＦＥＴを表す斜視断面図である。
【図６】本発明における実施例１のＭＯＳＦＥＴを表す斜視断面図である。
【符号の説明】
１…ｎ＋型基板、
１ｃ…ドリフト領域、
２…ベース領域、
３…ソース領域、
４…ドレイン領域、
５…トレンチ、
６…ゲート酸化膜、
７…ゲート電極、
【図１】
0003551931.tif 000032
【図２】
0003551931.tif 000033
【図３】
0003551931.tif 000034
【図４】
0003551931.tif 000035
【図５】
0003551931.tif 000036
【図６】
0003551931.tif 000037