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　平成１０年特許願第１１５４７７号「不揮発性半導体メモリの書換え方法」拒絶査定不服審判事件〔平成１１年１１月　５日出願公開、特開平１１−３０６７７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１０年４月２４日の出願であって、平成１８年９月１１日付けで拒絶査定がなされ、これに対して同年１０月１９日に拒絶査定に対する審判請求がなされたものである。
　
第２　本願発明について
　本願の請求項１ないし３に係る発明は、平成１８年６月１９日付けの手続補正により補正された特許請求の範囲の請求項１ないし３に記載されたとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）、以下のとおりのものである。
「【請求項１】　半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、マトリックス状に配列された各セルまたは複数セルからなるセルユニットでのドレイン領域がビット線に、ソース領域がソース線に、制御ゲート電極がワード線にそれぞれ接続された不揮発性半導体メモリの書換え方法であって、
　前記ワード線に所定の電圧を印加してのデータ書き込み時にゲートディスターブ現象に起因して生じる閾値電圧の変動を抑制すべく、該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入して前記閾値電圧を変動の少ない領域にシフトしておき、その後にデータの書き込みを行うようにしたことを特徴とする不揮発性半導体メモリの書換え方法。」
　
第３　刊行物に記載された発明
　特開平６−２７５７９９号公報
　本願の出願前に日本国内において頒布され、平成１８年４月１２日付けの拒絶理由通知において引用された特開平６−２７５７９９号公報（「以下、「刊行物」という。）には、図１ないし図３，図５，図６と共に以下の事項が記載されている。
「【０００６】・・・ソース電圧Ｖｓ・・・基板電圧Ｖｓｕｂ・・・ゲート電圧Ｖｃｇ・・・。」
「【００２１】したがって本発明の目的は、複数の記憶素子を電気的に同時に消去するに際し、ソースおよびドレイン領域やゲート絶縁膜に損傷を与えること無く、また多くの電力を消費すること無く、複数の記憶素子間の消去後のしきい値電圧のバラツキを抑制することができる不揮発性記憶装置の制御方法を提供することにある。」
「【００２５】本発明の実施例における不揮発性記憶装置は図１に示すように、単結晶シリコン基板２０の中央部にメモリ回路部ＭＣが配置され、周辺部にＲＯＷ　ＤＥＣＯＤＥＲやＣＯＬＵＭＮ　ＤＥＣＯＤＥＲを含む周辺回路ＰＣが配置されている。メモリ回路部ＭＣにはＰウエル領域１１が形成され、この一つの大きな面積のＰ型ウエル領域１１にビット単位のメモリセルをそれぞれ構成する記憶素子としてＥＥＰＲＯＭ素子１０がマトリックス状に配列形成されている。すなわち１個のＥＥＰＲＯＭ素子で１個のメモリセルを構成して１ビットとなっている。それぞれのＥＥＰＲＯＭ素子１０のソース領域Ｓは周辺回路ＰＣから延在するソース線ＳＬに接続され、ドレイン領域Ｄは周辺回路ＰＣ内のＣＯＬＵＭＮ　ＤＥＣＯＤＥＲに結合しているビット線ＢＬに接続され、制御ゲート電極ＣＧは周辺回路ＰＣ内のＲＯＷ　ＤＥＣＯＤＥＲに結合しているワード線ＷＬに接続されている。また、Ｐ型ウエル領域１１は接続線２３により周辺回路ＰＣに接続されている。　
【００２６】図２にＥＥＰＲＯＭ素子１０の断面を示す。単結晶シリコン基板２０の主面２２から内部にＮ型ウエル領域２１に取り囲まれたＰ型ウエル領域１１が形成され、Ｎ型ウエル領域２１には例えば＋５ＶのＶｃｃ電圧が印加され両ウエル領域間のＰＮ接合は常に逆方向バイアスの状態となっている。Ｐ型ウエル領域１１内に主面２２からＮ型ソース領域１７およびＮ型ドレイン領域１６が形成され、その間のＰ型ウエル領域１１の部分がチャンネル領域１８となる。チャンネル領域１８上からＮ型ソースおよびドレイン領域の端部１９上にかけて膜厚が８乃至１１ｎｍのシリコン酸化膜から成る第１のゲート絶縁膜１２が形成され、その上に多結晶シリコンの浮遊ゲート電極１３が形成され、その上にシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の複合膜からなる膜厚１５乃至３０ｎｍの第２の絶縁膜１４が形成され、その上に多結晶シリコンの制御ゲート電極１５が形成されてスタックゲートを構成している。そして、ソース領域１７にはソース線ＳＬからソース電圧Ｖｓが印加され、ドレイン領域１６にはビット線ＢＬからドレイン電圧Ｖｃｄが印加され、制御ゲート電極１５にはワード線ＷＬからゲート電圧Ｖｃｇが印加される。また、Ｐ型ウエル領域１１には接続線２３からウエルの電圧、すなわちＥＥＰＲＯＭ素子からみての基板電圧Ｖｓｕｂが印加される。」
「【００２８】したがって図３に示す実施例の消去動作における各電圧はそれぞれの線を通して複数のＥＥＰＲＯＭ素子に同時に印加される。
　【００２９】例えば書き込まれてしきい値電圧が＋７ＶとなっているＥＥＰＲＯＭ素子群を含む多数のＥＥＰＲＯＭ素子を一括消去して、チャンネル長、チャンネル幅等の素子条件や回路条件から定められる消去後のしきい値電圧、すなわち所定の消去しきい値電圧を＋１．３Ｖにする場合を実施例で説明する。
　【００３０】本発明の消去方法は図３に示すように、第１および第２の消去ステップから構成される。
　【００３１】まず第１の消去ステップにおいて、ドレイン領域１６に印加するＶｄを０Ｖ（接地電位）に設定し、同様にＰ型ウエル領域１１に印加するＶｓｕｂも０Ｖに設定する。そして制御ゲート電極１５に−１４ＶのＶｃｇを、ソース領域１７に＋５ＶのＶｓを０．１秒間印加する。この電気パルスの期間、ソース領域１７に対し制御ゲート電極１５は−１９ボルトの負電位となるから、浮遊ゲート電極１３に蓄積していた電子はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁膜１２を流れるＦＮ電流となってソース領域１７に放出される。本発明ではこの第１の消去ステップで第１のゲート絶縁膜１２を流れる第１のＦＮ電流により前記複数の記憶素子を同時にかつ過剰に消去し浮遊ゲート電極１３に正孔が蓄積され、これによりしきい値電圧の分布の中心値が予め設定した所定の消去しきい値電圧値より低い値となり、大部分の複数のＥＥＰＲＯＭ素子のしきい値電圧が所定の消去しきい値電圧値より低い値となり、なかにはしきい値電圧が負となる素子も存在する。ここで、過剰消去の状態について本実施例によれば、複数のＥＥＰＲＯＭ素子のうち過剰消去後のしきい値電圧の最も高い値を、最終的な消去しきい値電圧の許容最大値より一時的に低く保つことを特徴とする。すなわち、第１の消去ステップにより、所定しきい値電圧である＋１．３Ｖを通り過ぎ、これより低い＋０．５Ｖに複数のＥＥＰＲＯＭ素子のしきい値電圧の分布の中心値がくるようにする。
　【００３２】次に第２の消去ステップを行なう。このステップにおいて、ＶｄおよびＶｓｕｂを０Ｖに維持し、さらにソース電圧Ｖｓも０Ｖに設定する。そして制御ゲート電極１５に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加する。この電気パルスの期間、０Ｖが印加されているＰ型ウエル領域１１に対して制御ゲート電極１５は＋１４ボルトの正電位となるからチャンネル領域１８から浮遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁膜１２を流れるＦＮ電流となって、所定の消去しきい値電圧（＋１．３Ｖ）に分布の中心値がなるように戻される。そしてこの第２の消去ステップにより複数のＥＥＰＲＯＭ素子のしきい値電圧の所定の値を中心としたバラツキは抑制され、第１の消去ステップ後のバラツキ幅より小になる。」
「【００３５】図５に本実施例における第１の消去ステップ後のしきい値電圧の分布１００と第２の消去ステップ後のしきい値電圧の分布２００とを示す。２５６キロビットのメモリセルを構成する２５６ｋ個のＥＥＰＲＯＭ素子を同時に電気的消去をした場合、第１の消去ステップ後のしきい値電圧は分布曲線１００で示すように＋０．５Ｖを中心に２Ｖ（±１Ｖ）のバラツキ幅Ｘで分布しているが、正電圧を制御ゲート電極に印加して浮遊ゲート電極に電子を戻す第２のステップ後のしきい値電圧は分布曲線２００で示すように所定のしきい値電圧の＋１．３Ｖを中心に０．９Ｖ（±０．４５Ｖ）に抑制されたバラツキ幅Ｙで分布する消去しきい値電圧となる。　　　
　【００３６】次に図６を参照して本発明の消去動作の第２の消去ステップについてさらにくわしく説明する。同図において、横軸は第２の消去ステップを行う前のしきい値電圧Ｖｔｈ１を示し、縦軸は第２の消去ステップを行った後のしきい値電圧Ｖｔｈ２を示している。例えば第２の消去ステップ前のしきい値電圧Ｖｔｈ１の範囲が図５の分布曲線１００のように−０．５Ｖ乃至＋１．５Ｖの２Ｖの幅Ｘの場合、制御ゲート電極に＋１４Ｖを０．１秒印加する第２のステップによりしきい値電圧は、第２のステップ自体においてメモリセル間の偏差で生じる上限曲線３１０と下限曲線３２０との間の領域に位置される。
　【００３７】すなわち、第２の消去ステップ前のしきい値電圧が最大の＋１．５ＶのＥＥＰＲＯＭ素子の第２の消去ステップ後のしきい値電圧はｓ点（＋１．７５Ｖ）とｔ点（＋１．５Ｖ）の範囲内の値となり、一方第２の消去ステップ前のしきい値電圧が最小の−０．５ＶのＥＥＰＲＯＭ素子の第２の消去ステップ後のしきい値電圧はｍ点（＋１．６Ｖ）とｎ点（＋０．８５Ｖ）の範囲内の値となり、結局第２の消去ステップ後のしきい値電圧Ｖｔｈ２、すなわちフラッシュメモリの消去しきい値電圧は＋０．８５Ｖ乃至＋１．７５Ｖの０．９Ｖの範囲Ｙに抑制される。
　【００３８】この実施例では第２の消去ステップで制御ゲート電極に＋１４Ｖを０．１秒印加したが、浮遊ゲート電極に戻される電子の総量が一定ならばよいわけで、例えば電圧が＋１２Ｖの場合は１秒間印加し、電圧が＋１６Ｖの場合は０．０１秒間印加することで同様の効果が得られる。しかし印加する電圧が高すぎたり印加時間が長すぎて過剰の電子量が浮遊ゲート電極に戻されると曲線４００で示されるように所定のしきい値電圧より高い値で収束し不都合な特性となる。この曲線４００でも上限、下限曲線が存在するが、いずれにせよ所定の消去しきい値電圧が得られないからこのような条件は用いない。逆に印加する電圧が低くすぎたり印加時間が短すぎて浮遊ゲート電極に戻される電子量が不足であると曲線５００で示されるように負のしきい値電圧を有するメモリセルが存在することとなりやはり不都合である。」
　　　
（ａ）図１およびその説明（【００２５】段落）から、ＥＥＰＲＯＭ素子がマトリクス状に配置されていることは明らかである。　
（ｂ）図１，図２およびそれらの説明（【００２６】段落および【００２７】段落）から、半導体基板の主面近くの領域に各ＥＥＰＲＯＭ素子のソース領域およびドレイン領域が離れて形成されていること、各ＥＥＰＲＯＭ素子は、ソース領域とドレイン領域の間の半導体基板の表面上に第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された制御ゲート電極とを備えること、ソース領域にソース線ＳＬが接続され、ドレイン領域にビット線ＢＬが接続され、制御ゲート電極にワード線ＷＬが接続されていることは、明らかである。
（ｃ）また、複数のＥＥＰＲＯＭ素子からなる不揮発性記憶装置の制御方法に関するものであることも明らかである。
　
　よって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されている。
　
　「半導体基板の主面近くの領域にＥＥＰＲＯＭ素子のソース領域およびドレイン領域が離れて形成され、前記ＥＥＰＲＯＭ素子は、前記ソース領域と前記ドレイン領域の間の前記半導体基板の前記主面上に第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、
　マトリクス状に配置された前記ＥＥＰＲＯＭ素子の、前記ソース領域にソース線ＳＬが接続され、前記ドレイン領域にビット線ＢＬが接続され、前記制御ゲート電極にワード線ＷＬが接続されている、複数のＥＥＰＲＯＭ素子からなる不揮発性記憶装置の制御方法であって、
　前記複数のＥＥＰＲＯＭ素子の消去後のしきい値電圧のバラツキを抑制すべく、
　前記ドレイン領域に印加するドレイン電圧Ｖｄを０Ｖ（接地電位）に設定し、前記制御ゲート電極に−１４Ｖのゲート電圧Ｖｃｇを、前記ソース領域に＋５Ｖのソース電圧Ｖｓを０．１秒間印加して、過消去状態にする第１の消去ステップと、
　前記第１の消去ステップ後に、前記ドレイン領域に印加する前記ドレイン電圧Ｖｄおよび基板電圧Ｖｓｕｂを０Ｖに維持し、さらに前記ソース電圧Ｖｓを０Ｖに設定し、前記制御ゲート電極に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加して、前記浮遊ゲート電極に電子を戻す第２の消去ステップを行なうことにより、
　分布曲線１００で示す、第１の消去ステップ後のしきい値電圧のバラツキ幅である、＋０．５Ｖを中心とする２Ｖ（±１Ｖ）のバラツキ幅Ｘを、
　分布曲線２００で示す、第２の消去ステップ後のしきい値電圧のバラツキ幅である、＋１．３Ｖを中心とする０．９Ｖ（±０．４５Ｖ）のバラツキ幅Ｙに抑制することを特徴とする、不揮発性記憶装置の制御方法。」
　
第４　対比
　本願発明と刊行物発明とを対比する。
（ａ）刊行物発明の「半導体基板の主面近くの領域にＥＥＰＲＯＭ素子のソース領域およびドレイン領域が離れて形成され」ることは、本願発明の「半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され」ることに相当する。
（ｂ）刊行物発明の「前記ＥＥＰＲＯＭ素子は、前記ソース領域と前記ドレイン領域の間の前記半導体基板の前記主面上に第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え」ることは、本願発明の（ソース領域とドレイン領域との）「両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され」ることに相当する。　
（ｃ）ＥＥＰＲＯＭ素子等の不揮発性メモリセルを、マトリクス状に配置する際に、不揮発性メモリセルの１つを単位として配列すること、及び、複数の不揮発性メモリセルを１つの単位（ユニット）として配列することはいずれも、従来周知の配置であることは明らかであるから、刊行物発明の「マトリクス状に配置された前記ＥＥＰＲＯＭ素子の、前記ソース領域にソース線ＳＬが接続され、前記ドレイン領域にビット線ＢＬが接続され、前記制御ゲート電極にワード線ＷＬが接続されている」ことは、本願発明の「マトリックス状に配列された各セルまたは複数セルからなるセルユニットでのドレイン領域がビット線に、ソース領域がソース線に、制御ゲート電極がワード線にそれぞれ接続され」ることに相当する。　　
（ｄ）刊行物発明において、「第２の消去ステップ」の後にデータの書換えが行われることは明らかであるから、刊行物発明の「制御方法」は、実質的に、「書換え方法」と同等であると言える。
　したがって、刊行物発明の「複数のＥＥＰＲＯＭ素子からなる不揮発性記憶装置の制御方法」は、本願発明の「不揮発性半導体メモリの書換え方法」に相当する。
（ｅ）刊行物発明の「前記第１の消去ステップ後に、前記ドレイン領域に印加する前記ドレイン電圧Ｖｄおよび基板電圧Ｖｓｕｂを０Ｖに維持し、さらに前記ソース電圧Ｖｓを０Ｖに設定し、前記制御ゲート電極に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加して、前記浮遊ゲート電極に電子を戻す第２の消去ステップを行なうこと」における「電子を戻す第２の消去ステップ」において、ワード線から制御ゲート電極への電圧の印加は、データの書き込みに先立って行われていることは明らかであり、また、刊行物発明において、「前記浮遊ゲート電極に電子を戻す」ことは、「前記制御ゲート電極に＋１４Ｖのゲート電圧Ｖｃ」を印加して、「半導体基板」側から「電子」を「浮遊ゲート電極に」注入することを意味することは明らかである。
　また、本願発明の「該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入」することは、「ワード線に所定の電圧を印加」することにより、半導体基板から電子を浮遊ゲート電極に注入することを意味するものである。
　さらに、上記（ｄ）でも検討したとおり、刊行物発明において、「第２の消去ステップ」の後にデータの書換えが行われることは明らかである。　
　したがって、刊行物発明の「前記第１の消去ステップ後に、前記ドレイン領域に印加する前記ドレイン電圧Ｖｄおよび基板電圧Ｖｓｕｂを０Ｖに維持し、さらに前記ソース電圧Ｖｓを０Ｖに設定し、前記制御ゲート電極に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加して、前記浮遊ゲート電極に電子を戻す第２の消去ステップを行なうこと」は、本願発明の「該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入し」、「その後にデータの書き込みを行うようにしたこと」に相当している。
　
　よって、本願発明と刊行物発明は、
　「半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、マトリックス状に配列された各セルまたは複数セルからなるセルユニットでのドレイン領域がビット線に、ソース領域がソース線に、制御ゲート電極がワード線にそれぞれ接続された不揮発性半導体メモリの書換え方法であって、　　
　該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入し、その後にデータの書き込みを行うようにしたことを特徴とする不揮発性半導体メモリの書換え方法。」である点で一致し、以下の点で相違する。
　
　［相違点１］
　本願発明は、「前記ワード線に所定の電圧を印加してのデータ書き込み時にゲートディスターブ現象に起因して生じる閾値電圧の変動を抑制すべく、該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入して前記閾値電圧を変動の少ない領域にシフト」するとの構成を備えるのに対して、
　刊行物発明は、「前記複数のＥＥＰＲＯＭ素子の消去後のしきい値電圧のバラツキを抑制すべく」、「前記第１の消去ステップ後に、前記ドレイン領域に印加する前記ドレイン電圧Ｖｄおよび基板電圧Ｖｓｕｂを０Ｖに維持し、さらにソース電圧Ｖｓを０Ｖに設定し、前記制御ゲート電極に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加して、前記浮遊ゲート電極に電子を戻す第２の消去ステップを行なうことにより、
　分布曲線１００で示す、第１の消去ステップ後のしきい値電圧のバラツキ幅である、＋０．５Ｖを中心とする２Ｖ（±１Ｖ）のバラツキ幅Ｘを、
　分布曲線２００で示す、第２の消去ステップ後のしきい値電圧のバラツキ幅である、＋１．３Ｖを中心とする０．９Ｖ（±０．４５Ｖ）のバラツキ幅Ｙに抑制する」との構成を備えている点。
　［相違点２］
　刊行物発明は、「前記ドレイン領域に印加するドレイン電圧Ｖｄを０Ｖ（接地電位）に設定し、前記制御ゲート電極に−１４Ｖのゲート電圧Ｖｃｇを、前記ソース領域に＋５Ｖのソース電圧Ｖｓを０．１秒間印加して、過消去状態にする第１の消去ステップ」を備えているのに対して、本願発明は、上記構成を備えているか否か明らかでない点。
　
第５　当審の判断
　相違点１及び２について以下で検討する。
　［相違点１について］
（ａ）フラッシュ型のＥＥＰＲＯＭなどの不揮発性半導体メモリにおける選択メモリセルとワードラインを共有している非選択メモリセルに対して、ゲートディスターブストレスが印加されると、前記非選択セルに電子が注入されて、そのしきい値電圧が変動（増加）すること、および、このようなゲートディスターブストレスによる悪影響をなくそうとすることは、例えば、以下の周知文献１、２に記載されるように、従来周知の課題であるとともに、従来周知の技術的事項である。
　周知文献１：特開平８−１２４３９１号公報
　・「【０００１】　【産業上の利用分野】本発明は、フラッシュ型のＥＥＰＲＯＭなど、電気的にデータを書き込み、消去することが可能な半導体記憶装置の書き込み方法に関する。」　
　・「【０００７】・・・上記半導体記憶装置は、図７に示したように、各セクターを構成する各メモリセルのソースはそれぞれ共通であり、データを消去する場合、消去単位は各セクター毎に行なわれるため、例えば、メモリセルＡの書き込み・消去を繰返し行なった場合、選択されたワード線Ｗ１上にある非選択のセクター内にあるメモリセルＢ、Ｃには、メモリセルＡの繰返し回数分の書き込みゲート電圧が印加され、ワード線Ｗ１からストレスをうけることになる。第１ゲート絶縁膜は薄い酸化膜であるため、長時間ストレスをうけることで、薄い酸化膜を通してフローティングゲートに電子が注入され、メモリセルのしきい値が変動することがある（ゲートディスターブ）。」
　・「【００１０】本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、コントロールゲートのしきい値変動を抑制し、データ書き込みの繰返し耐性を向上させて、信頼性を向上させた半導体記憶装置の書き込み方法を提供することにある。」
　周知文献２：特開平９−２１９５０２号公報
・「【０００１】　【発明の属する技術分野】本発明は、たとえば、フラッシュ型のＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関するものである。」　
　・「【０００７】このため、選択されたメモリトランジスタＭＴＲ１と同一ワード線ＷＬ１上にある非選択メモリトランジスタＭＴＲ２においては、ドレイン電極に０Ｖの接地電圧が印加され、制御ゲートに−９Ｖの負電圧が印加され、さらにメモリトランジスタＭＴＲ２の基板ＳＵＢ２にも０Ｖの接地電圧が印加されるため、非選択メモリトランジスタＭＴＲ２のフローティングゲート−基板間に弱いＦＮトンネリング現象が起き、電荷の移動が起きる。この結果、非選択メモリトランジスタＭＴＲ２において、誤った書き込みの起きるゲートディスターブが発生してしまうという問題がある。
　【０００８】特にメモリトランジスタのしきい値電圧Ｖｔｈの分布レベルが多く設定された多値メモリの場合、書き込み時のゲートディスターブによるしきい値電圧Ｖｔｈの変動を厳しく抑えることが必要であるので、従来のメモリトランジスタの書き込み時におけるバイアス条件では多値メモリへの適用が事実上不可能である。
　【０００９】本発明は、かかる事情に鑑みてなされたものであり、その目的は、書き込み時のゲートディスターブを軽減することができ、さらに多値メモリの書き込み動作が可能な不揮発性半導体記憶装置を提供することにある。」　　
（ｂ）本願発明における「前記ワード線に所定の電圧を印加してのデータ書き込み時にゲートディスターブ現象に起因して生じる閾値電圧の変動を抑制すべく」、「該データの書き込みに先立ちワード線に所定の電圧を印加」することによる「ゲートディスターブストレス」によって、「閾値電圧を変動の少ない領域にシフト」させることについて、本願明細書及び図面の記載を参酌して詳細に検討すると、以下の（ｂ−１）及び（ｂ−２）の処理を行うことによって、本願発明の「前記ワード線に所定の電圧を印加してのデータ書き込み時にゲートディスターブ現象に起因して生じる閾値電圧の変動を抑制」するという課題ないし効果を得ているものである。
（ｂ−１）本願明細書の【００２８】ないし【００３５】、及び図面（図５ないし図７）の記載から、まず、「各セル」に対して、過剰消去を行い、上記「各セル」の「閾値電圧」について、「閾値電圧レベル」を、図６（ａ）の「消去後Ｖｔ分布」とし、「閾値電圧（Ｖ）」を、図７の「しきい値電圧２Ｖ」とする。
（ｂ−２）次に、本願の明細書に、「【００２８】　図７に、ゲートディスターブの時間特性を示す。今回、一例として消去後の閾値電圧の狙い値を２．３ボルトとし、そこから２５ｍ秒後のゲートディスターブによる閾値電圧の変化量を考える。なお、制御ゲート電極８への印加電圧Ｖcgは１２．６ボルトとしている。」と記載されるように、本願発明の「ゲートディスターブストレス」とは、制御ゲート電極に印加する電圧によるものであり、電圧を「各セル」に印加することによって、上記「各セル」の「閾値電圧」を、高くして、「閾値電圧レベル」を、図６（ｂ）の「プレゲートディスターブ後Ｖｔ分布」とし、「閾値電圧（Ｖ）」を、図７の「狙い値」の「２．３Ｖ」とするものである。　
（ｃ）これに対して、刊行物発明における「複数のＥＥＰＲＯＭ素子１０の消去後のしきい値電圧のバラツキを抑制」させるために「制御ゲート電極」に「＋１４Ｖのゲート電圧Ｖｃｇ」を印加することについて、詳細に検討すると、以下の（ｃ−１）及び（ｃ−２）の処理を行うことによって、刊行物発明の「複数のＥＥＰＲＯＭ素子１０の消去後のしきい値電圧のバラツキを抑制すべく」という課題ないし効果を得ているものである。
（ｃ−１）以下の刊行物１の【００３１】段落に記載される「第１の消去ステップ」により、「複数のＥＥＰＲＯＭ素子１０」に対して、過剰消去を行う。
　・「【００３１】まず第１の消去ステップにおいて、ドレイン領域１６に印加するＶｄを０Ｖ（接地電位）に設定し、同様にＰ型ウエル領域１１に印加するＶｓｕｂも０Ｖに設定する。そして制御ゲート電極１５に−１４ＶのＶｃｇを、ソース領域１７に＋５ＶのＶｓを０．１秒間印加する。この電気パルスの期間、ソース領域１７に対し制御ゲート電極１５は−１９ボルトの負電位となるから、浮遊ゲート電極１３に蓄積していた電子はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁膜１２を流れるＦＮ電流となってソース領域１７に放出される。本発明ではこの第１の消去ステップで第１のゲート絶縁膜１２を流れる第１のＦＮ電流により前記複数の記憶素子を同時にかつ過剰に消去し浮遊ゲート電極１３に正孔が蓄積され、これによりしきい値電圧の分布の中心値が予め設定した所定の消去しきい値電圧値より低い値となり、大部分の複数のＥＥＰＲＯＭ素子のしきい値電圧が所定の消去しきい値電圧値より低い値となり、なかにはしきい値電圧が負となる素子も存在する。ここで、過剰消去の状態について本実施例によれば、複数のＥＥＰＲＯＭ素子のうち過剰消去後のしきい値電圧の最も高い値を、最終的な消去しきい値電圧の許容最大値より一時的に低く保つことを特徴とする。すなわち、第１の消去ステップにより、所定しきい値電圧である＋１．３Ｖを通り過ぎ、これより低い＋０．５Ｖに複数のＥＥＰＲＯＭ素子のしきい値電圧の分布の中心値がくるようにする。」　
（ｃ−２）　次に、以下の刊行物１の【００３２】段落に記載される「第２の消去ステップ」により、刊行物発明の「制御ゲート電極１５」に「＋１４Ｖのゲート電圧Ｖｃｇ」を印加すること、即ち、電圧を「複数のＥＥＰＲＯＭ素子１０」に印加することによって、上記「複数のＥＥＰＲＯＭ素子１０」の「閾値電圧」を、高くし、図５の「第２の消去ステップ後２００」で示されるような、＋１．３Ｖの目標値を中心とする０．９Ｖ（±０．４５Ｖ）のバラツキ幅に抑制する。　
・「【００３２】次に第２の消去ステップを行なう。このステップにおいて、Ｖｄ　およびＶｓｕｂを０Ｖに維持し、さらにソース電圧Ｖｓ　も０Ｖに設定する。そして制御ゲート電極１５に＋１４Ｖのゲート電圧Ｖｃｇを０．１秒間印加する。この電気パルスの期間、０Ｖが印加されているＰ型ウエル領域１１に対して制御ゲート電極１５は＋１４ボルトの正電位となるからチャンネル領域１８から浮遊ゲート電極１３に電子が、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により第１のゲート絶縁膜１２を流れるＦＮ電流となって、所定の消去しきい値電圧（＋１．３Ｖ）に分布の中心値がなるように戻される。そしてこの第２の消去ステップにより複数のＥＥＰＲＯＭ素子のしきい値電圧の所定の値を中心としたバラツキは抑制され、第１の消去ステップ後のバラツキ幅より小になる。」　　　
（ｄ）したがって、上記（ｂ−１）と（ｃ−１）の関係及び（ｂ−２）と（ｃ−２）の関係から明らかなように、本願発明と刊行物発明のいずれにおいても、「各セル」を先ず過剰消去状態としておき、その後「各セル」に「しきい値電圧」を高くするような電圧を「制御ゲート電極」に加えて、「各セル」の「しきい値電圧」を目標とする値に設定している点で同様の制御を行っているものであるから、刊行物発明においても、「複数のＥＥＰＲＯＭ素子１０の消去後のしきい値電圧のバラツキを抑制」することによって、実質的に、本願発明と同様に「ゲートディスターブ現象に起因して生じる閾値電圧の変動を抑制」できるものと解しえる。　
　よって、刊行物発明に記載される方法を、上記（ａ）で検討した自明の課題に適用した場合に、本願明細書に記載される効果がどの程度に期待できるか否か明確ではないものの、ある程度の効果があると解するのが妥当である。　
（ｅ）したがって、上記（ａ）で検討したとおり、ゲートディスターブ現象によるしきい値電圧が変動することが従来周知であって、しきい値電圧の変動を抑制すべきことも当業者にとって自明の課題であるから、この自明の課題に、刊行物に記載される「第１の消去ステップ」時に「過消去」状態とし、「第２の消去ステップ」時に「制御ゲート電極１５」に「＋１４Ｖのゲート電圧Ｖｃｇ」を印加して、「複数のＥＥＰＲＯＭ素子１０の消去後のしきい値電圧のバラツキを抑制」させる技術を適用することにより、本願発明の如く「しきい値電圧を変動の少ない領域」に移動（シフト）させることは、当業者が容易になし得たものである。
　
  ［相違点２について］
　上記［相違点１について］の（ｂ）において検討したとおり、本願発明においても、「該データの書き込みに先立ちワード線に所定の電圧を印加してゲートディスターブストレスを加えることにより同ワード線に接続されている各セルまたはセルユニットに基板側から電子を浮遊ゲート電極に注入」する前に、「各セル」に対して、過剰消去を行っていること、または行う必要があることは明らかである。
　したがって、相違点２については、本願発明と刊行物発明とは、実質的に相違しない。
　
　以上のとおりであるから、本願発明は、刊行物発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第６　むすび　
　以上のとおりであるから、本願は、他の請求項に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。