【事件の表示】
　平成１１年特許願第　９６５５２号「メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法」拒絶査定不服審判事件〔平成１１年１１月３０日出願公開、特開平１１−３２８９６３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年４月２日（パリ条約優先権主張　１９９８年４月２日、米国）の出願であって、平成１８年６月５日付けで拒絶査定がなされ、これに対して同年９月７日に拒絶査定に対する審判請求がなされるとともに、同年１０月１０日付けで手続補正がなされたものであって、その後、当審において、平成２０年１０月１５日に審尋がなされ、平成２１年１月１６日に回答書が提出されたものである。
　
第２　平成１８年１０月１０日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年１０月１０日付けの手続補正を却下する。
　［理由］
１．本件補正の内容（独立請求項について）
　本件補正は、補正前の請求項９、補正前の請求項１９ないし２３及び補正前の請求項２５を削除し、補正前の請求項１、１０及び２４を、それぞれ補正後の請求項１、９及び１８とするものであって、補正後の請求項１、９及び１８は以下のとおりである。
　「【請求項１】　第１周期クロック信号を受信するために結合された第１クロック端子と、
　上記第１周期クロック信号と相補的な第２周期クロック信号を受信するために結合された第２クロック端子と、
　上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路と、
　上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を含み、
　上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」
　「【請求項９】　第１周期クロック信号および上記第１周期クロック信号と相補的な第２周期クロック信号を発生させるための回路を具備したクロック発生器と、
　上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、
　上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、
　上記シンクロナス・メモリ装置は、
　上記第１周期クロック信号を受信するために結合された第１クロック端子と、
　上記第２周期クロック信号を受信するために結合された第２クロック端子と、
　上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路と、
　上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を具備し、
　上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間に上記第１および上記第２パルスはそれぞれメモリデータの各ビットの処理を誘発することを特徴とするメモリ・システム。」
　「【請求項１８】　外部から提供された第１周期クロック信号を第１クロック端子で受信する段階と、
　外部から提供されて上記第１周期クロック信号と相補的な第２周期クロック信号を第２クロック端子で受信する段階と、
　上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階と、
　上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階と、
　上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第１および第２の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み、
　上記第１および上記第２パルスは１ビットのメモリ・データの処理を誘発することを特徴とするシンクロナス・メモリ装置の動作方法。」
　
２．補正事項の整理
　補正事項１−１
　補正前の請求項１の「上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」を、補正後の請求項１の「上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」と補正すること。
　補正事項１−２
　補正前の請求項１の「上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路を含み」を、補正後の請求項１の「上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を含み」と補正すること。
　補正事項１−３
　補正前の請求項１の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」を、補正後の請求項１の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」と補正すること。　
　補正事項２−１
　補正前の請求項１０の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路と」を、補正後の請求項９の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路と」と補正すること。
　補正事項２−２
　補正前の請求項１０の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路を具備し」を、補正後の請求項９の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を具備し」と補正すること。
　補正事項２−３
　補正前の請求項１０の「一つのデータ・ビットを処理するための時間ウィンドウは上記第１パルス　と上記第２パルス間の時間的な距離により定義され、読み出しまたは書き込みモードの動作の間に上記第１および上記第２パルスはそれぞれメモリデータの各ビットの処理を誘発すること」を、補正後の請求項９の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、読み出しまたは書き込みモードの動作の間に上記第１および上記第２パルスはそれぞれメモリデータの各ビットの処理を誘発すること」と補正すること。　
　補正事項３−１
　補正前の請求項２４の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで第１の一連の連続的なパルスを発生させる段階と」を、補正後の請求項１８の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階と」と補正すること。
　補正事項３−２
　補正前の請求項２４の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで第２の一連の連続的なパルスを発生させる段階と」を、補正後の請求項１８の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階と」と補正すること。
　補正事項３−３
　補正前の請求項２４の「上記第２の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」を、補正後の請求項１８の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第１および第２の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」と補正すること。
　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
（１−１）補正事項１−１について
　補正事項１−１についての補正は、補正前の請求項１の「上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」を、補正後の請求項１の「上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」と補正するものであるが、補正前の請求項１の「上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」は、図３に記載されている「内部クロック回路３０６」を指していることは明らかであり、補正前の請求項１の「上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」、すなわち、図３に記載されている「内部クロック回路３０６」に関して、出願当初の明細書及び図面には、以下の事項のみが記載されている。
（ａ）「【００１３】
　【課題を解決するための手段】
　したがって、一実施形態において、第１周期クロック信号を受信するために結合された第１クロック端子と、第２周期クロック信号を受信するために結合された第２クロック端子と、上記第１クロック端子に結合され、
上記第１周期クロック信号の一つのエッジで第１狭帯域パルス（ｎａｒｒｏｗ　　ｐｕｌｓｅ）を発生させるための第１クロック回路と、上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで第２狭帯域パルスを発生させるための第２クロック回路
（ｂ）「【００１５】
　更に、上
記第１クロック回路は上記第１クロック信号の立ち上がりエッジで上記第１狭帯域パルスを発生させ、上記第２クロック回路は上記第２クロック信号の立ち上がりエッジで上記第２狭帯域パルスを発生させる
（ｃ）「【００１６】
　　本発明の他の実施形態において、第１周期クロック信号および上記第１周期クロック信号に相補的な第２周期クロック信号を発生させるための回路を具備したクロック発生器と、上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、上記シンクロナス・メモリ装置は、上記第１周期クロック信号を受信するために結合された第１クロック端子と、上記第２周期クロック信号を受信するために結合された第２クロック端子と、上
記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１狭帯域パルス（ｎａｒｒｏｗ　　ｐｕｌｓｅ）を発生させるための第１クロック回路と、上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２狭帯域パルスを発生させるための第２クロック回路を具備し
（ｄ）「【００１８】
　また、本発明は外部から提供された第１周期クロック信号を第１クロック端子で受信する段階と、外部から提供された第２周期クロック信号（上記第２周期クロック信号は上記第１周期クロック信号と相補）を第２クロック端子で受信する段階と、
上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで第１の一連の連続的な狭帯域パルスを発生させる段階と、上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで第２の一連の連続的な狭帯域パルスを発生させる段階
（ｅ）「【００２５】
　
シンクロナス・メモリ装置３０４内の内部クロック回路３０６は例えば、信号ＣＬＫ，／ＣＬＫの各エッジ中の立ち上がりエッジで狭帯域パルス（ｎａｒｒｏｗ　ｐｕｌｓｅ）を発生させる。結果信号Ｅ．Ｐ，Ｏ．Ｐ（ＥＶＥＮＰ，ＯＤＤＰ）は偶数および奇数メモリコア回路を各々動作させる
（ｆ）「【００２９】
　
狭帯域パルスＥＶＥＮＰ，ＯＤＤＰはＣＬＫおよび／ＣＬＫの立ち上がりエッジで各々発生される。読み出し命令はＣＬＫの立ち上がりエッジで発生され
　したがって、上記（ａ）ないし（ｆ）には、「上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」に関しては、何らの記載もなされておらず、またこの「上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　よって、補正後の請求項１の「上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項１−１についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−２）補正事項１−２について　
　補正事項１−２について補正は、補正前の請求項１の「上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」を、補正後の請求項１の「上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」と補正するものであるが、補正前の請求項１の「上記第２周期クロック信号の一つのエッジで第１パルスを発生させるための第２クロック回路」は、図３に記載されている「内部クロック回路３０６」を指していることは明らかであり、補正前の請求項１の「上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」、すなわち、図３に記載されている「内部クロック回路３０６」に関して、出願当初の明細書及び図面には、上記「（１−１）補正事項１−１について」で引用した（ａ）ないし（ｆ）の事項のみが記載されている。
　したがって、上記（ａ）ないし（ｆ）には、「上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」に関しては、何らの記載もなされておらず、またこの「上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　よって、補正後の請求項１の「上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項１−２についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−３）補正事項１−３について　
　補正事項１−３について補正は、補正前の請求項１の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発すること」に、補正後の請求項１の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し」という構成を新たに付加するものであるが、この「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関して、出願当初の明細書及び図面には、以下の事項のみが記載されている。
（ｇ）「【０００６】
　図示した通り、自身のタイミングで変動を表す立下りエッジが完全に無視される反面に、読み出し命令およびデータ出力は全部ＣＬＫ信号の立ち上がりエッジで発生する。
したがって、例えば１０ｎｓ周期を持つ所定のＣＬＫ信号が与えられるならば、立下りエッジでの１５％変動はデータ処理のために約３．５ｎｓウィンドウだけを残す
（ｈ）「【００１０】
　互いに反対の相補的な２つのクロック信号を受信する２つのクロック・ピンの提供はデータを処理するための
メモリ回路に対する広い時間ウィンドウ
（ｉ）「【００１６】
　本発明の他の実施形態において、第１周期クロック信号および上記第１周期クロック信号に相補的な第２周期クロック信号を発生させるための回路を具備したクロック発生器と、上記クロック発生器に結合されたクロック端子を具備し、メモリ・データおよびメモリ制御信号等の流れを制御するための回路を具備するメモリ制御機と、上記クロック発生器および上記メモリ制御機に結合されるシンクロナス・メモリ装置を含み、上記シンクロナス・メモリ装置は、上記第１周期クロック信号を受信するために結合された第１クロック端子と、上記第２周期クロック信号を受信するために結合された第２クロック端子と、上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１狭帯域パルス（ｎａｒｒｏｗ　ｐｕｌｓｅ）を発生させるための第１クロック回路と、上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２狭帯域パルスを発生させるための第２クロック回路を具備し、
一つのデータ・ビットを処理するための時間ウィンドウは上記第１狭帯域パルスと上記第２狭帯域パルス間の一時的な距離により定義されることを特徴とする
（ｊ）「【００３０】
　固有微分クロック発生器３００は立ち上がりエッジで最小ジッターを各々表す信号ＣＬＫ，／ＣＬＫを発生させる。例えば、ＣＬＫおよび／ＣＬＫの立ち上がりエッジでの制限された５％変動および１０ｎｓクロック周期を持てば、
４．５ｎｓほど大きいデータ・ウィンドウ（ｗｉｎｄｏｗ）がメモリおよび制御機に使用できるようになる
（ｋ）「【００３１】
　したがって、
本発明はデータ・ウィンドウを増加させてデータを処理する制御機およびメモリに多くの時間を提供する
大きいデータ・ウィンドウは例えば、オーバーシュートおよびアンダーシュートの条件により発生される雑音の影響を減少させるので
（ｌ）「【００５０】
　結論的に、本発明はシンクロナス・メモリ装置およびシステムの性能を改善するための多様な技術を提供する。一実施形態において、
２つのクロック・ピンを提供することはデータ・ウィンドウおよび帯域幅を改善させるのに助けを与える。
（ｍ）「【００５３】
　【発明の効果】
　上記のような本発明は、
データ・ウィンドウおよび帯域幅を改善させ、雑音およびクロストークに強いメモリを提供し
　したがって、上記（ｇ）ないし（ｍ）には、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関しては、何らの記載もなされておらず、また、この「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項１の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」との記載を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項１−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。
　
　また、仮に、補正事項１−３についての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとしても、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」という構成を付加することは、「データウィンドウ」という、補正前の請求項１には存在しない概念を新たに付加するものであって、当該構成の付加は、補正前の請求項１に係る発明における発明特定事項のいずれかを下位概念化するものではない。　
　したがって、当該構成の付加を含む補正事項についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下、「改正前特許法」という。）第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第１７条の２第４項のその余のいずれかの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　よって、補正事項１−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第１７条の２第４項に規定する要件を満たさないものである。　
  　
（１−４）補正事項２−１について　
　補正事項２−１についての補正は、補正前の請求項１０の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」を、補正後の請求項９の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」と補正するものであるが、補正前の請求項１０の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」は、図３に記載されている「内部クロック回路３０６」を指していることは明らかであり、補正前の請求項１０の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路」、すなわち、図３に記載されている「内部クロック回路３０６」に関して、出願当初の明細書及び図面には、上記「（１−１）補正事項１−１について」で引用した（ａ）ないし（ｆ）の事項のみが記載されている。
　したがって、上記（ａ）ないし（ｆ）には、「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」に関しては、何らの記載もなされておらず、また、この「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項９の「上記第１クロック端子に結合されて上記第１周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第１パルスを発生させるための第１クロック回路」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項２−１についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−５）補正事項２−２について　
　補正事項２−２についての補正は、補正前の請求項１０の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路を具備し」を、補正後の請求項９の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を具備し」と補正するものであるが、補正前の請求項１０の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」は、図３に記載されている「内部クロック回路３０６」を指していることは明らかであり、補正前の請求項１０の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」、すなわち、図３に記載されている「内部クロック回路３０６」に関して、上記「（１−１）補正事項１−１について」で引用した（ａ）ないし（ｆ）の事項のみが記載されている。　
　したがって、上記（ａ）ないし（ｆ）には、「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」に関しては、何らの記載もなされておらず、また、この「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項９の「上記第２クロック端子に結合されて上記第２周期クロック信号の一つのエッジで該クロック周期の半分よりも幅が狭い第２パルスを発生させるための第２クロック回路を具備し」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項２−２についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−６）補正事項２−３について　
　補正事項２−３についての補正は、補正前の請求項１０の「読み出しまたは書き込みモードの動作の間に上記第１および上記第２パルスはそれぞれメモリデータの各ビットの処理を誘発すること」に、補正後の請求項９の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し」という構成を新たに付加するものであるが、この「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関して、出願当初の明細書及び図面には、上記「（１−３）補正事項１−３について」で引用した（ｇ）ないし（ｍ）の事項のみが記載されている。　
　したがって、上記（ｇ）ないし（ｍ）には、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関しては、何らの記載もなされておらず、また、この「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することが願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項９の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項２−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。
　
　また、仮に、補正事項２−３ついての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであるとしても、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するという構成を付加することは、「データウィンドウを提供」するという、補正前には存在しない概念を新たに付加するものであるから、当該構成の付加は、補正前の請求項１０に係る発明における発明特定事項のいずれかを下位概念化するものではない。　
　したがって、当該構成の付加を含む補正事項２−３についての補正は、改正前特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　よって、補正事項２−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第１７条の２第４項に規定する要件を満たさないものである。　
　
（１−７）補正事項３−１について
　補正事項３−１についての補正は、補正前の請求項２４の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで第１の一連の連続的なパルスを発生させる段階」を、補正後の請求項１８の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階」と補正するものであるが、補正前の請求項２４の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで第１の一連の連続的なパルスを発生させる段階」は、図３に記載されている「内部クロック回路３０６」の動作を指していることは明らかであり、この、図３に記載されている「内部クロック回路３０６」に関して、出願当初の明細書及び図面には、上記「（１−１）補正事項１−１について」で引用した（ａ）ないし（ｆ）の事項のみが記載されている。
　したがって、上記（ａ）ないし（ｆ）には、「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階」に関しては、何らの記載もなされておらず、また、この「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項１８の「上記第１周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第１の一連の連続的なパルスを発生させる段階」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項３−１についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−８）補正事項３−２について
　補正事項３−２についての補正は、補正前の請求項２４の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで第２の一連の連続的なパルスを発生させる段階」を、補正後の請求項１８の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階」と補正するものであるが、補正前の請求項２４の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで第２の一連の連続的なパルスを発生させる段階」は、図３に記載されている「内部クロック回路３０６」の動作を指していることは明らかであり、この図３に記載されている「内部クロック回路３０６」に関して、出願当初の明細書及び図面には、上記「（１−１）補正事項１−１について」で引用した（ａ）ないし（ｆ）の事項のみが記載されている。　
　したがって、上記（ａ）ないし（ｆ）には、「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階」に関しては、何らの記載もなされておらず、また、この「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階」が願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項１８の「上記第２周期クロック信号のそれぞれの連続的な立ち上がりエッジで該クロック周期の半分よりも幅が狭い第２の一連の連続的なパルスを発生させる段階」とする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項３−２についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
（１−９）補正事項３−３について　
　補正事項３−３についての補正は、補正前の請求項２４の「上記第２の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」を、補正後の請求項１８の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供し、上記第１および第２の一連の連続的なパルスに交代で応答して複数ビットのメモリ・データを処理する段階とを含み」と補正するものであるが、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウ」に関して、出願当初の明細書及び図面には、上記「（１−３）補正事項１−３について」で引用した（ｇ）ないし（ｍ）の事項のみが記載されている。　
　したがって、上記（ｇ）ないし（ｍ）には、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することに関しては、何らの記載もなされておらず、また、この「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」することが願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。　
　よって、補正後の請求項１８の「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するとする補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、補正事項３−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。　
　
　また、仮に、補正事項３−３ついての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとしても、「上記第１および第２パルスの時間間隔で決まる、上記第１および第２周期クロック信号の周期の半分の時間幅を持ったデータウィンドウを提供」するという構成を付加することは、「データウィンドウを提供」するという、補正前には存在しない概念を新たに付加するものであるから、当該構成の付加は、補正前の請求項２４に係る発明における発明特定事項のいずれかを下位概念化するものではない。　
　したがって、当該構成の付加を含む補正事項３−３についての補正は、改正前特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、改正前特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　よって、補正事項３−３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、改正前特許法第１７条の２第４項に規定する要件を満たさないものである。
　
４．むすび　
　以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、仮に当該要件を満たすものとしても、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年１０月１０日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし２５に係る発明は、平成１７年１１月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２５に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
　「【請求項１】　第１周期クロック信号を受信するために結合された第１クロック端子と、
　上記第１周期クロック信号と相補的な第２周期クロック信号を受信するために結合された第２クロック端子と、
　上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路と、
　上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路を含み、
　読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」
　
第４　刊行物に記載された発明
　刊行物１．特開平９−７３７８１号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平９−７３７８１号公報（なお、平成１７年７月６日付けの拒絶理由通知書では、刊行物１として特開平９−１６７４８５号公報が示されているが、その後、刊行物１として特開平９−７３７８１号公報が正しい番号であると出願人に通知されており、請求人も平成１７年１１月２日付けの意見書においてその旨確認している。）には、図５及び図６とともに、以下の記載がなされている。　
　「【００８３】
コントロール信号発生回路１は、外部クロック信号ＥＣＬＫを受け、それに基づき、外部クロック信号ＥＣＬＫと同じ周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）を発生する。さらに、コントロール信号発生回路１は、外部クロック信号ＥＣＬＫに基づき、外部クロック信号ＥＣＬＫの周波数ｆを１／２に分周した周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）を発生する。
　「【０１２６】（実施の形態２）図５は、本発明の実施の形態２による
ＳＤＲＡＭ
　【０１２７】図５の
ＳＤＲＡＭ
外部クロック信号ＥＣＬＫ
外部クロック信号ＥＣＬＫおよび内部クロック信号ＩＣＬＫ
、内部クロック信号ＩＣＬＫ（ｆ）の立上りで動作し、他方が内部クロック信号ＩＣＬＫ（ｆ）の立下りで動作する
　【０１２８】マルチプレクサ１５は、外部クロック信号ＥＣＬＫの周波数ｆを２倍した周波数２ｆの内部クロック信号ＩＣＬＫ（２ｆ）の立上りで一方のバンクに切換わり、内部クロック信号ＩＣＬＫ（２ｆ）の立下りで他方のバンクに切換わる点が異なる。コントロール信号発生回路１において、外部クロック信号ＥＣＬＫの立上りと立下りの両方で、外部アドレス信号Ａｄｄ、／ＲＡＳおよび／ＣＡＳなどの外部信号が取込まれる点が異なる。
　【０１２９】図６は、図５のＳＤＲＡＭの第１の動作を説明するためのタイミング図である。第１の動作は、外部クロック信号ＥＣＬＫの立下りで、バンクＡ１１に対する外部アドレス信号Ａｄｄ（外部ローアドレス信号、外部コラムアドレス信号）が取込まれ、外部クロック信号ＥＣＬＫの立上りから出力バッファ１７が活性化され、読出データが出力され始める場合である。また、バンクＢ１３に対しては、外部クロック信号ＥＣＬＫの立上りで外部アドレス信号Ａｄｄ（外部ローアドレス信号、外部コラムアドレス信号）が取込まれ、外部クロック信号ＥＣＬＫの立下りから出力バッファ１７が活性化され読出データが出力され始める。」
　「【０１４５】また、図５の
コラムアドレスカウンタＡ５が、内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫに同期して動作するときは、コラムアドレスカウンタＡ５は、信号／ＩＣＬＫの立上りエッジに応じて、内部コラムアドレス信号を発生する。このときは、コラムアドレスカウンタＢ７は、内部クロック信号ＩＣＬＫに同期して動作し、内部クロック信号ＩＣＬＫの立上りエッジで内部コラムアドレス信号を発生する
　
　そして、【００８３】段落の「コントロール信号発生回路１は、外部クロック信号ＥＣＬＫを受け、それに基づき、外部クロック信号ＥＣＬＫと同じ周波数ｆの内部クロック信号ＩＣＬＫ（ｆ）を発生する。さらに、コントロール信号発生回路１は、外部クロック信号ＥＣＬＫに基づき、外部クロック信号ＥＣＬＫの周波数ｆを１／２に分周した周波数ｆ／２の内部クロック信号ＩＣＬＫ（ｆ／２）を発生する。」の記載からみて、【０１４５】段落に記載されている、「内部クロック信号ＩＣＬＫ」及び「内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」は、共に、「コントロール信号発生回路１」によって生成されていることは明らかである。
　
　よって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「外部クロック信号ＥＣＬＫを受信するためのクロック端子と、
　上記クロック端子に結合されて、上記外部クロック信号ＥＣＬＫから、内部クロック信号ＩＣＬＫと、該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫを生成し出力するコントロール信号発生回路１と、
　前記内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫの立ち上がりエッジに同期してコラムアドレスを順次発生するコラムアドレスカウンタＡ５と、
　前記内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してコラムアドレスを順次発生するコラムアドレスカウンタＢ７と、
　前記コラムアドレスカウンタＡ５からのコラムアドレスを受けてメモリアレイバンクＡ内の特定の列を選択するコラムデコーダＡと、
　前記コラムアドレスカウンタＢ７からのコラムアドレスを受けてメモリアレイバンクＢ内の特定の列を選択するコラムデコーダＢとからなる、ＳＤＲＡＭ。」　
　
第５　対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明とを対比する。
（１）刊行物発明の「内部クロック信号ＩＣＬＫ」及び「該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」は、本願発明の「第１周期クロック信号」及び「上記第１周期クロック信号と相補的な第２周期クロック信号」にそれぞれ相当しているから、刊行物発明の「外部クロック信号ＥＣＬＫを受信するためのクロック端子と、　上記クロック端子に結合されて、上記外部クロック信号ＥＣＬＫから、内部クロック信号ＩＣＬＫと、該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫを生成し出力するコントロール信号発生回路１」は、本願発明の「第１周期クロック信号を受信するために結合された第１クロック端子と、　上記第１周期クロック信号と相補的な第２周期クロック信号を受信するために結合された第２クロック端子と」に対応しており、両者は、「クロック信号を受信するために結合されたクロック端子」を有し、「第１周期クロック信号と相補的な第２周期クロック信号」を備えている点で共通している。
（２）刊行物発明において「前記コラムアドレスカウンタＡ５からのコラムアドレスを受けてメモリアレイバンクＡ内の特定の列を選択」又は刊行物発明において「前記コラムアドレスカウンタＢ７からのコラムアドレスを受けてメモリアレイバンクＢ内の特定の列を選択」は、いずれも、読み出しまたは書き込みモードの動作の間に、「内部クロック信号ＩＣＬＫ」及び「該内部クロック信号ＩＣＬＫを反転した信号／信号ＩＣＬＫ」の立ち上がりエッジにおいて行われていることは明らかであり、また、これによって、メモリ・データの各ビットの処理を誘発しているものと認められ、また、刊行物発明の「ＳＤＲＡＭ」は、本願発明の「半導体メモリ装置」に相当しているから、刊行物発明の「前記コラムアドレスカウンタＡ５からのコラムアドレスを受けてメモリアレイバンクＡ内の特定の列を選択するコラムデコーダＡと、　前記コラムアドレスカウンタＢ７からのコラムアドレスを受けてメモリアレイバンクＢ内の特定の列を選択するコラムデコーダＢとからなる、ＳＤＲＡＭ」は、本願発明の「読み出しまたは書き込みモードの動作の間にそれぞれ上記第１および上記第２パルスはそれぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置」に対応している。
　そして、刊行物発明は、「内部クロック信号ＩＣＬＫ」及び「該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」の立ち上がりエッジによって、メモリ・データの各ビットの処理を誘発しているから、刊行物発明の「内部クロック信号ＩＣＬＫ」及び「該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」と、本願発明の「上記第１および上記第２パルス」とは、共に、第１及び第２のトリガー信号であると表現することができ、本願発明の「第１および上記第２パルス」は、「第１周期クロック信号」及び「第１周期クロック信号と相補的な第２周期クロック信号」に基づいて生成されているので、両者は、「読み出しまたは書き込みモードの動作の間にそれぞれ上記第１周期クロック信号と相補的な第２周期クロック信号に基づいて生成された第１および第２のトリガー信号は、それぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置」である点で共通している。
　
　よって、本願発明と刊行物発明とは、
　「クロック信号を受信するために結合されたクロック端子を有し、第１周期クロック信号と相補的な第２周期クロック信号を備え、
　読み出しまたは書き込みモードの動作の間にそれぞれ上記第１周期クロック信号と相補的な第２周期クロック信号に基づいて生成された第１および第２のトリガー信号は、それぞれメモリ・データの各ビットの処理を誘発することを特徴とする半導体メモリ装置。」である点で一致し、以下の点で相違する。
　
　相違点１
　「クロック端子」が、本願発明では、「第１周期クロック信号を受信するために結合された第１クロック端子と、　上記第１周期クロック信号と相補的な第２周期クロック信号を受信するために結合された第２クロック端子」とからなっており、「第１クロック端子」から「第１周期クロック信号」を得て、「第２クロック端子」から「第１周期クロック信号と相補的な第２周期クロック信号」を得ているのに対して、刊行物発明では、「クロック端子」が、１つであり、この１つの「クロック端子」から「外部クロック信号ＥＣＬＫ」を受信し、「ＳＤＲＡＭ」内の「コントロール信号発生回路１」によって、「内部クロック信号ＩＣＬＫと、該内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫを生成」している点。
　相違点２　
　「第１および第２のトリガー信号」が、本願発明では、「上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路と、　上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」とから得られる「第１パルス」及び「第２パルス」、すなわち、「第１および第２のトリガー信号」が、「上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジ」で発生させた「第１パルス」及び「上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジ」で発生させた「第２パルス」であるのに対して、刊行物発明では、「内部クロック信号ＩＣＬＫ」の立ち上がりエッジ及び「内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」の立ち上がりエッジそのものである点。
　
第６　当審の判断
１．相違点１について
　半導体メモリにおいて、相補のクロック端子を設け、この相補のクロック端子を介して、外部から相補のクロック信号を得るように構成することは、例えば、下記の周知文献１又は周知文献２に記載されているように従来周知の技術事項であるから、刊行物発明において、「外部クロック信号ＥＣＬＫを受信するためのクロック端子」に加えて、相補の「外部クロック信号／ＥＣＬＫを受信するためのクロック端子」を設け、言い換えると、「外部クロック信号ＥＣＬＫ」と、相補の「外部クロック信号／ＥＣＬＫ」とを受信するための、それぞれに対応する「クロック端子」を設けることにより、本願発明の如く、「第１周期クロック信号を受信するために結合された第１クロック端子と、　上記第１周期クロック信号と相補的な第２周期クロック信号を受信するために結合された第２クロック端子と」を備えた構成とすることは、当業者が容易になし得た程度のものである。
　
　周知文献１：特開平６−２０３５５３号公報　
　「【００１０】ここで、
２０は外部クロック信号ＣＬＫ（およびＣＬＫバー）から
　「【００１２】図４は信号生成回路２０および遅延回路２１を含む要部ブロック図である。
信号生成回路２０は、外部クロック信号ＣＬＫ（ＣＬＫバー）用の入力バッファ２０ａ、２０ｂと
　周知文献２：特開平３−１７８０９８号公報
（ａ）「この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭは、特に制限されないが、
外部から供給される相補クロック信号ＣＬＫに従って同期動作され
（ｂ）「このうち、チップ選択信号／ＣＳ，ライトイネーブル信号／ＷＥ、入力データＤｉｎ０〜Ｄｉｎ３ならびにアドレス信号Ａ０〜Ａ１１は、
上記相補クロック信号ＣＬＫの立ち上がり（ここで、例えば非反転クロック信号／ＣＬＫがハイレベルとされ反転クロック信号ＣＬＫがロウレベルとされることを“立ち上がり”と称し、その逆の場合を“立ち下がり”と称する。以下、相補信号について同様）に同期して対応するラッチに取り込まれ、
　
２．相違点２について　
　ＤＲＡＭやＳＤＲＡＭにおいて、外部から入力されるクロック信号の立ち上がりエッジを利用して、パルス信号を生成し、該パルス状の信号と同期してデータの読み出し／書き込みを行うことは、例えば、下記の周知文献３、周知文献４又は周知文献５に記載されているように従来周知の技術事項であり、また、パスル信号を生成するためにパルス発生回路を用いることは慣用手段であるから、刊行物発明において、「内部クロック信号ＩＣＬＫ」の立ち上がりエッジ及び「内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」の立ち上がりエッジに代えて、「内部クロック信号ＩＣＬＫ」の立ち上がりエッジを利用して生成したパルス信号、「内部クロック信号ＩＣＬＫを反転した信号／ＩＣＬＫ」の立ち上がりエッジを利用して生成したパルス信号及びパスル発生回路を用いて、本願発明の如く、「上記第１クロック端子に結合され、上記第１周期クロック信号の一つのエッジで第１パルスを発生させるための第１クロック回路と、　上記第２クロック端子に結合され、上記第２周期クロック信号の一つのエッジで第２パルスを発生させるための第２クロック回路」とを備えたものとすることは、当業者が容易になし得た程度のものである。
　
　周知文献３：特開平７−７８４９８号公報
　「【０００９】アドレスビットＡ０ないしＡｋから成る外部アドレスＡＤＤ、行アドレスストローブ信号バーＲＡＳ、列アドレスストローブ信号バーＣＡＳおよび書込みレリーズ信号バーＷＥは一時メモリ１４のなかに読入れられ、またそこに一時記憶され、
一時メモリ１４に与えられるクロック信号ＣＫＩによりそれぞれ行アドレスデコーダ１０、アドレスカウント装置１５およびデータ入力／出力装置１３に伝達される。
　「【００１３】
パルス変換器装置１６の一つの例が図３に示されている。そこで外部クロック信号ＣＬＫはナンドゲート３０の第１の入力端およびノアゲート３３の第１の入力端にも、またそれぞれ遅延回路３１とインバータ３２の直列回路および遅延回路３４とインバータ３５の直列回路を介してナンドゲート３０の第２の入力端およびノアゲート３３の第２の入力端にも与えられる。
ナンドゲート３０およびノアゲート３３の出力端はそれぞれ別のノアゲート３６の入力端と接続されており、その出力端はクロック信号ＣＫＩを供給する。
このパルス変換器装置１６の機能は同じく図４により説明される。モード選択装置１７の出力信号バーＴＥの低レベル状態の間はクロック信号ＣＬＫの各状態切換わりはパルス変換器装置の出力端におけるパルスに通じ、一方モード選択装置１７の出力信号バーＴＥの高レベル状態の際には外部クロック信号ＣＬＫの正の状態切換わりのみがクロック信号ＣＫＩのパルスに通ずる。
　周知文献４：特開平９−６３２６２号公報
　「【００１７】これに対して、本発明では、外部クロック信号を単に遅延させて使用するのではなく、
外部クロック信号から短いパルスを生成し、それで前段のパイプの処理結果が出力される直前にゲートを通過状態にして処理結果を停止させることなく次段へ転送し、転送が終了した直後にゲートを非通過状態にする。
　周知文献５：特開平９−２０４７７６号公報
　「【０００８】これらの問題点を図１０Ａ，１０Ｂ，１０Ｃを参照して具体的に説明する。
図１０Ａ，１０Ｂ，１０ＣはＳＤＲＡＭで外部クロック信号ＣＬＫの周波数による内部クロック信号ＣＬＫＤＱの発生時点を示すタイミング図である。
こでは外部クロック信号ＣＬＫにおけるローレベル時間ｔＣＬの下で、最大周波数の外部クロック信号ＣＬＫが供給される場合の各ＡＣパラメータと内部クロック信号ＣＬＫＤＱの発生時点との関係を示している
【０００９】
図１０Ａに示すｔＳＴは外部クロック信号ＣＬＫのネガティブエッジから内部クロック信号ＣＬＫＤＱとして発生する内部クロック遅延時間である。ｔＤＥＬは、内部クロック信号ＣＬＫＤＱが発生し、かつ、データ出力バッファまで伝達される遅延時間とデータ出力バッファのデータ伝達遅延時間とを合計したデータ出力バッファでの出力遅延時間である。
　
　よって、本願発明は、刊行物１に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７　むすび　
　以上のとおりであるから、本願は、請求項２ないし２５に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。