(57)【特許請求の範囲】
【請求項１】
供給電圧源の二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１ＭＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯＭトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ２）及びその間にある第２回路ノード（ＳＫ２）を有する第２直列結線とを含み、記憶された情報が前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミング状態により与えられたスイッチング状態に依存し、前記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれのゲートが相手側の直列結線の回路ノード（ＳＫ２，ＳＫ１）に接続され、前記二つの直列結線（Ｅ１，Ｍ１，Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード（ＳＫ２）が記憶回路の出力信号を送るようになっている記憶回路において：前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）が、記憶される情報に依存して前記第１（Ｅ１）又は第２（Ｅ２）の一方のＥＰＲＯＭトランジスタのみがプログラムされた状態に置かれかつ他方のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）がプログラムされない状態に置かれるプログラミング手段に接続され；前記プログラミング手段が；前記第１又は第２直列結線の対応する二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）に対面しているＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の側が、プログラミング動作中にプログラミング信号を前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の選択可能な一方のトランジスタにのみ送りかつ他方のＥＰＲＯＭトランジスタにはプログラミング信号を送らないプログラミング信号手段（ＰＳ１，ＰＳ２）に接続されている第１（ＰＴ１）及び第２（ＰＴ２）のプログラミングトランジスタと、プログラミング動作中に前記二つのプログラミングトランジスタ（ＰＴ１，ＰＴ２）を伝導状態にするプログラミング制御信号手段（ＰＲＯＧ）とを有し、カットオフトランジスタ（ＳＴ１，ＳＴ２）が、前記二つの直列結線にて、前記回路ノード（ＳＫ１，ＳＫ２）と、前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）と前記プログラミングトランジスタ（ＰＴ１，ＰＴ２）間の接続ポイントとの間に挿入され、前記カットオフトランジスタが、プログラミング動作中は、前記プログラミング制御信号手段（ＰＲＯＧ）によりオフ状態へ、プログラミング動作中でなければ、オン状態へ切り換え可能であり；少なくとも一つのシミュレーショントランジスタ（ＳＩＴ１，ＳＩＴ２）が、前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のそれぞれと並列又は直列に接続され、各シミュレーショントランジスタが、試験シミュレーションのために当該試験信号によりオン又はオフの状態へ交互に切り換え可能であり；前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の制御ゲートが結合して基準電圧源（ＲＥＦ）へ接続され；前記基準電圧源（ＲＥＦ）は、前記供給電圧源の二つの極（ＶＤＤ，ＧＮＤ）の間に挿入され、前記二つの極の一つの極（ＶＤＤ）と部分電圧タップポイント（ＴＡ）との間に挿入された第１スイッチングトランジスタ（ＳＷ１），部分電圧タップポイント（ＴＡ）と二つの極のほかの極（ＧＮＤ）との間に挿入されかつ一定電圧降下を有する第１回路構成要素（Ｄ），及びダイオードとして配線された第３ＥＰＲＯＭトランジスタ（Ｅ３）の形の一定電圧降下を有する第２回路構成要素を含み、前記部分電圧タップポイント（ＴＡ）に存在する電圧がプログラムされないＥＰＲＯＭトランジスタ（Ｅ１とＥ２）をオン状態に切り換えるに十分であるが、プログラムされたＥＰＲＯＭトランジスタ（Ｅ１とＥ２）を切り換えるには十分でないように、大きさが設定された電圧分割器（ＳＷ１，Ｄ，Ｅ３）と、前記部分電圧タップポイント（ＴＡ）と前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿入され、オン状態において、前記部分電圧タップポイント（ＴＡ）に存在する部分電圧レベルを前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第１の制御可能なスイッチ（ＴＧ２）と、前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）をプログラミングするに十分に高いプログラミング基準電圧を有するプログラミング基準電圧源（ＶＰＲＯＧ）と、前記プログラミング基準電圧源（ＶＰＲＯＧ）と前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿入され、オン状態において、プログラミング基準電圧を前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第２の制御可能なスイッチ（ＴＧ３）とを有し；プログラミング動作中は前記第２制御可能スイッチ（ＴＧ３）だけが伝導状態になるように、プログラミング動作中でなければ前記第１制御可能スイッチ（ＴＧ２）だけが伝導状態になるように、前記二つの制御可能スイッチ（ＴＧ２，ＴＧ３）が、前記プログラミング制御信号手段（ＰＲＯＧ）により制御され；前記三つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２，Ｅ３）が全く同一のモノリシック集積回路の一部であり、同一の制作工程により製作されることを特徴とする記憶回路。
【請求項２】
前記第１スイッチングトランジスタ（ＳＷ１）が高インピーダンス伝導トランジスタとして形成されている請求項１に記載の記憶回路。
【請求項３】
前記第１スイッチングトランジスタ（ＳＷ１）がオン状態において約１０ＭΩから約２０ＭΩの抵抗を有する請求項２に記載の記憶回路。
【請求項４】
低インピーダンスの第２スイッチングトランジスタ（ＳＷ２）が前記第１スイッチングトランジスタ（ＳＷ１）と並列に接続され、記憶回路が所定のターンオン時間の間オンに切り換えられるようになっている請求項１乃至請求項３に記載の記憶回路。
【請求項５】
第３スイッチングトランジスタ（ＳＷ３）が、前記部分電圧タップポイント（ＴＡ）と前記供給電圧源の接地（ＧＮＤ）への接続部との間に挿入され、前記第１スイッチングトランジスタ（ＳＷ１）と反対にオンまたはオフの状態へ駆動可能である請求項１乃至請求項４に記載の記憶回路。
【請求項６】
選択的に不伝導状態に製造することができる伝導ブリッジ（Ｒ）が前記部分電圧タップポイント（ＴＡ）と前記供給電圧源のほかの極（ＧＮＤ）との間の直列結線に挿入されている請求項１乃至請求項５に記載の記憶回路。
【請求項７】
記憶された情報が前記二つの直列結線のうちの一つの回路ノード（ＳＫ２）から取り出され、保持回路（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＴＲ１）がこの回路ノード（ＳＫ２）に接続され、少なくとも前記カットオフトランジスタ（ＳＴ１，ＳＴ２）がオフ状態へ駆動される時間の間、この回路ノード（ＳＫ２）に生成する個々の情報を記憶するようになっている請求項１乃至請求項６に記載の記憶回路。
【請求項８】
１回プログラマブルＰＲＯＭトランジスタ構成要素が、それぞれの場合に前記第１と第２のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の代わりに配置される請求項１乃至請求項７に記載の記憶回路。
【請求項９】
固定してプログラムされたＲＯＭ構成要素が、それぞれの場合に前記第１と第２のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の代わりに配置される請求項１乃至請求項７に記載の記憶回路。
【請求項１０】
少なくとも一つの制御可能なスイッチにより選択される複数の選択可能な機能を有する回路構成において、前記スイッチが、請求項１〜９のいずれか一つの請求項に記載の記憶回路から選択を決定するそのスイッチ制御情報を受信することを特徴とする回路構成。
【請求項１１】
前記回路構成がモノリシックに集積されている請求項１０に記載の回路構成。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、情報を記憶する記憶回路に関するもので、特に、モノリシック集積回路の回路部品を交互に切り換えるスイッチ情報を記憶する記憶回路であり、供給電圧源の二つの極の間に挿入された並列結線を有し、第１ＥＰＲＯＭトランジスタ、第１ＭＯＳトランジスタ及びその間にある第１回路ノードを有する第１直列結線と、第２ＥＰＲＯＭトランジスタ、第２ＭＯＳトランジスタ及びその間にある第２回路ノードを有する第２直列結線とを含み、記憶された情報が上記二つのＥＰＲＯＭトランジスタのプログラミング状態により与えられたスイッチング状態に依存し、上記二つのＭＯＳトランジスタのそれぞれのゲートが相手側の直列結線の回路ノードに接続され、上記二つの直列結線の一方の結線の回路ノードが記憶回路の出力信号を送るようになっている記憶回路に関する。
【０００２】
【従来の技術】
従来の記憶回路、詳細には、モノリシック集積回路の回路部品を交互に切り換えるスイッチ情報を記憶する記憶回路においては、例えば、供給電圧源の二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１ＭＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯＭトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ２）及びその間にある第２回路ノード（ＳＫ２）を有する第２直列結線とを含み、記憶された情報が上記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミング状態により与えられたスイッチング状態に依存し、上記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれのゲートが相手側の直列結線の回路ノード（ＳＫ２，ＳＫ１）に接続され、上記二つの直列結線（Ｅ１，Ｍ１，Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード（ＳＫ２）が記憶回路の出力信号を送るようになっている
この形式の記憶回路は、デザイン・エレクトロニック、Ｎｏ．１３、１９８９年６月２７日発行、マルクト＆テクニック誌、４６，４８，４９頁と、エレクトロニック・エンジニアリング誌、１９８８年９月発行、４４，４５，４８，５０，５４頁に記載されている。
【０００３】
【発明が解決しようとする課題】
モノリシック集積回路は、特に大規模集積回路の場合、複雑な構造であり、量産に入る前に、開発に大きな労力と広範囲な準備作業が必要である。従って、各集積回路には、多くの部品点数が望まれている。時には、ほんの僅か異なるいくつかのバージョンの集積回路が必要とされる。例えば、クロック発振器としてＲＣ発振器または水晶発振器を選択することが出来なければならない。
【０００４】
あるタイプの集積回路のいくつかのバージョンを形成する従来の方法では、このタイプの集積回路のすべてのバージョンを全く同一のチップに形成し、各種バージョンの異なる伝導パターンを形成している。しかし、異なるマスクが、所要の個々の伝導パターンを製作するために必要である。
【０００５】
各異なるバージョンに必要なすべての回路部品と伝導パターンとを、全く同一の集積回路に備え、対応するスイッチ制御信号により個々の所望のバージョンへ内部的に切り換えるスイッチを、この集積回路へ備えることにより、この労力は回避される。これはまた、このような集積回路が、開発段階の間、または、使用中においてさえも、内部選択されたバージョンからほかのバージョンへ切り換えられる利点にもつながる。
【０００６】
このために、上記のタイプの記憶回路を使用することが出来る。これにより、集積回路のスイッチは、記憶回路の記憶状態に従って制御される。
【０００７】
広く知られているように、ＥＰＲＯＭトランジスタは、伝導チャネルと制御ゲートとの間に浮遊ゲートを有する。ＥＰＲＯＭトランジスタの浮遊ゲートは、プログラムされない状態において電荷を帯電していないが、プログラムされた状態では電荷を帯電している。ｎ−チャネルＥＰＲＯＭトランジスタを考察すると、その浮遊ゲートは、プログラムされない状態において負の電荷を帯電していない。従って、ＥＰＲＯＭトランジスタは、約１．９Ｖの電圧が制御ゲートへ印加されていると、伝導状態になる。プログラムされたｎ−チャネルＥＰＲＯＭトランジスタにより、負の電荷が浮遊ゲートに認められる。これは、このようなトランジスタは、５Ｖより高い制御ゲート電圧の時にプログラムされた状態においてのみ伝導することを意味する。
【０００８】
プログラムされたＥＰＲＯＭトランジスタとプログラムされないＥＰＲＯＭトランジスタのこの異なる挙動は、情報の記憶に利用される。例えば、この情報は、記憶回路と同一の半導体チップに配置されたハードウェア・スイッチのスイッチング状態を、上述のように制御するために使用することが出来る。
【０００９】
上述のタイプの記憶回路により、送られた誤った記憶情報に関しては、エラーは発生しない。乱れた状態の後、この記憶回路は、プログラムされた記憶情報を確実に送る正しい回路状態を常に独自に再開する。供給電圧が降下すると、妨害によるか、または、計画的遮断により、記憶回路は、供給電圧を元へ戻して正しい記憶情報を再び送ることが十分に出来る。読み出し信号は不要である。
【００１０】
このような記憶回路は、スイッチ制御情報をスイッチへ送るのに適しているだけではない。情報が確実に記憶され、正確に入力されるべきいかなる条件においても、この記憶回路は、長時間乱れることもなく有利に使用することが出来る。例えば、記憶回路は、不揮発性メモリにも非常に適している。
【００１１】
一般に、記憶回路とそれにより制御された回路の試験を繰り返すことは必要である。引き続いて、記憶回路により制御された回路の機能を変化することも必要になる。これは、記憶回路の記憶充填量を変化すること、従って、それを再びプログラミングすることを意味する。制御された回路の動作中に、この動作が中断されたり損なわれたりすることなく、試験及びまたは再プログラミングが、必要である。
【００１２】
本発明は、上述の形式の記憶回路を開発する上での問題に基づいて成されたものであり、本発明の主要な目的は、試験と再プログラミングを簡便な方法で行うことができる記憶回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、供給電圧源の二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１ＭＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯＭトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ２）及びその間にある第２回路ノード（ＳＫ２）を有する第２直列結線とを含み、記憶された情報が前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミング状態により与えられたスイッチング状態に依存し、前記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれのゲートが相手側の直列結線の回路ノード（ＳＫ２，ＳＫ１）に接続され、前記二つの直列結線（Ｅ１，Ｍ１，Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード（ＳＫ２）が記憶回路の出力信号を送るようになっている記憶回路に関するものであり、本発明の上記目的は、前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）が、記憶される情報に依存して前記第１（Ｅ１）又は第２（Ｅ２）の一方のＥＰＲＯＭトランジスタのみがプログラムされた状態に置かれかつ他方のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）がプログラムされない状態に置かれるプログラミング手段に接続され；前記プログラミング手段が；前記第１又は第２直列結線の対応する二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）に対面しているＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の側が、プログラミング動作中にプログラミング信号を前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の選択可能な一方のトランジスタにのみ送りかつ他方のＥＰＲＯＭトランジスタにはプログラミング信号を送らないプログラミング信号手段（ＰＳ１，ＰＳ２）に接続されている第１（ＰＴ１）及び第２（ＰＴ２）のプログラミングトランジスタと、プログラミング動作中に前記二つのプログラミングトランジスタ（ＰＴ１，ＰＴ２）を伝導状態にするプログラミング制御信号手段（ＰＲＯＧ）とを有し、カットオフトランジスタ（ＳＴ１，ＳＴ２）が、前記二つの直列結線にて、前記回路ノード（ＳＫ１，ＳＫ２）と、前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）と前記プログラミングトランジスタ（ＰＴ１，ＰＴ２）間の接続ポイントとの間に挿入され、前記カットオフトランジスタが、プログラミング動作中は、前記プログラミング制御信号手段（ＰＲＯＧ）によりオフ状態へ、プログラミング動作中でなければ、オン状態へ切り換え可能であり；少なくとも一つのシミュレーショントランジスタ（ＳＩＴ１，ＳＩＴ２）が、前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のそれぞれと並列又は直列に接続され、各シミュレーショントランジスタが、試験シミュレーションのために当該試験信号によりオン又はオフの状態へ交互に切り換え可能であり；前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の制御ゲートが結合して基準電圧源（ＲＥＦ）へ接続され；前記基準電圧源（ＲＥＦ）は、前記供給電圧源の二つの極（ＶＤＤ，ＧＮＤ）の間に挿入され、前記二つの極の一つの極（ＶＤＤ）と部分電圧タップポイント（ＴＡ）との間に挿入された第１スイッチングトランジスタ（ＳＷ１），部分電圧タップポイント（ＴＡ）と二つの極のほかの極（ＧＮＤ）との間に挿入されかつ一定電圧降下を有する第１回路構成要素（Ｄ），及びダイオードとして配線された第３ＥＰＲＯＭトランジスタ（Ｅ３）の形の一定電圧降下を有する第２回路構成要素を含み、前記部分電圧タップポイント（ＴＡ）に存在する電圧がプログラムされないＥＰＲＯＭトランジスタ（Ｅ１とＥ２）をオン状態に切り換えるに十分であるが、プログラムされたＥＰＲＯＭトランジスタ（Ｅ１とＥ２）を切り換えるには十分でないように、大きさが設定された電圧分割器（ＳＷ１，Ｄ，Ｅ３）と、前記部分電圧タップポイント（ＴＡ）と前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿入され、オン状態において、前記部分電圧タップポイント（ＴＡ）に存在する部分電圧レベルを前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第１の制御可能なスイッチ（ＴＧ２）と、前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）をプログラミングするに十分に高いプログラミング基準電圧を有するプログラミング基準電圧源（ＶＰＲＯＧ）と、前記プログラミング基準電圧源（ＶＰＲＯＧ）と前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿入され、オン状態において、プログラミング基準電圧を前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第２の制御可能なスイッチ（ＴＧ３）とを有し；プログラミング動作中は前記第２制御可能スイッチ（ＴＧ３）だけが伝導状態になるように、プログラミング動作中でなければ前記第１制御可能スイッチ（ＴＧ２）だけが伝導状態になるように、前記二つの制御可能スイッチ（ＴＧ２，ＴＧ３）が、前記プログラミング制御信号手段（ＰＲＯＧ）により制御され；前記三つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２，Ｅ３）が全く同一のモノリシック集積回路の一部であり、同一の制作工程により製作されることによって達成される。
【００１４】
さらに、本発明の上記目的は、次の態様とすることによって、より効果的に達成される。
【００１５】
（ａ）前記第１スイッチングトランジスタ（ＳＷ１）が高インピーダンス伝導トランジスタとして形成されていること。
（ｂ) 前記第１スイッチングトランジスタ（ＳＷ１）がオン状態において約１０ＭΩから約２０ＭΩの抵抗を有すること。
（ｃ）低インピーダンスの第２スイッチングトランジスタ（ＳＷ２）が前記第１スイッチングトランジスタ（ＳＷ１）と並列に接続され、記憶回路が所定のターンオン時間の間オンに切り換えられるようになっていること。
（ｄ）第３スイッチングトランジスタ（ＳＷ３）が、前記部分電圧タップポイント（ＴＡ）と前記供給電圧源の接地（ＧＮＤ）への接続部との間に挿入され、前記第１スイッチングトランジスタ（ＳＷ１）と反対にオンまたはオフの状態へ駆動可能であること。
（ｅ）選択的に不伝導状態に製造することができる伝導ブリッジ（Ｒ）が前記部分電圧タップポイント（ＴＡ）と前記供給電圧源のほかの極（ＧＮＤ）との間の直列結線に挿入されていること。
（ｆ）記憶された情報が前記二つの直列結線のうちの一つの回路ノード（ＳＫ２）から取り出され、保持回路（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＴＲ１）がこの回路ノード（ＳＫ２）に接続され、少なくとも前記カットオフトランジスタ（ＳＴ１，ＳＴ２）がオフ状態へ駆動される時間の間、この回路ノード（ＳＫ２）に生成する個々の情報を記憶するようになっていること。
（ｇ）１回プログラマブルＰＲＯＭトランジスタ構成要素が、それぞれの場合に前記第１と第２のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の代わりに配置されること。
（ｈ）固定してプログラムされたＲＯＭ構成要素が、それぞれの場合に前記第１と第２のＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の代わりに配置されること。
（ｉ）少なくとも一つの制御可能なスイッチにより選択される複数の選択可能な機能を有する回路構成において、スイッチが、上記の主構成及び（ａ）〜（ｈ）に記載の記憶回路から選択を決定するそのスイッチ制御情報を受信すること。
（ｊ）前記回路構成がモノリシックに集積されていること。
【００１６】
【作用】
本発明の記憶回路によれば、随時対応して選択された論理信号を単に送ることにより非常に弾力的で多角的な方法で試験を行い、再プログラミングを行う必要もなく、個々のプログラミング状態と異なる記憶状態をシミュレートし、記憶回路の記憶充填量により与えられた回路状態のほかに、記憶回路により制御された回路構成の機能を点検し、１回のプログラマブルな記憶要素が使用される時にプログラムされた記憶充填量と異なる記憶充填量で試験を繰り返すことさえも可能である。
【００１７】
記憶回路が繰り返しプログラムされる記憶要素により構成されるならば、これは本発明の記憶回路のプログラミング手段によりいつでも行うことが出来る。
【００１８】
使用されるプログラミングトランジスタは、好適に電圧安定トランジスタ、すなわち、プログラミング動作中に少なくとも発生する電圧レベルに損傷することなく耐えるトランジスタである。
【００１９】
記憶装置のすべての回路構成要素は、二つのＥＰＲＯＭトランジスタを除いて、プログラミング動作中にカットオフトランジスタにより保護される。このために、カットオフトランジスタは、プログラミング動作中にオフ状態に切り換えられ、さもなければ、伝導状態である。電圧安定トランジスタは、好適にカットオフトランジスタの代わりにも使用される。
【００２０】
記憶回路の記憶充填量により制御された回路部品が、このためにＥＰＲＯＭトランジスタを再プログラミングする必要もなく、異なる記憶充填量に対するその反応に関し試験されるようにするため、シミュレーショントランジスタが、各ＥＰＲＯＭトランジスタと並列に接続して実際に不伝導状態のＥＰＲＯＭトランジスタを伝導状態に駆動する。これには、記憶回路の出力信号により制御されるスイッチが、プログラミングまたは試験動作により損なわれない利点がある。
【００２１】
保持回路は、好適に記憶回路の出力に接続しており、記憶回路の個々の記憶値を保持する。これには、記憶回路の出力信号により制御されたスイッチが、プログラミングまたは試験の動作により損なわれない利点がある。このようなプログラミングまたは試験は、保持回路により記憶が有る無しにかかわず、希望通りに行われる。
【００２２】
本発明の記憶回路の基準電圧源は、比較的に単純な回路構成にかかわらず、記憶回路の非常に多角的で弾力的な動作を可能にする。
【００２３】
一般に知られているように、用語”ＥＰＲＯＭ”は、”消去可能プログラマブルＲＯＭ”の略語であり、プログラミングが再び消去されるプログラマブルＲＯＭである。二つの異なるタイプが知られている。普通”ＥＰＲＯＭ”と呼ばれている第１タイプの場合、プログラミングは紫外線へ露出することにより消去される。ほかのタイプの場合、プログラミングは電気的に消去される。このタイプの一般的名称は、”Ｅ２  ＰＲＯＭ”（電気的に消去可能なプログラマブルＲＯＭ）である。このケースの場合、用語”ＥＰＲＯＭ”には、両方のタイプの消去可能プログラマブルＲＯＭがある。両方のタイプは、同じ回路に使用することが出来る。プログラミング装置は、プログラミングと、あるいは紫外線により消去可能なＥＰＲＯＭの記憶充填量の読み出しとにのみ使用され、プログラミング装置は、そのほかに、電気的に消去可能なＥ２  ＰＲＯＭにより消去するために使用される。従って、プログラミング、消去及びあるいは読み出しのために、異なる電圧が、プログラミング装置によりＥ２  ＰＲＯＭトランジスタの端子へ随時対応して単に印加されるだけである。
【００２４】
バイポーラトランジスタにより全記憶回路のトランジスタの一部を実行することも考えられる。これは、ＥＰＲＯＭトランジスタそれ自身を除いて、全てのトランジスタに対し保持する。
【００２５】
本発明と、本発明の利点のある開発成果は、実施態様に関し詳細に説明されるであろう。
【００２６】
【実施例】
本発明の実施態様の次の説明において、ＥＰＲＯＭトランジスタは、紫外線により消去可能なＥＰＲＯＭであると想定されている。
【００２７】
また、図面において、ｐ−チャネルトランジスタは、制御ゲート上に小さい円で印されている。このような円の無いトランジスタは、ｎ−チャネルトランジスタである。
【００２８】
二つの星印（＊＊）により図面に印されたトランジスタは、電圧安定トランジスタとして構成されており、供給電圧と比較して比較的に高いプログラミング電圧に、危険も損傷も無く耐える。ｐ−チャネルトランジスタが、基本的に高い電気的強度に製作されているので、二つの星印（＊＊）のトランジスタは、常にｎ−チャネルトランジスタを指している。
【００２９】
図１は、本発明の記憶回路の第一実施態様を示す。この回路は、供給電圧線路ＶＤＤの間に並列に接続されており、例えば、５Ｖの供給電圧を送る接地リード線ＧＮＤは、第１ＥＰＲＯＭトランジスタＥ１、第１カットオフトランジスタＳＴ１及び第１ＭＯＳトランジスタＭ１の第１直列結線と、第２ＥＰＲＯＭトランジスタＥ２、第１カットオフトランジスタＳＴ２及び第１ＭＯＳトランジスタＭ２の第２直列結線とから成っている。ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲートは、結合して基準電圧源ＲＥＦへ接続している。ＳＴ１とＭ１との間の第１回路ノードＳＫ１は、Ｍ２のゲートへ接続している。ＳＴ２とＭ２との間の第２回路ノードＳＫ２は、Ｍ１のゲートへ接続している。第２回路ノードＳＫ２は、記憶回路の出力ＯＵＴを形成している。
【００３０】
プログラムされないＥＰＲＯＭトランジスタは、その浮遊ゲートに負の電荷を帯電していないので、約１．９Ｖの電圧がその制御ゲートへ印加されると、伝導状態になる。この電圧レベルは、ＥＰＲＯＭトランジスタに対し少し変えることが出来、各種の方法により発生する。プログラムされたＥＰＲＯＭトランジスタは、その浮遊ゲートに負の電荷を帯電する。これは、このようなトランジスタが、約５Ｖのゲート電圧の時にのみ伝導状態であることを意味する。ここで考えているトランジスタは、ｎ−チャネルＥＰＲＯＭである。しかし、ｐ−チャネルＥＰＲＯＭトランジスタは、記憶回路が随時対応して使用される場合、使用することも出来る。
【００３１】
基準電圧源ＲＥＦは、ノーマルモードにおいて、約３Ｖの基準電圧をＥＰＲＯＭトランジスタＥ１とＥ２との制御ゲートへ送る。従って、消去されるか、または、プログラムされないＥＰＲＯＭトランジスタは、プログラムされたＥＰＲＯＭトランジスタが不伝導状態である間、伝導状態である。例えば、Ｅ１がプログラムされず、Ｅ２がプログラムされていると仮定すると、Ｅ２が不伝導状態である間、Ｅ１はこの基準電圧において伝導状態である。Ｅ１が伝導状態であるので、第１回路ノードＳＫ１は低電位であり、従って、Ｍ２は伝導状態である。このために、また、Ｅ２が不伝導状態であるので、第２回路ノードＳＫ２は高電位である。従って、記憶回路の出力ＯＵＴには、論理値Ｈがあり、これは２進値”１”と見なされる。この高出力電圧がゲートＭ１に存在しているので、後者は不伝導状態である。
【００３２】
ＯＵＴの初期の状態は安定しており、トランジスタが各直列結線において不伝導状態であるので、横断電流が記憶回路に流れる。
【００３３】
明らかなように、読み出し信号は不要である。供給電圧を十分に発生し、そこから、基準電圧が引き出される。供給電圧が一時的にされなくても、ターンオフによるか、または、動揺によるにしても、供給電圧が復帰すると直ちに、正しい記憶情報が、出力ＯＵＴにおいて再び使用出来る。
【００３４】
本発明の記憶回路のプログラミング装置は、第１プログラミングトランジスタＰＴ１と第２プログラミングトランジスタＰＴ２とから成り、これらのトランジスタを介して、Ｅ１またはＥ２のＧＮＤに接続していない側は、第１プログラミング信号源ＰＳ１または第２プログラミング信号源ＰＳ２に接続している。ＰＴ１とＰＴ２のゲートは、結合してプログラミング制御信号源ＰＲＯＧへ接続している。プログラミング動作中に、ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲートは、約１２．５Ｖの基準電圧を受電する。基準電圧源がこれをどのように行うかは、図３を参照して説明する。
【００３５】
プログラミング動作中に、約１２．５Ｖの基準電圧がＥ１とＥ２の制御ゲートへ同時に送られている間、プログラミングトランジスタＰＴ１とＰＴ２とは、プログラミング制御信号（ＰＲＯＧ）により伝導状態になる。プログラムされるＥＰＲＯＭトランジスタＥ１とＥ２のひとつは、約７Ｖのプログラミング電圧を、対応するプログラミングトランジスタＰＴ１またはＰＴ２を介して、対応するプログラミング信号源ＰＳ１またはＰＳ２から受電する。プログラムされるＥＰＲＯＭトランジスタを流れるこの発生した電流から、電荷キャリアは、約１２．５Ｖの高い基準電圧によりトンネル効果により浮遊ゲートへ引き込まれ、プログラミング動作後、そこに残る。二つのプログラミング信号源ＰＳ１またはＰＳ２の代わりに、一つの結合したプログラミング信号源を使用して、単にＰＴ１とＰＴ２とを選択的に駆動することにより、プログラムされる個々のＥＰＲＯＭトランジスタＥ１とＥ２とを選択することが出来る。
【００３６】
カットオフトランジスタＳＴ１とＳＴ２は、電圧安定トランジスタとして構成されており、カットオフトランジスタＳＴ１とＳＴ２の上方に配置された回路部品をプログラミング動作とその高電圧とから保護する働きをする。このために、ＳＴ１とＳＴ２のゲートは、結合して制御信号源ＰＲＯＧと接続しており、ＰＲＯＧは、プログラミング制御信号の反転バージョンを制御信号源ＰＲＯＧからこれらのゲートへ送る。これにより、カットオフトランジスタＳＴ１とＳＴ２は、プログラミング動作中に不伝導状態になり、このようなプログラミング動作を除いて伝導状態になる。
【００３７】
本発明の記憶回路は、そのほかに、第１ＥＰＲＯＭトランジスタＥ１と第２ＥＰＲＯＭトランジスタＥ２とにそれぞれ並列に接続したシミュレーショントランジスタＳＩＴ１とＳＩＴ２とを有する。ＳＩＴ１とＳＩＴ２のゲートは、試験信号源ＴＥＳＴ１とＴＥＳＴ２とにそれぞれ接続している。両方のトランジスタは、電圧安定トランジスタとして構成されている。
【００３８】
記憶回路の出力信号により駆動される回路部品が、ＥＰＲＯＭトランジスタＥ１とＥ２とを再プログラムする必要がないか、または、１回プログラマブルＰＲＯＭ要素がＥＰＲＯＭトランジスタの代わりに配置される場合、記憶回路の異なる記憶充填量においてその挙動に関し試験されるように、シミュレーショントランジスタＳＩＴ１とＳＩＴ２が配置されている。このシミュレーションは、プログラムされたＥＰＲＯＭトランジスタにより行われるか、または、伝導状態のシミュレーショントランジスタにより橋絡された正常に印加される約３Ｖの低基準電圧レベルにおいて、不伝導状態であるＰＲＯＭ要素により行われる。
【００３９】
記憶回路の出力ＯＵＴの両方の状態を実現するために、第１試験段階に関してプログラムされたＥ１／プログラムされないＥ２の配置状態を生成し、ほかの試験段階に関しプログラムされないＥ１／プログラムされたＥ２の配置状態を生成することが一般に必要である。これは、紫外線照射によるＥＰＲＯＭトランジスタＥ１とＥ２の時間のかかる中間消去を必要とする。この要求条件は、シミュレーショントランジスタＳＩＴ１とＳＩＴ２により回避することが出来る。例えば、プログラムされたＥ１／プログラムされないＥ２の配置状態が実現され、試験された後、Ｅ２もプログラムされる。次に、第２の可能性、プログラムされないＥ１／プログラムされたＥ２、がＥ１をＳＩＴ１により橋絡することによりシミュレートされる。すなわち、次に、両方のＥＰＲＯＭトランジスタＥ１とＥ２がプログラムされ、Ｅ１とＥ２のすべてのプログラミング配置状態が、シミュレーショントランジスタＳＩＴ１とＳＩＴ２によりシミュレートされる。Ｅ１とＥ２に並列に接続したシミュレーショントランジスタＳＩＴ１とＳＩＴ２の代わりか、または、そのほかに、Ｅ１とＥ２と直列に接続し、シミュレートされる配置状態に依存して、不伝導状態になるか、または、伝導状態になるシミュレーショントランジスタを使用することが出来る。このために、カットオフトランジスタＳＴ１とＳＴ２が二つの異なる試験信号源により独立して駆動される場合には、これらのカットオフトランジスタも使用することが出来る。このシミュレーションにより、スイッチに続く回路配置状態がどのように反応するかを見るため、再プログラミングすることなく、記憶回路の出力ＯＵＴにおける信号により制御されたスイッチを、各スイッチング状態に交互に置くことが出来る。安全性の理由から、シミュレーショントランジスタＳＩＴ１とＳＩＴ２を、試験モードにおいてのみシミュレーション状態へ切り換えることが、好適に可能でなければならない。
【００４０】
記憶回路は、１回プログラマブル記憶セル（ＰＲＯＭ）によっても構成することが出来る。この試験手順を基準電圧源ＲＥＦの各種モードに関連して次に述べる。
【００４１】
図２は、図１に示された実施態様のほかに保持回路またはラッチ回路を有する本発明の記憶回路の実施態様を示す。既知の方法により、この回路は、第２インバータＩＮＶ２といわゆる伝達ゲートＴＧ１とから成る直列結線により橋絡された第１インバータＩＮＶ１を、ＳＫ２とＯＵＴとの間に有する。ＴＧ１は、ｐ−チャネルトランジスタとｎ−チャネルトランジスタとの並列結線により構成されている。”１”がｐ−チャネルトランジスタによってのみ適切にゲートされ、”０”がｎ−チャネルトランジスタによってのみ適切にゲートされるので、この並列結線が使用される。
【００４２】
記憶制御信号ＳＴＯＲＥは、伝達ゲートＴＧ１の二つのトランジスタのゲートへ、直接か、または、第３インバータＩＮＶ３を経て送られる。この信号は、カットオフトランジスタＳＴ１とＳＴ２とがプログラミング動作を実行するためにオフ状態に置かれている場合にのみ、保持回路を作動する。このようなプログラミング動作の開始前、従って、ＳＴ１とＳＴ２とが不伝導状態になる前に、第２回路ノードＳＫ２に存在する現在の記憶情報が記憶される。出力ＯＵＴへ接続したスイッチは飛び越すことが出来ず、従って、プログラミング動作中に動揺を起こす。
【００４３】
図２に示された記憶回路の実施態様は下記の能力を有する。
ラッチング能力，
ＥＰＲＯＭトランジスタのプログラミング能力と読み出し能力，
試験能力，
ノーマルモードにおいてであるが、また試験とプログラミング中の妨害免除，
【００４４】
ＥＰＲＯＭトランジスタＥ１とＥ２のプログラミング状態が、プログラミング信号源ＰＳ１とＰＳ２とに接続した回線を介して読み出されるので、読み出し能力が与えられる。
【００４５】
図１と２は、基準電圧回路ＲＥＦの基準電圧源を回路ブロックとして示しており、このブロックは、基準電圧ＶＲＥＦをＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲートへ結合して送る。基準電圧源ＲＥＦを記憶回路３に関して説明する。
【００４６】
図３に示された基準電圧源は、第１スイッチングトランジスタＳＷ１と直列結線を有する電圧分割器、拡散低インピーダンス抵抗体Ｒ、ダイオードとして配線されたトランジスタＤ、及び同様にダイオードとして配線された第３ＥＰＲＯＭトランジスタＥ３を有する。この直列結線は、供給電圧源の極ＶＤＤとＧＮＤとの間に接続している。ＳＷ１とＲとの間には、電圧分割器の部分電圧のタップポイントＴＡがある。第１スイッチングトランジスタＳＷ１は、オン状態において高インピーダンスでもあるように、製作されている。それは、オン状態において、約１０ＭΩから約２０ＭΩの範囲の抵抗を有することが好ましい。これは、数１００ｎＡ程度の非常に小さい電流が、ＳＷ１が伝導状態であっても、電圧分割器を常に流れることを意味する。これにより、供給電圧源が保護され、これは、電源が蓄電池に構成されている場合、特に重要である。
【００４７】
第２スイッチングトランジスタＳＷ２が第１スイッチングトランジスタＳＷ１と並列に接続しており、これはオン状態において低インピーダンスである。
【００４８】
第３スイッチングトランジスタＳＷ３が、ＴＡとＧＮＤとの間に置かれた電圧分割器の一部と並列に接続している。
【００４９】
ＳＷ１とＳＷ３のゲート電極が、結合して論理信号源ＯＴＰＴＥＳＴに接続している。ＳＷ２のゲート接続は、論理信号源ＲＥＳＥＴＮに接続している。
【００５０】
部分電圧タップポイントＴＡと基準電圧源の出力接続部ＲＥＦＯＵＴとの間に、オン状態において部分電圧タップポイントＴＡに存在する電圧を出力接続部ＲＥＦＯＵＴへゲートする第２伝達ゲートＴＧ２が接続されている。
【００５１】
プログラミング電圧源ＶＰＲＯＧとその出力との間に、オン状態においてプログラミング電圧ＶＰＲＯＧを基準電圧回路ＲＥＦの出力ＲＥＯＵＴへゲートする第３伝達ゲートＴＧ３が接続されている。図２においてＴＧ１に関連してすでに説明した理由により、伝達ゲートＴＧ２とＴＧ３とは、並列に接続したｐ−チャネルトランジスタとｎ−チャネルトランジスタとをどちらも有しており、これにより、ゲートＴＧ２とＴＧ３は、論理信号”０”の電圧レベルと論理信号”１”の電圧レベルの両方を容易にゲートする。
【００５２】
ＴＧ２は、ｎ−チャネルトランジスタＮ２とｐ−チャネルトランジスタＰ２の並列結線を有する。ＴＧ３は、ｎ−チャネルトランジスタＮ３とｐ−チャネルトランジスタＰ３の並列結線を有する。
【００５３】
Ｐ２とＮ３の制御ゲートは、論理信号源ＰＲＯＧに直接に接続し、Ｐ３とＮ２の制御ゲートは、論理信号源ＰＲＯＧに第４インバータＩＮＶ４を介して接続している。ＩＮＶ４は、直列結線のｐ−チャネルトランジスタＰ４とｎ−チャネルトランジスタＮ４とを有する。
【００５４】
図示された実施態様において、供給電圧源は供給電圧ＶＤＤ＝５Ｖを送る。プログラミング電圧ＶＰＲＯＧは、プログラミング動作中に１２．５Ｖか、さもなければ、供給電圧のように５Ｖである。論理信号ＰＲＯＧの電圧レベルは、後者が論理値”１”または”Ｈ”を有する場合同様に１２．５Ｖである。この通常の論理信号値は、論理信号ＲＥＳＥＴＮとＯＴＰＴＥＳＴとに十分である。
【００５５】
基準電圧源ＲＥＦは、先ず第一に、動作中に図１または図２の電子記憶セルの読み出しを行うように意図されている。しかし、さらに、記憶セルのプログラミングを行い、試験能力を支援するようにも意図されている。
【００５６】
次に、基準電圧源ＲＥＦの機能モードを各種動作状態において説明する。
【００５７】
１．ノーマルモード：
ノーマルモードにおいて、基準電圧回路ＲＥＦの入力信号は、次の論理レベルにある；
ＯＴＰＴＥＳＴ＝０，
ＲＥＳＥＴＮ＝１，
ＰＲＯＧ＝０，
ＶＰＲＯＧ＝ＶＤＤ。
【００５８】
これらの入力値により、トランジスタＳＷ２，ＳＷ３，Ｎ３，Ｐ３及びＮ４は不伝導状態である。トランジスタＳＷ１，Ｎ２，Ｐ２及びＰ４は伝導状態である。
【００５９】
トランジスタＤとＥ３は、そのドレーン端子に接続しているその制御ゲートによりダイオードとしてそれぞれ配線されているので、ＤとＥ３は、いわゆる弱い極性反転状態であり、これらの二つのトランジスタのそれぞれの電圧降下は、ほぼ、個々のトランジスタが伝導状態になる初めの電圧ＶＴＨである。トランジスタＤの場合、初めの電圧は約＋０．９Ｖである。第３ＥＰＲＯＭトランジスタＥ３は消去された（プログラムされない）状態であり、従って、約＋１．９Ｖの初めの電圧を有する。供給電圧ＶＤＤが十分に高くなるとすぐに、ＤとＥ３はそれぞれ一定の電圧降下により構成部分を構成し、これらの電圧降下の合計は、約２．８Ｖである。拡散抵抗体Ｒは低いインピーダンスを有しているので、部分電圧タップポイントＴＡは、ＶＤＤのノーマル電圧レベルにおいて約３Ｖである。
【００６０】
部分電圧を発生するのに必要な横断電流は、ＳＷ１を流れる。この電流は、基準電圧源のノーマルモードにおいて連続的に流れるので、オン状態において高いインピーダンスを有するトランジスタＳＷ１により、数１００ｎＡの上述の低い値に保持される。
【００６１】
伝達ゲートＴＧ２は、基準電圧源のノーマルモードにおいて伝導状態であるので、部分電圧タップポイントＴＡにおいて発生する約３Ｖの電圧レベルが、基準電圧源の出力ＲＥＦＯＵＴに現れる。
【００６２】
トランジスタＤの代わりに、一定の電圧降下によりほかの構成要素、例えば、ダイオードも使用することが出来る。
【００６３】
上述の基準電圧源の目的を説明する。
【００６４】
本発明の記憶回路の”静的ＥＰＲＯＭセル”の過度の電圧（例えば、ＶＤＤ）による読み取りは、次の理由により不利である。
【００６５】
ａ）基準電圧源ＲＥＦの出力電圧ＶＲＥＦがプログラムされたＥＰＲＯＭトランジスタの初めの電圧を超えると、横断電流は静的ＥＰＲＯＭセルに流れ始める。この理由は、プログラムされたＥＰＲＯＭトランジスタに直列に接続したＭＯＳトランジスタが伝導状態になるためである。この結果、集積回路の電力消費が増加する。これは、電力が蓄電池から送られる場合、特に望ましくない。留意すべきことは、プログラムされたＥＰＲＯＭトランジスタの初めの電圧が、自然の老化により絶えず低下することである。これは、プログラムされたＥＰＲＯＭトランジスタの浮遊ゲートに記憶されたものから、電荷が絶えず失われているからである。
【００６６】
ｂ）横断電流がプログラムされたＥＰＲＯＭトランジスタとそれに直列に接続したＭＯＳトランジスタとに流れる場合、いわゆる”ソフトプログラミング”の効果が起こる。すなわち、電荷が横断電流により浮遊ゲートへ到達するので、消去されたＥＰＲＯＭトランジスタが、やがて無意識のうちにプログラムされる。
【００６７】
両方の効果はかなり不利であり、実際に、記憶セルの記憶充填量により制御された回路のシステム故障となる。
【００６８】
本発明の記憶回路の基準電圧源ＲＥＦは、基準電圧ＶＲＥＦが、常に、消去されたＥＰＲＯＭトランジスタの初めの電圧より約９００ｍＶだけ高いという利点がある。この理由は、基準電圧源の基準電圧ＶＲＥＦが、上述のように、ダイオードとして配線された第３ＥＰＲＯＭトランジスタＥ３の約１．９Ｖの初めの電圧と、ダイオードとして配線されたトランジスタＤの約０．９Ｖの初めの電圧との合計により決定されるからである。基準電圧源ＲＥＦのＥＰＲＯＭトランジスタＥ３は、ＥＰＲＯＭセルのＥＰＲＯＭトランジスタＥ１とＥ２と同じモノリシック集積回路に属するので、Ｅ３はＥ１とＥ２とのように挙動する。これは、技術的に従属した基準電圧源から構成した全記憶回路を形成しており、信頼性が高い。ＥＰＲＯＭセルのＥＰＲＯＭトランジスタＥ１とＥ２の初めの電圧が、集積回路を製作する方法の工程変動により変化すると、基準電圧源のＥＰＲＯＭトランジスタＥ３は、この変化に加わる。すなわち、Ｅ１とＥ２の初めの電圧が工程変動により変化すると、Ｅ３の初めの電圧はそれに従って変化し、基準電圧源ＲＥＦの基準電圧ＶＲＥＦは随時適応して修正される。
【００６９】
供給電圧ＶＤＤが降下すると、ＤとＥ３の電圧降下は、約０．９Ｖまたは約１．９Ｖに一定に維持される。すなわち、伝導スイッチングトランジスタＳＷ１の電圧降下は減少する。供給電圧ＶＤＤが、ＤとＥ３のこの一定の電圧降下を行うにもはや不十分であるならば、ＤとＥ３はオフ状態に変化する。次に、部分電圧タップポイントＴＡにおいて、従って、基準電圧源ＲＥＦの出力において、低下した供給電圧ＶＤＤは電位として上昇する。これにより、記憶回路の静的ＥＰＲＯＭセルは、ＶＤＤが製造技術により初めの電圧へ降下する（ＶｔｈＥＰＲＯＭ  〜１．９Ｖ）。
【００７０】
２．リセットモード：
【００７１】
リセットモードにおいて、論理信号値と電圧レベルは、論理信号ＲＥＳＥＴＮを除いて、上記のノーマルモードにおけるように存在し、これはここでは論理値”０”である。これは、第２スイッチングトランジスタＳＷ２を伝導状態にする。ＳＷ２は低インピーダンス伝導トランジスタである。リセットモードにおいて、ＳＷ２の低インピーダンス伝導経路は、伝導状態のＳＷ１の高インピーダンス経路と並列に接続している。これにより、第１スイッチングトランジスタＳＷ１が伝導状態であるよりも大きい電流が、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴを介して記憶回路へ送られる。ＲＥＦＯＵＴへ接続したゲート電極は、ある程度の静電容量を構成している。ＳＷ２をオンに切り換えると、大きい電流がＲＥＦＯＵＴにより送られるので、この静電容量は敏速に充電される。リセットモードにおいて、すなわち、回路構成がオンに切り換えられている場合、高インピーダンス伝導スイッチングトランジスタＳＷ１だけがオンに切り換えられた場合よりも速く、全回路は安定する。
【００７２】
低インピーダンス伝導スイッチングトランジスタＳＷ２により、基準電圧ＶＲＥＦは、ノーマルモードにおけるよりも数１００ｍＶ高く、回路構成がリセットモードにおいてオンに切り換えられている場合、これは静的ＥＰＲＯＭセルの自動読み出しの活動には有利である。
【００７３】
３．プログラミングモード：
プログラミングモードに関し、基準電圧源ＲＥＦは、記憶回路のＥＰＲＯＭトランジスタＥ１とＥ２の個々のトランジスタをプログラミングするに適している基準電圧ＶＲＥＦを生成するように動作する。このモードにおいて、次の論理信号がある；
ＯＴＰＴＥＳＴ＝０，
ＲＥＳＥＴＮ＝１，
ＰＲＯＧ＝１，
プログラミング電圧源は、プログラミング電圧ＶＰＲＯＭ＝１２．５Ｖを有す。供給電圧は、ＶＤＤ＝５Ｖのままである。
【００７４】
ＰＲＯＧ＝１は、トランジスタＰ２とＮ２が不伝導状態である間、トランジスタＰ３とＮ３が伝導状態であることを意味する。すなわち、伝達ゲートＴＧ２が不伝導状態である間、伝達ゲートＴＧ３が伝導状態である。従って、約１２．５Ｖのプログラミング電圧は、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴに達する。このようにして、静的ＥＰＲＯＭセルは、入力ＳＰ１とＳＰ２を経てプログラムされる。
【００７５】
図３に示されているように、基準電圧源ＲＥＦのトランジスタＰ４とＮ４とから成るインバータＩＮ４は、ＶＤＤへは接続していないが、ＶＰＲＯＧへは接続している。また、トランジスタＰ２，Ｐ３及びＰ４が配置されている集積回路のｎ−伝導ウエルは、ＶＰＲＯＭの電位へ接続している。これを接続しない場合、短絡路が、プログラミングモードにおいてｎ−ウエルに伝導状態のダイオードの形で形成する。また、インバータＩＮ４がどちらかといえば横断電流を引き入れ、ＴＧ２が不伝導状態でないので、論理信号ＰＲＯＧは、論理値”１”において約１２．５ＶのＶＰＲＯＧの電位になければならない。
【００７６】
４．試験モード：
記憶回路に使用される記憶構成要素の種類により、基準電圧源ＲＥＦは多様に動作する。
【００７７】
ａ）ＥＰＲＯＭトランジスタを有する記憶回路；
この場合、基準電圧源ＲＥＦはノーマルモードにおけるように動作する。記憶回路のＥＰＲＯＭトランジスタＥ１とＥ２のどちらも、ノーマル読み取りモードにおいて両方が不伝導状態であるように、最初にプログラムされる。次に、シミュレーショントランジスタＳＩＴ１とＳＩＴ２は、所望の試験状態に従ってオンまたはオフの状態へ駆動される。
【００７８】
ｂ）１回プログラマブル記憶構成要素；
１回プログラマブル（ＯＴＰ）記憶構成要素は、ＥＰＲＯＭトランジスタと同じ半導体構成を有する。しかし、ＯＴＰトランジスタは、ＥＰＲＯＭトランジスタが消去するために紫外線に露出することを必要とする窓が無く、ハウジングに詰め込まれている。ＯＴＰトランジスタは、詰め込まれた後紫外線によりもはや消去されないので、ＯＴＰトランジスタにより、一つのプログラミング動作だけが可能である。
【００７９】
詰め込み前と詰め込み後その都度、各記憶構成要素は２回試験されなければならない。しかし、さらにプログラミングすることは不可能であるので、詰め込まれた後は、試験のためのプログラミングは、ＯＴＰ構成要素によりもはや行うことは出来ない。ａ）に上述されたように、従って、試験モードは実行出来ない。
【００８０】
それでも、静的記憶セルを試験するために、論理信号ＯＴＰＴＥＳＴが、基準電圧源ＲＥＦに論理値”１”にセットされる。ほかのすべての論理信号と電圧レベルは、ノーマルモードにおけるように選択される。論理信号ＯＴＰＴＥＳＴの論理値”１”は、ＳＷ１を不伝導状態にし、ＳＷ３を伝導状態にする。これにより、部分電圧タップポイントＴＡ、従って、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴも接地へ接続する。これは、静的記憶セルのプログラムされた記憶回路だけでなく、プログラムされない記憶回路が、不伝導状態になり、従って、プログラムされたトランジスタのように挙動することを意味する。シミュレーショントランジスタＳＩＴ１とＳＩＴ２とにより、再び試験を行うことが出来る。
【００８１】
５．ＲＯＭ記憶回路用モード：
記憶トランジスタの製作中にマスクシーケンスを修正し、植え込みマスクを投入することにより、製作中に静的記憶セルを確実にプログラムすることが可能である。ＥＰＲＯＭトランジスタＥ１とＥ２は、正常なｎ−チャネルトランジスタへ変換され、プログラムされるトランジスタは、そのドレーン側へ遮られる。これは拡散を阻止することにより行われる。
【００８２】
従って、基準電圧として高い基準電圧ＶＲＥＦまたはＶＤＤも可能である。プログラムされたトランジスタは決して伝導状態になることはないので、横断電流の危険はない。
【００８３】
基準電圧源が、高インピーダンスの伝導スイッチングトランジスタＳＷ１の伝導によりノーマルモードにおいて引き出す僅かな横断電流さえも防止するために、基準電圧ＶＲＥＦをＶＤＤにセットし、基準電圧源ＲＥＦを一緒にオフにすることは、有意義である。
【００８４】
基準電圧がＥＰＲＯＭ記憶回路に対し生成されるならば、低インピーダンス拡散抵抗体Ｒは有効である。記憶トランジスタがＲＯＭトランジスタとして設計されるならば、伝導路ＳＷ１（あるいは、ＳＷ２），Ｄ及びＥ３が不伝導状態であり、かつ、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴがＳＷ１を経て（あるいは、さらにＳＷ２を経て）ＶＤＤに接続するように、拡散抵抗体Ｒの拡散は、特殊な植え込みマスクにより阻止される。
【００８５】
一般に、マスクセットにより定められた初期の状態は、静的ＲＯＭセルにおいて試験されなけらればならないので、論理信号ＯＴＰＴＥＳＴを論理値”０”から論理値”１”へ切り換える必要はない。
【００８６】
拡散抵抗体Ｒの拡散を阻止する代わりに、記憶回路の静的ＲＯＭセルのプログラミング中に行われると同様な方法で、ＥＰＲＯＭトランジスタＥ３のドレーン側に拡散を阻止することも可能である。
【００８７】
上記の考察は、上述の基準電圧源ＲＥＦが記憶回路の信頼性と弾力性とを高くすることを示している：
製造技術から独立した基準電圧；
パッケージ内で試験可能なＯＴＰ構成要素；
老化による記憶値の誤った読み出し防止と、従って、老化によるシステム故障の防止；
敏速なターンオン応答；
プログラミング能力；
同じ回路による可能な静的ＲＯＭ記憶セルへの変移。
【００８８】
Ｅ２  ＰＲＯＭトランジスタを備えた本発明の記憶回路の実施態様において、プログラミング信号源ＰＳ１へ接続した線路と切り換え可能な基準電圧源の切り換えとにより、Ｅ２  ＰＲＯＭトランジスタのプログラミング、消去及び読み出しを行うことが出来る。電圧レベルを変え、これらの三つの動作のそれぞれに適した電圧レベルを、Ｅ２  ＰＲＯＭトランジスタの対応する電極に付加するだけが必要である。
【００８９】
図４は、記憶回路１３の出力信号により、二つの動作状態へ切り換えられる回路構成１１の基本回路の概要図を示す。記憶回路１３は、非常に簡略された基本形で示されている。各種の動作状態が、第１回路部品１５または第２回路部品１７によりこの実施例において具体化されている。第１回路部品１５と第２回路部品１７とが制御信号”１”により動作し、制御信号”０”によりオフに切り換えられるとすると、回路部品１７は、記憶回路１３の出力ＯＵＴにおいて出力信号”１”により動作し、回路部品１５は、先行するインバータ１９によりオフに切り換えられる。
【００９０】
【発明の効果】
本発明の記憶回路の利点は、次のように再度要約される：
動的回路概念と比較して妨害免除；
静的解法、すなわち、制御信号不要；
プログラミング能力；
テスト能力；
最小化労力、すなわち、集積回路の各種ハードウエアを設定するために、各種マスク、または金属ブリッジの溶解は、もはや不要；
数個のマスクを交換することにより、ＥＰＲＯＭプログラマブルセルを一定にプログラムされたＲＯＭセルに加工することが出来る。この方法で、ＥＰＲＯＭプログラマブルセルで構成されたパイロットシリーズを一定にプログラムされたＲＯＭセルによる量産に移行することが出来る。
【図面の簡単な説明】
【図１】本発明の記憶回路の第一実施態様を示す構成図である。
【図２】図１に示された実施態様のほかに、保持装置を有する本発明の記憶回路の第二の実施態様を示す構成図である。
【図３】本発明の記憶回路の基準電圧源の実施態様を示す構成図である。
【図４】本発明の記憶回路が回路構成を制御するために使用されている回路構成の一例を示す図である。
【符号の説明】
Ｅ１，Ｅ２，Ｅ３        ＥＰＲＯＭトランジスタ
ＰＴ１，ＰＴ２          プログラミングトランジスタ
Ｍ１，Ｍ２              ＭＯＳトランジスタ
ＰＳ１，ＰＳ２          プログラミングスイッチ装置
ＰＲＯＧ                        プログラミング制御信号装置
ＳＴ１，ＳＴ２          カットオフトランジスタ
ＳＫ１，ＳＫ２          回路ノード
ＳＩＴ１，ＳＩＴ２      シミュレーショントランジスタ
ＶＤＤ，ＧＮＤ          供給電圧電源の極
Ｄ                      回路構成要素
ＴＡ                    部分電圧タップポイント
ＲＥＦＯＵＴ            基準電圧源ＲＥＦの出力
ＶＰＲＯＧ              プログラミング基準電圧源
ＲＥＦ                  基準電圧源
ＴＧ２，ＴＧ３          制御可能スイッチ
【図１】
0003591897.tif 000002
【図２】
0003591897.tif 000003
【図３】
0003591897.tif 000004
【図４】
0003591897.tif 000005