(57)【特許請求の範囲】
【請求項１】
電気的に消去可能な複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルに接続される複数のビット線と、
ビット線選択信号に応じて、前記ビット線を選択する複数のビット線選択トランジスタと、
前記不揮発性メモリセルの読出し時に、当該不揮発性メモリセルに流れる電流を検出するセンスアンプと、
前記ビット線選択トランジスタと、前記センスアンプとの間に設けられたバス線とを備え、
前記バス線とグランドとの間に第１のトランジスタが設けられ、前記第１のトランジスタは、通常の読み出し時には非導通状態となり、プログラムベリファイ時には導通状態となって前記バス線をプルダウンさせることで、通常の読み出し時に比べて前記不揮発性メモリセルが非導通であることが検出されにくくなるように前記センスアンプの検出感度を上げ、プログラムベリファイ時に前記第１のトランジスタを流れる電流量は、過剰消去セルを流れるリーク電流相当であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記センスアンプは、電源と前記バス線との間に直列に接続された負荷素子及び第２のトランジスタと、前記負荷素子及び前記第２のトランジスタとの間に設けられた出力端と、前記第２のトランジスタのゲートに前記バス線の電位を負帰還する帰還回路とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプは、さらに前記バス線と前記グランドとの間に設けられ、前記バス線を常時プルダウンする第３のトランジスタを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、フラッシュメモリ等の電気的に書き込み及び消去の可能な不揮発性半導体記憶装置（メモリ）に関し、特にこのような不揮発性半導体記憶装置のセンスアンプに関する。
【０００２】
【従来の技術】
近年、不揮発性メモリの分野においては、電気的にデータの書換えが可能で、セルの構造が簡単なものとしてフラッシュメモリが登場している。フラシュメモリとは、データを電気的にプログラムすることができ、しかもプログラムしたデータを電気的に一括して消去できる半導体メモリである。
【０００３】
図６はフラッシュメモリのメモリセルを示す図である。図６の（ａ）はメモリセルを構成するトランジスタの構造を示す図であり、（ｂ）はその等価回路図である。
図６の（ａ）において、参照番号１はＰ型シリコン（Ｓｉ）基板、２はポリシリコンよりなるフローティングゲート（ＦＧ）、３はポリシリコンよりなりフローティングゲート２と容量的に結合しているコントロールゲート（ＣＧ）、４はソースとして機能するＮ型領域、５はドレインとして機能するＮ型領域である。６は厚さが１００オングストローム程度のＳｉＯ２  膜で、トンネル酸化膜と呼ばれる。７は厚さが２５０オングストローム程度のＳｉＯ２  膜である。このように、フラッシュメモリのメモリセルは、いわばＮチャンネルＭＯＳトランジスタのゲートの下のＳｉＯ２  膜中にフローティングゲートを有するような構造になっている。
【０００４】
次に、図６を参照してフラッシュメモリにおけるメモリセルの動作を説明する。
フラッシュメモリにおいては、フローティングゲートに電子が注入されているかどうかでトランジスタの閾値が変化するのを利用して情報を記憶しており、所定の条件をトランジスタに印加した時のトランジスタの導通／非導通をデータの論理値１／０に対応させている。
【０００５】
最初の状態をフローティングゲート２の電荷がゼロの状態とする。この状態をデータの論理値「１」に対応させる。この状態で、読出条件に従って基板１やソース４を０Ｖにし、コントロールゲート（ＣＧ）３を５Ｖ、ドレイン５を１Ｖにすると、容量結合によってフローティングゲート（ＦＧ）２が３Ｖ程度に上昇し、トランジスタは導通状態になる。
【０００６】
次に、基板１とソース４を０Ｖにし、ＣＧ３に例えば１２Ｖを、ドレイン５に６Ｖの電圧を印加すると、いわゆるアバランシェ・ブレーク・ダウン（電子雪崩降服）が起き、ドレイン５近傍に高エネルギの電子と正孔が大量に発生する。これらの高エネルギの電子の内の一部がＳｉＯ２  膜６を越えてＦＧ２に注入され捕獲される。これが書き込み動作である。一旦ＦＧ２に捕獲された電子は、消去されない限りそのまま保持される。
【０００７】
電子が注入されたメモリセルでは、上記の読出条件に従って基板１やソース４を０Ｖにし、ＣＧ３を５Ｖ、ドレイン５を１Ｖにしても、ＦＧ２がマイナス２Ｖのような低い値であるため、トランジスタは導通しない。すなわち、ＦＧ２に電子が注入された状態が論理値「０」に対応する。
次に、書き込んだデータを消去する場合、すなわちフローティングゲートから電子を引き抜く場合には、基板１とＣＧ３を０Ｖに、ドレイン５を開放し、ソース４に１２Ｖを印加すると、いわゆるトンネル現象が起き、ＦＧ２からソース４に電子が移動し、ＦＧ２内の電子が減少する。トンネル現象の起きている時間を制御することにより、ＦＧ２の電荷をほぼゼロにすることができる。これがデータの消去である。
【０００８】
すなわち、アバランシェ・ブレーク・ダウンにより、フラッシュメモリのメモリセルの情報を「１」から「０」へ変化させることを書き込みといい、トンネル現象によりメモリセルの情報を「０」から「１」に変化させることを消去と呼ぶ。フラッシュメモリにおいては、消去により前メモリセルの情報を「１」とし、データの書き込みにおいては、所定のメモリセルに書き込みを行って「０」の情報を導入することで必要な情報を記憶する。すなわち、ビットデータを「０」にするメモリセルに対してのみ上記の書き込み動作を行ない、ビットデータを「１」にするメモリセルに対してはＣＧ３又はドレイン５に印加する電圧を低くする等により電子の注入を行わないようにする。
【０００９】
ドレインに１Ｖ、ＣＧに５Ｖを印加すると、情報「１」のメモリセルにはドレイン電流が流れ、情報「０」のメモリセルにはドレイン電流が流れない。これが読み出しである。
実際のフラッシュメモリでは、このようなメモリセルが複数個、マトリクス状に配列されている。これをメモリセルアレイと称する。図７にメモリセルアレイの１例を示す。図及び説明を簡単にするために、図７のメモリセルアレイを構成するトランジスタはＴ１１、Ｔ１２、Ｔ１３、Ｔ１４の４個とする。Ｔ１１とＴ１２、Ｔ１３とＴ１４のＣＧは各々共有され、それぞれワード線１１、１２と呼ばれる。Ｔ１１とＴ１３、Ｔ１２とＴ１４のドレインも各々共有され、それぞれビット線１３、１４と呼ばれる。Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４のソースはすべて共有され、ソース線１５と呼ばれる。
【００１０】
Ｔ１１に書き込みを行う場合は、ソース線１５を０Ｖにし、ワード線１１に１２Ｖ、ビット線１３に６Ｖを印加する。ワード線１２を０Ｖ、ビット線１４を０ＶにしておけばＴ１２、Ｔ１３、Ｔ１４には書き込みは行われない。
消去はＴ１１、Ｔ１２、Ｔ１３、Ｔ１４に対して同時に行われる。すなわち、ワード線１１、１２を０Ｖ、ビット線１３、１４を電気的に開放（オープン）とし、ソース線１５に１２Ｖを印加する。
【００１１】
Ｔ１１の情報を読み出す場合には、ソース線１５を０Ｖに、ワード線１１を５Ｖ、ワード線１２を０Ｖにする。そしてビット線１３を１Ｖにしながら電流が流れるか流れないかを検出する。ビット線１３に電流が流れればＴ１１の情報は「１」であり、流れなければ「０」である。
フラッシュメモリにおいては、メモリセルに書き込まれたデータを消去する場合、すなわちメモリセルのフローティングゲートに蓄積された電荷を除去する場合、上記のように、電荷の除去は基板とコントロールゲートを０Ｖ、ドレインをオープンにし、ソースに１２Ｖのような高電圧を印加すると、いわゆるトンネル現象が起き、フローティングゲートの電子がソースに移動し、フローティングゲートの電荷が減少する。トンネル現象の起きる時間を制御して、フローティングゲートの電荷をほぼゼロにすることで消去が行われる。
【００１２】
しかしながら、書き込みデータの消去にあたっては、ソース線が複数のメモリセルトランジスタに共通になっているため、ソースに１２Ｖのような高電圧を印加する時、メモリセルアレイのセルトランジスタの製造上の特性のばらつきがある一定の限度を越えた場合、特性差によって一部のメモリセルトランジスタのフローティングゲートから電子が過剰に抜き取られ、フローティングゲートの電荷が正になってしまった過剰消去セルが発生する可能性がある。この過剰消去セル発生の可能性を低減するためには、製造ばらつきをある一定の範囲内に収める必要がある。
【００１３】
複数のメモリセルのドレイン端がビット線に接続されている構造であるため、ビット線に接続されているメモリセルの１個でも過剰消去セルになると、その過剰消去セルは選択・非選択にかかわらずビット線に電流を流してしまう。そのため、ビット線に接続されている他のメモリセルの読み出しを行う場合、たとえ選択したメモリセルがデータ「０」を記憶していても、選択されていない過剰消去セルがビット線に電流を流すので、データ「１」が出力されることになる。このような過剰消去セルは、この過剰消去セルに書き込みを行わない限り復帰しない。
【００１４】
消去動作においては、消去後すべての情報が消去されたことを確認するイレーズベリファイを行うのが一般的であるが、このイレーズベリファイはすべてのメモリセルがデータ「１」であるかを検出する処理で、単に比較データ（レファレンスデータ）を「１」として読み出したデータと比較する処理である。従って、電荷がゼロであるレベルを越えて消去された過剰消去であるかどうかまでは検出することはできない。
【００１５】
更に、データを書き込んだ後書き込みが正常に行われたかどうかを確認するプログラムベリファイ時には、読み出し時に電源電圧ＶＣＣが変動許容範囲の高電圧側に変動しても正常な読み出しが行えるように電源電圧ＶＣＣのマージンを確保するため、プログラムベリファイ時には電源電圧ＶＣＣを通常の読み出し時より高く設定する。しかし、電源電圧ＶＣＣが高い場合、センス電流も増加するため、センスアンプのセンスポイントも上昇し、通常の読み出し時に比べて過剰消去セルの発生を発見しにくい。
【００１６】
しかし、このような過剰消去セルがビット線に接続されており、プログラムベリファイ時にはデータが「０」であると判定され、正常に書き込みが行われたと判定されたメモリセルを、通常の読み出し時に電源電圧ＶＣＣを通常状態に戻して読み出した場合には、センス電流は減少しセンスアンプの判定基準となる電流量も減少するが、過剰消去セルに起因するリーク電流はプログラムベリファイ時と同じため、ビット線に流れる電流は相対的に大きくなり、データが「１」であると判定されることが起こり得る。
【００１７】
【発明が解決しようとする課題】
以上のように、過剰消去セルはイレーズベリファイ時には検出が困難であり、更にプログラムベリファイ時にも検出が難しい。そのため、イレーズベリファイ時及びプログラムベリファイ時には正常と判断されても、実際に読み出してみると過剰消去セルのために正常な読み出しが行えないという問題があった。
【００１８】
フラッシュメモリのような半導体メモリにおいては、データを誤って読み出すと判定の誤り等の各種の問題を生じるため、データの誤読み出しはもっとも避ける必要のある問題である。そのため、フラッシュメモリにおいては、消去されたフラッシュメモリにデータを書き込んだ後のプログラムベリファイ時において「０」と判定されたデータは、通常の読み出し時においても必ず「０」のデータとして読み出され、データの変化が生じないことが要求されている。
【００１９】
本発明は上記問題点に鑑みてなされたものであり、フラッシュメモリにおいて、プログラムベリファイ時に「０」と判定されたデータは、通常の読み出し時においても必ず「０」のデータとして読み出され、データの変化が生じない不揮発性半導体記憶装置の実現を目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明の電気的に消去可能な不揮発性半導体記憶装置においては、データの書き込みを行った後のプログラムベリファイ時には、あらかじめセンスアンプに設けておいたＭＩＳトランジスタを動作させることによって、通常の読み出し時に比べて、非導通を検出する時に非導通と検出されにくくなるように検出感度を上げるようにする。
【００２１】
【作用】
本発明の、電気的に消去可能な不揮発性半導体記憶装置においては、プログラムベリファイ時の読み出しは、通常の読み出し時に比べて、非導通を検出する時に非導通と検出されにくくなるように検出感度にマージンを設けている。そのため、従来のプログラムベリファイ時には非導通（０）と判定され、通常読み出し時には導通（１）と判定されたメモリセルであっても、本発明の不揮発性半導体記憶装置においてはプログラムベリファイ時に導通（１）と判定されることになり、プログラムベリファイ時と通常読み出し時でデータが変化するという問題は生じなくなる。
【００２２】
【実施例】
図１は本発明のフラッシュメモリの第１実施例の回路構成を示す図である。なお、図においては、同一の機能部分には同一の参照番号を付して表すこととする。
図１において、参照番号１０１は複数のメモリセルがマトリクス状に配列されたメモリセルアレイであり、図７に示したメモリセルアレイと同様の構成を有する。ビット線１３、１４はビット線選択信号が入力される端子２１、２２にゲートが接続された高耐圧系トランジスタＴ２１、Ｔ２２を介してバス線１６に接続されている。
【００２３】
１０２はセンスアンプ回路であり、バス線１６に電流が流れるかどうかを検出する。センスアンプ回路１０２については、後で詳しく説明する。１０３は消去回路で、読み出し時や書き込み時はソース線１５を０Ｖにし、消去時はソース線１５を１２Ｖにする。具体的には、端子２４に印加される消去信号をゲート入力とする高耐圧系トランジスタＴ２６と、端子２３に印加される読み出し／書き込み信号をゲート入力とする高耐圧系トランジスタＴ２５とで構成される。トランジスタＴ２５のドレインとトランジスタＴ２６のソースはソース線１５に接続され、トランジスタＴ２５のソースは０Ｖのグランド端子に接続され、トランジスタＴ２６のドレインは１２Ｖ電源端子に接続される。読み出し時や書き込み時には、端子２３に印加される読み出し／書き込み信号が「高（Ｈ）」レベルになってトランジスタＴ２５が導通状態となり、端子２４に印加される消去信号が「高（Ｈ）」レベルになってトランジスタＴ２６が非導通状態となる。従って、ソース線１５は０Ｖになる。消去時には端子２３に印加される書き込み／読み出し信号が「Ｌ」レベルになってトランジスタＴ２５が非導通状態となり、端子２４に印加される消去信号が「Ｌ」レベルになってトランジスタＴ２６が導通状態となる。従って、ソース線１５は１２Ｖとなる。
【００２４】
参照番号１０４は書き込み回路であり、端子２６に印加される書き込みデータに応じてバス線１６に電圧を与える。３２はインバータで、書き込みデータを反転する。この反転された書き込みデータ信号と端子２５に印加され書き込み時に「Ｈ」レベルとなる書き込み信号との論理積をＮＡＮＤゲートにより生成し、高耐圧系トランジスタＴ２７のゲートに印加する。Ｔ２７のドレインは１２Ｖ電圧端子に接続され、ソースはバス線１６に接続される。書き込みデータが「１」であればトランジスタＴ２７は非導通状態なのでバス線１６には電圧が印加されない。書き込みータが「０」であれば、トランジスタＴ２７が導通状態になり、バス線１６に１２Ｖが印加される。１２Ｖのような高電圧が印可される部分には高耐圧系のトランジスタを使用しており、図では一部に斜線を入れて表わしている。
【００２５】
図２は本実施例のセンスアンプの構成を示す回路図である。このセンスアンプに本実施例の特徴部分があり、従来のセンスアンプとの差異を明確にするため、図３に従来のセンスアンプの構成を示す。図２及び図３は、シングルエンド型のセンスアンプと呼ばれるものである。図２と図３を比較して明らかなように、図２の回路と図３の回路は、図２においてトランジスタＴ２９が付加されている点を除けば同一の構成を有する。まず共通な部分について説明する。
【００２６】
図２及び図３において、トランジスタＴ２３はトランジスタＴ３３を介して電源電圧ＶＣＣでバイアスされ、トランジスタＴ３１とで帰還回路を形成し、ゲートには約２Ｖの電圧が印加されているので、バス線１６はＶＣＣよりトランジスタＴ３０を介して約１Ｖにバイアスされる。トランジスタＴ２４はＰチャンネル（Ｐ−ｃｈ）トランジスタで、バス線に電流が流れると信号線１７の電位は１Ｖ程度まで低下し、電流が流れないと５Ｖ程度まで上昇する。参照番号３１は信号線１７の信号を反転するインバータであり、１８はその出力信号線である。読み出し時に選択されたメモリセルが「１」の情報を記憶していれば、すなわち導通状態であれば、信号線１７に電流が流れ、信号線１７の電位が１Ｖ程度まで低下するため、出力信号は「Ｈ」レベルになる。逆に、選択されたメモリセルが「０」の情報を記憶していれば、すなわち非導通状態であれば、信号線１７に電流が流れず、信号線１７の電位が５Ｖ程度まで上昇するため、出力信号は「Ｌ」レベルになる。トランジスタＴ２８はデプリーション・トランジスタであり、バス線１６のレベルをプルダウンするトランジスタである。トランジスタＴ３２及びトランジスタＴ３４はパワーダウン信号ＰＤを受けて信号線１９のバイアスを遮断するトランジスタである。
【００２７】
以上が従来のシングルエンド型のセンスアンプと共通な部分の説明である。
図２の本実施例のシングルエンド型のセンスアンプでは、トランジスタＴ２９が付加されているが、このトランジスタＴ２９はＮチャンネル（Ｎ−ｃｈ）トランジスタであり、ゲートに印加される信号ＷＶはプログラムヴェリファイ時に「Ｈ」レベルになり、通常の読みだし時には「Ｌ」レベルになる。これにより、プログラムヴェリファイ時のみ、トランジスタＴ２９がオン状態になってバス線１６を更にプルダウンする。このように、本実施例においては、プログラムヴェリファイ時にバス線１６をプルダウンする能力が、通常の読み出し時と異なるように設定されている点が従来例とは異なる。
【００２８】
図４は本発明におけるセンスアンプのセンス方法の原理を示すグラフである。縦軸はセルトランジスタに流れる電流ＩＤであり、横軸はセルトランジスタのゲートに印加される電圧ＶＧ又は電源電圧ＶＣＣである。このときセントランジスタのゲート端にかかる電圧Ｖｇとデバイスの電源電圧ＶＣＣは等しい関係となる。曲線ａは過剰消去されたトランジスタの静特性であり、曲線ｂは正常に消去されたセルトランジスタの静特性を表している。曲線ｃは選択しているビット線に過剰消去されたトランジスタが存在する場合の書き込みが行われたセルトランジスタに対するみかけ上の静特性であり、曲線ｄは選択しているビット線には正常に消去されたセルトランジスタのみが接続されている場合の書き込みが行われたセルトランジスタに対する静特性である。曲線ｅはセンスアンプの負荷曲線であり、この負荷曲線より信号線１７に流れる電流が大きければ「１」と判断し、逆に小さければ「０」と判断される。
【００２９】
前述のように、プログラムベリファイ時における読み出しは、電圧マージンをとるため、通常の電源電圧ＶＣＣよりも高いところで行われる。図４においては、通常読み出し時の電圧ＶＣＣの許容変動範囲を５Ｖ±１０％の４．５Ｖから５．５Ｖとし、仮にプログラムベリファイ時の電圧を６．５Ｖと設定している。
この図４において、仮に消去時に過剰消去されたセルトランジスタが存在するとした場合、その過剰消去されたセルトランジスタと同一ビット線の書き込まれていないセルトランジスタをプログラムベリファイ時の電圧を６．５Ｖで読み出そうとすると、そのセルトランジスタは曲線ｂのような特性であっても、同一ビット線に存在する過剰消去されたセルトランジスタが流すリーク電流がかさ上げされるため、センスアンプからは曲線ａのような特性で見えることになる。また、同様に消去時に過剰消去されたセルトランジスタが存在する場合、その過剰消去されたセルトランジスタと同一のビット線に接続された書き込まれたセルトランジスタを、プログラムベリファイ時の電圧を６．５Ｖで読み出そうとすると、その書き込まれたセルトランジスタの特性は曲線ｄのようであっても、同一ビット線に存在する過剰消去されたセルトランジスタが流すリーク電流がかさ上げされるため、センスアンプからは曲線ｃのような特性に見えることになる。図に矢印で示した範囲が過剰消去セルのリーク分の電流を表す。
【００３０】
以上のように、過剰消去セルが選択したセルと同一ビット線上に存在する場合には、書き込みを行ったセルトランジスタを選択した時には曲線ｃに代表されるような特性に見え、プログラムベリファイ時の電圧を６．５Ｖで読み出す限りは、負荷曲線ｅの線より下にきているため、センスアンプは選択したセルトランジスタのデータは「０」であると判断する。当然、書き込みを行っていないセルトランジスタの場合には、曲線ａで代表されるような特性に見えるため、もともと負荷曲線ｅの線よりも上にきているため、センスアンプは選択したセルトランジスタのデータを「１」と判断することになる。このように、過剰消去セルが存在しても、プログラムベリファイ時には正常書き込みが行えたと判断されることが起こり得る。
【００３１】
上記のような過剰消去セルが存在してもプログラムベリファイをパスしたメモリセルを、ＶＣＣを５．５Ｖとする通常の読み出しを行ったと仮定する。負荷曲線ｅに従って、センスアンプの負荷はＶＣＣが減少するとそれに応じて減少する傾向であるため、図４に示すように、ＶＣＣが５．５Ｖでは、セルトランジスタの特性曲線ｃは、ＶＣＣが５．５Ｖの点では、負荷曲線ｅよりも上にくることになり、このセンスアンプは選択されたセルトランジスタのでデータを「１」と判断することになる。これは、プログラムベリファイ時の電圧を６．５Ｖで読み出す限りは「０」と判断されていたセルトランジスタのデータが、ＶＣＣを５．５Ｖとした状態で読み出した場合には、本来データ「０」であるべきはずのものにもかかわらず、データ「１」と読まれてしまい、データが変化することを意味している。
【００３２】
これに対して、本実施例においては、センスアンプに改良を施し、プログラムベリファイ時の電圧６．５Ｖで読み出されたデータは通常の電源電圧ＶＣＣで読み出しても正しく読み出せ、上記のような問題が発生しないように考慮している。図２の回路においては、プログラムベリファイ時にバス線１６をプルダウンする能力を通常の読み出し時に比べて上げることで、電圧ＶＣＣの減少に伴って減少傾向となる負荷曲線の減少分を疑似的に補ってやることで、プログラムベリファイのＶＣＣは６．５Ｖと高いにもかかわらず、ＶＣＣが５．５Ｖの時と同様もしくはそれ以上の感度で読み出すことができるものである。
【００３３】
この構成では、新たに追加されているトランジスタＴ２９の大きさを変えることにより、検出感度を容易に変えられることで、従来プログラムベリファイ時には困難であった過剰消去セルの発生をプログラムベリファイ時に検出できるようになる。これにより、従来システム上で書換えを行っていたような場合にはプログラムベリファイでパスしていたが、読み出しを行った途端正しいデータが読み出されずシステムがエラー状態になることがあったものが、システム上での書換えに対して上記のような心配がなくなり、システムを構成する回路の信頼性の向上に大きく貢献する。
【００３４】
ここで、図４に戻って、トランジスタＴ２９が流す必要のある電流量について考えてみる。上記のように、通常の読み出し時の電圧の許容範囲は４．５Ｖから５．５Ｖである。従って、プログラムベリファイ時に正常と判断されたメモリセルは、この電圧の許容範囲で正常な読み出しが行える必要がある。過剰消去セルと同一のビット線に接続される書き込みが行われたメモリセルが、４．５Ｖでの読み出しに対して「１」と判断されるには、その過剰消去セルのリーク分も合わせた特性が図の曲線ｆで示される特性を有する場合である。この曲線ｆで示される特性をＶＣＣ６．５Ｖで読み出して「１」と判断するには、センスアンプの負荷曲線は図４の曲線ｇで示されるような特性を有する必要がある。従って、トランジスタＴ２９は、曲線ｅと曲線ｇの差に相当する電流を流す必要がある。
【００３５】
第１実施例では、プログラムベリファイ時にバス線１６をプルダウンするトランジスタをセンスアンプ内に設けたが、このトランジスタはバス線１６をプルダウンできれば、どのような位置に設けてもよい。第２実施例は、このトランジスタをセンスアンプ外に設けた例である。
図５は第２実施例の回路構成を示す図である。
【００３６】
図５において、図１に示した第１実施例の回路と異なるのは、センスアンプ１１２が図３に示した従来のセンスアンプと同様の構成を有する点と、バス線１６をプルダウンするトランジスタＴ３５が設けられている点である。トランジスタＴ３５は第１実施例のセンスアンプのトランジスタＴ２９と同様の特性を有し、プログラムベリファイ時には「Ｈ」となり、通常の読み出し時には「Ｌ」となる信号ＷＶがゲートに印加される。このような構成であれば、第１実施例と同様の効果が得られ、センスアンプは従来のままで全く手を加える必要がない。
【００３７】
更に、トランジスタＴ３５の代わりに、プログラムベリファイＷＶを受けて選択される疑似的に作り出された過剰消去セルトランジスタを設けておくことで同様の効果を得ることが可能である。
以上、本発明の実施例について説明したが、本発明をフラッシュメモリに適用し、たとえ何度書き込みを行っても、過剰消去セルのためにプログラムベリファイ時に「０」と判断されない場合には、エラー信号を発生して過剰消去セルの発生を報知するように構成する。これにより、データの誤読み出しが防止できるようになる。
【００３８】
また、本発明は半導体記憶装置の製造における試験工程に適用すると特に効果がある。前述のように、過剰消去セルはメモリセルの特性のばらつきに起因して生じるが、特性のばらつきの大きな過剰消去セルが発生する可能性のあるものは、試験工程で除くことが重要である。そこで、上記実施例で示したセンスアンプの負荷曲線を変化させるトランジスタを、試験工程のみで動作可能にし、試験工程で過剰消去セルの発生をより発見し易くする。このようにして試験されたものは、過剰消去セルが発生する恐れが小さいので、出荷後には上記のトランジスタは動作させず、従来と同様のプログラムベリファイを行うようにする。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、プログラムベリファイ時に正常な書き込みが行われたと判断された場合には、通常の読み出し時にも確実に書き込みが行われたと判断され、データの変化といった問題を防止できる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の第１実施例の構成を示す回路図である。
【図２】第１実施例におけるセンスアンプの回路図である。
【図３】比較のための従来のセンスアンプの回路図である。
【図４】本発明のセンスアンプのセンス方法の原理を説明する図である。
【図５】本発明の不揮発性半導体記憶装置の第２実施例の構成を示す回路図である。
【図６】フラッシュメモリのセントランジスタの構造を示す図と等価回路図である。
【図７】フラッシュメモリのメモリセルアレイの構造を示す図である。
【符号の説明】
１６…バス線
１０１…メモリセルアレイ
１０２…センスアンプ
１０３…消去回路
１０４…書き込み回路
Ｔ２９…センスアンプの特性を変化させるトランジスタ
【図１】
0003573477.tif 000002
【図２】
0003573477.tif 000003
【図３】
0003573477.tif 000004
【図４】
0003573477.tif 000005
【図５】
0003573477.tif 000006
【図６】
0003573477.tif 000007
【図７】
0003573477.tif 000008