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　平成　６年特許願第２９６７００号「フラッシュＥＰＲＯＭおよびそれを動作させる方法」拒絶査定不服審判事件〔平成　７年　８月１１日出願公開、特開平　７−２１１０９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成６年１１月３０日（パリ条約による優先権主張１９９３年１２月１日、米国）の出願であって、平成１７年８月３１日付けで拒絶査定がなされ、これに対して同年１２月５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２．平成１７年１２月５日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年１２月５日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、補正前の請求項１ないし２５を補正後の請求項１ないし２５と補正するものであって、補正後の請求項１、請求項５、請求項１１、請求項２１及び請求項２３に係る発明は以下のとおりである。
　「【請求項１】　ゲート、１以上のソース線に結合されるソース、およびドレインを有するメモリセルのメモリアレイと、
　複数のビット線とを含み、前記ビット線の各々は前記メモリアレイのメモリセルの列の前記ドレインに結合され、
　複数のワード線をさらに含み、前記ワード線の各々は前記メモリアレイのメモリセルの行の前記ゲートに結合され、
　前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第１の電圧を前記消去されたメモリセルの消去後に与える第１の電圧源と、
　前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧を紫外線消去時のしきい値電圧よりも小さい値にオフセットさせるために、接地電圧より高い第２の電圧を前記第１の電圧の印加とともに前記消去されたメモリセルへ与えて前記しきい値電圧の収束を制御する第２の電圧源とをさらに含む、フラッシュＥＰＲＯＭ。」
「【請求項５】　フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置と、
　前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第１の電圧と、
　前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第２の電圧とを含む、メモリセル。」
「【請求項１１】　フローティングゲート、ソース、およびドレインを有するメモリセルのアレイと、
　複数のビット線とを含み、前記ビット線の各々はメモリアレイのメモリセルの列の前記ドレインに結合され、
　複数のワード線をさらに含み、前記ワード線の各々は前記メモリアレイのメモリセルの行の前記フローティングゲートに結合され、
　第１のしきい値電圧分布を有する前記メモリセルのアレイの第１の組の消去されたメモリセルと、
　第２のしきい値電圧分布を有する前記メモリセルのアレイの第２の組の消去されたメモリセルと、
　前記ビット線に結合され、前記第２の組の消去されたメモリセルの第２のしきい値電圧分布を収束させるために前記第２の組の消去されたメモリセルの消去後に接地電圧と異なる第１の電圧を与える第１の電圧源と、
　前記ワード線に結合され、前記第２の組の消去されたメモリセルの前記第２のしきい値電圧分布を紫外線消去されたしきい値電圧よりも小さな値にオフセットさせるために接地電圧より高い第２の電圧を前記第１の電圧の印加と並行して前記第２の組の消去されたメモリセルに印加する第２の電圧源とをさらに含む、フラッシュＥＰＲＯＭ。」
「【請求項２１】　フラッシュＥＰＲＯＭを動作させるための方法であって、
　前記フラッシュＥＰＲＯＭのメモリセルを電気的に消去するステップと、
　消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入するドレイン妨害電圧を印加するステップと、
　前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい、方法。」
「【請求項２３】　電気的に消去されたフラッシュＥＰＲＯＭにおけるセルのしきい値電圧を制御するための方法であって、
　前記セルのしきい値電圧をある定常状態しきい値電圧に収束させるために、ドレイン電圧を前記セルに印加してフローティングゲートにホットホールおよびホットエレクトロンを注入するステップと、
　前記セルの前記しきい値電圧を第２の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含み、前記第２の定常状態しきい値電圧は、紫外線消去されたしきい値電圧より低い、方法。」
　
　２．本件補正の内容の整理
　以下においては、独立請求項についての補正内容を検討する。
　補正事項１（請求項１について）
　請求項１についての補正は、補正前の請求項１の「前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第１の電圧を有する第１の電圧源と」を、補正後の請求項１の「前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第１の電圧を前記消去されたメモリセルの消去後に与える第１の電圧源と」と補正すること（補正事項１−１）と、補正前の請求項１の「前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧をオフセットさせるために、接地電圧と異なる第２の電圧を有する第２の電圧源とをさらに含む」を、補正後の請求項１の「前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧を紫外線消去時のしきい値電圧よりも小さい値にオフセットさせるために、接地電圧より高い第２の電圧を前記第１の電圧の印加とともに前記消去されたメモリセルへ与えて前記しきい値電圧の収束を制御する第２の電圧源とをさらに含む」と補正すること（補正事項１−２）に区分できる。
　補正事項２（請求項５について）
　請求項５についての補正は、補正前の請求項５の「前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第２の電圧とを含む」を、補正後の請求項４の「前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第２の電圧とを含む」と補正することである。
　補正事項３（請求項１１について）
　請求項１１についての補正は、補正前の請求項１１の「前記ビット線に結合され、前記第２の組の消去されたメモリセルの第２のしきい値電圧分布を収束させるために接地電圧と異なる第１の電圧を有する第１の電圧源と」を、補正後の請求項１１の「前記ビット線に結合され、前記第２の組の消去されたメモリセルの第２のしきい値電圧分布を収束させるために前記第２の組の消去されたメモリセルの消去後に接地電圧と異なる第１の電圧を与える第１の電圧源と」と補正すること（補正事項３−１）と、補正前の請求項１１の「前記ワード線に結合され、前記第２の組の消去されたメモリセルの前記第２のしきい値電圧分布をオフセットさせるために接地電圧と異なる第２の電圧を有する第２の電圧源とをさらに含む」を、補正後の請求項１１の「前記ワード線に結合され、前記第２の組の消去されたメモリセルの前記第２のしきい値電圧分布を紫外線消去されたしきい値電圧よりも小さな値にオフセットさせるために接地電圧より高い第２の電圧を前記第１の電圧の印加と並行して前記第２の組の消去されたメモリセルに印加する第２の電圧源とをさらに含む」と補正すること（補正事項３−２）に区分できる。
　補正事項４（請求項２１について）
　請求項２１についての補正は、補正前の請求項２１の「消去されたセルのためにドレイン妨害電圧を印加するステップと」を、補正後の請求項２１の「消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入するドレイン妨害電圧を印加するステップと」と補正すること（補正事項４−１）と、補正前の請求項２１の「前記消去されたメモリセルの狭いしきい値電圧分布をシフトさせるために消去されたセルにゲート電圧を印加するステップとを含む」を、補正後の請求項２１の「前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい」と補正すること（補正事項４−２）に区分できる。
　補正事項５（請求項２３について）
　請求項２３についての補正は、補正前の請求項２３の「前記セルの前記しきい値電圧を第２の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含む」を、補正後の請求項２３の「前記セルの前記しきい値電圧を第２の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含み、前記第２の定常状態しきい値電圧は、紫外線消去されたしきい値電圧より低い」と補正することである。
　
　３．本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加の有無について
　補正事項１について
　補正事項１−１についての補正は、補正前の請求項１の「第１の電圧源」を「前記消去されたメモリセルの消去後に与える第１の電圧源」として、「第１の電圧源」の構成を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　補正事項１−２についての補正は、補正前の請求項１の「オフセットさせる」を「紫外線消去時のしきい値電圧よりも小さい値にオフセットさせる」として、「オフセット」を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　したがって、請求項１についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
　補正事項２について
　補正事項２についての補正は、補正前の請求項５の「前記定常状態しきい値電圧をオフセットするように」を「前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように」として、「オフセット」を限定するものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　補正事項３について
　補正事項３−１についての補正は、補正前の請求項１１の「接地電圧と異なる第１の電圧を有する」を「前記第２の組の消去されたメモリセルの消去後に接地電圧と異なる第１の電圧を与える」とするものであるから、この補正は、明りょうでない記載の釈明に該当し、特許法第１７条の２第３項第４号に規定する要件を満たしている。
　補正事項３−２についての補正は、補正前の請求項１１の「オフセットさせる」を「紫外線消去されたしきい値電圧よりも小さな値にオフセットさせる」とすると共に、補正前の請求項１１の「接地電圧と異なる第２の電圧を有する第２の電圧源」を「接地電圧より高い第２の電圧を前記第１の電圧の印加と並行して前記第２の組の消去されたメモリセルに印加する第２の電圧源」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　補正事項４について
　補正事項４−１についての補正は、補正前の請求項２１の「消去されたセルのために」を「消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入する」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　補正事項４−２について検討すると、この補正は、補正前の請求項２１の「前記消去されたメモリセルの狭いしきい値電圧分布をシフトさせるために消去されたセルにゲート電圧を印加するステップとを含む」を「前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第１７条の２第３項第２号に規定する要件を満たしている。
　補正事項５について
　補正事項５についての補正は、補正前の請求項２３の「前記メモリセルの狭いしきい値電圧分布を達成するためにホールの注入を減らすステップをさらに含む」を「前記ドレイン妨害電圧を印加するステップは、前記メモリセルの狭いしきい値電圧分布を達成するためにホールの注入を減らすステップをさらに含む」とするものであるから、この補正は、明りょうでない記載の釈明に該当し、特許法第１７条の２第３項第４号に規定する要件を満たしている。
　
　その他の請求項２、請求項３、請求項６、請求項１５ないし請求項２１及び請求項２３についても補正されているが、いずれの請求項についての補正も特許請求の範囲の減縮を目的とするものに該当する。
　また、各補正事項についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内おいてなされたものである。
　　
　以上のとおり、本件補正は、特許法第１７条の２第２項において準用する同法第１７条第２項及び同法第１７条の２第３項の要件を満たしているから、以下において、同条第５項の要件について検討する。
　
（３−２）独立特許要件の検討
（３−２−１）先願発明
　先願の明細書：特願平４−３４１３２８号（特開平６−７６５８９号公報）
　本願の優先権主張日前の特許出願であって、その出願後に出願公開がされた特願平４−３４１３２８号の願書に最初に添付された明細書又は図面（以下、「先願明細書」という。）には、フラッシュ型Ｅ２ＰＲＯＭの消去方法、に関して、図１ないし図４及び図６、図８、図９、図１１及び図１２とともに、以下の記載がなされている。
「【特許請求の範囲】
【請求項１】ファウラ−ノルドハイム・トンネリングによる消去の後に、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型Ｅ２ＰＲＯＭの消去方法において、
　コントロールゲート−フローティングゲート間の結合容量をＣＣ、フローティングゲート−ドレイン間の結合容量をＣＤ、紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖｔｈ、プロセスに依存する電圧をＶＰとするとき、
　消去後ドレイン電圧ＶＤを印加する際に、
【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加することを特徴とするフラッシュ型Ｅ２ＰＲＯＭの消去方法。
【請求項２】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束Ｖｔｈとするとき、前記ゲート電圧ＶＧを、
【数２】　収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈ　となる値に設定することを特徴とする請求項１記載のフラッシュ型Ｅ２ＰＲＯＭの消去方法。」
「【産業上の利用分野】本発明は、フラッシュ型Ｅ２ＰＲＯＭの消去方法に関し、特にファウラ‐ノルドハイム（Ｆ‐Ｎ）・トンネリングによる消去の後に、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型Ｅ２ＰＲＯＭの消去方法に関する。
【０００２】
【従来の技術】フラッシュ（一括消去）型Ｅ２ＰＲＯＭにおいては、ソースとフローティングゲートの間の容量結合比がセルによって違うため、消去後の閾値電圧Ｖｔｈにバラツキが生じる。この閾値電圧Ｖｔｈのバラツキは、閾値電圧Ｖｔｈが０Ｖ未満となる過剰消去の原因となる。
・・・
【０００４】このフラッシュ型Ｅ２ＰＲＯＭの最大の課題であった過剰消去の問題を解決する消去方法として、従来のＦ−Ｎ・トンネリングによる消去後、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入する方法が開発された（ＮＩＫＫＥＩＭＩＣＲＯＤＥＶＩＣＥＳ　１９９２年　２月号　Ｐ８５〜Ｐ９１参照）。
【０００５】この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度（以下、チャネル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し（セルフ・コンバージェンス）、過剰消去にはならない。例えば、コントロールゲートのゲート電圧ＶＧが０Ｖであれば、紫外線によって消去したときの閾値電圧Ｖｔｈ（以下、ＵＶ・Ｅ・Ｖｔｈと称する）を３Ｖとすると、収束Ｖｔｈが１．１Ｖとなり、よって過剰消去を抑止することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の従来の消去方法では、ゲート電圧ＶＧおよびソース電圧ＶＳが共に０Ｖ、ドレイン電圧ＶＤが例えば６Ｖの条件下で行われるが、この状態は書込み時の半選択セル（ビット線；選択、ワード線；非選択）と全く同じ状態であり、収束Ｖｔｈのところでも書込み時にリーク電流が流れるために、書込み時の消費電流が増大するという問題点がある。
【０００７】例えば、ワード線の数が２０４８本の場合であって、２０４８番目のワード線が選択されている場合の書込み時の状態を示す図６において、書込み電流はおよそ４００〜６００μＡであるから、半選択セルのリーク電流として許容できる限度はおよそ１０％（４０〜６０μＡ）である。本願発明者による実験結果を図７に示す。この実験結果は１．０μｍルールのメモリセルの値ではあるが、収束Ｖｔｈにおけるドレイン電流ＩＤは８４μＡと非常に大きい。また、チャネル長Ｌの依存性を図８に、ＵＶ・Ｅ・Ｖｔｈの依存性を図９にそれぞれ示す。
【０００８】本発明は、上述した点に鑑みてなされたものであって、セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ型Ｅ２ＰＲＯＭの消去方法を提供することを目的とする。」（０００１段落ないし０００８段落）
「【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。図２は、本発明による消去方法が適用されるＥ２ＰＲＯＭの単位セルについての回路構成例を示す回路図である。図２において、メモリセル１のソースＳは接地され、そのコントロールゲートＣＧはワード線２に、ドレインＤはビット線３にそれぞれ接続されている。メモリセル１のコントロールゲートＣＧには、ＶＧ用定電圧発生回路４で発生されるゲート電圧ＶＧがワード線２を介して印加される。一方、メモリセル１のドレインＤには、ＶＤ用定電圧発生回路５で発生されるドレイン電圧ＶＤがビット線３を介して印加される。
【００１２】次に、本発明による消去方法の処理手順につき、図１のフローチャートにしたがって説明する。なお、ＶＧ用定電圧発生回路４およびＶＤ用定電圧発生回路５では、各ステップの処理に応じた適当な値のゲート電圧ＶＧおよびドレイン電圧ＶＤが適宜発生されるものとする。
【００１３】先ず、Ｆ−Ｎ・トンネリングによる消去を行う（ステップＳ１）。この処理ステップでは、コントロールゲートＣＧに高電圧を印加し、ドレインＤを０Ｖにする。コントロールゲートＣＧに高電圧が印加されたことにより、フローティングゲートＦＧも高い電位となるため、フローティングゲートＦＧのトンネル部の酸化膜に高電界がかかる。その結果、フローティングゲートＦＧからドレインＤへトンネル電流（Ｆ−Ｎ電流）が流れ出るため、消去が行われる。
【００１４】このＦ−Ｎ・トンネリングによる消去の後、ドレインＤに例えば６Ｖのドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。このとき、コントロールゲートＣＧには、以下の条件を満足するゲート電圧ＶＧを印加する。
【００１５】すなわち、コントロールゲートＣＧ−フローティングゲートＦＧ間の結合容量をＣＣ、フローティングゲートＦＧ−ドレインＤ間の結合容量をＣＤ、紫外線によって消去したときの閾値電圧ＶｔｈをＵＶ・Ｅ・Ｖｔｈ、プロセスに依存する電圧をＶＰとするとき、
【数６】　　ＶＧ＞｛１＋（ＣＤ　／ＣＣ　）｝ＶＤ　−ＵＶ・Ｅ・Ｖｔｈ−ＶＰなる条件を満足するゲート電圧ＶＧをコントロールゲートＣＧに印加する。図３に、収束Ｖｔｈのゲート電圧ＶＧに対する依存性を示す。これを数式で表わすと、
【数７】　収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈ＋ＶＧ−ＶＤ＋ＶＰとなる。
【００１６】上述したように、Ｆ−Ｎ・トンネリングによる消去後、ドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入することにより、チャネル濃度とゲート電圧ＶＧによって決まる閾値電圧である収束Ｖｔｈに収束する（セルフ・コンバージェンス）。すなわち、Ｆ−Ｎ・トンネリングによる消去中に、仮に過剰消去になり得るメモリセル１があったとしても、アバランシェ・ホット・キャリヤの注入によって回復し、最終的に収束Ｖｔｈに収束するために、過剰消去を防止できる。
【００１７】また、Ｆ−Ｎ・トンネリングによる消去後のセルフ・コンバージェンス時に、コントロールゲートＣＧに印加するゲート電圧ＶＧを上記条件を満足するように設定することにより、収束ＶｔｈをフローティングゲートＦＧ−ドレインＤ間の結合容量ＣＤで決まるドレイン電流ＩＤが流れ始める閾値電圧以上にすることができる。
【００１８】これによれば、ワード線の数が２０４８本の場合であって、２０４８番目のワード線が選択されている場合の書込み時を示す図４において、ビット線選択による半選択のメモリセル１０〜１２０４６がセルフ・コンバージェンスによって既に収束Ｖｔｈにあり、この収束Ｖｔｈがドレイン電流ＩＤが流れ始める閾値電圧以上であるため、これらのメモリセル１０〜１２０４６にはセル電流（リーク電流）が流れなく、書込み中のメモリセル１２０４７のみにセル電流が流れる。したがって、書込み時の消費電流を低減できる。
【００１９】ところで、セルフ・コンバージェンスによる収束Ｖｔｈが、ドレイン電流ＩＤが流れ始める閾値電圧以上であっても、収束Ｖｔｈ≠ＵＶ・Ｅ・Ｖｔｈのときは、フローティングゲートＦＧに電荷が入っている状態である。フローティングゲートＦＧに電荷が入っていると、熱や時間などの外部ストレスによって閾値電圧Ｖｔｈが変化し易く、この閾値電圧Ｖｔｈの変化は、フラッシュ型Ｅ２ＰＲＯＭの読出し速度などの仕様の変化につながる。
【００２０】そこで、収束Ｖｔｈがドレイン電流ＩＤが流れ始める閾値電圧以上であって、しかもＵＶ・Ｅ・Ｖｔｈの値になるように、セルフ・コンバージェンス時のゲート電圧ＶＧを設定する。このように、収束ＶｔｈをＵＶ・Ｅ・Ｖｔｈとすることにより、ＵＶ・Ｅ・Ｖｔｈではメモリセル１のフローティングゲートＦＧには電荷がないことから、収束Ｖｔｈが変化しにくく、外部ストレスに対して安定なセルとすることができる。」（００１１段落ないし００２０段落）
「【００２６】上述したように、セルフコンバージェンスによって書込み後の閾値電圧Ｖthのばらつきを小さくできることにより、図１１（Ａ）に示すようにＶthばらつきが大きく、まだ点線以上に閾値電圧Ｖthが達していないビットがあったとしても、セルフコンバージェンスをかけることによって図１１（Ｂ）の状態にすることができるので、再度の書込みが必要なくなり、書込み時間の高速化が図れる。また、セルフコンバージェンスは、前述したように閾値電圧Ｖthをある電圧に収束させるものであることから、図１２に示すように、書込みディスターブで落ちたビットも、セルフコンバージェンスをかけることによって点線以上のビットに戻すことができるため、書込みディスターブの低減化も図れる。」（００２６段落）
「【発明の効果】以上説明したように、本発明によれば、Ｆ−Ｎ・トンネリングによる消去後のセルフ・コンバージェンスによる収束Ｖｔｈをフローティングゲート−ドレイン間の結合容量ＣＤで決まるドレイン電流が流れ始める閾値電圧以上としたことにより、書込み時において半選択状態のメモリセルにリーク電流が流れることがないため、セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流を低減できることになる。また、収束ＶｔｈをＵＶ・Ｅ・Ｖｔｈとすることにより、ＵＶ・Ｅ・Ｖｔｈではメモリセルのフローティングゲートには電荷がないことから、収束Ｖｔｈが変化しにくく、外部ストレスに対して安定なメモリセルを得ることができる。」（００２８段落）
　
　よって、先願の明細書には、
「Ｆ−Ｎ・トンネリングによる消去後、ドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入して、チャネル濃度とゲート電圧ＶＧによって決まる閾値電圧である収束Ｖｔｈに収束（セルフ・コンバージェンス）させるフラッシュ型Ｅ２ＰＲＯＭの消去方法において、
　コントロールゲート−フローティングゲート間の結合容量をＣＣ、フローティングゲート−ドレイン間の結合容量をＣＤ、紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖｔｈ、プロセスに依存する電圧をＶＰとするとき、
　消去後ドレイン電圧ＶＤを印加する際に、
【数１】　　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰなる条件を満足するゲート電圧ＶＧをコントロールゲートに印加することを特徴とするフラッシュ型Ｅ２ＰＲＯＭの消去方法。」（以下、「先願発明」という。）　　
　
（３−２−３）対比
　本件補正後の請求項５に係る発明（以下、「補正発明」という。）と先願発明とを対比する。
（ａ）先願発明の「フラッシュ型Ｅ２ＰＲＯＭ」は、図２の記載から、「フローティングゲート」、「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから、先願発明の「フラッシュ型Ｅ２ＰＲＯＭ」は、補正発明の「フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置」に相当する。
（ｂ）先願明細書の【０００５】段落の「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度（以下、チャネル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し（セルフ・コンバージェンス）、過剰消去にはならない。」との記載及び、本願明細書の「この自己収束消去メカニズムは、ファウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注入を用いる。アバランシ−ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。」（００１７段落）との記載から、先願発明の「収束Ｖｔｈ」は、補正発明の「定常状態しきい値電圧」に相当する。
（ｃ）先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後、ドレインＤに例えば６Ｖのドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。」の記載から、先願発明の「消去後ドレイン電圧ＶＤ」は、接地電圧と異なった値であることは明らかであり、この「消去後ドレイン電圧ＶＤ」は、「収束Ｖｔｈ」が得られるように「ドレイン」に結合されているので、先願発明の「消去後ドレイン電圧ＶＤ」は、補正発明の「前記ＭＯＳ装置に関して定常状態しきい値電圧」が得られる「ように前記ドレインに結合される、接地電圧と異なる第１の電圧」に相当する。
（ｄ）先願発明の「ゲート電圧ＶＧ」は、図３の縦軸の収束Ｖｔｈが「０Ｖ」より大きな電圧に対応する、図３の横軸の「ゲート電圧ＶＧ［Ｖ］」の値が「０Ｖ」より大きい値であるから、接地電圧よりも大きい値（高い値）であることは明らかであり、また、先願発明の「ゲート電圧ＶＧ」は、先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後、ドレインＤに例えば６Ｖのドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。このとき、コントロールゲートＣＧには、以下の条件を満足するゲート電圧ＶＧを印加する。」の記載から、「消去後ドレイン電圧ＶＤ」の「ドレイン」への印加と平行して「フローティングゲート」に印加するために、「フローティングゲート」に結合されていることは明らかである。
　よって、先願発明の「消去後ドレイン電圧ＶＤを印加する際に、
【数１】ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰなる条件を満足するゲート電圧ＶＧをコントロールゲートに印加する」は、補正発明の「前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を」「オフセットするように前記フローティングゲートに結合される、接地電圧より高い第２の電圧とを含む」に相当しており、先願発明の「ゲート電圧ＶＧ」は、補正発明の「接地電圧より高い第２の電圧」に相当する。
　　
　よって、補正発明と先願発明とは、
　「フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置と、
　前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第１の電圧と、
　前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧より高い第２の電圧とを含む、メモリセル。」である点で一致し、以下の点で一応相違している。
　
　［相違点］
　補正発明は、「前記第１の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第２の電圧とを含む」のに対して、
　先願発明は、「コントロールゲート−フローティングゲート間の結合容量をＣＣ、フローティングゲート−ドレイン間の結合容量をＣＤ、紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖｔｈ、プロセスに依存する電圧をＶＰとするとき、消去後ドレイン電圧ＶＤを印加する際に、
【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加する」ものである点、言い換えると、
　補正発明は、定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットさせているのに対して、先願発明は、「収束Ｖｔｈ」を「紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖｔｈ」より小さな値としているか否か明らかでない点。
　
（３−２−４）相違点の検討
　以下、相違点について検討する。　
（ａ）先願発明は、「フラッシュ（一括消去）型Ｅ２ＰＲＯＭにおいては、ソースとフローティングゲートの間の容量結合比がセルによって違うため、消去後の閾値電圧Ｖｔｈにバラツキが生じる。この閾値電圧Ｖｔｈのバラツキは、閾値電圧Ｖｔｈが０Ｖ未満となる過剰消去の原因となる。」（先願明細書０００２段落）との課題を解決するものである。
（ｂ）先願発明の「【数１】　　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加すること」の技術的意味を検討する際に、
　先願発明の上記構成を含む先願明細書の特許請求の範囲の請求項１を引用する、先願明細書の請求項２において、「【請求項２】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束Ｖｔｈとするとき、前記ゲート電圧ＶＧを、　【数２】　収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈとなる値に設定することを特徴とする請求項１記載のフラッシュ型Ｅ２ＰＲＯＭの消去方法。」と、「収束Ｖｔｈ」と「ＵＶ・Ｅ・Ｖｔｈ」との関係を限定している。
　また、先願明細書の００１７段落及び００１９段落の記載から、請求項１に記載した【数１】を満たすことが、収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈであることのみを意味することにはならないことも明らかである。　
　したがって、請求項２が引用する請求項１の「【数１】」での限定構成に関連する先願発明の「【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ」の記載における「ＵＶ・Ｅ・Ｖｔｈ」と「収束Ｖｔｈ」との関係について、
先願発明は、（ア）収束Ｖｔｈ＞ＵＶ・Ｅ・Ｖｔｈとなる場合、
（イ）収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈとなる場合、及び
（ウ）収束Ｖｔｈ＜ＵＶ・Ｅ・Ｖｔｈとなる場合を含むことは明らかである。　
（ｃ）先願明細書の０００５段落及び０００６段落には、「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度（以下、チャネル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し（セルフ・コンバージェンス）、過剰消去にはならない。例えば、コントロールゲートのゲート電圧ＶＧが０Ｖであれば、紫外線によって消去したときの閾値電圧Ｖｔｈ（以下、ＵＶ・Ｅ・Ｖｔｈと称する）を３Ｖとすると、収束Ｖｔｈが１．１Ｖとなり、よって過剰消去を抑止することができる。　・・・しかしながら、上記の従来の消去方法では、ゲート電圧ＶＧおよびソース電圧ＶＳが共に０Ｖ、ドレイン電圧ＶＤが例えば６Ｖの条件下で行われる。」との記載より、「コントロールゲートのゲート電圧ＶＧが０Ｖであれば、紫外線によって消去したときの閾値電圧Ｖｔｈ（以下、ＵＶ・Ｅ・Ｖｔｈと称する）」が３Ｖであって、「ゲート電圧ＶＧおよびソース電圧ＶＳが共に０Ｖ、ドレイン電圧ＶＤが」「６Ｖの条件下で行わ」れた際に、「収束Ｖｔｈが１．１Ｖとな」ることにより、過剰消去が抑止できる。
（ｄ）先願明細書の００１５段落及び００１６段落には、「【数６】
　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　　なる条件を満足するゲート電圧ＶＧをコントロールゲートＣＧに印加する。図３に、収束Ｖｔｈのゲート電圧ＶＧに対する依存性を示す。これを数式で表わすと、　【数７】　収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈ＋ＶＧ−ＶＤ＋ＶＰとなる。　上述したように、Ｆ−Ｎ・トンネリングによる消去後、ドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入することにより、チャネル濃度とゲート電圧ＶＧによって決まる閾値電圧である収束Ｖｔｈに収束する（セルフ・コンバージェンス）。すなわち、Ｆ−Ｎ・トンネリングによる消去中に、仮に過剰消去になり得るメモリセル１があったとしても、アバランシェ・ホット・キャリヤの注入によって回復し、最終的に収束Ｖｔｈに収束するために、過剰消去を防止できる。」と記載され、また、図３には、横軸が「ゲート電圧ＶＧ［Ｖ］」で、縦軸が「収束Ｖｔｈ［Ｖ］」のグラフが記載され、「ゲート電圧ＶＧ［Ｖ］」と「収束Ｖｔｈ［Ｖ］」との関係は、「数７」で表される一次関数であり、さらに、ゲート電圧ＶＧが０Ｖより大きく、収束Ｖｔｈ［Ｖ］が１．１Ｖより大きく、３Ｖより小さい（１．１Ｖ＜Ｖｔｈ＜３Ｖ）領域には、複数の○が記載されており、この○印は、実測値と判断するのが相当である。
（ｅ）先願明細書の図１１及び００２６段落には、「上述したように、セルフコンバージェンスによって書込み後の閾値電圧Ｖthのばらつきを小さくできることにより、図１１（Ａ）に示すようにＶthばらつきが大きく、まだ点線以上に閾値電圧Ｖthが達していないビットがあったとしても、セルフコンバージェンスをかけることによって図１１（Ｂ）の状態にすることができるので、再度の書込みが必要なくなり、書込み時間の高速化が図れる。」と記載されており、セルフコンバージェンスにより収束後のＶｔｈのバラツキが軽減されることも明らかである。
（ｆ）上記（ａ）ないし（ｅ）より、先願発明は、上記（ｂ）（ウ）の「収束Ｖｔｈ＜ＵＶ・Ｅ・Ｖｔｈとなる場合」を含むことは明らかであり、また、上記（ｃ）、図３及びその説明から、収束Ｖｔｈ［Ｖ］が、ＵＶ・Ｅ・Ｖｔｈ（３Ｖ）より小さい値として、実測値が測定されており、さらに、セルフコンバージェンスをかけること（収束Ｖｔｈとすること）そのものにより、書込み後の閾値電圧Ｖthのばらつきを小さくできる。
　したがって、先願発明は、上記（ｂ）の（イ）「収束Ｖｔｈ＝ＵＶ・Ｅ・Ｖｔｈとなる場合」のみでなく、上記（ｂ）の（ウ）「収束Ｖｔｈ＜ＵＶ・Ｅ・Ｖｔｈとなる場合」、言い換えると、「収束Ｖｔｈ」が「ＵＶ・Ｅ・Ｖｔｈ」より小さな値となる場合も含むことは明らかである。
（ｇ）一方、本願明細書の００１７段落及び００２６段落には、「この自己収束消去メカニズムは、ファウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注入を用いる。アバランシ−ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。フローティングゲートのアバランシ−ホットホール注入とアバランシ−ホットエレクトロン注入との間のバランスが取られると、定常状態に達する。このメカニズムを用いると、過消去されたメモリセルのしきい値電圧をより高いレベルに引上げることができる。」（００１７段落）、「【発明の概要】本発明は、メモリセルの狭い消去しきい値電圧分布を達成する回路を提供する。」（００２６段落）と記載されている。
（ｈ）本願明細書の図１３，図１４及び００５８段落及び００５９段落には、「図１３は、Ｖｔｈ＊がＶｇに直接関係する式が引出されることを確認するための実験データを示している。メモリセルのしきい値電圧を定常状態に収束させるために、ドレイン妨害電圧およびゲート電圧が印加される。図１３には、３組のデータが示されている。３つのデータの組の各々には、６．５ボルトのドレイン妨害電圧Ｖｄが印加される。・・・より大きいゲート電圧Ｖｇを印加するたびに定常状態のしきい値電圧は上方向にシフトされる。データは、ゲート電圧Ｖｇと定常状態のしきい値電圧における電圧のシフトとの間に本質的に直接関係があることを示している。・・・図１４は、ゲート電圧Ｖｇと定常状態しきい値電圧との関係を用いて、自己収束の間にゲート電圧Ｖｇを消去後の分布７５に与えた場合のデータプロットを示している。・・・図１４では、過去の定常状態のしきい値電圧Ｖｔｈ＊７４が、ＵＶ消去しきい値電圧７２と等しくなるようにシフトされる。定常状態しきい値電圧のこのシフトは、印加されるゲート電圧Ｖｇに直接関係する。印加される１．０ボルトのゲート電圧Ｖｇにより、定常状態しきい値電圧は、１．０ボルトシフトされる。」と記載されている。
（ｉ）本願明細書の図１１及び００６０落及び００６３段落には、「図１４の領域７８および７９を図１１の領域７８および７９と比較すると、自己収束の間にゲート電圧Ｖｇを印加することによりメモリセルにおける電子の注入が実質的に増加しかつホール注入が実質的に低減することがわかる。」（００６０段落）、「定常状態しきい値電圧をＵＶ消去しきい値電圧ＵＶ−Ｖｔに近づけるようにシフトさせることにより、消去後のしきい値電圧分布をより狭くすることができる。図１１を参照すると、定常状態しきい値電圧７４はＵＶ消去しきい値電圧７２よりも約２ボルト低い。図１４においてゲート電圧Ｖｇを印加することにより、定常状態しきい値電圧７４とＵＶ消去しきい値電圧７２との間の差が解消される。したがって、実質的により狭い消去後のしきい値電圧分布が得られる。」（００６３段落）と記載されている。
（ｊ）上記（ｇ）及び（ｉ）より、補正発明は、「メモリセルの狭い消去しきい値電圧分布を達成する回路を提供する」ものであり、また、図１４に記載されるようにＶｔｈ＊（定常状態しきい値電圧）をＶｔ，ｕｖ（ＵＶ消去しきい値電圧ＵＶ−Ｖｔ）と等しくした場合、及び、図１３にＶｔが「０．６６Ｖ」、「０．１７Ｖ」と、Ｖｔｈ＊をＶｔ，ｕｖより小さくした場合（この場合は本願発明に相当）の、いずれの場合も本願明細書に開示された発明であり、且つ、いずれの場合も「メモリセルの狭い消去しきい値電圧分布を達成する」ことができることは明らかである。
（ｋ）したがって、上記（ｆ）及び（ｊ）より、先願発明における「収束Ｖｔｈ＜ＵＶ・Ｅ・Ｖｔｈとなる場合」は、補正発明における「Ｖｔｈ＊（定常状態しきい値電圧）をＶｔ，ｕｖ（ＵＶ消去しきい値電圧ＵＶ−Ｖｔ）より小さくオフセットした場合」に相当し、両者において、作用効果が同等であるから、補正発明と先願発明は、相違点について、実質的に相違しない。　
　
　よって、補正発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第２９条の２の規定により特許を受けることができず、補正発明は、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　
４．むすび
　以上のとおりであるから、補正後の請求項５に係る発明は、特許法第２９条の２に規定により特許を受けることができず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　よって、請求項５についての補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１７年１２月５日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし２５に係る発明は、平成１６年１１月１０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２５に記載された事項により特定されるものであり、その請求項５に係る発明は、その請求項５に記載されている事項により特定される以下のとおりのものである。
　「【請求項５】　フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置と、
　前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第１の電圧と、
　前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第２の電圧とを含む、メモリセル。」
　
第４．先願発明
　先願の明細書：特願平４−３４１３２８号（特開平６−７６５８９号公報）
　本願の出願の日前の特許出願であって、その出願後に出願公開がされた特願平４−３４１３２８号の願書に最初に添付された明細書又は図面（以下、「先願明細書」という。）には、前記「第２．３．（３−２−１）先願発明」に記載された事項が記載され、先願明細書には、以下の発明が記載されている。
　「Ｆ−Ｎ・トンネリングによる消去後、ドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入して、チャネル濃度とゲート電圧ＶＧによって決まる閾値電圧である収束Ｖｔｈに収束（セルフ・コンバージェンス）させるフラッシュ型Ｅ２ＰＲＯＭの消去方法において、
　コントロールゲート−フローティングゲート間の結合容量をＣＣ、フローティングゲート−ドレイン間の結合容量をＣＤ、紫外線によって消去したときの閾値電圧をＵＶ・Ｅ・Ｖｔｈ、プロセスに依存する電圧をＶＰとするとき、
　消去後ドレイン電圧ＶＤを印加する際に、
【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加することを特徴とするフラッシュ型Ｅ２ＰＲＯＭの消去方法。」
　
第５．対比
　本願の請求項５に係る発明（以下、「本願発明」という。）と、先願の明細書に記載された発明（以下、「先願発明」という。）とを対比する。
（ａ）先願発明の「フラッシュ型Ｅ２ＰＲＯＭ」は、図２の記載から、「フローティングゲート」、「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから、先願発明の「フラッシュ型Ｅ２ＰＲＯＭ」は、本願発明の「フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置」に相当する。
（ｂ）先願明細書の【０００５】段落の「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度（以下、チャネル濃度と略称する）とゲート電圧によって決まる閾値電圧Ｖｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し（セルフ・コンバージェンス）、過剰消去にはならない。」との記載及び、本願明細書の「この自己収束消去メカニズムは、ファウラー−ノルドハイムトンネリングによる消去後にアバランシ−ホットキャリア注入を用いる。アバランシ−ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。」（００１７段落）との記載から、先願発明の「収束Ｖｔｈ」は、本願発明の「定常状態しきい値電圧」に相当する。
（ｃ）先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後、ドレインＤに例えば６Ｖのドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。」との記載から、先願発明の「消去後ドレイン電圧ＶＤ」は、接地電圧と異なった値であることは明らかであり、この「消去後ドレイン電圧ＶＤ」は、「収束Ｖｔｈ」が得られるように「ドレイン」に結合されているので、先願発明の「消去後ドレイン電圧ＶＤ」は、本願発明の「前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第１の電圧」に相当する。
（ｄ）先願発明の「ゲート電圧ＶＧ」は、図３の縦軸の収束Ｖｔｈが「０Ｖ」より大きな電圧に対応する、図３の横軸の「ゲート電圧ＶＧ［Ｖ］」の値が「０Ｖ」より大きい値であるから、接地電圧よりも大きい値（高い値）であることは明らかであり、また、先願発明の「ゲート電圧ＶＧ」は、先願明細書の【００１４】段落の「このＦ−Ｎ・トンネリングによる消去の後、ドレインＤに例えば６Ｖのドレイン電圧ＶＤを印加してアバランシェ・ホット・キャリヤを注入する（ステップＳ２）。このとき、コントロールゲートＣＧには、以下の条件を満足するゲート電圧ＶＧを印加する。」の記載から、「消去後ドレイン電圧ＶＤ」の「ドレイン」への印加と平行して「フローティングゲート」に印加するために、「フローティングゲート」に結合されていることは明らかであるから、先願発明の「ゲート電圧ＶＧ」は、本願発明の「接地電圧より高い第２の電圧」に相当する。
　そして、先願発明の「消去後ドレイン電圧ＶＤを印加する際に、
【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加する」における「ゲート電圧ＶＧ」を印加することによって、「収束Ｖｔｈ」をオフセットしているから、先願発明の「消去後ドレイン電圧ＶＤを印加する際に、
【数１】　ＶＧ＞｛１＋（ＣＤ／ＣＣ）｝ＶＤ−ＵＶ・Ｅ・Ｖｔｈ−ＶＰ　なる条件を満足するゲート電圧ＶＧをコントロールゲートに印加する」ことは、本願発明の「前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第２の電圧とを含む」ことに相当する。　
　
　よって、本願発明と先願発明とは、
　「フローティングゲート、接地に結合されるソース、およびドレインを有するＭＯＳ装置と、
　前記ＭＯＳ装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第１の電圧と、
　前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第２の電圧とを含む、メモリセル。」である点で一致し、両者の間に相違点は認められない。
　
　よって、本願発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第２９条の２の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項１ないし４及び６ないし２５に係る発明を検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。