(57)【特許請求の範囲】
【請求項１】
それぞれ第１段および第２段を備えた第１の自動ゼロ補償形コンパレータ（ｉ）および第３の自動ゼロ補償形コンパレータ（ｋ）と、該第１のコンパレータと第３のコンパレータとのあいだに挿入された第２のコンパレータ（ｊ）とを有しており、該第２のコンパレータ（ｊ）は隣接するコンパレータ（ｉ，ｋ）の２つの第１段の２つの出力側に接続された唯一の第２段を有しており、
第１のコンパレータ（ｉ）および第３のコンパレータ（ｋ）双方の第１段はそれぞれ２つの第１のスイッチ（２，３）を介して比較すべき電圧（Ｖｒｅｆｉ，Ｖｒｅｆｋ，Ｖｉｎ）をチャージされるキャパシタ（４）と、入力端および出力端が自動ゼロ補償機能を満足するために第２のスイッチ（６）を介して結合されているインバータ（５）とを含んでおり、
第１のコンパレータ（ｉ）および第３のコンパレータ（ｋ）双方の第２段は前段の出力によって制御されるゲートを備えた第１のトランジスタ（２１）と、該第１のトランジスタとともにインバータを形成する第２のトランジスタ（２６）と、キャパシタとして用いられる第３のトランジスタ（３０）とを有しており、第１のコンパレータおよび第３のコンパレータの第２のトランジスタのゲートおよびドレインは第１のスイッチ（２７）を介して自動ゼロ補償機能のために結合されており、
第１のコンパレータおよび第３のコンパレータの第３のトランジスタのゲートは第２のトランジスタ（２６）のゲートに接続されており、ソースおよびドレインは給電電圧（Ｖｄｄ）に接続されており、
第２のコンパレータ（ｊ）の第２段は並列の２つの第１のトランジスタ（３１，３２）と、該第１のトランジスタとともにインバータを形成する並列の２つの第２のトランジスタ（３４，３５）と、２つの第３のトランジスタ（３６，３７）とを有しており、
第２のコンパレータの２つの第１のトランジスタのゲートはそれぞれ隣接のコンパレータ（ｉ，ｋ）の第１段の出力（２０）によって制御され、
第２のコンパレータの２つの第２のトランジスタのゲートは自動ゼロ補償機能を満足するために共通に第１のスイッチ（３８）を介して２つの第１のトランジスタのドレインへ接続されており、
第２のコンパレータの２つの第３のトランジスタのソースおよびドレインは給電電圧（Ｖｄｄ）に結合されており、ゲートは２つの第２のトランジスタ（３４，３５）のゲートに接続されている、
ことを特徴とする多重比較補間コンパレータ。
【請求項２】
第２のコンパレータ（ｊ）の第２段の消費電力を第１段の自動ゼロ補償フェーズ中にカットする第２のスイッチが設けられており、該第２のスイッチは給電電圧（Ｖｄｄ）と第２のトランジスタおよび第３のトランジスタ（３４、３５、３６、３７）のゲートとのあいだに接続されている、請求項１記載のコンパレータ。
【請求項３】
第１のコンパレータ（ｉ）または第３のコンパレータ（ｋ）の第２段の消費電力を第１段の自動ゼロ補償フェーズ中にカットする第２のスイッチが設けられており、該第２のスイッチは給電電圧（Ｖｄｄ）と第２のトランジスタおよび第３のトランジスタ（２６、３０）のゲートとのあいだに接続されている、請求項１または２記載のコンパレータ。
【請求項４】
トランジスタおよびスイッチはＭＯＳトランジスタである、請求項１から３までのいずれか１項記載のコンパレータ。
【請求項５】
請求項１から４までのいずれか１項記載のマルチ比較補間コンパレータを１つまたは複数含む、
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】
１つまたは複数のマルチ比較補間コンパレータが
ａ）第１段の第２のスイッチ（６）と第２段の第２のスイッチとを閉じ、第２段の第１のスイッチ（２７、３８）を開き、
ｂ）第２段の第１のスイッチ（２７、３８）を迅速に閉じ、同時に第２段の第２のスイッチを開き、
ｃ）第１段の第２のスイッチ（６）と第２段の第１のスイッチ（２７、３８）とを比較フェーズの直前に開く
シーケンスで作動される、請求項５記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＡ／Ｄ変換に必要なコンバータの数を低減させることのできるいわゆる“自動ゼロ補償”形電圧コンバータ（”ａｕｔｏ−ｚｅｒｏｉｎｇ”  ｖｏｌｔａｇｅ  ｃｏｍｐａｒａｔｏｒ）および“自動ゼロ補償”コンバータを使用したＡ／Ｄコンバータに関する。刊行物Ｋｅｖｉｎ  Ｊ．ＭｃＣａｌｌ，“Ａ６１２５ＭＨｚ  ＣＭＯＳ  Ａ／Ｄ  Ｃｏｎｎｖｅｒｔｅｒ”，  ＩＥＥＥ１９９２，  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  １６．８．１にはフラッシュタイプ（ｆｌａｓｈ‐ｔｙｐｅ）コンバータが記載されている。このタイプのフラッシュコンバータの改良は図１に示す補間方式の適用により可能である。複数のコンバータを有するクラシカルなフラッシュコンバータに比して、当該の改良の要点とするところは、容量性結合により２つ目毎の（１つおきの）コンバータのうちの１つの半部を除去し、サイズおよび電力消費を低減することにある。
【０００２】
解り易くするために、同じ機能を有する図示の部品には各図に同じ参照番号を付してある。また以下の説明において、限られた数の基準電圧Ｖｒｅｆｉ、Ｖｒｅｆｊ、Ｖｒｅｆｋ、Ｖｒｅｆｌについて説明しているが、本発明は勿論ｎ個の入力を有するコンバータへ拡張することができる。
【０００３】
図１では、抵抗の直列接続体Ｒｉ、Ｒｊ、Ｒｋなどにより基準電圧Ｖｒｅｆｊ、Ｖｒｅｆｋなどが供給される。これらはそれぞれノードｉ，ｊ，ｋ，ｌの基準電圧である。これら基準電圧のうち１つおきのもののみが考慮される。換言すれば、直列印加電圧Ｖｒｅｆｉ、Ｖｒｅｆｊ、Ｖｒｅｆｋ、Ｖｒｅｆｌのうち電圧Ｖｒｅｆｉ、Ｖｒｅｆｋのみが直接的に電圧コンパレータ回路に接続される。図１では基準電圧Ｖｒｅｆｌ、Ｖｒｅｆｋはスイッチ３を介してノード１に接続され、電圧Ｖｉｎはスイッチ２を介して当該のノード１に接続される。ノード１にキャパシタ４とスイッチ６を介して接続されたインバータ５とノード７とが直列に接続されている。更にキャパシタ８がインバータ９に直列に接続されており、このインバータ９の端子はスイッチ１０を介して接続される。更に出力側１３が接続されている。
【０００４】
この種の自動ゼロ補償コンパレータと称されるコンパレータによってはインバータはそれのゲイン領域において一時的に極性付けられる（Ｖｄｄ／２にほぼ近い）。上記の自動ゼロ補償機能はインバータ５および９の（内部動作ないしシーケンシングにより）スイッチ６、１０の閉成により確保される。コンパレータ毎の直列の２つの自動ゼロ補償装置によりより大きな勾配が得られ、一層微細な比較が可能になる。というのはインバータは不安定状態におかれ、差Ｖｒｅｆ‐Ｖｉｎに対して著しい応答性があるからである。共通のシーケンシングにおいて自動ゼロ補償装置のスイッチ６および１０は同時に開閉される。これは得ようとするダイナミックなパフォーマンスにより裏付けられる。
【０００５】
従来のフラッシュコンバータに対する改良点はコンパレータｊを２つのキャパシタ１１により形成された半部コンパレータｊで置換することであり、ここで隣接コンパレータのノード７を直列的に連結し、当該の容量Ｃ／２はキャパシタ８の値Ｃの１／２である。それら２つのキャパシタ１１間のノード１２にて、隣接コンパレータのそれと同じタイプの自動ゼロ補償装置はスイッチ１０を介して接続されるインバータ９を介して、出力側１３に接続されている。容量Ｃ／２のキャパシタ１１により形成される容量性デバイダブリッジはメディアンコンパレータ（ハーフコンパレータｊ）に対して比較すべき電圧の値を与える。この装置では補間係数は２であるが４または８に増大することもできる。段数を低減できることにより電力低減および表面積の低減がなされる。
【０００６】
当該構造の主な欠点は以下の事項に関連している。すなわち先行のゲイン段がオーバーチャージされ、所定の消費に対して最大動作周波数が著しく低下するという事項に関している。その直接的効果は装置の速度の制限である。その結果として生じる“有用な”容量に関連する寄生容量は無視できるものでない。容量は典型的には０．８ＸＣのオーダである。
【０００７】
【課題】
本発明の課題とするところは補間をするために容量比に連結されてない方式を適用することによる欠点を克服することである。更に先行の段により見出されるチャージが低下状態におかれ、電力消費の増大なしに動作周波数を増大できるようにすることである。
【０００８】
【解決の手段】
この課題は、それぞれ第１段および第２段を備えた第１の自動ゼロ補償形コンパレータおよび第３の自動ゼロ補償形コンパレータと、この第１のコンパレータと第３のコンパレータとのあいだに挿入された第２のコンパレータとを有しており、第２のコンパレータは隣接するコンパレータの２つの第１段の２つの出力側に接続された唯一の第２段を有しており、第１のコンパレータおよび第３のコンパレータ双方の第１段はそれぞれ２つの第１のスイッチを介して比較すべき電圧をチャージされるキャパシタと、入力端および出力端が自動ゼロ補償機能を満足するために第２のスイッチを介して結合されているインバータとを含んでおり、第１のコンパレータおよび第３のコンパレータ双方の第２段は前段の出力によって制御されるゲートを備えた第１のトランジスタと、この第１のトランジスタとともにインバータを形成する第２のトランジスタと、キャパシタとして用いられる第３のトランジスタとを有しており、第１のコンパレータおよび第３のコンパレータの第２のトランジスタのゲートおよびドレインは第１のスイッチを介して自動ゼロ補償機能のために結合されており、第１のコンパレータおよび第３のコンパレータの第３のトランジスタのゲートは第２のトランジスタのゲートに接続されており、ソースおよびドレインは給電電圧に接続されており、第２のコンパレータの第２段は並列の２つの第１のトランジスタと、この第１のトランジスタとともにインバータを形成する並列の２つの第２のトランジスタと、２つの第３のトランジスタとを有しており、第２のコンパレータの２つの第１のトランジスタのゲートはそれぞれ隣接のコンパレータの第１段の出力によって制御され、第２のコンパレータの２つの第２のトランジスタのゲートは自動ゼロ補償機能を満足するために共通に第１のスイッチを介して２つの第１のトランジスタのドレインへ接続されており、第２のコンパレータの２つの第３のトランジスタのソースおよびドレインは給電電圧に結合されており、ゲートは２つの第２のトランジスタのゲートに接続されている構成により解決される。
【０００９】
【発明の実施の形態】
本発明の第１の構成手法には多くの利点があるが、比較フェーズ中導通状態に保持されるコンパレータの構造に関連してコストが余計にかかる難点もある。
【００１０】
本発明の第２の構成手法によれば、その種のコンパレータの消費電力をダイナミックパフォーマンスを損なわずに自動ゼロ補償装置の非同時のシーケンシングにより低減することができる。
【００１１】
本発明の第２の構成態様の要点は第２、第３トランジスタのゲートを給電電圧に接続するコンパレータの第２段に余分のスイッチを加えることである。スイッチのシーケンシングは消費電力を低減するのに適する。
【００１２】
本発明はまた本発明の第２実施態様のコンパレータを使用した補間形ＡＤＣにも係わる。
【００１３】
また本発明は少なくとも１つの“自動ゼロ補償”コンパレータを用いた比較多重構成をＡＤＣ‐ＣＭＯＳに有利に適用可能である。
【００１４】
【実施例】
次に図を用いて本発明の実施例および利点を説明する。
【００１５】
図２に示す本発明のコンパレータは図１に示す公知コンパレータのそれと等価の第１段を有する。同じ部分を示す参照番号は両図において同じである。比較さるべき電圧ＶｉｎおよびＶｒｅｆはスイッチ２および３を介してノード１に接続されており、上記のスイッチはキャパシタ４およびインバータ５に直列に接続され、インバータの各端子は自動ゼロ補償機能をするスイッチ６を介して接続される。本発明の１つの重要な特徴点によれば、当該の第１段は第１トランジスタ２１、有利にはｎＭＯＳのゲート２０を制御することである。当該ソースはアース２３に接続され、ドレインはノード２４に接続される。ノード２４は第２トランジスタ２６のドレインに接続され、かつスイッチ２７を介して当該のトランジスタ２６のゲートに接続される。トランジスタ２６のゲートは第３トランジスタ３０のゲートに接続されている。第２トランジスタ２６のソースおよびキャパシタ特性を有する第３トランジスタ３０のｋドレインおよびソースは電圧Ｖｄｄに接続されている。当該のコンパレータの出力はノード２４から取出されている。
【００１６】
コンパレータの当該の第２段にてｎＭＯＳおよびｐＭＯＳトランジスタ２１、２６はまた１つのインバータ段を形成し、ゼロ補償機能はトランジスタ２６のゲートおよびドレインに関し、スイッチ２７を閉成することにより実施される。同じフェーズ中、低キャパシタンスＣのキャパシタ３０はゼロ補償電圧に充電され、すなわちインバータの平衡極性付けがトランジスタ２１、２６により形成され、これは比較の時点まで維持される。比較フェーズ中、スイッチ６、２７は明確に開いており、ＭＯＳトランジスタ２１、２６は単にゲイン段のようにふるまう。この種の段の利点によればキャパシタ３０の値Ｃは著しく低く（ＭＯＳのゲートのオーダ）、そのために応答速度は著しく高くなる。コンパレータ間の容量の相対的精度はクリティカルでなく、さらに第１段における電荷は図１に示す旧来の構造におけるより５〜１０倍低い。
【００１７】
図３は本発明の第１の実施例の当該のコンパレータを多重コンパレータ例えばｎ段コンパレータへ適用する実施例を示す。補間システムへの図３の装置の適合化によれば図２のコンパレータの第２段の２重化が行われる。
【００１８】
図３では図２について説明したようなコンパレータｉおよびｋが設けられている。しかしメディアンコンパレータｊは図２に比して２重化されている。隣接コンパレータｉ、ｋのノード２０により、第１のトランジスタ３１、３２が制御される。これらのトランジスタのソースはアースに接続されており、それらはメディアンコンパレータｊのインバータの第１の部分を形成する。第１のトランジスタのドレインはノード３３に接続されている。第２のトランジスタ３４、３５は隣接段ｉおよびｋのそれに対して２重化されており、一方では並列的に当該ノード３３に接続され、他方では給電電圧ＶＤＤに接続されている。これらはメディアンコンパレータｊのインバータの第２の部分を形成する。
【００１９】
第３トランジスタ３６、３７はまた隣接段の等価アセンブリに対して２重化されている。これらのトランジスタのソースおよびドレインは給電電圧Ｖｄｄに接続されており、メディアンコンパレータｊのインバータの平均極性付けまでチャージされる容量を成す。
【００２０】
スイッチ３８によってはノード３３がトランジスタ３４〜３７のゲートに接続される。
【００２１】
更に中間段に向かってのコンパレータｊの出力はノード３３から取り出されている。
【００２２】
隣接段の上方値および下方値の平均化は当該のゲインタイプのケースでは従来におけるような容量性タイプではなく、ＭＯＳトランジスタ３１、３２のゲートの制御によるものである。当該手法の利点とするところは第１段の出力側に最小チャージをもたらし、動作速度を増大させることである。更に全体的サイズが低減される。というのは従来の手法（容量）が比較的大であるからである。
【００２３】
図４はダイナミックなパフォーマンスを損なうことなくコンパレータの消費電力の更なる低減を可能にする本発明の第２の実施例を示す。本発明の第２の実施例のコンパレータの構造はほぼ図２の第１の実施例に等しいが、図４ではスイッチ４０を介してトランジスタ２６，３０のゲートが給電電圧ＶＤＤに接続されている点が異なる。図２からも明らかなように、第２段のゼロ補償機能はスイッチ２７を閉成することにより実施される。上記のゼロ補償は非常に迅速である。というのはトランジスタ２６のゲートに対する電圧を記憶する容量３０を低い値とすることができるからである。このシステムの利点は応答速度の自動ゼロ補償について平衡極性付けからの偏差が存在する場合でも常にトランジスタ２６により良好に極性付けされるということである。
【００２４】
図２における本発明の実施例に比して、第２実施例は図５に示された次のような順次制御を実施する。第１段の自動ゼロ補償フェーズ（アクイジョンフェーズ）中、スイッチ６は閉じられ、スイッチ２７は開かれ、スイッチ４０は閉じられて、第２段の消費がカットオフされる。比較の直前にスイッチ４０は開かれ、スイッチ２７は同時かつ迅速に閉じられて、第２段の自動ゼロ補償の機能が実施される。比較フェーズ直前にスイッチ６、２７は開かれる。
【００２５】
ハーフフラッシュコンバータにおける微細な比較フェーズに対して当該コンバータによっては第２段の消費が交互の期間でカットオフされる。
【００２６】
その種コンパレータは図３における本発明の第１実施例と同じようにマルチ比較補間コンバータ部ＡＤＣにて使用され得る。図３の構造にはトランジスタ２６、３０のゲートを給電電圧に接続するスイッチを加えるだけでよい。
【００２７】
図２〜図５における本発明の実施例に用いられるすべてのトランジスタは有利にはＭＯＳトランジスタである。
【００２８】
本発明は特に少なくとも１つの“自動ゼロ補償”コンパレータを使用するＣＭＯＳマルチ比較ＡＤＣすべての型式にて適用可能である。
【００２９】
【発明の効果】
本発明によれば補間をするために容量比に連結（リンク）されてない方式を適用することによる欠点を克服し、更に先行段により見出されるチャージが低下状態におかれ、動作周波数は電力消費の増大なしで増大されるという効果が奏される。
【図面の簡単な説明】
【図１】従来コンバータに使用される多重入力の一部を示す回路略図である。
【図２】本発明の第１の構成手法によるコンパレータの回路略図である。
【図３】本発明の第１の構成態様によるＣＭＯＳ‐ＡＤＣの回路略図である。
【図４】本発明の第２の構成手法によるコンパレータの回路略図である。
【図５】図４のコンパレータのスイッチのシーケンシングの様子を示す波形図である。
【符号の説明】
１        ノード
２，３    スイッチ
４        キャパシタ
５        インバータ
【図１】
0003605186.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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