【事件の表示】
　平成１０年特許願第３４８１５１号「半導体集積回路の多重ウエル形成方法」拒絶査定不服審判事件〔平成１２年　１月１４日出願公開、特開２０００−　１２４８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１２月８日（パリ条約による優先権主張１９９８年６月１５日、大韓民国）の出願であって、平成１８年３月１０日付けで拒絶査定がなされ、これに対して同年６月５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、平成２０年７月４日付けで審尋がなされ、同年１０月７日に回答書が提出されたものである。
　
　
２．平成１８年６月５日付けの手続補正（以下、「本件補正」という。）について
　
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし１０を、補正後の特許請求の範囲の請求項１ないし９と補正するものであって、補正後の特許請求の範囲の請求項１ないし９に係る発明は以下のとおりである。 
「【請求項１】
　第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入してポケットウエル領域の下方に第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域の下方に第２導電型の第２ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成し、前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する共に、前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成するものであり、
　第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備えることを特徴とする半導体素子の多重ウエル形成方法。
【請求項２】
　第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入して第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して 第２導電型の第１ウエル領域上に第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域の下方に第２導電型の第２ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成し、前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する共に、前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成するものであり、
　第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備えることを特徴とする半導体素子の多重ウエル形成方法。
【請求項３】
　第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入してポケットウエル領域の下方に第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の第２ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２ウエル領域の上方に第２導電型の周辺ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成し、前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する共に、前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成するものであり、
　第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備えることを特徴とする半導体素子の多重ウエル形成方法。
【請求項４】
　第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入して第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して 第２導電型の第１ウエル領域上に第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の第２ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２ウエル領域の上方に第２導電型の周辺ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成し、前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する共に、前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成するものであり、
　第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備えることを特徴とする半導体素子の多重ウエル形成方法。
【請求項５】 第１イオン注入マスクにより露出された半導体基板の表面にイオン注入を行う段階をさらに含む請求項１〜４のいずれか１項に記載の半導体素子の多重ウエル形成方法。
【請求項６】 第２イオン注入マスクにより露出された半導体基板の表面にイオン注入を行う段階をさらに含む請求項１〜５のいずれか１項に記載の半導体素子の多重ウエル形成方法。
【請求項７】 ポケットウエル領域、第１ウエル領域、第１導電型の周辺ウエル領域、第２導電型の周辺ウエル領域、及び第２ウエル領域が形成された半導体基板を熱処理し、各ウエル領域の不純物を拡散させる段階をさらに備える請求項１〜６のいずれか１項に記載半導体素子の多重ウエル形成方法。
【請求項８】 第１、第２、第３イオン注入マスクは、フォトレジストパタンである請求項１〜７のいずれか１項に記載の半導体素子の多重ウエル形成方法。
【請求項９】 第１導電型の周辺ウエル領域は、ポケットウエル領域と同じ又はより深く形成する請求項１〜７のいずれか１項に記載の半導体素子の多重ウエル形成方法。」
　
（２）補正事項の整理
　補正事項１
　補正前の請求項１ないし４を削除すること。
　補正事項２
　補正前の請求項５で引用する請求項１を、独立請求項として記載して、補正後の請求項１と補正すること。
　補正事項３
　補正前の請求項５で引用する請求項２を、独立請求項として記載して、補正後の請求項２と補正すること。
　補正事項４
　補正前の請求項５で引用する請求項３を、独立請求項として記載して、補正後の請求項３と補正すること。
　補正事項５
　補正前の請求項５で引用する請求項４を、独立請求項として記載して、補正後の請求項４と補正すること。
　補正事項６　
　補正前の請求項６ないし１０の項番を１つ繰り上げて、補正後の請求項５ないし９と補正するとともに、引用する請求項数をそれぞれ１つ減らす補正をすること。
　
（３）本件補正についての検討
　補正事項１について
　補正事項１についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　補正事項２ないし５について
　補正事項２ないし５についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　補正事項６について
　補正事項６についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たすものである。
　
　
３．本願発明
　平成１８年６月５日付けの手続補正は、上記２．において検討したとおり、適法になされたものであるから、本願の請求項１ないし９に係る発明は、平成１８年６月５日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入してポケットウエル領域の下方に第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域の下方に第２導電型の第２ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成し、前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する共に、前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成するものであり、
　第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備えることを特徴とする半導体素子の多重ウエル形成方法。」
　
　
４．刊行物に記載された発明
　
　刊行物１：特開平９−３１２３４８号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平９−３１２３４８号公報（以下、「刊行物１」という。）には、図１ないし図４及び図９ないし図１４とともに、以下の事項が記載されている。
「【００１１】
【発明の実施の形態】以下、図面を参照して本発明の第１の実施例の半導体装置とその製造方法について、書き込み、消去時に正、負の電源を用いるタイプのフラッシュＥＥＰＲＯＭを例に説明する。
【００１２】まず、Ｐ型シリコン基板１０１上に周知のＬＯＣＯＳ法により素子分離酸化膜１０２を約６００ｎｍ形成し、前記シリコン基板表面に熱酸化により、シリコン酸化膜１０３を約２０ｎｍ形成した後、前記Ｐ型シリコン基板１０１と電気的に分離が必要なＰ−Ｗｅｌｌ形成予定領域を開口したレジストパターン１０４を周知のリソグラフィ技術を用いて形成する。続いて、前記レジストパターン１０４をマスクとしてＢイオン１２０を加速エネルギ８０ｋｅＶ、ドーズ量２．５Ｅ１３／ｃｍ2 で注入し、さらにＰイオン１２１を加速エネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 でイオン注入する。このとき、イオン注入の加速エネルギを制御することにより、図１に示すようにＢイオン１２０は基板表面に注入され、Ｐイオン１２１は前記Ｂイオンより深い部分に注入される。
【００１３】次に前記レジストパターン１０４を剥離後、前記Ｐ−Ｗｅｌｌ形成予定領域を取り囲み、かつ、ＰＭＯＳＦＥＴ形成予定領域を開口したレジストパターン１０５を形成する。続いて、前記レジストパターン１０５をマスクとしてＰイオン１２２を以下の条件で３回に分けて注入する。第１に加速エネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件である。このとき、イオン注入の加速エネルギを制御することにより、図２に示すようにＰイオン１２２は前記Ｂイオン１２０を取り囲むように注入される。
【００１４】次に前記レジストパターン１０５を剥離後、シリコン酸化膜１０３を剥離して８５０℃のドライ酸化でゲート酸化膜１０６を２０ｎｍ形成する。このとき、Ｐ型シリコン基板１０１に注入された不純物イオンを活性化させることにより、Ｐ−Ｗｅｌｌ１０７、Ｎ−Ｗｅｌｌ１０８をそれぞれ形成する。（３図）
次に、周知のＬＰＣＶＤ法によりゲート電極材料ポリシリコンを堆積した後エッチング加工し、ゲート電極配線パターン１０９を形成する。以下、詳しく図示しないが、ソース／ドレインとなる高濃度Ｎ型拡散層１１０および高濃度Ｐ型拡散層１１１を形成する。以上の工程で、書き込み、消去時に正、負の電源を使用するタイプのフラッシュＥＥＰＲＯＭの周辺回路を形成する。（図４）
図１６にＰ−Ｗｅｌｌ１０７、Ｎ−Ｗｅｌｌ１０８、Ｐ型シリコン基板１０１の三層構造のプロファイル構成を示す。本発明によれば、Ｎ−Ｗｅｌｌ１０８形成のためのＰイオン１２１、１２２はＰ−Ｗｅｌｌ１０７表面には存在しない。言い換えれば、Ｐ−Ｗｅｌｌ１０７表面に形成するＮＭＯＳＦＥＴのチャネル形成部には、不要なＰイオンが存在しないということである。従って、従来の技術の項で示した半導体装置に比べ、不純物散乱が抑制されることから、キャリアの移動度がアップし、トランジスタの駆動能力が約１０％向上する。また、Ｐ−Ｗｅｌｌ１０７表面に不要なＰイオンが存在しないことから、素子設計を行う際Ｐ−Ｗｅｌｌ１０７表面のプロファイルはＢイオンのみを考慮にいれて行えばよく素子設計が容易になるとともに、Ｖthバラツキも抑制でき回路マージンも向上し歩留まりの改善となる。
【００１５】またＮ−Ｗｅｌｌ１０８は、不純物Ｐの濃度をＰ−Ｗｅｌｌの形成工程に制限されることなく設定することができ、加速度エネルギ、ドーズ量を調整してＰイオンを注入し、複雑なＮ−Ｗｅｌｌのプロファイル制御ができる。このため、ＰＭＯＳＦＥＴの高密度化、高性能化が可能となる。従来の半導体装置の製造方法では、ＰＭＯＳＦＥＴ形成予定領域のみを開口したマスク７０８を用意し、不純物濃度の調整を行ったが、本発明では、マスクステップが少ないにもかかわらず、Ｎ−Ｗｅｌｌ上に形成されるＰＭＯＳＦＥＴの高密度化、高性能化ができ、製造コストの削減になる。」
「【００１９】フラッシュＥＥＰＲＯＭを搭載する混載ロッジックデバイスにおいて、ロジック部のＭＯＳＦＥＴ設計とフラッシュＥＥＰＲＯＭを構成するＭＯＳＦＥＴ設計が一致することはまれである。これに対して、前記第１の実施例と第２の実施例とを組み合わせた半導体装置とその製造方法を第３の実施例として図９乃至１４に示す。
【００２０】まず、Ｐ型シリコン基板３０１に素子分離酸化膜３０２、シリコン酸化膜３０３を形成した後、ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ形成予定領域を開口し、ロジック部においては全面を覆ったレジストパターン３０４をマスクとして、Ｂイオン３２０、Ｐイオン１２１をイオン注入する。（図９）
次に、前記レジストパターン３０４を剥離後、ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、ロッジク部においては全面を覆ったレジストパターン３０５をマスクとして、Ｐイオン３２２をイオン注入する。（図１０）イオン注入工程は第１および第２の実施例で示したもの同様、加速エネルギを制御することにより制御されるものである。
【００２１】次に、前記レジストパターン３０５を剥離後、ＥＥＰＲＯＭ形成予定部においては全面を覆い、ロッジック部においてはＮ−Ｗｅｌｌ形成予定領域を開口したレジストパターン３０６をマスクとして、Ｐイオン３２３をイオン注入する。（図１１）
次に、前記レジストパターン３０６を剥離後、ＥＥＰＲＯＭ形成予定部においては全面を覆い、ロッジック部においてはＰ−Ｗｅｌｌ形成予定領域を開口したレジストパターン３０７をマスクとして、Ｂイオン３２４をイオン注入する。（図１２）
次に、前記レジストパターン３０７を剥離後、シリコン酸化膜３０３を剥離して８５０℃のドライ酸化でゲート酸化膜３０８を形成する。このとき、Ｐシリコン基板３０１に注入された不純物イオンを活性化させることにより、Ｐ−Ｗｅｌ1 、Ｎ−Ｎｅｌｌ1 およびＰ−Ｗｅｌ2 、Ｎ−Ｎｅｌｌ２をそれぞれ形成する。（図１３）その後、詳しく図示しないが、ゲート電極配線パターン３１７、３１８、ソース／ドレインとなる高濃度Ｎ型拡散層３１３、３１６、および高濃度Ｐ型拡散層３１４、３１５を形成する。（図１４）
以上のように、本発明の第１の実施例で示した半導体装置の製造方法でＰＭＯＳＦＥＴとその周辺回路部を形成するための工程と、第２の実施例で示した半導体装置の製造方法の第２のＮ−Ｗｅｌｌを形成するための工程とを組み合わせることにより、それぞれ所望のプロファイル構造を持つＥＥＰＲＯＭ部とロジック部を形成することができる。このため、フラッシュＥＥＰＲＯＭの設計とロジック設計を平行して別個に行うことができる。これは、フラッシュＥＥＰＲＯＭを搭載する混載ロッジックデバイスの開発期間とその開発費を大幅に削減することができ、大きな効果を奏する。」
　
　００１９段落及び００２１段落には「ロッジック」と記載されている箇所があり、００２０段落には「ロッジク」と記載されている箇所があるが、００１９段落、００２０段落及び００２１段落の他の箇所には、「ロジック」と記載されており、「ロッジック」及び「ロッジク」は、いずれも「ロジック」の誤記と認める。
　また、００２０段落には、「Ｐイオン１２１」と記載されているが、対応する図９には「１２１」で示されるものはなく、符号の説明では「３２１　　Ｐイオン」と記載されており、「Ｐイオン１２１」は「Ｐイオン３２１」の誤記と認める。
　さらに、００２１段落には、「Ｐ−Ｗｅｌ１」、「Ｎ−Ｎｅｌｌ１」、「Ｐ−Ｗｅｌ２」及び「Ｎ−Ｎｅｌｌ２」と記載されているが、対応する図１３には「Ｐ−Ｗｅｌｌ１」、「Ｎ−Ｗｅｌｌ１」、「Ｐ−Ｗｅｌｌ２」及び「Ｎ−Ｗｅｌｌ２」と記載されており、「Ｐ−Ｗｅｌ１」、「Ｎ−Ｎｅｌｌ１」、「Ｐ−Ｗｅｌ２」及び「Ｎ−Ｎｅｌｌ２」は、それぞれ、「Ｐ−Ｗｅｌｌ１」、「Ｎ−Ｗｅｌｌ１」、「Ｐ−Ｗｅｌｌ２」及び「Ｎ−Ｗｅｌｌ２」の誤記と認める。
　
　ここで、００１９段落ないし００２１段落及び図９ないし図１４に記載された第３の実施例として記載される製造方法の工程について整理する。　
　００２０段落の「ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ形成予定領域を開口し、ロジック部においては全面を覆ったレジストパターン３０４をマスクとして、Ｂイオン３２０、Ｐイオン
３２１
３２１
３２１
　００２０段落の「ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、
ロジック
ロジック
　００２１段落の「このとき、Ｐシリコン基板３０１に注入された不純物イオンを活性化させることにより、
Ｐ−Ｗｅｌｌ１
Ｎ−Ｎｅｌｌ１
Ｐ−Ｗｅｌｌ２
Ｎ−Ｗｅｌｌ２
Ｐ−Ｗｅｌｌ１
３２１
Ｎ−Ｗｅｌｌ１
Ｎ−Ｗｅｌｌ１
Ｎ−Ｗｅｌｌ２
Ｐ−Ｗｅｌｌ２
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「（Ａ）Ｐ型シリコン基板３０１のＥＥＰＲＯＭ形成予定部においてはＰ−Ｗｅｌｌ形成予定領域を開口し、前記Ｐ型シリコン基板３０１のロジック部においては全面を覆ったレジストパターン３０４をマスクとして、Ｂイオン３２０を加速エネルギ８０ｋｅＶで注入し、さらにＰイオン３２１を加速エネルギ３ＭｅＶでイオン注入することにより、前記Ｂイオン３２０は基板表面に注入されてＰ−Ｗｅｌｌ１を形成し、前記Ｐイオン３２１は前記Ｂイオン３２０より深い部分に注入されてＮ−Ｗｅｌｌ１を形成する工程と、
（Ｂ）前記レジストパターン３０４を剥離する工程と、
（Ｃ）前記ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、前記ロジック部においては全面を覆ったレジストパターン３０５をマスクとして、Ｐイオン３２２を、第１に加速エネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 、の３回に分けてイオン注入することにより、前記Ｐイオン３２２は前記Ｂイオン３２０を取り囲むように注入されてＮ−Ｗｅｌｌ１を形成する工程と、
（Ｄ）前記レジストパターン３０５を剥離する工程と、
（Ｅ）前記ＥＥＰＲＯＭ形成予定部においては全面を覆い、前記ロジック部においてはＰ−Ｗｅｌｌ形成予定領域を開口したレジストパターン３０７をマスクとして、Ｂイオン３２４をイオン注入することにより、Ｐ−Ｗｅｌｌ２を形成する工程と、
（Ｆ）前記レジストパターン３０７を剥離する工程と、
を備える半導体装置の製造方法。」
　
　刊行物２：特開平１０−７４８４４号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平１０−７４８４４号公報（以下、「刊行物２」という。）には、以下の事項が記載されている。
「【００１３】また、上記に示した種々の従来例では、Ｐウエルを１〜３回のイオン注入により形成しているが、これではＮＭＯＳトランジスタを形成すべきウエル構造（ここではチャネル領域を含めたＰ型領域全体をウエルと呼ぶ、但し基板は除く）全体を十分に制御することはできない。Ｐウエルの特性としては、以下の要件のすべてを満たす必要があるからである。
○１基板内部に高濃度領域を形成し、ウエル抵抗を低減させ、ラッチアップ耐性を高める、
○２素子分離領域端部及び底部に比較的高濃度領域を形成し、Ｐウエル内の素子分離を実現する、
○３チャネル深部の濃度を適度に制御し、トランジスタのパンチスルーを防止する、
○４基板表面のチャネルの濃度を制御し、トランジスタの閾値電圧を制御する。」（ただし、○１は、○の中に数字１が記載された符号を表す。○２、○３及び○４についても同様である。）
「【００３１】上記のように４段階のイオン注入を行うことにより、第１導電型不純物領域の深さをそれぞれ独立のイオン注入により制御することができ、高密度にトランジスタ特性を制御することが可能となる。つまり、（１）第１又は第１′のイオン注入により、基板内部に高濃度領域を形成し、ウエル抵抗を低減し、ラッチアップ耐性を高めることができ、（２）第２又は第２′のイオン注入により、素子分離領域端部及び底部に比較的高濃度領域を形成し、ウエル内の素子分離を実現することができ、（３）第３又は第３′のイオン注入により、チャネル深部の濃度を適度に制御し、トランジスタのパンチスルーを防止することができ、（４）第４又は第４′のイオン注入により、基板表面のチャネル部の濃度を制御し、トランジスタの閾値電圧を制御することができる。」
「【００３５】素子分離領域が形成された半導体基板に、まず、マスクパターンを形成する。このマスクパターンは、異なる閾値電圧を有する複数の第１導電型トランジスタうちの少なくとも絶対値が大きな閾値電圧を有する（高Ｖｔｈ）トランジスタ形成領域に開口部を有するものである。この際のマスクパターンは、公知のレジストを、１．０〜４．０μｍ程度の膜厚で塗布し、フォトリソグラフィ及びエッチング工程により所望の形状にパターニングして形成することができる。なお、このマスクパターンは、高Ｖｔｈトランジスタ形成領域に開口部を有するとともに、絶対値が小さな閾値電圧を有する（低Ｖｔｈ）トランジスタ形成領域の外周部にも開口部を有していてもよい。
【００３６】上記マスクパターンを用いて、高Ｖｔｈトランジスタ形成領域に選択的に第１導電型不純物を注入する。この際の第１導電型不純物の注入は、先の工程で形成した素子分離領域の膜厚により上記第１〜第４のイオン注入又は上記第１′〜第４′のイオン注入により行うことができる。なお、これらイオン注入は、上述の（１）〜（４）の特性を確保することができるように、注入条件を適宜調節することが好ましい。」
　
　
５．対比
　本願発明と刊行物発明とを対比・検討する。
　
（ａ）刊行物発明の（Ａ）の工程における「Ｐ型シリコン基板３０１」は、本願発明における「第１導電型の半導体基板」に相当する。
　
（ｂ）刊行物発明の（Ａ）の工程における「ＥＥＰＲＯＭ形成予定部」の「Ｐ−Ｗｅｌｌ形成予定領域」は、本願発明における「セルアレイ領域」に相当するから、刊行物発明における「Ｐ型シリコン基板３０１のＥＥＰＲＯＭ形成予定部においてはＰ−Ｗｅｌｌ形成予定領域を開口し、前記Ｐ型シリコン基板３０１のロジック部においては全面を覆ったレジストパターン３０４」は、本願発明における「第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスク」に相当する。そして、刊行物発明の（Ａ）の工程における「レジストパターン３０４をマスクとして」「イオン注入する」ためには、それよりも前に「レジストパターン３０４」を形成する工程を備えていることは自明である。
　また、刊行物発明の（Ａ）の工程における「Ｂイオン３２０」、「Ｐ−Ｗｅｌｌ１」、「Ｐイオン３２１」及び「Ｎ−Ｗｅｌｌ１」は、それぞれ、本願発明の「第１導電型の不純物」、「第１導電型のポケットウエル領域」、「第２導電型の不純物」及び「第２導電型の第１ウエル領域」に相当する。
　よって、刊行物発明における「Ｐ型シリコン基板３０１のＥＥＰＲＯＭ形成予定部においてはＰ−Ｗｅｌｌ形成予定領域を開口し、前記Ｐ型シリコン基板３０１のロジック部においては全面を覆ったレジストパターン３０４をマスクとして、Ｂイオン３２０を加速エネルギ８０ｋｅＶで注入し、さらにＰイオン３２１を加速エネルギ３ＭｅＶでイオン注入することにより、前記Ｂイオン３２０は基板表面に注入されてＰ−Ｗｅｌｌ１を形成し、前記Ｐイオン３２１は前記Ｂイオン３２０より深い部分に注入されてＮ−Ｗｅｌｌ１を形成する工程」は、本願発明における「第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入してポケットウエル領域の下方に第２導電型の第１ウエル領域を形成する段階」に相当する。
　
（ｃ）刊行物発明の（Ｂ）の工程における「前記レジストパターン３０４を剥離する工程」は、本願発明における「第１イオン注入マスクを除去する段階」に相当する。
　
（ｄ）刊行物発明の（Ｅ）の工程における「ロジック部」の「Ｐ−Ｗｅｌｌ形成予定領域」は、本願発明における「周辺回路領域」に相当するから、刊行物発明における「前記ＥＥＰＲＯＭ形成予定部においては全面を覆い、前記ロジック部においてはＰ−Ｗｅｌｌ形成予定領域を開口したレジストパターン３０７」は、本願発明における「半導体基板の周辺回路領域を露出させる第２イオン注入マスク」に相当する。そして、刊行物発明の（Ｅ）の工程における「レジストパターン３０７をマスクとして」「イオン注入する」ためには、それよりも前に「レジストパターン３０７」を形成する工程を備えていることは自明である。
　また、刊行物発明の（Ｅ）の工程における「Ｂイオン３２４」及び「Ｐ−Ｗｅｌｌ２」は、それぞれ、本願発明の「第１導電型の不純物」及び「第１導電型の周辺ウエル領域」に相当する。
　よって、刊行物発明における「前記ＥＥＰＲＯＭ形成予定部においては全面を覆い、前記ロジック部においてはＰ−Ｗｅｌｌ形成予定領域を開口したレジストパターン３０７をマスクとして、Ｂイオン３２４をイオン注入することにより、Ｐ−Ｗｅｌｌ２を形成する工程」は、本願発明における「半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階」に相当する。
　
（ｅ）刊行物発明の（Ｆ）の工程における「前記レジストパターン３０７を剥離する工程」は、本願発明における「第２イオン注入マスクを除去する段階」に相当する。
　
（ｆ）刊行物発明の（Ｃ）の工程における「前記ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し」は、「レジストパターン３０４」により露出されていた領域、すなわち、「Ｂイオン３２０」がイオン注入されて「Ｐ−Ｗｅｌｌ１」を形成した領域が覆われることを意味しており、刊行物発明の（Ｃ）の工程における「前記ロジック部においては全面を覆った」は、「レジストパターン３０７」により露出されることになる領域、すなわち、「Ｂイオン３２４」がイオン注入されて「Ｐ−Ｗｅｌｌ２」を形成する領域が覆われることを意味していることが明らかである。よって、刊行物発明における「前記ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、前記ロジック部においては全面を覆ったレジストパターン３０５」は、本願発明における「ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスク」に相当する。そして、刊行物発明の（Ｃ）の工程における「レジストパターン３０５をマスクとして」「イオン注入する」ためには、それよりも前に「レジストパターン３０５」を形成する工程を備えていることは自明である。
　また、刊行物発明の（Ｃ）の工程における「Ｐイオン３２２」は、本願発明の「第２導電型の不純物」に相当する。さらに、刊行物発明の（Ｃ）の工程における「Ｎ−Ｗｅｌｌ１」のうち、「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で注入された「Ｐイオン３２２」による部分は、本願発明の「第２導電型の周辺ウエル領域」に相当し、「加速エネルギ３ＭｅＶ」で注入された「Ｐイオン３２２」による部分は、本願発明の「第２導電型の第２ウエル領域」に相当する。
　よって、刊行物発明における「前記ＥＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、前記ロジック部においては全面を覆ったレジストパターン３０５をマスクとして、Ｐイオン３２２を、第１に加速エネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 、の３回に分けてイオン注入することにより、前記Ｐイオン３２２は前記Ｂイオン３２０を取り囲むように注入されてＮ−Ｗｅｌｌ１を形成する工程」は、本願発明の「ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域の下方に第２導電型の第２ウエル領域を形成する段階」に相当する。
　
（ｇ）刊行物発明の（Ａ）の工程における「Ｐイオン３２１を加速エネルギ３ＭｅＶでイオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分と、刊行物発明の（Ｃ）の工程における「Ｐイオン３２２を」「加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分とは、同じ元素が同じエネルギーでイオン注入されたものであって、両者が同じ深さとなることは明らかであるから、刊行物発明は、本願発明における「前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成」するとの構成を備えている。
　
（ｈ）刊行物発明の「半導体装置の製造方法」は、（Ａ）ないし（Ｆ）の工程によって多重ウエルを形成していることが明らかであるから、本願発明の「半導体素子の多重ウエル形成方法」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「第１導電型の半導体基板のセルアレイ領域を露出させる第１イオン注入マスクを形成する段階と、第１イオン注入マスクにより露出された半導体基板に第１導電型の不純物をイオン注入して第１導電型のポケットウエル領域を形成する段階と、第１イオン注入マスクにより露出された半導体基板に第２導電型の不純物をイオン注入してポケットウエル領域の下方に第２導電型の第１ウエル領域を形成する段階と、第１イオン注入マスクを除去する段階と、半導体基板の周辺回路領域を露出させる第２イオン注入マスクを形成する段階と、第２イオン注入マスクにより露出された半導体基板に第１導電型の不純物を注入して第１導電型の周辺ウエル領域を形成する段階と、第２イオン注入マスクを除去する段階と、ポケットウエル領域及び第１導電型の周辺ウエル領域を覆う第３イオン注入マスクを形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域を形成する段階と、第３イオン注入マスクにより露出された半導体基板に第２導電型の不純物を注入して第２導電型の周辺ウエル領域の下方に第２導電型の第２ウエル領域を形成する段階と、により形成するものであって、
　前記第２ウエル領域は、前記第１ウエル領域と同じ深さで形成することを特徴とする半導体素子の多重ウエル形成方法。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明は、「前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する」のに対し、刊行物発明は、「Ｂイオン３２０を加速エネルギ８０ｋｅＶで注入」して「Ｐ−Ｗｅｌｌ１を形成」し、「Ｐイオン３２２を」「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で「イオン注入」して「Ｎ−Ｗｅｌｌ１を形成」しているが、「Ｐ−Ｗｅｌｌ１」と、「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分との、相対的な深さの関係については明らかでない点。
　
［相違点２］
　本願発明は、「前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成する」のに対し、刊行物発明は、「Ｐイオン３２２」の注入を「第１に加速エネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 」で行っているが、「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分と、「加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分との、相対的な濃度の関係については明らかでない点。
　
［相違点３］
　本願発明は、「第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備える」のに対し、刊行物発明は、そのような段階を特に備えていない点。
　
　
６．当審の判断
　以下、上記各相違点について、それぞれ検討する。
　
［相違点１について］
（ア）刊行物発明の（Ａ）の工程における「Ｐイオン３２１を加速エネルギ３ＭｅＶでイオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分と、刊行物発明の（Ｃ）の工程における「Ｐイオン３２２を」「加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分とが、同じ深さで形成されたものであることは、上記５．の（ｇ）において検討したとおりである。
　また、「Ｐ−Ｗｅｌｌ１」については、「Ｐイオン３２１を加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分よりも上方の領域を、「Ｐ型シリコン基板３０１」の表面に達するまで延在していれば、ＮＭＯＳＦＥＴを搭載するウェルとしての機能を果たすことができるものであり、一方、「Ｐイオン３２２を」「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分については、「Ｐイオン３２２を」「加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分よりも上方の領域を、「Ｐ型シリコン基板３０１」の表面に達するまで延在していれば、「Ｐ−Ｗｅｌｌ１」を「Ｐ型シリコン基板３０１」から電気的に分離する分離領域としての機能及びＰＭＯＳＦＥＴを搭載するウェル領域としての機能を果たすことができるものであるから、具体的なイオン注入の回数、加速エネルギー等の条件については、上記ウェル領域としての機能及び上記分離領域としての機能を果たすことができる範囲内で、当業者が適宜最適化して決定すべきことである。
　
（イ）また、刊行物１の００１５段落には、第１の実施例に関して、「またＮ−Ｗｅｌｌ１０８は、不純物Ｐの濃度をＰ−Ｗｅｌｌの形成工程に制限されることなく設定することができ、加速度エネルギ、ドーズ量を調整してＰイオンを注入し、複雑なＮ−Ｗｅｌｌのプロファイル制御ができる。」とも記載されており、同様の工程が用いられている第３の実施例においても、「レジストパターン３０４をマスクとして」形成される「Ｐ−Ｗｅｌｌ１」の濃度プロファイル（イオン注入条件）と、「レジストパターン３０５をマスクとして」形成される「Ｎ−Ｗｅｌｌ１」の部分の濃度プロファイル（イオン注入条件）とを独立に最適化できることは自明である。
　
（ウ）そして、「Ｐ−Ｗｅｌｌ１」と、「Ｐイオン３２２を」「加速エネルギ１６０ｋｅＶ」及び「加速エネルギ８０ｋｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分とは、いずれも、同じ深さに形成されたものに対して、それよりも上方の領域を、「Ｐ型シリコン基板３０１」の表面に達するまで延在させる範囲に形成されるものであるから、両者を形成するためのイオン注入をほぼ同じ深さで行うことにより、実質的に本願発明のごとく、「前記ポケットウエル領域及び前記の第２導電型の周辺ウエル領域は、同じ深さで形成する」ことは、当業者が容易になし得たことである。
　
［相違点２について］
（ア）半導体集積回路の技術分野において、ラッチアップの抑制等の目的を達成するために、ウェルの深い領域に高不純物濃度領域を設けた構造（リトログレードウェル構造）は、刊行物２のほか、以下の周知文献１ないし３に記載されるように、従来周知の技術である。
　
　周知文献１：特開昭６３−１４２８４８号公報
　周知文献１の第１図及び第３図とともに，以下の事項が記載されている。
「第１図は本発明の一実施例を示す断面図である。低濃度のＮ型半導体基板１上に低濃度Ｎ型不純物領域２及び、低濃度Ｐ型不純物領域３を形成し、低濃度Ｎ型不純物領域２の底面に接して高濃度Ｎ型不純物領域２４を形成すると共に、低濃度Ｐ型不純物領域３の底面に接して高濃度Ｐ型不純物領域２５を形成している。」（第３頁右上欄第１０ないし１６行）
「前記高濃度Ｎ型不純物領域２４及び、高濃度Ｐ型不純物領域２５を拡散、あるいはチャネリング現象を利用したイオン注入、あるいは他の方法によって形成することによって、第３図に示す低濃度Ｎ型不純物領域及びＮ型半導体基板による抵抗Ｒ１に並列に高濃度Ｎ型不純物領域２４による低抵抗が付け加わると共に、低濃度Ｐ型不純物領域による抵抗Ｒ４に並列に高濃度Ｐ型不純物領域２５による低抵抗が付け加わることになる。従って、寄生トランジスタＱ１のベースから電源端子２１に至る抵抗Ｒ１及び、寄生トランジスタＱ３のベースから接地端子２２に至る抵抗Ｒ４は小さくなり、寄生トランジスタＱ１及び寄生トランジスタＱ３がＯＮするのに必要な電流が大きくなるのでラッチアップ強度を向上することができる。」（第３頁右下欄第５ないし１９行）
　
　周知文献２：特開平８−３２１５５８号公報
　周知文献２の図１とともに，以下の事項が記載されている。
「【００１０】一方、ウェルの不純物濃度を上げることは、プロセスや、パターン設計上、微細化にとってそれ程大きな影響がないので、ラッチアップ対策としては比較的容易に行われている。しかしながら、ウェルの抵抗を下げると、ソース・ドレイン領域とウェルとのｐｎ接合による寄生容量が大きくなり、この寄生容量は、トランジスタ周辺に生じる寄生容量の中でも最も動作速度に影響を与えるので、ウェル抵抗を余り下げると動作速度の低下をきたすという問題がある。
【００１１】そこで本発明の目的は、動作速度の低下を招くことなく、また素子の微細化に悪影響のないラッチアップ対策を行った半導体装置を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するための本発明は、半導体基板内に、ｐウェルと、ｎウェルとを有し、該ｐウェルにｎチャネルＭＯＳ電界効果トランジスタが形成され、該ｎウェルにｐチャネルＭＯＳ電界効果トランジスタが形成されている半導体装置において、前記ｐウェルおよびｎウェルのうち、少なくとも一方のウェルに、前記ＭＯＳ電界効果トランジスタのゲート酸化膜から０．５μｍ以上の深さに、ウェルと同じ導電型で、かつウェルの不純物濃度よりも高濃度の埋め込み不純物層を有することを特徴とする半導体装置である。
【００１３】本発明の半導体装置においては、前記埋め込み不純物層がｐ型であり、その最大不純物濃度が前記ｐウェルの１５倍以上であることを特徴とする。
【００１４】また、本発明の半導体装置においては、前記埋め込み不純物層がｎ型であり、その最大不純物濃度が前記ｎウェルの１３倍以上であることを特徴とする
【００１５】
【作用】上述のように構成された本発明は、ウェルの底部分に、そのウェルより高濃度の埋め込み不純物層を設けることで、ウェルの横方向の抵抗が低下する。ＣＭＯＳ半導体装置に寄生するバイポーラトランジスタのベース抵抗は、このウェル内の横方向の抵抗によってほぼ決まるので、ラッチアップ対策としては、ウェル内の横方向の抵抗値を低下させれば十分その効果がある。このため、本発明では、ウェル本体は高抵抗でもよく、すなわち不純物濃度を余り高くする必要がなくなるので、ソース・ドレインとウェルとのｐｎ接合による寄生容量を小さくすることができ、半導体装置の動作速度が向上する。」
「【００２０】図１は、本発明を適用したＣＭＯＳ半導体装置の断面図である。この半導体装置は、ｐ型のシリコン基板１に、最大不純物濃度５×１０16原子個／ｃｍ3 、濃度が半減する深さ約１．８μｍのｐウェルと、最大不純物濃度５×１０16原子個／ｃｍ3 、濃度が半減する深さ約１．５μｍのｎウェルが形成されており、ｐウェルに最大不純物濃度１×１０18原子個／ｃｍ3 、ピーク濃度深さ０．５μｍのｐ＋埋め込み不純物層と、ｎウェルに最大不純物濃度８．７×１０17原子個／ｃｍ3 、ピーク濃度深さ０．５μｍのｎ＋埋め込み不純物層が形成されている。」
　
　周知文献３：特開平２−２１４１１４号公報
　周知文献３の第１図とともに，以下の事項が記載されている。
「さらにＣＭＯＳ固有の現象であるラツチアツプ防止のために不純物濃度が半導体基板表面から遠ざかるほど高くなるようにして縦型バイポーラトランジスタのベース領域に減速電界を発生させるレトログレードウエルを高エネルギーイオン注入を用いて形成する方法が発表されている。」（第１頁右下欄第５ないし１０行）
「以下、この発明である半導体装置の製造方法を第１図を用いて説明する。
　半導体基板(1)に素子分離酸化膜(2)を形成し（第１図−１）、レジスト(5)を塗布し、Ｐ型ウエルを形成する部分を覆うようにパターンを形成する。次にレトログレードウエルの不純物濃度のピークの部分を形成するために高エネルギーでＰイオンまたはAsイオンをイオンチヤネリングを起こすように半導体基板(1)の結晶軸の方向で注入する。例えばSi(100)面の場合半導体基板に立てた法線方向である100軸方向にイオン注入する（第１図−２）。次に半導体基板主面側の表面までウエルを形成するためにエネルギーを変化させ前記の注入より低エネルギーでイオン注入を１回あるいはエネルギーを変化させて複数回行ないＮ型レトログレードウエルを形成する（第１図−３）。この時のイオン注入も格子欠陥を減小させるためにチヤネリングを起こすように結晶軸方向で行なう。次にしきい値電圧を制御するためのチヤネル注入を行ないレジスト(5)を除去する（図示せず）。次にレジスト(5)を塗布しＮ型レトログレードウエル領域を覆うようにパターンを形成する。次に注入するイオンをＢイオンに変えエネルギーを変化させるだけで上記に示したＮ型レトログレードウエル形成方法と全く同じ方法でイオンチヤネリングを利用してＰ型レトログレードウエルを形成する（第１図−４）。」（第２頁左下欄第１６行ないし第３頁左上欄第２行）
　
（イ）よって、刊行物発明において、「ＥＥＰＲＯＭ形成予定部」の「Ｐ−Ｗｅｌｌ予定領域を取り囲みかつＰＭＯＳＦＥＴ形成予定領域」に形成される「Ｎ−Ｗｅｌｌ１」の部分の不純物濃度プロファイルとして、従来周知のレトログレードウェル構造を採用することにより、「Ｐイオン３２２を」「加速エネルギ３ＭｅＶ」で「イオン注入」することにより形成された「Ｎ−Ｗｅｌｌ１」の部分が他よりも高い濃度となるように設定し、本願発明のごとく、「前記の第２導電型の第２ウェル領域を前記の第２導電型の周辺ウェル領域より高い濃度で形成する」ことは、当業者が容易になし得たことである。
　
［相違点３について］
（ア）上記［相違点２について］の（ア）において検討したとおり、半導体集積回路の技術分野において、ラッチアップの抑制等の目的を達成するために、ウェルの深い領域を高不純物濃度領域としたリトログレードウェル構造は、刊行物２のほか、上記周知文献１ないし３に記載されるように、従来周知の技術である。
　
（イ）また、所望の不純物濃度プロファイルを有するウェルを形成するために、同一マスクを用いて複数回のイオン注入を行うことは、刊行物１及び２のほか、上記周知文献３及び以下の周知文献４に記載されるように、従来周知の技術である。
　
　周知文献４：特開平２−２６４４６４号公報
　周知文献４の第１Ｄないし１Ｅ図、第２Ａないし２Ｃ図及び第３Ａないし３Ｃ図とともに，以下の事項が記載されている。
　
「次に、第１Ｄ図を参照して、形成すべきＮウェル領域を覆う位置にレジスト２８のパターンを形成する。次に、レジスト２８のパターンをマスクにして、露出している半導体基板１のＰウェルを形成すべき部分の主表面にボロンを、エネルギ４００ｋｅＶ，ドーズ量１×１０１３ｃｍ−２の条件下で、１回目のイオン注入を行なう。注入エネルギを３５０〜４５０ｋｅＶの範囲に選ぶと、厚い分離酸化膜７ａ中をイオンが通り抜けて、分離酸化膜７ａの下方領域２９にも不純物が注入される。その後、引き続き、エネルギ１００ｋｅＶ，ドーズ量１×１０１２ｃｍ−２の条件下で、同じマスク（レジスト２８）を用いて、同じ位置に２回目のイオン注入を行なう。・・・この２回のイオン注入によって、半導体基板１にＰウェル領域６が形成される。第２Ａ図は、形成されたＰウェル領域６の濃度分布を示したものである。第２Ａ図を参照して、Ｐウェル６の深さは約１．２μｍである。Ｐウェル６の底部分は不純物濃度が濃くなっていることがわかる。Ｐウェル６の底部分において不純物濃度が濃くなることは、第１Ｄ図を参照して、分離酸化膜７ａの下方領域２９の不純物濃度も濃くなることを意味する。すなわち、この分離酸化膜７ａの下方領域２９は、ラッチアップを防止するためのアイソレーション部（すなわちチャネルストッパ領域）になっていることにほかならない。
　引き続き、同じマスク（レジスト２８）を用いて、同じ位置に、エネルギ５０ｋｅＶ、ドーズ量２．５×１０１２ｃｍ−２の条件下で、ボロンをイオン注入する。このイオン注入によって、トランジスタのチャネル領域１３にボロンが注入される。チャネル領域１３に注入されたボロンは、トランジスタのパンチスルーを防止する働きをし、また、しきい値電圧を調整する働きもする。第２Ｂ図は、こうして形成されたＰウェル領域の濃度分布を示したものであり、チャネル領域にもイオンが注入されていることがわかる。
　なお、エネルギを４００ｋｅＶから５０ｋｅＶまで連続的に上昇させるか、または減少させることによって、第２Ｃ図に示すような均一な濃度分布を与えるＰウェルが形成される。Ｐウェル領域の濃度分布がこのように均一になると、パンチスルーは一層効率良く防止される。」（第４頁左下欄第６行ないし第５頁左上欄第１２行）
　
（ウ）よって、刊行物発明において、「Ｐ−Ｗｅｌｌ２」から構成される、「ロジック部」の「Ｐ−Ｗｅｌｌ形成予定領域」の不純物濃度プロファイルとして、従来周知のレトログレードウェル構造を採用するとともに、同じく従来周知の同一マスクを用いた複数回のイオン注入によるウェル形成方法を採用することにより、「レジストパターン３０７をマスクとし」た状態で「Ｂイオン」をさらに注入して「Ｐ−Ｗｅｌｌ２」の下方にＰ型のウェル領域を形成すること、すなわち、本願発明のごとく、「第２イオン注入マスクにより露出された半導体基板に、第１導電型の不純物を注入して第１導電型の周辺ウエル領域の下方に第１導電型のウエル領域を形成する段階をさらに備え」たものとすることは、当業者が容易になし得たことである。
　
　したがって、本願発明は、刊行物１及び２に記載された発明並びに従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
７．むすび
　以上のとおりであるから、本願は、請求項２ないし９に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。