【事件の表示】
　特願２００３−５３７０７５「ダイナミックランダムアクセスメモリ用の低電力自動リフレッシュ回路および方法」拒絶査定不服審判事件〔平成１５年　４月２４日国際公開、ＷＯ０３／３４４３５、平成１７年　３月　３日国内公表、特表２００５−５０６６４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年１０月１６日（優先権主張外国庁受理２００１年１０月１８日、米国）を国際出願日とする出願であって、平成２０年３月１０日付けで拒絶査定がなされ、これに対して平成２０年６月１６日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２　平成２０年６月１６日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成２０年６月１６日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、補正前の請求項１ないし２０を補正後の請求項１ないし２０とし、補正前の請求項２１ないし２７を削除し、補正前の請求項２８を補正後の請求項２１とし、補正前の請求項２９ないし５２を削除し、補正前の請求項５３を補正後の請求項２２とし、補正前の請求項５４ないし７１を削除し、補正前の請求項７２ないし８７を補正後の請求項２３ないし３８とし、補正前の請求項８８ないし９８を削除し、補正前の請求項９９ないし１０１を補正後の請求項３９ないし４１とし、補正前の請求項１０２ないし１０８を削除し、補正前の請求項１０９及び１１０を補正後の請求項４２及び４３とするものであって、補正後の特許請求の範囲の請求項１、３、１６、２１ないし２３、３５、３６、及び３９に係る発明は以下のとおりである。　
「【請求項１】
　ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
　入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１のリフレッシュ信号によってディセーブルされる、入力バッファの第１のセットと、
　第２のリフレッシュ信号に応答して前記各内部コマンド信号のうちの少なくとも一つをバイアスするように動作可能であるバイアス回路と、
　ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、かつ該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間に該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダとを含む、省電力回路。」
「【請求項３】
　前記リフレッシュデコーダは、自動リフレッシュサイクルの終了後に前記コマンド信号から前記バイアスを除去し、かつ前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項１に記載の省電力回路。」
「【請求項１６】
　ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
　外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファを含み、ここで、
　前記リフレッシュデコーダが、第１および第２の所定のコマンド信号の各状態を検出するように動作可能であり、また、
　前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
　該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、前記第１および第２のリフレッシュ信号を発生させ、
　該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、そして自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能であることを特徴とする、請求項１記載の省電力回路。」
「【請求項２１】
　外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
　外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
　ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
　該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
　各内部コマンド信号を発生させるために、各外部端子に印加され、第１のセットの入力バッファを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させる　ように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器　は、第２のリフレッシュ信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器とを含む、請求項１記載の省電力回路において使用されるダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
　【請求項２２】
　コンピュータシステムにおいて使用される請求項２１記載のダイナミックランダムアクセスメモリであって、
　プロセッサバスを有するプロセッサと、
　データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
　データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
　前記ダイナミックランダムアクセスメモリに接続しており、複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態を有する、メモリコントローラとを含む、請求項２１記載のダイナミックランダムアクセスメモリ。
　【請求項２３】
　コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法であって、前記自動リフレッシュ方法が、
　該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
　該自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように少なくとも１つの内部コマンド信号をバイアスするステップと、
　該自動リフレッシュサイクルの終了時に、該バイアスを該少なくとも１つの内部コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップとを包含する方法。」
「【請求項３５】
　自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
第１の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとをさらに包含する、請求項２３記載の方法。
　【請求項３６】
　前記第１の所定の信号は、クロックイネーブル信号を含む、請求項３５に記載の方法。」　
「【請求項３９】
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭ　の低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートす　るように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップとをさらに包含する、請求項３６記載の方法。」
　
２．補正事項の整理
　補正事項１
　補正前の請求項１の「該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる」を、補正後の請求項１の「該ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間に該第１および第２のリフレッシュ信号を発生させる」と補正すること。
　
　補正事項２
　補正前の請求項３の「自動リフレッシュサイクルの終了時に前記コマンド信号から前記バイアスを除去し」を、補正後の請求項３の「自動リフレッシュサイクルの終了後に前記コマンド信号から前記バイアスを除去し」と補正すること。　　
　
　補正事項３
　補正前の請求項１６の「入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１のリフレッシュ信号によってディセーブルされる、入力バッファの第１のセットと、
　外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファと、
　第２のリフレッシュ信号に応答して前記各内部コマンド信号のうちの少なくともひとつをバイアスするように動作可能であるバイアス回路と、
　少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して、自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
　該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、前記第１および第２のリフレッシュ信号を発生させ、
　該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、
そして自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダとを含む、省電力回路。」を、
　補正後の請求項１６の「外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファを含み、ここで、
　前記リフレッシュデコーダが、第１および第２の所定のコマンド信号の各状態を検出するように動作可能であり、また、
　前記リフレッシュデコーダが、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
　該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、前記第１および第２のリフレッシュ信号を発生させ、
　該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、そして自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能であることを特徴とする、請求項１記載の省電力回路。」と補正すること。　　
　
　補正事項４
　補正前の請求項２１ないし２７を削除すること。　
　
　補正事項５
　補正前の請求項２８の「コマンド信号発生器と、　該ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、該ＤＲＡＭを該内部コマンド信号に応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に、該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダとを含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。」を、
　補正後の請求項２１の「コマンド信号発生器とを含む、　請求項１記載の省電力回路において使用されるダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。」と補正すること。　
　
　補正事項６
　補正前の請求項２９ないし５２を削除すること。　
　
　補正事項７
　補正前の請求項５３の「コンピュータシステムであって、
　プロセッサバスを有するプロセッサと、
　データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
　データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
　複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態を有する、メモリコントローラと、
　該メモリコントローラに結合されるメモリデバイスであって、
　外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
　外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
　ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
　該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
　各内部コマンド信号を発生させるために、各外部端子に印加され、入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器　は、第２のリフレッシュ信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
　該ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に、該第１および第２のリフレッシュ信号を　発生させる、リフレッシュデコーダとを含むメモリデバイスとを含む、コンピュータシステム。」を、　
　補正後の請求項２２の「コンピュータシステムにおいて使用される請求項２１記載のダイナミックランダムアクセスメモリであって、
　プロセッサバスを有するプロセッサと、
　データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
　データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
　前記ダイナミックランダムアクセスメモリに接続しており、複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態を有する、メモリコントローラとを含む、請求項２１記載のダイナミックランダムアクセスメモリ。」と補正すること。　
　
　補正事項８
　補正前の請求項５４ないし７１を削除すること。　　
　
　補正事項９
　補正前の請求項７２の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法であって、
　該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
　該自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスするステップと、
　該自動リフレッシュサイクルの終了時に、該バイアスを該コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップと
を包含する方法。」を、
　補正後の請求項２３の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法であって、前記自動リフレッシュ方法が、
　該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
　該自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように少なくとも１つの内部コマンド信号をバイアスするステップと、
　該自動リフレッシュサイクルの終了時に、該バイアスを該少なくとも１つの内部コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップと　を包含する方法。」と補正すること。
　
　補正事項１０
　補正前の請求項７３ないし７７の項番を繰り上げて、補正後の請求項２４ないし２８とするとともに、引用する請求項の項番も「７２」ないし「７６」から、「２３」ないし「２７」に繰り上げること。　
　
　補正事項１１　
　補正前の請求項７８の項番を繰り上げて、補正後の請求項２９とするとともに、引用する請求項の項番も「７６」から「２７」に繰り上げること。　
　
　補正事項１２　
　補正前の請求項７９の項番を繰り上げて、補正後の請求項３０とするとともに、引用する請求項の項番も「７８」から「２９」に繰り上げること。
　
　補正事項１３　
　補正前の請求項８０及び８１の項番を繰り上げて、補正後の請求項３１及び３２とするとともに、引用する請求項の項番も「７２」から「２３」に繰り上げること。　　
　
　補正事項１４　
　補正前の請求項８２の項番を繰り上げて、補正後の請求項３３とするとともに、引用する請求項の項番も「８１」から「３２」に繰り上げること。
　
　補正事項１５　　
　補正前の請求項８３の項番を繰り上げて、補正後の請求項３４とするとともに、引用する請求項の項番も「７２」から「２３」に繰り上げること。
　
　補正事項１６　
　補正前の請求項８４の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法であって、
　自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、第１の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとを包含する、方法。」を、
　補正後の請求項３５の「自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
第１の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとをさらに包含する、請求項２３記載の方法。」と補正すること。　
　
　補正事項１７　
　補正前の請求項８５及び８６の項番を繰り上げて、補正後の請求項３６及び３７とするとともに、引用する請求項の項番も「８４」から、「３５」及び「３６」に繰り上げること。　
　
　補正事項１８　
　補正前の請求項８７の項番を繰り上げて、補正後の請求項３８とするとともに、引用する請求項の項番も「８６」から「３７」に繰り上げること。
　
　補正事項１９
　補正前の請求項８８ないし９８を削除すること。
　
　補正事項２０　　
　補正前の請求項９９の「コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法であって、
　自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
　第１の所定のコマンド信号の状態を検出するステップと、
　第２の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自己リフレッシュを実行するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自動リフレッシュを実行するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭ　の低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップとを包含する、方法。」を、
　補正後の請求項３９の「自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭ　の低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートす　るように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップとをさらに包含する、請求項３６記載の方法。」と補正すること。　
　
　補正事項２１　
　補正前の請求項１００及び１０１の項番を繰り上げて、補正後の請求項４０及び４１とするとともに、引用する請求項の項番も「９９」及び「１００」から、「３９」及び「４０」に繰り上げること。
　
　補正事項２２
　補正前の請求項１０２ないし１０８を削除すること。
　
　補正事項２３　
　補正前の請求項１０９及び１１０の項番を繰り上げて、補正後の請求項４２及び４３とするとともに、引用する請求項の項番も「９９」から「３９」に繰り上げること。
　　　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
　補正事項１について
　補正事項１についての補正は、補正前の請求項１の「該ＤＲＡＭのリフレッシュの間」と「に該第１および第２のリフレッシュ信号を発生させる」との間に「の少なくともいくらかの時間」との構成を付加して補正後の請求項１の「該ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間に該第１および第２のリフレッシュ信号を発生させる」とするものである。
　そして、出願当初の明細書及び図面には、補正後の請求項１の「第１のリフレッシュ信号」であるＩＢＥＮＣＭＤと補正後の請求項１の「第２のリフレッシュ信号」であるＩＢＥＮＡＤＤは、補正後の請求項１の「ＤＲＡＭのリフレッシュの間」である図３の時刻Ｔ１とＴ２の期間よりも後の時刻Ｔ３まで存在することが記載されているものの、「ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間」がどのような期間を意味するのか、又はどのような期間を含むのか、出願当初の明細書及び図面には何ら記載されておらず、補正後の請求項１の「ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間に該第１および第２のリフレッシュ信号を発生させる」ことが、「該第１および第２のリフレッシュ信号」を「ＤＲＡＭのリフレッシュの間」のどのような期間に発生させることを意味するか明らかでないから、補正後の請求項１の「ＤＲＡＭのリフレッシュの間の少なくともいくらかの時間に該第１および第２のリフレッシュ信号を発生させる」ことに関して、出願当初の明細書及び図面には全く記載されていない。
　したがって、補正事項１についての補正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではなく、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　　　
　補正事項２について
　本願の図３を参酌すると、ＡＲＥＦ’がＬレベルとなり、時刻Ｔ２で、自動リフレッシュサイクルが終了し、その後に「第２のリフレッシュ信号」が、Ｈレベルとなることによって、「前記コマンド信号」から「バイアス」を除去していることは明らかであり、このようにしなければ、本願発明の目的を達成し、課題を解決できないことは明らかであるので、補正前の請求項３の「自動リフレッシュサイクルの終了時に前記コマンド信号から前記バイアスを除去し」の記載は、不明りょうであって、補正前の請求項３の「自動リフレッシュサイクルの終了時に前記コマンド信号から前記バイアスを除去」するを、補正後の請求項３の「自動リフレッシュサイクルの終了後に前記コマンド信号から前記バイアスを除去」すると補正することは、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　補正事項３について
　補正事項３についての補正は、独立形式で記載されていた補正前の請求項１６を、補正後の請求項１を引用する引用形式で記載して、補正後の請求項１６とするものであるが、「補正事項１について」において検討したとおり、補正事項１についての補正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。
　したがって、補正事項３についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　
　補正事項４について
　補正事項４についての補正は、補正前の請求項２１ないし２７を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
　補正事項５について　
　補正事項５についての補正は、独立形式で記載されていた補正前の請求項２８を、補正後の請求項１を引用する引用形式で記載して、補正後の請求項２１とするものであるから、形式上は、補正事項５についての補正は、明りょうでない記載の釈明に該当する。
　しかしながら、「補正事項３について」において検討したと同様の理由により、補正事項５についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　
　補正事項６について
　補正事項６についての補正は、補正前の請求項２９ないし５２を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
　補正事項７について　
　補正前の請求項５３は、「フレッシュデコーダとを含むメモリデバイスとを含むコンピュータシステム」に関する発明であるのに対して、補正後の請求項２２は、「メモリコントローラとを含む、請求項２１記載のダイナミックランダムアクセスメモリ」に関する発明であり、補正後の請求項２２が引用する補正後の請求項２１は、「コマンド信号発生器とを含む、請求項１記載の省電力回路において使用されるダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）」に関する発明であり、更に補正後の請求項２１が引用する補正後の請求項１は、「リフレッシュデコーダとを含む、省電力回路」に関する発明であり、補正後の請求項２２には、補正前の請求項５３に記載されている「リフレッシュデコーダとを含むメモリデバイスとを含むコンピュータシステム」について記載されていないので、補正事項７についての補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、補正事項７についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　補正事項８について
　補正事項８についての補正は、補正前の請求項５４ないし７１を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　　
　補正事項９について
　補正事項９についての補正は、補正前の請求項７２の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法であって」を、補正後の請求項２３の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法であって」と補正するものを含むものであるが、補正後の請求項２３が引用する補正後の請求項１は、「省電力回路」に関する発明であるから、補正後の請求項２３の「ダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法」は、補正前の請求項７２の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法」に関する発明ではない。
　したがって、補正事項９についての補正は、補正前の請求項７２の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法」を、補正後の請求項２３の「請求項１記載の省電力回路の使用方法」に変更するものであるから、補正事項９についての補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　よって、補正事項９についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　　
　補正事項１０ないし１５について
　補正事項１０ないし１５についての補正は、補正前の請求項２１ないし２７、請求項２９ないし５２及び請求項５４ないし７１の削除に伴い、請求項の項番を整合させるための補正であるから、特許法第１７条の２第４項第２号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　補正事項１６について
　補正前の請求項８４は、「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法であって」「該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとを包含する、方法」に関する発明であるのに対して、補正後の請求項３５は、「該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとをさらに包含する、請求項２３記載の方法」に関する発明であり、また、補正後の請求項３５が引用する補正後の請求項２３は「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法であって」、「該自動リフレッシュサイクルの終了時に、該バイアスを該少なくとも１つの内部コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップとを包含する方法」に関する発明であるから、補正後の請求項３５の「省電力回路の使用方法であって」「該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとをさらに包含する」「方法」は、補正前の請求項８４の「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法」とは、異なる発明であり、補正事項１６についての補正は、補正前の請求項８４の「ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法」を補正後の請求項３５の「省電力回路の使用方法」に変更するものである。
　したがって、補正事項１６についての補正は、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　よって、補正事項１６についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　　
　補正事項１７及び１８について
　補正事項１７及び１８についての補正は、補正前の請求項２１ないし２７、請求項２９ないし５２及び請求項５４ないし７１の削除に伴い、請求項の項番を整合させるための補正であるから、特許法第１７条の２第４項第２号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　補正事項１９について
　補正事項１９についての補正は、補正前の請求項８８ないし９８を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
　補正事項２０について
　補正前の請求項９９は、「コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法」に関する発明であるが、補正後の請求項３９は、「自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭ　の低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートす　るように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップとをさらに包含する、請求項３６記載の方法」とするものであり、また、補正後の請求項３９が引用する補正後の請求項３６は、「前記第１の所定の信号は、クロックイネーブル信号を含む、請求項３５に記載の方法」に関する発明であり、補正後の請求項３６が引用する補正後の請求項３５は、「自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとをさらに包含する、請求項２３記載の方法」に関する発明であり、補正後の請求項３５が引用する補正後の請求項２３は、「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュ方法を実行するための、請求項１記載の省電力回路の使用方法」に関する発明であり、さらに、補正後の請求項２３が引用する補正後の請求項１は、「フレッシュデコーダとを含む、省電力回路」に関する発明である。
　したがって、補正後の請求項３９は、補正前の請求項９９の「コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法」とは異なる発明であり、補正事項２０についての補正は、補正前の請求項９９の構成を変更するものであるから、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　よって、補正事項２０についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　補正事項２１について
　補正事項２１についての補正は、補正前の請求項２１ないし２７、請求項２９ないし５２、請求項５４ないし７１及び請求項８８ないし９８の削除に伴い、請求項の項番を整合させるための補正であるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　補正事項２２について
　補正事項２２についての補正は、補正前の請求項１０２ないし１０８を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
　補正事項２３について
　補正事項２３についての補正は、補正前の請求項２１ないし２７、請求項２９ないし５２、請求項５４ないし７１、請求項８８ないし９８及び請求項１０２ないし１０８の削除に伴い、請求項の項番を整合させるための補正であるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。　　
　　
　したがって、補正前の請求項１、１６、及び２８についての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、また、補正前の請求項５３、７２、８４及び９９についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。　
　　
４．むすび
　以上のとおり、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであり、また、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　
第３　本願発明
　平成２０年６月１６日付の手続補正は上記のとおり却下されたので、平成１９年１０月３日付けの特許請求の範囲の請求項１６及び５３は、上記「第２　２．」の「補正事項３」の「補正前の請求項１６」、及び「補正事項７」の「補正前の請求項５３」に記載されており、また、請求項１、３、５、６、７、１１、１４、２０、２５、２８、３０、３２、３３、３４、４１、４３、４７、５１、５５、５７、６０、６２、６６及び７０には、以下のとおり記載されている。　　
「【請求項１】
　ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
　入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１のリフレッシュ信号によってディセーブルされる、入力バッファの第１のセットと、
　第２のリフレッシュ信号に応答して前記各内部コマンド信号のうちの少なくとも一つをバイアスするように動作可能であるバイアス回路と、
　ＤＲＡＭ　のリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、かつ該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダとを含む、省電力回路。」
「【請求項３】
　前記リフレッシュデコーダは、自動リフレッシュサイクルの終了時に前記コマンド信号から前記バイアスを除去し、かつ前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項１に記載の省電力回路。」
「【請求項５】
　外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、リフレッシュデコーダは、該内部クロック信号の所定の遷移に応答して前記第１および第２のリフレッシュ信号を終了させるように動作可能であ　る、請求項１に記載の省電力回路。
　【請求項６】
　前記リフレッシュデコーダは、前記所定の遷移を検出した後の前記クロック信号の半周期で前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５に記載の省電力回路。
　【請求項７】
　前記リフレッシュデコーダは、前記所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移の検出に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５に記載の省電力回路。」
「【請求項１１】
　前記リフレッシュデコーダは、前記第１の状態から第２の状態への前記所定のコマンド信号の遷移の検出に応答して前記コマンド信号からバイアスを除去し、前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項１０に記載の省電力回路。」
「【請求項１４】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、前記所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
　該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
　該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、請求項１に記載の省電力回路。」
「【請求項２０】
　前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるように動作可能であり、該第１の所定のコマンド信号の第２の状態および該第２の　所定のコマンド信号の第２の状態が検出された場合、該リフレッシュデコーダは、該自動リフレッシュの終了時に該第１および該第２のリフレッシュ信号の発生　を継続するようにさらに動作可能である、請求項１６に記載の省電力回路。」
「【請求項２５】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
　該第１のデコーダに結合したタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
　該第１のデコーダおよび該タイマーに結合した第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドなら　びに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダとを含む、請求項１６に記載の省電力回路。」
「【請求項２８】
　外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
　外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
　ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
　該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
　各内部コマンド信号を発生させるために、各外部端子に印加され、第１のセットの入力バッファを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させる　ように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器　は、第２のリフレッシュ信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
　該ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、該ＤＲＡＭを該内部コマンド信号に応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に、該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダとを含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。」
「【請求項３０】
　前記リフレッシュデコーダは、前記コマンド信号からバイアスを除去し、前記自動リフレッシュサイクルの終了時に前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。」
「【請求項３２】
　外部クロック信号が内部クロック信号を発生させるように印加され　得るクロック入力バッファをさらに含み、リフレッシュデコーダは、該内部クロック信号の所定の遷移に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
　【請求項３３】
　前記リフレッシュデコーダは、前記所定の遷移を検出した後で、前記クロック信号の半周期で前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項３２に記載のダイナミックランダムアクセスメモリ。
　【請求項３４】
　前記リフレッシュデコーダは、前記所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移の検出に応答して、前記第１および前記第２のリフレッシュ信号を終了させるように動作可能である、請求項３２に記載のダイナミックランダムアクセスメモリ。」
「【請求項４１】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードして、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能な第１のデコーダと、
　該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
　該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダとを含む、請求項２８に記載のダイナミックランダムアクセスメモリ。」
「【請求項４３】
　外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
　外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
　ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
　該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
　内部クロック信号を発生させるために、外部クロック信号が結合されるクロック入力バッファと、
　各内部コマンド信号を発生させるために、各外部端子に印加され、かつ入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスするために動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
　少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して、自動リフレッシュサイクルを開始するように動作可能なリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
　該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、前記第１および第２のリフレッシュ信号を発生させ、
　該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、そして自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダとを含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。」
「【請求項４７】
　前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるように動作可能であり、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態が検出された場合、該リフレッシュデコーダは、該自動リフレッシュの終了時に該第１および該第２のリフレッシュ信号の発生を継続するようにさらに動作可能である、請求項４３に記載のダイナミックランダムアクセスメモリ。」
「【請求項５１】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
　該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
　該第１のデコーダおよび該タイマーに結合される第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは
、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダとを含む、請求項４３に記載のダイナミックランダムアクセスメモリ。」
「【請求項５５】
　前記リフレッシュデコーダは、前記コマンド信号から前記バイアスを除去し、前記自動リフレッシュサイクルの終了時に前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項５３に記載のコンピュータシステム。」
「【請求項５７】
　外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、リフレッシュデコーダは、該内部クロック信号の所定の遷移に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５３に記載のコンピュータシステム。」
「【請求項６０】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
　該第１のデコーダに結合されるタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させるタイマーと、
　該第１のデコーダおよび該タイマーに結合される第２のデコーダであって、該所定のリフレッシュ信号に応答して、該第２のデコーダは、リフレッシュコマンド、ならびに該第１および第２のリフレッシュ信号を生成するように動作可能であり、該リフレッシュ終了信号に応答して、該第２のデコーダは、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダとを含む、請求項５３に記載のコンピュータシステム。」
「【請求項６２】
　コンピュータシステムであって、
　プロセッサバスを有するプロセッサと、
　データが該コンピュータシステムに入力されることを可能にするように適応される該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
　データが該コンピュータシステムから出力されることを可能にするように適応される該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
　複数のロウアドレスビットを有するロウアドレスに続いて複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態のいずれかを有する、メモリコントローラと、
　該メモリコントローラに結合されたメモリデバイスであって、
　外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能であるロウアドレス回路と、
　外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能であるカラムアドレス回路と、
　ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
　該アレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータパス回路と、
　外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファと、
　各内部コマンド信号を発生させるために、各外部端子に印加され、入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンス　を発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、前記各内部コマンド信号のうちの少なくともひとつをバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
　少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
　自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
　該ＤＲＡＭの自動リフレッシュを実行して、自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、前記第１および第２のリフレッシュ信号を発生させ、
　該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、そして自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、自動リフレッシュサイクルの終了時に、前記入力バッファの第１のセット以外の前記ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダとを含む、メモリデバイスと
を含む、コンピュータシステム。」
「【請求項６６】
　前記リフレッシュデコーダは、前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記自動リフレッシュの終了時に該第１および第２のリフレッシュ信号を終了させるように動作可能であり、該リフレッシュデコーダは、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態が検出された場合、前記自動リフレッシュの終了時に該第１および第２のリフレッシュ信号を終了させる　ようにさらに動作可能である、請求項６２に記載のコンピュータシステム。」
「【請求項７０】
　前記リフレッシュデコーダは、
　前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
　該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
　該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドな　らびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダとを含む、請求項６２に記載のコンピュータシステム。」　
「【請求項７２】　
　コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法であって、
　該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
　該自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスするステップと、
　該自動リフレッシュサイクルの終了時に、該バイアスを該コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップとを包含する方法。」
「【請求項８４】　
　コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法であって、
　自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
第１の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
　自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プリチャージモードに自動的に遷移させるステップとを包含する、方法。」
「【請求項９９】　
　コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法であって、
　自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
　第１の所定のコマンド信号の状態を検出するステップと、
　第２の所定のコマンド信号の状態を検出するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自己リフレッシュを実行するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自動リフレッシュを実行するステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭ　の低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
　自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行して、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップとを包含する、方法。」
　
第４　平成１９年６月２８日付けの拒絶理由通知（以下、「拒絶理由通知」という。）について
　原審で通知した、拒絶理由通知の特許法第３６条第６項についての《理由Ａ》の概要は、以下のとおりのものである。
　「《理由Ａ》
　この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第２号に規定する要件を満たしていない。　
　　　　　　　　　　　　　　　　　記　
１．特許請求の範囲の請求項１、１６、２８、４３、５３、６２に記載された「少なくとも１つの内部コマンド信号をバイアスする」は、具体的にどのようなコマンドをバイアスするのか不明である。［略］　
２．特許請求の範囲の請求項１、２８、５３には、「該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる」と記載されているが、発明の詳細な説明の欄及び図面には、第２のリフレッシュ信号ＩＢＥＮＣＭＤは、自動リフレッシュサイクルが終了した後も、依然としてローである旨記載されており、両者の記載は整合が取れない。
　本願の図３に記載されているように、第２のリフレッシュ信号ＩＢＥＮＣＭＤの発生の終了は、第１のリフレッシュ信号ＩＢＥＮＣＬＫの発生の終了よりも遅れている点に注意されたい。　　
３．［略］　
４．［略］　
５．特許請求の範囲の請求項３、３０、５５の記載では、いつ、ＮＯＰコマンドのバイアスを除去するのか不明である。自動リフレッシュサイクルの終了よりも遅れて、ＮＯＰコマンドのバイアスを除去するのであれば、その旨わかるように記載されたい。　　
６．［略］　
７．［略］　
８．特許請求の範囲の請求項５、３２、５７には、「該内部クロック信号の所定の遷移に応答する（「応答して」の誤記）前記第１および第２のリフレッシュ信号を終了させるように動作可能である」と記載されているが、発明の詳細な説明の欄及び図面には、内部クロック信号の立ち下がりに応答して、第２のリフレッシュ信号ＩＢＥＮＣＭＤの発生を終了させる旨記載されており、両者の記載は整合が取れない。
　第１のリフレッシュ信号ＩＢＥＮＣＬＫの発生は、自動リフレッシュサイクルが終了すると同時に終了させるのではないのか。
　請求項６、７、３３、３４についても同様のことが言える。　
　なお、「所定の遷移」「第２の遷移」という記載では、「立ち下がり」であるのか、「立ち上がり」であるのかわかりません。　　
９．［略］
１０．特許請求の範囲の請求項１１の記載では、いつ、ＮＯＰコマンドのバイアスを除去するのか不明である。　
１１．特許請求の範囲の請求項１４、２５、４１、５１、６０、７０には、「該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である」と記載されているが、発明の詳細な説明の欄及び図面には、第２のリフレッシュ信号ＩＢＥＮＣＭＤは、自動リフレッシュサイクルが終了した後も、依然としてローである旨記載されており、両者の記載は整合が取れない。
　　本願の図３に記載されているように、第２のリフレッシュ信号ＩＢＥＮＣＭＤの終了は、第１のリフレッシュ信号ＩＢＥＮＣＬＫの終了よりも遅れている点に注意されたい。　　　
１２．ないし１６．［略］　
１７．特許請求の範囲の請求項２０、４７、６６には、「前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるようにさらに動作可能であり」と記載されているが、発明の詳細な説明の欄及び図面には、第２のリフレッシュ信号ＩＢＥＮＣＭＤは、自動リフレッシュサイクルが終了した後も、依然としてローである旨記載されており、両者の記載は整合が取れない。
　本願の図３に記載されているように、第２のリフレッシュ信号ＩＢＥＮＣＭＤの終了は、第１のリフレッシュ信号ＩＢＥＮＣＬＫの終了よりも遅れている点に注意されたい。　　　
　［中略］
　よって、請求項１〜７１に係る発明は明確でない。」
　以下においては、上記の「１．」、「２．」、「５．」、「８．」、「１０．」、「１１．」及び「１７．」の記載不備の指摘を、「理由Ａ−１」、「理由Ａ−２」、「理由Ａ−５」、「理由Ａ−８」、「理由Ａ−１０」、「理由Ａ−１１」、「理由Ａ−１７」という。
　
　また、原審で通知した、拒絶理由通知の特許法第３７条についての《理由Ｂ》は、以下のとおりのものである。
　「《理由Ｂ》
　この出願は、下記の点で特許法第３７条に規定する要件を満たしていない。
１．請求項１〜７１に係る発明は「物の発明」であるのに対して、請求項７２〜１１０に係る発明は「方法の発明」であり、両者のカテゴリは相違しているので、請求項１〜７１に係る発明と請求項７２〜１１０に係る発明とは、特許法第３７条第１号及び第２号に掲げる関係を有していない。
　また、請求項７２〜１１０に係る発明は、請求項１〜７１に係る発明の物を生産する方法の発明でも、その物を使用する方法の発明でも、その物を取り扱う方法の発明でもない。」
　
第５　審判請求人の平成１９年１０月３日付けの意見書（以下、「意見書」という。）における主張について
　審判請求人は、上記の理由Ａ−１、理由Ａ−２、理由Ａ−５、理由Ａ−８、理由Ａ−１０、理由Ａ−１１、理由Ａ−１７及び理由Ｂについて、意見書において、それぞれ以下のように主張している。　
　
　（ａ）理由Ａ−１について　
　『（１．１）　請求項１，１６，２８，４３　５３，６２の「少なくとも一つの内部コマンド信号をバイアスする」について
　出願人は、審査官殿が指摘した「少なくとも一つの内部コマンド信号をバイアスする」という語を、「前記各内部コマンド信号のうちの少なくとも一つをバイアスする」と補正いたしました。
　これにより、当該語句の意味は明確となったと考えます。』　
　
　（ｂ）理由Ａ−２について　　
　『（１．２）　請求項１，２８，５３の「該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる」について
　審査官殿は、本願の「ＤＲＡＭのリフレッシュ（サイクル）」とは、図３で云うと　Ｔ１〜Ｔ２であるのだから、その期間内には第二のリフレッシュ信号ＩＢＥＮＣＭＤはずっとｌｏｗではないか、と指摘されていると考えます。
　しかし出願人は、本願の「ＤＲＡＭのリフレッシュサイクル」とは、より長い期間を指す上位概念であると主張いたします。以下詳細を述べます。
　図３を例にして本願和文明細書段落００２４〜００２５を基に説明すると、このリフレッシュサイクルは、まず、時刻Ｔ０でＡＲＥＦコマンドをＳＤＲＡＭ２に適用することから始まり、そして、時刻Ｔ３でＩＢＥＮＣＭＤ信号がｈｉｇｈに遷移して、（各内部コマンド信号のうちの少なくともひとつのバイアスを休止することにより）ＮＯＰコマンドを除去するところで終了します。
　つまり、図３の実施例では、リフレッシュデコーダーが、共にｈｉｇｈであるＩＢＥＮＣＬＫ信号およびＩＢＥＮＣＭＤ信号を生成するのは、ＤＲＡＭのリフレッシュの少なくとも一部の期間（すなわちＴ０〜Ｔ１の期間）においてである、ということです。
　この説明により、出願人は、当該請求項の記載が、発明の詳細な説明の欄および図面に記載と整合がとれている、ということが明確になったと考えます。』　
　
　（ｃ）理由Ａ−５について　　
　『 （１．５）　請求項３，３０，５５に、ＮＯＰコマンドのバイアスの除去時期に関する記載が無いことについて
　上記（１．２）項で明確にした「ＤＲＡＭのリフレッシュ（サイクル）」の概念を承けて説明いたします。
　図３を例にとると、「リフレッシュサイクル」には、ＡＲＥＦコマンドとＮＯＰコマンドの適用期間の全体が包含されています。
　そして、ＮＯＰ信号によって内部コマンド信号のバイアスが起こるので、これはすなわちバイアスの除去にはＮＯＰ信号の終了をともなう、ということになります。
　つまり、（図３の場合）ＮＯＰコマンドは、時刻　Ｔ３　の自動リフレッシュサイクルの完了時に終了する、ということです。
　これを承けて出願人は請求項の補正を行い、当該請求項の意味するところは明らかになりました。』　
　
　（ｄ）理由Ａ−８について　　
　『（１．８）　請求項５，３２，５７および請求項６，７，３３，３４　について
（１．８．１）「該内部クロック信号の所定の遷移に応答する前記第１および第２のリフレッシュ信号を終了させるように動作可能である」について
　図３の実施形態を例とすると、ＩＢＥＮＣＬＫ信号とＩＢＥＮＣＭＤ信号の双方が、外部クロック信号ＣＬＫ　の立ち上がりにおいて、（リフレッシュデコーダにより）ｈｉｇｈからｌｏｗへと遷移します。
　内部クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫに追随し、図３のリフレッシュデコーダがＩＣＬＫ信号を受けるため、この実施形態ではその後に、リフレッシュデコーダ１５０が、内部クロック信号ＩＣＬＫの所定の遷移（この例では立ち上がりエッジ）において、ＩＢＥＮＣＬＫ信号およびＩＢＥＮＣＭＤ信号を終了させることになります。
　しかし、この例とは異なり、リフレッシュデコーダ１５０が、内部クロック信号ＩＣＬＫの立ち下がりエッジにおいて、ＩＢＥＮＣＬＫ信号およびＩＢＥＮＣＭＤ信号を終了させるようにすることも可能であるということは、当業者には明らかであると出願人は考えます。
　したがって、審査官殿の指摘された、当該請求項の記載と、本願明細書の記載とは、矛盾するものではない、と主張いたします。（次項（１．８．２）にも関連します）
　また、併せて軽微な誤記である「応答する」を補正いたしました。』　
　
　（ｅ）理由Ａ−１０について　　
　『（１．１０）　請求項１１のＮＯＰコマンドのバイアスの除去に関する記載について
　出願人は、上記（１．５）項と同様に、当該の記載が明瞭である旨を主張いたします。』　
　
　（ｆ）理由Ａ−１１について　　
　『（１．１１）　請求項１４，２５，４１，５１，６０，７０の「該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である」について
　出願人は、上記（１．２）項および（１．８．１）項と同様に、当該の記載が明瞭である旨を主張いたします。』　
　
　（ｇ）理由Ａ−１７について　　　
　『（１．１７）　請求項２０，４７，６６の「前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるように動作可能であり」について
　出願人は、上記（１．２）項および（１．８）項および（１．１１）項と同様に、当該の記載が明瞭である旨を主張いたします。』　
　
　（ｈ）理由Ｂについて　
　『（２．）　単一性違反について
　　審査官殿は、上記拒絶理由通知書において、本願の請求項７２〜１１０のカテゴリが「方法の発明」であり、請求項１〜７１のカテゴリの「物の発明」と異なっているので、（出願当時の）特許法３７条の第１号と第２号の要件を満たさないので、単一性を満たさない、と述べられました。
　これに対して出願人は、本願の装置に関する請求項１〜７１の記載を上述のように補正して明らかにしたことにより、これらの請求項と、方法に関する請求項７２〜１１０との関係が、旧特許法３７条の第４項「その特定発明が方法の発明である場合において、その方法の発明の実施に直接使用する機械、器具、装置その他の物の発明」に相当することが明白となった、と考えます。
　したがって出願人は、本願の単一性違反は解消されたと考えます。』
　
第６　当審の判断
　１．拒絶理由Ａ（特許法第３６条第６項）について
　次に、本件の特許請求の範囲の記載が、原審の拒絶理由通知で指摘した点で、特許法第３６条第６項に規定する要件を満たしているか否かを検討する。
　本件の請求項に記載されている「第１のリフレッシュ信号」及び「第２のリフレッシュ信号」について、発明の詳細な説明には用いられていない用語であり明りょうでないが、本件の請求項の記載と図２及び３の記載から、「第１のリフレッシュ信号」は、発明の詳細な説明及び図面に記載されている「ＩＢＥＮＣＬＫ」を指し、「第２のリフレッシュ信号」は、発明の詳細な説明及び図面に記載されている「ＩＢＥＮＣＭＤ」を指すものとして、以下、記載不備の有無を検討する。　
　（ａ）理由Ａ−１について　
　発明の詳細な説明の【０００５】段落には、従来の問題点として、「過去に、クロック（「ＣＬＫ」）およびクロックイネーブル（「ＣＫＥ」）信号用の入力バッファ以外の全ての入力バッファへの電力を除くことにより、自動リフレッシュ間のＤＲＡＭの電力消費を最小化しようという試みがなされてきた。しかし、クロックアクティブ用の入力バッファを残すことにより、その入力バッファは、自動リフレッシュ期間に非常に多くの量の電力を消費することとなった。なぜなら、入力バッファは、各クロック信号遷移とともにトグル（ｔｏｇｇｌｅ）するからである。電力は、自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除くことによって大幅に減少され得る。しかし、そのようにすると、スプリタスコマンドが自動リフレッシュ期間の終りにレジスタされることとなる。」と記載されており、また、発明の詳細な説明の【０００９】段落には、【発明が解決すべき課題】として、「従って、スプリタスコマンドまたはアドレスをレジスタする危険がなく、自動リフレッシュサイクル中にＤＲＡＭによって消費された電力のより減少させることを可能にする回路および方法が必要である。」と記載されている。
　したがって、本願発明の課題は、「自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除く」ことに起因する、「スプリタスコマンドが自動リフレッシュ期間の終りにレジスタ」されることを無くすことにあると認める。
　そして、この課題を解決するためには、自動リフレッシュ期間の終りの時間を示す図３の時刻Ｔ２において、コマンドＣＭＤは、ＮＯＰ（ノーオペレーション）命令であることが必要であることは明らかであり、本願の請求項１に記載されているような「第２のリフレッシュ信号に応答して前記各内部コマンド信号のうちの少なくとも一つをバイアスするように動作可能であるバイアス回路と」の構成では、上記本願の課題を解決できないことは明らかである。
　
　さらに、【課題を解決するための手段】として、発明の詳細な説明の【００１０】段落に記載されている「（発明の要旨）方法および回路は、自動リフレッシュ中にダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）によって消費された電力を減少させる。このＤＲＡＭは、第１のセットの入力バッファを含む。この第１のセットの入力バッファを通して、コマンド信号が接続される。この入力バッファは、自動リフレッシュ中はディセーブルされる。従って、それらの入力バッファは、それらの入力に印加された信号に応答して電力を消費しない。複数のコマンド信号は、バイアスされて、所定のメモリコマンド（例えば、「演算なし」コマンド）をアサートする。内部自動リフレッシュタイマがタイムアウトすると、このバイアスは、コマンド信号から取り除かれ、入力バッファがイネーブルされる。このイベントでは、ＤＲＡＭがクロック信号を受信して、入力バッファ（この入力バッファを通して、クロック信号が接続され得る）も、自動リフレッシュ中にディセーブルされ得る。このような場合、クロック信号用の入力バッファは、コマンド信号用の入力バッファをイネーブルする前に再びイネーブルされ得る。従って、タイミング（このタイミングにより、コマンド信号入力バッファは、再びイネーブルされる）がクロック信号に関して制御され得る。ＤＲＡＭは、また、所定のコマンド信号の状態をチェックし得、自動リフレッシュの終りで、低電力プレ充電モードへとＤＲＡＭを遷移させる。」における「所定のメモリコマンド（例えば、「演算なし」コマンド）をアサートする。」の記載は不明りょうであって、ＮＯＰ命令等の「「演算なし」コマンド」でない「所定のメモリコマンド」では、上記、本願発明の課題は解決できないことは明らかである。
　よって、理由Ａ−１について指摘した、請求項１，１６，２８，４３，５３及び６２に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｂ）理由Ａ−２について　
　発明の詳細な説明の【０００５】段落には、「過去に、クロック（「ＣＬＫ」）およびクロックイネーブル（「ＣＫＥ」）信号用の入力バッファ以外の全ての入力バッファへの電力を除くことにより、自動リフレッシュ間のＤＲＡＭの電力消費を最小化しようという試みがなされてきた。しかし、クロックアクティブ用の入力バッファを残すことにより、その入力バッファは、自動リフレッシュ期間に非常に多くの量の電力を消費することとなった。なぜなら、入力バッファは、各クロック信号遷移とともにトグル（ｔｏｇｇｌｅ）するからである。電力は、自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除くことによって大幅に減少され得る。しかし、そのようにすると、スプリタスコマンドが自動リフレッシュ期間の終りにレジスタされることとなる。」と記載されており、本願発明の課題は、「自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除く」ことに起因する、「スプリタスコマンドが自動リフレッシュ期間の終りにレジスタ」されることを無くすことにあると認める。
　そして、この課題を解決するためには、図３において、ＡＲＥＦ’が論理Ｌレベルに遷移しオートレフレッシュが終了し、「第１のリフレッシュ信号」であるＩＢＥＮＣＬＫが論理Ｈレベルとなる時刻Ｔ２よりも少し後の時刻Ｔ３（正確には、クロックＣＬＫの次の立ち下がり時点）まで、「第２のリフレッシュ信号」であるＩＢＥＮＣＭＤをローレベルとしておき、時刻Ｔ２で、クロックＣＬＫが異常な立ち上がりを起こしてもＮＯＰ命令をデコードさせて、異常な動作をさせないようにする必要があることは、図面の記載から明らかである。　
　すなわち、自動リフレッシュサイクルの終了よりも遅れて、ＮＯＰコマンドのバイアスを除去する必要があることは、図面の記載から明らかである。
　したがって、本件の請求項１の「かつ該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダとを含む、」の記載における「該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる」の記載では、本願発明の目的を達成し、課題を解決するために必要な構成である、「第１のリフレッシュ信号」（ＩＢＥＮＣＬＫ）が論理Ｈレベルとなる時刻Ｔ２よりも少し後の時刻Ｔ３（正確には、クロックＣＬＫの次の立ち下がり時点）まで、「第２のリフレッシュ信号」（ＩＢＥＮＣＭＤ）をローレベルとしておくこと、が明確でない。
　よって、理由Ａ−２について指摘した、請求項１，２８及び５３に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｃ）理由Ａ−５について　　
　上記「理由Ａ−２について」において検討したとおり、本願発明の目的を達成し、課題を解決するためには、自動リフレッシュサイクルの終了よりも遅れて、ＮＯＰコマンドのバイアスを除去する必要がある。
　そして、請求項３、３０及び５５には、自動リフレッシュサイクルの終了よりも遅れて（時刻Ｔ３、より正確には、クロックＣＬＫの次の立ち下がり時点に）、ＮＯＰコマンドのバイアスを除去することが、依然として記載されていない。
　よって、理由Ａ−５について指摘した、請求項３、３０及び５５に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｄ）理由Ａ−８について　　
　審判請求人が意見書において主張している「しかし、この例とは異なり、リフレッシュデコーダ１５０が、内部クロック信号ＩＣＬＫの立ち下がりエッジにおいて、ＩＢＥＮＣＬＫ信号およびＩＢＥＮＣＭＤ信号を終了させるようにすることも可能であるということは、当業者には明らかであると出願人は考えます。」は、その根拠が発明の詳細な説明及び図面の記載から明らかでなく、「内部クロック信号ＩＣＬＫの立ち下がりエッジにおいて、ＩＢＥＮＣＬＫ信号およびＩＢＥＮＣＭＤ信号を終了させ」た場合、本願発明の目的を達成し、課題を解決するために必要な構成である、「第１のリフレッシュ信号」（ＩＢＥＮＣＬＫ）が論理Ｈレベルとなる時刻Ｔ２よりも少し後の時刻Ｔ３（正確には、クロックＣＬＫの次の立ち下がり時点）まで、「第２のリフレッシュ信号」（ＩＢＥＮＣＭＤ）をローレベルとしておくこと、が明確でない。
　したがって、特許請求の範囲の請求項５、３２、５７に記載される「該内部クロック信号の所定の遷移に応答して前記第１および第２のリフレッシュ信号を終了させるように動作可能である」との構成により、本願発明の目的を達成し、課題を解決し得ないことは明らかである。
　また、同様の理由により、特許請求の範囲の請求項６，７，３３及び３４に記載される構成により、本願発明の目的を達成し、課題を解決し得ないことは明らかである。
　よって、理由Ａ−８について指摘した、請求項５、３２及び５７に係る発明並びに請求項６，７，３３及び３４に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｅ）理由Ａ−１０について　
　上記「理由Ａ−５について」において検討したと同様の理由により、本件の請求項１１の記載には、自動リフレッシュサイクルの終了よりも遅れて（時刻Ｔ３、より正確には、クロックＣＬＫの次の立ち下がり時点に）、ＮＯＰコマンドのバイアスを除去することが、依然として記載されていない。　
　よって、理由Ａ−１０について指摘した、請求項１１に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｆ）理由Ａ−１１について　
　上記「理由Ａ−２について」において検討したと同様の理由により、本件の請求項１４、２５、４１、５１、６０及び７０に記載される「該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である」との構成により、本願発明の目的を達成し、課題を解決し得ないことは明らかである。
　よって、理由Ａ−１１について指摘した、請求項１４、２５、４１、５１、６０及び７０に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｇ）理由Ａ−１７について　　
　上記「理由Ａ−２について」において検討したと同様の理由により、本件の請求項２０、４７及び６６に記載される「前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるようにさらに動作可能であり」との構成により、本願発明の目的を達成し、課題を解決し得ないことは明らかである。
　よって、理由Ａ−１７について指摘した、請求項２０、４７及び６６に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　（ｈ）小むすび　
　したがって、本願の請求項１、３、５、６、７、１１、１４、１６、２０、２５、２８、３０、３２、３３、３４、４１、４３、４７、５１、５３、５５、５７、６０、６２、６６及び７０に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
  ２．拒絶理由Ｂ（特許法第３７条）について
　本件出願が、特許法第３７条に違反しているか否かを検討する。
　ア　　本件の請求項１に係る発明は、「ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路」を主要部としている発明であるのに対して、本件の請求項７２に係る発明は、「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法」に関する発明であり、請求項１に係る発明の主要部である「ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路」を主要部としている発明ではない。
　したがって、本件の請求項１に係る発明を特定発明とした場合、本件の請求項７２に係る発明は、特許法第３７条第２号に掲げる要件を満たしていない。　　
　イ　　本件の請求項８４に係る発明は、「コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法」を主要部としている「方法」の発明であるから、本件の請求項１に係る発明を特定発明とした場合、本件の請求項８４に係る発明は、本件の請求項１に係る発明の主要部である「ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路」を主要部としている発明とは認められず、本件の請求項１に係る発明を特定発明とした場合、本件の請求項８４に係る発明は、特許法第３７条第２号に掲げる要件を満たしていない。
　ウ　　本件の請求項９９に係る発明は、「コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法」を主要部としている「方法」の発明であるから、本件の請求項１に係る発明を特定発明とした場合、本件の請求項９９に係る発明は、本件の請求項１に係る発明の主要部である「ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路」を主要部としている発明とは認められず、本件の請求項１に係る発明を特定発明とした場合、本件の請求項９９に係る発明は、特許法第３７条第２号に掲げる要件を満たしていない。
　エ　本件の請求項１に係る発明を特定発明とした場合、本件の請求項７２、８４及び９９に係る発明は、特許法第３７条のその余のいずれの号に掲げる要件を満たすものでもないことは明らかである。
　　　さらに、本件の請求項１に係る発明以外を特定発明とみても、請求項１，７２，８４及び９９に係る発明は、特許法第３７条各号に掲げるいずれの要件を満たすものでもないことは明らかである。　　
　オ　以上のとおりであるから、本願は、特許法第３７条に規定する要件を満たしていない。
　
第７　むすび　
　以上のとおり、本願は、特許法第３７条に規定する要件を満たしておらず、また、本願の請求項１、３、５、６、７、１１、１４、１６、２０、２５、２８、３０、３２、３３、３４、４１、４３、４７、５１、５３、５５、５７、６０、６２、６６及び７０に係る発明は、特許法３６条第６項第２号の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。