(57)【特許請求の範囲】
【請求項１】
ディジタルの映像信号に相異なる再現誤差を加算して拡散出力信号を得る第１、第２加算回路と、この拡散出力信号と予めディスプレイパネル用に設定された値との差を演算する誤差量演算回路と、この演算値に前記相異なる再現誤差に対応した遅延を与える第１、第２遅延回路と、この第１、第２遅延回路の出力に１／２の係数を掛け再現誤差として前記第１、第２加算回路に出力する第１、第２係数器と、前記第１、第２遅延回路の出力が正の奇数であるか否かを検出し正の奇数検出時に前記第１、第２加算回路に加算用のデータ「＋１」を出力する第１、第２奇数検出回路とを具備してなることを特徴とする誤差拡散回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶ディスプレイパネル）などのディスプレイパネルを用いた表示装置で中間調画像を表示させるために用いる誤差拡散回路に関するものである。
【０００２】
【従来の技術】
最近、薄型、軽量の表示パネルとしてＰＤＰが注目されている。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式とは全く異なっており、ディジタル化された映像入力信号による直接駆動方式である。したがって、パネル面から発光される輝度階調は、扱う信号のビット数によって定まる。
【０００３】
ＡＣ駆動方式では、階調数を増やせば増やすほど、１フレーム期間内でパネルを点灯発光させる準備期間としてのアドレス期間のビット数が増加するため、発光期間としてのサスティン期間が相対的に短くなり、最大輝度が低下する。
このように、パネル面から発光される輝度階調は、扱う信号のビット数によって定まるため、扱う信号のビット数を増やせば、画質は向上するが、発光輝度が低下し、逆に扱う信号のビット数を減らせば、発光輝度が増加するが、階調表示が少なくなり、画質の低下を招く。
【０００４】
そこで、本出願人は、図４に示すような、ＰＤＰやＬＣＤの表示装置で擬似中間調画像を表示するための誤差拡散回路１０を提案した。この図４に示す誤差拡散回路１０は、入力端子１２に入力したｎ（たとえば８）ビットの原画素Ａ（ｉ，ｊ）の映像信号に、垂直加算回路１４及び水平加算回路１６で垂直方向及び水平方向の再現誤差を順次加算して出力端子１８に拡散出力信号を得、この拡散出力信号をビット変換回路（図示省略）でビット数をｍ（たとえば４）ビットに減らす処理をし、表示パネル駆動回路を経てディスプレイパネル（例えばＰＤＰ）を発光する。
【０００５】
また、誤差量演算回路２０によって、水平加算回路１６から出力する拡散出力信号と、予めディスプレイパネル用に設定記憶された値との差が演算され、ついで係数器２２によるシフト演算によって１／２の係数を掛けて重み付けされ、この重み付けされた値が、１ライン遅延回路２４で１ライン遅延し垂直方向の再現誤差として垂直加算回路１４で加算されるとともに、１ドット遅延回路２６で１ドット遅延し水平方向の再現誤差として水平加算回路１６で加算される。このため、図５に示すように、原画素Ａ（ｉ，ｊ）より１ライン前の画素Ａ（ｉ，ｊ−１）の再現誤差と、原画素Ａ（ｉ，ｊ）より１ドット前の画素Ａ（ｉ−１，ｊ）の再現誤差とを原画素Ａ（ｉ，ｊ）に加算して拡散処理をしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図４に示した誤差拡散回路１０では、係数器２２によるシフト演算で１／２の係数を掛けて重み付けをしているので、係数器２２の出力値の±のバランスが悪くなり、これを遅延回路２４、２６で遅延して加算回路１４、１６で加算すると、画質劣化の原因になるという問題点があった。
【０００７】
例えば、誤差量演算回路２０から係数器２２に入力する信号の値Ｅが、図６の左側に示すように、１０進数の「＋４、＋３、＋２、＋１、０、−１、−２、−３、−４」の場合、これを２進数表示の最上位ビットを符号ビットとした２の補数で現したものを、係数器２２によるシフト演算でＥ／２を求めると、このＥ／２は、図６の右側に示すように、１０進数の「＋２、＋１、＋１、０、０、−１、−１、−２、−２」となり、±のバランスが悪くなっていた。
【０００８】
本発明は、上述の点に鑑みなされたもので、誤差量に１／２の係数を掛けて重み付けをする係数器のシフト演算で係数器の出力値が±のバランスを崩しても、誤差量の±のバランスを崩さずに誤差拡散処理を行うことができる誤差拡散回路を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明による誤差拡散回路は、ディジタルの映像信号に相異なる再現誤差を加算して拡散出力信号を得る第１、第２加算回路と、この拡散出力信号と予めディスプレイパネル用に設定された値との差を演算する誤差量演算回路と、この演算値に相異なる再現誤差に対応した遅延を与える第１、第２遅延回路と、この第１、第２遅延回路の出力に１／２の係数を掛け再現誤差として第１、第２加算回路に出力する第１、第２係数器と、第１、第２遅延回路の出力が奇数であるか否かを検出し奇数検出時に第１、第２加算回路に加算用のデータ「＋１」を出力する第１、第２奇数検出回路とを具備してなることを特徴とするものである。
【００１０】
入力したｎビットの映像信号には、第１、第２加算回路（例えば垂直方向と水平方向の加算回路）により相異なる再現誤差が加算されて拡散出力信号が得られる。この拡散出力信号は、従来例と同様に、ビット変換回路等によってビット数をｍ（ｍ≦ｎ−１）ビットに減らされ、表示パネル駆動回路を経てディスプレイパネル（例えばＰＤＰ）を発光する。第１、第２加算回路で得られた拡散出力信号とディスプレイパネルの設定値（例えば発光輝度特性偏差データ）との差が誤差演算回路で演算され、この演算値は第１、第２遅延回路で相異なる遅延量遅延され係数器で１／２の係数を掛けられ、再現誤差信号として第１、第２加算回路に入力する。
【００１１】
第１、第２奇数検出回路は、第１、第２遅延回路の出力が奇数であるか否かを検出し、奇数検出時に第１、第２加算回路に加算用のデータ「＋１」を出力するので、第１、第２係数器によるシフト演算で最下位ビットの「１」が消えたときに加算用のデータ「＋１」の加算によって補正される。このため、第１、第２係数器のシフト演算による出力値の±のアンバランスを補正することができる。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態例を図１を用いて説明する。
図１において、図４と同一部分は同一符号とする。図１において、１２は、ｎ（たとえば８）ビットの映像信号を入力するための入力端子である。この入力端子１２には、第１加算回路としての垂直加算回路１４、第２加算回路としての水平加算回路１６を介して出力端子１８が結合されている。
【００１３】
前記水平加算回路１６の出力側には、前記水平加算回路１６から出力する拡散出力信号と、予めＰＤＰ用に設定記憶された値との差を演算する誤差量演算回路２０が結合されている。この誤差量演算回路２０の出力側には、第１遅延回路としての１ライン遅延回路２４と、第２遅延回路としての１ドット遅延回路２６とが結合されている。
【００１４】
前記１ライン遅延回路２４の出力側は、第１係数器２８を介して前記垂直加算回路１４に結合されるとともに、第１奇数検出回路としての負の奇数検出回路３０を介して前記垂直加算回路１４に結合されている。前記１ドット遅延回路２６の出力側は、第２係数器３２を介して前記水平加算回路１６に結合されるとともに、第２奇数検出回路としての負の奇数検出回路３４を介して前記水平加算回路１６に結合されている。
【００１５】
前記負の奇数検出回路３０、３４は、それぞれ前記１ライン遅延回路２４、１ドット遅延回路２６の出力が負の奇数であるか否かを検出し、奇数検出時に前記垂直加算回路１４、水平加算回路１６に加算用のデータ「＋１」を出力するように構成されている。
【００１６】
つぎに、図１の作用を図２を併用して説明する。
入力端子１２にｎ（たとえば８）ビットの原画素Ａ（ｉ，ｊ）の映像信号が入力すると、この入力映像信号には垂直加算回路１４及び水平加算回路１６で垂直方向及び水平方向の再現誤差が順次加算され、拡散出力信号が得られる。この拡散出力信号は、出力端子１８を経た後、ビット変換回路（図示省略）でビット数がｍ（たとえば４）ビットに減らす処理がされ、表示パネル駆動回路（図示省略）を介してＰＤＰ（図示省略）を発光する。
【００１７】
また、誤差量演算回路２０によって、水平加算回路１６から出力する拡散出力信号と、予めＰＤＰ用に設定記憶された値との差が演算され、ついで、この演算値Ｅは、１ライン遅延回路２４で１ライン遅延され、第１係数器２８によるシフト演算で１／２の係数を掛けて重み付けされ、この重み付けされた信号Ｅ／２が垂直方向の再現誤差信号として垂直加算回路１４で加算される。また、演算値Ｅは、１ドット遅延回路２６で１ドット遅延され、第２係数器３２によるシフト演算で１／２の係数を掛けて重み付けされ、この重み付けされた信号Ｅ／２が水平方向の再現誤差信号として水平加算回路１６で加算される。
【００１８】
このため、誤差量演算回路２０の演算値Ｅが、図２の左側に示すように１０進数の「＋４、＋３、＋２、＋１、０、−１、−２、−３、−４」のときは、シフト演算をする第１、第２係数器２８、３２から垂直加算回路１４、水平加算回路１６へ出力する加算値Ｅ／２は、図６の従来例と同様に、図２の中央に示すように１０進数の「＋２、＋１、＋１、０、０、−１、−１、−２、−２」となる。
【００１９】
負の奇数検出回路３０、３４は、１ライン遅延回路２４、１ドット遅延回路２６の出力値Ｅが負の奇数であるか否かを検出し、奇数検出時に垂直加算回路１４、水平加算回路１６に加算用のデータ「＋１」を出力するので、値Ｅが１０進数の「−１」と「−３」の負の奇数時に出力値Ｃが「＋１」となって垂直加算回路１４、水平加算回路１６に入力する。このため、垂直加算回路１４、水平加算回路１６によって加算される再現誤差信号Ｅ／２＋Ｃは、図２の右側に示すように１０進数表示で「＋２、＋１、＋１、０、０、０、−１、−１、−２」となり、±のバランスがとれたものとなる。このような±のバランスがとれた信号が再現誤差信号として加算回路１４、１６で加算されるので、誤差量の±のバランスを崩さずに誤差拡散することができ、よりよい画像が得られる。
【００２０】
前記実施形態例では、第１、第２奇数検出回路が負の奇数検出回路の場合について説明したが、本発明はこれに限るものでなく、第１、第２遅延回路の出力が奇数か否かを検出し奇数検出時に第１、第２加算回路に加算用のデータ「＋１」を出力するものであればよい。例えば、第１、第２奇数検出回路を、第１、第２遅延回路の出力が正の奇数であるか否かを検出し、奇数検出時に第１、第２加算回路に加算用のデータ「＋１」を出力する正の奇数検出回路で構成するようにしてもよい。
【００２１】
図３は、図１の負の奇数検出回路３０、３４の代わりに正の奇数検出回路３０ａ、３４ａ（図示省略）を用いた場合の作用を説明するもので、図２と相違する点は、演算値Ｅが１０進数の「＋１」と「＋３」の正の奇数時に出力値Ｃが「＋１」となって垂直加算回路１４、水平加算回路１６に入力する。このため、垂直加算回路１４、水平加算回路１６によって加算される再現誤差信号Ｅ／２＋Ｃは、図３の右側に示すように１０進数表示で「＋２、＋２、＋１、＋１、０、−１、−１、−２、−２」となり、±のバランスがとれたものとなる。
なお、負の奇数検出回路の場合も、正の奇数検出回路の場合も、ともに±のバランスがとれたものとなるが、両者を比べた場合、映像信号に加える再現誤差のデータ値が小さい負の奇数検出回路の方がより望ましい。
【００２２】
前記実施形態例では、第１遅延回路が１ライン遅延回路、第２遅延回路が１ドット遅延回路の場合について説明したが、本発明はこれに限るものでなく、第１遅延回路が信号をｈ（ｈは２以上の整数）ライン分遅延させるｈライン遅延回路、第２遅延回路が信号をｄ（ｄは２以上の整数）ドット分遅延させるｄドット遅延回路の場合についても利用することができる。
【００２３】
前記実施形態例では、第１加算回路が垂直方向の再現誤差を加算する垂直加算回路、第２加算回路が水平方向の再現誤差を加算する水平加算回路で、第１遅延回路がｈライン遅延回路、第２遅延回路がｄドット遅延回路の場合について説明したが、本発明はこれに限るものではない。
【００２４】
例えば、第１加算回路が斜め方向の再現誤差を加算する斜め加算回路、第２加算回路が水平方向の再現誤差を加算する水平加算回路で、第１遅延回路が信号をｐライン及びｑドット分遅延させるｐライン・ｑドット遅延回路、第２遅延回路がｄドット遅延回路の場合についても本発明を利用することができる。
【００２５】
また、第１加算回路が垂直方向の再現誤差を加算する垂直加算回路、第２加算回路が斜め方向の再現誤差を加算する斜め加算回路で、第１遅延回路がｈライン遅延回路、第２遅延回路がｐライン・ｑドット遅延回路の場合についても本発明を利用することができる。
【００２６】
前記実施形態例では、ディスプレイパネルがＰＤＰの場合を説明したが、本発明はこれに限られるものではなく、ディスプレイパネルがディジタル化された映像入力信号により直接駆動されるものであればよい（例えばＬＣＤであってもよい）。
【００２７】
【発明の効果】
本発明による誤差拡散回路は、第１、第２遅延回路の出力に１／２の係数を掛けて再現誤差として第１、第２加算回路に出力する第１、第２係数器と、第１、第２遅延回路の出力が奇数であるか否かを検出し奇数検出時に第１、第２加算回路に加算用のデータ「＋１」を出力する第１、第２奇数検出回路とを具備し、第１、第２係数器によるシフト演算で最下位ビットの「１」が消えたときに加算用のデータ「＋１」を加算することによって、第１、第２係数器のシフト演算に基づく出力値の±のアンバランスを補正するようにしたので、第１、第２遅延回路の出力に１／２の係数を掛けて第１、第２係数器のシフト演算で係数器の出力値が±のバランスを崩しても、誤差量の±のバランスを崩さずに誤差拡散処理を行うことができ、よりよい画像が得られる。
【図面の簡単な説明】
【図１】本発明による誤差拡散回路の一実施形態例を示すブロック図である。
【図２】図１の誤差量演算回路２０の演算値Ｅと加算回路１４、１６で再現誤差として加算される信号Ｅ／２＋Ｃの関係を説明する説明図である。
【図３】図１の負の奇数検出回路の代わりに正の奇数検出回路を用いた場合における、演算値Ｅと信号Ｅ／２＋Ｃの関係を説明する説明図である。
【図４】本出願人による既提案の誤差拡散回路を示すブロック図である。
【図５】誤差拡散方向の説明図である。
【図６】図４の演算値Ｅと係数器の出力信号Ｅ／２の関係を説明する説明図である。
【符号の説明】
１０…既提案の誤差拡散回路、  １２…映像信号の入力端子、  １４…垂直加算回路（第１加算回路の一例）、  １６…水平加算回路（第２加算回路の一例）、  １８…出力端子、  ２０…誤差量演算回路、  ２２…係数器、  ２４…１ライン遅延回路（第１遅延回路の一例）、  ２６…１ドット遅延回路（第２遅延回路の一例）、  ２８…第１係数器、  ３０…負の奇数検出回路（第１奇数検出回路の一例）、  ３２…第２係数器、  ３４…負の奇数検出回路（第２奇数検出回路の一例）、  Ａ（ｉ，ｊ）…原画素、  Ａ（ｉ，ｊ−１）…１ライン前の画素、  Ａ（ｉ−１，ｊ）…１ドット前の画素、  Ｃ…負の奇数検出回路の出力、  Ｅ…演算値、  Ｅ／２…第１、第２係数器の出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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