(57)【特許請求の範囲】
【請求項１】
マトリックス状にメモリセルが配列されたメモリセルマトリックスに対して、行方向にＮ組のワード線、及び列方向にＮ組のビット線を備え、Ｎ個の各ポートから独立してアドレス指定し、アクセスできるようにしたマルチポートメモリにおいて、
少なくとも書き込みアクセスが可能なポートと、少なくとも読み出しアクセスが可能な他のポートとにあって、いずれのポートの前記ビット線も、正論理ビット線及び負論理ビット線でなるビット線対とされ、又、一方のポートをツイストビット線対ポートとし、他方のポートを固定ビット線対ポートとし、
前記ツイストビット線対ポートのビット線対は、前記メモリセルマトリックスにあって周期的にツイストされ、これによって、ビット線対の配置位置が入れ替わったビットデータ反転区間、及び入れ替わらないビットデータ非反転区間が交互に周期的に存在し、
一方、前記固定ビット線対ポートのビット線対は、前記ビットデータ反転区間及びビットデータ非反転区間が交互に存在する区間にはツイストされず、
前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに同一方向になされた、前記メモリセルの１つとして用いられる正論理メモリセルと、
前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに逆方向になされた、前記メモリセルの１つとして用いられる負論理メモリセルとを備え、
前記ビットデータ非反転区間には前記正論理メモリセルが配列され、一方、前記ビットデータ反転区間には前記負論理メモリセルが配列されていることを特徴とするマルチポートメモリ。
【請求項２】
請求項１において、
前記正論理メモリセルと前記負論理メモリセルとが、それぞれ、２つのインバータゲートの入力及び出力が相互に接続され、一方の接続点が正論理点とされ、他方の接続点が負論理点とされたフリップフロップを備えると共に、
前記正論理メモリセルは、前記正論理点に対して、前記ツイストビット線対ポートの前記正論理ビット線との間、及び、前記固定ビット線対ポートの前記正論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、又、前記負論理点に対して、前記ツイストビット線対ポートの前記負論理ビット線との間、及び、前記固定ビット線対ポートの前記負論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、
前記負論理メモリセルは、前記正論理点に対して、前記ツイストビット線対ポートの前記正論理ビット線との間、及び、前記固定ビット線対ポートの前記正論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、又、前記負論理点に対して、前記ツイストビット線対ポートの前記負論理ビット線との間、及び、前記固定ビット線対ポートの前記負論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備えていることを特徴とするマルチポートメモリ。
【請求項３】
請求項２において、
前記正論理メモリセル及び前記負論理メモリセルそれぞれにあって、前記正論理点及び負論理点に対するそれぞれの前記パストランジスタの接続が、各パストランジスタのトランジスタ領域を延長することによってなされていることを特徴とするマルチポートメモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、マトリックス状にメモリセルが配列されたメモリセルマトリックスに対して、行方向にＮ組のワード線、及び列方向にＮ組のビット線を備え、Ｎ個の各ポートから独立してアドレス指定し、アクセスできるようにしたマルチポートメモリに係り、特に、アクセスタイムの延長を抑えながら、ポート間での浮遊容量や電磁誘導による相互干渉を低減することで、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入をより低減することができるマルチポートメモリに関する。
【０００２】
【従来の技術】
従来から、複数のＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ  ）を備え、記憶装置や入出力装置、あるいはデータ等の資源をＣＰＵ間で共用し、更に、これらＣＰＵ間で何等かの手段によりデータの受け渡しや処理実行の同期を行いながら、与えられた１つ又は複数の処理を並行実行するマルチＣＰＵコンピュータシステムが実現されている。このようなマルチＣＰＵコンピュータシステムにおいては、ＣＰＵ間の結合が疎結合のものと、密結合のものとがある。この密結合のもので、又場合によって疎結合のもので、ＣＰＵ間でのデータの受け渡しや処理実行の同期を行うために、ＣＰＵ間にデュアルポートメモリが用いられているものがある。又、マルチＣＰＵコンピュータシステム以外にも、２つのシステムでデータの受け渡しや処理実行の同期を行うために、このようなデュアルポートメモリを用いることがある。
【０００３】
このようなデュアルポートメモリ等、複数のポートを備えたマルチポートメモリは、マトリックス状にメモリセルが配列されたメモリセルマトリックスに対して、行方向にＮ組のワード線、及び列方向にＮ組のビット線を備え、Ｎ個の各ポートから独立してアドレス指定し、アクセスできるようにされている。更に、一般的なマルチポートメモリは、共通のメモリセルマトリックスに対して、各ポート毎に独立して、アドレスデコーダや書き込み回路やセンスアンプ、又入出力バッファ等が設けられている。
【０００４】
図６は、従来からのデュアルポートメモリの構成を示すブロック図である。
【０００５】
この図６では、６行６列のマトリックス状にメモリセルが配列されたメモリセルマトリックス１に対して、該図６の横方向の行方向に６本のワード線が備えられ、又該図６の縦方向の列方向に６組のビット線対が備えられている。これらワード線及びビット線対を用い、２つのポート、即ちＡポート及びＢポートから独立してアドレス指定し、前記メモリセルマトリックス１中の任意の１つのメモリセルＭＣに対してアクセスできるようになっている。
【０００６】
このようなデュアルポートメモリは、前記メモリセルマトリックス１に対してＡポート用のワード線及びＢポート用のワード線に対して信号を出力するロウデコーダ１６と、Ａポートコントロール回路１４Ａと、Ａポートデータ入出力回路１３Ａと、Ａポートカラムデコーダ１２Ａと、Ｂポートコントロール回路１４Ｂと、Ｂポートカラムデコーダ１２Ｂと、Ｂポートデータ入出力回路１３Ｂとにより構成されている。
【０００７】
まず、前記Ａポートコントロール回路１４Ａ及びＢポートコントロール回路１４Ｂは、それぞれ、外部からアドレス信号ＡＡＤあるいはＢＡＤを入力し、又、読み出し書き込み制御信号ＡＲＷあるいはＢＲＷを入力する。このような入力信号に従って、前記Ａポートコントロール回路１４Ａは、前記ロウデコーダ１６と、前記Ａポートカラムデコーダ１２Ａと、前記Ａポートデータ入出力回路１３Ａとを制御する。又、前記Ｂポートコントロール回路１４Ｂについては、前記ロウデコーダ１６と、前記Ｂポートカラムデコーダ１２Ｂと、前記Ｂポートデータ入出力回路１３Ｂとを制御する。
【０００８】
前記ロウデコーダ１６は、まず、前記Ａポートコントロール回路１４Ａを経て入力される前記アドレス信号ＡＡＤのＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）側のビットをデコードし、Ａポート用の６本のワード線のいずれか１本を選択状態とする。又、該ロウデコーダ１６は、同様に、前記Ｂポートコントロール回路１４Ｂを経て入力される前記アドレス信号ＢＡＤのＭＳＢ側のビットをデコードし、Ｂポート用の６本のワード線のいずれか１つを選択状態とする。
【０００９】
前記Ａポートカラムデコーダ１２Ａは、前記Ａポートコントロール回路１４Ａを経て入力される前記アドレス信号ＡＡＤのＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ  ）側のビットのデコード結果に基づき、前記メモリセルマトリックス１に対して設けられた６対のＡポート用のビット線対のいずれか１対を選択し、前記Ａポートデータ入出力回路１３Ａへ接続する。前記Ｂポートカラムデコーダ１２Ｂは、同様に、前記Ｂポートコントロール回路１４Ｂを経て入力される前記アドレス信号ＢＡＤのＬＳＢ側のビットのデコード結果に従って、前記メモリセルマトリックス１に設けられた６対のＢポート用のビット線対のいずれか１対を選択し、前記Ｂポートデータ入出力回路１３Ｂへ接続する。
【００１０】
前記Ａポートデータ入出力回路１３Ａは、前記ロウデコーダ１６で選択されたＡポートのワード線に接続され、且つ、前記Ａポートカラムデコーダ１２Ａで選択されたＡポートのビット線対に接続される１つの前記メモリセルＭＣに対して行う、読み出しアクセスあるいは書き込みアクセスの際のビットデータの入出力を制御する。又、前記Ｂポートデータ入出力回路１３Ｂは、前記ロウデコーダ１６で選択されたＢポートのワード線に接続され、且つ、前記Ｂポートカラムデコーダ１２Ｂで選択されたＢポートのビット線対に接続される１つの前記メモリセルＭＣに対してなされる、読み出しアクセスや書き込みアクセスの際のビットデータ入出力を制御する。これらＡポートデータ入出力回路１３ＡあるいはＢポートデータ入出力回路１３Ｂは、前記読み出し書き込み制御信号ＡＲＷあるいはＢＲＷがＨ状態であれば、読み出しアクセスの制御を行う。あるいは、これら読み出し書き込み制御信号ＡＲＷあるいはＢＲＷがＬ状態であれば、書き込みアクセスの制御を行う。
【００１１】
ここで、前記Ａポートデータ入出力回路１３Ａ及び前記Ｂポートデータ入出力回路１３Ｂには、それぞれ、読み出しアクセスの際に用いられる、選択された１つの前記メモリセルＭＣのビットデータを読み出すためのセンスアンプが設けられている。
【００１２】
集積回路の単位面積当りの記憶容量を増加させるため、前記メモリセルマトリックス１の集積度はより向上させる必要がある。このため、該メモリセルマトリックス１中のトランジスタや配線はより微細化され、配線間隔はより狭められている。従って、前記メモリセルマトリックス１を構成する、記憶するビットデータを保持するフリップフロップの出力駆動能力は最小限に抑えられ、又、該フリップフロップに記憶されるビットデータを読み出すためのビット線も細くされている。従って、読み出されるビットデータを示すビット線対間の電位差はより小さくなる傾向がある。このため、前記Ａポートデータ入出力回路１３Ａや前記Ｂポートデータ入出力回路１３Ｂが内蔵する前述のセンスアンプは、このようにより小さなビット線対間の電位差を増幅し、選択された前記メモリセルＭＣに記憶されるビットデータを読み出す。
【００１３】
しかしながら、このように読み出される前記メモリセルＭＣからの電位差は小さいため、ノイズ等の影響を受け易い。例えば、マルチポートメモリでは、前記メモリセルマトリックス１に対して、各ポートのビット線対が並行して設けられている。このため、ビット線対のポート間の浮遊容量や電磁誘導によって、相互干渉を生じ易く、ノイズ等の問題がある。特に、微細加工で配線間隔が狭められると、この様な浮遊容量は増大する。
【００１４】
例えば、あるポートでポート専用のビット線対を用いて読み出しアクセスを行っている最中に、他のポートが書き込みアクセスを行う場合を考える。この場合、読み出しアクセス中のポートのビット線対に並行する、書き込みアクセスするポート専用のビット線対に、書き込むビットデータの電圧が印加され、書き込み電流が流れる。この時、書き込みアクセス中のポートのビット線対の電圧が、浮遊容量によって、比較的電圧が小さい読み出しアクセス中のポートのビット線対の電圧に影響を与え、誤ったデータが読み出されてしまうことがある。あるいは、書き込みアクセス中のポートのビット線対に流れる書き込み電流によって、読み出しアクセス中のポートのビット線対に電磁誘導による電圧が生じ、誤ったデータが読み出されてしまうことがある。
【００１５】
特開平４−１４３９９４や特開平５−２３４３７６では、このようなポート間での浮遊容量や電磁誘導による相互干渉を低減することで、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入を低減するという技術が開示されている。これら特開平４−１４３９９４及び特開平５−２３４３７６では、メモリセルマトリックスに設けられるビット線対をツイストさせることで、他のビット線対からの浮遊容量や電磁誘導による影響を低減している。
【００１６】
図７は、従来から行われている、ポート間での相互干渉の低減を図るビット線対のツイストの要旨を示す回路図である。
【００１７】
この図７にあって、メモリセルアレイ１０は、メモリセルマトリックスにおける、同一ワード線に接続される１行分のメモリセル群を示す。例えば、前記図６の前記メモリセルマトリックス１においては、前記ロウデコーダ１６から出力される１本のワード線に対して接続される合計６個の前記メモリセルＭＣが、該メモリセルアレイ１０の一つに相当する。このようなメモリセルアレイ１０は、この図７で上下方向、即ち、前記メモリセルマトリックスの列方向に配列され、前記Ａポートカラムデコーダ１２Ａ及び前記Ｂポートカラムデコーダ１２Ｂに接続されている。
【００１８】
ここで、前記特開平４−１４３９９４及び前記特開平５−２３４３７６では、この図７に示されるような前記メモリセルアレイ１０間にあってＡポート用のビット線対ＢＡ−ＢＡＮをツイストさせ、Ｂポート用のビット線対ＢＢ−ＢＢＮはツイストさせていない。このようにすることで、Ａポートのビット線対ＢＡ−ＢＡＮとＢポートのビット線対ＢＢ−ＢＢＮとの相互干渉が、隣接する前記メモリセルアレイ１０間で逆方向となるため、相互に打ち消し合うことができる。結果としてポート間での相互干渉による、例えばノイズの混入、及びこれによって誤ったデータが読み出されてしまうなどの誤動作を低減することができる。
【００１９】
具体的に説明すると、図８に示す如く、前記ビット線対ＢＡ−ＢＡＮと、前記ビット線対ＢＢ−ＢＢＮとの間には、浮遊容量Ｃが存在し、一方の電圧が他方の電圧に影響を与え、ノイズとして混入してしまう。
【００２０】
ここで、例えば前記ビット線対ＢＡ−ＢＡＮのうち、ビット線ＢＡについて注目する。
【００２１】
まず、メモリセルアレイ１０−１では、該ビット線ＢＡは、配置距離の関係上、ビット線ＢＢＮの影響に比べ、前記ビット線ＢＢの影響の方が大きい。次に、隣接するメモリセルアレイ１０−２では、逆に、該ビット線ＢＡは、前記ビット線ＢＢの影響に比べ、前記ビット線ＢＢＮの影響の方が大きくなる。又、次に隣接するメモリセルアレイ１０−３では、更に逆となり、前記ビット線ＢＡに対する影響は、前記ビット線ＢＢＮに比べ前記ビット線ＢＢの方が大きくなる。
【００２２】
ここで、前記ビット線ＢＡに対して、前記ビット線ＢＢによる影響と、前記ビット線ＢＢＮによる影響とは逆方向となるため、このように前記メモリセルアレイ１０−１〜１０−６…と、順にこれらビット線ＢＢ及びＢＢＮの影響の大きさが入れ替わることで、前記ビット線ＢＡに対する前記ビット線対ＢＢ−ＢＢＮの影響が低減される。
【００２３】
図９は、デュアルポートメモリにおけるポート間での相互干渉を示すタイムチャートである。
【００２４】
この図９のタイムチャートでは、前記特開平４−１４３９９４や前記特開平５−２３４３７６のようなビット線対のツイストを行わない場合の、Ａポートの読み出し書き込み制御信号ＡＲＷと、Ｂポートの読み出し書き込み制御信号ＢＲＷと、Ａポートのアドレス信号ＡＡＤと、Ｂポートのアドレス信号ＢＡＤと、書き込みアクセス中のＢポートの入力データＢＤＩ及びビット線ＢＢ又ＢＢＮと、読み出しアクセス中にあるＡポートのビット線ＢＡ及びＢＡＮ又出力データＡＤＯとのタイミングが示されている。
【００２５】
この図９のタイムチャートにおいて、まず、読み出しアクセス中にあるＡポートに入力される前記アドレス信号ＡＡＤが時刻ｔ３０で変化し、これに伴って選択されるメモリセルに記憶されているビットデータが、時刻ｔ３１にてＡポートのビット線対ＢＡ−ＢＡＮに出力されている。この後、該ビット線対ＢＡ−ＢＡＮのビットデータは、時刻ｔ３２にて、Ａポートの出力データＡＤＯとして出力されている。
【００２６】
同様に、読み出しアクセス中にあるＡポートに対して入力される前記アドレス信号ＡＡＤが時刻ｔ３７にも変化している。これに伴って、入力された該アドレス信号ＡＡＤに従って選択されるメモリセルに記憶されているビットデータが、時刻ｔ３９に前記ビット線対ＢＡ−ＢＡＮに出力され、時刻ｔ４０でＡポートの前記出力データＡＤＯとして読み出されている。
【００２７】
このようなＡポートからの読み出しアクセス中に対して、このタイムチャートでは、Ｂポートからは書き込みアクセスが行われている。
【００２８】
まず、時刻ｔ３３では、既に入力済みの前記アドレス信号ＢＡＤ（アドレスＢ０）に対して、書き込もうとする入力データＢＤＩ（ＢＤＩ１）が入力される。これに伴って、時刻ｔ３４ではＢポートの前記ビット線対ＢＢ−ＢＢＮの電圧が変化し、これに伴って書き込み電流が流れる。
【００２９】
すると、このような書き込み電流が、電磁誘導によってＡポートの前記ビット線対ＢＡ−ＢＡＮに対して影響を与えている。例えばこの図９の時刻ｔ３４から時刻ｔ３５の間では、該ビット線対ＢＡ−ＢＡＮの電圧が不安定になってしまう。又、該図９の斜線で示される如く、読み出しデータとして得られる前記出力データＡＤＯが、誤ったデータとなってしまっている。
【００３０】
続いて、Ｂポートの前記アドレス信号ＢＡＤで示される同一アドレス（Ｂ０）に対して、時刻ｔ３６では書き込みデータとして別の入力データＢＤＩ（ＢＤＩ０）が入力される。これに伴って、時刻ｔ３８では、Ｂポートの前記ビット線対ＢＢ−ＢＢＮの電圧が変化し、これに伴って該ビット線対ＢＢ−ＢＢＮへ書き込み電流が流れる。このような書き込み電流が、電磁誘導によってＡポートのビット線対ＢＡ−ＢＡＮに対して影響を与えてしまい、前述した前記時刻ｔ３９における、Ａポートの読み出しデータが確定するまでのアクセスタイムが延長されてしまっている。従って、前述した時刻ｔ４０における、Ａポートの読み出しデータとして得られる前記出力データＡＤＯ（ＡＤＯ０）の出力も遅延されてしまっている。
【００３１】
なお、前記特開平４−１４３９９４又前記特開平５−２３４３７６の如く、前記図７に示すように前記メモリセルアレイ１０の間で前記ビット線対ＢＡ−ＢＡＮをツイストさせると、一方のポートから書き込み、メモリセルに記憶されるビットデータを、別のポートから読み出した場合、得られるビットデータの論理が逆となってしまう。例えば、あるメモリセルにあっては、Ａポートから“１（Ｈ状態）”を書き込んだものの、これをＢポートから読み出すと、反転されてしまった“０（Ｌ状態）”が読み出されてしまう。
【００３２】
このため、特開平５−２３４３７６では、ビット線対をツイストさせるポートでアクセスする場合、前述のようにデータの論理が逆になる偶数あるいは奇数アドレスに対してアクセスする際には、メモリの入出力部分で読み出しデータや書き込みデータを反転させている。例えば、ツイストさせたポートの場合、アドレス信号のＬＳＢの１ビットに応じて、論理が逆となる偶数アドレス又は奇数アドレスを判定し、読み出しデータあるいは書き込みデータを反転させている。
【００３３】
【発明が達成しようとする課題】
しかしながら、前記特開平４−１４３９９４では、マルチポートメモリのポート間での浮遊容量や電磁誘導による相互干渉を低減できるものの、前述したように、異なるポート間で読み出しデータあるいは書き込みデータの論理が逆になってしまう。あるいは、前記特開平５−２３４３７６では、異なるポート間でこのように読み出しデータや書き込みデータの論理が逆になることはないが、しかしながら、メモリの入出力部分において、読み出しデータや書き込みデータを適宜反転させる必要がある。従って、当然ながら、このような読み出しアクセスや書き込みアクセスの際のアクセスタイムが延長されてしまう。例えば、ツイストさせるポートの入力されるアドレス信号のＬＳＢが“０”あるいは“１”であるかによって読み出しデータや書き込みデータを反転するか否か判定する時間を要し、又、このようなデータを反転するためのインバータによる信号遅延時間も考慮しなければならず、アクセスタイムが延長されてしまう。
【００３４】
本発明は、前記従来の問題点を解決するべくなされたもので、アクセスタイムの延長を抑えながら、ポート間での浮遊容量や電磁誘導による相互干渉を低減することで、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入をより低減することができるマルチポートメモリを提供することを目的とする。
【００３５】
【課題を達成するための手段】
本発明は、マトリックス状にメモリセルが配列されたメモリセルマトリックスに対して、行方向にＮ組のワード線、及び列方向にＮ組のビット線を備え、Ｎ個の各ポートから独立してアドレス指定し、アクセスできるようにしたマルチポートメモリにおいて、少なくとも書き込みアクセスが可能なポートと、少なくとも読み出しアクセスが可能な他のポートとにあって、いずれのポートの前記ビット線も、正論理ビット線及び負論理ビット線でなるビット線対とされ、又、一方のポートをツイストビット線対ポートとし、他方のポートを固定ビット線対ポートとし、前記ツイストビット線対ポートのビット線対は、前記メモリセルマトリックスにあって周期的にツイストされ、これによって、ビット線対の配置位置が入れ替わったビットデータ反転区間、及び入れ替わらないビットデータ非反転区間が交互に周期的に存在し、一方、前記固定ビット線対ポートのビット線対は、前記ビットデータ反転区間及びビットデータ非反転区間が交互に存在する区間にはツイストされず、前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに同一方向になされた、前記メモリセルの１つとして用いられる正論理メモリセルと、前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに逆方向になされた、前記メモリセルの１つとして用いられる負論理メモリセルとを備え、前記ビットデータ非反転区間には前記正論理メモリセルが配列され、一方、前記ビットデータ反転区間には前記負論理メモリセルが配列されていることにより、前記課題を達成したものである。
なお、上述のＮ組のワード線、Ｎ組のビット線、Ｎ個のポートについては、本願発明の作用効果が発揮される範囲であれば、特に限定されるものではない。例えば、１組のビット線であってもよい。
【００３６】
又、前記マルチポートメモリにおいて、前記正論理メモリセルと前記負論理メモリセルとが、それぞれ、２つのインバータゲートの入力及び出力が相互に接続され、一方の接続点が正論理点とされ、他方の接続点が負論理点とされたフリップフロップを備えると共に、前記正論理メモリセルは、前記正論理点に対して、前記ツイストビット線対ポートの前記正論理ビット線との間、及び、前記固定ビット線対ポートの前記正論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、又、前記負論理点に対して、前記ツイストビット線対ポートの前記負論理ビット線との間、及び、前記固定ビット線対ポートの前記負論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、前記負論理メモリセルは、前記正論理点に対して、前記ツイストビット線対ポートの前記正論理ビット線との間、及び、前記固定ビット線対ポートの前記正論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備え、又、前記負論理点に対して、前記ツイストビット線対ポートの前記負論理ビット線との間、及び、前記固定ビット線対ポートの前記負論理ビット線との間に、それぞれ、該当ポートの対応するワード線にゲートが接続されたパストランジスタを備えていることで、前記課題を達成すると共に、半導体集積回路としてより少ない配線層にて前記正論理メモリセル及び前記負論理メモリセルを実現し、本発明のマルチポートメモリを提供できるようにしたものである。
更に、前記マルチポートメモリにおいて、前記正論理メモリセル及び前記負論理メモリセルそれぞれにあって、前記正論理点及び負論理点に対するそれぞれの前記パストランジスタの接続が、各パストランジスタのトランジスタ領域を延長することによってなされていることにより、前記課題を達成したものである。
【００３７】
【作用】
前述したように、前記特開平４−１４３９９４や前記特開平５−２３４３７６の如く、隣接するメモリセル間でビット線対をツイストさせると、異なるポート間にあって、一方のポートで書き込んだビットデータを他のポートで読み出した場合、反転されたデータが読み出されてしまうというメモリセルが存在してしまう。
【００３８】
このため、本発明にあっては、このように反転されたデータが読み出されるメモリセルに対しては、通常用いるメモリセルとは異なる、即ち、本発明で正論理メモリセルと称するものとは異なる、本発明で負論理メモリセルと称するものを専用に用いている。従って、本発明では、前記特開平５−２３４３７６の如く、メモリの入出力部分で、随時、読み出しアクセスデータや書き込みアクセスデータを反転させる必要がない。
【００３９】
具体的には、まず、少なくとも書き込みアクセスが可能なポートと、少なくとも読み出しアクセスが可能な他のポートとにあって、これらにかかるビット線が特にビット線対とされ、該ビット線対の一方を正論理ビット線と称し、他方を負論理ビット線と称する。又、これらポートについて、一方のポートをツイストビット線対ポートと称し、他方のポートを固定ビット線対ポートと称する。特に、前記ツイストビット線対ポートのビット線対は、前記メモリセルマトリックスにあって周期的にツイストされ、これによって、ビット線対の配置位置が周期的に入れ替わったビットデータ反転区間、及び入れ替わらないビットデータ非反転区間が交互に周期的に存在する。一方、前記固定ビット線対ポートのビット線対は、前記ビットデータ反転区間及び前記ビットデータ非反転区間が交互に存在する区間にはツイストされない。
【００４０】
このような前提の下で、本発明にあっては、前記正論理メモリセルを、前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに同一方向になされたものとしている。一方、前記負論理メモリセルは、前記ツイストビット線対ポートのビット線対の各ビット線に対して引き出される配線と、前記固定ビット線対ポートのビット線対の各ビット線に対して引き出される配線との、これら配線の信号の論理が同一となるように、これら配線が互いに逆方向になされたものとなっている。
【００４１】
例えば後述する実施例では、図１に示されるものが正論理メモリセルであり、図２に示すものが負論理メモリセルである。ここで、これら図１及び図２にあって、一方のポートをビット線対ＢＸ−ＢＸＮでアクセスされるＸポートとする。又、別のポートをビット線対ＢＹ−ＢＹＮでアクセスされるＹポートとする。すると、前記図１のもの等、正論理メモリセルについては、これらＸポート及びＹポートにあって、一方のポートから書き込んだビットデータ（論理状態）がそのまま別のポートから読み出される。一方、前記図２のもの等、負論理メモリセルでは、これらＸポート及びＹポートにあって、一方のポートから書き込んだビットデータ（論理状態）は別のポートから反転して読み出される。
【００４２】
以上説明したとおり、本発明にあっては、前記正論理メモリセルと前記負論理メモリセルとを適宜用いることで、前記特開平４−１４３９９４や前記特開平５−２３４３７６の如くメモリセル間でビット線対をツイストさせるものの、該特開平５−２３４３７６の如く、メモリの入出力部分で読み出しデータや書き込みデータを適宜反転させる必要がない。このため、アクセスタイムの延長を抑えながら、ポート間での浮遊容量や電磁誘導による相互干渉を低減することで、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入をより低減することができる。
【００４３】
なお、前記正論理メモリセルと共に前記負論理メモリセルとを備える際、メモリセルの構造が飛躍的に複雑になってしまったり、メモリセル内の配線の立体交差が増加してしまって、金属配線層やポリシリコン層等の配線層の数をより増加しなければならなくなってしまう印象が一般的である。しかしながら、発明者によれば、後述する実施例の如く、従来と同等程度で前記正論理メモリセルや前記負論理メモリセルを提供することができることが確認されている。本発明は、特にこのような点に着目したものである。
【００４４】
なお、本発明にあって、周期的になされる前述のようなビット線対のツイストは、必ずしもメモリセル１つ毎にツイストさせるものに限定されるものではない。例えば２以上のメモリセル毎にビット線対をツイストさせてもよい。しかしながら、より細かいピッチでツイストさせた方が、ポート間での相互干渉をより効果的に低減することができる。又、２以上のメモリセル毎にビット線対をツイストさせる場合、ツイストさせるメモリセル数の周期は一定である方が、ポート間での相互干渉の低減という観点では好ましい。
【００４５】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【００４６】
図１は、本発明が適用されたマルチポートメモリの実施例に用いられる前記正論理メモリセルの回路図である。又、図２は、本実施例に用いられる前記負論理メモリセルの回路図である。
【００４７】
本実施例は、前述した図６のデュアルポートメモリに対して、前記図７や前記図８を用いて前述したビット線対のツイストを、１つのメモリセルの配線ピッチの周期で行ったものである。特に、本実施例にあっては、このようにツイストすることで生じる、一方のポートから書き込んだビットデータを他のポートから読み出した際に、書き込んだビットデータと読み出したものとで論理が反転してしまうメモリセルについては、前記図２の前記負論理メモリセルを用い、これ以外のメモリセルについては、前記図１の前記正論理メモリセルを用いたものである。
【００４８】
なお、本実施例において、Ａポートが本発明の前記ツイストビット線対ポートに相当し、Ｂポートが前記固定ビット線対ポートに相当する。
【００４９】
まず、前記図１の正論理メモリセルについて説明する。
【００５０】
この図１の如く、該正論理メモリセルは、ＰチャネルＭＯＳトランジスタＴＰ１１及びＮチャネルＭＯＳトランジスタＴＮ１１によって構成されるインバータゲートと、ＰチャネルＭＯＳトランジスタＴＰ１２とＮチャネルＭＯＳトランジスタＴＮ１２とにより構成されるインバータゲートと、パストランジスタＴＮ１〜ＴＮ４とを有する。まず、前記第１インバータゲートの入力と前記第２インバータゲートの出力とは相互に接続され（該接続点を、以降、正論理点と称する）、前記第１インバータゲートの出力と前記第２インバータゲートの入力とは相互に接続され（該接続点を、以降、負論理点と称する）、１つのフリップフロップが構成されている。当該正論理メモリセルにあって、ビットデータは該フリップフロップに記憶される。
【００５１】
次に、前記パストランジスタＴＮ１及びＴＮ２のゲートは、いずれも、Ａポートのワード線ＷＡに接続される。前記パストランジスタＴＮ１のソース及びドレインは、前記正論理点及びＡポートの前記ビット線ＢＡに接続される。又、前記パストランジスタＴＮ２のソース及びドレインは、前記負論理点及びＡポートの前記ビット線ＢＡＮに接続される。
【００５２】
前記パストランジスタＴＮ３及びＴＮ４のゲートは、Ｂポートの前記ワード線ＷＢに接続される。まず、前記パストランジスタＴＮ３のソース及びドレインは、前記正論理点及びＢポートの前記ビット線ＢＢに接続される。次に前記パストランジスタＴＮ４のソース及びドレインは、前記負論理点及びＢポートの前記ビット線ＢＢＮに接続される。
【００５３】
従って、このような正論理メモリセルにあって、Ａポートから読み出しアクセスあるいは書き込みアクセスする際には、Ａポートの前記ワード線ＷＡをＨ状態とすると、前記パストランジスタＴＮ１及びＴＮ２がオンとなる。すると、Ａポートの前記ビット線ＢＡは前記正論理点に接続され、前記ビット線ＢＡＮは前記負論理点に接続される。従って、これらビット線ＢＡ及びＢＡＮによって、当該正論理メモリセルのフリップフロップに対して、読み出しアクセスや書き込みアクセスが可能となる。
【００５４】
同様に、Ｂポートから読み出しアクセスや書き込みアクセスをする場合、Ｂポートの前記ワード線ＷＢをＨ状態とすれば、前記パストランジスタＴＮ３及びＴＮ４がオンとなる。これによって、Ｂポートの前記ビット線ＢＢは前記正論理点に接続され、Ｂポートの前記ビット線ＢＢＮは前記負論理点に接続される。従って、これらビット線ＢＢ及びＢＢＮによって、当該正論理メモリセルのフリップフロップに対して読み出しアクセスや書き込みアクセスが可能となる。
【００５５】
ここで、Ａポートの正論理側の前記ビット線ＢＡと、Ｂポートの正論理側の前記ビット線ＢＢとは、いずれも、前記正論理点に接続されている。又、Ａポートの負論理側の前記ビット線ＢＡＮと、Ｂポートの負論理側の前記ビット線ＢＢＮとは、いずれも、前記負論理点に接続されている。
【００５６】
従って、当該正論理メモリセルにあっては、Ａポートから書き込んだビットデータと同一のものがＢポートから読み出すことができ、又、Ｂポートから書き込んだビットデータと同一のものをＡポートから読み出すことが可能となっている。
【００５７】
続いて、前記図２の本実施例の前記負論理メモリセルについて説明する。
【００５８】
まず、ここで、前記正論理メモリセルを示す前記図１は、左から順に、Ｂポートの正論理側の前記ビット線ＢＢ、Ａポートの正論理側の前記ビット線ＢＡ、Ａポートの負論理側の前記ビット線ＢＡＮ、Ｂポートの負論理側の前記ビット線ＢＢＮの順に示されている。一方、本実施例の負論理メモリセルを示す当該図２では、左から順に、Ｂポートの正論理側の前記ビット線ＢＢ、Ａポートの負論理側の前記ビット線ＢＡＮ、Ａポートの正論理側の前記ビット線ＢＡ、Ｂポートの負論理側の前記ビット線ＢＢＮとなり、このように前記図１の順番と異なっている。即ち、前記ビット線ＢＡ及びＢＡＮが、ツイストのため入れ替わっている。
【００５９】
しかしながら、本実施例の負論理メモリセルによれば、このようにこれらビット線の配置位置がツイストにて入れ替わったとしても、Ａポートから書き込んだビットデータと同一のものがＢポートから読み出し可能であり、又、Ｂポートから書き込んだビットデータと同一のものをＡポートから読み出し可能となっている。これは、これらビット線ＢＡ及びＢＡＮの配置位置がビット線対のツイストによって入れ替わったとしても、前記ビット線ＢＡ、ＢＡＮ、ＢＢ及びＢＢＮ、又前記フリップフロップの正論理点及び負論理点と、前記パストランジスタＴＮ１〜ＴＮ４との、これら接続関係が前記図１の前記正論理メモリセルと同一であるためである。
【００６０】
図３は、本実施例の前記正論理メモリセル及び前記負論理メモリセルの集積回路レイアウト図である。
【００６１】
この図３では、ビット線方向（列方向）で相互に隣接している、前記図１に示した前記正論理メモリセルと、前記図２に示した前記負論理メモリセルとのレイアウト図が示されている。該図３に示される如く、中段はツイスト領域であり、該ツイスト領域より下段は前記正論理メモリセルが配置されており、前記ツイスト領域より上段には前記負論理メモリセルが配置されている。
【００６２】
又、該図３にあっては、破線にて、シリコン基板に直接形成されるトランジスタ領域が示される。二点鎖線は、シリコン基板上の酸化絶縁膜上に形成されるポリシリコン層を用いた配線を示す。一点鎖線は、前記シリコン基板上に酸化絶縁膜を介して形成する、又、前記ポリシリコン層に対しても酸化絶縁膜で絶縁されこれより上方に積層された第２アルミニウム配線層の配線である。実線は、酸化絶縁膜を介して前記第１アルミニウム配線層よりも上層に形成された第２アルミニウム配線層の配線である。
【００６３】
又、×印は、シリコン基板のトランジスタ領域と第１アルミニウム配線層に作り込んだ配線とを接続するコンタクト、あるいは、ポリシリコン層に作り込んだ配線と第１アルミニウム配線層に作り込んだ配線とを接続するコンタクトである。×印が付される□印は、シリコン基板上のトランジスタ領域から第２アルミニウム配線層に作り込んだ配線まで、これら間を接続するコンタクトであり、これら間に例えばポリシリコン層や第１アルミニウム配線層の配線があれば、これも接続するコンタクトである。□印は、第１アルミニウム配線層に作り込んだ配線と、第２アルミニウム配線層に作り込んだ配線とを接続するコンタクトである。
【００６４】
まず、この図３の横方向に、一点鎖線で示される如く、前記ワード線ＷＡ及びＷＢが作り込まれている。又、この図３の縦方向には、実線で示される如く、前記ビット線ＢＡ、ＢＡＮ、ＢＢ、ＢＢＮ、又、グランド線ＧＮＤａ及びＧＮＤｂが作り込まれている。更に、図示されない電源線ＶＤＤが左右それぞれの外側に作り込まれ、後述するように電源を供給する。特に、前述したツイスト領域にて、第１アルミニウム配線層に作り込んだ配線Ｇ１によって、前記ビット線ＢＡとＢＡＮとがツイスト（立体交差）されている。なお、この図３の下段の前記正論理メモリセルの下方でも、又、該図３の上方の前記負論理メモリセルの上方でも、第１アルミニウム配線層に作り込んだ配線を用いながら、同様のツイストがなされている。
【００６５】
なお、電源線ＶＤＤについては、図４の如く、横方向に作り込んでもよい。前記図３では図示が省略されていた電源線ＶＤＤ（但し、図３では前述のように縦方向）が、この図４では一点鎖線の第１アルミニウム配線層に作り込んだ横方向の電源線ＶＤＤａ及びＶＤＤｂとして、実際に図示されている。まず、電源線ＶＤＤａは、前記正論理メモリセルの前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２のそれぞれのソースへ、×印で示されるコンタクトにて接続されている。又、電源ＶＤＤｂについては、前記負論理メモリセルの前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２のそれぞれのソースへ、×印で示されるコンタクトにて接続されている。
【００６６】
次に、この図３の下段に示される本実施例の前記正論理メモリセルを、前記図１を参照しながら説明する。
【００６７】
まず、トランジスタ領域Ａ５には、前記図１に示される前記パストランジスタＴＮ１及びＴＮ３と、前記ＮチャネルＭＯＳトランジスタＴＮ１２が作り込まれている。特に、該トランジスタ領域Ａ５と交差する配線Ｇ５の交差部分が、前記パストランジスタＴＮ１のゲートとなっている。該トランジスタ領域Ａ５と交差する配線Ｇ６との交差部分が、前記パストランジスタＴＮ３のゲートとなっている。該トランジスタ領域Ａ５に交差する配線Ｇ８の交差部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１２のゲートとなっている。
【００６８】
次に、トランジスタ領域Ａ６には、前記パストランジスタＴＮ２及びＴＮ４と、前記ＮチャネルＭＯＳトランジスタＴＮ１１が作り込まれている。特に、該トランジスタ領域Ａ６に交差する配線Ｇ５の交差部分が、前記パストランジスタＴＮ２のゲートとなっている。該トランジスタ領域Ａ６と交差する配線Ｇ６の交差部分が、前記パストランジスタＴＮ４のゲートとなっている。該トランジスタ領域Ａ６と交差する配線Ｇ７の交差部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１１のゲートとなっている。
【００６９】
特に、前記トランジスタ領域Ａ５は、前記パストランジスタＴＮ１及びＴＮ３、又前記ＮチャネルＭＯＳトランジスタＴＮ１２のそれぞれのソース又はドレインを、これらトランジスタ間で接続する配線ともなっている。又、前記トランジスタ領域Ａ６は、前記パストランジスタＴＮ２及びＴＮ４、又前記ＮチャネルＭＯＳトランジスタＴＮ１１のそれぞれのソース又はドレインを、これらトランジスタ間で接続する配線ともなっている。
【００７０】
次に、トランジスタ領域Ａ７には、前記ＰチャネルＭＯＳトランジスタＴＰ１１が作り込まれている。該トランジスタ領域Ａ７と交差する配線Ｇ７の交差部分は、前記ＰチャネルＭＯＳトランジスタＴＰ１１のゲートとなっている。又、トランジスタ領域Ａ８には、前記ＰチャネルＭＯＳトランジスタＴＰ１２が作り込まれている。該トランジスタ領域Ａ８と交差する配線Ｇ８の交差部分が、前記ＰチャネルＭＯＳトランジスタＴＰ１２のゲートとなっている。
【００７１】
ここで、前記ＮチャネルＭＯＳトランジスタＴＮ１１のゲート及び前記ＰチャネルＭＯＳトランジスタＴＰ１１のゲートは配線Ｇ７で接続されており、該配線Ｇ７は前記第１インバータゲートの入力となっている。又、前記ＰチャネルＭＯＳトランジスタＴＰ１２のドレイン及び前記ＮチャネルＭＯＳトランジスタＴＮ１２のドレインは配線Ｈ４で接続され、従って該配線Ｈ４は前記第２インバータゲートの出力となっている。更に、該配線Ｈ４は前記第１インバータゲートの入力の前記配線Ｇ７と接続され、前記正論理点といえる。該正論理点は、前記パストランジスタＴＮ１及びＴＮ３のトランジスタ領域が延長されることで、これらパストランジスタＴＮ１及びＴＮ３に接続されている。
【００７２】
前記ＰチャネルＭＯＳトランジスタＴＰ１２のゲート及び前記ＮチャネルＭＯＳトランジスタＴＮ１２のゲートは配線Ｇ８によって接続され、従って、該配線Ｇ８は、前記第２インバータゲートの入力となっている。又、前記ＰチャネルＭＯＳトランジスタＴＰ１１のドレイン及び前記ＮチャネルＭＯＳトランジスタＴＮ１１のドレインは配線Ｈ３で接続され、従って該配線Ｈ３は前記第１インバータゲートの出力となっている。又、該配線Ｈ３は、前記第２インバータゲートの入力の前記配線Ｇ８と接続されており、前記負論理点といえる。このような負論理点の該配線Ｈ３は、前記パストランジスタＴＮ２及びＴＮ４のトランジスタ領域が延長されることで、これらパストランジスタＴＮ２及びＴＮ４に接続されている。
【００７３】
続いて、前記図３の上段の前記負論理メモリセルについて、前記図２を参照しながら説明する。
【００７４】
まず、トランジスタ領域Ａ１には、前記パストランジスタＴＮ１及びＴＮ３と、前記ＮチャネルＭＯＳトランジスタＴＮ１２とが作り込まれている。該トランジスタ領域Ａ１と交差する配線Ｇ１の交差部分が前記パストランジスタＴＮ１のゲートとなっている。該トランジスタ領域Ａ１と交差する配線Ｇ２の交差部分が、前記パストランジスタＴＮ３のゲートとなっている。該トランジスタ領域Ａ１と交差する配線Ｇ４の交差部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１２のゲートとなっている。
【００７５】
次に、トランジスタ領域Ａ２には、前記パストランジスタＴＮ２及びＴＮ４と、前記ＮチャネルＭＯＳトランジスタＴＮ１１とが作り込まれている。該トランジスタ領域Ａ２と交差する配線Ｇ１の交差部分が、前記パストランジスタＴＮ２のゲートとなっている。該トランジスタ領域Ａ２と交差する配線Ｇ２の交差部分が、前記パストランジスタＴＮ４のゲートとなっている。該トランジスタ領域Ａ２と交差する配線Ｇ３の交差部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１１のゲートとなっている。
【００７６】
次に、トランジスタ領域Ａ３には、前記ＰチャネルＭＯＳトランジスタＴＰ１１が作り込まれている。該トランジスタ領域Ａ３と交差する配線Ｇ３の交差部分が、前記ＰチャネルＭＯＳトランジスタＴＰ１１のゲートとなっている。又、トランジスタ領域Ａ４には、前記ＰチャネルＭＯＳトランジスタＴＰ１２が作り込まれている。該トランジスタ領域Ａ４と交差する配線Ｇ４の交差部分が、前記ＰチャネルＭＯＳトランジスタＴＰ１２のゲートとなっている。
【００７７】
ここで、前記ＰチャネルＭＯＳトランジスタＴＰ１１のゲートと前記ＮチャネルＭＯＳトランジスタＴＮ１１のゲートとは配線Ｇ３で接続され、従って、該配線Ｇ３は、前記第１インバータゲートの入力となっている。前記ＰチャネルＭＯＳトランジスタＴＰ１２のドレインと前記ＮチャネルＭＯＳトランジスタＴＮ１２のドレインとは配線Ｈ２で接続され、従って、該配線Ｈ２は、前記第２バッファゲートの出力となっている。又、該配線Ｈ２は前記第１バッファゲートの入力の前記配線Ｇ３と接続され、従って前記正論理点となっている。該正論理点は、前記パストランジスタＴＮ１及びＴＮ３のトランジスタ領域が延長されることで、これらパストランジスタＴＮ１及びＴＮ３に接続されている。
【００７８】
次に、前記ＰチャネルＭＯＳトランジスタＴＰ１２のゲートと前記ＮチャネルＭＯＳトランジスタＴＮ１２のゲートとは配線Ｇ４で接続され、従って該配線Ｇ４は、前記第２インバータゲートの入力となっている。又、前記ＰチャネルＭＯＳトランジスタＴＰ１１のドレインと前記ＮチャネルＭＯＳトランジスタＴＮ１１のドレインとは配線Ｈ１で接続され、従って該配線Ｈ１は、前記第１バッファゲートの出力となっている。又、該配線Ｈ１は前記第２バッファゲートの入力の前記配線Ｇ４とも接続され、従って該配線Ｈ１は前記負論理点ともなっている。該負論理点は、前記パストランジスタＴＮ２及びＴＮ４のトランジスタ領域が延長されることで、これらパストランジスタＴＮ２及びＴＮ４に接続されている。
【００７９】
なお、前記トランジスタ領域Ａ１、Ａ２、Ａ５、Ａ６それぞれにある、前記負論理メモリセルの前記ＮチャネルＭＯＳトランジスタＴＮ１２及びＴＮ１１それぞれのソース、又、前記正論理メモリセルの前記ＮチャネルＭＯＳトランジスタＴＮ１２及びＴＮ１１それぞれのソースは、前記グランド線ＧＮＤａ又はＧＮＤｂに接続されている。又、前記トランジスタ領域Ａ３、Ａ４、Ａ７、Ａ８それぞれにある、前記負論理メモリセルの前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２それぞれのソース、又、前記正論理メモリセルの前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２それぞれのソースは、前記図３の場合には、図示されない配線で前記電源線ＶＤＤに接続されている。なお、前記図４の場合には、前述のように、これらソースの前記電源ＶＤＤ（ＶＤＤａ又はＶＤＤｂ）への接続も図示されている。
【００８０】
図５は、本実施例の動作を示すタイムチャートである。
【００８１】
この図５では、Ａポートから読み出しアクセスを行いながら、Ｂポートに対して書き込みアクセスを行う際の、前記図９に示した従来のものと同様の各信号のタイミングが示されている。
【００８２】
まず、Ａポートに関しては、読み出し書き込み制御信号ＡＲＷがＨ状態であり、読み出しアクセスの選択が入力されている。ここで、時刻ｔ１０でＡポートの前記アドレス信号ＡＡＤが変化すると（Ａ１）、該アドレスＡ１に対応する選択されたメモリセルからビットデータが読み出され、時刻ｔ１１にてＡポートの前記ビット線ＢＡ及びＢＡＮの論理状態が変化する。又、この後、時刻ｔ１２にて、Ａポートの出力データＡＤＯから、選択されたメモリセルの出力データ（ＡＤＯ１）が読み出される。
【００８３】
又、時刻ｔ１５で前記アドレス信号ＡＡＤが変化すると（Ａ０）、これに対応して時刻ｔ１７では、読み出しアクセスで選択されたメモリセルからＡポートの前記ビット線ＢＡ及びＢＡＮに対して読み出しデータが出力される。又、この後時刻ｔ１９にて、該読み出しアクセスに対応する出力データＡＤＯ（ＡＤＯ２）が出力される。
【００８４】
このような読み出しアクセス中に、Ｂポートに対する書き込みも同時に行われる。
【００８５】
Ｂポートの前記アドレス信号ＢＡＤが入力され（Ｂ０）、又、書き込みアクセスに対応してＢポートの前記読み出し書き込み制御信号ＢＲＷがＬ状態にあって、まず、時刻ｔ１３ではＢポートの書き込みデータＢＤＩが変化する（ＢＤＩ１）。すると、これに伴って時刻ｔ１４では、Ｂポートの前記ビット線ＢＢ及びＢＢＮの論理状態が変化し、対応するメモリセルに対して入力したビットデータが書き込まれる。
【００８６】
ここで、この時刻ｔ１４は、前述した従来の前記図９の時刻ｔ３４に相当する。従来、この時刻ｔ３４では、Ｂポートの書き込み電流の急変によって、時刻ｔ３４からｔ３５間で、前記ビット線ＢＡ及びＢＡＮの論理状態が不安定になってしまい、誤った前記出力データＡＤＯが出力されてしまっていた。しかしながら、この図５に示される如く、本実施例では前記ビット線ＢＡ及びＢＡＮがツイストされているため、Ｂポートで急激に読み出し電流が流れたとしても、この影響を受けることはない。
【００８７】
続いて、時刻ｔ１６では書き込みアクセス中にあるＢポートの前記入力データＢＤＩが変化し（ＢＤＩ０）、この後時刻ｔ１８にてＢポートの前記ビット線ＢＢ及びＢＢＮの論理状態が変化し、これに伴って書き込み電流が発生している。
【００８８】
ここで、この図５の時刻ｔ１８は、前述した従来の前記図９の時刻ｔ３８に相当する。従来、前記図９の時刻ｔ３９近傍の如く、Ａポートの前記ビット線ＢＡ及びＢＡＮの読み出データの安定するまでの時間が延長され、従って、読み出しデータＡＤＯが出力されるまでのセットアップ時間が延長されてしまっていた（時刻ｔ３７〜ｔ３９〜ｔ４０間の時間延長）。これに対して、本実施例の図５では、Ａポートに対して時刻ｔ１５で読み出しアクセスのアドレスが入力された後、比較的短時間の時刻ｔ１７でＡポートの前記ビット線ＢＡ及びＢＡＮに出力される読み出しデータが確定し、対応する前記出力データＡＤＯが時刻ｔ１９にて出力されている。本実施例ではＢポートの書き込みアクセスがＡポートの読み出しアクセスに対して影響を及ぼさないため、Ｂポートの書き込みアクセスとＡポートの読み出しアクセスとが接近したとしても、このように本実施例ではＡポートの読み出しアクセスタイムが延長されてしまうことはない。
【００８９】
以上説明したとおり、本実施例によれば、Ａポートの前記ビット線ＢＡ及びＢＡＮをツイストすることで、ポート間での浮遊容量や電磁誘導による相互干渉を低減することができ、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入をより低減することができる。又、本実施例にあっては、前記正論理メモリセルと前記負論理メモリセルとを用いることで、前記特開平５−２３４３７６の如く、読み出しアクセスの際の出力データの反転や書き込みアクセスの際の入力データの反転が不要であり、このような論理状態の反転等に伴ったアクセス時間の延長がない。
【００９０】
又、本実施例にあっては、前記図４を用い前述したように、前記正論理メモリセル及び前記負論理メモリセルそれぞれにあって、前記正論理点及び負論理点に対するそれぞれの前記パストランジスタの接続が、各パストランジスタのトランジスタ領域を延長することによって配線経路が形成されてなされている。このため、前記正論理メモリセルと前記負論理メモリセルとを共に備えるようにしたとしても、集積回路パターンが格段に複雑になってしまったり、要する配線層の数が増加してしまう等の問題がない。
【００９１】
【発明の効果】
以上説明したとおり、本発明によれば、アクセスタイムの延長を抑えながら、ポート間での浮遊容量や電磁誘導による相互干渉を低減することで、読み出しアクセス中のポートのビット線に対する、書き込みアクセス中のポートの動作に伴ったノイズの混入を低減することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明が適用されたデュアルポートメモリに用いられる正論理メモリセルの回路図
【図２】前記実施例に用いられる負論理メモリセルの回路図
【図３】前記実施例の前記正論理メモリセル及び前記負論理メモリセルの第１例の集積回路レイアウト図
【図４】前記実施例の前記正論理メモリセル及び前記負論理メモリセルの第２例の集積回路レイアウト図
【図５】前記実施例の動作を示すタイムチャート
【図６】従来からのデュアルポートメモリの構成を示すブロック図
【図７】ポート間の相互干渉を低減するためのビット線ツイストがなされたメモリセルマトリックスの回路図
【図８】前記ビット線ツイストのポート間干渉低減効果を示す模式図
【図９】従来のデュアルポートメモリにおけるポート間の相互干渉を示すタイムチャート
【符号の説明】
１…メモリセルマトリックス
１０、１０−１〜１０−６…メモリセルアレイ
１２Ａ、１２Ｂ…カラムデコーダ
１３Ａ、１３Ｂ…データ入出力回路
１４Ａ、１４Ｂ…コントロール回路
１６…ロウデコーダ
ＡＡＤ、ＢＡＤ…アドレス信号
ＡＲＷ、ＢＲＷ…読み出し書き込み制御信号
ＷＡ、ＷＢ…ワード線
ＢＡ、ＢＡＮ、ＢＢ、ＢＢＮ…ビット線
ＴＮ１〜ＴＮ４…ＮチャネルＭＯＳトランジスタ（パストランジスタとして用いられるもの）
ＴＰ１１、ＴＰ１２…ＰチャネルＭＯＳトランジスタ（メモリセルのフリップフロップに用いられるもの）
ＴＮ１１、ＴＮ１２…ＮチャネルＭＯＳトランジスタ（メモリセルのフリップフロップに用いられるもの）
ＶＤＤ…電源
ＧＮＤ、ＧＮＤａ、ＧＮＤｂ…グランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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