(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置の製造方法であって、
前記半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に前記半導体基体に達する第１の開口部を選択的に形成する工程と、
この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、
この第２の導電層上に第２の層間絶縁膜を形成する工程と、
前記第１の開口部における前記第２の層間絶縁膜と前記第２の導電層とを選択的に除去して第２の開口部を形成する工程と、
前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を選択的に除去して前記第２の導電層を露出させる工程と、
前記第２の導電層を露出させた状態で、前記第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程と、
少なくとも前記第２の開口部を覆うようにして、前記バイポーラトランジスタのエミッタ取り出し電極となる第３の導電層を形成する工程と
を含むことを特徴とするＢｉＭＯＳ半導体装置の製造方法。
【請求項２】
前記第２の層間絶縁膜を選択的に除去する工程は、前記第２の導電層をエッチング終点としたエッチングにより行われることを特徴とする請求項１記載のＢｉＭＯＳ半導体装置の製造方法。
【請求項３】
前記絶縁膜側壁を形成する工程は、
前記第２の開口部と前記第２の導電層と前記第２の層間絶縁膜とを覆うように第３の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程と
を含むことを特徴とする請求項１記載のＢｉＭＯＳ半導体装置の製造方法。
【請求項４】
前記絶縁膜側壁を形成する工程と前記第３の導電層を形成する工程との間に、前記第２の導電層の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する部分を選択的に除去する工程と、前記第１の層間絶縁膜の前記ＭＯＳトランジスタの形成領域に対応する部分に半導体基体のソース・ドレイン領域に達する第３の開口部を形成する工程とを含むと共に、前記第２の開口部と前記第３の開口部とを覆うように前記第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成することを特徴とする請求項１記載のＢｉＭＯＳ半導体装置の製造方法。
【請求項５】
バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置の製造方法であって、
半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に半導体基体に達する第１の開口部を形成する工程と、
この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、
前記第２の導電層上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第２の導電層の前記第１の開口部に対応する領域に第２の開口部を形成すると同時に、前記第２の層間絶縁膜および前記第２の導電層の前記ＭＯＳトランジスタ形成領域のソース・ドレイン領域に対応する領域に第４の開口部を形成する工程と、
前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を除去して第２の導電層を露出させると共に、前記第１の層間絶縁膜をＭＯＳトランジスタのソース・ドレイン領域上における前記第４の開口部に対応する領域を同時に除去する工程と、
前記第２の導電層を露出させた状態で前記第２の開口部および前記第４の開口部の内壁面に沿ってそれぞれ絶縁膜側壁を同時に形成する工程と、
前記第２の開口部および前記第４の開口部を覆うようにして第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成する工程と
を含むことを特徴とするＢｉＭＯＳ半導体装置の製造方法。
【請求項６】
前記第２の層間絶縁膜を選択的に除去する工程は、前記第２の導電層をエッチング終点としたエッチングにより行われることを特徴とする請求項５記載のＢｉＭＯＳ半導体装置の製造方法。
【請求項７】
前記絶縁膜側壁を形成する工程は、
前記第２の開口部、前記第４の開口部、前記第２の導電層および前記第２の層間絶縁膜を覆うように第３の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部および第４の開口部の内壁面に沿って絶縁膜側壁を形成する工程と
を含むことを特徴とする請求項５記載のＢｉＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はバイポーラトランジスタとＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  トランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２３は従来のこの種の半導体装置として信学技報ＳＤＭ９３−１５１  ＣＤ９３−１４５（１９９３−１１）  に記載されたＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を表すものである。このＳＲＡＭはＴＦＴ（薄膜トランジスタ）負荷型のＢｉＣＭＯＳ構造を有し、図に示すように、メモリ部１１１と周辺回路部１１２とを備えている。
【０００３】
メモリ部１１１には、シリコン基体１２１上に直接形成されたバルクトランジスタであるＮＭＯＳトランジスタ１０１，１０２と、薄膜トランジスタ（ＴＦＴ）であるＰＭＯＳトランジスタ１０４とが設けられている。また、周辺回路部１１２には、共にバルクトランジスタであるＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５、並びにＮＰＮバイポーラトランジスタ１０６が設けられている。
【０００４】
この半導体装置では、シリコン基体１２１上の第１層目の多結晶シリコン（ポリシリコン）層１２２によってＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５のゲート電極が形成されると共に、第２層目の多結晶シリコン層１２３によってＮＰＮバイポーラトランジスタ１０６のべース電極が形成されている。そして、第３層目の多結晶シリコン層１２４によってメモリ部１１１の接地線およびＮＰＮバイポーラトランジスタ１０６のエミッタ電極の両方が形成され、製造工程の簡略化が図られている。また、第４層目の多結晶シリコン層１２５によってＴＦＴであるＰＭＯＳトランジスタ１０４のゲート電極等が形成され、さらに第５層目の多結晶シリコン層１２６によってＰＭＯＳトランジスタ１０４の活性層および電源線が形成されている。
【０００５】
シリコン基体１２１や多結晶シリコン層１２３，１２４に対してコンタクトをとるためのコンタクト孔１２７は、タングステン（Ｗ）層１３１からなるプラグで埋められている。このタングステン層１３１には第１層目の配線層であるアルミニウム層１３２が電気的に接続しており、さらにこのアルミニウム層１３２には第２層目の配線層であるアルミニウム層１３３が電気的に接続している。
【０００６】
このＳＲＡＭでは、ＮＰＮバイポーラトランジスタ１０６がエミッタ・ベース自己整合型（セルフアラインメント型）で形成されている。すなわち、ベース電極である多結晶シリコン層１２３上の層間絶縁膜としてのシリコン酸化膜（ＳｉＯ２  膜）１３４および多結晶シリコン層１２３に対してシリコン基体１２１に達する開口部１３５を連続的に形成した後、シリコン酸化膜を全面に堆積させ、これを異方性エッチングしてシリコン酸化膜からなる側壁（サイドウォール）１３６を開口部１３５の内側面に形成し、この側壁１３６によってエミッタ電極用のコンタクト孔１３７を形成している。
【０００７】
【発明が解決しようとする課題】
このように、シリコン酸化膜１３４は、多結晶シリコン層１２３，１２４の層間絶縁膜としての役割を有すると共に、シリコン酸化膜からなる側壁１３６を形成する際のオフセット用としての役割をも有している。このため、シリコン酸化膜１３４の膜厚として少なくとも１００〜２００ｎｍ程度必要である。このシリコン酸化膜１３４は、メモリ部１１１のＮＭＯＳトランジスタ１０２の上部に残っているほか、周辺回路部１１２のＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５の上部にも残っていると考えられる。このため、第１層目の配線層であるアルミニウム層１３２からＮＭＯＳトランジスタ１０２、ＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５までの段差が増大し、コンタクト孔１２７が深くなる。この場合、コンタクト孔１２７はプラグとしてのタングステン層１３１で埋められているので、アルミニウム層１３２の段切れは生じにくい。
【０００８】
しかしながら、段差が大きくなると次のような問題がある。すなわち、タングステン層１３１の下層（コンタクト孔の内周面）には合金化防止のためのバリアメタル層１３９を予め形成することが一般的となっており、段差が大きい場合には、このバリアメタル層１３９の被覆性が低下する。特に、接合が浅いＭＯＳトランジスタのソース領域およびドレイン領域に対して形成されるコンタクト孔においてこの問題が顕著になる可能性があった。例えば、周辺回路部１１２のＰＭＯＳトランジスタ１０３において、ソース領域およびドレイン領域とシリコン基体１２１との間で縦方向のアロイスパイク１３９が生じるスパイク現象を必ずしも十分に抑制することができず、製品の歩留りが低下する等の問題があった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その課題は、ＭＯＳトランジスタ領域での段差の増大を抑制して製品の信頼性および歩留りを改善することができるＢｉＭＯＳ半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載のＢｉＭＯＳ半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置の製造方法であって、前記半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に前記半導体基体に達する第１の開口部を選択的に形成する工程と、この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、この第２の導電層上に第２の層間絶縁膜を形成する工程と、前記第１の開口部における前記第２の層間絶縁膜と前記第２の導電層とを選択的に除去して第２の開口部を形成する工程と、前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を選択的に除去して前記第２の導電層を露出させる工程と、前記第２の導電層を露出させた状態で、前記第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程と、少なくとも前記第２の開口部を覆うようにして、前記バイポーラトランジスタのエミッタ取り出し電極となる第３の導電層を形成する工程とを含んでいる。
【００１１】
請求項２記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、第２の層間絶縁膜を選択的に除去する工程が、前記第２の導電層をエッチング終点としたエッチングにより行われるように構成したものである。
【００１２】
請求項３記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程が、前記第２の開口部と前記第２の導電層と前記第２の層間絶縁膜とを覆うように第３の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程とを含むように構成したものである。
【００１３】
請求項４記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程と前記第３の導電層を形成する工程との間に、前記第２の導電層の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する部分を選択的に除去する工程と、前記第１の層間絶縁膜の前記ＭＯＳトランジスタの形成領域に対応する部分に半導体基体のソース・ドレイン領域に達する第３の開口部を形成する工程とを含むと共に、前記第２の開口部と前記第３の開口部とを覆うように前記第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成するように構成したものである。
【００１４】
また、ＢｉＭＯＳ半導体装置の構成例として、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置であって、前記半導体基体上に設けられたＭＯＳトランジスタのゲート電極と、このゲート電極を含む前記半導体基体上に設けられると共に、前記ＭＯＳトランジスタのソース・ドレイン領域に対応して開口部を有する第１の層間絶縁膜と、この第１の層間絶縁膜に設けられた開口部の内壁面に沿って設けられた絶縁膜側壁と、前記バイポーラトランジスタのベース電極となる第２の導電層と、前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極となる第３の導電層と、前記バイポーラトランジスタの形成領域における前記第２の導電層と前記第３の導電層との間に形成された第２の層間絶縁膜とを備えている。
【００１５】
請求項５記載のＢｉＭＯＳ半導体装置の製造方法は、上述した構成のＢｉＭＯＳ半導体装置を製造するための方法であって、前記半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に半導体基体に達する第１の開口部を形成する工程と、この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、前記第２の導電層上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜および前記第２の導電層の前記第１の開口部に対応する領域に第２の開口部を形成すると同時に、前記第２の層間絶縁膜および前記第２の導電層の前記ＭＯＳトランジスタ形成領域のソース・ドレイン領域に対応する領域に第４の開口部を形成する工程と、前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を除去して第２の導電層を露出させると共に、前記第１の層間絶縁膜をＭＯＳトランジスタのソース・ドレイン領域上における前記第４の開口部に対応する領域を同時に除去する工程と、  前記第２の導電層を露出させた状態で前記第２の開口部および前記第４の開口部の内壁面に沿ってそれぞれ絶縁膜側壁を同時に形成する工程と、前記第２の開口部および前記第４の開口部を覆うようにして第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成する工程とを含んでいる。
【００１６】
請求項７記載のＢｉＭＯＳ半導体装置の製造方法は、請求項６記載のＢｉＭＯＳ半導体装置の製造方法において、第２の層間絶縁膜を選択的に除去する工程が、前記第２の導電層をエッチング終点としたエッチングにより行われるように構成したものである。
【００１７】
請求項７記載のＢｉＭＯＳ半導体装置の製造方法は、請求項５記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程が、前記第２の開口部、前記第４の開口部、前記第２の導電層および前記第２の層間絶縁膜を覆うように第３の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部および第４の開口部の内壁面に沿って絶縁膜側壁を形成する工程とを含むように構成したものである。
【００１８】
【作用】
請求項１ないし４のいずれか１、または請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法では、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するために形成された第２の層間絶縁膜をＭＯＳトランジスタ形成領域においては除去するようにしているため、この第２の層間絶縁膜の存在によってＭＯＳトランジスタにおける段差が増大することを考慮する必要がない。したがって、バイポーラトランジスタ側では、この第２の層間絶縁膜を十分に厚くしたＢｉＭＯＳ半導体装置を製造することができる。
【００１９】
特に、請求項２または７記載のＢｉＭＯＳ半導体装置の製造方法では、第２の導電層をエッチング終点として第２の層間絶縁膜が除去されるため、ＭＯＳトランジスタ領域の第２の導電層の下層にある第１の層間絶縁膜がエッチングされることがなく、第１の層間絶縁膜の膜厚の減少や膜質の低下が防止される。
【００２０】
また、請求項３または８記載のＢｉＭＯＳ半導体装置の製造方法では、第２の開口部と第２の導電層とを覆うように形成された第３の層間絶縁膜は、第２の導電層をエッチング終点として異方性エッチングされる。このため、第２の開口部の内壁面に側壁を形成する際のエッチング終点の検出が確実となる。
【００２１】
請求項５記載のＢｉＭＯＳ半導体装置では、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するための第２の層間絶縁膜がＭＯＳトランジスタ形成領域には設けられていないため、この第２の層間絶縁膜の存在によってＭＯＳトランジスタにおける段差が増大することはなく、この第２の層間絶縁膜を十分に厚くすることができる。更に、このＢｉＭＯＳ半導体装置では、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部の内側壁に沿って絶縁膜側壁が設けられているため、ゲート電極とソース・ドレイン取り出し電極との間の距離が十分でなくても、両者の間において十分な耐圧が確保される。
【００２２】
請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法では、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部（第４の開口部）が、バイポーラトランジスタのベース・エミッタ領域の第２の開口部と同一工程で形成されると共に、第４の開口部の絶縁膜側壁も、第２の開口部の絶縁膜側壁と同一工程で形成される。したがって、工程を増やすことなく、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保するための絶縁膜側壁を形成することができる。
【００２３】
【実施例】
以下、本発明の実施例について図面を参照して詳細に説明する。
【００２４】
図１は本発明の一実施例に係る製造方法によって製造されたＢｉＭＯＳ半導体装置の断面構成を表すものである。このＢｉＭＯＳ半導体装置は、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成されたバイポーラトランジスタ形成領域１と、ＮＭＯＳトランジスタ１３，１４が形成されたＭＯＳトランジスタ形成領域２とを含んでいる。これらの各トランジスタは、Ｐ型シリコン基板４１とＮ型エピタキシャル層である単結晶シリコン層４３とからなるシリコン基体２１上に形成されている。
【００２５】
バイポーラトランジスタ形成領域１のＰ型シリコン基板４１にはＮ＋  型埋め込み層４２が形成され、さらにこのＮ＋  型埋め込み層４２上の一部には、バイポーラトランジスタ１６のコレクタとしてのＮ＋  型不純物領域６３と、プラグ領域としてのＮ＋  型不純物領域４６とが形成されている。
【００２６】
シリコン基体２１上には、部分的に素子分離領域としてのシリコン酸化膜４４が形成されている。このシリコン酸化膜４４によって区画された素子活性領域のシリコン基体２１の表面近傍にはエミッタ領域としてのＮ＋  型不純物領域７３が形成され、さらにこの下部にベース領域としてのＰ型不純物領域６４がＰＮ接合を形成するように配置されている。そして、これらのＮ＋  型不純物領域７３およびＰ型不純物領域６４は、コレクタとしてのＮ＋  型不純物領域６３と共にＮＰＮバイポーラトランジスタ１６を構成している。
【００２７】
ベース領域としてのＰ型不純物領域６４には、第１の層間絶縁膜としてのシリコン酸化膜５７，５８を介して形成されたベース電極としての多結晶シリコン層２３が電気的に接続（コンタクト）されている。エミッタ領域としてのＮ＋  型不純物領域７３には第３の導電層（エミッタ取り出し電極）としてのポリサイド層６８Ａが電気的に接続されている。このポリサイド層６８Ａは、多結晶シリコン層６６およびタングステンシリコン層６７により構成されており、シリコン酸化膜３４およびシリコン酸化膜側壁３６−１によって多結晶シリコン層２３から隔絶されている。
【００２８】
そして、以上の素子構造を覆うようにして層間絶縁膜としてのシリコン酸化膜７１，７２，７５，７６が形成されている。ベース電極としての多結晶シリコン層２３上のシリコン酸化膜３４，７１，７２，７５，７６と、第３の導電層（エミッタ取り出し電極）としてのポリサイド層６８Ａ上のシリコン酸化膜７１，７２，７５，７６と、コレクタに対するプラグ領域としてのＮ＋  型不純物領域４６上のシリコン酸化膜５７，５８，７１，７２，７５，７６とには、これらの層間絶縁膜をすべて貫通するコンタクト孔２７がそれぞれ選択的に形成されている。これらのコンタクト孔２７は、いずれもバリアメタル層および密着層としてのチタン／チタンナイトライド（Ｔｉ／ＴｉＮ）層７７等とタングステン層３１とによって埋められている。そして、タングステン層３１は、所定のパターンにパターニングされた第１層目の積層アルミニウム配線にそれぞれ接続されている。この積層アルミニウム配線は、バリアメタル層等としてのチタン／チタンナイトライド層８１と、Ｃｕを含有するアルミニウム層３２と、アルミニウム層３２上に設けられた反射防止層等としてのチタンナイトライド層８２とから構成されている。
【００２９】
一方、ＭＯＳトランジスタ形成領域２には、自己整合型のＮＭＯＳトランジスタ１３，１４が形成されている。このＭＯＳトランジスタ形成領域２のシリコン基体２１を構成する単結晶シリコン層４３にはＰ型ウェル領域４５が形成されている。このＰ型ウェル領域４５の素子活性領域の表面には、ゲート酸化膜としてのシリコン酸化膜４７を介してＮＭＯＳトランジスタ１３，１４のゲート電極としてのポリサイド層５３（第１の導電層）が選択的に形成されている。各ゲート電極の両側側面にはシリコン酸化膜側壁５５が形成され、さらに各シリコン酸化膜側壁５５の下部領域におけるシリコン基体２１の表面近傍には、各ゲート電極と自己整合的に形成された低濃度のＮ型不純物領域５４が設けられている。さらに、このシリコン酸化膜側壁５５と自己整合的にソース・ドレイン領域としての高濃度のＮ＋  型不純物領域５６がシリコン基体２１の表面近傍に形成されている。
【００３０】
ポリサイド層６８からなるゲート電極の上部には、層間絶縁膜としてのシリコン酸化膜５７，５８を介して第３の導電層（ソース・ドレイン取り出し電極）としてのポリサイド層６８Ｂが設けられている。このポリサイド層６８Ｂは、バイポーラトランジスタ１６側のポリサイド層６８Ａと同様に多結晶シリコン層６６およびタングステンシリコン層６７により構成されており、ソース・ドレイン領域としてのＮ＋  型不純物領域５６に電気的に接続されている。
【００３１】
そして、以上の素子構造を覆うようにして層間絶縁膜としてのシリコン酸化膜７１，７２，７５，７６が形成されている。ポリサイド層６８Ａ，６８Ｂ上のシリコン酸化膜７１，７２，７５，７６には、これらの層間絶縁膜をすべて貫通するコンタクト孔２７が選択的に形成されている。このコンタクト孔２７はチタン／チタンナイトライド層７７等とタングステン層３１とによって埋められている。そして、タングステン層３１は、チタン／チタンナイトライド層８１、アルミニウム層３２およびチタンナイトライド層８２からなる所定パターンの第１層目の積層アルミニウム配線に接続されている。
【００３２】
本実施例のＢｉＭＯＳ半導体装置では、図１からも明らかなように、バイポーラトランジスタのエミッタ取り出し電極（ポリサイド層６８Ａ）とベース取り出し電極（多結晶シリコン層２３）とを電気的に分離するための第２の層間絶縁膜（シリコン酸化膜３４）がＭＯＳトランジスタ形成領域２には設けられていない。したがって、この第２の層間絶縁膜としてのシリコン酸化膜３４の存在によってＭＯＳトランジスタ１３，１４における段差が増大することはなく、バイポーラトランジスタ１６側ではこの第２の層間絶縁膜（シリコン酸化膜３４）を十分に厚くすることができる。
【００３３】
次に、以上のような構成のＢｉＭＯＳ半導体装置の製造方法を説明する。まず、図２に示すように、Ｐ型のシリコン基板４１の表面に膜厚が４００ｎｍ程度のシリコン酸化膜（図示せず）を熱酸化で形成し、このシリコン酸化膜を選択的にエッチングして開口部（図示せず）を形成する。そして、シリコン酸化膜をマスクにして、不純物としてアンチモン（Ｓｂ）をシリコン基板４１に導入（拡散）し、シリコン基板４１の表面近傍にＮ＋  型埋め込み層４２を形成する。この不純物拡散工程には、熱拡散またはイオン注入法等が用いられる。
【００３４】
アンチモンの導入の際にアンチモンガラス層が被着するので、その後、このアンチモンガラス層とシリコン酸化膜とを緩衝弗酸（バッファード弗酸）等によってエッチング除去する。そして、リン（Ｐ）を添加したジクロルシラン（ＳｉＨ２  Ｃｌ２  ）等のガスを用いて、膜厚が１．５μｍ程度であるＮ型の単結晶シリコン層４３をシリコン基板４１上にエピタキシャル成長させる。このようにして、シリコン基板４１および単結晶シリコン層４３によりシリコン基体２１が形成される。
【００３５】
次に、図３に示すように、膜厚が４００ｎｍ程度のシリコン酸化膜４４をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によってシリコン基体２１の表面に選択的に形成する。これにより、シリコン酸化膜４４が形成された素子分離領域とシリコン酸化膜４４に囲まれた素子活性領域との区画がなされる。
【００３６】
次に、図４に示すように、単結晶シリコン層４３にボロン（Ｂ）を選択的にイオン注入して、ＭＯＳトランジスタ形成領域２の単結晶シリコン層４３にＰ型ウェル領域４５を形成すると共に、バイポーラトランジスタ形成領域１にＮＰＮバイポーラトランジスタ同士をＰＮ接合分離するためのＰ型不純物領域（図示せず）を形成する。そして、バイポーラトランジスタ形成領域１にリンを選択的にイオン注入して、単結晶シリコン層４３中に、シリコン基体２１の表面とＮ＋  型埋め込み層４２とを接続するプラグ領域としてのＮ＋  型不純物領域４６を形成する。
【００３７】
その後、ゲート酸化膜としてのシリコン酸化膜４７を素子活性領域の表面に形成する。そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）    法やスパッタリング法等によって、共に膜厚が７０〜１５０ｎｍ程度である多結晶シリコン層５１とタングステンシリコン層５２等のシリサイド層とを順次堆積させることにより、第１の導電層としてのポリサイド層５３を形成し、さらにこのポリサイド層５３をパターニングしてＮＭＯＳトランジスタ１３，１４のゲート電極を形成する。
【００３８】
次に、このゲート電極（ポリサイド層５３）と自己整合的に低濃度のＮ型不純物領域５４を形成する。すなわち、ＭＯＳトランジスタ形成領域２以外の領域をレジスト（図示せず）で覆い、このレジスト、ポリサイド層５３およびシリコン酸化膜４４をマスクにして砒素（ＡＳ  ）をイオン注入してＮ型不純物領域５４を形成する。
【００３９】
次に、このシリコン酸化膜側壁５５と自己整合的に高濃度のＮ＋  型不純物領域５６を形成する。すなわち、ＭＯＳトランジスタ形成領域２以外を再びレジスト（図示せず）で覆い、このレジスト、ポリサイド層５３、シリコン酸化膜４４およびシリコン酸化膜側壁５５をマスクにして砒素をイオン注入し、Ｎ＋  型不純物領域５６を形成する。こうして、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）  構造のＮＭＯＳトランジスタ１３，１４が形成される。そして、シリコン酸化膜５７，５８等の層間絶縁膜を形成し、バイポーラトランジスタ形成領域１におけるＮＰＮバイポーラトランジスタのベース領域を形成すべき部分のシリコン酸化膜５７，５８にコンタクト孔６１を形成する。
【００４０】
次に、図５に示すように、膜厚が１００〜２００ｎｍ程度の、第２の導電層としての多結晶シリコン層２３をＣＶＤ法で堆積させ、この多結晶シリコン層２３にボロンをイオン注入する。なお、多結晶シリコン層２３の代わりに、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層と膜厚が４０〜１００ｎｍ程度のシリサイド層とをＣＶＤ法やスパッタリング法等で順次に堆積させてポリサイド層を形成してもよい。
【００４１】
次に、図６に示すように、シリコンのエチル化合物であるＴＥＯＳ（トリ・エチル・オルソ・シリケート）をオゾン（Ｏ３）と反応させて膜厚が１００〜２００ｎｍ程度のシリコン酸化膜３４を堆積させる。その後、図７に示すように、バイポーラトランジスタ形成領域１におけるＮＰＮバイポーラトランジスタの内部ベース領域を形成すべき部分のシリコン酸化膜３４および多結晶シリコン層２３に開口部（第２の開口部）３５を形成し、さらに、この開口部３５の形成に用いたレジスト（図示せず）をマスクにしてＮ型不純物をイオン注入し、Ｎ＋型埋め込み層４２上にＮ＋型不純物領域６３を形成する。これにより、いわゆるＳＩＣ（Ｓｅｌｅｃｔｉｖｅｌｙ  Ｉｍｐｌａｎｔｅｄ  Ｃｏｌｌｅｃｔｏｒ；選択注入コレクタ）構造が形成される。
また、開口部３５からボロンをイオン注入して、イントリンシックベース領域（内部ベース領域）としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。なお、Ｎ＋型不純物領域６３を形成するためのイオン注入は、エミッタ電極用のコンタクト孔３７を形成した直後に行ってもよい。この場合、開口部３５よりもコンタクト孔３７の面積の方が小さいので、ベース／コレクタ間容量は減少するが、コレクタ電流の流れる断面積も小さくなってコレクタ電流が減少する。
【００４２】
次に、図８に示すように、バイポーラトランジスタ形成領域１のエミッタ・ベース領域とベース電極の一部をマスクしてシリコン酸化膜３４をエッチングにより除去する。このとき、第２の導電層（ベース電極）としての多結晶シリコン層２３がエッチングのストッパになり、ＭＯＳトランジスタ形成領域２の第１の層間絶縁膜としてのシリコン酸化膜５７，５８をエッチングから保護する。
【００４３】
次に、図９に示すように、ＴＥＯＳを原料とする減圧ＣＶＤ法または常圧ＣＶＤ法によって、膜厚が１００〜５００ｎｍ程度の、第３の層間絶縁膜としてのシリコン酸化膜３６を堆積させる。そして、このシリコン酸化膜３６の全面に対し、いわゆるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ  ；反応性イオンエッチング）を行うことにより、図１０に示すように、開口部３５の内側面にシリコン酸化膜側壁３６−１を形成する。これにより、シリコン酸化膜側壁３６−１に囲まれたエミッタ電極用のコンタクト孔３７が形成される。このときのＲＩＥでは、ベース電極としての多結晶シリコン層２３がストッパとし機能し、この多結晶シリコン層２３によってエッチングの終点検出が可能なので、シリコン酸化膜側壁３６−１を安定して形成することができる。なお、エッチングの終点検出は、エッチング雰囲気のスペクトル中に酸素（Ｏ２  ）が検出されなくなることをもって行われる。
【００４４】
次に、図１１に示すように、バイポーラトランジスタ形成領域１のベース領域およびベース電極の一部をマスクして、バイポーラトランジスタ形成領域１の他の部分およびＭＯＳトランジスタ形成領域２における多結晶シリコン層２３をエッチングによって除去する。
【００４５】
次に、図１２に示すように、２個のＮＭＯＳトランジスタ１３，１４で共有しているソース／ドレイン領域としてのＮ＋  型不純物領域５６に達するコンタクト孔６５を、第１の層間絶縁膜としてのシリコン酸化膜５７，５８に形成する。
【００４６】
次に、図１３に示すように、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層６６を堆積させ、この多結晶シリコン層６６の全面に砒素をイオン注入した後、さらに膜厚が５０〜１００ｎｍ程度のタングステンシリコン層６７を堆積させて、ポリサイド層６８を形成する。そして、このポリサイド層６８をパターニングして、バイポーラトランジスタ形成領域１ではエミッタ電極（図１におけるポリサイド層６８Ａ）を形成し、ＭＯＳトランジスタ形成領域２のＮＭＯＳトランジスタ１３，１４ではソース・ドレインとしてのＮ＋  型不純物領域５６からの取り出し電極（図１におけるポリサイド層６８Ｂ）を形成する。
【００４７】
次に、図１４に示すように、シリコン酸化膜７１，７２等の層間絶縁膜を形成した後、アニールを行うことによって、多結晶シリコン層６６からシリコン基体２１中へ砒素を固相拡散させて、エミッタ領域としてのＮ＋  型不純物領域７３を形成すると共に、多結晶シリコン層２３からシリコン基体２１中へボロンを固相拡散させて、ブラフト・ベース領域（外部ベース領域）としてのＰ＋  型不純物領域７４を形成する。こうして、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成される。なお、層間絶縁膜であるシリコン酸化膜７１，７２としてＢＰＳＧ（ボロン・リン・シリケートガラス）等のリフロー膜を用いた場合には、アニールと同時に層間絶縁膜の平坦化が可能となる。
【００４８】
次に、ポリサイド層（図示せず）等で配線を形成した後、図１に示すように、シリコン酸化膜７５，７６等の層間絶縁膜を形成し、コンタクト孔２７を選択的に形成する。そして、バリアメタル層および密着層としてのチタン／チタンナイトライド（Ｔｉ／ＴｉＮ）層７７等とタングステン層３１とからなるプラグでコンタクト孔２７を埋める。
【００４９】
その後、バリアメタル層等としてのチタン／チタンナイトライド層８１に続いてＣｕを含有するアルミニウム層３２を形成し、さらに反射防止層等としてのチタンナイトライド層８２を形成した後、これらをパターニングして、第１層目の積層アルミニウム配線を形成する。これにより、図１に示したＢｉＭＯＳ半導体装置が出来上がる。さらにこの後、図示しないが、層間絶縁膜と第２層目の積層アルミニウム配線とを形成し、さらにプラズマＣＶＤ法によってオーバコート膜としてのシリコンナイトライド（ＳｉＮ）層を形成することによって全製造工程を終了する。
【００５０】
次に本発明の他の実施例に係るＢｉＭＯＳ半導体装置の製造方法を説明する。本製造方法の前半部分（図２〜図６）は上記の製造方法と同様であるので、その説明は省略する。
【００５１】
さて、本実施例では、図６に示したように、ＴＥＯＳを原料として膜厚が１００〜２００ｎｍ程度のシリコン酸化膜３４を堆積させた後、図１５に示すように、バイポーラトランジスタ形成領域１の内部ベース領域を形成すべき部分およびＭＯＳトランジスタ形成領域２のソース・ドレイン形成部分のシリコン酸化膜３４および多結晶シリコン層２３に選択的にそれぞれ開口部（第２の開口部）３５および開口部（第４の開口部）９１を形成する。
【００５２】
そして、図１６に示すように、開口部３５の形成に用いたレジスト（図示せず）をマスクにしてＮ型不純物をイオン注入し、Ｎ＋  型埋め込み層４２上にＮ＋  型不純物領域６３を形成することによってＳＩＣ構造を形成する。さらに、開口部３５からボロンをイオン注入して、イントリンシックベース領域としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。この場合、イオン注入エネルギーは低いので、ＭＯＳトランジスタ形成領域２の開口部９１においては、シリコン酸化膜５７，５８中にボロンがイオン注入されるのみである。なお、Ｎ＋  型不純物領域６３を形成するためのイオン注入をコンタクト孔６１を形成した直後に行ってもよいことは上記実施例の場合と同様である。
【００５３】
次に、図１６に示すように、バイポーラトランジスタ形成領域１のエミッタ・ベース領域とベース電極の一部をマスクしてシリコン酸化膜３４をエッチングにより除去する。このとき、第２の導電層（ベース電極）としての多結晶シリコン層２３がエッチングのストッパになり、ＭＯＳトランジスタ形成領域２の層間絶縁膜としてのシリコン酸化膜５７，５８をエッチングから保護する。但し、ＭＯＳトランジスタ形成領域２の開口部９１におけるシリコン酸化膜５７，５８はエッチングされ、シリコン基体２１が露出する。このときエッチング除去されるシリコン酸化膜５７，５８は、イントリンシック・ベース領域としてのＰ型不純物領域６４を形成する際にボロンが注入されたものである。そして、開口部３５からボロンをイオン注入して、イントリンシック・ベース領域としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。
【００５４】
次に、図１７に示すように、ＴＥＯＳを原料とする減圧ＣＶＤ法または常圧ＣＶＤ法によって、膜厚が１００〜５００ｎｍ程度の、第３の層間絶縁膜としてのシリコン酸化膜３６を堆積させた後、このシリコン酸化膜３６の全面にＲＩＥを行う。これにより、図１８に示すように、開口部３５の内側面にシリコン酸化膜側壁３６−１が形成され、シリコン酸化膜側壁３６−１に囲まれたエミッタ電極用のコンタクト孔３７が形成される。このときのＲＩＥでは、ベース電極としての多結晶シリコン層２３がストッパとし機能し、この多結晶シリコン層２３によってエッチングの終点検出が可能であるので、シリコン酸化膜側壁３６−１を安定して形成することができることは上記実施例と同様である。本実施例では、さらに、このとき、ＭＯＳトランジスタ形成領域２のソース・ドレイン領域上の開口部９１の内側面にもシリコン酸化膜側壁３６−２が形成される。
【００５５】
次に、図１９に示すように、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層６６を堆積させ、この多結晶シリコン層６６の全面に砒素をイオン注入した後、さらに膜厚が５０〜１００ｎｍ程度のタングステンシリコン層６７を堆積させて、第３の導電層としてのポリサイド層６８を形成する。
【００５６】
そして、図２０に示すように、ポリサイド層６８をパターニングして、バイポーラトランジスタ形成領域１ではエミッタ電極（図１におけるポリサイド層６８Ａ）を形成し、ＭＯＳトランジスタ形成領域２のＮＭＯＳトランジスタ１３，１４ではソース・ドレインとしてのＮ＋  型不純物領域５６からの取り出し電極（図１におけるポリサイド層６８Ｂ）を形成する。このとき同時に、バイポーラトランジスタ形成領域１のエミッタ・ベース領域およびＭＯＳトランジスタ形成領域２のソース・ドレイン取り出し電極領域以外の領域における多結晶シリコン層２３もエッチング除去する。
【００５７】
次に、図２１に示すように、シリコン酸化膜７１，７２等の層間絶縁膜を形成した後、アニールを行うことによって、多結晶シリコン層６６からシリコン基体２１中へ砒素を固相拡散させて、エミッタ領域としてのＮ＋  型不純物領域７３を形成すると共に、多結晶シリコン層２３からシリコン基体２１中へボロンを固相拡散させて、ブラフト・ベース領域としてのＰ＋  型不純物領域７４を形成する。こうして、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成される。これ以降の工程は上記実施例の場合と同様であるので、その説明は省略する。
【００５８】
このようにして、図２２に示すようなＢｉＭＯＳ半導体装置が出来上がる。そして、上記実施例の場合と同様に、層間絶縁膜と第２層目の積層アルミニウム配線とを形成し、さらにプラズマＣＶＤ法によってオーバコート膜としてのシリコンＮ層を形成することによって全製造工程を終了する。
【００５９】
本実施例では、ＭＯＳトランジスタのソース・ドレイン領域となるＮ＋  型不純物領域５６上の第１の層間絶縁膜（シリコン酸化膜５７，５８）を貫通する開口部の内側壁に絶縁膜側壁（シリコン酸化膜側壁３６−２）が形成されているため、ゲート電極とソース・ドレイン取り出し電極との間の距離が十分でなくても、両者の間で十分な耐圧が確保される。このため、ＭＯＳトランジスタ形成領域２における高集積化が可能となる。
【００６０】
なお、以上の各実施例では、ＮＰＮバイポーラトランジスタ１６のエミッタ・ベースを自己整合的に形成する場合について説明したが、これに限るものではなく、バイポーラトランジスタのエミッタ・ベースが自己整合型ではないＢｉＭＯＳ半導体装置およびその製造方法にも本発明を適用することは可能である。
【００６１】
【発明の効果】
以上説明したように、請求項１ないし４のいずれか１、または請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法によれば、バイポーラトランジスタのエミッタ取り出し電極とベース取り出し電極とを電気的に分離するための第２の層間絶縁膜を、ＭＯＳトランジスタ形成領域において除去するようにしたので、この第２の層間絶縁膜の存在に起因するＭＯＳトランジスタでの段差の増大がなくなる。このため、バイポーラトランジスタ側ではこの第２の層間絶縁膜を十分に厚くしたＢｉＭＯＳ半導体装置を製造することができ、エミッタ電極とベース電極との間の配線間容量を低減させてバイポーラトランジスタの動作を高速にすることができると共に、エミッタ電極とベース電極との間の層間耐圧を高くしてバイポーラトランジスタの信頼性を高めることができるという効果がある。また、ＭＯＳトランジスタでは段差が小さいので、ＭＯＳトランジスタにおける配線の段切れやアロイスパイク等による信頼性の低下を防止することができるという効果もある。
【００６２】
特に、請求項２または７記載のＢｉＭＯＳ半導体装置の製造方法によれば、第２の導電層をエッチング終点として第２の層間絶縁膜を除去するようにしたので、ＭＯＳトランジスタ領域の第２の導電層の下層にある第１の層間絶縁膜がエッチングから保護され、この第１の層間絶縁膜の膜厚の減少や膜質の低下が防止される。したがって、高速動作および高信頼性のバイポーラトランジスタと高信頼性のＭＯＳトランジスタとの両方を含むＢｉＭＯＳ半導体装置を製造することができるという効果がある。
【００６３】
また、請求項３または８記載のＢｉＭＯＳ半導体装置の製造方法によれば、第２の導電層をエッチング終点として第３の層間絶縁膜を異方性エッチングするようにしたので、第２の開口部の内壁面に側壁を形成する際のエッチング終点の検出を確実に行うことができるという効果がある。
【００６４】
さらに、請求項５記載のＢｉＭＯＳ半導体装置によれば、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するための第２の層間絶縁膜をＭＯＳトランジスタ形成領域には設けないようにしたので、この第２の層間絶縁膜の存在に起因するＭＯＳトランジスタでの段差の増大がなく、バイポーラトランジスタ領域での第２の層間絶縁膜を十分に厚くすることができる。したがって、エミッタ電極とベース電極との間の配線間容量を低減させてバイポーラトランジスタの動作を高速にすることができると共に、エミッタ電極とベース電極との間の層間耐圧を高くしてバイポーラトランジスタの信頼性を高めることができるという効果がある。また、前記ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部の内側壁に沿って絶縁膜側壁を設けるようにしたので、ゲート電極とコンタクトとの距離が十分でなくても、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保することができる。したがって、ＭＯＳトランジスタ形成領域における高集積化が可能となるという効果がある。
【００６５】
また、請求項６記載のＢｉＭＯＳ半導体装置の製造方法によれば、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部（第４の開口部）を、バイポーラトランジスタのベース・エミッタ領域の第２の開口部と同一工程で形成すると共に、第４の開口部の絶縁膜側壁を第２の開口部の絶縁膜側壁と同一工程で形成することとしたので、工程を増やすことなく、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保するための絶縁膜側壁を形成することができる。したがって、ＭＯＳトランジスタの信頼性をより高めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＢｉＭＯＳ半導体装置を表す側断面図である。
【図２】図１のＢｉＭＯＳ半導体装置の製造方法の最初の工程を説明するための側断面図である。
【図３】図２に続く工程を説明するための側断面図である。
【図４】図３に続く工程を説明するための側断面図である。
【図５】図４に続く工程を説明するための側断面図である。
【図６】図５に続く工程を説明するための側断面図である。
【図７】図６に続く工程を説明するための側断面図である。
【図８】図７に続く工程を説明するための側断面図である。
【図９】図８に続く工程を説明するための側断面図である。
【図１０】図９に続く工程を説明するための側断面図である。
【図１１】図１０に続く工程を説明するための側断面図である。
【図１２】図１１に続く工程を説明するための側断面図である。
【図１３】図１２に続く工程を説明するための側断面図である。
【図１４】図１３に続く工程を説明するための側断面図である。
【図１５】本発明のＢｉＭＯＳ半導体装置の他の製造方法のうち図６に続く工程を説明するための側断面図である。
【図１６】図１５に続く工程を説明するための側断面図である。
【図１７】図１６に続く工程を説明するための側断面図である。
【図１８】図１７に続く工程を説明するための側断面図である。
【図１９】図１８に続く工程を説明するための側断面図である。
【図２０】図１９に続く工程を説明するための側断面図である。
【図２１】図２０に続く工程を説明するための側断面図である。
【図２２】図２１に続く工程を説明するための側断面図である。
【図２３】従来のＢｉＭＯＳ半導体装置を表す側断面図である。
【符号の説明】
１  バイポーラトランジスタ形成領域
２  ＭＯＳトランジスタ形成領域
１３，１４  ＮＭＯＳトランジスタ
１６  ＮＰＮバイポーラトランジスタ
２１  シリコン基体
２３  多結晶シリコン層（ベース電極；第２の導電層）
３１  タングステン層（プラグ層）
３２  アルミニウム層（第１層目の積層アルミニウム配線層）
３４  シリコン酸化膜（第２の層間絶縁膜）
３５  開口部（第２の開口部）
３６  シリコン酸化膜（第３の層間絶縁膜）
３６−１，３６−２，５５  シリコン酸化膜側壁
４２  Ｎ＋  型埋め込み層
４３  単結晶シリコン層
４４  シリコン酸化膜（素子分離領域）
４５  Ｐ型ウェル領域
４６  Ｎ＋  型不純物領域（プラグ領域）
４７  シリコン酸化膜（ゲート絶縁膜）
５３  ポリサイド層（ゲート電極；第１の導電層）
５４  Ｎ型不純物領域
５６  Ｎ＋  型不純物領域（ソース・ドレイン領域）
５７，５８  シリコン酸化膜（第１の層間絶縁膜）
６１  開口部（第１の開口部）
６３  Ｎ＋  型不純物領域（コレクタ領域）
６５  開口部（第３の開口部）
６８  ポリサイド層（６８Ａ：エミッタ取り出し電極，６８Ｂ：ソース・ドレイン取り出し電極；第３の導電層）
７１，７２，７５，７６  シリコン酸化膜
７３  Ｎ＋  型不純物領域（エミッタ領域）
７４  Ｐ＋  型不純物領域（ブラフト・ベース領域）
９１  開口部（第４の開口部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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