(57)【特許請求の範囲】
【請求項１】
半導体集積回路基板、歪み低減層、接着層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体。
【請求項２】
前記半導体集積回路基板と前記歪み低減層の間に、熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする請求項１に記載の半導体集積構造体。
【請求項３】
半導体集積回路基板、接着層、歪み低減層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体。
【請求項４】
前記半導体集積回路基板と前記接着層の間、あるいは、前記接着層と前記歪み低減層の間に熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする請求項３に記載の半導体集積構造体。
【請求項５】
前記歪み低減層が、前記半導体素子層の熱膨張係数より大きな熱膨張係数を持つ材料および小さな熱膨張係数を持つ材料から成る多層構造、あるいは合金であって、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数を持つことを特徴とする請求項１から４のいずれか１つに記載の半導体集積構造体。
【請求項６】
前記半導体集積回路基板から、半導体素子を搭載する領域に限定して、熱伝導率４０Ｗ／ｍ／Ｋ以下の材料から成る構成要素を除去されて生じた凹形部の中に、前記歪み低減層および前記放熱層が選択的に堆積、あるいは、接着されることを特徴とする請求項１から５のいずれかに記載の半導体集積構造体。
【請求項７】
前記半導体素子層として化合物半導体を材料とする垂直共振器型面発光レーザを用いたことを特徴とする請求項１から６のいずれか１つに記載の半導体集積構造体。
【請求項８】
前記半導体集積回路基板としてシリコン集積回路基板を用い、前記面発光レーザの材料としてガリウムヒ素／アルミニウムガリウムヒ素系の半導体材料を用い、前記歪み低減層として、クロム、モリブデン、およびタングステンからなる群から選択される金属材料、それらの多層構造、またはそれらの合金を用いたことを特徴とする請求項７に記載の半導体集積構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、半導体受光素子や半導体発光素子を母基板上に集積する際の接着構造に関するものである。
【０００２】
【従来の技術】
シリコン大規模集積回路に、化合物半導体の受光素子や発光素子を集積したハイブリッド構造は、スマートピクセルと呼ばれ、チップ間やボード間の大容量光インタコネクションシステムや光コンピューテイングシステムに適用される期待が高まっている。このハイブリッド構造を製造する方法として、ポリイミドを接着層として用いる方法が開発されており、例えばＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ  Ｖｏｌ．３３    Ｎｏ．  １３  ｐｐ．１１４８−１１４９（１９９７）  にその方法が詳細に記されている。この方法においては、受光素子層または発光素子層、あるいはその両方の層をエピタキシャル成長した化合物半導体基板と、シリコン集積回路基板とを、ポリイミドを接着層として機械的に接着し、その後、シリコン集積回路基板内にあらかじめ作られた位置合わせ用のマーカに従って、通常のフォトリソグラフィーを用いた製造工程により、化合物半導体の受光素子あるいは発光素子を成形するため、受光素子および発光素子のシリコン電子回路に対する位置決め、受光素子間の位置決め、発光素子間の位置決め、受光素子と発光素子間の位置決めが、すべて容易かつ正確という利点を持つ。シリコン集積回路と受光素子の間の電気的接続や、シリコン集積回路と発光素子の間の電気的接続は、金属めっきを用いてなされる。以上のように、接着層を用いる方法により、化合物半導体の受光素子や発光素子を、広範囲な面積に渡って、半導体集積回路基板上に一括して集積することができる。
【０００３】
半導体集積回路は、通常、保護膜および絶縁膜など放熱特性の悪い層（本明細書中では熱伝導率４０Ｗ／ｍ／Ｋ以下の層を意味する）を総厚２マイクロメートル以上含むため、接着層を用いる方法を、半導体レーザなどの発熱素子を半導体集積回路基板上に集積することに適用する場合は、発熱素子の放熱を良くするために、発熱素子を搭載する領域に限って、半導体集積回路基板から放熱特性の悪い層を部分的に除去し、放熱特性の良い層で代替する構造が有効であった。これを図１に示す。ただし、図１には発熱素子および接着層を記載していない。
【０００４】
図１中で、１はプラズマ窒化ケイ素（Ｐ−ＳｉＮ）膜、２はＰＳＧ膜、３はアルミニウム第２配線層（ＡＬ−２）、４は層間絶縁膜、５はプラズマ酸化ケイ素（Ｐ−ＳｉＯ）膜、６はアルミニウム第１配線層（ＡＬ−１）、７はＢＰＳＧ膜、８はＰｏｌｙ−Ｓｉ、９はフィールド酸化膜、１０はゲート酸化膜、１１はコンタクト電極、１２はレーザ搭載領域、１３は放熱層、１４はＳｉＮ膜、１５はシリコンＣＭＯＳ回路基板を示す。そして、放熱層１３の上に接着層および発熱素子が接着される。この時に、放熱層１３の材料としては、熱伝導率の大きい、例えば金、銅、およびアルミニウムが適していた。
【０００５】
【発明が解決しようとする課題】
ところが、接着層を用いる方法には以下の欠点があった。放熱層に用いる金、銅、およびアルミニウムは、表１に示したように、半導体に比べて非常に大きい熱膨張係数を有すると同時に半導体と同程度のヤング率を有する材料である。一方、接着層に用いる材料は、基板接着後の半導体素子成形時の熱処理に耐える材料である必要があり、熱硬化型の有機材料、例えば接着用ポリイミド樹脂が用いられる。そのような熱硬化型の有機材料を用いた場合には、その接着温度は３５０℃以上の高温となる。このため、金、銅、またはアルミニウムの放熱層と半導体素子層との間の熱膨張係数の差によって、接着後の降温時に半導体素子層に歪みが導入され、例えば半導体レーザを集積した場合、レーザの初期特性や寿命を劣化させてしまう問題があった。
【０００６】
【表１】
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【０００７】
本発明は、接着層を用いる方法によって母基板上に半導体素子を集積する際に、高温下の接着によって半導体素子層に導入される歪みを低減し、また、半導体素子の放熱を良好に保つような半導体集積構造体を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の実施の形態は、半導体集積回路基板、歪み低減層、接着層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体である。図２はその概略を示す断面図であり、そこで５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板である。
【０００９】
本発明の第２の実施の形態は、前記第１の実施の形態において、前記半導体集積回路基板と前記歪み低減層の間に、熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする半導体集積構造体である。図４はその概略を示す断面図であり、そこで１３は放熱層であり、５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１０】
本発明の第３の形態は、半導体集積回路基板、接着層、歪み低減層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体である。図３はその概略を示す断面図であり、そこで５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１１】
本発明の第４の実施の形態は、前記第３の実施の形態において、前記半導体集積回路基板と前記接着層の間、あるいは、前記接着層と前記歪み低減層の間に熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする半導体集積構造体である。図５はその概略を示す断面図であり、１３は放熱層であり、５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１２】
本発明の第５の実施の形態は、前記第１から第４の実施の形態のいずれか１つにおいて、前記歪み低減層が、前記半導体素子層の熱膨張係数より大きな熱膨張係数を持つ材料および小さな熱膨張係数を持つ材料から成る多層構造、あるいは合金であって、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数を持つことを特徴とする半導体集積構造体である。
【００１４】
本発明の第６の実施の形態は、前記第１から第５の実施の形態において、前記半導体集積回路基板から、半導体素子を搭載する領域に限定して、熱伝導率４０Ｗ／ｍ／Ｋ以下の材料から成る構成要素を除去されて生じた凹形部の中に、前記歪み低減層および前記放熱層が選択的に堆積、あるいは、接着されることを特徴とする半導体集積構造体である。
【００１５】
本発明の第７の実施の形態は、前記第１から第６の実施の形態のいずれか１つにおいて、前記半導体素子層として化合物半導体を材料とする垂直共振器型面発光レーザを用いたことを特徴とする半導体集積構造体である。
【００１６】
本発明の第８の実施の形態は、前記第７の実施の形態において、前記半導体集積回路基板としてシリコン集積回路基板を用い、前記面発光レーザの材料としてガリウムヒ素／アルミニウムガリウムヒ素系の半導体材料を用い、前記歪み低減層として、クロム、モリブデン、およびタングステンからなる群から選択される金属材料、それらの多層構造、またはそれらの合金を用いたことを特徴とする半導体集積構造体である。
【００１７】
【発明の実施の形態】
本発明の第２の実施の形態である半導体集積構造体を用いた場合の作用を説明する。その半導体集積構造体の層構成は、下から順に、母基板５４、放熱層１３、歪み低減層５３、接着層５２、半導体素子層５１である。図４に概略の断面図を示す。
【００１８】
図６は、絶縁膜を有する半導体回路基板を母基板５４として用いる場合の実施例のレーザ搭載部の断面図である。図６中の符号は、図１および図４に記載されているものをそのまま用いた。この図は、半導体素子層５１を接着する前段階の断面図であり、接着層５２と半導体素子層５１は示されていない。従来の技術で説明したように、発熱素子の放熱を改良するために、レーザ等の発熱素子を搭載する領域に限って、放熱特性の悪い絶縁膜（すなわち、層間絶縁膜４、表面パシベーション（Ｐ−ＳｉＯ）膜１、ＰＳＧ膜２、Ｐ−ＳｉＯ膜５、ＢＰＳＧ膜７、およびフィールド酸化膜９）を半導体集積回路基板から部分的に除去した構造となっている。放熱層１３は、２００Ｗ／ｍ／Ｋ以上の熱伝導率を有する。したがって、放熱特性の悪い層に代わる放熱特性の良好な層として機能する。
【００１９】
放熱層１３と歪み低減層５３は室温にて母基板５４上に堆積するため、接着層５２を昇温硬化する前段階においては、すべての層は室温にて無歪みである。歪み低減層５３がない場合は、昇温により接着層５２を硬化させて半導体素子層５１を接着した後、室温まで降温すると、半導体素子層５１と放熱層１３との間の熱膨張係数の差、および、半導体素子層５１と母基板５４との間の熱膨張係数の差に起因して、半導体素子層５１を含むすべての層に歪みが導入されてしまう。しかし、歪み低減層５３がある場合、歪み低減層５３は、ヤング率が放熱層１３および母基板５４のそれより大きい（硬い）ことを特徴とするため、昇温／降温によって生じる歪み低減層５３の伸張率／収縮率は、歪み低減層５３固有の熱膨張係数に起因する伸張／収縮が支配的となり、ヤング率の小さい（柔らかい）放熱層および母基板５４の影響を受けにくくなる。同時に、歪み低減層５３は、熱膨張係数が半導体素子層５１のそれの０．６倍以上１．５倍以下であることを特徴とするため、半導体素子層５１は、接着後降温時に、歪み低減層５３と同程度の量だけ収縮する。この際に、歪み低減層５３の熱膨張係数が上記の範囲内に無ければ、歪み低減層５３は半導体素子層５１に発生する歪みを低減する効果を持たないのみならず、歪み低減層５３の収縮が放熱層１３の収縮よりもさらに大きくなる場合、あるいは歪み低減層５３の収縮が母基板５４の収縮よりもさらに小さくなる場合には、歪み低減層５３の無い場合と比較して、半導体素子層５１に発生する歪みは逆に増大してしまう。すなわち結果として、接着・降温後に導入される歪みを、放熱層１３および母基板５４に集中させ、歪み低減層５３および半導体素子層５１の歪みを低減することができる。あるいはまた、動作時に発熱する半導体素子（以下、発熱素子と称する）を用いる場合には、本発明の半導体集積構造体を用いることによって、その動作時の昇温時および降温時に導入される可能性のある歪みをも低減することができる。この場合においては、放熱層１３を用いることが特に有効である。
【００２０】
歪み低減層５３に用いる材料はヤング率が大きいことが好ましく、より好ましくは用いられる母基板５４の２．５倍以上のヤング率を有する。母基板層の２．５倍以上のヤング率を持たない材料を歪み低減層として用いた場合、接着後降温時の歪み低減層の収縮率は、母基板あるいは放熱層の影響を受け、歪み低減層固有の熱膨張係数によって生じる収縮率からずれる。その結果、歪み低減層の収縮率と半導体素子層の収縮率も合致しなくなり、半導体素子層に発生する歪みを低減する効果が減殺される。さらに、半導体のプロセス工程に導入することを前提とすると、表１に示したクロム、モリブデン、タングステンなどの金属材料を用いることが可能である。この場合、半導体に比べて２．５倍以上から６倍程度までのヤング率を得ることができ、現実的に可能な数値範囲となる。また、これらの金属材料の熱伝導率は、放熱層１３に適した金属材料である金、銅、およびアルミニウムのそれよりは小さいが、化合物半導体材料のそれよりは大きく、放熱特性も良好である。
【００２１】
接着層５２は、放熱層１３や歪み低減層５３に比べて無視できる程度に薄くするため、半導体素子層５１への歪みの導入にはほとんど影響せず、また放熱特性を劣化させる程度も小さい。実際、接着層５２の厚さを０．１マイクロメートル以下とすることが可能である。一例として、厚さ０．１マイクロメートルである１辺５０マイクロメートルの正方形の接着層５２の熱抵抗は２２２Ｋ／Ｗであり、レーザ素子の典型的な熱抵抗１０００Ｋ／Ｗと比較して小さく、したがって接着層５２は放熱特性にほとんど影響しない。接着層５２は上下の層を機械的に接着する機能を持つため、母基板５４と半導体素子を接着することができる。
【００２２】
本発明の第１の実施の形態の層構成は、第２の実施の形態の層構成から放熱層１３を除去した構成である。すなわち、下から順に、母基板５４、歪み低減層５３、接着層５２、半導体素子層５１である。上記の説明から明らかなように、半導体素子層５１における歪み低減の効果は、歪み低減層５３の大きなヤング率に起因し、放熱層１３の有無に関わらず得られるため、第２の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２３】
本発明の第３の実施の形態の層構成は、第１の実施の形態の層構成において、接着層５２と歪み低減層５３の上下関係を逆転した構成である。すなわち、下から順に、母基板５４、接着層５２、歪み低減層５３、半導体素子層５１である。上記の説明から明らかなように、接着層５２の影響は小さいため、第１の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２４】
本発明の第４の実施の形態の層構成は、第２の実施の形態の層構成において、放熱層１３と歪み低減層５３の位置関係を同じに保つ範囲で、すなわち、放熱層１３よりも半導体素子層５１に近い側に歪み低減層５３を有する範囲で、接着層５２、放熱層１３、歪み低減層５３の３層の順序を入れ替えた構造である。すなわち、図５（ａ）に示した、母基板５４、放熱層１３、接着層５２、歪み低減層５３、および半導体素子層５１、および図５（ｂ）に示した、母基板５４、接着層５２、放熱層１３、歪み低減層５３、および半導体素子層５１である。上記の説明から明らかなように、歪み低減層５３が半導体素子層５１と直接に接触するか、または接着層５２のみを介して接する限りにおいて、第２の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２５】
以上のように、本発明による半導体集積構造体を用いることにより、高温硬化型の接着層５２を用いて母基板５４の上に半導体素子を集積する際、高温接着に起因する半導体素子への歪み導入を低減し、また、必要充分な放熱機能を得ることができる。さらに、発熱素子動作による熱サイクル（昇温時および降温時）によって導入される可能性のある歪みを低減することも可能である。
【００２６】
【実施例】
面発光レーザをシリコンＣＭＯＳ回路基板上に集積する際に、接着部の構造として用いた例を詳細に説明する。この例における半導体素子は、ガリウムヒ素／アルミニウムガリウムヒ素系の材料を用いた面発光レーザ（発熱素子）であり、同じ材料系のｐｉｎフォトダイオードも同時に集積している。
【００２７】
図７〜図１３にプロセス工程を示す。図７に、シリコンＣＭＯＳ回路基板１５における、レーザ搭載領域１２、ＣＭＯＳ回路領域１８、フォトダイオード搭載領域１９、位置合わせマーカ領域２０の断面構造を示す。位置合わせマーカ領域２０には、位置合わせマーカ２８を設置した。先に示した図６は、図７におけるレーザ搭載領域１２の拡大図である。レーザ搭載領域１２とフォトダイオード搭載領域１９の近傍には、ＣＭＯＳ回路と半導体素子を電気的に接続するための２個のコンタクト電極１１を、各々２個づつ設けた。素子搭載領域（１２および１９）は１辺５０〜１００マイクロメートルの正方形の形状とし、層間絶縁膜４、表面パシベーション膜（Ｐ−ＳｉＮ膜）１、ＰＳＧ膜２、Ｐ−ＳｉＯ膜５，ＢＰＳＧ膜７、およびフィールド酸化膜９などの熱伝導の悪い層は堆積しない構造とし、ゲート酸化膜１０、Ｐｏｌｙ−Ｓｉ層８、アルミニウム第１配線層（ＡＬ−１）６、アルミニウム第２配線層（ＡＬ−２）３の４層で構成した。一方、素子搭載領域とコンタクト電極に挟まれた領域は、フィールド酸化膜９、Ｐｏｌｙ−Ｓｉ層８、ＢＰＳＧ膜７、アルミニウム第１配線層（ＡＬ−１）６、Ｐ−ＳｉＯ膜５、層間絶縁膜４、アルミニウム第２配線層（ＡＬ−２）３、ＰＳＧ膜２、および表面パシベーション（Ｐ−ＳｉＯ）膜１のすべての層で構成し、ＣＭＯＳ回路基板内で最も層厚の大きい領域とした。この結果、素子搭載領域は約３．３マイクロメートルの深さの凹形部となったが、この凹形部の上に半導体素子を接着するにあたり、レーザ搭載領域１２に限って、以下のように本発明の半導体集積構造体を適用した。すなわち、まず、第２配線層３のアルミニウムと放熱層１３の材料（たとえば金など）が高温熱処理時に合金化しないように、および絶縁性を付与するために、厚さ０．３マイクロメートルのＳｉＮ膜１４をプラズマＣＶＤ法により基板全面に堆積した後、レーザ搭載部の凹形部中に、電子ビーム蒸着とリフトオフ法とを用いて放熱層１３（厚さ３．０マイクロメートルの金）と歪み低減層５３（厚さ０．５マイクロメートルのクロム）を順次堆積した。放熱層１３と歪み低減層５３の層の厚さの和を３．５マイクロメートルとし、凹形部の深さより０．２マイクロメートルだけ厚い構造とすることにより、以下に述べる半導体素子層５１の接着プロセスにおいて、接着層ポリイミド５２の層厚を極力小さく抑えることができる。なお、フォトダイオード搭載領域には放熱層１３と歪み低減層５３は形成しない。
【００２８】
次に、図８に示すように、ＣＭＯＳ回路基板を、平坦化ポリイミド２２で平坦化する。この平坦化工程は、平坦化ポリイミド２２の埋め込み工程、熱硬化工程、研磨工程、酸素ガスのリアクティブイオンエッチング（ＲＩＥ）によるエッチバック工程（歪み低減層５３の露出工程）から成る。
【００２９】
この平坦化工程の後、図９に示すように、接着層ポリイミド５２を用いて、上記のＣＭＯＳ回路基板と半導体素子層５１となるべきエピタキシャル基板とを、ＣＭＯＳ回路側とエピタキシャル層側を対向させて仮接着する。２つの基板のサイズは共に２インチである。上記のエピタキシャル基板は、図１４に示された断面構造を有する。ここで、エピタキシャル基板は、ガリウムヒ素基板２４とエピタキシャル層２３を有し、そのエピタキシャル層２３は、後の工程により形成されるレーザ用の層およびフォトダイオード用の層を含み、ｎ−Ａｌ０．６  Ｇａ０．４  Ａｓ層１０２、ｎ−ＩｎＧａＰ層１０３、ｎ−ＧａＡｓレーザ用コンタクト層１０４、ｎ−分布反射（ＤＢＲ）層１０５、ＧａＡｓ／ＡｌＧａＡｓ活性層１０６、ｐ−ＤＢＲ層１０７、ｐ−ＧａＡｓレーザ用コンタクト層１０８、ｐ−ＩｎＧａＰ層１０９、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、ｎ−Ａｌ０．３  Ｇａ０．７  Ａｓ層１１２、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されている。
【００３０】
仮接着は１９０℃の真空下で、大気圧の加圧をしながら行った。この加圧により２つの基板は隙間なく接着でき、また、歪み低減層５３の上の接着層ポリイミド５２の厚さを約０．１マイクロメートル以下に薄くすることができた。
【００３１】
仮接着の後、エピタキシャル層のみ残してＧａＡｓ基板２４を全面除去する。この工程では、ｎ−Ａｌ０．６  Ｇａ０．４  Ａｓ層１０２とｎ−ＩｎＧａＰ層１０３をエッチング停止層として用い、ｎ−ＧａＡｓレーザ用コンタクト層１０４を表面に露出した。したがって、この段階でのエピタキシャル層はｎ−ＧａＡｓレーザ用コンタクト層１０４からｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されているので、エッチング前のエピタキシャル層と区別して、以後エピタキシャル層３０と呼ぶ。次に、エピタキシャル層３０を１ｍｍから５ｍｍのチップサイズに分割エッチングし、図１０に示すように、ＣＭＯＳ回路基板にあらかじめ作り込まれた位置合わせマーカ２８が可視光で見えるようにする。このチップサイズに分割するプロセスは、ＣＭＯＳ基板裏面から近赤外の照明を当ててフォトマスクの位置合わせを行うため、位置合わせ精度は数マイクロメートルとなるが、これは、ミリ単位のチップサイズに分割するプロセスにおいては充分な精度である。この段階で、３５０℃に加熱し、接着層ポリイミド５２を完全硬化させる。なお、この後のフォトリソグラフィーは、位置合わせマーカ２８を用いて、ステッパーを用いてなされるため、位置合わせ精度は０．３マイクロメートル以下となる。
【００３２】
次に、図１１に示すように、面発光レーザの電極形成とメサエッチングのプロセスを行う。メサは３段構造とした。上段メサ３１および中段メサ３２形成のエッチングには塩素系の電子サイクロトロン共鳴（ＥＣＲ）−ＲＩＥのドライエッチングを用い、ｐ−ＧａＡｓレーザ用コンタクト層１０８を露出した。下段メサ３３形成のエッチングは、ｐ−ＩｎＧａＰ層１０９をエッチング停止層としたウエットエッチングとし、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０を表面に露出した。したがって、上段メサ３１はｎ−ＧａＡｓレーザ用コンタクト層１０４、ｎ−分布反射（ＤＢＲ）層１０５、およびＧａＡｓ／ＡｌＧａＡｓ活性層１０６で構成され、中段メサ３２はｐ−ＤＢＲ層１０７で構成され、および下段メサ３３はｐ−ＧａＡｓレーザ用コンタクト層１０８、およびｐ−ＩｎＧａＰ層１０９で構成される。エピタキシャル層３４として示される残余の層はフォトダイオード形成のための層であり、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、ｎ−Ａｌ０．３  Ｇａ０．７  Ａｓ層１１２、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されている。
【００３３】
次に、図１２に示すように、フォトダイオードの電極形成とメサエッチングのプロセスを行う。メサは２段構造とした。すなわち、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、およびｎ−Ａｌ０．３  Ｇａ０．７  Ａｓ層１１２で構成される上段メサ３５、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成される下段メサ３６である。上段メサ３５形成のエッチングは、ｎ−Ａｌ０．３  Ｇａ０．７  Ａｓ層１１２をエッチング停止層としたウエットエッチングとし、ｎ−ＧａＡｓフォトダイオード用コンタクト層１１３を表面に露出した。下段メサ３６形成のエッチングは、ｎ−ＧａＡｓフォトダイオード用コンタクト層１１３のウエットエッチングであり、このエッチングにより、レーザのメサとフォトダイオードのメサを除くすべて領域のエピタキシャル層２３を完全に除去し、素子間分離ができた。
【００３４】
次に、図１３に示すように、レーザのメサとフォトダイオードのメサを除く領域の平坦化ポリイミド２２と接着層ポリイミド５２を除去し、コンタクト電極部のＳｉＮ膜１４を除去し、更に、段差配線用ポリイミド２６をメサの周辺に埋め込んで段差の傾斜をなだらかにした後、金めっき２５で半導体素子とＣＭＯＳ回路の配線を行った。最後に、ヒートシンク（銅）２７の上に実装した。
【００３５】
以上のプロセスにより、２インチのＣＭＯＳ回路基板上に、ＧａＡｓ系の面発光レーザとフォトダイオードを高密度に一括して集積することができた。本発明による半導体集積構造体を採用することにより、図１の従来型の構造を採用した時と比較して、面発光レーザへの歪み導入の低減を図ることができ、メサ径１５マイクロメートルのレーザの初期特性は、しきい値電流１０ｍＡから４ｍＡに改善、室温ＣＷ１５ｍＡで駆動した時にレーザが全く発振しなくなるまでの寿命は、数分から１００時間以上に改善された。放熱特性は従来構造と遜色なく、およそ１５００ｋ／Ｗの熱抵抗値を得た。
【００３６】
本実施例では、放熱層１３に金を、歪み低減層５３にクロムを用いた。しかし、接着温度、母基板５４の材料、半導体素子層５１の材料を考慮して、熱膨張係数、ヤング率、熱伝導率が適切な放熱層１３および歪み低減層５３の材料を選択できる。例えば、歪み低減層５３の材料として、モリブデン、タングステン、またはクロム・モリブデン合金も有効である。
【００３７】
また、本実施例では、歪み低減層５３がただ１種の材料から成る場合を説明した。しかし、歪み低減層５３を多層構造として、熱膨張係数を半導体素子層５１のそれにより接近させることが可能である。その場合には、半導体素子層５１の熱膨張係数より大きな熱膨張係数を持つ材料およびより小さな熱膨張係数を持つ材料から成る多層構造を用いることが有効である。例えば、図１５に示すように、熱膨張係数が８．４×１０−６／Ｋのクロムと熱膨張係数が４．８×１０−６／Ｋのモリブデンとから成る多層構造を用いることにより、その多層構造の熱膨張係数をガリウムヒ素の熱膨張係数（６．４×１０−６／Ｋ）に近づけることが可能である。多層構造の構成材料としては、クロム、モリブデン、およびタングステンを含む、適切な材料の組み合わせが可能である。
【００３８】
本実施例では、面発光レーザの材料として、アルミニウムガリウムヒ素系の半導体材料を用いているが、インジウムガリウムヒ素やインジウムガリウムヒ素リン系、その他の半導体材料を用いた面発光レーザの集積に適用できる。また、半導体素子は面発光レーザおよびｐｉｎフォトダイオードに限定されるものではなく、当該技術において知られている他の素子（たとえばＤＦＢレーザ、ＧＲＩＮ−ＳＣＨレーザ、ＭＱＷレーザなど）を用いることも可能である。さらに、本発明の半導体集積構造体は、フォトダイオードなどの非発熱素子を集積する場合にも、歪み低減の効果が得られて有効である。
【００３９】
また、本実施例では、母基板５４としてシリコンＣＭＯＳ回路基板を用いたが、シリコンバイポーラ回路基板、化合物半導体集積回路基板、その他の半導体集積回路基板、およびセラミック配線基板などの当該技術において知られている母基板一般に適用できる。
【００４０】
【発明の効果】
以上のように、本発明による半導体集積構造体は、高温硬化型の接着層を用いる方法によって半導体集積回路基板などの母基板上に半導体素子を集積する際に、高温下の接着によって素子に導入される歪みを低減し、また、素子の放熱を良好に保つ効果を持つ。
【図面の簡単な説明】
【図１】面発光レーザを接着集積する場合の、ＣＭＯＳ回路基板側のレーザ搭載部の構造（従来型の構造）の断面図である。
【図２】第１の実施の形態の半導体集積構造体の概略の断面図である。
【図３】第３の実施の形態の半導体集積構造体の概略の断面図である。
【図４】第２の実施の形態の半導体集積構造体の概略の断面図である。
【図５】第４の実施の形態の半導体集積構造体の概略の断面図であり、（ａ）は母基板と接着層の間に放熱層１３を有する場合の概略の断面図であり、（ｂ）は接着層と歪み低減層５３の間に放熱層１３を有する場合の概略の断面図である。
【図６】面発光レーザを接着集積する場合の、ＣＭＯＳ回路基板側のレーザ搭載部の構造（実施例の構造。図７の拡大）の断面図である。
【図７】面発光レーザとｐｉｎフォトダイオードを接着集積するプロセス工程（実施例）におけるシリコンＣＭＯＳ回路基板を示す断面図である。
【図８】平坦化ポリイミドを用いて平坦化したシリコンＣＭＯＳ基板を示す断面図である。
【図９】素子形成のためのエピタキシャル基板とシリコンＣＭＯＳ基板を接着した構造を示す断面図である。
【図１０】位置合わせマーカを可視光で見えるようにしたエピタキシャル層を積層したシリコンＣＭＯＳ基板を示す断面図である。
【図１１】面発光レーザの電極形成およびメサエッチングを行ったシリコンＣＭＯＳ基板を示す断面図である。
【図１２】フォトダイオードの電極形成およびメサエッチングを行ったシリコンＣＭＯＳ基板を示す断面図である。
【図１３】面発光レーザとフォトダイオードを高密度集積したＣＭＯＳ素子を示す断面図である。
【図１４】ＧａＡｓエピタキシャル基板の層構成（実施例）を示す断面図である。
【図１５】歪み低減層を多層構造とした例の断面図である。
【符号の説明】
１    プラズマ窒化ケイ素（Ｐ−ＳｉＮ）膜
２    ＰＳＧ膜
３    アルミニウム第２配線層（ＡＬ−２）
４    層間絶縁膜
５    プラズマ酸化ケイ素（Ｐ−ＳｉＯ）膜
６    アルミニウム第１配線層（ＡＬ−１）
７    ＢＰＳＧ膜
８    Ｐｏｌｙ−Ｓｉ
９    フィールド酸化膜
１０    ゲート酸化膜
１１    コンタクト電極
１２    レーザ搭載領域
１３    放熱層
１４    ＳｉＮ膜
１５    シリコンＣＭＯＳ回路基板
１８    ＣＭＯＳ回路領域
１９    フォトダイオード搭載領域
２０    位置合わせマーカ領域
２２    平坦化ポリイミド
２３    エピタキシャル層
２４    ＧａＡｓ基板
２５    金めっき
２６    段差配線用ポリイミド
２７    ヒートシンク（銅）
２８    位置合わせマーカ
３０    エピタキシャル層
３１    レーザ上段メサ
３２    レーザ中段メサ
３３    レーザ下段メサ
３４    エピタキシャル層
３５    フォトダイオード上段メサ
３６    フォトダイオード下段メサ
５１    半導体素子層
５２    接着層
５３    歪み低減層
５４    母基板
１０２    ｎ−Ａｌ０．６  Ｇａ０．４  Ａｓ層
１０３    ｎ−ＩｎＧａＰ層
１０４    ｎ−ＧａＡｓレーザ用コンタクト層
１０５    ｎ−分布反射（ＤＢＲ）層
１０６    ＧａＡｓ／ＡｌＧａＡｓ活性層
１０７    ｐ−分布反射（ＤＢＲ）層
１０８    ｐ−ＧａＡｓレーザ用コンタクト層
１０９    ｐ−ＩｎＧａＰ層
１１０    ｐ−ＧａＡｓフォトダイオード用コンタクト層
１１１    ｉ−ＧａＡｓ光吸収層
１１２    ｎ−Ａｌ０．３  Ｇａ０．７  Ａｓ層
１１３    ｎ−ＧａＡｓフォトダイオード用コンタクト層
２０１    モリブデン
２０４    クロム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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