(57)【特許請求の範囲】
【請求項１】
上部基準電位と下部基準電位から生成される比較電位を入力電圧と比較するコンパレータ群を内蔵するＡ／Ｄコンバータであって、
複数個のグループに分割した前記コンパレータ群のうち前記比較電位と入力電圧の比較結果が反転するコンパレータを含むグループを除くグループを順次選択するグループ選択手段と、
前記グループ選択手段により選択されたグループの全てのコンパレータの出力が同一であることを検出するグループ判定手段と、
前記グループ判定手段において選択されたグループの全てのコンパレータの出力が同一でないことが検出された場合に当該グループのコンパレータを不良と判定する不良判定手段と、
を具備したことを特徴とするＡ／Ｄコンバータ。
【請求項２】
前記グループ判定手段は、前記順次選択されたそれぞれのグループに含まれる個々のコンパレータの出力を順次選択する手段と、前記順次選択された個々のコンパレータの出力が全て特定の値であることを検出する手段と、から構成されることを特徴とする請求項１記載のＡ／Ｄコンバータ。
【請求項３】
前記グループ判定手段は、前記順次選択されたそれぞれのグループに含まれる全てのコンパレータの出力を加算する手段と、前記加算手段により加算された値が前記グループ選択手段により選択されたグループに含まれるコンパレータ数と一致するかまたは０であることを検出する手段と、から構成されることを特徴とする請求項１記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は内蔵コンパレータの不良判定を行うテスト機能を備えたＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
図５は一般的なＡ／Ｄコンバータのファンクションテストを行う従来の技術を説明するブロック図である。図５において、Ａ／Ｄコンバータ５００のアナログ回路には、アナログ電源端子５０１を介して第１の電源５１１から電位ＡＶＤＤが供給される。また、Ａ／Ｄコンバータ５００のデジタル回路にはデジタル電源端子５０２を介して第２の電源５１２からＤＶＤＤが供給される。Ａ／Ｄコンバータ５００内のラダー抵抗において、最高の基準電位が与えられる点には、上部基準電源端子５０３を介して第３の電源５１３から電位ＶＲＴが与えられ、最低の基準電位が与えられる点には、下部基準電源端子５０４を介して第４の電源５１４から電位ＶＲＢが与えられる。
【０００３】
さらに図５において、Ａ／Ｄコンバータ５００にはアナログ電圧入力端子５０５を介してアナログソース源５１５からアナログ入力電圧ＶＩＮが供給される。Ａ／Ｄコンバータ５００から得られるデジタルコード５０７は外部に出力され、これがＬＳＩテスタに取り込まれて検査が行われる。ここではＡ／Ｄコンバータ５００は８ビットのデジタルコード５０７を出力するものとする。また、Ａ／Ｄコンバータ５００は接地５０８に接続され、さらに、クロック入力端子５０６を介してクロック源５１６からＡ／Ｄコンバータのサンプリングクロックが入力される。
【０００４】
通常の検査方法では、まず、第１から第４までの電源を投入し、アナログ電源端子５０１、デジタル電源端子５０２、上部基準電源端子５０３、下部基準電源端子５０４に、それぞれＡＶＤＤ、ＤＶＤＤ、ＶＲＴ、ＶＲＢを印加する。次に、クロック源５１６からサンプリングクロックをクロック入力端子５０６に印加する。また、アナログソース源５１５から出力されるアナログ入力電圧ＶＩＮの分解能を別途設定しておき、アナログ入力電圧ＶＩＮを設定された分解能ずつステップ状に増加させてアナログ入力電圧端子５０５に供給する。このようにして出力されるデジタルコード５０７をＬＳＩテスタに取り込み、あらかじめプログラムされた処理により良否判定が行われる。
【０００５】
【発明が解決しようとする課題】
ｎビットのＡ／Ｄコンバータには２ｎ―１個のコンパレータが内蔵され、その出力結果を後段に配置したロジック回路でｎビットのデジタルコードに変換して出力する。しかし、このロジック回路の構成上、ある１つもしくは複数のコンパレータが誤った比較結果を出力してもミスコードにならないケースが存在する。
【０００６】
ここでは説明の便宜上３ビットのＡ／Ｄコンバータを例にとりｎ＝３とする。そのためコンパレータの数は７個となる。コンパレータに入力するＶＩＮと比較する電圧値がＶＲＴとＶＲＢの間のどこに位置するかにより、それぞれのコンパレータの出力が決まる。すなわち、比較電圧値がＶＩＮとＶＲＴの間に位置するコンパレータは１を出力し、ＶＩＮとＶＲＢの間に位置するコンパレータは０を出力する。
【０００７】
図６はＡ／Ｄコンバータの出力をデジタルコードに変換する回路を説明する回路図である。この回路では、上記７個のコンパレータの出力が１から０に変化する点を後段のロジック回路によって演算し、３ビットのデジタルコード出力を得る。
【０００８】
図６において、７個のコンパレータの出力Ｃ６〜Ｃ０に加えて、比較電圧がＶＲＴに相当しＣ６の上位に位置付けられる信号ｏｖｅｒと、比較電圧がＶＲＢに相当しＣ０の下位に位置付けられる信号ｕｎｄｅｒの合計９本の信号が８個の２入力排他的論理和回路６０１に入力する。
【０００９】
排他的論理和回路６０１はコンパレータ出力の変化点を検出するための回路であり、互いに隣り合う位置の２つの信号をそれぞれ入力し、入力の不一致を示す信号Ｅ７〜Ｅ０を出力する。論理和回路６０２は排他的論理和回路６０１の出力Ｅ７〜Ｅ０をエンコードして３ビットのデジタルコードを出力する。
【００１０】
例えば、仮にｏｖｅｒの比較出力信号が１となり、Ｃ６からｕｎｄｅｒまでの比較出力信号が０となった場合は、排他的論理和回路６０１の出力Ｅ７が１となりエンコードされた出力は１１１となる。
【００１１】
ここで、仮にＶＩＮとＶＲＢの間に位置付けられて全て０を出力するはずのコンパレータの中に１を出力したコンパレータが存在したとすると、排他的論理和回路６０１の出力のＥ６からＥ０のうちで１になるものがあるが、出力されるデジタルコードは１１１で結果は変わらない。従来のテストではこのような不良を検出できない問題があり、このような不良を検出するためには高価なアナログテストシステムを用いる必要があった。
【００１２】
本発明は上記従来の問題点を解決するもので、Ａ／Ｄコンバータに内蔵されるコンパレータが誤った比較結果を出力した場合に、高価なアナログテストシステムを用いずに、これを検出して不良判定を行うことができる簡易なテスト機能を有するＡ／Ｄコンバータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るＡ／Ｄコンバータは、上部基準電位と下部基準電位から生成される比較電位を入力電圧と比較するコンパレータ群を内蔵するＡ／Ｄコンバータであって、複数個のグループに分割した前記コンパレータ群のうち前記比較電位と入力電圧の比較結果が反転するコンパレータを含むグループを除くグループを順次選択するグループ選択手段（スイッチマトリックス２１１）と、前記グループ選択手段により選択されたグループの全てのコンパレータの出力が同一であることを検出するグループ判定手段（排他的論理和回路２１２）と、前記グループ判定手段において選択されたグループの全てのコンパレータの出力が同一でないことが検出された場合に当該グループのコンパレータを不良と判定する不良判定手段（ロジック回路２１３）とを備えたものである。
【００１４】
上記構成によれば、グループ選択手段によりコンパレータを複数個のグループに分割し、グループ判定手段により比較結果が反転するコンパレータを含むグループ以外のグループについて、選択されたグループの全てのコンパレータの出力が同一であるか否かに応じて当該グループの良否を判定できるので、比較的分解能の荒いアナログ入力電圧を与えるだけでコンパレータグループの不良を判定することができる。
【００１５】
本発明の請求項２に係るＡ／Ｄコンバータは、請求項１記載のＡ／Ｄコンバータにおいて、前記グループ判定手段は、選択されたそれぞれのグループに含まれる個々のコンパレータの出力を順次選択する手段と、この順次選択された個々のコンパレータの出力が全て特定の値であることを検出する手段とから構成されるものである。
【００１６】
上記構成によれば、選択されたグループにおける個々のコンパレータの出力を順次選択して特定の値であるか否かを確認することができるので、前記グループ判定手段を容易に実現することができ、比較的分解能の荒いアナログ入力電圧を与えるだけでコンパレータグループの不良を判定することができる。
【００１７】
本発明の請求項３に係るＡ／Ｄコンバータは、請求項１記載のＡ／Ｄコンバータにおいて、前記グループ判定手段は、選択されたそれぞれのグループに含まれる全てのコンパレータの出力を加算する手段と、この加算手段により加算された値が前記グループ選択手段により選択されたグループに含まれるコンパレータ数と一致するかまたは０であることを検出する手段とから構成されるものである。
【００１８】
上記構成によれば、選択されたグループに含まれる全てのコンパレータの出力の加算値が特定の値であるか否かを確認することができるので、前記グループ判定手段を容易に実現することができ、比較的分解能の荒いアナログ入力電圧を与えるだけでコンパレータグループの不良を判定することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は本発明の実施の形態に係るＡ／Ｄコンバータの構成例を示すブロック図である。図１の構成例においては、説明の便宜のためＡ／Ｄコンバータは８ビットとしている。
【００２２】
図１において、Ａ／Ｄコンバータのアナログ回路にはアナログ電源端子１０１を介して電位ＡＶＤＤが、デジタル回路にはデジタル電源端子１０２を介してＤＶＤＤが、Ａ／Ｄコンバータの最高の基準電位が与えられる点には上部基準電源端子１０３を介して電位ＶＲＴが、最低の基準電位が与えられる点には下部基準電源端子１０４を介して電位ＶＲＢがそれぞれ供給される。また、Ａ／Ｄコンバータにはアナログ電圧入力端子１０５を介してアナログ入力電圧ＶＩＮが入力される。
【００２３】
Ａ／Ｄコンバータの内部には、ＶＲＴとＶＲＢから２５５段階の比較電圧を発生するラダー抵抗１１１と、２５５個のコンパレータ群１１２と、コンパレータ群の出力を変換してデジタルコード１０７を出力するエンコーダ１１３を備え、さらに、Ａ／Ｄコンバータのコンパレータ出力の不良判定を行い不良判定信号１０９を出力する不良判定ロジック回路１１４を備えている。
【００２４】
図２は本発明の実施の形態１に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定を行う不良判定ロジック回路の構成を示す回路図である。図２において、２５５本のコンパレータ出力２０１は、スイッチマトリクス２１１の前段によって３２本ずつ８つのグループに分割され、分割された３２本ずつのコンパレータ出力は、さらにスイッチマトリクス２１１の後段によって１本ずつ選択される。スイッチマトリクスの出力２０２は排他的論理和回路２１２で１または０と比較され、その出力は不良判定を行うロジック回路２１３に入力する。
【００２５】
アナログ電圧入力端子１０５にあらかじめ設定されたアナログ入力電圧ＶＩＮが入力されると、これがコンパレータ群１１２においてラダー抵抗１１１が発生する２５５段階の比較電圧と比較され、２５５本のコンパレータ出力２０１がスイッチマトリクス２１１に入力される。スイッチマトリクス２１１は上位から順にコンパレータグループを選択し、選択されたコンパレータグループの出力に対応してロジック回路２１３が排他的論理和回路２１２の比較入力を決定する。
【００２６】
ここで、仮に入力されたアナログ入力電圧ＶＩＮが、コンパレータグループの上位５グループまでは全て１、下位の２グループは全て０、上位から６番目のグループに変化点が存在するような値であったとする。スイッチマトリクス２１１は上位のコンパレータグループから順に選択していき、出力は排他的論理和回路２１２で比較入力と比較される。このとき上位５グループまでは排他的論理和回路２１２の比較入力は１に固定される。
【００２７】
上位５グループまで比較した後、変化点の存在する６番目のグループをとばし、下位の２グループを選択する。このとき排他的論理和回路２１２の比較入力は０に固定される。このようにして、排他的論理和回路２１２の出力が常に０となるようにスイッチマトリクス２１１は動作し、ロジック回路２１３は排他的論理和回路２１２の出力に１が検出されたときに不良判定信号２０３を出力する。
【００２８】
コンパレータグループのいずれか１つのグループに変化点が存在するようにアナログ入力電圧ＶＩＮを設定して、上述した動作を８回行うことにより、比較的分解能の荒いアナログ入力電圧をＶＩＮに与えるだけで、８個のコンパレータグループの不良を判定する簡易なテストが可能となる。
【００２９】
図３は本発明の実施の形態２に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定を行う不良判定ロジック回路の構成を示す回路図である。図３において、２５５本のコンパレータ出力３０１は、スイッチマトリクス３１１によって３２本ずつ８つのグループに分割され、上位のグループから順に選択された１グループのコンパレータ出力がスイッチマトリクスの出力３０２として後段の加算器３１２に入力する。加算器３１２は入力した３２本のコンパレータ出力を加算する。
【００３０】
ここで、仮に入力されたアナログ入力電圧ＶＩＮが、コンパレータグループの上位５グループまでは全て１、下位の２グループは全て０、上位から６番目のグループに変化点が存在するような値であったとすると、上位５グループまでの加算結果は常に３２となり、下位２グループの加算結果は常に０となる。このようにして、変化点が存在するグループを除くグループについて、加算器３１２の出力に３２か０でない値が検出されたときにロジック回路３１３は不良判定信号３０３を出力する。
【００３１】
コンパレータグループのいずれか１つのグループに変化点が存在するようにアナログ入力電圧ＶＩＮを設定して、上述した動作を８回行うことにより、比較的分解能の荒いアナログ入力電圧をＶＩＮに与えるだけで、８個のコンパレータグループの不良を判定する簡易なテストが可能となる。
【００３２】
図４は本発明の実施の形態３に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定を行う不良判定ロジック回路の構成を示す回路図である。図４において、コンパレータの不良判定を行うロジック回路は、フリップフロップ群４１１と、あらかじめ設定される比較テーブル４１２を有するロジック回路４１３で構成される。
【００３３】
フリップフロップ群４１１はクロック入力端子４０２から与えられるＡ／Ｄコンバータのサンプリングクロックで動作し、２５５本のコンパレータ出力４０１を記憶する。比較テーブル４１２は最上位から適当な箇所までが全て１、それ以下最下位までが全て０となるように構成され、１と０の変化点を変えたものを数種類備える。また変化点の誤差を考慮し、比較テーブル４１２の変化点部分は一定の範囲で１でも０でも良いように構成される。
【００３４】
Ａ／Ｄコンバータのテストにおいては、比較テーブル４１２の設定に対応する数種類のアナログ入力電圧ＶＩＮを入力し、２５５本のコンパレータ出力４０１をフリップフロップ群４１１に記憶する。次に、ロジック回路４１３がフリップフロップ群４１１の出力を比較テーブル４１２に設定された値と比較し、不一致を検出すると不良判定信号４０３を出力する。
【００３５】
このように、適当な変化点が存在するような比較テーブルの設定値を数種類用意し、これに対応するアナログ入力電圧ＶＩＮをＡ／Ｄコンバータに印加し、コンパレータ出力を比較テーブルの設定値と比較することにより、比較的分解能の荒いアナログ入力電圧をＶＩＮに与えるだけで、コンパレータの不良を判定する簡易なテストが可能となる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、グループ選択手段によりコンパレータを複数個のグループに分割し、グループ判定手段により比較結果が反転するコンパレータを含むグループ以外のグループについて、全てのコンパレータの出力が同一であるか否かに応じて当該グループの良否を判定できるので、比較的分解能の荒いアナログ入力電圧を与えるだけでコンパレータグループの不良を判定することができる。
【００３７】
さらに本発明によれば、一時記憶されたコンパレータの出力を比較テープルに保持された設定値と比較することができるので、比較的分解能の荒いアナログ入力電圧を与えるだけでコンパレータグループの不良を判定することができる。
【００３８】
したがって本発明によれば、高い入力電圧分解能を持つ高価なアナログテストシステムを必要とせずに、安価なロジックテストシステムを用いて簡易なＡ／Ｄコンバータのテストを行うことが可能となり、またプローブ検査時にテストを実施することも可能となる。
【００３９】
このように本発明によれば、安価なロジックテストシステムを用いてプローブ検査時に本発明による簡易テストを実施し、詳細なテストは高価なアナログテストシステムを用いてファイナル検査にて実施する方法を採用すれば、テストコストの削減およびファイナル検査での歩留向上に効果を発揮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＡ／Ｄコンバータの構成例を示すブロック図。
【図２】本発明の実施の形態１に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定ロジック回路の構成を示す回路図。
【図３】本発明の実施の形態２に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定ロジック回路の構成を示す回路図。
【図４】本発明の実施の形態３に係る、Ａ／Ｄコンバータに内蔵されるコンパレータの不良判定ロジック回路の構成を示す回路図。
【図５】従来の一般的なＡ／Ｄコンバータのファンクションテストを説明するブロック図。
【図６】従来のＡ／Ｄコンバータにおけるコンパレータの出力をデジタルコードに変換する回路図。
【符号の説明】
１０１、５０１  アナログ電源端子
１０２、５０２  デジタル電源端子
１０３、５０３  上部基準電源端子
１０４、５０４  下部基準電源端子
１０５、５０５  アナログ入力電圧端子
１０７、５０７  デジタルコード
１０９、２０３、３０３、４０３  不良判定信号
１１１  ラダー抵抗
１１２  コンパレータ群
１１３  エンコーダ
１１４  不良判定ロジック回路
２０１、３０１、４０１  コンパレータ出力  ２０２、３０２  スイッチマトリクスの出力
２１１、３１１  スイッチマトリクス
２１２、６０１  排他的論理和回路
２１３、３１３、４１３  ロジック回路
３１２  加算器
４０２、５０６  クロック入力端子
４１１  フリップフロップ
４１２  比較テーブル
５００  Ａ／Ｄコンバータ
５０８  接地
５１１、５１２、５１３、５１４  電源
５１５  アナログソース源
５１６  クロック源
６０２  論理和回路
【図１】
0003591730.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003591730.tif 000006
【図６】
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