(57)【特許請求の範囲】
【請求項１】
第１のゲート絶縁膜、フローティングゲート電極、キャパシタ絶縁膜及びコントロールゲート電極からなる第１のゲート部を有する第１の素子領域と、第２のゲート絶縁膜及びゲート電極からなる第２のゲート部を有する第２の素子領域とを同一の半導体基板上に形成する半導体装置の製造方法において、
前記第１及び第２の素子領域の半導体基板上にそれぞれ第１及び第２のゲート絶縁膜を形成した後、前記第１のゲート部となる領域及び前記第２のゲート部となる領域に閾値電圧を調整する導電型不純物をそれぞれイオン注入する工程と、
次いで、前記第１及び第２の素子領域に第１の導電体膜を形成した後、前記第１の素子領域の第１の導電体膜を所定の幅でパターニングする工程と、
次いで、前記パターニングされた第１の導電体膜を被覆してキャパシタ絶縁膜を形成した後、連続して前記第１及び第２の素子領域に半導体膜である第２の導電体膜を形成する工程と、
次いで、少なくとも前記第２の素子領域の第２の導電体膜及びキャパシタ絶縁膜を貫通する開口部を形成する工程と、
次いで、高融点金属膜を前記第１及び第２の素子領域の第２の導電体膜上に形成するとともに、該高融点金属膜を前記第２の素子領域の開口部内に埋め込んで前記第１の導電体膜及び第２の導電体膜を電気的にショートすることにより、第２のゲート部を構成する、前記第２のゲート絶縁膜と、前記ショートした第１の導電体膜及び第２の導電体膜で構成されるゲート電極とを形成する工程と、
次いで、前記第１の素子領域の第１の導電体膜、キャパシタ絶縁膜、第２の導電体膜及び高融点金属膜をパターニングして、前記第１のゲート絶縁膜、フローティングゲート電極、キャパシタ絶縁膜及びコントロールゲート電極からなる第１のゲート部を形成するとともに、前記第２の素子領域の第１の導電体膜、キャパシタ絶縁膜、第２の導電体膜及び高融点金属膜を第２のゲート部として所定の幅寸法でパターニングする工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
（目次）
・産業上の利用分野
・従来の技術（図７〜図９）
・発明が解決しようとする課題（図１０，図１１）
・課題を解決するための手段
・作用
・実施例
（１）第１の実施例（図１〜図４）
（２）第２の実施例（図５）
（３）第３の実施例（図６）
・発明の効果
【０００２】
【産業上の利用分野】
本発明は、半導体装置の製造方法に関し、更に詳しく言えば、フローティングゲート電極を有する不揮発性半導体メモリの製造方法に関する。
【０００３】
近年、不揮発性半導体メモリの大容量化が要望されている。特に、ＦＬＡＳＨ−ＥＰＲＯＭは、従来のＥＰＲＯＭの大容量を保持したまま電気的に消去が可能であるためオンボード上での書換えが可能になるほか、一万回以上のデータの書換えが可能である。このため、ハードディスクの置き換えとして注目されている。
【０００４】
【従来の技術】
ＦＬＡＳＨ−ＥＰＲＯＭのうちＦＬＯＴＯＸ（ＦＬＯａｔｉｎｇ  ｇａｔｅ  ，Ｔｕｎｎｅｌ  ＯＸｉｄｅ）型又はＥＴＯＸ（ＥＰＲＯＭ  Ｔｕｎｎｅｌ  ＯＸｉｄｅ）型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭは、フローティングゲート上にコントロールゲートが存在し、ＥＰＲＯＭと同様にホットエレクトロンの注入によるフローティングゲート電極中への電荷蓄積によりデータを書き込み、フローティングゲート電極下のゲート酸化膜を介して蓄積電荷を取り除くことにより、データを消去する。
【０００５】
従って、ゲート酸化膜は消去時に蓄積電荷がトンネルにより通り抜けられるように十分薄くなければならない。
また、上記の書き込みを行う場合、コントロールゲート電極に印加する電圧により容量カップリングでフローティングゲート電極の電位をあげている。このため、フローティングゲート電極と半導体基板との間の容量（Ｃ１）及びフローティングゲート電極とコントロールゲート電極との間の容量（Ｃ２）に対するフローティングゲート電極とコントロールゲート電極との間の容量（Ｃ２）比、即ちＣ２／（Ｃ１＋Ｃ２）を大きくする必要がある。従って、フローティングゲート電極とコントロールゲート電極との間の層間絶縁膜を薄く形成する必要がある。
【０００６】
以上のように、ゲート酸化膜及び層間絶縁膜の膜厚をともに薄くすることが必要であり、このため、ゲート酸化膜及び層間絶縁膜の膜質の更なる向上が望まれている。
【０００７】
図７（ａ）〜（ｃ），図８（ｄ）〜（ｆ），図９（ｇ）〜（ｉ）は、従来例のＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造方法について説明する断面図である。なお、左図はメモリセル部であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート長方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトランジスタの断面図である。
【０００８】
まず、図７（ａ）に示すように、Ｓｉ基板１上の素子分離領域に選択的にフィールド酸化膜２を形成した後、メモリセル部のＭＯＳトランジスタのゲート絶縁膜となるＳｉＯ２膜３ａを形成する。このとき、同時に周辺回路部にもＳｉＯ２膜３ｂが形成される。
【０００９】
次いで、メモリセル部のＭＯＳトランジスタの閾値電圧を制御するため、図７（ｂ）に示すように、周辺回路部をレジスト膜４によりマスクし、ゲート電極直下のチャネル領域となる領域に導電型不純物をイオン注入により導入し、第１の閾値制御層５ａを形成する。なお、ゲート絶縁膜となるＳｉＯ２膜３ａの形成の後に閾値電圧を制御するための導電型不純物の導入を行う必要がある。これは、この工程を逆にした場合、酸化のためにＳｉ基板１の表面が下方に移動したり、導電型不純物の界面での蓄積や酸化膜への吸収が生じたりして、既に導入されている導電型不純物の表面濃度が変化し、閾値電圧の制御が困難になるためである。
【００１０】
次に、図７（ｃ）に示すように、メモリセル部のＭＯＳトランジスタの浮遊電極となる第１のポリシリコン膜６を全面に形成する。
次いで、第１のポリシリコン膜６をパターニングしてメモリセル部のＭＯＳトランジスタのフローティングゲート電極６ａを形成するとともに、周辺回路部の第１のポリシリコン膜６を除去する。続いて、メモリセル部をレジスト膜７によりマスクし、周辺回路部のＳｉＯ２膜３ｂを除去し、Ｓｉ基板１を表出する（図８（ｄ））。
【００１１】
次に、熱酸化により、メモリセル部のフローティングゲート電極６ａを被覆してキャパシタ絶縁膜８ａを形成するとともに、周辺回路部のＳｉ基板１上にＳｉＯ２膜からなるゲート絶縁膜８ｂを形成する（図８（ｅ））。
【００１２】
次いで、周辺回路部のＭＯＳトランジスタの閾値電圧を制御するため、メモリセル部をレジスト膜９によりマスクし、ゲート電極直下のチャネル領域となる領域に導電型不純物をイオン注入により導入し、第２の閾値制御層５ｂを形成する（図８（ｆ））。
【００１３】
次に、メモリセル部のＭＯＳトランジスタのコントロールゲート電極及び周辺回路部のＭＯＳトランジスタのゲート電極となる第２のポリシリコン膜１０を形成する（図９（ｇ））。
【００１４】
次いで、第２のポリシリコン膜１０をパターニングして、メモリセル部のＭＯＳトランジスタのフローティングゲート電極６ａ上のキャパシタ絶縁膜８ａの上にコントロールゲート電極１０ａを形成するとともに、周辺回路部のゲート電極８ｂ上にＭＯＳトランジスタのゲート電極１０ｂを形成する（図９（ｈ））。
【００１５】
次に、メモリセル部のフローティングゲート電極６ａ／キャパシタ絶縁膜８ａ／コントロールゲート電極１０ａからなるゲート部をマスクとして素子形成領域のＳｉ基板１に導電型不純物をイオン注入し、Ｓ／Ｄ領域層１２ａ，１２ｂを形成するとともに、周辺回路部のゲート電極１０ｂをマスクとして素子形成領域のＳｉ基板１に導電型不純物をイオン注入し、Ｓ／Ｄ領域層１３ａ，１３ｂを形成する。続いて、メモリセル部のゲート部１１ａ及び周辺回路部のゲート部１１ｂを被覆して層間絶縁膜１４を形成する。その後、Ｓ／Ｄ領域層１２ａ，１２ｂ，１３ａ，１３ｂ上の層間絶縁膜１４にコンタクトホール１５ａ，１５ｂ，１６ａ，１６ｂを形成した後，Ｓ／Ｄ電極１７ａ，１７ｂ，１８ａ，１８ｂを形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図９（ｉ））。
【００１６】
【発明が解決しようとする課題】
ところで、上記のＦＬＡＳＨ−ＥＰＲＯＭの製造方法においては、図８（ｆ）に示すように、キャパシタ絶縁膜８ａの形成後、コントロールゲート電極１０ａの形成前に、周辺回路部に選択的にイオン注入を行っている。従って、メモリセル部を被覆するためのレジスト膜９から発生するパーティクルや金属物による汚染を受ける。このため、キャパシタ絶縁膜８ａの膜質が低下し、キャパシタ絶縁膜８ａを薄膜化する場合には、蓄積電荷のリークや絶縁耐圧の低下等が生じるという問題がある。
【００１７】
この問題を解決するため、図７（ｃ）の後に、図１０（ａ）に示すようにメモリセル部をマスクして周辺回路部の第１のポリシリコン膜６／ＳｉＯ２膜３ｂを除去した後、所望の膜厚のゲート絶縁膜１９ｂを熱酸化により形成し（図１０（ｂ））、次いで、閾値制御のためのイオン注入を行って第２の閾値制御層２０を形成した（図１０（ｃ））後、メモリセル部の第１のポリシリコン膜６をパターニングしてフローティングゲート電極６ａを形成し（図１１（ｄ），（ｅ））、次いで、フローティングゲート電極６ａを被覆して熱酸化によりキャパシタ絶縁膜２１ａを形成した（図１１（ｆ））後、連続して、コントロールゲート電極１０ａとなる第２のポリシリコン膜１０を形成することが考えられる。しかし、図１１（ｆ）に示すように、キャパシタ絶縁膜２１ａを形成する際、周辺回路部のゲート絶縁膜１９ｂが露出しているため、ゲート絶縁膜１９ｂの上に更にＳｉＯ２膜が形成されるので、ゲート絶縁膜１９ｂの膜厚の制御が難しくなるという問題がある。また、図１１（ｄ）に示すように、メモリセル部の第１のポリシリコン膜６をパターニングする際、オーバエッチングを行うと、ゲート絶縁膜１９ｂの膜厚が減ってしまい、上記と同様にゲート絶縁膜１９ｂの膜厚の制御が難しくなるという問題がある。
【００１８】
本発明は、かかる従来の問題点に鑑みてなされたもので、周辺回路部のゲート絶縁膜の膜厚の制御を容易に行うことができ、かつ、パーティクル等による汚染を防止して、フローティングゲート電極を被覆する良質のキャパシタ絶縁膜を形成することができる半導体装置の製造方法を提供することを目的とするものである。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、この発明は、半導体装置の製造方法に係り、第１のゲート絶縁膜、フローティングゲート電極、キャパシタ絶縁膜及びコントロールゲート電極からなる第１のゲート部を有する第１の素子領域と、第２のゲート絶縁膜及びゲート電極からなる第２のゲート部を有する第２の素子領域とを同一の半導体基板上に形成する半導体装置の製造方法において、前記第１及び第２の素子領域の半導体基板上にそれぞれ第１及び第２のゲート絶縁膜を形成した後、前記第１のゲート部となる領域及び前記第２のゲート部となる領域に閾値電圧を調整する導電型不純物をそれぞれイオン注入する工程と、次いで、前記第１及び第２の素子領域に第１の導電体膜を形成した後、前記第１の素子領域の第１の導電体膜を所定の幅でパターニングする工程と、次いで、前記パターニングされた第１の導電体膜を被覆してキャパシタ絶縁膜を形成した後、連続して前記第１及び第２の素子領域に半導体膜である第２の導電体膜を形成する工程と、次いで、少なくとも前記第２の素子領域の第２の導電体膜及びキャパシタ絶縁膜を貫通する開口部を形成する工程と、次いで、高融点金属膜を前記第１及び第２の素子領域の第２の導電体膜上に形成するとともに、該高融点金属膜を前記第２の素子領域の開口部内に埋め込んで前記第１の導電体膜及び第２の導電体膜を電気的にショートすることにより、第２のゲート部を構成する、前記第２のゲート絶縁膜と、前記ショートした第１の導電体膜及び第２の導電体膜で構成されるゲート電極とを形成する工程と、次いで、前記第１の素子領域の第１の導電体膜、キャパシタ絶縁膜、第２の導電体膜及び高融点金属膜をパターニングして、前記第１のゲート絶縁膜、フローティングゲート電極、キャパシタ絶縁膜及びコントロールゲート電極からなる第１のゲート部を形成するとともに、前記第２の素子領域の第１の導電体膜、キャパシタ絶縁膜、第２の導電体膜及び高融点金属膜を第２のゲート部として所定の幅寸法でパターニングする工程とを有することを特徴としている。
【００２０】
【作用】
本発明の半導体装置の製造方法においては、第１の素子領域のパターニングされた第１の導電体膜を被覆してキャパシタ絶縁膜を形成した後、連続して第１及び第２の素子領域に第２の導電体膜を形成し、そのままパターニングして第１のゲート絶縁膜／フローティングゲート電極／キャパシタ絶縁膜／コントロールゲート電極からなる第１のゲート部を形成している。従って、キャパシタ絶縁膜は形成後に終始第１及び第２の導電体膜により保護されているので、パーティクル等による汚染を防止して、フローティングゲート電極を被覆する良質のキャパシタ絶縁膜を形成することができる。
【００２１】
また、第２の素子領域の第２のゲート絶縁膜は、形成後に終始第１の導電体膜により被覆されているので、第２のゲート絶縁膜は初期に形成時の膜厚が保持される。このため、第２のゲート絶縁膜の膜厚の制御を容易に行うことができるとともに、閾値電圧の制御のための導電型不純物の濃度の調整も容易に行うことができる。
【００２２】
更に、特に、第１及び第２の導電体膜は半導体膜の場合、第１及び第２の導電体膜のうち上層の該第１又は第２の導電体膜上に高融点金属膜からなる第４の導電体膜が形成されているので、電気抵抗値を一層低減することができる。
【００２３】
また、第２の素子領域のゲート電極部は第１の素子領域と同じ構造の第１の導電体膜／キャパシタ絶縁膜／第２導電体膜からなるので、第１の素子領域を形成する際に同時に第２の素子領域を形成することができ、製造工程が簡単になる。
【００２４】
【実施例】
（１）第１の実施例
図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ），図３（ｇ）〜（ｉ）は、本発明の第１の実施例のＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造方法について説明する断面図で、左図はメモリセル部（第１の素子領域）であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート幅方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート長方向（Ｙ方向）の断面図、右図は周辺回路部（第２の素子領域）のＭＯＳトランジスタの断面図である。また、図４（ａ），（ｂ）は、図２（ｄ），図３（ｇ）の上面図を示す。図４（ａ）のＡ−Ａ線断面図はＸ方向の断面図と対応し、Ｂ−Ｂ線断面図はＹ方向の断面図と対応する。
【００２５】
まず、図１（ａ）に示すように、ｐ型のＳｉ基板２２上の素子分離領域に選択的にＳｉＯ２膜からなるフィールド酸化膜２３を形成した後、膜厚１００〜３００ÅのＳｉＯ２膜からなる、メモリセル部（第１の素子領域）のＭＯＳトランジスタの第１のゲート絶縁膜２４ａと、膜厚１００〜５００ÅのＳｉＯ２膜からなる、周辺回路部（第２の素子領域）のＭＯＳトランジスタの第２のゲート絶縁膜２４ｂとを別々の工程で熱酸化により形成する。なお、同一の膜厚の第１及び第２のゲート絶縁膜２４ａ，２４ｂを形成する場合には同一の工程で同時に酸化膜を形成してもよい。
【００２６】
次いで、メモリセル部にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成すべく、閾値電圧を制御するため、周辺回路部をレジスト膜２６によりマスクし、フローティングゲート電極直下のチャネル領域となる領域にｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、第１の閾値制御層２５ａを形成する。このとき、ドーズ量及び不純物の導電型はディプレッションタイプにするかアキュミレーションタイプにするかにより調整する。
【００２７】
次に、周辺回路部にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成すべく、閾値電圧を制御するため、メモリセル部をレジスト膜２７によりマスクし、ゲート電極直下のチャネル領域となる領域にｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、第２の閾値制御層２５ｂを形成する（図１（ｂ））。
【００２８】
次いで、メモリセル部のＭＯＳトランジスタのフローティングゲート電極及び周辺回路部のＭＯＳトランジスタのゲート電極となる膜厚５００〜２０００Åの第１のポリシリコン膜（第１の導電体膜）２８を全面に形成する（図１（ｃ））。
【００２９】
次に、レジスト膜２９をマスクとして第１のポリシリコン膜２８をパターニングしてメモリセル部のＭＯＳトランジスタのフローティングゲート電極２８ａを形成する（図２（ｄ））。このとき、図４（ａ）に示すように、Ｘ方向の幅が最終的な寸法になるようにパターニングし、Ｙ方向のパターニングは行わず、Ｓ／Ｄ領域層となる領域は被覆されたままにしておく。
【００３０】
次いで、レジスト膜２９を除去した後、熱酸化によりフローティングゲート電極２８ａを被覆して、膜厚約２００〜５００ÅのＳｉＯ２膜からなるキャパシタ絶縁膜３０ａを形成する。このとき、周辺回路部の第１のポリシリコン膜２８上にもＳｉＯ２膜３０ｂが形成される。なお、キャパシタ絶縁膜としてＳｉＯ２膜／Ｓｉ３Ｎ４  膜を含む２〜３層の膜を形成してもよい。続いて、フローティングゲート電極２８ａ及びキャパシタ絶縁膜３０ａを被覆して、コントロールゲート電極となる膜厚５００〜２０００Åの第２のポリシリコン膜（第２の導電体膜）３１を形成する（図２（ｅ））。
【００３１】
次に、メモリセル部をレジスト膜３２によりマスクし、周辺回路部の第２のポリシリコン膜３１及びＳｉＯ２膜３０ｂを順次除去し、第１のポリシリコン膜２８を表出する（図２（ｆ））。
【００３２】
次いで、メモリセル部の第２のポリシリコン膜３１，ＳｉＯ２膜３０ｂ及びＸ方向だけパターニングされている第１のポリシリコン膜２８ａに対してレジスト膜３２をマスクとして、最終的な第１のゲート部３３ａの寸法となるようにＹ方向のパターニングを行い、Ｙ方向の幅約１μｍのコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ｃ／フローティングゲート電極２８ｃを形成するとともに、周辺回路部の第１のポリシリコン膜２８に対してレジスト膜３２をマスクとして、最終的な第２のゲート部３３ｂの寸法となるようにパターニングを行い、幅約１μｍのゲート電極２８ｂを形成する（図３（ｇ），図４（ｂ））。
【００３３】
次に、メモリセル部のコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ａ／フローティングゲート電極２８ａをマスクとして素子形成領域のＳｉ基板２２にドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ型のＳ／Ｄ領域層３５ａ，３５ｂを形成するとともに、周辺回路部のゲート電極２８ｂをマスクとして素子形成領域のＳｉ基板２２にｎ型不純物としてドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、Ｓ／Ｄ領域層３６ａ，３６ｂを形成する（図３（ｈ））。
【００３４】
次いで、メモリセル部の第１のゲート部３３ａ及び周辺回路部の第２のゲート部３３ｂを被覆して膜厚約５０００ÅのＰＳＧ膜からなる層間絶縁膜３７を形成する。その後、Ｓ／Ｄ領域層３５ａ，３５ｂ，３６ａ，３６ｂ上の層間絶縁膜３７にコンタクトホール３８ａ，３８ｂ，３９ａ，３９ｂを形成した後，Ｓ／Ｄ電極４０ａ，４０ｂ，４１ａ，４１ｂを形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図３（ｉ））。
【００３５】
以上のように、本発明の第１の実施例においては、図２（ｅ）に示すように、メモリセル部のパターニングされた第１のポリシリコン膜２８ａを被覆してキャパシタ絶縁膜３０ａを形成した後、連続してメモリセル部及び周辺回路部に第２のポリシリコン膜３１を形成し、図３（ｇ）に示すように、そのままパターニングして第１のゲート絶縁膜２４ａ／フローティングゲート電極２８ｃ／キャパシタ絶縁膜３０ｃ／コントロールゲート電極３１ａからなる第１のゲート部３３ａを形成している。
【００３６】
従って、キャパシタ絶縁膜３０ｃは、形成後に終始第１及び第２のポリシリコン膜２８ａ，３１により保護されている（図２（ｅ），（ｆ））ので、パーティクル等による汚染を防止して、フローティングゲート電極２８ｃを被覆する良質のキャパシタ絶縁膜３０ｃを形成することができる。
【００３７】
また、周辺回路部の第２のゲート絶縁膜２４ｂは、形成後に終始第１のポリシリコン膜２８により被覆されている（図１（ｃ）〜図２（ｆ））ので、第２のゲート絶縁膜２４ｂは初期に形成された時の膜厚が保持される。このため、第２のゲート絶縁膜２４ｂの膜厚の制御を容易に行うことができるとともに、閾値電圧の制御のための導電型不純物の濃度の調整も容易に行うことができる。
【００３８】
なお、第１の実施例では、第１のゲート部３３ａを形成するのに、まずゲート幅方向に所定の幅でパターニングした後にゲート長方向にパターニングして最終的なゲート幅となるようにしているが、まずゲート長方向に所定の幅でパターニングした後にゲート幅方向にパターニングして最終的なゲート幅となるようにしてもよい。
【００３９】
（２）第２の実施例
図５（ａ）〜（ｃ）は、本発明の第２の実施例のＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造方法について説明する断面図である。なお、左図はメモリセル部であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート長方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトランジスタの断面図である。
【００４０】
第２の実施例において、第１の実施例と異なるところは、第１の実施例の図２（ｆ）の工程の後、図５（ａ）に示すように、周辺回路部の第１のポリシリコン膜２８及びメモリセル部の第２のポリシリコン膜３１上に例えば膜厚約２０００ÅのＷ膜又はＴｉ膜からなる高融点金属膜（第４の導電体膜）４２を形成し、ポリサイド膜としていることである。なお、以下、図３（ｇ）〜（ｉ）と同様の工程を経て、ＦＬＡＳＨ−ＥＰＲＯＭが完成する。即ち、高融点金属膜４２，第２のポリシリコン膜３１，ＳｉＯ２膜３０ｂ及びＸ方向だけパターニングされている第１のポリシリコン膜２８ａに対してレジスト膜４３をマスクとして、最終的な第１のゲート部４４ａの寸法となるようにＹ方向のパターニングを行い、メモリセル部にＹ方向の幅約１μｍのコントロールゲート電極４２ａ及び３１ａ，キャパシタ絶縁膜３０ｃ及びフローティングゲート電極２８ｃを形成するとともに、高融点金属膜４２及び第１のポリシリコン膜２８に対してレジスト膜４３をマスクとして、最終的な第２のゲート部４４ｂの寸法となるようにパターニングを行い、周辺回路部に幅約１μｍのゲート電極４２ｂ及び２８ｂを形成する（図５（ｂ））。
【００４１】
次に、メモリセル部のコントロールゲート電極４２ａ及び３１ａ／キャパシタ絶縁膜３０ａ／フローティングゲート電極２８ａをマスクとして素子形成領域のＳｉ基板２２にドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ型のＳ／Ｄ領域層４５ａ，４５ｂを形成するとともに、周辺回路部のゲート電極４２ｂ及び２８ｂをマスクとして素子形成領域のＳｉ基板２２にｎ型不純物としてドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、Ｓ／Ｄ領域層４６ａ，４６ｂを形成する。
【００４２】
次いで、メモリセル部の第１のゲート部４４ａ及び周辺回路部の第２のゲート部４４ｂを被覆して膜厚約５０００ÅのＰＳＧ膜からなる層間絶縁膜４７を形成する。その後、Ｓ／Ｄ領域層４５ａ，４５ｂ，４６ａ，４６ｂ上の層間絶縁膜４７にコンタクトホール４８ａ，４８ｂ，４９ａ，４９ｂを形成した後，Ｓ／Ｄ電極５０ａ，５０ｂ，５１ａ，５１ｂを形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図５（ｃ））。なお、他の符号について第１の実施例の説明に用いた符号で示すものと同じものは第１の実施例と同じものを示す。
【００４３】
このような本発明の第２の実施例によれば、コントロールゲート電極４２ａ及び３１ａ，ゲート電極４２ｂ及び２８ｂとしてポリシリコン膜上に高融点金属膜（第４の導電体膜）４２ａ，４２ｂを有するので、電気抵抗値を一層低減することができる。
【００４４】
なお、第２の実施例では、ポリシリコン膜上の第４の導電体膜として高融点金属膜４２ａ，４２ｂを用いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融点金属シリサイド膜を用いてもよい。
【００４５】
（３）第３の実施例
図６（ａ）〜（ｃ）は、本発明の第３の実施例のＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造方法について説明する断面図である。なお、左図はメモリセル部であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート長方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトランジスタの断面図である。
【００４６】
第３の実施例において、第１の実施例と異なるところは、周辺回路部（第２の素子領域）の第２のゲート部３３ｃもメモリセル部（第１の素子領域）の第１のゲート部３３ａと同様に第１のポリシリコン膜（第１の導電体膜）２８ｂ／ＳｉＯ２膜（キャパシタ絶縁膜）３０ｄ／第２のポリシリコン膜（第２の導電体膜）３１ｂという構成にし、図６（ｂ）又は図６（ｃ）に示すような方法で、第１及び第２のポリシリコン膜２８ｂ及び３１ｂをショートしてゲート電極となしていることである。
【００４７】
即ち、図６（ｂ）において、上層の第２のポリシリコン膜３１ｂ／ＳｉＯ２膜３０ｄ／下層の第１のポリシリコン膜２８ｂを貫通する開口部５２ａを、例えば図６（ａ）に示す第２のゲート部３３ｃとは別の箇所、例えば絶縁膜５４上に形成し、開口部５２ａ内に第３の導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ａを埋め込むことよにり、第１及び第２のポリシリコン膜２８ｂ及び３１ｂをショートしている。
【００４８】
又は、図６（ｃ）において、上層の第２のポリシリコン膜３１ｂ／ＳｉＯ２膜３０ｄを貫通する開口部５２ｂを形成して開口部５２ｂの底部に下層の第１のポリシリコン膜２８ｂを表出した後、開口部５２ｂ内に第３の導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ｂを埋め込むことよにり、第１及び第２のポリシリコン膜２８ｂ及び３１ｂをショートしている。
【００４９】
このような本発明の第３の実施例によれば、周辺回路部の第２のゲート部３３ｃはメモリセル部の第１のゲート部３３ａと同じ構造となっているので、メモリセル部を形成する際に同時に周辺回路部を形成することができ、製造工程が簡単になる。
【００５０】
なお、第３の実施例の第３の導電体膜５３ａ又は５３ｂと第２の実施例の第４の導電体膜４２とはそれぞれ別々に形成しているが、共通の高融点金属膜として同時に形成してもよい。
【００５１】
【発明の効果】
以上のように、本発明の半導体装置の製造方法においては、キャパシタ絶縁膜は形成後に終始第１及び第２の導電体膜により保護されているので、パーティクル等による汚染を防止して、フローティングゲート電極を被覆する良質のキャパシタ絶縁膜を形成することができる。また、第２の素子領域の第２のゲート絶縁膜は、形成後に終始第１の導電体膜により被覆されているので、第２のゲート絶縁膜は初期に形成された時の膜厚が保持され、このため、第２のゲート絶縁膜の膜厚の制御を容易に行うことができるとともに、閾値電圧の制御のための導電型不純物の濃度の調整も容易に行うことができる。
【００５２】
更に、特に、第１及び第２の導電体膜が半導体膜の場合、第１及び第２の導電体膜のうち上層の該第１又は第２の導電体膜上に高融点金属膜からなる第４の導電体膜が形成されているので、電気抵抗値を一層低減することができる。
【００５３】
また、第２の素子領域のゲート電極は第１の素子領域と同じ構造の第１の導電体膜／キャパシタ絶縁膜／第２の導電体膜からなるので、第１の素子領域を形成する際に同時に第２の素子領域を形成することができ、製造工程が簡単になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のＥＰＲＯＭの製造方法について説明する断面図（その１）である。
【図２】本発明の第１の実施例のＥＰＲＯＭの製造方法について説明する断面図（その２）である。
【図３】本発明の第１の実施例のＥＰＲＯＭの製造方法について説明する断面図（その３）である。
【図４】本発明の第１の実施例のＥＰＲＯＭの製造方法について説明する上面図である。
【図５】本発明の第２の実施例のＥＰＲＯＭの製造方法について説明する断面図である。
【図６】本発明の第３の実施例のＥＰＲＯＭの製造方法について説明する断面図である。
【図７】従来例のＥＰＲＯＭの製造方法について説明する断面図（その１）である。
【図８】従来例のＥＰＲＯＭの製造方法について説明する断面図（その２）である。
【図９】従来例のＥＰＲＯＭの製造方法について説明する断面図（その３）である。
【図１０】他の従来例のＥＰＲＯＭの製造方法について説明する断面図（その１）である。
【図１１】他の従来例のＥＰＲＯＭの製造方法について説明する断面図（その２）である。
【符号の説明】
２２  Ｓｉ基板（半導体基板）、
２３  フィールド酸化膜、
２４ａ  第１のゲート絶縁膜、
２４ｂ  第２のゲート絶縁膜、
２５ａ  第１の閾値制御層、
２５ｂ  第２の閾値制御層、
２６，２７，２９，３２，３４，４３  レジスト膜、
２８，２８ａ  第１のポリシリコン膜（第１の導電体膜）、
２８ｂ  ゲート電極（第１のポリシリコン膜）、
２８ｃ  フローティングゲート電極、
３０ａ，３０ｃ  キャパシタ絶縁膜、
３０ｂ，３０ｄ  ＳｉＯ２膜、
３１，３１ｂ  第２のポリシリコン膜（第２の導電体膜）、
３１ａ  コントロールゲート電極、
３３ａ，４４ａ  第１のゲート部、
３３ｂ，３３ｃ，４４ｂ  第２のゲート部、
３５ａ，３５ｂ，３６ａ，３６ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ  Ｓ／Ｄ領域層、
３７，４７  層間絶縁膜、
３８ａ，３８ｂ，３９ａ，３９ｂ，４８ａ，４８ｂ，４９ａ，４９ｂ  コンタクトホール、
４０ａ，４０ｂ，４１ａ，４１ｂ，５０ａ，５０ｂ，５１ａ，５１ｂ  Ｓ／Ｄ電極、
４２  高融点金属膜（第４の導電体膜）、
４２ａ  コントロールゲート電極（高融点金属膜；第４の導電体膜）、
４２ｂ  ゲート電極（高融点金属膜；第４の導電体膜）、
５２ａ，５２ｂ  開口部、
５３ａ，５３ｂ    高融点金属膜（第３の導電体膜）、
５４  絶縁膜。
【図１】
0003548984.tif 000002
【図２】
0003548984.tif 000003
【図３】
0003548984.tif 000004
【図４】
0003548984.tif 000005
【図５】
0003548984.tif 000006
【図６】
0003548984.tif 000007
【図７】
0003548984.tif 000008
【図８】
0003548984.tif 000009
【図９】
0003548984.tif 000010
【図１０】
0003548984.tif 000011
【図１１】
0003548984.tif 000012