(57)【特許請求の範囲】
【請求項１】
複数行および複数列に配置され、データを記憶する複数のメモリセルを有し、それらのメモリセルが複数列単位の複数のブロックに分割されたメモリセルアレイと、
メモリアドレス入力信号を受け、そのメモリアドレス入力信号に応答して前記メモリセルアレイにおいてアクセスするメモリセルの行を選択する行選択手段と、
複数の動作サイクルにわたって外部から入力されるデータを受けるデータ入力ピンと、
前記データ入力ピンを介して入力され、前記メモリセルアレイのメモリセルに書込まれるデータを保持する入力レジスタとを備え、
前記入力レジスタは、前記メモリセルアレイにおける複数のブロックのそれぞれに対応して設けられ、各々が対応する前記ブロックに書込むためのデータを保持する複数の入力データ保持ブロックを含み、
制御信号を受け、その制御信号に応答して、前記入力レジスタの各入力データ保持ブロックに保持されたデータを、前記メモリセルアレイにおいて前記行選択手段によって選択されたメモリセルに転送する入力データ転送手段と、
各々が前記メモリセルアレイにおける前記複数のブロックから読出されたデータを保持する複数の出力レジスタとをさらに備え、
前記複数の出力レジスタの各々は、前記メモリセルアレイにおける前記複数のブロックのそれぞれに対応して設けられ、対応する前記ブロックから読出されたデータを保持する複数の出力データ保持ブロックを含み、
前記複数の出力レジスタの各々における複数の出力データ保持ブロックに保持されたデータおよび前記入力レジスタにおける複数の入力データ保持ブロックに保持されたデータを受け、それらのうちの１つの出力レジスタまたは入力レジスタからのデータを、外部から供給される読出アドレス入力信号に応答して選択するデータ選択手段と、
外部からのクロック信号を受け、そのクロック信号に同期してカウントを行なうカウンタ手段と、
データを外部に出力するためのデータ出力ピンと、
前記クロック信号の複数のサイクルにわたって前記データを出力するために、前記データ選択手段により選択されたデータを順次前記データ出力ピンに転送する出力データ転送手段とをさらに備えた、半導体記憶装置。
【請求項２】
複数行および複数列に配置され、データを記憶する複数のメモリセルを有し、それらのメモリセルが複数列単位の複数のブロックに分割されたメモリセルアレイと、
複数の動作サイクルにわたって外部から入力されるデータを受けるデータ入力ピンと、
前記データ入力ピンを介して入力され、前記メモリセルアレイのメモリセルに書込まれるデータを保持する入力レジスタとを備え、
前記入力レジスタは、前記メモリセルアレイにおける前記複数のブロックのそれぞれに対応して設けられ、各々が対応する前記ブロックに書込むためのデータを保持する複数の入力データ保持ブロックを含み、
前記メモリセルアレイにおける前記複数のブロックから読出されたデータを保持する複数の出力レジスタをさらに備え、
前記複数の出力レジスタの各々は、前記メモリセルアレイにおける前記複数のブロックのそれぞれに対応して設けられ、各々が対応する前記ブロックから読出されたデータを保持する複数の出力データ保持ブロックを含み、
データを外部に出力するためのデータ出力ピンと、
前記データ入力ピンを介して入力されたデータを前記入力レジスタに転送する第１の転送手段と、
前記入力レジスタに保持されたデータをメモリセルアレイの複数のブロックに転送する第２の転送手段と、
前記メモリセルアレイの複数のブロックから読出されたデータを前記複数の出力レジスタに転送する第３の転送手段と、
前記複数の出力レジスタに保持されたデータを前記データ出力ピンに転送する第４の転送手段とをさらに備え、
前記第２の転送手段によるデータの転送動作または前記第３の転送手段によるデータの転送動作と、前記第１の転送手段によるデータの転送動作または前記第４の転送手段によるデータの転送動作とが同時に行なわれる、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、バースト動作することが可能な半導体記憶装置に関し、特に、たとえば、キャッシュメモリ等に使用される高速の半導体記憶装置に関する。
【０００２】
【従来の技術】
クロック入力を受けて動作するアドレスカウンタを有し、メモリセルアレイのメモリセルから読出されたデータをそのアドレスカウンタのカウント結果に従って出力する、いわゆるバースト出力が可能な半導体記憶装置が従来から用いられている。
【０００３】
図１２は、バースト動作が可能な従来のＳＲＡＭの構成を示すブロック図である。図１２を参照して、このＳＲＡＭは、メモリセルアレイ１、デコーダ２、ビット線プリチャージ回路３、センスアンプ・ライトドライバ４、レジスタ２１，２３、リード・ライト制御回路２２およびバーストカウンタ部８０を含む。
【０００４】
メモリセルアレイ１は、複数のメモリセルＭＣ，ＭＣ，…、複数のワード線１１，１１，…および複数のビット線対１２，１２，…を含む。複数のメモリセルＭＣ，ＭＣ，…は複数行および複数列に配置され、各々がデータを記憶する。
【０００５】
各メモリセルＭＣは、２つのアクセストランジスタ１３および１４、２つのドライバトランジスタ１５および１６ならびに２つの負荷抵抗１７および１８を含む。アクセストランジスタ１３，１４およびドライバトランジスタ１５，１６の各々のトランジスタは、ＮチャネルＭＯＳトランジスタよりなる。負荷抵抗１７および１８の各々は、抵抗素子、ＰチャネルＭＯＳトランジスタまたは薄膜トランジスタよりなる。
【０００６】
電源電位を受ける電源ノードＮ１と、接地電位を受ける接地ノードＮ２との間には、負荷抵抗１７およびドライバトランジスタ１５が直列に接続され、負荷抵抗１８およびドライバトランジスタ１６も直列に接続される。ドライバトランジスタ１５および１６は、ゲート電極と、ドレイン電極とが交差接続される。
【０００７】
アクセストランジスタ１３は、ワード線１１に接続されたゲート電極を有し、１組のビット線対１２，１２の一方と、負荷抵抗１７およびドライバトランジスタ１５の間の接続ノード（記憶ノード）との間に接続される。
【０００８】
アクセストランジスタ１４は、ワード線１１に接続されたゲート電極を有し、前述の１組のビット線対１２，１２の他方と、負荷抵抗１８およびドライバトランジスタ１６の間の接続ノード（記憶ノード）との間に接続される。
【０００９】
ワード線１１，１１，…は、１行に並んだメモリセルを選択するためのものである。ビット線対１２，１２，…は、ワード線１１によって選択されたメモリセルＭＣの読出データおよび書込データを転送するためのものである。
【００１０】
入力ピン９１は、外部からクロック信号ＣＬＫを受ける。入力ピン９３は、外部からアドバンス信号ＡＤＶを受ける。入力ピン９４は、外部からアドレスストローブ信号ＡＤＳを受ける。入力ピン１００は外部から外部アドレス信号ＥＸＴ．ＡＤＤを受ける。入力ピン１０１は、外部から読出・書込制御信号／ＷＥを受ける。
【００１１】
バーストカウンタ部８０は、ＡＮＤゲート８１および８２、レジスタ８３ならびにバーストカウンタ８４を含む。ＡＮＤゲート８１は、アドバンス信号ＡＤＶおよびクロック信号ＣＬＫを受け、それらの信号の論理和を示す信号を出力する。ＡＮＤゲート８２は、アドレスストローブ信号ＡＤＳおよびクロック信号ＣＬＫを受け、それらの信号の論理和を示す信号を出力する。
【００１２】
レジスタ８３は、ＡＮＤゲート８２の出力信号および外部アドレス信号ＥＸＴ．ＡＤＤを受ける。そして、レジスタ８３は、ＡＮＤゲート８２の出力信号に応答して、外部アドレス信号ＥＸＴ．ＡＤＤをバーストカウンタ部８０内に取込む。レジスタ８３に取込まれたｎビットのアドレスは、ｋビットのアドレスと、（ｎ−ｋ）ビットのアドレスとに分離される。
【００１３】
バーストカウンタ８４は、２進カウンタであり、ＡＮＤゲート８１および８２のそれぞれの出力信号と、分離されたｋビットのアドレスとを受ける。そして、バーストカウンタ８４は、ＡＮＤゲート８２の出力信号に応答してｋビットのアドレスをロードし、ＡＮＤゲート８１の出力信号に応答して、ｋビットのアドレスの値をインクリメントする。
【００１４】
バーストカウンタ８４のカウント結果を示すｋビットのアドレスは、分割された（ｎ−ｋ）ビットのアドレスと合流され、その結果としてｎビットの内部アドレス信号になってデコーダ２に供給される。デコーダ２は、供給されたｎビットの内部アドレス信号ＩＮＴ．ＡＤＤに応答して１つのワード線１１を選択する。
【００１５】
レジスタ２１は、クロック信号ＣＬＫおよび読出・書込制御信号／ＷＥを受ける。レジスタ２１は、クロック信号ＣＬＫの立上りエッジに応答して読出・書込制御信号／ＷＥを取込む。読出・書込制御信号／ＷＥは、Ｌレベルの場合に書込状態を示し、Ｈレベルの場合に読出状態を示す。リード・ライト制御回路２２は、レジスタ２１によって取込まれた読出・書込制御信号／ＷＥに応答して、ビット線プリチャージ回路３およびセンスアンプ・ライトドライバ４を制御するための制御信号を出力する。
【００１６】
ビット線プリチャージ回路３は、リード・ライト制御回路２２からの制御信号に応答して、読出動作に先立ってビット線対１２，１２を所定のＨレベルにプリチャージする。センスアンプ・ライトドライバ４は、リード・ライト制御回路２２からの制御信号に応答して、次のような動作を行う。
【００１７】
すなわち、読出動作時においてセンスアンプ・ライトドライバ４は、外部からデータ入出力ピン９を介してレジスタ２３に取込まれた入力データＤＩを、ビット線対１２，１２に転送する。
【００１８】
このような構成の従来のＳＲＡＭの特徴的な動作は次のとおりである。すなわち、アドバンス信号ＡＤＶがＨレベルになると、クロック信号ＣＬＫの立上りエッジごとにバーストカウンタ８４におけるアドレスがインクリメントされる。それにより、内部アドレス信号ＩＮＴ．ＡＤＤがインクリメントされるので、デコーダ２によって、異なるワード線１１が順次選択される。
【００１９】
次に、図１２のＳＲＡＭにおける読出動作を説明する。図１３は、図１２のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。
【００２０】
図１２および図１３を参照して、読出動作時においては、読出・書込制御信号／ＷＥがＨレベルに固定される。クロック信号ＣＬＫが立上りエッジになったときに、アドレスストローブ信号ＡＤＳがＨレベルになると、外部アドレス入力信号ＥＸＴ．ＡＤＤがレジスタ８３に取込まれる。
【００２１】
そして、クロック信号ＣＬＫが立上りエッジであり、かつ、アドバンス信号ＡＤＶがＨレベルになるごとに、外部アドレス信号ＥＸＴ．ＡＤＤが示すアドレスＡｎに基づく内部アドレス信号ＩＮＴ．ＡＤＤが示すアドレスが、バーストカウンタ８４によってＡｎ，Ａｎ＋１，Ａｎ＋１，…のようにインクリメントされる。
【００２２】
それによって、クロック信号ＣＬＫの各サイクルごとに異なるワード線１１が選択される。このため、出力データＤＯは、Ｑｎ，Ｑｎ＋１，Ｑｎ＋２，…の順に変化する。これにより、メモリセルアレイ１のメモリセルＭＣ，ＭＣ，…に記憶されたデータがバースト出力される。
【００２３】
次に、図１２のＳＲＡＭにおける書込動作を説明する。図１４は、図１２のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。
【００２４】
図１２および図１４を参照して、書込時においては、読出・書込制御信号／ＷＥが、読出時と異なり、パルス信号になる。さらに、入力データＤＩ（Ｄｎ，Ｄｎ＋１，Ｄｎ＋２，…）が、パルス信号である読出・書込制御信号／ＷＥに同期して入力される。
【００２５】
外部アドレス信号ＥＸＴ．ＡＤＤが示すアドレスＡｎに基づく内部アドレスＩｎｔ．ＡＤＤは、読出動作の場合と同様に変化する。このため、入力データＤＩが、Ｄｎ，Ｄｎ＋１，Ｄｎ＋２，…の順に、メモリセルアレイ１におけるメモリセルＭＣ，ＭＣ，…に書込まれる。
【００２６】
次に、バースト動作を行なうことが可能な従来のその他の半導体記憶装置について説明する。ここでは、特に、その従来の半導体記憶装置のうちの読出回路の部分について説明する。
【００２７】
図１５は、バースト動作が可能なその他の従来のＳＲＡＭの構成を示すブロック図である。この図１５において、図１２と共通する部分には同一の参照符号を付し、その説明を省略する。
【００２８】
図１５の半導体記憶装置が図１２のものと異なるのは、バーストカウンタ部８０が設けられていないこと、出力レジスタ５、マルチプレクサ７、バーストカウンタ部８および内部レジスタ２０が設けられていること、ならびにメモリセルアレイ１が複数のメモリブロックＭ０〜Ｍ３に分割されていることである。
【００２９】
メモリセルアレイ１は、複数のメモリセル（図１２のメモリセルＭＣ，ＭＣ，…参照）が複数列単位の複数（ここでは４つ）のメモリブロックＭ０〜Ｍ３に分割されている。この場合は、たとえばメモリセルアレイ１が７２ビット単位で４つのメモリブロックＭ０〜Ｍ３に分割されている。したがって、この図１５においては、７２ビットのデータが１塊で示される。
【００３０】
データ入出力ピン９は、メモリセルアレイ１内の１本のワード線１１を選択するためのメモリアドレス入力信号ＭＡＤＤを受ける。内部レジスタ２０は、メモリアドレス信号ＭＡＤＤを所定のタイミング（たとえばアドレスストローブ信号ＡＤＳに同期するタイミング）で取込み、その取込んだアドレスを内部アドレス信号ＩＮＴ．ＡＤＤとしてデコーダ２に供給する。
【００３１】
デコーダ２は、内部アドレス信号ＩＮＴ．ＡＤＤに応答して、メモリセルアレイ１内の１本のワード線１１を選択する。センスアンプ４１は、いわゆるラッチ型のセンスアンプであり、図１２におけるセンスアンプ・ライトドライバ４の一部を構成するものである。
【００３２】
センスアンプ４１には、ワード線１１の選択によってメモリブロックＭ０〜Ｍ３のそれぞれから同時に読出されたデータがビット線（図２参照）上を一括して伝達される。センスアンプ４１は、伝達されたデータをそれぞれ増幅する。
【００３３】
出力レジスタ５は、センスアンプ４１によって増幅された複数のデータをそれぞれ記憶保持する複数のＤフリップフロップによって構成される。この出力レジスタ５においては、複数のＤフリップフロップがメモリセルアレイ１のメモリブロックＭ０〜Ｍ３のそれぞれに対応して４つのデータ保持ブロック５０〜５３に分割されている。出力レジスタ５のデータ保持プロセス５０〜５３の各々は、転送信号ＴＲを受け、その信号ＴＲに応答してデータを記憶保持する。
【００３４】
入力ピン９２は、出力レジスタ５におけるデータ保持ブロック５０〜５３のうちの１つを選択するための外部チャンクアドレス信号ＥＸＴ．ＣＨＡを受ける。
【００３５】
バーストカウンタ部８は、外部チャンクアドレス信号ＥＸＴ．ＣＨＡを図１２の外部アドレス信号ＥＸＴ．ＡＤＤの代わりに受ける他は、図１２のバーストカウンタ部８０と同様の構成を有する。したがって、ここでは、バーストカウンタ部８の詳細な構成についての説明を省略する。
【００３６】
バーストカウンタ部８は、外部チャンクアドレス信号ＥＸＴ．ＣＨＡにより指定された値をクロック信号ＣＬＫに応答してインクリメントする。そのインクリメントされたカウント結果が内部チャンクアドレス信号ＩＮＴ．ＣＨＡである。
【００３７】
マルチプレクサ７は、出力レジスタ５に保持された４組の７２ビットのデータのうちの１組の７２ビットのデータを、内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して選択して出力する。すなわち、マルチプレクサ７は、バーストカウンタ部８のカウント結果に応答して、出力レジスタ５におけるデータ保持ブロック５０〜５３のうちの１つのデータ保持ブロックを選択する。
【００３８】
これにより、マルチプレクサ７は、内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、データ保持プロセス５０〜５３にそれぞれ保持された４組の７２ビットのデータを順次データ入出力ピン９に転送する。
【００３９】
このような構成により、図１５のＳＲＡＭでは、読出時においてバースト動作が実行される。
【００４０】
次に、図１５のＳＲＡＭの読出動作を詳細に説明する。図１６は、図１５のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。この図１６のタイミングチャートにおいては、クロック信号ＣＬＫの１サイクルごとにサイクル番号１，２，３，…が付される。
【００４１】
図１６を参照して、メモリアドレス信号ＭＡＤＤが示すアドレスＡｎは、クロック信号ＣＬＫの第２サイクルにおける最初の立上りエッジに応答して内部レジスタ２０に取込まれる。そのデータの取込みに応答して、ワード線１１（ＷＬ）が第２〜第４サイクルの間において選択状態になる。それに応答して、メモリセルアレイ１からデータが読出され、その読出されたデータがセンスアンプ４１で増幅される。
【００４２】
そして、第４サイクルにおいては、転送信号ＴＲが所定期間Ｈレベルに立上がる。それに応答して、第４サイクルにおいて、出力レジスタ５におけるデータ保持ブロック５０〜５３のそれぞれにセンスアンプ４１からデータが同時に転送される。
【００４３】
さらに、第５サイクルにおいて、外部チャンクアドレス信号ＥＸＴ．ＣＨＡであるアドレスＡＣがバーストカウンタ部８に取込まれる。そして、バーストカウンタ部８において、第５サイクルからカウントが開始される。これにより、第５〜第８サイクルにわたって内部チャンクアドレス信号ＩＮＴ．ＣＨＡが、Ａｃ，Ａｃ＋１，Ａｃ＋２，…と変化する。
【００４４】
その結果、出力レジスタ５のデータ保持ブロック５０〜５３にそれぞれ保持されたデータが、順次、マルチプレクサ７からデータ入出力ピン９を介して外部に出力される。
【００４５】
したがって、出力データＤＯは、Ｄ（Ａｎ），Ｄ（Ａｎ＋１），…として示されるように、第５サイクル〜第８サイクルにわたってバースト出力される。
【００４６】
また、メモリアドレス信号ＭＡＤＤとしてアドレスＡｎの次に入力されるアドレスＡｍに対応するデータの読出動作も、アドレスＡｎの読出動作の場合と同様に実行される。
【００４７】
しかし、前のアドレスＡｎに関連するデータのバースト出力が実行されている際には、出力レジスタ５におけるデータ保持ブロック５０〜５３のそれぞれに、前のアドレスＡｎに関連するデータを保持しておく必要がある。このため、次のアドレスＡｍに関連するデータを読出すための転送信号ＴＲは、前のアドレスＡｎに関連するデータのバースト出力が終了した後の第９サイクルにおいてＨレベルになる。
【００４８】
したがって、次のアドレスＡｍに関連する出力データＤＯのバースト出力は、Ｄ（Ａｍ），Ｄ（Ａｍ＋１），…として示されるように、前のアドレスＡｎに関連するバースト出力の終了後に１サイクル待って実行される。このように、図１５に示されるＳＲＡＭにおいても、データの読出に関するバースト動作を実行することができる。
【００４９】
【発明が解決しようとする課題】
しかし、前述したようなバースト動作を行なう従来のＳＲＡＭにおいては、次のような問題があった。
【００５０】
図１２に示された従来のＳＲＡＭにおいては、クロック信号ＣＬＫの各サイクルごとに、ワード線１１が選択されてメモリセルアレイ１の各部が動作する。このため、データの出力を繰り返す周期（以下、データ転送周期と呼ぶ）を規定するクロックのサイクル時間は、メモリセルアレイ１におけるワード線１１，１１，…、ビット線対１２，１２，…およびメモリセルアレイＭＣ，ＭＣ，…のそれぞれの動作の遅延時間によって決定される。
【００５１】
したがって、図１２のＳＲＡＭにおいては、動作の高速化を図るためにクロック信号ＣＬＫのサイクル時間を短くしようとしても、前述したメモリセルアレイ１の各部で生じる遅延の合計時間よりもサイクル時間を短くできない。このため、図１２のＳＲＡＭでは、メモリセルアレイ１の各部で生じる動作の遅延が動作の高速化を阻害するという問題があった。
【００５２】
また、図１５に示されたＳＲＡＭにおいては、データのバースト出力のタイミングが、メモリセルアレイ１の各部の遅延時間とは無関係になる。このため、メモリセルアレイ１の各部の動作遅延がメモリ全体の動作の高速化を阻害することはない。しかし、図１５のＳＲＡＭにおいては、前述したように、メモリセルアレイ１から読出されたデータをバースト出力する場合に、次のような問題が生じる。
【００５３】
すなわち、先のメモリアドレスＡｎに関連する一連のバースト出力と、その次のメモリアドレスＡｍに関連する一連のバースト出力との間に、データが出力されない期間（データ出力の切れ目）が生じる。
【００５４】
このため、たとえば、４サイクルにわたる一連のバースト出力ごとに、１サイクル期間のデータ出力の切れ目が生じると仮定した場合には、一連のバースト出力を１周期とした場合のデータの転送周期が２０％長くなる。すなわち、この場合には、データの転送レイトが２０％低下する。
【００５５】
このように、図１５に示されたＳＲＡＭでは、メモリセルアレイ１の各部の動作遅延による動作の高速化の阻害は避けられるが、データの転送周期を十分に短くすることができない。したがって、図１５のＳＲＡＭでは、結果として、動作の高速化が十分に実現できないという問題があった。
【００５６】
この発明は以上のような問題を解決するためになされたものであり、次のような目的を有する。この発明の目的は、バースト動作を行なう半導体記憶装置において、メモリセルアレイの動作速度と無関係に動作を十分に高速化することである。
【００５７】
この発明の他の目的は、バースト動作を行なう半導体記憶装置において、メモリセルアレイの動作速度と無関係に読出動作を高速化し、かつ、データ出力の切れ目をなくすことである。
【００５８】
この発明のその他の目的は、バースト動作を行なう半導体記憶装置において、メモリセルアレイの動作速度と無関係に書込動作を高速化することである。
【００７３】
【課題を解決するための手段】
請求項１に記載の本発明は、半導体記憶装置であって、メモリセルアレイ、行選択手段、データ入力ピン、入力レジスタ、入力データ転送手段、複数の出力レジスタ、データ選択手段、カウンタ手段、データ出力ピンおよび出力データ転送手段を備え、その入力レジスタが、複数の入力データ保持ブロックを含み、その複数の出力レジスタの各々が複数の出力データ保持ブロックを含む。
【００７４】
メモリセルアレイは、複数行および複数列に配置され、データを記憶する複数のメモリセルを有し、それらのメモリセルが複数列単位の複数のブロックに分割される。行選択手段は、メモリアドレス入力信号を受け、そのメモリアドレス入力信号に応答して、メモリセルアレイにおいてアクセスするメモリセルの行を選択する。データ入力ピンは、複数の動作サイクルにわたって外部から入力されるデータを受ける。
【００７５】
入力レジスタは、データ入力ピンを介して入力され、メモリセルアレイに書込まれるデータを保持する。その入力レジスタに含まれる複数の入力データ保持ブロックは、メモリセルアレイにおける複数のブロックのそれぞれに対応して設けられ、各々が対応するブロックに書込むためのデータを保持する。
【００７６】
入力データ転送手段は、制御信号を受け、その制御信号に応答して、入力レジスタの各入力データ保持ブロックに保持されたデータを、メモリセルアレイにおいて行選択手段によって選択されたメモリセルに転送する。
【００８０】
複数の出力レジスタは、各々がメモリセルアレイにおける複数のブロックから読出されたデータを保持する。その複数の出力レジスタの各々に含まれる複数の出力データ保持ブロックは、メモリセルアレイにおける複数のブロックのそれぞれに対応して設けられ、対応するブロックから読出されたデータを保持する。
【００８１】
データ選択手段は、複数の出力レジスタの各々における複数の出力データ保持ブロックに保持されたデータおよび入力レジスタにおける複数の入力データ保持ブロックに保持されたデータを受け、それらのうちの１つの出力レジスタまたは入力レジスタからのデータを、外部から供給される読出アドレス入力信号に応答して選択する。
【００８２】
カウンタ手段は、外部からのクロック信号を受け、そのクロック信号に同期してカウントを行なう。データ出力ピンは、データを外部に出力するためのものである。
【００８３】
出力データ転送手段は、クロック信号の複数のサイクルにわたってデータを出力するために、データ選択手段により選択されたデータを順次データ出力ピンに転送する。
【００８４】
請求項２に記載の本発明は、半導体記憶装置であって、メモリセルアレイ、データ入力ピン、入力レジスタ、複数の出力レジスタ、データ出力ピン、第１の転送手段、第２の転送手段、第３の転送手段および第４の転送手段を備え、入力レジスタが複数の入力データ保持ブロックを含み、複数の出力レジスタの各々が複数の出力データ保持ブロックを含む。
【００８５】
メモリセルアレイは、複数行および複数列に配置され、データを記憶する複数のメモリセルを有し、それらのメモリセルが複数列単位の複数のブロックに分割される。データ入力ピンは、複数の動作サイクルにわたって外部から入力されるデータを受ける。
【００８６】
入力レジスタは、データ入力ピンを介して入力され、メモリセルアレイのメモリセルに書込まれるデータを保持する。その入力レジスタに含まれる複数の入力データ保持ブロックは、メモリセルアレイにおける複数のブロックのそれぞれに対応して設けられ、各々が対応するブロックに書込むためのデータを保持する。
【００８７】
複数の出力レジスタは、各々がメモリセルアレイにおける複数のブロックから読出されたデータを保持する。その複数の出力レジスタの各々に含まれる複数の出力データ保持ブロックは、メモリセルアレイにおける複数のブロックのそれぞれに対応して設けられ、各々が対応するブロックから読出されたデータを保持する。データ出力ピンは、データを外部に出力するためのものである。
【００８８】
第１の転送手段は、データ入力ピンを介して入力されたデータを入力レジスタに転送する。第２の転送手段は、入力レジスタに保持されたデータをメモリセルアレイの複数のブロックに転送する。第３の転送手段は、メモリセルアレイの複数のブロックから読出されたデータを複数の出力レジスタに転送する。第４の転送手段は、複数の出力レジスタに保持されたデータをデータ出力ピンに転送する。
【００８９】
さらに、第２の転送手段によるデータの転送動作または第３の転送手段によるデータの転送動作と、第１の転送手段によるデータの転送動作または第４の転送手段によるデータの転送動作とが同時に行なわれる。
【０１０１】
【作用】
請求項１に記載の本発明によれば、複数のブロックに分割されたメモリセルアレイのメモリセルの行が行選択手段によって選択される。入力レジスタにおいては、複数の動作サイクルにわたってデータ入力ピンを介して入力されるデータが、複数のデータ保持ブロックにそれぞれ書込まれて保持される。
【０１０２】
入力レジスタにおける複数のデータ保持ブロックにそれぞれ保持されたデータは、入力データ転送手段によって、メモリセルアレイにおける選択された行の複数のメモリセルに転送される。
【０１０５】
さらに、入力レジスタからメモリセルアレイの複数のメモリセルに転送されるデータが、データ選択手段にも供給される。データ選択手段には、メモリセルアレイの複数のブロックから読出されて出力レジスタに保持されたデータも供給される。
【０１０６】
データ選択手段によって、出力レジスタに保持されたデータが選択された場合には、出力データ転送手段により、出力レジスタに保持されたデータがデータ出力ピンに転送される。これにより、メモリセルアレイにおける複数のブロックから読出されたデータがバースト出力される。
【０１０７】
一方、データ選択手段により、入力レジスタに保持されたデータが選択された場合には、出力データ転送手段によって、入力レジスタに保持されたデータがデータ出力ピンに転送される。これにより、入力ピンから転送されたデータが、メモリセルアレイをバイパスしてバースト出力される。
【０１０８】
請求項２に記載の本発明によれば、複数の入力データ保持ブロックを有する入力レジスタには、データ入力ピンを介して外部から入力されたデータが第１の転送手段によって転送される。これにより、入力レジスタにデータが書込まれて保持される。
【０１０９】
複数のブロックに分割されたメモリセルアレイのメモリセルには、入力レジスタに保持されたデータが第２の転送手段によって転送される。これにより、メモリセルアレイのメモリセルにデータが書込まれる。
【０１１０】
複数の出力データ保持ブロックを有する出力レジスタには、メモリセルアレイの複数のブロックから読出されたデータが、第３の転送手段によって転送される。これにより、出力レジスタにデータが書込まれて保持される。
【０１１１】
データ出力ピンには、出力レジスタに保持されたデータが、第４の転送手段によって転送される。これにより、データがデータ出力ピンから外部に出力される。
【０１１２】
さらに、第２の転送手段によるデータの転送動作または第３の転送手段によるデータの転送動作が、第１の転送手段によるデータの転送動作または第４の転送手段によるデータの転送動作と同時に行なわれることにより、データの転送動作がオーバーラップして実行される。
【０１１３】
【実施例】
以下、この発明の実施例を図面に基づいて詳細に説明する。
【０１１４】
第１実施例
まず、第１実施例について説明する。この第１実施例においては、出力レジスタを２つ設けた例について説明する。
【０１１５】
図１は、第１実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。この図１において図１５と共通する部分には同一の参照符号を付しその説明を省略する。
【０１１６】
図１のＳＲＡＭが図１５のものと異なるのは、２つの出力レジスタ５Ａおよび５Ｂ、マルチプレクサ６０〜６３、制御回路７１ならびにデコーダ７２が設けられていることである。
【０１１７】
出力レジスタ５Ａおよび５Ｂの各々は、図１５の出力レジスタ５と同様の構成を有するものである。出力レジスタ５Ａは、メモリセルアレイ１におけるメモリブロックＭ０〜Ｍ３のそれぞれに対応する４つのデータ保持ブロックＡ０〜Ａ３に分割されている。出力レジスタ５Ｂも、メモリセルアレイ１におけるメモリブロックＭ０〜Ｍ３のそれぞれに対応する４つのデータ保持ブロックＢ０〜Ｂ３に分割されている。
【０１１８】
メモリブロックＭ０から読出され、センスアンプ４１で増幅された７２ビットのデータは、データ保持ブロックＡ０およびＢ０に選択的に転送される。メモリブロックＭ１から読出され、センスアンプ４１で増幅された７２ビットのデータは、データ保持ブロックＡ１およびＢ１に選択的に転送される。
【０１１９】
メモリブロックＭ２から読出され、センスアンプ４１で増幅された７２ビットのデータは、データ保持ブロックＡ２およびＢ２に選択的に転送される。メモリブロックＭ３から読出され、センスアンプ４１で増幅された７２ビットのデータは、データ保持ブロックＡ３およびＢ３に選択的に転送される。
【０１２０】
出力レジスタ５Ａの各データ保持ブロックは、後述する転送信号ＴＲＡを受け、その転送信号ＴＲＡが活性化された場合に、センスアンプ４１から供給されるデータを保持する。すなわち、転送信号ＴＲＡが活性化された場合に出力レジスタ５Ａへのデータの転送が行なわれる。
【０１２１】
出力レジスタ５Ｂの各データ保持ブロックは、後述する転送信号ＴＲＢを受け、その転送信号ＴＲＢが活性化された場合に、センスアンプ４１から供給されるデータを保持する。すなわち、転送信号ＴＲＢが活性化された場合に出力レジスタ５Ｂへのデータの転送が行なわれる。
【０１２２】
マルチプレクサ６０〜６３は、出力レジスタ５Ａにおけるデータ保持ブロックＡ０〜Ａ３のそれぞれおよび出力レジスタ５Ｂにおけるデータ保持ブロックＢ０〜Ｂ３のそれぞれに対応して設けられる。
【０１２３】
マルチプレクサ６０〜６３の各々は、出力レジスタ５Ａおよび５Ｂにおける対応するデータ保持ブロックのそれぞれに保持されたデータを受け、後述する選択信号ＳＥＬＡおよびＳＥＬＢに応答して、それらのデータを選択的にマルチプレクサ７に供給する。
【０１２４】
制御回路７１は、出力レジスタ５Ａおよび５Ｂを交互に選択するためにそれらの出力レジスタを区別する内部状態を有する順序回路である。制御回路７１は、クロック信号ＣＬＫを受ける。制御回路７１は、クロック信号ＣＬＫに応答して、デコーダ７２を制御するための制御信号をデコーダ７２に供給し、マルチプレクサ６０〜６３を制御するための選択信号ＳＥＬＡおよびＳＥＬＢをマルチプレクサ６０〜６３の各々に供給する。
【０１２５】
ここで、選択信号ＳＥＬＡは、マルチプレクサ６０〜６３の各々において、対応する出力レジスタ５Ａのデータ保持ブロックからのデータを選択的に出力させるための信号である。
【０１２６】
一方、選択信号ＳＥＬＢは、マルチプレクサ６０〜６３の各々において、対応する出力レジスタ５Ｂのデータ保持ブロックからのデータを選択的に出力させるための信号である。
【０１２７】
デコーダ７２は、制御回路７１からの制御信号を受ける。デコーダ７２は、その制御信号に応答して、センスアンプ４１から出力レジスタ５Ａにデータを転送させることを指示する転送信号ＴＲＡを出力レジスタ５Ａに供給し、センスアンプ４１から出力レジスタ５Ｂにデータを転送させることを指示する転送信号ＴＲＢを出力レジスタ５Ｂに供給する。
【０１２８】
このように構成されたＳＲＡＭでは、出力レジスタ５Ａと、出力レジスタ５Ｂとに交互にデータが転送される。したがって、一方の出力レジスタからデータの出力が実行されている際に、他方の出力レジスタにデータを転送することが可能である。
【０１２９】
次に、図１のＳＲＡＭの読出動作について説明する。図２は、図１のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。以下の説明においては、図１６のタイミングチャートにおける動作と同様の動作の説明は適宜省略する。
【０１３０】
図２を参照して、第１〜第３サイクルにおいては、図１６の第１〜第３サイクルと同様の動作が行なわれる。そして、第４サイクルにおいて、転送信号ＴＲＡがＨレベルになる。それに応答して、出力レジスタ５Ａのデータ保持ブロックＡ０〜Ａ３にそれぞれデータが転送されて保持される。
【０１３１】
そして、第５〜第８サイクルでは、選択信号ＳＥＬＡがＨレベルになる。それに応答して、出力レジスタ５Ａのデータ保持ブロックＡ０〜Ａ３にそれぞれ保持されたデータが、マルチプレクサ６０〜６３でそれぞれ選択されて、マルチプレクサ７に供給される。
【０１３２】
マルチプレクサ７では、マルチプレクサ６０〜６３のそれぞれから供給されたデータを、外部チャンクアドレス信号ＥＸＴ．ＣＨＡのアドレスＡｃに基づく内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、第５〜第８サイクルにおいてバースト出力する。
【０１３３】
さらに、そのようなバースト出力の動作とオーバーラップして、第８サイクルで転送信号ＴＲＢがＨレベルになる。それに応答して、次にバースト出力すべきデータが、出メモリセルアレイ１から力レジスタ５Ｂのデータ保持ブロックＢ０〜Ｂ３にそれぞれ転送されて保持される。
【０１３４】
このようなデータの転送を行なうために、メモリアドレス信号ＭＡＤＤに示される次のアドレスＡｍが、図１６の場合よりも１サイクル前に入力される。それに従って、内部アドレス信号ＩＮＴ．ＡＤＤおよびワード線１１（ＷＬ）も、図１６の場合よりも１サイクル早く変化する。
【０１３５】
そして、第９〜第１２サイクルでは、選択信号ＳＥＬＢがＨレベルになる。それに応答して、出力レジスタ５Ｂのデータ保持ブロックＢ０〜Ｂ３にそれぞれ保持されたデータが、マルチプレクサ６０〜６３でそれぞれ選択されて、マルチプレクサ７に供給される。
【０１３６】
マルチプレクサ７では、マルチプレクサ６０〜６３のそれぞれから供給されたデータを、外部チャンクアドレス信号ＥＸＴ．ＣＨＡのアドレスＡｄに基づく内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、第９サイクル〜第１２サイクルにおいてバースト出力する。
【０１３７】
その後の読出動作においても、出力レジスタ５Ａおよび５Ｂに交互にデータが転送される。これより、一方の出力レジスタに保持されたデータのバースト出力が行なわれている際に、他方の出力レジスタにデータが転送される動作が繰り返し行なわれる。
【０１３８】
このように、第１実施例によるＳＲＡＭにおいては、出力レジスタを２つ設け、それらの出力レジスタを、データのバースト出力用と、メモリセルアレイ１からのデータ転送用とに交互に用いることにより、切れ目がないデータのバースト出力を実現することができる。そのような効果に加えて、第１実施例によるＳＲＡＭにおいては、次のような効果を得ることができる。
【０１３９】
すなわち、メモリアドレス信号ＭＡＤＤのアドレスが入力されてから、メモリセルアレイ１で読出されたデータがセンスアンプ４１で十分に増幅されるまでに要する時間と、クロック信号ＣＬＫのサイクル時間との関係を分離することができる。
【０１４０】
このため、データの転送周期をできる限り短くすることができ、その結果として、読出動作を高速化することができる。さらに、メモリセルアレイ１の動作速度が遅くても、高速の読出動作を実現することができるため、たとえば、メモリセルアレイ１の動作速度を向上させるために利用される高価なプロセス技術であるＢｉＣＭＯＳ技術を用いる必要がない。その結果として、低コストのプロセス技術を用いた半導体記憶装置において高速の読出動作を実現することができる。
【０１４１】
第２実施例
次に、第２実施例について説明する。この第２実施例においては、出力レジスタを３つ以上設けた例について説明する。
【０１４２】
図３は、第２実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。この図３において図１と共通する部分には同一の参照符号を付しその説明を省略する。
【０１４３】
図３のＳＲＡＭが図１のものと異なるのは次の点である。出力レジスタ５Ａおよび５Ｂの代わりに３つ以上の出力レジスタ５Ａ〜５Ｋが設けられる。マルチプレクサ６０〜６３の代わりに、選択する対象の出力レジスタの数が異なるマルチプレクサ６０ａ〜６３ａが設けられる。制御回路７１が設けられていない。デコーダ７２の代わりに、デコーダ７３が設けられる。マルチプレクサ６０ａ〜６３ａを制御する選択信号ＳＥＬを発生するデコーダ７４が設けられる。以上が図１のＳＲＡＭとの相違点である。
【０１４４】
出力レジスタ５Ａ〜５Ｋの各々は、図１の出力レジスタ５Ａおよび５Ｂと同様の構成を有する。デコーダ７３は、外部から入力ピン９５を介して書込レジスタアドレス信号ＷＲＡを受ける。
【０１４５】
この書込レジスタアドレス信号ＷＲＡは、出力レジスタ５Ａ〜５Ｋのうち、データを書込む対象の出力レジスタを指定するためのものである。デコーダ７３は、書込レジスタアドレス信号ＷＲＡに応答して、出力レジスタ５Ａ〜５Ｋにそれぞれ転送信号ＴＲを供給する。
【０１４６】
デコーダ７４は、外部から入力ピン９６を介して読出レジスタアドレス信号ＲＲＡを受ける。この読出レジスタアドレス信号ＲＲＡは、マルチプレクサ６０ａ〜６３ａの各々において、データを読出す対象の出力レジスタを指定するためのものである。デコーダ７４は、読出レジスタアドレス信号ＲＲＡに応答して、出力レジスタ５Ａ〜５Ｋのうちの１つを選択する選択信号ＳＥＬをマルチプレクサ６０ａ〜６３ａのそれぞれに供給する。
【０１４７】
マルチプレクサ６０ａ〜６３ａの各々は、出力レジスタ５Ａ〜５Ｋのそれぞれにおいて対応するデータ保持ブロックに保持されたデータを受ける。そして、マルチプレクサ６０ａ〜６３ａの各々は、選択信号ＳＥＬに応答して、データを出力するための選択する１つの出力レジスタを選択し、その選択レジスタでの対応するデータ保持ブロックに保持されたデータをマルチプレクサ７へ供給する。
【０１４８】
次に、図３のＳＲＡＭの読出動作について説明する。図４は、図３のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。以下の説明において、図２のタイミングチャートに示される動作と共通する部分の説明は省略する。
【０１４９】
図４を参照して、クロック信号ＣＬＫの第２サイクルの最初の立上りエッジで、メモリアドレス信号ＭＡＤＤが示すアドレスＡｎが、内部レジスタ２０に取込まれ、かつ、書込レジスタアドレス信号ＷＲＡが示すアドレスＡｘがデコーダ７３に取込まれる。そのアドレスＡｘは、出力レジスタ５Ａ〜５Ｋのうちの１つの出力レジスタを指定するアドレスである。
【０１５０】
そして、第４サイクルにおいて、書込レジスタアドレス信号ＷＲＡのアドレスＡｘで指定された１つの出力レジスタにセンスアンプ４１で増幅されたデータが次のように転送される。すなわち、転送信号ＴＲ（ｘ）がＨレベルになる。それに応答して、出力レジスタ５Ａ〜５Ｋのうちの１つの出力レジスタにデータが転送され、その出力レジスタにデータが保持される。
【０１５１】
そして、データ入出力ピン９にデータを転送する出力レジスタを選択するために、読出レジスタアドレス信号ＲＲＡがデコーダ７４に入力される。デコーダ７４では、読出レジスタアドレス信号ＲＲＡが示すアドレスＡｘに対応する出力レジスタを選択する選択信号ＳＥＬ（ｘ）をマルチプレクサ６０ａ〜６３ａにそれぞれ供給する。
【０１５２】
この場合の読出レジスタアドレス信号ＲＲＡにおけるアドレスＡｘは、出力レジスタ５Ａ〜５Ｋのうちの保持したデータを読出す１つの出力レジスタを指定するアドレスである。
【０１５３】
そして、選択信号ＳＥＬ（ｘ）に応答して、マルチプレクサ６０ａ〜６３ａが、１つの出力レジスタにおいて対応するデータ保持ブロックに保持されたデータを選択し、選択したデータそれぞれマルチプレクサ７に供給する。
【０１５４】
そして、マルチプレクサ７は、バーストカウンタ部８から供給される内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、マルチプレクサ６０ａ〜６３ａから供給されたデータを順次データ入出力ピン９へ転送する。これにより、データ入出力ピン９を介してデータがバースト出力される。
【０１５５】
そして、第６サイクルにおいてメモリアドレス信号ＭＡＤＤが示すアドレスＡｍおよび書込レジスタアドレス信号ＷＲＡが示すアドレスＡｙが取込まれ、それらのアドレスに対応して、前述した動作と同様の動作が引続き行なわれることにより、アドレスＡｍに対応するデータが切れ目なくバースト出力される。
【０１５６】
この第２実施例によるＳＲＡＭでは、３つ以上の出力レジスタが設けられているため、データのバースト出力を切れ目なく実行することができる等の第１実施例で得られる効果と同様の効果を得ることができる。
【０１５７】
さらに、このように３つ以上の出力レジスタを設けた場合、次のような制御を行なうことによりさらにその他の特徴的な効果を得ることができる。その制御の詳細を、出力レジスタを３つ設けた場合を代表例として以下に説明する。
【０１５８】
３つの出力レジスタのうち、１つの第１の出力レジスタに、メモリセルアレイ１において頻繁に読出される行のデータを固定的に保持させる。そして、残りの２つの第２および第３の出力レジスタを用いて、前述した第１実施例で説明したような切れ目がないバースト出力の動作を実行させる。
【０１５９】
そして、第１の出力レジスタに保持されたデータに対応するアドレスをアクセスする場合に、メモリセルアレイ１のメモリセルをアクセスせずに、その第１の出力レジスタから、保持されたデータを出力させる。
【０１６０】
このような制御を実行すれば、その第１の出力レジスタからデータの読出を実行する期間中は、メモリセルアレイ１が使用されない。このため、その期間中に、第１の出力レジスタの読出動作にオーバーラップして、メモリセルアレイ１のメモリセルへのデータの書込動作またはメモリセルアレイ１のメモリセルから他の出力レジスタへのデータの転送動作を実行することができる。
【０１６１】
このように、３つ以上の出力レジスタを設けた場合には、頻繁に使用されるデータを、メモリセルアレイ１のメモリセルをアクセスすることなく、出力レジスタから取出せるため、読出動作をさらに高速化することができる。その結果、半導体記憶装置の全体の性能を向上させることができる。
【０１６２】
このような動作を実行することができるのは、書込レジスタアドレス信号ＷＲＡおよび読出レジスタアドレス信号ＲＲＡをそれぞれ外部から供給するようにしたために、複雑な制御が外部から自由に実行させることが可能であるからである。
【０１６３】
コンピュータシステムを考えた場合、そのような書込レジスタアドレス信号ＷＲＡおよび読出レジスタアドレス信号ＲＲＡは、たとえば、ホストＭＰＵ等の外部のシステムから供給すればよい。
【０１６４】
第３実施例
次に、第３実施例について説明する。この第３実施例では、複数の動作サイクルにわたって入力される一連のデータを一括してメモリセルに書込むことを可能にする例について説明する。
【０１６５】
図５は、第３実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。この図５において図１と共通する部分には同一の参照符号を付しその説明を省略する。また、図５においては、図１に示されたようなデータの読出に関する回路の図示を省略し、データの書込に関する回路を図示する。
【０１６６】
図５を参照して、この図５のＳＲＡＭが図１と異なるのは次の点である。図１に示された出力レジスタ５Ａおよび５Ｂ、マルチプレクサ６０〜６３、制御回路７１およびデコーダ７２等のデータの読出に関連する回路が図示されていない。そして、データの書込に関連する回路として、入力レジスタ５Ｌ、ライトドライバ４２および制御回路７５が設けられる。
【０１６７】
入力レジスタ５Ｌは、図１の出力レジスタ５Ａまたは５Ｂと同様の構成を有する。すなわち、メモリセルアレイ１のメモリブロックＭ０〜Ｍ３のそれぞれに対応する４つのデータ保持ブロックＬ０〜Ｌ３に分割されている。
【０１６８】
入力レジスタ５Ｌは、複数のサイクルにわたって入力される入力データＤＩを、データ入出力ピン９を介して受ける。さらに、入力レジスタ５Ｌは、制御信号として、バーストカウンタ部８からの内部チャンクアドレス信号ＩＮＴ．ＣＨＡと、入力ピン９７を介して入力されるレジスタ読出／書込制御信号Ｒ／ＷＲＣとを受ける。
【０１６９】
ここで、レジスタ読出／書込制御信号Ｒ／ＷＲＣは、入力データＤＩを入力レジスタ５Ｌに書込むか否かを制御するための信号である。入力レジスタ５Ｌは、レジスタ読出／書込制御信号Ｒ／ＷＲＣに応答して入力データＤＩを書込むか否かが制御される。入力レジスタ５Ｌにおいて入力データＤＩを書込む場合には、内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、複数の動作サイクルにわたって入力データＤＩをデータ保持ブロックＬ０〜Ｌ３に順次書込む。
【０１７０】
入力レジスタ５Ｌでは、書込まれたデータを各データ保持ブロックに保持する。なお、図５においては、入力レジスタ５Ｌの各データ保持ブロックが、７２ビットのデータを保持する例を示してある。
【０１７１】
入力レジスタ５Ｌのデータ保持ブロックＬ０〜Ｌ３にそれぞれ保持されたデータは、所定のタイミングで、ワードドライバ４２を介して対応するメモリブロックＭ０〜Ｍ３に転送される。そして、それらの転送されたデータは、メモリブロックＭ０〜Ｍ３内のメモリセルに書込まれる。
【０１７２】
その場合のデータの転送動作は、制御回路７５によって制御される。制御回路７５は、外部から入力ピン９８を介してアレイ読出／書込制御信号Ｒ／ＷＡＣを受ける。そして、制御回路７５は、アレイ読出／書込制御信号Ｒ／ＷＡＣに応答して、ライトドライバ制御信号ＷＤをライトドライバ４２に供給する。
【０１７３】
ライトドライバ４２は、ライトドライバ制御信号ＷＤに応答して、入力レジスタ５Ｌのデータ保持ブロックＬ０〜Ｌ３に保持されたデータをメモリセルアレイ１のメモリブロックＭ０〜Ｍ３に同時に一括して転送する。そして、メモリブロックＭ０〜Ｍ３に転送されたデータは、デコーダ１１によって選択されたワード線１１に接続された１行のメモリセルに書込まれる。
【０１７４】
次に、図５のＳＲＡＭの書込動作を説明する。図６は、図５のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。
【０１７５】
図６を参照して、第２〜第５サイクルにおいて、入力レジスタ５Ｌへのデータの書込が行なわれる。まず、第２サイクルにおける最初のクロック信号ＣＬＫの立上がりエッジで、外部チャンクアドレス信号ＥＸＴ．ＣＨＡが示すアドレスＡｎがバーストカウンタ部８に取込まれる。そのアドレスＡｎは、ｎの値が入力レジスタのＬ０〜Ｌ３の数字の部分に対応することを示している。
【０１７６】
したがって、外部チャンクアドレス信号ＥＸＴ．ＣＨＡに基づいてバーストカウンタ部８から出力される内部チャンクアドレス信号ＩＮＴ．ＣＨＡが示すアドレスＡｎ，Ａｎ＋１，Ａｎ＋２，Ａｎ＋３は、入力レジスタ５Ｌにおけるデータ保持ブロックＬ０，Ｌ１，Ｌ２，Ｌ３をそれぞれ指定する情報である。
【０１７７】
アドレスＡｎが入力された後、レジスタ読出／書込制御信号Ｒ／ＷＲＣがＬアクティブのパルスになる。このパルスは、内部チャンクアドレス信号ＩＮＴ．ＣＨＡが変化するごとにＬレベルになる。
【０１７８】
入力レジスタ５Ｌでは、レジスタ読出／書込制御信号Ｒ／ＷＲＣがＬレベルになるごとに、内部チャンクアドレス信号ＩＮＴ．ＣＨＡが示すアドレスに対応するデータ保持ブロックに入力データＤＩが順次書込まれる。
【０１７９】
そして、第６サイクルで、アレイ読出／書込制御信号Ｒ／ＷＡＣが所定期間Ｌレベルになり、ワード線制御信号ＷＤが第６〜第８サイクルにわたってＨレベルになる。ライトドライバ制御信号ＷＤがＨレベルになると、入力レジスタ５Ｌに記憶されたデータが、ライトドライバ４２によって一括してメモリセルアレイ１におけるメモリブロックＭ０〜Ｍ３にそれぞれ転送される。
【０１８０】
また、第６サイクルで、アレイ読出／書込制御信号Ｒ／ＷＡＣがＬレベルになると同時に、メモリアドレス信号ＭＡＤＤに示されるアドレスＡｎが内部レジスタ２０に取込まれる。
【０１８１】
そして、そのアドレスＡｎに応答して、内部アドレス信号ＩＮＴ．ＡＤＤに示されるアドレスＡｎがデコーダ２に供給される。それに応答して、第６〜第８サイクルにわたって、ワード線１１（ＷＬ）がＨレベルになる。このため、第６〜第８サイクルにおいて、メモリセルアレイ１に転送されたデータが、各メモリブロックのメモリセルに書込まれる。
【０１８２】
なお、図６においては、入力レジスタ５Ｌへのデータの書込終了直後の第６サイクルにおいて、メモリセルアレイ１へのデータの転送動作を開始させる制御方法が示されている。
【０１８３】
しかし、これに限らず、メモリセルアレイ１へのデータの転送動作の開始時期は、第６サイクルよりも遅らせてもよい。その理由は、第６サイクル以降、入力レジスタ５Ｌにはデータが保持されているため、いつでもデータの転送が実行できるからである。
【０１８４】
さらに、たとえば、メモリセルアレイ１のメモリセルに書込むデータを遅くとも第８サイクルの始まりまでに用意する必要がある場合は、メモリセルアレイへの書込動作の開始を、図６に示されている場合よりも２サイクル前に開始させることも可能である。
【０１８５】
この第３実施例では、ＳＲＡＭにおいて、入力レジスタ５Ｌをを設けたことにより、データの書込においてバースト動作を実行することができる。このため、書込動作の速度を高速化することができる。さらに、読出においてバースト出力を行なうＳＲＡＭに、この実施例のような入力レジスタ５Ｌを設けた場合には、データの書込速度を、データの読出速度と同じ速度まで高速化することができる。
【０１８６】
第４実施例
次に、第４実施例について説明する。この第４実施例においては、第３実施例の変形例について説明する。
【０１８７】
図７は、第４実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。この図７において図５と共通する部分には同一の参照符号を付し、その説明を省略する。
【０１８８】
図７のＳＲＡＭが図５のものと異なるのは、バーストカウンタ部８が設けられていないことおよび書込外部チャンクアドレス信号ＥＸＴ．ＣＨＡＷが入力レジスタ５Ｌの制御信号として用いられることである。
【０１８９】
外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷは、図６に示された内部チャンクアドレス信号ＩＮＴ．ＣＨＡと同様にクロック信号ＣＬＫの１サイクルごとにアドレスが変化する信号である。すなわち、外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷは、ＳＲＡＭの動作サイクルを規定するクロック信号ＣＬＫと同期する信号である。この外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷは、外部から入力ピン９９を介して入力レジスタ５Ｌに供給される。
【０１９０】
入力レジスタ５Ｌでは、外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷに応答して、データを書込むデータ保持ブロックが順次変更される。
【０１９１】
次に、図７のＳＲＡＭの読出動作を説明する。図８は、図７のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。以下の説明においては、図６に示されたタイミングチャートと同様の動作の説明を省略する。
【０１９２】
図８に示されるタイミングチャートが、図６に示されるタイミングチャートと異なるのは、外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷである。図８に示されるように、外部書込チャンクアドレス信号ＷＸＴ．ＣＨＡＷは、図６に示される内部チャンクアドレス信号ＩＮＴ．ＣＨＡと同様にアドレスがクロック信号ＣＬＫに同期して変化する。
【０１９３】
これにより、図７のＳＲＡＭでは、図５のＳＲＡＭと同様に、データの書込時においてバースト動作を実行することができる。
【０１９４】
このように、第４実施例によるＳＲＡＭでは、第３実施例の場合と同様に、書込時に、バースト動作をすることができる。したがって、第４実施例によるＳＲＡＭでは、第３実施例の場合と同様の効果を得ることができる。
【０１９５】
それに加えて、第４実施例によるＳＲＡＭでは、次のような特徴的な効果を得ることができる。メモリセルアレイ１におけるメモリセルへのデータの書込動作は、必ずしも、バーストカウンタ部のカウント結果に基づくバーストシーケンスに従って実行されるとは限らない。
【０１９６】
したがって、このように、外部から外部書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷを供給することにより、外部装置から書込時のバースト動作を自由に制御することができる。
【０１９７】
第５実施例
次に、第５実施例について説明する。この第５実施例では、以上に説明した実施例を組合せた例について説明する。詳しくは、この実施例５では、書込動作および読出動作をオーバーラップさせて実行するＳＲＡＭの例について説明する。
【０１９８】
図９は、第５実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。この図９に示されるＳＲＡＭは、図３の出力レジスタ５Ａ〜５Ｋを２つ（５Ａおよび５Ｂ）に変更したＳＲＡＭにおけるメモリセルアレイ１からのデータの読出動作に関連する回路（読出回路）と、図７のＳＲＡＭにおいてメモリセルアレイ１へのデータの書込動作に関連する回路（書込回路）とを組合せたものである。ただし、これらの読出回路および書込回路を組合せたことに対応して、制御回路７６が新たに設けられている。
【０１９９】
したがって、図９のＳＲＡＭにおいては、図３および図７のそれぞれと共通する部分に同一の参照符号を付してある。そして、以下の説明においては、そのような共通する部分の説明を省略する。
【０２００】
図９を参照して、制御回路７６は、外部からアレイ読出／書込制御信号Ｒ／ＷＡＣを受け、その信号に応答して、センスアンプ４１と、ライトドライバ４２とを選択的に動作させる。センスアンプ４１は読出時に選択され、ライトドライバ４２は書込時に選択される。ここで、アレイ読出／書込制御信号Ｒ／ＷＡＣは、センスアンプ４１と、ライトドライバ４２とを選択するための信号である。
【０２０１】
このように構成された図９のＳＲＡＭにおいては、メモリセルアレイ１からのデータの読出時およびメモリセルアレイ１へのデータの書込時のそれぞれにおいてバースト動作が実行される。
【０２０２】
次に、図９のＳＲＡＭにおけるデータの書込動作および読出動作について説明する。図１０は、図９のＳＲＡＭの書込動作時および読出動作時における各部の動作波形を示すタイミングチャートである。以下の説明においては、これまでに示した実施例と共通する動作の説明を省略する。
【０２０３】
図１０のタイミングチャートには、大きく分けて次の３つの動作が示される。すなわち、メモリセルアレイ１におけるアドレスＡｚへのデータの書込動作、メモリセルアレイ１におけるアドレスＡｎからのデータの読出動作およびメモリセルアレイ１におけるアドレスＡｍからのデータの読出動作の３つの動作である。
【０２０４】
これらの３つの動作は、各々が次のような動作に分けられる。
アドレスＡｚへのデータの書込動作は、次の２つの動作に分けられる。すなわち、その２つの動作とは、第２〜第５サイクルにわたって実行される、入力レジスタ５Ｌへのデータの書込の動作ａ１と、第１１〜第１３サイクルにわたって実行される、入力レジスタ５Ｌからメモリセルアレイ１へのデータの転送の動作ａ２とである。
【０２０５】
アドレスＡｎからのデータの読出動作は、次の２つの動作に分けられる。すなわち、その２つの動作とは、第３〜第５サイクルにわたって実行される、メモリセルアレイ１から出力レジスタ５Ａまたは５Ｂへのデータの転送の動作ｂ１と、第６〜第９サイクルにわたって実行される、出力レジスタ５Ａまたは５Ｂからデータ入出力ピン９へのデータの転送の動作ｂ２とである。
【０２０６】
アドレスＡｍからのデータの読出動作は、次の２つの動作に分けられる。すなわち、その２つの動作とは、第７〜第９サイクルにわたって実行されるメモリセルアレイ１から出力レジスタ５Ａまたは５Ｂへのデータの転送の動作ｃ１と、第１０〜第１３サイクルにわたって実行される出力レジスタ５Ａまたは５Ｂからデータ入出力ピン９へのデータの転送の動作ｃ２とである。
【０２０７】
図１０に示された動作のうち、データの書込動作および読出動作の各々は、これまでに示した実施例と同様であるため、次の点を除いて詳細な説明を省略する。
【０２０８】
図９のＳＲＡＭでは、メモリセルアレイ１に対する読出動作および書込動作において、センスアンプ４１と、ライトドライバ４２とを選択的に動作させる必要がある。アレイ読出／書込制御信号Ｒ／ＷＡＣがＨレベルの場合は、センスアンプ４１が選択的に動作し、アレイ読出／書込制御信号Ｒ／ＷＡＣがＬレベルの場合は、ライトドライバ４２が選択的に動作する。
【０２０９】
このように構成された図９のＳＲＡＭにおいては、データの書込時およびデータの読出時において、ともにバースト動作を実行することができる。
【０２１０】
さらに、図９のＳＲＡＭにおいて特徴的なことは次の点である。すなわち、メモリセルアレイ１から出力レジスタ５Ａまたは５Ｂへのデータの転送動作（ｂ１，ｃ１）または入力レジスタ５Ｌからメモリセルアレイ１へのデータの転送動作（ａ２）と、出力レジスタ５Ａまたは５Ｂからデータ入出力ピン９へのデータの転送動作（ｂ２，ｃ２）またはデータ入出力ピン９から入力レジスタ５Ｌへのデータの転送動作（ａ１）とをオーバーラップして実行させることができる。
【０２１１】
このように図９のＳＲＡＭでは、このようなオーバーラップ動作が実行できるため、メモリセルアレイ１の使用効率を向上することができ、その結果、ＳＲＡＭのシステムの高性能化を図ることができる。
【０２１２】
第６実施例
次に、第６実施例について説明する。この第６実施例においては、入力レジスタに保持されており、まだメモリセルアレイに書込まれていないデータを高速で読出すことが可能な例について説明する。
【０２１３】
図１１は、第６実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。図１１において図９と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０２１４】
図１１のＳＲＡＭが図９のものと異なるのは、次の点である。デコーダ７３の代わりにデコーダ７７が設けられている。マルチプレクサ６０〜６３の代わりにマルチプレクサ６４〜６７が設けられている。デコーダ７４の代わりにデコーダ７８が設けられている。入力レジスタ５Ｌに保持されたデータの転送先が、ライトドライバ４２と、マルチプレクサ６４〜６７とであることである。以上が主な相違点である。
【０２１５】
読出レジスタアドレス信号ＲＲＡに基づいて、デコーダ７８は、マルチプレクサ６４〜６７の各々が、入力される３つのデータのうちの１つを選択するための選択信号を出力する。マルチプレクサ６４〜６７は、それぞれ図９のマルチプレクサ６０〜６３に対応するものである。
【０２１６】
入力レジスタ５Ｌのデータ保持ブロックＬ０〜Ｌ３に保持されたデータは、ライトドライバ４２に供給される他、マルチプレクサ６４〜６７にそれぞれ供給される。
【０２１７】
マルチプレクサ６４は、データ保持ブロックＡ０，Ｂ０およびＬ０に保持されたデータをそれぞれ受ける。マルチプレクサ６５は、データ保持ブロックＡ１，Ｂ１およびＬ１に保持されたデータをそれぞれ受ける。マルチプレクサ６６は、データ保持ブロックＡ２，Ｂ２およびＬ２に保持されたデータをそれぞれ受ける。マルチプレクサ６７は、データ保持ブロックＡ３，Ｂ３およびＬ３に保持されたデータをそれぞれ受ける。
【０２１８】
マルチプレクサ６４〜６７の各々は、出力レジスタ５Ａおよび５Ｂならびに入力レジスタ５Ｌのうち１つのレジスタからのデータを、デコーダ７８からの選択信号に応答して選択的にマルチプレクサ７へ供給する。
【０２１９】
このような構成により、図１１のＳＲＡＭにおいては、入力レジスタ５Ｌに保持されており、まだメモリセルアレイ１のメモリセルに書込まれていないデータを、データ入出力ピン９から外部へ出力することができる。したがって、入力されたデータを高速で外部に取出すことができる。
【０２３２】
【発明の効果】
請求項１に記載の本発明によれば、複数の入力レジスタにおいて、複数の動作サイクルにわたってデータ入力ピンを介して入力されるデータが、複数の入力データ保持ブロックにそれぞれ書込まれて保持される。そして、そのように保持されたデータは、メモリセルアレイの各ブロックのメモリセルに一括転送される。
【０２３３】
このように入力レジスタを設け、メモリセルアレイの各ブロックのメモリセルにデータを一括転送することにより、外部からメモリセルアレイのメモリセルへのデータの書込動作をメモリセルアレイの動作速度と無関係に高速化することができる。
【０２３７】
さらに、出力レジスタに保持されたデータの他に、メモリセルアレイのメモリセルに転送されるデータと同じデータが、データ選択手段に供給される。
【０２３８】
したがって、メモリセルアレイのメモリセルに記憶されたデータを読出す場合は、出力レジスタに保持されたデータを選択的にバースト出力できる。一方、入力レジスタに保持された状態でまだメモリセルアレイに書込まれていないデータを読出す場合は、入力レジスタに保持されたデータを選択的にバースト出力できる。
【０２３９】
このように、入力レジスタに保持された状態でまだメモリセルアレイに書込まれていないデータをバースト出力できるので、データを高速で外部へ取出すことができる。
【０２４０】
請求項２に記載の本発明によれば、データ入出力ピンから入力レジスタのデータの転送、入力レジスタからメモリセルアレイの複数のブロックへのデータの転送、メモリセルアレイの複数のブロックから複数の出力レジスタへのデータの転送、および複数の出力レジスタからデータ出力ピンへのデータの転送が実行される。
【０２４１】
このため、メモリセルアレイから外部へのデータの読出を複数の出力レジスタを介して行なうことができ、かつ、外部からメモリセルアレイへのデータの書込を入力レジスタを介して行なうことができる。その結果、データの読出動作およびデータの書込動作をともにメモリセルアレイの動作速度と無関係に高速化することができる。
【０２４２】
さらに、入力レジスタからメモリセルアレイの複数のブロックへのデータの転送動作またはメモリセルアレイの複数のブロックから複数の出力レジスタへのデータの転送動作と、データ入力ピンから入力レジスタへのデータの転送動作または複数の出力レジスタからデータ出力ピンへのデータの転動動作とが、同時に実行される。
【０２４３】
このように半導体記憶装置内におけるデータの転送動作をオーバーラップてし行なうことができるため、メモリセルアレイの使用効率を高めることができる。
【図面の簡単な説明】
【図１】第１実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図２】図１のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。
【図３】第２実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図４】図３のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。
【図５】第３実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図６】図５のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。
【図７】第４実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図８】図７のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。
【図９】第５実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図１０】図９のＳＲＡＭの書込動作および読出動作時における各部の動作波形を示すタイミングチャートである。
【図１１】第６実施例によるバースト動作が可能なＳＲＡＭの構成を示すブロック図である。
【図１２】バースト動作が可能な従来のＳＲＡＭの構成を示すブロック図である。
【図１３】図１２のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。
【図１４】図１２のＳＲＡＭの書込動作時における各部の動作波形を示すタイミングチャートである。
【図１５】バースト動作が可能なその他の従来のＳＲＡＭの構成を示すブロック図である。
【図１６】図１５のＳＲＡＭの読出動作時における各部の動作波形を示すタイミングチャートである。
【符号の説明】
１  メモリセルアレイ、２，７２〜７４  デコーダ、７，６０〜６７，６０ａ〜６３ａ  マルチプレクサ、８  バーストカウンタ部、５Ａ〜５Ｋ  出力レジスタ、５Ｌ  入力レジスタ、Ａ０〜Ａ３，Ｂ０〜Ｂ３，Ｋ０〜Ｋ３，Ｌ０〜Ｌ３  データ保持ブロック、Ｍ０〜Ｍ３  メモリブロック。
【図１】
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【図２】
0003577119.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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