【事件の表示】
　特願２００１−３８１０８５「ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置及びその製造方法」拒絶査定不服審判事件〔平成１５年　４月２５日出願公開、特開２００３−１２４４７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年１２月１４日（パリ条約による優先権主張２００１年１０月３日、台湾）の出願であって、平成１８年５月２２日付けで拒絶査定がなされ、これに対して同年８月２８日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２０年１１月１１日付けで審尋がなされたものである。
　　
第２．平成１８年８月２８日付けの手続補正（以下、「本件補正」という。）の却下の決定
　［補正却下の決定の結論］
　平成１８年８月２８日付けの手続補正を却下する。
　［理由］
１．本件補正の内容      　
　本件補正は、明細書の０００５段落ないし０００８段落を補正するとともに、補正前の請求項１ないし２４を補正後の請求項１ないし２４と補正するものであって、補正後の請求項１９は以下のとおりである。
「【請求項１９】ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置であって、
　基板と、
　前記基板表面に形成され、上側の平面部及び二つの直立側辺部を含む表面を有する共通ゲート層と、
　前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部並びに前記基板表面に形成される第一絶縁層と、
　前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネルと、
　前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区と、
　前記共通ゲート層の前記上側の平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に前記第一及び第二バーティカルチャネルとは異なる水平面上に位置するように設けられた、Ｎ＋ドープとＰ＋ドープを行うことで形成されたイントリンシック区と、
　前記バーティカルチャネルを被覆する第二絶縁層と、
　前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層と、
からなり、前記第一ドープ区、前記第二ドープ区、前記イントリンシック区、及び前記第一及び第二バーティカルチャネルが全て前記第一絶縁層上に位置することを特徴とするＣＭＯＳ装置。」
　
２．補正内容の整理
　請求項１９についての補正の内容を以下に整理する。
　請求項１９についての補正は、補正前の請求項１９の「前記基板表面に形成され、平面部及び二つの直立側辺部を含む表面を有する共通ゲート層」を，補正後の請求項１９の「前記基板表面に形成され、上側の平面部及び二つの直立側辺部を含む表面を有する共通ゲート層」とする補正（補正事項１）と、補正前の請求項１９の「前記共通ゲート層及び前記基板表面に形成される第一絶縁層」を，補正後の請求項１９の「前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部並びに前記基板表面に形成される第一絶縁層」とする補正（補正事項２）と、補正前の請求項１９の「前記共通ゲート層の前記平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に設けられたイントリンシック区」を，補正後の請求項１９の「前記共通ゲート層の前記上側の平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に前記第一及び第二バーティカルチャネルとは異なる水平面上に位置するように設けられた、Ｎ＋ドープとＰ＋ドープを行うことで形成されたイントリンシック区」とする補正（補正事項３）と、補正前の請求項１９の「からなる」を，補正後の請求項１９の「からなり、前記第一ドープ区、前記第二ドープ区、前記イントリンシック区、及び前記第一及び第二バーティカルチャネルが全て前記第一絶縁層上に位置する」とする補正（補正事項４）に区分できる。
　
３．補正の目的の適否についての検討　　
　請求項１９についての補正の適否について検討する。
　補正事項１についての補正は、「共通ゲート層」を形成する箇所を限定するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下「改正前の特許法」という。）第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　補正事項２についての補正は、「第一絶縁層」を形成する箇所を限定するものであるから、改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　補正事項３についての補正は、「イントリンシック区」を形成する箇所を限定するとともに、「イントリンシック区」が「Ｎ＋ドープとＰ＋ドープを行うこと」により形成されるものであると限定するものであるから、改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮に該当する。
　補正事項４についての補正は、「前記第一ドープ区、前記第二ドープ区、前記イントリンシック区、及び前記第一及び第二バーティカルチャネル」が「第一絶縁層上に位置する」と限定するものであるから、改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、請求項１９についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定する要件を満たすものである。
　
４．独立特許要件についての検討
　上記３．において検討したとおり、請求項１９についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の請求項１９に係る発明が、独立して特許を受けられるものであるか否かについて更に検討する。
　
　以下では、補正後の請求項１９に係る発明について検討する。
（１）補正後の請求項１９に係る発明
　補正後の請求項１９に係る発明（以下、「補正発明１９」という。）は、上記第２．１．に記載したとおりである。
　
（２）刊行物に記載された発明
　刊行物１：特開昭６０−１６０１６９号公報
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開昭６０−１６０１６９号公報（以下、「刊行物１」という。）には、「ＭＯＳトランジスタおよびその製造方法」（発明の名称）に関して、第４図ないし第７図とともに、以下の事項が記載されている。
　
ア　「〔発明の目的〕
　本発明は、上述の実情に鑑み、集積化した際に１素子当りの占有面積が大きく、高密度化が容易に実現でき、しかも製造が容易であるのみならず、良好な特性を得ることができ、特に、ダブルゲート構造とすることが容易で、接合リークの減少や歩留りの向上を図ることが可能なＭＯＳトランジスタおよびその製造方法の提供を目的とする。」（第２頁左下欄第２行ない第９行）
イ　「〔発明の概要〕
　すなわち、本発明に係るＭＯＳトランジスタの特徴は、絶縁基板上のゲート電極と絶縁層を介して形成された半導体層と、上記ゲート電極上部と上記絶縁基板上部に延在する上記半導体層に形成された不純物導入領域よりなるソースおよびドレイン電極と、上記ゲート電極側面部の不純物の導入されていない上記半導体層よりなる活性層を有することである。
　また、本発明に係るＭＯＳトランジスタの製造方法の特徴は、絶縁基板上にゲート電極を形成する工程と、上記ゲート電極を覆う第１の絶縁層を形成する工程と、上記ゲート電極を覆いかつ上記絶縁基板上部に延在する半導体層を形成する工程と、上記ゲート電極上部と上記絶緑基板上部の上記半導体層に不純物を導入する工程と該不純物が導入された上記ゲート電極上部と上記絶縁基板上部の上記半導体層にソースおよびドレイン電極を形成する工程よりなることである。
　したがって、ソース、ゲート、ドレインがゲート電極側面部にて基板上の略垂直方向に配されたいわゆる縦型ＴＦＴを構成することができ、高密度化が容易に実現できるのみならず、不純物導入がセルフアラインによって簡単な工程で行なえる。さらに、ダブルチャンネル構造をとることが容易であり、接合リークの低減および歩留りの向上も図れる。」（第２頁左下欄第１０行ないし同頁右下欄第１６行）
ウ　「〔実施例〕
　以下、本発明の好ましい実施例について、図面を参照しながら説明する。
　第４図Ａ〜Ｆは、本発明の第１の実施例となるＭＯＳトランジスタおよびその製造方法を説明するための製造工程に沿って順次示す概略断面図である。
　先ず、第４図Ａにおいて、石英板あるいはガラス板等の絶縁基板１１上に、例えば不鈍物導入多結晶シリコン（いわゆるＤｏｐｅｄ　Ｐｏｌｙ−Ｓｉ）等のゲート電極を形成するための低抵抗層１２を、ＣＶＤ（化学気相成長）法等により被着形成する。この低抵抗層１２としては、例えばＡｌ（アルミニウム）等の金属を用いてもよい。　　　　　　　
　次に、この低抵抗層１２を、フォトリソグラフィ等によりパターンエッチング処理して、第４図Ｂに示すようなゲート電極１３を形成し、このゲート電極１３の表面に、熱酸化法あるいはＣＶＤ法等により、ＳｉＯ２（酸化シリコン）等の絶縁層１４を形成する。この場合、上記パターンエッチング処理前に、第４図Ａの低抵抗層１２の表面にＳｉＯ２等の絶縁層を熱酸化法やＣＶＤ法等によって形成しておき、その後、上記パターンエッチング処理および絶縁層形成処理を行なうことにより第４図Ｂに示すように、絶縁層１４の図中上部（ゲート電極１３の直上部）の厚みを厚くすることが好ましい。
　次に、絶縁層１４及び絶縁基板１１上にＰｏｌｙ−Ｓｉ（多結晶シリコン）等をＣＶＤ法等により例えば約１０００Å程度あるいはこれ以下の厚みに被着形成し、パターンエッチング処理を施して、第４図Ｃに示すように、ゲート電極１３を絶縁層１４を介して覆いかつ絶縁基板１１上部に延在する半導体層１５を形成する。この半導体層１５上方より垂直下方に向かって、第４図Ｃの矢印に示すように例えばＡｓ（ヒ素）等のＶ族元素のイオンを注入し、９００℃〜１０００℃程度でアニール処理して注入イオンを活性化することにより、第４図Ｄに示すような３箇所の不純物導入されたＮ＋型の領域２１，２２，２３が形成される。この場合、イオン注入の直進性により、元の第４図Ｃの半導体層１５のうちで、ゲート電極１３上部の領域２２および絶縁基板１１上部の領域２１，２３のみに不純物（上記Ａｓ）が導入され、ゲート電極１３の両側部の各領域２４，２５は高抵抗半導体のゲート活性領域として残されるような、いわゆるセルフアラインが実現できる。
　次に、これらの各領域が形成された半導体層上に、第４図Ｅに示すようにＳｉＯ２等の絶縁層１６をＣＶＤ法当により被着形成する。この絶縁層１６に対して、上記領域２１の直上部、および領域２３の直上部に、電極コンタクト用窓開けを行なった後、Ａｌ（アルミニウム）等の導電材料を例えば蒸着法により被着形成し、パターンエッチングを施して、第４図Ｆに示すような電極３１，３３を形成する。なお、電極用の導電材料としては、微量（約１％程度）のＳｉ（シリコン）や、ＳｉおよびＣｕ（銅）等が混入されたＡｌを用いてもよい。
　この第４図Ｆの構造を有するＭＯＳトランジスタにおいては、例えば領域２１がソースに、領域２３がドレインにそれぞれ対応し、これらのソース領域２１とドレイン領域２３との間に、導電領域２２を挟んで２つのゲート活性領域２４，２５が形成され、いわゆるダブルゲートタイプあるいはダブルチャンネルタイプの縦型ＴＦＴ（薄膜トランジスタ）を構成できる。」（第２頁右下欄第１７行ないし第３頁右下欄第３行）
エ　「以上説明した本発明の第１の実施例によれば、イオン注入の直進性を利用したセルフアラインによってソース、ドレイン等の不純物導入領域２１，２２，２３を形成できるため、不純物導入用のマスクが不要となり製造が容易に行なえる。また、ゲート活性領域２４，２５は絶縁基板１１に対して垂直方向に配され、その分だけ素子の占有面積を小さくできるため、集積化の際の高密度化が容易に実現できる。さらに、２つのゲート活性領域２４，２５がソース、ドレイン間に直列に挿入されているため、接合リークが少なく、オン，オフ抵抗比を高くとり得るとともに、一方のゲート活性領域についてショート等の不良が発生しても誤動作には至らないため、信頼性が高く、また製品の歩留りも向上する。」（第３頁右下欄第４行ないし第１８行）
オ　「次に、第６図は、本発明の第３の実施例としての相補型ＭＯＳ（いわゆるＣＭＯＳ）トランジスタの構造を概略的に示す断面図である。
　この第６図に示すＣＭＯＳトランジスタにおいては、前述した第１の実施例と略同様な構成を有するＮチャンネルＭＯＳ部１０ＮとＰチャンネルＭＯＳ部１０Ｐとが、絶縁基板１１上で隣接して配置されている。これらの各ＭＯＳ部１０Ｎ，１０Ｐにおける前記第４図Ｆの各部と対応する部分には、同一の参照番号を付し、さらにＮチャンネルＭＯＳ部１０Ｎについては参照番号に文字「Ｎ」を添附し、ＰチャンネルＭＯＳ部１０Ｐについては参照番号に文字「Ｐ」を添附している。
　このようなＣＭＯＳトランジスタの製造方法は、前述した第１の実施例と略同様であるが、第４図Ｃのイオン注入工程においては、ＮチャンネルＭＯＳ部１０Ｎを形成するためのＡｓ等のＶ族元素イオン注入工程と、ＰチャンネルＭＯＳ部１０Ｐを形成するためのＢ（ホウ素）等のIII族元素イオン注入工程とを、それぞれ独立に行なうことが必要となる。この場合、一方のＭＯＳ部形成用のイオン注入時には、他方のＭＯＳ部形成部分をマスクしておくことが必要なことは勿諭である。そして、第６図中央部分の隣接して形成されたＮ＋型ドレイン領域２３ＮとＰ＋型ドレイン領域２３Ｐとの両者にまたがるように電極コンタクト用窓開けを行ない、Ａｌ等の導電材料より成る出力取り出し用の電極３４を形成すればよい。この場合、例えばＰチャンネルＭＯＳ部１０Ｐのソース領域２１Ｐに接触するソース電極３５を＋ＶDD電源に接続し、ＮチャンネルＭＯＳ部１０Ｎのソース領域２１Ｎに接触するソース電極３６を接地することよって、一般のＣＭＯＳインバータを構成できる。
　この第３の実施例によれば、各ＭＯＳ部をそれぞれダブルゲートあるいはダブルチャンネル構造としながらも、極めて小さな面積ＣＭＯＳトランジスタ構造を形成できるため、接合リークが少なく、信頼性を高めかつ歩留りの向上が図れるＣＭＯＳトランジスタを高密度に集積化でき、しかも製造も容易である。」（第４頁左上欄第１２行ないし同頁左下欄第１１行）
カ　「ところで、このようなＣＭＯＳインバータの各ゲート電極１３Ｎ，１３Ｐは、通常の場合共通接続して用いられることを考慮し、これらのゲート電極１３Ｎ、１３Ｐを一体化した第７図に示す第４の実施例のような構造とすることも可能である。　
　この第７図に示す本発明の第４の実施例においては、共通のゲート電極１３上部に（絶縁層１４を介して）Ｎ＋型ドレイン領域２２ＮおよびＰ＋型ドレイン領域２２Ｐを隣接させて形成している。また、ＮチャンネルＭＯＳ部１０Ｎについては、前述した第５図に示す第２の実施例と同様に、絶縁基板１１上のＮ＋ソース領域２１Ｎとゲート電極１３上のＮ＋ドレイン領域２２Ｎとの間のゲート電極１３の図中左側方位置にゲート活性領域２４Ｎが配される構成を有し、これと対称的に、ＰチャンネルＭＯＳ部１０Ｐについては、絶縁基板１１上のＰ＋ソース領域２１Ｐとゲート電極１３上のＰ＋ドレイン領城２２Ｐとの間のゲート電極１３の図中右側方位置にゲート活性領域２４Ｐが配される構成を有している。他の構成および製造方法は、前述した本発明の第１ないし第３の実施例と同様であるため説明を省略する。この第４の実施例によれば、ゲート電極１３が共通化されているため、ＣＭＯＳインバータをより高密度に形成できる。」（第４頁左下欄第１２行ないし同頁右下欄第１５行）
キ　「〔発明の効果〕
　本発明に係るＭＯＳトランジスタおよびその製造方法によれば、ゲート活性領域が絶縁基板上の略垂直方向に配され、ソース、ゲート、ドレインが縦方向に配されるいわゆる縦型のＴＦＴ（薄膜トランジスタ）を、イオン注入法を用いたセルフアラインによって簡単な工程で得ることができ、高密度化が容易に実現できる。また、ダブルゲートあるいはダブルチャンネル構造を小さな面積でしかも容易に形成できるため、高密度化と同時に、接合リークの低減および歩留りの向上も達成できる。」（第４頁右下欄第１６行ないし第５頁左上欄第７行）
　
  上記アないしキの記載を総合すると、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認める。
　「ゲート電極１３の両側壁部に形成された縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）と縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）とを備えたダブルチャネル構造ＣＭＯＳトランジスタであって、
　絶縁基板１１と、
　前記絶縁基板１１の表面に形成され、前記両側壁部を備えた前記ゲート電極と、
　前記ゲート電極の表面及び前記両側壁部に形成された絶縁層１４と、
　前記絶縁基板の表面と前記絶縁層１４の表面とに形成された半導体層１５と、
　前記半導体層１５から形成され、前記両側壁部の表面の前記絶縁層１４の表面に形成された前記縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｐチャネル２４Ｐと、
　前記縦型Ｎチャネル２４Ｎに接続して形成されたドレイン領域２２Ｎとソース領域２１Ｎと、前記縦型Ｐチャネル２４Ｐに接続して形成されたドレイン領域２２Ｐとソース領域２１Ｐと、
　前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４と、
　前記縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル２４Ｐ表面に被着形成された絶縁層１６と、
　前記半導体層１５が前記絶縁層１６に覆われていない位置に形成されたソース電極３５，３６とを備えたことを特徴とするＣＭＯＳトランジスタ。」
　　
　刊行物２：特開昭６０−１８６０５３号公報
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開昭６０−１８６０５３号公報（以下、「刊行物２」という。）には、「薄膜相補型ＭＯＳ回路」（発明の名称）に関して、第１図ないし第４図とともに、以下の事項が記載されている。　　
　
「〔技術分野〕
　本発明は、薄膜トランジスタ（以下ＴＦＴと記す。）で構成する、薄膜相補型ＭＯＳ回路（以下薄膜ＣＭＯＳ回路と記す。）の共通電極部の構造に関するものである。
〔徒来技術〕
　従来のシリコンウエハに形成する、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタより構成されるＣＭＯＳ回路では、各々のトランジスタを同一ウエハに形成する際、Ｎ型ウエハ使用の時はＰ型ウエルを、Ｐ型ウエハ使用の時はＮ型ウエルを形成した後、ウエハ内のウエル部と、ウエル部以外に、別々にＭＯＳトランジスタを形成し、共通電極領域を、アルミニウム等の導電体材料で接続してＣＭＯＳ構造とするものであって、この方法では、必ずウエハとは型の異なるウエハが必要となり、共通電極領域からの電極の引き出しに２点のコンタクトを必要とする点、およびトランジスタ間隔縮少の点で限界が生じ、微細化を進める上で問題があった。
〔目的〕
　本発明はこのような問題点を解決するもので、その目的とするところは、同一半導体に、Ｎ型ＴＦＴおよびＰ型ＴＦＴを形成して薄膜ＣＭＯＳ回路を構成することにより、トランジスタ間隔を減少させ、かつ共通電極を唯一のコンタクトで取りＣＭＯＳ回路の微細化をはかることにある。
〔概要〕
　Ｎ型薄膜トランジスタおよびＰ型薄膜トランジスタで構成する薄膜ＣＭＯＳ回路の共通となる電極部を、同一半導体に形成し、かつ唯一のコンタクトで電極を形成することを、特徴とする。
〔実施例〕
　以下、本発明について、実施例に基づき詳細に説明する。
　説明にあたり、回路として基本回路であるインバータを使用する。第１図が従来のシリコンウエハに作製したインバータを、第２図がＴＦＴで構成したインバータを示す。第１図（ａ）および第２図（ａ）は、インバータの上面図を、第１図（ｂ）および第２図（ｂ）は、各々ＡＡ’およびＢＢ’で切断した際の断面図である。
　第１図と第２図で示すＣＭＯＳ回路の構造上ならびに作製上の相異点は、薄膜ＣＭＯＳ回路（第２図（ｂ））では、ウエル２を形成することなく、同一半導体層１２に、Ｎ型ＴＦＴおよびＰ型ＴＦＴのソースおよびドレイン領域を形成していること、さらに、Ｎ型トランジスタおよびＰ型トランジスタの電極の中で、共通となる電極、図中では、ドレイン電極とゲート電極であるが、ドレイン電極を、両トランジスタのドレイン領域より、唯一のコンタクトにより取り出していることである。
　続いて薄膜ＣＭＯＳ回路の製造法について、説明を加える。
　絶縁基板１１上に半導体層１２を形成し、適当な形状にエッチングした後ゲート膜を形成する。次いで、半導体層形成後の不純物拡散あるいは高導電性材料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよびＰ型ＴＦＴのソースおよびドレイン領域を不純物イオンビームのイオン打ち込み等で形成する。ソースおよびドレイン領域は、片側のＴＦＴを、レジスト等でマスクをして、Ｎ型ＴＦＴおよびＰ型ＴＦＴで別々に形成する。第２図ｂの如くソースおよびドレイン領域は、両トランジスタ共に同一半導体層に形成し、特にドレイン領域は、両トランジスタ間で十分近接させ、１３，１４，１５のような構造とする。次いで層間絶縁層１８を形成した後、導電性材料によりコンタクトをとり、インバータを形成する。
　加えて、第３図は、作製法は前述のとおりであるが、共通であるドレイン電極を、イオン打ち込み等で形成したドレイン領域の、Ｐ型およびＮ型不純物が混在する重なり領域１５より取り出したことを示す図である。
　第４図は、ソース領域およびドレイン領域の形成法を除いて上述と同様に作製する。ソース領域およびドレイン領域は、不純物注入の際、まずソース領域およびドレイン領域全面にＮ型不純物またはＰ型不純物を注入し、Ｎ型不純物注入の際はＮ型ＴＦＴを、Ｐ型不純物注入の際はＰ型ＴＦＴを、レジスト等でマスクをして、逆の型の不純物注入を行ない、Ｎ型ＴＦＴおよびＰ型ＴＦＴのソース領域およびドレイン領域を形成する。
〔効果〕
　以上述べてきたように、本発明によれば、薄膜ＣＭＯＳ回路のＮ型ＴＦＴおよびＰ型ＴＦＴにおいて、各々のソース領域およびドレイン領域を、同一の半導体薄膜中に形成することで、トランジスタ間隔の大幅な縮少が可能となり、薄膜ＣＭＯＳ回路自体の微細化および薄膜ＣＭＯＳ回路を用いた集積回路高集積化に多大な効果を有するものである。
　加えて、第３図に示す如く、ソース領域およびドレイン領域を、多結晶中あるいは非晶質層中に形成するので、Ｐ型領域とＮ型領域との接触による、キャリアの流れの制限が、単結晶中に形成する際と比較して、緩和され第３図のような電極の引き出しにより、コンタクトを十分に取ることができる。
　第４図では、Ｎ型ＴＦＴおよびＰ型ＴＦＴの共通電極領域の境界部の構造が簡略化されるので、第２図の如く、共通電極１９の取り出しを、Ｎ型ＴＦＴおよびＰ型ＴＦＴに、またがって取り出す場合には、型の異なる不純物の混在領域がないので共通電極部の縮少が可能となり、さらに進んだ微細化が可能となる。」（第１頁左下欄下から５行ないし第３頁左上欄第３行）
　
（３）補正発明１９と刊行物発明との対比
　補正発明１９と刊行物発明とを対比する。
（ａ）補正発明１９の「バーティカルチャネル薄膜トランジスタ」とは、チャネルが縦型である薄膜トランジスタであるから、刊行物発明の「ゲート電極１３の両側壁部に形成された縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）と縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）とを備えたダブルチャネル構造ＣＭＯＳトランジスタ」は、補正発明１９の「ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置」に相当する。
（ｂ）刊行物発明の「絶縁基板１１」は、補正発明１９の「基板」に相当する。
（ｃ）刊行物１の第４図Ｂから、ゲート電極１３が上側に平面を備えることは明らかであるから、刊行物発明の「前記絶縁基板１１の表面に形成され、前記両側壁部を備えた前記ゲート電極」は、補正発明１９の「前記基板表面に形成され、上側の平面部及び二つの直立側辺部を含む表面を有する共通ゲート層」に相当する。
（ｄ）刊行物発明の「前記ゲート電極の表面及び前記両側壁部に形成された絶縁層１４」は、「第一絶縁層」が「基板表面」に形成されることは別として、補正発明１９の「前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部」「に形成される第一絶縁層」に相当する。
（ｅ）刊行物発明の「前記絶縁層１４の表面に形成された半導体層１５」は、補正発明１９の「前記第一絶縁層表面に設けられた半導体層」に相当し、刊行物発明の「前記半導体層１５から形成され、前記両側壁部の表面の前記絶縁層１４の表面に形成された前記縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｐチャネル２４Ｐ」は、補正発明１９の「前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネル」に相当する。
（ｆ）本願の明細書の「図６で示されるように、Ｎ+ドープ区４２は、左側のチャネル４６の両側にＮ+ソース４２ａ及びＮ+ドレイン４２ｂとなり、Ｐ+ドープ区４４は右側のチャネル４６の両側にＰ+ソース４４ａ及びＰ+ドレイン４４ｂとなる。」（【００１５】段落）、「２つのチャネル４６の両端には第一ドープ区４２及び第二ドープ区４４が設けられる。」（【００１７】段落）との記載から、補正発明１９の「第一ドープ区及び第二ドープ区」は「Ｎ+ソース４２ａ及びＮ+ドレイン４２ｂ」及び「Ｐ+ソース４４ａ及びＰ+ドレイン４４ｂ」を意味することは明らかであるから、刊行物発明の「前記縦型Ｎチャネル２４Ｎに接続して形成されたドレイン領域２２Ｎとソース領域２１Ｎと、前記縦型Ｐチャネル２４Ｐに接続して形成されたドレイン領域２２Ｐとソース領域２１Ｐ」は、補正発明１９の「前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区」に相当する。
（ｇ）刊行物発明の「前記縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル２４Ｐ表面に被着形成された絶縁層１６」は、補正発明１９の「前記バーティカルチャネルを被覆する第二絶縁層」に相当する。
（ｈ）刊行物発明の「前記半導体層１５が前記絶縁層１６に覆われていない位置に形成されたソース電極３５，３６」は、補正発明１９の「前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層」に相当する。
（ｉ）刊行物発明の「ＣＭＯＳトランジスタ」は、補正発明１９の「ＣＭＯＳ装置」に相当する。
　
　したがって、補正発明１９と刊行物発明とは、
「ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置であって、
　基板と、
　前記基板表面に形成され、上側の平面部及び二つの直立側辺部を含む表面を有する共通ゲート層と、
　前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部に形成される第一絶縁層と、
　前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネルと、
　前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区と、
　前記バーティカルチャネルを被覆する第二絶縁層と、
　前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層と、
からなることを特徴とするＣＭＯＳ装置。」
である点で一致し、以下の点で相違する。
　
　相違点１
　補正発明１９は、「前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部並びに前記基板表面に形成される第一絶縁層」を備えるのに対して、
　刊行物発明は、「前記ゲート電極の表面及び前記両側壁部に形成された絶縁層１４」は備えているが、「絶縁層１４」が「絶縁基板１１」上に形成されていることは特定されていない点。
  相違点２
　補正発明１９は、「前記共通ゲート層の前記上側の平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に前記第一及び第二バーティカルチャネルとは異なる水平面上に位置するように設けられた、Ｎ＋ドープとＰ＋ドープを行うことで形成されたイントリンシック区」を備えるのに対して、
　刊行物発明は、「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」は、備えているが、上記「イントリンシック区」は備えていない点。
　相違点３
　補正発明１９は、「前記第一ドープ区、前記第二ドープ区、前記イントリンシック区、及び前記第一及び第二バーティカルチャネルが全て前記第一絶縁層上に位置する」との構成を備えているのに対して、
　刊行物発明は、「前記半導体層１５から形成され、前記両側壁部の表面の前記絶縁層１４の表面に形成された前記縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｐチャネル２４Ｐ」を備えているが、「前記縦型Ｎチャネル２４Ｎに接続して形成されたドレイン領域２２Ｎとソース領域２１Ｎと、前記縦型Ｐチャネル２４Ｐに接続して形成されたドレイン領域２２Ｐとソース領域２１Ｐ」が「前記絶縁層１４の表面に形成された半導体層１５」に形成されることが特定されておらず、さらに、補正発明１９の「前記第一絶縁層上に位置する」「前記イントリンシック区」を備えていない点。　
　
（４）相違点の検討
　相違点１について
（ａ）刊行物１には、第１の実施例についての上記適記事項ウの「次に、この低抵抗層１２を、フォトリソグラフィ等によりパターンエッチング処理して、第４図Ｂに示すようなゲート電極１３を形成し、このゲート電極１３の表面に、熱酸化法あるいはＣＶＤ法等により、ＳｉＯ２（酸化シリコン）等の絶縁層１４を形成する。」、上記摘記事項オの「第６図は、本発明の第３の実施例としての相補型ＭＯＳ（いわゆるＣＭＯＳ）トランジスタの構造を概略的に示す断面図である。　この第６図に示すＣＭＯＳトランジスタにおいては、前述した第１の実施例と略同様な構成を有するＮチャンネルＭＯＳ部１０ＮとＰチャンネルＭＯＳ部１０Ｐとが、絶縁基板１１上で隣接して配置されている。」、及び上記摘記事項カの「このようなＣＭＯＳインバータの各ゲート電極１３Ｎ，１３Ｐは、通常の場合共通接続して用いられることを考慮し、これらのゲート電極１３Ｎ、１３Ｐを一体化した第７図に示す第４の実施例のような構造とすることも可能である。」が記載されている。　
（ｂ）第４図Ｂにおいては、ゲート電極１３を「熱酸化法」によりゲート電極１３の表面に酸化膜（絶縁膜）を形成する場合には、絶縁膜１４がゲート電極１３の上表面及び両側面部のみに形成されるが、上記摘記事項ウの「ＣＶＤ法」「により、」「ゲート電極１３の表面に」、「ＳｉＯ２（酸化シリコン）等の絶縁層１４を形成する」際には、絶縁層１４は、ゲート電極１３の上表面及び両側壁部のみでなく、絶縁基板１１上にも形成されることは明らかであり、また、上記摘記事項ウ、オ及びカを参照すると、刊行物１の第７図に記載されるＣＭＯＳインバータ（トランジスタ）においても、絶縁膜１４をゲート電極１３の上表面及び両側壁部のみでなく、絶縁基板１１上にも形成することは、当業者が必要に応じて適宜なし得ることである。
（ｃ）したがって、刊行物発明が、補正発明１９の如く、「前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部並びに前記基板表面に形成される第一絶縁層」との構成を備えるようにすることは、当業者が必要に応じて適宜なし得るものである。　
　
　相違点２について
（ａ）本願の明細書の【００１４】段落の「図４で示されるように、区域Ｉにおける半導体層４０の表面にマスク５０が形成されると共に、Ｎ+ドープ処理を施して、Ｎ+ドープ区４２とチャネル４６を区画し、その後、マスク５０を除去する。続いて、図５で示されるように、マスク５２を半導体層４０の区域II表面に形成すると共に、Ｐ+ドープ工程を施して、Ｐ+ドープ区４４とチャネル４６を区域Ｉに区画するとともに、区域IIIにイントリンシック（intrinsic）区５４を区画し、その後、マスク５２を除去する。イントリンシック区５４は好ましくは電気的に中和された領域であり、擬似真性半導体区とみなすことができる。」に記載されるように、補正発明１９においては、ソース領域またはドレイン領域として機能する「第一ドープ区」と「第二ドープ区」との間をＰＮ接合を形成することなく、導電接続するために、「半導体層の前記第一ドープ区と前記第二ドープ区との間に」「Ｎ＋ドープ」と「Ｐ＋ドープ」を行うことで「電気的に中和された領域」である「イントリンシック区」を備えている。
（ｂ）一方、刊行物発明においては、「前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを」ｐｎ接合を形成することなく導電「接続する」ための「Ａｌ等の導電材料より成る出力取り出し用の電極３４」（上記摘記事項オ）を備えている。
（ｃ）ところで、刊行物２には、「第３図は、作製法は前述のとおりであるが、共通であるドレイン電極を、イオン打ち込み等で形成したドレイン領域の、Ｐ型およびＮ型不純物が混在する重なり領域１５より取り出したことを示す図である。」こと（第２頁左下欄第６行ないし第１０行）と、薄膜ＣＭＯＳ回路のＮ型またはＰ型のドレイン領域１３と逆導電型のＰ型またはＮ型のドレイン領域１４とを接続するために、ドレイン領域１３とドレイン領域１４との間に「Ｐ型およびＮ型不純物が混在する重なり領域１５」を形成することが記載され、また、刊行物２には、「第４図では、Ｎ型ＴＦＴおよびＰ型ＴＦＴの共通電極領域の境界部の構造が簡略化されるので第２図の如く、共通電極１９の取り出しを、Ｎ型ＴＦＴおよびＰ型ＴＦＴに、またがって取り出す」（第２頁右下欄第１７行ないし第２０行）ことも記載されている。
（ｄ）上記（ｃ）で検討したとおり、刊行物２には、ドレイン領域１３とドレイン領域１４との間に形成した「Ｐ型およびＮ型不純物が混在する重なり領域１５」から外部に導電接続することと、「Ｎ型ＴＦＴおよびＰ型ＴＦＴに」またがった「共通電極１９」により外部に導電接続することが代替的に用いられる導電接続構造として記載されているから、刊行物発明の「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」に代えて、刊行物２に記載されるように、ドレイン領域１３とドレイン領域１４との間に形成した「Ｐ型およびＮ型不純物が混在する重なり領域１５」を用いることにより、刊行物発明が、「Ｎ＋ドープ」と「Ｐ＋ドープ」を行うことで「電気的に中和された領域」である「イントリンシック区」を備えたものであって、補正発明１９のごとく、「前記半導体層の前記第一ドープ区と前記第二ドープ区との間に」「Ｎ＋ドープとＰ＋ドープを行うことで形成されたイントリンシック区」を備えたものとすることは、当業者が何ら困難性なくなし得たものである。
　その際、刊行物発明に用いられる「ドレイン領域１３とドレイン領域１４との間に形成した「Ｐ型およびＮ型不純物が混在する重なり領域１５」は、刊行物発明の「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」の形成される部分に置き換えられることは明らかであって、結果として、上記「Ｐ型およびＮ型不純物が混在する重なり領域１５」が、刊行物発明の「前記ゲート電極」の「前記両側壁部」の表面とは異なる平面である、刊行物発明の「前記ゲート電極１３の前記表面」に形成されることとなることは明らかであるから、刊行物発明は、補正発明１９の如く、「前記第一及び第二バーティカルチャネルとは異なる水平面上に位置するように設けられた、Ｎ＋ドープとＰ＋ドープを行うことで形成されたイントリンシック区」を備えたものとなることは明らかである。
　
　相違点３について
（ａ）上記「相違点１について」において検討したとおり、刊行物発明が、補正発明１９の如く、「前記共通ゲート層の前記上側の平面部及び前記二つの直立側辺部並びに前記基板表面に形成される第一絶縁層」との構成を備えるようにすることは、当業者が必要に応じて適宜なし得るものであって、刊行物発明において、「ゲート電極１３」が形成されていない「前記絶縁基板１１」の表面にも「絶縁層１４」が形成される際には、補正発明１９の「第一ドープ区」及び「第二ドープ区」に相当する、刊行物発明の「前記縦型Ｎチャネル２４Ｎに接続して形成されたドレイン領域２２Ｎとソース領域２１Ｎと、前記縦型Ｐチャネル２４Ｐに接続して形成されたドレイン領域２２Ｐとソース領域２１Ｐ」が「絶縁層１４」上に形成され、刊行物発明の「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」に代えて用いられる、刊行物２に記載される「Ｐ型およびＮ型不純物が混在する重なり領域１５」も「絶縁層１４」上に形成されることとなる。
（ｂ）したがって、上記「相違点１について」において検討したとおり、絶縁膜１４をゲート電極１３の上表面及び両側面部のみでなく、絶縁基板１１上にも形成するとともに、刊行物２に記載される「Ｐ型およびＮ型不純物が混在する重なり領域１５」を適用した刊行物発明は、補正発明１９の如く、「前記第一ドープ区、前記第二ドープ区、前記イントリンシック区、及び前記第一及び第二バーティカルチャネルが全て前記第一絶縁層上に位置する」との構成を備えたものとなることは明らかである。
　
　したがって、補正発明１９は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
　（５）独立特許要件についてのむすび
　よって、請求項１９についての補正を含む本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　　
第３　本願発明　
　平成１８年８月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２４に係る発明は、平成１７年１０月１２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２４に記載された事項により特定されるものであり、その請求項１９に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。　
　
　「【請求項１９】ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置であって、
　基板と、
　前記基板表面に形成され、平面部及び二つの直立側辺部を含む表面を有する共通ゲート層と、
　前記共通ゲート層及び前記基板表面に形成される第一絶縁層と、
　前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネルと、
　前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区と、
　前記共通ゲート層の前記平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に設けられたイントリンシック区と、
　前記バーティカルチャネルを被覆する第二絶縁層と、
　前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層と、
からなることを特徴とするＣＭＯＳ装置。」
　　
第４．刊行物に記載された発明
　　刊行物１及び２に記載される事項及び刊行物１に記載された発明は、上記第２．４．（２）に記載されたとおりである。
　
第５．本願発明と刊行物発明の対比
　本願発明と刊行物発明とを対比する。
（ａ）本願発明の「バーティカルチャネル薄膜トランジスタ」とは、チャネルが縦型である薄膜トランジスタであるから、刊行物発明の「ゲート電極１３の両側壁部に形成された縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）と縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）とを備えたダブルチャネル構造ＣＭＯＳトランジスタ」は、本願発明の「ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置」に相当する。
（ｂ）刊行物発明の「絶縁基板１１」は、本願発明の「基板」に相当する。
（ｃ）刊行物１の第４図Ｂから、ゲート電極１３が上側に平面を備えることは明らかであるから、刊行物発明の「前記絶縁基板１１の表面に形成され、前記両側壁部を備えた前記ゲート電極」は、本願発明の「前記基板表面に形成され、平面部及び二つの直立側辺部を含む表面を有する共通ゲート層」に相当する。
（ｄ）刊行物発明の「前記ゲート電極の表面及び前記両側壁部に形成された絶縁層１４」は、「第一絶縁層」が「基板表面」に形成されることは別として、本願発明の「前記共通ゲート層」「に形成される第一絶縁層」に相当する。
（ｅ）刊行物発明の「前記絶縁層１４の表面に形成された半導体層１５」は、本願発明の「前記第一絶縁層表面に設けられた半導体層」に相当し、刊行物発明の「前記半導体層１５から形成され、前記両側壁部の表面の前記絶縁層１４の表面に形成された前記縦型Ｎチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル薄膜トランジスタ（ＴＦＴ）の縦型Ｐチャネル２４Ｐ」は、本願発明の「前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネル」に相当する。
（ｆ）本願の明細書の「図６で示されるように、Ｎ+ドープ区４２は、左側のチャネル４６の両側にＮ+ソース４２ａ及びＮ+ドレイン４２ｂとなり、Ｐ+ドープ区４４は右側のチャネル４６の両側にＰ+ソース４４ａ及びＰ+ドレイン４４ｂとなる。」（【００１５】段落）、「２つのチャネル４６の両端には第一ドープ区４２及び第二ドープ区４４が設けられる。」（【００１７】段落）との記載から、本願発明の「第一ドープ区及び第二ドープ区」は「Ｎ+ソース４２ａ及びＮ+ドレイン４２ｂ」及び「Ｐ+ソース４４ａ及びＰ+ドレイン４４ｂ」を意味することは明らかであるから、刊行物発明の「前記縦型Ｎチャネル２４Ｎに接続して形成されたドレイン領域２２Ｎとソース領域２１Ｎと、前記縦型Ｐチャネル２４Ｐに接続して形成されたドレイン領域２２Ｐとソース領域２１Ｐ」は、本願発明の「前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区」に相当する。
（ｇ）刊行物発明の「前記縦型Ｎチャネル２４Ｎと前記縦型Ｐチャネル２４Ｐ表面に被着形成された絶縁層１６」は、本願発明の「前記バーティカルチャネルを被覆する第二絶縁層」に相当する。
（ｈ）刊行物発明の「前記半導体層１５が前記絶縁層１６に覆われていない位置に形成されたソース電極３５，３６」は、本願発明の「前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層」に相当する。
（ｉ）刊行物発明の「ＣＭＯＳトランジスタ」は、本願発明の「ＣＭＯＳ装置」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「ダブルバーティカルチャネル薄膜トランジスタのＣＭＯＳ装置であって、
　基板と、
　前記基板表面に形成され、上側の平面部及び二つの直立側辺部を含む表面を有する共通ゲート層と、
　前記共通ゲート層に形成される第一絶縁層と、
　前記第一絶縁層表面に設けられた半導体層から形成され、前記二つの直立側辺部表面に対応する位置において前記第一絶縁層の表面に設けられたバーティカルチャネルと、
　前記各バーティカルチャネルの端部に配置された第一ドープ区及び第二ドープ区と、
　前記バーティカルチャネルを被覆する第二絶縁層と、
　前記半導体層の表面において、前記第二絶縁層に被覆されない位置に形成される金属層と、
からなることを特徴とするＣＭＯＳ装置。」
である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記共通ゲート層及び前記基板表面に形成される第一絶縁層」を備えるのに対して、
　刊行物発明は、「前記ゲート電極の表面及び前記両側壁部に形成された絶縁層１４」は備えているが、「絶縁層１４」が「絶縁基板１１」上に形成されていることは特定されていない点。
  相違点２
　本願発明は、「前記共通ゲート層の前記平面部に対応する位置において前記半導体層の前記第一ドープ区と前記第二ドープ区との間に設けられたイントリンシック区」を備えるのに対して、
　刊行物発明は、「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」は、備えているが、上記「イントリンシック区」は備えていない点。
　　
第６．当審の判断
　相違点１について
（ａ）刊行物１には、第１の実施例についての上記適記事項ウの「次に、この低抵抗層１２を、フォトリソグラフィ等によりパターンエッチング処理して、第４図Ｂに示すようなゲート電極１３を形成し、このゲート電極１３の表面に、熱酸化法あるいはＣＶＤ法等により、ＳｉＯ２（酸化シリコン）等の絶縁層１４を形成する。」、上記摘記事項オの「第６図は、本発明の第３の実施例としての相補型ＭＯＳ（いわゆるＣＭＯＳ）トランジスタの構造を概略的に示す断面図である。　この第６図に示すＣＭＯＳトランジスタにおいては、前述した第１の実施例と略同様な構成を有するＮチャンネルＭＯＳ部１０ＮとＰチャンネルＭＯＳ部１０Ｐとが、絶縁基板１１上で隣接して配置されている。」、及び上記摘記事項カの「このようなＣＭＯＳインバータの各ゲート電極１３Ｎ，１３Ｐは、通常の場合共通接続して用いられることを考慮し、これらのゲート電極１３Ｎ、１３Ｐを一体化した第７図に示す第４の実施例のような構造とすることも可能である。」が記載されている。　
（ｂ）第４図Ｂにおいては、ゲート電極１３を「熱酸化法」によりゲート電極１３の表面に酸化膜（絶縁膜）を形成する場合には、絶縁膜１４がゲート電極１３の上表面及び両側面部のみに形成されるが、上記摘記事項ウの「ＣＶＤ法」「により、」「ゲート電極１３の表面に」、「ＳｉＯ２（酸化シリコン）等の絶縁層１４を形成する」際には、絶縁層１４は、ゲート電極１３の上表面及び両側壁部のみでなく、絶縁基板１１上にも形成されることは明らかであり、また、上記摘記事項ウ、オ及びカを参照すると、刊行物１の第７図に記載されるＣＭＯＳインバータ（トランジスタ）においても、絶縁膜１４をゲート電極１３の上表面及び両側壁部のみでなく、絶縁基板１１上にも形成することは、当業者が必要に応じて適宜なし得ることである。
（ｃ）したがって、刊行物発明が、本願発明の如く、「前記共通ゲート層及び前記基板表面に形成される第一絶縁層」との構成を備えるようにすることは、当業者が必要に応じて適宜なし得るものである。　
　
　相違点２について
（ａ）本願の明細書の【００１４】段落の「図４で示されるように、区域Ｉにおける半導体層４０の表面にマスク５０が形成されると共に、Ｎ+ドープ処理を施して、Ｎ+ドープ区４２とチャネル４６を区画し、その後、マスク５０を除去する。続いて、図５で示されるように、マスク５２を半導体層４０の区域II表面に形成すると共に、Ｐ+ドープ工程を施して、Ｐ+ドープ区４４とチャネル４６を区域Ｉに区画するとともに、区域IIIにイントリンシック（intrinsic）区５４を区画し、その後、マスク５２を除去する。イントリンシック区５４は好ましくは電気的に中和された領域であり、擬似真性半導体区とみなすことができる。」に記載されるように、本願発明においては、ソース領域またはドレイン領域として機能する「第一ドープ区」と「第二ドープ区」との間をＰＮ接合を形成することなく、導電接続するために、「半導体層の前記第一ドープ区と前記第二ドープ区との間に」「Ｎ＋ドープ」と「Ｐ＋ドープ」を行うことで「電気的に中和された領域」である「イントリンシック区」を備えている。
（ｂ）一方、刊行物発明においては、「前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを」ｐｎ接合を形成することなく導電「接続する」ための「Ａｌ等の導電材料より成る出力取り出し用の電極３４」（上記摘記事項オ）を備えている。
（ｃ）ところで、刊行物２には、「第３図は、作製法は前述のとおりであるが、共通であるドレイン電極を、イオン打ち込み等で形成したドレイン領域の、Ｐ型およびＮ型不純物が混在する重なり領域１５より取り出したことを示す図である。」こと（第２頁左下欄第６行ないし第１０行）と、薄膜ＣＭＯＳ回路のＮ型またはＰ型のドレイン領域１３と逆導電型のＰ型またはＮ型のドレイン領域１４とを接続するために、ドレイン領域１３とドレイン領域１４との間に「Ｐ型およびＮ型不純物が混在する重なり領域１５」を形成することが記載され、また、刊行物２には、「第４図では、Ｎ型ＴＦＴおよびＰ型ＴＦＴの共通電極領域の境界部の構造が簡略化されるので第２図の如く、共通電極１９の取り出しを、Ｎ型ＴＦＴおよびＰ型ＴＦＴに、またがって取り出す」（第２頁右下欄第１７行ないし第２０行）ことも記載されている。
（ｄ）上記（ｃ）で検討したとおり、刊行物２には、ドレイン領域１３とドレイン領域１４との間に形成した「Ｐ型およびＮ型不純物が混在する重なり領域１５」から外部に導電接続することと、「Ｎ型ＴＦＴおよびＰ型ＴＦＴに」またがった「共通電極１９」により外部に導電接続することが代替的に用いられる導電接続構造として記載されているから、刊行物発明の「前記ゲート電極１３の前記表面において、前記ドレイン領域２２Ｎと前記ドレイン領域２２Ｐとを接続する電極３４」に代えて、刊行物２に記載されるように、ドレイン領域１３とドレイン領域１４との間に形成した「Ｐ型およびＮ型不純物が混在する重なり領域１５」を用いることにより、刊行物発明が、「Ｎ＋ドープ」と「Ｐ＋ドープ」を行うことで「電気的に中和された領域」である「イントリンシック区」を備えたものであって、本願発明のごとく、「前記半導体層の前記第一ドープ区と前記第二ドープ区との間に」「イントリンシック区」を備えたものとすることは、当業者が何ら困難性なくなし得たものである。
　　
　したがって、本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、本願は、請求項１ないし１８及び請求項２０ないし２４について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。