(57)【特許請求の範囲】
【請求項１】
第１の電源ラインと出力端子との間に直列接続されている第１のＭＯＳトランジスタと第１の抵抗素子と、
上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第２のＭＯＳトランジスタ、第２の抵抗素子、及び上記第１のＭＯＳトランジスタと異なる導電性を持つ第３のＭＯＳトランジスタを有し、
上記第３のＭＯＳトランジスタは第１のしきい値電圧を有し、上記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、
上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される
基準電圧発生回路。
【請求項２】
上記第１のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第１の電源ラインに接続され、
上記第２のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、
上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている
請求項１記載の基準電圧発生回路。
【請求項３】
上記第１のＭＯＳトランジスタのゲートは上記出力端子に接続され、待機時に上記第１の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１記載の基準電圧発生回路。
【請求項４】
上記第１のＭＯＳトランジスタのゲートに、動作時に上記出力端子の電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１記載の基準電圧発生回路。
【請求項５】
上記第１のＭＯＳトランジスタのゲートはそのドレインに接続され、
上記第２のＭＯＳトランジスタのゲートに、動作時に当該第２のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、
上記出力端子は待機時に上記第１の電源ラインに接続される
請求項１記載の基準電圧発生回路。
【請求項６】
上記第１のＭＯＳトランジスタのゲートに、動作時に当該第１のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに、動作時に当該第２のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１記載の基準電圧発生回路。
【請求項７】
第１の電源ラインと出力端子との間に直列接続されている第１のＭＯＳトランジスタ、第１の抵抗素子と第２の抵抗素子と、
上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第２のＭＯＳトランジスタ、第３の抵抗素子、第４の抵抗素子及び上記第１のＭＯＳトランジスタと異なる導電性を持つ第３のＭＯＳトランジスタとを有し、
上記第３のＭＯＳトランジスタは第１のしきい値電圧を有し、上記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、
上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される
基準電圧発生回路。
【請求項８】
上記第１のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第１の電源ラインに接続され、
上記第２のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、
上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている
請求項７記載の基準電圧発生回路。
【請求項９】
上記第１のＭＯＳトランジスタのゲートは、上記第１の抵抗素子と第２の抵抗素子との接続点に接続され、
上記第２のＭＯＳトランジスタのゲートに、動作時に上記第３の抵抗素子と第４の抵抗素子との接続点の電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、
上記出力端子は待機時に上記第１の電源ラインに接続される
請求項７記載の基準電圧発生回路。
【請求項１０】
上記第１のＭＯＳトランジスタのゲートに、動作時に上記第１の抵抗素子と第２の抵抗素子との接続点の電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに、動作時に上記第３の抵抗素子と第４の抵抗素子との接続点の電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項７記載の基準電圧発生回路。
【請求項１１】
第１の電源ラインと出力端子との間に直列接続され、同じ導電性を持つ第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタと第１の抵抗素子と、
上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる導電性を持つ第４のＭＯＳトランジスタとを有し、
上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、
上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される
基準電圧発生回路。
【請求項１２】
上記第１のＭＯＳトランジスタのソースとチャネル形成用基板は上記第１の電源ラインに接続され、
上記第２のＭＯＳトランジスタのソースは上記第１のＭＯＳトランジスタのドレインに接続され、そのチャネル形成用基板は上記第１の電源ラインに接続され、  上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、
上記第４のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている
請求項１１記載の基準電圧発生回路。
【請求項１３】
上記第１のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに上記出力端子が接続され、待機時に上記第１の電源ラインの電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第４のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１１記載の基準電圧発生回路。
【請求項１４】
第１の電源ラインと出力端子との間に直列接続されている第１導電性の第１のＭＯＳトランジスタ、同じく第１導電性の第２のＭＯＳトランジスタと第１の抵抗素子と、
上記出力端子と第２の電源ラインとの間に直列接続されている上記第１導電性の第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる第２導電性の第４のＭＯＳトランジスタと、
上記第１の電源ラインと上記出力端子との間に直列接続されている上記第１導電性の第５のＭＯＳトランジスタ、第３の抵抗素子と上記第２導電性の第６のＭＯＳトランジスタと、
上記出力端子と上記第２の電源ラインとの間に直列接続されている第４の抵抗素子と、第２導電性の第７のＭＯＳトランジスタ、第２導電性の第８のＭＯＳトランジスタとを有し、
上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタ、及び上記第５と第８のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタ、及び上記第６のＭＯＳトランジスタと第７のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、
上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される
基準電圧発生回路。
【請求項１５】
上記第２のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、
上記第６のＭＯＳトランジスタのゲートに上記第１の電源ラインの電圧が供給され、
上記第７のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給される
請求項１４記載の基準電圧発生回路。
【請求項１６】
上記第１のＭＯＳトランジスタと第５のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第４のＭＯＳトランジスタと第８のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１４記載の基準電圧発生回路。
【請求項１７】
第１の電源ラインと出力端子との間に直列接続されている第１導電性の第１のＭＯＳトランジスタ、同じく第１導電性の第２のＭＯＳトランジスタと第１の抵抗素子と、
上記出力端子と第２の電源ラインとの間に直列接続されている上記第１導電性の第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる第２導電性の第４のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタと上記第２のＭＯＳトランジスタとの接続点と、上記出力端子との間に直列接続されている第３の抵抗素子と、第２導電性の第５のＭＯＳトランジスタと、
上記出力端子と、上記第２の抵抗素子と上記第４のトランジスタとの接続点との間に直列接続されている第４の抵抗素子と第２導電性の第６のＭＯＳトランジスタとを有し、
上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタ、及び上記第５のＭＯＳトランジスタと第６のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、
上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される
基準電圧発生回路。
【請求項１８】
上記第２のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給され、
上記第３のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、
上記第５のＭＯＳトランジスタのゲートに上記第１の電源ラインの電圧が供給され、
上記第６のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給される
請求項１７記載の基準電圧発生回路。
【請求項１９】
上記第１のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、
上記第４のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される
請求項１７記載の基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電源電圧の中間電圧を基準電圧として供給する基準電圧発生回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の低電源電圧化が年々進んでいるなか、携帯情報端末機器用の半導体集積回路においては、例えば１．５以下の低い電源電圧で動作することが要求されている。一方、据え置き機器用においては、装置内部の低電源電圧部分と他のＩＣとのインターフェースの取りやすさなどから、３．３Ｖ程度の電源電圧で動作させることが望まれる。
【０００３】
近年、高速なディジタル信号の伝送技術の１つとして、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｌｉｎｇ  ）が開発された。ＬＶＤＳに用いられるドライバーやレシーバー自体はアナログ回路で実現されているが、機能的にはディジタル信号を処理するディジタル回路として動作している。このようなアナログ回路において、半導体集積回路に内蔵した場合には、他のディジタル回路と同様に、上述したように電源電圧が２倍以上異なっている場合においても、例えば動作スピードが遅くなっても正しく動作することが望ましい。
【０００４】
ＬＶＤＳを用いてディジタル信号を転送するには、基準電圧として電源電圧の中間電圧を提供する必要がある。これまでに、電源電圧の中間電圧を発生する基準電圧発生回路について種々の構成例が提案されている。例えば、特許文献の「特開昭５６−１０８２５８」、「特開平１０−６３３６１」及び「特開２０００−５６８４６」にそれぞれ基準電圧発生回路を開示している。
【０００５】
図２２〜２４は、上述した特許文献に開示された基準電圧発生回路の回路例を示している。
図２２は、特許文献「特開昭５６−１０８２５８」に開示されている基準電圧発生回路の一構成例を示している。図示のように、この例では、基準電圧発生回路は電源電圧Ｖｄｄの供給線と共通電位ＶＳＳとの間に直列接続されているＭＯＳトランジスタで構成されたダイオードによって構成されている。
また、図２３は、特許文献「特開平１０−６３３６１」に開示されている基準電圧発生回路の他の構成例を示している。図示のように、この基準電圧発生回路において、ダイオードとＭＯＳトランジスタで構成されているダイオード、さらに分圧抵抗が設けられ、これらの回路素子によって構成された分圧回路で電源電圧Ｖｄｄの中間電圧Ｖｒｅｆ１が発生される。また、抵抗分圧によって、中間電圧Ｖｒｅｆ１より高い基準電圧電圧Ｖｒｅｆ２も生成される。
【０００６】
さらに、図２４は、特許文献「特開２０００−５６８４６」に開示されている基準電圧発生回路の他の構成例を示している。図示のように、この例において、ＭＯＳトランジスタによって構成されたダイオードが並列接続して分圧回路が構成され、当該分圧回路によって電源電圧Ｖｄｄの中間電圧Ｖｒｅｆ  が発生される。
【０００７】
図２５は、分圧抵抗によって構成されたもっとも一般的な基準電圧発生回路を示している。通常、微細加工可能な高抵抗を持たないプロセスによって製造された半導体集積回路において、抵抗を用いて構成されたＶｄｄ／２電圧発生回路は非常に大きなレイアウト面積を必要とする。一方、ＭＯＳトランジスタで構成されたダイオードを用いた中間電圧発生回路は、抵抗を用いた場合の何十分の一のレイアウト面積で済む。
【０００８】
【発明が解決しようとする課題】
ところで、上述したＭＯＳトランジスタで構成されたダイオードを用いた基準電圧発生回路では、動作するための電源電圧として、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの２倍以上の電源電圧Ｖｄｄ（Ｖｄｄ≧２Ｖｔｈ）が必要である。このため、１．５Ｖ以上、３．３Ｖ付近までの電源電圧においてなんら問題なく動作可能である。しかし、低電源電圧、例えば、１．５Ｖ以下の低電源電圧で動作することが要求された場合、電源電圧Ｖｄｄの最小値は、低温などの悪条件においてＶｄｄ≒２Ｖｔｈとなり、駆動電流が数百ｎＡ以下になると、安定した基準電圧を供給できなくなる問題が起きる。また、逆に、１．５Ｖ以下の低電源電圧で駆動電流が数十μＡが維持できるように回路設計をすると、３．３Ｖ付近の電源電圧において数ｍＡの電流がＭＯＳダイオードに流れてしまい、消費電力が非常に大きくなってしまうというという不利益がある。
【０００９】
図２５に示すように抵抗を用いて構成された基準電圧発生回路においては、電源電圧が３．３Ｖ付近で駆動電流が増加する問題がないが、基板上に抵抗素子を形成するためにレイアウト面積が大きくなってしまうという不利益がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、低電源電圧において安定して動作でき、高電源電圧において消費電力の増加を抑制しながら安定した基準電圧を供給でき、かつ、レイアウト面積の増加を最小限に抑制できる基準電圧発生回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の基準電圧発生回路は、第１の電源ラインと出力端子との間に直列接続されている第１のＭＯＳトランジスタと第１の抵抗素子と、上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第２のＭＯＳトランジスタ、第２の抵抗素子、及び上記第１のＭＯＳトランジスタと異なる導電性を持つ第３のＭＯＳトランジスタを有し、上記第３のＭＯＳトランジスタは第１のしきい値電圧を有し、上記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される。
【００１２】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第１の電源ラインに接続され、上記第２のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている。
【００１３】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートは上記出力端子に接続され、待機時に上記第１の電源ラインの電圧が供給され、上記第２のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００１４】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートに、動作時に上記出力端子の電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、上記第２のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００１５】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートはそのドレインに接続され、上記第２のＭＯＳトランジスタのゲートに、動作時に当該第２のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、上記出力端子は待機時に上記第１の電源ラインに接続される。
【００１６】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートに、動作時に当該第１のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、上記第２のＭＯＳトランジスタのゲートに、動作時に当該第２のＭＯＳトランジスタのドレイン電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００１７】
また、本発明の基準電圧発生回路は、第１の電源ラインと出力端子との間に直列接続されている第１のＭＯＳトランジスタ、第１の抵抗素子と第２の抵抗素子と、上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第２のＭＯＳトランジスタ、第３の抵抗素子、第４の抵抗素子及び上記第１のＭＯＳトランジスタと異なる導電性を持つ第３のＭＯＳトランジスタとを有し、上記第３のＭＯＳトランジスタは第１のしきい値電圧を有し、上記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される。
【００１８】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第１の電源ラインに接続され、上記第２のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている。
【００１９】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートは、上記第１の抵抗素子と第２の抵抗素子との接続点に接続され、上記第２のＭＯＳトランジスタのゲートに、動作時に上記第３の抵抗素子と第４の抵抗素子との接続点の電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、上記出力端子は待機時に上記第１の電源ラインに接続される。
【００２０】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートに、動作時に上記第１の抵抗素子と第２の抵抗素子との接続点の電圧が供給され、待機時に上記第２の電源ラインの電圧が供給され、上記第２のＭＯＳトランジスタのゲートに、動作時に上記第３の抵抗素子と第４の抵抗素子との接続点の電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００２１】
また、本発明の基準電圧発生回路は、第１の電源ラインと出力端子との間に直列接続され、同じ導電性を持つ第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタと第１の抵抗素子と、上記出力端子と第２の電源ラインとの間に直列接続され、上記第１のＭＯＳトランジスタと同じ導電性を持つ第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる導電性を持つ第４のＭＯＳトランジスタとを有し、上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される。
【００２２】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのソースとチャネル形成領域は上記第１の電源ラインに接続され、上記第２のＭＯＳトランジスタのソースは上記第１のＭＯＳトランジスタのドレインに接続され、そのチャネル形成用基板は上記第１の電源ラインに接続され、上記第３のＭＯＳトランジスタのソースとチャネル形成用基板は、上記出力端子に接続され、上記第４のＭＯＳトランジスタのソースとチャネル形成用基板は、上記第２の電源ラインに接続されている。
【００２３】
また、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、上記第２のＭＯＳトランジスタのゲートに上記出力端子が接続され、待機時に上記第１の電源ラインの電圧が供給され、上記第３のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第４のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００２４】
また、本発明の基準電圧発生回路は、第１の電源ラインと出力端子との間に直列接続されている第１導電性の第１のＭＯＳトランジスタ、同じく第１導電性の第２のＭＯＳトランジスタと第１の抵抗素子と、上記出力端子と第２の電源ラインとの間に直列接続されている上記第１導電性の第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる第２導電性の第４のＭＯＳトランジスタと、上記第１の電源ラインと上記出力端子との間に直列接続されている上記第１導電性の第５のＭＯＳトランジスタ、第３の抵抗素子と上記第２導電性の第６のＭＯＳトランジスタと、上記出力端子と上記第２の電源ラインとの間に直列接続されている第４の抵抗素子と、第２導電性の第７のＭＯＳトランジスタ、第２導電性の第８のＭＯＳトランジスタとを有し、上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタ、及び上記第５と第８のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタ、及び上記第６のＭＯＳトランジスタと第７のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される。
【００２５】
また、本発明では、好適には、上記第２のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給され、上記第３のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、上記第６のＭＯＳトランジスタのゲートに上記第１の電源ラインの電圧が供給され、上記第７のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給される。
【００２６】
また、本発明では、好適には、上記第１のＭＯＳトランジスタと第５のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第４のＭＯＳトランジスタと第８のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００２７】
また、本発明の基準電圧発生回路は、第１の電源ラインと出力端子との間に直列接続されている第１導電性の第１のＭＯＳトランジスタ、同じく第１導電性の第２のＭＯＳトランジスタと第１の抵抗素子と、上記出力端子と第２の電源ラインとの間に直列接続されている上記第１導電性の第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１のＭＯＳトランジスタと異なる第２導電性の第４のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタと上記第２のＭＯＳトランジスタとの接続点と、上記出力端子との間に直列接続されている第３の抵抗素子と、第２導電性の第５のＭＯＳトランジスタと、上記出力端子と、上記第２の抵抗素子と上記第４のトランジスタとの接続点との間に直列接続されている第４の抵抗素子と第２導電性の第６のＭＯＳトランジスタとを有し、上記第１のＭＯＳトランジスタと第４のＭＯＳトランジスタは絶対値がほぼ等しい第１のしきい値電圧を有し、上記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタ、及び上記第５のＭＯＳトランジスタと第６のＭＯＳトランジスタは、上記第１のしきい値電圧より絶対値が低い第２のしきい値電圧を有し、上記出力端子から上記第１の電源ラインの電圧と上記第２の電源ラインの電圧の中間電圧が出力される。
【００２８】
また、本発明では、好適には、上記第２のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給され、上記第３のＭＯＳトランジスタのゲートに上記第２の電源ラインの電圧が供給され、上記第５のＭＯＳトランジスタのゲートに上記第１の電源ラインの電圧が供給され、上記第６のＭＯＳトランジスタのゲートに上記出力端子の電圧が供給される。
【００２９】
さらに、本発明では、好適には、上記第１のＭＯＳトランジスタのゲートに、動作時に上記第２の電源ラインの電圧が供給され、待機時に上記第１の電源ラインの電圧が供給され、上記第４のＭＯＳトランジスタのゲートに、動作時に上記第１の電源ラインの電圧が供給され、待機時に上記第２の電源ラインの電圧が供給される。
【００３０】
【発明の実施の形態】
図１〜図３は、本発明の基準電圧発生回路の動作原理を示す原理図である。
図示のように、本発明の基準電圧発生回路は、電源電圧Ｖｄｄの供給線（第２の電源ライン）と共通電位線（第１の電源ライン）との間に直列接続されているＭＯＳトランジスタと抵抗素子によって構成されている。
【００３１】
例えば、図１に示す基準電圧発生回路は、電源電圧Ｖｄｄの供給線（以下、便宜上電源線と表記する）と共通電位線との間に直列接続されているＭＯＳトランジスタＭＣ１，ＭＬ１と、ＭＬ２及び抵抗素子Ｒ１，Ｒ２によって構成されている。また、図２に示す基準電圧発生回路は、図１に示す基準電圧発生回路に較べて、同じ回路素子によって構成されている。ただし、図２の基準電圧発生回路では、ＭＯＳトランジスタのゲートに供給されるバイアス電圧は、図１の基準電圧発生回路と異なる。
【００３２】
さらに、図３に示す基準電圧発生回路は、上記図１と図２に示す基準電圧発生回路に較べて、抵抗素子Ｒ１が直列接続された二つの抵抗素子Ｒ１１，Ｒ１２によって置き換えられ、抵抗素子Ｒ２が直列接続された二つの抵抗素子Ｒ２１，Ｒ２２によって置き換えられている。抵抗素子Ｒ１１とＲ１２の接続点の電圧がＭＯＳトランジスタＭＬ１のゲートに印加され、抵抗素子Ｒ２１とＲ２２の接続点の電圧がＭＯＳトランジスタＭＬ２のゲートに印加されている。
【００３３】
なお、図１〜図３に示す基準電圧発生回路において、ＭＯＳトランジスタＭＣ１は、他の二つのＭＯＳトランジスタＭＬ１，ＭＬ２とは、異なる導電型を有する。例えば、トランジスタＭＣ１はｐＭＯＳトランジスタから構成され、トランジスタＭＬ１とＭＬ２は、ｎＭＯＳトランジスタによって構成されている。また、ｐＭＯＳトランジスタＭＣ１は、通常のしきい値電圧Ｖｔｈｐ  を持つトランジスタであり、ｎＭＯＳトランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧Ｖｔｈｎ  を持ついわゆる低しきい値トランジスタである。
【００３４】
以下、図１に示す本発明の基準電圧発生回路について、その動作を説明する。図１に示す基準電圧発生回路は、動作状態において、トランジスタＭＬ１のゲートに中間電圧Ｖｒｅｆ  が印加され、また、トランジスタＭＬ２のゲートに第２の電源ラインの電位が供給され、トランジスタＭＣ１のゲートに第１の電源ラインの電位が供給される。これに応じてトランジスタＭＬ１，ＭＬ２及びＭＣ１がともに導通状態に保持される。
【００３５】
好適には、トランジスタＭＬ１とＭＬ２は同じトランジスタサイズを有し、トランジスタＭＣ１はこれらのトランジスタより（Ｗ／Ｌ）が十分大きく、無視できるオン抵抗を有する。さらに、抵抗素子Ｒ１とＲ２はほぼ同じ抵抗値を持つ抵抗素子として形成される。
また、好適には、トランジスタＭＣ１のオン抵抗の存在によって出力電圧Ｖｒｅｆ  がＶｄｄ／２よりずれた分を、トランジスタＭＬ１とＭＬ２のトランジスタサイズを若干調整するか、また抵抗素子Ｒ１とＲ２の抵抗値を若干調整することによって補正することができる。
【００３６】
上述した本発明の基準電圧発生回路において、電源電圧が低い領域において、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬ１とＭＬ２のオン抵抗値よりも十分小さく、さらに、トランジスタＭＬ１とＭＬ２のしきい値電圧をＶｔｈｌ  とすると、最小動作電源電圧Ｖｄｄｍｉｎ  はほぼ２Ｖｔｈｌ  によって決まる。
【００３７】
一方、電源電圧の高い領域においては、抵抗素子Ｒ１とＲ２の抵抗値は、トランジスタＭＬ１とＭＬ２のオン抵抗値とほぼ同程度かそれらより大きな値を持ち、トランジスタＭＬ１及びＭＬ２に流れる電流が電源電圧Ｖｄｄが高い領域で急激に増加することを抑制できる。
【００３８】
次に、図２に示す基準電圧発生回路の構成及び動作について、図１に示す基準電圧発生回路と比較しながら説明する。
図２に示すように、この基準電圧発生回路は、図１に示す基準電圧発生回路に較べて、トランジスタＭＬ２のゲートバイアス電圧が異なる。即ち、図１に示す基準電圧発生回路において、トランジスタＭＬ１に出力電圧Ｖｒｅｆ  が供給され、トランジスタＭＬ２のゲートに第２の電源ラインの電位が供給される。これに対して、本例の基準電圧発生回路において、トランジスタＭＬ１及びＭＬ２のゲートにそれぞれ自身のドレイン電圧が供給される。即ち、本例の基準電圧発生回路において、トランジスタＭＬ１とＭＬ２は、それぞれダイオード接続されている。
【００３９】
このため、最小の動作電源電圧Ｖｄｄｍｉｎ  は、図１に示す基準電圧発生回路とほぼ同じであるが、電源電圧の高い領域においては、トランジスタＭＬ１とＭＬ２のゲート−ソース間電圧が図１に示す基準電圧発生回路の場合に較べてより小さく保持されているので、これらのトランジスタに流れる電流が小さく制御される。このため、電源電圧の高い領域で動作するとき消費電力の低減を実現できる。ただし、本例の基準電圧発生回路において、トランジスタＭＬ１とＭＬ２の電流値がトランジスタ自身によって律則されるため、ＭＯＳトランジスタのしきい値電圧のバラツキや、パラメータＩｄｓのバラツキの影響が図１に示す基準電圧発生回路より受けやすい。即ち、トランジスタのゲート−ソース間電圧の低下によってトランジスタの駆動能力が低下し、出力される中間電圧Ｖｒｅｆ  の安定性がわずかながら低下する傾向にある。
【００４０】
図３に示す基準電圧発生回路において、高電源電圧で動作するときトランジスタに流れる電流の急激な増加を抑制するためのトランジスタＲ１とＲ２は、それぞれ直列に接続されている抵抗素子Ｒ１１，Ｒ１２及びＲ２１，Ｒ２２によって置き換えられた。トランジスタＭＬ１のゲートに、抵抗素子Ｒ１１とＲ１２の接続点の電圧が印加され、トランジスタＭＬ２のゲートに、抵抗素子Ｒ２１とＲ２２の接続点の電圧が印加されている。
【００４１】
このように構成されている基準電圧発生回路において、最小動作電源電圧Ｖｄｄｍｉｎ  は、図１及び図２に示す基準電圧発生回路とほぼ同じであるが、電源電圧の高い領域においては、トランジスタに流れる電流の特性が、上述した図１と図２に示す基準電圧発生回路のトランジスタ電流の中間の特性を持つ。
即ち、本例の基準電圧発生回路において、動作時にトランジスタＭＬ１とＭＬ２のゲート−ソース間電圧は、図１に示す基準電圧発生回路の場合に較べて低いが、図２に示す基準電圧発生回路の場合に較べて高い。このため、同じレベルの高電源電圧で動作するとき、本例の基準電圧発生回路のトランジスタＭＬ１とＭＬ２に流れる電流が図１に示す基準電圧発生回路の場合より小さいが、図２に示す基準電圧発生回路の場合より大きい。
【００４２】
上述したように、図１〜図３に示す基準電圧発生回路において、動作時にＭＯＳトランジスタＭＬ１とＭＬ２のゲート−ソース間電圧によって、これらのトランジスタの駆動電流が制御され、また、高電源電圧領域で動作するときの消費電力も決まる。図１に示すように、トランジスタの駆動電流を高く保持することによって出力電圧Ｖｒｅｆ  の安定を向上でき、また、図２に示すように、トランジスタの駆動電流を低く保持することによって高電源電圧動作時の消費電力を抑制できる。このため、負荷の状態に応じて駆動能力を優先するかまたは低消費電力化を優先するかに応じて、図１、図２または図３に示す基準電圧発生回路を適宜選択することで目的に合致した基準電圧発生回路を実現できる。
【００４３】
次に、上述した原理図に基づき考案された本発明の幾つかの実施形態について、それぞれの構成図及び具体的な回路図を参照しつつ説明する。
【００４４】
第１実施形態
図４は本発明に係る基準電圧発生回路の第１の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【００４５】
トランジスタＭＣ１、抵抗素子Ｒ２、トランジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。スイッチング素子ＳＷ３ｓによってトランジスタＭＬ１のゲートに印加される電圧が制御され、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。トランジスタＭＣ１のチャネル形成用基板に、第２の電源ラインの電圧が印加され、トランジスタＭＬ２のチャネル形成用基板に、出力電圧Ｖout が印加され、トランジスタＭＬ１のチャネル形成用基板に、第１の電源ラインの電圧が印加される。
【００４６】
動作時にスイッチング素子ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ１のゲートに出力電圧Ｖｒｅｆが印加される。これによって、動作時にトランジスタＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保持される。
【００４７】
一方、待機時にスイッチング素子ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。即ち、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ１のゲートにも第１の電源ラインの電位が印加される。これによって、動作時にトランジスタＭＣ１，ＭＬ１及びＭＬ２がともに遮断状態に保持される。
【００４８】
図５は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１と、ｎＭＯＳトランジスタＭｎ３、及びインバータＩＮＶ５，ＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧（例えば、−０．７Ｖ）を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧（例えば、０．２〜０．５Ｖ）を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【００４９】
トランジスタＭｐ１のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが抵抗素子Ｒ２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１に接続され、ソースが共通電位線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成されている。トランジスタＭｐ１のチャネル形成領域に電源電圧Ｖｄｄが印加され、トランジスタＭＬｎ２のチャネル形成領域に出力電圧Ｖｒｅｆ が印加され、トランジスタＭＬｎ１のチャネル形成領域に共通電位ＶＳＳが印加される。
【００５０】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１のゲート、インバータＩＮＶ５の入力端子及びトランジスタＭｎ３のゲートに接続されている。インバータＩＮＶ５の出力端子がトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ３のドレインはトランジスタＭＬｎ１のゲートとともに、出力端子Ｔｏｕｔ  に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【００５１】
以下、図５を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベル、インバータＩＮＶ５の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎＭＯＳトランジスタＭＬｎ２が導通状態にあり、トランジスタＭｎ３が遮断状態にある。また、ｎＭＯＳトランジスタＭＬｎ１のゲートに、出力電圧Ｖｒｅｆ が印加されるので、トランジスタＭＬｎ１も導通状態にある。即ち、動作時にトランジスタＭｐ１、ＭＬｎ２，ＭＬｎ１がともに導通状態にある。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【００５２】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベル、インバータＩＮＶ５の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断状態に保持される。また、トランジスタＭｎ３が導通状態にあるので、出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。即ち、ｎＭＯＳトランジスタＭＬｎ１のゲートが共通電位ＶＳＳに保持されるので、トランジスタＭＬｎ１も遮断状態に保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【００５３】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧の高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【００５４】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【００５５】
第２実施形態
図６は本発明に係る基準電圧発生回路の第２の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ２ｓ，ＳＷ４，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【００５６】
トランジスタＭＣ１、抵抗素子Ｒ２、トランジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。スイッチング素子ＳＷ２ｓとＳＷ４によってトランジスタＭＬ１のゲートに印加される電圧が制御され、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。
【００５７】
動作時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ１のゲートに出力電圧Ｖｒｅｆ  が印加される。これによって、動作時にトランジスタＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保持される。
待機時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。これによって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ１のゲートに第２の電源ラインの電位が印加される。このため、待機時にトランジスタＭＣ１とＭＬ２が遮断し、トランジスタＭＬ１が導通状態に保持される。
【００５８】
図７は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１と、ｐＭＯＳトランジスタＭｐ２，Ｍｐ４及びｎＭＯＳトランジスタＭｎ４、及びインバータＩＮＶ５，ＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【００５９】
トランジスタＭｐ１のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが抵抗素子Ｒ２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１に接続され、ソースが共通電位線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成されている。トランジスタＭｐ１のチャネル形成領域に電源電圧Ｖｄｄが印加され、トランジスタＭＬｎ２のチャネル形成領域に出力電圧Ｖｒｅｆ が印加され、トランジスタＭＬｎ１のチャネル形成領域に共通電位ＶＳＳが印加される。
【００６０】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１のゲート、インバータＩＮＶ５の入力端子及びトランジスタＭｐ４のゲートに接続されている。インバータＩＮＶ５の出力端子がトランジスタＭＬｎ２のゲート及びトランジスタＭｐ２とＭｎ４のゲートに接続されている。トランジスタＭｐ２のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインがトランジスタＭＬｎ１のゲートに接続されている。
【００６１】
トランジスタＭｎ４のドレインが出力端子Ｔｏｕｔ  に接続され、ソースがトランジスタＭＬｎ１のゲートに接続され、トランジスタＭｐ４のソースが出力端子Ｔｏｕｔ  に接続され、ドレインがトランジスタＭＬｎ１のゲートに接続されている。即ち、トランジスタＭｎ４とＭｐ４が出力端子Ｔｏｕｔ  とトランジスタＭＬｎ１のゲートとの間に設けられているトランスファゲートを構成している。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【００６２】
以下、図７を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベル、インバータＩＮＶ５の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎＭＯＳトランジスタＭＬｎ２が導通状態にある。また、トランジスタＭｎ４とＭｐ４が導通状態でトランジスタＭｐ２が遮断状態にあるので、トランジスタＭＬｎ１のゲートに、出力端子Ｔｏｕｔ  の電圧が印加され、トランジスタＭＬｎ１も導通状態にある。即ち、このとき、トランジスタＭｐ１、ＭＬｎ２，ＭＬｎ１がともに導通状態にある。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【００６３】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベル、インバータＩＮＶ５の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断状態に保持される。また、トランジスタＭｐ２が導通状態にあり、トランジスタＭｐ４とＭｎ４がともに遮断状態にあるので、トランジスタＭＬｎ１のゲートに電源電圧Ｖｄｄが印加される。このため、トランジスタＭＬｎ１が導通し、出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【００６４】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【００６５】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【００６６】
第３実施形態
図８は本発明に係る基準電圧発生回路の第３の実施形態を示す回路図である。図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【００６７】
トランジスタＭＣ１、抵抗素子Ｒ２、トランジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。また、トランジスタＭＬ１のドレインとゲートが接続されている。即ち、トランジスタＭＬ１がダイオードを構成している。
スイッチング素子ＳＷ３ｓが導通状態にあるとき、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持されている。スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。
【００６８】
動作時にスイッチング素子ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。このため、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加されている。また、トランジスタＭＬ２のゲートとドレインが接続されるので、トランジスタＭＬ２がダイオードを形成する。これによって、動作時にトランジスタＭＣ１が導通状態に保持され、トランジスタＭＬ１とＭＬ２がダイオードを形成している。出力電圧Ｖｒｅｆ  は、トランジスタＭＣ１、ＭＬ１とＭＬ２のオン抵抗及び抵抗素子Ｒ１とＲ２の抵抗値で定められた分圧比によって決まる。
【００６９】
待機時にスイッチング素子ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。これによって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加される。このため、トランジスタＭＣ１とＭＬ２がともに遮断状態に保持される。また、スイッチング素子ＳＷ３ｓによって、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。即ち、待機時にトランジスタＭＣ１とＭＬ２が遮断状態に保持され、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。
【００７０】
図９は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１と、ｎＭＯＳトランジスタＭｎ３，Ｍｎ５、ｐＭＯＳトランジスタＭｐ５、及びインバータＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【００７１】
トランジスタＭｐ１のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが抵抗素子Ｒ２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１に接続され、ソースが共通電位線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成されている。トランジスタＭｐ１のチャネル形成領域に電源電圧Ｖｄｄが印加され、トランジスタＭＬｎ２のチャネル形成領域に出力電圧Ｖｒｅｆ が印加され、トランジスタＭＬｎ１のチャネル形成領域に共通電位ＶＳＳが印加される。
【００７２】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１，Ｍｎ３，Ｍｎ５及びＭｐ５のゲートに接続されている。トランジスタＭｐ５のソースが抵抗素子Ｒ２とトランジスタＭＬｎ２のドレインとの接続点に接続され、ドレインがトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ５のドレインがトランジスタＭｐ５のドレインとともにトランジスタＭＬｎ２のゲートに接続され、ソースが共通電位線に接続されている。また、トランジスタＭｎ３のドレインが出力端子Ｔｏｕｔ  に接続され、ソースが共通電位線に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【００７３】
以下、図９を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１及びＭｐ５が導通状態にある。このため、ｎＭＯＳトランジスタＭＬｎ２はゲートとドレインが接続されるので、ダイオードを形成している。即ち、動作時にトランジスタＭｐ１が導通状態にあり、トランジスタＭＬｎ１とＭＬｎ２がともにダイオードを形成している。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【００７４】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１とＭｐ５が遮断状態に保持される。また、ｎＭＯＳトランジスタＭｎ３とＭｎ５が導通状態にあるので、ｎＭＯＳトランジスタＭＬｎ２のゲート及び出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【００７５】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【００７６】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【００７７】
第４実施形態
図１０は本発明に係る基準電圧発生回路の第４の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ２ｓ，ＳＷ４，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【００７８】
トランジスタＭＣ１、抵抗素子Ｒ２、トランジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。スイッチング素子ＳＷ２ｓとＳＷ４によってトランジスタＭＬ１のゲートに印加される電圧が制御され、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。
【００７９】
動作時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。このため、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加されている。また、トランジスタＭＬ１とＭＬ２において、ゲートがそれぞれドレインに接続されるので、トランジスタＭＬ１とＭＬ２がダイオードを形成する。これによって、動作時の出力電圧Ｖｒｅｆ は、トランジスタＭＣ１、ＭＬ１とＭＬ２のオン抵抗及び抵抗素子Ｒ１とＲ２の抵抗値で定められた分圧比によって決まる。
【００８０】
待機時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。これによって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加され、また、トランジスタＭＬ１のゲートに第２の電源ラインの電位が印加される。このため、待機時にトランジスタＭＣ１とＭＬ２が遮断し、トランジスタＭＬ１が導通状態に保持される。
【００８１】
図１１は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１、ｐＭＯＳトランジスタＭｐ２，Ｍｐ４，Ｍｐ５及びｎＭＯＳトランジスタＭｎ４，Ｍｎ５、さらにインバータＩＮＶ５，ＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【００８２】
トランジスタＭｐ１のソースが電源電圧Ｖddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１に接続され、ソースが共通電位線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔout が形成されている。トランジスタＭｐ１のチャネル形成用基板に電源電圧Ｖddが印加され、トランジスタＭＬｎ２のチャネル形成用基板に出力電圧Ｖout が印加され、トランジスタＭＬｎ１のチャネル形成用基板に共通電位ＶSSが印加される。
【００８３】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１，Ｍｐ４，Ｍｎ５及びＭｐ５のゲート、さらにインバータＩＮＶ５の入力端子に接続されている。インバータＩＮＶ５の出力端子がトランジスタＭｐ２とＭｎ４のゲートに接続されている。トランジスタＭｐ２のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインがトランジスタＭＬｎ１のゲートに接続されている。
【００８４】
トランジスタＭｎ４のドレインがトランジスタＭＬｎ１のドレインに接続され、ソースがトランジスタＭＬｎ１のゲートに接続され、トランジスタＭｐ４のソースがトランジスタＭＬｎ１のドレインに接続され、ドレインがトランジスタＭＬｎ１のゲートに接続されている。即ち、トランジスタＭｎ４とＭｐ４がトランジスタＭＬｎ１のドレインとゲートとの間に設けられているトランスファゲートを構成している。トランジスタＭｐ５のソースが抵抗素子Ｒ２とトランジスタＭＬｎ２のドレインとの接続点に接続され、ドレインがトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ５のドレインがトランジスタＭｐ５のドレインとともにトランジスタＭＬｎ２のゲートに接続され、ソースが共通電位線に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【００８５】
以下、図１１を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベルに保持され、インバータＩＮＶ５の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１，Ｍｐ４及びＭｐ５、また、ｎＭＯＳトランジスタＭｎ４が導通状態にある。このため、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２において、ゲートとドレインがそれぞれ接続されるので、ダイオードが形成される。即ち、動作時にトランジスタＭｐ１が導通状態にあり、トランジスタＭＬｎ１とＭＬｎ２がともにダイオードを形成している。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【００８６】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベルに保持され、インバータＩＮＶ５の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１，Ｍｐ４及びＭｐ５、さらにｎＭＯＳトランジスタＭｎ４が遮断状態に保持される。また、ｎＭＯＳトランジスタＭｎ５とｐＭＯＳトランジスタＭｐ２が導通状態にあるので、ｎＭＯＳトランジスタＭＬｎ２のゲートが共通電位ＶＳＳに保持され、ｎＭＯＳトランジスタＭＬｎ１のゲートに電源電圧Ｖｄｄが印加される。このため、トランジスタＭＬｎ１が導通し、出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【００８７】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【００８８】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【００８９】
第５実施形態
図１２は本発明に係る基準電圧発生回路の第５の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２及びスイッチング素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【００９０】
トランジスタＭＣ１、抵抗素子Ｒ２２，Ｒ２１、トランジスタＭＬ２、抵抗素子Ｒ１２，Ｒ１１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。トランジスタＭＬ１のゲートが抵抗素子Ｒ１１とＲ１２の接続点に接続されている。また、トランジスタＭＬ２のソースと抵抗素子Ｒ１２との接続点によって出力端子Ｔｏｕｔ  が形成される。
スイッチング素子ＳＷ３ｓが電圧Ｖｒｅｆ  の出力端子と第１の電源ラインとの間に設けられている。また、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。
【００９１】
動作時にスイッチング素子ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ２のゲートが抵抗素子Ｒ２１とＲ２２の接続点に接続される。これによって、動作時にトランジスタＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保持される。
【００９２】
待機時にスイッチング素子ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。これによって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加される。このため、トランジスタＭＣ１とＭＬ２がともに遮断状態に保持される。また、スイッチング素子ＳＷ３ｓによって、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。即ち、待機時にトランジスタＭＣ１とＭＬ２が遮断状態に保持され、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。
【００９３】
図１３は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１と、ｎＭＯＳトランジスタＭｎ３，Ｍｎ５、ｐＭＯＳトランジスタＭｐ５、及びインバータＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【００９４】
トランジスタＭｐ１のソースが電源電圧Ｖddの供給線に接続され、ドレインが抵抗素子Ｒ２２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２１に接続され、ソースが抵抗素子Ｒ１２に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１１に接続され、ソースが共通電位線に接続されている。また、トランジスタＭＬｎ１のゲートが抵抗素子Ｒ１２とＲ１１の接続点に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１２との接続点によって出力端子Ｔout が形成されている。トランジスタＭｐ１のチャネル形成用基板に電源電圧Ｖddが印加され、トランジスタＭＬｎ２のチャネル形成用基板に出力電圧Ｖout が印加され、トランジスタＭＬｎ１のチャネル形成用基板に共通電位ＶSSが印加される。
【００９５】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１，Ｍｎ３，Ｍｎ５及びＭｐ５のゲートに接続されている。トランジスタＭｐ５のソースが抵抗素子Ｒ２２と抵抗素子Ｒ２１との接続点に接続され、ドレインがトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ５のドレインがトランジスタＭｐ５のドレインとともにトランジスタＭＬｎ２のゲートに接続され、ソースが共通電位線に接続されている。また、トランジスタＭｎ３のドレインが出力端子Ｔｏｕｔ  に接続され、ソースが共通電位線に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【００９６】
以下、図１３を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１及びＭｐ５が導通状態にある。このため、ｎＭＯＳトランジスタＭＬｎ２のゲートが抵抗素子Ｒ２２とＲ２１との接続点に接続されている。即ち、動作時にトランジスタＭｐ１が導通状態にあり、トランジスタＭＬｎ１とＭＬｎ２において、ゲートにそれぞれのドレイン電圧よりも高い電圧が印加されるので、トランジスタＭＬｎ１とＭＬｎ２がとも導通状態にある。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【００９７】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１とＭｐ５が遮断状態に保持され、ｎＭＯＳトランジスタＭｎ３とＭｎ５が導通状態に保持される。このため、ｎＭＯＳトランジスタＭＬｎ２のゲート及び出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【００９８】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ２２とＲ２１の抵抗値の合計、または抵抗素子Ｒ１２とＲ１１の抵抗値の合計値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ２２とＲ２１の抵抗値の合計値、または抵抗素子Ｒ１２とＲ１１の抵抗値の合計値は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオン抵抗値とほぼ同程度かそれらより大きく設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【００９９】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【０１００】
第６実施形態
図１４は本発明に係る基準電圧発生回路の第６の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２、抵抗素子Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２及びスイッチング素子ＳＷ２ｓ，ＳＷ４，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【０１０１】
トランジスタＭＣ１、抵抗素子Ｒ２２，Ｒ２１、トランジスタＭＬ２、抵抗素子Ｒ１２，Ｒ１１及びトランジスタＭＬ１は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。トランジスタＭＬ２のソースと抵抗素子Ｒ１２との接続点によって出力端子Ｔｏｕｔ  が形成される。
スイッチング素子ＳＷ４がトランジスタＭＬ１のゲートと抵抗素子１２とＲ１１との接続点の間に接続されている。スイッチング素子ＳＷ２ｓとＳＷ４によってトランジスタＭＬ１のゲートに印加される電圧が制御される。また、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。
【０１０２】
動作時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ２のゲートが抵抗素子Ｒ２１とＲ２２の接続点に接続され、トランジスタＭＬ１のゲートが抵抗素子Ｒ１１とＲ１２の接続点に接続されている。これによって、動作時にトランジスタＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保持される。
【０１０３】
待機時にスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓとＳＷ６ｓがオンする。これによって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ１のゲートに第２の電源ラインの電位が印加される。このため、トランジスタＭＣ１とＭＬ２がともに遮断状態に保持され、トランジスタＭＬ１が導通状態に保持される。これによって、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。
【０１０４】
図１５は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１と、ｐＭＯＳトランジスタＭｐ２，Ｍｐ４，Ｍｐ５及びｎＭＯＳトランジスタＭｎ４，Ｍｎ５、さらにインバータＩＮＶ５，ＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【０１０５】
トランジスタＭｐ１のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが抵抗素子Ｒ２２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２１に接続され、ソースが抵抗素子Ｒ１２に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１１に接続され、ソースが共通電位線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１２との接続点によって出力端子Ｔｏｕｔ  が形成されている。
【０１０６】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１，Ｍｐ４，Ｍｐ５及びＭｎ５のゲート、さらにインバータＩＮＶ５の入力端子に接続されている。インバータＩＮＶ５の出力端子がトランジスタＭｐ２とＭｎ４のゲートに接続されている。トランジスタＭｐ２のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインがトランジスタＭＬｎ１のゲートに接続され、トランジスタＭｎ４のドレインが抵抗素子Ｒ１２とＲ１１との接続点に接続され、ソースがトランジスタＭＬｎ１のゲートに接続され、トランジスタＭｐ４のソースが抵抗素子Ｒ１２とＲ１１との接続点に接続され、ドレインがトランジスタＭＬｎ１のゲートに接続されている。即ち、トランジスタＭｎ４とＭｐ４が抵抗素子Ｒ１２とＲ１１の接続点とトランジスタＭＬｎ１のゲートとの間に設けられているトランスファゲートを構成している。
【０１０７】
トランジスタＭｐ５のソースが抵抗素子Ｒ２２と抵抗素子Ｒ１１との接続点に接続され、ドレインがトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ５のドレインがトランジスタＭｐ５のドレインとともにトランジスタＭＬｎ２のゲートに接続され、ソースが共通電位線に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【０１０８】
以下、図１５を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベルに保持され、インバータＩＮＶ５の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１，Ｍｐ４及びＭｐ５、またｎＭＯＳトランジスタＭｎ４が導通状態にある。このため、ｎＭＯＳトランジスタＭＬｎ２のゲートが抵抗素子Ｒ２２とＲ２１との接続点に接続され、トランジスタＭＬｎ２のゲートが抵抗素子Ｒ１２とＲ１１との接続点に接続されている。
【０１０９】
このため、動作時にトランジスタＭＬｎ２，ＭＬｎ１において、ゲートにそれぞれのドレイン電圧よりも高い電圧が印加されるので、トランジスタＭＬｎ１とＭＬｎ２がとも導通状態にある。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【０１１０】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベルに保持され、インバータＩＮＶ５の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１，Ｍｐ４，Ｍｐ５及びｎＭＯＳトランジスタＭｎ４が遮断状態に保持され、ｎＭＯＳトランジスタＭｎ５とｐＭＯＳトランジスタＭｐ２が導通状態に保持される。このため、ｎＭＯＳトランジスタＭＬｎ１のゲートに電源電圧Ｖｄｄが印加され、ｎＭＯＳトランジスタＭＬｎ２のゲートに共通電位ＶＳＳが印加される。即ち、待機状態において、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持され、トランジスタＭＬｎ１が導通状態に保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【０１１１】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ２２とＲ２１の抵抗値の合計、または抵抗素子Ｒ１２とＲ１１の抵抗値の合計値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧が高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ２２とＲ２１の抵抗値の合計値、または抵抗素子Ｒ１２とＲ１１の抵抗値の合計値は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオン抵抗値とほぼ同程度かそれらより大きく設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【０１１２】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【０１１３】
第７実施形態
図１６は本発明に係る基準電圧発生回路の第７の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジスタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，ＭＬ２，Ｍ７、抵抗素子Ｒ２，Ｒ１及びスイッチング素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。
トランジスタＭＣ１は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。また、トランジスタＭ７は通常のしきい値電圧を持つトランジスタである。なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【０１１４】
トランジスタＭＣ１、抵抗素子Ｒ２、トランジスタＭＬ２、抵抗素子Ｒ１１、トランジスタＭＬ１及びトランジスタＭ７は、第２の電源ラインと第１の電源ラインとの間で表記順に直列接続されている。トランジスタＭＬ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成される。
スイッチング素子ＳＷ３ｓが出力電圧Ｖｒｅｆ  の出力端子と第１の電源ラインとの間に設けられている。また、スイッチング素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲートに印加される電圧が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲートに印加される電圧が制御される。トランジスタＭ７のゲートに第２の電源ラインの電圧が印加される。
【０１１５】
動作時にスイッチング素子ＳＷ５とＳＷ６がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジスタＭＣ１のゲートに第１の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第２の電源ラインの電位が印加される。また、トランジスタＭＬ１のゲートに出力電圧Ｖｒｅｆ  が印加されるので、動作時にトランジスタＭＣ１，ＭＬ１、ＭＬ２及びＭ７がともに導通状態に保持される。
【０１１６】
待機時にスイッチング素子ＳＷ５とＳＷ６がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳＷ６ｓがオンする。このよって、待機時にトランジスタＭＣ１のゲートに第２の電源ラインの電位が印加され、トランジスタＭＬ２のゲートに第１の電源ラインの電位が印加される。このため、トランジスタＭＣ１とＭＬ２がともに遮断状態に保持される。また、スイッチング素子ＳＷ３ｓによって、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。即ち、待機時にトランジスタＭＣ１とＭＬ２が遮断状態に保持され、出力電圧Ｖｒｅｆ  が第１の電源ラインの電位に保持される。
【０１１７】
図１７は、本実施形態の基準電圧発生回路の具体的な回路構成を示す回路図である。図示のように、本実施形態の基準電圧発生回路は、電源電圧Ｖｄｄの供給線と共通電位線との間に直列に接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１、ｎＭＯＳトランジスタＭＬｎ１及びｎＭＯＳトランジスタＭｎ７と、ｎＭＯＳトランジスタＭｎ３及びインバータＩＮＶ５，ＩＮＶ６によって構成されている。
ｐＭＯＳトランジスタＭｐ１とｎＭＯＳトランジスタＭｎ７は通常のしきい値電圧を持つトランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。このように、本実施形態の基準電圧発生回路において、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用いることによって、動作可能な電源電圧の範囲が広くなる。
【０１１８】
トランジスタＭｐ１のソースが電源電圧Ｖｄｄの供給線に接続され、ドレインが抵抗素子Ｒ２に接続されている。トランジスタＭＬｎ２のドレインが抵抗素子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されている。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１に接続され、ソースがトランジスタＭｎ７のドレインに接続されている。トランジスタＭｎ７のソースが共通電位線に接続されている。また、トランジスタＭｎ７のゲートが電源電圧Ｖｄｄの供給線に接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成されている。
【０１１９】
インバータＩＮＶ６の入力端子が入力端子Ｔｉｎに接続され、その出力端子がトランジスタＭｐ１のゲート、インバータＩＮＶ５の入力端子及びトランジスタＭｎ３のゲートに接続されている。インバータＩＮＶ５の出力端子がトランジスタＭＬｎ２のゲートに接続されている。トランジスタＭｎ３のドレインはトランジスタＭＬｎ１のゲートとともに、出力端子Ｔｏｕｔ  に接続されている。
入力端子Ｔｉｎにパワーオン信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時にローレベルに保持される。
【０１２０】
また、図１７に示すように、本実施形態の基準電圧発生回路において、トランジスタＭＬｎ１とＭＬｎ２は、それぞれ直列接続されている二つのｎＭＯＳトランジスタによって構成されている。例えば、トランジスタＭＬｎ２は、抵抗素子Ｒ２と出力端子Ｔｏｕｔ  との間に直列接続されている二つのｎＭＯＳトランジスタによって構成されている。これらのトランジスタのゲートがインバータＩＮＶ５の出力端子に接続され、チャネル領域がともに出力端子Ｔｏｕｔ  に接続されている。同じように、トランジスタＭＬｎ１は抵抗素子Ｒ１とトランジスタＭｎ７との間に直列接続されている二つのｎＭＯＳトランジスタによって構成されている。これらのトランジスタのゲートが出力端子Ｔｏｕｔ  に接続され、チャネル領域がともに共通電位線に接続されている。
このように、本実施形態の基準電圧発生回路において、低しきい値電圧トランジスタＭＬｎ１とＭＬｎ２がそれぞれバルクバイアス電圧が等しく、直列接続された複数のトランジスタによって構成することによって、トランジスタのオン抵抗を大きくしながらばらつきを小さくすることができ、電源電圧の高い領域における消費電力の抑制を実現でき、動作の安定性の向上を実現できる。
【０１２１】
以下、図１７を参照しつつ、本実施形態の基準電圧発生回路の動作について説明する。
動作時に、パワーオン信号Ｐｗｏｎがハイレベルに保持されているので、インバータＩＮＶ６の出力端子がローレベル、インバータＩＮＶ５の出力端子がハイレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎＭＯＳトランジスタＭＬｎ２が導通状態にある。また、ｎＭＯＳトランジスタＭＬｎ１のゲートに、出力電圧Ｖｒｅｆ  が印加されるので、トランジスタＭＬｎ１も導通状態にあり、トランジスタＭｎ３が遮断状態にある。即ち、動作時にトランジスタＭｐ１，ＭＬｎ２，ＭＬｎ１とＭｎ７がともに導通状態にある。このとき、出力端子Ｔｏｕｔ  の電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定される。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【０１２２】
待機時に、パワーオン信号Ｐｗｏｎがローレベルに保持されているので、インバータＩＮＶ６の出力端子がハイレベル、インバータＩＮＶ５の出力端子がローレベルに保持される。これに応じて、ｐＭＯＳトランジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断状態に保持される。また、トランジスタＭｎ３が導通状態にあるので、出力端子Ｔｏｕｔ  が共通電位ＶＳＳに保持される。これによって、ｎＭＯＳトランジスタＭＬｎ１のゲートが共通電位ＶＳＳに保持されるので、トランジスタＭＬｎ１も遮断状態に保持される。
このように、待機状態において、出力電圧Ｖｒｅｆ  が共通電位ＶＳＳに保持され、また、トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持されているので、電源電圧Ｖｄｄの供給線と共通電位ＶＳＳの供給線との間の電流経路が遮断され、消費電流が抑制される。
【０１２３】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【０１２４】
以上説明したように、本実施形態によれば、電源電圧Ｖｄｄの供給線と共通電位線との間に、直列接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１、ｎＭＯＳトランジスタＭＬｎ１及びＭｎ７が設けられ、動作時に電源電圧Ｖｄｄをトランジスタのオン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を基準電圧として出力する。このため、本実施形態の基準電圧発生回路において、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いながらも、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。
【０１２５】
第８実施形態
図１８と図１９は本発明に係る基準電圧発生回路の第８の実施形態を示す構成図である。
図示のように、本実施形態の基準電圧発生回路は、ＭＯＳトランジスタと抵抗素子が直列接続した回路を二つ設けて基準電圧を発生する。以下、図１８と図１９それぞれについてそれぞれの構成及び動作を説明する。
【０１２６】
図１８に示すように、この基準電圧発生回路は、ｐＭＯＳトランジスタＭｐ１１，Ｍｐ１２，ＭＬｐ３１，ＭＬｐ３２、ｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２，Ｍｎ７１，Ｍｎ７２、及び抵抗素子Ｒ１，Ｒ２，Ｒ３１，Ｒ３２、並びにスイッチング素子ＳＷ６，ＳＷ６ｓ，ＳＷ７，ＳＷ７ｓによって構成されている。
【０１２７】
トランジスタＭｐ１１，Ｍｐ１２、Ｍｎ７１及びＭｎ７２は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１及びＭＬｐ３２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。
なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【０１２８】
トランジスタＭｐ１１、抵抗素子Ｒ２、トランジスタＭＬｎ２、抵抗素子Ｒ１１、トランジスタＭＬｎ１及びトランジスタＭｎ７１は、電源電圧Ｖｄｄの供給線と共通電位線との間で表記順に直列接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成される。トランジスタＭＬｎ２のチャネル領域に出力電圧Ｖｒｅｆ  が印加され、トランジスタＭＬｎ１とＭｎ７１のチャネル領域に共通電位ＶＳＳが印加される。
【０１２９】
トランジスタＭｐ１２、ＭＬｐ３１、抵抗素子Ｒ３１、トランジスタＭＬｐ３２、抵抗素子Ｒ３２、及びトランジスタＭｎ７２は、電源電圧Ｖddの供給線と共通電位線との間で表記順に直列接続されている。トランジスタＭＬｐ３２のソースと抵抗素子Ｒ３１との接続点が出力端子Ｔout に接続されている。トランジスタＭｐ１２とＭＬｐ３１のチャネル形成用基板に電源電圧Ｖddが印加され、トランジスタＭＬｐ３２のチャネル形成用基板に出力電圧Ｖref が印加され、トランジスタＭｎ７２のチャネル形成用基板に共通電位ＶSSが印加される。
【０１３０】
トランジスタＭｐ１１とＭｐ１２のゲートが共通に接続され、その接続点と電源電圧Ｖｄｄの供給線との間にスイッチング素子ＳＷ６ｓが設けられ、当該接続点と共通電位線との間にスイッチング素子ＳＷ６が設けられている。
トランジスタＭｎ７１とＭｎ７２のゲートが共通に接続され、その接続点と電源電圧Ｖｄｄの供給線との間にスイッチング素子ＳＷ７が設けられ、当該接続点と共通電位線との間にスイッチング素子ＳＷ７ｓが設けられている。
【０１３１】
以下、図１８に示す基準電圧発生回路の動作について説明する。
動作時にスイッチング素子ＳＷ６とＳＷ７がオンし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオフする。即ち、動作時にｐＭＯＳトランジスタＭｐ１１とＭｐ１２のゲートに共通電位ＶＳＳが印加され、また、ｎＭＯＳトランジスタＭｎ７１とＭｎ７２のゲートに電源電圧Ｖｄｄが印加される。さらに、ｎＭＯＳトランジスタＭＬｎ２のゲートに電源電圧Ｖｄｄが印加され、ｐＭＯＳトランジスタＭＬｐ３１のゲートに出力電圧Ｖｒｅｆ  が印加され、トランジスタＭＬｐ３２のゲートに共通電位ＶＳＳが印加されるので、動作時にトランジスタＭｐ１１，Ｍｐ１２，ＭＬｎ２，ＭＬｎ１，ＭＬｐ３１，ＭＬｐ３２，Ｍｎ７１及びＭｎ７２がすべて導通状態に保持される。
【０１３２】
このとき、出力端子Ｔｏｕｔ  の出力電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２，Ｒ３１とＲ３２の抵抗値によって定めた分圧比によって決まる。トランジスタのオン抵抗及び抵抗素子の抵抗値を適宜設定することによって、動作時に出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【０１３３】
待機時にスイッチング素子ＳＷ６とＳＷ７がオフし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオンする。即ち、待機時にｐＭＯＳトランジスタＭｐ１１とＭｐ１２のゲートに電源電圧Ｖｄｄが印加され、また、ｎＭＯＳトランジスタＭｎ７１とＭｎ７２のゲートに共通電位ＶＳＳが印加される。このため、待機時にトランジスタＭｐ１１，Ｍｐ１２，Ｍｎ７１とＭｎ７２が遮断状態に保持される。これによって待機時に電源電圧Ｖｄｄと共通電位ＶＳＳとの間に電流経路が遮断されるので、待機時に消費電力の低減を実現できる。
【０１３４】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、トランジスタのオン抵抗が大きい。このため、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則され、また、抵抗素子Ｒ３１とＲ３２の抵抗値は、ｐＭＯＳトランジスタＭＬｐ３１とＭＬｐ３２のオン抵抗値よりも十分小さく、トランジスタＭＬｐ３１とＭＬｐ３２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
【０１３５】
一方、電源電圧高い領域で動作するとき、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１とＭＬｐ３２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定され、同様に、抵抗素子Ｒ３１とＲ３２は、電源電圧が高い領域におけるトランジスタＭＬｐ３１とＭＬｐ３２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１とＭＬｎ２に流れる電流は抵抗素子Ｒ１とＲ２によって律則され、トランジスタＭＬｐ３１とＭＬｐ３２に流れる電流は抵抗素子Ｒ３１とＲ３２によって律則されるので、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【０１３６】
次に、図１９に示す基準電圧発生回路の構成及び動作について説明する。
図１９に示すように、この基準電圧発生回路は、ｐＭＯＳトランジスタＭｐ１，ＭＬｐ３１，ＭＬｐ３２、ｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２，Ｍｎ７、及び抵抗素子Ｒ１，Ｒ２，Ｒ３１，Ｒ３２、並びにスイッチング素子ＳＷ６，ＳＷ６ｓ，ＳＷ７，ＳＷ７ｓによって構成されている。
【０１３７】
トランジスタＭｐ１及びＭｎ７は、通常のしきい値電圧を持つトランジスタであり、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１及びＭＬｐ３２は、通常より低いしきい値電圧を持つ低しきい値電圧トランジスタである。
なお、本実施形態の基準電圧発生回路において、動作可能な最低電源電圧がトランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２のしきい値電圧によって決まるので、低しきい値電圧トランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２を用いることによって、動作可能な電源電圧の範囲が広くとれる。
【０１３８】
トランジスタＭｐ１、抵抗素子Ｒ２、トランジスタＭＬｎ２、抵抗素子Ｒ１、トランジスタＭＬｎ１及びトランジスタＭｎ７は、電源電圧Ｖｄｄの供給線と共通電位線との間で表記順に直列接続されている。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によって出力端子Ｔｏｕｔ  が形成される。トランジスタＭＬｎ２，ＭＬｎ１とＭｎ７のチャネル領域に共通電位ＶＳＳが印加される。
トランジスタＭＬｐ３１と抵抗素子Ｒ３１は、トランジスタＭｐ１のドレインと抵抗素子Ｒ２の接続点と、出力端子Ｔｏｕｔ  との間に直列接続され、トランジスタＭＬｐ３２と抵抗素子Ｒ３２は、出力端子Ｔｏｕｔ  と、トランジスタＭＬｎ１のソースとＭｎ７のドレインとの接続点との間に直列接続されている。
【０１３９】
トランジスタＭｐ１のゲートと電源電圧Ｖｄｄの供給線との間にスイッチング素子ＳＷ６ｓが設けられ、トランジスタＭｐ１のゲートと共通電位線との間にスイッチング素子ＳＷ６が設けられている。トランジスタＭｎ７のゲートと電源電圧Ｖｄｄの供給線との間にスイッチング素子ＳＷ７が設けられ、トランジスタＭｎ７のゲートと共通電位線との間にスイッチング素子ＳＷ７ｓが設けられている。
トランジスタＭＬｎ２のゲートが電源電圧Ｖｄｄの供給線に接続され、トランジスタＭＬｎ１のゲートが出力端子Ｔｏｕｔ  に接続されている。トランジスタＭＬｐ３１のゲートが出力端子Ｔｏｕｔ  に接続され、トランジスタＭＬｐ３２のゲートが共通電位線に接続されている。
【０１４０】
次に、図１９に示す基準電圧発生回路の動作について説明する。
動作時にスイッチング素子ＳＷ６とＳＷ７がオンし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオフする。即ち、動作時にｐＭＯＳトランジスタＭｐ１のゲートに共通電位ＶＳＳが印加され、ｎＭＯＳトランジスタＭｎ７のゲートに電源電圧Ｖｄｄが印加される。さらに、ｎＭＯＳトランジスタＭＬｎ２のゲートに電源電圧Ｖｄｄが印加され、ｎＭＯＳトランジスタＭＬｎ１のゲート及びｐＭＯＳトランジスタＭＬｐ３１のゲートに出力電圧Ｖｒｅｆ  が印加され、トランジスタＭＬｐ３２のゲートに共通電位ＶＳＳが印加されるので、動作時にトランジスタＭｐ１，ＭＬｎ２，ＭＬｎ１，ＭＬｐ３１，ＭＬｐ３２及びＭｎ７がすべて導通状態に保持される。
【０１４１】
このとき、出力端子Ｔｏｕｔ  の出力電圧Ｖｒｅｆ  は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２，Ｒ３１とＲ３２の抵抗値によって定めた分圧比によって決まる。トランジスタのオン抵抗及び抵抗素子の抵抗値を適宜設定することによって、動作時に出力端子Ｔｏｕｔ  の出力電圧を電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２に制御することができる。
【０１４２】
待機時にスイッチング素子ＳＷ６とＳＷ７がオフし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオンする。即ち、待機時にｐＭＯＳトランジスタＭｐ１のゲートに電源電圧Ｖｄｄが印加され、ｎＭＯＳトランジスタＭｎ７のゲートに共通電位ＶＳＳが印加される。このため、待機時にトランジスタＭｐ１とＭｎ７がともに遮断状態に保持される。これによって待機時に電源電圧Ｖｄｄと共通電位ＶＳＳとの間に電流経路が遮断されるので、待機時に消費電力の低減を実現できる。
【０１４３】
本実施形態の基準電圧発生回路において、電源電圧が低い領域で動作するとき、トランジスタのオン抵抗が大きい。このため、抵抗素子Ｒ１とＲ２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則され、また、抵抗素子Ｒ３１とＲ３２の抵抗値は、ｐＭＯＳトランジスタＭＬｐ３１とＭＬｐ３２のオン抵抗値よりも十分小さく、トランジスタＭＬｐ３１とＭＬｐ３２に流れる電流は、ほとんどこれらのトランジスタのオン抵抗によって律則される。
【０１４４】
一方、電源電圧の高い領域で動作するとき、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１とＭＬｐ３２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定され、同様に、抵抗素子Ｒ３１とＲ３２は、電源電圧が高い領域におけるトランジスタＭＬｐ３１とＭＬｐ３２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値を持つように設定されるので、電源電圧の高い領域においてトランジスタＭＬｎ１，ＭＬｎ２に流れる電流は抵抗素子Ｒ１とＲ２によって律則され、トランジスタＭＬｐ３１とＭＬｐ３２に流れる電流は抵抗素子Ｒ３１とＲ３２によって律則されるので、高電源電圧で動作するとき電流が急激に増加することを抑制できる。
【０１４５】
上述したように、本実施形態の基準電圧発生回路において、電源電圧Ｖｄｄの供給線と共通電位線との間に直列接続されているトランジスタと抵抗素子を用いて、これらのトランジスタのオン抵抗及び抵抗素子の抵抗値によって定められた分圧比で分圧し、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を生成し、基準電圧として供給する。このため、本実施形態の基準電圧発生回路によって低しきい値電圧のトランジスタを用いながら、電源電圧Ｖｄｄの高い領域において、トランジスタに流れる電流が急激に増加することを回避でき、広い電源電圧の範囲において安定した基準電圧を供給でき、かつ、高電源電圧領域において、消費電力の増加を抑制できる。また、低しきい値電圧トランジスタとして、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの２種類のトランジスタを用いることによって、それぞれのトランジスタのバラツキによる影響を抑制でき、出力する基準電圧の安定性の向上及び待機時の消費電力の低減を実現できる。
【０１４６】
基準電圧発生回路の消費電流の電源電圧依存性
図２０は、本発明の基準電圧発生回路の消費電流の電源電圧の依存性を示すグラフである。また、比較のため、従来の基準電圧発生回路における消費電流の電源電圧の依存性も示している。
【０１４７】
図２０において、曲線ＭＤは、図２２に示すダイオード２段が直列接続した分圧回路で構成したＶｄｄ／２発生回路の消費電流の電源電圧依存性を示している。図示のように、この従来の基準電圧発生回路において、電源電圧Ｖｄｄが１．５Ｖ以下になると、トランジスタにほとんど電流が流れていないので、安定した基準電圧を負荷に供給することができない。
【０１４８】
また、曲線ＭＬは、同じく図２２に示すダイオード２段が直列接続した分圧回路において、ダイオードを構成するＭＯＳトランジスタのしきい値電圧が通常より低くした場合の消費電流の電源電圧依存性を示している。図示のように、低しきい値電圧のトランジスタを用いることによって、電源電圧が低い領域、例えば、電源電圧Ｖｄｄが１．５Ｖの場合においてもトランジスタに十分な電流が流れるので、負荷回路に安定した中間電圧Ｖｄｄ／２を供給することが可能で、即ち、低電源電圧領域の動作に問題がない。しかし、電源電圧が高くなると消費電流が急激に増加してしまうという問題がある。
【０１４９】
また、曲線ＲＤは、図２５に示す抵抗素子２段が直列した抵抗分圧回路で構成したＶｄｄ／２発生回路の消費電流の電源電圧依存性を示している。図示のように、抵抗分圧回路を用いた基準電圧発生回路において、電源電圧の変動範囲全般にわたって安定した電流が流れている。しかし、分圧用抵抗素子の抵抗値が一定のため、電源電圧が大きくなるにつれて消費電流が大きくなる。
【０１５０】
図２０において、曲線ＭＬ＿Ｒ１、ＭＬ＿Ｒ２とＭＬ＿Ｒ３は、それぞれ図１、図２及び図３に示す本発明の基準電圧発生回路の消費電流の電源電圧依存性を示している。本発明の基準電圧発生回路において、低しきい値電圧トランジスタ及びそれに直列接続した抵抗素子を用いて分圧回路を構成して、Ｖｄｄ／２の中間電圧を発生する。電源電圧の低い領域において、トランジスタのオン抵抗が大きいので、トランジスタの電流がほとんどトランジスタのオン抵抗によって律則される。電源電圧の高い領域において、トランジスタのオン抵抗が直列接続した抵抗素子に較べて十分小さいので、トランジスタの電流がほとんど抵抗素子の抵抗値によって律則される。
【０１５１】
このため、図２０に示すように、本発明の基準電圧発生回路では、低しきい値電圧のトランジスタを用いることによって、電源電圧Ｖｄｄの低い領域でも安定した基準電圧を供給することができる。また、曲線ＭＤやＭＬに較べると、電源電圧Ｖｄｄの高い領域における消費電流の急増を抑制できる。さらに、図２０の曲線ＭＬ＿Ｒ１、ＭＬ＿Ｒ２とＭＬ＿Ｒ３に示すように、回路構成の違いによって、図１、図２及び図３に示す基準電圧発生回路それぞれにおいて低電源電圧領域における駆動能力及び高電源電圧領域における消費電流がそれぞれ異なるので、低電源電圧における駆動力を優先する基準電圧発生回路の場合、曲線ＭＬ＿Ｒ１の特性を示す図１の回路構成を選択し、また、高電源電圧における消費電流の抑制を優先する基準電圧発生回路の場合、曲線ＭＬ＿Ｒ３の特性を示す図３の回路構成を選択すれば、それぞれの目的に最適な基準電圧発生回路を提供することが可能である。
【０１５２】
基準電圧発生回路の応用例
図２１は、上述した本発明の基準電圧発生回路を用いて構成された電圧発生回路の一構成例を示している。
図示のように、この電圧発生回路は、基準電圧発生回路１００、差動増幅回路１１０、位相補償回路１２０及び出力回路１３０によって構成されている。以下、各構成部分の構成及び動作について説明する。
【０１５３】
基準電圧発生回路１００は、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を発生し、これを基準電圧Ｖｒｅｆ０として差動増幅回路１１０に出力する。
差動増幅回路１１０は、基準電圧Ｖｒｅｆ０と出力回路１３０からフィードバックされた出力電圧Ｖｒｅｆ１とを受けて、反転出力端子からこれらの電圧の差分に応じた出力電圧ＶＯ  を出力する。
【０１５４】
位相補償回路１２０は、差動増幅回路１１０の反転入力端子（−）とその出力端子との間に直列接続されている位相補償用キャパシタＣ３及び抵抗素子Ｒ６によって構成されている。
位相補償回路１２０は、フィードバック制御ループの安定性を改善するために設けられている。
【０１５５】
出力回路１３０は、ｐＭＯＳトランジスタＭｐ１０、抵抗素子Ｒ３，Ｒ４及びキャパシタＣ１とＣ２によって構成されている。図示のように、トランジスタＭｐ１０は、電源電圧Ｖｄｄの供給線と出力端子Ｔｏｕｔ１との間に接続され、そのゲートが差動増幅回路１１０の出力端子に接続されている。抵抗素子Ｒ３とＲ４は出力端子Ｔｏｕｔ１と共通電位ＶＳＳとの間に直列接続されている。出力端子Ｔｏｕｔ１と共通電位ＶＳＳとの間にキャパシタＣ１が接続され、出力端子Ｔｏｕｔ１とＴｏｕｔ２との間にキャパシタＣ２が接続されている。また、出力端子Ｔｏｕｔ２にパッドＰａｄが接続されている。パッドＰａｄと共通電位ＶＳＳとの間に必要に応じて電圧調節用可変抵抗素子Ｒ５を接続することもできる。
【０１５６】
なお、図２１に示す回路例において、基準電圧発生回路１００は、図４に示す本発明の第１の実施形態の基準電圧発生回路を例示しているが、ここで、基準電圧発生回路は、第１実施形態に限定されるものではなく、第２〜第８の実施形態の何れかの基準電圧発生回路を用いてもよい。
【０１５７】
以下、図２１に示す電圧発生回路の動作について説明する。
基準電圧発生回路１００によって、電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２が生成され、これを基準電圧Ｖｒｅｆ０として差動増幅回路１１０の非反転入力端子（＋）に入力される。差動増幅回路１１０の反転入力端子（−）に、出力端子Ｔｏｕｔ１の出力電圧Ｖｒｅｆ１が入力される。このため、差動増幅回路１１０の出力端子から、基準電圧Ｖｒｅｆ０と出力電圧Ｖｒｅｆ１との差分に応じた反転出力電圧ＶＯ  が出力される。
差動増幅回路１１０の出力電圧Ｖｏ  がトランジスタＭｐ１０のゲートに印加され、トランジスタＭｐ１０のドレインから出力電圧Ｖｒｅｆ１が得られる。即ち、トランジスタＭｐ１０と抵抗Ｒ３，Ｒ４は、抵抗負荷型のインバータとして動作する。出力電圧Ｖｒｅｆ１は、トランジスタＭｐ１０のゲートに印加される電圧ＶＯ  のレベルによって制御される。
差動増幅回路１１０と出力回路１３０と位相補償回路１２０により、一般的な差動増幅回路の構成をなしている。
【０１５８】
差動増幅回路１１０と出力回路１３０において、フィードバック制御によって出力電圧Ｖｒｅｆ１を基準電圧Ｖｒｅｆ０とほぼ同レベルに制御される。例えば、出力電圧Ｖｒｅｆ１の電圧レベルが負荷の変化など何らかの原因で低下すると、出力電圧Ｖｒｅｆ１が基準電圧Ｖｒｅｆ０より低くなり、その差分に応じた負の制御電圧ＶＯ  が差動増幅回路１１０によって出力され、トランジスタＭｐ１０のゲートに印加される。これに応じてトランジスタＭｐ１０のドレイン電圧、即ち、出力電圧Ｖｒｅｆ１のレベルが上昇する。逆に、出力電圧Ｖｒｅｆ１の電圧レベルが何らかの原因で上昇して、出力電圧Ｖｒｅｆ１が基準電圧Ｖｒｅｆ０より高くなると、その差分に応じた正の制御電圧ＶＯ  が差動増幅回路１１０によって出力され、トランジスタＭｐ１０のゲートに印加される。これに応じてトランジスタＭｐ１０のドレイン電圧、即ち、出力電圧Ｖｒｅｆ１のレベルが低下する。
【０１５９】
上述したフィードバック制御によって、出力回路１３０から常に基準電圧Ｖｒｅｆ０とほぼ同じレベルの電圧Ｖｒｅｆ１が出力される。また、出力端子Ｔｏｕｔ２からの出力電圧Ｖｒｅｆ２は、出力電圧Ｖｒｅｆ１を抵抗素子Ｒ３とＲ４で分圧した分圧電圧であり、そのレベルは抵抗素子Ｒ３とＲ４の抵抗値によって決まる。例えば、抵抗素子Ｒ３とＲ４の抵抗値をそれぞれｒ３とｒ４とすると、出力端子Ｔｏｕｔ２からの出力電圧Ｖｒｅｆ２は、次式によって求められる。
【０１６０】
【数１】
Ｖｒｅｆ２＝Ｖｄｄ／２〔ｒ４／（ｒ３＋ｒ４）〕…（１）
【０１６１】
また、出力端子Ｔｏｕｔ１とＴｏｕｔ２の出力電圧間の差分ΔＶは、次式によって求められる。
【０１６２】
【数２】
ΔＶ＝Ｖｄｄ／２〔ｒ３／（ｒ３＋ｒ４）〕…（２）
【０１６３】
なお、キャパシタＣ１は、出力電圧Ｖｒｅｆ１を安定化するために設けられ、キャパシタＣ２は出力電圧Ｖｒｅｆ２を安定化するために設けられている。また、キャパシタＣ３と抵抗素子Ｒ６が直列接続した位相補償回路１２０は、差動増幅回路１１０と出力回路１３０からなるフィードバック制御ループが発振しないようにするために設けられている。
【０１６４】
また、図２１に示すように、必要に応じてパッドＰａｄと共通電位線との間に可変抵抗素子Ｒ５を接続して、抵抗素子Ｒ５の抵抗値を調整することで、分圧比を制御することができ、出力端子Ｔｏｕｔ２の電圧Ｖｒｅｆ２を所望の電圧値に制御することができ、即ち、出力端子Ｔｏｕｔ１とＴｏｕｔ２の出力電圧間の差電圧ΔＶを抵抗素子の抵抗値を適宜設定することで所望の値に制御できる。
【０１６５】
上述したように、図２１に示す電圧発生回路において、基準電圧発生回路１００によって電源電圧Ｖｄｄの中間電圧Ｖｄｄ／２を生成し、基準電圧Ｖｒｅｆ０として供給し、差動増幅回路１２０によって出力電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ０との差分に応じた制御電圧ＶＯ  を出力し、差動増幅回路１１０と出力回路１３０と位相補償回路１２０で構成されたフィードバックループによって出力電圧Ｖｒｅｆ１のレベルを制御する。フィードバック制御によって、負荷の変動などに影響されることなく、出力電圧Ｖｒｅｆ１が常に基準電圧Ｖｒｅｆ０とほぼ同じレベルに制御することができる。
【０１６６】
このように、本例の電圧発生回路によって、基準電圧Ｖｒｅｆ０、即ち電源電圧Ｖｄｄの中間電圧とこの中間電圧から所定の差電圧ΔＶを持つ一対の電圧を発生することができる。この差動電圧ΔＶは、例えば、携帯型情報端末機器間の高速な信号転送を行うＬＶＤＳ回路の出力振幅（通常、数百ｍＶｐ−ｐ  ／２）の基準電圧などに用いることができる。基準電圧発生回路１００の動作可能な電源電圧範囲が広いため、１．５Ｖの電源電圧で動作する携帯電話でも、３．３Ｖの電源電圧で動作するノートパソコン（パーソナルコンピュータ）でも本例の電圧発生回路を使用可能である。
【０１６７】
【発明の効果】
以上説明したように、本発明の基準電圧発生回路によれば、低しきい値電圧のＭＯＳトランジスタを用いることで、安定して動作する最小電源電圧を下げることができる。
また、本発明によれば、低しきい値電圧のＭＯＳトランジスタに直列の抵抗素子を設けることによって、電源電圧が高い領域で動作するときの消費電流の増加を抑制することができ、消費電力の低減を実現できる。また、ＭＯＳトランジスタを用いることで、従来の抵抗分圧の基準電圧発生回路に比較して、レイアウト面積が約半分に縮小することができる。
さらに、本発明の基準電圧発生回路によれば、携帯情報端末機器用のような低い電源電圧で動作するアナログ回路などに対して、広い電源電圧範囲で安定して動作する基準電圧を提供できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る基準電圧発生回路の原理を示す第１の構成例の回路図である。
【図２】本発明に係る基準電圧発生回路の原理を示す第２の構成例の回路図である。
【図３】本発明に係る基準電圧発生回路の原理を示す第３の構成例の回路図である。
【図４】本発明に係る基準電圧発生回路の第１の実施形態を示す構成例である。
【図５】本発明に係る基準電圧発生回路の第１の実施形態を示す回路例である。
【図６】本発明に係る基準電圧発生回路の第２の実施形態を示す構成例である。
【図７】本発明に係る基準電圧発生回路の第２の実施形態を示す回路例である。
【図８】本発明に係る基準電圧発生回路の第３の実施形態を示す構成例である。
【図９】本発明に係る基準電圧発生回路の第３の実施形態を示す回路例である。
【図１０】本発明に係る基準電圧発生回路の第４の実施形態を示す構成例である。
【図１１】本発明に係る基準電圧発生回路の第４の実施形態を示す回路例である。
【図１２】本発明に係る基準電圧発生回路の第５の実施形態を示す構成例である。
【図１３】本発明に係る基準電圧発生回路の第５の実施形態を示す回路例である。
【図１４】本発明に係る基準電圧発生回路の第６の実施形態を示す構成例である。
【図１５】本発明に係る基準電圧発生回路の第６の実施形態を示す回路例である。
【図１６】本発明に係る基準電圧発生回路の第７の実施形態を示す構成例である。
【図１７】本発明に係る基準電圧発生回路の第７の実施形態を示す回路例である。
【図１８】本発明に係る基準電圧発生回路の第８の実施形態を示す第１の構成例である。
【図１９】本発明に係る基準電圧発生回路の第８の実施形態を示す第２の構成例である。
【図２０】基準電圧発生回路の消費電流と電源電圧との依存性を示すグラフである。
【図２１】本発明の基準電圧発生回路を用いた電圧発生回路の一構成例を示す回路図である。
【図２２】ダイオード分圧基準電圧発生回路の一構成例を示す回路図である。
【図２３】ダイオード分圧基準電圧発生回路の他の構成例を示す回路図である。
【図２４】ダイオード分圧基準電圧発生回路の他の構成例を示す回路図である。
【図２５】抵抗分圧基準電圧発生回路の一構成例を示す回路図である。
【符号の説明】
１００…基準電圧発生回路、１１０…差動増幅回路、
１２０…位相補償回路、１３０…出力回路、
ＭＬ１，ＭＬ２，ＭＬｎ１，ＭＬｎ２，ＭＬｐ３１，ＭＬｐ３２…低しきい値電圧トランジスタ、
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…抵抗素子、
Ｖｄｄ…電源電圧、ＶＳＳ…共通電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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