(57)【特許請求の範囲】
【請求項１】
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るクロック信号制御回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路を形成し、この単位平均化回路をｎ個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２ｎ段設けると共に、前記ｎ個のパルスを入力する第１の平均化回路群の夫々の平均化回路の一方の入力には、位相反転回路が設けられていることを特徴とするクロック信号制御回路。
【請求項２】
前記ｎ個のパルスを第１の平均化回路群の異なる二つの単位平均化回路に入力せしめ、前記第１の平均化回路群の夫々の単位平均化回路の出力を、前記第１の平均化回路群の後段に設けられた第２の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とする請求項１記載のクロック信号制御回路。
【請求項３】
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とする請求項２記載のクロック信号制御回路。
【請求項４】
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ／２ｋ（ｋ＝０、１、２、…）ラジアン異なる信号同士を平均化することを特徴とする請求項１乃至３の何れかに記載のクロック信号制御回路。
【請求項５】
各平均化回路群の前記ｋの値が、夫々異なることを特徴とする請求項４記載のクロック信号制御回路。
【請求項６】
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とする請求項１乃至３の何れかに記載のクロック信号制御回路。
【請求項７】
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ／２ラジアン異なる信号同士を平均化することを特徴とする請求項１乃至３の何れかに記載のクロック信号制御回路。
【請求項８】
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とする請求項１乃至３の何れかに記載のクロック信号制御回路。
【請求項９】
異なる位相誤差を有するｎ個のパルスの位相の誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るクロック信号制御回路であって、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均化する単位平均化回路を形成し、この単位平均化回路をｎ／２個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２（ｎ／２）段設けられることを特徴とするクロック信号制御回路。
【請求項１０】
前記ｎ個のパルスを第１の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめ、前記第１の平均化回路群の夫々の単位平均化回路の出力を、前記第１の平均化回路群の後段に設けた第２の平均化回路群の異なる二つの単位平均化回路に入力せしめることを特徴とする請求項９記載のクロック信号制御回路。
【請求項１１】
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とする請求項１０記載のクロック信号制御回路。
【請求項１２】
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るクロック信号制御回路であって、
並列配置した複数のゲートを設け、この複数のゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第１の単位平均化回路を形成し、この第１の単位平均化回路を複数設けて、第１の平均化回路群を形成し、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路をｎ／２個設けることで、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするクロック信号制御回路。
【請求項１３】
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るクロック信号制御回路であって、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第１の単位平均化回路を形成すると共に、この第１の単位平均化回路をｎ／２個設けることで、第１の平均化回路群を形成し、
並列配置した複数のゲートを設け、この複数のゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路を複数設けて、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするクロック信号制御回路。
【請求項１４】
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第１の装置の位相誤差平均化回路の出力を第２の装置に導き、この第２の装置に設けられた位相誤差平均化回路で、第２の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするデータ伝送装置。
【請求項１５】
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第２の装置に導き、第２の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするデータ伝送装置。
【請求項１６】
前記位相誤差平均化回路は、データ伝送装置の送信装置に設けられていることを特徴とする請求項１４又は１５記載のデータ伝送装置。
【請求項１７】
前記位相誤差平均化回路は、データ伝送装置の受信装置に設けられていることを特徴とする請求項１４又は１５記載のデータ伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号制御回路とその方法及びこれを用いたデータ伝送装置に係わり、特に、高速通信用に用いられるインターフェースのクロック制御に好適なパルス信号の位相誤差平均化回路とこれを用いたデータ伝送装置に関する。
【０００２】
【従来の技術】
従来、２相以上の多相クロックの分配は、図１７（ａ）に見られるような回路構成にて各位相成分を中継増幅し、分配していた。また、図面を省略するが、相補の信号（２相）は、相補信号間で相互作用させる中継回路によって分配している場合もあったが、せいぜい２相までであった。このため、図１７（ｂ）のタイミングチャートに見られるように、入力クロックＰ０〜Ｐ７のＰ２のように、位相誤差ｔｄがあった場合、通常、そのままＱ２のように位相誤差が付いたまま増幅されるか、又は、Ｑ５に示したように、新たに位相誤差が付加されてしまうという欠点があった。
【０００３】
図１８に、多相クロック又は逓倍クロックを発生するデジタルＰＬＬ回路の１例を示す。この従来例においては、第１から第４の遅延回路列９０１から９０４をそれぞれ第１乃至第４の切替器９０５〜９０８を介して直列に配列し、第１のクロック９１１を入力した後、それぞれ第２〜第５のクロック９１２〜９１５を出力する。ここで、第５のクロック９１５と第１クロック９１１を位相比較器９０９で比較し、位相差によって生じたＵＰ信号９１６、又はＤＯＷＮ信号９１７に基づき計数器９１０が制御信号９１８を出力し、この制御信号９１８で第１の切替器９０５、第２の切替器９０６、第３の切替器９０７、第４の切替器９０８を制御し、第１のクロック信号９１１と第５のクロック信号９１５の位相が近くなるように制御する。これにより、等間隔の４相クロックである第１から第４クロックを発生させる構成になっている。また、逓倍クロックの場合も、この多相クロックを用いて逓倍クロックを発生させる構成となっていた。
【０００４】
また、この他、図面等を省略するが、遅延回路列をリング状に配置し、リングの段数及び周回回数を制御する方式がみられる。これらデジタルＰＬＬ回路においては、制御遅延単位の量子化誤差によって生じた多相クロックの位相誤差、及びこの多相クロックの位相誤差起因の逓倍クロックの周期変動をそのまま配分していた。
【０００５】
このように、多相クロック信号を分配する場合、各クロックの中継増幅回路間に相互作用が無いため、中継増幅回路数を増やし多相クロック信号を分配する距離が長くなると、各中継増幅回路の遅延時間等のばらつき等により位相間の誤差が徐々に増幅していき、この為、多相クロック信号を分配する距離が、位相誤差の許容範囲内に限定されてしまうという課題があった。
【０００６】
図１９は、実際に多相クロックを分配している応用例を示す図である。図１９の受信回路１００１は、特開平１０−１９０６４２号公報等に見られる受信データ１００２のビットに同期した再生クロック１００５を得るためにクロック選択回路１００３において、受信データ１００２の変移点を用いて多相のクロックＰ０からＰｎ（クロックの相数は任意、ｎは整数）を選択し、更に、再生クロック１００５を用いてラッチデータ１００６を得る回路である。この受信回路は、通常、図２０に見られるように、参照クロック１００７から所望の相数の多相クロックＰ０からＰｎを発生するＰＬＬ（フェーズロックループ）１００８と複数の受信回路１００９−０から１００９−ｍとを組み合わせで用いられる。この場合、多相クロックＰ０からＰｎを複数の該受信回路１００９−０から１００９−ｍまで引き回す必要があり、この間多相クロックの相間位相差を保持する必要があった。
【０００７】
図２１、図２２は、多相クロックの各位相で受信データを別々のラッチ回路に取り込み、並列データとして、ＬＳＩ内部で処理し、出力時に再度多相クロックでパラレルデータを順次出力し、シリアルデータとして出力するものである。
【０００８】
本回路方式は、ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ）  １９９７年ページ２３８〜２３９の  ”Ａ  １．０６２５Ｇｂ／ｓ  Ｔｒａｎｓｃｅｉｖｅｒ  ｗｉｔｈ  ２Ｘ  Ｏｖｅｒｓａｍｐｌｉｎｇ  ａｎｄ  Ｔｒａｎｓｍｉｔ  Ｓｉｇｎａｌ  Ｐｒｅ−Ｅｍｐｈａｓｉｓ”等に記載されている。本方式では、受信側においては、図２１のブロック図とタイミングチャートに示されるように、まず参照クロック１１０１からＰＬＬ１１０２において、多相クロックＰ０〜Ｐ７の８相クロックを発生させる。ここで、８相としたが、相数は回路の全体構成によって変更してよい。発生した各８相クロックは、受信回路１１０３に入り、ここで、位相調整回路１１０４を経て夫々Ｆ／Ｆ（フリップフロップ）で入力データをラッチする。入力データの周波数レートは、各８相クロックの周波数の４倍であるので、各位相は、データの変化に応じて異なる値をラッチする。このラッチされたデータの変化点からデータの位相を検知する位相比較回路１１０５から制御信号１１０６が出力され、多相クロックのエッジとデータのエッジが一致するように位相調整回路１１０４でクロックの位相が調整される。この回路で、８相クロックでラッチされたデータの内半数は、位相の変化点検知に用いられるので、一つおきの４つ位相で検知されたデータが、パラレルデータとして出力される。
【０００９】
タイミングチャートでは、入力データが１周期ごとにＤ０〜Ｄ７の値を取る場合、４ビットごとにシリアルパラレル変換されることが判る。一方、送信側においては、図２２のブロック図とタイミングチャートに示されるように、参照クロック１２０１からＰＬＬ１２０２において多相クロックＰ０からＰ３の４相クロックを発生させる。発生した４相クロックを送信回路１２０３に送り、４並列のデータを４クロックの組み合わせによって１周期の１／４期間ずつＯＮする４並列ゲートを介してシリアルデータとして順次出力する。タイミングチャートでは、４パラレルデータＤＱ０〜ＤＱ７がシリアルデータＤＳ０〜ＤＳ７として変換出力されることがわかる。
【００１０】
この方式は、多相クロックの位相成分がデータの周期成分になるため、位相間隔の誤差の制約が非常に厳しい。そのため、送信回路と多相クロック発生回路は、１対１で使用されることが多かった。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、クロック信号間の位相差を保持した状態で、各クロック信号の位相誤差を平均化することを可能にした新規なクロック信号制御回路とその方法及びこれを用いたデータ伝送装置を提供するものである。
【００１２】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１３】
即ち、本発明に係わるクロック信号制御回路の第１態様は、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相差を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめ、位相差を保ちつつ位相誤差成分が平均化された多相クロック信号を生成することを特徴とするものであり、
又、第２態様は、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相差を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめる平均化回路を複数の平均化回路群に分け、夫々の前記平均化回路群では、異なる状態で平均化せしめ、位相差を保ちつつ位相誤差成分が平均化された多相クロック信号を生成することを特徴とするものであり、
又、第３態様は、
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路を形成し、この単位平均化回路をｎ個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２ｎ段設けると共に、前記ｎ個のパルスを入力する第１の平均化回路群の夫々の平均化回路の一方の入力には、位相反転回路が設けられていることを特徴とするものであり、
叉、第４態様は、
前記ｎ個のパルスを第１の平均化回路群の異なる二つの単位平均化回路に入力せしめ、前記第１の平均化回路群の夫々の単位平均化回路の出力を、前記第１の平均化回路群の後段に設けられた第２の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とするものであり、
叉、第５態様は、
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするものである。
【００１４】
叉、第６態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ／２ｋ（ｋ＝０、１、２、…）ラジアン異なる信号同士を平均化することを特徴とするものであり、
又、第７態様は、
各平均化回路群の前記ｋの値が、夫々異なることを特徴とするものであり、
又、第８態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とするものであり、
叉、第９態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ／２ラジアン異なる信号同士を平均化することを特徴とするものであり、
叉、第１０態様は、
前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とするものである。
【００１５】
又、第１１態様は、
異なる位相誤差を有するｎ個のパルスの位相の誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均化する単位平均化回路を形成し、この単位平均化回路をｎ／２個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２（ｎ／２）段設けられることを特徴とするものであり、
又、第１２態様は、
前記ｎ個のパルスを第１の平均化回路群の異なる二つの単位平均化回路に夫々入力せしめ、前記第１の平均化回路群の夫々の単位平均化回路の出力を、前記第１の平均化回路群の後段に設けた第２の平均化回路群の異なる二つの単位平均化回路に入力せしめることを特徴とするものであり、
叉、第１３態様は、
前段の前記平均化回路群の夫々の単位平均化回路の出力を、前記前段の平均化回路群の後段に設けられた平均化回路群の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするものである。
【００１６】
叉、第１４態様は、
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第１の単位平均化回路を形成し、この第１の単位平均化回路を複数設けて、第１の平均化回路群を形成し、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路をｎ／２個設けることで、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするものである。
【００１７】
叉、第１５態様は、
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第１の単位平均化回路を形成すると共に、この第１の単位平均化回路をｎ／２個設けることで、第１の平均化回路群を形成し、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路を複数設けて、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成したことを特徴とするものである。
【００１８】
又、本発明に係わるデータ伝送装置の第１態様は、
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第１の装置の位相誤差平均化回路の出力を第２の装置に導き、この第２の装置に設けられた位相誤差平均化回路で、第２の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものであり、
又、第２態様は、
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第２の装置に導き、第２の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものであり、
又、第３態様は、
前記位相誤差平均化回路は、データ伝送装置の送信装置に設けられていることを特徴とするものであり、
又、第４態様は、
前記位相誤差平均化回路は、データ伝送装置の受信装置に設けられていることを特徴とするものである。
【００１９】
【発明の実施の形態】
本発明に係わるクロック信号制御回路である位相誤差平均化回路は、図１に示したように、異なる位相差を有するｎ個の多相クロック信号Ｐ０〜Ｐｎの経路を並列に配置し、各信号は、位相誤差平均化回路に入力される。この位相誤差平均化回路では、クロック信号間の位相差を保持した状態で、各クロック信号の位相誤差が平均化され、多相クロック信号Ｑ０〜Ｑｎとして出力される。
【００２０】
【実施例】
以下に、本発明に係わるクロック信号制御回路とその方法及びこれを用いたデータ伝送装置の具体例を図面を参照しながら詳細に説明する。
【００２１】
（第１の具体例）
図１乃至図７は、本発明に係わるクロック信号制御回路である位相誤差平均化回路の第１の具体例を示す図であって、これらの図には、
位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめることを特徴とするパルス信号の位相誤差平均化回路が示され、
また、位相誤差を有する多相クロック信号を相互に作用させ、前記各クロック信号の位相を保ちつつ、前記各クロック信号の位相誤差成分を平均化せしめる平均化回路を複数の平均化回路群に分け、夫々の前記平均化回路群では、異なる状態で平均化せしめることを特徴とするパルス信号の位相誤差平均化回路が示されている。
【００２２】
更に、異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲート２０１ａ、２０１ｂの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する単位平均化回路２０１を形成し、この単位平均化回路２０１をｎ個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２ｎ段設けると共に、前記ｎ個のパルスを入力する第１の平均化回路群１０の夫々の平均化回路の一方の入力には、位相反転回路２０１Ｂが設けられていることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記ｎ個のパルスを第１の平均化回路群１０の異なる二つの単位平均化回路に入力せしめ、前記第１の平均化回路群１０の夫々の単位平均化回路の出力を、前記第１の平均化回路群１０の後段に設けられた第２の平均化回路群２０の異なる二つの単位平均化回路に夫々入力せしめるように構成したことを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前段の前記平均化回路群１０の夫々の単位平均化回路の出力を、前記前段の平均化回路群１０の後段に設けられた平均化回路群２０の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路では、位相がπ／２ｋ（ｋ＝０、１、２、…）ラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
又、各平均化回路群の前記ｋの値が、夫々異なることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群１０の夫々の単位平均化回路では、位相がπラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記複数の平均化回路群の内の少なくとも一つの平均化回路群の夫々の単位平均化回路１０では、位相がπ／２ラジアン異なる信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示され、
更に、前記複数の平均化回路群の内の少なくとも一つの平均化回路群１０の夫々の単位平均化回路では、位相が隣り合う信号同士を平均化することを特徴とするパルス信号の位相誤差平均化回路が示されている。
【００２３】
以下に、本発明について更に詳細に説明する。
【００２４】
初めに、２信号を平均化する平均化回路について説明する。
【００２５】
平均化回路は、図２に示すように、二つのインバータを設け、この二つのインバータの出力側を接続し、この出力より、平均化された信号を得るものである。
【００２６】
この平均化回路の出力信号は、２つの入力信号の位相差Ｔに対して、
（位相差）×１／２
の時間成分を有している。
【００２７】
平均化回路の２入力が同じタイミングＴ＝０で入力した場合の遅延量をｔＡとする（図３（ｂ））。ここで、平均化回路の次段を反転するために、充電又は放電する電荷をＱとし、平均化回路の二つの並列のインバータの駆動電流をｉとすると、
ｔＡ＝Ｑ／２ｉ………（１）
一方、平均化回路の２入力にＴの時間差（位相差）で入力した場合、２入力が入力した後の遅延量をｔＢとする（図３（ｃ））。平均化回路の次段を反転するために、充放電する電荷はＱであり、初め、平均化回路の電流ｉで電荷Ｑが引き抜かれ、時間Ｔを経過した後は、電流２ｉで電荷Ｑが引き抜かれる。
【００２８】
これを式で表すと、
（Ｑ−Ｔｉ）／２ｉ＝ｔＢ………（２）
となる。
【００２９】
左辺のＱ−Ｔｉは、時間Ｔの間インバータ１台のみが駆動し、その間には、次段が反転せず、反転するために、引き抜くことが必要な残りの電荷を示す。
【００３０】
従って、
Ｑ＞Ｔｉ………（３）
である。
【００３１】
そして、この残りの電荷Ｑ−Ｔｉをインバータ２台がオンして電荷を引き抜く。電荷を引き抜くのに必要な時間は、
ｔＢ＝（Ｑ−Ｔｉ）／２ｉ＝（Ｑ／２ｉ）−（Ｔ／２）………（４）
である。
【００３２】
ここで、（１）式を（４）式に代入すると、
ｔＢ＝ｔＡ−（Ｔ／２）………（５）
となる。
【００３３】
従って、平均化回路は、２入力の時間差Ｔの間に１台のインバータのみで次段が反転しない場合、遅延時間に、２入力の時間差の１／２の時間成分を有することになる。
【００３４】
更に、解りやすくするために、図４のような回路を考えると、２入力ＩＮ１、ＩＮ２が同時に入力した場合、平均化回路１、３の出力の夫々の遅延量ｔＸ、ｔＹは、
Ｑ／２ｉ＝ｔＸ（固定遅延）………（６）
Ｑ／２ｉ＝ｔＹ（固定遅延）………（７）
（Ｑ−Ｔｉ）／２ｉ＝ｔＺ（Ｑ＞Ｔｉ）………（８）
で表され、２入力ＩＮ１、ＩＮ２が時間Ｔの位相差をもって入力した場合、平均化回路２の２入力が、時間Ｔの後、Ｈレベルとなってからの出力の遅延時間は、（８）式で表される。（８）式の内、（Ｑ／２ｉ）は、夫々（６）、（７）式に等しく、（６）、（７）式を（８）式に代入すると、
ｔＸ−（Ｔｉ／２ｉ）＝ｔＺ
ｔＹ−（Ｔｉ／２ｉ）＝ｔＺ
ｔＸ−ｔＺ＝（Ｔｉ／２ｉ）＝Ｔ／２………（９）
ｔＹ−ｔＺ＝（Ｔｉ／２ｉ）＝Ｔ／２………（１０）
となる。
【００３５】
従って、平均化回路に時間差Ｔで２入力を入力すると、同時入力時の固定遅延に対して、（Ｔ／２）の時間の遅延差が得られる。
【００３６】
次に、図５の回路について説明する。
図５の符号Ｐ０〜Ｐ３は、それ平均化回路に入力する４つのクロック信号であり、図７に示すように、符号Ｐ０〜Ｐ３の順にπ／４ずつ位相が遅れ、且つ、夫々のクロック信号Ｐ０〜Ｐ３は、夫々位相誤差Ｅ０〜Ｅ３を有している。
【００３７】
クロック信号Ｐ０は、平均化回路２０１−１０に入力され、更に、反転した信号を平均化回路２０１−１２に入力している。また、クロック信号Ｐ１は、平均化回路２０１−１１に入力され、更に、反転した信号を平均化回路２０１−１３に入力し、同様に、クロック信号Ｐ２は、平均化回路２０１−１２に入力され、更に、反転した信号を平均化回路２０１−１０に入力し、また、クロック信号Ｐ３は、平均化回路２０１−１３に入力され、更に、反転した信号を平均化回路２０１−１１に入力している。この回路では、平均化回路２０１−１０〜平均化回路２０１−１３で第１の平均化回路群１０を形成し、この回路で、１８０度位相差の有るクロック信号同士の位相誤差を平均化している。
【００３８】
更に、平均化回路２０１−１０の出力信号は、平均化回路２０１−２０、２０１−２１に入力され、同様に、平均化回路２０１−１１の出力信号は、平均化回路２０１−２１、２０１−２２に入力され、又、平均化回路２０１−１２の出力信号は、平均化回路２０１−２２、２０１−２３に入力され、更に、平均化回路２０１−１３の出力信号は、平均化回路２０１−２３、２０１−２０に入力され、平均化回路２０１−２０の出力に、各クロック信号の位相誤差が平均化されたクロックＱ０が出力され、同様に、平均化回路２０１−２１の出力に、各クロック信号の位相誤差が平均化されたクロックＱ１が出力され、平均化回路２０１−２２の出力に、各クロック信号の位相誤差が平均化されたクロックＱ２が出力され、平均化回路２０１−２３の出力に、各クロック信号の位相誤差が平均化されたクロックＱ３が出力されるようになっている。
【００３９】
そして、この回路では、平均化回路２０１−２０〜平均化回路２０１−２３で第２の平均化回路群２０を形成し、この回路で、位相が隣接するクロック信号同士の位相誤差を平均化している。
【００４０】
次に、第１の平均化回路群での１８０度位相の異なるクロック間の平均（対角平均）について説明する。
【００４１】
｛Ｐ０＋（Ｐ２−π）｝／２
＝｛（Ｅ０＋０×２π）＋（Ｅ２＋（２／４）×２π−π）｝／２
＝（Ｅ０＋Ｅ２）／２………（１１）
｛Ｐ１＋（Ｐ３−π）｝／２
＝｛（Ｅ１＋（１／４）×２π）＋（Ｅ３＋（３／４）×２π−π）｝／２
＝｛（Ｅ１＋Ｅ３）／２｝＋（１／４）×２π………（１２）
｛Ｐ２＋（Ｐ０＋２π−π）｝／２
＝｛（Ｅ２＋（２／４）×２π）＋（Ｅ０＋０×２π＋２π−π）｝／２
＝｛（Ｅ０＋Ｅ２）／２｝＋（２／４）×２π………（１３）
｛Ｐ３＋（Ｐ１＋２π−π）｝／２
＝｛（Ｅ３＋（３／４）×２π）＋（Ｅ１＋（１／４）×２π＋２π−π）｝／２
＝｛（Ｅ１＋Ｅ３）／２｝＋（３／４）×２π………（１４）
【００４２】
次に、第２の平均化回路群での位相が隣接するクロック間の平均（隣接平均）について説明する。
【００４３】
｛（１）式＋（２）式｝／２
＝（Ｅ０＋Ｅ１＋Ｅ２＋Ｅ３）／４＝｛（１／４）×２π｝／２………（１５）
｛（２）式＋（３）式｝／２
＝（Ｅ０＋Ｅ１＋Ｅ２＋Ｅ３）／４＝｛（３／４）×２π｝／２………（１６）
｛（３）式＋（４）式｝／２
＝（Ｅ０＋Ｅ１＋Ｅ２＋Ｅ３）／４＝｛（５／４）×２π｝／２………（１７）
｛（４）式＋（１）式＋２π｝／２
＝（Ｅ０＋Ｅ１＋Ｅ２＋Ｅ３）／４＝｛（７／４）×２π｝／２………（１８）
となり、各クロック信号の位相誤差が平均化され、各クロック信号の位相差は、（２／４）πに保持されている。
【００４４】
（第２の具体例）
図８乃至１１は、本発明の第２の具体例を示す図であって、図８はブロック図、図９は、各クロックの位相関係と、平均化する様子を模式的に示した図、図１０は、クロック信号の波形図、図１１は、シュミレーション結果を示す図である。
【００４５】
この具体例の平均化回路も、第１の具体例で用いた回路と同じ平均化回路を用いている。
【００４６】
この具体例では、８相のクロック用いている。図８に示したように、この例では、第１の平均化回路群１００で対角（１８０度）のクロック信号同士の平均化を行い、次に、第２の平均化回路群２００で隣接（４５度）するクロック信号同士の平均化を行い、更に、第３の平均化回路群３００で一つ飛び（９０度）毎のクロック信号同士の平均化を行う構成となっている。
【００４７】
図９は、平均化の関係を模式的に表した図である。Ｐ０からＰ７は、それぞれ８相のクロックを示す。円状に配置したのは、各位相の関係を示すためである。先に延べたように、対角（１８０度）、隣接（４５度）、一つ飛び（９０度）の間で平均化をそれぞれ行っているが、上記各平均化は、どれを先に行っても構わない。例えば、各位相の誤差をＥ０からＥ７とすると、この回路を通した場合の各相のクロック信号の位相誤差は、
第１の平均化回路群１００の出力は、以下のようになる。
【００４８】
（Ｅ０＋Ｅ４）／２
（Ｅ１＋Ｅ５）／２
（Ｅ２＋Ｅ６）／２
（Ｅ３＋Ｅ７）／２
（Ｅ４＋Ｅ０）／２
（Ｅ５＋Ｅ１）／２
（Ｅ６＋Ｅ２）／２
（Ｅ７＋Ｅ３）／２
【００４９】
次に、第２の平均化回路群２００の出力は、以下のようになる。
【００５０】
（Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５）／４
（Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６）／４
（Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７）／４
（Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０）／４
（Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１）／４
（Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２）／４
（Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３）／４
（Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４）／４
【００５１】
次に、第３の平均化回路群３００の出力は、以下のようになる。
【００５２】
（Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７）／８
（Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０）／８
（Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１）／８
（Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２）／８
（Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３）／８
（Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４）／８
（Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５）／８
（Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６）／８
【００５３】
上記したように、本回路を通った場合、各回路群毎に徐々に平均化され、最終的にすべての位相成分が完全に平均化される。この位相平均化を、図１０のタイミングチャートで示すと、８相の入力信号Ｐ０からＰ７が、図８の回路を通過し、出力信号Ｑ０からＱ７を出力する場合、例えば、Ｐ２のクロックの位相誤差ｔｄは、出力では、ｔｄ／８ずつＱ０からＱ７に均等配分される。
【００５４】
図１１にこの回路のシミュレーション結果を示す。
【００５５】
シミュレーションは、０．２５μｍＣＭＯＳプロセスにて行った。１．６ｎ周期（６２２ＭＨｚ）８相クロック（理想的位相差２００ｐｓ）の位相誤差平均化を行っている。この具体例の回路を通すことにより、位相誤差最大１００ｐｓ（５０ｐｓ）の入力信号が、本回路を通過後、位相誤差５ｐｓ（２．５％）以下に低減する。上段の図が、位相誤差を含んだ多相クロック信号であり、下段に位相誤差がなくなった多相クロック信号が示されている。位相誤差が完全に０にならないのは、平均化回路が不完全なためである。これは、本発明の回路をもう一度通すことにより、誤差は、更に、１／１０程度に低減される。
【００５６】
（第３の具体例）
次に、本発明の第３の具体例について説明する。
【００５７】
図１２、図１３は、本発明の第３の具体例を示す図であって、図１２（ａ）はブロック図、図１２（ｂ）は単位平均化回路の回路図、図１３は、各クロックの位相関係と、平均化する様子を模式的に示した図である。
【００５８】
そして、これらの図には、
異なる位相誤差を有するｎ個のパルスの位相の誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
第１の差動対Ｓ１と、この差動対Ｓ１の夫々のトランジスタの負荷８１０、８１１と、前記第１の差動対Ｓ１に並列に接続された第２の差動対Ｓ２とからなり、前記夫々の差動対Ｓ１、Ｓ２には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対Ｓ１と第２の差動対Ｓ２とに夫々入力された４つのパルスの位相誤差を平均化する単位平均化回路７０１を形成し、この単位平均化回路７０１をｎ／２個設けることで、前記ｎ個のパルスの位相の誤差を平均化するための平均化回路群を形成し、この平均化回路群が、ｌｏｇ２（ｎ／２）段設けられることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前記ｎ個のパルスを第１の平均化回路群４００の異なる二つの単位平均化回路に夫々入力せしめ、前記第１の平均化回路群４００の夫々の単位平均化回路の出力を、前記第１の平均化回路群４００の後段に設けた第２の平均化回路群５００の異なる二つの単位平均化回路に入力せしめることを特徴とするパルス信号の位相誤差平均化回路が示され、
又、前段の前記平均化回路群４００の夫々の単位平均化回路の出力を、前記前段の平均化回路群４００の後段に設けられた平均化回路群５００の異なる二つの単位平均化回路に夫々入力せしめるよう構成したことを特徴とするパルス信号の位相誤差平均化回路が示されている。
【００５９】
この回路に用いられた平均化回路は、ＦＥＴ８０１、８０２からなる第１の差動対Ｓ１と、この差動対Ｓ１の夫々のトランジスタの負荷８１０、８１１と、前記第１の差動対Ｓ１に並列に接続されたＦＥＴ８０３、８０４からなる第２の差動対Ｓ２とからなり、前記夫々の差動対Ｓ１、Ｓ２には、夫々位相がπラジアン異なるパルス信号ＩＮ１、ＩＮ１ＢＩＮ２、ＩＮ２Ｂを入力することで、前記第１の差動対Ｓ１と第２の差動対Ｓ２とに夫々入力された４つのパルスの位相誤差を平均化するように構成している。
【００６０】
図１２（ａ）は、第３の具体例のブロック図である。
【００６１】
平均化回路７０１−１１の第１の差動対に、位相が１８０度異なるクロック信号Ｐ０、Ｐ４が入力され、更に、隣接し且つ位相が１８０度異なるクロック信号Ｐ１、Ｐ５が、平均化回路７０１−１１の第２の差動対に入力される。同様に、平均化回路７０１−１２の第１の差動対に、位相が１８０度異なるクロック信号Ｐ１、Ｐ５が入力され、更に、隣接し且つ位相が１８０度異なるクロック信号Ｐ２、Ｐ６が、平均化回路７０１−１２の第２の差動対に入力され、また、平均化回路７０１−１３の第１の差動対に、位相が１８０度異なるクロック信号Ｐ２、Ｐ６が入力され、更に、隣接し且つ位相が１８０度異なるクロック信号Ｐ３、Ｐ７が、平均化回路７０１−１３の第２の差動対に入力され、更に、平均化回路７０１−１４の第１の差動対に、位相が１８０度異なるクロック信号Ｐ３、Ｐ７が入力され、更に、隣接し且つ位相が１８０度異なるクロック信号Ｐ０、Ｐ４が、平均化回路７０１−１４の第２の差動対に入力され、平均化回路７０１−１１〜７０１−１４が、第１の平均化回路群４００を形成して、平均化を実行している。
【００６２】
平均化回路７０１−２１の第１の差動対に、位相が１８０度異なる平均化回路７０１−１１の出力信号が入力され、更に、位相が９０度ずれた平均化回路７０１−１３の出力信号が、平均化回路７０１−２１の第２の差動対に入力される。同様に、平均化回路７０１−２２の第１の差動対に、位相が１８０度異なる平均化回路７０１−１２の出力信号が入力され、更に、位相が９０度ずれた平均化回路７０１−１４の出力信号が、平均化回路７０１−２２の第２の差動対に入力され、また、平均化回路７０１−２３の第１の差動対に、位相が１８０度異なる平均化回路７０１−１３の出力信号が入力され、更に、位相が９０度ずれた平均化回路７０１−１１の出力信号が、平均化回路７０１−２３の第２の差動対に入力され、更に、平均化回路７０１−２４の第１の差動対に、位相が１８０度異なる平均化回路７０１−１４の出力信号が入力され、更に、位相が９０度ずれた平均化回路７０１−１２の出力信号が、平均化回路７０１−２４の第２の差動対に入力されるように構成している。
【００６３】
そして、平均化回路７０１−１１〜７０１−１４で第１の平均化回路群４００を構成し、平均化回路７０１−２１〜７０１−２４で第２の平均化回路群５００を構成している。
【００６４】
この回路においても、第１、第２の平均化回路群を通過させると共に、組み合わせを変えて通過させることで、徐々に平均化し、クロック信号の位相差を保ちつつ、位相誤差を全クロック信号に対して平均化する。
【００６５】
次に、多相クロックの平均化に関して述べる。この具体例では、８相のクロックを用いている。図１３に示したように、この例では、隣接と対角（４５度と１８０度）、一つ飛びと対角（９０度と１８０度）の間で平均化する構成となっている。図１３は、平均化の関係を模式的に表したものである。Ｐ０からＰ７は、それぞ８相のクロックを示す。円状に配置したのは、第１の具体例と同様、各位相の関係を示しすためである。先に延べたように、隣接と対角（４５度と１８０度）、一つ飛びと対角（９０度と１８０度）の間で平均化をそれぞれ行っている。上記した各平均化は、どれを先に行っても構わない。各位相の誤差をＥ０からＥ７とすると、この回路を通した場合の各相のクロック信号の位相誤差は、以下に示すように、順に平均化され、最終的にすべての位相成分が完全に平均化される。
【００６６】
即ち、第１の平均化回路群４００の出力は、以下のようになる。
【００６７】
（Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５）／４
（Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６）／４
（Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７）／４
（Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０）／４
（Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１）／４
（Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２）／４
（Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３）／４
（Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４）／４
【００６８】
また、第２の平均化回路群５００の出力は、以下のようになる。
【００６９】
（Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７）×２／１６
（Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０）×２／１６
（Ｅ２＋Ｅ６＋Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１）×２／１６
（Ｅ３＋Ｅ７＋Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２）×２／１６
（Ｅ４＋Ｅ０＋Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３）×２／１６
（Ｅ５＋Ｅ１＋Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４）×２／１６
（Ｅ６＋Ｅ２＋Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５）×２／１６
（Ｅ７＋Ｅ３＋Ｅ０＋Ｅ４＋Ｅ１＋Ｅ５＋Ｅ２＋Ｅ６）×２／１６
【００７０】
この具体例では、８相クロックを例として説明したが、１６相クロックなど他の相数のでも良い。また、この回路の場合、第１、第２の具体例と比較し、差動回路を用いた平均化回路では、単体で対角信号の平均化を行っているので、全平均化のための段数が少なくて済むという利点もある。
【００７１】
なお、第１、第２の具体例で用いた平均化回路と第３の具体例で用いた平均化回路とを混在させるように構成しても良い。
【００７２】
従って、
異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第１の単位平均化回路を形成し、この第１の単位平均化回路を複数設けて、第１の平均化回路群を形成し、
第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路をｎ／２個設けることで、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成しても良い。
【００７３】
又、異なる位相誤差を有するｎ個のパルスの位相誤差を平均化して、位相誤差が平均化されたｎ個のパルスを得るパルス信号の位相誤差平均化回路であって、第１の差動対と、この差動対の夫々のトランジスタの負荷と、前記第１の差動対に並列に接続された第２の差動対とからなり、前記夫々の差動対には位相がπラジアン異なるパルス信号を入力することで、前記第１の差動対と第２の差動対とに夫々入力された４つのパルスの位相誤差を平均する第１の単位平均化回路を形成すると共に、この第１の単位平均化回路をｎ／２個設けることで、第１の平均化回路群を形成し、
並列配置した二つ以上のゲートを設け、これらのゲートの出力を接続することで、前記ゲートに入力された二つ以上のパルスの位相誤差を平均する第２の単位平均化回路を形成すると共に、この第２の単位平均化回路を複数設けて、第２の平均化回路群を形成し、
前記第１の平均化回路群の単位平均化回路の夫々の出力を、前記第２の平均化回路群の単位平均化回路に入力せしめるように構成しても良い。
【００７４】
（第４の具体例）
つぎに、本発明の第４の具体例を図１４のブロック図を用いて説明する。
【００７５】
この具体例は、本発明を多相クロック発生用または逓倍クロック発生用のデジタルＰＬＬ回路に本発明を適用したものである。
【００７６】
４相のクロック信号を発生するデジタルＰＬＬ回路の出力を、本発明の平均化回路に入力することで、デジタルＰＬＬ回路の量子化誤差による多相クロックの位相誤差、逓倍クロックの周期変動を抑えることが出来る。
【００７７】
（第５の具体例）
第５の具体例は、多相クロックの各位相で受信データを別々のラッチ回路に取り込み、並列データとして、ＬＳＩ内部で処理する図２１の回路に、本発明を適用したものである。図１５は、本具体例のブロック図である。
【００７８】
８相クロック構成の本発明の位相誤差平均化回路１３１２、１３２２、１３３２を図２１のＰＬＬと置き換えた構成を複数用意し、図２１の構成の回路を始点として、位相誤差平均化回路を直列に接続してある。この配列により、１台のＰＬＬで複数の受信回路を少ない位相間の誤差で制御できる。
【００７９】
このように、第５の具体例のデータ伝送装置は、
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記第１の装置の位相誤差平均化回路の出力を第２の装置に導き、この第２の装置に設けられた位相誤差平均化回路で、第２の装置に入力する前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものである。
【００８０】
（第６の具体例）
第６の具体例は、多相クロックでパラレルデータを順次出力し、シリアルデータとして出力する図２２の回路に本発明を適用したものである。図１６は、本具体例のブロック図である。
【００８１】
４相クロック構成の本発明の位相誤差平均化回路１４０４、１４１４、１４２４を図２２のＰＬＬと置き換えた構成を複数用意し、別に多相クロックを発生するＰＬＬ１４０２を配置し、各位相誤差平均化回路に多相クロックを供給している。この配列により、１台のＰＬＬで複数の送信回路を少ない位相間の誤差で制御できる。
【００８２】
このように、第６の具体例のデータ伝送装置は、
多相クロック発生回路で生成された多相クロックを第１の装置に導き、この第１の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化すると共に、前記前記多相クロック発生回路で生成された多相クロックを第２の装置に導き、第２の装置に設けられた位相誤差平均化回路で、前記多相クロックの各位相を保ちながら前記多相クロックの位相誤差を平均化することを特徴とするものである。
【００８３】
【発明の効果】
本発明に係わるクロック信号制御回路は、上述のように構成したので、多相クロックの配分中において、クロックドライバーの製造ばらつきや、配線抵抗のばらつき等によって生じたクロックの位相間隔のずれを補正することが出来るから、広い範囲に多相クロック信号を配分することができる。
【００８４】
更に、デジタルＰＬＬ回路等によって発生させた多相クロックにおいて、デジタルＰＬＬ回路の量子化誤差によって生じたクロックの位相間隔のずれを補正することができる。
【００８５】
また、従来のデータ伝送装置では、多数のデータ同期回路を制御するために、多のＰＬＬ回路等の多相クロック発生回路を用いていたが、上記のクロック信号制御回路を用いることにより、多相クロック発生回路の数を削減して、回路をより簡単に、且つ、安価に構成することを可能にした。
【図面の簡単な説明】
【図１】本発明に係わる位相誤差平均化回路のブロック図である。
【図２】平均化回路の回路図である。
【図３】平均化回路の動作を説明する図である。
【図４】平均化回路の動作を説明する図である。
【図５】（ａ）は、本発明の第１の具体例のブロック図、（ｂ）は、平均化回路のブロック図である。
【図６】第１の具体例のクロック信号の位相関係を示すと共に、平均化する様子を示す図である。
【図７】第１の具体例のクロック信号のタイミングチャートである。
【図８】本発明の第２の具体例のブロック図である。
【図９】第２の具体例のクロック信号の位相関係を示すと共に、平均化する様子を示す図である。
【図１０】第２の具体例のタイミングチャートである。
【図１１】第２の具体例のシミュレーション結果を示す図である。
【図１２】（ａ）は、第３の具体例のブロック図、（ｂ）は、他の平均化回路の回路図である。
【図１３】第３の具体例の平均化の関係を模式的に表した図である。
【図１４】第４の具体例のブロック図である。
【図１５】第５の具体例のブロック図である。
【図１６】第６の具体例のブロック図である。
【図１７】（ａ）は、従来技術のブロック図、（ｂ）はそのタイミングチャートである。
【図１８】従来技術を示すブロック図である。
【図１９】従来の受信回路のブロック図である。
【図２０】従来の受信回路のブロック図である。
【図２１】（ａ）は、従来の受信回路の詳細ブロック図、（ｂ）は、そのタイミングチャートである。
【図２２】（ａ）は、従来の送信回路の詳細ブロック図、（ｂ）は、そのタイミングチャートである。
【符号の説明】
Ｐ０〜Ｐ７  多相クロック信号
Ｑ０〜Ｑ７  多相クロック信号
２０１、７０１  平均化回路、
８１０、８１１  抵抗、
８０１〜８０４  ＮＭＯＳ
８０３  定電流源
９１１〜９１５  クロック信号
９１０  計数器
９０５〜９０８  切替器
９０９  位相比較器
９１９  制御信号切替器
９１６  ＵＰ信号
９１７  ＤＯＷＮ信号
９１８  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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