【事件の表示】
　特願２００４−５４４１７３「エンコーダ回路及びＡ／Ｄ変換回路」拒絶査定不服審判事件〔平成１６年１０月　７日国際公開、ＷＯ２００４／０８６６２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００３年３月２５日を国際出願日とする出願であって、平成１７年１２月２６日付けで拒絶理由が通知され、平成１８年３月１３日付けで手続補正がなされ、同年９月２５日付けで拒絶査定がなされ、これに対し、同年１１月２日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正がなされたものである。
　
第２　本願発明
　特許請求の範囲の請求項５に係る発明（以下、「本願発明」という。）は、平成１８年１１月２日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項５に記載された以下のとおりのものと認める。
　
　「ビット数が４以上のサーモメータコードを入力として該サーモメータコードにおける１つ又は複数の“０”と“１”の境界位置に対応する１つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成されたことを特徴とするエンコーダ回路。」
　
第３　引用発明
　原審の拒絶理由に引用された特開平５−１４５４１９号公報（以下、「引用例」という。）には図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【産業上の利用分野】この発明は、一般に２進データ発生回路およびＡ／Ｄ変換器に関し、特に、ノイズにより影響されにくい２進データ発生回路およびＡ／Ｄ変換器に関する。」（３頁４欄、段落１）
　
ロ．「【０００７】図１５を参照して、Ａ／Ｄ変換器は、外部的に与えられる基準電位Ｖｒｅ１とＶｒｅ２との間に直列に接続された抵抗６０ないし６７を備えたラダー抵抗回路１と、７つの比較器Ｃ０ないしＣ６を備えた比較器回路４と、８つのＡＮＤゲートＡ０ないしＡ７を備えたプリエンコーダ２と、プリエンコーダ２の出力に接続されたエンコーダ３とを含む。ラダー抵抗回路１は、各々が同じ抵抗値を有する抵抗６０ないし６７を備えているので、それらの抵抗分割により決定される７つの基準電圧Ｖ０ないしＶ６を発生する。７つの基準電圧Ｖ０ないしＶ６は、比較器回路４内に設けられている比較器Ｃ０ないしＣ６にそれぞれ与えられる。
【０００８】比較器回路４内に設けられた各比較器Ｃ０ないしＣ６は、アナログ入力信号と対応する１つの基準電圧とを比較し、比較結果を示す７ビットのデータ（「サーモメータコード」と呼ばれる）を出力する。サーモメータコードは、プリエンコーダ２内に設けられた各隣接する２つのＡＮＤゲートに与えられる。
【０００９】プリエンコーダ２内の各ＡＮＤゲートＡ０ないしＡ７は、２つの入力を有し、一方の入力、すなわち反転入力にインバータが接続されている。たとえば、ｊ番目のＡＮＤゲートＡｊは、反転入力がｊ−１番目の比較器Ｃｊ−１の出力に接続され、非反転入力がｊ番目の比較器Ｃｊの出力に接続される。ＡＮＤゲートＡ０の反転入力は接地され、ＡＮＤゲートＡ７の非反転入力が電源電位Ｖｃｃに接続される。ＡＮＤゲートＡ０ないしＡ７から出力される出力信号Ｊ０ないしＪ７は、エンコーダ３に与えられ、そこで対応する２進データＢ０ないしＢ２に変換される。」（４頁５欄〜４頁６欄、段落７〜９）
　
ハ．「【００１５】図１７は、図１５に示したエンコーダ３の動作を説明するための信号遷移図である。図１７を参照して、たとえばアナログ入力信号Ｓｉの電位Ｖｉｎが電圧Ｖ３とＶ４との間に存在するとき、比較器Ｃ０ないしＣ３はデータ「１」を出力する。他方、比較器Ｃ４ないしＣ６は、データ「０」をそれぞれ出力する。したがって、図１５に示した比較器回路４は、図１７に示したサーモメータコードＴＣ１を出力することになる。
【００１６】プリエンコーダ２内のＡＮＤゲートＡ０ないしＡ７のうちの各隣接する２つのゲートは、サーモメータコードＴＣ１内の対応する１つのデータをそれぞれ受ける。ＡＮＤゲートＡ０ないしＡ７のうち、データ「０」および「１」を受けるＡＮＤゲートＡ４のみがデータ「１」を出力する。他のＡＮＤゲートＡ０ないしＡ３およびＡ５ないしＡ７は、データ「０」を出力する。したがって、プリエンコーダ２から信号Ｊ４のみが「１」である出力信号Ｊ０ないしＪ７が出力される。エンコーダ３は、したがって、既に説明した表１に基づいて、２進出力データ（Ｂ２，Ｂ１，Ｂ０）＝（１，０，０）を出力する。
【００１７】上記は、図１５に示したＡ／Ｄ変換器５ａが正常に動作する場合の記載であるが、しかしながら、Ａ／Ｄ変換器５ａはノイズなどの影響により、以下のような誤動作をしばしば引起こす。
【００１８】図１８は、図１５に示したエンコーダ３の異常な動作を説明するための信号遷移図である。図１５に示した比較器回路４は、ノイズなどの影響により、図１８に示すような誤ったサーモメータコードＴＣ２を出力することがある。すなわち、比較器Ｃ３がデータ「１」を出力するべきであるのに、データ「０」を出力する。これに加えて、比較器Ｃ４がデータ「０」を出力するべきであるのに、データ「１」を出力している。すなわち、「マルチアドレッシング」と呼ばれる異常が生じている。したがって、異常なサーモメータコードＴＣ２がプリエンコーダ２に与えられるので、その結果、プリエンコーダ２内のＡＮＤゲートＡ３およびＡ５がデータ「１」を出力する。したがって、信号Ｊ３およびＪ５のみが「１」である出力信号Ｊ０ないしＪ７が与えられるので、エンコーダ３は２進出力データ（Ｂ２，Ｂ１，Ｂ０）＝（０，０，１）を出力する。」（５頁７欄〜５頁８欄、段落１５〜１８）
　
ニ．「【００４９】
【発明が解決しようとする課題】上記のように、従来の並列型Ａ／Ｄ変換器５ａおよび直並列型Ａ／Ｄ変換器５ｂにおいてしばしばマルチアドレッシングが発生し、しばしば所望の出力データからかけ離れたデータが出力されていた。マルチアドレッシングの発生の原因として、何らかのノイズまたは与えられるクロック信号の伝送における遅延が考えられる。これに加えて、比較器回路における比較器の誤動作またはエンコーダにおける出力タイミングのずれも考えられるが、現在のところ明確ではない。したがって、マルチアドレッシングの発生を完全に防ぐことができないため、マルチアドレッシングにより引起こされた出力データにおける大きな誤差の発生を防ぐことができなかった。
【００５０】この発明は、上記のような課題を解決するためになされたもので、ノイズなどによって影響されても正しいデータを出力できる２進データ発生回路およびＡ／Ｄ変換器を提供することを目的とする。」（９頁１６欄、段落４９〜５０）
　
ホ．「【００５４】
【実施例】図１は、この発明の一実施例を示す並列型Ａ／Ｄ変換器の回路ブロック図である。図１では、説明を簡単化するために、３ビットのＡ／Ｄ変換器５ｃが示される。図１を参照して、このＡ／Ｄ変換器５ｃは、外部的に与えられる基準電圧Ｖｒｅ１およびＶｒｅ２を受け、７つの基準電圧Ｖ０ないしＶ６を発生する基準電圧発生回路１と、７個の比較器（図示せず）を備えた比較器回路４と、比較器回路４の出力に接続されたプリエンコーダ２とを含む。基準電圧発生回路１，比較器回路４およびプリエンコーダ２は、図１５に示した従来のものと回路構成および動作において同様であるので説明が省略される。
【００５５】図１５に示したＡ／Ｄ変換器５ａと比較して、図１に示したＡ／Ｄ変換器５ｃは、さらに、エンコーダ２８と、平均処理回路２９とを含む。図１に示したエンコーダ３も、図１５に示したエンコーダ３と回路構成および動作において同様である。エンコーダ３は、図１６に示したように擬似ＮＭＯＳ型ＲＯＭにより実現されており、一方、エンコーダ２８は、図２に示されるように擬似ＰＭＯＳ型ＲＯＭにより実現される。
【００５６】図２を参照して、エンコーダ２８は、プリエンコーダ２から与えられる信号Ｊ１ないしＪ７をそれぞれ受けるインバータと、電源電位Ｖｃｃとビット線ＢＬ０ないしＢＬ２との間に選択的に接続されたＰＭＯＳトランジスタと、接地電位とビット線ＢＬ０ないしＢＬ２との間に接続された３つのＮＭＯＳトランジスタとを含む。３つのＮＭＯＳトランジスタのゲートは、信号Ｊ０を受けるように接続される。
【００５７】図２に示したエンコーダ２８は、図１６に示したエンコーダ３と類似した動作を行ない、ストレートバイナリコードを出力する。言い換えると、エンコーダ２８は、いずれか１つのみが「１」である入力信号Ｊ０ないしＪ７に応答して、正常な動作において、前述の表１に示されたデータＢ０ないしＢ２を出力する。エンコーダ２８内に設けられたＮＭＯＳトランジスタの電流駆動能力または負荷駆動能力（相互コンダクタンスｇｍ）は、ＰＭＯＳトランジスタよりも小さいことが指摘される。
【００５８】図３は、図１に示した平均処理回路２９の回路図である。図３を参照して、平均処理回路２９は、４つの全加算器２９０ないし２９３を含む。全加算器２９０ないし２９２の各入力端子Ａは、エンコーダ３から与えられる２進データ信号Ｂ０ないしＢ２をそれぞれ受ける。全加算器２９０ないし２９２の各入力端子Ｂは、エンコーダ２８から与えられる２進データ信号Ｂ０′ないしＢ２′をそれぞれ受ける。全加算器２９０ないし２９３のうちの隣接する各２つ間でキャリ出力端子ＣＯとキャリ入力端子ＣＩとが接続される。全加算器２９３の２つの入力端子Ａ，Ｂは接地される。全加算器２９０のキャリ入力端子ＣＩも接地される。全加算器２９１ないし２０３の和出力端子ＳＵＭを介して、変換された最終の２進出力データＤ０ないしＤ２が出力される。なお、全加算器２９０の端子ＳＵＭから出力されるデータは捨てられる。これにより、与えられた２つの２進データＢ０ないしＢ２およびＢ０′ないしＢ２′の平均値データＤ０ないしＤ２が得られる。
【００５９】次に、図１に示したＡ／Ｄ変換器５ｃの動作について説明する。Ａ／Ｄ変換における前半の動作は、図１５に示したＡ／Ｄ変換器５ａと同様であるので説明が省略される。
【００６０】まず、Ａ／Ｄ変換器５ｃがノイズなどによって影響されない場合では、２つのエンコーダ３および２８は、同じ値を有する２進データＢ０ないしＢ２およびＢ０′ないしＢ２′をそれぞれ出力する。図３に示した平均処理回路２９は、２つの２進データＢ０ないしＢ２およびＢ０′ないしＢ２′を加算した後、ＬＳＢを捨てることにより平均値データＤ０ないしＤ２を出力する。この場合では、２つの２進データが同じ値を有しているので、２つのデータと同じ値が出力データＤ０ないしＤ２として得られる。たとえば、（Ｂ０，Ｂ１，Ｂ２）＝（Ｂ０′，Ｂ１′，Ｂ２′）＝（１，０，１）のとき、図３に示した平均処理回路２９における加算データは、（１，０，１，０）である。平均処理回路２９の出力データのＬＳＢが捨てられるので、データ（１，０，１）が２進出力データ（Ｄ０，Ｄ１，Ｄ２）として得られる。
【００６１】次に、マルチアドレッシングが生じる場合におけるＡ／Ｄ変換器５ｃの動作について説明する。図４は、マルチアドレッシングが生じた場合の図１に示したＡ／Ｄ変換器５ｃにおける信号遷移図である。図４を参照して、データ群ＲＴ１およびＲＴ１′は、正常な動作における入力信号が与えられる場合、すなわち入力信号Ｊ０ないしＪ７のうちの１つだけがデータ「１」である場合におけるエンコーダ３および２８の２進出力データ（Ｂ２，Ｂ１，Ｂ０）および（Ｂ２′，Ｂ１′，Ｂ０′）をそれぞれ示す。一方、データ群ＲＴ２は、マルチアドレッシングが生じた場合に、エンコーダ３から出力される２進出力データ（Ｂ２，Ｂ１，Ｂ０）を示す。
【００６２】たとえば、マルチアドレッシングが生じたとき、信号Ｊ３およびＪ５のみが「１」である入力信号Ｊ０ないしＪ７がエンコーダ３に与えられる。この場合、図４からわかるように、エンコーダ３はデータ群ＲＴ２の中のデータ（０，０，１）を２進出力データ（Ｂ２，Ｂ１，Ｂ０）として出力する。この２進出力データは、図１８を参照して説明した従来のＡ／Ｄ変換器５ａから出力される誤ったデータに相当している。言い換えると、エンコーダ３は、２以上の入力信号「１」が与えられたとき、対応する正しい２進データの対応するビット間で論理積（“ＡＮＤ”）演算を行ない、演算結果をデータ群ＲＴ２に示されるように出力する。
【００６３】一方、エンコーダ２８も、エンコーダ３と類似に動作する。前述と同じ例では、信号Ｊ３およびＪ５のみが「１」である入力信号Ｊ０ないしＪ７が与えられるので、正常動作における正しいデータ（０，１，１）および（１，０，１）の対応するビット間の論理和（“ＯＲ”）演算が行なわれ、データ群ＲＴ５内のデータ（１，１，１）が２進出力データ（Ｂ２′，Ｂ１′，Ｂ０′）として出力される。
【００６４】したがって、マルチアドレッシングが生じたときに、エンコーダ３はデータ群ＲＴ２内の１つのデータを出力し、エンコーダ２８はデータ群ＲＴ５内の１つのデータを出力する。上述の例では、エンコーダ３および２８がデータ（０，０，１）および（１，１，１）を出力し、これらのデータは平均処理回路２９に与えられる。
【００６５】平均処理回路２９は、エンコーダ３および２８から与えられる２つのデータについて平均値処理を行なう。すなわち、与えられた２つのデータの加算が行なわれた後、加算されたデータについて２による除算が行なわれる。上記の例では、データ（０，０，１）および（１，１，１）が加算され、加算されたデータ（１，０，０，０）が得られる。平均値回路２９では、加算されたデータのＬＳＢが捨てられるので、データ群ＲＴ０に示される２進出力データが平均処理回路２９から出力される。上記の例では、データ（１，０，０）が出力される。
【００６６】データ群ＲＴ０とＲＴ１またはＲＴ１′を比較してわかるように、出力データ群ＲＴ０は、正常動作におけるデータ群ＲＴ１およびＲＴ１′と同じである。言い換えると、マルチアドレッシングが生じた場合であっても、平均処理回路２９から正常な２進出力データが出力される。すなわち、Ａ／Ｄ変換器５ｃにおいてマルチアドレッシングが生じても、正常な２進変換データＤ０ないしＤ２が得られる。
【００６７】図４に示したデータ群ＲＴ２およびＲＴ５は、正常動作においてｊ番目の信号Ｊｊのみが「１」であるべき場合に、「１」の２つの入力信号Ｊｊ−１およびＪｊ＋１がエンコーダ３および２８に与えられたとき、エンコーダ３および２８からそれぞれ出力される２進出力データをそれぞれ示している。
【００６８】図５は、図１に示したエンコーダ３および２８として適用可能な別のエンコーダの回路図である。図１に示したエンコーダ３および２８は、図１６および図２においてそれぞれ示されているように、互いに異なった回路構成を有している。図５に示したエンコーダ３′（または２８′）は、同じ回路構成を有しているが、エンコーダ３および２８のいずれにも適用できる。しかしながら、エンコーダ３′および２８′において、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流駆動能力（相互コンダクタンスｇｍ）は次のように異なっている。
【００６９】図５に示した回路がエンコーダ３′として用いられる場合では、ＮＭＯＳトランジスタの電流駆動能力がＰＭＯＳトランジスタよりも大きく設定される。一方、図５に示した回路がエンコーダ２８′として用いられる場合では、ＮＭＯＳトランジスタの電流駆動能力がＰＭＯＳトランジスタよりも小さく設定される。上記のように電流駆動能力を設定することにより、図５に示した回路が図１に示したエンコーダ３および２８として使用できることになる。」（１０頁１７欄〜１１頁２０欄、段落５４〜６９）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．の【０００８】における「比較結果を示す７ビットのデータ（「サーモメータコード」と呼ばれる）を出力する。サーモメータコードは、プリエンコーダ２内に設けられた各隣接する２つのＡＮＤゲートに与えられる。」との記載、上記摘記事項ホ．の【００５４】の記載、図１及び図１５によれば、プリエンコーダ２は、７ビットのサーモメータコードを入力としている。
　また、（ア）上記摘記事項ハ．の【００１６】における「プリエンコーダ２内のＡＮＤゲートＡ０ないしＡ７のうちの各隣接する２つのゲートは、サーモメータコードＴＣ１内の対応する１つのデータをそれぞれ受ける。ＡＮＤゲートＡ０ないしＡ７のうち、データ「０」および「１」を受けるＡＮＤゲートＡ４のみがデータ「１」を出力する。他のＡＮＤゲートＡ０ないしＡ３およびＡ５ないしＡ７は、データ「０」を出力する。したがって、プリエンコーダ２から信号Ｊ４のみが「１」である出力信号Ｊ０ないしＪ７が出力される。」との記載、【００１８】における「異常なサーモメータコードＴＣ２がプリエンコーダ２に与えられるので、その結果、プリエンコーダ２内のＡＮＤゲートＡ３およびＡ５がデータ「１」を出力する。したがって、信号Ｊ３およびＪ５のみが「１」である出力信号Ｊ０ないしＪ７が与えられる」との記載、図１５、図１７及び図１８によれば、正常動作の場合、プリエンコーダ２は、サーモメータコードにおける「０」と「１」の境界の信号（Ｊ４）のみが「１」である出力信号（Ｊ０〜Ｊ７）を出力している。また、マルチアドレッシングが生じた場合、プリエンコーダ２は、サーモメータコードにおける「０」と「１」の２つの境界の信号（Ｊ３及びＪ５）のみが「１」である出力信号（Ｊ０〜Ｊ７）を出力している。
（イ）上記摘記事項ホ．の【００５７】〜【００６０】の記載、表１、図１〜３によれば、正常動作の場合、エンコーダ３，２８は、いずれか１つのみが「１」である入力信号（Ｊ０〜Ｊ７）に応答して２進出力データ（Ｂ０〜Ｂ２及びＢ０’〜Ｂ２’）を出力している。平均処理回路２９は、２進出力データ（Ｂ０〜Ｂ２及びＢ０’〜Ｂ２’）の平均値データ（Ｄ０〜Ｄ２）をエンコード値として出力している。
（ウ）上記摘記事項ホ．の【００６１】〜【００６６】の記載、及び図４によれば、マルチアドレッシングが生じた場合、エンコーダ３，２８は、２つの信号（Ｊ３及びＪ５）のみが「１」である入力信号（Ｊ０〜Ｊ７）に応答して２進出力データ（Ｂ２〜Ｂ０及びＢ２’〜Ｂ０’）を出力している。平均処理回路２９は、２進出力データ（Ｂ２〜Ｂ０及びＢ２’〜Ｂ０’）の平均値データ（Ｄ０〜Ｄ２）をエンコード値として出力している。
　以上、（ア）〜（ウ）を小括すると、プリエンコーダ２、エンコーダ３，２８及び平均処理回路２９は、サーモメータコードにおける１つ又は２つの境界の信号のみが「１」である出力信号（Ｊ０〜Ｊ７）に対応する１つ又は２つの２進出力データ（Ｂ０〜Ｂ２及びＢ０’〜Ｂ２’）が分布する範囲の平均値データ（Ｄ０〜Ｄ２）をエンコード値として出力している。
　また、プリエンコーダ２、エンコーダ３，２８及び平均処理回路２９は、これらをまとめて論理構成されたエンコーダ回路ということができる。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「７ビットのサーモメータコードを入力として該サーモメータコードにおける１つ又は２つの境界の信号のみが「１」である出力信号（Ｊ０〜Ｊ７）に対応する１つ又は２つの２進出力データ（Ｂ０〜Ｂ２及びＢ０’〜Ｂ２’）が分布する範囲の平均値データ（Ｄ０〜Ｄ２）をエンコード値として出力するよう論理構成されたエンコーダ回路。」
　
第４　対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「７ビットのサーモメータコード」は、ビット数が４以上のサーモメータコードに含まれる。
ｂ．引用発明の「境界の信号のみが「１」である出力信号（Ｊ０〜Ｊ７）」と、本願発明の「“０”と“１”の境界位置」とは、引用発明の「１」がサーモメータコードにおける“０”と“１”の境界位置に対応するから、いずれも「“０”と“１”の境界位置」という点で一致する。
ｃ．引用発明の「２進出力データ（Ｂ０〜Ｂ２及びＢ０’〜Ｂ２’）」は、本願発明の「エンコード値」に相当する。
ｄ．引用発明の「平均値データ（Ｄ０〜Ｄ２）」と、本願発明の「中心値」とは、いずれも「特定の値」という点で一致する。　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　
　「ビット数が４以上のサーモメータコードを入力として該サーモメータコードにおける１つ又は複数の“０”と“１”の境界位置に対応する１つ又は複数のエンコード値が分布する範囲の特定の値をエンコード値として出力するよう論理構成されたエンコーダ回路。」
　
＜相違点＞
　
　「特定の値」に関し、本願発明は、「中心値」であるのに対し、引用発明は、平均値データ（Ｄ０〜Ｄ２）である点。
　
第５　判断
　そこで、上記相違点について検討する。
　本願発明の「中心値」は、明細書に「中心値が２つある場合には、大きい方の中心値を出力するよう構成されている。これは大きい方の中心値である必要はなく、小さい方の中心値を出力するように構成してもよい。大きい方又は小さい方の何れか一方が他方より好ましい理由はない。」（６頁２４〜２７行）との記載があり、エンコード値として最適な値を適宜採用することは常套手段であるから、引用発明に常套手段を適用して、引用発明の平均値データを、本願発明のような「中心値」とすることは当業者が容易に成し得るものである。
　
　そして、本願発明の作用効果も、引用発明及び常套手段から当業者が容易に予測できる範囲のものである。
　
第６　むすび
　以上のとおり、本願発明は、引用発明及び常套手段に基いて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。