(57)【特許請求の範囲】
【請求項１】
入力増幅器と、該入力増幅器の出力によって動作しディジタルデータを出力するディジタル回路とを有する半導体デバイスにおける前記入力増幅器の感度をテストするテスト装置であって、
パルスを出力するロジックテスタと、
前記ロジックテスタの出力レベルを減衰させて前記半導体デバイスの入力端子に印加するレベル減衰回路と、
前記半導体デバイスの出力データを前記ロジックテスタに導びく手段と、
から成り、前記ロジックテスタは前記半導体デバイスからの出力データに基づいて前記入力増幅器の感度の良否を判定する機能を有しているとともに、
前記減衰回路は前記半導体デバイスを載置するテストボード上に設けられており、前記テストボードを介してロジックテスタと接続されることを特徴とするテスト装置。
【請求項２】
パルスを増幅する入力増幅器と、該入力増幅器で増幅されたパルスをカウントするカウンタとを有する半導体デバイスにおける前記入力増幅器の感度をテストするテスト装置であって、
前記入力増幅器へパルスを供給するパルス供給回路と、
前記カウンタの出力電圧を基準電圧と比較する比較回路と、
予め期待した期待パターンを与える手段と、
前記比較回路の出力を前記期待パターンと比較する論理比較回路と、
前記論理比較回路の出力に基づいて前記入力増幅器の良否を判定する判定回路と、
から成ることを特徴とするテスト装置。
【請求項３】
前記カウンタの出力は複数のビットから成り、前記比較回路は前記カウンタの出力の各ビットについて前記基準電圧との比較を行なうことを特徴とする請求項２に記載のテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスにおける入力増幅器の感度をテストするテスト装置に関するものである。
【０００２】
【従来の技術】
半導体デバイス内に設けられた入力増幅器のうち、その増幅器の出力がそのままの形態で半導体デバイスから出力されるものは、アナログテスタでその増幅器の感度をテストしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、例えば図２に示す如く入力増幅器３２の出力がカウンタ３３でカウントされるような半導体デバイスでは、出力端子Ｏ１、Ｏ２、・・・Ｏ８に生じる電圧は入力増幅器３２の出力とは全く形態が異なったものとなっているので、アナログテスタでは判別することができない。
【０００４】
本発明は入力増幅器の出力が異なった信号形態に変換されて出力されるような半導体デバイスにおける入力増幅器の感度をテストする装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため本発明では、入力増幅器と、該入力増幅器の出力によって動作しディジタルデータを出力するディジタル回路とを有する半導体デバイスにおける前記入力増幅器の感度をテストするテスト装置において、パルスを出力するロジックテスタと；前記ロジックテスタの出力レベルを減衰させて前記半導体デバイスの入力端子に印加するレベル減衰回路と；前記半導体デバイスの出力データを前記ロジックテスタに導びく手段とを設けており、前記ロジックテスタは前記半導体デバイスからの出力データに基づいて前記入力増幅器の感度の良否を判定する機能を有している。なお、この場合、減衰回路は前記半導体デバイスを載置するテストボード上に設けられており、前記テストボードを介してロジックテスタと接続される。
【０００６】
このようなテスト装置によると、ロジックテスタの出力電圧が通常よりも低いレベルで半導体デバイスに入力される。このとき、半導体デバイス内の入力増幅器が正常な感度をもっていれば、ディジタル回路の出力データは正常なデータとなるので、判定結果は良好となる。しかし、前記入力増幅器の感度が不良又は不充分であると、ディジタル回路は正常に動作しないので、その出力データも予定したものとは異なったものとなることから、入力増幅感度は不良と判定される。
【０００７】
また、本発明では、パルスを増幅する入力増幅器と、該入力増幅器で増幅されたパルスをカウントするカウンタとを有する半導体デバイスにおける前記入力増幅器の感度をテストするテスト装置において、前記入力増幅器へパルスを供給するパルス供給回路と；前記カウンタの出力電圧を基準電圧と比較する比較回路と；予め期待した期待パターンを与える手段と；前記比較回路の出力を前記期待パターンと比較する比較論理回路と；前記比較論理回路の出力に基づいて前記入力増幅器の良否を判定する判定回路とを設けている。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。１はロジックテスタであり、本体ユニット１Ａと、ケーブル１Ｂと、テストステーション（テストヘッド）１Ｃとから成っている。
【０００９】
本体ユニット１Ａには、パターンメモリ５を有するパターン発生器４と、タイミング発生器６と、パターン発生器４からの出力データを整形する波形整形回路７と、テストステーション１Ｃを介してテストボード１７側へ与える入力電圧を発生する入力電圧発生回路８と、テストボード１７側からテストステーション１Ｃ側へ与えられる出力データのレベルが充分あるか否かの比較基準電圧を発生する基準電圧発生回路９と、その比較結果が予め期待したパターンと一致しているか否か比較する論理比較回路１０と、その結果をファイリングするファイルメモリ１１と、良否判定回路１２と、良否表示部１３と、試料（この場合、半導体デバイス３０）用の電源電圧を与える試料用電源１４とが設けられている。
【００１０】
一方、テストステーション１Ｃには、ドライバ回路１５と、比較回路１６が設けられている。ドライバ回路１５は図４に示すように、２つのアナログスイッチ２３、２４から成っている。これらのアナログスイッチ２３、２４の入力端子２１、２２は入力電圧発生回路８に接続されており、入力端子２１には図６（ａ）に示す如くハイレベル（例えば５Ｖ）の直流電圧が与えられ、入力端子２２には図６（ｂ）に示す如くローレベル（例えば０Ｖ）の直流電圧が与えられる。
【００１１】
これらのアナログスイッチ２３、２４の出力側は共通に出力端子２５に接続されている。また、制御端子２０には波形整形回路７から図６（ｃ）の如きパルス信号が与えられる。
【００１２】
このパルス信号のハイレベル期間にはアナログスイッチ２３がＯＮし、ローレベル期間にはアナログスイッチ２４がＯＮするようになっているものとすると、出力端子２５には、図６（ｄ）に示す如く、波高値が５Ｖでパルス幅が（ｃ）のパルスの幅に一致したパルスが生じることになる。
【００１３】
尚、制御パルス（ｃ）のハイレベルでアナログスイッチ２４がＯＮ、ローレベルでアナログスイッチ２３がＯＮするようにしてもよく、そのようにした場合には、出力パルス（ｄ）は制御パルス（ｃ）に対し、１８０゜位相がずれたものとなる。また、入力端子２２へ加えられるローレベル電圧を０Ｖとせずに例えば１Ｖとしてもよく、その場合には、出力パルス（ｄ）のローレベルも１Ｖとなる。
【００１４】
前記ドライバ回路１５の出力パルスはテストボード１７上に設けられた減衰回路１８で数ｍＶ程度に低下されてから図２に示す半導体デバイス３０の入力端子３１へ印加される。減衰回路１８は図３に示すように前記ドライバ回路１５の出力端子２５からのパルスを受ける入力端子２６と、減衰器２７と、抵抗Ｒ１、ディカップリングコンデンサＣ１と出力端子２８とから成っている。一般にロジックテスタ１のドライバ回路１５は出力抵抗が５０Ωとなるように形成されているので、減衰回路１８の終端抵抗Ｒ１として５０Ωの抵抗を用いる。
【００１５】
このように、減衰回路１８を設けることによって波高値が数ｍＶ程度の微小なパルスを半導体デバイス３０へ供給することができる。ロジックテスタ１のドライバ回路１５の出力を直接数ｍＶが出力されるようにした場合には減衰回路１８を用意する必要はなくなる。しかし、そのように微小出力のロジックテスタを形成した場合には、そのロジックテスタを他の回路のテストに用いることはできない。また、現在一般的にロジックテスターのドライバー出力振幅は数百ｍＶ以上とされている。
【００１６】
何故なら、多くのＣＭＯＳ半導体デバイスは数Ｖ入力形式を採っており、図２のような増幅器３２を有していない回路のテストは数Ｖ入力のままでよいからである。従って、ロジックテスタとしては数Ｖ出力にして、非常に特殊な回路といえる図２の形の半導体デバイスにおける入力増幅器３２のテストの場合に限って、減衰器１８を接続するのが全体としては得策である。
【００１７】
さて、前記入力端子３１に数ｍＶのパルスが与えられた半導体デバイス３０の入力増幅器３２はその入力パルスを数Ｖ程度に増幅し、次段のカウンタ３３へ与える。カウンタ３３の出力が８ビットであるとすると、その各ビットは８個の出力端子Ｏ１、Ｏ２、・・・、Ｏ８へそれぞれ導出される。
【００１８】
テストステーション１Ｃの比較回路１６はデバイス３０の各出力端子Ｏ１、Ｏ２、・・・、Ｏ８の信号を入力し、各ビットの電圧が基準値に達しているか否かを検出するため基準値と比較する。図５にその比較回路１６における１ビット分（１ＰＩＮ分）のコンパレータを示している。出力データが８ビットの場合、比較回路１６において、図５の回路を８組使用することとなる。
【００１９】
図５において、コンパレータ４２はハイレベル側のスレッショールドをもち、コンパレータ４３はローレベル側のスレッショールドをもつ。ここで、ハイレベル側のスレッショールドを４Ｖとし、ローレベル側のスレッショールドを１Ｖとする（これらの電圧は基準電圧発生回路９から与えられる）。
【００２０】
今、入力端子４１が前記出力端子Ｏ１に接続されていて、その出力端子Ｏ１からの信号が論理”１”であることが予想されるとしたとき、ハイレベル側のコンパレータ４２の出力のみが判定に使用される。尚、出力端子Ｏ１からの信号電圧が４Ｖより高ければ、ハイレベル側のコンパレータ４２から”１”が出力される。４Ｖより低ければ、そのコンパレータ４２から”０”が出力される。この”０”が出力されるときは増幅器３２の感度が不十分であり、増幅器３２は不良であると本体１Ａ側で判定されることになる。
【００２１】
一方、出力端子Ｏ１からの信号が論理”０”であることが予想されるときは、ローレベル側のコンパレータ４３の出力のみが判定に使用される。このとき、出力端子Ｏ１からの信号電圧が１Ｖより低ければ、コンパレータ４３から”０”が出力される。１Ｖより高ければ”１”が出力される。”１”が出力されるときは、不良であると判定される。
【００２２】
上述したようにコンパレータ４２と４３は一方の出力が良否判定に使用されるとき、他方の出力は不要であるので、必要な方だけ作動させて、不要な方は不作動にしてもよい。ただし、図５の実施形態では、常に双方が動作するようになっている。このように双方のコンパレータが同時に動作している場合、本体１Ａの論理比較回路１０や良否判定回路１２でコンパレータ４２、４３の出力のうち必要な方を選択することになる。
【００２３】
前記コンパレータ４２、４３の出力は、まず論理比較回路１０において、パターン発生器４からのパターンと比較される。これに先立って、例えばカウンタ３３の１ビット目の出力（出力端子Ｏ１の信号）が”１”であるか”０”であるかは本体１Ａ側で予め期待される。それは、タイミング発生器６からのタイミング信号によって波形整形回路７から出力されるパルスが何個目のものであるかが分かるからであり、入力パルスをカウントするカウンタ３３の出力は入力パルスの数によって決まり、出力端子Ｏ１の値が論理”１”となるべきか”０”となるべきかがパルスを送信する本体１Ａ側で分かるからである。
【００２４】
従って、パターン発生器４からは前記タイミング信号に同期して出力端子Ｏ１の信号用の期待値として”１”又は”０”が論理比較回路１０に送られる。この期待値”１”と実際の出力端子Ｏ１の信号の２値化データ（比較回路１６で”１”又は”０”として出力）が論理比較回路１０で比較され、両者が一致しているか否か判定される。
【００２５】
先にも述べたように比較回路１６はカウンタ３３からの８ビット分の出力信号の比較を同時に行ない、その結果を論理比較回路１０に送る。一方、パターン発生器４も１つのパルスの出力ごとに８ビット分の論理パターンを論理比較回路１０に送る。そして、前記論理比較回路１０では、８ビット分について同時に論理の比較を行なう。
【００２６】
この論理比較回路１０は本体１Ａからパルスを送出する度に新たな論理パターンと新たなカウント出力の送信を受けて比較を行なう。その結果はファイルメモリ１１に蓄積されるとともに、良否判定回路で判定され、その判定結果が表示部１３に表示される。尚、何個のパルスに関して上記論理比較を行なって入力増幅器３２の感度の良否を判定するかは任意に決めてよい。
【００２７】
図１において、テストボード１７には印刷配線が施されていて、減衰回路１８を組むことができるようになっているとともに減衰回路１８と半導体デバイス３０（この場合、テスト試料）との接続及び本体１Ａの試料用電源１４からの電源供給もその印刷配線を介してなされる。
【００２８】
【発明の効果】
以上説明したように本発明によれば、入力増幅器の出力が別の形態に変換されて出力されるような半導体デバイスであっても、その入力増幅器の感度を確実にテストすることができる。
【図面の簡単な説明】
【図１】本発明テスト装置の実施形態のブロック回路図。
【図２】本発明のテスト装置でテストする試料としての半導体デバイスのブロック回路図。
【図３】テスト装置用ロジックテスタの出力レベルを減衰して試料に供給するための減衰回路。
【図４】テスト装置用ロジックテスタのドライバ回路の構成図。
【図５】テスト装置用ロジックテスタの比較回路の一部を示す回路図。
【図６】ロジックテスタのドライバ回路の動作説明用の信号波形図。
【符号の説明】
１  ロジックテスタ
１Ａ  本体
１Ｂ  ケーブル
１Ｃ  テストステーション
４  パターン発生器
６  タイミング回路
７  波形成形回路
８  入力電圧発生回路
１０  論理比較回路
１２  良否判定回路
１３  表示部
１５  ドライバ回路
１６  比較回路
１７  テストボード
１８  減衰回路
３０  半導体デバイス
３２  入力増幅器
３３  カウンタ
Ｏ１、Ｏ２、・・・、Ｏ８  半導体デバイスの出力端子
４２、４３  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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