【事件の表示】
　特願２０００−５８８６８７「コンピュータ・システムの異なるパーティション中で複数のオペレーティング・システムを動作させ、異なるパーティションが共用メモリを介して相互に通信できるようにするコンピュータ・システムおよび方法」拒絶査定不服審判事件〔平成１２年　６月２２日国際公開、ＷＯ００／３６５０９、平成１４年１０月　２日国内公表、特表２００２−５３２８０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願の手続きの経緯は概略以下の通りである。
平成１１年１２月１７日　国際出願
　（優先権主張：１９９８年１２月１８日，米国）
平成１７年　３月２５日　最初の拒絶理由通知
平成１７年　６月２２日　手続補正書
平成１７年　６月２２日　意見書
平成１７年１１月　７日　拒絶査定
平成１８年　２月　９日　拒絶査定不服審判請求
平成１８年　２月　９日　手続補正書
平成２０年　４月２５日　審尋
平成２０年　８月　４日　回答書
平成２０年１２月　１日　最初の拒絶理由通知
平成２１年　４月　６日　手続補正書
平成２１年　４月　６日　意見書
　
　
２．本願発明
　本願の請求項１〜３０に係る発明は、上記平成２１年４月６日付け手続補正書により補正された特許請求の範囲の請求項１〜３０に記載された通りのものであり、その請求項１に係る発明（以下「本願発明」と記す。）は、以下の通りのものと認める。
「１つまたは複数の処理モジュールのグループがコンピュータ・システム内の別々のパーティションとして構成され、各パーティションが別々のオペレーティング・システムの制御下で動作し、それぞれが複数のプロセッサを備える複数の処理モジュールと、
　メイン・メモリであって、各パーティションに排他メモリ・ウインドウがメイン・メモリ内で割り当てられており、前記排他メモリ・ウインドウへは、そのパーティションの前記処理モジュールだけしかアクセス権を有さず、排他メモリ・ウインドウ中では、そのパーティションのオペレーティング・システムが動作する、単一の物理アドレス空間を有するメイン・メモリと
　を備えるコンピュータ・システムであって、
　各処理モジュールは、さらに、
　前記メイン・メモリの前記単一の物理アドレス空間のベース（基底）物理アドレスから、前記処理モジュールが一部をなす前記パーティションに割り当てられた前記排他メモリ・ウインドウの開始までのオフセット（ＲＬＯＳ）を保持するレジスタと、
　その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照に前記オフセット（ＲＬＯＳ）を加算し、それにより、これらの参照を前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置する加算器と
　を備えることを特徴とするコンピュータ・システム。」
　
　
３．引用文献
　当審において通知した、上記平成２０年１２月１日付けの拒絶理由通知において引用した文献には、それぞれ、以下の記載がある。
　
（１）米国特許第５５９０３０１号明細書（１９９６年１２月３１日発行。以下「引用文献１」と記す。）（なお、パテントファミリーである特表平１１−５１２８５７号公報（以下、単に「公表公報」と記す。）の対応部分を付記する。）
　
（１−１）「What　is　claimed　is:
1.　A　cluster　computer　system　comprising:
A)　a　plurality　of　clusters,　each　said　cluster　including:
　1)　a　plurality　of　processors,　each　said　processor　having　inherent　limitations　on　the　range　of　memory　which　is　directly　addressable　by　a　processor　address　field,　said　processor　address　field　being　divided　into　higher　order　and　lower　order　segments,each　said　processor　including:
　a)　a　primary　cache;　and
　b)　an　address　translator;　and
　2)　a　secondary　cache;
B)　a　memory　having　a　capacity　which　exceeds　the　range　each　said　processor　is　inherently　capable　of　directly　addressing,　said　memory　being　addressable　by　a　memory　address　field,　said　memory　address　field　exceeding　said　processor　address　field,　said　memory　address　field　being　divided　into　higher　order　and　lower　order　segments;
C)　means　establishing　a　cluster　number　for　each　said　cluster;
D)　means　coupling　said　plurality　of　clusters,　via　said　secondary　caches,　to　said　memory;　and
E)　each　said　address　translator　in　each　said　processor　in　each　said　cluster　being　coupled　between　said　primary　cache　in　its　said　processor　and　said　secondary　cache　in　its　said　cluster,　said　address　translator　including　first　address　translation　logic　responsive　to　processor　address　field　and　cluster　number　information　in　said　primary　cache　in　its　said　processor,　said　first　translation　logic　comprising　means　responsive　to　the　digital　state　of　a　predetermined　indicator　bit　in　said　higher　order　segment　of　said　processor　address　field　by　effecting　one　of　two　address　transformations;
　1)　if　said　predetermined　indicator　bit　is　a　first　digital　value:
　a)　forcing　the　two　lowest　order　bits　of　said　higher　order　segment　of　said　memory　address　field　to　a　first　logic　level;
　b)　copying　the　two　lowest　order　bits　of　said　higher　order　segment　of　said　processor　address　field　to　two　higher　order　bits　of　said　higher　order　segment　of　said　memory　address　field;　and
　c)　copying　the　contents　of　said　lower　order　segment　of　said　processor　address　field　to　said　lower　order　segment　of　said　memory　address　field;　thereby　specifying　a　region　of　memory　addressable　by　all　said　clusters;　and
　2)　if　said　predetermined　indicator　bit　is　a　second　digital　value:
　a)　copying　the　two　lowest　order　bits　of　said　higher　order　segment　of　said　processor　address　field　to　the　two　lowest　order　bits　of　said　higher　order　segment　of　said　memory　address　field;
　b)　copying　the　cluster　number　to　two　higher　order　bits　of　said　higher　order　segment　of　said　memory　address　field;　and
　c)　copying　the　contents　of　the　lower　order　segment　of　said　processor　address　field　to　said　lower　order　segment　of　said　memory　address　field;
　thereby　specifying　a　region　of　memory　addressable　only　by　the　cluster　identified　by　said　cluster　number.」(第１０欄第１９行〜第１１欄第１３行)
（公表公報の対応部分：「【特許請求の範囲】
１．クラスタ・コンピュータ・システムであって：
　Ａ）複数のクラスタであって、各前記クラスタは：
　１）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し
、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割され、各前記プロセッサが：
　ａ）一次キャッシュ；および
　ｂ）アドレス変換器；
を含む、前記複数のプロセッサ；および
　２）二次キャッシュ；
から成る前記複数のクラスタと；
　Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアドレス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位セグメントに分割されている前記メモリと；
　Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と；
　Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合する手段と；
から成り、
　Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内の前記二次キャッシュの中間に結合され、前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドおよびクラスタ番号情報に応答する、第１アドレス変換ロジックを含み、前記第１アドレス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セグメントにおける所定の指示ビットのデジタル状態に応答し、２通りのアドレス変換の一方を実行する手段を備えており、前記２通りのアドレス変換は：
　１）前記所定の指示ビットが第１のデジタル値である場合：
　ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットを第１の論理レベルに強制し；
　ｂ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの前記下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　ｃ）前記プロセッサ・アドレス・フィールドの前記低位セグメントの内容を、前記メモリ・アドレス・フィールドの前記低位セグメントにコピーすることにより；
　前記クラスタ全てによってアドレス可能なメモリ領域を指定すること；および
　２）前記所定の指示ビットが第２のデジタル値である場合；
　ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットにコピーし；
　ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより；
　前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域を指定すること；
から成ることを特徴とするクラスタ・コンピュータ・システム。」（第２頁第１行〜第３頁第２２行））
　
（１−２）「In　accordance　with　a　preferred　aspect　of　the　invention,　each　of　the　multiprocessor　boards　1,　2,　3,　4　constitutes　a　cluster,　and　each　cluster　runs　under　its　own　operating　system　to　improve　system　efficiency.」(第４欄第１０行〜第１３行)
（公表公報の対応部分：「本発明の好適な態様によれば、マルチプロセッサ基板１，２，３，４の各々はクラスタを構成し、各クラスタはそれ自体のオペレーティング・システムの下で走り、システム効率の向上を図っている。」（第１５頁第７行〜同頁第９行））
　
（１−３）「The　30-bit　register　15　in　the　primary　cache　of　the　CPU　11　can　specify　one　gigabyte　of　address　locations　which　is　the　family　limit　of　the　exemplary　CPUs.　There　is　value　in　reserving　a　portion　of　the　addressable　space　in　main　memory　8　to　the　private　use　of　the　CPUs　on　each　multiprocessor　board　for,　among　other　reasons,　permitting　each　multiprocessor　board　to　operate　under　an　independent　operating　system.　(These　independent　operating　systems　may　be　the　same　or　different　operating　systems.)　On　the　other　hand,　there　is　a　need　for　establishing　direct　communication　among　the　clusters　and　CPUs　operating　under　the　different　operating　systems　in　order　that　they　can　function　with　the　full　power　of　a　cluster　system　architecture.　One　way　in　which　this　feature　can　be　achieved　is　by　providing　shared　memory　space　in　main　memory　8.」(第５欄第１行〜第１５行)
（公表公報の対応部分：「ＣＰＵ１１の一次キャッシュ内の３０ビット・レジスタ１５は、例示のＣＰＵファミリの限界である、１ギガバイトのアドレス位置を指定することができる。主メモリ８内のアドレス可能空間の一部を、各プロセッサ基板上のＣＰＵの専用な使用に予約することによって、とりわけ、独立したオペレーティング・システム下で各プロセッサ基板を動作させるようにすることには有用性がある。（これらの独立したオペレーティング・システムは、同一のオペレーティング・システムでも、異なるオペレーティング・システムでもよい。）一方、異なるオペレーティング・システムの下で動作する複数のクラスタおよび複数のＣＰＵの間において直接的な通信を確立し、これらがクラスタ・システム・アーキテクチャの最大処理能力で機能できるようにする必要性もある。この機構の達成を可能にする１つの方法は、主メモリ８に共有メモリ空間を設けることである。」（第１６頁第２２行〜第１７頁第３行））
　
　
（２）特開昭６２−２１９１４７号公報（昭和６２年９月２６日出願公開。以下「引用文献２」と記す。）
　
（２−１）「１つの共通メモリを有する複数の仮想計算機が１つの実計算機上で走行する仮想計算機システムにおいて、
実計算機の主メモリ上の一部領域を上記共通メモリとして設定し、他方、各仮想計算機はそれぞれ自己の実アドレス空間内の任意のアドレス領域を共通メモリに割り当て、
各仮想計算機は、共通メモリのアクセスを一般命令を用いて行ない、各仮想計算機が発行した一般命令中の共通メモリのアクセスアドレスを、主メモリ上に設定されている共通メモリのアドレスに変換してアクセスを実行することを特徴とする仮想計算機システムにおける共通メモリ方式」（特許請求の範囲）
　
（２−２）「第２図（ａ）、（ｂ）、（ｃ）は、３つの仮想計算機ＶＭ１、ＶＭ２、ＶＭ３が共通メモリをもつ場合の構成と動作を示す説明図である。
　図において、２０は主メモリ、２１は拡張制御レジスタＥＣＲＯ，２２は拡張制御レジスタＥＣＲＹ、２３は拡張制御レジスタＥＣＲＸであり、ＤｏないしＤ４は主メモリ上の分割された領域を示し、Ｓ０ないしＳ４はそれぞれの領域の大きさを表わす。」（第２頁下右欄第３行〜同頁同欄第１１行）
　
（２−３）
「第２図（ａ）において、ＥＣＲＯは、主メモリ２０上における各ＶＭの領域Ｄ１ないしＤ２の先頭アドレスを与える。」（第２頁下右欄第１７行〜同頁同欄第１９行）
　
（２−４）
「第２図（ｂ）は、各ＶＭにおける実アドレス空間を示す。
　各ＶＭの実アドレス空間では、それぞれの固有のメモリ領域（ＤないしＤ３に対応）と共通メモリ領域（Ｄ４に対応）とが適当にマツピングされている。
　たとえばＶＭ１の場合、物理的にはＤ１＋Ｄ４が全体の領域となり、実アドレス空間では、ＶＭ１固有のメモリ領域（Ｄ１）の先頭アドレスを”０”とすると、その最終アドレスは”Ｓｌ”であり、また共通メモリ領域（Ｄ４）の先頭アドレスをＳｌｌで表わすと、その最終アドレスは“Ｓ１１＋Ｓ１”となる。ＳｌとＳｌｌとは連続している必要はない。」（第３頁上左欄第７行〜同頁同欄第１９行）
　
（２−５）
「なお、各ＶＭの固有のメモリ領域をアクセスする場合には、その実アドレスにＥＣＲＯの値を加算すればよい。」（第３頁下左欄第５行〜同頁同欄第７行）
　
　
４．引用発明の認定
（１）引用文献１には上記３．（１−１）記載の如く
「クラスタ・コンピュータ・システムであって：
　Ａ）複数のクラスタであって、各前記クラスタは：
　　１）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し
、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割され、各前記プロセッサが：
　　　ａ）一次キャッシュ；および
　　　ｂ）アドレス変換器；
を含む、前記複数のプロセッサ；および
　　２）二次キャッシュ；
から成る前記複数のクラスタと；
　Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアドレス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位セグメントに分割されている前記メモリと；
　Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と；
　Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合する手段と；
から成り、
　Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内の前記二次キャッシュの中間に結合され、前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドおよびクラスタ番号情報に応答する、第１アドレス変換ロジックを含み、前記第１アドレス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セグメントにおける所定の指示ビットのデジタル状態に応答し、２通りのアドレス変換の一方を実行する手段を備えており、前記２通りのアドレス変換は：
　　１）前記所定の指示ビットが第１のデジタル値である場合：
　　　ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットを第１の論理レベルに強制し；
　　　ｂ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの前記下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　　　ｃ）前記プロセッサ・アドレス・フィールドの前記低位セグメントの内容を、前記メモリ・アドレス・フィールドの前記低位セグメントにコピーすることにより；
　前記クラスタ全てによってアドレス可能なメモリ領域を指定すること；および
　　２）前記所定の指示ビットが第２のデジタル値である場合；
　　　ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットにコピーし；
　　　ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　　　ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより；
　前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域を指定すること；
から成ることを特徴とするクラスタ・コンピュータ・システム。」
が記載されている。
　
（２）そして、当該「クラスタ・コンピュータ・システム」においては、上記３．（１−２）記載の如く「マルチプロセッサ基板」「の各々はクラスタを構成し」ており、上記３．（１−３）記載の如く、「独立したオペレーティング・システム下で各プロセッサ基板を動作させるようにする」ものであり「これらの独立したオペレーティング・システムは」「異なるオペレーティング・システムでもよい」ものである。すなわち、引用文献１記載のものにおける各「クラスタ」は「異なる」「オペレーティング・システム下で動作する」ものでもよい旨記載されている。
　
　よって、引用文献１には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「クラスタ・コンピュータ・システムであって：
　Ａ）複数のクラスタであって、各前記クラスタは：
　　１）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し
、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割され、各前記プロセッサが：
　　　ａ）一次キャッシュ；および
　　　ｂ）アドレス変換器；
を含む、前記複数のプロセッサ；および
　　２）二次キャッシュ；
から成る前記複数のクラスタと；
　Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアドレス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位セグメントに分割されている前記メモリと；
　Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と；
　Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合する手段と；
から成り、
　Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内の前記二次キャッシュの中間に結合され、前記アドレス変換器は、それ自体の前記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドおよびクラスタ番号情報に応答する、第１アドレス変換ロジックを含み、前記第１アドレス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セグメントにおける所定の指示ビットのデジタル状態に応答し、２通りのアドレス変換の一方を実行する手段を備えており、前記２通りのアドレス変換は：
　　１）前記所定の指示ビットが第１のデジタル値である場合：
　　　ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットを第１の論理レベルに強制し；
　　　ｂ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの前記下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　　　ｃ）前記プロセッサ・アドレス・フィールドの前記低位セグメントの内容を、前記メモリ・アドレス・フィールドの前記低位セグメントにコピーすることにより；
　前記クラスタ全てによってアドレス可能なメモリ領域を指定すること；および
　　２）前記所定の指示ビットが第２のデジタル値である場合；
　　　ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットにコピーし；
　　　ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；
　　　ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより；
　前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域を指定すること；
から成り、
　前記各クラスタが異なるオペレーティング・システム下で動作する
クラスタ・コンピュータ・システム。」
　
　
５．対比
　以下に、本願発明と引用発明とを比較する。
（１）引用発明は「クラスタ・コンピュータ・システム」であるから、引用発明と本願発明とは、ともに「コンピュータ・システム」で有る点で共通する。
　
（２）引用発明は「複数のクラスタ」と、「メモリ」と、「各前記クラスタに対してクラスタ番号を確立する手段」と、「前記複数のクラスタを」「前記メモリに結合する手段」とを有しており、前記「メモリ」は「前記クラスタ全てによってアドレス可能なメモリ領域」と「前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域」から成るのであるから、本願発明と同様に、「１つまたは複数の処理モジュールのグループがコンピュータ・システム内の別々のパーティションとして構成され」ていると言える。
　
（３）また、引用発明においては「前記各クラスタが異なるオペレーティング・システム下で動作する」のであるから、引用発明も本願発明と同様に、「各パーティションが別々のオペレーティング・システムの制御下で動作し」ていると言える。
　
（４）引用発明における「クラスタ」は本願発明における「処理モジュール」に対応付けられるものであるところ、該「クラスタ」は「複数のプロセッサ」を備えているのであるから、引用発明も本願発明と同様に、「それぞれが複数のプロセッサを備える複数の処理モジュール」を備えていると言える。
　
（５）引用発明における「メモリ」は、「前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域」を有し、「前記各クラスタ」は「異なるオペレーティング・システム下で動作」し、「前記メモリはメモリ・アドレス・フィールドによってアドレス可能であ」るのであるから、引用発明も本願発明と同様に「各パーティションに排他メモリ・ウインドウがメイン・メモリ内で割り当てられており、前記排他メモリ・ウインドウへは、そのパーティションの前記処理モジュールだけしかアクセス権を有さず、排他メモリ・ウインドウ中では、そのパーティションのオペレーティング・システムが動作する、単一の物理アドレス空間を有するメイン・メモリ」を備えていると言える。
　
（６）引用発明における各「クラスタ」内の「プロセッサ」は「アドレス変換器」を備えており、この「アドレス変換器」は本願発明における「レジスタ」と「加算器」に対応付けられるものであるところ、該「アドレス変換器」は「それ自体の前記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドおよびクラスタ番号情報に応答する、第１アドレス変換ロジックを含み、前記第１アドレス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セグメントにおける所定の指示ビットのデジタル状態に応答し、２通りのアドレス変換の一方を実行する手段を備えており」「前記２通りのアドレス変換」のひとつは「前記所定の指示ビットが第２のデジタル値である場合；　ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットにコピーし；ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより；　前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域を指定する」ものであるから、「その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照」を「前記排他メモリ・ウインドウ内のこれらに対応する位置」に「再配置」する手段とも言えるものである。
　一方、本願発明の「レジスタ」と「加算器」も「その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照」を「前記排他メモリ・ウインドウ内のこれらに対応する位置」に「再配置」する手段とも言えるものである。
　従って、引用発明における各「クラスタ」と本願発明における各「処理モジュール」は、「その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照を、前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置する手段」を備える点で共通すると言える。
　
　よって、本願発明と引用発明とは以下の点で一致する。
　
＜一致点＞
「１つまたは複数の処理モジュールのグループがコンピュータ・システム内の別々のパーティションとして構成され、各パーティションが別々のオペレーティング・システムの制御下で動作し、それぞれが複数のプロセッサを備える複数の処理モジュールと、
　メイン・メモリであって、各パーティションに排他メモリ・ウインドウがメイン・メモリ内で割り当てられており、前記排他メモリ・ウインドウへは、そのパーティションの前記処理モジュールだけしかアクセス権を有さず、排他メモリ・ウインドウ中では、そのパーティションのオペレーティング・システムが動作する、単一の物理アドレス空間を有するメイン・メモリと
　を備えるコンピュータ・システムであって、
　各処理モジュールは、さらに、
　その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照を前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置する手段と
　を備えるコンピュータ・システム。」
　
　
　しかして、本願発明と引用発明との間には、以下の点に相違が認められる。
　
＜相違点＞
　本願発明においては「前記メイン・メモリの前記単一の物理アドレス空間のベース物理アドレスから、前記処理モジュールが一部をなす前記パーティションに割り当てられた前記排他メモリ・ウインドウの開始までのオフセットを保持するレジスタ」と「その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照に前記オフセットを加算」する「加算器」とによって前記「再配置する手段」を構成しているのに対し、引用発明においては「前記所定の指示ビットが第２のデジタル値である場合；　ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビットにコピーし；ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビットにコピーし；ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより；　前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメモリ領域を指定」すること、要約すればビット操作を行うことで前記「再配置する手段」を構成しているものである点。
　
　
６．判断
　以下に、上記相違点について検討する。
　アドレスの再配置を行う手段としては、引用発明におけるビット操作によるものの他に、レジスタの与える値を加算することで実現することも、引用文献２記載の如く当業者にとっては周知の手法であり、また、加算のために「加算器」を採用することも周知慣用技術に他ならないものである（必要があれば特開平９−１４６９０４号公報（特に加算回路１６）や特公昭６１−０２４７３５号公報（特に特許請求の範囲第５項、加算器１４、３１）等を参照。）から、引用発明におけるビット操作による再配置を、レジスタと加算器による再配置へ置き換えることは、当業者であれば通常試みる設計変更に過ぎないものであり、これは当業者の通常の創作能力の発揮に他ならない。そして、その際に、該レジスタに保持すべき値を「前記メイン・メモリの前記単一の物理アドレス空間のベース物理アドレスから、前記処理モジュールが一部をなす前記パーティションに割り当てられた前記排他メモリ・ウインドウの開始までのオフセット」とし、「加算器」を「その処理モジュールのプロセッサによるその物理アドレス空間内の位置への各参照に前記オフセットを加算」するものとすることは、当業者であれば必然的に採用する自明な事項に他ならない。
　してみると、本願発明の構成は引用文献１、２に記載された発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献１、２に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
７．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討や他の特許要件についての検討をするまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。