【事件の表示】
　平成　７年特許願第　９４１８４号「ＥＥＰＲＯＭセル及びその製造方法」拒絶査定不服審判事件〔平成　８年１０月１８日出願公開、特開平　８−２７４１９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成７年３月２９日の出願であって、平成１８年４月２７日付けで拒絶査定がなされ、これに対して同年７月２５日に拒絶査定に対する審判請求がなされたものである。 
　　 
第２　本願発明 
　本願の請求項に係る発明は、平成１８年１月２３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１１に記載された事項により特定されるものであると認められるところ、その内の請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。 
　  
「【請求項１】　チャンネル領域を有する第１導電型の半導体基板と、 
　前記基板のチャンネル領域に形成された、一定の深さを有するトレンチと、 
　前記トレンチ内側の両側壁に形成された第１スペーサと、第１スペーサの間のトレンチの底面に形成されたゲート酸化膜と、 
　トレンチの外側及び底面の基板に形成された第２導電型のソース／ドレイン領域と、 
　前記ドレイン領域の上部に前記トレンチの縁で前記第１スペーサと接するように形成されたトンネリング酸化膜と、 
　前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜と、 
　ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲートと、 
　フローティングゲートの両側の絶縁膜上に形成された第２スペーサと、 
　フローティングゲート及び第２スペーサの表面上に形成された誘電体膜と、 
　誘電体膜上に形成されたコントロルゲートと、を含むことを特徴とするＥＥＰＲＯＭセル。」 
　 
第３　刊行物に記載された発明 
　１．刊行物１：特開平５−３２６９７０号公報 
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平５−３２６９７０号公報（以下、「刊行物１」という。）には、図１ないし図７、図１３とともに、以下の事項が記載されている。 
「【０００１】 
【産業上の利用分野】本発明は不揮発性半導体記憶装置に関し、特に浮遊ゲート電極を有するＭＩＳトランジスタからなり、浮遊ゲート電極にファウラー・ノルトハイム・トンネリング・・・よる電子注入や電子注出をすることで電気的書き込み消去を行なうＥＥＰＲＯＭ・・・に関する。」 
「【０００４】 
【発明が解決しようとする課題】上述した用に、このＥＥＰＲＯＭの書き込み動作時には選択用ＭＯＳトランジスタのドレイン領域１０５、ソース領域１０４、メモリ用ＭＯＳトラジスタのドレイン領域１０３に高電圧が印加されるため、正常な書き込み動作のためには、これらとＰ型シリコン基板１０１で形成されるＰ−Ｎ接合のアバランシュブレークダウン電圧が十分高くなけらべならない。そのためにはＰ型シリコン基板１０１の不純物濃度を十分下げるか、ソース・ドレイン領域の不純物濃度を十分に下げ電圧印加時のＰ−Ｎ接合面での電界を緩和する必要がある。しかし前者はソース・ドレイン間距離の縮小化の障害となり、後者においてはメモリ用ＭＯＳトランジスタのドレイン領域１０３内に広がる空乏層がトンネル酸化膜１０９下に到達してトンネル酸化膜にかかる電界を低下させないために、図１３中に示すＸ−Ｙ間距離およびＹ−Ｚ間距離を十分に大きくとらなければならず、メモリセルサイズ縮小の障害となる。 
【０００５】また書き込み動作時浮遊ゲート電極１１０の電位はドレイン領域１０３の電位より相対的に低いため、トンネル酸化膜１０４下のドレイン領域１０３表面が空乏化することを防ぐには１０１８ｃｍ−３以上の十分に高い不純物濃度が必要となる。従って十分に高いアバランシュブレークダウン電圧を得るためにはさらに接合深さＹ−ＺおよびＸ−Ｙを大きくたななければならない。」 
「【０００７】 
【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、Ｐ型半導体基板に積層して設けられた低濃度Ｎ型半導体層および高濃度Ｎ型半導体層からなるソース領域およびドレイン領域、前記ソース領域およびドレイン領域を分離して設けられた溝の表面から前記ドレイン領域の表面にかけて設けられた第１ゲート絶縁膜、前記第１ゲート絶縁膜と連結し前記ドレイン領域の表面の一部を覆うトンネル絶縁膜、前記第１ゲート絶縁膜およびトンネル絶縁膜を覆う浮遊ゲート電極および前記浮遊ゲート電極を第２ゲート絶縁膜を介して覆う制御ゲート電極からなるメモリ用ＭＩＳトランジスタと、前記メモリ用ＭＩＳトランジスタのドレイン領域に連結した前記低濃度Ｎ型半導体層および高濃度Ｎ型半導体層からなる他のドレイン領域、前記他のドレイン領域と他の溝によって分離されて前記Ｐ型半導体基板に積層して設けられた低濃度Ｎ型半導体層と高濃度Ｎ型半導体層とからなる他のソース領域および前記他の溝の表面を第３ゲート絶縁膜を介して設けられたゲート電極からなる選択用ＭＩＳトランジスタと、前記制御ゲート電極に連結したワード線と、前記選択用トラジスタのドレイン領域に接続されるディジット線とを有するというものである。 
【０００８】 
【作用】本発明は、ソース領域およびドレイン領域が、低濃度Ｎ型半導体層と高濃度Ｎ型半導体層を積層し低濃度Ｎ型半導体層の底面でのみＰ型半導体基板と接合する様にＰ型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル部分は凹部の底部に配置された構造を有している。 
【０００９】従って、高電圧印加時に空乏層はドレイン領域底面からしか広がらず、チャネル領域から横方向に広がることはなく、従来技術のようにチャネル領域からトンネル酸化膜領域まで横方向に大きな距離をとる必要はなくなる。 
【００１０】またアバランシュブレークダウン電圧はチャネル長に影響を与えることなく低濃度Ｎ型半導体層の厚さと濃度で制御でき、しかもチャネル長は凸部間距離で決まるため、トンネル酸化膜下のドレイン領域表面の濃度を十分に高めながら、さらに短チャネル効果を防止するためにＰ型半導体基板の濃度を高めることができる。」 
「【００１３】図１は本発明の一実施例の平面図、図２，図３および図４はそれぞれ図１のＡ−Ａ線断面図、Ｂ−Ｂ線断面図およびＣ−Ｃ線断面図である。 
【００１４】この実施例はＰ型シリコン基板１に積層して設けられた不純物濃度が１０１６〜１０１８ｃｍ−３、厚さが約０．５μｍの低濃度Ｎ型半導体層６、不純物濃度が１０１８〜１０２０ｃｍ−３、厚さが約０．２μｍおよび高濃度Ｎ型半導体層７からなるソース領域２およびトレイン領域３、ソース領域２およびドレイン領域３を分離して設けられた溝の表面からドレイン領域３の表面にかけて設けらてた厚さが約６０ｎｍの酸化シリコン膜の第１ゲート絶縁膜８、第１ゲート絶縁膜８と連結しドレイン領域３の表面の一部を覆う厚さが約１０ｎｍの酸化シリコン膜のトンネル絶縁膜９、第１ゲート絶縁膜８およびトンネル絶縁膜９を覆う浮遊ゲート電極１０と、浮遊ゲート電極１０を厚さが約４０ｎｍの酸化シリコン膜の第２ゲート絶縁膜１１を介して覆う制御ゲート電極１２からなるメモリ用ＭＯＳトランジスタと、前述のメモリ用ＭＩＳトランジスタのドレイン領域３に連結した低濃度Ｎ型半導体層６および高濃度Ｎ型半導体層７からなる他のドレイン領域５、他のドレイン領域５と他の溝によって分離されてＰ型シリコン基板１に積層して設けられた低濃度Ｎ型半導体層と高濃度Ｎ型半導体層とからなる他のソース領域４および他の溝の表面を厚さが約６０ｎｍの酸化シリコン膜の第３ゲート絶縁膜１３を介して設けられたゲート電極１４からなる選択用ＭＯＳトランジスタと、制御ゲート電極１２に連結したワード線１２と、選択用トランジスタのドレイン領域５に接続されるディジット線１４とを有している。なお、メモリセル間は深さ約１．２５μｍの素子分離用トレンチ１５で絶縁されている。 
【００１５】メモリ用ＭＯＳトランジスタのソース領域２、ドレイン領域３、選択用ＭＯＳトランジスタのソース領域４、ドレイン領域５が、低濃度Ｎ型半導体層６と高濃度Ｎ型半導体層７の積層構造をしており、しかもＮ型シリコン半導体層６の底面でのみＰ型シリコン基板１と接合面を有する様にＰ型シリコン基板１上に凸型の形状に配置されているので、チャネル長はソース・ドレインの凸部間距離で決まり、接合深さと無関係である。 
【００１６】従って高電圧印加時に空乏層は低濃度Ｎ型シリコン半導体層６の底面からしか広がらず、チャネル領域から横方向に広がることはなく、従来技術のようにチャネルからトンネル酸化膜領域まで大きな距離をとる必要がなくなる。従来技術ではこの距離（図１３のＸ−Ｙ距離）を約１．５μｍ必要としていたものが、本発明ではトンネル酸化膜９領域の目合精度まで小さくすることができ、その値は０．２〜０．３μｍである。 
【００１７】またアバランシュブレークダウン電圧はチャネル長に影響を与えることなく低濃度Ｎ型半導体層６の厚さと濃度で制御される。従って高いアバランシュブレークダウン電圧を維持してトンネル酸化膜下のドレイン領域表面の空乏化を防止するために高濃度Ｎ型シリコン半導体層７の濃度を１０１８〜１０２０ｃｍ−３にできる。さらにチャネルはソース・ドレイン領域の底面より下方にあるため短チャネル効果が生じにくく、しかも短チャネル効果防止作用を高めるためにＰ型シリコン基板の不純物濃度を高めることが高いアバランシュブレークダウン電圧を維持しつつ可能である。 
【００１８】次に本発明の製造方法の一例について図５〜図７を参照して説明する。ただし、これらの図の分図（ａ），（ｂ），（ｃ）はそれぞれ図２，図３，図４に相当する部分の断面図である。まず図５に示すようにＰ型シリコン基板１の表面にリンを加速エネル- ー３００ｋｅｖ〜４００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２でイオン注入して低濃度Ｎ型半導体層６を形成し、ヒ素を加速エネルギー４０ｋｅＶ〜７０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２〜１×１０１５ｃｍ−２でイオン注入して高濃度Ｎ型半導体層７を形成する。次にフォトリソグラフィ工程により素子分離領域のシリコンを深さ約１．５μｍ〜３μｍエッチングし、トレンチ素子分離技術により酸化膜を埋めこんで素子分離トレンチ１５を形成する。次に図６に示す様にフォトリソグラフィ工程によりメモリトランジスタのチャネル部分および選択用トランジスタのチャネル部分のシリコンをエッチングして高濃度Ｎ型半導体層７と低濃度半導体層６を順次除去して溝１９，２０を形成する。 
【００１９】次に図７に示す様に熱酸化法により厚さ約６０ｎｍの酸化シリコン膜を第１ゲート絶縁膜８として形成し、フォトリソグラフィ工程によりトンネル酸化膜領域の第１ゲート絶縁膜８をエッチング除去し、熱酸化法により厚さ約１０ｎｍのトンネル酸化膜９を形成し、その後、リンをドープした多結晶シリコン膜を成長させフォトリソグラフィ工程によりパターンニングして浮遊ゲート電極１０と選択ゲート電極１４を形成する。 
【００２０】次に図１〜図４に示すように厚さ約３０〜４０ｎｍの酸化シリコン膜を第２ゲート絶縁膜１１として形成した後リンをドープした多結晶シリコン膜を成長させフォトリソグラフィ工程により制御ゲート電極１２を形成する。次にＢＰＳＧ膜１７を堆積し、コンタクト穴１６を形成し、アルミニウムのディジット線１８および図示しないソース線を形成する。ソース線は、数ビット毎に、メモリ用ＭＯＳトランジスタのソース領域２を連結する高濃度Ｎ型半導体層７と接続され、ディジット線１８と平行に設けられる。」 
「【００２２】 
【発明の効果】以上説明した様に本発明は、ソース領域およびドレイン領域が低濃度Ｎ型半導体層と高濃度Ｎ型半導体層を積層し、低濃度Ｎ型半導体層の底面でのみＰ型半導体と接合するようにＰ型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル領域は凹部の底部に配置され、トンネル絶縁膜領域は凸部上面に配置された構造を有しているので、トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル−トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができるため、メモリセルサイズを小さくでき、大容量化、チップサイズの小形化によるコストダウン等が実現できる効果がある。」 
　 
　刊行物１に記載されるソース領域及びドレイン領域間のＰ型シリコン基板にチャネル領域を備えることは明らかであるから、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。 
　 
「チャネル領域を有するＰ型の半導体基板１と、 
　前記半導体基板１の前記チャネル領域に形成された溝と、 
　前記溝の底面・側面及び前記基板の表面に形成された第１ゲート絶縁膜８と、 
　前記溝の外側の半導体基板に形成されたＮ型のソース領域及びドレイン領域と、 
　前記ドレイン領域の上部に形成されたトンネル酸化膜９と、 
　前記ソース領域の上の前記第１ゲート絶縁膜８、溝上部の前記第１ゲート絶縁膜８及びトンネル酸化膜９上に形成された浮遊ゲート電極１０と、 
　前記浮遊ゲート電極１０の表面上に形成された第２ゲート絶縁膜１１と、 
　前記第２ゲート絶縁膜１１上に形成された制御ゲート電極１２と、を含むことを特徴とする不揮発性半導体記憶装置。」 
　 
　２．刊行物２：特開平１−２５７３７４号公報 
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平１−２５７３７４号公報（以下、「刊行物２」という。）には、第１図ないし第３図とともに、以下の事項が記載されている。 
「〔産業上の利用分野〕 
　本発明は、浮遊ゲート電極を有するＭＯＳ型不揮発性半導体記憶装置に関する。」（第１頁右下欄第７ないし９行） 
「〔発明が解決しようとする課題〕 
　上述した従来のＭＯＳ型不揮発性半導体記憶装置は、記憶トランジスタ１６のチャネル長ｌがドレイン拡散層３Ａとソース拡散層３Ｂとの間隔により決定されている為、実効のチャネル長Ｌを得る為にはチャネル長ｌとしてｌ＝Ｌ＋２Ｒを設定しなければならず、２Ｒ（拡散層の深さＲの２倍）だけ記憶トランジスタの寸法が大きくなってしまう。また、記憶トランジスタ１６の寸法を小さくする為には、拡散層の深さＲを小さくすれば良い訳であるが、Ｒを小さくすると拡散層のブレークダウン電圧（降伏電圧）が低下し、ある値以下にはＲを小さくする事は出来ない。即ち、Ｒを成る値以下にすると降伏電圧が低下してしまい、記憶トランジスタが動作しなくなってしまうという問題を生じる。」（第２頁左上欄第７行ないし同頁右上欄第２行） 
「〔実施例〕 
　次に、本発明の実施例について図面を参照して説明する。 
　第１図（ａ）、（ｂ）は本発明の一実施例の平面図及びＡ−Ａ′線断面図である。 
　半導体基板１の表面に半導体基板１と反対導電型の不純物より成る拡散層３及びドレイン拡散層３Ａ及びソース拡散層３Ｂを設ける。ソース拡散層３Ｂとドレイン拡散層３Ａとの間に溝１２をその側壁が接するように設ける。溝１２に多結晶シリコンより成る浮遊ゲート電極６を第１の絶縁膜４を介して埋め込まれ、かつソース拡散層３Ｂの上とドレイン拡散層３Ａの上の両方に延び、また第１の絶縁膜４及び第１の絶縁膜４の一部の領域を除去して形成された第１の絶縁膜４より薄い第２の絶縁膜５上にあるように形成する。浮遊ゲート電極６を覆って第３の絶縁膜７を設け、この第３の絶縁膜７上に浮遊ゲート電極６を覆って多結晶シリコンより成る制御ゲート電極９を設ける。拡散層３とドレイン拡散層３Ａにまたがって第１の絶縁膜４上に多結晶シリコンより成る選択ゲート８を設ける。 
　第２図（ａ）〜（ｄ）は本発明の一実施例の製造方法を説明するための工程順に示した半導体チップの断面図である。 
　まず、第２図（ａ）に示すように、半導体基板１にチャネルストッパー１３、素子分離絶縁膜２、絶縁膜１４を通常の方法で形成した後、拡散層３を選択的に形成する。 
　次に、第２図（ｂ）に示すように、拡散層３を分割する溝１２を形成してドレイン拡散層３Ａ及びソース拡散層３Ｂを形成する。 
　次に、第２図（ｃ）に示すように、絶縁膜１４を除去した後、熱酸化法により厚さ５０ｎｍ程度の第１の絶縁膜４を形成する。第１の絶縁膜４の一部を除去した後、再度熱酸化して厚さ１０ｎｍ程度の第２の絶縁膜５を形成する。多結晶シリコンより成る浮遊ゲート電極６を形成する。 
　次に、第２図（ｄ）に示すように、浮遊ゲート電極６の上に厚さ５０ｎｍ程度の第３の絶縁膜７を形成した後、選択ゲート電極８及び制御ゲート電極９を形成する。 
　本発明は、以上のように、記憶トランジスタ１６のチャネル部に溝１２を形成し、この溝により記憶トランジスタのチャネル長を決定している。この為、本発明では、記憶トランジスタ１６のチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定でき、従来生じた記憶トランジスタのチャネル長を縮小する為に拡散層の深さを浅くし、拡散層の深さを浅くしたために拡散層の降伏電圧が低下してしまうと云う様な問題はない。 
〔発明の効果〕 
　以上説明したように、本発明は、記憶トランジスタのチャネル部分に溝を形成し、溝により記憶トランジスタのチャネル長を決定している為、記憶トランジスタのチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定できる。即ち、従来に於いては、記憶トランジスタの縮小化の際には拡散層の深さを浅くする事が不可欠であったが、本発明では拡散層の深さを浅くすることは不可欠ではない。従って、従来、装置の縮小化の際に問題となっていた拡散層の降伏電圧の低下を回避出来る。このように本発明は拡散層の降伏電圧を低下させることなく、チャネル長を短かくでき、高密度集積化が可能になるという効果を有する。」（第２頁左下欄第３行ないし第３頁右上欄第１０行） 
　 
　３．刊行物３：特開平６−８４９４０号公報 
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平６−８４９４０号公報（以下、「刊行物３」という。）には、図１、図２とともに、以下の事項が記載されている。 
「【０００７】この種の積み上げ拡散層構造トランジスタの模式的断面を図２に示す。半導体製造工程に従って、まず活性層３０と素子分離フィールド４０とに分けられたシリコン基板３１上に積み上げ拡散層３６を形成し、フォトリソグラフィー等を用いたパターニングの工程によりチャネル３５部分の積み上げ拡散層３６を除去してリセス部３８を形成した後、積み上げ拡散層３６上に絶縁膜３２を形成し、リセス部３８の側壁にサイドウォール３３を形成し、リセス部３８の底部にゲート酸化膜３４を形成した後、リセス部３８及びリセス部３８近傍の絶縁膜３２上の一部にゲート電極３７の形成を行ない、実効的に浅い接合を持つ積み上げ拡散層構造トランジスタを形成している。」 
「【００１４】図１（ａ）〜（ｉ）は実施例に係る半導体素子の形成工程を説明するための断面図である。まず、半導体製造工程に従って、活性層１０と素子分離のためのフィールド絶縁膜２０とに分けられたシリコン基板１１上全面にＬＰＣＶＤ法等によりＳｉＯ２ 等の絶縁膜１２を厚さｔ＝２００〜１０００Åの範囲で形成する（図１（ａ））。 
【００１５】つぎにフォトリソグラフィーにより、リセス部１８に開口部を有するパターンを形成し、このパターンをマスクとして絶縁膜１２及びシリコン基板１１をエッチングし、シリコン基板１１上に深さＤ＝８００〜３０００Åのリセス部１８を形成する（図１（ｂ））。 
【００１６】次に、ＳｉＯ２ 等の絶縁膜１３をＬＰＣＶＤ法等により２００〜１５００Å形成し（図１（ｃ））、エッチバックによりリセス部１８側壁にサイドウォール１３ａを形成する。 
【００１７】ついでＬＰＣＶＤ法等によりＳｉＯ２ 等のイオン注入特性の向上を図るための保護膜１９を形成し、保護膜１９を形成した後しきい値制御のためにホウ素を加速エネルギー１０〜３０ｋｅＶ、ドーズ量０．１〜５．０×１０１２ｃｍ−２の条件で注入する（図１（ｄ））。 
【００１８】次に、保護膜１９をウエットエッチングで除去した後、熱酸化によりリセス部１８底部にゲート酸化膜１４を３０〜３００Å形成する（図１（ｅ））。 
【００１９】ついで導電性膜としてＰ等のＮ型不純物のドープを行なったポリシリコン１５をＬＰＣＶＤ法等の段差被覆性の良好な成膜方法によりリセス部１８を埋め込める厚さ以上に成膜する（図１（ｆ））。 
【００２０】次に絶縁膜１２が露出するまでＲＩＥ法等によるエッチバックを行ない、リセス部１８にのみポリシリコン１５を残す（図１（ｇ））。 
【００２１】ついで、Asをイオン注入により加速エネルギー６０〜１５０ｋｅＶ、ドーズ量１〜１０×１０１５ｃｍ−２注入した後、活性化アニールを行なって拡散層１６を形成する。このときAsの注入エネルギーは、ポリシリコン１５中のAs飛程をRp、縦方向の飛程の標準偏差をσしたときＤ＞Rp+4σとなるように設定する（図１（ｈ））。次にＬＰＣＶＤ法等によりＰ等のＮ型不純物をドープしたポリシリコンを１０００〜３０００Å成膜し、フォトリソグラフィーによりゲートパターンの形成を行ない、このゲートパターンをマスクとしてドープドポリシリコンをRIE 法等によりエッチングしてゲート電極１７を形成する（図１（ｉ））。 
【００２２】以上説明したように、上記実施例に係る半導体素子の形成方法によれば、シリコン基板１１をエッチングすることによりリセス部１８を形成する工程と、リセス部１８底部にゲート酸化膜１４を形成する工程と、リセス部１８内に導電成膜であるポリシリコン１５を埋め込んだ後、イオン注入及び活性化アニール処理により拡散層１６を形成する工程を含んでいるので、Asの注入エネルギーをＤ＞Rp+4σとなるように設定することによりAsがチャネル２５部分に注入されないようにすることができ、また、リセス部１８の深さと注入エネルギー及び活性化アニール条件を調節することにより拡散層１６下端とチャネル２５形成面の垂直位置関係を制御することができる。さらにシリコン基板１１表面からの拡散層１６の深さをxjとするとt+xjとすることにより、短チャネル効果を抑制し、しかも、チャネル２５とのオフセットによる寄生抵抗の発生のない拡散層１６とチャネル２５の位置関係を有する構造を形成することができる。」 
　 
　４．刊行物４：特開平６−３２６３０８号公報 
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平６−３２６３０８号公報（以下、「刊行物４」という。）には、図１ないし図６とともに、以下の事項が記載されている。 
「【０００６】 
【発明が解決しようとする課題】本発明の目的は、この種小型半導体装置の製造方法を提供することにある。 
【０００７】本発明の別の目的は、ゲート制御式チャネルの平面の下方の基板中に比較的高いドーパント濃度が生じる可能性を防ぐことによって、サブ表面のパンチスルー及びこれに伴う装置のパンチスルー電圧の低下を防止するように、表面チャネル及びソース／ドレイン拡散領域を構成することにある。」 
「【０００９】 
【課題を解決するための手段】最小規模化ＭＯＳトランジスタの製造プロセスは、トレンチ凹部の下方にチャネルを有するトランジスタを形成する。本発明のプロセスによれば、凹部は、半導体基板の表面に形成される。側壁絶縁体及び薄いゲート誘電体は、凹部に形成される。ゲート導体は、凹部に配置される。注入によって、ソース／ドレインドーパントが、凹部の何れかの側面の半導体材料中に注入される。チャネルは、半導体基板中及び凹部コーナーの周囲にドーパントをドライブするアニール段階によって、凹部の下方に形成される。トレンチコーナーが、トレンチ下方への拡散のためのドーパントのラインソースとして機能する効果を有することによって、ドーピングプロファイルは半径方向について略同一となり、この結果、チャネル表面において最小拡散分離を維持するようになっている。これによって、自己整合式ソース及びドレイン領域を有すると共に、低減したパンチスルー感度を有する極度に小型のトランジスタが形成される。 
【００１０】 
【実施例】第１ａ図は、本発明の実施例によって形成した半導体装置２の拡大断面図を図示している。この半導体装置２は、半導体材料の基板１０のアクティブ面に形成され設けられたトレンチ即ち溝４を有する凹形チャネルトランジスタＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）装置として言及される。図示の半導体基板１０は、Ｐ型であり、このため、トランジスタ２は、Ｎ型装置である。後に説明するように、トレンチ４は、従来技術によって、半導体材料の面にエッチングを施して形成することができ、このため、フォトリソグラフィーの考慮は、トランジスタのチャネル長５を決定する手助けとなる。・・・ 
【００１１】第１ａ図において、トレンチ４の両側には、ドープ化領域１２がある。このドープ化領域１２は、トランジスタ２のソース及びドレインを備えている。これらの領域は、基板１０の一部であって、本例ではドープ化Ｎ+ である。トレンチ４は、ドープ化ソース／ドレイン領域１２を分離している。チャネル５に隣接したＮ+ ソース／ドレイン領域１２の底部は、トレンチ４の両側の下方に延びている。ドープ化領域１２は、約２／１０ミクロンであってよい。 
【００１２】第１ａ図において、絶縁体１６ａは、トレンチ４のトレンチ壁部にある。代表的絶縁物は、酸化物及び窒化物を含んでいる。絶縁体１６ａは側壁絶縁体を形成すると共に、導体１８から、ドープ化ソース／ドレイン領域１２を絶縁分離している。絶縁体１６ａは、数百オングストロームのオーダーの厚さであってよい。絶縁体１７ａは溝（トレンチ）の底部を覆っている。絶縁体１７ａは、導体１８から基板１０を分離することによって、凹形チャネルトランジスタ２のゲート絶縁体を形成している。・・・ 
【００１３】なお第１ａ図について説明すると、導体１８がトレンチ４を埋めている。導体１８は、トレンチ壁部の絶縁体部分１６ａを覆うと共に、トレンチ底部の絶縁体部分１７ａを覆っている。導体１８はトランジスタ２のゲートを形成している。この導体１８は、本例では、ポリシリコンから成っている。ゲート導体は、これにマスクを施して所望の幅にエッチングすることによって、パターニングすることができる。・・・ 
【００１４】第１ａ図及び第１ｂ図の拡大図において、ドープ化領域１２は、トレンチ４のコーナーの周囲に、側壁絶縁体１６ａの幅程、僅かに延びていることが好ましい。このことによって、トレンチ４のコーナーがチャネルにかかるということに関連する電位信頼性問題が回避され、適切な電位がゲートに印加されたとき、ソースおよびドレイン間の導通が保証される。・・・ソース／ドレイン領域間にゲートトランジスタチャネルを設けることによって、パンチスルー特性が改善される。 
【００１５】第２図ないし第６図は、第１ａ図の半導体装置を形成するのに使用する製造プロセスの実施例における連続的段階を図示している。本発明のプロセスは、ソース／ドレイン領域を形成する前に、トレンチを形成する。 
【００１６】第２図は、半導体材料１０の表面へのトレンチ４の形成に引き続く構造を表わしている。トレンチマスク段階は、半導体基板１０を覆うトレンチマスク１４を形成する。このトレンチは、フォトレジストのコーティング、露光及び現像によってパターニングすることができる。・・・ 
【００１７】第３図は、酸化物層１５及びその上を覆う窒化物層１６の形成に引き続く構造を図示している。熱酸化は、チャネル凹部４中のゲート酸化物を成長させて、ウエハ１０の面を覆うようにする。ウェットスチーム酸化またはドライ酸化の何れかによって、酸化物層１５を形成する。酸化物層１５は、ダミーゲート層であって、トレンチエッチング段階によって引き起こされたトレンチの底部における基板１０に対する如何なる損傷をも修復するのを助ける。窒化物被着段階で、ダミーゲート酸化物１５及びウエハ１０の面を覆って凹部４中に窒化物層１６を形成する。 
【００１８】第４図は、側壁１６ａ及び絶縁体１７の形成後の構造を表わしている。異方性窒化物エッチング段階で、ウエハ１０の表面及びトレンチ４の底部から、窒化物層を除去する。ダミーゲート酸化物１５は、窒化物エッチング段階によって、トレンチ底部を介して基板１０へとエッチングが進むのを防止する。窒化物エッチング段階で、トレンチ壁部の窒化物１６ａの側壁部が残される。ダミーゲート酸化物１５の層は、窒化物側壁部１６ａの下方に残っている。次いで、ゲート酸化物層１７を、熱酸化によって形成することができる。これによって、トレンチ底部にゲート酸化物層１７ａが形成されることになる。このゲート酸化物層１７はまた、半導体ウエハを覆って形成される。 
【００１９】第５図は、ゲート導体１８の形成後の構造を示している。ポリシリコンが代表的導体であって、ゲート導体１８を形成すべく、これを被着することができる。正常所在で、ドープ化ポリシリコンはうまく機能する。ゲート導体１８は、等方性ポリシリコンエッチングによって、形造ることができる。・・・ 
【００２０】第６図は、ソース／ドレイン領域１２の形成後の構造を示している。これらの領域は、半導体１０を覆って存在する酸化物層１７を介してイオン注入するイオン注入段階及び次のアニールドライブによって形成することができる。ソース／ドレイン注入が行われ、またチャネルコーナー縁部の周囲に拡散の低いドーパント濃度レベルを得る目的によって、アニールが決定される。・・・ドーパント拡散は、約側壁絶縁体１６ａの幅まで、トレンチの下方に拡がる必要がある。ソース及びドレインは、こうして、アニール段階によって、トランジスタゲートと自己整合される。Ｎ+ ソース／ドレイン拡散領域を形成すべく、ヒ素またはリンをＰ型半導体基板１０中に拡散することができる。ゲート導体は、イオン注入段階によって、トレンチ底部の基板１０がドーピングされるのを阻止する。」 
　 
第４　対比 
　本願発明と刊行物発明を対比する。 
（ａ）刊行物発明の「チャネル領域」及び「Ｐ型の半導体基板１」は、それぞれ、本願発明の「チャンネル領域」及び「第１導電型の半導体基板」に相当するから、刊行物発明の「チャネル領域を有するＰ型の半導体基板１」は、本願発明の「チャンネル領域を有する第１導電型の半導体基板」に相当する。 
（ｂ）刊行物発明の「溝」は、本願発明の「トレンチ」に相当し、刊行物発明の「溝」もある深さを備えることが明らかであるから、刊行物発明の「前記半導体基板１の前記チャネル領域に形成された溝」は、本願発明の「前記基板のチャンネル領域に形成された、一定の深さを有するトレンチ」に相当する。 
（ｃ）刊行物発明の「第１ゲート絶縁膜８」は、本願発明の「ゲート酸化膜」に相当するから、 刊行物発明の「前記溝の底面」「に形成された第１ゲート絶縁膜８」は、本願発明の「前記トレンチの底面に形成されたゲート酸化膜」に相当する。 
（ｄ）刊行物発明の「Ｎ型のソース領域及びドレイン領域」は、本願発明の「第２導電型のソース／ドレイン領域」に相当するから、刊行物発明の「前記溝の外側の半導体基板に形成されたＮ型のソース領域及びドレイン領域」は、本願発明の「トレンチの外側」「の基板に形成された第２導電型のソース／ドレイン領域」に相当する。 
（ｅ）刊行物発明の「トンネル酸化膜９」は、本願発明の「トンネリング酸化膜」に相当するから、刊行物発明の「前記ドレイン領域の上部に形成されたトンネル酸化膜９」は、本願発明の「前記ドレイン領域の上部に」「形成されたトンネリング酸化膜」に相当する。 
（ｆ）刊行物発明の「浮遊ゲート電極１０」は、本願発明の「フローティングゲート」に相当するから、刊行物発明の「前記ソース領域の上の」「絶縁膜」、「溝上部の前記第１ゲート絶縁膜８及びトンネル酸化膜９上に形成された浮遊ゲート電極１０」は、本願発明の「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」に相当する。 
（ｇ）刊行物発明の「第２ゲート絶縁膜１１」は、本願発明の「誘電体膜」に相当するから、刊行物発明の「前記浮遊ゲート電極１０の表面上に形成された第２ゲート絶縁膜１１」は、本願発明の「フローティングゲート」「の表面上に形成された誘電体膜」に相当する。 
（ｈ）刊行物発明の「制御ゲート電極１２」は、本願発明の「コントロルゲート」に相当するから、刊行物発明の「前記第２ゲート絶縁膜１１上に形成された制御ゲート電極１２」は、本願発明の「誘電体膜上に形成されたコントロルゲート」に相当する。 
（ｉ）刊行物発明の「不揮発性半導体記憶装置」は、本願発明の「ＥＥＰＲＯＭセル」に相当する。 
　 
　したがって、本願発明と刊行物発明とは、 
「チャンネル領域を有する第１導電型の半導体基板と、 
　前記基板のチャンネル領域に形成された、一定の深さを有するトレンチと、 
　前記トレンチの底面に形成されたゲート酸化膜と、 
　トレンチの外側の基板に形成された第２導電型のソース／ドレイン領域と、 
　前記ドレイン領域の上部に形成されたトンネリング酸化膜と、 
　ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲートと、 
　フローティングゲートの表面上に形成された誘電体膜と、 
　誘電体膜上に形成されたコントロルゲートと、を含むことを特徴とするＥＥＰＲＯＭセル。」である点で一致し、以下の点で相違する。 
　 
　相違点１ 
　本願発明は、「前記トレンチ内側の両側壁に形成された第１スペーサ」との構成を備えるのに対して、刊行物発明は、上記構成を備えていない点。 
　相違点２ 
　本願発明は、「第１スペーサの間のトレンチの底面に形成されたゲート酸化膜」を備えるのに対して、 
　刊行物発明は、「前記溝の底面・側面及び前記基板の表面に形成された第１ゲート絶縁膜８」を備える点。 
　相違点３ 
　本願発明は、「トレンチの外側及び底面の基板に形成された第２導電型のソース／ドレイン領域」を備えるのに対して、 
　刊行物発明は、「前記溝の外側の半導体基板に形成されたＮ型のソース領域及びドレイン領域」を備えるが、「Ｎ型のソース領域及びドレイン領域」が、「前記溝」の底面の「半導体基板」には形成されていない点。 
　相違点４ 
　本願発明は、「前記ドレイン領域の上部に前記トレンチの縁で前記第１スペーサと接するように形成されたトンネリング酸化膜」を備えるのに対して、 
　刊行物発明は、「前記ドレイン領域の上部に形成されたトンネル酸化膜９」を備えているが、「トンネル酸化膜９」が、「第１スペーサと接するように形成されて」いない点。 
　相違点５ 
　本願発明は、「前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜」を備えるのに対して、 
　刊行物発明は、上記構成を備えておらず、溝及びトンネル酸化膜を除いた半導体基板の表面には、第１ゲート絶縁膜８が形成されている点。 
　相違点６ 
　本願発明は、「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」を備えるのに対して、 
　刊行物発明は、「前記ソース領域の上の前記第１ゲート絶縁膜８、溝上部の前記第１ゲート絶縁膜８及びトンネル酸化膜９上に形成された浮遊ゲート電極１０」を備える点。 
　相違点７ 
　本願発明は、「フローティングゲートの両側の絶縁膜上に形成された第２スペーサ」を備えるのに対して、 
　刊行物発明は、上記構成を備えていない点。 
　相違点８ 
　本願発明は、「フローティングゲート及び第２スペーサの表面上に形成された誘電体膜」を備えるのに対して、 
　刊行物発明は、「前記浮遊ゲート電極１０の表面上に形成された第２ゲート絶縁膜１１」を備える点。　　 
　　　　　  
第５　当審の判断 
　以下において、各相違点について検討する。 
　相違点１について 
　ア　刊行物３の、図１の１ないし図１の３、【００１４】段落ないし【００２１】段落には、絶縁ゲート型電界効果トランジスタのゲート電極１７と一体となる不純物をドープした「ポリシリコン層（導電膜）１５」を、リセス部１８に形成する前に、リセス部１８の側壁にサイドウォール１３ａを形成すること、及びリセス部の両側のシリコン基板に不純物拡散層１６（ソース、ドレイン領域）を形成することが記載されている。　　 
　イ　刊行物４の、図１ないし図６、【００１０】段落ないし【００２０】段落には、ＭＯＳ型半導体トランジスタのゲート導体１８を、トレンチ４に形成する前に、トレンチ４の側壁に窒化物側壁部１６ａを形成すること、及びトレンチ４の両側にドープ化ソース／ドレイン領域１２を形成することが記載されている。 
　ウ　ゲート電極を含めた導電配線を段差のある表面に形成する前に、導電配線が段差の部分で切断されることを防止するために、段差部側面にスペーサを形成することは半導体技術分野において従来周知の技術的事項であるから、刊行物発明において、浮遊ゲート電極を形成する溝の側面に、刊行物３及び４に記載される如き、サイドウォール又は側壁部を形成することは、当業者が何ら困難性なくなし得たものである。 
　 
　相違点２について 
　ア　溝（トレンチ）にゲート電極が形成された構造の形成において、刊行物３の図１の１、図１の２、【００１４】段落ないし【００１８】段落には、リセス部（トレンチに相当）の側壁にサイドウォールを形成した後にゲート絶縁膜１４を形成し、また、刊行物４の図４及び【００１８】段落には、トレンチ４に窒化物側壁部１６ａを形成した後にゲート酸化物層１７ａを形成している。言い換えると、リセス部（トレンチ）の側面にサイドウォール（側壁部）を形成する際には、サイドウォール（側壁部）を形成した後に、リセス部（トレンチ）の底面の、サイドウォール（側壁部）の間の部分に、ゲート絶縁膜（ゲート酸化物層）を形成していることは明らかである。 
　イ　したがって、刊行物発明の溝に、刊行物３及び４に記載されるサイドウォール又は側壁部を適用する際には、サイドウォール又は側壁部を形成後にゲート絶縁膜を形成することが合理的であるから、溝にサイドウォール又は側壁部を適用した刊行物発明においても、第１ゲート絶縁膜８は、溝の底面の、サイドウォール又は側壁部の間の部分のみに形成されるものとなることは明らかである。 
　ウ　上記イより、刊行物３及び４に記載されるサイドウォール又は側壁部を適用した刊行物発明においては、溝の側面に、第１ゲート絶縁膜８が形成されることはなく、また、基板の表面に形成される絶縁膜は、第１ゲート絶縁膜８とは異なる絶縁膜となることは明らかである。 
　エ　したがって、サイドウォール又は側壁部を適用した刊行物発明は、結果として、「前記溝の底面」のみに形成された「第１ゲート絶縁膜８」を備えるものとなることは明らかである。 
　 
　相違点３について 
　ア　刊行物３の、図１の３、【００２１】段落及び【００２２】段落には、リセス部の側面にサイドウォール１３ａを形成後に、リセス部の両側に不純物を注入することにより拡散層１６（ソース／ドレイン領域）を形成することが記載されるとともに、「また、リセス部１８の深さと注入エネルギー及び活性化アニール条件を調節することにより拡散層１６下端とチャネル２５形成面の垂直位置関係を制御することができる。」（【００２２】段落）と記載され、リセス部の深さより深く、さらに、リセス部のサイドウォールの下の部分まで、拡散層１６を形成できることが示唆されている。 
　イ　刊行物４の、図６及び「第６図は、ソース／ドレイン領域１２の形成後の構造を示している。これらの領域は、半導体１０を覆って存在する酸化物層１７を介してイオン注入するイオン注入段階及び次のアニールドライブによって形成することができる。ソース／ドレイン注入が行われ、またチャネルコーナー縁部の周囲に拡散の低いドーパント濃度レベルを得る目的によって、アニールが決定される。・・・ドーパント拡散は、約側壁絶縁体１６ａの幅まで、トレンチの下方に拡がる必要がある。ソース及びドレインは、こうして、アニール段階によって、トランジスタゲートと自己整合される。」（【００２０】段落）と記載され、トレンチの底面の「窒化物側壁部」の下の半導体基板まで、ドープ化ソース／ドレイン領域１２が形成されていることは明らかである。　 
　ウ　したがって、サイドウォール又は側壁部を適用した刊行物発明において、刊行物３及び４に記載又は示唆されているように、ソース・ドレイン領域となる不純物拡散層を溝（トレンチ）の底面の基板まで形成することは、当業者が必要に応じて適宜なし得る程度の事項に過ぎないものである。 
　 
　相違点４について 
　ア　本願明細書及び図面において、第１のスペーサ５２とトンネリング絶縁膜５５との位置関係が記載されているのは、出願当初の図４及び図６（ｇ）のみである。 
　イ　本願の明細書には、「第１のスペーサ５２」と「トンネリング絶縁膜５５」との直接の位置関係についてではないが、トレンチとトンネリング絶縁膜とに関し、「【請求項１１】 ドレーンとゲート領域との間に前記トレンチと接しているトンネリング酸化膜をさらに含むことを特徴とする請求項９記載のＥＥＰＲＯＭセル。」（【請求項１１】）、「トレンチの外側の基板４１にはトレンチの深さより相対的に深い接合の深さを有する埋込形のｎ+ 型ソース／ドレーン領域４５，４７が形成され、ドレーン領域４７の上部には薄膜のトンネリング酸化膜５５が形成され、トレンチ及びトンネリング酸化膜５５を除いた基板４１の全表面上に絶縁膜として酸化膜４３が形成されている。」（【００１９】段落）、「ドレーン領域４７とコントロルゲート６３間に高い電位差が発生してもフローティングゲート５７とドレーン領域４７が接しているトレンチの内側壁に第１スペーサ５２が形成されているので、ドレーン領域４７から基板４１にリーク電流が流れることを遮断することができる。」（【００２１】段落）、及び「図６（Ｈ）のように、基板の全面上にポリシリコン膜を塗布しパターニングして、トンネリング酸化膜５５とトレンチ４９とを含んだソース／ドレーン領域４５，４７の上部の酸化膜４３上にフローティングゲート５７を形成する。」（【００２９】段落）と記載されている。 
　ウ　本願の明細書には、本願発明の効果として、「【発明の効果】前記の本発明によれば、消去時に大きい電位差が生じるトンネリング酸化膜とドレーン領域間にトレンチを形成し、トレンチ内に側壁スペーサを形成することにより、ドレーン領域とコントロルゲート間の高い電位差の発生によりドレーン領域４７から基板へリーク電流が流れることを遮断することができる。　【００３３】なお、前記のＥＥＰＲＯＭセルは、ソース／ドレーン領域が埋込形と形成され、ソース／ドレーン領域の間のトレンチ内にゲート酸化膜が形成されるとともに、トレンチの上部にフローティングゲート及びコントロルゲートが形成され、ＥＥＰＲＯＭセルの良好な表面形状が得られる。さらに、従来の複雑なフィールド酸化工程及びトンネリング酸化膜を形成するためのフィールド酸化膜エッチング工程が排除されるので、工程の単純化を計ることができる。」（【００３２】段落及び【００３３】段落）と記載されているのみであり、また、【００３３】段落に記載される効果は、「製造方法」としての作用効果であって、「ＥＥＰＲＯＭセル」としての作用効果ではなく、本願の明細書には、「第１スペーサ」と「トンネリング絶縁膜」が近接配置されることにより、顕著な効果が奏せられる旨の記載はされていない。 
　エ　刊行物１には、図１３及び「【０００４】・・・後者においてはメモリ用ＭＯＳトランジスタのドレイン領域１０３内に広がる空乏層がトンネル酸化膜１０９下に到達してトンネル酸化膜にかかる電界を低下させないために、図１３中に示すＸ−Ｙ間距離およびＹ−Ｚ間距離を十分に大きくとらなければならず、メモリセルサイズ縮小の障害となる。【０００５】また書き込み動作時浮遊ゲート電極１１０の電位はドレイン領域１０３の電位より相対的に低いため、トンネル酸化膜１０４下のドレイン領域１０３表面が空乏化することを防ぐには１０１８ｃｍ−３以上の十分に高い不純物濃度が必要となる。従って十分に高いアバランシュブレークダウン電圧を得るためにはさらに接合深さＹ−ＺおよびＸ−Ｙを大きくたななければならない。」（【０００４】段落及び【０００５】段落）に記載される課題を解決するために、刊行物発明がなされたのであって、刊行物発明により、刊行物１の【００２２】段落に記載の「【発明の効果】以上説明した様に本発明は、ソース領域およびドレイン領域が低濃度Ｎ型半導体層と高濃度Ｎ型半導体層を積層し、低濃度Ｎ型半導体層の底面でのみＰ型半導体と接合するようにＰ型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル領域は凹部の底部に配置され、トンネル絶縁膜領域は凸部上面に配置された構造を有しているので、トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル−トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができるため、メモリセルサイズを小さくでき、大容量化、チップサイズの小形化によるコストダウン等が実現できる効果がある。」との作用効果が奏せられる。 
　オ　刊行物２には、刊行物発明と同様な、浮遊ゲート電極を備えたＭＯＳ型不揮発性半導体記憶装置に関する発明が記載されており、「本発明は、記憶トランジスタのチャネル部分に溝を形成し、溝により記憶トランジスタのチャネル長を決定している為、記憶トランジスタのチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定できる。・・・従って、従来、装置の縮小化の際に問題となっていた拡散層の降伏電圧の低下を回避出来る。このように本発明は拡散層の降伏電圧を低下させることなく、チャネル長を短かくでき、高密度集積化が可能になるという効果を有する。」（第３頁左上欄第１７行ないし同頁右上欄第１０行）との作用効果が奏せられる旨記載されている。 
　カ　上記エ及びオより、刊行物１及び２においては、「不揮発性半導体記憶装置」が、基板に形成した溝と、溝の両側に形成したソース領域及びドレイン領域と、溝の底面に形成した第１ゲート絶縁膜と、溝の内部に形成した浮遊ゲート電極と、浮遊ゲート電極の上面に順次形成した、第２ゲート絶縁膜と制御ゲート電極を備えることにより、「トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル−トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができる」（刊行物１の【００２２】段落）との作用効果を奏するものである。 
　キ　上記ウに引用した本願明細書の【００３２】段落の「トンネリング酸化膜とドレーン領域間にトレンチを形成」するとの構成がどのようなものか明確ではないが、「リーク電流」を遮断できるとの作用効果について、本願明細書の【００２１】段落に記載があるので、本願発明と作用効果について、【００２１】段落の記載を参照して以下に検討する。 
　ク　本願の明細書の【００２１】段落には、「消去の動作時には、ＥＥＰＲＯＭセルの第２ゲートであるコントロルゲート６３の電圧印加端子（ＶＣＧ）に低電圧を印加し、ドレーン領域４７の電圧印加端子（ＶＤ）に高電圧を印加し、ソース領域４５の電圧印加端子（ＶＳ）をフローティングさせる。従って、ドレーン領域４７とコントロルゲート６３間の電位差によってフローティングゲート５７に蓄積されていた電子は、トンネリング酸化膜５５を介してドレーン領域４７へ抜け出す。この際、ドレーン領域４７とコントロルゲート６３間に高い電位差が発生してもフローティングゲート５７とドレーン領域４７が接しているトレンチの内側壁に第１スペーサ５２が形成されているので、ドレーン領域４７から基板４１にリーク電流が流れることを遮断することができる。」と、言い換えると、本願発明の「ＥＥＰＲＯＭセル」が、「前記基板のチャンネル領域に形成された」「トレンチと、　前記トレンチ内側の両側壁に形成された第１スペーサ５２と、第１スペーサ５２の間のトレンチの底面に形成されたゲート酸化膜と、　トレンチの外側及び底面の基板に形成された第２導電型のソース領域４５／ドレイン領域４７と、　前記ドレイン領域の上部に」「形成されたトンネリング酸化膜５５と、」「ソース領域４５の上部」と「トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート５７と、」「フローティングゲート５７」「の表面上に形成された誘電体膜と、　誘電体膜上に形成されたコントロルゲート６３と」の構成を備えることにより、「消去の動作時には、ＥＥＰＲＯＭセルの第２ゲートであるコントロルゲート６３の電圧印加端子（ＶＣＧ）に低電圧を印加し、ドレーン領域４７の電圧印加端子（ＶＤ）に高電圧を印加し、ソース領域４５の電圧印加端子（ＶＳ）をフローティングさせ」（【００２１】段落）た際に、「ドレーン領域４７とコントロルゲート６３間に高い電位差が発生してもフローティングゲート５７とドレーン領域４７が接しているトレンチの内側壁に第１スペーサ５２が形成されているので、ドレーン領域４７から基板４１にリーク電流が流れることを遮断することができる」（【００２１】段落）との作用効果を奏するものであることが記載されている。 
　ケ　一方、サイドウォール又は側壁部を適用した刊行物発明の「不揮発性半導体記憶装置」は、「前記半導体基板の前記チャネル領域に形成された溝と、」前記溝の内側の両側壁に形成されたサイドウォールと、サイドウォールの間の溝の底面に形成されたゲート絶縁膜と、「前記溝の外側の半導体基板に形成されたＮ型のソース領域及びドレイン領域と、　前記ドレイン領域の上部に形成されたトンネル酸化膜９と、　前記ソース領域の上、溝上部のゲート絶縁膜及びトンネル酸化膜９上に形成された浮遊ゲート電極１０と、　前記浮遊ゲート電極１０の表面上に形成された第２ゲート絶縁膜１１と、　前記第２ゲート絶縁膜１１上に形成された制御ゲート電極１２と」の構成を備えたものとなる。 
　コ　上記キないしケから、サイドウォール又は側壁部を適用した刊行物発明は、本願明細書の【００２１】段落に記載される作用効果を奏するための、本願発明と同様な構成を備えたものであることは、明らかであるから、サイドウォール又は側壁部を適用した刊行物発明も、本願発明と同様に、消去時動作において、【００２１】段落に記載される、「ドレーン領域４７とコントロルゲート６３間に高い電位差が発生してもフローティングゲート５７とドレーン領域４７が接しているトレンチの内側壁に第１スペーサ５２が形成されているので、ドレーン領域４７から基板４１にリーク電流が流れることを遮断することができる」との作用効果を奏するものであると予測できる。 
　サ　上記カを考慮し、上記キないしコから、本願明細書の【００３２】段落に記載される「ドレーン領域とコントロルゲート間の高い電位差の発生によりドレーン領域４７から基板へリーク電流が流れることを遮断することができる」との作用効果は、本願発明のみが備える顕著な作用効果であるとは言えない。 
　シ　上記エないしカを参照すると、溝を備えた刊行物発明は耐電圧が改善されており、また、刊行物発明において、トンネル酸化膜をドレイン領域と浮遊ゲート電極とが対する平面に形成されており、サイドウォール又は側壁部を適用した刊行物発明においては、浮遊ゲート電極とドレイン領域との間に、絶縁材料から形成されるサイドウォール又は側壁部を備えているので、ドレイン耐圧が更に改善できることは明らかである。また、上記アないしウで検討したとおり、本願の明細書又は図面には、「トンネリング酸化膜」を「前記トレンチの縁で前記第１スペーサと接するように形成」することは図４及び図６に示唆されているのみであることをも考慮すると、刊行物発明をも含めた、「不揮発性半導体記憶装置」において、ドレイン領域の上表面にトンネル酸化膜を形成することにより、トンネル酸化膜を形成する前の、トンネル酸化膜より膜厚の厚い酸化膜と比較してドレイン耐圧が劣化することは明らかであって、サイドウォール又は側壁部を適用した刊行物発明において、ドレイン領域の上表面の絶縁膜においてトンネル酸化膜を形成する部分をより耐圧の改善された箇所、言い換えると、サイドウォールにより近い部分に形成すること、さらに言い換えると、トンネル酸化膜がサイドウォールに接する程度まで近接して形成するか否かについては、当業者が適宜設定し得た程度の事項に過ぎない。 
　 
　相違点５について 
　ア　「相違点２について」において検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、刊行物発明は、「前記溝の底面」のみに形成された「第１ゲート絶縁膜８」を備えるものとなることは明らかである。 
　イ　したがって、サイドウォール又は側壁部を適用した刊行物発明においては、結果として、溝の側面には、サイドウォール又は側壁部が形成され、また、「前記溝の底面」には、「第１ゲート絶縁膜８」が形成され、さらに、ドレイン領域の上部には、トンネル酸化膜９が形成されているから、溝及びトンネル酸化膜９を除いた半導体基板１の表面は、第１ゲート絶縁膜以外の絶縁膜で覆われた構成となることは明らかである。 
　ウ　よって、サイドウォール又は側壁部を適用した刊行物発明は、本願発明の如く、「前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜」を備えたものとなることは明らかである。 
　 
　相違点６について 
　ア　「相違点５について」ア及びイで検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、刊行物発明は、「前記溝の底面」のみに形成された「第１ゲート絶縁膜８」を備えるものであって、「前記溝の底面」には「第１ゲート絶縁膜８」が形成されており、ドレイン領域の上部には、トンネル酸化膜９が形成されているから、溝及びトンネル酸化膜９を除いた半導体基板１の表面は、第１ゲート絶縁膜以外の絶縁膜で覆われた構成となることは明らかである。 
　イ　したがって、ソース領域の上の絶縁膜も「第１ゲート絶縁膜８」とは異なる絶縁膜であることは明らかであって、刊行物発明の、「浮遊ゲート電極１０」は、「溝上部の前記第１ゲート絶縁膜８及びトンネル絶縁膜９上」及び、第１ゲート絶縁膜８とは異なる「絶縁膜」の上に形成されることとなり、サイドウォール又は側壁部を適用した刊行物発明は、本願発明の如く、「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」を備えたものとなることは明らかである。 
　 
　相違点７について 
　ア　刊行物３の、図２及び【０００７】段落には、積み上げ拡散層３６のリセス部３８側とその反対側にサイドウォール３３を形成することが記載されている。 
　イ　ゲート電極を含めた導電配線を段差のある表面に形成する前に、導電配線が段差の部分で切断されることを防止するために、段差部側面にスペーサを形成することは半導体技術分野において従来周知の技術的事項であり、上記ア、「相違点１について」ア及びイを参照すると、刊行物発明の溝の側面のみでなく、ゲート電極の一種である、浮遊ゲート電極の外側の端部においても、刊行物３に示される如きサイドウォールを形成することにより、刊行物発明が、本願発明の如く、「フローティングゲートの両側の絶縁膜上に形成された第２スペーサ」を備えたものとすることは、当業者が容易になし得たものである。 
　 
　相違点８について 
　ア　「相違点１について」及び「相違点７について」において検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、結果として、本願発明の如く「第１スペーサ」と「第２スペーサ」を備えたものとなるから、刊行物発明において、「第２ゲート絶縁膜１１」は、「前記浮遊ゲート電極１０の表面上」及び、本願発明の「第２スペーサ」に相当する構成の表面上に形成されるものとなることは明らかである。 
　 
　よって、本願発明は、刊行物１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。  
　  
第６　むすび  
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。  
　よって、結論のとおり審決する。