(57)【特許請求の範囲】
【請求項１】
ｘ行およびｙ列のなかに配置されているメモリセルを有するａのメモリブロック（ＢＫ1…N）と、ｂ行およびｃ列のなかに配置されている冗長メモリセルと、列デコーダ（ＣＤＥＣ）と、ｃの冗長列デコーダ（ＲＣＤ1…N）とを有し、その際に各冗長列デコーダ（ＲＣＤ1…4）が各メモリブロック（ＢＫ1 …N）のｃの冗長列の１つに対応付けられており、かつｄのコーディング要素（ＣＦ1,1…ＣＦP,4）を有し、その際ｄのコーディング要素（ＣＦ1,1…ＣＦP,4）の各々が、コーディング要素をメモリブロック（ＢＫ1…N）の任意の１つに対応付けるためのアドレス復号手段を含み、前記ブロック（ＢＫ1…N）はメモリブロックアドレス（Ｘ1−ＸM）と列アドレス（Ｙ1−ＹK）を含んだ分離された手段を含んでいるものにおいて、
ブロックアドレスを復号するための手段が、列アドレスを復号するための手段に対し直列に接続され、この結果ブロックアドレスを復号するための手段がプログラムされたブロックアドレスの存在を認識した際に、アドレスを複合するための手段の、供給電圧ＶＤＤ）への接続（Ｐ４）が初めて起ることを特徴とするメモリ用の列冗長回路装置。
【請求項２】
コーディング要素（ＣＦ1,1…ＣＦP,4）の数ｄがメモリブロック（ＢＫ1…N）の数ａと冗長列デコーダ（ＲＣＤ1…4）の数ｃとの積よりも小さいことを特徴とする請求項１記載の列冗長回路装置。
【請求項３】
コーディング要素（ＣＦ1,1…ＣＦP,4）がｃの群に分割されており、ｃの入力端を有するノアゲート（ＮＯＲ）が設けられており、ノアゲート（ＮＯＲ）の入力端がコーディング要素（ＣＦ1,1…ＣＦP,4）の出力端と接続されており、かつノアゲート（ＮＯＲ）の出力端が列デコーダ（ＣＤＥＣ）の能動化入力端と接続されていることを特徴とする請求項１または２記載の列冗長回路装置。
【請求項４】
メモリブロック（ＢＫ1…4）が複数の個別メモリブロックを含んでおり、かつ冗長列線がすべての個別メモリブロックのなかで同時にそのつどの置換すべき列線を置換し得ることを特徴とする請求項１ないし３の１つに記載の列冗長回路装置。
【請求項５】
メモリブロックアドレスまたは列アドレスを復号するための手段が遮断可能なヒューズ要素（ＦＸ1…ＦＮＸM；ＦＹY…ＦＮＹK）と、節点（Ａ；Ｃ）と接地点との間に接続されている電界効果トランジスタ（ＦＸ1…ＴＮＸM；ＴＹ1…ＴＮＹM）の負荷パスとの多数の並列に接続されている直列回路を有し、その際に電界効果トランジスタの制御入力端にアドレス信号が供給され、かつ保持段（ＩＶ、Ｐ３；Ｎ３、Ｐ６）を有し、その入力端子が節点（Ａ；Ｃ）と接続されており、かつその出力端子から第１の復号信号が取り出し可能であり、更に能動化段（Ｐ１、Ｐ２、Ｎ１；Ｐ４、Ｐ５、Ｎ２）を有し、その出力信号が節点（Ａ；Ｃ）に与えられることを特徴とする請求項１から４の１つに記載の列冗長回路装置。
【請求項６】
能動化段が第１の導電形の電界効果トランジスタ（Ｐ１、Ｐ２；Ｐ４、Ｐ５）および第２の導電形の電界効果トランジスタ（Ｎ１；Ｎ２）を含み、それらの負荷パスが直列に供給電位（ＶＤＤ）と接地電位との間に接続されており、その際に接地電位に接続されている第２の導電形の電界効果トランジスタ（Ｎ１；Ｎ２）の制御端子と供給電位に接続されている第１の導電形の電界効果トランジスタ（Ｐ１；Ｐ４）の制御端子とが互いに接続されており、かつ第１の制御信号（ＥＮ；Ｂ）を供給され、第１の導電形の第２の電界効果トランジスタ（Ｐ２；Ｐ５）の制御端子に別の制御信号（ＳＰ；ＡＴＤＮ）が供給され、かつ第１の導電形の第２の電界効果トランジスタ（Ｐ２；Ｐ５）および第２の導電形の電界効果トランジスタ（Ｎ１；Ｎ２）の負荷パスの直列回路の節点から出力信号が取り出されることを特徴とする請求項１から５の１つに記載の列冗長回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は請求項１の前文によるメモリ用の列冗長回路装置に関する。
【０００２】
【従来の技術】
このような装置はたとえば「ＩＥＥＥジャーナル・固体回路編」第２６巻、第１号、１９９１年１月、第１２頁以降に記載されている。
【０００３】
あらゆる新しいメモリ世代におけるラスター寸法の縮小はセル領域内の欠陥の発生確率を高める。従って採算の合う製造はこのような欠陥を補修し得る装置をメモリ上に必要とする。通常、プログラム可能なコーディング要素により欠陥セルの代わりに使用される付属セルが設けられている。
【０００４】
より大きい容量のメモリではメモリセルが多くのブロックに分割されている。メモリセルのマトリックス状の配置のゆえに付属セルは同じく行および列内に配置されなければならない。これらの冗長な導線は一般にセル領域の縁に構成されている。それらはそれぞれプログラム可能な要素により、与えられるアドレスと関連して選択される。
【０００５】
これらのプログラム可能な要素はたとえばレーザー溶断可能なヒューズブロックであってよい。通常各ヒューズブロックが１つまたはそれ以上の冗長な導線に固定的に対応付けられている。補修可能性が高められるべきであれば、冗長な導線の数が高められなければならず、従ってまたヒューズブロックの数が増されなければならない。このような冗長拡大の占有面積需要は大きく、またウェーハあたりの個数の減少に通ずる。現在のメモリ世代ではヒューズブロックに対して必要とされる面積はそれらの駆動回路と共にほぼ冗長メモリセルが必要とする面積と同じ大きさである。一方ではたとえば４メガ‐メモリにおける冗長利用の統計は、平均的にヒューズブロックの半分しか補修のために使用されないことを示す。他方では欠陥解析の際に、冗長性の倍増が２０％以上までの収率を可能にすることが判明している。このことは、たとい原理的に十分にプログラム可能なコーディング要素が利用できるとしても、冗長アーキテクチュアの従来の設計ではメモリの主要な部分が補修され得ないことを示す。
【０００６】
補修可能性が高められるべきであれば、占有面積の理由から、冗長導線の数のみが大きくされなくてはならないこと、また適当な回路の利用により存在するヒューズブロックの一層良好な利用が達成され得ることが有利であろう。
【０００７】
列冗長の拡大の際に電流消費の増大は別の問題を呈する。１つのサイクルの開始時にのみ使用されるライン冗長と対照的に、列冗長の駆動はすべての能動化サイクルのなかで作動可能状態になければならない。この駆動のためにこれまではダイナミックな論理および横電流成分を有する回路が使用されているので、列冗長の拡大は同時に電流消費の増大をも意味する。
【０００８】
従来の技術による列冗長を有するメモリの簡単化されたブロック回路図が図１に示されている。その際に冗長な列に対するコーディングユニットはブロックに固定的に対応付けられている。図１には、外部から与えられている制御クロックＲＡＳ（列アドレス‐ストローブ）、ＣＡＳ（行アドレス‐ストローブ）、ＷＥ（書込みイネーブル）および場合によってはＯＥ（出力イネーブル）を処理するコントロールユニットＣＴＲＬが示されている。このコントロールユニットＣＴＲＬのなかで、図面中で制御バスＣＴＢのなかにまとめられている通常の内部制御クロック信号が発生される。さらに、外部アドレスＥＸＡＯ…ｑから内部ライン‐アドレスをユニットＣＴＲＬからの制御線のコントロールのもとに導き出すライン‐アドレス‐バッフア‐ユニットＲＡＢＦが示されている。さらに、外部アドレスＥＸＡＯ…ｑからコントロールユニットＣＴＲＬからの制御線と一緒に内部列アドレスＣＡＢを発生する列アドレス‐バッフア‐ユニットＣＡＢＦが示されている。メモリへのまたメモリからのデータ転送の役割をする入力‐出力ユニットＩＯＢが設けられている。それに外部データ線ＥＸＤＯ…ｑが接続されている。
【０００９】
これらのユニットはメモリの標準周辺装置を形成しており、従ってこれ以上に詳細には説明されない。種々の制御線の機能は個々の回路の理解に必要な際に後で説明される。
【００１０】
さらに図１にはＮのメモリブロックＢＫ１  …Ｎの群が示されており、その際にＮは２の倍数、たとえばＮ＝２ｍ  であり、またそれらのうちの２つ、ＢＫ１  およびＢＫｎ  が図１中に示されている。さらに、すべてのブロックＢＫｎ  （ｎ＝１…Ｎ）に対して共通の列デコーダＣＤＥＣ、および一般的な制限なしにすべてのブロックＢＫｎ  （ｎ＝１…Ｎ）に対して共通の２つの冗長な列デコーダＲＣＤ１  およびＲＣＤ２  が示されている。最後に、後で説明されるアドレスコーディングおよび列冗長のための各Ｎのコーディング要素ＣＦ１  …ｎ，１  …２  の２つの群が示されている。
【００１１】
共通の列デコーダＣＤＥＣの使用はより高い容量のメモリでは占有面積を小さくする理由からよく知られている。ただ一重にメモリ上に存在する４つの最初の周辺ユニットを除いて、もちろん残りの構成部分は多重に並列に構成され得る。図１には、図面を見易くするために、メモリブロックＢＫ１  …ｎ  の単一の群が示されている。
【００１２】
メモリブロックＢＫｎ  はメモリセル、ワード線ＷＬ１，ｎ  …ＷＬｘ，ｎ  およびビット線対の公知のマトリックス状の配置を有するセル領域から成っており、その際にここにはたとえばブロックデコーダＢＫＤＥＣおよびワードデコーダ／ドライバＲＤＥＣ１  …ｎ  、さらにビット増幅器／スイッチＢＳ１，ｎ  ＢＳｙ，ｎ  および最後にデータビット増幅器／スイッチＤＳＷ１  …ｎ  （１≦ｎ≦Ｎ）から成る“折返しビット線”配置ＢＬ，／ＢＬが示されている。
【００１３】
図面の例ではそれぞれただ１つの単一のメモリブロックがその付属のブロックデコーダＢＫＤＥＣｎ  により能動化されている。この目的でラインアドレスＲＡＢの第１の部分がブロックデコーダＢＫＤＥＣｎ  に供給される。これらのアドレスは、１アウトオブＮの選択が行われ得るように多数である。選択されたブロックデコーダＢＫＤＥＣｎ  のブロック選択線ＢＫＳｎ  は付属のワードデコーダ／ドライバＲＤＥＣｎ  およびデータビット増幅器／スイッチＤＳＷｎ  を能動化する。メモリブロックＢＫｎ  のワード線は能動的なワードデコーダ／ドライバＲＤＥＣｎ  により選択され、これにはこの目的でラインアドレスの第２の部分が供給される。冗長なワード線はここには示されていない。
【００１４】
ビット線対ＢＬＧｙ，ｎ  の信号は能動化されたビット増幅器ＤＳＷｎ  により増幅され、また群ごとにビットスイッチＢＳｙ，ｎ  により相応の幅のブロックデータバスＢＫＤＢｎ  に接続される。これらのビットスイッチはそれぞれ１つの能動的なビット群選択線ＣＳＬ１  …Ｙ  により共通の列デコーダＣＤＥＣから作動させられる。ビット群選択線ＣＳＬ１  …Ｙ  は列デコーダＣＤＥＣにより選択され、これにはそのために列アドレスの第１の部分が供給される。これらのアドレスの他の部分は入力‐出力バッファＩＯＢにおけるデータ復号のために使用される。図１に示されている例ではＹのビット群選択線が存在しており、その際に２ｋ  ＝Ｙが成り立つ。すなわちＫの列アドレスがＹの選択線の復号のために存在している。選択線は能動的なブロックのなかにのみ作用を有する。列デコーダＣＤＥＣは追加的に制御入力信号ＣＦＲを有する。この信号が非能動的であれば、すなわちたとえば正論理の際に論理“０”であれば、すべての選択線は不能動化される。
【００１５】
ブロックデータバスＢＫＤＢｎ  上のデータは読出しサイクルの際に増幅され、またデータビット‐スイッチを介してＤＳＷｎ  から入力‐出力バスＩＯＢＳに接続される。このバスＩＯＢＳはＤＳＷｎ  のデータビット‐スイッチを入力‐出力バッファＩＯＢと接続する。逆に書込みサイクルの際にはデータは入力‐出力バスＩＯＢＳからこのスイッチを介してブロックデータバスＢＫＤＢｎ  に書かれ、また選択されたビットスイッチＢＳｙ，ｎ  を介してそのつどのセルのなかに記憶される。
【００１６】
図１の各メモリブロックには追加的に、付属のビット増幅器／スイッチＲＢＳ１，１  …２，２  を有する２つの冗長なビット線群ＲＢＬＧ１，１  …２，２  が示されている。これらのビット線群はそれぞれ冗長な選択線ＲＣＳＬ１  またはＲＣＳＬ２  によりすべてのメモリブロックＢＫｎ  に共通の冗長なドライバＲＣＤ１  またはＲＣＤ２  から能動化される。冗長なユニットの機能は通常のユニットの機能と同一である。
【００１７】
最後に図１には各Ｎのコーディング要素ＣＦ１  …ｎ，１  …２  の２つの群、すなわちメモリブロックＢＫｎＴあたりおよび冗長な選択線ＲＣＳＬ１  またはＲＣＳＬ２  あたり１つの要素も示されている。これらのコーディング要素ＤＦｎ  ，１…２  は入力としてブロック復号１アウトオブＮを司るラインアドレスＲＡＢの第１の部分および列デコーダＣＤＥＣと同一の列アドレスＣＡＢを受ける。それらの出力端は２つの分離した導線に接続されている。すなわちＣＦ１  …ｎ，１  はＲＤ１  に、またＣＦ１  …ｎ，２  はＲＤ２  に接続されている。これらの導線は冗長なドライバＲＣＤ１  またはＲＣＤ２  の入力端およびノアゲートに供給されている。ノアゲートの出力端は列デコーダの入力端ＣＦＲを形成している。
【００１８】
各サイクルにおいてメモリブロックＢＫｎ  が相応のブロックデコーダＢＫＤＥＣｎ  を介して能動化される。同一のライン‐アドレス組み合わせにより２つの付属のコーディング要素ＣＦｎ  ，１およびＣＦｎ，２  も選択される。通常の場合には導線ＲＤ１  およびＲＤ２  は非能動的、たとえば論理“０”である。それに応じて冗長な欠陥導線ＲＣＳＬ１  およびＲＣＳＬ２  も非能動的であり、また制御信号ＣＦＲ、ここでは論理“１”が列デコーダＣＤＥＣをレリーズする。すなわち列アドレスＣＡＢに相応する欠陥導線ＣＳＬｉが選択され、また正常なビット線群ＢＬＧｙ，ｎ  を能動的なメモリブロックＢＫｎ  のブロックデータバスＢＫＤＢｎ  に接続する。
【００１９】
選ばれたメモリブロックＢＫｎ  のなかでビット線群ＢＬＧｙ，ｎ  の呼ばれたメモリセルに欠陥があれば、２つのコーディング要素の１つＣＦｎ，１  またはＣＦｎ，２  が相応の列アドレスに対してプログラムされる。このアドレスの生起の際に導線ＲＤ１  またはＲＤ２  が能動化される。ここに示されている例ではこれらは論理“１”である。その結果、制御信号ＣＦＲは非能動的、すなわち論理“０”であり、また列デコーダＣＤＥＣを遮断する。正常な場合に選択される選択線ＣＳＬｙ  はそれにより非能動状態にとどまり、その代わりに冗長な導線ＲＣＳＬ１  またはＲＣＳＬ２  が論理“１”になる。それによりビット線群ＲＢＬＧ１  またはＲＢＬＧ２  のメモリセルが正常なユニットのメモリセルの代わりに呼ばれる。すなわち列冗長の示されている構成によりメモリブロックあたり欠陥セルを有する２つの異なるビット線群が冗長な群により置換され得る。
【００２０】
図２には、Ｎ＝４および２つの冗長なビット線群がブロックあたり存在しており、また６つのエラーが生起する場合について、図１によるブロック固定の列冗長の際の補修例が示されている。エラーのあるユニットは文字Ａ〜Ｇにより示されている。第１のブロックのなかでは３つのエラーがＡ、Ｂ、Ｃに生起し、第２および第３のブロックのなかでは各１つのエラーＤまたはＦが生起し、また最後のブロックのなかでは２つのエラーＦおよびＧが生起する。図２の左側にはコーディング要素ＣＦ１，１  …ＣＦ４，２  の利用が示されている。メモリブロックＢＫ１  …４  あたりそれぞれ２つのエラーのあるユニットしか補修され得ないので、この例では、たとい２つの利用されない復号要素が残っているとしても、メモリが補修され得ないことは明らかである。なぜならば、用意されている８つのコーディング要素ＣＦ１，１  …４，２  のうちの６つしか使用され得ないからである。メモリブロックＢＫ１  …４  のなかのエラーのある個所は×印により示されている。冗長なビット線群により置換されたエラーのあるユニットは○印により示されている。
【００２１】
コーディング要素としてはたいていいわゆるヒューズブロックが使用される。図３には、図１による回路装置においてレーザー分離可能なヒューズブロックがコーディング要素として使用される場合について、ブロック固定の列冗長の際に列アドレスをコーディングするための従来技術による通常の回路が示されている。コーディング要素の２つの上記の群は同一に構成されており、またユニットＥ１  またはＥ２  として示されており、その際に１つのみが詳細に示されている。このようなユニットＥ１  はＮの同一の回路、Ｅ１  におけるＣＦ１  …ｎ，１  またはＥ２  におけるＣＦ１  …ｎ，２  、とＮの入力端ＲＤＮ１  …ｎ  および出力端、Ｅ１  におけるＲＤ１  またはＥ２  におけるＲＤ２  を有するナンドゲートＮＧＮとから成っている。２つの出力信号ＲＤ１  およびＲＤ２  は出力端ＲＣＳＬ１  またはＲＣＳＬ２  を有する各１つの冗長なドライバＲＣＤ１  またはＲＣＤ２  と図２に既に示されたゲートＮＯＲとに供給される。このゲートＮＯＲの出力端はドライバＣＦＲＤに接続されており、その出力は信号ＣＦＲである。これらの３つのドライバはナンドゲートと後続されているインバータとから成っている。このナンドゲートの第２の入力端は、論理“０”の状態の際に正常な選択線も冗長な選択線も低電位、論理“０”に保つレリーズ信号ＦＲに接続されている。このレリーズ信号ＦＲは通常のように同期化目的に使用される。
【００２２】
各回路ＣＦｉ，ｊ  はさらにブロックコーディングのためのＭの入力端（その際にＮ＝２Ｍ  が成り立つ）と、列コーディングのための２×Ｋの入力端（その際にＹ＝２Ｋ  が成り立つ）と、ナンドゲートＮＧＮの入力端と接続されている出力端ＲＤＮｉ  とを有する。このような回路ＣＦｉ，ｊ  はＭの入力端を有するナンドゲートＮＧＭと、後続されているインバータＰ１、Ｎ１と、インバータＰ１、Ｎ１の出力端Ａに接続されている各１つのヒューズ要素と直列の２×ＫのＮチャネルトランジスタと、出力インバータＩＶとから成っている。ブロック選択は、たとえばＭのブロックアドレス線Ｘ１  …Ｍ  およびそれらの相補性の導線／Ｘ１  …Ｍ  から成るＭの導線のすべての可能な組み合わせの１つを供給される入力ナンドゲートＮＧＭを介して行われる。１つの回路ＣＦｉ，ｊ  は、このナンドゲートのすべての入力端が論理“１”であるときに能動化される。その出力はそのとき論理“０”であり、その結果インバータＰ１、Ｎ１の出力Ａは論理“１”である。すべての他の回路ＣＦでは少なくとも入力ＸＭ  または／ＸＭ  は論理“０”である。従ってインバータ出力Ａも論理“０”であり、また導線ＲＤＮ１  は論理“１”である。
【００２３】
Ｙ＝２ｋ  の選択線ＣＳＬ１  …Ｙ  が存在しているならば、２×Ｋの列アドレス線、一般的な制限なしにたとえばＹ１  …  Ｋまたは／Ｙ１  …Ｋ  が列アドレスのコーディングのために必要とされる。なぜならば、ｎチャネルトランジスタおよびレーザー遮断可能なヒューズ要素の直列回路が論理“１”状態を有する入力信号の際にのみ作用を示すからである。
【００２４】
能動化された回路ＣＦｉ，ｊ  において、相応の列アドレス線が論理“１”状態を有する少なくとも１つのヒューズ要素が遮断されていないならば、節点Ａがこのスイッチオンされたｎチャネルトランジスタを介して、出力インバータＩＶが論理“１”に切換わるような低い電位に接続される。従ってこの場合、すべての導線ＲＤＮ１  …ｎ  は論理“１”状態を有し、またＮＧＮの出力線ＲＤ１  は論理“０”状態を有する。こうして対応付けられている冗長な選択線ＲＣＳＬ１  は信号ＦＲに無関係に非能動的、すなわち論理“０”である。このことが両導線ＲＤ１  およびＲＤ２  に対して該当すると、両冗長線ＲＣＳＬ１  およびＲＣＳＬ２  は非能動的であり、またゲートＮＯＲの出力は論理“１”である。レリーズ信号ＦＲが能動的“１”になると、信号ＣＦＲは同じく論理“１”状態となり、また列デコーダをロック解除する。この場合、正常なビット線群が選択される。
【００２５】
逆に、能動的な回路ＣＦｉ，１  またはＣＦｉ，２  において、相応の列アドレス線が論理“１”であるすべてのヒューズ要素が遮断されているならば、節点Ａは高い電位に充電された状態にとどまり、また出力インバータＩＶは論理“０”状態にとどまる。その結果、導線ＲＤ１  およびＲＤ２  は論理“１”状態をとる。すなわちゲートＮＯＲの出力は論理“０”である。このことは同じく信号ＣＦＲに対してもレリーズ信号ＦＲに無関係に当てはまり、従って列デコーダはロックされる。それに対して冗長な選択線ＲＣＳＬ１  またはＲＣＳＬ２  は能動化され、また能動的なメモリブロックＢＫｉ  のなかの相応の冗長なビット線群が選択される。
【００２６】
説明された解決策の欠点は、プログラムされない列アドレスを与えられた際に、すなわちＹのうちのＹ−１の場合に、すべての能動的サイクルのなかで横流電流が選択された回路ＣＦｉ，ｊ  のトランジスタＰ１を経て低電位に向かって流れることである。この横流電流は場合によっては各メモリブロック群Ｅ１  、Ｅ２  において２回生じ、またより多くのこのような群を有する実際的な解決策において許容できなき高い値をとる。別の欠点は、同じく実際的な解決策において、導線ＲＤＮ１  …ｎ  の数が過大となり，またそれに伴って望ましくない大きな出力ゲートＮＧＮが必要とされることである。
【００２７】
【発明が解決しようとする課題】
本発明の課題は、列冗長の増大の際に存在するヒューズブロックの改善された利用および電流消費の減少を可能にすることである。
【００２８】
【課題を解決するための手段】
この課題は、請求項１の特徴部分にあげられている構成により解決される。実施態様は請求項２以下にあげられている。
【００２９】
【実施例】
以下、図面により本発明を一層詳細に説明する。図４にはブロックに固定されない列冗長の本発明による実現例として、図１の場合と同一の基本組織を有するメモリの簡単化されたブロック回路図が示されている。先の解決策と異なり、各メモリブロックＢＫｎ  はたとえば２倍の数の冗長なビット線群ＲＢＬＧ１，ｎ  …４，ｎ  およびビット増幅器／スイッチＲＢＳ１，ｎ  …４，ｎ  を有する。それに応じて４つの冗長な選択線ＲＣＳＬ１  …４  がすべてのメモリブロックに対して共通の４つの冗長なドライバＲＣＤ１  …４  により駆動される。さらに先と同一の数、すなわち２×Ｎの、ただしＰ＝Ｎ：２の４つの群に分割されており、追加的にメモリブロックアドレスがプログラムされ得るコーディング要素ＣＦ１，１  …Ｐ，４  が使用される。コーディング要素は入力としてブロック復号１アウトオブＮを司るラインアドレスＲＡＢの最初の部分および列デコーダＣＤＥＣと同一の列アドレスを受ける。それらの出力端は４つの分離した導線ＲＤ１  …４  に接続されている；ＲＤｊ、ｊ＝１…４にＣＦ１  …Ｐ，ｊ  。これらの導線は冗長なドライバＲＣＤ１  …４  の入力端および４重のノアゲートＮＯＲに導かれる。ノアゲートＮＯＲの出力端は列デコーダＣＤＥＣの入力端ＣＦＲを形成する。各サイクルにおいて特定のラインアドレス組み合わせによりメモリブロックＢＫｎ  が能動化される。正常な場合には導線ＲＤ１  …４  は非能動的であり、それに応じて冗長な欠陥導線ＲＣＳＬ１  …４  も非能動的である。すなわち制御信号ＣＦＲは論理“１”であり、また列デコーダＣＤＥＣを能動化する。メモリブロックＢＫｎ  のなかでビット線群ＢＬＧｙ，ｎ  の呼ばれたメモリセルに欠陥があれば、コーディング要素ＣＦｉ，ｊ  が相応のブロックおよび列アドレスに対してプログラムされる。これらのブロックアドレスの生起の際にこれに対してプログラムされたコーディング要素ＣＦｉ，ｊ  が選択され、また相応の列アドレスを与えられる際にドレイン端子ＲＤｊ  が能動化される。これにより非能動的な制御信号ＣＦＲが列デコーダＣＤＥＣを遮断し、また冗長な導線ＲＣＳＬｊ  が選択線ＣＳＬｙ  の代わりに作動させられる。
【００３０】
可能な補修の全数は最初の解決策の場合のように２×Ｎにとどまる。しかし２つの固定的な定められたコーディング要素ＣＦｉ，ｊ  の代わりにこの新しい解決策ではメモリブロックあたり４つまでのこのような要素ＣＦｉ，１  …４  が補修目的に利用される。最初に既に述べたように、それにより一層良好な利用が達成される。冗長なビット線群ＢＬＧｙ，ｎ  に対する占有面積需要は最初の解決策の列冗長の倍増の場合と同じ大きさである。しかしメモリブロックＢＫｎ  の数は一般に選択線ＣＳＬｙ  の数よりもはるかに小さいので、変更されたコーディング要素ＣＦｉ，ｊ  ではごくわずかな追加アドレスがプログラム可能であればよい。従ってその占有面積需要は最初の解決策に対するコーディング要素ＣＦｉ，ｊ  の必要な倍増の際よりもはるかに小さい。説明されたブロックに固定されない列冗長の使用は、占有面積の理由から従来の冗長の倍増がもはや可能でないすべての場合に有利である。図５には、図２の場合と同一の配置に対してブロックに固定されない列冗長の際の補修例が示されている。この場合、メモリは明らかに補修され得る。図２および図５の等しい要素は等しい参照符号を付されている。図５による概要図中では図２と異なり本発明によりブロックに無関係なコーディングＣＦ１，１  …ＣＦ２，４  およびここでは４つの冗長なドライバＲＣＤ１  …ＲＣＤ４  が設けられている。欠陥メモリセルは再び×印により、また成功裡に補修されたメモリセルは○印により示されている。
【００３１】
図１および図４には、各能動的メモリブロックＢＫｎ  にコーディング要素ＣＦｉ，ｊ  が対応付けられ得るそれぞれ１つの冗長配置が示されている。これらのコーディング要素ＣＦｉ，ｊ  に、メモリブロック復号を司る同一のブロックアドレスバスＣＡＢ、ＲＡＢ、ＣＴＢが導かれる。しかし、本発明の基本思想の変更なしに、コーディング要素ＣＦｉ，ｊ  がより多くのメモリブロックに同時に対応付けられるような配置も可能である。その場合，これらのコーディング要素にはブロックアドレスのただ１つの部分群が導かれる。その際に欠陥ビット線群の置換はすべてのこれらのメモリブロックのなかで同時に、またどのメモリブロックのなかで欠陥が実際に存在しているかに無関係に行われる。この形式の冗長アーキテクチュアでは本発明の意味で制限なしにメモリブロックＢＫｎ  がＱの個々のメモリブロックＢＫｎ，１  …Ｑ  の群として解釈され得る。
【００３２】
図６には、コーディング要素としてヒューズブロックを有するブロックに固定されない列冗長の際に列アドレスをコーディングするための本発明による回路が示されている。この解決策では全体で２×Ｎのコーディング要素が４つの同一のユニットＥｊ、ｊ＝１…４、に分割されている。このようなユニットはＰ＝Ｎ／２のコーディング回路ＣＦｉ，ｊ  （Ｅ１  …４  の際にＣＦ１  …Ｐ，１  …４  、ここでＮは２により割り切れなければならない）と、インバータＩＥおよび２つのＰチャネルトランジスタＰＥ１およびＰＥ２とから成っている。インバータＩＥの入力端はすべてのＰの回路に対して共通の導線ＲＤＮｊ  である。トランジスタＰＥ１およびＰＥ２は高い電位（ＶＤＤ）とこの導線との間に接続されている。ＰＥ１はゲート信号ＡＴＤＮを有するセット‐トランジスタであり、その機能は後で説明される。またＰＥ２は保持トランジスタであり、そのゲートはＩＥのインバータ出力端ＲＤｊ（ｊ＝１…４）に接続されている。４つの出力信号ＲＤ１  …４  は出力端ＲＣＳＬ１  …４  を有する各１つの冗長ドライバＲＣＤ１  …４  およびダイナミックなノアゲートＤＮＯＲに供給される。このゲートＤＮＯＲの出力端はドライバＣＦＲＤに接続されており、その出力は信号ＣＦＲである。このドライバの構成および機能は図３中のそれらと同一である。
【００３３】
回路ＤＮＯＲは、高電位ＶＤＤと節点Ｄとの間に並列に接続されている２つのＰチャネルトランジスタＰＤ１およびＰＤ２と、節点Ｄと低電位ＶＳＳとの間に並列に接続されている４つのＮチャネルトランジスタＮＤ１  …４  と、入力信号Ｄを有するインバータＩＤとから成っている。ＰＤ１のゲートは信号ＡＴＤＮに接続されている。ＩＤの出力端は保持構成でＰＤ２のゲート端子と接続されている。トランジスタＮＤ１  …４  のゲートは導線ＲＤ１  …４  に接続されている。
【００３４】
各回路はさらにブロックコーディング（Ｎ＝２Ｍ  ）のための２×Ｍの入力端、列コーディング（Ｌ＝２Ｋ  ）のための２×Ｋの入力端、２つの制御入力端ＥＮおよびＳＰならびに前記の共通の出力端ＲＤＮｊ  を有する。このような回路は、直列に接続されている２つのｐチャネルトランジスタＰ１およびＰ２と１つのｎチャネルトランジスタＮ１とから成っている。Ｐ１およびＮ１のゲートにはイネーブル信号ＥＮが、またＰ２のゲートにはセット信号ＳＰが接続されている。Ｐ２とＮ１との間の共通の端子Ａは、保持構成でｐチャネルトランジスタＰ３を有するインバータＩＶの入力端である。節点Ａにはさらに２×ＭのｎチャネルトランジスタＴＸ１  …Ｍ  、ＴＮＸ１  …Ｍ  が各１つのヒューズ要素ＦＸ１  …ｎ  、ＦＮＸ１  …Ｍ  と直列に並列に接続されている。これらのトランジスタのゲートはラインアドレスＸ１  …Ｍ  または／Ｘ１  …Ｍ  と接続されている。インバータＩＶの出力端はｐチャネルトランジスタＰ４およびｎチャネルトランジスタＮ２のゲートと接続されている。これらのトランジスタの間にゲート信号ＡＴＤＮを有する別のｐチャネルトランジスタＰ５が位置している。Ｎ２とＰ５との間の共通の端子Ｃは“プルダウン”ｎチャネルトランジスタＮ３の入力端であり、そのドレイン出力端は共通の導線ＲＤＮｊ  と接続されている。最後のｐチャネルトランジスタＰ６がＰ４とＰ５との間の共通の端子と端子Ｃとに接続されている。そのゲートは保持構成で出力線ＲＤＮｊ  に接続されている。最後に端子Ｃには２×ＫのｎチャネルトランジスタＴＹ１  …Ｋ  、ＴＮＹ１  …Ｋ  が各１つのヒューズ要素ＦＹ１  …Ｋ  、ＦＮＹ１  …Ｋ  と直列に並列に接続されている。これらのトランジスタのゲートは列アドレスＹ１  …Ｋ  または／Ｙ１  …Ｋ  と接続されている。
【００３５】
この点で強調すべきこととして、相補性のアドレス線を有する復号のここに示されている形式のブロックアドレスの使用も列アドレスの使用も制限を意味しない。その代わりに、たとえば４つの導線のうちのそれぞれ１つの導線が能動的であるいわゆる前復号されたアドレス線も利用され得る。
【００３６】
説明される回路の機能は図７により説明され、その際に必要なメモリ信号のみが示されている。第１の部分は列冗長の使用なしのサイクルを示し、他方第２の部分はこの冗長の能動化を示す。
【００３７】
休止相（／ＲＡＳ＝“１”、／ＣＡＳ＝“１”）ではブロックアドレスＸ１  …Ｍ  および／Ｘ１  …Ｍ  、レリーズ信号ＦＲおよび制御信号ＡＴＤＮは論理“０”状態にあり、他方においてイネーブル信号ＥＮおよびセット信号ＳＰは論理“１”状態にある。高電位の信号ＥＮによりすべての回路ＣＦｉ，ｊ  において信号Ａは論理“０”、Ｂは論理“１”、またＣは論理“０”である。その結果、すべてのｎチャネルトランジスタＮ３は遮断している。低電位の制御信号ＡＴＤＮによりすべてのｐチャネルトランジスタＰＥ１は導通状態にあり、その結果として導線ＲＤＮｊ  は論理“１”、ＲＤｊ  は論理“０”、またＲＣＳＬｊ  は論理“０”である。ゲートＤＮＯＲのすべてのｎチャネルとが遮断状態にあるので、節点ＤはＡＴＤＮ＝“０”により高電位にある。しかしレリーズ信号ＦＲは論理“０”であり、従って同じくＣＦＲは低電位にある。すなわちビットデコーダはロックされている。
【００３８】
書込みまたは読出しサイクルが信号／ＲＡＳの下降するエッジにより開始され、その際に外部から与えられているラインアドレスが記憶される。その直後に２×Ｍのブロックアドレス線Ｘｉ  および／Ｘｉ  からのＭの導線の特定の組み合わせが能動的な論理“１”になる。別の仕方でもメモリ上で応用されるイネーブル信号ＥＮは論理“０”になる。すべての回路ＣＦｉ，ｊ  のなかでトランジスタＰ１がそれにより導通状態になる。それに対してトランジスタＮ１は遮断状態になる。小さい遅延Ｔ１により（その後はすべての能動的なブロックアドレス線が安定な論理状態を占めている）セット信号ＳＰが継続時間Ｔ２（数ナノ秒）にわたり論理“０”になる。この時間Ｔ２の間、両トランジスタＰ１およびＰ２は導通状態にある。それにより充電電流が高電位ＶＤＤから節点Ａへ流れ得る。回路ＣＦｉ，ｊ  に対して（図７のタイムダイアグラムの第１の部分）少なくとも遮断されていないヒューズ要素を有するｎチャネルトランジスタにおいてブロックアドレスが論理“１”であれば、節点Ａはこの導通接続により、インバータＩＶの出力Ｂが論理“１”にとどまるような低い電位に保たれる。それによりＣは論理“０”であり、またｎチャネルトランジスタＮ３は遮断されている。ｐチャネルトランジスタＰ４もＢ＝“１”により遮断されているので、トランジスタＰ５およびＰ６は役割を演じない。すなわちこの状態では回路ＣＦｉ，ｊ  は非能動的である。
【００３９】
小さい横流電流が継続時間Ｔ２の間に高電位ＶＤＤからトランジスタＰ１およびＰ２を通って、また最悪の場合には遮断されていないヒューズ要素を有するすべてのｎチャネルトランジスタの半分を通って低電位ＶＳＳへ流れる。しかし、完全なエラーのないメモリにおいてすべての回路ＣＦｉ，ｊ  において生ずるこの電流はトランジスタＰ１およびＰ２の設定により、また最小の継続時間Ｔ２により非常にわずかに保たれ得る。その際になかんずく、ＤＲＡＭメモリに対して比較的長い時間スパンが列冗長のブロック復号のために利用され得るという事情が利用される。従って、このブロック復号を司る回路ＣＦｉ，ｊ  の入力部分は高い速度を有していなくてよい。ユニットＥｊ  のすべての回路ＣＦｉ，ｊ  が非能動的である場合には、すべてのトランジスタＮ３は遮断している。その場合、導線ＲＤＮｊ  はスイッチオンされたｐチャネルトランジスタＰＥ１（ＡＴＤＮ＝“０”）により論理“１”であり、また出力線ＲＤｊ  ならびに冗長選択線ＲＣＳＬｊ  はその結果として論理“０”である。後で説明されるように制御従ってＡＴＤＮが高い電位に上昇すると、導線ＲＤＮｊ  の論理“１”状態はゲートに論理“０”を与えられているスイッチオンされた保持トランジスタＰＥ２により保たれる。すべての導線ＲＤｊ  が、図７の第１の部分で仮定されているように、論理“０”状態を有すると、すべての冗長選択線ＲＣＳＬ１  …４  は非能動的な論理“０”であり、またゲートＤＮＯＲのすべての４つのｎチャネルトランジスタＮＤ１  …４  は遮断している。節点Ｄは論理“１”状態のＡＴＤＮによってもスイッチオンされたＰチャネル保持トランジスタＰＤ２により論理“１”にとどまる。
【００４０】
レリーズ信号ＦＲの上昇エッジによりＣＦＲが論理“１”になり、また列デコーダＣＤＥＣがレリーズされる。下降する／ＣＡＳエッジにより、外部から与えられている列アドレスが先にこのアドレスに対して透過性であったユニットＣＡＢＦのなかに記憶される。正常な選択線ＣＳＬが能動的になり、またまさに能動的なメモリブロックの相応のビット線群が選択される。
【００４１】
図７の第１の書込みまたは読出しサイクルは、信号ＥＮを高電位に、また信号ＦＲを低電位にリセットする上昇する／ＲＡＳエッジにより終了される。後続の休止相では、既に説明したように、すべての回路ＣＦｉ，ｊ  および冗長な選択線ＲＣＳＬ１  …４  はＥＮまたはＦＲにより非能動的である。ビットデコーダは論理“０”に等しいＣＦＲによりロックされている。図７のタイムダイアグラムの第２の部分には冗長な場合が示されている。書込みまたは読出しサイクルの開始は第１の部分のように進行する。任意のユニットＥｊ  のなかの回路ＣＦｉ，ｊ  に対して、付属のブロックアドレスが論理“１”値をとるすべてのヒューズ要素が遮断されているならば、ｐチャネルトランジスタＰ１およびＰ２がスイッチオンされているので、節点Ａは高電位に上昇する。インバータＩＶの出力Ｂは論理“０”になり、また保持トランジスタＰ３をスイッチオンする。従ってＡの論理“１”状態はＴ２の経過後に持続する（ＳＰは再び論理“１”）。この状態では回路ＣＦｉ，ｊ  が選択されている。もちろん各ユニットＥｊ  のなかでそれぞれただ１つのこのような回路が能動的であってよい。トランジスタＰ４またはＰ５はＢまたはＡＴＤＮ（共に論理“０”）によりスイッチオンされており、それに対してトランジスタＮ２はスイッチオフされている。それにより充電電流が高電位ＶＤＤから節点Ｃへ流れ得る。この回路ＣＦｉ，ｊ  に対して、付属の列アドレスが論理“１”であるすべてのヒューズ要素が遮断されているならば、節点Ｃは高電位に上昇する。それによりｎチャネルトランジスタＮ３がスイッチオンされる。このトランジスタは、たといｐチャネルトランジスタＰＥ１およびＰＥ２が最初に導通しているとしても、当該のユニットＥｊ  の導線ＲＤＮｊ  がＶＳＳに近い低電位に放電されるように設定されている。この導線上の低電位により回路ＣＦｉ，ｊ  のトランジスタＰ６がスイッチオンされ、またインバータＩＥの出力が論理“１”に切換えられる。保持トランジスタＰＥ２はそれにより不導通となる。ＲＤＮｊ  の電位はさらに低下し得る。ある程度の遅延をもって、列アドレスが安定になった後に、またはレリーズ信号ＦＲが高電位に上昇した後に、制御信号ＡＴＤＮは論理“１”になる。いまトランジスタＰＥ１もスイッチオフされており、また導線ＲＤＮｊ  は低電位ＶＳＳ（論理“０”）に低下する。たといいまＰ５もスイッチオフされていても、節点ＣはスイッチオンされているトランジスタＰ４およびＰ５により論理“１”である。この状態では、図５の解決策と異なり、横流電流が回路ＣＦｉ，ｊ  に流れない。
【００４２】
インバータＩＥの出力ＲＤｊ  が論理“１”状態をとると直ちに、さらにゲートＤＮＯＲの相応のｎチャネルトランジスタＮｄｊ  が導通状態になる。節点Ｄの電位が同じく、レリーズ信号ＦＲに無関係に信号ＣＦＲが論理“０”になるまで低下する。列デコーダがそれによってロックされる。それに対してＦＲの上昇するエッジにより相応の冗長選択線ＲＣＳＬｊ  は能動的になる。もちろんユニットＥｊ  のそれぞれ能動的な回路ＣＦｉ，ｊ  に対して、導線ＲＣＳＬｊ  のただ１つが一度に選択されるように、種々の列アドレスがプログラムされる。説明された状態は、上昇する／ＣＡＳエッジによりＡＴＤＮが新たに論理“０”になり、また新しい列アドレスが受け入れられるまで、または上昇する／ＲＡＳエッジにより休止相が開始されるまで持続する。
【００４３】
最後に、ユニットＥｊ  の能動的な回路ＣＦｉ，ｊ  において与えられている列アドレスがプログラムされていない（図７には示されていない）場合に対する機能を説明する。少なくとも遮断されていないヒューズ要素を有するｎチャネルトランジスタにおいて列アドレスが論理“１”であれば、節点Ｃはこの導通接続により、ｎチャネルトランジスタＮ３が遮断するような低い電位に保たれる。ユニットＥｊ  のすべての他の回路は非能動的である（Ｃは論理“０”に等しく、またＮ３は遮断されている）相応の導線ＲＤＮｊ  はスイッチオンされているトランジスタＰＥ１およびＰＥ２により（ＡＴＤＮは論理“０”に等しい）論理“１”にとどまり、またアドレス切換の際に高電位に充電される。インバータＩＥの出力ＲＤｊ  はそれにより論理“０”であり、またＤＮＯＲの相応のｎチャネルトランジスタはスイッチオフされている。冗長な選択線ＲＣＳＬｊ  （論理“０”）はＦＲに無関係である。この状態は上昇するＡＴＤＮエッジの後も列アドレス自体により保たれている。その場合、回路ＣＦｉ，ｊ  に横流電流が流れない。プログラムされた列アドレスが能動的ユニットＥｊ  のどれでも与えられている列アドレスと合致しない場合には、すべての導線ＲＤ１  …４  は論理“０”であり、またすべてのトランジスタＮＤ１  …４  はスイッチオフされている。先に既に説明したように、その場合に列デコーダはＣＦＲ＝“１”によりＦＲによりレリーズされる。
【００４４】
図４および図６に示されている解決策の主要な利点は、わずかな占有面積需要におけるコーディング要素の一層良好な利用である。図６に示されている回路の利点は、クロックＡＴＤＮの使用による従来の解決策にくらべて約７０％の電流消費の減少である。しかし、レリーズ信号ＦＲと結合されており、またいわゆる“ファストページモード”で列アドレスの切換の際に１つの役割を演ずるこの信号の発生には詳細には立ち入らない。なぜならば、それは本発明の構成部分ではないからである。実際的な実現の際のこの回路の利点は、ユニットＥｊ  のなかのプルダウントランジスタＮ３を有するただ１つの導線ＲＤＮｊ  の使用である。
【００４５】
図８には回路ＣＦに対するブロックコーディングの変形例が示されている。このコーディング回路は、選択の間に横流電流が流れないという利点を有する。そのために１つの追加的なナンドゲートが必要とされる。その回路は２つのｐチャネルトランジスタＰ１およびＰ２と、インバータＩＮと、ナンドゲートＮＧと、図６の場合と同一のヒューズ要素ＦＸ１  …ＦＮＸＭ  を有するｎチャネルトランジスタＴＸ１  …ＴＮＸＭ  とから成っている。トランジスタＰ１およびＰ２は高電位ＶＤＤと節点Ａとの間に接続されている。信号ＰＲＣＨおよびインバータＩＮの出力はトランジスタＰ１またはＰ２のゲートに導かれている。インバータＩＮの入力端、ナンドゲートＮＧの第１の入力端および並列に接続されているコーディング要素は節点Ａに接続されている。信号ＸＶＬＤはナンドゲートＮＧの第２の入力端に導かれており、その出力は先に述べた信号Ｂである。
【００４６】
図９にはこの回路の機能を説明するために使用される信号のタイムダイアグラムが示されている。休止相（／ＲＡＳ＝“１”）の間は信号ＰＲＣＨ、ＸＶＬＤおよびブロックアドレスＸｉ  、／Ｘｉ  は論理“０”である。この状態ではすべてのｎチャネルトランジスタは遮断しており、またｐチャネルトランジスタＰ１は導通している。その結果節点Ａは論理“１”であり、またインバータ出力は論理“０”である。それによりトランジスタＰ２は同じく導通している。ナンドゲートＮＧの出力Ｂは、ＸＶＬＤが論理“０”状態を有するので、論理“１”である。既に説明したように、それによって列コーディング部分は不能動化される。
【００４７】
書込みまたは読出しサイクルの際に信号ＰＲＣＨは下降する／ＲＡＳエッジの後に論理“１”になる。節点Ａの論理“１”状態はスイッチオンされているトランジスタＰ２により持続する。列アドレスが記憶された後に、節点Ａはブロック選択の場合に論理“１”にとどまる。なぜならば、ヒューズ要素が論理“１”状態のブロックアドレスにより遮断されているからである。他の場合にはそれは導通接続によりＶＳＳに向けて放電され、またインバータがｐチャネルトランジスタＰ２をスイッチオフする。ブロックアドレスが安定になっている遅延Ｔ１の後に始めて、信号ＸＶＬＤのレベルが上昇する。それによりブロック選択の際に出力Ｂが論理“０”になり、また後続の回路が図６の場合のようにスイッチオンされる。与えられているブロックアドレスがプログラムされていないならば、信号Ｂは論理“１”にとどまる。
【００４８】
１つのサイクルの終了時にＸＶＬＤは上昇する／ＲＡＳエッジにより低電位に下降する。信号Ｂは論理“１”になり、また回路ＣＦの列コーディングがスイッチオフされる。ブロックアドレスは次いで、信号ＰＲＣＨにより続かれて、リセットされる（論理“０”）。節点Ａはそれにより再び高電位に上昇する。この回路の利点は、与えられているブロックアドレスがプログラムされていないときに、横流電流がトランジスタＰ１を通って流れないことである。
【００４９】
図１０には、図６のセットパルスを発生するための回路および図８の信号ＸＶＬＤを形成するための追加回路が示されている。第１の回路は２つのＰチャネルトランジスタＰ１およびＰ２、インバータＩ１、反転遅延要素ＶＧ、ナンドゲートＮＧ１およびこの例ではｎチャネルトランジスタ１…６の３つの対から成っている。トランジスタＰ１およびＰ２は電位ＶＤＤと節点Ａとの間に並列に接続されている。信号ＰＲＣＨはトランジスタＰ１のゲートに接続されている。ゲート信号Ｘｉ  または／Ｘｉ  、ｉ＝１…３を有する対として並列に接続されているｎチャネルトランジスタ１…６は節点Ａと低電位ＶＳＳとの間に直列に配置されている。節点ＡはインバータＩ１の入力端である。このインバータＩ１の出力端ＢはＰ２のゲート、ナンドゲートＮＧ１の第１の入力端および遅延要素ＶＧの入力端に接続されている。この要素の出力端Ｃは出力信号ＳＰを有するＮＧ１の第２の入力端である。遅延要素ＶＧは公知の回路形態で遅延キャパシタンスＣ１およびＣ２を有する奇数の直列に接続されているインバータＩ２、Ｉ３、Ｉ４から成っている。この例では３つのインバータおよび２つのキャパシタンスが示されている。
【００５０】
信号ＸＶＬＤを発生するための図１１に示されている回路ではＮＧ１およびＶＧがナンドゲートＮＧ２と、出力信号ＸＶＬＤを有する後段に接続されているインバータ１５とにより置換される。ナンドゲートＮＧ２の入力は信号ＲＩＮＴおよびＢである。
【００５１】
上記の信号のタイムダイアグラムは図１２に示されている。メモリ内で別途に使用される信号ＲＩＮＴは外部の／ＲＡＳ信号に関して反転されたクロックである。休止相（／ＲＡＳ＝“１”）ではＲＩＮＴ、ＰＲＣＨおよびすべてのブロックアドレスＸｉ  または／Ｘｉ  は論理“０”である。節点ＡとＶＳＳとの間のｎチャネルトランジスタはこの例ではすべて遮断しており、それに対してトランジスタＰ１は導通している。それによりＡは高電位にあり、またＢは低電位にある。トランジスタＰ２はスイッチオンされている。論理“０”状態の信号ＢによりＮＧ１およびＶＧの出力ＳＰおよびＣは論理“１”である。それに対して信号ＸＶＬＤは論理“０”である。下降する／ＲＡＳエッジによりＰＲＣＨは高電位に上昇する。Ａの論理“１”状態は先ず、たといＰ１がいま遮断しても、スイッチオンされているトランジスタＰ２により保たれている。外部のラインアドレスが記憶された後に、信号Ｘｉ  または／Ｘｉ  の各対においてアドレス組み合わせに応じて一方または他方の信号が能動的な論理“１”になる。この論理状態を有するすべてのブロックアドレスが与えられると直ちに、節点Ａはそれから生ずる経路を経てＶＳＳに向かって低電位に低下する。それによりインバータＩＶの出力Ｂは論理“１”になり、またトランジスタＰ２はスイッチオフされる。いまＰ１およびＰ２が遮断されているので、横流電流がＶＳＳに向かって流れない。この状態はブロックアドレスＸｉ  および／Ｘｉ  自体により保たれる。最も遅いブロックアドレスＸｉ  または／Ｘｉ  が論理“１”になっている一定の遅延Ｔ１の後に、信号ＢおよびＣが共に高電位にあるので、信号ＳＰは論理“０”になる。しかし、Ｂの上昇するエッジは遅延Ｔ２の後に遅延要素ＶＧにより反転される。すなわち信号Ｃはこの時間の後に論理“０”になり、またナンドゲートＮＧ１の出力ＳＰはそれにより再び論理“１”になる。信号ＸＶＬＤを発生するための追加回路では、この信号は、すべてのブロックアドレスが安定になっている遅延Ｔ１´の後に、Ｂの上昇するエッジにより論理“１”になる。なぜならば、信号ＲＩＮＴがこの時間範囲内では論理“１”であるからである。
【００５２】
能動的なサイクルの終了時に、上昇する／ＲＡＳエッジにより信号ＲＩＮＴ、Ｘｉ  、／Ｘｉ  およびＰＲＣＨは次々と論理“０”になる。節点ＡとＶＳＳとの間の導通接続が解消される。節点ＡはＰＲＣＨ＝“０”によりＰ１を介して論理“１”になり、また信号Ｂは論理“０”になる。ＶＧの出力Ｃは遅延して論理“１”になる。セットパルスＳＰの後にはＣもＢも論理“０”であるので、ＳＰも論理“１”にとどまる。信号ＸＶＬＤは上昇する／ＲＡＳエッジの直後にＲＩＮＴ＝“０”によりスイッチオフされる。
【図面の簡単な説明】
【図１】従来の技術による列冗長を有するメモリの簡単化されたブロック回路図。
【図２】ブロック固定の列冗長の際の簡単化された補修例を示すブロック回路図。
【図３】従来の技術によるブロック固定の列冗長の際のヒューズブロックおよびそれらの駆動のための回路装置。
【図４】列冗長のブロックに固定されない実現を有する本発明によるメモリの簡単化されたブロック回路図。
【図５】本発明によるブロックに固定されない列冗長の際の簡単化された補修例を示すブロック回路図。
【図６】本発明によるブロックに固定されない列冗長の際のヒューズブロックおよびそれらの駆動のための回路装置のブロック回路図。
【図７】図６の信号のタイムダイアグラム。
【図８】ブロックに固定されない列冗長の際のヒューズブロックおよびそれらの駆動のための回路の別の実施例のブロック回路図。
【図９】図８の信号のタイムダイアグラム。
【図１０】図６によるセット信号を発生するための回路装置のブロック回路図。
【図１１】図８による信号ＸＶＬＤを発生するための回路装置のブロック回路図。
【図１２】図１０による回路の機能を説明するためのタイムダイアグラム。
【符号の説明】
ＢＫ    メモリブロック
ＣＤＥＣ    列デコーダ
ＣＦ    コーディング要素
ＦＸ、ＦＮＸ、ＦＹ、ＦＮＹ    ヒューズ要素
ＮＧ    論理ゲート
ＮＯＲ    ノアゲート
ＲＣＤ    冗長な列デコーダ
【図１】
0003605135.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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