(57)【特許請求の範囲】
【請求項１】
所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第１のビットデータおよび前記第２のビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力する選択手段と，前記選択手段が出力したビットデータにおける有効なビットデータを設定する設定手段と，前記設定手段から出力されたビットデータの値を所定の周期毎に前記選択手段によって出力された前記ビットデータと比較し，該比較結果が異なっていたとき，前記設定手段から出力された各ビットデータの値を０に設定する画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備したことを特徴とする画像パターン生成装置。
【請求項２】
所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，前記第１のデータ生成手段が出力した第１のビットデータにおける有効なビットデータを設定する第１の設定手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第２のデータ生成手段が出力した第２のビットデータにおける有効なビットデータを設定する第２の設定手段と，前記第１の設定手段および前記第２の設定手段が出力したビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力する選択手段と，前記選択手段から出力されたビットデータの値を所定の周期毎に前記第１の設定手段および第２の設定手段によって設定されたビットデータの値と比較し，該比較結果が異なっていたとき，前記選択手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備したことを特徴とする画像パターン生成装置。
【請求項３】
所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第１のビットデータおよび前記第２のビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択する選択手段と，前記選択手段が選択したビットデータにおける任意のビットデータを，予め設定した値に修正する修正手段と，前記修正手段から出力されたビットデータの値を所定の周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記修正手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備したことを特徴とする画像パターン生成装置。
【請求項４】
所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，前記第１のデータ生成手段が出力した第１のビットデータにおける有効なビットデータを設定する第１の設定手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第２のデータ生成手段が出力した第２のビットデータにおける有効なビットデータを設定する第２の設定手段と，前記第１の設定手段および前記第２の設定手段が出力したビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択する選択手段と，前記選択手段が選択したビットデータにおける任意のビットデータを，予め設定した値に修正する修正手段と，前記修正手段から出力されたビットデータの値を所定の周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記修正手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備したことを特徴とする画像パターン生成装置。
【請求項５】
前記画像出力禁止手段は，前記第１のビットデータの値を，前記第１のクロック発生手段が発生する前記画素クロックに対応させた周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記出力された各ビットデータの値を０とすることを特徴とする請求項１，３または４記載の画像パターン生成装置。
【請求項６】
前記画像出力禁止手段は，前記第２のビットデータの値を，前記第２のクロック発生手段が発生する前記主走査に同期したクロックに対応させた周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記出力された各ビットデータの値を０とすることを特徴とする請求項１，３または４記載の画像パターン生成装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は，画像形成装置の各種調整および特性確認等を行うために出力される画像パターンのデータを生成する画像パターン生成装置に関し，より詳細には，メモリを用いることなく多種類の画像パターンのデータを生成できる画像パターン生成装置に関する。
【０００２】
【従来の技術】
一般に画像形成装置は，工場出荷時において，各装置の特性の確認，各種調整等が行われる。画像データをデジタルの電気信号として取り扱うレーザプリンタ，デジタル複写機等の画像形成装置における調整としては，例えば記録紙上に出力される画像の位置の調整であるレジスト調整，多値の画像データを扱う装置では画像濃度調整等があり，これら各種調整を行う必要が有るか否かを判断するために，装置の特性の確認が行われる。従って，一般的に装置の特性の確認は，各種調整と対の関係となっている。
【０００３】
レジスト調整等を行うためには，実際に記録紙上に画像を出力することが必要である。このため，画像形成装置は，これらの調整を行えるように所定の画像パターンを出力する機能を備えており，所定の操作を行うことで画像パターンを記録紙上に出力することができるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら，従来の画像形成装置における画像パターンの出力は，予め画像パターンのデータをメモリに格納し，該メモリからデータを読み出すことにより画像パターンの出力を行っていたため，出力する画像パターンの種類が多くなると，データ量が膨大となって大きなメモリ容量が必要となり，装置のコストを上昇させるという問題点があった。少ないデータから多種類の複雑な画像パターンを出力する場合，メモリからのデータのアドレッシングが複雑になるという問題点がある。
【０００５】
本発明は上記に鑑みてなされたものであって，メモリを用いることなく多種類の画像パターンのデータを生成することにより，装置のコストを抑えることを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記の目的を達成するために，所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第１のビットデータおよび前記第２のビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力する選択手段と，前記選択手段が出力したビットデータにおける有効なビットデータを設定する設定手段と，前記設定手段から出力されたビットデータの値を所定の周期毎に前記選択手段によって出力された前記ビットデータと比較し，該比較結果が異なっていたとき，前記設定手段から出力された各ビットデータの値を０に設定する画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備した画像パターン生成装置を提供するものである。
【０００７】
また，本発明は上記の目的を達成するために，所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，前記第１のデータ生成手段が出力した第１のビットデータにおける有効なビットデータを設定する第１の設定手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第２のデータ生成手段が出力した第２のビットデータにおける有効なビットデータを設定する第２の設定手段と，前記第１の設定手段および前記第２の設定手段が出力したビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力する選択手段と，前記選択手段から出力されたビットデータの値を所定の周期毎に前記第１の設定手段および第２の設定手段によって設定されたビットデータの値比較し，該比較結果が異なっていたとき，前記選択手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備した画像パターン生成装置を提供するものである。
【０００８】
また，本発明は上記の目的を達成するために，所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第１のビットデータおよび前記第２のビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択する選択手段と，前記選択手段が選択したビットデータにおける任意のビットデータを，予め設定した値に修正する修正手段と，前記修正手段から出力されたビットデータの値を所定の周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記修正手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備した画像パターン生成装置を提供するものである。
【０００９】
また，本発明は上記の目的を達成するために，所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期のクロックを発生する第１のクロック発生手段と，前記第１のクロック発生手段が出力したクロックを用いて複数のビットからなる第１のビットデータを生成する第１のデータ生成手段と，前記第１のデータ生成手段が出力した第１のビットデータにおける有効なビットデータを設定する第１の設定手段と，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期のクロックを発生する第２のクロック発生手段と，前記第２のクロック発生手段が出力したクロックを用いて複数のビットからなる第２のビットデータを生成する第２のデータ生成手段と，前記第２のデータ生成手段が出力した第２のビットデータにおける有効なビットデータを設定する第２の設定手段と，前記第１の設定手段および前記第２の設定手段が出力したビットデータのうちから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択する選択手段と，前記選択手段が選択したビットデータにおける任意のビットデータを，予め設定した値に修正する修正手段と，前記修正手段から出力されたビットデータの値を所定の周期毎に前記選択手段が選択したビットデータと比較し，該比較結果が異なっていたとき，前記修正手段から出力された各ビットデータの値を０とする画像出力禁止手段と，前記画像出力禁止手段によって設定された前記ビットデータおよび前記画像出力禁止手段による設定の対象とならなかった前記ビットデータを出力する出力手段とを具備した画像パターン生成装置を提供するものである。
【００１０】
なお，前述した構成において，前記画像出力禁止手段は，前記第１のビットデータの値を，前記第１のクロック発生手段が発生する前記画素クロックに対応させた周期毎に比較し，該比較結果が異なっていたとき，前記出力された各ビットデータの値を０とすることが望ましい。また，前述した構成において，前記画像出力禁止手段は，前記第２のビットデータの値を，前記第２のクロック発生手段が発生する前記主走査に同期したクロックに対応させた周期毎に比較し，該比較結果が異なっていたとき，前記出力された各ビットデータの値を０とすることが望ましい。
【００１１】
【作用】
本発明による画像パターン生成装置は，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期の第１のビットデータを生成し，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期したクロックに対応させた周期の第２のビットデータを生成し，これらのビットデータの選択を，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力することにより，画像パターンのデータを生成する。
【００１２】
【実施例】
以下，本発明による実施例について，第１の実施例，第２の実施例の順序で図面を参照して説明する。図１は第１の実施例による画像パターン生成装置の概略構成を示すブロック図，図２（ａ）及び（ｂ）は第１の実施例が適用された画像形成装置の画像書込部の光学系を示す説明図である。
【００１３】
先ず，画像書込部の光学系から説明する。画像書込部の光学系は，図２（ａ）及び（ｂ）に示す如く，画素毎に変調されたレーザ光を出射する半導体レーザ（図示せす）を備えたＬＤユニット２０１と，ＬＤユニット２０１から出射されたレーザ光を線状に集光するシリンドリカルレンズ２０２と，高速回転し，シリンドリカルレンズ２０２を通過したレーザ光を反射するポリゴンミラー２０３と，ポリゴンミラー２０３を回転させるモータ２０４と，ポリゴンミラー２０３により反射されたレーザ光が一定の間隔で主走査するように補正するｆθレンズ２０５と，ｆθレンズ２０５を通過したレーザ光を反射するミラー２０６と，ミラー２０６で反射されたレーザ光が露光される感光体２０７と，レーザ光による画像の書き込み開始位置を一定にする，即ち，同期をとるためのフォトセンサ（図示せず）を備えた同期検知板２０８とから構成される。
【００１４】
以上の構成において，その動作を説明する。ＬＤユニット２０１から出射されたレーザ光は，シリンドリカルレンズ２０２，ポリゴンミラー２０３，ｆθレンズ２０５，ミラー２０６を貸し介して感光体２０７上に露光される。レーザ光による画像の書き込みは，ミラー２０６を反射したレーザ光が同期検知板２０８のフォトセンサに入射後，所定のタイミングで開始され，ポリゴンミラー２０３により主走査方向の，感光体２０７が回転することで副走査方向の走査が行われる。従って，記録紙Ｐ上に対しては，図３に示すように，各走査が行われることになる。なお，図３における記録紙Ｐの搬送方向は副走査方向と逆向きである。
【００１５】
このような感光体２０７への画像の書き込みは，各種信号により制御される。図４は，書き込み制御用信号のタイミングチャートを示し，ＦＧＡＴＥは副走査方向の画像有効範囲を示す信号，バーＲＭＳＹＮＣは主走査の同期信号，ＬＧＡＴＥは主走査方向の画像有効範囲を示す信号，ＷＣＬＫはＰＭＳＹＮＣに位相同期した画像を書き込むための画素クロック，ＷＤ０〜７は半導体レーザを駆動するＬＤ変調部へ出力される多値の画像データである。なお，ＰＭＳＹＮＣは，同期検知板２０８のフォトセンサにレーザ光が入射することで生成される信号である。
【００１６】
次に，第１の実施例について説明する。第１の実施例は，図１に示す如く，ＷＣＬＫを入力して周期の異なる８種類のクロックＷＣＫ０〜７を出力するカウンタ１０１と，ＰＭＳＹＮＣを入力して周期の異なる８種類のクロックＰＭ０〜７を出力するカウンタ１０２と，カウンタ１０１の８ビット出力の中から一つを選択するクロック選択部１０３と，カウンタ１０２の８ビット出力の中から一つを選択するクロック選択部１０４と，クロック選択部１０３が選択したクロック（ＬＣＬＫ）を入力して８ビットのデータ（ＬＤ０〜７）を出力するカウンタ１０５と，クロック選択部１０４が選択したクロック（ＦＣＬＫ）を入力して８ビットのデータ（ＦＤ０〜７）を出力するカウンタ１０６と，カウンタ１０５の出力（ＬＤ０〜７）において有効とするビットを設定（有効と設定されなかったビットは，常に０となる）する有効ビット設定部１０７と，カウンタ１０６の出力（ＦＤ０〜７）において有効とするビットを設定する有効ビット設定部１０８と，有効ビット設定部１０７，１０８から出力されたデータの選択を行うデータ選択部１０９と，データ選択部１０９から出力されたデータ（８ビット）における任意のビットを，予め設定した値に修正するデータ修正部１１０とから構成されている。ここで，図１において，クロック選択部１０３，１０４等の下側に示した矢印は，後述する選択制御用の信号（チップセレクト信号）が入力されることを意味するものである。
【００１７】
以上の構成において，その動作を説明する。カウンタ１０１は，入力したＷＣＬＫに対応させて周期の異なる８種類のクロックを出力し，ＬＧＡＴＥ信号によりこの出力しているクロックをクリアする。本実施例では，ＷＣＫ０をＷＣＬＫの周期を２分周した周期に，ＷＣＫ１をＷＣＬＫの周期を４分周した周期に，ＷＣＫ７をＷＣＬＫの周期を２５６分周した周期，即ち，各クロックの周期をＷＣＫ０〜７にかけて２倍ずつ大きくさせている。従って，例えばＷＣＬＫの画素密度（分解能）を１６ｄｏｔ／ｍｍとすると，各クロックにおける分解能は表１の通りとなる。また，図５に，各クロックのタイミングチャートを示す。
【００１８】
〔表１〕
ＷＣＫ０  ・・・    ８  ｄｏｔ／ｍｍ
ＷＣＫ１  ・・・    ４  ｄｏｔ／ｍｍ
ＷＣＫ２  ・・・    ２  ｄｏｔ／ｍｍ
ＷＣＫ３  ・・・    １  ｄｏｔ／ｍｍ
ＷＣＫ４  ・・・    ２  ｍｍ／ｄｏｔ
ＷＣＫ５  ・・・    ４  ｍｍ／ｄｏｔ
ＷＣＫ６  ・・・    ８  ｍｍ／ｄｏｔ
ＷＣＫ７  ・・・  １６  ｍｍ／ｄｏｔ
【００１９】
カウンタ１０２の動作はカウンタ１０１と同様であり，入力したＰＭＳＹＮＣに対応させて周期の異なる８種類のクロックを出力し，ＦＧＡＴＥ信号によりこの出力しているクロックをクリアする。また，カウンタ１０２において，線密度（分解能）を１６本／ｍｍとすると，各クロックにおける分解能は表２の通りである。また，図６に，各クロックのタイミングチャートを示す。
【００２０】
〔表２〕
ＰＭ０  ・・・    ８  本／ｍｍ
ＰＭ１  ・・・    ４  本／ｍｍ
ＰＭ２  ・・・    ２  本／ｍｍ
ＰＭ３  ・・・    １  本／ｍｍ
ＰＭ４  ・・・    ２  ｍｍ／本
ＰＭ５  ・・・    ４  ｍｍ／本
ＰＭ６  ・・・    ８  ｍｍ／本
ＰＭ７  ・・・  １６  ｍｍ／本
【００２１】
クロック選択部１０３は，図７に示すように，ラッチ１０３ａと，８個のＡＮＤゲートと，ＯＲゲートとから構成される。ラッチ１０３ａの入力端子Ｄ０〜７に入力されるＤＢ０〜７は，図示しないマイクロコンピュータに接続されているデータバスであり，ＣＳは出力を選択するためのチップセレクト信号である。また，各ＡＮＤゲートには，例えば，Ｄ７（ＷＣＫ７）とラッチ１０３ａの出力端子Ｑ７の出力の論理積をとるように，各出力を対応させて接続しており，更にＯＲゲートにより各ＡＮＤゲートの出力の論理和がとられるようになっている。従って，ＣＳ信号によりラッチ１０３ａの出力端子Ｑ０〜７において一つだけに１を出力させることで，所望のクロック（ＬＣＬＫ）を選択することができる。ここで，クロック選択部１０４も構成としてはクロック選択部１０３と同一であり，同様に選択したクロック（ＦＣＬＫ）を出力する。
【００２２】
カウンタ１０５は，クロック選択部１０３から出力されたＬＣＬＫを入力とし，８ビットのデータ（ＬＤ０〜７）を出力する。カウンタ１０５が出力する８ビットデータの値は，ＬＣＬＫをカウントすることで０から２５５まで順次増加するものであり，値が２５５になると，再び０からカウントを開始する。また，ＬＧＡＴＥ信号によりカウントした値をクリアする。カウンタ１０６もカウンタ１０５と同様に，ＦＣＬＫをカウントした（８ビットデータ；ＦＤ０〜７）値を出力し，ＦＧＡＴＥ信号によりカウントした値をクリアする。
【００２３】
有効ビット設定部１０７は，図８に示すように，ラッチ１０７ａと，８個のＡＮＤゲートとから構成される。クロック選択部１０３と同様に，ＣＳ信号により出力端子Ｑ０〜７の中から１を出力する出力端子を設定することができるようになっている。従って，ラッチ１０７ａの各出力端子（Ｑ０〜７）において１を出力する出力端子を設定することで，該出力端子が接続されたＡＮＤゲートに接続されているカウンタ１０５からの出力ビットのみ有効なものとなり，その他のビットは常に０となる。有効ビット設定部１０８も有効ビット設定部１０７と構成としては同一である。
【００２４】
データ選択部１０９は，図９に示すように，ラッチ１０９ａと，インバータと，ＡＮＤゲートと，ＯＲゲートとから構成される。ラッチ１０９ａの各出力端子Ｑ０〜７の出力は，有効ビット設定部１０７の各ビット出力が接続された各ＡＮＤゲートにはそのまま入力され，有効ビット選択部１０８の各ビット出力が接続された各ＡＮＤゲートにはインバータを介して入力される。従って，ラッチ１０９ａの出力端子の出力値が１であると，該出力端子に対応したデータ選択部１０９の出力値は有効ビット設定部１０７の出力値となり，反対に，出力端子の出力値が０であると，該出力端子に対応したデータ選択部１０９の出力値は有効ビット設定部１０８の出力値となる。このため，ラッチ１０９ａの出力端子Ｑ０〜７の出力値を全て０或いは１とすることで，有効ビット設定部１０７或いは１０８の何方か一方の出力を選択することができ，また，出力端子Ｑ０〜７の出力値を組み合わせることで，有効ビット設定部１０７，１０８のビットデータを合成することができる。
【００２５】
データ修正部１１０は，図１０に示すように，ラッチ１１０ａと，ＯＲゲートとから構成される。ラッチ１１０ａの出力端子Ｑ０〜７の中から１を出力する出力端子を設定することで，１の出力値が設定された出力端子に接続されたＯＲゲートの出力は，データ選択部１０９から該ＯＲゲートに接続されているビットの値に関わらず，常に１とすることができる。
【００２６】
次に，第１の実施例による装置を用いての実際の画像パターンデータの出力における各種設定について，具体例を挙げて説明する。具体例は，代表的な画像パターン（データ）を出力するための設定を各ケース毎にまとめて表の形で示し，また，その表の設定により出力される画像パターン（形状および濃度）を図に示す。
【００２７】
先ず，画素密度が１６ｄｏｔ／ｍｍ，線密度が１６本／ｍｍ，主走査方向１６ｍｍ間隔で１６階調のグレー・スケール・パターン画像を出力したい場合，表３に示すように各設定を行うことで，所望の画像パターンを得ることができる。
【００２８】
〔表３〕
対応ビット                              ７  ６  ５  ４  ３  ２  １  ０
カウンタ１０５入力                      ０  ０  ０  ０  １  ０  ０  ０
カウンタ１０６入力                      ０  ０  ０  ０  ０  ０  ０  ０
カウンタ１０５出力有効ビット            １  １  １  １  ０  ０  ０  ０
カウンタ１０６出力有効ビット            ０  ０  ０  ０  ０  ０  ０  ０
データ選択部１０９ビット選択            １  １  １  １  １  １  １  １
（１；カウンタ１０５選択，０；カウンタ１０６選択）
データ修正部１１０の強制有効ビット      ０  ０  ０  ０  ０  ０  ０  ０
【００２９】
ここで，対応ビットは，表３に記載された各部の設定を示すために対応させたものであり，例えば，表３において，カウンタ１０５入力が対応ビット３で１となっているのは，クロック選択部１０３がＷＣＫ３をＬＣＬＫとして出力することを意味するものであり（他も同様である），また，カウンタ１０５出力有効ビットの値が，対応ビットの４〜７にかけて１となっているのは，ラッチ１０７ａの出力端子Ｑ４〜７の出力値が１となっていることを意味するものである。この表３に示す設定を行うことにより，図１１に示すような画像パターンを得ることができる。
【００３０】
また，表３に示す設定から，表４に示すように強制有効ビットの設定を変更すると，図１２に示すような１６階調のグレー・スケール・パターン画像を出力することができる。
〔表４〕
対応ビット                              ７  ６  ５  ４  ３  ２  １  ０
データ修正部１１０の強制有効ビット      ０  ０  ０  ０  １  １  １  １
【００３１】
また，図１３に示すような主走査方向８ｍｍ間隔で３２階調のグレー・スケール・パターン画像を出力したい場合，表５に示す設定を行えば良い。また，副走査方向８ｍｍ間隔で３２階調のグレー・スケール・パターン画像を出力したい場合，表６に示すように設定することで，図１４に示すようなパターン画像を得ることができる。更に，図１５に示すような１２８階調の枡目調のグレー・スケール・パターン画像を出力したい場合，表７に示すように設定すれば良い。
【００３２】
〔表５〕
対応ビット                              ７  ６  ５  ４  ３  ２  １  ０
カウンタ１０５入力                      ０  ０  ０  ０  １  ０  ０  ０
カウンタ１０６入力                      ０  ０  ０  ０  ０  ０  ０  ０
カウンタ１０５出力有効ビット            １  １  １  １  １  ０  ０  ０
カウンタ１０６出力有効ビット            ０  ０  ０  ０  ０  ０  ０  ０
データ選択部１０９ビット選択            １  １  １  １  １  １  １  １
（１；カウンタ１０５選択，０；カウンタ１０６選択）
データ修正部１１０の強制有効ビット      ０  ０  ０  ０  ０  ０  ０  ０
【００３３】
〔表６〕
対応ビット                              ７  ６  ５  ４  ３  ２  １  ０
カウンタ１０５入力                      ０  ０  ０  ０  ０  ０  ０  ０
カウンタ１０６入力                      ０  ０  ０  ０  １  ０  ０  ０
カウンタ１０５出力有効ビット            ０  ０  ０  ０  ０  ０  ０  ０
カウンタ１０６出力有効ビット            １  １  １  １  １  ０  ０  ０
データ選択部１０９ビット選択            ０  ０  ０  ０  ０  ０  ０  ０
（１；カウンタ１０５選択，０；カウンタ１０６選択）
データ修正部１１０の強制有効ビット      ０  ０  ０  ０  ０  ０  ０  ０
【００３４】
〔表７〕
対応ビット                              ７  ６  ５  ４  ３  ２  １  ０
カウンタ１０５入力                      ０  ０  ０  ０  １  ０  ０  ０
カウンタ１０６入力                      １  ０  ０  ０  ０  ０  ０  ０
カウンタ１０５出力有効ビット            ０  ０  ０  ０  １  １  １  １
カウンタ１０６出力有効ビット            １  １  １  １  ０  ０  ０  ０
データ選択部１０９ビット選択            ０  ０  ０  ０  １  １  １  １
（１；カウンタ１０５選択，０；カウンタ１０６選択）
データ修正部１１０の強制有効ビット      ０  ０  ０  ０  ０  ０  ０  ０
【００３５】
このように，第１の実施例は，デジタル回路を用いた簡易な構成で実現されたものであるが，各部の出力を設定するだけで，多種類の画像パターンのデータを生成することができる。また，多値の画像データを取り扱う画像形成装置では，多種類の画像パターンのデータを予めメモリに格納しておくと，必要とするメモリの容量が膨大なものとなり，装置のコストを上昇させることになるので，特にこのような画像形成装置に本発明を適用することが，装置のコストを抑えるうえで効果的である。また，ハード的に動作（即ち，画像データの生成）させることができるので，ソフトにおけるコストの上昇も防ぐことができる。
【００３６】
次に，第２の実施例について説明する。第１の実施例は，主走査，副走査方向の画像データを生成するカウンタ１０５，１０６の出力における有効なビットを設定した後，有効ビット設定部１０７，１０８が出力するビットの選択を行っているのに対し，第２の実施例は，ビットの選択を行った後のデータに対して，有効なビットの設定を行うものである。図１６は，第２の実施例の概略構成を示すブロック図である。
【００３７】
第２の実施例では，図１６に示す如く，カウンタ１０５及び１０６の出力がデータ選択部１０９に入力され，第１の実施例と同様に，カウンタ１０５，１０６から出力されたビットデータが選択されて出力される。データ選択部１０９から出力されたデータは，有効ビット設定部３０１により有効ビットと設定されたビットデータ以外，常に０となる。有効ビット設定部３０１から出力されたデータは，データ修正部１１０により修正される。
ここで，有効ビット設定部３０１は，有効ビット設定部１０７及び１０８と構成としては同一であり，また，第１の実施例と同一であるものは，同一の符号とした。
【００３８】
この第２の実施例は，第１の実施例と比較すると，表現できるグレー・スケール・パターン画像の種類としては少なくなるが，構成が簡素化できる利点がある。
【００３９】
第１および第２の実施例は，多値の画像データを取り扱う画像形成装置に適用されるものだが，２値（即ち，１ビット）の画像データを取り扱う画像形成装置にも簡単に適用させることができる。２値の画像データを取り扱う画像形成装置では，例えば，図１に示す第１の実施例の構成からカウンタ１０１，１０２，クロック選択部１０３，１０４と，クロック選択部１０３，１０４から出力されたデータを選択するデータ選択部とから構成することができる。このとき，データ選択部は，２ビットのデータを選択すれば良いので，単にＯＲゲート一つのみで構成することができ，多値の画像データを扱う場合と比較すると，大幅に簡素化することができる。
【００４０】
次に，本実施例による白抜け発生部について説明する。白抜け生成部は，画像パターンの主走査（及び／或いは副走査方向）において白抜けを発生させるものであり，本実施例においては，データ修正部１１０から出力されたデータを入力し，所定の周期毎にデータ修正部１１０から出力されたデータを比較し，該比較結果に応じて白抜けを発生させている。図１７は，本実施例による主走査方向における白抜けを発生させる縦白抜け生成部の構成を示す回路図であり，ラッチ４０１及び４０２と，ＥＸＣＬＵＳＩＶＥ  ＯＲゲート（以降，ＥＸ・ＯＲゲートと記す）と，ＯＲゲートと，ＮＡＮＤゲートと，ＡＮＤゲートとが，図示の如く接続されている。
【００４１】
以上の構成において，その動作を説明する。ラッチ４０１は，データ修正部１１０から出力された８ビットのデータを画素クロックＷＣＬＫに対応した所定の周期の信号ＣＬ３でラッチし，ラッチ４０２は，ラッチ４０１から出力された８ビットのデータを同様にラッチする。従って，ラッチ４０２がラッチしているデータは，ラッチ４０１がラッチしているデータのＣＬ３の１周期分遅れたものとなっている。
【００４２】
ラッチ４０１とラッチ４０２の出力は，各ビットに対応させて各ＥＸ・ＯＲゲートに入
力されて排他的論理和がとられ，ＯＲゲートにより全てのＥＸ・ＯＲゲートの出力の論理和がとられる。また，ＯＲゲートの出力と，白抜けの有無を制御するための信号であるＧＷＬとの論理積否定がＮＡＮＤゲートによりとられ，このＮＡＮＤゲートの出力は，データ修正部１１０からの各ビット出力がそれぞれ入力されているＡＮＤゲートに入力され，各ＡＮＤゲートは，ＮＡＮＤゲートの出力と，データ修正部１１０からのビット出力との論理積をとって出力する（ＷＷＤ０〜７）。
【００４３】
従って，ＧＷＬが１のときにおいて，ラッチ４０１とラッチ４０２がラッチしているデータの内容が全て一致していない場合，ＮＡＮＤゲートの出力は０となるので，出力（ＷＷＤ０〜７）は全て０となり，画像上に白抜けが発生する。白抜けを必要としないときは，ＧＷＬを０とすれば良く，また，白抜けの幅は，ＣＬ３の周期を変更することによって制御することができる。
【００４４】
このように，縦白抜け生成部により画像濃度の主走査方向における境界に，白抜けを生成することができる。また，白抜け生成部は，簡易に構成できるので，装置のコストの上昇を抑えることができる。ここで，例えばＣＬ３の周期が画素クロックＷＣＬＫの１６分周，画素密度が１６ｄｏｔ／ｍｍとすると，図１８に示すように記録紙Ｐ上に幅１ｍｍの縦スジ状の白抜けを有する画像パターンを形成することができる。
【００４５】
次に，本実施例による副走査方向における白抜けを生成する横白抜け生成部について説明する。横白抜け生成部は，図１７に示す縦白抜け生成部と構成としては同一であり，ＰＭＳＹＮＣに対応した所定の周期の信号（ＰＭ３）により，縦白抜け生成部と同様に制御される。ここで，例えばＰＭ３の周期がＰＭＳＹＮＣの１６分周，線密度が１６本／ｍｍとすると，図１９に示すように記録紙Ｐ上に幅１ｍｍの横スジ状の白抜けを有する画像パターンを形成することができる。
【００４６】
このような画像濃度の境界に設けた白抜けは，画像濃度の異なる領域を明確にすることができるので，装置の特性を判断するうえで有用であり，特に階調の違いが小さいときに，その効果が大きい。前述した白抜けは，主走査あるいは副走査方向における白抜けを生成するものだが，枡目調のグレー・スケール・パターン画像を生成する場合，縦白抜け生成部および横白抜け生成部を組み合わせることで，格子状の白抜けを生成することができる。このとき，例えば，横白抜け生成部のデータを保持するものを，ラッチからラインメモリに変更し，該ラインメモリの書き込みクロックおよび読み出しクロックを制御することで，白抜けの幅（縦および横方向）を制御することができる。
【００４７】
なお，その他の実施例としては，例えば，第１に実施例の構成において，有効ビット設定部１０８を除く構成，データ修正部１１０を除く構成としても良い。このようにできるのは，本発明において各部を接続する構成（即ち，データの流れ）は，限定されたものではなく，構成の組み合わせに汎用性があるためである。
【００４８】
また，本発明が適用できる画像形成装置としては，モノクロの画像形成装置に限らず，フルカラーの画像形成装置に対しても同様に適用することができる。また，本発明が適用された画像形成装置において，所望の画像パターンを出力するうえでの各種設定を容易に行えるようにすることが望ましく，例えば，予め画像パターンの形状，濃度階調数等に分けて番号を付けて分類したり，また，予め代表的な画像パターンを幾つか選定し，これらに番号を付けて分類することにより，番号を指定するだけで，所望の画像パターン（データ）を得るための設定を自動的に行うようにすれば良い。
【００４９】
【発明の効果】
以上説明したように本発明の画像パターン生成装置は，所定の画像パターンを生成する画像パターン生成装置であって，主走査方向に特定間隔で特定階調のパターン画像を出力するために，画素クロックに対応させた周期の第１のビットデータを生成し，副走査方向に特定間隔で特定階調のパターン画像を出力するために，主走査に同期した主走査に同期したクロックに対応させた周期の第２のビットデータを生成し，これらのビットデータのうちのから，生成される前記所定の画像パターンに応じた主走査方向および副走査方向の特定間隔で特定階調にかかるビットデータを選択し，当該選択したビットデータを出力することにより，画像パターンのデータを生成するため，メモリを用いることなく多種類の画像パターンのデータを生成することができ，装置のコストを抑えることができる。また，生成する画像パターンにおいて縦，横方向，あるいは格子状の白抜け画像を生成することができるので，特に階調の差が小さい画像から装置の特性を判断する上で有用となる画像パターン生成装置を提供できるという効果を奏する。
【図面の簡単な説明】
【図１】第１の実施例による画像パターン生成装置の概略構成を示すブロック図である。
【図２】第１の実施例が適用された画像形成装置の画像書込部の光学系を示す説明図である。
【図３】記録紙上における主走査方向および副走査方向を示す説明図である。
【図４】書き込み制御用信号の時間変化を示すタイミングチャートである。
【図５】第１の実施例の主走査方向における書き込みタイミングを制御するクロックの時間変化
を示すタイミングチャートである。
【図６】第１の実施例の副走査方向における書き込みタイミングを制御するクロックの時間変化
を示すタイミングチャートである。
【図７】第１の実施例によるクロック選択部の構成を示す回路図である。
【図８】第１の実施例による有効ビット設定部の構成を示す回路図である。
【図９】第１の実施例によるデータ選択部の構成を示す回路図である。
【図１０】第１の実施例によるデータ修正部の構成を示す回路図である。
【図１１】第１の実施例による画像パターンの出力例を示す説明図である。
【図１２】第１の実施例による画像パターンの出力例を示す説明図である。
【図１３】第１の実施例による画像パターンの出力例を示す説明図である。
【図１４】第１の実施例による画像パターンの出力例を示す説明図である。
【図１５】第１の実施例による画像パターンの出力例を示す説明図である。
【図１６】第２の実施例による画像パターン生成装置の概略構成を示すブロック図である。
【図１７】本実施例による縦白抜け生成部の構成を示す回路図である。
【図１８】本実施例の縦白抜け生成部による画像パターン出力例を示す説明図である。
【図１９】本実施例の横白抜け生成部による画像パターン出力例を示す説明図である。
【符号の説明】
１０１  １０２  １０５  １０６    カウンタ
１０３  １０４    クロック選択部
１０３ａ  １０７ａ  １０９ａ  ４０１  ４０２    ラッチ
１０７  １０８  ３０１    有効ビット設定部
１０９    データ選択部            １１０    データ修正部
【図１】
0003566733.tif 000002
【図２】
0003566733.tif 000003
【図３】
0003566733.tif 000004
【図４】
0003566733.tif 000005
【図５】
0003566733.tif 000006
【図６】
0003566733.tif 000007
【図７】
0003566733.tif 000008
【図８】
0003566733.tif 000009
【図９】
0003566733.tif 000010
【図１０】
0003566733.tif 000011
【図１１】
0003566733.tif 000012
【図１２】
0003566733.tif 000013
【図１３】
0003566733.tif 000014
【図１４】
0003566733.tif 000015
【図１５】
0003566733.tif 000016
【図１６】
0003566733.tif 000017
【図１７】
0003566733.tif 000018
【図１８】
0003566733.tif 000019
【図１９】
0003566733.tif 000020