(57)【特許請求の範囲】
【請求項１】
複数の電力用半導体スイッチング素子と、該電力用半導体スイッチング素子を駆動する複数の駆動回路と、該駆動回路にフリップフロップを介して制御信号を伝達するレベルシフト回路とを備えたインバータ装置において、
前記複数の電力用半導体スイッチング素子が、該インバータ装置の上アーム側出力段素子と、下アーム側出力段素子とであって、
前記レベルシフト回路が、前記上アームの電力用半導体スイッチング素子に低圧側回路から高圧側回路に前記制御信号を伝達する回路であって、
かつ前記レベルシフト回路が、第１のスイッチング素子の一端と第１の抵抗の一端とが接続されることにより、第１のスイッチング素子と第１の抵抗とが直列に接続され、
第２のスイッチング素子の一端と第２の抵抗の一端とが接続されることにより、第２のスイッチング素子と第２の抵抗とが直列に接続され、
第１のスイッチング素子の他端と第２のスイッチング素子の他端とが共通接続され、
第１の抵抗の他端と前記第２の抵抗の他端とが共通接続され、
第１の抵抗の両端に、第１のスイッチング素子がオン状態の時にオフ状態になる第３のスイッチング素子が並列に接続され、
第２の抵抗の両端に、第２のスイッチング素子がオン状態の時にオフ状態になる第４のスイッチング素子が並列に接続され、
前記第１の抵抗の一端が前記フリップフロップのセット側に接続され、
前記第２の抵抗の一端が前記フリップフロップのリセット側に接続されており、
前記レベルシフト回路の第１の抵抗の大きさが第２の抵抗の大きさより大きいことを特徴とするインバータ装置。
【請求項２】
複数の電力用半導体スイッチング素子と、該電力用半導体スイッチング素子を駆動する複数の駆動回路と、該駆動回路にフリップフロップを介して制御信号を伝達するレベルシフト回路とを備えたインバータ装置において、
前記複数の電力用半導体スイッチング素子が、該インバータ装置の上アーム側出力段素子と、下アーム側出力段素子とであって、
前記レベルシフト回路が、前記上アームの電力用半導体スイッチング素子に低圧側回路から高圧側回路に前記制御信号を伝達する回路であって、
かつ前記レベルシフト回路が、第１のスイッチング素子の一端と第１の抵抗の一端とが接続されることにより、第１のスイッチング素子と第１の抵抗とが直列に接続され、
第２のスイッチング素子の一端と第２の抵抗の一端とが接続されることにより、第２のスイッチング素子と第２の抵抗とが直列に接続され、
第１のスイッチング素子の他端と第２のスイッチング素子の他端とが共通接続され、
第１の抵抗の他端と前記第２の抵抗の他端とが共通接続され、
第１の抵抗の両端に、第１のスイッチング素子がオン状態の時にオフ状態になる第３のスイッチング素子が並列に接続され、
第２の抵抗の両端に、第２のスイッチング素子がオン状態の時にオフ状態になる第４のスイッチング素子が並列に接続され、
前記第１の抵抗の一端が前記フリップフロップのセット側に接続され、
前記第２の抵抗の一端が前記フリップフロップのリセット側に接続されており、
前記レベルシフト回路の、前記第１のスイッチング素子の持つ寄生容量が前記第２のスイッチング素子の持つ寄生容量より大きいことを特徴とするインバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチング素子の駆動回路にレベルシフト回路を備えたインバータ装置に関する。
【０００２】
【従来の技術】
従来、電動機駆動などに用いられるインバータ装置は、主電源端子間の高圧側アーム（以下これを上アームと称す）に第１の電力用スイッチング素子を、低圧側アーム（以下これを下アームと称す）に第２の電力用スイッチング素子を各々配置し、これら第１及び第２の電力用スイッチング素子をトーテムポール接続  （直列接続）する。このようなインバータ装置においては、上アームの第１の電力用スイッチング素子を基準電位に対して電位的に浮動状態で駆動するため、第１の電力用スイッチング素子の駆動回路にはトランスによって絶縁された電源が用いられていた。
【０００３】
また、第１の電力用スイッチング素子を制御するために上アームの低圧側回路から高圧側回路に制御信号を伝達する手段（レベルシフト）が必要であるが、上記浮動電位の状態でも信号伝達が可能なフォトカプラあるいはパルストランス等が従来用いられていた。
【０００４】
これらのレベルシフト回路は、第１及び第２の電力用スイッチング素子のスイッチング周波数の高周波化の要求に伴い高速な信号伝達能力が要求される。また、インバータ装置においては、第１及び第２の電力用スイッチング素子がオンオフする際に発生するトーテムポール接続中点の急激な電位変動に影響されないレベルシフト回路が要求される。
【０００５】
最近では、インバータ装置の小型化と信号伝達の高速化を目的に、前記フォトカプラ，パルストランス等を用いないレベルシフト回路が検討されている。この一例として、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ２ｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ  の第７４頁に論じられているレベルシフト回路がある。
【０００６】
図２に前記文献のレベルシフト回路を備えたインバータ装置の一例を示す。
【０００７】
図２において、ＱＴ１は第１の電力用スイッチング素子、ＱＢ１は第２の電力用スイッチング素子、及びＤＴ１，ＤＢ１は該ＱＴ１，ＱＢ１と逆接続されたダイオードであり、以上の回路構成から一対のトーテムポール接続の回路構成となる。２は負荷装置、ＶＥは該トーテムポール接続回路の電源である。ＱＢ１は  ＶＣＣを電源とする駆動回路３によって駆動される。一方、上アームのＱＴ１は上アーム用電源ＶＣＨを電源とする駆動回路３により駆動される。該駆動回路は、以下に説明するレベルシフト手段によって動作する。
【０００８】
まず、低圧回路で生成される上アーム制御信号をパルス状に変換し、上アームオン及びオフ用のパルスをパルス発生器１０によって生成する。これを抵抗Ｒａ，Ｒｂ及びＮチャンネルＦＥＴ９ａ，９ｂで構成されるレベルシフト回路１に与える。オン用のパルスによって該ＦＥＴ９ｂがオンし該ＦＥＴ９ｂのドレイン電圧ＶＳは該パルス信号に従って電位が低下する。該電位ＶＳはロジックインバータ５に接続され波形整形を行い、さらに、該出力をフリップフロップ４のセット側に接続する。故に、該フリップフロップ４はセットされ、ハイレベルを出力する。従って、該出力により前記上アーム駆動回路３を駆動することにより上アーム電力用スイッチング素子ＱＴ１が動作する。また、該ＱＴ１のターンオフ時も前述と同様にオフ用パルスを前記他方のレベルシフト及び波形整形用ロジックインバータ５を介してフリップフロップ４のリセット側に入力し、該フリップフロップ４をリセットする。これに従いＱＴ１がターンオフする。以上の動作によって、高速な信号伝達が可能となる。
【０００９】
次に、ＱＴ１がターンオンした際に生ずる浮動電位ＶＭの急激な電位変化（これを自励ｄＶ／ｄｔと称する）及び他のアームのオンオフ動作によって生ずる  ＶＭの急激な電位変化（これを他励ｄＶ／ｄｔと称する）に対するレベルシフト回路の動作について述べる。
【００１０】
まず、ＱＴ１がターンオンするとＶＭが急激に立ち上がり主電源ＶＥへ向かって電位が変動する。この時、レベルシフト回路のＮチャンネルＦＥＴ９ａ，９ｂのソースドレイン間寄生容量８によって、該寄生容量とＶＭ電位の電圧変化率  ｄＶ／ｄｔの積で決まる電流源が構成される。従って、該電流により抵抗Ｒａ，Ｒｂにおいて電圧降下を生じ、該抵抗Ｒａ，Ｒｂに接続される波形整形用ロジックインバータ５にパルス信号が伝達される。この時、該信号をフリップフロップ４に伝達しなければ、フリップフロップ４が動作せず初期の動作（セット状態）を保つので、ＱＴ１がＶＭ電位のｄＶ／ｄｔに影響されることはない。なお、以上の動作は、他励ｄＶ／ｄｔ発生時も同様である。
【００１１】
このロジックインバータ５においての非伝達手段としては、一般にＶＭ電位のｄＶ／ｄｔの発生期間が限られていることからフィルタ等を用いて信号をカットオフする方法が用いられる。
【００１２】
【発明が解決しようとする課題】
レベルシフト回路では、一般にロジックインバータ５にフィルタ等を用いることによってＶＭ電位のｄＶ／ｄｔに起因するパルス電圧をカットオフしているが、該ｄＶ／ｄｔが非常に小さい場合にはフィルタでカットオフ出来ずフリップフロップ４に信号が伝達される恐れがある。小さなｄＶ／ｄｔまでフィルタでカットオフしようとすればフィルタ時定数が大きくなり、該フィルタ回路の構成が大きくなる。この時、該フィルタによって通常の制御信号に遅延を生じ本来の目的である信号伝達の高速化を損なう恐れがある。また、通常の制御信号は該フィルタ時定数以上のパルス幅が要求されるので、ＦＥＴ９ａ，９ｂのオン期間が長くなり該ＦＥＴ９ａ，９ｂで消費される電力が増加することが考えられる。
【００１３】
本発明は、上記ＶＭ電位のｄＶ／ｄｔに起因する上アーム電力用スイッチング素子の誤動作を防止できるレベルシフト回路並びにこれを備えたインバータ装置を提供する。
【００１４】
【課題を解決するための手段】
本発明では、低圧側信号を上アームＱＴ１駆動信号に変換するレベルシフト回路における、相補的にパルス信号によって動作するＮチャンネルＦＥＴ９ａ，９ｂとそのドレイン側に接続された抵抗Ｒａ，Ｒｂからなる回路構成において、オン側パルスを伝達する系と、オフ側パルスを伝達する系との間に、各々信号が伝達される瞬間に他方の抵抗値を低める伝達手段を介在させ、かつ発生するｄＶ／ｄｔと前記ＮチャンネルＦＥＴ９ａ，９ｂの寄生容量８の積からなる電流によって生ずる抵抗Ｒａ，Ｒｂの電圧降下が、前記オフ側パルス伝達系において他方より大きくなるように設定する手段を用いる。
【００１５】
前記の手段によれば、前述の他励ｄＶ／ｄｔ発生時においては、オフ側パルス伝達系での抵抗電圧降下が大きいために、他方の抵抗値を低下させる手段によって該抵抗値での電圧降下が生ぜず、常にオフ側パルス電圧がフリップフロップ４に伝達され、該フリップフロップ４はリセットされる。その結果上アーム電力用スイッチング素子ＱＴ１はオフ動作となる。この時該上アーム電力用スイッチング素子ＱＴ１が前もってオンしていれば他励ｄＶ／ｄｔ発生によってターンオフするので所期の目的を達成できないことになるが、インバータ装置の動作として、上アームがオン状態で他励ｄＶ／ｄｔが発生することは有り得ない。
【００１６】
従って、他励ｄＶ／ｄｔでは上アーム電力用スイッチング素子ＱＴ１に与える影響はない。
【００１７】
一方自励ｄＶ／ｄｔにおいては、まず低圧回路からのオン信号パルスが上アームに伝達されることによって上アーム電力用スイッチング素子ＱＴ１がターンオンして始めて、浮動電位ＶＭでのｄＶ／ｄｔが発生する。この時レベルシフト回路１でのオフ側パルス伝達系の抵抗値Ｒａは、他方の抵抗値を低下させる手段によって低くなっている。従って、ｄＶ／ｄｔ発生時におけるオン側パルス伝達系での抵抗Ｒｂでの電圧降下は発生しない。またオン信号パルスがなくなった状態で、かつｄＶ／ｄｔが発生し続けていても「他方の抵抗値を低下させる手段」の保持機能により、オフ側パルス伝達系からの信号はフリップフロップ４まで伝達することは出来ない。従って自励ｄＶ／ｄｔ発生時も上アーム電力用スイッチング素子ＱＴ１に与える影響はない。
【００１８】
以上の動作によれば、フリップフロップ４の前段にフィルタ回路を設けることなく浮動電位ＶＭのｄＶ／ｄｔの影響を受けないインバータ装置が可能である。この結果、本発明によれば、レベルシフト回路での本来の信号伝達速度を損なうことなく、低消費電力化が可能であり、かつフィルタ回路レス化ができるので回路規模を小さくできる効果がある。
【００１９】
【発明の実施の形態】
本発明の一実施例である回路の構成を図１に示し説明する。
【００２０】
図１は、本発明に係るインバータ装置の第１の実施例を示す。
【００２１】
図において、ＱＴ１はＵ相インバータの上アーム側出力段素子である第１の電力用スイッチング素子、ＱＢ１はＵ相インバータの下アーム側出力段素子である第２の電力用スイッチング素子、ＱＴ２はＶ相インバータの上アーム側出力段素子である第１の電力用スイッチング素子、ＱＢ２はＶ相インバータの下アーム側出力段素子である第２の電力用スイッチング素子であり、ＤＴ１はＵ相上アームのＱＴ１に逆並列接続された還流用ダイオード、ＤＢ１はＵ相下アームのＱＢ１に逆並列接続された還流用ダイオード、ＤＴ２はＶ相上アームのＱＴ２に逆並列接続された還流用ダイオード、ＤＢ２はＶ相下アームのＱＢ２に逆並列接続された還流用ダイオードである。ここで、Ｕ相の出力端子ＶＭ１とＶ相出力端子ＶＭ２  の間に負荷２を接続しており、ＱＴ１，ＱＢ１，ＱＴ２，ＱＢ２のオンオフの状態に応じて主電源ＶＥから負荷２に電流を供給する。
【００２２】
次に、前記各電力用スイッチング素子の駆動方法及び信号伝達手段について述べる。なお、以下の説明はＵ相インバータについて行い、Ｖ相インバータについてはＵ相インバータと同じ構成のため説明は省略する。
【００２３】
下アームＱＢ１は、ＶＣＣを電源とする駆動回路３を介した制御信号ＳＢによりオンオフ制御される。一方上アームＱＴ１は出力端子ＶＭ１を基準電位とする電源ＶＣＨに接続される駆動回路３によってオンオフ制御される。該駆動回路３を制御する信号は以下の手段によって伝達される。まず、低圧側回路によって上アームのオンオフを制御する信号ＳＴが生成される。該信号ＳＴをパルス発生器１０によってＳＴの立ち上がり及び立ち下がりに同期したオンパルス信号を形成する。該パルス信号を上アームオン側とオフ側に分配し、レベルシフト回路１の各ＮチャンネルＦＥＴ９ａ，９ｂのゲート端子に入力する。９ａにはオフ側パルス，９ｂにはオン側パルスを入力する。
【００２４】
次に前記上アームのオフ動作を担うＮチャンネルＦＥＴ９ａのドレイン端子にＶＣＨを電源とする抵抗Ｒａを接続しさらに、該抵抗とパラ接続されるＰチャンネルＦＥＴ７ａを備える。また前記上アームのオフ動作を担うＮチャンネルＦＥＴ９ｂのドレイン端子にＶＣＨを電源とする抵抗Ｒｂを接続しさらに、該抵抗とパラ接続されるＰチャンネルＦＥＴ７ｂを備える。ここで、前記ＰチャンネルＦＥＴ７ａのゲート端子を前記ＰチャンネルＦＥＴ７ｂのドレイン端子へ、また逆に前記ＰチャンネルＦＥＴ７ｂのゲート端子を前記ＰチャンネルＦＥＴ７ａのドレイン端子へ接続する。これにより、一方の抵抗で発生する電圧降下により、他方の抵抗値を低める手段が形成される。なお、Ｚｄａ，Ｚｄｂは、電圧クランプ用のツエナーダイオードである。特に次段ロジックインバータ５のゲート保護の役目を果たす。
【００２５】
以上がレベルシフト回路１の基本構成である。
【００２６】
ここで、該レベルシフト回路１の出力となる前記ＰチャンネルＦＥＴ７ａ、及び７ｂの各ドレイン端子の出力ノードを、前者をＶＲ，後者をＶＳと定義すれば、次段のロジックインバータ５を介して、ＶＳ側がフリップフロップ４のセット側に、ＶＲ側がフリップフロップ４のリセット側に入力されるように構成する。これに従い、該フリップフロップ４はセット側に入力信号が入れば、出力Ｑにハイレベル信号を、リセット側に入力信号が入れば出力Ｑにローレベル信号を出力する。これを受けて、駆動回路３が動作し上アームＱＴ１のオンオフが可能となる。
【００２７】
この時の信号伝達状態をタイミングチャート図３に示す。
【００２８】
まず、信号ＳＴの立ち上がりと同期したパルス信号がＮチャンネルＦＥＴのゲート端子に与えられ該ＦＥＴがオンする。この時抵抗Ｒｂを介して電流が流れ該Ｒｂで電圧降下が発生する。この電圧降下は基準電位ＶＭ１から見ればローレベルに低下したのと等価であるから次段インバータ５はハイレベルに反転する。従って、フリップフロップ４がセットされ、結果としてＱＴ１がオンする。なお、オフ動作についても同様である。
【００２９】
次に、ＱＴ１がオンしたことによって出力端子ＶＭ１の電位が急激に上昇し  ｄＶ／ｄｔを発生させる。この時のレベルシフト回路１での動作を説明する。  ＶＭ１の上昇に伴いこれを基準電位とする電源ＶＣＨも上昇する。一方、ＮチャンネルＦＥＴ９ａ，９ｂのソースドレイン間寄生容量８により、ＶＣＨから抵抗Ｒａ，Ｒｂを介して電流パスが形成される。その電流は該寄生容量８とｄＶ／  ｄｔの積によって決まる。しかし、上アームＱＴ１をオンさせるため前もってＮチャンネルＦＥＴ９ｂがオンしているため、Ｒｂでは電圧降下が促進されると同時に、ＰチャンネルＦＥＴ７ａのゲートソース間電圧が上昇することによって該ＦＥＴ７ａがオンしノードＶＲをクランプする。これにより、ＮチャンネルＦＥＴ９ａの寄生容量８を充電する電流によって発生する抵抗Ｒａでの電圧降下が減少する。従って、ノードＶＲの電圧は基準電位ＶＭ１から見ればハイレベルのままである。故に、フリップフロップ４にリセット信号が入力されることはない。
【００３０】
さらにＮチャンネルＦＥＴ９ｂのオンパルスが消滅して該ＦＥＴがオフした場合でも、該ＦＥＴの寄生容量に充電電流が流れるためＲｂでの電圧降下が発生し続け、ノードＶＲの電位は低下することがない。また、ＰチャンネルＦＥＴ７ｂのゲート電圧は、他方ＦＥＴ７ａのオン動作により低く保たれるため、該ＦＥＴ７ｂ  は高抵抗である。従って、この状態は、抵抗ＲｂとＦＥＴ９ｂの寄生容量から決まる時定数の期間保たれるのでｄＶ／ｄｔ発生時におけるフリップフロップ４のリセット動作が起こることはない。
【００３１】
次に、上アームＱＴ１のオン動作以外に発生するｄＶ／ｄｔ（他励ｄＶ／ｄｔ）を考える。本状態においては、ＮチャンネルＦＥＴ９ａ，９ｂが双方オフである。この時レベルシフト回路１におけるオン側及びオフ側伝達系が双方電気的に同条件であれば、ｄＶ／ｄｔ発生時にはＮチャンネルＦＥＴ９ａ，９ｂの寄生容量に同量の電流が流れＲａ，Ｒｂに電圧降下を生じた結果、フリップフロップ４にセット及びリセット信号が同時に入力される。即ち、フリップフロップ４は不定となる。このため、レベルシフト回路における左右の電気的バランスが、製造ばらつき等によって崩れれば、フリップフロップ４はセットリセットのどちらに状態が変化するか不明である。
【００３２】
これを解消するために、あらかじめレベルシフト回路左右の電気的バランスを崩しておく手段を用いる。インバータ装置では、他励ｄＶ／ｄｔは、上アーム  ＱＴ１がオフしている時に発生するので、該ｄＶ／ｄｔが発生した際、あらかじめフリップフロップ４がリセットされるようにレベルシフト回路左右のバランスを崩しておけば良い。
【００３３】
本実施例では、抵抗Ｒａ，Ｒｂの条件を、Ｒａ＞Ｒｂとしておくことによって、前記バランスを崩す。
【００３４】
前記実施例では抵抗値のバランスを変えたが、これによらず、ＮチャンネルＦＥＴの寄生容量、あるいは、ＰチャンネルＦＥＴのサイズ等左右の電気的アンバランスを生じさせ抵抗Ｒａでの電圧降下が大きくなるように構成してもよい。
次に、本発明の他の実施例を示す図４について説明する。
【００３５】
図４において、前述した図１の実施例と異なる点は、レベルシフト回路における他方の抵抗値を低下させる手段にある。図４において、ＰチャンネルＦＥＴ７ａ  ，７ｂのゲート端子は、フリップフロップ４の出力から与えられる。これにより、該ＦＥＴのどちらか一方が常にオン状態となっている。一方図１の実施例では、プルアップ用の抵抗Ｒａ，Ｒｂにより電位が固定されるので定常的には前記ＦＥＴ７ａ，７ｂは双方オフである。
【００３６】
これにより、本実施例では、図１の実施例と異なり定常的にレベルシフト回路での他方の抵抗値を低下させることができる。従って、ｄＶ／ｄｔの耐量は実施例図１より大きい。
【００３７】
【発明の効果】
本発明によれば、ｄＶ／ｄｔによる電力用スイッチング素子の誤動作を未然に防止できる。これにより、レベルシフト回路次段のフィルタ回路が不要で回路構成を簡略化できる。また、信号伝達の妨げとなるフィルタ回路がないことから信号伝達速度が速く、かつフィルタ回路での消費電力が発生しないことから低消費電力化できる。
【図面の簡単な説明】
【図１】本発明による一実施例を示す回路図である。
【図２】従来技術による回路図である。
【図３】本発明による図１の実施例におけるタイミングチャートを示す図である。
【図４】本発明の他の実施例を示す回路である。
【符号の説明】
１…レベルシフト回路、２…負荷、３…電力用スイッチング素子駆動回路、４…フリップフロップ、５…ロジックインバータ、７ａ，７ｂ…ＰチャンネルＦＥＴ  、８…９ａ，９ｂＦＥＴのソースドレイン間寄生容量、９ａ，９ｂ…ＮチャンネルＦＥＴ、１０…上アーム制御用パルス発生器、ＱＴ１，ＱＴ２…上アーム電力用スイッチング素子、ＱＢ１，ＱＢ２…下アーム電力用スイッチング素子、ＤＴ１  ，ＤＴ２，ＤＢ１，ＤＢ２…還流ダイオード、ＶＥ…主電源、ＶＣＣ…下アーム制御電源、ＶＣＨ…上アーム制御電源、Ｒａ，Ｒｂ…抵抗、Ｚｄａ，Ｚｄｂ…電圧クランプ用ツエナーダイオード、ＳＴ…上アーム制御信号、ＳＢ…下アーム制御信号、ＶＭ１…Ｕ相インバータ出力端子、ＶＭ２…Ｖ相インバータ出力端子、ＶＳ…レベルシフトセット側出力、ＶＲ…レベルシフトリセット側出力。
【図１】
0003550453.tif 000002
【図２】
0003550453.tif 000003
【図３】
0003550453.tif 000004
【図４】
0003550453.tif 000005