(57)【特許請求の範囲】
【請求項１】
第１の層を有し、該第１の層上に絶縁物から成る第２の層が被着され、該第２の層上に第３の層が配設される力学量センサの製造方法において、
第１の層構造部を前記第３の層上に被着する工程と、
前記第１の層構造部を前記力学量センサの形に構造化する工程と、
前記第１の層構造部をマスクとして前記第３の層をエッチングし、前記第３の層から固定部、変位可能な錘部及び導電路を備える力学量センサを形成する工程と、
前記変位可能な錘部の下方にある前記第２の層を除去する工程と、
を有することを特徴とする力学量センサの製造方法。
【請求項２】
配線層を前記導電路上に形成する工程をさらに有することを特徴とする請求項１記載の力学量センサの製造方法。
【請求項３】
シリコン基板よりなる第１の層を用意し、
絶縁層からなる第２の層を前記第１の層上に配置し、
前記第２の層上にシリコン層よりなる第３の層を配置し、
前記第３の層上に力学量センサの形状を有する第１のパターン層を配置し、
前記第１のパターン層をマスクとして用いて、前記第３の層の所定領域をエッチング除去して、固定電極部及び前記第１の層の表面に対し一方向に平行に移動する可動電極部とを有するセンサ部を形成し、
前記固定電極部上および前記可動電極部上に金属よりなる電気導体部を略同一表面上に形成し、
少なくとも可動電極部の可動する領域の下にある前記第２の層を取り除き、
前記固定電極部と前記可動電極部は前記第１の層に対し各々前記第２の層で電気絶縁される
ことを特徴とする半導体力学量センサの製造方法。
【請求項４】
前記センサ部を形成するのと同時に前記センサ部の周辺の所定領域をエッチング除去して前記センサ部と絶縁体で電気絶縁された周辺部を形成することを特徴とする請求項３記載の半導体力学量センサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３つの層を有する半導体力学量センサの製造方法に関する。
【０００２】
【従来の技術】
従来、３つの層で構成されている半導体力学量センサが知られている。第１の層は支持プレートとして使用されており、該支持プレート上には第２の絶縁層が被着されている。第２の絶縁層上には第３の層が被着されている。この第３の層からは半導体力学量センサの可動素子が引き出されて形成されている。電気的なリード導体は第３の層の上側に配置されている。この可動部分は絶縁溝によって第３の層の他の領域から絶縁されている。この半導体力学量センサはシリコンから引き出されて形成されている。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、三層系を用いて半導体力学量センサを形成することにより低コスト化の実現と製造方法の簡単化を計ることである。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、第１の層を有し、該第１の層上に絶縁物から成る第２の層が被着され、該第２の層上に第３の層が配設される力学量センサの製造方法において、第１の層構造部を前記第３の層上に被着する工程と、前記第１の層構造部を前記力学量センサの形に構造化する工程と、前記第１の層構造部をマスクとして前記第３の層をエッチングし、前記第３の層から固定部、変位可能な錘部及び導電路を備える力学量センサを形成する工程と、前記変位可能な錘部の下方にある前記第２の層を除去する工程と、を有することを特徴とする力学量センサの製造方法をその要旨とする。
【０００５】
また、請求項３記載の発明は、シリコン基板よりなる第１の層を用意し、絶縁層からなる第２の層を前記第１の層上に配置し、前記第２の層上にシリコン層よりなる第３の層を配置し、前記第３の層上に力学量センサの形状を有する第１のパターン層を配置し、前記第１のパターン層をマスクとして用いて、前記第３の層の所定領域をエッチング除去して、固定電極部及び前記第１の層の表面に対し一方向に平行に移動する可動電極部とを有するセンサ部を形成し、前記固定電極部上および前記可動電極部上に金属よりなる電気導体部を略同一表面上に形成し、少なくとも可動電極部の可動する領域の下にある前記第２の層を取り除き、前記固定電極部と前記可動電極部は前記第１の層に対し各々前記第２の層で電気絶縁されることを特徴とする半導体力学量センサの製造方法をその要旨とする。
【０００６】
請求項１及び３に記載の本発明によれば、三層系を用いて半導体力学量センサセンサと電気的リード導体を形成することができる。それにより製造方法が特に簡単となる。すなわち、僅かなマスクと僅かな処理ステップを用いるのみで半導体力学量センサの製造が可能となる利点が得られる。この方法は簡単で低コストである。
【０００７】
【発明の実施の形態】
（第１実施例）
以下、この発明を具体化した一実施例を図面に従って説明する。
【０００８】
図１には、加速度センサの平面図を示すとともに、図２には図１のＡ−Ａ断面図を示す。本加速度センサは容量型加速度センサであり、図２に示すように、単結晶シリコン基板８上にＳｉＯ２膜９を介して単結晶シリコン基板１が接合され、単結晶シリコン基板１には同基板１を貫通するトレンチ３により片持ち梁１３が形成されている。この片持ち梁１３は、図１に示すように、その先端側が２つに分かれた構造をなしている。そして、片持ち梁１３は、単結晶シリコン基板１の表面に平行な方向（図１中、Ｃ矢印方向）に可動となっている。さらに、単結晶シリコン基板１において、信号処理回路１０がポリシリコン膜６及びＳｉＯ２膜５により片持ち梁１３とは電気的に絶縁された状態で形成されている。
【０００９】
図３〜図１０にはその製造工程を示す。以下に、製造工程を説明する。図３に示すように、１〜２０Ω・ｃｍのｎ型（１００）単結晶シリコン基板１を用意し、その主表面に熱酸化により１μｍ程度のＳｉＯ２膜２を形成し、フォトリソグラフィー手法によりＳｉＯ２膜２を所定のパターンに形成する。続いて、単結晶シリコン基板１の主表面側において、リアクティブイオンエッチング等により所定の深さ、例えば０．２〜３０μｍ程度の垂直の壁を持つトレンチ３を形成する。本実施例では、約３μｍの場合で説明する。
【００１０】
そして、ＳｉＯ２膜２を除去した後、図４に示すように、トレンチ３の内壁を含む単結晶シリコン基板１の主表面に、リンやヒ素等によるｎ＋拡散層４を形成し、さらに熱酸化等により０．１〜１μｍのＳｉＯ２膜５を形成する。この時、エッチングのダメージを除去するため、ｎ＋拡散層４を形成する前にＳｉＯ２を熱酸化で形成し除去する、いわゆる犠牲酸化を行ってもよい。
【００１１】
続いて、図５に示すように、単結晶シリコン基板１の主表面にポリシリコン膜６を形成して、トレンチ３をポリシリコン膜６にて充填する。尚、ポリシリコン膜６をバイアス用導電路として使用すべく同ポリシリコン膜６に不純物を導入する場合には、ポリシリコン膜６を形成する前に薄いポリシリコン層を形成しリン等を高濃度に拡散しておけばポリシリコン膜６に不純物を導入することができる。
【００１２】
次に、図６に示すように、ポリシリコン膜６の表面を鏡面研磨して所定の厚さのポリシリコン膜６が残るようする。続いて、ポリシリコン膜６に対しイオン注入等により所定領域にボロンによるｐ＋拡散層７を形成する。
【００１３】
一方、図７に示すように、もう１枚の（１００）単結晶シリコン基板８を用意し、その主表面に熱酸化による０．１〜１．０μｍのＳｉＯ２膜９を形成する。次に、単結晶シリコン基板１と単結晶シリコン基板８とを、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、図８に示すように、単結晶シリコン基板１の主表面と単結晶シリコン基板８の主表面とを室温中で重ね合わせ、４００〜１１００°Ｃの炉の中に０．５〜２時間入れ強固な接合を行う。
【００１４】
次に、図９に示すように、アルカリ系の水溶液、例えばＫＯＨ溶液等を用いて単結晶シリコン基板１の裏面側を選択ポリッシングしてＳｉＯ２膜２が表れるまで処理する。その結果、単結晶シリコン基板１の厚さが、例えば、３μｍ程度となり、薄膜化される。
【００１５】
そして、図１０に示すように、単結晶シリコン基板１の所定領域に通常のＣＭＯＳプロセス、又はバイポーラプロセス等を用いて信号処理回路（ＩＣ回路部）１０を形成する。尚、図１及び図１０においては、信号処理回路１０の一部としてＭＯＳトランジスタのみを示す。さらに、信号処理回路１０の上面にパッシベーション膜１１として、例えばプラズマＣＶＤ法によるプラズマＳｉＮ膜（Ｐ−ＳｉＮ）を形成する。引き続き、このパッシベーション膜１１の所定の領域に窓１２を明ける。
【００１６】
そして、図２に示すように、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイト）（ＣＨ３）４ＮＯＨの約２０％溶液を用いて、単結晶シリコン基板１の裏面側（図２中、上側）からパッシベーション膜１１の窓１２を通してポリシリコン膜６をエッチング除去する。このとき、パッシベーション膜１１（Ｐ−ＳｉＮ）、ＳｉＯ２膜５，アルミ配線層，ｐ＋拡散層（ｐ＋ポリシリコン膜）７は選択的エッチングではほとんどエッチングされない。
【００１７】
尚、ポリシリコン膜６のエッチング除去の際に、図１における片持ち梁１３の幅の広い部分にエッチング用穴４８が設けられ、このエッチング用穴４８を通してポリシリコン膜６をより確実にエッチング除去するようにしている。
【００１８】
その結果、片持ち梁１３が形成される。このとき、片持ち梁１３は、図２に示すように、単結晶シリコン基板１の深さ方向の厚さＬ１に対し単結晶シリコン基板１の表面に平行な方向の厚さＬ２の方が小さくなっている。
【００１９】
容量型加速度センサにおいては、片持ち梁１３の先端部分（２つに分かれた部分）が可動電極となるとともに、図１に示すように、この片持ち梁１３の先端部分に対向する単結晶シリコン基板１が固定電極１４，１５，１６，１７となる。又、図１に示すように、固定電極１４と固定電極１６とがアルミ配線層１８ａにて取り出され、固定電極１５と固定電極１７とがアルミ配線層１８ｂにて取り出され、さらに、片持ち梁（可動電極）１３がアルミ配線層１８ｃにて取り出されている。このアルミ配線層１８ａ，１８ｂ，１８ｃは信号処理回路１０と接続され、この信号処理回路１０により加速度による片持ち梁（可動電極）１３の変位に伴う信号処理が行われるようになっている。又、片持ち梁１３（可動電極）及び固定電極１４，１５，１６，１７に配置したｎ＋拡散層４（図２参照）により、電位が一定に保たれる。
【００２０】
尚、本実施例では容量型加速度センサとしたが、片持ち梁１３の根元部分の表面にピエゾ抵抗層を形成すればピエゾ抵抗型の加速度センサとすることができる。勿論、この両タイプのセンサを同一基板内に形成すれば、さらにその精度、信頼性を向上させることができる。
【００２１】
このように製造された加速度センサにおいては、単結晶シリコン基板８上にＳｉＯ２膜を介して単結晶シリコン基板１が接合されてＳＯＩ構造となっている。さらに、片持ち梁１３においては、単結晶シリコン基板１の深さ方向の厚さＬ１に対し単結晶シリコン基板１の表面に平行な方向の厚さＬ２の方が小さい。よって、片持ち梁１３が単結晶シリコン基板１の表面において表面に平行な方向に移動可能となり、基板表面に平行な方向への加速度が検出される。
【００２２】
このように本実施例では、単結晶シリコン基板１の主表面に、片持ち梁１３を形成するための所定深さのトレンチ（溝）３を形成し（第１工程）、単結晶シリコン基板１の主表面にポリシリコン膜６を形成してトレンチ３を当該ポリシリコン膜６にて充填するとともに、そのポリシリコン膜６の表面を平滑化した（第２工程）。そして、単結晶シリコン基板１の主表面と、ＳｉＯ２膜（絶縁膜）９を形成した単結晶シリコン基板８とを、ＳｉＯ２膜９を介して接合し（第３工程）、単結晶シリコン基板１の裏面側を所定量研磨して単結晶シリコン基板１を薄膜化した（第４工程）。さらに、単結晶シリコン基板１の表面に信号処理回路１０を形成した後、単結晶シリコン基板１の裏面側からポリシリコン膜６をエッチング除去して片持ち梁１３を形成した（第５工程）。
【００２３】
よって、ウェハプロセスの途中における信号処理回路１０の形成プロセスでは、ポリシリコン膜６により単結晶シリコン基板１の表面部分にはトレンチ３が埋められており、ＩＣ素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。
【００２４】
このように製造された加速度センサは、単結晶シリコン基板８上にＳｉＯ２膜（絶縁膜）９を介して接合され、かつ薄膜化された単結晶シリコン基板１と、単結晶シリコン基板１に形成され、その表面に平行な方向に可動な片持ち梁１３と、単結晶シリコン基板１に形成され、加速度による片持ち梁１３の動作に伴う信号処理を行う信号処理回路１０とを備えている。そして、単結晶シリコン基板１の表面に平行な方向に加速度が作用すると、単結晶シリコン基板１に形成した片持ち梁１３が動作する。その片持ち梁１３の動作に伴い単結晶シリコン基板１に形成した信号処理回路１０にて信号処理が行われる。このようにして、単結晶シリコンを用いた表面マイクロマシーニング技術により加速度センサが形成され、新規な構造にて高精度、高信頼性を図ることができることとなる。
【００２５】
又、前記片持ち梁１３の表面、及び、片持ち梁１３と対向する単結晶シリコン基板１をＳｉＯ２膜（絶縁体）５にて被覆したので、容量型加速度センサにおける電極ショートを未然に防止することができる。尚、片持ち梁１３の表面と、片持ち梁１３と対向する単結晶シリコン基板１とは、少なくともいずれかがＳｉＯ２膜（絶縁体）５にて被覆されていればよい。
【００２６】
尚、本実施例の応用として、図１１，１２に示すように、寄生容量を減らすため片持ち梁１３を信号処理回路（ＩＣ回路部）１０と切り離し、エアーブリッジ配線としてもよい。又、固定電極１４，１５，１６，１７も同様な構造にしてもよい。さらに、前記実施例ではアルミ配線層を用いたがポリシリコン層により配線部を形成してもよい。さらには、前記実施例では梁の先端に２つの可動電極を形成するとともに４つの固定電極１４，１５，１６，１７を形成したが、さらに感度を向上させるために、可動電極部と固定電極部とを櫛歯状にしてもよい。
【００２７】
（第２実施例）
次に、第２実施例を第１実施例との相違点を中心に説明する。
【００２８】
前記第１実施例では片持ち梁１３を形成するために、この部分を単結晶シリコン基板から一定距離離す目的でｐ＋拡散層（ｐ＋ポリシリコン膜）７を形成したが、本実施例においては、この一定距離離すためにトレンチを形成する前に凹部を形成している。
【００２９】
図１３〜図２１にはその製造工程を示す。図１３に示すように、ｎ型（１００）単結晶シリコン基板２０を用意し、単結晶シリコン基板２０の主表面にドライエッチング又はウェットエッチングにより凹部２１を所定の深さ、例えば０．１〜５μｍの深さで形成する。そして、図１４に示すように、単結晶シリコン基板２０の主表面にＳｉＯ２膜２２を形成し、フォトリソグラフィー手法のよりパターンを形成する。続いて、凹部２１の底部を含む単結晶シリコン基板２０の主表面にドライエッチング等により０．１〜３０μｍ程度のトレンチ２３を形成する。
【００３０】
そして、図１５に示すように、トレンチ２３の内壁を含む単結晶シリコン基板２０の主表面に、ｎ＋拡散層２４を形成するとともに、熱酸化によりＳｉＯ２膜２５を形成する。その後、図１６に示すように、トレンチ２３内にＬＰＣＶＤ法によりポリシリコン膜２６を埋め込む。
【００３１】
引き続き、図１７に示すように、ＳｉＯ２膜２５をストッパーとしてポリシリコン膜２６の表面を研摩し、表面を平滑にする。この時、ポリシリコン膜２６とＳｉＯ２膜２５の表面が平滑になることが望ましいが、ポリシリコン膜２６の部分がへこみぎみになったとしてもＳｉＯ２膜２５の表面が平滑になっていれば続いて行われるウエハ接合において差し支えない。
【００３２】
一方、図１８に示すように、もう１枚の（１００）単結晶シリコン基板２７を用意し、その主表面に熱酸化による０．１〜１．０μｍのＳｉＯ２膜２８を形成する。次に、単結晶シリコン基板２０，２７を、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、両単結晶シリコン基板２０，２７の主表面を室温中で重ね合わせ、４００〜１１００°Ｃの炉の中に０．５〜２時間入れ強固な接合を行う。
【００３３】
次に、図１９に示すように、アルカリ系の水溶液、例えばＫＯＨ溶液等を用いて単結晶シリコン基板２０の裏面側を選択ポリッシングしてＳｉＯ２膜２５が表れるまで処理する。その結果、単結晶シリコン基板２０の厚さが、例えば、３μｍ程度となり、薄膜化される。
【００３４】
そして、図２０に示すように、通常のＣＭＯＳプロセス、又はバイポーラプロセス等を通して信号処理回路（ＩＣ回路部）１０を形成する。さらに、信号処理回路１０の上面にパッシベーション膜１１として、例えばプラズマＣＶＤ法によるプラズマＳｉＮ膜（Ｐ−ＳｉＮ膜）を形成する。引き続き、このパッシベーション膜１１の所定の領域に窓１２を明ける。
【００３５】
そして、図２１に示すように、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイト）（ＣＨ３）４ＮＯＨの約２０％溶液を用いて、単結晶シリコン基板２０の裏面側からパッシベーション膜１１の窓１２を通してポリシリコン膜２６をエッチング除去する。このとき、パッシベーション膜１１（Ｐ−ＳｉＮ）、ＳｉＯ２膜２５，アルミ配線層は選択的エッチングではほとんどエッチングされない。
【００３６】
その結果、片持ち梁１３が形成される。
【００３７】
（第３実施例）
次に、第３実施例を第１実施例との相違点を中心に説明する。
【００３８】
前記第１，第２実施例においてはウェハ接合の前にトレンチ内にポリシリコンを埋め込んだが、本実施例ではウェハ接合後トレンチ内にポリシリコンを埋め込み、最終工程でこの埋め込んだポリシリコンを除去し、加速度センサを作製している。
【００３９】
図２２〜図２８には、製造工程を示す。図２２に示すように、ｎ型（１００）単結晶シリコン基板３０を用意し、その主表面に深さ０．１〜５μｍの凹部３１を形成する。一方、図２３に示すように、単結晶シリコン基板３２を用意し、その主表面に熱酸化によるＳｉＯ２膜３３を形成する。そして、単結晶シリコン基板３０の主表面と単結晶シリコン基板３２の主表面とを接合する。
【００４０】
さらに、図２４に示すように、単結晶シリコン基板３０の裏面側を所定の厚さ（０．１〜３０μｍ）になるまで鏡面研磨する。そして、図２５に示すように、ＳｉＯ２膜３４を０．１〜２μｍ形成し、続いてエッチングによりトレンチ３５を形成する。この時、片持ち梁１３が形成される。
【００４１】
次に、熱拡散法等により、ヒ素やリンのＮ型不純物を高濃度に導入し、ＳｉＯ２膜３３，３４で覆われていない領域にｎ＋高濃度層３６を形成する。続いて、図２６に示すように、単結晶シリコン基板３０の表面にポリシリコン膜３７を形成してトレンチ３５をポリシリコン膜３７で充填する。その後、図２７に示すように、ポリシリコン膜３７の表面を選択研磨してＳｉＯ２膜３４が表れるまで平坦にする。さらに、図２８に示すように、信号処理回路１０を形成した後、最後に単結晶シリコン基板３０の裏面側（上面側）からポリシリコン膜３７をエッチング除去して片持ち梁１３を形成する。
【００４２】
このように本実施例では、単結晶シリコン基板３０の主表面と、ＳｉＯ２膜（絶縁膜）３３を形成した単結晶シリコン基板３２とを、ＳｉＯ２膜３３を介して接合し（第１工程）、単結晶シリコン基板３０の裏面側を所定量研磨して単結晶シリコン基板３０を薄膜化する（第２工程）。そして、単結晶シリコン基板３０の裏面に、片持ち梁１３を形成するための所定深さのトレンチ（溝）３５を形成し（第３工程）、単結晶シリコン基板３０の裏面にポリシリコン膜３７を形成してトレンチ３５をポリシリコン膜３７にて充填するとともに、そのポリシリコン膜３７の表面を平滑化する（第４工程）。さらに、単結晶シリコン基板３０に信号処理回路を形成した後、単結晶シリコン基板３０の裏面側からポリシリコン膜３７をエッチング除去して片持ち梁１３を形成した（第５工程）。
【００４３】
よって、ウェハプロセスの途中における信号処理回路１０の形成プロセスでは、ポリシリコン膜３７により単結晶シリコン基板３０の上面部分にはトレンチ３５が埋められており、ＩＣ素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。
【００４４】
（第４実施例）
次に、第４実施例を第３実施例との相違点を中心に説明する。
【００４５】
本実施例は前記第３実施例に比較してより安価にセンサを製造するためのものでありる。図２９〜図３１には、製造工程を示す。
【００４６】
図２９に示すように、単結晶シリコン基板４０の主表面に０．１〜２μｍのＳｉＯ２膜４１を形成するとともに、このＳｉＯ２膜４１を挟んで単結晶シリコン基板４２を接合する。そして、図３０に示すように、単結晶シリコン基板４２の上面を研磨して単結晶シリコン基板４２を所定の厚さにする。つまり、単結晶シリコン基板４２の厚さを、例えば、３μｍ程度に薄膜化する。その後、単結晶シリコン基板４２の上面に高濃度ｎ＋拡散層４３を形成し、さらに、その上にＳｉＯ２膜４４を形成する。
【００４７】
続いて、図３１に示すように、単結晶シリコン基板４２にトレンチ４５を形成し、フッ酸溶液によりもこのトレンチ４５より下層にあるＳｉＯ２膜４１を部分的にエッチング除去する。この時、片持ち梁１３となる部分の下部のＳｉＯ２膜４１は完全に除去される。
【００４８】
その後の処理は、図２６〜図２８と同じである。次に、この第４の実施例の応用例を図３２〜図３４を用いて説明する。図３２に示すように、単結晶シリコン基板４０の主表面に０．１〜２μｍのＳｉＯ２膜４１を形成するとともに、単結晶シリコン基板４２の主表面の所定領域に深さが０．１〜３μｍの凹部４７を形成する。そして、ＳｉＯ２膜４１を挟んで単結晶シリコン基板４２の主表面を接合する。さらに、図３３に示すように、単結晶シリコン基板４２の上面を研磨して単結晶シリコン基板４２を所定の厚さにする。つまり、単結晶シリコン基板４２の厚さを、例えば、３μｍ程度に薄膜化する。その後、単結晶シリコン基板４２の上面に高濃度ｎ＋拡散層４３を形成し、さらに、その上にＳｉＯ２膜４４を形成する。
【００４９】
続いて、図３４に示すように、単結晶シリコン基板４２に対し凹部４７に至るトレンチ４５を形成し、片持ち梁１３を形成する。その後の処理は、図２６〜図２８と同じである。
【００５０】
このようにすることにより、図３１のようにＳｉＯ２膜４１を部分的にエッチング除去する場合に比べ、より確実に電気的絶縁をとることができることとなる。
【００５１】
尚、この発明は上記各実施例に限定されるものではなく、例えば、片持ち梁構造の他にも、両持ち梁構造や多数持ち梁構造に対して適用可能である。又、図３５に示すように、単結晶シリコン基板５０に対し２つの加速度センサ１３ａ，１３ｂを形成し、加速度センサ１３ａによりＸ方向を、加速度センサ１３ｂによりＹ方向の加速度を検出するようにしてもよい。さらに、このＸ，Ｙ方向加速度センサ１３ａ，１３ｂに対し表面垂直方向に対して加速度を検出可能な加速度センサを同一基板に形成し、三次元方向の加速度を検知するようにしてもよい。さらに、容量型として本加速度センサを用いる場合は、いわゆるサーボ型（閉ループ回路構成）にすることにより、より特性の安定化を図ることができる。
【００５２】
又、上記各実施例ではポリシリコン膜６，２６，３７にてトレンチ（溝）３，２３，３５を充填したが、多結晶又は非結質又はそれらの混在したシリコン膜を用いてもよい。つまり、ポリシリコン又はアモルアァスシリコン又はポリシリコンとアモルアァスシリコンの混在したシリコン膜を用いてもよい。
【図面の簡単な説明】
【図１】加速度センサの平面図である。
【図２】図１のＡ−Ａ断面を示す図である。
【図３】第１実施例の製造工程を示す図である。
【図４】製造工程を示す図である。
【図５】製造工程を示す図である。
【図６】製造工程を示す図である。
【図７】製造工程を示す図である。
【図８】製造工程を示す図である。
【図９】製造工程を示す図である。
【図１０】製造工程を示す図である。
【図１１】第１実施例の応用例を示す平面図である。
【図１２】図１１のＢ−Ｂ断面を示す図である。
【図１３】第２実施例の製造工程を示す図である。
【図１４】製造工程を示す図である。
【図１５】製造工程を示す図である。
【図１６】製造工程を示す図である。
【図１７】製造工程を示す図である。
【図１８】製造工程を示す図である。
【図１９】製造工程を示す図である。
【図２０】製造工程を示す図である。
【図２１】製造工程を示す図である。
【図２２】第３実施例の製造工程を示す図である。
【図２３】製造工程を示す図である。
【図２４】製造工程を示す図である。
【図２５】製造工程を示す図である。
【図２６】製造工程を示す図である。
【図２７】製造工程を示す図である。
【図２８】製造工程を示す図である。
【図２９】第４実施例の製造工程を示す図である。
【図３０】製造工程を示す図である。
【図３１】製造工程を示す図である。
【図３２】第４実施例の応用例の製造工程を示す図である。
【図３３】製造工程を示す図である。
【図３４】製造工程を示す図である。
【図３５】別例の加速度センサの平面図である。
【符号の説明】
１  単結晶シリコン基板
２  ＳｉＯ２膜（絶縁膜）
３  トレンチ（溝）
６  ポリシリコン膜
８  単結晶シリコン基板
９  ＳｉＯ２膜（絶縁膜）
１０  信号処理回路
１３  片持ち梁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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