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　特願２０００−５２８９２５「パイプライン高速フリーエ変換プロセッサ」拒絶査定不服審判事件〔平成１１年　７月２９日国際公開、ＷＯ９９／３８０８９、平成１４年　１月１５日国内公表、特表２００２−５０１２５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．補正却下の決定
　
［補正却下の決定の結論］
　平成１８年１２月１４日付けの手続補正を却下する。
　
　
［理由］
１．手続の経緯
　本願の手続きの経緯は概略以下の通りである。
１９９８年１２月１８日　国際出願
（パリ条約による優先権主張外国庁受理１９９８年１月２１日、米国）
平成１６年１０月１５日　審査請求
平成１６年１０月１５日　補正書　
平成１７年　３月２３日　拒絶理由通知
平成１７年　９月２８日　意見書　
平成１７年　９月２８日　補正書　
平成１８年　３月　３日　拒絶理由通知
平成１８年　６月１２日　意見書　
平成１８年　６月１２日　補正書　
平成１８年　９月１２日　拒絶査定
平成１８年１２月１４日　審判請求
平成１８年１２月１４日　補正書　
　
２．　本件補正の内容
　平成１８年１２月１４日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、下記の補正前の特許請求の範囲から、下記補正後の特許請求の範囲に補正しようとするものである。
　
＜補正前の特許請求の範囲＞
「　　【請求項１】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　４より大きい基数を有する１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、回転因子乗算を実行する固定係数乗算回路を含むＤＦＴモジュールを備え、
　変換出力データシーケンスを生成するために各ＤＦＴモジュールによって、単一の入力データストリームが処理され、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項２】　前記ＤＦＴモジュールの各々の基数は、８である
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項３】　前記ＤＦＴモジュールの各々の基数は、１６である
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項４】　各ＤＦＴモジュールの回転因子乗算は、非自明な乗算及び自明な乗算を含み、前記非自明な乗算は、固定係数乗算回路を使用して実行される
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項５】　前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数
及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項６】　異なる非自明な回転因子値乗算は、同一の固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項７】　少なくとも１つの非自明な回転因子は、異なる非自明な回転因子値数を削減するために２つの成分回転因子に分解される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項８】　少なくとも２つの非自明な回転因子間の対称性関係は、異なる非自明な回転因子値数を削減するために使用される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項９】　各８点ＤＦＴモジュールにおける前記非自明な回転因子乗算のすべては、１つの固定係数乗算回路だけを使用して実行される
　ことを特徴とする請求項２に記載のＦＦＴプロセッサ。
　　【請求項１０】　前記１つの固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項９に記載のＦＦＴプロセッサ。
　　【請求項１１】　各１６点ＤＦＴモジュールは、非自明な回転因子乗算のすべてを実行するために２つの固定係数乗算回路を採用する
　ことを特徴とする請求項３に記載のＦＦＴプロセッサ。
　　【請求項１２】　各１６点ＤＦＴモジュールにおける前記２つの固定係数乗算回路は、
　第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を有する第１固定係数乗算回路と、
　１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態へシフトする実数及び虚数シフタを有する第２固定係数乗算回路とを含む
　ことを特徴とする請求項１１に記載のＦＦＴプロセッサ。
　　【請求項１３】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが回転因子乗算を実行する固定係数乗算回路を含むステップと、
　変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とする方法。
　　【請求項１４】　前記処理モジュールの各々の基数は、８である
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１５】　前記処理モジュールの各々の基数は、１６である
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１６】　更に、各処理モジュールにおいて、回転因子乗算を非自明な乗算と自明な乗算に分割し、
　１つ以上の固定係数乗算回路を使用して前記非自明な乗算を実行する
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１７】　前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
　ことを特徴とする請求項１６に記載の方法。
　　【請求項１８】　更に、異なる非自明な回転因子値乗算それぞれに対応する固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項１９】　更に、同一の固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２０】　更に、異なる非自明な回転因子値数を削減するために、少なくとも１つの非自明な回転因子を２つの成分回転因子に分解する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２１】　更に、異なる非自明な回転因子値数を削減するために、少なくとも２つの非自明な回転因子間の対称性関係を使用する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２２】　更に、各８点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、１つの固定係数乗算回路だけを使用して各８点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
　ことを特徴とする請求項１４に記載の方法。
　　【請求項２３】　更に、各１６点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、２つの固定係数乗算回路だけを使用して各１６点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
　ことを特徴とする請求項１５に記載の方法。
　　【請求項２４】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される３つの２点バタフライユニットを有するＤＦＴモジュールと、
　２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
　変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、単一の入力データストリームが処理され、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項２５】　前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項２６】　前記フィードバック経路は、単一遅延フィードバック経路であり、
各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う３つのフィードバックレジスタを含んでいる
　ことを特徴とする請求項２５に記載のＦＦＴプロセッサ。
　　【請求項２７】　前記ＤＦＴモジュールは動的乗算器を介して回転因子メモリに接続され、そうすることによって、前記バタフライモジュールの１つからの出力は、隣接ＤＦＴモジュールで処理される前に、前記動的乗算器で前記回転因子メモリから導出された回転因子と乗算される
　ことを特徴とする請求項２６に記載のＦＦＴプロセッサ。
　　【請求項２８】　前記自明な回転因子乗算は、乗算回路を使用しないで実行される
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項２９】　前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
　ことを特徴とする請求項２８に記載のＦＦＴプロセッサ。
　　【請求項３０】　前記固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項３１】　同一の固定係数乗算回路が、各ＤＦＴモジュールにおいて実行対象の非回転因子乗算をすべて実行するために使用される
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項３２】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される４つの２点バタフライユニットを有するＤＦＴモジュールと、
　少なくとも２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
　変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、単一の入力データストリームが処理され、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項３３】　前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３４】　前記フィードバック経路は、単一遅延フィードバック経路であり、
各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う４つのフィードバックレジスタを含んでいる
　ことを特徴とする請求項３３に記載のＦＦＴプロセッサ。
　　【請求項３５】　前記自明な回転因子乗算は、乗算回路を使用しないで実行される
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３６】　前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３７】　第１固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３８】　第２固定係数乗算回路は、１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態とへシフトする実数及び虚数成分シフタを含んでいる　ことを特徴とする請求項３７に記載のＦＦＴプロセッサ。
　　【請求項３９】　前記第１及び第２固定係数乗算回路は、各ＤＦＴモジュールにおいて実行対象の非自明な回転因子乗算をすべて実行するために使用される
　ことを特徴とする請求項３８に記載のＦＦＴプロセッサ。
　　【請求項４０】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、パイプライン形式で互いに接続される３つの２点バタフライユニットを実現し、その内の少なくとも２つの２点バタフライユニットが、固定係数乗算回路に連結されているステップと、
　前記３つの２点バタフライユニットの１つの第１バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
　前記３つの２点バタフライユニットの１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
　出力データシーケンスを生成するために、前記３つのバタフライユニットの１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップとを備え、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とする方法。
　　【請求項４１】　更に、同一の固定係数乗算回路を使用して異なる非自明な回転因子乗算を実行する
　ことを特徴とする請求項４０に記載の方法。
　　【請求項４２】　更に、各処理モジュールに対する前記非自明な回転因子乗算のすべては、前記固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４１に記載の方法。
　　【請求項４３】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フ
ーリエ変換（ＦＦＴ）を計算する方法であって、
　１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールは、パイプライン形式で互いに接続される４つの２点バタフライユニットとを有し、その内の少なくとも２つの２点バタフライユニットは、固定係数乗算回路に連結されているステップと、
　前記４つの２点バタフライユニットの内の１つの第１バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
　前記４つの２点バタフライユニットの内の１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
　前記４つの２点バタフライユニットの内の１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップと、
　出力データシーケンスを生成するために、前記４つのバタフライユニットの１つの第４バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップとを備え、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とする方法。
　　【請求項４４】　更に、同一の固定係数乗算回路を使用して異なる非自明な乗算を実行する
　ことを特徴とする請項４３に記載の方法。
　　【請求項４５】　各処理モジュールにおける非自明な回転因子乗算のすべては、２つの固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４３に記載の方法。
　　【請求項４６】
　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　４より大きい基数を有する１つ以上のバタフライモジュールであって、その少なくとも１つのバタフライモジュールが、回転因子乗算を実行する固定係数乗算回路を含むバタフライモジュールを備え、
　変換出力データシーケンスを生成するために前記１つ以上のバタフライモジュールによって、単一の入力データストリームが処理され、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項４７】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、回転因子乗算を実行する固定係数乗回路を含むステップと、
　変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
　前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
　ことを特徴とする方法。」
　
＜補正後の特許請求の範囲＞
「【特許請求の範囲】
　　【請求項１】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　４より大きい基数を有する１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、回転因子乗算を実行する固定係数乗算回路を含むＤＦＴモジュールを備え、
　変換出力データシーケンスを生成するために各ＤＦＴモジュールによって、単一の入力データストリームが処理され、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項２】　前記ＤＦＴモジュールの各々の基数は、８である
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項３】　前記ＤＦＴモジュールの各々の基数は、１６である
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項４】　各ＤＦＴモジュールの回転因子乗算は、非自明な乗算及び自明な乗算を含み、前記非自明な乗算は、固定係数乗算回路を使用して実行される
　ことを特徴とする請求項１に記載のＦＦＴプロセッサ。
　　【請求項５】　前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項６】　異なる非自明な回転因子値乗算は、同一の固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項７】　少なくとも１つの非自明な回転因子は、異なる非自明な回転因子値数を削減するために２つの成分回転因子に分解される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項８】　少なくとも２つの非自明な回転因子間の対称性関係は、異なる非自明な回転因子値数を削減するために使用される
　ことを特徴とする請求項４に記載のＦＦＴプロセッサ。
　　【請求項９】　各８点ＤＦＴモジュールにおける前記非自明な回転因子乗算のすべては、１つの固定係数乗算回路だけを使用して実行される
　ことを特徴とする請求項２に記載のＦＦＴプロセッサ。
　　【請求項１０】　前記１つの固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項９に記載のＦＦＴプロセッサ。
　　【請求項１１】　各１６点ＤＦＴモジュールは、非自明な回転因子乗算のすべてを実行するために２つの固定係数乗算回路を採用する
　ことを特徴とする請求項３に記載のＦＦＴプロセッサ。
　　【請求項１２】　各１６点ＤＦＴモジュールにおける前記２つの固定係数乗算回路は、
　第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を有する第１固定係数乗算回路と、
　１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態へシフトする実数及び虚数シフタを有する第２固定係数乗算回路とを含む
　ことを特徴とする請求項１１に記載のＦＦＴプロセッサ。
　　【請求項１３】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが回転因子乗算を実行する固定係数乗算回路を含むステップと、
　変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とする方法。
　　【請求項１４】　前記処理モジュールの各々の基数は、８である
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１５】　前記処理モジュールの各々の基数は、１６である
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１６】　更に、各処理モジュールにおいて、回転因子乗算を非自明な乗算と自明な乗算に分割し、
　１つ以上の固定係数乗算回路を使用して前記非自明な乗算を実行する
　ことを特徴とする請求項１３に記載の方法。
　　【請求項１７】　前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
　ことを特徴とする請求項１６に記載の方法。
　　【請求項１８】　更に、異なる非自明な回転因子値乗算それぞれに対応する固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する　ことを特徴とする請求項１６に記載の方法。
　　【請求項１９】　更に、同一の固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２０】　更に、異なる非自明な回転因子値数を削減するために、少なくとも１つの非自明な回転因子を２つの成分回転因子に分解する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２１】　更に、異なる非自明な回転因子値数を削減するために、少なくとも２つの非自明な回転因子間の対称性関係を使用する
　ことを特徴とする請求項１６に記載の方法。
　　【請求項２２】　更に、各８点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、１つの固定係数乗算回路だけを使用して各８点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
　ことを特徴とする請求項１４に記載の方法。
　　【請求項２３】　更に、各１６点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、２つの固定係数乗算回路だけを使用して各１６点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
　ことを特徴とする請求項１５に記載の方法。
　　【請求項２４】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される３つの２点バタフライユニットを有するＤＦＴモジュールと、
　２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
　変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、単一の入力データストリームが処理され、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項２５】　前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項２６】　前記フィードバック経路は、単一遅延フィードバック経路であり、
各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う３つのフィードバックレジスタを含んでいる
　ことを特徴とする請求項２５に記載のＦＦＴプロセッサ。
　　【請求項２７】　前記ＤＦＴモジュールは動的乗算器を介して回転因子メモリに接続され、そうすることによって、前記バタフライモジュールの１つからの出力は、隣接ＤＦＴモジュールで処理される前に、前記動的乗算器で前記回転因子メモリから導出された回転因子と乗算される
　ことを特徴とする請求項２６に記載のＦＦＴプロセッサ。
　　【請求項２８】　前記自明な回転因子乗算は、乗算回路を使用しないで実行される
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項２９】　前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
　ことを特徴とする請求項２８に記載のＦＦＴプロセッサ。
　　【請求項３０】　前記固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項３１】　同一の固定係数乗算回路が、各ＤＦＴモジュールにおいて実行対象の非回転因子乗算をすべて実行するために使用される
　ことを特徴とする請求項２４に記載のＦＦＴプロセッサ。
　　【請求項３２】　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　１つ以上の離散フーリエ変換（ＤＦＴ）モジュールであって、それぞれのＤＦＴモジュールが、互いに接続される４つの２点バタフライユニットを有するＤＦＴモジュールと、
　少なくとも２つの前記２点バタフライユニットを連結する固定係数乗算回路を使用して実現される１つ以上の回転因子乗算器とを備え、
　変換出力データシーケンスを生成するために前記３つの２点バタフライユニットによって、単一の入力データストリームが処理され、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる
前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項３３】　前記ＦＦＴプロセッサは、各２点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各２点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３４】　前記フィードバック経路は、単一遅延フィードバック経路であり、
各ＤＦＴモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う４つのフィードバックレジスタを含んでいる
　ことを特徴とする請求項３３に記載のＦＦＴプロセッサ。
　　【請求項３５】　前記自明な回転因子乗算は、乗算回路を使用しないで実行される
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３６】　前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３７】　第１固定係数乗算回路は、第１加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第２加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
　ことを特徴とする請求項３２に記載のＦＦＴプロセッサ。
　　【請求項３８】　第２固定係数乗算回路は、１つの回転因子乗算に対する第１状態と別の回転因子乗算に対する第２状態とへシフトする実数及び虚数成分シフタを含んでいる
　ことを特徴とする請求項３７に記載のＦＦＴプロセッサ。
　　【請求項３９】　前記第１及び第２固定係数乗算回路は、各ＤＦＴモジュールにおいて実行対象の非自明な回転因子乗算をすべて実行するために使用される
　ことを特徴とする請求項３８に記載のＦＦＴプロセッサ。
　　【請求項４０】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、パイプライン形式で互いに接続される３つの２点バタフライユニットを実現し、その内の少なくとも２つの２点バタフライユニットが、固定係数乗算回路に連結されているステップと、
　前記３つの２点バタフライユニットの１つの第１バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
　前記３つの２点バタフライユニットの１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
　出力データシーケンスを生成するために、前記３つのバタフライユニットの１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップとを備え、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とする方法。
　　【請求項４１】　更に、同一の固定係数乗算回路を使用して異なる非自明な回転因子乗算を実行する
　ことを特徴とする請求項４０に記載の方法。
　　【請求項４２】　更に、各処理モジュールに対する前記非自明な回転因子乗算のすべては、前記固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４１に記載の方法。
　　【請求項４３】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　１つ以上の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールは、パイプライン形式で互いに接続される４つの２点バタフライユニットとを有し、その内の少なくとも２つの２点バタフライユニットは、固定係数乗算回路に連結されているステップと、
　前記４つの２点バタフライユニットの内の１つの第１バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
　前記４つの２点バタフライユニットの内の１つの第２バタフライユニットにおいて、前記第１バタフライユニットの出力を処理するステップと、
　前記４つの２点バタフライユニットの内の１つの第３バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップと、
　出力データシーケンスを生成するために、前記４つのバタフライユニットの１つの第４バタフライユニットにおいて、前記第２バタフライユニットの出力を処理するステップとを備え、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とする方法。
　　【請求項４４】　更に、同一の固定係数乗算回路を使用して異なる非自明な乗算を実行する
　ことを特徴とする請項４３に記載の方法。
　　【請求項４５】　各処理モジュールにおける非自明な回転因子乗算のすべては、２つの固定係数乗算回路を使用して実行される
　ことを特徴とする請求項４３に記載の方法。
　　【請求項４６】
　高速フーリエ変換演算を実行する高速フーリエ変換（ＦＦＴ）プロセッサであって、
　４より大きい基数を有する１つ以上のバタフライモジュールであって、その少なくとも１つのバタフライモジュールが、回転因子乗算を実行する固定係数乗算回路を含むバタフライモジュールを備え、
　変換出力データシーケンスを生成するために前記１つ以上のバタフライモジュールによって、単一の入力データストリームが処理され、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とするＦＦＴプロセッサ。
　　【請求項４７】　高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理モジュールで前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理モジュールが、回転因子乗算を実行する固定係数乗回路を含むステップと、
　変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
　複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
　ことを特徴とする方法。」
　
３．　本件補正の新規事項追加の有無についての検討
　本件補正によって明細書又は図面に記載されることとなる事項と、本願の願書に最初に添付した明細書又は図面（以下当初明細書と記す。）に記載した事項との関係について検討するに、当該当初明細書に記載の無い新たな技術的事項を導入する補正事項は、本件補正には見あたらない。
　なお、補正後の請求項１、１３、２４、３２、４０、４３、４６、４７に記載の「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」なる技術的事項は、当初明細書の段落【００３９】の「対称性関係を使用することで、１つの回転因子に対して要求される符号を変更するだけで、Ｗ８１とＷ８３の両方に対する非自明な複素数回転因子乗算を実行するために、同一の乗算回路で、例えば、Ｗ８１が使用できる。」、段落【００５１】の「加えて、図５に示されるように、Ｗ１６１及びＷ１６−１は実数軸に対し対称性があるので、Ｗ１６−１は、虚数成分の符号を変更することによってＷ１６１から生成しても良い。それゆえ、Ｗ１６１及びＷ１６−１回転因子乗算は、同一の固定係数乗算器を使用して実行されても良い。」、段落【００５３】の「Ｉ及びＱチャネルは、・・・＜中略＞・・・使用されても良い。」なる記載等から、自明な事項である。
　従って、本件補正は、当初明細書に記載した事項の範囲内においてするものであると認められ、特許法第１７条の２第３項の規定に適合する。
　従って、本件補正は、当初明細書に記載した事項の範囲内においてするものであると認められ、特許法第１７条の２第３項の規定に適合する。
　
４．　本件補正の目的についての検討
　本件補正の目的について検討するに、本件補正は、原審の拒絶査定において「しかしながら、「動的に再構成可能に構成されている」とは如何なる構成であるのか不明確であるので、当該補正事項は技術内容が不明確である。」との指摘がなされた、補正前の請求項１、１３、２４、３２、４０、４３、４６、４７における「前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている」なる事項を、「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」と補正するものであり、これは請求人が審判請求書で釈明するように、「技術内容がより明瞭になるように、かつ限定的な減縮となるように補正するもの」であると認められる。
　従って、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）を目的とするものであるとともに、同法同条同項第２号の「特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）をも目的とするものである。
　
５．　本件補正の独立特許要件についての検討
　そこで、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）否かについて、以下に検討する。
　
（１）本件補正発明
　本件補正後の請求項１〜４７に係る発明は、本件補正後の特許請求の範囲の請求項１〜４７に記載されるとおりのものであると認められるところ、その請求項１３に係る発明（以下「本件補正発明」と記す。）は上記２．に補正後の特許請求の範囲の【請求項１３】として記載の通りのものである。
　
（２）引用文献の記載内容
　原審の拒絶理由通知書および拒絶の査定において引用された下記引用文献１、２には、それぞれ、下記引用文献記載事項が記載されている。
　
＜引用文献１＞
国際公開第９７／１９４１２号（１９９７年５月２９日国際公開。）
　
　＜引用文献記載事項１−１＞
「1.　A　real-time　pipeline　fast　fourier　transform　processor,　characterised　in　that　said　processor　includes　a　plurality　of　paired　first　and　second　butterfly　means,　each　of　said　first　butterfly　means　and　each　of　said　second　butterfly　means　having　a　feedback　path　between　an　output　therefrom　to　an　input　thereto,　in　that　each　of　said　paired　butterfly　means　is　linked　by　a　multiplier　to　an　adjacent　one　of　said　plurality　of　paired　first　and　second　butterfly　means,　in　that　an　input　data　sequence　is　applied　to　an　input　of　a　first　one　of　said　plurality　of　paired　first　and　second　butterfly　means,　and　in　that　an　output　data　sequence　is　derived　from　a　Last　one　of　said　plurality　of　paired　first　and　second　butterfly　means．」(CLAIMS　1.)
　当審訳：「請求項１．
　複数の第１と第２のバタフライ手段の対を有し、
　上記第１のバタフライ手段の各々および上記第２のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
　各々の上記バタフライ手段の対は乗算器によって上記複数の第１と第２のバタフライ手段の対の隣接した１つへ接続され、
　１つの入力データ系列が上記複数の第１と第２のバタフライ手段の対の最初の１つの入力に充当され、
　また、１つの出力データ系列が上記複数の第１と第２のバタフライ手段の対の最後の１つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ。」
　
　＜引用文献記載事項１−２＞
4.　A　real-time　pipeline　fast　fourier　transform　processor　as　claimed　in　any　previous　claim,　characterised　in　that　only　a　single　data　path　exists　between　each　butterfly　means．」(CLAIMS　4.)
　当審訳：「請求項４．
　各バタフライ手段間に単一のデータ経路のみが存在することを特徴とする、上記請求項のいずれかで請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」
　
　＜引用文献記載事項１−３＞
14.　A　real-time　pipeline　fast　fourier　transform　processor　as　claimed　in　any　previous　claim,　characterised　in　that　said　processor　is　arranged　to　handle　a　256　point　FFT,　in　that　said　processor　has　four　processing　stages　in　said　pipeline,　each　processing　stage　being　separated　by　a　multiplier,　and　in　that　each　processing　stage　comprises　a　first　butterfly　means　with　a　feedback　register,　and　a　second　butterfly　means　with　a　feedback　register.」(CLAIMS　14.)
　当審訳：「請求項１４．
　２５６点ＦＦＴを処理するために上記プロセッサが配列され、
　上記プロセッサは上記パイプラインに４つのプロセス段階を有し、
　各プロセス段階は乗算器によって分けられており、
　また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第１のバタフライ手段とフィードバックレジスタを備えた第２のバタフライ手段とを含む
ことを特徴とする、上記請求項のいずれかで請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」
　
　＜引用文献記載事項１−４＞
15.　A　real-time　pipeline　fast　fourier　transform　processor　as　claimed　in　claim　14,　characterised　in　that　said　first　butterfly　means　in　said　first　stage　has　a　one　hundred　and　twenty　eight　word　feedback　register,　said　second　butterfly　means　in　said　first　stage　has　a　sixty　four　word　feedback　register,　said　first　butterfly　means　in　said　second　stage　has　a　thirty　two　word　feedback　register,　said　second　butterfly　means　in　said　second　stage　has　a　sixteen　word　feedback　register,　said　first　butterfly　means　in　said　third　stage　has　an　eight　word　feedback　register,　said　second　butterfly　means　in　said　third　stage　has　a　four　word　feedback　register,　said　first　butterfly　means　in　said　fourth　stage　has　a　two　word　feedback　register　and　said　second　butterfly　means　in　said　fourth　stage　has　a　one　word　feedback　register.」(CLAIMS　15.)
　当審訳：「請求項１５．
　上記第１番目の段階中の上記第１のバタフライ手段が１２８ワードのフィードバックレジスタを有し、
　上記第１番目の段階中の上記第２のバタフライ手段が６４ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第１のバタフライ手段が３２ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第２のバタフライ手段が１６ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第１のバタフライ手段が８ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第２のバタフライ手段が４ワードのフィードバックレジスタを有し、
　上記第４番目の段階中の上記第１のバタフライ手段が２ワードのフィードバックレジスタを有し、
　そして
　上記第４番目の段階中の上記第２のバタフライ手段が１ワードのフィードバックレジスタを有している
ことを特徴とする、請求項１４で請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」
　
＜引用文献２＞
特開平６−３４２４４９号公報（平成６年１２月１３日出願公開）
　
　＜引用文献記載事項２−１＞
「【００６８】従って・・・＜中略＞・・・ができる。次に、基数８の高速フーリエ変換アルゴリズムに基づくパイプライン型高速フーリエ変換回路の例を図１３〜図１５によって説明する。
【００６９】この例では、基数８の高速フーリエ変換点数Ｎ＝64の例である。・・・＜中略＞・・・再度、上記と同じ基数８のフーリエ変換回路　3（図１５参照）に入力して、最後のフーリエ変換を行うことにより、周波数成分の順に整列されたデータ列(0,1,2,3,4,5,6,7)　〜(56,57,58,59,60,61,62,63)　を得ることができる。」
　
（３）引用発明の認定
　
　ア．引用文献１には、上記引用文献記載事項１−１の通り
「複数の第１と第２のバタフライ手段の対を有し、
　上記第１のバタフライ手段の各々および上記第２のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
　各々の上記バタフライ手段の対は乗算器によって上記複数の第１と第２のバタフライ手段の対の隣接した１つへ接続され、
　１つの入力データ系列が上記複数の第１と第２のバタフライ手段の対の最初の１つの入力に充当され、
　また、１つの出力データ系列が上記複数の第１と第２のバタフライ手段の対の最後の１つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ。」が記載されている。
　そして、該プロセッサは、上記引用文献記載事項１−２、１−３、１−４の通り
「各バタフライ手段間に単一のデータ経路のみが存在」し、
「２５６点ＦＦＴを処理するために上記プロセッサが配列され、
　上記プロセッサは上記パイプラインに４つのプロセス段階を有し、
　各プロセス段階は乗算器によって分離されており、
　また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第１のバタフライ手段とフィードバックレジスタを備えた第２のバタフライ手段とを含む」ものであり、
「　上記第１番目の段階中の上記第１のバタフライ手段が１２８ワードのフィードバックレジスタを有し、
　上記第１番目の段階中の上記第２のバタフライ手段が６４ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第１のバタフライ手段が３２ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第２のバタフライ手段が１６ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第１のバタフライ手段が８ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第２のバタフライ手段が４ワードのフィードバックレジスタを有し、
　上記第４番目の段階中の上記第１のバタフライ手段が２ワードのフィードバックレジスタを有し、」
「上記第４番目の段階中の上記第２のバタフライ手段が１ワードのフィードバックレジスタを有している」ものである。
　
　イ．また、「２５６点ＦＦＴを処理するために上記プロセッサが配列され」るのであるから、引用文献１には「上記プロセッサ」によって「ＦＦＴを処理する」方法が記載されているとも言える。
　
　よって、引用文献１には下記引用発明が記載されていると認められる。
　
＜引用発明＞
　複数の第１と第２のバタフライ手段の対を有し、
　上記第１のバタフライ手段の各々および上記第２のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
　各々の上記バタフライ手段の対は乗算器によって上記複数の第１と第２のバタフライ手段の対の隣接した１つへ接続され、
　１つの入力データ系列が上記複数の第１と第２のバタフライ手段の対の最初の１つの入力に充当され、
　また、１つの出力データ系列が上記複数の第１と第２のバタフライ手段の対の最後の１つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ
であって、
　各バタフライ手段間に単一のデータ経路のみが存在し、
　２５６点ＦＦＴを処理するために上記プロセッサが配列され、
　上記プロセッサは上記パイプラインに４つのプロセス段階を有し、
　各プロセス段階は乗算器によって分離されており、
　また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第１のバタフライ手段とフィードバックレジスタを備えた第２のバタフライ手段とを含み、
　上記第１番目の段階中の上記第１のバタフライ手段が１２８ワードのフィードバックレジスタを有し、
　上記第１番目の段階中の上記第２のバタフライ手段が６４ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第１のバタフライ手段が３２ワードのフィードバックレジスタを有し、
　上記第２番目の段階中の上記第２のバタフライ手段が１６ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第１のバタフライ手段が８ワードのフィードバックレジスタを有し、
　上記第３番目の段階中の上記第２のバタフライ手段が４ワードのフィードバックレジスタを有し、
　上記第４番目の段階中の上記第１のバタフライ手段が２ワードのフィードバックレジスタを有し、
　上記第４番目の段階中の上記第２のバタフライ手段が１ワードのフィードバックレジスタを有している
リアルタイム・パイプライン高速フーリエ変換プロセッサ。
によって、ＦＦＴを処理する方法」
　
（４）対比
　以下、本件補正発明と引用発明とを比較する。
　
　ア．引用発明は「リアルタイム・パイプライン高速フーリエ変換プロセッサによって、ＦＦＴを処理する方法」であるから、本件補正発明と同様に「高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法」と言えるものである。
　
　イ．引用発明における「上記第１番目の段階中の上記第１のバタフライ手段」、「１２８ワードのフィードバックレジスタ」、「上記第１番目の段階中の上記第２のバタフライ手段」、「６４ワードのフィードバックレジスタ」、　「上記第１番目の段階」と「上記第２番目の段階」とを「分け」る「乗算器」、「上記第２番目の段階中の上記第１のバタフライ手段」、「３２ワードのフィードバックレジスタ」、「上記第２番目の段階中の上記第２のバタフライ手段」、および「１６ワードのフィードバックレジスタ」は、１つの「モジュール」とまでは言えないものの、１６を基数とする「処理手段」を構成していると言えるものである。
　また、「上記第３番目の段階中の上記第１のバタフライ手段」、「８ワードのフィードバックレジスタ」、「上記第３番目の段階中の上記第２のバタフライ手段」、「４ワードのフィードバックレジスタ」、「上記第３番目の段階」と「上記第４番目の段階」とを「分け」る「乗算器」、「上記第４番目の段階中の上記第１のバタフライ手段」、「２ワードのフィードバックレジスタ」、「上記第４番目の段階中の上記第２のバタフライ手段」、および「１ワードのフィードバックレジスタ」も、同様に、１つの「モジュール」とまでは言えないものの、１６を基数とする「処理手段」を構成していると言えるものである。
　一方、本件補正発明における「処理モジュール」も「処理手段」の一種に他ならない。
　また、引用発明における「上記第１番目の段階」と「上記第２番目の段階」とを「分け」る「乗算器」も、「上記第３番目の段階」と「上記第４番目の段階」とを「分け」る「乗算器」も、当該「処理手段」に含まれるものであり、「固定係数乗算回路」とは言えないまでも「回転因子乗算を実行する」「係数乗算器」である点で、本件補正発明における「固定係数乗算器」と共通すると言える。
　従って、引用発明も本件補正発明も「４より大きい基数を有する複数の処理」手段「で前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する」「係数乗算回路を含むステップ」を備えている点で共通すると言える。
　
　ウ．引用発明においても「１つの入力データ系列が上記複数の第１と第２のバタフライ手段の対の最初の１つの入力に充当され」「１つの出力データ系列が上記複数の第１と第２のバタフライ手段の対の最後の１つから出て」おり、「各バタフライ手段間に単一のデータ経路のみが存在」するのであるから、引用発明も本件補正発明も「変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え」ている点で共通すると言える。
　
　よって、本件補正発明と引用発明とは下記一致点で一致し、下記相違点で相違する。
　
＜一致点＞
「高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理」手段「で前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する固定係数乗算回路を含むステップと、
　変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え」る「方法。」
　
＜相違点１＞
　本件補正発明が、４より大きい基数を有する複数の「処理モジュール」で前記ＦＦＴプロセッサを構成するのに対し、引用発明の「処理手段」は４より大きい基数のものではあるものの、４より大きい基数の「モジュール」として構成されてはいない点、
　
＜相違点２＞
　本件補正発明においては、係数乗算に「固定」係数乗算回路を用いているのに対し、引用文献１においては「固定」の係数乗算回路を用いる旨の記載はない点。
　
＜相違点３＞
　本件補正発明においては、「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」のに対し、引用発明では係る事項は採用されていない点。
　
（５）判断
　以下、上記相違点について検討する。
　
＜相違点１について＞
　小さい基数の基本的な処理回路を複数組み合わせることで、より大きい基数のフーリエ変換を実現することは、当業者にとっては周知の技術思想であり、当該基本的な処理回路の基数として４より大きい数値を採用することも適宜になされている事項である（例えば、引用文献２（特に上記引用文献記載事項２−１）には基数８のフーリエ変換回路２つで変換点数６４のフーリエ変換を行うパイプライン型高速フーリエ変換回路が記載されている。また、特開昭５７−２５０６７号公報（昭和５７年２月９日出願公開。特に第３頁下左欄下から６行目〜第５頁上左欄第２行）には複数の６次のフーリエ変換回路又は１２次のフーリエ変換回路で高次のフーリエ変換装置を構成することが記載されている。）から、引用発明における４より大きい基数の「処理手段」のそれぞれを「モジュール」とすることで、フーリエ変換プロセッサを４より大きい基数の処理「モジュール」で構成するものとすることは、当業者であれば適宜に採用し得た設計事項に過ぎないものと認められる。
　
＜相違点２について＞
　係数乗算を、「固定」係数乗算回路によって実現することも、当業者であれば通常採用する周知慣用技術に他ならないものである（例えば、特開平７−６１６１号公報（平成７年１月１０日出願公開。原審の拒絶査定において引用。特に【図４】の√２乗算器「Ｒ２ＭＵＬ」を有する点。）、特開平５−１８１８９６号公報（平成５年７月２３日出願公開。特に「乗算器１５０〜１５６、３５１〜３５４を有する点。）等参照。）から、引用発明における「乗算器」として「固定」係数乗算回路を採用することも、当業者であれば適宜採用し得た設計事項に過ぎないものである。
　
＜相違点３について＞
　複素平面上で原点を中心に対称関係にあり、符号が異なる複素数の組に対する乗算を、符号を変更することで同一の乗算回路で実行することも、従来から適宜に採用されていた周知慣用技術に過ぎないものである（例えば、特開平８−１３７８３２号公報（平成８年５月３１日出願公開。特に段落【００４８】〜【００５８】【図２】）、特開昭５７−１６８３７６号公報（昭和５７年１０月１６日出願公開。特に第２図。）等参照。）から、引用発明において「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」ことも、当業者であれば適宜に採用し得た設計的事項に過ぎないものである。
　
　してみると、本件補正発明の構成は引用文献１記載の発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
（６）小結
　従って、本件補正後における特許請求の範囲の請求項１３に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである
　
６．むすび
　以上の通りであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下しなければならないものである。
　
　よって、上記補正却下の決定の結論の通り決定する。
　
　
第２．本願発明について
　
１．手続きの経緯・本願発明の認定
　本願の手続きの経緯の概略は上記第１．１．記載の通りのものであり、さらに、平成１８年１２月１４日付けの手続補正は上記第１．のとおり却下された。
　従って、本願の請求項１〜４７に係る発明は、平成１８年６月１２日付け手続補正により補正された特許請求の範囲の請求項１〜４７に記載された通りのものであるところ、その請求項１３に係る発明（以下「本願発明」と言う。）は、上記第１．２．に補正前の特許請求の範囲の【請求項１３】として記載した通りのものである。
　
２．引用文献の記載内容・引用発明の認定
　原査定の拒絶の理由に引用された上記引用文献１、２には、それぞれ上記第１．５．（２）記載の引用文献記載事項が記載されており、上記引用文献１には上記第１．５．（３）で認定した通りの引用発明が記載されていると認められる。
　
３．対比・判断
　本願発明と引用発明とを比較するに、上記第１．５．（４）のア．〜ウ．で記した本件補正発明と引用発明との対比が、本願発明と引用発明との対比においても言える。
　さらに、引用発明における「乗算器」は「少なくとも２つの異なる回転因子乗算を行う」ものであることは明らかであるから、引用発明における「乗算器」と、本願発明における「固定係数乗算回路」とは、「少なくとも２つの異なる回転因子乗算を行う」ように「構成されている」点で共通すると言える。
　
　よって、本願発明と引用発明とは、
「高速フーリエ変換演算を実行するためにＦＦＴプロセッサで高速フーリエ変換（ＦＦＴ）を計算する方法であって、
　４より大きい基数を有する複数の処理」手段「で前記ＦＦＴプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する」「係数乗算回路を含むステップと、
　変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え、
　前記」「係数乗算回路は、少なくとも２つの異なる回転因子乗算を行う」ように「構成されている」「方法。」
である点で一致し、上記第１．５．（４）に記した相違点１、２、および下記相異点４で相違すると言える。
　
＜相違点４＞
　本願発明においては「固定係数乗算回路」が「動的に再構成可能に構成されている」のに対し、引用発明においては「乗算器」が「動的に再構成可能に構成されている」なる事項は採用されていない点。
　
　上記相違点について検討するに、上記相違点１および２については上記第１．５．（５）で判断した通りである。
　
＜相異点４について＞
　本願発明における「前記固定係数乗算回路は・・・動的に再構成可能に構成されている」なる発明を特定するための技術的事項（以下「発明特定事項」と記す）は、当該記載のみからはその意味するところが必ずしも明確ではない。
　この点に関して、平成１８年６月１２日付けの意見書においては、
「また、請求項１における「前記固定係数乗算回路は、少なくとも２つの異なる回転因子乗算を行うために動的に再構成可能に構成されている」は、図６及びその説明である段落番号【００４２】及び【００４３】の記載に基づくものであります。
　ここで、請求項１の「固定係数乗算回路」は、図６の固定係数乗算器７００を含む処理ステージ６５０に対応します。また、段落番号【００４２】及び【００４３】の記載によれば、処理ステージ６５０では、２つの信号処理経路として、２つのノード間を単に接続する信号処理経路（第１信号処理経路）と、固定係数乗算器７００を介して接続する信号処理経路（第２信号処理経路）を有しています。
　そして、これらの信号処理経路の切替は、入力されたデータストリームに依存して動的（選択的）に切り替られることになります。段落番号【００４３】の記載によれば、自明な回転因子乗算は、第１信号処理経路によって実現され、非自明な回転因子乗算は、第２信号処理経路によって実現されます。このように、固定係数乗算器７００を含む処理ステージ６５０では、自明な回転因子乗算と非自明な回転因子乗算（固定係数乗算）の少なくとも２つの異なる回転因子乗算を動的に構成可能に構成されていることが理解されると思料致します。
　尚、請求項１３、２４、３２、４０、４３、４６及び４７についての補正は、請求項１に準じた補正であります。」との釈明がなされている。
　また、審判請求書においては、上記発明特定事項を「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その１つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」とする補正を「限定的な減縮となるように補正するもの」であるとの釈明がなされている。
　これらの釈明を参酌すると、上記発明特定事項は「固定係数乗算回路」自体が「動的に再構成可能に構成されている」ことを意味すると解すべきものでは無く、「固定係数乗算回路」と「信号処理経路の切替」や「符号の変更」等を組み合わせて乗算を行うよう構成することを意味すると解すべきものである。
　しかるに、乗算回路に「信号処理経路の切替」や「符号の変更」をする回路を組み合わせることで構成の簡略化を図ることは、当業者が従来から適宜採用している周知慣用技術に過ぎないものである（必要があれば、上記特開平７−６１６１号公報（特に、２入力ＭＵＸラッチ「Ｃ１０Ｌ」。）、上記特開平５−１８１８９６号公報（特に請求項２、３の「加算か減算かの選択」をする点。）、上記特開平８−１３７８３２号公報、上記特開昭５７−１６８３７６号公報、特開昭５９−２０５６６９号公報等参照。）から、引用発明の「乗算器」を「動的に再構成可能に構成されている」ものとすることは、当業者であれば適宜に採用し得た設計事項に過ぎないものである。
　
　従って、本願発明の構成は引用文献１記載の発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願請求項１３に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記結論のとおり審決する。