(57)【特許請求の範囲】
【請求項１】
以下の工程（ａ）〜（ｆ）を含む、トレンチ素子分離領域を有する半導体装置の製造方法。
（ａ）半導体層上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとしてエッチングを行い、前記半導体層にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記半導体層の上に高密度プラズマＣＶＤ法により絶縁層を形成する工程、
（ｄ）前記研磨ストッパ層が露出するまで前記絶縁層を研磨する工程、
（ｅ）前記研磨ストッパ層を除去して前記半導体層を露出させる工程、および
（ｆ）前記半導体層の露出面に犠牲酸化膜を形成した後、不活性ガス雰囲気下で前記絶縁層を熱処理する工程であって、
前記熱処理における温度は、１０５０℃以上である工程
【請求項２】
請求項１において、
前記工程（ｃ）で、前記絶縁層を膜密度２．１ｇ／ｃｍ3以上で形成する、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記熱処理における温度は、１１００℃以上である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記熱処理における温度は、１２５０℃以下である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記半導体層内において、ウエルを形成する工程（ｇ）を含み、
前記工程（ｆ）は、前記工程（ｇ）の前に行われる、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記トレンチにおける半導体層を熱酸化する工程（ｈ）を含む、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項７】
請求項６において、
前記工程（ｈ）における温度は、７００〜１１５０℃である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかにおいて、
前記半導体層は、半導体基板の上に形成されたエピタキシャル成長層である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項９】
請求項８において、
前記エピタキシャル成長層の厚さは、２μｍ以上である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記半導体装置は、トレンチ幅が０．３５μｍ以下のトレンチを有する、トレンチ素子分離領域を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子、たとえばＭＯＳトランジスタの微細化に伴い、素子分離領域の微細化が必要となっている。素子分離領域の微細化を達成するため、トレンチ素子分離技術が検討されている。トレンチ素子分離技術とは、半導体素子間の基板上にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離する技術である。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リークが抑えられた、トレンチ素子分離領域を有する半導体装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明のトレンチ素子分離領域を有する半導体装置の製造方法は、以下の工程（ａ）〜（ｃ）を含む。
（ａ）半導体層において、トレンチを形成する工程、
（ｂ）前記トレンチを充填する絶縁層を形成する工程、および
（ｃ）前記絶縁層を熱処理する工程であって、
前記熱処理における温度は、１０５０℃以上である。
【０００５】
本発明においては、工程（ｃ）において、１０５０℃以上の温度で絶縁層を熱処理している。このため、絶縁層のストレスを解放することができる。その結果、本発明によれば、半導体層において、亀裂が生じるのを抑えることができ、リークの発生を抑制することができる。
【０００６】
本発明は、前記工程（ｂ）で、前記絶縁層を膜密度２．１ｇ／ｃｍ３以上で形成する場合に特に有用である。
【０００７】
前記熱処理における温度は、１１００℃以上であることが好ましい。これにより、亀裂が生じるのを確実に防止することができる。その結果、確実にリークの発生を防止することができる。
【０００８】
前記熱処理における温度は、熱処理装置の熱耐性を考慮して、１２５０℃以下であることが好ましい。
【０００９】
本発明は、前記絶縁層が、高密度プラズマＣＶＤ法により形成された場合に好適である。ここで、高密度プラズマとは、イオン密度が１×１０１１／ｃｍ３以上のプラズマをいう。
【００１０】
また、前記半導体層内において、ウエルを形成する工程（ｄ）を含む場合は、前記工程（ｃ）は、前記工程（ｄ）の前に行われることが好ましい。これにより、ウエルの熱拡散を防止することができる。
【００１１】
前記トレンチにおける半導体層、すなわちトレンチ側面および底面の半導体層を熱酸化する工程（ｅ）を含むことができる。工程（ｅ）を含むことにより、トレンチにおける半導体層の隅部や角部が丸みを帯びることができる。前記工程（ｅ）における温度は、たとえば７００〜１１５０℃、好ましくは９５０〜１１５０℃である。この温度範囲により、半導体層の隅部や角部が確実に丸みを帯びることとなる。
【００１２】
前記半導体層は、半導体基板の上に形成されたエピタキシャル成長層であることができる。前記エピタキシャル成長層の厚さは、２μｍ以上であることが好ましい。これにより、半導体基板の不純物の拡散による半導体素子への悪影響を防ぐことができる。
【００１３】
本発明は、トレンチ幅が０．３５μｍ以下のトレンチを有する半導体装置の製造に、特に有用である。ここでトレンチ幅とは、トレンチの上縁部の幅である。
【００１４】
ここで、「半導体層」とは、半導体基板や、半導体基板の上に形成された半導体層（たとえばエピタキシャル成長層）を含む。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１６】
（デバイスの構造）
以下、実施の形態に係る半導体装置を説明する。図１は、実施の形態に係る半導体装置を模式的に示す断面図である。
【００１７】
半導体装置１００は、トレンチ素子分離領域３０と、ＭＩＳトランジスタ５０，６０とを有する。半導体装置１００の具体的な構成は、次のとおりである。
【００１８】
半導体基板１０の上に、エピタキシャル成長層１２が形成されている。エピタキシャル成長層１２内に、トレンチ素子分離領域３０が形成されている。トレンチ素子分離領域３０は、エピタキシャル成長層１２に設けられたトレンチ３２内に、絶縁層４０が充填されて形成されている。エピタキシャル成長層１２と絶縁層４０との間には、トレンチ酸化膜３４が形成されている。トレンチ素子分離領域３０は、素子領域を画定している。
【００１９】
一方の素子領域におけるエピタキシャル成長層１２内には、ｎ型のウエル５２が形成されている。また、他方の素子領域におけるエピタキシャル成長層１２内には、ｐ型のウエル６２が形成されている。ｎ型のウエル５２が形成された素子領域にはｐ型ＭＩＳトランジスタ５０が形成され、ｐ型のウエル６２が形成された素子領域にはｎ型ＭＩＳトランジスタ６０が形成されている。
【００２０】
（製造プロセス）
次に、実施の形態に係る半導体装置の製造方法について説明する。図２〜図８は、本実施の形態に係る半導体装置１００の製造工程を模式的に示す断面図である。
【００２１】
まず、図２（ａ）に示すように、半導体基板１０の上に、エピタキシャル成長層１２を形成する。エピタキシャル成長層１２は、たとえば、シラン（ＳｉＨ４）ガスを流して、半導体基板１０の表面にシリコンをエピタキシャル成長させることにより形成される。エピタキシャル成長層１２の厚さは、好ましくは２μｍ以上、より好ましくは３〜１０μｍである。
【００２２】
次に、図２（ｂ）に示すように、エピタキシャル成長層１２上に、パッド層１４を形成する。パッド層１４の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層１４が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができ、酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１４の膜厚は、たとえば５〜２０ｎｍである。
【００２３】
次に、パッド層１４上に、研磨ストッパ層１６を形成する。研磨ストッパ層１６としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造であるか、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層１６の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層１６は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。
【００２４】
次に、図３（ａ）に示すように、研磨ストッパ層１６の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、トレンチ３２が形成されることになる領域の上方において、開口されている。
【００２５】
次に、レジスト層Ｒ１をマスクとして、研磨ストッパ層１６およびパッド層１４をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【００２６】
次に、図３（ｂ）に示すように、レジスト層Ｒ１をアッシングにより除去する。次いで、研磨ストッパ層１６をマスクとして、エピタキシャル成長層１２をエッチングし、トレンチ３２を形成する。トレンチ３２の深さは、デバイスの設計により異なるが、たとえば３００〜５００ｎｍである。エピタキシャル成長層１２のエッチングは、ドライエッチングにより行うことができる。トレンチ３２におけるテーパ角度αは、特に限定されないが、好ましくは７５〜８５度である。
【００２７】
次に、図４（ａ）に示すように、熱酸化法により、トレンチ３２におけるエピタキシャル成長層１２の露出面を酸化し、トレンチ酸化膜３４を形成する。この熱酸化は、エピタキシャル成長層１２をラウンド酸化する機能を有する。すなわち、トレンチ３２の隅部（トレンチ側面とトレンチ底面とがつくる隅部）３２ａにおけるエピタキシャル成長層１２や、エピタキシャル成長層１２の凸部の角部３２ｂが丸みを帯びる。熱酸化の温度は、エピタキシャル成長層１２をラウンド酸化できれば特に限定されないが、たとえば７００〜１１５０℃、好ましくは９５０〜１１５０℃である。トレンチ酸化膜３４の膜厚は、たとえば１０〜１００ｎｍである。
【００２８】
次に、図４（ｂ）に示すように、トレンチ３２を埋め込むようにして、絶縁層４０を全面に堆積する。絶縁層４０の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層４０の膜厚は、トレンチ３２を埋め込み、少なくとも研磨ストッパ層１６を覆うような膜厚、たとえば５００〜８００ｎｍである。絶縁層４０の堆積は、膜密度が２．１ｇ／ｃｍ３以上、好ましくは２．３ｇ／ｃｍ３以上となる方法により行われる。この絶縁層４０の堆積方法は、高密度プラズマＣＶＤ法を挙げることができる。ここで高密度プラズマとは、イオン密度が１×１０１１／ｃｍ３以上のプラズマをいう。
【００２９】
次に、図５（ａ）に示すように、絶縁層４０を平坦化する。この平坦化は、研磨ストッパ層１６が露出するまで行う。つまり、研磨ストッパ層１６をストッパとして、絶縁層４０を平坦化する。絶縁層４０の平坦化は、たとえば化学的機械的研磨法により行うことができる。
【００３０】
次に、図５（ｂ）に示すように、研磨ストッパ層１６を、たとえば熱リン酸液を用いて除去する。次に、図６（ａ）に示すように、パッド層１４と絶縁層４０の上部とを、フッ酸により等方性エッチングする。
【００３１】
次に、図６（ｂ）に示すように、熱酸化法により、エピタキシャル成長層１２の露出面に、犠牲酸化膜２０を形成する。犠牲酸化膜２０の膜厚は、たとえば１０〜２０ｎｍである。
【００３２】
次に、絶縁層４０を熱処理する。絶縁層４０を熱処理することにより、絶縁層４０のストレスを解放することができる。その結果、エピタキシャル成長層において、絶縁層４０のストレスに起因する亀裂が生じるのを抑えることができ、リークを抑えることができる。熱処理における温度は、１０５０℃以上であり、好ましくは１１００℃以上である。熱処理における温度が１１００℃以上であると、リークの発生を確実に防止することができる。また、熱処理における温度は、熱処理装置の熱耐性を考慮して、１２５０℃以下であることが好ましい。熱処理は、不活性ガスの雰囲気下、酸素雰囲気下で行うことができる。熱処理時間は、たとえば２０〜１２０分、好ましくは４０〜８０分である。こうして、トレンチ素子分離領域３０が形成される。
【００３３】
次に、図７（ａ）に示すように、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、ｎ型のウエルとなる領域において開口されている。このレジスト層Ｒ２をマスクとして、リン，ヒ素などのｎ型不純物を１回もしくは複数回にわたってエピタキシャル成長層１２に注入することにより、エピタキシャル成長層１２内にｎ型のウエル５２を形成する。その後、レジスト層Ｒ２を除去する。
【００３４】
次に、図７（ｂ）に示すように、所定のパターンを有するレジスト層Ｒ３を形成する。レジスト層Ｒ３は、ｐ型のウエルとなる領域において開口されている。このレジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたってエピタキシャル成長層１２に注入することにより、エピタキシャル成長層１２内にｐ型のウエル６２を形成する。その後、レジスト層Ｒ３を除去する。
【００３５】
次に、図８に示すように、犠牲酸化膜２０と絶縁層４０の上部とを、フッ酸により等方性エッチングする。次に、図１に示すように、公知の方法により、各素子領域において、ｐ型ＭＯＳトランジスタ５０と、ｎ型ＭＯＳトランジスタ６０とを形成する。
【００３６】
（作用効果）
以下、実施の形態に係る作用効果を説明する。
【００３７】
（ａ）本実施の形態においては、１０５０℃以上の温度で、絶縁層４０を熱処理する工程を含む。このため、膜密度が高い緻密な絶縁層４０におけるストレスを緩和することができる。その結果、絶縁層４０に起因するエピタキシャル成長層１２の亀裂が生じるのを抑えることができる。したがって、リークの発生を抑えることができる。また、熱処理の温度が１１００℃以上である場合には、リークの発生を確実に防止することができる。
【００３８】
なお、絶縁層を熱処理しないか、熱処理をしたとしても上記の温度で熱処理しないと、絶縁層のストレスにより、幅が狭いトレンチにおけるエピタキシャル成長層において亀裂が生じ、リークが発生する傾向がある。
【００３９】
（ｂ）絶縁層４０の熱処理工程は、ウエルの形成前に行っている。その結果、絶縁層４０の熱処理によって、ウエルが拡散することがない。
【００４０】
（ｃ）上記の実施の形態は、トレンチ幅が０．３５μｍ以下、好ましくは０．３μｍ以下のトレンチを有する半導体装置の製造において、特に有用である。
【００４１】
（ｄ）エピタキシャル成長層１２の厚さが２μｍ以上であると、半導体基板１０の不純物がエピタキシャル成長層１２内に拡散しても、半導体素子に悪影響が生じるのを確実に防止することができる。
【００４２】
（実験例）
トレンチを充填する絶縁層を熱処理した場合と、そうでない場合とで、ジャンクションリークにおいてどのような差が生じるか調べた。
【００４３】
図９は、ｎ型の不純物拡散層とｐ型のウエルとのジャンクションにおける、ジャンクションリーク電流とトレンチ幅との関係を示すグラフである。なお、ジャンクションリーク電流はＮ＋（Ｐｗｅｌｌ）リークに着目した。すなわち、電子のリークに着目した。また、ｎ型の不純物拡散層に対する半導体基板の電圧を２．７Ｖとした。
【００４４】
図１０は、ｐ型の不純物拡散層とｎ型のウエルとのジャンクションにおける、ジャンクションリーク電流とトレンチ幅との関係を示すグラフである。なお、ジャンクションリーク電流は、Ｐ＋（Ｎｗｅｌｌ）リークに着目した。すなわち、正孔のリークに着目した。また、ｐ型の不純物拡散層に対する半導体基板の電圧を−２．７Ｖとした。
【００４５】
なお、●は、熱処理温度が１１００℃の場合のデータである。□は、熱処理温度が１０００℃の場合のデータである。×は、絶縁層の熱処理をしていない場合のデータである。トレンチ幅は、トレンチの上端部の幅である。
【００４６】
試験体は、上記の実施の形態に則って製造された。具体的な条件は、絶縁層は、高密度プラズマＣＶＤ法により形成された。絶縁層の熱処理は、３０分間窒素雰囲気下で、常圧の条件下で行われた。
【００４７】
図９および図１０から、絶縁層を熱処理しない場合には、トレンチ幅が狭くなると（図９では０．３５μｍ以下、図１０では０．３μｍ以下）、ジャンクションリーク電流は１Ｅ−１０のオーダーとなり、ジャンクションリークが発生していることがわかる。なお、ノイズレベルは、１Ｅ−１１のオーダーである。これに対し、絶縁層を１１００℃で熱処理した場合には、トレンチ幅が狭くても、ジャンクションリーク電流は、１Ｅ−１１のオーダー（ノイズレベル）のままである。以上から、絶縁層を１１００℃以上で熱処理すると、確実にジャンクションリークを防止することができることがわかる。
【００４８】
なお、図９および図１０から、絶縁層を熱処理しても、熱処理の温度が１０００℃である場合には、ジャンクションリーク電流の増加を抑えることができないことがわかる。
【００４９】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置を模式的に示す断面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図９】ｎ型の不純物拡散層とｐ型のウエルとのジャンクションにおける、ジャンクションリーク電流とトレンチ幅との関係を示すグラフである。
【図１０】ｐ型の不純物拡散層とｎ型のウエルとのジャンクションにおける、ジャンクションリーク電流とトレンチ幅との関係を示すグラフである。
【符号の説明】
１０    半導体基板
１２    エピタキシャル成長層
１４    パッド層
１６    研磨ストッパ層
２０    犠牲酸化膜
３０    トレンチ素子分離領域
３２    トレンチ
３４    トレンチ酸化膜
４０    絶縁層
５０    ｐ型ＭＯＳトランジスタ
５２    ｎ型のウエル
６０    ｎ型ＭＯＳトランジスタ
６２    ｐ型のウエル
１００  半導体装置
【図１】
0003575408.tif 000002
【図２】
0003575408.tif 000003
【図３】
0003575408.tif 000004
【図４】
0003575408.tif 000005
【図５】
0003575408.tif 000006
【図６】
0003575408.tif 000007
【図７】
0003575408.tif 000008
【図８】
0003575408.tif 000009
【図９】
0003575408.tif 000010
【図１０】
0003575408.tif 000011