(57)【特許請求の範囲】
【請求項１】
第１の電源電位と第２の電源電位との間に，制御電極を有する第１の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）から成る第１のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間に，制御電極を有する第２の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ３）及びＮＭＯＳトランジスタ（Ｎ３）から成る第２のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ１を介して直列接続されたＰＭＯＳトランジスタ（Ｐ４）とＮＭＯＳトランジスタ（Ｎ４）とから成り，前記ノードｎ１が前記第１及び第２の可変抵抗手段の制御電極に接続され，ＰＭＯＳトランジスタ（Ｐ４）のゲートが前記ＰＭＯＳトランジスタ（Ｐ２）のドレイン（ノードｎ２）に接続され，ＮＭＯＳトランジスタ（Ｎ４）のゲートが前記ＮＭＯＳトランジスタ（Ｎ３）のドレイン（ノードｎ３）に接続された第１のＣＭＯＳ回路と，
第１の電源電位と第２の電源電位との間にノードｎ４を介して直列接続されたＰＭＯＳトランジスタ（Ｐ５）とＮＭＯＳトランジスタ（Ｎ５）とから成り，ＰＭＯＳトランジスタ（Ｐ５）のゲートが前記ノードｎ２に接続され，ＮＭＯＳトランジスタ（Ｎ５）のゲートが前記ノードｎ３に接続された第２のＣＭＯＳ回路と，
第１の電源電位と第２の電源電位との間に前記ノードｎ４を介して直列接続されたＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とから成る第３のＣＭＯＳ回路と，
前記ＰＭＯＳトランジスタ（Ｐ１）のゲートと前記ノードｎ２との間に接続された第１の抵抗手段と，
前記ＮＭＯＳトランジスタ（Ｎ１）のゲートと前記ノードｎ３との間に接続された第２の抵抗手段と，
第１の電源電位にソースを接続し，前記ノードｎ２にゲートを接続し，前記ＰＭＯＳトランジスタ（Ｐ１）のゲートにドレインを接続したＰＭＯＳトランジスタ（Ｐ７）と，
第２の電源電位にソースを接続し，前記ノードｎ３にゲートを接続し，前記ＮＭＯＳトランジスタ（Ｎ１）のゲートにドレインを接続したＮＭＯＳトランジスタ（Ｎ７）と，
を備えたことを特徴とする半導体集積回路装置の出力回路。
【請求項２】
前記第１の可変抵抗手段及び前記第２の可変抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に並列に接続して構成したトランスファゲートであり，前記制御電極は，前記ゲートであることを特徴とする請求項１に記載の半導体集積回路装置の出力回路。
【請求項３】
前記第１の抵抗手段は，ゲートを前記第１の電源電位に接続し，ドレインを前記ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続し，ソースを前記ノードｎ２に接続したＮＭＯＳトランジスタにより構成し，前記第２の抵抗手段は，ゲートを前記第２の電源電位に接続し，ドレインを前記ＮＭＯＳトランジスタ（Ｎ１）のゲートに接続し，ソースを前記ノードｎ３に接続したＰＭＯＳトランジスタにより構成したことを特徴とする請求項１に記載の半導体集積回路装置の出力回路。
【請求項４】
前記第１の抵抗手段及び第２の抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項１に記載の半導体集積回路装置の出力回路。
【請求項５】
第１の電源電位と第２の電源電位との間に，制御電極を有する第１の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）から成る第１のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間に，制御電極を有する第２の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ３）及びＮＭＯＳトランジスタ（Ｎ３）から成る第２のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ５を介して直列接続されたＰＭＯＳトランジスタ（Ｐ８）とＮＭＯＳトランジスタ（Ｎ８）とから成る第３のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ６を介して直列接続されたＰＭＯＳトランジスタ（Ｐ９）とＮＭＯＳトランジスタ（Ｎ９）とから成り，前記ノードｎ６が前記第１及び第２の可変抵抗手段の制御電極に接続され，入力が前記ノードｎ５に接続された第４のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ４を介して直列接続されたＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とから成り，ＰＭＯＳトランジスタ（Ｐ１）のゲートが前記ＰＭＯＳトランジスタ（Ｐ２）のドレインに接続され，ＮＭＯＳトランジスタ（Ｎ１）のゲートが前記ＮＭＯＳトランジスタ（Ｎ３）のドレインに接続され，前記ノードｎ４が前記第３のＣＭＯＳインバータ回路の入力に接続されたＣＭＯＳ回路と，
を備えたことを特徴とする半導体集積回路装置の出力回路。
【請求項６】
前記第１の可変抵抗手段及び前記第２の可変抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に接続して並列に接続して構成したトランスファゲートであり，前記制御電極は，前記ゲートであることを特徴とする請求項５に記載の半導体集積回路装置の出力回路。
【請求項７】
第１の電源電位と第２の電源電位との間に，制御電極を有する第１の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）から成る第１のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間に，制御電極を有する第２の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ３）及びＮＭＯＳトランジスタ（Ｎ３）から成る第２のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ５を介して直列接続されたＰＭＯＳトランジスタ（Ｐ８）とＮＭＯＳトランジスタ（Ｎ８）とから成る第３のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ６を介して直列接続されたＰＭＯＳトランジスタ（Ｐ９）とＮＭＯＳトランジスタ（Ｎ９）とから成り，前記ノードｎ６が前記第１及び第２の可変抵抗手段の制御電極に接続され，入力が前記ノードｎ５に接続された第４のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ４を介して直列接続されたＰＭＯＳトランジスタ（Ｐ５）とＮＭＯＳトランジスタ（Ｎ５）とから成り，ＰＭＯＳトランジスタ（Ｐ５）のゲートが前記ＰＭＯＳトランジスタ（Ｐ２）のドレイン（ノードｎ２）に接続され，ＮＭＯＳトランジスタ（Ｎ５）のゲートが前記ＮＭＯＳトランジスタ（Ｎ３）のドレイン（ノードｎ３）に接続され，前記ノードｎ４が前記第３のＣＭＯＳインバータ回路の入力に接続された第１のＣＭＯＳ回路と，
第１の電源電位と第２の電源電位との間に前記ノードｎ４を介して直列接続されたＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とから成る第２のＣＭＯＳ回路と，
前記ＰＭＯＳトランジスタ（Ｐ１）のゲートと前記ノードｎ２との間に接続された第１の抵抗手段と，
前記ＮＭＯＳトランジスタ（Ｎ１）のゲートと前記ノードｎ３との間に接続された第２の抵抗手段と，
第１の電源電位にソースを接続し，前記ノードｎ２にゲートを接続し，前記ＰＭＯＳトランジスタ（Ｐ１）のゲートにドレインを接続したＰＭＯＳトランジスタ（Ｐ７）と，
第２の電源電位にソースを接続し，前記ノードｎ３にゲートを接続し，前記ＮＭＯＳトランジスタ（Ｎ１）のゲートにドレインを接続したＮＭＯＳトランジスタ（Ｎ７）と，
を備えたことを特徴とする半導体集積回路装置の出力回路。
【請求項８】
前記第１の可変抵抗手段及び前記第２の可変抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に接続して並列に接続して構成したトランスファゲートであり，前記制御電極は，前記ゲートであることを特徴とする請求項７に記載の半導体集積回路装置の出力回路。
【請求項９】
前記第１の抵抗手段は，ゲートを前記第１の電源電位に接続し，ドレインを前記ＰＭＯＳトランジスタ（Ｐ１）のゲートに接続し，ソースを前記ノードｎ２に接続したＮＭＯＳトランジスタにより構成し，前記第２の抵抗手段は，ゲートを前記第２の電源電位に接続し，ドレインを前記ＮＭＯＳトランジスタ（Ｎ１）のゲートに接続し，ソースを前記ノードｎ３に接続したＰＭＯＳトランジスタにより構成したことを特徴とする請求項７に記載の半導体集積回路装置の出力回路。
【請求項１０】
前記第１の抵抗手段及び第２の抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項７に記載の半導体集積回路装置の出力回路。
【請求項１１】
第１の電源電位と第２の電源電位との間に，制御電極を有する第１の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）から成る第１のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間に，制御電極を有する第２の可変抵抗手段を介して直列接続されたＰＭＯＳトランジスタ（Ｐ３）及びＮＭＯＳトランジスタ（Ｎ３）から成る第２のＣＭＯＳインバータ回路と，
第１の電源電位と第２の電源電位との間にノードｎ１を介して直列接続されたＰＭＯＳトランジスタ（Ｐ４）とＮＭＯＳトランジスタ（Ｎ４）とから成り，前記ノードｎ１が前記第１及び第２の可変抵抗手段の制御電極に接続され，ＰＭＯＳトランジスタ（Ｐ４）のゲートが前記ＰＭＯＳトランジスタ（Ｐ２）のドレイン（ノードｎ２）に接続され，ＮＭＯＳトランジスタ（Ｎ４）のゲートが前記ＮＭＯＳトランジスタ（Ｎ３）のドレイン（ノードｎ３）に接続された第１のＣＭＯＳ回路と，
第１の電源電位と第２の電源電位との間にノードｎ７を介して直列接続されたＰＭＯＳトランジスタ（Ｐ１５）とＮＭＯＳトランジスタ（Ｎ１５）とから成り，ＰＭＯＳトランジスタ（Ｐ１５）のゲートが前記ノードｎ２に接続され，ＮＭＯＳトランジスタ（Ｎ１５）のゲートが前記ノードｎ３に接続された第２のＣＭＯＳ回路と，
第１の電源電位と第２の電源電位との間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とから成る第３のＣＭＯＳ回路と，
前記ＰＭＯＳトランジスタ（Ｐ１）のゲートと前記ノードｎ２との間にドレインとソースとが接続され，ゲートが前記ノードｎ７に接続されたＮＭＯＳトランジスタ（Ｎ１６）と，
前記ＮＭＯＳトランジスタ（Ｎ１）のゲートと前記ノードｎ３との間にドレインとソースとが接続され，ゲートが前記ノードｎ７に接続されたＰＭＯＳトランジスタ（Ｐ１６）と，
第１の電源電位にソースを接続し，前記ノードｎ２にゲートを接続し，前記ＰＭＯＳトランジスタ（Ｐ１）のゲートにドレインを接続したＰＭＯＳトランジスタ（Ｐ７）と，
第２の電源電位にソースを接続し，前記ノードｎ３にゲートを接続し，前記ＮＭＯＳトランジスタ（Ｎ１）のゲートにドレインを接続したＮＭＯＳトランジスタ（Ｎ７）と，
を備えたことを特徴とする半導体集積回路装置の出力回路。
【請求項１２】
前記第１の可変抵抗手段及び前記第２の可変抵抗手段は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に並列に接続して構成したトランスファゲートであり，前記制御電極は，前記ゲートであることを特徴とする請求項１１に記載の半導体集積回路装置の出力回路。
【請求項１３】
前記ＰＭＯＳトランジスタ（Ｐ１６）及びＮＭＯＳトランジスタ（Ｎ１６）は，複数の直列接続されたＰＭＯＳトランジスタ回路及びＮＭＯＳトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項１１に記載の半導体集積回路装置の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路装置の出力バッファ回路にかかり，特に出力の立ち上がり／立ち下がり波形の勾配を緩やかにする出力回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置において，スイッチング時の立ち上がり／立ち下がりの出力波形が急峻であると，電源電位やＧＮＤにノイズが発生しやすいため，スイッチングノイズを低減する方法として，立ち上がり／立ち下がり時間を大きく（勾配を緩やかに）することが有効な手段であった。
【０００３】
従来の出力波形の立ち上がり／立ち下がり勾配を緩やかにする回路として図６のようなＣＭＯＳトランジスタのスルーレート出力回路があった。回路構成の主な特徴を説明する。入力Ａは初段インバータＣ２２，Ｃ２３を構成するＰＭＯＳトランジスタＰ２２，ＮＭＯＳトランジスタＮ２２，及びＰＭＯＳトランジスタＰ２３，ＮＭＯＳトランジスタＮ２３のゲートに接続される。各々の初段インバータＣ２２，Ｃ２３にはトランスファゲートＴ２２，Ｔ２３が接続されている。ＰＭＯＳトランジスタＰ２２のドレインは次段インバータＣ２４を構成するＰＭＯＳトランジスタＰ２４のゲートに接続され，ＮＭＯＳトランジスタＮ２３のドレインは次段インバータのＮＭＯＳトランジスタＮ２４のゲートに接続される。
【０００４】
次段インバータＣ２４の出力は，トランスファゲートＴ２２，Ｔ２３のゲートに接続され，トランスファゲートＴ２２，Ｔ２３のドレインは，各々出力トランジスタを構成するＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ２１のゲートに接続される。第１の電源電位Ｖｃと第２の電源電位Ｖｓ（ＧＮＤ）に接続されるＣＭＯＳ出力トランジスタＣ２１のドレインから出力Ｙが取り出される。
【０００５】
この回路の動作は，まず，入力Ａが０（Ｌ）から電源電圧（Ｈ）になる場合，ＮＭＯＳトランジスタＮ２２はオン状態となる。トランスファゲートＴ２２のオン抵抗の影響により，ＰＭＯＳトランジスタＰ２１，Ｐ２４のゲート電位は緩やかにＬになり，やがてＰＭＯＳトランジスタＰ２１，Ｐ２４はオン状態になる。トランスファゲートＴ２２のＮＭＯＳトランジスタもオン状態となると，ＰＭＯＳトランジスタＰ２１，Ｐ２４のゲート電位の下降がさらに緩やかになり，その結果，出力Ｙは緩やかな立ち上がり波形となる。
【０００６】
入力Ａが電源電圧（Ｈ）から０（Ｌ）になる場合，ＰＭＯＳトランジスタＰ２３はオン状態となる。トランスファゲートＴ２３のオン抵抗の影響により，ＮＭＯＳトランジスタＮ２１，Ｎ２４のゲート電位は緩やかにＨになり，やがてＮＭＯＳトランジスタＮ２１，Ｎ２４はオン状態になる。トランスファゲートＴ２３のＰＭＯＳトランジスタもオン状態となるから，ＮＭＯＳトランジスタＮ２１，Ｎ２４のゲート電位の上昇をさらに緩やかにし，その結果，出力Ｙは緩やかな立ち上がり波形となる。
【０００７】
その他にも，スイッチングノイズを防ぐため，スルーレートを制御する出力回路に関して，以下のような文献がある。
【０００８】
【特許文献１】
特開平５−２１８８４７号公報
【特許文献２】
特開平９−１４８９０９号公報
【特許文献３】
特開平１０−２９０１５４号公報
【特許文献４】
特許第３０１４１６４号公報
【０００９】
【発明が解決しようとする課題】
しかしながら，トランスファゲートを用いて，出力波形の立ち上がり／立ち下がり時間を制御（波形勾配を緩やかに）する上述の回路では，オン抵抗を大きくし，出力トランジスタのゲート電位の上昇／下降を緩やかにするために，出力トランジスタを制御するトランスファゲートのトランジスタ構成数を多くしなければならず，さらにトランジスタのディメンジョンを変更しても波形勾配を緩やかにするには限界があり，波形が緩やかにならずに出力信号の遅延だけが大きくなるなどの問題点があった。
【００１０】
本発明は，従来の半導体集積回路装置の出力回路に関する上記問題点に鑑みてなされたものであり，本発明の目的は，不必要な遅延を発生せずに，目的にあった傾斜のスルーレート波形を出力できるようになり，スイッチングノイズを低減することが可能な，新規かつ改良された半導体集積回路装置の出力回路を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，入力部の信号によって制御される第１及び第２の可変抵抗手段（トランスファゲート）を用いてＣＭＯＳ出力トランジスタの出力波形の勾配を制御する半導体集積回路装置の出力回路において，出力部を分割し，ゲートに第１及び第２の抵抗手段（ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ）を接続することによりゲートの立ち上がりを遅くするもう１つのＣＭＯＳ出力回路を備えることを特徴とする半導体集積回路装置の出力回路が提供される。
【００１２】
こうして構成された出力回路においては，トランスファゲートを用いて出力波形の立ち上がり／立ち下がり時間を制御（波形勾配を緩やかに）する従来技術による回路における出力トランジスタの出力を分割して，ゲートに接続された第１及び第２の抵抗手段（トランジスタのオン抵抗）により，立ち上がり／立ち下がり波形勾配が更に緩やかな出力トランジスタを接続することにより，大幅な出力信号の遅延は起こさずに，緩やかな勾配の出力波形を得ることができ，これによりスイッチングノイズを抑えることも可能となる。また分割の割合を変えることにより，目的に応じた出力勾配の波形を得ることができる。
【００１３】
また，本発明の第２の観点によれば，ＣＭＯＳ出力回路の出力をフィードバック入力するＣＭＯＳインバータ回路と，そのＣＭＯＳインバータ回路の出力を入力して出力が第１及び第２のトランスファゲートのゲートに接続されるもう１つのＣＭＯＳインバータ回路とを備えることを特徴とする半導体集積回路装置の出力回路が提供される。
【００１４】
こうしてＣＭＯＳ出力回路の出力をフィードバックして２段構成のＣＭＯＳインバータ回路に入力し，出力をトランスファゲートのゲートに接続することにより，トランスファゲートのスイッチングを遅らせることができ，ＣＭＯＳ出力回路の出力波形勾配を緩やかにすることができる。
【００１５】
また，本発明の第３の観点によれば，第１の観点による構成に第２の観点による構成を加えて，更に出力波形の勾配を緩やかにすることのできる半導体集積回路装置の出力回路が提供される。
【００１６】
さらに，本発明の第４の観点によれば，可変抵抗手段（トランスファゲート）を用いて制御されるＣＭＯＳ回路の出力を，もう１つのＣＭＯＳ出力回路のゲートに接続される抵抗手段となるＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのゲートに入力し，そのＣＭＯＳ出力回路から出力を取り出す半導体集積回路装置の出力回路が提供される。これは，トランスファゲートによって制御されるトランジスタの出力が，更にトランジスタのオン抵抗により出力トランジスタゲート電位の上昇／下降を遅くするようにトランジスタを制御するので，更に緩やかな勾配の出力波形を得ることができる。
【００１７】
ここで，可変抵抗手段であるトランスファゲートや，抵抗手段であるトランジスタは，ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの単体の構成からなる構造だけでなく，ゲートに対して複数を並列接続した構成にすることもできる。これにより，オン抵抗を大きくし，電流容量を大きくすることができるので，出力トランジスタの立ち上がり／立ち下がり波形を緩やかにすることができる。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体集積回路装置の出力回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１９】
（第１の実施の形態）
第１の実施の形態について，図１を用いて説明する。入力側については，入力Ａは，第１の電源電位（例えば電源Ｖｃ）と第２の電源電位（例えば接地ＧＮＤ）との間に直列接続される，第１のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ２を形成するＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２，第２のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ３を形成するＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ３のゲートに接続される。
【００２０】
各々のＣＭＯＳインバータＣ２，Ｃ３のドレイン間には，それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる第１及び第２可変抵抗手段であるトランスファゲートＴ２，Ｔ３が接続されており，ＣＭＯＳインバータＣ２のドレイン（ノードｎ２）及びＣＭＯＳインバータＣ３のドレイン（ノードｎ３）は，第１の電源電位と第２の電源電位との間に直列接続される第１のＣＭＯＳ回路Ｃ４を成す，ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４，及び第２のＣＭＯＳ回路Ｃ５を成すＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５の各々ゲートに接続されている。
【００２１】
更に，ノードｎ２とノードｎ３がゲートに接続されるＣＭＯＳ回路Ｃ４の出力部（ノードｎ１）がトランスファゲートＴ２，Ｔ３のゲートに接続される。また，ＣＭＯＳ回路Ｃ５の出力と出力Ｙがノードｎ４を介して分割され，第１の電源電位と第２の電源電位との間に直列接続される第３のＣＭＯＳ回路Ｃ１を成すＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が接続される。
【００２２】
ＣＭＯＳ回路Ｃ１のゲートには，第１及び第２の抵抗手段として接続され，ゲートが第１の電源電位及び第２の電源電位に接続されるノーマリオンのＮＭＯＳトランジスタＮ６及びＰＭＯＳトランジスタＰ６が接続され，ＰＭＯＳトランジスタＰ６，ＮＭＯＳトランジスタＮ６のソース，ドレイン間に，ゲート，ドレイン間でＰＭＯＳトランジスタＰ７，ＮＭＯＳトランジスタＮ７とが接続される。ＰＭＯＳトランジスタＰ７のソースは第１の電源電位に，ＮＭＯＳトランジスタＮ７のソースは第２の電源電位に接続される。
【００２３】
動作は以下のようになる。入力Ａが０（Ｌ）から電源電圧（Ｈ）になる場合，ＮＭＯＳトランジスタＮ２はオン状態となる。トランスファゲートＴ２のオン抵抗の影響により，ＰＭＯＳトランジスタＰ５，Ｐ４のゲート電位は緩やかにＬになり，やがてＰＭＯＳトランジスタＰ５，Ｐ４はオン状態になる。その結果，ＰＭＯＳトランジスタＰ５の出力は緩やかにＬからＨになる。こうして，トランスファゲートＴ２のＮＭＯＳトランジスタはオン状態となるから，ＰＭＯＳトランジスタＰ５，Ｐ１のゲート電位の下降を緩やかにする。また，ＰＭＯＳトランジスタＰ１のゲート電位は，ＮＭＯＳトランジスタＮ６のオン抵抗の影響でさらに緩やかに立ち下がり，その結果，出力Ｙの出力波形は緩やかにＬからＨとなる。
【００２４】
入力Ａが電源電圧（Ｈ）から０（Ｌ）になる場合，ＰＭＯＳトランジスタＰ３はオン状態となる。トランスファゲートＴ３のオン抵抗の影響により，ＮＭＯＳトランジスタＮ５，Ｎ４のゲート電位は緩やかにＨになり，その結果，ＮＭＯＳトランジスタＮ５の出力は緩やかにＨからＬになる。ここで，トランスファゲートＴ３のＰＭＯＳトランジスタはオン状態となるから，ＮＭＯＳトランジスタＮ５，Ｎ１のゲート電位の上昇を緩やかにする。また，ＮＭＯＳトランジスタＮ１のゲート電位は，ＰＭＯＳトランジスタＰ６のオン抵抗の影響でさらに緩やかに立ち上がり，その結果，出力Ｙの出力波形は緩やかにＨからＬとなる。
【００２５】
また，トランスファゲートのオン抵抗や，ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン抵抗をより大きくするために，複数のＮＭＯＳトランジスタやＰＭＯＳトランジスタをゲートに対して並列に接続した構成にしても良く，より緩やかな出力波形が得られる。
【００２６】
本実施の形態において，出力トランジスタを分割した効果については，必要以上に遅延が発生するのを防ぐため，１つの出力トランジスタに所望の立ち上がり／立ち下がりを起こし，もう一方の立ち上がり／立ち下がりが遅い出力トランジスタが出力が急激に立ち上がる／下がるのを抑えるため，トランジスタの波形の勾配だけを緩やかにすることができる。また，分割の割合，つまり異なる出力トランジスタの組み合わせにより，所望の波形に制御することも可能となる。
【００２７】
本実施の形態による立ち上がり／立ち下がり出力波形を図５（ａ），（ｂ）に示す。従来技術に比べて，遅延を生じることなく緩やかな勾配を得られることがわかる。
【００２８】
以上説明したように，分割した出力トランジスタのゲートにオン抵抗の大きいトランジスタのドレインを接続することで，出力波形をさらに緩やかにすることができる。また，出力トランジスタ分割の割合（各出力トランジスタの出力比）により，目的に応じた出力波形を得ることができる。
【００２９】
（第２の実施の形態）
第２の実施の形態を，図２を用いて説明する。第１及び第２のＣＭＯＳインバータ回路までの構成は，図１の第１の実施の形態と同じである。出力部の構成は，ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１からなるＣＭＯＳ回路Ｃ１と，第３のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ８と，第４のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ９とからなっており，ＣＭＯＳ回路Ｃ１の出力（ノードｎ４）をＣＭＯＳインバータＣ８のゲートに接続する。ＣＭＯＳインバータＣ８の出力（ノードｎ５）は，ＣＭＯＳインバータＣ９のゲートに接続され，ＣＭＯＳインバータＣ９の出力（ノードｎ６）は，トランスファゲートＴ２，Ｔ３のゲートに接続する。ＣＭＯＳインバータやＣＭＯＳ出力トランジスタは，第１の電源電位と第２の電源電位の間に直列接続されている。
【００３０】
入力Ａが０（Ｌ）から電源電圧（Ｈ）になる場合，第１の実施の形態と同様に，トランスファゲートＴ２の出力は，緩やかにＨからＬになる。その結果，ＰＭＯＳトランジスタＰ１のゲート電位は緩やかにＬからＨになり，出力Ｙは緩やかに立ち上がる。また，出力ＹはＣＭＯＳインバータＣ８，ＣＭＯＳインバータＣ９の２段インバータによりフィードバックされ，トランスファゲートＴ２のゲート電位は緩やかにＬからＨになる。相乗効果によりＰＭＯＳトランジスタＰ１のゲート電位はさらに緩やかにＨからＬになり，出力Ｙはさらに緩やかに立ち上がる。
【００３１】
入力Ａが電源電圧（Ｈ）から０（Ｌ）になる場合，トランスファゲートＴ３の出力は，さらに緩やかにＬからＨとなる。その結果，ＮＭＯＳトランジスタＮ１のゲート電位は緩やかにＨからＬになり，出力Ｙは緩やかに立ち下がる。また，出力ＹはＣＭＯＳインバータＣ８，ＣＭＯＳインバータＣ９の２段インバータによりフィードバックされ，トランスファゲートＴ３のゲート電位は緩やかにＨからＬになる。相乗効果によりＮＭＯＳトランジスタＮ１のゲート電位はさらに緩やかにＬからＨになり，出力Ｙはさらに緩やかに立ち下がる。
【００３２】
本実施の形態による立ち上がり／立ち下がり出力波形を図５（ａ），（ｂ）に示す。従来技術や第１の実施形態に比べても，緩やかな勾配を得られることがわかる。立ちあがり波形にて，２０ｎＳあたりから勾配が急になる理由については，最初は２段インバータの遅延の影響で，トランスファゲートが暫くオフの状態になっており，その後オン状態になって，２０ｎＳからやや急な勾配に変化しているものである。立ち下がりも同様の動作となるが，出力のＮＭＯＳトランジスタの動作性能が高いため，勾配の変化は見えていない。
【００３３】
以上説明したように，第２の実施の形態によれば，ＣＭＯＳ出力トランジスタのフィードバック出力を２段インバータにより遅延させることができるので，トランスファゲートのスイッチングを遅らすことができる。結果，出力トランジスタのゲートの入力信号は緩やかに立ち上がり，立ち下がるので，出力波形を緩やかにすることができる。
【００３４】
（第３の実施の形態）
第３の実施の形態を，図３を用いて説明する。本実施の形態は第１の実施の形態に第２の実施の形態の構成を加えたものであるので，詳細な説明は省略する。
【００３５】
出力Ｙは，第１のＣＭＯＳ回路であるＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とから成るＣＭＯＳ回路Ｃ５と出力が分割され，第２のＣＭＯＳ回路であるＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから成るＣＭＯＳ回路Ｃ１とから成る。また，ＣＭＯＳ回路Ｃ１のＰＭＯＳ及びＮＭＯＳトランジスタＰ１，Ｎ１の各々のゲートには第１の実施の形態と同様に，ＰＭＯＳトランジスタＰ６，Ｐ７及びＮＭＯＳトランジスタＮ６，Ｎ７が，ＣＭＯＳ回路Ｃ５のノード４は，第２の実施の形態と同様にＣＭＯＳインバータＣ８，Ｃ９が接続される。
【００３６】
第１の実施の形態と同様に，入力Ａが０（Ｌ）から電源電圧（Ｈ）になる場合，トランスファゲートＴ２の出力は，緩やかにＨからＬになる。さらに，ＮＭＯＳトランジスタＮ６のオン抵抗の影響で，ＰＭＯＳトランジスタＰ１のゲート電位は緩やかにＨからＬになり，出力Ｙは緩やかにＬからＨになる。また，出力ＹはＣＭＯＳインバータＣ８，Ｃ９の２段インバータによりフィードバックされ，トランスファゲートＴ２のゲート電位は緩やかにＬからＨになる。相乗効果によりＰＭＯＳトランジスタＰ１のゲート電位はさらに緩やかにＨからＬになり，出力Ｙはさらに緩やかに立ち上がる。
【００３７】
入力Ａが電源電圧（Ｈ）から０（Ｌ）になる場合，トランスファゲートＴ３の出力は，緩やかにＬからＨになる。さらに，ＰＭＯＳトランジスタＰ６のオン抵抗の影響で，ＮＭＯＳ出力トランジスタＮ１のゲート電位は緩やかにＬからＨになり，出力Ｙは緩やかにＨからＬになる。また，出力ＹはＣＭＯＳインバータＣ８，Ｃ９の２段インバータによりフィードバックされ，トランスファゲートＴ３のゲート電位は緩やかにＨからＬになる。相乗効果によりトランジスタＮ１のゲート電位はさらに緩やかにＨからＬになり，出力Ｙはさらに緩やかに立ち下がる。
【００３８】
以上説明したように，第３の実施の形態によれば第２の実施の形態の効果に加え，ＣＭＯＳ出力トランジスタのゲート入力信号をトランジスタのオン抵抗によって，緩やかに立ち上がり，立ち下がることができるので，図５（ａ），（ｂ）に示すように出力トランジスタの出力波形をさらに緩やかにすることができる。
【００３９】
（第４の実施の形態）
第４の実施の形態を，図４を用いて説明する。ＣＭＯＳ出力回路のゲート電位の立ち上がり／立ち下がりをさらに緩やかにする構成である。第１のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ２のドレイン（ノードｎ２）及び第２のＣＭＯＳインバータ回路であるＣＭＯＳインバータＣ３のドレイン（ノードｎ３）は，ＣＭＯＳ回路Ｃ４を成すＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４，及びＣＭＯＳ回路Ｃ１５を成すＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１５の各々ゲートに接続されている。ＣＭＯＳ回路Ｃ１５の出力（ノードｎ７）は，ソースがノードｎ２に接続されているＮＭＯＳトランジスタＮ１６及びソースがノードｎ３に接続されているＰＭＯＳトランジスタＰ１６のゲートに接続されている。
【００４０】
さらに，ＮＭＯＳトランジスタＮ１６のソース，ドレイン間にはＰＭＯＳトランジスタＰ７がゲート，ドレイン間で接続され，ＰＭＯＳトランジスタＰ１６のソース，ドレイン間にはＮＭＯＳトランジスタＮ７がゲート，ドレイン間で接続されている。ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７のソースは，各々第１の電源電位及び第２の電源電位に接続されている。ＮＭＯＳトランジスタＮ１６とＰＭＯＳトランジスタＰ１６のドレインは各々ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるＣＭＯＳ回路Ｃ１のゲートに接続され，ＣＭＯＳ回路Ｃ１の出力が出力部Ｙから取り出される。ＣＭＯＳインバータやＣＭＯＳ出力トランジスタは，第１の電源電位と第２の電源電位との間に直列接続されている。
【００４１】
入力Ａが０（Ｌ）から電源電圧（Ｈ）になる場合，トランスファゲートＴ２の出力は，緩やかにＨからＬになる。トランスファゲートＴ２の出力はＣＭＯＳ回路Ｃ１５のゲートに入力されるので，インバータの出力は緩やかにＬからＨになる。ＣＭＯＳ回路Ｃ１５の出力はＮＭＯＳトランジスタＮ１６のゲートに接続されているので，ＮＭＯＳトランジスタＮ１６は遅れてオンする。ＮＭＯＳトランジスタＮ１６のオン抵抗とスイッチングの遅れにより，ＰＭＯＳトランジスタＰ１のゲートの入力信号は遅れ，かつ緩やかにＨからＬになるので，ＣＭＯＳ回路Ｃ１の出力は，緩やかにＬからＨになる。
【００４２】
入力Ａが電源電圧（Ｈ）から０（Ｌ）になる場合，トランスファゲートＴ３の出力は，緩やかにＬからＨになる。Ｔ３の出力はＣＭＯＳ回路Ｃ１５のゲートに入力されるので，出力は緩やかにＨからＬになる。ＣＭＯＳ回路Ｃ１５の出力はＰＭＯＳトランジスタＰ１６のゲートに接続されているので，ＰＭＯＳトランジスタＰ１６は遅れてオンする。ＰＭＯＳトランジスタＰ１６のオン抵抗とスイッチングの遅れにより，ＮＭＯＳトランジスタＮ１のゲートの入力信号は遅れ，かつ緩やかにＬからＨになるので，ＣＭＯＳ出力回路Ｃ１の出力は，緩やかにＨからＬになる。
【００４３】
本実施の形態の場合にも，トランスファゲートのオン抵抗や，ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン抵抗をより大きくするために，複数のＮＭＯＳトランジスタやＰＭＯＳトランジスタをゲートに対して並列に接続した構成にしても良く，より緩やかな出力波形が得られる。
【００４４】
以上説明したように，第４の実施の形態によれば，インバータのオン抵抗により，出力トランジスタのゲート入力信号が緩やかに立ち上がり，立ち下がるので，図５（ａ），（ｂ）に示すように出力波形を非常に緩やかにすることができる。
【００４５】
以上，添付図面を参照しながら本発明にかかる半導体集積回路装置の出力回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４６】
【発明の効果】
以上説明したように本発明によれば，トランスファゲートを用いて出力波形の立ち上がり／立ち下がり時間を制御（波形勾配を緩やかに）する半導体集積回路装置の出力回路において，トランジスタのオン抵抗により出力トランジスタのゲート電位の上昇／下降を遅らせたり，トランスファゲートのスイッチングを遅らせたりすることにより，出力トランジスタの立ち上がり／立ち下がり波形勾配が緩やかな出力を得ることができ，スイッチングノイズを低減することが可能となった。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる出力回路図である。
【図２】第２の実施の形態にかかる出力回路図である。
【図３】第３の実施の形態にかかる出力回路図である。
【図４】第４の実施の形態にかかる出力回路図である。
【図５】第１〜第４の実施の形態と従来技術における出力回路での時間に対する出力電圧の関係を示した図であり，（ａ）は立ち上がり波形，（ｂ）は立ち下がり波形を表している。
【図６】従来技術による出力回路図である。
【符号の説明】
Ｐ１，Ｐ２，・・・，Ｐ７    ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，・・・，Ｎ７    ＮＭＯＳトランジスタ
Ｃ１，Ｃ４，Ｃ５          ＣＭＯＳ回路
Ｃ２，Ｃ３                ＣＭＯＳインバータ
Ｔ２，Ｔ３                トランスファゲート
ｎ１，ｎ２，・・・，ｎ７    ノード
Ｖｃ                      第１の電源電位
Ｖｓ                      第２の電源電位
Ａ                        入力部
Ｙ                        出力部
【要約】【課題】出力波形の立ち上がり／立ち下がり勾配を緩やかにする半導体集積回路装置の出力回路を提供する。
【解決手段】第１の電源電位と第２の電源電位との間に直列接続され，第１及び第２のトランスファゲートを用いて制御されるＣＭＯＳ回路Ｃ５と，ＣＭＯＳ回路Ｃ５から分割されるＣＭＯＳ回路Ｃ１を成す，ＰＭＯＳ及びＮＭＯＳトランジスタＰ１，Ｎ２と，ＰＭＯＳ及びＮＭＯＳトランジスタＰ１，Ｎ２のゲートに，ソース，ドレイン間が接続されるＮＭＯＳ及びＰＭＯＳトランジスタＮ６，Ｐ６と，ＮＭＯＳ及びＰＭＯＳトランジスタＮ６，Ｐ６のソース，ドレイン間にゲート，ドレインが接続されるＰＭＯＳ及びＮＭＯＳトランジスタＰ７，Ｎ７とを含む出力回路により，緩やかな勾配の出力波形を得ることができる。
【選択図】  図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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