(57)【特許請求の範囲】
【請求項１】
半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数のワード線及び選択線を形成し、前記補助導電領域の一部の上の選択線に開口部を形成し、
前記ワード線及び選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。
【請求項２】
半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、前記補助導電領域の一部の上の第１選択線に開口部を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、前記補助導電領域の一部の上の第２選択線に開口部を形成し、
前記第２選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第１及び第２選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第１及び第２選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。
【請求項３】
半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、前記補助導電領域の一部の上の第１選択線に開口部を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第１選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第１選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。
【請求項４】
半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、前記補助導電領域の一部の上の第２選択線に開口部を形成し、
前記第２選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第２選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第２選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法。
【請求項５】
第１ワード線及び第１選択線の上部に絶縁膜を形成する工程を含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、マスクプログラマブルＲＯＭ部を有する半導体記憶装置に関し、特にビット線として、主ビット線と副ビット線とを有する階層ビット線方式のＲＯＭのメモリセルアレイの構成に関するものであり、さらにダブルポリゲート電極を用いた高密度のＲＯＭメモリセル回路を含む半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
マスクＲＯＭのメモリセル方式としては、直接接続されたセルトランジスタに対し、エンハンスメント型のトランジスタとデプレッション型のトンランジスタを選択することによりＲＯＭデータを書き込むＮＡＮＤ型ＲＯＭと、並列に接続されたセルトランジスタに対して、選択的に閾値電圧を電源電圧以上に設定してＲＯＭデータを書き込むＮＯＲ型ＲＯＭがある。一般にＮＡＮＤ型ＲＯＭは高集積化に優れ、ＮＯＲ型ＲＯＭは高速化に優れているが、それぞれ逆は劣ってるという特長がある。
【０００３】
そこで、この特長を利用して、ＮＡＮＤ型ＲＯＭを用いてさらなる高集積化を図る開発が行われているが、ＮＡＮＤ型ＲＯＭでは素子分離領域の寸法シフトや段差が発生し、障害となっている。
また、従来のＮＯＲ型ＲＯＭとＮＡＮＤ型ＲＯＭの両方の利点を持ち合わせた高密度ＮＯＲ型ＲＯＭメモリセル方式が一部で採用されている。
【０００４】
このメモリセルは、素子分離酸化膜のないメモリセル領域に、セルトランジスタのソース／ドレイン領域でかつビットライン配線となる高濃度拡散領域を複数本平行に形成されており、このメモリセル領域上に、ゲート絶縁膜を介してビットライン配線となる高濃度拡散領域に対し直交するようにゲート電極が複数本平行に形成されている。
【０００５】
このように、上記メモリセルにおいては、ＬＯＣＯＳ膜のような素子分離酸化膜を使用しないため、基板表面は平坦であり、通常用いられる加工限界以下の加工ピッチを得ることができ、しかも、ゲート電極形成後、このゲート電極をマスクとして用いて、素子分離領域に、セルフアラインでイオン注入することにより素子分離を行うため、高集積化には大きな効果がある。
【０００６】
ところが、半導体装置に対する大容量化の要求は非常に厳しく、さらなる高集積化の検討がなされている。
例えば、上述のような高集積化に適したＮＡＮＤ型ＲＯＭや高密度ＮＯＲ型ＲＯＭにおいて、さらに高集積化を行うためにゲート電極を多層構造にして、メモリセルの高密度化を図る手法がある。特開昭５３−４１１８８号にはＮＡＮＤ型ＲＯＭに対して、特開昭６３−１３１５６８号には高密度ＮＯＲ型ＲＯＭに対して２層ゲート電極を用いた半導体装置が提案されている。
【０００７】
さらに、高速読み出しのために、特開平６−１０４４０６号に階層ビット線方式が提案されている。この方式は、主ビット線に選択トランジスタを介して副ビット線を複数本接続し、階層構造にした方式である。以下に、この階層ビット線方式について説明する。
図２１に階層ビット線方式と採用したメモリのレイアウトパターンを、図２２にこのメモリの等価回路図を示す。
【０００８】
図２１において、２００は階層ビット線方式のＲＯＭであり、第１導電型の半導体基板２００ａを備え、半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２……が設けられている。
例えば、バンク領域ＢＡＮＫ１は、半導体基板２００ａ上に形成された第２導電型の拡散層からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ａ、ＷＬ２Ａ……ＷＬ３２Ａと、隣接する副ビット線間に配設され、ワード線をゲート電極とするメモリセルＭとを有している。ここでメモリセルＭ１〜Ｍ７は、ワード線ＷＬ２Ａをゲート電極とするものである。
【０００９】
このバンク領域ＢＡＮＫ１は、副ビット線の一端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１、ＢＢ１２と、副ビット線の他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ２１、ＢＢ２２と、補助導電領域と副ビット線間に構成されるバンク選択トランジスタ（バンクセル）ＢＴ１Ａ〜ＢＴ４Ａと、このバンクセルのゲート電極となるポリシリコンからなるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａとを有している。ここでは、副ビット線ＳＢ２Ａの他端側部分と、該補助導電領域ＢＢ２１との間にはバンクセルＢＴ３Ａが形成され、副ビット線ＳＢ３Ａの一端側部分と、補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ａが形成されており、副ビット線ＳＢ５Ａの一端側部分と、補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成され、副ビット線ＳＢ４Ａの他端側部分と、補助導電領域ＢＢ２２の間にはバンクセルＢＴ４Ａが形成されている。また上記ワード線ワード線ＷＬ１Ａ、ＷＬ２Ａ……と平行に配置されるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａは、上記各バンクセルＢＴ１Ａ〜ＢＴ４Ａのゲートとなっている。
【００１０】
補助導電領域ＢＢ１１、ＢＢ１２は、それぞれコンタクトホールＣ１１、Ｃ１２を介して、金属配線である主ビット線ＭＢ１、ＭＢ２に接続され、補助導電領域ＢＢ２１、ＢＢ２２は、それぞれコンタクトホールＣ２１、Ｃ２２を介して、金属配線である主グランド線ＭＧ１、ＭＧ２に接続されている。
また、バンク領域ＢＡＮＫ２は、半導体基板２００ａ上に形成された第２導電型の拡散層からなる複数の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ｂ……と、隣接する副ビット線間に構成され、ワード線をゲート電極とするメモリセルＭとを有している。
【００１１】
このバンク領域ＢＡＮＫ２は、副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビット線と同じ導電型補助導電領域ＢＢ１１、ＢＢ１２を、バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、補助導電領域ＢＢ１１との間にバンクセルＢＴ２Ｂが形成され、副ビット線ＳＢ５Ｂの他端側部分と、補助導電領域ＢＢ１１との間にバンクセルＢＴ１Ｂが形成されている。また、上記ワード線と平行に配置されているバンク選択線ＢＳ１Ｂ、ＢＳ２Ｂは、それぞれバンクセルＢＴ１Ｂ、バンクセルＢＴ２Ｂのゲートとなっている。
【００１２】
次に動作について簡単に説明する。
なお、以下の説明では、半導体基板の導電型はＰ型、副ビット線及び補助導電領域はＮ＋  型であるとして説明する。
バンクセル又はメモリセルの選択は、対応するバンク選択線またはワード線の電位を高レベルとすることにより行うことができる。また、バンクセル又はメモリセルの閾値は、ゲート領域に打ち込まれるボロンイオンの注入量の増大に伴って上昇するので、イオンの注入量によって調節することができる。閾値が上昇したバンクセル又はメモリセルでは、ワード線の電位が高レベルでもオフ状態を維持するオフセルとすることができ、一方その他のバンクセル又はメモリセルはオンセルとすることができる。なお、バンク選択線の配置領域のうちの、バンクセルを構成させない領域ＢＡＲは、イオン注入により、バンク選択線の電位に関係なくオフ状態となるように設定している。
【００１３】
１つのバンク領域に含まれる１つのメモリセルを選択する場合には、このメモリセルのゲート電極となるワード線を高レベルとし、かつ、このメモリセルのソール及びドレインに接続されている副ビット線につながるバンクセルのゲート電極であるバンク選択線を高レベルにする。具体的には、バンク領域ＢＡＮＫ１におけるメモリセルＭ４を選択する場合、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ａ、ＢＳ４Ａを高レベルとし、バンクセルＢＴ１Ａ、ＢＴ４Ａを選択する。これにより、これら副ビット線ＳＢ５Ａ、ＳＢ４ＡはコンタクトホールＣ１１、Ｃ２２を介して、主ビット線ＭＢ１、主グランド線ＭＧ２に接続される。このとき、主グランド線ＭＧ２はＧＮＤに接続され、主ビット線ＭＢ１はデータ線に接続されて、メモリセルの情報が読みだされる。
【００１４】
以上のような階層ビット線方式のＲＯＭメモリアレイ構成は前述の２層ポリゲートＲＯＭにおいても同様に使用されてきた。
【００１５】
【発明が解決しようとする課題】
このように従来の階層ビット線方式では、副ビット線ごとにバンクセルが設けられており、共通の補助導電領域に接続するバンクセルの数だけバンク選択線が必要であり、バンクセルのメモリセルアレイに占める面積が大きくなる。また、副ビット線と主ビット線はバンクセルを介して接続されるため、バンクセルのゲート幅を小さくするとビット線電流が減少し、読み出し時間が増大する。そのためバンクセルのゲート幅は可能な限り大きくする必要があるが、ゲート幅の増加はバンク領域の面積の増加、すなわちメモリセルアレイの面積増加を招く。
【００１６】
つまり、バンクセルのゲート幅を拡大することにより、ビット線電流を増やすことができ、メモリセルの読み出しマージンの拡大を図ることができるが、一方では、メモリセルアレイの面積の増加を招いた。
本発明は上記のような問題点を解決するためになされたもので、バンク領域の面積増加を招くことなく、バンクセルのゲート幅を最大限大きくでき、高速化に有効な半導体記憶装置を得ることを目的としている。
【００２２】
【課題を解決するための手段】
本発明の方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数のワード線及び選択線を形成し、前記補助導電領域の一部の上の選択線に開口部を形成し、
前記ワード線及び選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【００２３】
また、本発明の方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域と形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、前記補助導電領域の一部の上の第１選択線に開口部を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、前記補助導電領域の一部の上の第２選択線に開口部を形成し、
前記第２選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第１及び第２選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第１及び第２選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【００２４】
さらに、本発明の製造方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、前記補助導電領域の一部の上の第１選択線に開口部を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第１選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第１選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【００２５】
また、本発明の製造方法によれば、半導体基板上に、メモリセルアレイを構成するソ−ス／ドレイン、副ビットライン、補助導電領域を形成し、
前記半導体基板上に、第１ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第１ワード線及び第１選択線を形成し、
前記第１ワード線及び第１選択線にサイドウォール絶縁膜を形成し、
得られた半導体基板上に、第２ゲート絶縁膜を介して、メモリセルアレイを構成する互いに平行な複数の第２ワードライン及び第２選択線を形成し、前記補助導電領域の一部の上の第２選択線に開口部を形成し、
前記第２選択線の開口部にサイドウォール絶縁膜を形成し、
得られた半導体基板上全面に層間絶縁膜を堆積し、
前記第２選択線の開口部に対してコンタクト形成のためのレジストパターンを形成し、
前記第２選択線の開口部を利用して、セルフアラインで前記レジストパターンより小さなコンタクト開口部を形成することからなる半導体装置の製造方法が提供される。
【００２６】
【発明の実施の形態】
本発明における半導体装置は、少なくとも、半導体基板表面に形成された不純物拡散層と、この不純物拡散層を含む半導体基板上に絶縁膜を介して形成されたゲート電極と、このゲート電極上方に形成された導電層とを含む半導体装置であればよく、このような半導体装置において、導電層が、不純物拡散層上に存在するゲート電極に形成された開口部を通して、不純物拡散層と接続されてなるコンタクト部の取り出し構造を有していることをその特徴の１つとしている。このようなコンタクト部の取り出し構造は、ＲＯＭ、ＤＲＡＭ等のメモリ、その他ロジックデバイス等種々の半導体装置に適用することができる。
【００２７】
この半導体装置を形成する半導体基板としては、Ｎ型、Ｐ型のいずれの導電型を有していてもよく、さらに、半導体基板にＮ型又はＰ型の不純物を含む高濃度領域やウェル等が形成されていてもよい。
本発明の半導体装置は、単に、不純物拡散層と導電層とを接続するコンタクト部の取り出し構造を有するのみならず、このコンタクト部の取り出し構造が、不純物拡散層からなる副ビット線と金属層からなる主ビット線との接続に適用されている階層ビット線方式のメモリ等に利用されている場合の半導体装置であってもよい。このようなメモリセルアレイと主及び副ビット線とからなる階層ビット方式の半導体装置は、一般にメモリセルアレイの両端部において、メモリセルアレイを構成する各メモリセルと接続された副ビット線が、それぞれ選択トランジスタを介して主ビット線と接続する構成を有している。主ビット線は、選択トランジスタを構成する選択線に形成された開口部を通して、その選択トランジスタの一方の端子と接続されていてもよいし、開口部周辺に複数の選択トランジスタが形成される場合には、開口部が形成された選択線以外の別の選択線によって構成される選択トランジスタの一方の端子と接続されていてもよい。なお、副ビット線を構成する拡散層は、通常拡散層を構成するイオン種を１０２０ｃｍ−３台程度の濃度で有するものであることが好ましく、主ビット線を構成する金属層は、Ａｌ、Ｃｕ、Ｐｔ、高融点金属（例えばＷ、Ｔａ、Ｔｉ等）等を用いることができる。また、１本の主ビット線と接続される副ビット線の数は特に限定されるものではないが、例えば、２〜８本程度が好ましく、主ビット線と各副ビット線とは、１つの選択トランジスタを介して接続されていてもよいし、２以上の並列接続された選択トランジスタを介して接続されていてもよい。
【００２８】
本発明の半導体装置は、このようなコンタクト部の取り出し構造を有する限り、１層ゲート電極構造、第１ゲート電極と第２ゲート電極とが交互に平行に形成された２層ゲート電極構造又は多層ゲート電極構造を有するメモリセル等として使用することができる。例えば、１層ゲート電極構造の場合、メモリセルアレイを構成するワード線（ゲート電極）と選択トランジスタを構成する選択線（ゲート電極）とは、同一のゲート電極層をパターニングして構成される。よって、メモリセルアレイの両端部で、それぞれ選択線に開口部を形成されることとなる。また、２層ゲート電極構造の場合には、メモリセルアレイのワード線の本数にもよるが、上記と同様、メモリセルアレイの両端部で同一のゲート電極層により開口部を有する選択線が形成されていてもよいし、異なるゲート電極層により開口部を有する選択線が形成されていてもよい。ゲート電極としては、通常ゲート電極又はワード線として用いることができる材料、例えばポリシリコン、シリサイド等により、ＣＶＤ法等の公知の方法により形成することができる。
【００２９】
また、本発明の半導体装置は、主として、行列状に配設されたメモリセルアレイと選択トランジスタと副ビット線と主ビット線とからなるバンクを１つ又は複数備えるＲＯＭ等のメモリに適用することができる。このメモリとして使用される半導体装置においては、副ビット線は、行方向に複数本形成されており、互いに隣接する副ビット線が、交互に一端部又は他端部に形成された複数の選択トランジスタのうちの１つの選択トランジスタの一方の端子に接続される。
【００３０】
上記のメモリとして使用される半導体装置においては、隣合う副ビット線に接続された選択トランジスタの他方の端子が、それぞれ前記選択トランジスタを構成する選択線に形成された開口部を通して、異なる主ビット線に接続されてなるコンタクト取り出し構造を有している。なお、ここでの選択線は、上述のような１層ゲート電極構造や２層ゲート電極構造のいずれの構造を有していてもよく、またその形状は、加工のしやすさからいえば、メモリセルアレイにおけるゲート電極と同様の形状、線幅で、これらに互いに平行に形成されることが好ましい。しかし、例えば、選択トランジスタの駆動能力を変化させる場合や、選択トランジスタのレイアウト等によっては、１つの選択線において、その線幅を部分的に異ならせるように形状を変化させてもよいし、各選択線の線幅を種々変化させて形成してもよい。
【００３１】
さらに、上記のメモリとして使用される半導体装置においては、例えば、メモリセルアレイにおける４本の副ビット線を一単位として、そのうちの１本の副ビット線を隣接するバンクにまで延設させて、共有して使用してもよい。また、２本以上の副ビット線を隣接するバンクと共有してもよい。例えば、２本の副ビット線を隣接するバンクと共有する場合には、互いに異なる側に隣接するバンクと共有することが好ましい。４本の副ビット線は、そのうちの２本がメモリセルアレイの一端部に、他の２本がメモリセルアレイの他端部に配置している選択トランジスタと接続されていることが好ましく、この選択トランジスタと主ビット線との接続において、上述のようなコンタクト取り出し構造が利用される。なお、一単位とする副ビット線は、特に４本に限定されず、それ以上の本数、例えば６本、８本等でレイアウトされてもよい。また、同一の主ビット線に接続される副ビット線の数も、これに対応して変化させてもよい。さらに、所定の数の副ビット線ごと、つまり所定の数のメモリセルアレイ列ごとに、メモリセルの導電を阻止する分離帯を設けてもよい。このような分離帯は、通常素子分離に用いる種々の方法を使用することができるが、好ましくは、基板と同じ導電型の不純物領域を１０１８〜１０１９ｃｍ−３程度の濃度で配置させることが好ましい。
【００３２】
上述のような半導体装置は、それぞれの工程自体は公知の方法、例えば、イオン注入、ＣＶＤ法や蒸着法による導電膜又は絶縁膜の積層、フォトリソグラフィ及びエッチング工程によるパターニング又は開口形成等により、適宜製造することができるが、その詳細については以下の実施例において説明する。
以下、本発明の半導体装置及びその製造方法について、図面に基づいて詳細に説明するが、これらの実施形態によってこの発明は限定されるものではない。
【００３３】
実施形態１：
本発明の半導体装置の一例であるマスクＲＯＭのメモリセルの平面図及び回路図を、それぞれ図１及び図２に示す。また、図１のＡ−Ａ′線断面図を図３に示す。
【００３４】
このマスクＲＯＭのメモリセルは、特開平６−１０４４０６号に示すような高密度ＮＯＲ型ＲＯＭメモリーセルにおいて、副ビットラインである高濃度拡散配線部に接続されるバンク選択線及び、このバンク選択線と主ビット線とのコンタクト領域の構成に関するものである。
図１に示すように、１０１は階層ビット線方式のＲＯＭであり、第１導電型のＰ型半導体基板２００ａを備え、半導体基板２００ａの所定の表面領域は複数のブロックに区分されており、各ブロックに対応してバンク領域ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２……が設けられている。
【００３５】
例えば、バンク領域ＢＡＮＫ１は、半導体基板２００ａ上に形成された第２導電型の拡散層からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交差して配線されるポリシリコンからなる複数のワード線ＷＬ１Ａ、ＷＬ２Ａ……ＷＬ３２Ａと、隣接する副ビット線間に配設され、ワード線をゲート電極とするメモリセルＭとを有している。ここでメモリセルＭ１〜Ｍ７は、ワード線ＷＬ２Ａをゲート電極とするものである。
【００３６】
このバンク領域ＢＡＮＫ１は、副ビット線の一端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ１１、ＢＢ１２と、副ビット線の他端側に配置された、副ビット線と同じ導電型の補助導電領域ＢＢ２１、ＢＢ２２と、補助導電領域と副ビット線間に構成されるバンク選択トランジスタ（バンクセル）ＢＴ１Ａ〜ＢＴ４Ａと、このバンクセルのゲート電極となるポリシリコンからなるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａとを有している。ここでは、副ビット線ＳＢ２Ａの他端側部分と、該補助導電領域ＢＢ２１との間にはバンクセルＢＴ３Ａが形成され、副ビット線ＳＢ３Ａの一端側部分と、補助導電領域ＢＢ１１との間にはバンクセルＢＴ２Ａが形成されており、副ビット線ＳＢ５Ａと、補助導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成され、副ビット線ＳＢ４Ａと、補助導電領域ＢＢ２２の間にはバンクセルＢＴ４Ａが形成されている。また上記ワード線ワード線ＷＬ１Ａ、ＷＬ２Ａ……と平行に配置されるバンク選択線ＢＳ１Ｂ、ＢＳ２Ａ〜ＢＳ４Ａは、上記各バンクセルＢＴ１Ａ〜ＢＳ４Ａのゲートとなっている。なお、バンク選択線下の所望の領域には素子分離領域ＦＤが形成されている。
【００３７】
補助導電領域ＢＢ１１、ＢＢ１２は、それぞれコンタクトホールＣ１１、Ｃ１２を介して、金属配線である主ビット線ＭＢ１、ＭＢ２（図示せず）に接続され、補助導電領域ＢＢ２１、ＢＢ２２は、それぞれコンタクトホールＣ２１、Ｃ２２を介して、金属配線である主グランド線ＭＧ１、ＭＧ２（図示せず）に接続されている。
【００３８】
また、バンク領域ＢＡＮＫ２は、ＢＡＮＫ１と同様に構成されており、副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビット線と同じ導電型補助導電領域ＢＢ１１、ＢＢ１２を、バンク領域ＢＡＮＫ１との間で共有している。ここでは、副ビット線ＳＢ３Ｂの他端側部分と、補助導電領域ＢＢ１１との間にバンクセルＢＴ２Ｂが形成され、副ビット線ＳＢ５Ｂと、補助導電領域ＢＢ１１との間にバンクセルＢＴ１Ａが形成されている。また、上記ワード線と平行に配置されているバンク選択線ＢＳ１Ｂ、ＢＳ２Ｂは、それぞれバンクセルＢＴ１Ａ、バンクセルＢＴ２Ｂのゲートとなっている。
【００３９】
バンク領域ＢＡＮＫ０もバンク領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット線、複数のワード線、複数のバンク選択線を有し、さらに、補助導電領域ＢＢ２１、ＢＢ２２を、バンク領域ＢＡＮＫ１との間で共有している。
また、バンク領域ＢＡＮＫ１の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、バンク領域ＢＡＮＫ２の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂは、相対して隣接する一部の副ビット線同士（ＳＢ１ＡとＳＢ１Ｂ、ＳＢ５ＡとＳＢ５Ｂ）がそれぞれ延長して互いに接続されている。よって、相接続した副ビット線ＳＢ５Ａ及びＳＢ５Ｂと補助導電領域ＢＢ１１との間に形成されるバンクセルＢＴ１Ａは互いに共有されることとなる。
【００４０】
以下に、上記マスクＲＯＭの特長部分についてさらに詳述する。
隣接するバンク領域で兼用して用いられるバンク選択線ＢＳ１Ｂ（図３中、３）及びＢＳ４Ａは補助導電領域ＢＢ１１（図３中、２），ＢＢ１２及びＢＢ２１、ＢＢ２２上でそれぞれ開口部を有しており、その開口部の補助導電領域ＢＢ１１，ＢＢ１２、ＢＢ２１、ＢＢ２２に主ビット線（図２中、ＭＢ１：図３中、４）、グランド線とのコンタクトホールＣ１１、Ｃ１２、Ｃ２１、Ｃ２２が形成されている。なお、メモリセルのワードライン３ｃは、バンク選択線３ａ、３ｂとそれぞれ平行に、一定間隔と保持して形成されている。
【００４１】
このような構造とすることにより、バンクセルＢＴ１Ａのゲート幅は、効率良く最大限に取ることが可能になり、ビット線電流の増加を図ることができる。また、バンクセルＢＴ１Ａのゲート幅とバンクセルＢＴ２Ａ、ＢＴ２Ｂのゲート幅を同一に設定すれば、選択したバンクセルに拘らずビット線電流を等しくでき、これにより読み出しマージンを増大できる。
【００４２】
このようなメモリセルにおいては、例えばメモリセルＭ４を読み出す場合、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ｂ、ＢＳ４Ａを高レベルとし、バンクセルＢＴ１Ａ、ＢＴ４Ａを選択する。これによりメモリセルＭ４の両端につながる副ビット線ＳＢ５Ａ、ＳＢ４ＡはコンタクトホールＣ１１、Ｃ２２を介して、主ビット線ＭＢ１、グランド線ＭＧ２に接続される。
【００４３】
実施形態２：
本発明の半導体装置の別の例であるマスクＲＯＭのメモリセルの平面図を図４〜図６に示す。また、図４〜図６のＢ−Ｂ′線断面図、Ｃ−Ｃ′線断面図、Ｄ−Ｄ′線断面図をそれぞれ図７〜図９に示す。なお、これら図４〜図６のマスクＲＯＭのメモリセルの回路図は、図２と同一である。
【００４４】
この階層ビット線方式のマスクＲＯＭ１０１のメモリセルは、昭６３−１３１１５６８号に示すような２層ゲート電極を用いた高密度ＮＯＲ型ＲＯＭメモリーセルにおいて、副ビットラインである高濃度拡散配線部に接続されるバンク選択線及び、このバンク選択線と主ビット線とのコンタクト領域の構成の関するものである。
【００４５】
図４及び図７に示すように、図１のマスクＲＯＭのゲート電極が１層のものであるのに対して、ワード線ＷＬ１Ａ，ＷＬ２Ａ……とバンク選択線ＢＳ１Ｂ，ＢＳ２Ａ……に使用されているゲート電極が第１ゲート電極３ａ、３ｃと２層目の第２ゲート電極９ｂ、９ｃが交互に隙間なく配置されている構成となっている以外、その他の構成及び動作は実質的に図１のマスクＲＯＭと同様である。
【００４６】
このような構成により、メモリセル領域の縮小がなされており、図１の１層ゲート構造に比べ、ゲート配線間のスペースをとる必要がないので、バンク選択トランジスタＢＴ１Ａ、ＢＴ４Ａのサイズを大きくでき、能力もさらに大きくできる。
また、ゲート電極間を隙間なく配置できることから、２層目のゲート電極９ｂ、９ｃの加工時に、薄いゲート酸化膜８をエッチングストッパーとして用いることなく、２層目のゲート酸化膜８が露出しない構成とすることが可能なので、２層目のゲート電極９ｂ、９ｃの加工が容易になる（高選択エッチが必要ない）という利点もある。なお、コンタクト周辺領域は露出するが、コンタクト周辺領域は高濃度領域なので、ここでの酸化膜はゲート酸化膜のほぼ３倍の膜厚が形成されるので問題はない。
【００４７】
また、上述の図４及び図７のマスクＲＯＭにおいては、開口部が形成されるバンク選択線ＢＳ１Ｂ……が第１ゲート電極３ａで構成されているのに対し、開口部が形成されるバンク選択線ＢＳ１Ｂ……が第２ゲート電極９ａで構成された例を図５及び図８に示す。また、開口部が形成されるバンク選択線ＢＳ１Ｂ……が第２ゲート電極９ａ、バンク選択線ＢＳ４Ａ……が第１のゲート電極３ａで交互に構成された例を図６及び図９に示す。
【００４８】
開口部が形成されるバンク選択線を、図４及び図５に示したように、１層目又は２層目の一方のゲート電極で構成すれば、コンタクト部のアライメント余裕をより小さくでき、マスクＲＯＭ自体の縮小化を図ることができるが、このように構成しようとすればワード線が奇数本になってしまい、１本のワード線がダミー線となる。また、開口部が形成されるバンク選択線を、図６に示したように、１層目及び２層目の両方のゲート電極で構成すれば、通常ワード線は偶数で用いられるので、ダミー線は形成しなくてすみ、面積をより縮小化できることとなる。
【００４９】
実施形態３：
本発明の半導体装置のさらに別の例であるマスクＲＯＭのメモリセルの平面図及び回路図を、それぞれ図１０及び図１１に示す。
この階層ビット線方式のマスクＲＯＭのメモリセルが、図１のマスクＲＯＭと異なる点は、図１のマスクＲＯＭが、相対して隣接するバンク領域ＢＡＮＫ１とバンク領域ＢＡＮＫ２との副ビット線の一部（ＳＢ１ＡとＳＢ１Ｂ、ＳＢ５Ａ、ＳＢ５Ｂ）がそれぞれ延長して互いに接続されており、この相接続された副ビット線ＳＢ５Ａ、ＳＢ５Ｂと補助導電領域ＢＢ１１との間に共有するバンクセルＢＴ１Ａが形成されているのに対し、図１０のマスクＲＯＭは、相対して隣接する副ビット線同士は接続されず、独立しており、バンクセルも共有せず、それぞれ独立に形成されている点である。
例えば、図１０において、副ビット線ＳＢ３、ＳＢ４に対し、それぞれバンクセルＢＳＯ１、ＢＳＥ２がつながっている。
【００５０】
実施形態４：
本発明の半導体装置のさらに別の例であるマスクＲＯＭのメモリセルにおけるバンク選択トランジスタの平面図を図１２に示す。
図１２のバンク選択トランジスタのうち、右側のバンク選択トランジスタＢＴ２Ａは、実施形態１〜２のバンク選択トランジスタＢＴ２Ａと同一、実施形態３のバンク選択トランジスタＢＳＯ１と実質的に同一であるが、実施形態１〜３のバンク選択トランジスタを左側のバンク選択トランジスタＢＴ０Ａのように形成してもよい。
このような選択トランジスタＢＴ０Ａでは、バンク選択線ＢＳ２Ａの線幅を大きくすればするほどバンクセルの能力を増大させることができる。
【００５１】
実施形態５：
本発明の半導体装置のさらに別の例であるマスクＲＯＭのメモリセルにおけるバンク選択トランジスタの平面図を図１３、このマスクＲＯＭの回路図を図１４に示す。
このマスクＲＯＭは、図１３及び１４に示すように、バンクセルの一部にバンク選択トランジスタＢＳＯ１、ＢＳＯ２を２つ、バンク選択線ＢＯ１に並列接続して形成している。
このような構成にすることにより、補助導電領域の面積を減らすことができ、ビット線につながる基板拡散部の接合容量を低減させることができるので、ビット線配線容量低減によって半導体装置の高速化を図ることができる。
【００５２】
実施形態６：
本発明の半導体装置のさらに別の例である半導体メモリセルの高濃度拡散層と選択線との接続部を示す。
このメモリセルは、図１５（ａ）の平面図と、図１５におけるＥ−Ｅ′線断面図である図１５（ｂ）とに示したように、基板２０と逆導電型の拡散層２１とを接続していてもよいし、基板２０と逆導電型のウェル２３を形成し、そのウェル２３中に基板２０と同じ導電型の拡散層２２とを接続するものであってもよい。
【００５３】
実施形態７：
本発明の半導体装置のさらに別の例であるマスクＲＯＭのメモリセルの平面図を図１６に示す。
このメモリセルは、隣接する副ビット線に挟まれたメモリセル列の所定列毎にメモリセルの導通を禁止するための分離帯１４、１５を有する。
このメモリセルは２層ゲート電極を用いたものであり、分離帯１４及び１５はそれぞれ第１ゲート電極３ａ、３ｂ、３ｃ及び第２ゲート電極９ａ、９ｃに対応する分離帯である。
【００５４】
この分離帯に挟まれた１つのバンク領域ＢＡＮＫ１における一端側の補助導電領域ＢＢ１１は、バンク領域ＢＡＮＫ２とにより共有され、バンク領域ＢＡＮＫ１とＢＡＮＫ２とで共有する副ビット線ＳＢ１Ａ、ＳＢ５Ａは、それぞれ、バンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂを介し、さらにバンク選択トランジスタＢＴ２Ａを介して副ビット線ＳＢ３Ａに接続されている。また、ＳＢ１Ａ〜ＳＢ５Ａの他端側に配置された補助導電領域ＢＢ２１は、バンク領域ＢＡＮＫ０との間で共有され、この補助導電領域ＢＢ２１と副ビット線ＳＢ２Ａ、ＳＢ４Ａとの他端側部分との間に、それぞれバンク選択トランジスタＢＴ３Ａ、ＢＴ４Ａが形成されている。
【００５５】
上記のように、バンク領域内に分離帯を形成することにより、読み出し時に、読み出しを意図しないメモリセルで発生する回り込み電流を防止して、誤動作を阻止することができる。
【００５６】
実施形態８：
本発明の半導体装置の製造方法を図１７及び図１８に基づいて説明する。図１７及び図１８は図１のＡ−Ａ′線断面図である。
【００５７】
まず、図１７（ａ）に示したように、半導体基板２００ａ上に酸化膜１６を形成し、半導体基板２００ａと逆導電型不純物のイオン注入マスクとして、レジストパターン１７を形成する。そして、このレジストパターン１７をマスクとして逆導電型の不純物のイオンの注入を行い、半導体基板２００ａ上に、副ビットライン及び補助導電領域となるＮ＋  拡散層２を形成する。イオン注入は、例えば、ＮＭＯＳであれば、砒素イオン（Ａｓ＋  ）を１０１５ｃｍ−２台の注入量、４０ｋｅＶの注入エネルギーで行う。
【００５８】
次に、図１７（ｂ）に示したように、半導体基板２００ａ上に膜厚５０〜３００Å程度のゲート酸化膜１２を形成し、ゲート酸化膜１２上にゲート電極３をメモリセル領域に複数本、並列に配置する。ゲート電極３は、例えば、２０００Å〜３０００Å厚のＮ＋  ＰｏｌｙＳｉ膜又は１０００Å厚の下層Ｎ＋  ＰｏｌｙＳｉ膜と１０００Å厚の上層タングステンシリサイド膜とからなる２層構造のものが用いられる。また、ゲート電極３の上部には、ゲート電極３のエッチング時のマスクとして用いられる絶縁膜１８を形成しておく。この絶縁膜１８は、後の金属配線との層間絶縁膜としても用いる。なお、ゲート電極３は、図１に示したように、コンタクトの形成領域に開口部を持つパターンで形成されている。
【００５９】
さらに、図１７（ｃ）に示したように、ゲート電極３の側壁にサイドウォール絶縁膜１９を形成する。このサイドウォール絶縁膜１９も、後の金属配線との層間絶縁膜として用いることができ、また、後工程でセルフアラインコンタクト形成にも利用することができる。次いで、得られた半導体基板２００ａ上全面に層間絶縁膜１４を形成する。なお、コンタクトの形成領域は、ゲート電極３の開口部により、層間絶縁膜１４の表面に凹部が形成される。
【００６０】
そして、図１７（ｄ）に示したように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン２９を形成し、異方性のエッチングを行って、コンタクトホールを形成する。事前に形成された凹部により、セルアラインでコンタクトホールが形成できるので、アライメント余裕を大きく取る必要がなく、メモリアルアレイの縮小に有効である。
【００６１】
さらに、図１７（ｅ）に示したように、金属配線４の形成、保護膜１７の形成工程等を経て、半導体装置の前半工程が完了し、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明では省略しているが、途中工程でトランジスタのＶｔｈコントロール注入、素子分離イオン注入、またマスクＲＯＭならば、ＲＯＭデータ書込み工程等を適宜行う。また、ＣＭＯＳ構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【００６２】
また図１８（ａ）〜（ｅ）は、図１７（ａ）〜（ｅ）に対し、サイドウォール絶縁膜１９の形成工程を省略したのみで実質的に図１７（ａ）〜（ｅ）の製造工程と同様に形成できるため、その説明は省略する。図１８（ａ）〜（ｅ）の製造工程においては、ゲート電極３と金属配線４間の絶縁性における信頼性はやや劣る可能性はあるが、工程の簡略化には効果が大きい。
【００６３】
実施形態９：
本発明の半導体装置の製造方法を図１９に基づいて説明する。図１９は図４のＢ−Ｂ′線断面図である。
【００６４】
まず、半導体基板２００ａ上に酸化膜を形成し、半導体基板２００ａと逆導電型の不純物のイオン注入マスクとして、レジストパターンを形成し、逆導電型の不純物のイオン注入を行い、半導体基板２００ａ上に、図１９（ａ）に示したような副ビットライン及び補助導電領域となるＮ＋  拡散層２を形成する。イオン注入は、例えばＮＭＯＳであれば、砒素イオン（Ａｓ＋  ）を１０１５ｃｍ−２台の注入量、４０ｋｅＶの注入エネルギーで行う。さらに、半導体基板２００ａ上に膜厚５０〜３００Å程度の第１のゲート酸化膜１２を形成し、ゲート酸化膜１２上に第１ゲート電極３をメモリセル領域に複数本、並列に配置する。ゲート電極３としては、例えば、２０００Å〜３０００Å厚のＮ＋  ＰｏｌｙＳｉ膜又は１０００Å厚の下層Ｎ＋  ＰｏｌｙＳｉ膜と１０００Å厚の上層タングステンシリサイド膜とからなる２層構造のものが用いられる。また、第１ゲート電極３の上部には、第１ゲート電極３のエッチング時のマスクとして用いられる絶縁膜１８を形成しておく。この膜は、後第２ゲート電極９間との層間絶縁膜としても用いる。また、図４に示したように、第１ゲート電極３には、コンタクトの形成領域に開口部を持つパターンが用いられている。なお、第１ゲート電極３の側壁にはサイドウォール絶縁膜１９を形成する。この膜も、後の第２ゲート電極９間との層間絶縁膜として用い、また、後工程でセルフアラインコンタクト形成にも利用する。
【００６５】
さらに、図１９（ｂ）に示すように、第２ゲート電極９を使ったトランジスタのチャネル部となる領域に第２ゲート酸化膜２８を形成し、ゲート電極間の絶縁膜となる１８、１９及び第２ゲート酸化膜２８上に、第２ゲート電極９を、レジストパターンをマスクとしてエッチングし、メモリセル領域では第１ゲート電極３の間に平行して形成する。また、第１ゲート電極を使ったトランジスタと同様に、周辺回路部にこの第２ゲート電極を使ったトランジスタを形成してもよい。ゲート電極９としては、例えば、２０００Å〜３０００Å厚のＮ＋  ＰｏｌｙＳｉ膜又は１０００Å厚の下層Ｎ＋  ＰｏｌｙＳｉ膜と１０００Å厚の上層タングステンシリサイド膜とからなる２層構造のものが用いられる。また、第２ゲート電極９の上部には、第２ゲート電極９のエッチング時のマスクとして用いされる絶縁膜３１を形成しておく。この膜は、後の金属配線間との層間絶縁膜としても用いる。
【００６６】
マスクＲＯＭとして使う場合は、後工程のＲＯＭデータ書込みイオン注入時に、第１ゲート電極５側のトランジスタと第２ゲート電極１１側のトランジスタを同時に注入を行いたいので、第１ゲート電極３のイオン注入阻止能と第２ゲート電極９のイオン注入阻止能は同一になるよう、膜の材料と膜厚を選んで設定しておくことが望ましい。また、該第２ゲート電極９の形成方法としては通常のフォトリソグラフィーとドライエッチングの手法以外に、埋め込みエッチバック等の手法を用い、セルフアラインで形成すれば、第１ゲート電極３と第２ゲート電極９が重なり合うことが防げ、後工程のＲＯＭデータ書込みイオン注入時に、重なり部分で注入不足となる不良を防ぐことができる。
【００６７】
次に、図１９（ｃ）に示したように、得られた半導体基板２００ａ上全面に層間絶縁膜３４を形成する。コンタクトの形成領域は、ゲート電極３の開口部により、層間絶縁膜３４表面に凹部が形成される。
そして、図１９（ｄ）に示すように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン２９を形成し、異方性のエッチングを行って、コンタクトホールの形成を行う。事前に形成された凹部により、セルフアラインでコンタクトホールが形成できるので、アラインメント余裕を大きく取る必要がなく、メモリセルアレイの縮小に有効である。
【００６８】
さらに、図１９（ｅ）に示すように、金属配線４の形成、保護膜１７の形成工程等を経て、半導体装置の前半工程が完了し、さらに、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明では省略しているが、途中工程でトランジスタのＶｔｈコントロール注入、阻止分離イオン注入、またマスクＲＯＭならば、ＲＯＭデータ書込み工程等を適宜行う。また、ＣＭＯＳ構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【００６９】
実施形態１０：
本発明の半導体装置の製造方法を図２０に基づいて説明する。図２０は図６のＤ−Ｄ′線断面図である。
【００７０】
まず、図２０（ａ）に示したように、実施形態９と同様に、拡散層２が形成された半導体基板２００ａ上に絶縁膜１８、サイドウォール絶縁膜１９を有する第１ゲート電極３を形成する。ここで、第１ゲート電極３には、バンク領域１つおきにコンタクトの形成領域に開口部を持つパターンが用いられている。
次いで、図２０（ｂ）に示したように、実施形態９と同様に、絶縁膜３１を有する第２ゲート電極９を形成した後、第２ゲート電極９にサイドウォール絶縁膜３２を形成する。この絶縁膜３１は、後の金属配線間との層間絶縁膜として用い、また、後工程でセルフアラインコンタクト形成にも利用する。ここで、第２ゲート電極９には、第１ゲート電極３とは異なるバンク領域１つおきにコンタクト５の形成領域に開口部を持つパターンが用いられている。つまり、コンタクトの形成領域に開口部を持つパターンは、第１ゲート電極３と第２ゲート電極９でバンクごとに交互に形成されている。
【００７１】
次に、図２０（ｃ）に示したように、得られた半導体基板２００ａ上全面に層間絶縁膜３４を形成する。コンタクトの形成領域には、それぞれ、第１ゲート電極３の開口部又は第２ゲート電極９の開口部により凹部が形成される。
そして図２０（ｄ）に示したように、実際のコンタクトホール径よりも大きな開口部を持つレジストパターン２９を形成し、異方性のエッチングを行って、コンタクトホールの形成を行う。事前に形成された凹部により、セルフアラインでコンタクトホールが形成できるので、アライメント余裕を大きく取る必要がなく、メモリセルアレイの縮小に有効である。
【００７２】
以下同様に、図２０（ｅ）に示すように、金属配線４の形成、保護膜１７の形成工程等を経て、半導体装置の前半工程が完了し、さらに、後半工程のアセンブリ工程を行って、半導体装置が完了する。
また、上記の説明でも省略しているが、途中工程でトランジスタのＶｔｈコントロール注入、素子分離イオン注入、またマスクＲＯＭならば、ＲＯＭデータ書込み工程等を適宜行う。また、ＣＭＯＳ構造であれば、ウェル形成工程、逆タイプのトランジスタ形成工程を同様なプロセスで追加すればよい。
【００７３】
【発明の効果】
本発明によれば、ゲート電極に形成された開口部を通してコンタクト部を形成することができるため、ゲート電極とコンタクト部とを別個の領域に形成する必要がなく、コンタクトに必要とされる占有面積を最小限にとどめることができる。いいかえれば、コンタクト部に隣接するゲート電極の幅、即ち実効ゲート幅を最大限大きくできる回路を実現することができる。
【００７４】
また、階層ビット線方式で、かつ２層ゲート電極構造を有する半導体装置においては、ゲート電極間の隙間を最小限にすることができ、各選択トランジスタのゲート幅を極力大きく取ることで、駆動能力を最大限に上げることができる。
さらに、階層ビット線方式で、かつ上述のコンタクト取り出し構造を有する場合には、コンタクト部の占有面積を最小限にとどめ、選択トランジスタのゲート幅を大きくしてその駆動能力を最大限に上げ、ビットライン電流を最大限に高めることができるので、半導体装置の高速化を実現することができる。
【００７５】
また、２層ゲート電極構造において、通常は、メモリセルアレイのワード線及び選択線が偶数本で使用されるために、開口部が形成された選択線が、メモリセルアレイの両端部で１層及び２層ゲート電極それぞれで形成される場合には、不要なダミーゲートを形成する必要がなく、さらに半導体装置の高集積化が図れる。この場合、セルフアラインコンタクトの手法を適用することで、メモリセルアレイの縮小に効果があり、チップサイズが縮小できるので、低コストデバイスが実現できる。
【００７６】
さらに、本発明の半導体装置が、階層ビット線方式をとる記憶装置に適用した場合には、選択トランジスタの駆動能力を最大限に上げることができ、半導体記憶装置の高速化を図ることができる。
また、選択トランジスタの実効ゲート幅を同一とした場合には、選択されたバンク選択トランジスタにかかわらず、ビット線電流を等しくでき、これにより読み出し時間のマージンを増大できる。
【００７７】
さらに、メモリセル列の所定列ごとに分離帯を設けた場合には、１つのワード線にそって連続して並ぶ複数のメモリセルがオンセルとなっても、選択された副ビット線間で生じるリーク電流を阻止することが可能となり、読み出しマージンの向上を図ることができる。
また、本発明の製造方法によれば、ゲート電極の開口部をセルフアラインコンタクト形成を利用するため、アライメント余裕を取る必要がなく、その分メモリセルアレイの縮小を図ることができるとともに、そのコンタクト部の接続を確実にすることができ、信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施例を示す概略平面図である。
【図２】図１の半導体装置の回路図である。
【図３】図１のＡ−Ａ’線概略断面図である。
【図４】本発明の半導体装置の別の実施例を示す概略平面図である。
【図５】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図６】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図７】図４のＢ−Ｂ’断面図である。
【図８】図５のＣ−Ｃ’断面図である。
【図９】図６のＤ−Ｄ’断面図である。
【図１０】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図１１】図１０の半導体装置の回路図である。
【図１２】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図である。
【図１３】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図である。
【図１４】図１３の半導体装置の回路図である。
【図１５】本発明の半導体装置のさらに別の実施例を示す要部の概略平面図及び要部の概略断面図である。
【図１６】本発明の半導体装置のさらに別の実施例を示す概略平面図である。
【図１７】図１に示す半導体装置の製造工程を説明するための概略Ａ−Ａ′線断面工程図である。
【図１８】図１に示す半導体装置の別の製造工程を説明するための概略Ａ−Ａ′線断面工程図である。
【図１９】図４に示す半導体装置の製造工程を説明するための概略Ｂ−Ｂ′線断面工程図である。
【図２０】図６に示す半導体装置の製造工程を説明するための概略Ｄ−Ｄ′線断面工程図である。
【図２１】従来の半導体装置のメモリセル平面図である。
【図２２】図２１の等価回路図である。
【符号の説明】
１０１、２００  階層ビット線方式ＲＯＭ
２０、２００ａ  半導体基板
２、２１、２２  補助導電領域
３ａ  第１選択線
３ｂ  第１選択線
３、３ｃ  第１ゲート電極
４  金属配線
８  第２ゲート絶縁膜
９ａ  第２選択線
９ｂ  第２選択線
９、９ｃ  第２ゲート電極
１２  第１ゲート絶縁膜
１４、１７、３４  層間絶縁膜
１５、２９  レジスト
１６  酸化膜
１８、３１  絶縁膜
１９、３２  サイドウォール絶縁膜
２３  ウェル
２４  第１ゲート電極に対する分離帯
２５  第２ゲート電極に対する分離帯
ＢＡＮＫ１                    バンク領域
ＳＢ１Ａ、ＳＢ１Ｂ、ＳＢ１    副ビット線
ＷＬ１Ａ、ＷＬ１Ｂ、ＷＬ１    ワード線
Ｍ１、Ｍ、Ｍ１Ｊ              メモリセル
ＢＢ１１、ＢＢ２２            補助導電領域
ＢＴ１Ａ、ＢＴ１Ｂ、ＢＳＯ１、ＢＳＥ１    バンク選択トランシスタ（バンクセル）
ＢＳ１Ａ、ＢＳ１Ｂ、ＢＯ１、ＢＥ１        バンク選択線
ＣＣ１１、ＣＣ２２            コンタクトホール
ＭＢ１                        主ビット線
ＭＧ１                        主グランド線
ＦＤ、ＦＤ１                  素子分離部
【図１】
0003573589.tif 000002
【図２】
0003573589.tif 000003
【図３】
0003573589.tif 000004
【図４】
0003573589.tif 000005
【図５】
0003573589.tif 000006
【図６】
0003573589.tif 000007
【図７】
0003573589.tif 000008
【図８】
0003573589.tif 000009
【図９】
0003573589.tif 000010
【図１０】
0003573589.tif 000011
【図１１】
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【図１２】
0003573589.tif 000013
【図１３】
0003573589.tif 000014
【図１４】
0003573589.tif 000015
【図１５】
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【図１６】
0003573589.tif 000017
【図１７】
0003573589.tif 000018
【図１８】
0003573589.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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