【事件の表示】
　特願２００３−３２２５８０「アナログ−デジタル変換回路」拒絶査定不服審判事件〔平成１６年　４月　２日出願公開、特開２００４−１０４８１０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年８月３１日に出願した特願平７−２２４２５７号の一部を平成１２年５月２３日に特願２０００−１５１７７１号として新たに出願し、さらにこの出願の一部を平成１５年９月１６日に特願２００３−３２２５８０号として新たに出願したものであって、平成１８年９月２６日付で拒絶査定がなされ、これに対して平成１８年１１月２日付で審判請求がなされるとともに、平成１８年１１月３０日付で手続補正がなされたものである。　
　
第２．平成１８年１１月３０日付け手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１８年１１月３０日付け手続補正を却下する。
　
［理由］　
１．本願発明と補正後の発明
　平成１８年１１月３０日付け手続補正（以下、「本件補正」という。）は、補正前の出願時の明細書の特許請求の範囲の請求項１に記載された、
　「複数段の回路を備え、最終段を除く各段の回路がアナログ−デジタル変換回路とデジタル−アナログ変換回路と閉ループ構成の差分アンプとからなると共に最終段が少なくともアナログ−デジタル変換回路からなる４段パイプライン構成をとり、前記複数段の回路に共通のリファレンス電圧が印加され、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたことを特徴とするアナログ−デジタル変換回路。」
　
という発明（以下、「本願発明」という。）を、
　
　「複数段の回路を備え、最終段を除く各段の回路がアナログ−デジタル変換器とデジタル−アナログ変換器と閉ループ構成の差分アンプとからなると共に最終段が少なくともアナログ−デジタル変換器からなる４段パイプライン構成をとり、
　前記複数段の回路の前記アナログ−デジタル変換器および前記デジタル−アナログ変換器に共通の高電位側レファレンス電圧および共通の低電位側レファレンス電圧が印加され、
　ｉ＋１段目のオーバーレンジ量Ｘが下記式（ａ）で表され、直線性誤差Ｙが下記式（ｂ）で表される場合に、直線性誤差Ｙを小さくするために初段のビット構成が２段以降のビット構成より２ビット以上大きく設定され、下記式（ａ）で表されるｉ＋１段目のオーバーレンジ量Ｘが、初段のビット構成が２段以降のビット構成より１ビット大きく設定される場合に比べて、小さいことを特徴とするアナログ−デジタル変換回路。
　Ｘ＝Ａｉ×ＯＦ＋ＬＳＢｉ×Ａｉ×ＧＥ　…　（ａ）
　Ｙ＝〔ＬＳＢ１＋ＬＳＢ２／Ａ１＋ＬＳＢ３／（Ａ２×Ａ１）＋ＬＳＢ４／（Ａ３×Ａ２×Ａ１）〕×ＧＥ
　…　（ｂ）
　（ＬＳＢｉはｉ段目の分解能、Ａｉはｉ段目の差分アンプの閉ループゲイン、ＯＦは各段の差分アンプのオフセット、ＧＥは各段の差分アンプのゲインエラー、ｉは自然数）」
　
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無について
　
　本件補正により、本願発明の、
　
「前記複数段の回路に共通のリファレンス電圧が印加され」
　
が、
　
「前記複数段の回路の前記アナログ−デジタル変換器および前記デジタル−アナログ変換器に共通の高電位側レファレンス電圧および共通の低電位側レファレンス電圧が印加され」
　
と補正されるとともに(以下、「補正Ａ」という。）、本願発明の、
　
「初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたことを特徴とするアナログ−デジタル変換回路。」
　
が、
　
「ｉ＋１段目のオーバーレンジ量Ｘが下記式（ａ）で表され、直線性誤差Ｙが下記式（ｂ）で表される場合に、直線性誤差Ｙを小さくするために初段のビット構成が２段以降のビット構成より２ビット以上大きく設定され、下記式（ａ）で表されるｉ＋１段目のオーバーレンジ量Ｘが、初段のビット構成が２段以降のビット構成より１ビット大きく設定される場合に比べて、小さいことを特徴とするアナログ−デジタル変換回路。
　Ｘ＝Ａｉ×ＯＦ＋ＬＳＢｉ×Ａｉ×ＧＥ　…　（ａ）
　Ｙ＝〔ＬＳＢ１＋ＬＳＢ２／Ａ１＋ＬＳＢ３／（Ａ２×Ａ１）＋ＬＳＢ４／（Ａ３×Ａ２×Ａ１）〕×ＧＥ
　…　（ｂ）
　（ＬＳＢｉはｉ段目の分解能、Ａｉはｉ段目の差分アンプの閉ループゲイン、ＯＦは各段の差分アンプのオフセット、ＧＥは各段の差分アンプのゲインエラー、ｉは自然数）」
　
　と補正された（以下、「補正Ｂ」という。）。
　
　
　補正Ａについて、願書の最初に添付した明細書の段落【００３９】〜【００４２】には　 
「【００３９】　
　図２に、サブＡ／Ｄコンバータ９の内部回路を示す。サブＡ／Ｄコンバータ９はフラッシュ方式をとり、レファレンス抵抗Ｒ、コンパレータ２１、エンコーダ２２から構成される。レファレンス抵抗Ｒは全て同じ抵抗値であり、高電位側レファレンス電圧線Ｖrb1 および低電位側レファレンス電圧線Ｖrt1 （または、高電位側レファレンス電圧線Ｖrb2 および低電位側レファレンス電圧線Ｖrt2 ）間に直列に接続されている。ビット数（ビット構成）ｎのサブＡ／Ｄコンバータ９は（２n−１）個のコンパレータ２１を備える。
　【００４０】
　各コンパレータ２１は、レファレンス抵抗Ｒによって生成されたレファレンス電圧の分圧電圧と入力信号（アナログ入力信号Ｖinまたは前段の回路３〜５の差分アンプ１１の出力）とを比較する。エンコーダ２２は、各コンパレータ２１の比較結果に基づいて、入力信号のＡ／Ｄ変換結果であるデジタル出力を生成する。
　【００４１】
　尚、２〜４段目の回路４〜６のサブＡ／Ｄコンバータ９は、１ビット以上の冗長ビットを備えるため、その冗長ビット分だけのレファレンス抵抗Ｒおよびコンパレータ２１を余分に有している。図３に、１〜４段目の回路３〜６とレファレンス電圧線Ｖrb1,Ｖrt1,Ｖrb2,Ｖrt2 の接続関係を示す。
　【００４２】
１段目および３段目の回路３，５はレファレンス電圧線Ｖrb1,Ｖrt1 に接続され、２段目および４段目の回路４，６はレファレンス電圧線Ｖrb2,Ｖrt2 に接続されている。すなわち、奇数段の回路３，５と偶数段の回路４，６では、レファレンス電圧線が分離されている。各段の回路３〜６のサブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０には、各回路３〜６に接続されたレファレンス電圧線からレファレンス電圧が供給されている。」
　
と記載されていること、および図３の記載から、当該補正は願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされたものである。
　
　補正Ｂについて、願書の最初に添付した明細書の段落【００３４】〜【００３８】には「【００３４】
　また、直線性誤差Ｙは、式（３）に示すように、ゲインエラーGEとゲインＡi とＬＳＢi とから表される。
　【００３５】
  Ｘ＝Ａi ×ＯＦ＋ＬＳＢi ×Ａi ×ＧＥ    ………（２）
  Ｙ＝〔ＬＳＢ１＋ＬＳＢ２／Ａ1 ＋ＬＳＢ３ ／（Ａ２ ×Ａ１）＋ＬＳＢ4 ／
          （Ａ３ ×Ａ２ ）〕×ＧＥ          ………（３）
　オーバーレンジ量Ｘは小さい方が良いため、式（２）から、ゲインＡi およびＬＳＢiは小さい方が良いことがわかる。ところで、ミスコード耐性を向上させるには、ＬＳＢi を大きくした方が良い。従って、ゲインＡi をできるだけ小さくする必要がある。各段の回路３〜６のゲインＡi を小さくすることは、多段パイプライン構成の段数を多くした上で、各段の回路３〜６のビット数を大きくすることに他ならない。
　【００３６】
　従って、２段や３段で構成した場合に比べて、本実施形態のように４段で構成した場合の方がオーバーレンジ量Ｘを小さくすることができる。ところで、５段以上で構成した場合には、Ａ／Ｄコンバータ全体の回路規模が大きくなり過ぎる恐れがある。また、式（３）から、１段目の回路３のＬＳＢ１を小さくした場合には、２〜４段目の回路４〜６のＬＳＢ２ 〜ＬＳＢ４を小さくした場合よりも、直線性誤差Ｙの低減効果が大きくなることがわかる。１段目の回路３のＬＳＢ１を小さくすることは、１段目の回路３のビット数（ビット構成）を大きくすることに他ならない。従って、１段目の回路３を１〜３ビットにした場合に比べて、本実施形態のように４ビットにした場合の方が直線性誤差Ｙを小さくすることができる。
　【００３７】
　ところで、１段目の回路３を５ビット以上にすると、ＬＳＢ１が小さくなり過ぎて十分な変換精度を得ることが難しくなり、多段パイプライン構成にした意味が薄れる。実際問題として、１段目の回路３を９ビット以上にするのは現実的でない。尚、各段の回路３〜６のビット数（ビット構成）を等しくすれば、各回路３〜６が同一構成となるため、ＣＭＯＳロジックによるオンチップ化が容易になる。
　【００３８】
　以上の結果をまとめると、１０ビットＡ／Ｄコンバータを具体化するには、本実施形態のように、４段パイプラインで、１段目の回路３を４ビット構成、２〜４段目の回路４〜６を２ビット構成とする（以下、４−２−２−２構成という）のが望ましいことがわかる。例えば、４段パイプラインで３−３−３−２構成をとった場合には、オーバーレンジ量Ｘは小さくなるものの、直線性誤差Ｙが大きくなる。また、３段パイプラインで４−３−３構成をとった場合には、直線性誤差Ｙは小さくなるものの、オーバーレンジ量Ｘが大きくなる。そして、４段パイプラインで４−３−２−１構成をとった場合には、各段の内部回路構成が全て異なるため、設計効率が悪くなる。」
　
と記載されていること、および図１の記載から、　
　
「ｉ＋１段目のオーバーレンジ量Ｘが下記式（ａ）で表され、直線性誤差Ｙが下記式（ｂ）で表される場合に、直線性誤差Ｙを小さくするために初段のビット構成が２段以降のビット構成より２ビット以上大きく設定され」ること、
　
および式（ａ），（ｂ）に関しては、願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされたものであるものの、
　
「式（ａ）で表されるｉ＋１段目のオーバーレンジ量Ｘが、初段のビット構成が２段以降のビット構成より１ビット大きく設定される場合に比べて、小さいこと」
　
という事項は、発明の詳細な説明及び図面には記載されていない。
　また、発明の詳細な説明において、補正後の発明を実施するための例として挙げられている、４段パイプライン４−２−２−２に対して、「３段パイプラインで４−３−３−３構成をとった場合には、直線性誤差Ｙは小さくなるものの、オーバーレンジが大きくなる。」(段落【００３８】）との記載を考慮しても、補正後の発明のように、４段構成を有し初段のビット構成が２段目以降のビット構成より２ビット以上大きく設定されるというビット構成に任意性を有したアナログ−デジタル変換回路のオーバーレンジ量が、任意段数を有し初段のビット構成が２段目以降のビット構成より１ビット大きく設定されるという、段数およびビット構成に任意性を有したアナログ−デジタル変換回路のオーバーレンジ量より小さくなることは自明ではないから、当該補正事項が自明であるとはいえない。
　
３．結語
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成１８年１１月３０日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２．補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。
　
２．引用発明
　原審の拒絶の理由に引用されたDouglas A. Mercer,A 14-b 2.5 MSPS Pipelined ADC With On Chip EPROM,Proceedings of the 1994 Bipolar/BiCMOS Circuits and Technology Meeting,
 pp15-18（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
イ．「The converter is a multi-stage pipeline design with 5 stages of Flash/DAC/SHA and a final 6th Flash. The flash resolution for the stages is 4-3-3-3-3-3. One bit of overlap between stages is used for error correction. The choice of the number of bits to use in first stage is based on matching requirements for 14 bit linearity. The advantages of a less complex design are possible if all the stages in the pipeline are the same number of bits. With 4 bits in the first stage, only way to end up with 14 bits after digital error correction is to have all the rest of the stages be 3 bits per stage.」
（１５頁左欄５０行目〜右欄７行目）
　
＜訳文＞
　「そのコンバータは、５段のFlash/DAC/SHAおよび最終の６段目のFlashを有する多段パイプライン構成である。それらの段に対するフラッシュ分解能は4-3-3-3-3-3である。段間での１ビットの重複は、誤差訂正のために用いられる。１段目での使用のためのビット数の選択は、１４ビット直線性の要求を満たすことに基づく。パイプラインの全ての段が同じ数のビットであるならば、構成が複雑にならないという利点が可能になる。１段目を４ビットとすると、デジタル誤差訂正後に１４ビットとなる唯一の方法は、残りの全ての段が各段につきに３ビットであることである。」
　
　ロ．「Another source of noise in the converter is the reference voltage which supplies the first stage DAC. A connection to this internal signal is provided as shown in figure1. An external 1.0uf capacitor between this pin and the negative power supply acts to filter out wide band noise from the main reference and amplifier noted as REF AMP in figure 1.」
（１７頁左欄第１行目〜第７行目）
　
　＜訳文＞
　「コンバータにおけるもう一つのノイズの元は最初の段のDACに供給されるレファレンス電圧である。図１に示されているように、この内部の信号への接続が与えられる。このピンと負の電源の間の外部の1.0uFキャパシタは、主なレファレンス電圧から外側の広い帯域のノイズをフィルターし、REF AMPとされたアンプとして動作する。」
　
ハ．「Six bits of EPROM storage are used to adjust the inter-stage gain between the first stage and following stages at package sort. The EPROM is programmed though 10 of the data output bit lines by placing the output drivers in tri-state. The EPROM output data drives a switched resistor calibration. DAC which adjusts the internally generated voltage reference for stages 2-6(note figure 1). The calibration DAC has an adjustment range of +/-4 LSBs.」
(第１７頁左欄第４３行目〜第５０行目）
　
＜訳文＞
  「６ビットのEPROM記憶装置は、パッケージ種類で１段目と次段以降との間での段間ゲインを調整するために用いられる。そのEPROMは、出力ドライバを３状態にすることにより、１０本のデータ出力ビット線を通してプログラムされている。そのEPROMの出力データは、２段目〜６段目（図１参照）に対して内部的に発生された電圧リファレンスを調整する切り替えられた抵抗補正ＤＡＣを駆動する。その補正DACは+/-4 LSBの調整範囲を有する。」
　
　上記記載、関連図面ならびにこの分野における技術常識を考慮すると、引用例には多段パイプラインで構成されたコンバータ、すなわち複数段のパイプライン構成のアナログ−デジタル変換回路が開示されている。
　また、イ．の記載と図１の記載より、引用例のアナログ−デジタル変換回路は、最終段を除く各段の回路がFlashとDACとSHAとからなると共に最終段が少なくともFlashから構成されている。
　また、ロ．ハ．の記載及び図１より、初段にはREFAMPからレファレンス電圧が供給されており、２段目以降にはCALDACを介してリファレンス電圧が印加されている。
　また、引用例には、アナログ−デジタル変換回路の各段の分解能すなわちビット数は4-3-3-3-3-3であると記載されているが、これは各段間での誤差訂正のための１ビット重複を含んでいること、および全体として１４ビットのアナログ−デジタル変換回路であることを考えると、実質的には各段のビット数は4-2-2-2-2-2である。したがって、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されていると同時に６段構成である。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　「複数段の回路を備え、最終段を除く各段の回路がFlashとDACとSHAとからなると共に最終段が少なくともFlashからなる６段パイプライン構成をとり、前記複数段の回路にはリファレンス電圧が印加され、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたアナログ−デジタル変換回路。」
　
３．対比・判断
　本願発明と引用発明とを対比すると、
ａ．引用発明の「Flash」は、すなわちフラッシュ型のアナログ−デジタル変換回路であり、
ｂ．引用発明の「SHA」はsample-hold ampliferの略語であり、図１および図２の記載からみて、閉ループの差分アンプであり、
ｃ．引用発明の「DAC」はデジタル−アナログ変換器である。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　「複数段の回路を備え、最終段を除く各段の回路がアナログ−デジタル変換回路とデジタル−アナログ変換回路と閉ループ構成の差分アンプとからなると共に最終段が少なくともアナログ−デジタル変換回路からなる複数段パイプライン構成をとり、前記複数段の回路にはリファレンス電圧が印加され、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたアナログ−デジタル変換回路。」
　
（相違点１）
　「パイプライン構成」に関し、本願発明は「４段」であるのに対し、引用発明は「６段」である点。
　
（相違点２）
　「リファレンス電圧」に関し、本願発明は「複数段の回路に共通のリファレンス電圧が印加され」るのに対し、引用発明は初段と２段以降ではリファレンス電圧が異なる点。
　
　まず、相違点１の「パイプライン構成」について検討するに、一般に、多段パイプライン構成のアナログ−デジタル変換回路は、所望の総ビット数に応じて段数が定まる傾向にあるので、引用発明においても総ビット数に応じてパイプライン構成を「４段」とすることは、当業者が必要に応じて適宜なし得ることである。
　
　また、相違点２の「リファレンス電圧」について検討するに、多段型のアナログ−デジタル変換回路において、初段を含めた各段に共通のレファレンス電圧を供給することは、例えば特開昭６１−１４０２２２号公報、特開平５−２１８８６８号公報あるいは特開平５−３００２１号公報に記載されているように周知であり、当該周知技術を引用発明の「リファレンス電圧」に適用する上で阻害要因は何ら見あたらないから、引用発明の「リファレンス電圧」を「複数段の回路に共通のリファレンス電圧が印加され」とすることは当業者であれば容易になし得ることである。
　
　そして、本願発明の作用・効果も引用発明及び周知技術から当業者が予測し得る範囲のものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
　よって、結論のとおり審決する。