(57)【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルをマトリックス状に配列したメモリセルアレイと、アドレスに従って前記メモリセルアレイ内のメモリセルを選択するためのワード線と、この選択されたメモリセルに対してデータの書込み及び読出しをなすためのビット線と、この選択されたメモリセルから前記ビット線上に読出されたデータ信号の電位差を増幅するセンスアンプ回路とを含む半導体メモリ装置であって、前記ビット線上に読出されたデータ信号の電位差を減少させる電圧であって、かつ前記ビット線上に読出される信号電圧に依存しないオフセット電圧を前記ビット線に付加するオフセット付加手段を含み、前記オフセット付加手段は、ゲートにオフセット有効化信号が供給され、ソースに前記ビット線が接続された第一の電界効果トランジスタと、一方の電極に前記トランジスタのドレイン端子が接続され他方の電極にオフセット付加制御信号が供給されたキャパシタとを有することを特徴とする半導体メモリ装置。
【請求項２】
待機時において前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット有効化信号を前記第一の電界効果トランジスタが導通する電位に設定し、続いて前記オフセット付加制御信号を前記第一の電位とは異なる第二の電位に設定する制御手段を、更に含むことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記オフセット付加手段として、センスアンプの一対の第一及び第二の差動入力端子に夫々接続された第一及び第二のオフセット付加回路が設けられており、更に、待機時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット付加制御信号を第一及び第二の電位の中間電位に設定し、試験時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット有効化信号を、前記第一及び第二のオフセット付加回路に対応する第一及び第二の電界効果トランジスタが導通する電位に設定し、続いて前記第一のオフセット付加制御信号を前記中間電位から前記第二の電位に設定すると共に、前記第二のオフセット付加制御信号を前記中間電位から前記第一の電位に設定する制御手段を含むことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記オフセット付加手段は、前記第一の電界効果トランジスタと前記キャパシタとの接続点と基準電位との間に接続されゲートにオフセット付加手段待機時電位制御信号が供給された第三の電界効果トランジスタを、更に有することを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
待機時において、前記オフセット付加手段待機時電位制御信号を前記第三の電界効果トランジスタが導通する電位に設定すると共に、前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット付加手段待機時電位制御信号を前記第三の電界効果トランジスタが非導通となる電位に設定すると共に、前記オフセット有効化信号を前記第一の電界効果トランジスタが導通する電位に設定し、続いて前記オフセット付加制御信号を前記第一の電位とは異なる第二の電位に設定する制御手段を、更に含むことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
データを記憶する複数のメモリセルをマトリックス状に配列したメモリセルアレイと、アドレスに従って前記メモリセルアレイ内のメモリセルを選択するためのワード線と、この選択されたメモリセルに対してデータの書込み及び読出しをなすためのビット線と、この選択されたメモリセルから前記ビット線上に読出されたデータ信号の電位差を増幅するセンスアンプ回路とを含む半導体メモリ装置であって、前記ビット線上に読出されたデータ信号の電位差を減少させる電圧であって、かつ前記ビット線上に読出される信号電圧に依存しないオフセット電圧を前記ビット線に付加するオフセット付加手段を含み、前記オフセット付加手段は、一方の電極に前記ビット線が接続され、他方の電極にオフセット付加制御信号が供給されたキャパシタからなることを特徴とする半導体メモリ装置。
【請求項７】
待機時において前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット付加制御信号を第一の電位とは異なる第二の電位に設定する制御手段を、更に含むことを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記オフセット付加手段として、センスアンプの一対の第一及び第二の差動入力端子に夫々接続された第一及び第二のオフセット付加回路が設けられており、更に、前記待機時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット付加制御信号を前記第一及び第二の電位の中間電位に設定し、試験時において前記第一のオフセット付加制御信号を前記中間電位から前記第二の電位に設定すると共に、前記第二のオフセット付加制御信号を前記中間電位から前記第一の電位に設定する制御手段を含むことを特徴とする請求項６記載の半導体メモリ装置。
【請求項９】
前記メモリセルの試験時においてのみ、前記オフセット付加手段を有効化する有効化手段を、更に含むことを特徴とする請求項１〜８いずれか記載の半導体メモリ装置。
【請求項１０】
前記有効化手段は、少なくとの一つのピンに対して所定電位が印加された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１１】
前記有効化手段は、複数のピンに対して所定の組合わせ電位が供給された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とする請求項９記載の半導体メモリ装置。
【請求項１２】
前記有効化手段は、少なくとも一つのピンに対して所定電位の組合わせが時系列で供給された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とする請求項９記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体メモリ装置に関し、特に信頼性試験を短時間で行う機能を搭載した半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリＬＳＩの例として、ここでは強誘電体メモリ（ＦｅＲＡＭ）をとりあげる。先ず、強誘電体メモリの回路およびその動作について説明した後、強誘電体メモリの信頼性試験における課題について述べることにする。
【０００３】
かかる強誘電体メモリの回路および動作については、例えば特開平６−３２４５５８号公報や特開平１０−２３３１００号公報等に詳しく開示されている。図８に、従来の強誘電体メモリのメモリセルアレイ回路を、また、図９に図８の回路の動作タイミングチャートを夫々示す。
【０００４】
先ず、図８の半導体メモリ装置を構成する各要素について説明する。メモリセルアレイＭＣＡは、１つのトランジスタと１つの強誘電体キャパシタとからなる、いわゆる１Ｔ／１Ｃ型メモリセルＭＣｊｋを、行方向にｍ行、列方向にｎ列のアレイ状に配列したものである。尚、ここで、ｊは行番号系の添え字を表し、１〜ｍの整数値をとり、またｋは列番号系の添え字を表し、１〜ｎの値をとる。本明細書においては、今後、特にことわりのない限りこの添え字記法を用いることにする。
【０００５】
各メモリセルでは、上記トランジスタのゲート端子にワード線ＷＬｊ  、同トランジスタのドレイン端子にビット線ＢＬＮｋ  ，ＢＬＴｋ  、上記強誘電体キャパシタの一方の電極にプレート線ＰＬｊ  がそれぞれ接続されている。上記トランジスタのソース端子と、上記強誘電体キャパシタのプレート線と対極側の電極とは、メモリセル内部にて相互に接続されている。
【０００６】
上記ワード線およびプレート線の各信号は行方向のメモリセルを選択する信号である。これ等ワード線およびプレート線の各信号は、本強誘電体メモリ装置の外部より入力されるアドレス信号Ａｉ  を、アドレスプリデコーダＡＤＰＤＥＣによりプリデコードされた信号ＸＰａ  を元にＸデコーダＸＤＥＣ、プレートデコーダＰＬＤＥＣにてそれぞれ発生される信号である。
【０００７】
上記ビット線はＢＬＮｋ  とＢＬＴｋ  との２本で一対となっており、このビット線対に対し、メモリセルから読出されたデータを増幅するためのセンスアンプＳＡｋ  が、トランスファゲートＴＧｋ  を介して接続されている。場合によっては、ＴＧｋ  なしに直接ビット線対とセンスアンプが接続されていることもある。このセンスアンプの動作は、センスアンプ制御回路ＳＡＤＲＶで発生されるセンスアンプ活性化信号ＳＡＥで制御される。また、このビット線には、ビット線プリチャージ回路ＰＢＬｋ  、読出し動作時に必要なリファレンス電位発生用のダミーメモリセルＤＣＮｋ  、ＤＣＴｋ  も接続されている。
【０００８】
プリチャージ回路の動作はビット線プリチャージ制御回路ＰＢＬＣで発生されるビット線プリチャージ信号ＰＢＬで制御される。ダミーメモリセルはダミーメモリセル制御回路ＤＷＬＤＥＣで発生されるダミーワード線ＤＷＬＮ，ＤＷＬＴで制御される。
【０００９】
メモリセルに対してデータの書込みならびに読出しを行うには、Ｉ／Ｏバス対ＩＯＮ，ＩＯＴを介して行う。アドレス信号Ａｉ  をもとにアドレスプリデコーダＡＤＰＤＥＣにて発生したＹアドレスプリデコード信号ＹＰｂ  により、Ｙ選択信号ＹＳＷｋ  のうちの１本を選択電位（図８の例では、ハイレベル）とする。これにより、対応するＹ選択トランスファゲートＹＳＴｋ  が導通状態となり、アドレス信号Ａｉ  にて指定されたビット線対ＢＬＮｋ  ，ＢＬＴｋ  に対して、ＩＯＮ，ＩＯＴを介したデータの読み書きが可能となる。
【００１０】
図８において、細い線で示された配線（例えば、ＳＡＥ，ＰＢＬ等）は１本の配線を意味し、太い線で示された配線（Ａｉ  ，ＸＰａ  ，ＹＰｂ  ）は複数の配線を１つにまとめて表したものを意味している。以後、本明細書の図面における配線の表し方はこのルールに従うことにする。
【００１１】
次に、図９を用いて図８に示された回路の動作について説明する。最初に、待機時には、ワード線ＷＬｊ  、プレート線ＰＬｊ  、ダミーワード線ＤＷＬＮ，ＤＷＬＴ、Ｙ選択線ＹＳＷｋ  、トランスファゲート信号ＴＧ、センスアンプ活性化信号ＳＡＥは、全てロウレベルであり、メモリセルＭＣｊｋ  、ダミーメモリセルＤＣＮｋ  ，ＤＣＴｋ  、センスアンプＳＡｋ  、Ｙ選択トランスファゲートＹＳＴｋ  は全て非活性化状態である。ビット線プリチャージ信号ＰＢＬはハイレベルであり、ビット線ＢＬＮｋ  ，ＢＬＴｋ  は接地電位にプリチャージされている。
【００１２】
ここで、メモリセルＭＣ２２がアドレス信号Ａｉ  により選択された場合を例にとり、図８の強誘電体メモリの読出しおよび書込み動作例について説明する。先ず、ビット線プリチャージ信号ＰＢＬをロウレベルとし、ビット線をフローティング状態とする。このとき、ビット線ＢＬＮｋ  ，ＢＬＴｋ  は先に接地電位にプリチャージされていたので、リーク等の影響が無視できる間はロウレベルを維持する。
【００１３】
次に、メモリセルＭＣ２２を選択する。具体的には、ワード線ＷＬ２  をハイレベル、プレート線ＰＬ２  をハイレベルとする。ＷＬ２  のハイレベルは、通常、セルトランジスタのしきい値電位Ｖｔｎ分を補償するために、（電源電位＋Ｖｔｎ）程度に昇圧した電位である。ＰＬ２  のハイレベルは、通常、電源電位である。なお、ＷＬ２  およびＰＬ２  をハイレベルにすることにより、この行に連なるメモリセルＭＣ２ｋは全て選択状態となる。すなわち、プレート線ＰＬ２  がハイレベルとなることにより、ＰＬ２  とビット線ＢＬＴｋ  との間に電位差が発生する。これは、ｊ＝２の行に接続されているメモリセル内の強誘電体キャパシタに対して、前記電位差が印加されるということである。その電位差に応じた電荷が強誘電体キャパシタからビット線ＢＬＴｋ  に出力されることにより、ＢＬＴｋ  上に読出し電位があらわれる。
【００１４】
他方、ＢＬＴｋ  と対となっているビット線ＢＬＮｋ  には、ＢＬＴｋ  上にあらわれたビット線読出し電位が、データ“０”に対応するものか、データ“１”に対応するものかを判別するためのリファレンス電位を発生させる必要がある。このリファレンス電位はダミーメモリセルＤＣＮｋ  によって生成される。ＤＣＮｋ  は、ダミーワード線ＤＷＬＮをハイレベルとすることにより活性化され、ビット線ＢＬＮｋ  上にリファレンス電位を出力する。リファレンス電位の具体的な発生方法としては、例えば、特開平１０−２３３１００号公報、特開平９−９７４９６号公報に開示されているもの等がある。ここではリファレンス電位発生方法に関する詳細な説明は省略する。
【００１５】
ビット線ＢＬＴｋ  にメモリセルＭＣ２ｋからの読出し電位が、ビット線ＢＬＮｋ  にダミーメモリセルＤＣＮｋ  からのリファレンス電位が、それぞれ出力された後、トランスファゲート信号ＴＧをハイレベルとして、このＢＬＴｋ  とＢＬＮｋ  上の電位をセンスアンプＳＡｋ  に伝達する。続いて、センスアンプ活性化信号ＳＡＥをハイレベルとすることにより、センスアンプＳＡｋ  を活性化して、ＢＬＮｋ  とＢＬＴｋ  との電位差を差動増幅する。
【００１６】
読出し動作を行う場合には、Ｙ選択信号ＹＳＷ２  をハイレベルとし、Ｙ選択トランスファゲートＹＳＴ２  を導通させる。こうして、ビット線対ＢＬＮ２  ，ＢＬＴ２  とＩ／Ｏバス対ＩＯＮ，ＩＯＴとを接続し、ＢＬＮ２  ，ＢＬＴ２  の差動増幅されたデータをＩＯＮ，ＩＯＴを介して出力バッファに転送する。また、書込み動作を行う場合には、データ入力バッファから、ＩＯＮ，ＩＯＴを介してビット線対ＢＬＮ２  ，ＢＬＴ２  に所望の書込みデータに対応する電位を書込む。
【００１７】
上に述べた動作は、破壊読出し動作（データ読出しを行った後、メモリセルの記憶データは破壊されている）であるので、記憶を保持するためには、メモリセルへのデータ再書込み動作が必要である。強誘電体メモリにおけるメモリセルへのデータ再書込み動作は次の動作によって達成される。（１）再書込みデータ“０”に対しては、ビット線＝ロウレベル、プレート線＝ハイレベルという状態から、プレート線＝ロウレベルとして、強誘電体キャパシタにかかる電圧をゼロとする。（２）再書き込みデータ“１”に対しては、ビット線＝ハイレベル，プレート線＝ロウレベルという状態から、ビット線＝ロウレベルとして、強誘電体キャパシタにかかる電圧をゼロとする。
【００１８】
図９のタイミングチャートで説明すると、先ず、センスアンプによるデータ増幅後にロウレベルとなっているビット線につながるメモリセルに対しては、先にプレート線がハイレベル、ビット線がロウレベルとなっている状態から、プレート線がロウレベルになったときに、メモリセル内の強誘電体キャパシタにかかる電圧がゼロとなる。従って、Ｙ選択信号ＹＳＷ２  をロウレベルとした後、プレート線ＰＬ２  をロウレベルとした時点でデータ再書込みが終了する。
【００１９】
センスアンプによるデータ増幅後にハイレベルとなっているビット線につながるメモリセルに対しては、プレート線がロウレベルになったときに、ビット線がハイレベルとなっており、続けてビット線をロウレベルとしたときに、メモリセル内の強誘電体キャパシタにかかる電圧がゼロとなる。従って、センスアンプ活性化信号ＳＡＥをロウレベル、ビット線プリチャージ信号ＰＢＬをハイレベルとして、ビット線電位を接地電位（＝ロウレベル）にした時点でデータ再書込みが終了する。データ再書込み動作の後、ワード線ＷＬ２  をロウレベルとして、メモリセルを非選択状態に戻す。最後に、トランスファゲート信号ＴＧをロウレベルとする。以上で、強誘電体メモリに対する読出しもしくは書込み動作の１サイクルが完了である。
【００２０】
ここまでに述べた強誘電体メモリの動作は、１Ｔ／１Ｃ型メモリセル１つに対し、１ビットのデータを記憶させる、いわゆる「１Ｔ／１Ｃ型動作方式」と呼ばれるものであった。この方式は、上にも述べたように、読出し動作時にリファレンス電位を必要とする。それに対し、１Ｔ／１Ｃ型メモリセル２つに対し、１ビットのデータを記憶させる、いわゆる「２Ｔ／２Ｃ型動作方式」と呼ばれる方式も存在する。
【００２１】
この方式では、ビット線のＮ側（ＢＬＮｋ  ）とＴ側（ＢＬＴｋ  ）に接続されている１Ｔ／１Ｃ型メモリセル同士をペアとして、１ビットの記憶単位とする。これを図８を用いて説明する。ＭＣ１１とＭＣ２１、ＭＣ１２とＭＣ２２、…というようにペアをつくる。ＢＬＮ１  とＢＬＴ１  は差動動作を行うため、ＢＬＮ１  がハイレベルならばＢＬＴ１  はロウレベル、逆に、ＢＬＮ１  がロウレベルならばＢＬＴ１  はハイレベルとなる。すなわち、各々の場合について、ＭＣ１１とＭＣ２１には、互いに逆極性のデータが保持されることになる。例えば、前者の場合を（２Ｔ／２Ｃ型動作方式に対する）データ“０”、後者の場合をデータ“１”というように割り付ける。こうすることで、２つの１Ｔ／１Ｃ型メモリセルに対して１ビットのデータ記憶を行うことができる。
【００２２】
この場合、メモリセル自身から、ビット線対ＢＬＮ１  ，ＢＬＴ１  上に差動でデータ電位が出力されるので、１Ｔ／１Ｃ型動作方式の場合に必要であった読出し動作時のリファレンス電位がなくても、センスアンプが差動増幅動作できる。つまり、リファレンス電位が不要である。
【００２３】
以上に説明してきた強誘電体メモリにおいて、繰り返し書込みもしくは読出しに対するメモリセルの耐性を評価することが、強誘電体メモリの信頼性試験上の重要な項目となっている。具体的な故障モードとして、強誘電体メモリのメモリセルに対し、データを多数回繰り返して書込むことによって強誘電体特性が劣化し、ついには正しい記憶動作ができなくなるということが一般に知られている。従来、このような繰り返し書込み／読出しに対する耐性の試験として、特開平１１−１４９７９６号公報に記載されているものがある。
【００２４】
この試験方法は、読出し動作時にデータの判別を行うセンスアンプに意図的にオフセットを付加することにより、正しい読出し動作に必要なメモリセルからの読出し電位差が、当該オフセット量よりも小さいメモリセルを含む強誘電体メモリ装置を、初期試験の段階で不良とするというものである。
【００２５】
図１０に特開平１１−１４９７９６号公報に記載されている強誘電体メモリ回路を示す。強誘電体メモリとして動作するためには、図８に示されているような構成が必要であるが、図１０では、簡単のために、「センスアンプにオフセットを付加する」という機能の説明に必要な部分のみを抜き出して記載した。また、図８と同様の役割を果たす部分については、同じ記号を用いて説明を省略する。
【００２６】
図１０において、記号ＯＦｋ  で示されている部分がセンスアンプにオフセットを付加する回路である。この回路はトランジスタ４つからなり、ゲート端子とドレイン端子を交差接続したトランジスタＴＲ１  ，ＴＲ２  に、スイッチングトランジスタＴＲ３  ，ＴＲ４  が接続されている。ＴＲ３  ，ＴＲ４  は、それぞれオフセット有効化信号ＯＣ１  ，ＯＣ２  によって制御されている。
【００２７】
この回路でセンスアンプにオフセットが付加される機構は次の通りである。通常のセンスアンプの動作においては、オフセット有効化信号ＯＣ１  ，ＯＣ２  ともにロウレベルである。このときには、センスアンプは通常の差動増幅動作を行い、理想的にはオフセットはない。但し、センスアンプの差動対トランジスタＴＲ５  とＴＲ６  、ＴＲ７  とＴＲ８  との間のしきい値電圧等の製造上の特性ばらつきに起因する数十ｍＶ以下程度の微小なオフセットは存在しうるが、ここではその微小オフセットは無視するものとする。
【００２８】
オフセットを付加する場合には、ＯＣ１  をハイレベル、ＯＣ２  をロウレベルとした状態で、信号ＳＡＮをロウレベル、ＳＡＰをハイレベルとして、センスアンプＳＡｋ  を活性化する。すると、トランジスタＴＲ３  が導通状態、ＴＲ４  が非導通状態となっているために、ビット線ＢＬＮｊ  の電位が、ＢＬＴｊ  の電位に比べて、ロウレベル側に引かれやすくなる。これは、等価的には、センスアンプ内差動対トランジスタＴＲ５  の導通時の電流（オン電流）が、オフセットトランジスタＴＲ１  のオン電流分だけ、ＴＲ６  のオン電流よりも大きくなっているというアンバランスが生じていることに等しい。このことにより、ＢＬＮｊ  がハイレベルになるような読出しデータに対して厳しい動作条件となっている。いいかえると、ＢＬＮｊ  がハイレベルとなるようなデータ読出し動作に対してオフセットが付加された状態となっている。
【００２９】
逆に、ＢＬＮｊ  がロウレベルとなるようなデータ読出し動作に対してオフセットを付加するには、ＯＣ１  をロウレベル、ＯＣ２  をハイレベルとする。上記のようにしてセンスアンプにオフセットを付加した試験を行うことにより、読出し電位差の小さいメモリセルが含まれる強誘電体メモリは、正しいデータ読出し動作が行われず不良となる。製造直後の段階において、このようにビット線に読出される信号電位差の小さいメモリセルは繰り返し動作に対して弱い傾向がある。従って、この試験方法を用いると、繰り返し耐性の悪い強誘電体メモリを初期段階試験において選別することができるという効果がある。この試験方式をオフセットセンスアンプ試験方式と呼ぶ。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来のオフセットセンスアンプ試験方式には、次に述べるような問題点がある。従来のオフセット回路は、上に述べたように、センスアンプ差動対トランジスタ（図１０のＴＲ５  とＴＲ６  ）のオン電流にアンバランスを生じさせることによって、オフセットを発生させるというものであった。図１０に示された従来回路の場合、オフセット回路内のトランジスタＴＲ１  のオン電流は、このトランジスタＴＲ１  のゲート−ソース間電位差に依存する。ソース電位はここでは接地電位なので、ゲート電位すなわちＢＬＴｊ  の電位がトランジスタＴＲ１  のオン電流に依存することになる。
【００３１】
図１０の回路により生成されるオフセット量を、ビット線ＢＬＴｊ  の電位の関数として、回路シミュレーションを用いて計算した。その結果を図１１に示す。この計算は、ゲート長０．５５μｍのトランジスタを用いた強誘電体メモリのセンスアンプおよびオフセット回路を前提としている。図１１から明らかなように、このオフセット回路によって生成されるオフセット量はビット線電位に極めて強く依存する。ビット線電位が０．５〜２．０Ｖの範囲で、オフセット量が１００〜８５０ｍＶも変わっている。このようにオフセット量が読出しビット線電位に強く依存すると、最適なオフセット量の設定が困難になる。つまり、オフセットが効きすぎて、本来は信頼性上問題のないレベルにある強誘電体メモリまで不良と選別されたり、逆にオフセットが効かず、信頼性上問題ある強誘電体メモリが選別されなかったりするという問題が生ずる。
【００３２】
本発明は、上記問題点を克服すべくなされたものであってその目的とするところは、ビット線上に読出される読出し信号電位に依存せずオフセット量を設定できるオフセット付加回路を有する半導体メモリ装置を提供することにある。
【００３３】
【課題を解決するための手段】
本発明による半導体メモリ装置は、データを記憶する複数のメモリセルをマトリックス状に配列したメモリセルアレイと、アドレスに従って前記メモリセルアレイ内のメモリセルを選択するためのワード線と、この選択されたメモリセルに対してデータの書込み及び読出しをなすためのビット線と、この選択されたメモリセルから前記ビット線上に読出されたデータ信号の電位差を増幅するセンスアンプ回路とを含む半導体メモリ装置であって、前記ビット線上に読出されたデータ信号の電位差を減少させる電圧であって、かつ前記ビット線上に読出される信号電圧に依存しないオフセット電圧を前記ビット線に付加するオフセット付加手段を含み、前記オフセット付加手段は、ゲートにオフセット有効化信号が供給され、ソースに前記ビット線が接続された第一の電界効果トランジスタと、一方の電極に前記トランジスタのドレイン端子が接続され他方の電極にオフセット付加制御信号が供給されたキャパシタとを有することを特徴とする。
【００３５】
上記構成に加えて更に、待機時において前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット有効化信号を前記第一の電界効果トランジスタが導通する電位に設定し、続いて前記オフセット付加制御信号を前記第一の電位とは異なる第二の電位に設定する制御手段を含むことを特徴とする。
【００３６】
そして、前記オフセット付加手段として、センスアンプの一対の第一及び第二の差動入力端子に夫々接続された第一及び第二のオフセット付加回路が設けられており、更に、待機時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット付加制御信号を第一及び第二の電位の中間電位に設定し、試験時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット有効化信号を、前記第一及び第二のオフセット付加回路に対応する第一及び第二の電界効果トランジスタが導通する電位に設定し、続いて前記第一のオフセット付加制御信号を前記中間電位から前記第二の電位に設定すると共に、前記第二のオフセット付加制御信号を前記中間電位から前記第一の電位に設定する制御手段を含むことを特徴とする。
【００３７】
また、前記オフセット付加手段は、前記第一の電界効果トランジスタと前記キャパシタとの接続点と基準電位との間に接続されゲートにオフセット付加手段待機時電位制御信号が供給された第三の電界効果トランジスタを、更に有することを特徴とする。そして、前記オフセット付加手段の待機時において、前記オフセット付加手段待機時電位制御信号を前記第三の電界効果トランジスタが導通する電位に設定すると共に、前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット付加手段待機時電位制御信号を前記第三の電界効果トランジスタが非導通となる電位に設定すると共に、前記オフセット有効化信号を前記第一の電界効果トランジスタが導通する電位に設定し、続いて前記オフセット付加制御信号を前記第一の電位とは異なる第二の電位に設定する制御手段を、更に含むことを特徴とする。
【００３８】
本発明による他の半導体メモリ装置は、データを記憶する複数のメモリセルをマトリックス状に配列したメモリセルアレイと、アドレスに従って前記メモリセルアレイ内のメモリセルを選択するためのワード線と、この選択されたメモリセルに対してデータの書込み及び読出しをなすためのビット線と、この選択されたメモリセルから前記ビット線上に読出されたデータ信号の電位差を増幅するセンスアンプ回路とを含む半導体メモリ装置であって、前記ビット線上に読出されたデータ信号の電位差を減少させる電圧であって、かつ前記ビット線上に読出される信号電圧に依存しないオフセット電圧を前記ビット線に付加するオフセット付加手段を含み、前記オフセット付加手段は、一方の電極に前記ビット線が接続され、他方の電極にオフセット付加制御信号が供給されたキャパシタからなることを特徴とする。そして、待機時において前記オフセット付加制御信号を第一の電位に設定し、試験時において前記オフセット付加制御信号を第一の電位とは異なる第二の電位に設定する制御手段を、更に含むことを特徴とする。
【００３９】
そして、前記オフセット付加手段として、センスアンプの一対の第一及び第二の差動入力端子に夫々接続された第一及び第二のオフセット付加回路が設けられており、更に、前記待機時において前記第一及び第二のオフセット付加回路に対応する第一及び第二のオフセット付加制御信号を第一及び第二の電位の中間電位に設定し、試験時において前記第一のオフセット付加制御信号を前記中間電位から前記第二の電位に設定すると共に、前記第二のオフセット付加制御信号を前記中間電位から前記第一の電位に設定する制御手段を含むことを特徴とする。
【００４０】
また、前記メモリセルの試験時においてのみ、前記オフセット付加手段を有効化する有効化手段を、更に含み、前記有効化手段は、少なくとの一つのピンに対して所定電位が印加された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とし、また前記有効化手段は、複数のピンに対して所定の組合わせ電位が供給された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とする。更に、前記有効化手段は、少なくとも一つのピンに対して所定電位の組合わせが時系列で供給された場合に、前記試験時であると判定して前記オフセット付加手段を有効化するようにしたことを特徴とする。
【００４１】
【発明の実施の形態】
本発明の実施例について図面を用いて説明する。図１は本発明の一実施例の強誘電体メモリ回路を示すブロック図である。なお、今後記す実施例の回路図においても、簡単のために、強誘電体メモリ回路のうち、本発明の主旨である「オフセットを付加する」という機能の説明に必要な部分のみを抜き出して記載するものとする。また、これまでに説明した構成要素と同じものについては、同じ符号を用いることとし、その詳しい説明を省略する。さらに、以下の実施例は全て強誘電体メモリを用いて説明するが、本発明は強誘電体メモリに限らず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等、ビット線上にあらわれるデータ電位を増幅して読出し動作を行う形式をとる全ての半導体メモリに対して適用可能である。
【００４２】
図１は、センスアンプＳＡｋ  、トランスファゲートＴＧｋ  、ビット線ＢＬＮｋ  、ＢＬＴｋ  およびビット線に接続されているメモリセルＭＣからなる強誘電体メモリ回路に、オフセットを付加するオフセット回路ＯＦｋ  を接続した例である。オフセット回路は、１本のビット線に対して１個のトランジスタＴ１  （Ｔ２  ）と１個のキャパシタＣＤ１  （ＣＤ２  ）とで構成されている。このトランジスタは、ゲート端子がオフセット有効化信号ＯＣ１  （ＯＣ２  ）に、ドレイン端子がビット線に、ソース端子がキャパシタの一方の電極に、それぞれ接続されている。キャパシタの他方の電極は、オフセット付加制御信号ＯＰＬ１  （ＯＰＬ２  ）に接続されている。
【００４３】
これ等オフセット有効化信号ＯＣ１  ，ＯＣ２  やオフセット付加制御信号ＯＰＬ１  ，ＯＰＬ２  はオフセット回路を制御するためのオフセット回路制御部３から生成されるものであり、このオフセット回路制御部３は有効化部２からの有効化信号により制御される。そして、当該半導体メモリ装置の外部ピンの一つまたは複数ピンへ外部から供給されるテスト（試験）指令に応答して、有効化部２は有効化信号を生成してオフセット回路制御部３を制御し、上記各制御信号を予め定められたタイミングに従って生成して、メモリセルの試験のためのオフセットをビット線対ＢＬＮｋ  ，ＢＬＴｋ  へ付加する様になっている。
【００４４】
図１の回路を用いて実際にオフセットを付加する動作を行うときの各信号のタイミングチャートを図２に示す。以下、図１の回路で、図２のタイミングチャートにて本発明を実施する場合について説明する。なお、本発明のオフセットを付加する動作を適用するにあたり、強誘電体メモリ本体の動作方式としては、１Ｔ／１Ｃ型、２Ｔ／２Ｃ型のいずれでもよい。
【００４５】
図２には、オフセットを付加する動作を行うタイミングを（Ａ）と記している。１Ｔ／１Ｃ型動作の場合は、ワード線、プレート線をそれぞれ選択してビット線（例えば、ＢＬＮｋ  ）上にメモリセルからのデータを読出し、かつ一方で、リファレンス電位発生回路（図１には示されていない）を用いてビット線と対になるビット線（ＢＬＴｋ  ）上にリファレンス電位を生成した後に、ビット線（ＢＬＮｋ  もしくはＢＬＴｋ  ）上にオフセットを付加する。オフセットを付加するには、オフセット有効化信号ＯＣ１  （もしくはＯＣ２  ）をハイレベルとし、オフセット付加制御信号ＯＰＬ１  （もしくはＯＰＬ２  ）をロウレベルからハイレベルに駆動する。
【００４６】
こうすることにより、オフセット回路内のキャパシタを介したカップリングによって、ビット線ＢＬＮｋ  （ＯＰＬ２  を駆動した場合にはＢＬＴｋ  ）の電位が高電位側にシフトする。この電位シフトによって、図２に示したように読出し信号電位差が減少する、すなわちオフセットそのものとなる。こうしてビット線にオフセットを生成した後、センスアンプを活性化して読出しデータの判別動作を行う。最後に、読出しの１サイクル動作が終了する以前にＯＣ１  （ＯＣ２  ）とＯＰＬ１  （ＯＰＬ２  ）をロウレベルに戻しておく。
【００４７】
重要な点は、（Ａ）の期間にオフセット有効化信号（ＯＣ１  もしくはＯＣ２  ）がハイレベルであり、かつ、その期間にオフセット付加制御信号（ＯＰＬ１  もしくはＯＰＬ２  ）がロウレベルからハイレベルに駆動されるということである。それ以外の本発明に関わる信号の動作タイミングは任意でよい。
【００４８】
２Ｔ／２Ｃ型動作の強誘電体メモリに対してオフセットを付加する場合も、上記１Ｔ／１Ｃ型とほぼ同様である。異なる点は、２Ｔ／２Ｃ型動作ではリファレンス電位発生回路を用いていない点である。すなわち、メモリセルからビット線対（ＢＬＮｋ  ，ＢＬＴｋ  ）に差動でデータを出力するので、オフセットを付加するのは、ワード線、プレート線をそれぞれ選択して、ビット線対（ＢＬＮｋ  、ＢＬＴｋ  ）上にメモリセルからのデータが読出された後ということになる。その後の動作は１Ｔ／１Ｃ型の場合と全く同様である。
【００４９】
以上に説明したように、本発明では、メモリセルからビット線上にデータ電位差を読出した後、このデータ電位差を減少させるようにビット線電位を変化させる動作を行うことにより、オフセットを生成することが要点である。この動作によれば、メモリセルからビット線への読出し電位差がオフセット以下である場合には、センスアンプによるデータ判定動作がフェイルとなる。すなわち、オフセット以下の読出し電位差を持つメモリセルを含む強誘電体メモリが不良となって、信頼性上問題のあるメモリの選別が可能となる。
【００５０】
本発明の方式を用いた場合のオフセット量を簡単に見積もってみる。ビット線の寄生容量値をＣＢ、オフセット回路内のキャパシタの静電容量値をＣＤ、オフセット付加制御信号ＯＰＬ１  ，ＯＰＬ２  のハイレベルの電位をＶＤＰとする。ここで、上記の動作方式により生成されるオフセットΔＶｏｆｆｓｅｔは、ＯＰＬ１  （またはＯＰＬ２  ）がロウレベルの状態からハイレベルの状態へ駆動される前後において、ビット線上の電荷が保存されるという条件を用いることにより計算でき、その結果は、
ΔＶｏｆｆｓｅｔ＝ＣＤ×ＶＤＰ／（ＣＤ＋ＣＢ）……（１）
となる。
【００５１】
この（１）式の右辺にある量は、ＣＢ，ＣＤ，ＶＤＰであり、これらＣＤやＶＤＰを適当な値にすることで任意のオフセット量を設定することができる。かつ、これら右辺に含まれる量は全てビット線に読出された電位によらない量である。従って、本発明の方式によれば、従来のようなビット線読み出し電位に対する依存性はなく、最適なオフセット値を容易に設定できるという利点がある。
【００５２】
図２では、オフセットを付加する（Ａ）の時期に、オフセット付加制御信号ＯＰＬ１  もしくはＯＰＬ２  をロウレベルからハイレベルに駆動することによってオフセットを生成していた。逆に、オフセット付加制御信号をハイレベルからロウレベルに駆動することによってもオフセットを生成することができる。図１の回路に対して、この方式によってオフセットを付加する例を図３に示した。図３の場合には、例えばＯＣ２  をハイレベル、ＯＰＬ２  をハイレベルからロウレベルに駆動したときには、キャパシタを介したカップリングにより、ビット線ＢＬＴｋ  に対し電位が低くなる方向に電位シフトが起こる。この電位シフトは、図３に示したようにオフセットとなる。
【００５３】
図４に、図１の回路を用いてオフセットを発生する動作方式の第３の例を示す。図４の例では、オフセット付加制御信号ＯＰＬ１  ，ＯＰＬ２  の待機時の電位を、電源電位ＶＤＰと接地電位ＧＮＤとの中間電位（ＶＤＰ／２、ＶＤＰ／３、等々）に設定する。オフセット有効化信号ＯＣ１  ，ＯＣ２  をともにハイレベルとして（Ａ）の期間に入ってから、ＯＰＬ１  をＶＤＰレベルへ、ＯＰＬ２  をＧＮＤレベルへ駆動する。こうすることにより、キャパシタを介したカップリングにより、ビット線ＢＬＮｋ  は高電位側へ、ＢＬＴｋ  は低電位側へ、それぞれ電位シフトが起こる。この電位シフトがオフセットとなる。
【００５４】
図５に、図１とは異なるオフセット回路の例を示す。本回路は図１に示したオフセット回路内のトランジスタとキャパシタとの接続点が、オフセット有効化信号ＯＣ１  ，ＯＣ２  がロウレベルのときにフローティングとなることの対策を施した回路である。すなわち、トランジスタとキャパシタとの接続点を、待機時のオフセット付加制御信号ＯＰＬ１  ，ＯＰＬ２  の電位ＶＳと等しくするためのトランジスタＴＳ１  ，ＴＳ２  が付加された回路である。ＴＳ１  ，ＴＳ２  はオフセット回路待機時電位制御信号ＯＣ１Ｂ，ＯＣ２Ｂがゲート端子に、ドレイン端子にオフセット回路内のトランジスタとキャパシタとの接続点に、ソース端子はＶＳを供給する配線に接続されている。ＶＳの電位は、図２の動作の場合には接地電位、図３の動作の場合はＶＤＰ電位、図４の動作の場合にはＶＤＰと接地電位の中間電位である。
【００５５】
尚、図５の回路においても、図１に示したテスト指令用のピン１、有効化部２およびオフセット回路制御部３が設けられているが、図では省略して示している。
【００５６】
図５の回路を用いてオフセット付加動作を行うには、先ず、待機時に導通状態となっているトランジスタＴＳ１  ，ＴＳ２  を、オフセット回路待機時電位制御信号を用いて非導通状態にする。その後は、図２、図３もしくは図４と全く同様に動作させればよい。最後に、ＴＳ１  ，ＴＳ２  を導通状態とする。
【００５７】
図６は、さらに別なるオフセット回路の例である。本回路は図１に示したオフセット回路内のトランジスタを削除し、直接ビット線とキャパシタを接続した形式の回路である。動作方式についても、図２、図３もしくは図４からオフセット有効化信号ＯＣ１  ，ＯＣ２  の動作を除いた動作で、オフセット付加が可能である。以上のオフセット付加回路は、メモリセルからのデータ読み出し電位差をあえて減少させるものであるため、通常動作時には働かせないことが望ましい。このため、本発明のオフセット付加回路は、テストモードとして使われることが推奨される。
【００５８】
強誘電体メモリの通常動作とテストモード動作とを区別する手段としては、例えば、（１）強誘電体メモリに、テスト用の付加ピンを設ける、（２）強誘電体メモリがすでに持っている１つまたは複数のピン（たとえばアドレスピン、データピン、制御信号ピン等）に、ある組み合わせの信号が入力されたとき、またはあるシーケンスの信号列が入力されたときに、テストモードに入る、（３）強誘電体メモリが持つあるピンに、推奨動作電圧以上の高電圧をかける、等という方法がある。
【００５９】
上記の（１）〜（３）における各ピンが図１に示したテスト指令用のピン１であり、このピン１に上述した（１）〜（３）の信号や電圧が供給された時に、有効化部２がこれを検出してテストモードであると判断し、オフセット回路制御部３を動作せしめるのである。このオフセット回路制御部３は図２、図３もしくは図４のタイミングチャートに従って信号ＯＰＬ１  ，ＯＰＬ２  ，ＯＣ１  ，ＯＣ２  ，ＯＣ１Ｂ，ＯＣ２Ｂを制御するのである。
【００６０】
従来のオフセットセンスアンプ試験方式によって得られるオフセット量のビット線読出し電位に対する依存性は、図１１に示した通りであるが、本発明の効果を示すため、同図上に、本発明を用いた場合のオフセット量を回路シミュレーションにより求めてプロットしたグラフを、図７に示す。図７では、ビット線寄生容量ＣＢ＝２５０ｆＦ、オフセット回路内部のキャパシタの静電容量値ＣＤ＝２５ｆＦ、電源電位ＶＤＰ＝５Ｖと仮定した。従来方式によるオフセット量が実線で、本発明によるオフセット量を点線で示した。この図７から、本発明では、ビット線読出し電位に対する依存性の小さいオフセット値が得られることがわかる。このことにより、本発明を用いると、強誘電体メモリの信頼性に即した最適なオフセット値を容易に設定できることがわかる。
【００６１】
以上、本発明の種々の実施例を説明してきたが、これまで各個に述べてきた実施例を、各々組み合わせて本発明を実施することももちろん可能である。
【００６２】
【発明の効果】
以上述べた様に、本発明によれば、ビット線読出し電位に対する依存性の小さいオフセット値が簡単に得られるので、メモリセルの試験において、オフセットが効きすぎて、本来は信頼性上問題のないレベルにある強誘電体メモリまで不良と選別されたり、逆にオフセットが効かず、信頼性上問題ある強誘電体メモリが選別されなかったりするという問題を有効に解決可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例であるオフセット付加回路を搭載した強誘電体メモリ装置の第１の例を示す図である。
【図２】図１の回路を用いてオフセット付加を行う動作方式のタイミングチャートの第１の例を示す図である。
【図３】図１の回路を用いてオフセット付加を行う動作方式のタイミングチャートの第２の例を示す図である。
【図４】図１の回路を用いてオフセット付加を行う動作方式のタイミングチャートの第３の例を示す図である。
【図５】本発明の実施例であるオフセット付加回路を搭載した強誘電体メモリ装置の第２の例を示す図である。
【図６】本発明の実施例であるオフセット付加回路を搭載した強誘電体メモリ装置の第３の例を示す図である。
【図７】本発明の方式により発生したオフセット量と従来方式により発生したオフセット量とを比較したグラフである。
【図８】強誘電体メモリ回路全体構成の例を示す図である。
【図９】図８の回路の動作タイミングチャートである。
【図１０】従来のオフセット回路例を示す図である。
【図１１】図１０の回路により発生されるオフセット量を示すグラフである。
【符号の説明】
１  テスト指令用ピン
２  有効化部
３  オフセット回路制御部
ＷＬｊ    ワード線
ＰＬｊ    プレート線
ＢＬＮｋ  ，ＢＬＴｋ    ビット線
ＹＳＷｋ    Ｙ選択信号
ＰＢＬ  ビット線プリチャージ信号
ＳＡＥ  センスアンプ活性化信号
ＳＡＮ，ＳＡＰ  センスアンプ活性化信号
ＴＧ  トランスファゲート信号
ＤＷＬＮ，ＤＷＬＴ  ダミーワード線
ＩＯＮ，ＩＯＴ  Ｉ／Ｏバス
Ａｉ    アドレス信号
ＸＰａ    Ｘアドレスプリデコード信号
ＹＰｂ    Ｙアドレスプリデコード信号
ＯＣ１  ，ＯＣ２    オフセット有効化信号
ＯＰＬ１  ，ＯＰＬ２    オフセット付加制御信号
ＯＣ１Ｂ，ＯＣ２Ｂ  オフセット回路待機時電位制御信号
ＶＳ  オフセット回路待機時電位
ＭＣＡ  ＦｅＲＡＭセルアレイ
ＭＣｊｋ  ＦｅＲＡＭセル
ＤＣＮｋ  ，ＤＣＴｋ    ダミーメモリセル
ＰＢＬｋ    ビット線プリチャージ回路
ＳＡｋ    センスアンプ回路
ＴＧｋ    トランスファゲート回路
ＹＳＴｋ    Ｙ選択トランスファゲート
ＸＤＥＣ  Ｘデコーダ
ＰＬＤＥＣ  プレートデコーダ
ＹＤＥＣ  Ｙデコーダ
ＤＷＬＤＥＣ  ダミーメモリセル制御回路
ＰＢＬＣ  ビット線プリチャージ制御回路
ＳＡＤＲＶ  センスアンプ制御回路
ＡＤＰＤＥＣ  アドレスプリデコーダ
ＯＦｋ    オフセット回路
Ｔ１  ，Ｔ２  ，ＴＲ１  ，ＴＲ２  ，ＴＲ３  ，ＴＲ４    オフセット回路を構成するトランジスタ
ＴＲ５  ，ＴＲ６  ，ＴＲ７  ，ＴＲ８    センスアンプ回路を構成するトランジスタ
ＴＳ１  ，ＴＳ２    オフセット回路内節点の待機時電位を補償するトランジスタ
ＣＢ  ビット線寄生容量値
ＣＤ１  ，ＣＤ２    オフセット回路内キャパシタの静電容量値
【図１】
0003551858.tif 000002
【図２】
0003551858.tif 000003
【図３】
0003551858.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003551858.tif 000008
【図８】
0003551858.tif 000009
【図９】
0003551858.tif 000010
【図１０】
0003551858.tif 000011
【図１１】
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