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　平成　８年特許願第５１０３５０号「高周波用の自己アライメント式電界効果トランジスタ」拒絶査定不服審判事件〔平成　８年　３月２１日国際公開、ＷＯ９６／０８８４４、平成１０年　６月　９日国内公表、特表平１０−５０５９５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９５年９月１５日（パリ条約による優先権主張外国庁受理１９９４年９月１６日、アメリカ合衆国）を国際出願日とする出願であって、平成１９年３月６日付けで拒絶査定がなされ、これに対して同年６月１１日に拒絶査定に対する審判請求がなされるとともに、同年７月１１日付けで手続補正がなされたものである。
　　
２．平成１９年７月１１日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１９年７月１１日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容      　
　本件補正は、補正前の特許請求の範囲の請求項１ないし請求項１９を、補正後の特許請求の範囲の請求項１ないし請求項１９に補正するものであって、補正後の特許請求の範囲の請求項１、請求項７、請求項８及び請求項１５（以下、それぞれ「補正後請求項１」、「補正後請求項７」、「補正後請求項８」及び「補正後請求項１５」という。）に係る発明は以下のとおりである。
「【請求項１】
　第１導電型をもつ炭化ケイ素のエピタキシャル層（３０）と、
　前記炭化ケイ素のエピタキシャル層（３０）中にあり、二つの該ゲート・トレンチの各エッジ（３２、３３）間に炭化ケイ素のゲート表面（３５）を露呈し、前記トランジスタのソース領域とドレイン領域を画定するゲート・トレンチ（３１）と、
　前記ゲート表面上にある整流ゲート接合部であって、該整流ゲート接合部は前記ゲート表面上にある接触金属部によりバイアスされ、該接触金属部は、前記ゲート表面の一部が該接触金属部と前記ソース領域との間に露出して該接触金属部と前記ゲート表面との間に露出するように配置されているものである、整流ゲート接合部と、
　前記エピタキシャル層の前記ソース領域およびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　前記金属層（３６、３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層（３０）の前記エッジ（３２、３３）に特にアライメントされていて、前記エピタキシャル層（３０）の前記各エッジと前記金属層（３６、３７）とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低く動作周波数が高い電界効果トランジスタ（ＦＥＴ）。」
「【請求項７】
　前記基板と前記ＦＥＴエピタキシャル層との間に追加のエピタキシャル層をさらに含み、
　前記追加のエピタキシャル層は、ｐ型エピタキシャル層、半絶縁エピタキシャル層、および実質的にドープされてないエピタキシャル層から構成される群から選択されるものである、
　請求項３に記載のＦＥＴ。」
「【請求項８】
　炭化ケイ素のエピタキシャル層上にオーム接触金属層を、前記オーム接触金属層の複数部分間に前記エピタキシャル層を露呈するゲート・トレンチの位置を画定するパターンで付着させる工程と、
　ゲート・トレンチを、炭化シリコンの前記エピタキシャル層中にエッチングする工程と、
　前記トレンチの底部のエピタキシャル層にゲート金属を配置して、前記トレンチの底部のエピタキシャル層とのゲート接合部を形成する工程と
　から構成され、
　前記エッチングする工程は、前記金属層が炭化ケイ素エピタキシャル層の複数部分を効果的に覆うことで前記トレンチの前記金属層のエッジと炭化ケイ素層のエッジとが自己アライメントするように、前記オーム接触金属層を除去することがないエッチング剤およびエッチング処理法を含み、
　前記トレンチの底部のエピタキシャル層にゲート金属を配置することは、前記トレンチの底部の前記エピタキシャル層の一部が、前記ゲート金属と前記ソース領域との間で露出し、前記ゲート金属と前記ドレイン領域との間で露出するように、前記ゲート金属を配置することを含むことを特徴とする、
　ソースおよびドレイン抵抗が低く動作周波数が高い炭化ケイ素の自己アライメント式電界効果トランジスタ（ＦＥＴ）を形成する方法。」
「【請求項１５】
　基板（２６）と、
　前記基板上のｎ型III族窒化物エピタキシャル層（３０）と、
　２つのトレンチ・エッジ（３２、３３）間にゲート表面を露呈し、前記トランジスタのソースおよびドレイン領域をさらに画定する前記エピタキシャル層内のゲート・トレンチ（３１）と、
　前記ゲート表面（３５）上にある整流ショットキーゲート接点（３４）であって、前記ゲート表面の一部が、該接点と前記ソース領域との間で露出し、前記接点と前記ドレイン領域との間で露出するように配置されているものである、整流ショットキー接点と、
　前記エビタキシャル層の前記ソースおよびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　前記金属層（３６、３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層の前記エッジ（３２、３３）に本質的にアライメントされていて、前記エピタキシャル層の前記各エッジと前記金属層とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低く動作周波数が高い金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）。」
　
（２）補正事項の整理
　［補正事項１］
　補正前の請求項１の「前記ゲート表面への整流ゲート接合部と」を、
　補正後請求項１の「前記ゲート表面上にある整流ゲート接合部であって、該整流ゲート接合部は前記ゲート表面上にある接触金属部によりバイアスされ、該接触金属部は、前記ゲート表面の一部が該接触金属部と前記ソース領域との間に露出して該接触金属部と前記ゲート表面との間に露出するように配置されているものである、整流ゲート接合部と」と補正すること。
　［補正事項２］
　補正前の請求項７の「前記基板と前記ＦＥＴエピタキシャル層の間のエピタキシャル層とをさらに含み、　前記エピタキシャル層は」を、
　補正後請求項７の「前記基板と前記ＦＥＴエピタキシャル層との間に追加のエピタキシャル層をさらに含み、　前記追加のエピタキシャル層は」と補正すること。
　［補正事項３］
　補正前の請求項８の「前記トレンチの底部のエピタキシャル層とのゲート接合部を形成する工程と」を、
　補正後請求項８の「前記トレンチの底部のエピタキシャル層にゲート金属を配置して、前記トレンチの底部のエピタキシャル層とのゲート接合部を形成する工程と」と補正すること。
　［補正事項４］
　補正前の請求項８の「エッチング剤およびエッチング処理法を含む」を、
　補正後請求項８の「エッチング剤およびエッチング処理法を含み、　前記トレンチの底部のエピタキシャル層にゲート金属を配置することは、前記トレンチの底部の前記エピタキシャル層の一部が、前記ゲート金属と前記ソース領域との間で露出し、前記ゲート金属と前記ドレイン領域との間で露出するように、前記ゲート金属を配置することを含む」と補正すること。
　［補正事項５］
　補正前の請求項１５の「前記ゲート表面（３５）への整流ショットキーゲート接点（３４）と」を、
　補正後請求項１５の「前記ゲート表面（３５）上にある整流ショットキーゲート接点（３４）であって、前記ゲート表面の一部が、該接点と前記ソース領域との間で露出し、前記接点と前記ドレイン領域との間で露出するように配置されているものである、整流ショットキー接点と」と補正すること。
　
（３）新規事項の追加の有無について
［補正事項１について］
　補正後請求項１の「前記ゲート表面上にある整流ゲート接合部であって、該整流ゲート接合部は前記ゲート表面上にある接触金属部によりバイアスされ、該接触金属部は、前記ゲート表面の一部が該接触金属部と前記ソース領域との間に露出して該接触金属部と前記ゲート表面との間に露出するように配置されているものである、整流ゲート接合部と、」によると、「該接触金属部は、前記ゲート表面の一部が」「該接触金属部と前記ゲート表面との間に露出するように配置されている」ことになる。すなわち、「接触金属部」が「ゲート表面上」にありながら、同時に「該接触金属部と前記ゲート表面との間に露出する」ことになるが、そのような構成は、願書に最初に添付した明細書又は図面に記載されておらず、それらの記載から自明な事項とも認められない。
　よって、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。
［補正事項２について］
　補正事項２についての補正は、実質的な内容を変更せずに表現をより適切にしたものであるから、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
［補正事項３ないし５について］
　補正事項３ないし５についての補正は、願書に最初に添付した明細書の第７頁２−７行、１４−２０行及び図２に記載された事項の範囲内においてなされたものであることは明らかである。
　
　したがって、補正事項１についての補正を含む本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）補正の目的について
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たすものではないが、仮に、当該要件を満たすものとみなした場合において、本件補正の目的について、一応検討する。
　
［補正事項１について］
　補正事項１についての補正は、補正前の請求項１に係る発明の発明特定事項である「整流ゲート接合部」をより具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
［補正事項２について］
　補正事項２についての補正は、補正前の請求項７の「エピタキシャル層」を「ＦＥＴエピタキシャル層」と区別するために「追加のエピタキシャル層」とし、さらに日本語としての表現を適切にしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明及び同法同条同項第３号に掲げる誤記の訂正を目的とするものに該当する。
［補正事項３について］
　補正事項３についての補正は、補正前の請求項８に係る発明の発明特定事項である「ゲート接合部を形成する工程」をより具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
［補正事項４について］
　補正事項４についての補正は、補正前の請求項８に係る発明の発明特定事項である「ゲート接合部を形成する工程」をより具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
［補正事項５について］
　補正事項５についての補正は、補正前の請求項１５に係る発明の発明特定事項である「整流ショットキーゲート接点（３４）」をより具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（５）独立特許要件の有無の検討
　以上検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、当該要件を満たすものとみなした場合には、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かについて、さらに検討を進める。
　
　まず、補正後請求項１に係る発明について、以下に検討する。
　
（５−１）特許請求の範囲の記載について（特許法第３６条第６項）
　補正後請求項１に係る発明は、前記「２．（１）」に記載したとおりである。　
　前記「（３）新規事項の追加の有無について」の前記「補正事項１について」において検討したとおり、補正後請求項１に係る発明は、「接触金属部」が「ゲート表面上」にありながら、同時に「該接触金属部と前記ゲート表面との間に露出する」ことになるが、そのような構成は、発明の詳細には記載されていない。
　よって、補正後請求項１に係る発明は、発明の詳細な説明に記載されたものではない。
　
　また、前記「（３）新規事項の追加の有無について」の前記「補正事項１について」において検討したとおり、補正後請求項１に係る発明は、「接触金属部」が「ゲート表面上」にありながら、同時に「該接触金属部と前記ゲート表面との間に露出する」ことになり、意味が不明である。すなわち、両者を満たすためには、例えば「接触金属部」が「ゲート表面」から離間して「ゲート表面」の上方に配置されるような構成を想定する必要が生じるが、その場合は「
接触
　よって、補正後請求項１に係る発明は、明確でない。
　
　したがって、補正後請求項１に係る発明は、特許法第３６条第６項第１号及び第２号に規定する要件を満たしていない。
　
（５−２）発明の進歩性について（特許法第２９条第２項）
（５−２−１）補正後請求項１に係る発明
　本件補正後請求項１に係る発明は、前記「（５−１）特許請求の範囲の記載について（特許法第３６条第６項）」において検討したとおり、発明の詳細な説明に記載されたものではなく、しかも発明の範囲が不明確なものであるが、請求項８に対して補正された「前記ゲート金属と前記ソース領域との間で露出し、
前記ゲート金属と前記ドレイン領域との間
前記接点と前記ドレイン領域との間
該接触金属部と前記ドレイン領域との間
　補正後請求項１に係る発明は、前記「２．（１）」に記載したものにおいて、「該接触金属部と前記ゲート表面との間」を「該接触金属部と前記ドレイン領域との間」とした以下のとおりのものである。
「【請求項１】
　第１導電型をもつ炭化ケイ素のエピタキシャル層（３０）と、
　前記炭化ケイ素のエピタキシャル層（３０）中にあり、二つの該ゲート・トレンチの各エッジ（３２、３３）間に炭化ケイ素のゲート表面（３５）を露呈し、前記トランジスタのソース領域とドレイン領域を画定するゲート・トレンチ（３１）と、
　前記ゲート表面上にある整流ゲート接合部であって、該整流ゲート接合部は前記ゲート表面上にある接触金属部によりバイアスされ、該接触金属部は、前記ゲート表面の一部が該接触金属部と前記ソース領域との間に露出して
該接触金属部と前記ドレイン領域との間
　前記エピタキシャル層の前記ソース領域およびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　前記金属層（３６、３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層（３０）の前記エッジ（３２、３３）に特にアライメントされていて、前記エピタキシャル層（３０）の前記各エッジと前記金属層（３６、３７）とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低く動作周波数が高い電界効果トランジスタ（ＦＥＴ）。」（以下、「補正発明」という。）
　
（５−２−２）刊行物記載発明について　
　刊行物１：特開平５−１７５２３９号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平５−１７５２３９号公報（以下、「刊行物１」という。）には、図１ないし図４とともに、以下の事項が記載されている。
　
「【００１３】従って、本発明の目的は、炭化シリコンの物理的特性を利用すると共に上述した従来装置の試みの問題点を解消して高周波数、高電力レベル及び高温度で動作し得るMESFETを提供することにある。」（００１３段落）
「【００１８】図２は本発明MESFETの第２の実施例を示す。ｐ導電型の第１エピタキシャル層層33をｐ導電型又はｎ導電型の単結晶バルク炭化シリコン基板31上に成長させる。ｐ導電型の第１エピタキシャル層は基板とｎ型エピタキシャル層との間に介挿する。ｎ導電型の第２エピタキシャル層35を第１エピタキシャル層33上に成長させる。ｎ+ SiC 領域を第２エピタキシャル層35上に位置するメサ51及び53の形に形成する。これらメサ51及び53は、ｎ導電型エピタキシャル層35上にｎ+ 導電型SiC の第３エピタキシャル層を成長させ、次いでこの第３層をエッチングしてメサを形成することにより、或いはｎ導電型エピタキシャル層35内に形成したｎ+ 導電型領域をエッチングしてメサ51及び53を形成することにより形成することができる。オーム接点41及び43をメサ51及び53上に形成してソース接点41及びドレイン接点43を形成する。ショットキゲート接点45を第２エピタキシャル層35の、ソース接点41及びドレイン接点43間の部分上に形成する。図に示すように、オプションである金属オーバレイ層47, 49及び46をソース及びドレイン接点41及び43及びゲート接点45上に形成する。オプションである導電面34を基板の第１エピタキシャル層33と反対側の面上に形成することができる。」（００１８段落）
「【００２１】上述した各実施例では、基板を6H, 4H, 15R 又は3C炭化シリコン群から選択した炭化シリコンで形成し、各エピタキシャル層を6H, 4H, 15R 又は3C炭化シリコン群から選択した炭化シリコンで形成する。基板10, 31, 55及び83は6H, 4H, 15R 又は3Cポリタイプの単結晶バルク炭化シリコンから成り、ｐ導電型又はｎ導電型にすることができる。第１エピタキシャル層12, 33, 57及び88は6H, 4H, 15R又は3Cポリタイプのｐ導電型炭化シリコンから成る。第１エピタキシャル層に対しては約３×１０17cm-3までのキャリア濃度が好適であるが、約３×１０16以下のキャリア濃度が望ましい。好適なドーパントはアルミニウム、ホウ素及びゲルマニウムである。第２エピタキシャル層14, 35, 59及び84は6H, 4H, 15R 又は3Cポリタイプのｎ導電型炭化シリコンから成る。このｎ型エピタキシャル層のｎ型キャリア濃度は約２×１０16〜２×１０18cm-3が好適である。好適なドーパントはニッケル及びリンである。上述したトランジスタのｎ+ 領域に対しては、約５×１０17のキャリア濃度が好適であるが、約２×１０18以上のキャリア濃度が望ましい。オーム接点20，41, 65, 22, 43, 67, 97及び96はニッケル、その他の適当な材料で形成するのが好ましい。ショットキゲート接点24, 45, 69及び92はプラチナ又はプラチナシリサイドで形成するのが好ましいが、ショットキ効果を生ずることが知られている金のような他の金属を用いることもできる。上述の装置はオーム接点及びゲート接点上にオーバレイ層をオプションで有しているが、これらオーバサイ層26, 30, 47, 71, 28, 46, 49, 73, 91, 94及び93は金、銀、アルミニウム、プラチナ及び銅で形成することができる。これらオーバレイ層には他の適当な高導電率金属を用いることもできる。上述の装置は、n 導電型層の露出区域、メサの側壁及びｐ導電層の露出区域を覆う不活性化層（図示せず）を有することもできる。この不活性化層は装置の全非金属表面上に選択的に位置させることができる。二酸化シリコンの不活性化層が好適であるが、他の既知の材料を用いることもできる。」（００２１段落）
「【００２４】上述したMESFET構造は、1.9 GHz までの周波数で動作し得るトランジスタをもたらす。上述したMESFET構造のゲート及びソースの寸法を、SiC の比較的低い電子移動度の影響が最低になると共にSiC の比較的高い飽和電子ドリフト速度及び降服電圧の利点が最大になるように選択することにより追加の特性向上を達成することができる。
【００２５】MESFETの寸法選択において、ゲートの幅は電流の流れに直角方向のゲート寸法を定義する。図１〜３の断面図においてゲート幅は図紙面に垂直方向に延在する。ゲートの長さは電流の流れに平行なゲート寸法である。図１〜４の断面図においてゲート長は第２エピタキシャル層14, 35, 59及び84と接触するゲート24, 45, 69及び92の寸法である。第３の重要な寸法はソース−ゲート間距離であり、図１〜４の断面図におけるｎ+ ウェル又はメサからゲート接点24, 45, 69及び92までの距離である。
【００２６】低電子移動度の影響を最低にするには、ソース−ゲート間距離を、ソース−ゲート間リーク電流を殆んど生ずることなくできるだけ小さくする必要がある。本発明の一実施例では、ソースからショットキゲート接点までの距離を、ゲートにバイアスが印加されたときソースからゲートへ殆んどリーク電流が流れないようにするのに十分な大きさにすると共に炭化シリコンの低い電子移動度の影響を最小にするに十分な小距離にする。これは、代表的には、ゲート接点をソース接点又はｎ+ ソースメサ又はウェルと接触させることなくソース接点にできるだけ近づける必要があることを意味する。ゲートをソース領域にできるだけ近づけて位置させることによりトランジスタの電子が加速される領域内の電界強度が最大になり、これによりSiC の低い電子移動度の影響が小さくなる。代表的には、約１μｍ以下のソースからショットキ接点までの距離が好適である。装置のゲートドレイン間距離は装置のゲートからドレインへの空乏層の拡がりを維持するに十分な大きさにする必要がある。この距離は代表的には約0.5 μｍ〜２μｍである。」（００２４段落ないし００２６段落）
　
　そして、００１８段落の「ｎ+ SiC 領域を第２エピタキシャル層35上に位置するメサ51及び53の形に形成する。これらメサ51及び53は、ｎ導電型エピタキシャル層35上にｎ+ 導電型SiC の第３エピタキシャル層を成長させ、次いでこの第３層をエッチングしてメサを形成することにより、或いはｎ導電型エピタキシャル層35内に形成したｎ+ 導電型領域をエッチングしてメサ51及び53を形成することにより形成することができる。」という記載、００２５段落の「第３の重要な寸法はソース−ゲート間距離であり、図１〜４の断面図におけるｎ+ ウェル又はメサからゲート接点24, 45, 69及び92までの距離である。」という記載及び図２から、「ｎ+ 導電型SiC の第３エピタキシャル層」をエッチングして形成された「メサ51」及び「メサ53」に挟まれた領域は、側面及び底面を有するトレンチとなっており、トレンチ側面では「メサ51」及び「メサ53」の側面が露出し、トレンチ底面では「第２エピタキシャル層35」の表面が露出していることは、明らかである。
　また、００１８段落の「オーム接点41及び43をメサ51及び53上に形成してソース接点41及びドレイン接点43を形成する。」という記載及び図２から、「メサ51」に対応する接点が「ソース接点41」であり、「メサ53」に対応する接点が「ドレイン接点43」であるから、「メサ51」がソース領域を構成し、「メサ53」がドレイン領域を構成していることは、明らかである。
　さらに、００１８段落の「ショットキゲート接点45を第２エピタキシャル層35の、ソース接点41及びドレイン接点43間の部分上に形成する。」という記載及び図２から、「ショットキゲート接点45」と「第２エピタキシャル層35」との接触面がショットキー接合部を構成していると同時に、「メサ51」と「ショットキゲート接点45」との間及び「メサ53」と「ショットキゲート接点45」との間において、「第２エピタキシャル層35」が露出していることは、明らかである。しかも、ショットキー接合部が「ショットキゲート接点45」によりバイアスされることは、ＭＥＳＦＥＴにおける「ショットキゲート接点45」の役割を考えれば自明である。
　
　したがって、刊行物１には、以下の発明が記載されている。
　
　「ｎ+ 導電型SiC の第３エピタキシャル層と、
　前記第３エピタキシャル層中にあり、ソース領域を構成するメサ51の側面及びドレイン領域を構成するメサ53の側面を側面とし、第２エピタキシャル層35の露出した表面を底面とする、トレンチと、
　前記第２エピタキシャル層35の露出した表面上にあるショットキゲート接点45であって、前記メサ51と前記ショットキゲート接点45との間及び前記メサ53と前記ショットキゲート接点45との間において、前記第２エピタキシャル層35が露出するように配置される、前記ショットキゲート接点45と、
　前記ショットキゲート接点45と前記第２エピタキシャル層35との接触面により構成され、前記ショットキゲート接点45によりバイアスされるショットキー接合部と、
　前記ソース領域を構成する前記メサ51及び前記ドレイン領域を構成する前記メサ53の上にそれぞれ形成されるソース接点41及びドレイン接点43と、
　を含み、
　高周波数で動作し得るＭＥＳＦＥＴ。」（以下、「刊行物発明１」という。）
　
　「ｎ+ 導電型SiC の第３エピタキシャル層と、
　前記第３エピタキシャル層中にあり、ソース領域を構成するメサ51の側面及びドレイン領域を構成するメサ53の側面を側面とし、第２エピタキシャル層35の露出した表面を底面とする、トレンチと、
　前記第２エピタキシャル層35の露出した表面上にあるショットキゲート接点45と前記第２エピタキシャル層35との接触面により構成されるショットキー接合部と、
　前記ソース領域を構成する前記メサ51及び前記ドレイン領域を構成する前記メサ53の上にそれぞれ形成されるソース接点41及びドレイン接点43と、
　を含み、
　高周波数で動作し得るＭＥＳＦＥＴ。」（以下、「刊行物発明２」という。）
　
　特開昭６１−２４７０７５号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開昭６１−２４７０７５号公報（以下、「刊行物２」という。）には、以下の事項が記載されている。
　
「ショットキ障壁ゲート型電解効果トランジスタ、特にＧａＡｓを用いたものにあっては、高周波、高速装置として十分な性能を与えるべくソース抵抗を下げること、およびソースおよびドレイン電極とゲート電極とを出来得る限り接近させることが極めて重要である。」（第１頁右下欄第１１行ないし第１６行）
「しかしながら、上記従来法では、オーミック電極４、５に対するゲート電極６の位置決めをマスクの位置合わせによって行うものであるため、位置合わせの誤差やウエーハー自身の変形（伸縮）等によりゲート電極を正確に所望位置に形成することが困難であり、このため特にその高周波特性や高速性を改善する目的でソース、ドレイン電極とゲート電極とを接近させた構造とした場合、ソース〜ゲート電極間の短絡やゲート〜ドレイン電極間の短絡など半導体装置にとって致命的な欠陥を発生し易い欠点がある。」（第２頁左上欄第１３行ないし右上欄第３行）
「本発明方法によれば、ゲート電極が形成されるリセスおよびゲート電極がソースおよびドレイン電極そのものをマスクとして形成されるから、マスクの位置決め等に伴う誤差を生ずることなく、ゲート電極がソースおよびドレイン電極に対しつねに正確に位置決めされ、従ってソース〜ゲート及びゲート〜ドレイン電極間の短絡を回避しつゝ、これらの電極を従来のものよりも更に接近させた構造を実現することができる。」（第２頁右上欄第１５行ないし左下欄第３行）
　
　特開平３−２３６４３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平３−２３６４３号公報（以下、「刊行物３」という。）には、第３図とともに以下の事項が記載されている。
「一般に、ＭＥＳＦＥＴのノイズ値はゲート抵抗及び相互コンダクタンス等のパラメーターに関係して変化するが、もう一つ重要なパラメーターとしてソース抵抗が挙げられる。ノイズを低減するためには、ソース抵抗を低減することが必要である。半絶縁性ＧａＡｓ基板上に形成したＭＥＳＦＥＴにおいて、露光法を用いてゲート電極を形成する方法が一般に行われている。しかし、このようにして得られる半導体装置ではソース電極とゲート電極との距離が遠く、ソース抵抗が増加し、ノイズが大きくなるという問題があった。」（第１頁右下欄第１６行ないし第２頁左上欄第６行）
「第３図は従来の半導体装置を示す構造断面図である。第３図において、半絶縁性ＧａＡｓ基板１の主面側に活性層２及び低抵抗層３が連続的に堆積され、ソース電極７及びドレイン電極８が低抵抗層３上にパターン出しされている。通常のフォトプロセスを用いて、低抵抗層３をエッチングして形成したリセス領域にゲート電極１２が形成されている。このような構造ではソース・ゲート間距離１３が長く、ソース抵抗が増大し、ノイズが増加するという問題があった。」（第２頁左上欄第１８行ないし右上欄第７行）
　
　特開平３−２９２７４４号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平３−２９２７４４号公報（以下、「刊行物４」という。）には、図４ないし図７とともに以下の事項が記載されている。
「【００２２】
　次に、図４に示すように、ホトレジスト８と共にオーミック金属層９を除去する（リフトオフ技術を用いた選択除去工程）。次いで、全面にホトレジスト１０を塗布し、写真蝕刻法を用いて開孔部１１をホトレジスト１０に形成する。開孔部１１の寸法は、例えば幅Ｗ＝２．５［μｍ］である。
　次に、図５に示すように、ホトレジスト１０をマスクにオーミック金属層９を、例えばイオンミーリングを用いて選択的に除去する。
【００２３】
　次に、図６に示すように、ホトレジスト１０をマスクに、例えば異方性エッチングであるＲＩＥ法を用いてｎ型ＧａＡｓ層５を選択的に除去する。引き続きｎ型ＧａＡｌＡｓ層４をその途中、例えばｎ型ＧａＡｌＡｓ層４の厚み約８０［ｎｍ］中、約５０［ｎｍ］除去する。これによりリセス構造を成すための溝１２が形成される。溝１２のオーミック金属層９からの深さＤは、約３５０［ｎｍ］となる。
【００２４】
　尚、図６に示す工程は、ＲＩＥ法ばかりでなく、図５に示す工程から引き続いてイオンミーリングで行なってもよい。しかし、ｎ型ＧａＡｓ層５及びｎ型ＧａＡｌＡｓ層４に与えるダメージを考慮すると、イオンミーリングより与えるダメージが少ないＲＩＥ法が望ましい。ＲＩＥ法でもｎ型ＧａＡｓ層５及びｎ型ＧａＡｌＡｓ層４に若干のダメージを与える。そこで、ダメージを受けた半導体面を除去するために、図６にて説明したＲＩＥ工程の後、例えばＰＨ３＋Ｈ２０２＋Ｈ２０の混合液によるウェット・エツチングを行ない、ｎ型ＧａＡｓ層５及びｎ型ＧａＡｌＡｓ層４の露出面（ダメージ面）を軽く除去してもよい。ダメージを取り除く他の方法としては、ＲＩＥ工程の後、ホトレジスト１０を除去し、例えば温度３００℃、１０分間程度のアニールを施し、ダメージを矯正する等がある。次に、図７に示すように、例えばプラズマＣＶＤ法により、プラズマＣＶＤ酸化膜１３を全面に形成する。」（００２２段落ないし００２４段落）
　
　特開平５−１９８５９８号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された特開平５−１９８５９８号公報（以下、「刊行物５」という。）には、図２とともに以下の事項が記載されている。
「【００２２】図２はこの発明の一実施例による化合物半導体装置の製造方法を示す断面工程図である。まず、半絶縁性ＧａＡｓ基板１上に数μｍのノンドープＧａＡｓ層，４００〜５００オングストロームのｎ型ＡｌＧａＡｓ層３，１５００オングストロームのｎ+ 型ＧａＡｓ層４，及び１００〜１５０オングストロームのｎ+ 型ＩｎＧａＡｓ層５を順次例えばＭＢＥ法でエピタキシャル成長させる。その後、ｎ+ 型ＩｎＧａＡｓエピタキシャル層５上にノンアロイオーミック電極６となる例えばアルミニウムをプラズマＣＶＤ法で０．２μｍ堆積する。そして、ノンアロイオーミック電極６上に絶縁膜７を０．２μｍ以上プラズマＣＶＤ法により堆積し、図２(a) に示す構造を得る。
【００２３】次にゲート電極を形成すべき領域に開口を有するマスクを絶縁膜７上に設け、これをエッチングマスクとして用い、絶縁膜７をＣＨＦ3 とＯ2 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）法によりエッチングし、次に、ノンアロイオーミック電極６及びｎ+ 型ＩｎＧａＡｓエピタキシャル層５を塩素ガスを用いたＲＩＥ法によりエッチングし、さらに、ｎ+ 型ＧａＡｓエピタキシャル層４をＣＣｌ2 Ｆ2 ガスを用いたＲＩＥ法によりエッチングして、図２(b) に示すように、溝幅ｗ1 が約０．６μｍの溝１１を形成する。
【００２４】この図２(b) の工程において、本実施例では半導体積層構造の最上層に該層上に形成される金属とノンアロイでオーミック接触をとることのできるｎ+ 型ＩｎＧａＡｓ層５を設け、ノンアロイオーミック電極として例えばＡｌを用いているため、この電極はスパッタエッチングやイオンミリングのような純物理反応によるエッチングではなく上述のようにＲＩＥ法等の化学反応を利用したエッチングにより容易にエッチングが可能である。従って図５の従来例のように物理的エッチングにより機能層となる半導体層にダメージを与えることがなく、特性，信頼性の優れた装置を作製することができる。」（００２２段落ないし００２４段落）
　
（５−２−３）対比
　補正発明と刊行物発明１とを対比・検討する。　
　
（ａ）刊行物発明１における「ｎ+ 導電型SiC の第３エピタキシャル層」は、補正発明における「第１導電型をもつ炭化ケイ素のエピタキシャル層（３０）」に相当する。
（ｂ）刊行物発明１における「トレンチ」は、その底面に「ショットキゲート接点45」が形成されるものであるから、補正発明における「ゲート・トレンチ（３１）」に相当する。
（ｃ）刊行物発明１における「メサ51」の側面及び「メサ53」の側面はいずれも、補正発明における「ゲートトレンチの各エッジ（３２、３３）」に相当する。
（ｄ）刊行物発明１における「メサ51」及び「メサ53」はそれぞれ、補正発明における「ソース領域」及び「ドレイン領域」に相当する。
（ｅ）刊行物発明１における「第２エピタキシャル層35」の露出した表面は、その上に「ショットキゲート接点45」が形成されるものであるから、補正発明における「ゲート表面（３５）」に相当する。
（ｆ）刊行物発明１における「ショットキゲート接点45」と「第２エピタキシャル層35」との接触面により構成されたショットキー接合部は、補正発明における「整流ゲート接合部」に相当する。
（ｇ）刊行物発明１における「ショットキゲート接点45」は、「プラチナ又はプラチナシリサイド」または「ショットキ効果を生ずることが知られている金のような他の金属」で形成されており、補正発明における「接触金属部」に相当する。
（ｈ）刊行物発明１における「ソース接点41」及び「ドレイン接点43」はいずれも、「ニッケル、その他の適当な材料」で形成されており、補正発明における「オーム接触部を形成する各オーム金属層（３６、３７）」に相当する。
（ｉ）刊行物発明１における「ＭＥＳＦＥＴ」は、補正発明における「電界効果トランジスタ（ＦＥＴ）」に相当する。
　
　したがって、補正発明と刊行物発明１とは、
「第１導電型をもつ炭化ケイ素のエピタキシャル（３０）層と、
　前記炭化ケイ素のエピタキシャル層（３０）中にあり、二つの該ゲート・トレンチの各エッジ（３２、３３）間に炭化ケイ素のゲート表面（３５）を露呈し、前記トランジスタのソース領域とドレイン領域を画定するゲート・トレンチ（３１）と、
　前記ゲート表面上にある整流ゲート接合部であって、該整流ゲート接合部は前記ゲート表面上にある接触金属部によりバイアスされ、該接触金属部は、前記ゲート表面の一部が該接触金属部と前記ソース領域との間に露出して該接触金属部と前記ドレイン領域との間に露出するように配置されているものである、整流ゲート接合部と、
　前記エピタキシャル層の前記ソース領域およびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　動作周波数が高い電界効果トランジスタ。」
である点で一致し、以下の点で相違する。
　
　相違点
　補正発明は、「前記金属層（３６、３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層（３０）の前記エッジ（３２、３３）に特にアライメントされていて、前記エピタキシャル層（３０）の前記各エッジと前記金属層（３６、３７）とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低」い「電界効果トランジスタ（ＦＥＴ）」であるのに対して、
　刊行物発明１は、「ソース接点41」のエッジ及び「ドレイン接点43」のエッジと、「メサ51」の側面及び「メサ53」の側面を構成している「第３エピタキシャル層」のトレンチにおけるエッジとの位置関係について具体的に特定されていない「ＭＥＳＦＥＴ」であって、ソース抵抗が低いか否かについても不明である点。
　
（５−２−４）相違点の検討　
　相違点について
（ａ）一般に、ＭＥＳＦＥＴにおいて、ソース抵抗を低減するためにソース電極・ドレイン電極とゲート電極とをできる限り接近させることは、刊行物２（「ショットキ障壁ゲート型電解効果トランジスタ」「にあっては、高周波、高速装置として十分な性能を与えるべくソース抵抗を下げること、およびソースおよびドレイン電極とゲート電極とを出来得る限り接近させることが極めて重要である。」（第１頁右下欄第１１行ないし第１６行））及び刊行物３（「ソース抵抗を低減することが必要である。半絶縁性ＧａＡｓ基板上に形成したＭＥＳＦＥＴにおいて、露光法を用いてゲート電極を形成する方法が一般に行われている。しかし、このようにして得られる半導体装置ではソース電極とゲート電極との距離が遠く、ソース抵抗が増加（する）。」（第１頁右下欄第２０行ないし第２頁左上欄第５行））等にも記載されているように、当業者における周知の技術課題である。
（ｂ）したがって、刊行物発明１においても、ソース抵抗を低減させるために、ソース電極・ドレイン電極をゲート電極にできる限り接近させることは、当業者が当然想到し得る技術課題であるが、刊行物発明１において、当該技術課題を解決するためには、ソース領域の最もゲート電極に近い部分の上にまでソース電極を延在させ、ソース領域のエッジと、「ソース接点41」すなわちソース電極のエッジとを、一致させればよいことは、刊行物１の図２の記載から当業者にとって自明な事項である。また、ドレインについても同様である。
（ｃ）一方、刊行物４（「次いで、全面にホトレジスト１０を塗布し、写真蝕刻法を用いて開孔部１１をホトレジスト１０に形成する。・・・。次に、図５に示すように、ホトレジスト１０をマスクにオーミック金属層９を、例えばイオンミーリングを用いて選択的に除去する。次に、図６に示すように、ホトレジスト１０をマスクに、例えば異方性エッチングであるＲＩＥ法を用いてｎ型ＧａＡｓ層５を選択的に除去する。引き続きｎ型ＧａＡｌＡｓ層４を・・・除去する。これによりリセス構造を成すための溝１２が形成される。」（００２２段落ないし００２４段落））及び刊行物５（「次にゲート電極を形成すべき領域に開口を有するマスクを絶縁膜７上に設け、これをエッチングマスクとして用い、絶縁膜７を・・・リアクティブイオンエッチング（ＲＩＥ）法によりエッチングし、次に、ノンアロイオーミック電極６及びｎ+ 型ＩｎＧａＡｓエピタキシャル層５を・・・ＲＩＥ法によりエッチングし、さらに、ｎ+ 型ＧａＡｓエピタキシャル層４を・・・ＲＩＥ法によりエッチングして、図２(b) に示すように、・・・溝１１を形成する。」（００２３段落））等にも記載されているように、一般に、ＭＥＳＦＥＴにおいて、刊行物発明１の「ソース接点41」のようなオーミック電極と、その下のエピタキシャル層のエッジを一致させるに際して、オーミック電極を形成するためのエッチングとその下のエピタキシャル層にトレンチを形成するためのエッチングとを同一のマスクを用いて行い、オーミック電極のエッジがトレンチにおけるエピタキシャル層のエッジに特にアライメントされた構造とすることは、当業者における周知技術である。
（ｄ）してみると、刊行物発明１において、刊行物２、刊行物３等に記載された、ソース抵抗を低減するためにソース・ドレイン電極とゲート電極とをできる限り接近させるという周知の課題を解決するために、刊行物４、刊行物５等に記載された周知の技術を用いることにより、「ソース接点41」及び「ドレイン接点43」がトレンチの縁にエッジを有し、「ソース接点41」及び「ドレイン接点43」のエッジが「第３エピタキシャル層」のトレンチにおけるエッジに特にアライメントされた構造とすることは、当業者が容易になし得たものである。
（ｅ）そして、上記構造をとることにより、「ソース接点41」及び「ドレイン接点43」は「メサ51」及び「メサ53」の最もゲート電極に近い部分の上にまで延在することになるから、「第３エピタキシャル層」の各エッジと「ソース接点41」及び「ドレイン接点43」とがアライメントされていないときに生じる付加的なソース抵抗を排除していること、及び、ソース抵抗が低い「ＭＥＳＦＥＴ」であることは、上記構造の採用に付随して必然的に満たされることである。
　
　よって、補正発明は、刊行物１ないし５に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　（５−３）小むすび
　したがって、仮に、本件補正が、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものを含むとしても、補正後請求項１に係る発明は、特許法第３６条第６項第１号及び第２号に規定する要件を満たしていないから、特許出願の際独立して特許を受けることができず、また、補正後請求項１に係る発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものである。
　
　（６）むすび
　以上検討したとおり、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしておらず、また仮に、特許法第１７条の２第３項に規定する要件を満たしているとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１９年７月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１９に係る発明は、平成１４年９月１３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１９に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
　
「第１導電型をもつ炭化ケイ素のエピタキシャル層（３０）と、
　前記炭化ケイ素のエピタキシャル層（３０）中にあり、二つの該ゲート・トレンチの各エッジ（３２、３３）間に炭化ケイ素のゲート表面（３５）を露呈し、前記トランジスタのソース領域とドレイン領域を画定するゲート・トレンチ（３１）と、
　前記ゲート表面への整流ゲート接合部と、
　前記エピタキシャル層の前記ソース領域およびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　前記金属層（３６，３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層（３０）の前記エッジ（３２，３３）に特にアライメントされていて、前記エピタキシャル層（３０）の前記各エッジと前記金属層（３６，３７）とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低く動作周波数が高い電界効果トランジスタ（ＦＥＴ）。」
　
４．刊行物に記載された発明
　刊行物１ないし５に記載された事項は、前記「２．（５−２−２）刊行物記載発明について」に記載されるとおりである。
　また、刊行物１に記載された刊行物発明２は、前記「２．（５−２−２）刊行物記載発明について」に記載されるとおりの、
　「ｎ+ 導電型SiC の第３エピタキシャル層と、
　前記第３エピタキシャル層中にあり、ソース領域を構成するメサ51の側面及びドレイン領域を構成するメサ53の側面を側面とし、第２エピタキシャル層35の露出した表面を底面とする、トレンチと、
　前記第２エピタキシャル層35の露出した表面上にあるショットキゲート接点45と前記第２エピタキシャル層35との接触面により構成されるショットキー接合部と、
　前記ソース領域を構成する前記メサ51及び前記ドレイン領域を構成する前記メサ53の上にそれぞれ形成されるソース接点41及びドレイン接点43と、
　を含み、
　高周波数で動作し得るＭＥＳＦＥＴ。」
である。
　
５．対比
　本願発明と刊行物発明２とを対比・検討する。　
（ａ）刊行物発明２における「ｎ+ 導電型SiC の第３エピタキシャル層」は、本願発明における「第１導電型をもつ炭化ケイ素のエピタキシャル層（３０）」に相当する。
（ｂ）刊行物発明２における「トレンチ」は、その底面に「ショットキゲート接点45」が形成されるものであるから、本願発明における「ゲート・トレンチ（３１）」に相当する。
（ｃ）刊行物発明２における「メサ51」の側面及び「メサ53」の側面はいずれも、本願発明における「ゲートトレンチの各エッジ（３２、３３）」に相当する。
（ｄ）刊行物発明２における「メサ51」及び「メサ53」はそれぞれ、本願発明における「ソース領域」及び「ドレイン領域」に相当する。
（ｅ）刊行物発明２における「第２エピタキシャル層35」の露出した表面は、その上に「ショットキゲート接点45」が形成されるものであるから、本願発明における「ゲート表面（３５）」に相当する。
（ｆ）刊行物発明２における「ショットキゲート接点45」と「第２エピタキシャル層35」との接触面により構成されたショットキー接合部は、本願発明における「整流ゲート接合部」に相当する。
（ｇ）刊行物発明２における「ソース接点41」及び「ドレイン接点43」はいずれも、「ニッケル、その他の適当な材料」で形成されており、本願発明における「オーム接触部を形成する各オーム金属層（３６、３７）」に相当する。
（ｈ）刊行物発明２における「ＭＥＳＦＥＴ」は、本願発明における「電界効果トランジスタ（ＦＥＴ）」に相当する。
　
　したがって、本願発明と刊行物発明２とは、
「第１導電型をもつ炭化ケイ素のエピタキシャル（３０）層と、
　前記炭化ケイ素のエピタキシャル層（３０）中にあり、二つの該ゲート・トレンチの各エッジ（３２、３３）間に炭化ケイ素のゲート表面（３５）を露呈し、前記トランジスタのソース領域とドレイン領域を画定するゲート・トレンチ（３１）と、
　前記ゲート表面への整流ゲート接合部と、
　前記エピタキシャル層の前記ソース領域およびドレイン領域上にオーム接触部を形成する各オーム金属層（３６、３７）と、
　を含み、
　動作周波数が高い電界効果トランジスタ。」
である点で一致し、以下の点で相違する。
　
　相違点
　本願発明は、「前記金属層（３６，３７）は前記トレンチ（３１）の縁にそれぞれのエッジを有し、前記トレンチにおける前記金属層の該エッジは、前記トレンチ（３１）における前記エピタキシャル層（３０）の前記エッジ（３２，３３）に特にアライメントされていて、前記エピタキシャル層（３０）の前記各エッジと前記金属層（３６，３７）とがアライメントされていないときに生じる付加的なソース抵抗を排除していることを特徴とする、ソース抵抗が低」い「電界効果トランジスタ（ＦＥＴ）」であるのに対して、
　刊行物発明２は、「ソース接点41」のエッジ及び「ドレイン接点43」のエッジと、「メサ51」の側面及び「メサ53」の側面を構成している「第３エピタキシャル層」のトレンチにおけるエッジとの位置関係について具体的に特定されていない「ＭＥＳＦＥＴ」であって、ソース抵抗が低いか否かについても不明である点。
　
６．当審の判断
　以下、相違点について検討する。
　
　相違点について
（ａ）一般に、ＭＥＳＦＥＴにおいて、ソース抵抗を低減するためにソース電極・ドレイン電極とゲート電極とをできる限り接近させることは、刊行物２（「ショットキ障壁ゲート型電解効果トランジスタ」「にあっては、高周波、高速装置として十分な性能を与えるべくソース抵抗を下げること、およびソースおよびドレイン電極とゲート電極とを出来得る限り接近させることが極めて重要である。」（第１頁右下欄第１１行ないし第１６行））及び刊行物３（「ソース抵抗を低減することが必要である。半絶縁性ＧａＡｓ基板上に形成したＭＥＳＦＥＴにおいて、露光法を用いてゲート電極を形成する方法が一般に行われている。しかし、このようにして得られる半導体装置ではソース電極とゲート電極との距離が遠く、ソース抵抗が増加（する）。」（第１頁右下欄第２０行ないし第２頁左上欄第５行））等にも記載されているように、当業者における周知の技術課題である。
（ｂ）したがって、刊行物発明２においても、ソース抵抗を低減させるために、ソース電極・ドレイン電極をゲート電極にできる限り接近させることは、当業者が当然想到し得る技術課題であるが、刊行物発明２において、当該技術課題を解決するためには、ソース領域の最もゲート電極に近い部分の上にまでソース電極を延在させ、ソース領域のエッジと、「ソース接点41」すなわちソース電極のエッジとを、一致させればよいことは、刊行物１の図２の記載から当業者にとって自明な事項である。また、ドレインについても同様である。
（ｃ）一方、刊行物４（「次いで、全面にホトレジスト１０を塗布し、写真蝕刻法を用いて開孔部１１をホトレジスト１０に形成する。・・・。次に、図５に示すように、ホトレジスト１０をマスクにオーミック金属層９を、例えばイオンミーリングを用いて選択的に除去する。次に、図６に示すように、ホトレジスト１０をマスクに、例えば異方性エッチングであるＲＩＥ法を用いてｎ型ＧａＡｓ層５を選択的に除去する。引き続きｎ型ＧａＡｌＡｓ層４を・・・除去する。これによりリセス構造を成すための溝１２が形成される。」（００２２段落ないし００２４段落））及び刊行物５（「次にゲート電極を形成すべき領域に開口を有するマスクを絶縁膜７上に設け、これをエッチングマスクとして用い、絶縁膜７を・・・リアクティブイオンエッチング（ＲＩＥ）法によりエッチングし、次に、ノンアロイオーミック電極６及びｎ+ 型ＩｎＧａＡｓエピタキシャル層５を・・・ＲＩＥ法によりエッチングし、さらに、ｎ+ 型ＧａＡｓエピタキシャル層４を・・・ＲＩＥ法によりエッチングして、図２(b) に示すように、・・・溝１１を形成する。」（００２３段落））等にも記載されているように、一般に、ＭＥＳＦＥＴにおいて、刊行物発明２の「ソース接点41」のようなオーミック電極と、その下のエピタキシャル層のエッジを一致させるに際して、オーミック電極を形成するためのエッチングとその下のエピタキシャル層にトレンチを形成するためのエッチングとを同一のマスクを用いて行い、オーミック電極のエッジがトレンチにおけるエピタキシャル層のエッジに特にアライメントされた構造とすることは、当業者における周知技術である。
（ｄ）してみると、刊行物発明２において、刊行物２、刊行物３等に記載された、ソース抵抗を低減するためにソース・ドレイン電極とゲート電極とをできる限り接近させるという周知の課題を解決するために、刊行物４、刊行物５等に記載された周知の技術を用いることにより、「ソース接点41」及び「ドレイン接点43」がトレンチの縁にエッジを有し、「ソース接点41」及び「ドレイン接点43」のエッジが「第３エピタキシャル層」のトレンチにおけるエッジに特にアライメントされた構造とすることは、当業者が容易になし得たものである。
（ｅ）そして、上記構造をとることにより、「ソース接点41」及び「ドレイン接点43」は「メサ51」及び「メサ53」の最もゲート電極に近い部分の上にまで延在することになるから、「第３エピタキシャル層」の各エッジと「ソース接点41」及び「ドレイン接点43」とがアライメントされていないときに生じる付加的なソース抵抗を排除していること、及び、ソース抵抗が低い「ＭＥＳＦＥＴ」であることは、上記構造の採用に付随して必然的に満たされることである。
　
　よって、本願発明は、刊行物１ないし５に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、請求項２ないし１９に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。