(57)【特許請求の範囲】
【請求項１】
ＶＣＯ発振回路で生成されたマスタクロック信号を分周したクロック信号と入力信号との位相差を計測し、その位相差に基づいて前記分周の比率を制御することによって、前記入力信号と前記クロック信号との同期をとるディジタルＰＬＬ回路において、
前記入力信号のレートを測定する入力レート測定手段と、
前記入力レート測定手段によって測定されたレートの値によって前記ＶＣＯ発振回路の入力電圧を制御する制御手段を備え、
前記入力レート測定手段は複数設けられ、
前記複数の入力レート測定手段のいずれかを選択するための選択手段をさらに備えた、ディジタルＰＬＬ回路。
【請求項２】
前記複数の入力レート測定手段のうちの１つは、前記入力信号のエッジからエッジまでの長さを計測し、前記ＶＣＯ発振回路で生成されたマスタクロック信号をもとにした基準値に対するずれ量を特定の期間累積し、その値より前記入力信号のレートを算出することを特徴とする、請求項１に記載のディジタルＰＬＬ回路。
【請求項３】
前記複数の入力レート測定手段のうちの１つは、前記入力信号のエッジからエッジまでの長さを計測し、存在し得る最も長いパルス幅のみを抜き出し、前記ＶＣＯ発振回路より生成されたマスタクロック信号をもとにした基準値に対するずれ量から前記入力信号のレートを算出することを特徴とする、請求項１に記載のディジタルＰＬＬ回路。
【請求項４】
前記制御手段は、前記複数の入力レート測定手段のうちの１つで算出された入力信号のレートの結果により、前記ＶＣＯ発振回路より生成されたマスタクロック信号をもとにした基準値よりも入力レートが高いとき第１のレベル，等しいときに第２のレベル，低いときに第３のレベルの３値の信号を出力することを特徴とする、請求項２または３に記載のディジタルＰＬＬ回路。
【請求項５】
さらに、前記制御手段から出力された３値の信号をアナログ電圧に変換して前記ＶＣＯ発振回路に与えるローパスフィルタを含む、請求項４に記載のディジタルＰＬＬ回路。
【請求項６】
前記複数の入力レート測定手段は、前記ＶＣＯ発振回路の入力電圧を制御する手段として一方の手段が選択されている場合でも動作していることを特徴とする、請求項３に記載のディジタルＰＬＬ回路。
【請求項７】
前記選択手段は、入力信号のエッジからエッジまでの最も長いパルス幅の入力レートのずれ量に応じて前記複数の入力レート測定手段のいずれかを選択することを特徴とする、請求項１に記載のディジタルＰＬＬ回路。
【請求項８】
前記複数の入力レート測定手段は、第１および第２入力レート測定手段を有し、
前記選択手段は、前記第１入力レート測定手段を選択する状態の場合には、第１の条件に従って前記第２入力レート測定手段を選択して切換え、前記第２入力レート測定手段を選択する状態の場合には、前記第１の条件と異なる第２の条件に従って前記第２入力レート測定手段を選択して切換えることを特徴とする、請求項１に記載のディジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はディジタルＰＬＬ回路に関し、特に、コンパクトディスク（ＣＤ）またはミニディスク（ＭＤ）などのＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）信号を再生するために用いられるようなディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
ＣＤやＭＤなどに関する再生用ＰＬＬ回路は、たとえば特開平１−３０３６３０号公報や特開平３−２１２８６０号公報などに記載されているように、入力信号とＰＬＬ回路で生成したＰＬＬクロック信号との位相差を電圧に変換し、電圧−周波数変換回路を用いてＰＬＬ回路の周波数を変化させて同期を実現するのが一般的である。また、これらと同じ原理でディジタル化したディジタルＰＬＬ回路が特開平３−２８９８２０号公報において提案されている。
【０００３】
また、本願出願人は、特開平８−７０２４９号公報においてＶＣＯ素子やアナログ回路が不要な方式のディジタルＰＬＬ回路を提案したが、キャプチャレンジやロックレンジに制限があった。ここで、ロックレンジはＰＬＬ回路がロック状態で上述の転送レートのずれに対してロックし続ける範囲を意味し、キャプチャーレンジはＰＬＬ回路がアンロック状態から上述の転送レートのずれに対してロック状態へ移行できる範囲を意味している。ここで、ロックするとは、ＥＦＭＩ信号をＰＬＬＣＫの立上がりでラッチしたとき、ＥＦＭＩの幅（３Ｔ〜１１Ｔ）が正しく判別できるようにＰＬＬＣＫの制御が行なわれていることを意味している。
【０００４】
【発明が解決しようとする課題】
ＭＤは小型軽量なことを特徴とするオーディオ機器であり、携帯しての使用が多く、消費電力を極力小さくして電池寿命を延ばすシステムが必然の要求として現われてくる。ＭＤはショックプルーフメモリと呼ばれるバッファメモリを有するシステムを前提としており、これを利用して回転数一定で読出すことも可能である。この方が線速度一定で読出すよりも消費電力の面では有利である。なぜならば、記録は線速度一定で行なわれているため、線速度一定で読出す方式であれば、ディスクの内周ほど回転数を高くする必要があり、内周と外周とでは２倍ほどの回転数の差が生じ、内外周を頻繁にアクセスするような場合にスピンモータに加速，減速のための電流が流れるためである。
【０００５】
回転数が一定であればスピンモータに加速，減速のための電流が流れることもなく、その分消費電力削減が可能である。しかしながら、回転数を一定にするということは、読出の線速度が２倍程度変化することを意味し、ＰＬＬのロックレンジ，キャプチャレンジはそれだけ広い必要がある。上述の特開平８−７０２４９号公報で提案したディジタルＰＬＬ回路は、ＶＣＯ素子やアナログ回路が不要なものの、ディスクからの読出速度一定のＣＬＶシステムを前提としたものであり、回転数一定で読出すことへの適用はロックレンジ，キャプチャレンジの不足から困難であった。
【０００６】
それゆえに、この発明の主たる目的は、ロックレンジやキャプチャレンジを拡大でき、ＶＣＯの発振周波数を制御する方法を切換えることのできるようなディジタルＰＬＬ回路を提供することである。
【０００７】
【課題を解決するための手段】
請求項１に係る発明は、ＶＣＯ発振回路で生成されたマスタクロック信号を分周したクロック信号と入力信号との位相差を計測し、その位相差に基づいて分周の比率を制御することにより、入力信号とクロック信号との同期をとるディジタルＰＬＬ回路において、入力信号のレートを測定する入力レート測定手段と、測定されたレートの値によってＶＣＯ発振回路の入力電圧を制御する制御手段とを備え、入力レート測定手段は複数設けられ、さらに複数の入力レート測定手段のいずれかを選択するための選択手段が設けられる。
【０００８】
請求項２に係る発明では、請求項１の複数の入力レート測定手段のうちの１つは、入力信号のエッジからエッジまでの長さを計測し、ＶＣＯ発振回路で生成されたマスタクロック信号をもとにした基準値に対するずれ量を特定の期間累積し、その値より入力信号のレートを算出する。
【０００９】
請求項３に係る発明では、請求項１の複数の入力レート測定手段のうちの１つは、入力信号のエッジからエッジまでの長さを計測し、存在し得る最も長いパルス幅のみを抜き出し、ＶＣＯ発振回路より生成されたマスタクロック信号をもとにした基準値に対するずれ量から入力信号のレートを算出する。
【００１０】
請求項４に係る発明では、請求項２または３の制御手段は、複数の入力レート測定手段のうちの１つで算出された入力信号のレートの結果により、ＶＣＯ発振回路より生成されたマスタクロック信号をもとにした基準値よりも入力レートが高いとき第１のレベル，等しいときに第２のレベル，低いときに第３のレベルの３値の信号を出力する。
【００１１】
請求項５に係る発明では、さらに制御手段から出力された３値の信号をアナログ電圧に変換してＶＣＯ発振回路に与えるローパスフィルタを含む。
【００１２】
請求項６に係る発明では、請求項３の複数の入力レート測定手段はＶＣＯ発振回路の入力電圧を制御する手段として一方の手段が選択されている場合でも動作する。
【００１３】
請求項７に係る発明では、請求項１の選択手段が入力信号のエッジからエッジまでの最も長いパルス幅の入力レートのずれ量に応じて前記複数の入力レート選択手段のいずれかを選択する。
【００１４】
請求項８に係る発明では、請求項１の複数の入力レート測定手段は、第１および第２入力レート測定手段を有し、選択手段は、第１入力レート測定手段を選択する状態の場合には、第１の条件に従って第２入力レート測定手段を選択して切換え、第２入力レート測定手段を選択する状態の場合には、第１の条件と異なる第２の条件に従って第２入力レート測定手段を選択して切換える。
【００１５】
請求項９に係る発明では、請求項２の選択手段は複数の入力レート測定手段のうちのいずれか一方から他方と、他方から一方へ切換えるときにヒステリシス特性を有する。
【００１６】
【発明の実施の形態】
図１はこの発明の一実施形態のブロック図である。図１において、ＭＤディスク５１から読出された信号はＲＦ信号処理回路５２に与えられ、波形等化処理が行なわれる。その後、処理された信号はスライス回路５３に与えられてディジタル２値のＥＦＭ信号に変換される。このＥＦＭ信号はＰＬＬクロック生成回路５４と速度検出回路Ａ５５および速度検出回路Ｂ５６とに与えられる。
【００１７】
ＰＬＬクロック生成回路５４はＥＦＭ信号に同期したＰＬＬクロック信号を生成し、速度検出回路Ａ５５は３Ｔ〜１１Ｔまでの信号を使用して入力レートずれ（速度ずれ）を検出する。速度検出回路Ａ５５は入力レートを７段階で表わし、ＰＬＬクロック生成回路５４の自走周波数を切換える。ＰＬＬクロック生成回路５４と速度検出回路Ａ５５の具体的な動作については後で詳細に説明する。
【００１８】
速度検出回路Ｂ５６は１１Ｔの信号を検出し、その幅が標準値からどれだけずれているかを検出することによって、入力レートのずれを検出する。ＶＣＯ制御信号出力部５８は速度検出回路Ａ５５または速度検出回路Ｂ５６の速度検出出力に基づいて、「Ｈ」レベル（ＶＣＯ発振周波数を上げる）、「Ｌ」レベル（ＶＣＯ発振周波数を下げる）、ハイインピーダンス状態（ＶＣＯ発振周波数ホールド）の３値の出力を行なう。
【００１９】
ＶＣＯ制御信号出力部５８の入力には、スイッチ５７によって速度検出回路Ａ５５の出力と速度検出回路Ｂ５６の出力が選択されて与えられる。選択の要因は、速度検出回路Ｂ５６の結果によるが、入力レートのずれ量に応じていずれを選択するか決定される。これについても後で詳細に説明する。ＶＣＯ制御信号出力部５８の出力信号はローパスフィルタ（ＬＰＦ）５９を介してＶＣＯ６０に供給される。
【００２０】
図２は、図１に示した速度検出回路５６の具体的な動作を説明するためのフローチャートである。速度検出回路Ｂ５６は図２に示すフローチャートに従って、１１Ｔの信号を検出してその幅を計数し、現在のＶＣＯ発振周波数より求めた基準の１１Ｔの長さと比較することにより、入力レートに対してＶＣＯ発振周波数が高いのか低いのかを判定する。より具体的には、ステップ（図示ではＳＰと略称する）ＳＰ１において、時間を計数するタイマがリセットされて初期化される。ステップＳＰ２において、ＥＦＭ信号の幅をカウントする。すなわち、入力のエッジからエッジまでをＭＣＫ／４（ＭＣＫはＶＣＯの発振周波数）でカウントする。ＭＣＫ／４のクロック信号は１１Ｔ信号の中に２２個入るのが標準的な長さである。
【００２１】
ステップＳＰ３において、ステップＳＰ２でカウントした結果を比較しながら最大値をホールドする。最大値のホールドはステップＳＰ４のＴ１時間の間に行なわれる。このＴ１の期間は、複数個の１１Ｔ信号がくるようにその値が設定される。ステップＳＰ５でホールドされたカウント最大値のうちの最小値が求められる。これはバーストエラーなどの非常に長い幅の入力信号を取除くためのものである。これもやはり複数個の比較を行なうように、ステップＳＰ６でその期間比較が行なわれる。
【００２２】
ステップＳＰ７およびステップＳＰ８において、得られた最も確からしい１１ＴのＭＣＫ／４のクロックによるカウント値が２２と比較され、カウント値が２２よりも大きければステップＳＰ７でＶＣＯ発振周波数を下げる決定が行なわれ、カウント値が２２よりも小さければステップＳＰ８でＶＣＯ発振周波数を上げる決定が行なわれる。また、カウント値が２２と等しければＶＣＯの発振周波数が保持される。
【００２３】
図３は図１に示したＰＬＬクロック生成回路と速度検出回路Ａ５５の構成を示すブロック図であり、図４はマスタクロック信号ＭＣＫとＥＦＭＩ信号とＰＬＬクロック信号とのタイミングを示すタイムチャートであり、図５はＥＦＭＩ信号とＰＬＬクロック信号とのタイミングを示すタイムチャートである。
【００２４】
次に、図３〜図５を参照して、図１に示したＰＬＬクロック生成回路５４と速度検出回路Ａ５５について詳細に説明する。速度検出回路Ａ５５は図３に示すように速度検出回路２，３とジッタ検出回路４とから構成されている。そして、ＰＬＬクロック生成回路５４はＣＤまたはＭＤからの再生ＥＦＭ信号から同期クロックとしてＰＬＬクロック信号を生成する。ここで、ＥＦＭ信号は３Ｔ〜１１Ｔの幅の信号であり、ここで、ＥＦＭ信号の入力レートは通常の速度（伝送レート＝２．０３Ｍｂｉｔ／ｓ）とすれば、
１Ｔ＝２３６．２［ｎＳＥＣ］
ＭＣＫ＝３３．８６８８［ＭＨｚ］
１Ｔの長さはＭＣＫ，８クロック分である。ＭＣＫはＶＣＯの発振周波数を示しており、この数値は入力レートに比例して変化する値である。たとえば、入力レートが通常の半分のときは、
１Ｔ＝４７２．４［ｎＳＥＣ］
ＭＣＫ＝１６．９３４４［ＭＨｚ］
であり、入力レートが通常の２倍のときは、
１Ｔ＝１１８．１［ｎＳＥＣ］
ＭＣＫ＝６７．７３７６［ＭＨｚ］
である。すなわち、
１Ｔ・ＭＣＫ≒８．０    …（Ａ）
を満たすように、ＶＣＯの発振周波数の制御が行なわれる。
【００２５】
ＰＬＬクロック生成回路５４には外部からマスタクロック信号ＭＣＫとＥＦＭ信号とが与えられる。そして、ＰＬＬクロック生成回路５４は図４（ａ）に示すマスタクロック信号ＭＣＫから図４（ｃ）に示すＰＬＬクロック信号を生成し、このＰＬＬクロック信号と図４（ｂ）に示すＥＦＭ信号とが同期するように、ＰＬＬクロック信号の幅を調整する。
【００２６】
すなわち、ＰＬＬクロック生成回路５４は、ＥＦＭ信号のエッジ（↑または↓）から通常マスタクロック信号ＭＣＫを８分周して生成しているＰＬＬクロック信号の↓エッジの時間を計数する。この計数値（図４（ｃ）のＴｅ）をもとにして、３の区間ＰＬＬクロック信号の「Ｈ」レベル区間を補正する。この操作により、図４（ｃ）に示す▲１▼での位相ずれ量が▲２▼で小さくなるようにされる。ここで、Ｔｃ／Ｔｅを位相補正ゲインと呼ぶ。
【００２７】
ＰＬＬクロック生成回路５４はディスクの回転速度ずれを検出し、上述の▲１▼の位相補正以外のＰＬＬクロック信号の補正を行ない、ロックレンジを広げたり、ラフサーボ時に用いる速度検出回路２，３からの速度ずれ検出データをもとにして、図５に示すように、８個のＰＬＬクロック信号の中でＮ発の幅を変化させることによって、ＰＬＬクロック信号の平均周波数を回転速度ずれに比例して変化させる。
【００２８】
速度検出回路２，３では、ＥＦＭ信号のパルス幅をマスタクロック信号ＭＣＫで計数することにより、速度のずれ検出を行なう。ＥＦＭ信号は３０ｎｓｅｃ程度のジッタを含んでおり、また３Ｔ〜１１Ｔの各信号はそれぞれ平均をとれば、理論値に対してオフセットをもっている。これはイコライジングの特性によって現われると思われる。図３に示した実施形態では、これらを考慮し、エッジからエッジの時間を計数することによって３Ｔ〜１１Ｔの判定を行ない、判別した信号の通常速度時の幅からのずれ量を検出する。また、検出した３Ｔ〜１１Ｔを加算し、７６８（３００Ｈｅｘ）Ｔ分になったときの、検出したずれ量の加算値から速度ずれを算出する。
【００２９】
ジッタ検出回路４は、速度検出回路２，３で求められるＥＦＭ信号のパルス幅のうち、３Ｔのみを取出し、マイクロコンピュータによって設定されたある範囲内の幅の値に１０２４発中の何発が入るかで信号のばらつきの大小を判定する。
【００３０】
図６は図３に示したＰＬＬクロック生成回路５４の具体的なブロック図である。図６において、カウンタ１１，１２とセレクタ１３はＥＦＭＩ信号とＰＬＬクロック信号との位相差を検出するものであり、カウンタ１１はＥＦＭＩ信号が「Ｌ」レベルから「Ｈ」レベルに立上がってから、ＰＬＬクロック信号が「Ｌ」に立下がるまでの期間のマスタクロック信号ＭＣＫを計数し、カウンタ１２はＥＦＭＩ信号が「Ｈ」レベルから「Ｌ」レベルに立下がってからＰＬＬクロック信号が「Ｌ」レベルに立下がるまでの期間のマスタクロック信号ＭＣＫを計数してＥＦＭＩ信号とＰＬＬクロック信号との位相差を検出し、ＥＦＭＩ信号とＰＬＬクロック信号との位相差を検出する。カウンタ１１，１２のそれぞれによって検出された位相差はセレクタ１３に与えられる。
【００３１】
セレクタ１３はＥＦＭＩ信号が「Ｈ」レベルの期間はカウンタ１１の出力を選択し、ＥＦＭＩ信号が「Ｌ」レベルの期間はカウンタ１２の出力を選択する。選択された位相差はテーブル１４，１５に与えられ、これらのテーブル１４，１５によってＰＬＬクロック信号を補正するためのデータに変換される。すなわち、テーブル１４，１５は図１のＶＣＯ制御信号出力部５８の入力が速度検出回路Ａ５５からのものであるか、あるいは速度検出回路Ｂ５６からのものであるのかによって使い分けられる。
【００３２】
テーブル１４はＶＣＯの制御がラフな速度検出をもとにしているとき、たとえば転送レートに対する回転速度のずれが±６％以下程度のラフサーボのときに用いられ、テーブル１５はＶＣＯの制御が密な速度検出をもとにしているとき、たとえば標準の転送レートに対する回転速度のずれが±１％以下程度の密サーボのために用いられる。このため、テーブル１４は補正データを予め記憶していて、ゲイン＝１／３固定で速度検出回路３から与えられた速度データ（Ａ５〜Ａ８）に応じて、位相差と補正データの関係をシフトする。
【００３３】
なお、速度検出回路Ｂ５６をもとにＶＣＯの制御を行なっているとき、ＥＦＭの入力レートは最大±６％程度変動する。テーブル１５にはＥＦＭＩ信号の品質に応じた６通りのゲインが記憶されており、速度検出回路３から与えられる位相サーボゲイン切換設定信号によって切換えられる。まず、１．５Ｔ以下の信号が入力されたときには、フィンガプリントなどによる再生エラーとし、速度検出回路２からの位相補正禁止入力が発生したときには、補正を行なわないデータを出力する。
【００３４】
テーブル１４，１５の出力はセレクタ１６に与えられる。セレクタ１６は速度検出回路３からのラフサーボ／密サーボなどのテーブル制御信号に応じて、テーブル１４，１５の出力を選択してＰＬＬクロック生成部１８に与える。ＰＬＬクロック生成部１８はセレクタ１６の出力に基づいて、ＰＬＬクロック信号を生成し、自走周波数制御回路１７は速度データとテーブル１４からの出力に基づいて、ＰＬＬクロック生成部１８に対してＰＬＬクロック信号の補正する頻度やタイミングを制御する。
【００３５】
図７は図３に示した速度検出回路２の具体的なブロック図であり、図８は図７の速度検出回路２の動作を説明するための図である。
【００３６】
図７において、パルス幅カウンタ２１，２２にはＥＦＭＩ信号とマスタクロック信号ＭＣＫとが与えられる。パルス幅カウンタ２１はＥＦＭＩ信号の幅をマスタクロック信号ＭＣＫの立下がりエッジで計数し、パルス幅カウンタ２２はＥＦＭＩ信号の幅をマスタクロック信号ＭＣＫの立上がりエッジで計数する。これらのパルス幅カウンタ２１，２２のそれぞれの出力はテーブル回路２３に与えられる。テーブル回路２３は、パルス幅カウンタ２１，２２からのＥＦＭＩ信号パルス幅の値でいずれの幅のパルスか、すなわち、３Ｔ〜１１Ｔのいずれであるか判定できないものを無効とする働きを持つ。たとえば、速度ずれの範囲が±６％のとき、３Ｔ〜１１Ｔの各信号は広いものほどその幅の変動が大きくなる。
【００３７】
ここで、図８に示した太い実線が各長さの信号の変動する幅を示しており、Ａ〜Ｄの領域は速度偏差が＋方向に大きいときと−方向に大きいとき異なる隣り合うＴの信号がいずれもが取り得る値の領域である。つまり、領域Ｄに含まれる幅の信号を検出したとき、それが速度偏差が−方向（遅い）にあって１０Ｔの信号であったのか、あるいは速度偏差が＋方向（速い）に大きく１１Ｔの信号が検出されたのか、判断できないことになる。これを、１０Ｔか１１Ｔのいずれかとして扱うと、速度検出に大きな誤差を生じる。したがって、テーブル回路２３は、斜線の無効エリアを定義し、特殊な出力（コードＦＦｈｅｘ）を出力する。しかし、無効エリアでなかった場合、テーブル回路２３に入力された信号はそのまま出力される。
【００３８】
テーブル回路２３の出力は７６８Ｔカウンタ２４に与えられるとともに、速度検出回路３にずれ量を示す信号幅情報として与えられる。なお、テーブル回路２３はＥＦＭＩ信号の「Ｈ」レベル，「Ｌ」レベルのそれぞれでＥＦＭカウントパルスを出力するが、ＥＦＭＩ信号が無効エリアのパルスであった場合はマスクされ、ＥＦＭカウントパルス（不感帯除去）として、速度検出回路２にブロックの幅のずれ量の加算のためのクロック信号として与えられる。また、本来３Ｔ未満のパルスが存在しないため、非常に細いと思われるＥＦＭＩ信号が入力されたときには、位相補正を禁止する位相補正禁止信号も生成して位相制御回路１に出力する。
【００３９】
図９は図３に示した速度検出回路３の具体的なブロック図である。図９において、ずれ加算器３１には速度検出回路２から信号幅情報とＥＦＭパルスカウント信号と７６８カウント終了信号とが与えられる。そして、ずれ加算器３１は信号幅情報を加算し、このずれ量の加算値が７６８カウント終了時にいくらであるかによって速度のずれ量がいくらであるかを判別する。ずれ加算器３１の加算値は速度テーブル３２に与えられる。速度テーブル３２はロックをかけるためのキャプチャレンジを広げるために７種類の速度が予め記憶されていて、ずれ加算器３１の加算値に応じて速度が切換えられ、速度データを位相制御回路１とテーブル固定可変切換回路３３とに与える。
【００４０】
テーブル固定可変切換回路３３はテーブルの可変／固定を切換えるものであり、主にラフサーボから密サーボへの切換に用いられる。これは、図１のスイッチ５７の切換信号またはマイコンインタフェース３４を介してマイクロコンピュータから与えられる切換信号によって切換えられる。
【００４１】
図３に示したジッタ検出回路４は、速度検出回路２から与えられた信号幅情報から３Ｔの信号のみを取出し、マイクロコンピュータから設定された値に等しかったものの数と３Ｔ全体の個数との比率からジッタの大小を判定する。この発明の一実施形態では、３Ｔの信号にジッタがなくＥＦＭ入力レートとマスタクロック信号ＭＣＫの関係が前述の（Ａ）式を満たすようにＶＣＯが制御されている場合、３Ｔの信号幅をマスタクロック信号ＭＣＫで計数すれば約２４カウントとなる。
【００４２】
マイクロコンピュータからは通常、設定値「２４」が設定され、２４に等しい３Ｔ信号が多ければ多いほどジッタが少ないと判定される。また、２４に等しい数値がある周期をもって増減を繰返す場合は、偏心したディスクであると判定できる。マイクロコンピュータはこの情報を基にして、位相制御回路の位相サーボゲインを切換える。通常ジッタが多いものほどゲインが小さく、偏心したディスクほどゲインを大きくした方がよい。
【００４３】
図１０はＰＬＬクロック信号の平均周波数の変化を示す図であり、図１１はテーブルを切換えるポイントを示す図であり、図１２は入力と補正されるＰＬＬクロック信号の幅を示す図である。
【００４４】
ＰＬＬクロック信号の平均周波数の変化は図１０に示すようにＡ〜Ｇの７通りがあり、Ａ〜Ｇの切換は、入力信号のパルス幅を計数することによって速度偏差を判定し、図１１に示すＡ〜Ｇの各テーブルが重なり合う速度偏差のポイントで切換えられる。Ａ〜Ｇの各テーブルは図９に示す速度テーブル３２に記憶されている。Ａ〜Ｇのテーブル中で、たとえばＡ，Ｇのテーブルのみゲインが大きくされており、たとえばＡ，Ｇをゲイン＝２／３とし、その他をゲイン＝１／３にしている。ゲインを大きくすればキャプチャ／ロックレンジが大きくなる。その代わりに、再生エラーが悪化する可能性がある。Ａ，Ｇテーブルを使用するのは通常図１のＶＣＯ制御信号出力部５８の入力を速度検出回路Ｂ５６の出力とした時のみであり、エラーは若干悪化してもキャプチャ／ロックレンジを優先した方が効果的である。
【００４５】
上述のごとく、この実施形態によれば、位相差対分周比率の関係（ゲイン）を可変にしたので、テーブルの数を増やすことなくロックレンジ／キャプチャレンジを拡大できる。しかも、３Ｔ〜１１Ｔの全信号を使用するために正確な速度検出ができる。さらに、この発明の一実施形態によるディジタルＰＬＬ回路は、完全にロジック回路で構成でき、ＬＳＩへの高集積化が可能となる。
【００４６】
また、上述の実施形態では、ＰＬＬクロック信号のパルス幅を計数して、ＰＬＬクロック信号の標準の転送レートからのずれ、すなわちディスクの回転速度ずれを検出して、分周信号の分周比率を変化させて平均周波数を変えることができる。
【００４７】
しかも、信号品質の判定をジッタ検出回路４から読取ることにより、分周比率の設定値をマイクロコンピュータが変えることによって、自動調整が可能となる。
【００４８】
なお、この発明では、ＰＬＬクロック信号のパルス幅を計測することによって、ＥＦＭ信号が３Ｔ〜１１Ｔのいずれであるかを判別し、さらにＥＦＭ信号の標準の転送レートからのずれを検出して得られた２つの結果を加算し、ずれ量の加算値を３Ｔ〜１１Ｔの判別結果の加算値で割ることによって、ＰＬＬクロック信号の標準の転送レートからのずれを検出することができる。これについて、以下に詳細に説明する。
【００４９】
ＥＦＭ信号のエッジからエッジをマスタクロック信号ＭＣＫの両エッジにて計数し、通常速度で検出されるであろう理論値からのずれ量から周波数のずれ量に変換し、十分大きな回数Ｍ回平均する方法が考えられる。
【００５０】
ｎＴ（ｎ＝３〜１１）の幅は回転数の変化により、
幅＝ｎＴ／Ｎ（ｎ＝３〜１１，Ｎ＝［１倍速の回転速度に対する割合］）
周波数で表わせば、
ｆＮｎ＝Ｎ／２ｎＴ    …（１）
通常（１倍速）時からの周波数の変動量は
【００５１】
【数１】
0003561128.tif 000002
【００５２】
実際の回路においては、ｆＮｎを実測し、ｆ１ｎを定数として扱う。量子化誤差，ジッタによるばらつきを取除くために十分大きな回数Ｍ回を加算し、平均値を周波数ずれとしている。すなわち、
【００５３】
【数２】
0003561128.tif 000003
【００５４】
ここで、Ｍが十分大きな値とすれば、上述の第（２）式から
【００５５】
【数３】
0003561128.tif 000004
【００５６】
であり、かつ
【００５７】
【数４】
0003561128.tif 000005
【００５８】
であるので、第（３）式より
【００５９】
【数５】
0003561128.tif 000006
【００６０】
となり、ｎＴにオフセット量がない場合正しくＮが求まる。
ところが、実際のＥＦＭ信号には、ｎＴにより異なる量のオフセットがある。その原因としては、ディスク再生時のビット長のばらつきやＲＦアンプの特性により発生すると思われる。すなわち、第（１）式が次の第（５）式になる結果、第（６）式になってしまう。
【００６１】
【数６】
0003561128.tif 000007
【００６２】
すると、
【００６３】
【数７】
0003561128.tif 000008
【００６４】
第（３）式および第（４）式に相当する式は、次の第（８）式になる。
【００６５】
【数８】
0003561128.tif 000009
【００６６】
分母のＮ・ΔＴｎ  （Ｎ）／ｎ・Ｔの項が誤差として効いてくる。
上述の説明から、この発明では、まずｎＴの信号がΔＴｎ  （Ｎ）のオフセットを持っているとき、
【００６７】
【数９】
0003561128.tif 000010
【００６８】
ＴＮｎを十分大きな値Ｍ回サンプルについてずれ加算器３１で加算すれば、
【００６９】
【数１０】
0003561128.tif 000011
【００７０】
である。したがって、第（１０）式より
【００７１】
【数１１】
0003561128.tif 000012
【００７２】
この発明においては、分母≧７６８ＴなるＭで打切り、そのときの分子の値からＮを求める。この方式では、ΔＴｎ  （Ｎ）による速度検出の誤差が現われない。
【００７３】
図１３はこの発明の実施形態によって１Ｔないし２Ｔのように存在しない信号が入力された場合のタイムチャートである。図１３（ｂ）に示すように、ＥＦＭＩ信号が、たとえば実際には７Ｔであるにもかかわらず、ノイズによって１Ｔのように本来存在しない信号が入力されると、図１３（ｆ）に示すように、位相補正禁止信号を出力することによって悪影響を少なくできる。
【００７４】
図１４は図１に示した速度検出回路Ａ，Ｂ５５，５６の特性を示す図であり、図１５は図１に示したスイッチ５７とＶＣＯ制御信号出力部５８の状態遷移を示す図である。
【００７５】
速度検出回路Ａ５５の動作範囲は、図１４のＡで示す太線の範囲であり、±５％の入力レートの範囲で速度検出が可能となる。この範囲を越えると、たとえば１０Ｔが９Ｔや１１Ｔと判定されるようなことが発生し、正しい結果が得られない。
【００７６】
一方、速度検出回路Ｂ５６の検出範囲は速度検出回路Ａ５５よりもはるかに広く、−５０％〜＋２００％程度の検出範囲となる。この特性を利用してスイッチ５７の切換をどうしているかを図１５に示す。最初ＶＣＯの周波数は入力レートに合っておらず、速度検出回路Ｂ５６の結果が±５％を越えているとすると、ＶＣＯ引込み中状態となり、ＶＣＯ制御信号出力部５８の入力としてはスイッチ５７がｂ側に切換えられ、図１５の状態６１となる。
【００７７】
ＶＣＯの周波数が入力レートに相当する周波数に近づいて速度検出回路Ｂ５６の結果が±２％以内の範囲に入る。すると図１５の状態６２になり、スイッチ５７がａ側に切換えられ、速度検出回路Ａ５５の出力がＶＣＯ制御信号出力部５８に入力される。その結果、ＰＬＬクロック生成回路５４が入力信号にロックできる状態になる。この状態は、ＭＤの再生が安定して送られる状態を示す。この状態でサーチなどが行なわれ、再度速度検出回路Ｂ５６の結果が±５％以内の範囲を越えると、再び状態６１になる。６３と６４の遷移条件が異なるのは、条件６４での引込み完了の範囲を狭くして再生中の状態６２になったとき、確実にＰＬＬがロックするようにであり、また、一旦状態６２になれば、速度検出回路Ａ５５が動作する範囲では状態６１への遷移を行なう必要がないためである。
【００７８】
上述のごとくこの実施形態によれば、ＰＬＬ回路そのものはＶＣＯ発振回路６０の可変周波数クロックを基準クロックとし、ＥＦＭ信号の入力レートに応じてＶＣＯ発振周波数を制御している。入力レートの測定のために速度検出回路Ｂ５６でセクタシンク信号である１１Ｔ信号幅を計測し、現在の基準クロックをもとにした１１Ｔの幅からのずれ量を計測し、速度検出回路Ａ５５によって３Ｔから１１Ｔの幅の基準クロックをもとにした３Ｔから１１Ｔの幅からのずれ量を計測し、これらの出力をスイッチ５７で切換えてＶＣＯ制御信号出力部５８に与えている。速度検出回路Ｂ５６は精度的には速度検出回路Ａ５５に劣るが、広い周波数範囲で入力レートを測定可能であり、速度検出回路Ａ５５は測定可能な周波数範囲で速度検出回路Ｂ５６よりも劣るが、非常に精度の高い測定が可能である。
【００７９】
したがって、ＶＣＯの発振周波数を信号の入力レートに近づける動作まで速度検出回路Ｂ５６の出力を選択し、後者の方法でも十分測定可能な範囲までＶＣＯの周波数が近づいた時点で速度検出回路Ａ５５の出力に切換える。前者の方法は後者を採用しているときも動作し、後者の測定範囲内に入力信号とＶＣＯ発振周波数にずれが生じたことを検出し、ＶＣＯの制御を前者の方法で切換えることが行なわれる。このように、入力レートが連続的に変化しても、あるいは不連続に変化しても、広い入力レートの範囲でＰＬＬ追従が可能となる。
【００８０】
【発明の効果】
以上のように、この発明によれば、入力信号のレートを測定し、測定したレートの値によってＶＣＯ発振回路の入力電圧を制御するようにしたので、ロックレンジやキャプチャレンジを拡大できる。
【図面の簡単な説明】
【図１】この発明の一実施形態のディジタルＰＬＬ回路の構成を示すブロック図である。
【図２】図１に示した速度検出回路Ｂ５６の動作を説明するためのフローチャートである。
【図３】図１に示したＰＬＬクロック生成回路と速度検出回路Ａとの構成を示すブロック図である。
【図４】マスタクロック信号ＭＣＫとＥＦＭＩ信号とＰＬＬクロック信号とのタイミングを示すタイムチャートである。
【図５】ＥＦＭＩ信号とＰＬＬクロック信号とのタイミングを示すタイムチャートである。
【図６】図３に示したＰＬＬクロック生成回路の具体的なブロック図である。
【図７】図３に示した速度検出回路２の具体的なブロック図である。
【図８】図７の速度検出回路２の動作を説明するための図である。
【図９】図３に示した速度検出回路３の具体的なブロック図である。
【図１０】ＰＬＬクロック信号の平均周波数の変化を示す図である。
【図１１】テーブルを切換えるポイントを示す図である。
【図１２】入力と補正されるＰＬＬクロック信号の幅を示す図である。
【図１３】この発明の実施形態において１Ｔないし２Ｔのように存在しない信号が入力された場合のタイムチャートである。
【図１４】図１に示した速度検出回路Ａ，Ｂの特性を示す図である。
【図１５】図１に示したスイッチ５７とＶＣＯ制御信号出力部５８の状態遷移を示す図である。
【符号の説明】
２，３，５５，５６  速度検出回路
４  ジッタ検出回路
１１，１２，２１，２２  カウンタ
１３，１６  セレクタ
１４，１５  テーブル
１７  自走周波数制御回路
１８  ＰＬＬクロック生成部
２３  テーブル回路
２４  ７６８Ｔカウンタ
３１  ずれ加算器
３２  速度テーブル
３３  テーブル固定可変切換回路
３４  マイコンインタフェース
５１  ＭＤ
５２  ＲＦ信号処理回路
５３  スライス回路
５４  ＰＬＬクロック生成回路
５７  スイッチ
５８  ＶＣＯ制御信号出力部
５９  ＬＰＦ
６０  ＶＣＯ発振回路
【図１】
0003561128.tif 000013
【図２】
0003561128.tif 000014
【図３】
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【図４】
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【図５】
0003561128.tif 000017
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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