(57)【特許請求の範囲】
【請求項１】
入力端に第１の電源電圧が入力され、前記第１の電源電圧を降圧した降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合、出力端に前記降圧電圧を出力し、前記負荷回路がスタンバイ・モード時の場合には、オフ状態となるように制御端の電圧を制御される第１のトランジスタと、
入力端を前記第１のトランジスタの出力端に接続した第１の分圧回路と、
前記負荷回路がアクティブ・モード時の場合、参照電圧と前記第１の分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記第１のトランジスタの制御端の電圧を制御して前記降圧電圧をフィードバック制御し、前記負荷回路がスタンバイ・モード時の場合には、前記降圧電圧のフィードバック制御動作を停止し、前記第１のトランジスタをオフ状態とするように、前記第１のトランジスタの制御端の電圧を制御する第１の制御回路と、
前記負荷回路がスタンバイ・モード時の場合、前記第１の分圧回路とともに前記第１の電源電圧を分圧する第２の分圧回路を構成し、前記負荷回路に前記降圧電圧を供給する抵抗素子とを、
備えていることを特徴とする電源降圧回路。
【請求項２】
入力端に第１の電源電圧が入力され、出力端に前記第１の電源電圧を降圧した降圧電圧を出力する第１のトランジスタと、
入力端を前記第１のトランジスタの出力端に接続した分圧回路と、
参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記第１のトランジスタの制御端の電圧を制御して前記降圧電圧をフィードバック制御する第１の制御回路と、
入力端を前記第１のトランジスタの出力端に接続し、出力端を前記第１の電源電圧よりも低電圧の第２の電源電圧が入力される電源入力端に接続し、前記降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合において、前記負荷回路に流れる電源電流が少なくなると、前記電源入力端側にパスさせる電流が増加するように前記電源入力端側に電流をパスさせる電流パス手段とを、
備えていることを特徴とする電源降圧回路。
【請求項３】
前記電流パス手段は、入力端を前記第１のトランジスタの出力端に接続し、出力端を前記電源入力端に接続し、制御端を前記第１のトランジスタの制御端に接続してなる第２のトランジスタからなることを特徴とする請求項２記載の電源降圧回路。
【請求項４】
入力端に第１の電源電圧が入力され、前記第１の電源電圧を降圧した降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合、出力端に前記降圧電圧を出力し、前記負荷回路がスタンバイ・モード時の場合には、オフ状態となるように制御端の電圧を制御される第１のトランジスタと、
入力端を前記第１のトランジスタの出力端に接続した第１の分圧回路と、
前記負荷回路がアクティブ・モード時の場合、参照電圧と前記第１の分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記第１のトランジスタの制御端の電圧を制御して前記降圧電圧をフィードバック制御し、前記負荷回路がスタンバイ・モード時の場合には、前記降圧電圧のフィードバック制御動作を停止し、前記第１のトランジスタをオフ状態とするように、前記第１のトランジスタの制御端の電圧を制御する第１の制御回路と、
入力端を前記第１のトランジスタの出力端に接続し、出力端を前記第１の電源電圧よりも低電圧の第２の電源電圧が入力される電源入力端に接続した電流パス手段と、
前記負荷回路がアクティブ・モード時の場合において、前記負荷回路に流れる電源電流が少なくなると、前記電源入力端側にパスさせる電流を増加させ、前記負荷回路がスタンバイ・モード時の場合には、前記電流入力端側に電流をパスさせないように、前記電流パス手段を制御する第２の制御回路と、
前記負荷回路がスタンバイ・モード時の場合、前記第１の分圧回路とともに前記第１の電源電圧を分圧する第２の分圧回路を構成し、前記負荷回路に前記降圧電圧を供給する抵抗素子とを、
備えていることを特徴とする電源降圧回路。
【請求項５】
前記電流パス手段は、入力端を前記第１のトランジスタの出力端に接続し、出力端を前記電源入力端に接続した第２のトランジスタからなり、
前記第２の制御回路は、一端を前記第２のトランジスタの制御端に接続し、他端を前記電源入力端に接続し、前記負荷回路がアクティブ・モード時の場合にはオフ状態とされ、前記負荷回路がスタンバイ・モード時の場合にはオン状態とされる第１の接続スイッチ素子と、一端を前記第２のトランジスタの制御端に接続し、他端を前記第１のトランジスタの制御端に接続し、前記負荷回路がアクティブ・モード時の場合にはオン状態、前記負荷回路がスタンバイ・モード時の場合にはオフ状態とされる第２の接続スイッチ素子とからなることを特徴とする請求項４記載の電源降圧回路。
【請求項６】
前記負荷回路がアクティブ・モード時の場合には、前記参照電圧を発生し、前記負荷回路がスタンバイ・モード時の場合には、動作停止状態となる参照電圧発生回路を備えていることを特徴とする請求項１、４又は５記載の電源降圧回路。
【請求項７】
請求項１、２、３、４、５又は６記載の電源降圧回路と、前記負荷回路とを同一チップに形成し、かつ、前記第１のトランジスタは、離隔した複数の領域に形成した複数のトランジスタを並列接続して構成されていることを特徴とする半導体装置。
【請求項８】
前記離隔した複数の領域は、入出力セルを形成する領域の内側、かつ、チップ面の角部側に設定された複数の領域であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記角部側は、チップ面の対角線方向の２個又は４個の角部側であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
請求項１、２、３、４、５又は６記載の電源降圧回路と、前記負荷回路とを同一チップに形成し、かつ、前記第１のトランジスタは、一端部と他端部とが前記第１の制御回路を含む回路が形成された領域を挟むように、前記負荷回路の周辺部に設定された帯状の領域に形成されていることを特徴とする半導体装置。
【請求項１１】
入力端に外部電源電圧が入力され、出力端に前記外部電源電圧を降圧した降圧電圧を出力するトランジスタと、
入力端を前記トランジスタの出力端に接続した分圧回路と、
参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して前記降圧電圧をフィードバック制御する制御回路とを備えた電源降圧回路と、
前記降圧電圧を供給すべき負荷回路とを同一チップに形成してなる半導体装置において、
前記トランジスタは、離隔した複数の領域に形成した複数のトランジスタを並列接続して構成されていることを特徴とする半導体装置。
【請求項１２】
前記離隔した複数の領域は、入出力セルを形成する領域の内側、かつ、チップ面の角部側に設定された複数の領域であることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記角部側は、チップ面の対角線方向の２個又は４個の角部側であることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
入力端に外部電源電圧が入力され、出力端に前記外部電源電圧を降圧した降圧電圧を出力するトランジスタと、
入力端を前記トランジスタの出力端に接続した分圧回路と、
参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して前記降圧電圧をフィードバック制御する制御回路とを備えた電源降圧回路と、
前記降圧電圧を供給すべき負荷回路とを同一チップに形成してなる半導体装置において、
前記トランジスタは、一端部と他端部とが前記制御回路を含む回路が形成された領域を挟むように、前記負荷回路の周辺部に設定された帯状の領域に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を降圧する電源降圧回路、及び、電源降圧回路を搭載してなる半導体装置に関する。
【０００２】
近年、半導体装置においては、プロセス技術の進歩により、トランジスタの耐圧が５Ｖに満たなくなるほどの微細化が可能となっており、さらなる高集積化・低消費電力化が進められている。
【０００３】
しかし、半導体装置を使用するシステムとして、電源電圧を５Ｖとするシステムが存在しており、このようなシステムに、トランジスタの耐圧が５Ｖに満たない半導体装置を使用する場合には、電源降圧回路を使用し、５Ｖの電源電圧を、例えば、３Ｖに降圧して、内部回路を動作させる必要がある。
【０００４】
【従来の技術】
図１４は、従来の電源降圧回路の一例を備える従来の半導体装置の要部を示す回路図である。
【０００５】
図１４中、１は５Ｖの外部電源電圧ＶＰＰが入力される電源電圧入力端子、２は電源電圧入力端子１に入力される外部電源電圧ＶＰＰを３Ｖに降圧する従来の電源降圧回路の一例、３は電源降圧回路２から出力される降圧電圧ＶＯＵＴを電源電圧として動作する電源降圧回路２の負荷回路である。
【０００６】
また、電源降圧回路２において、４は外部電源電圧ＶＰＰを降圧して負荷回路３を駆動する降圧用トランジスタをなすｐＭＯＳトランジスタ、５、６は降圧電圧ＶＯＵＴの電圧値を検出する分圧回路を構成する抵抗であり、これら抵抗５、６の抵抗比により降圧電圧ＶＯＵＴの値が決定される。
【０００７】
また、７は１．２４Ｖの参照電圧ＶＲＥＦを発生する参照電圧発生回路、８はｐＭＯＳトランジスタ４のゲート電圧を制御する制御回路をなすオペアンプである。
【０００８】
このオペアンプ８は、反転入力端子を参照電圧発生回路７の出力端に接続され、非反転入力端子を抵抗５、６からなる分圧回路の出力端であるノードＮ１に接続され、出力端をｐＭＯＳトランジスタ４のゲートに接続されている。
【０００９】
この電源降圧回路２は、オペアンプ８において、参照電圧ＶＲＥＦと、ノードＮ１の電圧を比較して、降圧電圧ＶＯＵＴとして３Ｖを安定的に得られるような電圧をｐＭＯＳトランジスタ４のゲートに供給して降圧電圧ＶＯＵＴをフィードバック制御するというものである。
【００１０】
【発明が解決しようとする課題】
この半導体装置においては、スタンバイ・モード時、即ち、負荷回路３が完全に動作停止状態となった場合においても、電源降圧回路２はアクティブ・モード時と同様に動作し、参照電圧発生回路７及びオペアンプ８が電力を消費してしまい、これが低消費電力化の妨げとなっていた。
【００１１】
ここに、スタンバイ・モード時、参照電圧発生回路７及びオペアンプ８を非活性状態とし、これらに電源電流が流れないようにする場合には、無駄な電力消費を削減することができるが、単純に、このようにする場合には、負荷回路３に対して降圧電圧ＶＯＵＴを供給することができず、負荷回路３におけるデータ保持動作を確保することができなくなるという問題点がある。
【００１２】
また、この半導体装置においては、アクティブ・モード時、負荷回路３に電流が流れない状態になると、ｐＭＯＳトランジスタ４がオフ状態に近い状態となり、ｐＭＯＳトランジスタ４から流れ出る電流が少なくなるため、その後、負荷回路３に電流が流れ始めると、その瞬間、降圧電圧ＶＯＵＴにリップルが発生し、負荷回路３が誤動作を起こしてしまう場合があるという問題点があった。
【００１３】
また、従来、ｐＭＯＳトランジスタ４は、チップ面上、１カ所に形成されていたため、負荷回路３に流れる電流が多い場合、ｐＭＯＳトランジスタ４の発熱によりｐＭＯＳトランジスタ４におけるジャンクション温度が上昇し、このジャンクション温度の勾配により負荷回路３のトランジスタの特性が場所により異なるようになり、これによって、負荷回路３においてレーシングが起こり、誤動作が発生してしまう場合があるという問題点もあった。
【００１４】
本発明は、かかる点に鑑み、負荷回路がスタンバイ・モード時の場合、負荷回路に降圧電圧を供給して、負荷回路におけるデータ保持動作を確保し、しかも、消費電力を低減し、低消費電力化を図ることができるようにした電源降圧回路を提供することを第１の目的とする。
【００１５】
また、本発明は、負荷回路がアクティブ・モード時の場合において、負荷回路に電流が流れない状態になった後、負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生しないようにし、降圧電圧にリップルが発生することによる負荷回路の誤動作を防止することができるようにした電源降圧回路を提供することを第２の目的とする。
【００１６】
また、本発明は、負荷回路がアクティブ・モード時の場合において、負荷回路に電流が流れない状態になった後、負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生しないようにし、降圧電圧にリップルが発生することによる負荷回路の誤動作を防止することができると共に、負荷回路がスタンバイ・モード時の場合、負荷回路に降圧電圧を供給して、負荷回路におけるデータ保持動作を確保し、しかも、消費電力を低減し、低消費電力化を図ることができるようにした電源降圧回路を提供することを第３の目的とする。
【００１７】
また、本発明は、電源降圧回路と負荷回路とを同一チップに形成してなる半導体装置であって、電源降圧回路を構成する降圧用トランジスタの発熱により発生するジャンクション温度の勾配を小さくし、負荷回路のトランジスタの特性が場所により異ならないようにし、負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにし、レーシングによる負荷回路の誤動作を避けることができるようにした半導体装置を提供することを第４の目的とする。
【００１８】
【課題を解決するための手段】
本発明は、第１、第２、第３の電源降圧回路と、第１、第２、第３、第４の半導体装置を含むものである。
【００１９】
本発明の第１の電源降圧回路は、入力端に第１の電源電圧が入力され、第１の電源電圧を降圧した降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合、出力端に降圧電圧を出力し、前記負荷回路がスタンバイ・モード時の場合には、オフ状態となるように制御端の電圧を制御されるトランジスタと、入力端を前記トランジスタの出力端に接続した第１の分圧回路と、制御回路と、抵抗素子とを備えて構成されるものである。
【００２０】
前記制御回路は、前記負荷回路がアクティブ・モード時の場合、参照電圧と第１の分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して降圧電圧をフィードバック制御し、前記負荷回路がスタンバイ・モード時の場合には、降圧電圧のフィードバック制御動作を停止し、前記トランジスタをオフ状態とするように前記トランジスタの制御端の電圧を制御するものである。
【００２１】
また、前記抵抗素子は、前記負荷回路がスタンバイ・モード時の場合、第１の分圧回路とともに第１の電源電圧を分圧する第２の分圧回路を構成し、前記負荷回路に降圧電圧を供給するものである。
【００２２】
本発明の第１の電源降圧回路においては、前記負荷回路がスタンバイ・モード時の場合、前記制御回路におけるフィードバック制御動作は停止され、フィードバック制御動作を行うに必要な電力が削減される。
【００２３】
そして、この場合、前記トランジスタはオフ状態とされるが、第２の分圧回路によって生成される降圧電圧が前記負荷回路に対して供給され、前記負荷回路でリークされる電流が補充されるので、前記負荷回路におけるデータ保持動作が確保される。
【００２４】
また、本発明の第２の電源降圧回路は、入力端に第１の電源電圧が入力され、出力端に第１の電源電圧を降圧した降圧電圧を出力するトランジスタと、入力端を前記トランジスタの出力端に接続した分圧回路と、制御回路と、電流パス手段とを備えて構成されるものである。
【００２５】
前記制御回路は、参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して降圧電圧をフィードバック制御するものである。
【００２６】
また、前記電流パス手段は、入力端を前記トランジスタの出力端に接続し、出力端を第１の電源電圧よりも低電圧の第２の電源電圧が入力される電源入力端に接続し、降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合において、前記負荷回路に流れる電源電流が少なくなると、前記電源入力端側にパスさせる電流を増加させるように前記電源入力端側に電流をパスさせるものである。
【００２７】
本発明の第２の電源降圧回路においては、前記負荷回路がアクティブ・モード時の場合において、前記負荷回路に流れる電源電流が少なくなると、前記電流パス手段は、前記電源入力端側にパスさせる電流を増加させる。
【００２８】
この結果、前記負荷回路がアクティブ・モード時の場合において、前記負荷回路に電流が流れない状態になった場合においても、前記トランジスタがオフ状態に近い状態とならないようにでき、前記負荷回路に電流が流れない状態になった後、前記負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生することを防止することができる。
【００２９】
また、本発明の第３の電源降圧回路は、入力端に第１の電源電圧が入力され、第１の電源電圧を降圧した降圧電圧を供給すべき負荷回路がアクティブ・モード時の場合、出力端に降圧電圧を出力し、前記負荷回路がスタンバイ・モード時の場合には、オフ状態となるように制御端の電圧を制御される第１のトランジスタと、入力端を前記トランジスタの出力端に接続した第１の分圧回路と、第１の制御回路と、電流パス手段と、第２の制御回路と、抵抗素子とを備えて構成されるものである。
【００３０】
第１の制御回路は、前記負荷回路がアクティブ・モード時の場合、参照電圧と第１の分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して降圧電圧をフィードバック制御し、前記負荷回路がスタンバイ・モード時の場合には、降圧電圧のフィードバック制御動作を停止し、前記トランジスタをオフ状態とするように前記トランジスタの制御端の電圧を制御するものである。
【００３１】
また、前記電流パス手段は、入力端を前記トランジスタの出力端に接続し、出力端を第１の電源電圧よりも低電圧の第２の電源電圧が入力される電源入力端に接続したものである。
【００３２】
また、第２の制御回路は、前記負荷回路がアクティブ・モード時の場合おいて、前記負荷回路に流れる電源電流が少なくなると、前記電源入力端側にパスさせる電流が増加するように前記電源入力端側に電流をパスさせ、前記負荷回路がスタンバイ・モード時の場合には、前記電流入力端側に電流をパスさせないように前記電流パス手段を制御するものである。
【００３３】
また、前記抵抗素子は、前記負荷回路がスタンバイ・モード時の場合、第１の分圧回路とともに第１の電源電圧を分圧する第２の分圧回路を構成し、前記負荷回路に降圧電圧を供給するものである。
【００３４】
本発明の第３の電源降圧回路においては、前記負荷回路がアクティブ・モード時の場合において、前記負荷回路に流れる電源電流が少なくなると、前記電流パス手段は、前記電源入力端側にパスさせる電流を増加させる。
【００３５】
この結果、前記負荷回路がアクティブ・モード時の場合において、前記負荷回路に電流が流れない状態になった場合においても、前記トランジスタがオフ状態に近い状態とならないようにでき、前記負荷回路に電流が流れない状態になった後、前記負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生することを防止することができる。
【００３６】
また、前記負荷回路がスタンバイ・モード時の場合においては、第１の制御回路におけるフィードバック制御動作は停止され、フィードバック制御動作を行うに必要な電力が削減される。
【００３７】
そして、この場合、前記トランジスタはオフ状態とされるが、第２の分圧回路によって生成される降圧電圧が前記負荷回路に対して供給され、前記負荷回路でリークされる電流が補充されるので、前記負荷回路におけるデータ保持動作が確保される。
【００３８】
また、本発明の第１の半導体装置は、本発明の第１、第２又は第３の電源降圧回路と、第１、第２又は第３の電源降圧回路の負荷回路とを同一チップに形成して構成されるものであり、かつ、本発明の第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタは、離隔した複数の領域に形成した複数のトランジスタを並列接続して構成されるものである。
【００３９】
本発明の第１の半導体装置においては、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタは、離隔した複数の領域に形成した複数のトランジスタを並列接続して構成される。
【００４０】
この結果、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタの発熱は、１カ所の領域に集中せず、離隔した複数の領域に分散されるので、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタの発熱により発生するジャンクション温度の勾配を小さくし、前記負荷回路のトランジスタの特性が場所により異ならないようにし、前記負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにすることができる。
【００４１】
また、本発明の第２の半導体装置は、本発明の第１、第２又は第３の発明の電源降圧回路と、第１、第２又は第３の電源降圧回路の負荷回路とを同一チップに形成して構成されるものであり、かつ、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタは、一端部と他端部とが前記第１の制御回路を含む回路が形成された領域を挟むように、前記負荷回路の周辺部に設定された帯状の領域に形成されるものである。
【００４２】
本発明の第２の半導体装置においては、本発明の第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタは、一端部と他端部とが前記第１の制御回路を含む回路が形成された領域を挟むように、前記負荷回路の周辺部に設定された帯状の領域に形成される。
【００４３】
この結果、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタの発熱は、１カ所の領域に集中せず、広い範囲に分散されるので、第１、第２又は第３の電源降圧回路を構成する降圧用のトランジスタの発熱により発生するジャンクション温度の勾配を小さくし、前記負荷回路のトランジスタの特性が場所により異ならないようにし、前記負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにすることができる。
【００４４】
また、本発明の第３の半導体装置は、入力端に外部電源電圧が入力され、出力端に外部電源電圧を降圧した降圧電圧を出力するトランジスタと、入力端を前記トランジスタの出力端に接続した分圧回路と、参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して降圧電圧をフィードバック制御する制御回路とを備えた電源降圧回路と、降圧電圧を供給すべき負荷回路とを同一チップに形成してなる半導体装置において、前記トランジスタは、離隔した複数の領域に形成した複数のトランジスタを並列接続して構成するというものである。
【００４５】
本発明の第３の半導体装置においては、前記トランジスタの発熱は、１カ所の領域に集中せず、離隔した複数の領域に分散されるので、前記トランジスタの発熱により発生するジャンクション温度の勾配を小さくし、前記負荷回路のトランジスタの特性が場所により異ならないようにし、前記負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにすることができる。
【００４６】
また、本発明の第４の半導体装置は、入力端に外部電源電圧が入力され、出力端に外部電源電圧を降圧した降圧電圧を出力するトランジスタと、入力端を前記トランジスタの出力端に接続した分圧回路と、参照電圧と前記分圧回路の出力端の電圧とを比較し、その比較結果に基づいて前記トランジスタの制御端の電圧を制御して降圧電圧をフィードバック制御する制御回路とを備えた電源降圧回路と、降圧電圧を供給すべき負荷回路とを同一チップに形成してなる半導体装置において、前記トランジスタは、一端部と他端部とが前記制御回路を含む回路が形成された領域を挟むように、前記負荷回路の周辺部に設定された帯状の領域に形成するというものである。
【００４７】
本発明の第４の半導体装置においては、前記トランジスタの発熱は、１カ所の領域に集中せず、広い範囲に分散されるので、前記トランジスタの発熱により発生するジャンクション温度の勾配を小さくし、前記負荷回路のトランジスタの特性が場所により異ならないようにし、前記負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにすることができる。
【００４８】
【発明の実施の形態】
本発明の第１の電源降圧回路の実施の一形態・・図１〜図５
図１は本発明の第１の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【００４９】
図１中、１０は５Ｖの外部電源電圧ＶＰＰを入力する電源電圧入力端子、１１は電源電圧入力端子１０に入力される外部電源電圧ＶＰＰを３Ｖに降圧する本発明の第１の電源降圧回路の実施の一形態である電源降圧回路、１２は電源降圧回路１１から出力される降圧電圧ＶＯＵＴを電源電圧として動作する電源降圧回路１１の負荷回路である。
【００５０】
また、１３はスタンバイ信号ＳＴＢＹが入力されるスタンバイ信号入力端子、１４はパワーダウン信号発生回路であり、１５〜１７はインバータ、ＰＤ１はスタンバイ信号ＳＴＢＹと同相のパワーダウン信号、ＸＰＤ１はスタンバイ信号ＳＴＢＹと逆相のパワーダウン信号である。
【００５１】
なお、スタンバイ信号ＳＴＢＹは、スタンバイ・モード時には高電位（以下、Ｈレベルという）、アクティブ・モード時には低電位（以下、Ｌレベルという）とされる。
【００５２】
また、電源降圧回路１１において、１８は外部電源電圧ＶＰＰを降圧して負荷回路１２を駆動する降圧用トランジスタをなすｐＭＯＳトランジスタ、１９は位相補償用のキャパシタである。
【００５３】
なお、ｐＭＯＳトランジスタ１８は、入力端をなすソースを電源電圧入力端子１０に接続され、出力端をなすドレインを負荷回路１２に接続されている。
【００５４】
また、２０、２１はアクティブ・モード時に降圧電圧ＶＯＵＴの電圧値を検出する分圧回路を構成する抵抗であり、抵抗２０は３５２ＫΩ、抵抗２１は２４８ＫΩとされている。
【００５５】
また、２２はパワーダウン信号ＸＰＤ１によりＯＮ（オン）、ＯＦＦ（オフ）が制御される接続スイッチ素子をなすｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ２２は、アクティブ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｈレベルとされる場合にはＯＦＦ状態、スタンバイ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｌレベルとされる場合にはＯＮ状態とされる
【００５６】
また、２３はスタンバイ・モード時に抵抗２０、２１とともに外部電源電圧ＶＰＰを分圧する分圧回路を構成させ、降圧電圧ＶＯＵＴを得るための抵抗であり、この抵抗２３は、４００ＫΩとされている。
【００５７】
また、２４はバイアス電圧ＶＢを発生するバイアス電圧発生回路であり、このバイアス電圧発生回路２４は、図２に示すように構成されている。
【００５８】
図２中、２６〜２８はｐＭＯＳトランジスタ、２９は抵抗であり、ｐＭＯＳトランジスタ２６は、パワーダウン信号ＸＰＤ１によりＯＮ、ＯＦＦが制御され、ｐＭＯＳトランジスタ２７は、パワーダウン信号ＰＤ１によりＯＮ、ＯＦＦが制御される。
【００５９】
ここに、アクティブ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｈレベル、パワーダウン信号ＰＤ１＝Ｌレベルとされる場合には、ｐＭＯＳトランジスタ２６＝ＯＦＦ状態、ｐＭＯＳトランジスタ２７＝ＯＮ状態となる。
【００６０】
この結果、ｐＭＯＳトランジスタ２８は、ゲートをｐＭＯＳトランジスタ２７を介してドレインに接続され、バイアス電圧ＶＢ＝ＶＰＰ−｜ＶＴＨｐ｜（但し、ＶＴＨｐはｐＭＯＳトランジスタのスレッショルド電圧）となる。
【００６１】
これに対して、スタンバイ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｌレベル、パワーダウン信号ＰＤ１＝Ｈレベルとされる場合には、ｐＭＯＳトランジスタ２６＝ＯＮ状態、ｐＭＯＳトランジスタ２７＝ＯＦＦ状態、ｐＭＯＳトランジスタ２８＝ＯＦＦ状態となり、バイアス電圧ＶＢ＝ＶＰＰとなる。
【００６２】
また、図１において、３１はバイアス電圧発生回路２４からバイアス電圧ＶＢが供給される参照電圧発生回路であり、この参照電圧発生回路３１は、図３に示すように構成されている。
【００６３】
図３中、３３は差動増幅回路であり、３４、３５は駆動トランジスタをなすｐＭＯＳトランジスタ、３６、３７はカレントミラー負荷回路を構成するｎＭＯＳトランジスタ、３８はゲートにバイアス電圧ＶＢが供給されるｐＭＯＳトランジスタである。
【００６４】
また、３９は反転増幅回路であり、４０は差動増幅回路３３の出力が入力されるｎＭＯＳトランジスタ、４１はゲートにバイアス電圧ＶＢが供給されるｐＭＯＳトランジスタ、４２は位相補償用のキャパシタ、４３は位相補償用の抵抗である。
【００６５】
また、４４は反転増幅回路３９から出力される参照電圧ＶＲＥＦに基づいて差動増幅回路３３の反転入力端子に入力すべき電圧を生成する入力電圧生成回路であり、４５、４６は抵抗、４７はダイオードである。
【００６６】
また、４８は反転増幅回路３９から出力される参照電圧ＶＲＥＦに基づいて差動増幅回路３３の非反転入力端子に入力すべき電圧を生成する入力電圧生成回路であり、４９は抵抗、５０はダイオードである。
【００６７】
また、５１はパワーダウン信号ＰＤ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ５１は、アクティブ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｌレベルとされる場合にはＯＦＦ状態、スタンバイ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｈレベルとされる場合にはＯＮ状態とされる。
【００６８】
このように構成された参照電圧発生回路３１においては、アクティブ・モード時、即ち、バイアス電圧ＶＢ＝ＶＰＰ−｜ＶＴＨｐ｜とされる場合には、ｐＭＯＳトランジスタ３８、４１は、ＯＮ状態となり、抵抗として機能し、差動増幅回路３３及び反転増幅回路３９は活性状態とされると共に、ｎＭＯＳトランジスタ５１はＯＦＦ状態となり、参照電圧ＶＲＥＦとして１．２４Ｖが出力される。
【００６９】
これに対して、スタンバイ・モード時、即ち、バイアス電圧ＶＢ＝ＶＰＰとされる場合には、ｐＭＯＳトランジスタ３８、４１はＯＦＦ状態となり、差動増幅回路３３及び反転増幅回路３９は非活性状態とされ、電源電流が流れない状態とされると共に、ｎＭＯＳトランジスタ５１はＯＮ状態となり、ノードＮ２＝ＶＳＳに固定され、出力はハイインピーダンス状態とされる。
【００７０】
また、図１において、５３はバイアス電圧発生回路２４からバイアス電圧ＶＢを供給され、参照電圧発生回路３１とともにｐＭＯＳトランジスタ１８のゲート電圧を制御する制御回路を構成するオペアンプである。
【００７１】
このオペアンプ５３は、反転入力端子を参照電圧発生回路３１の出力端に接続され、非反転入力端子を抵抗２０、２１からなる分圧回路の出力端であるノードＮ３に接続され、出力端をｐＭＯＳトランジスタ１８の制御端をなすゲートに接続されている。
【００７２】
このオペアンプ５３は、図４に示すように構成されており、図４中、５５は差動増幅回路であり、５６、５７は駆動トランジスタをなすｐＭＯＳトランジスタ、５８、５９はカレントミラー負荷回路を構成するｎＭＯＳトランジスタ、６０はゲートにバイアス電圧ＶＢが供給されるｐＭＯＳトランジスタである。
【００７３】
また、６１は反転増幅回路であり、６２は差動増幅回路５５の出力が入力されるｎＭＯＳトランジスタ、６３はゲートにバイアス電圧ＶＢが供給されるｐＭＯＳトランジスタ、６４は位相補償用のキャパシタ、６５は位相補償用の抵抗である。
【００７４】
また、６６はパワーダウン信号ＰＤ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ６６は、アクティブ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｌレベルとされる場合にはＯＦＦ状態、スタンバイ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｈレベルとされる場合にはＯＮ状態とされる。
【００７５】
また、６７はパワーダウン信号ＸＰＤ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、このｐＭＯＳトランジスタ６７は、アクティブ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｈレベルとされる場合にはＯＦＦ状態、スタンバイ・モード時、即ち、パワーダウン信号ＸＰＤ１＝Ｌレベルとされる場合にはＯＮ状態とされる。
【００７６】
このように構成されたオペアンプ５３においては、アクティブ・モード時、即ち、バイアス電圧ＶＢ＝ＶＰＰ−｜ＶＴＨｐ｜とされる場合には、ｐＭＯＳトランジスタ６０、６３は、ＯＮ状態となり、抵抗として機能し、差動増幅回路５５及び反転増幅回路６１は活性状態とされると共に、ｎＭＯＳトランジスタ６６＝ＯＦＦ状態、ｐＭＯＳトランジスタ６７＝ＯＦＦ状態とされる。
【００７７】
この結果、オペアンプ５３は、参照電圧発生回路３１から供給される参照電圧ＶＲＥＦと、抵抗２０、２１からなる分圧回路の出力端であるノードＮ３の電圧とを比較して、降圧電圧ＶＯＵＴが３Ｖとなるような電圧をｐＭＯＳトランジスタ１８のゲートに供給して降圧電圧ＶＯＵＴをフィードバック制御することになる。
【００７８】
これに対して、スタンバイ・モード時、即ち、バイアス電圧ＶＢ＝ＶＰＰとされる場合には、ｐＭＯＳトランジスタ６０、６３＝ＯＦＦ状態となり、差動増幅回路５５及び反転増幅回路６１は非活性状態とされ、これら差動増幅回路５５及び反転増幅回路６１には電源電流が流れない状態とされる。
【００７９】
そして、また、この場合には、ｎＭＯＳトランジスタ６６＝ＯＮ状態となり、ノードＮ４のレベル＝ＶＳＳに固定されると共に、ｐＭＯＳトランジスタ６７＝ＯＮ状態となり、オペアンプ５３の出力電圧はＶＰＰに固定される。
【００８０】
このように、電源降圧回路１１においては、アクティブ・モード時、参照電圧発生回路３１から参照電圧ＶＲＥＦ＝１．２４Ｖが出力され、オペアンプ５３において、参照電圧ＶＲＥＦ＝１．２４Ｖと、ノードＮ３の電圧とが比較されて、ｐＭＯＳトランジスタ１８のゲート電圧が制御され、降圧電圧ＶＯＵＴが３Ｖに維持される。
【００８１】
これに対して、スタンバイ・モード時においては、参照電圧発生回路３１の出力はハイインピーダンス状態とされると共に、オペアンプ５３の出力電圧＝ＶＰＰ、ｐＭＯＳトランジスタ１８＝ＯＦＦ状態、ｐＭＯＳトランジスタ２２＝ＯＮ状態とされる。
【００８２】
この結果、図５に示すように、抵抗２３は抵抗２０、２１とともに分圧回路を構成し、抵抗２３と抵抗２０の接続点であるノードＮ５に、数１で示すように、３Ｖの降圧電圧ＶＯＵＴを得て、これを負荷回路１２に供給することができるので、負荷回路１２でリークされる電流を補充し、負荷回路のデータ保持動作を確保することができる。
【００８３】
【数１】
0003591107.tif 000002
【００８４】
このように、本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１によれば、スタンバイ・モード時、参照電圧発生回路３１を非活性状態とし、参照電圧発生回路３１に電源電流が流れないようにすると共に、オペアンプ５３においても、差動増幅回路５５及び反転増幅回路６１を非活性状態とし、これら差動増幅回路５５及び反転増幅回路６１に電源電流が流れないようにし、かつ、ｐＭＯＳトランジスタ１８をＯＦＦ状態とすると共に、抵抗２３、２０、２１により降圧電圧ＶＯＵＴを得るようにしているので、負荷回路１２におけるデータ保持動作を確保すると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができる。
【００８５】
本発明の第２の電源降圧回路の実施の一形態・・図６〜図９
図６は本発明の第２の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【００８６】
図６中、６９は５Ｖの外部電源電圧ＶＰＰを入力するための電源電圧入力端子、７０は電源電圧入力端子６９に入力される外部電源電圧ＶＰＰを３Ｖに降圧する本発明の第２の電源降圧回路の実施の一形態である電源降圧回路、７１は電源降圧回路７０から出力される降圧電圧ＶＯＵＴを電源電圧として動作する電源降圧回路７０の負荷回路である。
【００８７】
また、電源降圧回路７０において、７２は外部電源電圧ＶＰＰを降圧して負荷回路７１を駆動する降圧用トランジスタをなすｐＭＯＳトランジスタ、７３は位相補償用のキャパシタである。
【００８８】
なお、ｐＭＯＳトランジスタ７２は、入力端をなすソースを電源電圧入力端子６９に接続され、出力端をなすドレインを負荷回路７１に接続されている。
【００８９】
また、７４、７５は降圧電圧ＶＯＵＴの電圧値を検出する分圧回路を構成する抵抗であり、抵抗７４は３５２ＫΩ、抵抗７５は２４８ＫΩとされている。
【００９０】
また、７６は電流パス回路を構成するｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ７６は、入力端をなすドレインをｐＭＯＳトランジスタ７２のドレインに接続され、出力端をなすソースを接地されている。
【００９１】
また、７８はバイアス電圧ＶＢを発生するバイアス電圧発生回路であり、このバイアス電圧発生回路７８は、図７に示すように、図１（図２）に示すバイアス電圧発生回路２４が設けるｐＭＯＳトランジスタ２６、２７を設けず、ｐＭＯＳトランジスタ２８については、そのゲートをそのドレインに接続し、その他については、図１（図２）に示すバイアイ電圧発生回路２４と同様に構成したものである。
【００９２】
即ち、このバイアス電圧発生回路７８は、アクティブ・モード時又はスタンバイ・モード時を問わず、バイアス電圧ＶＢとして、ＶＰＰ−｜ＶＴＨｐ｜を出力するというものである。
【００９３】
また、図６において、７９はバイアス電圧発生回路７８からバイアス電圧ＶＢを供給される参照電圧発生回路であり、この参照電圧発生回路７９は、図８に示すように、図１（図３）に示す参照圧発生回路３１が設けるｎＭＯＳトランジスタ５１を設けず、その他については、図１（図３）に示す参照電圧発生回路３１と同様に構成したものである。
【００９４】
即ち、この参照電圧発生回路７９は、アクティブ・モード時又はスタンバイ・モード時を問わず、参照電圧ＶＲＥＦとして、１．２４Ｖを出力するというものである。
【００９５】
また、図６において、８０はバイアス電圧発生回路７８からバイアス電圧ＶＢを供給され、参照電圧発生回路７９とともにｐＭＯＳトランジスタ７２のゲート電圧を制御する制御回路を構成するオペアンプである。
【００９６】
このオペアンプ８０は、反転入力端子を参照電圧発生回路７９の出力端に接続され、非反転入力端子を抵抗７４、７５からなる分圧回路の出力端であるノードＮ６に接続され、出力端をｐＭＯＳトランジスタ７２の制御端をなすゲート及びｎＭＯＳトランジスタ７６の制御端をなすゲートに接続されている。
【００９７】
ここに、このオペアンプ８０は、図９に示すように、図１（図４）に示すオペアンプ５３が設けるｎＭＯＳトランジスタ６６及びｐＭＯＳトランジスタ６７を設けず、その他については、図１（図４）に示すオペアンプ５３と同様に構成したものであり、アクティブ・モード時又はスタンバイ・モード時を問わず、降圧電圧ＶＯＵＴのフィードバック制御を行うものである。
【００９８】
このように構成された電源降圧回路７０においては、アクティブ・モード時又はスタンバイ・モード時を問わず、参照電圧発生回路７９から参照電圧ＶＲＥＦとして１．２４Ｖが出力され、オペアンプ８０において、参照電圧ＶＲＥＦと、ノードＮ６の電圧とが比較されて、ｐＭＯＳトランジスタ７２のゲート電圧が制御され、降圧電圧ＶＯＵＴが３Ｖに維持される。
【００９９】
ここに、アクティブ・モード時、負荷回路７１に電流が流れない状態になると、降圧電圧ＶＯＵＴが上昇しようとするが、この場合、オペアンプ８０の出力電圧は、降圧電圧ＶＯＵＴを３Ｖに維持させるように上昇する。
【０１００】
この結果、ｎＭＯＳトランジスタ７６に流れる電流が増加し、ｐＭＯＳトランジスタ７２はＯＦＦ状態に近い状態とはならないので、その後、負荷回路７１に電流が流れ始める場合、負荷回路７１に十分な電流を供給することができ、降圧電圧ＶＯＵＴにリップルが発生することを防ぐことができる。
【０１０１】
このように、本発明の第２の電源降圧回路の実施の一形態の電源降圧回路７０によれば、アクティブ・モード時、負荷回路７１に電流が流れない状態になった後、負荷回路７１に電流が流れ始める場合、降圧電圧ＶＯＵＴにリップルが発生しないようにしているので、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路７１の誤動作を防止することができる。
【０１０２】
本発明の第３の電源降圧回路の実施の一形態・・図１０
図１０は本発明の第３の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【０１０３】
この半導体装置は、図１に示す半導体装置が設ける本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１の代わりに、本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２を設け、その他については、図１に示す半導体装置と同様に構成したものである。
【０１０４】
この電源降圧回路８２は、電流パス回路８３と、電流パス回路８３の電流パス動作を制御する電流パス制御回路８４を設け、その他については、図１に示す電源降圧回路１１と同様に構成したものである。
【０１０５】
電流パス回路８３において、８５はｎＭＯＳトランジスタ、電流パス制御回路８４において、８６はパワーダウン信号ＰＤ１によりＯＮ、ＯＦＦが制御される接続スイッチ素子をなすｎＭＯＳトランジスタである。
【０１０６】
また、８７は接続スイッチ素子をなすアナログ・スイッチ回路であり、８８はパワーダウン信号ＰＤ１によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、８９はパワーダウン信号ＸＰＤ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【０１０７】
ここに、アクティブ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｌレベル、パワーダウン信号ＸＰＤ１＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ８６＝ＯＦＦ状態、アナログ・スイッチ回路８７＝ＯＮ状態となり、ｎＭＯＳトランジスタ８５のゲートは、オペアンプ５３の出力端に接続される。
【０１０８】
これに対して、スタンバイ・モード時、即ち、パワーダウン信号ＰＤ１＝Ｈレベル、パワーダウン信号ＸＰＤ１＝Ｌレベルとされる場合には、ｎＭＯＳトランジスタ８６＝ＯＮ状態、アナログ・スイッチ回路８７＝ＯＦＦ状態とされ、ｎＭＯＳトランジスタ８５＝ＯＦＦ状態とされる。
【０１０９】
このように構成された電源降圧回路８２においては、アクティブ・モード時、参照電圧発生回路３１から参照電圧ＶＲＥＦとして１．２４Ｖが出力され、オペアンプ５３において、参照電圧ＶＲＥＦとノードＮ３の電圧とが比較されてｐＭＯＳトランジスタ１８のゲート電圧が制御され、降圧電圧ＶＯＵＴが３Ｖに維持されると共に、ｎＭＯＳトランジスタ８５のゲートには、アナログ・スイッチ回路８７を介してオペアンプ５３の出力電圧が供給され、ｎＭＯＳトランジスタ８５は可変抵抗素子として機能する。
【０１１０】
この場合において、負荷回路１２に電流が流れない状態になると、降圧電圧ＶＯＵＴが上昇しようとするが、この場合、オペアンプ５３の出力電圧は、降圧電圧ＶＯＵＴを３Ｖに維持させるように上昇する。
【０１１１】
この結果、ｎＭＯＳトランジスタ８５に流れる電流が増加し、ｐＭＯＳトランジスタ１８は、ＯＦＦ状態に近い状態とはならないので、その後、負荷回路１２に電流が流れ始める場合、負荷回路１２に十分な電流を供給することができ、降圧電圧ＶＯＵＴにリップルが発生することを防ぐことができる。
【０１１２】
これに対して、スタンバイ・モード時には、参照電圧発生回路３１の出力は、ハイインピーダンス状態とされると共に、オペアンプ５３の出力電圧＝ＶＰＰ、ｐＭＯＳトランジスタ１８＝ＯＦＦ状態、ｐＭＯＳトランジスタ２２＝ＯＮ状態とされると共に、ｎＭＯＳトランジスタ８５のゲートは、ｎＭＯＳトランジスタ８６を介して接地され、ｎＭＯＳトランジスタ８５はＯＦＦ状態とされる。
【０１１３】
この結果、図５に示す場合と同様に、抵抗２３は抵抗２０、２１とともに分圧回路を構成し、抵抗２３と抵抗２０の接続点であるノードＮ５に、数１に示すように、３Ｖの降圧電圧ＶＯＵＴを得て、これを負荷回路１２に供給することができるので、負荷回路１２でリークされる電流を補充し、負荷回路のデータ保持動作を確保することができる。
【０１１４】
このように、本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２によれば、アクティブ・モード時、負荷回路１２に電流が流れない状態になった後、負荷回路１２に電流が流れ始める場合に、降圧電圧ＶＯＵＴにリップルが発生しないようにしているので、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路１２の誤動作を防止することができる。
【０１１５】
また、スタンバイ・モード時には、参照電圧発生回路３１を非活性状態とし、参照電圧発生回路３１に電源電流が流れないようにすると共に、オペアンプ５３においても、差動増幅回路５５及び反転増幅回路６１を非活性状態とし、これら差動増幅回路５５及び反転増幅回路６１に電源電流が流れないようにし、かつ、ｐＭＯＳトランジスタ１８をオフ状態とすると共に、抵抗２３、２０、２１により降圧電圧ＶＯＵＴを得るようにしているので、負荷回路１２のデータ保持動作を確保すると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができる。
【０１１６】
なお、本発明の実施の第１の形態の電源降圧回路１１及び第３の形態の電源降圧回路８２においては、ＶＰＰ線と抵抗２３との間にｐＭＯＳトランジスタ２２を設けるようにしたが、このｐＭＯＳトランジスタ２２を設けず、抵抗２３を直接、ＶＰＰ線に接続するようにしても良い。
【０１１７】
本発明の第３の半導体装置の実施の一形態・・図１１、図１２
図１１は本発明の第３の半導体装置の実施の一形態の要部を示す概略的平面図である。
【０１１８】
図１１中、９１はチップ本体、９２はＩ／Ｏ（入出力）セル、９３は図１４に示す電源降圧回路２と同一の回路構成を有する電源降圧回路、９４は電源降圧回路９３の負荷回路である。
【０１１９】
また、電源降圧回路９３のうち、９５〜９８は外部電源電圧ＶＰＰを降圧して負荷回路９４を駆動する降圧用トランジスタを形成する降圧用トランジスタ形成領域である。
【０１２０】
即ち、本発明の第３の半導体装置の実施の一形態においては、降圧用トランジスタ形成領域９５〜９８は、Ｉ／Ｏセル９２を形成する領域の内側、かつ、角部側に形成されている。
【０１２１】
なお、降圧用トランジスタ形成領域９５〜９８をＩ／Ｏセル９２を形成する領域の内側、かつ、角部側以外の場所に設定する場合には、Ｉ／Ｏセル９２と負荷回路９４との間を接続する配線のレイアウトが複雑になってしまうという不都合があるが、本発明の第３の半導体装置の実施の一形態のように、降圧用トランジスタ形成領域９５〜９８をＩ／Ｏセル９２を形成する領域の内側、かつ、角部側に設定する場合には、このような不都合が起こらない。
【０１２２】
また、９９は降圧用トランジスタを除く回路部分、１００は外部電源電圧ＶＰＰを供給するＶＰＰ線、１０１は降圧電圧ＶＯＵＴが出力されるＶＯＵＴ線、１０２は降圧用トランジスタのゲート配線である。
【０１２３】
図１２は降圧用トランジスタ形成領域９５の構成を示す概略的平面図であり、１０４はＮウエル、１０５〜１０８はＰ型拡散層、１０９はゲート電極であり、Ｐ型拡散層１０５、１０７をソース、Ｐ型拡散層１０６、１０８をドレインとするゲート電極を櫛型構造とするｐＭＯＳトランジスタが形成されている。
【０１２４】
即ち、本発明の第３の半導体装置の実施の一形態においては、降圧用トランジスタ形成領域９５〜９８に形成された４個のｐＭＯＳトランジスタを並列接続して図１４に示すｐＭＯＳトランジスタ４に対応するｐＭＯＳトランジスタが構成されている。
【０１２５】
この結果、電源降圧回路９３を構成する降圧用のｐＭＯＳトランジスタの発熱は、従来のように１カ所の降圧用トランジスタ形成領域に集中せず、Ｉ／Ｏセル９２を形成する領域の内側、かつ、角部側の離隔した４カ所の降圧用トランジスタ形成領域９５〜９８に分散される。
【０１２６】
したがって、本発明の第３の半導体装置の実施の一形態によれば、降圧用のｐＭＯＳトランジスタの発熱により発生するジャンクション温度の勾配を小さくし、負荷回路９４のトランジスタの特性が場所により異ならないようにすることができ、負荷回路９４においてジャンクション温度の勾配によるレーシングが発生しないようにし、レーシングによる負荷回路９４の誤動作を防止することができる。
【０１２７】
なお、本発明の第３の半導体装置の一形態においては、チップ面の対角線方向の４カ所に降圧用トランジスタを分散して設けるようにしたが、この代わりに、いずれか２カ所又は３カ所に分散して設けるようにしても良い。但し、いずれか２カ所に設ける場合には、チップ面の対角線方向の２カ所に設けることが発熱の分散には効果的である。
【０１２８】
また、電源降圧回路９３として、図１４に示す電源降圧回路２と同一の回路構成を有する電源降圧回路の代わりに、本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１、本発明の第２の電源降圧回路の実施の一形態の電源降圧回路７０又は本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２を設けるようにしても良い。
【０１２９】
ここに、本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１を設ける場合には、本発明の第１の半導体装置の実施の第１の形態を構成することになり、レーシングによる負荷回路９４の誤動作を防止することができると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができる。
【０１３０】
また、本発明の第２の電源降圧回路の実施の一形態の電源降圧回路７０を設ける場合には、本発明の第１の半導体装置の実施の第２の形態を構成することになり、レーシングによる負荷回路９４の誤動作を防止することができると共に、アクティブ・モード時、負荷回路９４に電流が流れない状態になった後、負荷回路９４に電流が流れ始める場合、降圧電圧ＶＯＵＴにリップルが発生しないようにし、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路９４の誤動作を防止することができる。
【０１３１】
また、本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２を設ける場合には、本発明の第１の半導体装置の実施の第３の形態を構成することになり、レーシングによる負荷回路９４の誤動作を防止することができると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができ、更に、アクティブ・モード時、負荷回路９４に電流が流れない状態になった後、負荷回路９４に電流が流れ始める場合、降圧電圧ＶＯＵＴにリップルが発生しないようにし、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路９４の誤動作を防止することができる。
【０１３２】
本発明の第４の半導体装置の実施の一形態・・図１３
図１３は本発明の第４の半導体装置の実施の一形態の要部を示す概略的平面図である。
【０１３３】
図１３中、１１１はチップ本体、１１２は図１４に示す電源降圧回路２と同一の回路構成を有する電源降圧回路、１１３は電源降圧回路１１２の負荷回路である。
【０１３４】
また、電源降圧回路１１２のうち、１１４は外部電源電圧ＶＰＰを降圧して負荷回路１１３を駆動する降圧用のｐＭＯＳトランジスタを形成する降圧用トランジスタ形成領域、１１５は降圧用のｐＭＯＳトランジスタを除く回路部分である。
【０１３５】
即ち、本発明の第４の半導体装置の実施の一形態は、一端部１１４Ａと他端部１１４Ｂとが降圧用のｐＭＯＳトランジスタを除く回路部分１１５を挟むように、負荷回路１１３の周辺部に設定した帯状の降圧用トランジスタ形成領域１１４に降圧用のｐＭＯＳトランジスタを形成するというものである。
【０１３６】
この結果、降圧用のｐＭＯＳトランジスタの発熱は、局所的な１カ所の領域に集中せず、広い範囲に分散されるので、降圧用のｐＭＯＳトランジスタの発熱により発生するジャンクション温度の勾配を小さくし、負荷回路１１３のトランジスタの特性が場所により異ならないようにし、負荷回路１１３においてジャンクション温度の勾配によるレーシングが発生しないようにすることができる。
【０１３７】
したがって、本発明の第４の半導体装置の実施の一形態によれば、降圧用のｐＭＯＳトランジスタの発熱により発生するジャンクション温度の勾配を小さくし、負荷回路１１３のトランジスタの特性が場所により異ならないようにすることができ、負荷回路１１３においてジャンクション温度の勾配によるレーシングが発生しないようにし、レーシングによる負荷回路１１３の誤動作を防止することができる。
【０１３８】
なお、電源降圧回路１１２として、図１４に示す電源降圧回路２と同一の回路構成を有する電源降圧回路の代わりに、本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１、本発明の第２の電源降圧回路の実施の一形態の電源降圧回路７０又は本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２を設けるようにしても良い。
【０１３９】
ここに、本発明の第１の電源降圧回路の実施の一形態の電源降圧回路１１を設ける場合には、本発明の第２の半導体装置の実施の第１の形態を構成することになり、レーシングによる負荷回路１１３の誤動作を防止することができると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができる。
【０１４０】
また、本発明の第２の電源降圧回路の実施の一形態の電源降圧回路７０を設ける場合には、本発明の第２の半導体装置の実施の第２の形態を構成することになり、レーシングによる負荷回路１１３の誤動作を防止することができると共に、アクティブ・モード時、負荷回路１１３に電流が流れない状態になった後、負荷回路１１３に電流が流れ始める場合、降圧電圧ＶＯＵＴにリップルが発生しないようにし、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路１１３の誤動作を防止することができる。
【０１４１】
また、本発明の第３の電源降圧回路の実施の一形態の電源降圧回路８２を設ける場合には、本発明の第２の半導体装置の実施の第３の形態を構成することになり、レーシングによる負荷回路１１３の誤動作を防止することができると共に、スタンバイ・モード時における消費電力を低減し、低消費電力化を図ることができ、更に、アクティブ・モード時、負荷回路１１３に電流が流れない状態になった後、負荷回路１１３に電流が流れ始める場合、降圧電圧ＶＯＵＴにリップルが発生しないようにし、降圧電圧ＶＯＵＴにリップルが発生することによる負荷回路１１３の誤動作を防止することができる。
【０１４２】
【発明の効果】
以上のように、本発明の第１の電源降圧回路によれば、負荷回路がスタンバイ・モード時の場合、負荷回路に降圧電圧を供給して、負荷回路のデータ保持動作を確保し、しかも、消費電力を低減し、低消費電力化を図ることができる。
【０１４３】
また、本発明の第２の電源降圧回路によれば、負荷回路がアクティブ・モード時の場合において、負荷回路に電流が流れない状態になった後、負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生しないようにし、降圧電圧にリップルが発生することによる負荷回路の誤動作を防止することができる。
【０１４４】
また、本発明の第３の電源降圧回路によれば、負荷回路がアクティブ・モード時の場合において、負荷回路に電流が流れない状態になった後、負荷回路に電流が流れ始める場合、降圧電圧にリップルが発生しないようにし、降圧電圧にリップルが発生することによる負荷回路の誤動作を防止することができると共に、負荷回路がスタンバイ・モード時の場合、負荷回路に降圧電圧を供給して、負荷回路のデータ保持動作を確保し、しかも、消費電力を低減し、低消費電力化を図ることができる。
【０１４５】
また、本発明の第１、第２の半導体装置によれば、本発明の第１、第２又は第３の電源降圧回路と同様の効果を得ることができると共に、負荷回路のトランジスタの特性が場所により異ならないようにし、負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにし、レーシングによる負荷回路の誤動作を避けることができる。
【０１４６】
また、本発明の第３、第４の半導体装置によれば、負荷回路のトランジスタの特性が場所により異ならないようにし、負荷回路においてジャンクション温度の勾配によるレーシングが発生しないようにし、レーシングによる負荷回路の誤動作を避けることができる。
【図面の簡単な説明】
【図１】本発明の第１の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【図２】本発明の第１の電源降圧回路の実施の一形態が設けるバイアス電圧発生回路の構成を示す回路図である。
【図３】本発明の第１の電源降圧回路の実施の一形態が設ける参照電圧発生回路の構成を示す回路図である。
【図４】本発明の第１の電源降圧回路の実施の一形態が設けるオペアンプの構成を示す回路図である。
【図５】本発明の第１の電源降圧回路の実施の一形態のスタンバイ・モード時の動作を説明するための回路図である。
【図６】本発明の第２の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【図７】本発明の第２の電源降圧回路の実施の一形態が設けるバイアス電圧発生回路の構成を示す回路図である。
【図８】本発明の第２の電源降圧回路の実施の一形態が設ける参照電圧発生回路の構成を示す回路図である。
【図９】本発明の第２の電源降圧回路の実施の一形態が設けるオペアンプの構成を示す回路図である。
【図１０】本発明の第３の電源降圧回路の実施の一形態を備える半導体装置の要部を示す回路図である。
【図１１】本発明の第３の半導体装置の実施の一形態の要部を示す概略的平面図である。
【図１２】本発明の第３の半導体装置の実施の一形態における降圧用トランジスタ形成領域の構成を示す概略的平面図である。
【図１３】本発明の第４の半導体装置の実施の一形態の要部を示す概略的平面図である。
【図１４】従来の電源降圧回路の一例を備える従来の半導体装置の要部を示す回路図である。
【符号の説明】
ＶＰＰ  外部電源電圧
ＶＯＵＴ  降圧電圧
ＶＢ  バイアス電圧
ＶＲＥＦ  参照電圧
【図１】
0003591107.tif 000003
【図２】
0003591107.tif 000004
【図３】
0003591107.tif 000005
【図４】
0003591107.tif 000006
【図５】
0003591107.tif 000007
【図６】
0003591107.tif 000008
【図７】
0003591107.tif 000009
【図８】
0003591107.tif 000010
【図９】
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【図１０】
0003591107.tif 000012
【図１１】
0003591107.tif 000013
【図１２】
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【図１３】
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【図１４】
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