【事件の表示】
　平成１０年特許願第１９３８２４号「半導体装置」拒絶査定不服審判事件〔平成１２年　１月２８日出願公開、特開２０００−　３０４３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年７月９日の出願であって、平成１８年１１月２７日付けで拒絶査定がなされ、これに対し、平成１９年１月１８日に拒絶査定に対する審判請求がなされるとともに、同年２月１９日付けで手続補正がなされ、その後当審において、平成２１年１月１４日付けで審尋がなされ、同年２月２６日に回答書が提出されたものである。
　
２．平成１９年２月１９日付けの手続補正（以下、「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年２月１９日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし８を補正後の特許請求の範囲の請求項１ないし７と補正するものであって、補正前の特許請求の範囲の請求項１ないし８、及び、補正後の特許請求の範囲の請求項１ないし７は以下のとおりである。
　
（補正前）
　「【請求項１】　複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
　該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線と、
　該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線と、
　該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、
　該第１の線と該第２の線との間を短絡させるスイッチ素子と、
　該入力信号の遷移を検出する検出回路と、
　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
　を有することを特徴とする半導体装置。
　　【請求項２】　上記信号生成回路は、上記入力信号に応答して、高レベルを昇圧した１対の相補信号を上記第１信号及び第２信号として出力することを特徴とする請求項１に記載の半導体装置。
　　【請求項３】　上記検出回路は、上記入力信号のエッジを検出してパルスを出力するエッジ検出回路であることを特徴とする請求項１に記載の半導体装置。
　　【請求項４】　上記制御回路は、上記パルスの生成に応答して上記第１及び第２信号生成回路の出力を高インピーダンス状態にさせ、該パルスの消失に応答して該第１及び第２信号生成回路の出力を相補信号にさせることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】　上記制御回路は、
　上記入力信号を遅延させる遅延回路と、
　上記パルスの生成に応答して、該遅延回路の出力値によらず上記第１信号生成回路の出力を高インピーダンス状態にさせるための所定の第１及び第２制御信号を該第１信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該遅延回路の出力値に対応した第１及び第２制御信号を該第１信号生成回路の制御入力端に供給する第１制御回路と、
　該パルスの生成に応答して、該第１及び第２制御信号とそれぞれ同じ第３及び第４制御信号を該第２信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該第１及び第２制御信号と論理値がそれぞれ逆の第３及び第４制御信号を該第２信号生成回路の制御入力端に供給する第２制御回路と、
　を有することを特徴とする請求項４に記載の半導体装置。
　　【請求項６】　上記入力信号は第１入力信号と、該第１入力信号に含まれているパルスの一部を遅延させた第２入力信号とを含み、
　上記制御回路は、
　該第１入力信号のエッジを検出して第１エッジ検出パルスを出力するエッジ検出回路と、
　該第１エッジ検出パルスが生成されている間において、該第２入力信号に対応した第２エッジ検出信号を出力する論理ゲート回路と、
　該第２エッジ検出信号のアクティブに応答して、上記第１及び第２信号生成回路の出力を高インピーダンス状態にさせ、該第２エッジ検出信号のインアクティブに応答して、該第１及び第２信号生成回路の出力を該第２入力信号に対応した上記相補信号にさせる状態制御回路と、
　を有することを特徴とする請求項４に記載の半導体装置。
　　【請求項７】　上記第１信号生成回路は、
　上記第１制御信号に応答して、高レベルを昇圧した信号を出力する第１レベルシフト回路と、
　ゲートに該レベルシフト回路の出力が供給されるＰＭＯＳトランジスタと、ゲートに上記第２制御信号が供給されるＮＭＯＳトランジスタとが直列接続された第１駆動回路とを有し、
　上記第２信号生成回路は、
　上記第３制御信号に応答して、高レベルを昇圧した信号を出力する第２レベルシフト回路と、
　ゲートに該第２レベルシフト回路の出力が供給されるＰＭＯＳトランジスタと、ゲートに上記第４制御信号が供給されるＮＭＯＳトランジスタとが直列接続された第２駆動回路とを有する、
　ことを特徴とする請求項５又は６に記載の半導体装置。
　　【請求項８】　上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第１のトランジスタ、上記第１の線、上記第２のトランジスタ及び上記第２の線を備えたメモリブロックを複数備え、
　上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
　選択されているメモリブロックの該第１のトランジスタ及び該第２のトランジスタに対してのみ上記オン／オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする請求項１に記載の半導体装置。」
　
（補正後）
　「【請求項１】　複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
　該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線と、
　該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線と、
　該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、
　該第１の線と該第２の線との間を短絡させるスイッチ素子と、
　該入力信号の遷移を検出する検出回路と、
　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
　を有し、
　該ローカルビット線、該グローバルビット線、該リセット電位線、該第１のトランジスタ、該第１の線、該第２のトランジスタ及び該第２の線を備えたメモリブロックを複数備え、
　該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
　選択されているメモリブロックの該第１のトランジスタ及び該第２のトランジスタに対してのみ該オン／オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする半導体装置。
　　【請求項２】　上記信号生成回路は、上記入力信号に応答して、高レベルを昇圧した１対の相補信号を上記第１信号及び第２信号として出力することを特徴とする請求項１に記載の半導体装置。
　　【請求項３】　上記検出回路は、上記入力信号のエッジを検出してパルスを出力するエッジ検出回路であることを特徴とする請求項１に記載の半導体装置。
　　【請求項４】　上記制御回路は、上記パルスの生成に応答して上記第１及び第２信号生成回路の出力を高インピーダンス状態にさせ、該パルスの消失に応答して該第１及び第２信号生成回路の出力を相補信号にさせることを特徴とする請求項３に記載の半導体装置。
　　【請求項５】　上記制御回路は、
　上記入力信号を遅延させる遅延回路と、
　上記パルスの生成に応答して、該遅延回路の出力値によらず上記第１信号生成回路の出力を高インピーダンス状態にさせるための所定の第１及び第２制御信号を該第１信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該遅延回路の出力値に対応した第１及び第２制御信号を該第１信号生成回路の制御入力端に供給する第１制御回路と、
　該パルスの生成に応答して、該第１及び第２制御信号とそれぞれ同じ第３及び第４制御信号を該第２信号生成回路の制御入力端に供給し、該パルスの消失に応答して、該第１及び第２制御信号と論理値がそれぞれ逆の第３及び第４制御信号を該第２信号生成回路の制御入力端に供給する第２制御回路と、
　を有することを特徴とする請求項４に記載の半導体装置。
　　【請求項６】　上記入力信号は第１入力信号と、該第１入力信号に含まれているパルスの一部を遅延させた第２入力信号とを含み、
　上記制御回路は、
　該第１入力信号のエッジを検出して第１エッジ検出パルスを出力するエッジ検出回路と、
　該第１エッジ検出パルスが生成されている間において、該第２入力信号に対応した第２エッジ検出信号を出力する論理ゲート回路と、
　該第２エッジ検出信号のアクティブに応答して、上記第１及び第２信号生成回路の出力を高インピーダンス状態にさせ、該第２エッジ検出信号のインアクティブに応答して、該第１及び第２信号生成回路の出力を該第２入力信号に対応した上記相補信号にさせる状態制御回路と、
　を有することを特徴とする請求項４に記載の半導体装置。
　　【請求項７】　上記第１信号生成回路は、
　上記第１制御信号に応答して、高レベルを昇圧した信号を出力する第１レベルシフト回路と、
　ゲートに該レベルシフト回路の出力が供給されるＰＭＯＳトランジスタと、ゲートに上記第２制御信号が供給されるＮＭＯＳトランジスタとが直列接続された第１駆動回路とを有し、
　上記第２信号生成回路は、
　上記第３制御信号に応答して、高レベルを昇圧した信号を出力する第２レベルシフト回路と、
　ゲートに該第２レベルシフト回路の出力が供給されるＰＭＯＳトランジスタと、ゲートに上記第４制御信号が供給されるＮＭＯＳトランジスタとが直列接続された第２駆動回路とを有する、
　ことを特徴とする請求項５又は６に記載の半導体装置。」
　
（２）補正事項の整理
　本件補正のうち、補正後の請求項１ないし３についての補正事項を整理すると、以下のとおりである。
　
［補正事項１］
　補正前の請求項１を削除すること。
　
［補正事項２］
　補正前の請求項８の「上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第１のトランジスタ、上記第１の線、上記第２のトランジスタ及び上記第２の線を備えたメモリブロックを複数備え、
　上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
　選択されているメモリブロックの該第１のトランジスタ及び該第２のトランジスタに対してのみ上記オン／オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする請求項１に記載の半導体装置。」を、
　補正後の請求項１の「複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
　該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線と、
　該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線と、
　該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、
　該第１の線と該第２の線との間を短絡させるスイッチ素子と、
　該入力信号の遷移を検出する検出回路と、
　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
　を有し、
　該ローカルビット線、該グローバルビット線、該リセット電位線、該第１のトランジスタ、該第１の線、該第２のトランジスタ及び該第２の線を備えたメモリブロックを複数備え、
　該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、さらに、
　選択されているメモリブロックの該第１のトランジスタ及び該第２のトランジスタに対してのみ該オン／オフ制御するための信号を供給する論理ゲートを、メモリブロック毎に有することを特徴とする半導体装置。」と補正すること。
　
［補正事項３］
　補正前の請求項１を引用する補正前の請求項２を、補正後の請求項１を引用する補正後の請求項２と補正すること。
　
［補正事項４］
　補正前の請求項１を引用する補正前の請求項３を、補正後の請求項１を引用する補正後の請求項３と補正すること。
　
（３）補正の目的の適否について
［補正事項１について］
　補正事項１について検討すると、この補正は、補正前の請求項１を削除するものであるので、特許法第１７条の２第４項第１号に掲げる請求項の削除に該当する。
　
［補正事項２について］
　補正事項２について検討すると、この補正は、補正前の請求項１を引用する形式で記載されている補正前の請求項８を独立形式にすると共に、
　補正前の請求項８の「上記ローカルビット線、上記グローバルビット線、上記リセット電位線、上記第１のトランジスタ、上記第１の線、上記第２のトランジスタ及び上記第２の線を備えたメモリブロックを複数備え、」を、補正後の請求項１の「該ローカルビット線、該グローバルビット線、該リセット電位線、該第１のトランジスタ、該第１の線、該第２のトランジスタ及び該第２の線を備えたメモリブロックを複数備え、」と補正し、
　補正前の請求項８の「上記信号生成回路、上記スイッチ素子、上記検出回路及び上記制御回路は、該複数のメモリブロックに共通に用いられ、」を、補正後の請求項１の「該信号生成回路、該スイッチ素子、該検出回路及び該制御回路は、該複数のメモリブロックに共通に用いられ、」と、「上記」を「該」に補正したものであるから、実質的な補正はなされていない。
　
［補正事項３について］
　補正事項３について検討すると、この補正は、補正前の請求項１を引用する補正前の請求項２を、補正後の請求項１を引用する補正後の請求項２と補正するものであるが、補正後の請求項１は補正前の請求項８に対応するものであり、補正前の各請求項には、補正後の請求項２に対応する補正前の請求項８を引用する「請求項８に記載の半導体装置。」に関して記載されていないので、この補正は、新たな請求項を追加するものであるから、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　
［補正事項４について］
　補正事項４について検討すると、この補正は、補正前の請求項１を引用する補正前の請求項３を、補正後の請求項１を引用する補正後の請求項３と補正するものであるが、補正後の請求項１は補正前の請求項８に対応するものであり、補正前の各請求項には、補正後の請求項３に対応する補正前の請求項８を引用する「請求項８に記載の半導体装置。」に関して記載されていないので、この補正は、新たな請求項を追加するものであるから、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　
　したがって、補正事項３及び補正事項４を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（４）本件補正についてのむすび
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしていないので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１９年２月１９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし８に係る発明は、平成１８年１０月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし８に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】　複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
　該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線と、
　該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線と、
　該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、
　該第１の線と該第２の線との間を短絡させるスイッチ素子と、
　該入力信号の遷移を検出する検出回路と、
　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路と、
　を有することを特徴とする半導体装置。」
　
４．刊行物に記載された発明
　刊行物１：特開平６−１１９７７４号公報
（１）原査定の拒絶の理由に引用された特開平６−１１９７７４号公報（平成６年４月２８日出願公開。以下、「刊行物１」という。）には、図１ないし図６とともに以下の事項が記載されている。
　
ア．「【０００１】
【産業上の利用分野】本発明は半導体メモリ、特にダイナミック形メモリに係り、そのセンスアンプとデータ線の構成を工夫することにより、チップ面積を縮小しようとするものである。」
　
イ．「【００１２】図１は本発明の概念を示す第１の基本実施例で、２交点方式メモリセル（ワード線とデータ線の２交点に１メモリセルを形成するメモリセルアレー方式）を前提にしている。本実施例の構成を述べる。ｎ個のマットＭＳ１〜ＭＳｎ各々はメモリセルアレーＣＡと第１アンプ部ＳＡ１より成る。ＳＡ１に属する第１のセンスアンプＡＭＰ１と２個の第１スイッチＱ１０，Ｑ１１はｎＭＯＳのみで構成する。第２データ線（グローバルデータ線）ＧＤをメモリセルアレーのデータ線対Ｄ，／Ｄの２本について１本だけとし、かつＧＤはｎ個のマットＭＳ１〜ＭＳｎで共有する。ＧＤの先に第２アンプ部ＳＡ２を設ける。ＳＡ２にはｐＭＯＳを含む第２のセンスアンプＳＡ２と転送回路Ｑ１８，Ｑ１９を設ける。プリチャージ回路は後述するように必要に応じてＳＡ１，ＳＡ２の一方あるいは両方の中に設ける。ＳＡ１はメモリセルアレー毎に多数存在するが、ＳＡ１はｎＭＯＳだけで構成するのでその面積は図２の従来例に比べ小さい。ＳＡ２はｎ個のマットに対し１個だけでよい。従って全体のチップ面積を小さくできる。ここで／ＧＤとはこの図の下側のマットのグローバルデータ線であり、上側マットが動作するとき下側マットは非動作であるようにする。ＧＤＲとは、下側マットがない場合のＧＤに対する参照電圧である。またデータ線対（Ｄ，／Ｄ）と第２データ線ＧＤは互いに平行で、ワード線Ｗ１，Ｗ２とは直交して配置される。メモリセルアレー上でこれら３種の線は異なる製造工程で形成される。さらにＤ，／ＤについてＧＤは１本でよいのでＧＤの配置および加工は容易である。」
　
ウ．「【００１３】図１の回路動作を簡単に説明する。詳細な動作は後に波形図を用いて説明する。まず読出しについて述べる。いまワード線Ｗ１が選択され高電位に、Ｗ２を始めその他のワード線は非選択の低電位のままとする。ＭＣ１の情報により、Ｄに信号電圧が読出され、これはＤ，／Ｄ上の差動電圧信号となる。これをＡＭＰ１で増幅する。ＡＭＰ１はｎＭＯＳだけなので、この増幅は放電だけである。この時までＦ１，Ｆ２は低電位であった。ＡＭＰ１によるＤ，／Ｄ電位の部分的な増幅後に、Ｆ１が高電位になり、Ｑ１０がオン、Ｑ１１がオフのままとなり、Ｄ信号がＧＤに送られる。逆にＭＣ２が選択される時はＦ２が高電位となり、／ＤからＧＤに送られるようにする。このようにワード線の選択と連動するようにＦ１、Ｆ２のいずれかが高電位になるように、Ｆ１，Ｆ２発生回路を構成する。ＧＤの電位が変化し、／ＧＤあるいはＧＤＲと差動電圧信号となりこれをＡＭＰ２で増幅する。／ＧＤとはこの図の下側のマットのグローバルデータ線であり、上側マットが動作するとき下側マットは非動作であるようにする。ＧＤＲとは、下側マットがない場合のＧＤに対する参照電圧である。／ＧＤとＧＤＲは予めＨＶＣより低く０Ｖより高いＨＶＣ−α電位にプリチャージするものとする。これはＨＶＣ−αがＡＭＰ１動作後のＤ，／Ｄの高低の中間電位だからである。ＡＭＰ２はｐＭＯＳ，ｎＭＯＳ両者で構成し、充電と放電どちらも可能である。増幅された後のＧＤ電位はＱ１０を経てＭＣ１に再書込みされる。これと並行し列選択信号ＹＳが高電位の選択状態になりＧＤ，／ＧＤ電位が共通ＩＯ線対ＩＯ，／ＩＯに出力され、後段の出力回路に送られる。次に書込みについて述べる。ワード線の選択、ＡＭＰ１の増幅、Ｑ１０あるいはＱ１１のオン、ＹＳのオンは読出しと同様に行なわれるが、書込み時は共通ＩＯ線対上の高振幅の書込み情報はＱ１９を経てＧＤに、さらにＱ１０あるいはＱ１１を経てＤあるいは／Ｄへ送られメモリセルへ書込みが行なわれる。」
　
エ．「【００１４】図４は、図１のさらに具体的な実施例であり、図２の従来例に対応するものである。すなわちシェアドセンスアンプ方式を用い、図１のＳＡ１，ＳＡ２内の回路や、ＧＤＲのプリチャージ回路も具体的に示した。ＧＤＲは、ＧＤに対する参照電圧線であり、予めＡＭＰ１動作後のＤ，／Ｄの高低の中間電位（ＨＶＣ−α）にプリチャージするものとする。ＳＡ３は共通ＩＯ線を階層構成とするもので、ＩＯ線とＭＩＯ線の寄生容量を低減し読出し速度の高速化を図るものである。すなわち列選択信号ＹＳよりも上位のブロック選択信号ＢＹＳでＳＡ３を活性化し、分割されたＩＯ線とＭＩＯ線を電気的に接続するので、アクセス経路となるＩＯ線とＭＩＯ線に接続されるｎＭＯＳトランジスタ数を減少できる。通常ＧＤはメモリセルアレー上でワード線と交差するためワード線と異なる製造工程で形成される配線を用いる。もちろん第１データ線Ｄ，／Ｄを構成する配線材料とも異なる。例えば２層アルミ、２層ポリシリコンプロセスを前提にすると、ワード線は第１層アルミと第１層ポリシリコンの併用（低抵抗化のため）とし、ＧＤは第２層アルミ、Ｄ，／Ｄは第２層ポリシリコンを使用する。メモリセル寸法は例えば０．３μｍ加工技術を用いた場合、０．８μｍ×１．６μｍ程度と考えられるので、０．８μｍピッチの中に１本のワード線（第１層アルミと第１層ポリシリコン）、１．６μｍピッチの中に１本のＧＤ線（第２層アルミ）、２本のＤ，／Ｄ線（第２層ポリシリコン）を配置する必要がある。通常第２層アルミは電源線や信号線の低抵抗化、段差部での断線防止のため膜厚が厚いのでその微細加工は容易でない。このため、メモリセルピッチに１本のＧＤ線で済む本図の構成は、製造上好適である。」
　
オ．「【００１５】図５は図４の読出し動作波形、図６は図４の書込み動作波形である。図４と図５を用いて読出し動作を説明する。／ＲＡＳが低電位になりチップが起動されるとともに、Ｘ系アドレス信号を取り込みデコーダ動作で１本のワード線が選択される。その前にＤ，／Ｄのプリチャージ信号／ＰＣ１が低電位となり、ＳＨＲｕ，ＳＨＲｄの一方が低電位となる。Ｄ，／Ｄはプリチャージ電圧ＨＶＣに保たれる。ワード線Ｗ１〜Ｗｍの１本が選択され、Ｄ，／Ｄに電位差が現われる。ＰＮ１が低電位になり第１のセンスアンプＡＭＰ１を活性化することによりＤ，／Ｄの低電位側だけをさらに低めるよう増幅する。この時高電位側は変化しない。次にＦ１，Ｆ２の一方が高電位となりＱ１０，Ｑ１１の一方がオンとなる。こうして選択メモリセルのデータ線Ｄがグローバルデータ線ＧＤと接続され、Ｄの高低によりＧＤに電位変化が現われる。ＧＤ，ＧＤＲは予めＨＶＣ−αにプリチャージしておく。この後ＰＮ２，ＰＰの変化で第２のセンスアンプＡＭＰ２を活性化することによりＧＤ，ＧＤＲはＰＮ２，ＰＰと同電位まで増幅される。こうしてＧＤからＤへ増幅電位が送られ、さらにＤからメモリセルへ再書込みが行なわれる。この後ＹＳ，ＢＹＳのオンによりＧＤ，ＧＤＲ電位は共通ＩＯ線対、共通ＭＩＯ線対へ転送される。なおＹＳ，ＢＹＳをオンするタイミングは本図のようにＡＭＰ２動作後でもよいし、ＡＭＰ１動作後でもよい。また／ＣＡＳ入力信号でＹ系アドレス信号を取り込みデコーダ動作で１本のＹＳやＢＹＳが選択される。」　
　
カ．「【００１６】次に図４と図６を用いて書込み動作を説明する。書込みサイクルでは書込み入力信号／ＷＥが低電位に変化する。／ＲＡＳが低電位になってから第２のセンスアンプＡＭＰ２の活性化までの一連の動作は図５の読出しサイクルと同じである。書込みサイクルでは／ＷＥが低電位となり、図４には省略した書込み制御回路の動作で共通ＩＯ線対に高振幅の書込み情報が現われる。１本のＹＳのオンにより共通ＭＩＯ線対、共通ＩＯ線対からグローバルデータ線ＧＤ、データ線Ｄを経てＭＣ１に書込みを行なう。なお図４，図５，図６でＧＤ，ＧＤＲのプリチャージ電圧をＨＶＣ−αとしたが、ＨＶＣ−αは例えばＶC／４でよい。」
　
（２）刊行物１の図４の記載から明らかなように、データ線Ｄには少なくともメモリセルＭＣ１とＭＣｍ−１の２つが接続されている。
　よって、刊行物１には「複数のメモリセルＭＣ１，ＭＣｍ−１が接続されるデータ線Ｄ」が開示されている。
　
（３）上記（１）カ．によれば、刊行物１の００１６段落に「書込みサイクルでは／ＷＥが低電位となり、図４には省略した書込み制御回路の動作で共通ＩＯ線対に高振幅の書込み情報が現われる。１本のＹＳのオンにより共通ＭＩＯ線対、共通ＩＯ線対からグローバルデータ線ＧＤ、データ線Ｄを経てＭＣ１に書込みを行なう。」と記載されているから、書込みサイクルでは、書込み情報を伝達するために、グローバルデータ線ＧＤはデータ線Ｄに電位を与えている。
　また、上記（１）オ．によれば、刊行物１の００１５段落に「その前にＤ，／Ｄのプリチャージ信号／ＰＣ１が低電位となり、ＳＨＲｕ，ＳＨＲｄの一方が低電位となる。Ｄ，／Ｄはプリチャージ電圧ＨＶＣに保たれる。」と記載されていることから、データ線Ｄにはプリチャージ電圧ＨＶＣが与えられている。そして、刊行物１の図４の記載によると、ＨＶＣと記載されたプリチャージ電圧ＨＶＣが供給されている線が記載されており、プリチャージ信号／ＰＣ１がゲートに接続されたスイッチＱ４がオンになるとデータ線Ｄとプリチャージ電圧ＨＶＣが供給されている線が接続することは明らかであるから、刊行物１には「データ線Ｄに電位を与えるグローバルデータ線ＧＤ及びプリチャージ電圧ＨＶＣ供給線」が開示されている。
　
（４）上記（１）ア．によれば、刊行物１の０００１段落に記載されているように、刊行物１は「ダイナミック形メモリ」に関するものである。そして、上記（１）オ．によれば、刊行物１の００１５段落に「図４と図５を用いて読出し動作を説明する。／ＲＡＳが低電位になりチップが起動されるとともに、Ｘ系アドレス信号を取り込みデコーダ動作で１本のワード線が選択される。その前にＤ，／Ｄのプリチャージ信号／ＰＣ１が低電位となり、ＳＨＲｕ，ＳＨＲｄの一方が低電位となる。Ｄ，／Ｄはプリチャージ電圧ＨＶＣに保たれる。」と記載されているから、刊行物１には「データ線Ｄをプリチャージ電圧ＨＶＣに保つダイナミック形メモリ」が開示されている。
　
（５）上記（１）ウ．によれば、刊行物１の００１３段落に「ＡＭＰ１によるＤ，／Ｄ電位の部分的な増幅後に、Ｆ１が高電位になり、Ｑ１０がオン、Ｑ１１がオフのままとなり、Ｄ信号がＧＤに送られる。」と記載されている。
　よって刊行物１には「データ線Ｄとグローバルデータ線ＧＤとを接続する第１スイッチＱ１０のオン／オフを制御する接続制御信号Ｆ１」が開示されている。
　
（６）刊行物１の図４を参照すると、ゲートにプリチャージ信号／ＰＣ１が接続され、ソース及びドレインにデータ線Ｄ及びプリチャージ電圧ＨＶＣ供給線が接続されたスイッチＱ４が記載されており、プリチャージ信号／ＰＣ１がスイッチＱ４をオンにすると、データ線Ｄとプリチャージ電圧ＨＶＣ供給線が接続することは明らかである。
　よって刊行物１には「データ線Ｄとプリチャージ電圧ＨＶＣ供給線とを接続するスイッチＱ４のオン／オフを制御するプリチャージ信号／ＰＣ１」が開示されている。
　
（７）したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「複数のメモリセルＭＣ１，ＭＣｍ−１が接続されるデータ線Ｄと、前記データ線Ｄに電位を与えるグローバルデータ線ＧＤ及びプリチャージ電圧ＨＶＣ供給線とを備え、前記データ線Ｄをプリチャージ電圧ＨＶＣに保つダイナミック形メモリにおいて、
　前記データ線Ｄと前記グローバルデータ線ＧＤとを接続する第１スイッチＱ１０のオン／オフを制御する接続制御信号Ｆ１と、
　前記データ線Ｄと前記プリチャージ電圧ＨＶＣ供給線とを接続するスイッチＱ４のオン／オフを制御するプリチャージ信号／ＰＣ１と、
　を有するダイナミック形メモリ。」
　
　刊行物２：特開平１０−６５５１４号公報
（１）原審の拒絶の理由に引用された特開平１０−６５５１４号広報（平成１０年３月６日出願公開。以下、「刊行物２」という。）には、図１、図３とともに以下の事項が記載されている。
　
ア．「【００２６】したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、クロック駆動回路で駆動する相反する信号線対を短絡させることによって、その負荷容量の電荷を利用して、出力信号線対が電源電圧の１／２電位になるまでの消費電力を削減するようにしたクロック駆動回路を提供することにある。」
　
イ．「【００３１】図１は、本発明の第１の実施例の構成をブロック図にて示したものである。
【００３２】図１を参照して、本実施例は、クロック信号１を入力とする信号反転回路９と、クロック信号を入力とし微分出力信号４、５を生成する微分回路１２と、信号反転回路９の正転出力２、反転出力３を入力とし、微分回路１２からの出力信号４で出力／ハイインピーダンス状態が制御される第１、第２のトライステート出力バッファ回路１０、１１と、第１、第２のトライステート出力バッファ回路１０、１１の出力信号対６、７の間に挿入され、微分回路１２からの出力信号５で導通／非導通が制御される短絡回路１３と、を備えて構成される。各ユニットのラッチ１４は、チップ全体に散らばるラッチを１つのボックスにて表したものであり、クロック信号６、反転クロック信号７に同期して動作する。」
　
ウ．「【００３４】図２は、本実施例における微分回路１２の回路構成の一例を示したものである。微分回路１２は、入力信号１を入力とするインバータ１５と、入力信号１とインバータ１２の出力を入力とする排他的否定論理和（ＥＮＯＲ）１６と、を備えて構成され、微分信号４、５を生成する。
【００３５】すなわち、微分信号４、５は、入力信号１の立ち上がり、立ち下がり時にインバータ１段分の遅延時間に相当する時間幅分、ハイレベルとなる。」
　
エ．「【００３６】図３は、第１、第２のトライステート出力バッファ１０、１１の回路構成の一例を示したものである。なお、第１、第２のトライステート出力バッファ１０、１１は同一の構成とされる。第１のトライステート出力回路１０（第２のトライステート回路１１）は、微分回路１２の出力４を入力とするインバータ２６の出力と、信号反転回路９の出力２（３）を入力とするＮＡＮＤ回路２７と、微分回路１２の出力４と、信号反転回路９の出力２（３）を入力とするＮＯＲ回路２７と、ＮＡＮＤ回路２７の出力をゲート入力とするＰＭＯＳトランジスタ２９と、ＮＯＲ回路２８の出力をゲート入力とするＮＭＯＳトランジスタ３０と、を備え、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタの接続点から出力６（７）が取り出される。
【００３７】微分信号４がハイレベルの時、ＮＡＮＤ回路２７の出力はハイレベル、ＮＯＲ回路２８の出力はロウレベルとなり、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０は共にオフ状態となり、出力はハイインピーダンス状態となる。また、微分信号４がロウレベルの時は、入力信号２（３）を増幅して信号６（７）を出力する。」
　
（２）上記（１）エ．によれば、刊行物２の００３７段落に「微分信号４がハイレベルの時、ＮＡＮＤ回路２７の出力はハイレベル、ＮＯＲ回路２８の出力はロウレベルとなり、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０は共にオフ状態となり、出力はハイインピーダンス状態となる。また、微分信号４がロウレベルの時は、入力信号２（３）を増幅して信号６（７）を出力する。」と記載されるように、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路はハイインピーダンス状態となることと入力信号２（３）を増幅して信号６（７）を出力することを行っている。
　そして、上記（１）ウ．によれば、刊行物２の００３６段落に「図３は、第１、第２のトライステート出力バッファ１０、１１の回路構成の一例を示したものである。なお、第１、第２のトライステート出力バッファ１０、１１は同一の構成とされる。」と記載されているから、第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路が存在する。
　よって、刊行物２には、「入力クロック信号１に応答して、信号６として入力信号２を出力し又は出力をハイインピーダンス状態にする第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、入力クロック信号１に応答して、信号７として入力信号３を出力し又は出力をハイインピーダンス状態にする第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路」が開示されている。
　
（３）上記（１）イ．によれば、刊行物２の００３２段落に「第１、第２のトライステート出力バッファ回路１０、１１の出力信号対６、７の間に挿入され、微分回路１２からの出力信号５で導通／非導通が制御される短絡回路１３」と記載されている。よって刊行物２には「出力信号６と出力信号７との間を短絡させる短絡回路１３」が開示されている。
　
（４）上記（１）ウ．によれば、微分回路１２は、入力信号１の立ち上がり、立ち下がりのあった信号遷移時にインバータ１段分の遅延時間に相当する時間幅分ハイレベルとなるパルス信号を発生している。
　よって刊行物２には「入力信号１の遷移を検出する微分回路１２」が開示されている。
　
（５）上記（１）エ．によれば、短絡回路１３がオンとなる微分信号４がハイレベルの時、ＮＡＮＤ回路２７の出力がハイレベル、ＮＯＲ回路２８の出力がロウレベルとなることにより、ＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路の出力をハイインピーダンス状態にしている。
　よって刊行物２には「短絡回路１３がオンの間、第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路とをハイインピーダンス状態にさせるＮＡＮＤ回路２７及びＮＯＲ回路２８」が開示されている。
　
（６）したがって、刊行物２には、「入力クロック信号１に応答して、信号６として入力信号２を出力し又は出力をハイインピーダンス状態にする第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、入力クロック信号１に応答して、信号７として入力信号３を出力し又は出力をハイインピーダンス状態にする第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、　出力信号６と出力信号７との間を短絡させる短絡回路１３と、　入力信号１の遷移を検出する微分回路１２と、　短絡回路１３がオンの間、第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路とをハイインピーダンス状態にさせるＮＡＮＤ回路２７及びＮＯＲ回路２８」が記載されている。
　
刊行物３：特開昭６２−５３５１７号公報
（１）原審の拒絶の理由に引用された特開昭６２−５３５１７号広報（昭和６２年３月９日出願公開。以下、「刊行物３」という。）には図３、図４とともに以下の事項が記載されている。なお、以下ではアッパーラインが付されたＡ、φを、各々「／Ａ」、「／φ」と表記する。
　
ア．「このように信号線５１、５３の電位を変える際に、二つの容量５２、５４を交互に充、放電することにより、従来のように信号線に存在している容量を外部電源によって一度に充電する場合に比較して、外部電源から流れ出す電源電流の値は半分にできる。」（第４頁左上欄第１ないし６行）
　
イ．「第３図はこの発明に係る信号駆動回路の他の実施例に係る構成を示す回路図である。」（第４頁右下欄第４ないし５行）
　
ウ．「この実施例回路では、入力信号／Ａが変化する前にクロック信号φが”Ｈ”レベルに、その逆相信号／φが”Ｌ”レベルにされる。信号φが”Ｈ”レベルにされることによりＭＯＳトランジスタ１９がオンして容量１２と１４が間が短絡され、前記のような容量の電荷再分配により、容量１２と１４の端子の電位が外部電源による電流の供給なしに同電位に設定される。このとき、駆動回路２１、３１内のＭＯＳトランジスタ２３、２４、３３、３４はすべてオフにされるので、駆動回路２１、３１内では電源電流経路が遮断され、インバータとして動作しない。すなわち、駆動回路２１、３１の出力はフローティング状態にされる。」（第５頁左上欄第１６行ないし右上欄第８行）
　
エ．「次にクロック信号φが”Ｌ”レベルに、その逆相信号／φが”Ｈ”レベルにされると、ＭＯＳトランジスタ１９がオフして容量１２と１４の端子の短絡状態が解除される。このとき駆動回路２１、３１内のＭＯＳトランジスタ２３、２４、３３、３４がすべてオンにされるので、駆動回路２１、３１はそれぞれインバータとして動作し、容量１２、１４はこの両駆動回路２１、３１の出力信号によって相補的に駆動される。」（第５頁右上欄第９ないし１６行）
　
オ．「第４図はこの発明に係る信号駆動回路のさらに他の実施例に係る構成を示す回路図である。上記第３図の実施例回路では入力信号／Ａの他にＭＯＳトランジスタ１９等を制御するためのタロツク信号φおよびその逆相信号／φが必要である。そこでこの実施例回路ではこのような制御信号を外部から供給せずに、入力信号／Ａから発生させるようにしたものである。」（第５頁右上欄第１７行ないし左下欄第４行）
　
カ．「このような構成の回路では、入カ信号／Ａが変化する毎に、フリップフロップ回路を構成する２個のノアゲート４１、４２の信号遅延時間の存在により、これら２個のノアゲート４１、４２の出力信号が共に”Ｌ”レベルにされる期間が発生する。この期間にのみノアゲート４５の出力信号が“Ｈ“レベルに、さらにインバータ４６の出力信号が”Ｌ”レベルにされ、これによりＭＯＳトランジスタ１９がオンにされ、かつＭＯＳトランジスタ２３、２４、３３、３４かそれぞれがオフにされる。」（第５頁右下欄第５ないし１４行）
　
（２）上記（１）ウ．によれば、ＭＯＳトランジスタ１９は、容量１２が接続された信号線１１と容量１４が接続された信号線との間を短絡するものであるから、刊行物３には「容量１２が接続された信号線１１と容量１４が接続された信号線との間を短絡させるＭＯＳトランジスタ１９」が開示されている。
　
（３）上記（１）ウ．によれば、クロック信号φが”Ｈ”レベルにされると駆動回路２１，３１の出力がフローティング状態にされており、これは出力が高インピーダンス状態にされていることと同義である。また、上記（１）エ．によれば、クロック信号φが”Ｌ”レベルにされると駆動回路２１，３１がインバータとして動作するから、このとき駆動回路２１，３１はそれぞれの出力線である容量１２が接続された信号線１１及び容量１４が接続された信号線に出力信号を出力している。
　そして、上記（１）オ．によれば、刊行物３の第４図の実施例ではクロック信号φを外部から供給せずに、入力信号／Ａから発生させるようにしたものであるから、刊行物３の第４図の実施例では、駆動回路２１，３１は入力信号／Ａに応答して動作している。
　したがって、刊行物３には「入力信号／Ａに応答して、容量１２が接続された信号線１１に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路２１と、入力信号／Ａに応答して、容量１４が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路３１」が開示されている。
　
（４）上記（１）カ．によれば、入力信号／Ａが変化する毎に、ノアゲート４５の出力信号が”Ｈ”レベルを出力しているから、ノアゲート４５は入力信号／Ａの遷移を検出している。
　また、上記（１）カ．によれば、ノアゲート４５の出力信号が”Ｈ”レベルになり、インバータ４６の出力信号が”Ｌ”レベルになることにより、ＭＯＳトランジスタ１９がオンにしている間、ＭＯＳトランジスタ２３，２４，３３，３４をオフにすることにより駆動回路２１，３１を高インピーダンス状態にしている。
　したがって、刊行物３には、「入力信号／Ａの遷移を検出し、該遷移に応答してＭＯＳトランジスタ１９をオンにさせ、該オンの間、駆動回路２１の出力と駆動回路３１の出力とを高インピーダンス状態にさせるノアゲート４５及びインバータ４６」が開示されている。
　
（５）したがって、刊行物３には、「入力信号／Ａに応答して、容量１２が接続された信号線１１に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路２１と、入力信号／Ａに応答して、容量１４が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路３１と、　容量１２が接続された信号線１１と容量１４が接続された信号線との間を短絡させるＭＯＳトランジスタ１９と、　入力信号／Ａの遷移を検出し、該遷移に応答してＭＯＳトランジスタ１９をオンにさせ、該オンの間、駆動回路２１の出力と駆動回路３１の出力とを高インピーダンス状態にさせるノアゲート４５及びインバータ４６」が記載されている。
　
５．対比
　本願発明と刊行物発明とを対比する。
　
（１）刊行物発明の「複数のメモリセルＭＣ１，ＭＣｍ−１が接続されるデータ線Ｄ」は、本願発明の「複数のメモリセルが接続されるローカルビット線」に相当する。
　
（２）刊行物発明の「前記データ線Ｄに電位を与えるグローバルデータ線ＧＤ及びプリチャージ電圧ＨＶＣ供給線」は、本願発明の「該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線」に相当する。
　
（３）刊行物１の００１５段落に「図４と図５を用いて読出し動作を説明する。／ＲＡＳが低電位になりチップが起動されるとともに、Ｘ系アドレス信号を取り込みデコーダ動作で１本のワード線が選択される。その前にＤ，／Ｄのプリチャージ信号／ＰＣ１が低電位となり、ＳＨＲｕ，ＳＨＲｄの一方が低電位となる。Ｄ，／Ｄはプリチャージ電圧ＨＶＣに保たれる。ワード線Ｗ１〜Ｗｍの１本が選択され、Ｄ，／Ｄに電位差が現われる。」と記載されている。
　よって、刊行物発明においては、ワード線を選択することによりデータ線Ｄに電位差を読み出す前に、データ線Ｄをプリチャージ電圧ＨＶＣに保つこと、すなわち、初期化（リセット）を行っている。
　また、刊行物１の図５の記載によると、入力信号／ＲＡＳが高電位に変化したことに応じてＷ１，Ｗ２が低電位に変化し、Ｗ１，Ｗ２が低電位に変化することによって／ＰＣ１が高電位に変化し、／ＰＣ１が高電位に変化することによってＤ，／ＤがＨＶＣとなっている。
　よって、入力信号／ＲＡＳが高電位に変化したことに応じて、データ線Ｄをプリチャージ電圧ＨＶＣにしているから、この動作は入力信号の電圧レベルに応じて行われている。
　したがって、刊行物発明の「前記データ線Ｄをプリチャージ電圧ＨＶＣに保つダイナミック形メモリ」は、本願発明の「入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置」に相当する。
　
（４）刊行物発明の「データ線Ｄとグローバルデータ線ＧＤとを接続する第１スイッチＱ１０のオン／オフを制御する接続制御信号Ｆ１」は、本願発明の「該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線」に相当する。
　
（５）刊行物発明の「データ線Ｄとプリチャージ電圧ＨＶＣ供給線とを接続するスイッチＱ４のオン／オフを制御するプリチャージ信号／ＰＣ１」は、本願発明の「該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線」に相当する。
　
（６）したがって、本願発明と刊行物発明は、
「複数のメモリセルが接続されるローカルビット線と、該ローカルビット線に電位を与えるグローバルビット線及びリセット電位線とを備え、入力信号の電圧レベルに応じて該ローカルビット線のリセットを行う半導体装置において、
　該ローカルビット線と該グローバルビット線とを接続する第１のトランジスタのオン／オフを制御する第１の線と、
　該ローカルビット線と該リセット電位線とを接続する第２のトランジスタのオン／オフを制御する第２の線と、
　を有することを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。
　
［相違点］
　本願発明は、「該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、　該第１の線と該第２の線との間を短絡させるスイッチ素子と、　該入力信号の遷移を検出する検出回路と、　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を有するのに対して、刊行物発明はそのような構成が記載されていない点。
　
６．当審の判断
　以下、相違点について検討する。
　刊行物発明における接続制御信号Ｆ１は、データ線Ｄの選択時に接続制御信号Ｆ１を高電位にして第１スイッチＱ１０をオンにすることによりデータ線Ｄをグローバルデータ線ＧＤに接続し、選択データ線Ｄの非選択時に接続制御信号Ｆ１を低電位にして第１スイッチＱ１０をオフにすることによりデータ線Ｄをグローバルデータ線ＧＤから切断するものである。
　一方、刊行物発明におけるプリチャージ制御信号／ＰＣ１は、データ線Ｄの非選択時にプリチャージ制御信号／ＰＣ１を高電位にしてスイッチＱ４をオンにすることによりデータ線Ｄをプリチャージ電圧ＨＶＣに保ち、データ線Ｄの選択時にプリチャージ制御信号／ＰＣ１を低電位にしてスイッチＱ４をオフにすることによりデータ線Ｄをプリチャージ電圧ＨＶＣ供給線から切断するためのものである。
　以上を整理すると、データ線Ｄの選択時には、接続制御信号Ｆ１が高電位、プリチャージ制御信号／ＰＣ１が低電位となり、データ線Ｄの非選択時には、接続制御信号Ｆ１が低電位、プリチャージ制御信号／ＰＣ１が高電位となることから、接続制御信号Ｆ１とプリチャージ制御信号／ＰＣ１とは少なくともデータ線Ｄが選択状態であるか非選択状態であるかに応じて相反的に変化する信号である。
　一般に、高電位レベルと低電位レベルが相反して切り替わる１対の信号線の駆動を行う際に、信号遷移時に該信号線対を短絡することによって負荷容量の電荷を再利用する技術は、例えば刊行物２，３に記載されるように当業者における周知技術である。
　そして、刊行物２についてみると、上記（４．刊行物２：）に記載したように、刊行物２には、「入力クロック信号１に応答して、信号６として入力信号２を出力し又は出力をハイインピーダンス状態にする第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、入力クロック信号１に応答して、信号７として入力信号３を出力し又は出力をハイインピーダンス状態にする第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と、　出力信号６と出力信号７との間を短絡させる短絡回路１３と、　入力信号１の遷移を検出する微分回路１２と、　短絡回路１３がオンの間、第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路と第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路とをハイインピーダンス状態にさせるＮＡＮＤ回路２７及びＮＯＲ回路２８」が記載されている。
　ここにおいて、刊行物２に記載された周知技術の「第１トライステート出力バッファ１０のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路」、「第２トライステート出力バッファ１１のＰＭＯＳトランジスタ２９とＮＭＯＳトランジスタ３０からなる回路」、「短絡回路１３」、「微分回路１２」、「ＮＡＮＤ回路２７及びＮＯＲ回路２８」は、それぞれ本願発明の「第１信号生成回路」、「第２信号生成回路」、「スイッチ素子」、「検出回路」、「制御回路」に対応するから、刊行物２に記載された周知技術は、「入力信号に応答して、第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、　該第１の線と該第２の線との間を短絡させるスイッチ素子と、　該入力信号の遷移を検出する検出回路と、　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備える点で本願発明と共通する。
　また、刊行物３についてみると、上記（４．刊行物３：）に記載したように、刊行物３には、「入力信号／Ａに応答して、容量１２が接続された信号線１１に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路２１と、入力信号／Ａに応答して、容量１４が接続された信号線に出力信号を出力し又は出力を高インピーダンス状態にする駆動回路３１と、　容量１２が接続された信号線１１と容量１４が接続された信号線との間を短絡させるＭＯＳトランジスタ１９と、　入力信号／Ａの遷移を検出し、該遷移に応答してＭＯＳトランジスタ１９をオンにさせ、該オンの間、駆動回路２１の出力と駆動回路３１の出力とを高インピーダンス状態にさせるノアゲート４５及びインバータ４６」が記載されている。
　ここにおいて、刊行物３に記載された周知技術の「駆動回路２１」、「駆動回路３１」、「ＭＯＳトランジスタ１９」、「ノアゲート４５」は、それぞれ本願発明の「第１信号生成回路」、「第２信号生成回路」、「スイッチ素子」、「検出回路」に対応し、同時に刊行物３に記載された周知技術の「ノアゲート４５及びインバータ４６」によって本願発明の「制御回路」と同様の機能を実現しているから、刊行物３に記載された周知技術についても、「入力信号に応答して、第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、　該第１の線と該第２の線との間を短絡させるスイッチ素子と、　該入力信号の遷移を検出する検出回路と、　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備える点で本願発明と共通する。
　したがって、相反して切り替えられる信号である「接続制御信号Ｆ１」と「プリチャージ制御信号／ＰＣ１」を備える刊行物発明に、相反して切り替えられる信号線対を短絡する該周知技術を適用して、本願発明の如く、「該入力信号に応答して、該第１の線に第１信号を出力し又は出力を高インピーダンス状態にする第１信号生成回路と、該入力信号に応答して、該第２の線に第２信号を出力し又は出力を高インピーダンス状態にする第２信号生成回路と、を備えた信号生成回路と、　該第１の線と該第２の線との間を短絡させるスイッチ素子と、　該入力信号の遷移を検出する検出回路と、　該遷移に応答して該スイッチ素子をオンにさせ、該オンの間、該第１信号生成回路の出力と該第２信号生成回路の出力とを高インピーダンス状態にさせる制御回路」を備えるようにすることは、当業者が容易に想到し得た事項である。
　
　よって、本願発明は、従来周知の技術事項を勘案することにより刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
７．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。