【事件の表示】
　平成　９年特許願第２８０９５５号「キャッシュシステム、プロセッサ及びプロセッサを動作させる方法」拒絶査定不服審判事件〔平成１０年　７月２１日出願公開、特開平１０−１８７５３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１０月１４日（パリ条約による優先権主張１９９６年１０月１８日、米国）の出願であって、平成１７年１１月４日付けで拒絶の理由が通知され、平成１８年２月１０日付けで手続補正がなされたものの、同年３月１日付けで拒絶査定がなされ、これに対し、同年６月１３日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年２月１０日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された次の通りのものである。
　
「メモリと、該メモリに対するアクセスを制御する制御回路とを含み、
　前記制御回路は前記メモリのアドレスを任意に区分可能でメモリの第１部分はキャッシュメモリとしてアクセスされメモリの第２部分はスクラッチパッドとしてアクセスされ、
　前記制御回路は、
　タグメモリと、
　入力アドレス信号を受信して、前記メモリの第２部分に対応するアドレス信号から前記メモリの第２部分の貯蔵位置を識別する索引を発生し、かつヒット／ミス計算用前記タグメモリへ前記メモリの第２部分に対応しないアドレス信号を送るアドレスパイプラインとを含み、
　前記タグメモリは前記メモリの第１部分に関連した第１セクションと前記メモリの第２部分に関連した第２セクションに分割され、ヒット／ミス計算は前記タグメモリの第２セクションをディスエーブルさせ、キャッシュエントリ生成は前記タグメモリの第２セクションをディスエーブルさせることを特徴とするキャッシュシステム。」
　
　
３．引用発明
　原査定の拒絶の理由に引用された特開平０６−３０９２１６号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。（下線は、当審にて便宜上付与したもの。）
　
Ａ．「【０００２】
【従来の技術および発明が解決しようとする課題】今日多くの高性能デ−タ処理システムでは、
キャッシュ・メモリの容量を非効率的に使用している
異なるキャッシュ構造を用いるとき
　
Ｂ．「【０００４】
【課題を解決するための手段】本発明によるデ−タ処理システムは、プロセッサと、所定のメモリ・アドレス数で複数のデ−タ・エントリを格納するメモリとを有する。そのメモリは、プロセッサによって与えられる必要なメモリ・アドレスのタグ・フィ−ルドを、通信バスを介して使用し、メモリに格納されている選択されたデ−タ・エントリにアクセスする。メモリは、予め決定される格納セット数を有し、その各々は、制御レジスタに格納されるモ−ド選択値に応答して、
キャッシュ・メモリとして又はスタティック・ランダム・アクセス・メモリとして動作すべく個別に配置される
　
Ｃ．「【０００７】本発明にあっては、命令キャッシュ・モジュ−ル14は2重目的モジュ−ルであり、これはプロセッサ12に対して1kバイト命令キャッシュおよびスタティック・ランダム・アクセス・メモリ(以下「命令キャッシュ/SRAMモジュ−ル14」という)として使用することが可能である。SRAMとして用いる場合、命令キャッシュ14は、プロセッサの命令および/又はデ−タの一般的な格納に対して高速なメモリを提供する。
したがって、命令キャッシュ・モジュ−ル/SRAM14は、モジュ−ル14の一部分が命令キャッシュとして機能し(Iキャッシュ・モ−ド)、他の部分はSRAMとして(SRAMモ−ド)として機能する「2重(dual)」のモ−ドで動作すべく構成される
【０００８】以下ロック/ライト・プロテクト・ビット(LWP0-LWP3)について説明する。
【０００９】Iキャッシュ・モ−ドでは、LWPビットは対応するセットのロック状態を示す。したがって、LWPビットが論理「1」であるとき、そのセットはロックされてラインが置き換えられることはない。また、そのビットが論理「0」であるとき、セットはロックされず、キャッシュ・ミス(misses)又はロ−ドの間ラインが置き換えられる。SRAMモ−ドでは、LWPビットは、対応するSRAMバンクのライト・プロテクト状態を表現する。したがって、LWPビットが論理「1」であるとき、SRAMバンクはライト・プロテクトされ、リ−ド・アクセスのみが可能になる。SRAMバンクに書き込みを行おうとすると、バス・エラ−信号となる。LWPビットが論理「0」であるとき、SRAMバンクはライト・プロテクトされない。
【００１０】次にIキャッシュ・セットに対する無効ビット(INV0-INV3)について説明する。
【００１１】INVビットは、命令キャッシュ/SRAMモジュ−ル14におけるセットの内容全体を無効にする方法を提供する。これらのビットは書き込みのみであり、いかなる読み込みも「0」をかえす。INVビットが論理「1」とを書き込まれているとき、対応するセットにおける全てのラインは無効にされ、その結果以後のキャッシュ・リ−ド・アクセスは「ミス(miss)」となる。そのキャッシュ・ラインが有効な状態は、各ライン個々の有効(V)ビット62によって与えられる。
【００１２】次にIキャッシュ/SRAMモ−ド・ビット(MD0-MD3)について説明する。
【００１３】
MDビットは命令キャッシュ/SRAMモジュ−ル14の対応するセット/バンクのモ−ドを特定するために使用される。MDビットが論理「1」であるとき、命令キャッシュ/SRAMモジュ−ル14における対応するセットはSRAMモ−ドにおけるものである。これに対して、MDビットが「0」であるとき、命令キャッシュ/SRAMモジュ−ル14における対応するセットはIキャッシュ・モ−ドにおけるものである
【００１４】次にモジュ−ル・イネ−ブル・ビット(ENAB)について説明する。
【００１５】命令キャッシュ/SRAMモジュ−ル14は、このビットがセット(「1」)されるときにイネ−ブルされ、このビットがクリア(「0」)されるときにディセ−ブルされる。
【００１６】次にSRAMベ−ス・アドレス・レジスタ0-3(BADDR0-3)について説明する。
【００１７】ベ−ス・アドレス(BADDR)フィ−ルドは、命令キャッシュ/SRAMモジュ−ル14におけるSRAMバンクのベ−ス・アドレスの上位23ビットを決定する。このフィ−ルドは、対応するキャッシュ・セットがSRAMモ−ドにおかれたときにのみ使用される。既に述べたように、ス−パ−バイザ/ユ−ザ空間(S/U)ビットは、ス−パ−バイザのアクセスのみ又はス−パ−バイザ/ユ−ザ空間のアクセスとしてSRAMバンクを指定する。したがって、S/Uビットがセット(「1」)されるとき、そのバンクはス−パ−バイザのアクセスのみである。あるいは、S/Uビットがクリア(「0」)されるとき、そのバンクはス−バ−バイザ/ユ−ザがアクセス可能である。」
　
Ｄ．「【００１８】図3は本発明による命令キャッシュ・モジュ−ルのブロック図である。本発明の好適実施例にあっては、Iキャッシュ・モ−ドにおいて、命令キャッシュ/SRAMモジュ−ル14は、
各64ラインの4セット(セット0-3)を有するセット関連命令キャッシュ
各キャッシュ・ラインは、タグ・アレイ58内に格納されるアドレス・タグ(TAG)と、1ワ−ド当り有効(「V」)ビット62から構成される状態の情報と、ライン・アレイ60内に格納される命令情報の4バイト(LINE)とを含む。アドレス・タグは、物理アドレスの上位24ビットを含む
タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。比較論理66は、選択されたキャッシュ・ラインからそのタグを、マルチプレクサ64を介するものとすれば、物理アドレス・ビットA31-A8に対して比較する。もしタグの任意の1つが一致してラインの状態が有効であるならば、ORゲ−ト68で示されるように、ANDゲ−ト70はキャッシュ・「ヒット」を示す
【００１９】本発明の好適実施例にあっては、命令キャッシュ/SRAMモジュ−ル14における各4セットは、プロセッサ(CPU)バス26を介して、プロセッサ12によってのみアクセス可能な512バイトSRAMとして利用される。従って、各SRAMバンク(キャッシュ・セット)は512バイトのバウンダリ(boundary)に沿って再配置され、
各セットの動作モ−ド(Iキャッシュ又はSRAM)は他のセットの動作モ−ドに対して独立である
RAMバンクとして用いられている場合
比較論理66によりベ−ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する
【００２０】SRAMモ−ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ−ト72は必要なアドレス50のTAGフィ−ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ−タのリ−ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。リ−ド・「ヒット」・アクセスの場合、ANDゲ−ト70は「ヒット」信号をリ−ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ−タをイネ−ブルする。要求されたアクセスがデ−タ・ライトのとき、リ−ド/ライト制御論理56はタグ・アレイ58又はライン・アレイ60の何れかに書き込まれるべきデ−タ52をCPUバス26からイネ−ブルする。アクセス・「ミス」が生じたとき(SRAMモ−ドにおいて)、必要なデ−タはデ−タ処理システム10における他の資源(すなわち外部メモリ30)から取り出される。従ってSRAMモ−ドにあっては、各バンクはIキャッシュ・モ−ドにおけるセットの2倍のデ−タ蓄積容量を有する。これは、ランダムに散らばったデ−タおよび命令のキャッシング(cashing)を行うか、または、隣接するメモリ範囲におけるデ−タおよび命令の2倍の量を保持するかの何れを採用するかによって得られるものである。本発明は、ライン・アレイ60に加えてRAMとしてタグ・アレイ58を使用することによってデ−タ保持容量を増進させている。その結果、キャッシュ・セットがRAMとして用いられるとき、RAM容量は増進し、タグ・メモリ・セルの利用性を改善する。
【００２１】従って本発明によれば、命令キャッシュ・モジュ−ル14は、0以上n以下のxに対してxウェイ・セットに関連するもの(x-way set-associative)としてユ−ザが配置を構成することが可能であり、ここでnはセットの数である。各セットはMバイト容量のセット又は2Mバイト容量のRAMバンクの何れかとして
個別に構成することが可能
特定のアプリケ−ションに対して所望の関連度(associativity)を選択することを可能にする
蓄積オ−バ−ヘッドを用いることなしに、高速RAMメモリにおいて頻繁に用いられる隣接する命令およびデ−タを保持可能にする
【００２２】
【発明の効果】以上本発明を1つの実施例について説明してきたが、本発明は様々な方法で実現されうるであろうことは、当業者にとって明らかであろう。たとえば他の実施例にあっては、タグ・アレイ58がベ−ス・アドレス・レジスタであり、ライン・アレイ60が1つであることも可能である。そのような場合は、命令キャッシュ14を2つの独立な再配置可能なRAMバンクに分割することとなる。従って、本発明の精神から逸脱することなしに、本発明はこれら全ての関連する改良を包含することを意図する。」
　
　
　上記Ｃ．の記載「【０００７】本発明にあっては、命令キャッシュ・モジュ−ル14は2重目的モジュ−ルであり、これはプロセッサ12に対して1kバイト命令キャッシュおよびスタティック・ランダム・アクセス・メモリ(以下「命令キャッシュ/SRAMモジュ−ル14」という)として使用することが可能である。SRAMとして用いる場合、命令キャッシュ14は、プロセッサの命令および/又はデ−タの一般的な格納に対して高速なメモリを提供する。
したがって、命令キャッシュ・モジュ−ル/SRAM14は、モジュ−ル14の一部分が命令キャッシュとして機能し(Iキャッシュ・モ−ド)、他の部分はSRAMとして(SRAMモ−ド)として機能する「2重(dual)」のモ−ドで動作すべく構成される
・・・・・・（中略）・・・・・・・
図2では、最も右側上部にある数が、
モジュ−ル・ベ−ス・アドレス・レジスタにおいて格納されたアドレスからの、レジスタのオフセットを示す
モジュ−ル配置レジスタ(MCR)40
命令キャッシュ/SRAMモジュ−ル14の配置を含む
MCR40はス−パ−バイザ状態においてリ−ド又はライトすることが可能である
　および該モジュール配置レジスタ４０の構成の記載「【００１２】次にIキャッシュ/SRAMモ−ド・ビット(MD0-MD3)について説明する。
【００１３】
MDビットは命令キャッシュ/SRAMモジュ−ル14の対応するセット/バンクのモ−ドを特定するために使用される。MDビットが論理「1」であるとき、命令キャッシュ/SRAMモジュ−ル14における対応するセットはSRAMモ−ドにおけるものである。これに対して、MDビットが「0」であるとき、命令キャッシュ/SRAMモジュ−ル14における対応するセットはIキャッシュ・モ−ドにおけるものである
【００１４】次にモジュ−ル・イネ−ブル・ビット(ENAB)について説明する。
【００１５】命令キャッシュ/SRAMモジュ−ル14は、このビットがセット(「1」)されるときにイネ−ブルされ、このビットがクリア(「0」)されるときにディセ−ブルされる。
【００１６】次にSRAMベ−ス・アドレス・レジスタ0-3(BADDR0-3)について説明する。
【００１７】ベ−ス・アドレス(BADDR)フィ−ルドは、命令キャッシュ/SRAMモジュ−ル14におけるSRAMバンクのベ−ス・アドレスの上位23ビットを決定する。このフィ−ルドは、対応するキャッシュ・セットがSRAMモ−ドにおかれたときにのみ使用される。既に述べたように、ス−パ−バイザ/ユ−ザ空間(S/U)ビットは、ス−パ−バイザのアクセスのみ又はス−パ−バイザ/ユ−ザ空間のアクセスとしてSRAMバンクを指定する。したがって、S/Uビットがセット(「1」)されるとき、そのバンクはス−パ−バイザのアクセスのみである。あるいは、S/Uビットがクリア(「0」)されるとき、そのバンクはス−バ−バイザ/ユ−ザがアクセス可能である。」　ならびに対応する図２、図３より、命令キャッシュ/SRAMモジュ−ル14は複数のセットから構成され、各セットは、モジュール配置レジスタのＭＤビットによって、セット毎にＳＲＡＭモードまたはＩキャッシュ・モードで動作するものであるとともに、ベース・アドレス・レジスタのベ−ス・アドレス(BADDR)フィ−ルドにより、ＳＲＡＭモードのセットのアドレスを任意に区分可能である。　
　
　ここで、Ｉキャッシュ・モード時には、上記Ｄ．「【００１８】図3は本発明による命令キャッシュ・モジュ−ルのブロック図である。本発明の好適実施例にあっては、Iキャッシュ・モ−ドにおいて、命令キャッシュ/SRAMモジュ−ル14は、
各64ラインの4セット(セット0-3)を有するセット関連命令キャッシュ
各キャッシュ・ラインは、タグ・アレイ58内に格納されるアドレス・タグ(TAG)と、1ワ−ド当り有効(「V」)ビット62から構成される状態の情報と、ライン・アレイ60内に格納される命令情報の4バイト(LINE)とを含む。アドレス・タグは、物理アドレスの上位24ビットを含む
アドレス50の6ビットを使用
タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。比較論理66は、選択されたキャッシュ・ラインからそのタグを、マルチプレクサ64を介するものとすれば、物理アドレス・ビットA31-A8に対して比較する。もしタグの任意の1つが一致してラインの状態が有効であるならば、ORゲ−ト68で示されるように、ANDゲ−ト70はキャッシュ・「ヒット」を示す
A31-A8
　
　また、ＳＲＡＭモード時には、上記Ｄ．「【００１９】・・・・（前略）・・・・・あるセットが
RAMバンクとして用いられている場合
比較論理66によりベ−ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する
【００２０】SRAMモ−ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ−ト72は必要なアドレス50のTAGフィ−ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ−タのリ−ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。リ−ド・「ヒット」・アクセスの場合、ANDゲ−ト70は「ヒット」信号をリ−ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ−タをイネ−ブルする。」の記載のように、アドレスのＴＡＧフィールドをベース・アドレス・レジスタに対して比較してヒット／ミス判定が行われ、ヒットの場合には、前記ＴＡＧフィールドの最下位ビットによって、前記ライン・アレイのセットと対をなすタグ・アレイまたはライン・アレイの何れかを選択し、該選択されたタグ・アレイまたはライン・アレイから必要なデータが読み出されるものである。
　
　そして、図３には、アドレス５０を、それぞれ４セットのタグ・アレイ、ベース・アドレス・レジスタ４１−４４に対して並列に比較され、その後にセット毎のモードを決めているモジュール配置レジスタとのＡＮＤ演算によりヒット／ミス判定を行うブロック図が記載されているから、ライン・アレイのＩキャッシュ・モードのセットとＳＲＡＭモードのセットのヒット／ミス判定は、各セット間が並列に行われる構成である。
　
　なお、前記物理アドレス・ビットA31-A8とＴＡＧフィールドとは、図面からも明らかなようにアドレス５０の同一のフィールドであるから、ここでは、アドレスのＴＡＧフィールドに統一して用いる。
　
　よって、これらの記載より、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　
　命令情報を格納するライン・アレイであって、該ライン・アレイは複数のセットから構成され、各セットは、モジュール配置レジスタのＭＤビットによって、セット毎にＩキャッシュ・モードまたはＳＲＡＭモードで動作し、該セットのアドレスを任意に区分可能であり、ライン・アレイのＩキャッシュ・モードのセットとＳＲＡＭモードのセットのヒット／ミス判定は、各セット間が並列に行われ、
　モジュール配置レジスタのＭＤビットがＩキャッシュ・モードを指示し、当該セットがＩキャッシュ・モードであるときには、アドレスのＴＡＧフィールドと前記ライン・アレイのセットと対をなすタグ・アレイ内のアドレス・タグとを比較してヒット／ミス判定を行い、ヒットの場合には前記ライン・アレイから命令を読み込み、
　モジュール配置レジスタのＭＤビットがＳＲＡＭモードを指示し、当該セットがＳＲＡＭモードであるときには、アドレスのＴＡＧフィールドをベース・アドレス・レジスタに対して比較してヒット／ミス判定が行われ、ヒットの場合には、前記ＴＡＧフィールドの最下位ビットによって、前記ライン・アレイのセットと対をなすタグ・アレイまたはライン・アレイの何れかから選択的に読み出される命令キャッシュ／ＳＲＡＭモジュールからなるキャッシュシステム。
　
　
　
４．対比
　引用発明のＳＲＡＭとは、段落【０００３】に「従来のデ−タ・プロセッサは、そのシステム・ソフトウェアがキャッシュ・メモリをロ−ドし、スタティックRAMとしてキャッシュ・メモリを使用し得る構造(すなわちキャッシュの充填をディセ−ブルするためのビット)を提供している。」として記載のキャッシュデータ充填を行わないスタティックなＲＡＭのことであり、本願のスクラッチパッドも、発明の詳細な説明にて、「スクラッチパッドはプロセッサのアドレス空間の一部分を占め、そのプロセッサにより実行されるプログラムはスクラッチパッドをアクセスして高速メモリアクセスが可能となる。スクラッチパッドはスクラッチパッドに対応するアドレス空間の相対的に小さな部分に対するメモリアクセス時間を改善することに使われる。」と定義され、アドレス空間の相対的に小さな部分に固定的に対応するメモリのことであるから同じものである。
　
　本願発明と引用発明とを対比すると、引用発明の「ライン・アレイ」、「Ｉキャッシュモード」で動作するライン・アレイのセット、「ＳＲＡＭモード」で動作するライン・アレイのセット、「タグ・アレイ」、「アドレスのＴＡＧフィールド」は、それぞれ、本願発明の「メモリ」、「キャッシュメモリ」としてアクセスされるメモリの第１部分、「スクラッチパッド」としてアクセスされるメモリの第２部分、「タグメモリ」、「入力アドレス信号」に相当する。
　
　ここで、引用発明のＳＲＡＭモードのセットに対するヒット／ミス判定の結果、「ヒットの場合には、前記ＴＡＧフィールドの最下位ビットによって、前記ライン・アレイのセットと対をなすタグ・アレイまたはライン・アレイの何れかから選択的に読み出される」との動作は、対応するタグ・アレイもしくはライン・アレイからヒットした必要なデータを読み出しているから、必要なデータに対する「貯蔵位置を識別する索引を発生」させていることは明らかである。
　従って、上記動作は、本願発明の「前記メモリの第２部分に対応するアドレス信号から前記メモリの第２部分の貯蔵位置を識別する索引を発生」することに相当する。
　
　また、引用発明のタグ・アレイは、Ｉキャッシュ・モードのセットとＳＲＡＭモードのセットのライン・アレイにそれぞれ対をなして存在する構成であるから、本願発明の「前記タグメモリは前記メモリの第１部分に関連した第１セクションと前記メモリの第２部分に関連した第２セクションに分割され、」る構成に相当する。
　
　そして、本願発明の「制御回路」は、（ア）メモリに対するアクセスを制御し、（イ）前記メモリのアドレスを任意に区分可能でメモリの第１部分はキャッシュメモリとしてアクセスされメモリの第２部分はスクラッチパッドとしてアクセスされるように制御し、（ウ）タグメモリとアドレスパイプラインを含む構成である。一方、引用発明では、ライン・アレイ又はタグ・アレイからＩキャッシュ・モードまたはＳＲＡＭモードに応じて読み出し動作を行っているから、前述の各モードに応じて読み出し動作を実行するように制御する制御部を有することは明らかであり、引用発明における前記制御部と本願発明の「制御回路」とは、（あ）メモリに対するアクセスを制御し、（い）前記メモリのアドレスを任意に区分可能でメモリの第１部分はキャッシュメモリとしてアクセスされメモリの第２部分はスクラッチパッドとしてアクセスされ、（う）タグメモリを含むメモリ制御部である点で共通する。
　　
　
　よって、本願発明と引用発明とは、
　
　メモリと、該メモリに対するアクセスを制御するメモリ制御部とを含み、
　前記メモリ制御部は前記メモリのアドレスを任意に区分可能でメモリの第１部分はキャッシュメモリとしてアクセスされメモリの第２部分はスクラッチパッドとしてアクセスされ、
　前記メモリ制御部は、
　タグメモリと、
　入力アドレス信号に対して、前記メモリの第２部分に対応するアドレス信号から前記メモリの第２部分の貯蔵位置を識別する索引を発生する制御を含み、
　前記タグメモリは前記メモリの第１部分に関連した第１セクションと前記メモリの第２部分に関連した第２セクションに分割されるキャッシュシステム。
　
　
　である点で一致し、次の点で相違する。
　
　
（相違点１）
　メモリ制御部として、本願発明では、「ヒット／ミス計算用前記タグメモリへ前記メモリの第２部分に対応しないアドレス信号を送るアドレスパイプラインとを含」む構成であるのに対して、引用発明では、ライン・アレイのＩキャッシュ・モードのセットとＳＲＡＭモードのセットのヒット／ミス判定は、各セット間が並列に行われる構成である点で相違する。
　
（相違点２）
　メモリ制御部として、本願発明のタグメモリでは、「ヒット／ミス計算は前記タグメモリの第２セクションをディスエーブルさせ、キャッシュエントリ生成は前記タグメモリの第２セクションをディスエーブルさせる」構成であるのに対して、引用発明のタグ・アレイでは、そのような制御を行うか不明である点。
　
　
５．検討
　
（相違点１）について
　例えば特開昭５３−３２６３３号公報（第１ページ右欄乃至第２頁左上欄参照）、特開昭５８−１７７５９４号公報（第１頁右欄乃至第２頁左上欄参照）にもあるように、冗長メモリへのアクセス手法として、主メモリにアクセス対象が存在するか否かを先に判定して、存在しない場合に予備メモリにアクセスを行うアクセス手法や、アクセス時間短縮のために主メモリと予備メモリに並列にアクセスするアクセス手法は、通常行われている事項に過ぎず、引用発明のライン・アレイのＩキャッシュ・モードのセットとＳＲＡＭモードのセットのヒット／ミス判定を、「各セット間が並列に行われる構成」に代えて、該ヒット／ミス判定を、ＳＲＡＭモードのセットとのヒット／ミス判定のみを先に行い、それ以外のアドレスを転送するアドレスパイプラインを設けて、Ｉキャッシュ・モードのセットとのヒット／ミス判定を後段として行うタグ・アレイと構成することは、当業者が容易に推考できたものである。
　
（相違点２）について
　メモリ制御部として、引用発明のアクセス制御部は、ＳＲＡＭモードのラインアレイのヒットの場合には、「前記ＴＡＧフィールドの最下位ビットによって、前記ライン・アレイのセットと対をなすタグ・アレイまたはライン・アレイの何れかから選択的に読み出」している。該制御動作は、連続した領域であるＳＲＡＭモードの場合には、ベース・アドレス・レジスタとの比較のみによりヒット／ミス判定を行えるため、該ライン・アレイと対をなし未使用となるタグ・アレイの有効利用のために、該タグ・アレイにもライン・アレイと同様にデータを格納しているために行う読み出し動作である。
　してみると、引用発明は［０００２］段落の従来の技術および解決しようとする課題に記載のように、タグ・アレイの有効利用のために、ＳＲＡＭモードで使用されていないタグ・アレイにデータを格納しているものであり、ＳＲＡＭモード時にタグ・アレイを使用しない態様も従来の技術を参酌すれば記載されているに等しい事項というべきであり、その場合、使用しないタグ・アレイ部分をディスエーブルすることは容易に為しえることである。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明及び周知技術から当業者が十分予測することができる程度のものであり、格別なものではない。
　
　
６．むすび
　したがって、本願発明は、引用文献１に記載された発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。