(57)【特許請求の範囲】
【請求項１】
ＧａＡｓ半導体基板にＧａＡｓＦＥＴ増幅器と共に形成され上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する負電圧発生回路であって、
発振信号および相補信号をそれぞれ増幅する１対のドライブ回路及びこれらのドライブ回路の出力の極性を反転させる１対のチャージポンプ回路を含み、これらの反転させた出力を負電圧として出力する負電圧発生手段と、
上記負電圧発生手段の負電圧を所望のレベルに変換して上記ＦＥＴ増幅器にゲートバイアス電圧として供給するレベル制御回路を含むレベル制御手段と、
を備え、
上記負電圧発生回路で発生したゲートバイアス電圧の変動を抑制するために、上記レベル制御回路では、上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する回路が抵抗負荷又は定電流負荷とするＦＥＴソースフォロワ回路で構成され、かつ上記ＦＥＴソースフォロワ回路のゲート電圧を一定にするためにカレントミラー回路が設けられたことを特徴とする負電圧発生回路。
【請求項２】
ＧａＡｓ半導体基板にＧａＡｓＦＥＴ増幅器と共に形成され上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する負電圧発生回路であって、
発振信号を増幅するドライブ回路及びこのドライブ回路の出力の極性を反転させるチャージポンプ回路を含み、この反転させた出力を負電圧として出力する負電圧発生手段と、
上記負電圧発生手段の負電圧を所望のレベルに変換して上記ＦＥＴ増幅器にゲートバイアス電圧として供給するレベル制御回路を含むレベル制御手段と、
を備え、
上記負電圧発生回路で発生したゲートバイアス電圧の変動を抑制するために、上記レベル制御回路では、上記ＦＥＴ増幅器に負電圧のバイアス電圧を供給する回路が抵抗負荷又は定電流負荷とするＦＥＴソースフォロワ回路で構成され、かつ上記ＦＥＴソースフォロワ回路のゲート電圧を一定にするためにカレントミラー回路が設けられたことを特徴とする負電圧発生回路。
【請求項３】
第１のＦＥＴのゲートに第１の外部入力電圧端子が接続され、上記第１のＦＥＴのソースに第１の抵抗の一端が接続され、第２のＦＥＴのゲートに第２の外部入力電圧端子が接続され、上記第２のＦＥＴのソースに第２の抵抗の一端が接続され、上記第１及び第２のＦＥＴのドレインを互いに接続して第１のノードとし、上記第１及び第２の抵抗のそれぞれの他端を互いに接続して第２のノードとした電流分配回路を、上記カレントミラー回路のミラー電流が流れる枝回路に設けたことを特徴とする請求項１又は２に記載の負電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＧａＡｓＦＥＴ増幅器（ガリウム、ヒ素の電界効果トランジスタを使用した増幅器）等のようにゲートバイアス電圧として負の電圧を必要とするものに、負電圧を供給する負電圧発生回路に関するものである。
【０００２】
【従来の技術】
近年、超小型携帯電話機の普及によりアナログ変調方式やディジタル変調方式を用いた移動体通信の市場が急速に成長しつつある。この小型携帯電話機においては、電池が電源として用いられるため、その低消費電力化によりいかに長時間動作を図るかが重要な課題である．
特に信号振幅をアンテナ出力まで増幅する役割を担う高出力増幅器は、携帯電話機の全消費電力のうち大きなウェート（７０〜８０％程度）を占めるため、一般にＳｉトランジスタ（シリコントランジスタ）より高効率動作可能なＧａＡｓＦＥＴを用いた高出力増幅器が広く使用されている。
【０００３】
このＧａＡｓＦＥＴを用いた増幅器には、一般にゲートバイアス電圧として負の電圧を必要とする。例えば、ＦＥＴのピンチオフ電圧Ｖｐが−２Ｖの場合、高効率動作に有利なＡＢ級動作をさせるにはゲートバイアス電圧Ｖｇｓ＝−１．０〜１．５Ｖを印加しなければならない。即ち、ＧａＡｓＦＥＴ増幅器の使用にあたっては正電源の他に負電源を要する。
【０００４】
携帯電話機では小型、軽量な負電源として一般にＳｉ−ＣＭＯＳ回路で構成したチャージポンプ方式のＤＣ−ＤＣコンバータ（負電圧発生回路）が使われている。チャージポンプ方式の負電圧発生回路が使われる理由は、負電源に必要な電流容量が数百μＡ〜数ｍＡ程度（ＧａＡｓＦＥＴ増幅器のゲート電流分だけ）と小さくてよく、チャージポンプ方式が最も回路を簡易で小型に構成できるからである。
【０００５】
図１１に、ＧａＡｓＦＥＴ増幅器と負電圧発生回路の使用例を示す。図１１において、ＡＭＰはＧａＡｓＦＥＴ増幅器、ＮＶＧは負電圧発生回路、ＩＮおよびＯＵＴは増幅器ＡＭＰのそれぞれ入力端子、出力端子である。増幅器ＡＭＰは例えばここでは３段の増幅部ＡＭＰ１〜ＡＭＰ３から構成されており、負電圧発生回路ＮＶＧからそれぞれゲートバイアス電圧Ｖｇ１〜Ｖｇ３が供給される。
【０００６】
図１２は、図１１に示す負電圧発生回路の一般的な回路構成を示す。図１２において、１は発振器、或いは外部から入力された小レベルの信号を次段に伝達するための外部入力信号用バッファ（以下、発振器／バッファとする）、２は発振器／バッファ１から受けた信号を適当な出力振幅まで増幅するドライブ回路、３は正電圧を負電圧Ｖｓｓに変換するチャージポンプ回路、４は負電圧Ｖｓｓを適当なゲートバイアス電圧Ｖｇ（Ｖｓｓ＜Ｖｇ＜０Ｖ）にレベル変換するレベル制御回路である。
【０００７】
図１３は例えば、財団法人、電子情報通信学会発行の電子情報通信学会技術研究報告の信学技報Ｖｏｌ．９４、Ｎｏ．４２９、ＥＤ９４−１３５、ＭＷ９４−１２２、ＩＣＤ９４−１９７：「利得可変ＭＭＩＣに適用したモノリシック負電圧発生ＩＣの開発」に示された従来の負電圧発生回路の例を示すものである。この負電圧発生回路は、利得可変増幅器に接続される。
【０００８】
図１３において、１ＡはＲＦ発振部で図１２の発振器／バッファ１に相当する部分である。極性反転部の２Ｂの部分はドライブ回路、３Ｃの部分はチャージポンプ回路で、それぞれ図１２のドライブ回路２、チャージポンプ回路３に相当する。４Ｄは電圧制御部で図１２のレベル制御回路４に相当する。
【０００９】
また、Ｑ１、Ｑ２は共にＦＥＴでそれぞれ定電流源を構成する。Ｖｓｓは蓄積した負電圧、Ｖｇ１、Ｖｇ２は出力電圧で利得可変増幅器のＦＥＴのゲートバイアス電圧となる。Ｉ１、Ｉ２、Ｉｓｓ１、Ｉｓｓ２は回路の図示の枝を流れる電流、Ｉｇ１、Ｉｇ２は出力電流である。なお、この回路では出力電圧はＶｇ１、Ｖｇ２の２つであるため、例えば図１１に示すような３段の利得可変増幅器に負電圧を供給する場合には、いずれかを枝分けして供給すればよい。
【００１０】
図１３のような負電圧発生回路をＧａＡｓＦＥＴ増幅器と接続して使用する場合、以下のような理由で間題が生じる。
図１４は、一般的なＧａＡｓＦＥＴの入出力特性を示す。横軸は入力電力Ｐｉｎ、左側の縦軸は出力電力Ｐｏｕｔ、右側の縦軸はゲート電流Ｉｇを示す。図１４に示されるように、入力電力Ｐｉｎが増加して、出力電力Ｐｏｕｔの特性が線形領域Ａからコンプレッションがかかったコンプレッション領域Ｂになると、ＦＥＴのゲート耐圧の関係から、ＦＥＴに負のゲート電流が流れる。すなわち、ＦＥＴのゲート端子から流れ出る方向に電流が流れる。ゲート耐圧の低いＦＥＴほど，このコンプレッション時に流れるゲート電流は大きい。
【００１１】
例えば図１３のような電圧制御部４Ｄ（レベル制御回路４）の場合、ゲート電流Ｉｇ１、Ｉｇ２が流れない領域で使用すれば、出力電圧Ｖｇ１、Ｖｇ２は設定した電圧通りの電圧となるが、ＦＥＴ増幅器のように入出力特性においてコンプレッションがかかる領域で使用するものに対しては、ゲート電流Ｉｇ１、Ｉｇ２が図１４に示すように流れるため出力電圧Ｖｇ１、Ｖｇ２はゲート電流Ｉｇ１、Ｉｇ２が流れない時に比べて変動してしまう。
【００１２】
この変動は、図１３において次のように生じる。図１３において定電流源であるＦＥＴＱ１、Ｑ２により、
【００１３】
Ｉｓｓ１＝Ｉｇ１＋Ｉ１＝一定、Ｉｓｓ２＝Ｉｇ２＋Ｉ２＝一定  ・・・（１）
【００１４】
が成り立つが、ゲート電流が流れない時Ｉｇ１＝０、Ｉｇ２＝０より、
【００１５】
Ｉｓｓ１＝Ｉ１、Ｉｓｓ２＝Ｉ２      ・・・（２）
【００１６】
である。この時の出力電圧Ｖｇ１、Ｖｇ２は電源電圧ＶＤＤＮと電流Ｉ１、Ｉ２による電圧降下によって決定される。
一方、ゲート電流が流れると（１）式より
【００１７】
Ｉ１＜Ｉｓｓ１、  Ｉ２＜Ｉｓｓ２      ・・・（３）
【００１８】
となって、電流Ｉ１、Ｉ２による電圧降下が小さくなるので、出力電圧Ｖｇ１、Ｖｇ２がゲート電流が流れない時の電圧レベルに比べて高くなる。図１５は、この様子を図示したものである。
このように出力電圧Ｖｇ１、Ｖｇ２は、ＧａＡｓＦＥＴ増幅器のＲＦ信号を入力していない時のゲートバイアス電圧設定時のものと、ＲＦ信号を入力して増幅動作を行っている時とで大きく異なってしまうという間題点を生じる。
【００１９】
また出力電圧Ｖｇ１、Ｖｇ２はチャージポンプ回路３Ｃによって蓄積した負電圧Ｖｓｓをレベル変換して出力されるが、この時、負電圧Ｖｓｓおよび出力電圧Ｖｇ１、Ｖｇ２にはチャージポンプ回路３Ｃで生じた電圧リプルが現れる（リプル発生の原理については後述する）。このリプルが大きい場合、ＦＥＴ増幅器のゲート電圧Ｖｇ１、Ｖｇ２がリプル周波数によって変動するため、ＦＥＴ増幅器から出力される信号に不要な変調成分（スプリアス）が現れる可能性があり、それによって例えばＦＥＴ増幅器をディジタル変調システムで使用する場合には、変調波のひずみ成分が増加する恐れがある。
【００２０】
このリプルは、チャージポンプ回路の平滑コンデンサの容量が小さい程（例えば数十ｐＦ程度）顕著になる。
【００２１】
【発明が解決しようとする課題】
以上のように、従来の負電圧発生回路はＧａＡｓＦＥＴ増幅器に負のゲートバイアス電圧を供給するのに適した構成とは言えず、出力電流（ゲート電流）が流れた場合の出力電圧が変動してしまったり、チャージポンプ回路で生じた電圧リプルによってＦＥＴ増幅器出力に不要なスプリアス成分が生じる恐れがある等の問題点があった。
【００２２】
この発明は、上記のような課題を解消するためになされたもので、より安定した負電圧を供給することを可能にした負電圧発生回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、ＧａＡｓ半導体基板にＧａＡｓＦＥＴ増幅器と共に形成され上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する負電圧発生回路であって、発振信号および相補信号をそれぞれ増幅する１対のドライブ回路及びこれらのドライブ回路の出力の極性を反転させる１対のチャージポンプ回路を含み、これらの反転させた出力を負電圧として出力する負電圧発生手段と、上記負電圧発生手段の負電圧を所望のレベルに変換して上記ＦＥＴ増幅器にゲートバイアス電圧として供給するレベル制御回路を含むレベル制御手段と、を備え、上記負電圧発生回路で発生したゲートバイアス電圧の変動を抑制するために、上記レベル制御回路では、上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する回路が抵抗負荷又は定電流負荷とするＦＥＴソースフォロワ回路で構成され、かつ上記ＦＥＴソースフォロワ回路のゲート電圧を一定にするためにカレントミラー回路が設けられたことを特徴とする負電圧発生回路にある。
【００２４】
また、ＧａＡｓ半導体基板にＧａＡｓＦＥＴ増幅器と共に形成され上記ＦＥＴ増幅器に負電圧のゲートバイアス電圧を供給する負電圧発生回路であって、発振信号を増幅するドライブ回路及びこのドライブ回路の出力の極性を反転させるチャージポンプ回路を含み、この反転させた出力を負電圧として出力する負電圧発生手段と、上記負電圧発生手段の負電圧を所望のレベルに変換して上記ＦＥＴ増幅器にゲートバイアス電圧として供給するレベル制御回路を含むレベル制御手段と、を備え、上記負電圧発生回路で発生したゲートバイアス電圧の変動を抑制するために、上記レベル制御回路では、上記ＦＥＴ増幅器に負電圧のバイアス電圧を供給する回路が抵抗負荷又は定電流負荷とするＦＥＴソースフォロワ回路で構成され、かつ上記ＦＥＴソースフォロワ回路のゲート電圧を一定にするためにカレントミラー回路が設けられたことを特徴とする負電圧発生回路にある。
【００２５】
また、第１のＦＥＴのゲートに第１の外部入力電圧端子が接続され、上記第１のＦＥＴのソースに第１の抵抗の一端が接続され、第２のＦＥＴのゲートに第２の外部入力電圧端子が接続され、上記第２のＦＥＴのソースに第２の抵抗の一端が接続され、上記第１及び第２のＦＥＴのドレインを互いに接続して第１のノードとし、上記第１及び第２の抵抗のそれぞれの他端を互いに接続して第２のノードとした電流分配回路を、上記カレントミラー回路のミラー電流が流れる枝回路に設けたことを特徴とする。
【００３３】
【発明の実施の形態】
実施の形態１．
図１は、この発明の一実施の形態にかかる負電圧発生回路のブロック図であり、特に蓄積した負電圧および出力電圧に含まれるリプルを低減するものである。
図１の負電圧発生回路ＮＶＧ１において、１は発振器または外部入力信号用バッフア（以下発振器／バッファとする）、２ａ、２ｂは発振器／バッファ１の出力を適当な電圧振幅にまで増幅するドライブ回路、３ａ、３ｂはチャージポンプ回路、４は負電圧Ｖｓｓを適当な電圧レベルＶｇにまで変換するレベル制御回路である。発振器／バッファ１の出力Ｖｏｕｔ１、Ｖｏｕｔ２（＝Ｖｏｕｔ１バー）は相補関係にあり、チャージポンプ回路３ａ、３ｂは相補的に動作する。
【００３４】
図２は図１の発振器／バッファ１およびドライブ回路２ａ、２ｂの回路例を示すもので、１Ａの部分は図１の発振器／バッファ１に使用する外部入力信号用バッフア回路でＶＩＮ ＥＸＴが外部入力信号である。２Ｂの部分は図１のドライブ回路２ａ、２ｂの回路である。
【００３５】
また図２の場合は外部から入力信号ＶＩＮ ＥＸＴを受けるものであるが、１Ａの部分の代わりに図３に示すような発振器を設け、自ら発振器を内蔵したものとしてもよい。図３の（ａ）は一般的なマルチバイブレータ回路例、（ｂ）はソース結合型のマルチバイブレータ回路例である。これらのマルチバイブレータ回路の出力Ｖｏｕｔ１、Ｖｏｕｔ２（＝Ｖｏｕｔ１バー）は、図２のＰ１、Ｐ２にそれぞれ接続される。なお両図において、図２のトランジスタＴｒ１のような記号で示すトランジスタはデプレション型（Ｄ−ｃｈＦＥＴ）、Ｔｒ２のような記号で示すトランジスタはエンハンスメント型（Ｅ−ｃｈＦＥＴ）とする。これは以降の図でも同様である。
【００３６】
ここで、この発明の回路の動作を説明するために、負電圧発生回路（チャージポンプ方式ＤＣ−ＤＣ負電圧コンバータ）の基本的な動作原理を説明する。
図４にチャージポンプ方式ＤＣ−ＤＣ負電圧コンバータの動作原理を示す。図４の（ａ）、（ｂ）において、ＳＷ１〜ＳＷ４はスイッチで、Ｃ１はポンプキャパシタ、Ｃ２は平滑キャパシタである。図４の（ａ）において、スイッチＳＷ１およびＳＷ３が”ＯＮ”、スイッチＳＷ２およびＳＷ４が”ＯＦＦ”の時、ポンプキャパシタＣ１は図示するように充電される。これをモードＩとする。
【００３７】
次に図４の（ｂ）に示すように、スイッチＳＷ１およびＳＷ３が”ＯＦＦ”、スイッチＳＷ２およびＳＷ４が”ＯＮ”となると、ポンプキャパシタＣ１に蓄えられた電荷は図示するように放電して、平滑キャパシタＣ２を充電する。この時、平滑キャパシタＣ２に蓄えられる電荷の極性は逆極性となり、出力電圧Ｖ２には負電圧が現れる。これをモードＩＩとする。
【００３８】
このモードＩ、ＩＩを交互に繰り返すことにより、平滑キャパシタＣ２に負電圧が蓄積されるが、このチャージポンプ方式のバケツリレーのような動作は出力電圧Ｖ２に図４の（ｃ）に示すようなリプルを生む。例えば、平滑キャパシタＣ２の容量が十分大きく無視できる場合、出力電圧Ｖ２の波形は図４の（ｃ）に示すような充放電によるリプル（Ｖ２’）が発生し、その大きさΔＶは、出力電流をＩｏ、スイッチの切替周波数をｆとすると、
【００３９】
ΔＶ≒Ｉｏ／（ｆ・Ｃ１）      ・・・（４）
【００４０】
と表される。（４）式より、キャパシタＣ１、Ｃ２の容量を十分大きくするか、信号周波数ｆを高くすることによって、リプルが低減されることが分かる。
【００４１】
以上説明した負電圧発生回路のチャージポンプ回路をＧａＡｓＭＥＳＦＥＴを使って構成した例が図５の（ａ）である。図５の（ａ）において、ＥＦＥＴ１〜ＥＦＥＴ４はＥ−ｃｈＦＥＴ（エンハンスメント型）、Ｃ１、Ｃ２はポンプキャパシタと平滑キャパシタ、ＩＮ１、ＩＮ２（＝ＩＮ１バー）は入力信号で、ＩＮ１とＩＮ２は互いに相補的な信号である。また、ＶＤＤは電源、Ｖ２は出力される負電圧を示す。この図５（ａ）の回路では、図４の（ｃ）で説明した出力電圧リプルが生じる。
【００４２】
そこでこの発明ではこれを回避するために、２つのチャージポンプ回路３ａ、３ｂを設けて、これを相補的に動作させる。これを示したものが、図５の（ｂ）である。図５の（ｂ）において、図中の記号は図５の（ａ）と同じである。なお、図５の（ｂ）のチャージポンプ回路３ａ、３ｂのそれぞれのＥＦＥＴ１、ＥＦＥＴ２の部分は図２の２Ｂａ、２Ｂｂの部分にそれぞれ相当する。
図５の（ｂ）のように相補構成にすることで、２つのチャージポンプ回路３ａ、３ｂの先に述べた図４の（ｃ）に示す電圧リプルが互いに打ち消されながら動作するので、この回路では出力電圧Ｖ２に現れるリプルを抑制することができる。
【００４３】
なお図１において、発振器／バッファ１が発振信号手段を構成し、ドライブ回路２ａ、２ｂおよびチャージポンプ回路３ａ、３ｂが負電圧発生手段を構成し、レベル制御回路４がレベル制御手段を構成する。また、出力Ｖｏｕｔ１、Ｖｏｕｔ２（＝Ｖｏｕｔ１バー）がそれぞれ発振信号とこれの相補信号に相当する。
【００４４】
実施の形態２．
図６の（ａ）は、この発明の別の実施の形態にかかる負電圧発生回路の、出力電流（ＦＥＴ増幅器のゲート電流）が流れた場合に出力電圧の変動を低減することができるレベル制御回路の一例を示す回路構成図である。なお以下の実施の形態の負電圧発生回路の全体の構成は図１のものでも図１２のものでもよい。図６の（ａ）のレベル制御回路４ａにおいて、Ｖｇ３は例えばＦＥＴ増幅器の最終段ＦＥＴのゲートバイアス電圧、Ｉｇ３はその出力電流（最終段ＦＥＴのゲート電流）、Ｉｂ１、Ｉｂ２、Ｉｓ２は回路の枝電流、Ｖｓｓはチャージポンプ回路で蓄積された負電圧（図５のＶ２に対応する）である。
【００４５】
ＱＤは定電流源用Ｄ−ｃｈＦＥＴ、Ｑｒｅｆ、Ｑｂ１１、Ｑｂ１、Ｑｂ２はＥ−ｃｈＦＥＴ、Ｄｆ、Ｄｂ１１〜Ｄｂ１３、Ｄｂ２１〜Ｄｂ２４はダイオード、Ｒｓ２、Ｒｂ１、Ｒｆは抵抗、Ｖｄｄは電源電位、ＶＴＲＩＭ２はゲートバイアス電圧Ｖｇ３の電圧レベルを設定するための外部参照電圧端子である。
【００４６】
図６の（ａ）の回路において、ＤＦＥＴＱＤ、抵抗Ｒｆ、ダイオードＤｆおよびＥＦＥＴＱｒｅｆからなる直列回路とＥＦＥＴＱｂ１はカレントミラー回路を構成している。その結果、
Ｉｂ１＝αＩｒｅｆ      ・・・（５）
（αは定数でＥＦＥＴＱｒｅｆとＥＦＥＴＱｂ１のゲート幅の比で決まる値）が負電圧Ｖｓｓに無関係に成り立つ。ここで、図中Ａで示す部分は、他の回路構成の定電流源で構成してもよい。
【００４７】
一方、ＥＦＥＴＱｂ２は負荷抵抗（抵抗負荷）Ｒｓ２または負荷抵抗Ｒｓ２の代わりに図６の（ｂ）に示す例えばＤＦＥＴと抵抗で構成される定電流源（定電流負荷）を負荷とするソースフォロワ回路で、そのゲート電圧Ｖｂ２は、外部参照電圧端子ＶＴＲＩＭ２とＥＦＥＴＱｂ１を流れる電流Ｉｂ１によって決定される。ただし、ＥＦＥＴＱｂ２は電流Ｉｂ２の値によってゲートソース間電圧がほとんど変化しないように十分な相互コンダクタンスを持つものとする。
なお、外部参照電圧端子ＶＴＲＩＭ２が外部入力電圧端子を構成する。
【００４８】
このように構成すると、電流Ｉｂ１は一定値を保ち、外部参照電圧端子ＶＴＲＩＭ２を固定すると、Ｖｂ２も一定となる。よってソースフォロワ回路の出力であるゲートバイアス電圧Ｖｇ３は、ゲート電圧Ｖｂ２に対してＥＦＥＴＱｂ２のゲート・ソース間電圧だけ降下した電圧が常に出力される。
【００４９】
ここでゲート電流Ｉｇ３が流れた場合を考える。図６（ａ）より、電流Ｉｇ３、Ｉｂ２、Ｉｓ２には、
【００５０】
Ｉｓ２＝Ｉｂ２＋Ｉｇ３      ・・・（６）
【００５１】
の関係が成り立つので、ゲート電流Ｉｇ３が流れると電流Ｉｓ２はゲート電圧Ｖｂ２が一定なのでほぼ一定で、ゲート電流Ｉｇ３が流れ込んだ分、電流Ｉｂ２が減少する。
しかし、出力電圧Ｖｇ３はＥＦＥＴＱｂ２と負荷抵抗Ｒｓ２または定電流源によって構成されるソースフォロワ出力によって得ているので、予め負荷抵抗Ｒｓ２または定電流源に流すように設定した電流Ｉｓ２よりＩｇ３が大きくなるまで出力電圧Ｖｇ３の電位はＶｂ２によってほぼ一定に保たれる。そして、電流Ｉｇ３が電流Ｉｓ２程度の大きさまたはそれ以上の大きさになると、電流Ｉｓ２は予め設定した電流値以上になるため、負荷抵抗Ｒｓ２での電圧降下が大きくなり、Ｖｇ３の電位は上昇する。即ち、出力電圧Ｖｇ３は変動する。
【００５２】
また、出力電流Ｉｇ３が図６の（ａ）に示す方向とは逆方向に流れた場合（これは図１４においてゲート電流がＢの領域を越えて正方向に流れる場合に相当する）、ソースフォロワ回路のＥＦＥＴＱｂ２が電流を負荷に送り込む通常の動作に相当するので、出力電圧Ｖｇ３の大きなレベル変動はない。
このようにこの実施の形態のレベル制御回路４ａを用いると、予め設定した電流値Ｉｓ２を出力電流Ｉｇ３が越えるまで、出力電圧Ｖｇ３の変動を低減できる。
【００５３】
図７は、図１の実施の形態１の相補型構成に図６の（ａ）に示す実施の形態２のレベル制御回路を組み合わせた場合の、図１の回路のシミュレーション結果の例である。図７において、横軸に出力電流Ｉｇ３、左側の縦軸に出力電圧Ｖｇ３および蓄積された負電圧Ｖｓｓ、右側の縦軸に出力電圧Ｖｇ３のリプルＶｇ３ｐ−ｐを示している。
【００５４】
図７より、Ａの領域の範囲まで出力電圧Ｖｇ３の出力電流Ｉｇ３による変動が抑制されていることが分かる。そして、設定した電流値Ｉｓ２＝２３０ｕＡを越えると、Ｂの領域に示すように出力電圧Ｖｇ３が上昇し始めている。この特性は、図１５の従来例と比較して大幅に改善されている。
また相補型構成にすることで、出力電圧Ｖｇ３に含まれる電圧リプルＶｇ３ｐ−ｐも０．０１Ｖ以下と低い。
【００５５】
なお、図６（ａ）ではＦＥＴ増幅器の最終段ＦＥＴのゲートバイアス電圧Ｖｇ３の分についてしか示されていないが、例えばＦＥＴ増幅器が３段のものであれば、第１および第２段のために、ＥＦＥＴＱｂ１１、Ｑｂ１、Ｑｂ２、ダイオードＤｂ１１〜Ｄｂ１３、Ｄｂ２１〜Ｄｂ２４、抵抗Ｒｓ２、Ｒｂ１、および外部参照電圧端子ＶＴＲＩＭ２からなる回路が、該回路に並列に１つ或いは２つ設けられ、そして各回路のＥＦＥＴＱｂ１の部分のＥＦＥＴのゲートが共通にＥＦＥＴＱｒｅｆのゲートに接続され、それぞれにカレントミラー回路を構成する。
【００５６】
実施の形態３．
図８は、この発明のさらに別の実施の形態の負電圧発生回路におけるレベル制御回路４ｂを示すもので、図６のレベル制御回路４ａのカレントミラー回路によって負電圧Ｖｓｓに殆ど依らずに一定電流が流れる枝（図６（ａ）のＩｂ１が流れる枝）に外部参照電圧端子ＶＴＲＩＭ２と並列に制御電圧端子ＶＰＯＣＯＮＴ２を設けることによって、ＧａＡｓＦＥＴ増幅器のバイアス電流（アイドル電流）を調整可能にすると共に、制御電圧によって動作時の出力電力を調整可能にしたものである。
【００５７】
ただし図８では、ＧａＡｓＦＥＴ増幅器が３段増幅器であると仮定して、段１段目と段２段目のための共通のＦＥＴ用ゲートバイアス電圧端子Ｖｇ１〜２と、３段目（最終段）のＦＥＴ用ゲートバイアス電圧端子Ｖｇ３を設けている。
【００５８】
図８において、Ｑａ１１、Ｑａ１２、Ｑｂ１１、Ｑｂ１２、Ｑｒｅｆ、Ｑａ１、Ｑｂ１、Ｑａ２、Ｑｂ２はＥＦＥＴ、ＱＤはＤＦＥＴ、Ｒｓ１、Ｒｓ２、Ｒａ１、Ｒｂ１、Ｒａ２、Ｒｂ２、Ｒｆは抵抗、Ｄｆ、Ｄ１〜Ｄ３、Ｄａ１１〜Ｄａ１３、Ｄａ２１〜Ｄａ２４、Ｄｂ１１〜Ｄｂ１３、Ｄｂ２１〜Ｄｂ２４はダイオード、Ｖｄｄは電源電位、ＶＴＲＩＭ１、ＶＴＲＩＭ２はそれぞれ出力電圧Ｖｇ１〜２およびＶｇ３のレベルの微調整を行う外部参照電圧端子である。
【００５９】
ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２はそれぞれ出力電圧Ｖｇ１〜２、Ｖｇ３の動作バイアス電圧を深くし（負の方向へ動かす）、ＦＥＴ増幅器の出力を抑制する（以降この動作をＡＴＴ動作と呼ぶ）ための制御電圧端子、Ｖｓｓは蓄積された負電圧、Ｉａ１、Ｉａ２、Ｉｓ１、Ｉｂ１、Ｉｂ２、Ｉｓ２、Ｉｒａ１、Ｉｒａ２、Ｉｒｂ１、Ｉｒｂ２は枝電流、Ｉｇ１〜２、Ｉｇ３は出力電流である。
なお、負荷抵抗Ｒｓ１およびＲｓ２はそれぞれ、図６の（ｂ）に示すような例えばＤＦＥＴと抵抗で構成される定電流源に置き換えられる。
また、外部参照電圧端子ＶＴＲＩＭ１、ＶＴＲＩＭ２および制御電圧端子ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２が外部入力電圧端子を構成する。
【００６０】
また、ＤＦＥＴＱＤ、抵抗Ｒｆ、ダイオードＤｆ、ＥＦＥＴＱｒｅｆからなる直列回路とＥＦＥＴＱａ１、ＥＦＥＴＱｂ１はそれぞれカレントミラー回路を構成する。その結果
【００６１】
Ｉａ１＝Ｉｂ１＝αＩｒｅｆ      ・・・（７）
【００６２】
（αは定数でＥＦＥＴＱｒｅｆとＥＦＥＴＱａ１、Ｑｂ１のゲート幅の比で決まる値）
が負電圧Ｖｓｓに無関係に成り立つ。よって、この回路の出力電流に対する出力電圧の変動は、実施の形態２で説明したように、電流Ｉｇ１〜２、Ｉｇ３が予め設定した電流Ｉｓ１、Ｉｓ２の電流値を超えるような大きな電流にならない限り、フィードバック効果によって出力電圧Ｖｇ１〜２、Ｖｇ３はほぼ一定に保たれる。
【００６３】
一方、出力電圧Ｖｇ１〜２およびＶｇ３のレベルの微調整用の外部参照電圧ＶＴＲＩＭ１、ＶＴＲＩＭ２、ＦＥＴ増幅器のＡＴＴ動作用（このＡＴＴ動作は、ＦＥＴ増幅器の出力レベルを例えば１０〜２０ｄＢ下げるために、ＦＥＴ増幅器の入力レベルを１０〜２０ｄＢ低下させる際、ＦＥＴ増幅器のバイアス電圧も小さくして、効率の低下を防ぐために行う）の制御電圧端子ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２という２種類の電圧端子を設け、これを電流分配型の回路構成にすることで、このレベル制御回路４ｂは出力電圧の微調整およびＡＴＴ動作（動作モード切り換え）を実現できる。動作は以下の通りである。
【００６４】
まずＥＦＥＴＱａ１およびＱｂ１を流れる電流Ｉａ１、Ｉｂ１はそれぞれ、電流Ｉａ１はＥＦＥＴＱａ１１と抵抗Ｒａ１の直列回路と、ＥＦＥＴＱａ１２と抵抗Ｒａ２の直列回路と、電流Ｉｂ１はＥＦＥＴＱｂ１１と抵抗Ｒｂ１の直列回路と、ＥＦＥＴＱｂ１２と抵抗Ｒｂ２の直列回路の枝に電流分配されているので次式が成り立つ。
【００６５】
Ｉｒａ１＋Ｉｒａ２＝Ｉａ１＝一定  Ｉｒｂ１＋Ｉｒｂ２＝Ｉｂ１＝一定・・・（８）
【００６６】
いまＥＦＥＴＱａ１１とＥＦＥＴＱａ１２、抵抗Ｒａ１と抵抗Ｒａ２、ＥＦＥＴＱｂ１１とＥＦＥＴＱｂ１２、そして抵抗Ｒｂ１と抵抗Ｒｂ２がそれぞれ互いに電気的に同じものであるとし、外部参照電圧ＶＴＲＩＭ１、ＶＴＲＩＭ２および制御電圧ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２が全て等しい電圧の時、
【００６７】
Ｉｒａ１＝Ｉｒａ２＝（Ｉａ１）／２    Ｉｒｂ１＝Ｉｒｂ２＝（Ｉｂ１）／２・・・（９）
【００６８】
が成り立つ。ここで、制御電圧ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２を標準値（例えば電源電圧Ｖｄｄの１／２の電圧）から０Ｖに低下させた時、Ｉｒａ２＝０、Ｉｒｂ２＝０、即ち（８）式よりＩｒａ１＝Ｉａ１、Ｉｒｂ１＝Ｉｂ２となり、抵抗Ｒａ１およびＲａ２、抵抗Ｒｂ１およびＲｂ２で生じる電圧降下は２倍になる。その結果、ＥＦＥＴＱａ２およびＱｂ２のゲート電圧は電圧降下分だけ低下し、出力電圧が低くなってＡＴＴ動作モードを実現できる。
【００６９】
また制御電圧ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２を標準値に固定し、外部参照電圧ＶＴＲＩＭ１、ＶＴＲＩＭ２を標準値（ＶＰＯＣＯＮＴ１、ＶＰＯＣＯＮＴ２と同じ：例えば電源電圧Ｖｄｄの１／２の電圧）から増加または低下させると、ＡＴＴ動作モードと同じ電流分配による電圧降下の原理で出力電圧Ｖｇ１〜２、Ｖｇ３を微調整できる。
以上が、ＦＥＴ増幅器のゲートバイアス電圧の微調整とＦＥＴ増幅器のＡＴＴ動作を実現するレベル制御回路４ｂの動作原理である。
【００７０】
図９は、バイアス微調整用の外部参照電圧ＶＴＲＩＭ１（ＶＴＲＩＭ２）を変化させた時の出力電圧Ｖｇ１〜２（Ｖｇ３）の変化の様子（Ａ）と、外部参照電圧ＶＴＲＩＭ１（＝ＶＴＲＩＭ２）の各々の値において制御電圧ＶＰＯＣＯＮＴ１（ＶＰＯＣＯＮＴ２）を標準値から０Ｖに変化させた時の出力電圧Ｖｇ１〜２（Ｖｇ３）の変化の様子（Ｂ）を示したものである。横軸に外部参照電圧ＶＴＲＩＭ１、２、左側の縦軸に出力電圧Ｖｇ１〜２、Ｖｇ３および負電圧Ｖｓｓ、右側の縦軸に電源電流Ｉｄｄを示す。
【００７１】
図に示すように、バイアス微調整用の外部参照電圧ＶＴＲＩＭ１（＝ＶＴＲＩＭ２）の変化に応じて出力電圧Ｖｇ１〜２、Ｖｇ３が変化し、また制御電圧ＶＰＯＣＯＮＴ１（＝ＶＰＯＣＯＮＴ２）を変化させたことによって出力電圧Ｖｇ１〜２、Ｖｇ３が大きく低下していることが分かる。
このような機能は、実際にＦＥＴ増幅器を負電圧発生回路でバイアス制御を行う際に有用である。
【００７２】
実施の形態４．
ＦＥＴ増幅器を負電圧発生回路と集積化して使用する場合、ＦＥＴ増幅器に使用するＦＥＴのスレシホールド電圧Ｖｔｈのバラツキにより所望のゲートバイアス電圧がかなり異なる場合が多く、このバラツキの低減はＦＥＴ増幅器を量産、製造する場合に歩留まりに大きく影響する。
先の実施の形態３では、このバラツキを調整することができる回路構成の提案であった。
【００７３】
この実施の形態４ではさらに、この調整の調整量の低減、または無調整化を図るために、図６または図８のレベル制御回路の定電流源用のＤＦＥＴ  ＱＤをＦＥＴ増幅器に使用しているＦＥＴと同じ種類のＦＥＴで構成したものである。
【００７４】
これにより、ＦＥＴ増幅器の増幅用ＦＥＴのスレシホールド電圧Ｖｔｈのバラツキに応じてカレントミラー回路が動作するので、出力電圧Ｖｇ１〜２、Ｖｇ３もスレシホールド電圧Ｖｔｈのバラツキに応じて変化する。従って、負電圧発生回路をＦＥＴ増幅器と集積化してワンチップで構成し、負電圧発生回路のレベル制御回路の定電流源用のＤＦＥＴ  ＱＤをＦＥＴ増幅器の増幅用のＦＥＴと同じ種類のＦＥＴで構成することで、ゲートバイアス電圧調整の際の調整量の低減、または無調整化を図ることが可能となる。
【００７５】
実施の形態５．
この実施の形態では、先の実施の形態４と同様の目的を実現するために、図６または図８のレベル制御回路の電圧調整用の外部参照電圧端子ＶＴＲＩＭ１、ＶＴＲＩＭ２に、図１０に示すような定電圧供給回路１０をそれぞれ接続したものである。
【００７６】
図１０において、Ｒｐ１、Ｒｐ２、Ｒｐ３は抵抗、ＱＰはＦＥＴ増幅器と同じ種類のＦＥＴである。ＦＥＴ  ＱＰをＦＥＴ増幅器と同じ種類のＦＥＴで製造することにより、そのＦＥＴのスレシホールド電圧Ｖｔｈに応じて電流Ｉｐが変化し、電圧降下Ｒｐ１・Ｉｐが変化する。
【００７７】
従って、ＦＥＴ増幅器を負電圧発生回路と集積化してワンチップで構成し、負電圧発生回路のレベル制御回路の電圧調整用の外部参照電圧端子ＶＴＲＩＭ１、ＶＴＲＩＭ２に一定電圧を供給する定電圧供給回路１０を接続し、その回路の定電流部に使用されるＤＦＥＴ  ＱｐをＦＥＴ増幅器の増幅用のＦＥＴと同じ種類のＦＥＴで構成することで、ゲートバイアス電圧調整の際の調整量の低減、または無調整化を図ることが可能となる。
【００７８】
【発明の効果】
以上のようにこの発明では、負電圧を発生する回路を相補構成にすることで、２つのチャージポンプ回路が電圧リプルを互いに打ち消しあいながら動作するので、出力電圧に現れるリプルを抑制し、これにより、より安定して負電圧を供給でき、例えばＦＥＴ増幅器に接続されて、これの増幅用のＦＥＴにゲートバイアス電圧を供給する際には、ＦＥＴ増幅器の出力に含まれる可能性のある不要なスプリアス成分を除去することができる負電圧発生回路を提供できる等の効果が得られる。
【００７９】
また、レベル制御手段を、発生された負電圧を共通レベルとして、出力電圧を決めるトランジスタを抵抗負荷および定電流負荷のいずれかを負荷とするソースフォロア回路とすると共に、このトランジスタのゲート電圧を一定にするためのカレントミラー回路を設けるようにして構成したので、出力電圧の出力電流による変動を低減でき、これにより、より安定して負電圧を供給できる負電圧発生回路が提供できる等の効果が得られる。
【００８０】
また、カレントミラー回路によって負電圧に依らずに一定電流が流れる、トランジスタのゲートに接続された枝回路に、外部から電圧が印加されて出力電圧の調整を行う外部入力電圧端子をさらに設けたので、出力される負電圧の微調整が可能な負電圧発生回路が提供できる等の効果が得られる。
【００８１】
また、カレントミラー回路によって負電圧に依らずに一定電流が流れる枝回路に、それぞれ外部入力電圧端子と抵抗からなる２つの電流分配回路をさらに設けたので、負電圧を供給するためにＦＥＴ増幅器に接続された時のＦＥＴ増幅器のバイアス電流の調整と増幅動作時の出力電力を調整を可能にした負電圧発生回路が提供できる等の効果が得られる。
【００８２】
また、負電圧発生回路を負電圧を供給するＦＥＴ増幅器とワンチップで構成し、カレントミラー回路の定電流部のＦＥＴをＦＥＴ増幅器と同じ種類のＦＥＴで構成するようにしたので、ＦＥＴ増幅器のＦＥＴのスレシホールドレベルのバラツキによるゲートバイアス電圧の調整量の低減、または無調整化が図れる負電圧発生回路が提供できる等の効果が得られる。
【００８３】
また、負電圧発生回路を負電圧を供給するＦＥＴ増幅器とワンチップで構成し、外部入力電圧端子に、抵抗と定電流部からなる一定電圧を印加する定電圧供給回路を接続し、この定電流部のＦＥＴをＦＥＴ増幅器と同じ種類のＦＥＴで構成するようにしたので、ＦＥＴ増幅器のＦＥＴのスレシホールドレベルのバラツキによるゲートバイアス電圧の調整量の低減、または無調整化が図れる負電圧発生回路が提供できる等の効果が得られる。
【図面の簡単な説明】
【図１】実施の形態１の負電圧発生回路のブロック図である。
【図２】実施の形態１の外部入力信号用バッファとドライブ回路の構成例を示す回路図である。
【図３】実施の形態１の発振器の構成例を示す回路図である。
【図４】負電圧発生回路の動作原理を説明するための図である。
【図５】負電圧発生回路のチャージポンプ回路の構成例を示す回路図である。
【図６】実施の形態２の負電圧発生回路に用いるレベル制御回路の原理的構成図である。
【図７】実施の形態１の相補型構成に実施の形態２のレベル制御回路を組み合わせた負電圧発生回路の出力特性のシミュレーション結果を示した図である。
【図８】実施の形態３の負電圧発生回路に用いるレベル制御回路の原理的構成図である。
【図９】実施の形態３の負電圧発生回路の出力特性のシミュレーション結果を示した図である。
【図１０】実施の形態５の負電圧発生回路で使用する定電圧供給回路の構成例を示す回路図である。
【図１１】負電圧発生回路とＦＥＴ増幅器を組み合わせて使用する場合の構成を示す図である。
【図１２】一般的な負電圧発生回路の構成を示すブロック図である。
【図１３】従来の負電圧発生回路の一例を示す回路図である。
【図１４】一般的なＦＥＴ増幅器に使用するＦＥＴの入出力特性例を示す図である。
【図１５】従来の負電圧発生回路の出力特性例を示す図である。
【符号の説明】
１  発振器／外部入力信号用バッファ（発振器／バッファ）、２ａ，２ｂ  ドライブ回路、３ａ，３ｂ  チャージポンプ回路、４，４ａ，４ｂ  レベル制御回路、１０  定電圧供給回路、ＡＭＰ  ＦＥＴ増幅器、ＮＶＧ１  負電圧発生回路。
【図１】
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【図２】
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【図３】
0003561060.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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