【事件の表示】
　特願２００２−　１９６２４「フラッシュメモリセルの構造、その製造方法、及び操作方法」拒絶査定不服審判事件〔平成１４年　９月２０日出願公開、特開２００２−２７０７０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年１月２９日（パリ条約による優先権主張２００１年１月３０日、台湾）の出願であって、平成１８年２月２７日付けで拒絶査定がなされ、これに対して同年６月５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２０年７月４日付けで審尋がなされ、その後同年９月１７日に回答書が提出されたものである。
　
　
第２．平成１８年６月５日付けの手続補正（以下、「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１８年６月５日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容
　本件補正は、明細書全文を補正するものであって、補正後の特許請求の範囲の請求項２０（以下、「補正後の請求項２０」という。）に係る発明は以下のとおりである。
「【請求項２０】
　第１導電タイプベース層を形成し、当該第１導電タイプベース層上にディープ第２導電タイプウェル領域を形成し、更に第１導電タイプウェル領域を当該ディープ第２導電タイプウェル領域の上に形成する工程と、
　第１酸化層を前記第１導電タイプウェル領域の表面に形成し、スタック構造ゲートを当該第１酸化層の一部表面上に形成する工程と、
　第１導電タイプドーピング領域をドレインとして、前記第１酸化層の下面で、且つ前記スタック構造ゲート下方の側面に形成する工程と、
　シャロ第２導電タイプドーピング領域を前記第１導電タイプドーピング領域の側面で且つ前記スタック構造ゲートの下方の位置に形成し、更に前記ディープ第２導電タイプドーピング領域を形成する工程と、
　を有し、
　前記ディープ第２導電タイプドーピング領域は、前記第１導電タイプドーピング領域の下方に位置し、前記ディープ第２導電タイプドーピング領域の一端は、前記シャロ第２導電タイプドーピング領域と接続し、
　前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続することを特徴とする、
　フラッシュメモリセルの製造方法。」
　
（２）補正事項の整理
　本件補正のうち、特許請求の範囲についての補正事項を整理すると、以下のとおりである。
　［補正事項１］
　補正前の請求項２０の「前記ディープ第２導電タイプドーピング領域は、前記第１導電タイプドーピング領域の下方に位置し、前記ディープ第２導電タイプドーピング領域の一端は、前記シャロ第２導電タイプドーピング領域と接続する」を、
　補正後の請求項２０の「前記ディープ第２導電タイプドーピング領域は、前記第１導電タイプドーピング領域の下方に位置し、前記ディープ第２導電タイプドーピング領域の一端は、前記シャロ第２導電タイプドーピング領域と接続し、　前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続する」と補正すること。
　
（３）本件補正についての検討
［補正事項１について］
　補正事項１についての補正は、補正前の請求項２０に対して、実質的に、「前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続する」という事項を追加するものであるが、互いに導電タイプの異なる「第１導電タイプのドーピング領域」と「第２導電タイプのディープドーピング領域」とを電気的に短絡接続するためには、該短絡接続のための工程が必要であるから、当該補正は、実質的に「前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続する」工程を追加するものであり、補正前の請求項２０に記載された発明を特定するための事項を概念的に下位に限定するものではない。
　よって、補正事項１についての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、補正事項１についての補正が、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　
　したがって、補正事項１についての補正を含む本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
　
第３．本願発明 
　平成１８年６月５日付けの手続補正は、上記第２．において検討したとおり却下されたので、本願の請求項１ないし２０に係る発明は、平成１８年１月１６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２０に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「チャネル書き込み／消去を行うフラッシュメモリセル構造であって、
　第１導電タイプの第１ウェル領域と、
　前記第１ウェル領域上に位置する第２導電タイプの第２ウェル領域と、
　前記第２ウェル領域上に位置する第１導電タイプの第３ウェル領域と、
　前記第３ウェル領域上に位置する第１酸化層と、
　前記第１酸化層上に位置するスタック構造ゲートと、
　前記第１酸化層下方で、且つ前記スタック構造ゲートの側面に位置し、ドレインとなる第１導電タイプのドーピング領域と、
　前記スタック構造ゲートの下面で、且つ前記第１導電タイプのドーピング領域の側面に位置する第２導電タイプのシャロドーピング領域と、
　前記第１導電タイプのドーピング領域の下面に位置し、前記第２導電タイプのシャロドーピング領域と接続する第２導電タイプのディープドーピング領域と、
　を有し、
　前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続することを特徴とする、
　フラッシュメモリセル。」
　
　
第４．刊行物に記載された発明
　
　刊行物１：特開平１１−３３０２８０号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平１１−３３０２８０号公報（以下、「刊行物１」という。）には、図１、図４ないし図１０とともに、以下の事項が記載されている。
「【０００２】
【従来の技術】図１（ａ）において、従来技術のフラッシュメモリーセル（flash memory cell）の構造は、基板１０上においてドレイン１１およびソース１２をフィールド酸化膜１３，１３間に設けるとともに、１組のスタックトゲート（stacked gate）を形成して、制御ゲート（controlling gate）１４ならびにフローティングゲート（floating gate）１５とするものであった。ゲート電圧ＶＧを制御ゲート１４に印加して、このフラッシュメモリーセルを制御すると同時に、フローティングゲート１５を浮遊状態として、外部と絶縁していた。また、基板１０とドレイン１１とソース１２との間にイオン注入してＰ型ウェル（P-well）１６を形成していた。」
　「【０００９】
【課題を解決するための手段】上記課題を解決し、所望の目的を達成するために、この発明にかかるチャネル消去／書込によるフラッシュメモリーセル構造において、先ずドレインならびにソースを形成する、例えばＮ型のイオンをドーピングする前に、ドレインおよびソースとは異なる、例えばＰ型のイオンをドーピングして、深さが浅い（shallow）ドーピング領域を形成する。次に、Ｎ型イオンを注入してフラッシュメモリーセルのドレインとするとともに、このドレインの下方に深さが深い（deep）Ｐ型ドーピング領域を形成し、Ｐ型ウェルとする。１つのＰ型ウェルが１つのドレインドーピング領域に対応するだけなので、Ｐ型ウェルおよびドレインドーピング領域を短絡連接することができるだけでなく、ソースまたは隣接したフラッシュメモリーセルの正常な操作に影響を及ぼすことがない。また、このようなフラッシュメモリーセル構造に対応して、製造方法ならびに操作方法も同様に導き出すことができる。
【００１０】
【発明の実施の形態】以下、この発明にかかる好適な実施形態を図面に基づいて説明する。図２（ａ）において、基板２０には、第１フィールド酸化膜２１と、スタックトゲートＧとが形成され、第１フィールド酸化膜２１の下方にはチャネルストップ膜２２が形成されており、このチャネルストップ膜２２をＮ型イオンドーピング領域とすることができる。スタックトゲートＧは、一般のフラッシュメモリーと同様に、制御ゲート２３およびフローティングゲート２４からなっている。そして、このフラッシュメモリーセル構造は、第１型イオンドーピング領域２５と、浅い第２型イオンドーピング領域２６と、深い第２型イオンドーピング領域２７とを備えている。第１型イオンドーピング領域２５は、Ｎ型イオンドーピング領域２５とすることができ、第１フィールド酸化膜２１とスタックトゲートＧとの間にあり、このフラッシュメモリーセルのドレイン２５とすることができる。また、浅い第２型イオンドーピング領域２６は、浅いＰ型イオンドーピング領域２６とすることができ、Ｎ型イオンドーピング領域２５付近で、かつスタックトゲートＧの下方に形成することができる。さらに、深い第２型イオンドーピング領域２７は、浅いＰ型イオンドーピング領域２６と同じイオンであり、Ｎ型イオンドーピング領域２５の下方にあって、一辺が第１フィールド酸化膜２１に接し、他辺が浅いＰ型イオンドーピング領域２６に接し、そのドーピング深さが浅いＰ型イオンドーピング領域２６よりも遥かに大きなものとなって、Ｐ型ウェル２７となっている。
【００１１】なお、この発明によれば、ソースがドレインの反対側にある必要はなく、理論上は、ソースを任意の位置に配置することができる。図２（ｂ）（ｃ）では、ソースがドレインの反対側にある実施例を示しているが、この発明は、この実施例に限定されるものではない。
【００１２】図２（ｂ）において、図示した構造は、従来技術の構造に類似しているが、ソースドーピング領域２８が浅いＰ型イオンドーピング領域２６付近に形成されて、ソース２８となるとともに、ソース２８の下方にソース２８と同じイオンがドーピングされて、濃度が小さい浅いドーピング領域２９となっている。
【００１３】図２（ｃ）において、図２（ｂ）の浅いドーピング領域２９をＬＤＤ（Lightly Doped Drain）構造のドーピング領域２９´，２９´に置き換えた構造を示す。
【００１４】図２（ｄ）において、別な構造を示すと、浅いＰ型イオンドーピング領域２６とソース２８との間に、第２フィールド酸化膜２１´ならびに第２Ｎ型イオンチャネルストップ膜２２´を形成しており、この第２Ｎ型イオンチャネルストップ膜２２´が第２フィールド酸化膜２１´の下方に位置している。
【００１５】図３において、ソースを図示していないが、ワード線（word line）である制御ゲート２４と、フローティングゲート２４と、ドレイン２５とを備えるフラッシュメモリーセルをフィールド酸化膜２１により素子分離しており、能動領域が３面をフィールド酸化膜２１で囲まれ、このフィールド酸化膜２１の下方には、ソース（図示せず）ならびにドレイン２５と同じイオンをドーピングしたチャネルストップ膜（図示せず）を形成している。この構造において、電子をフローティングゲート２４からチャネルを介してソースへ注入、あるいは電子をドレインからチャネルを介してソースへ伝送する時、そのルートが、従来技術と同じ経路Ａのほかに、経路Ｂも存在する。電子は、フィールド酸化膜２１下方のチャネルストップ膜を経てソースに伝送される。ソースは、必要に応じてその位置を選択することができるので、そのドレイン電流の経路には選択性が存在する。また、ドレイン電流（drain current）の大きさは、経路の広さに正比例し、その長さに反比例するので、比較的短い経路Ｂにより比較的大きなドレイン電流となる。さらに、この発明にかかるフラッシュメモリーセル構造では、ソースの位置に対する制限がないので、集積密度が向上した時、ドレイン電流がフィールド酸化膜２１下方のチャネルストップ膜を経て電子をソースへ伝送することができるとともに、従来技術のようなソースとドレインとが連通してしまう問題が発生しないから、集積密度を向上させることができる。
【００１６】図４（ａ）（ｂ）において、この発明にかかるフラッシュメモリーセル構造につき、ドレイン２５およびＰ型ウェル２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接することができる。図４（ａ）の場合、金属コンタクト３０でドレイン２５およびＰ型ウェル２７の界面を貫通して短絡連接することができ、図４（ｂ）の場合、外部に露出されたドレイン２５およびＰ型ウェル２７を金属コンタクト３０で短絡連接することができる。」
　
　０００２段落には「図１（ａ）」、００１０段落には「図２（ａ）」、００１１段落には「図２（ｂ）（ｃ）」、００１２段落には「図２（ｂ）」、００１３段落には「図２（ｃ）」及び「図２（ｂ）」、００１４段落には「図２（ｄ）」、００１５段落には「図３」、００１６段落には「図４（ａ）（ｂ）」、「図４（ａ）」及び「図４（ｂ）」と記載されているが、これらはいずれも図面と対応しておらず、「図１（ａ）」、「図２（ａ）」、「図２（ｂ）（ｃ）」、「図２（ｂ）」、「図２（ｃ）」、「図２（ｄ）」、「図３」、「図４（ａ）（ｂ）」、「図４（ａ）」及び「図４（ｂ）」は、それぞれ、「図１」、「図４」、「図５　６」、「図５」、「図６」、「図７」、「図８」、「図９　１０」、「図９」及び「図１０」の誤記と認める。
　また、００１５段落には「制御ゲート２４」と記載されているが、００１０段落には「制御ゲート２３」、符号の説明には「２３　制御ゲート」と記載されており、「制御ゲート２４」は「制御ゲート２３」の誤記と認める。
　
　刊行物１の図９及び図１０の実施形態に関しては、００１６段落に部分的な記載があるのみであるが、図４ないし図７の実施形態に関するセル断面構造の記載及び図８の実施形態に関するセル平面構造の記載を援用できることは明らかである。
　よって、刊行物１には、００１０段落に記載された、「基板２０には、第１フィールド酸化膜２１と、」「制御ゲート２３およびフローティングゲート２４からな」る「スタックトゲートＧとが形成され」ており、「第１フィールド酸化膜２１とスタックトゲートＧとの間にあり、」「ドレイン２５とすることができる」「Ｎ型イオンドーピング領域２５」と、「Ｎ型イオンドーピング領域２５付近で、かつスタックトゲートＧの下方に形成することができる」「浅いＰ型イオンドーピング領域２６」と、「Ｎ型イオンドーピング領域２５の下方にあって、一辺が第１フィールド酸化膜２１に接し、他辺が浅いＰ型イオンドーピング領域２６に接し、そのドーピング深さが浅いＰ型イオンドーピング領域２６よりも遥かに大きなものとなって、Ｐ型ウェル２７となっている」「深い第２型（Ｐ型）イオンドーピング領域２７とを備え」、かつ、００１６段落に記載された、「ドレイン２５およびＰ型ウェル２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接」した「フラッシュメモリーセル構造」が、実質的に記載されているものと認められる。
　また、００１０段落の「スタックトゲートＧは、一般のフラッシュメモリーと同様に、制御ゲート２３およびフローティングゲート２４からなっている。」との記載及び０００２段落の従来の技術としての「フローティングゲート１５を浮遊状態として、外部と絶縁していた。」との記載より、「フローティングゲート２４」がその下方の「浅いＰ型イオンドーピング領域２６」とも絶縁しているのは明らかであり、チャネル形成領域とフローティングゲートとの間に「トンネル絶縁層」等と称される絶縁層を挿入することがフラッシュメモリの技術分野における技術常識であることも勘案すれば、刊行物１の図９及び図１０において、「フローティングゲート２４」と「浅いＰ型イオンドーピング領域２６」の間に位置する番号が付与されていない部分が、「フローティングゲート２４」を「浅いＰ型イオンドーピング領域２６」と絶縁するための絶縁層を示していることは、明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
「チャネル消去／書込によるフラッシュメモリーセル構造において、
　基板２０には、第１フィールド酸化膜２１と、制御ゲート２３およびフローティングゲート２４からなるスタックトゲートＧとが形成されており、
　前記第１フィールド酸化膜２１と前記スタックトゲートＧとの間にあり、ドレインとすることができるＮ型イオンドーピング領域２５と、
　前記Ｎ型イオンドーピング領域２５付近で、かつ前記スタックトゲートＧの下方に形成することができる浅いＰ型イオンドーピング領域２６と、
　前記Ｎ型イオンドーピング領域２５の下方にあって、一辺が前記第１フィールド酸化膜２１に接し、他辺が前記浅いＰ型イオンドーピング領域２６に接し、そのドーピング深さが前記浅いＰ型イオンドーピング領域２６よりも遥かに大きなものとなって、Ｐ型ウェルとなっている深いＰ型イオンドーピング領域２７と、
を備え、
　前記Ｎ型イオンドーピング領域２５および前記深いＰ型イオンドーピング領域２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接し、
　前記フローティングゲート２４と前記浅いＰ型イオンドーピング領域２６の間に、前記フローティングゲート２４と前記浅いＰ型イオンドーピング領域２６とを絶縁するための絶縁層をさらに備えた、
フラッシュメモリーセル構造。」
　
　刊行物２：特開平７−５７４８６号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平７−５７４８６号公報（以下、「刊行物２」という。）には、図３とともに、以下の事項が記載されている。
「【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。図３は、本発明による駆動方法が適用されるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイおよびその周辺回路の断面構造図である。図３において、コントロールゲート１１およびフローティングゲート１２が例えばＮ型の半導体基板１３上に絶縁膜（図示せず）を介して積層され、フローティングゲート１２は当該絶縁膜によって周囲から電気的に絶縁されている。また、半導体基板１３の表面側に形成されたＰウェル１４内には、Ｎ型不純物の拡散によってソース１５およびドレイン１６が形成されている。
【００１４】以上により、フローティングゲート型のＮチャネルＭＯＳトランジスタからなるメモリセル１７が構成されている。なお、メモリセル１７は、半導体基板１３にＰウェル１８が形成され、さらにＰウェル１８内にＮウェル１９が形成され、そのＮウェル１９内にＰウェル１４が形成されたウェル‐イン‐ウェル（well-in-well）構造となっている。このメモリセル１７がアレイ状に配列されてＮＡＮＤ型ＥＥＰＲＯＭのセルアレイを構成している。」
　
　
第５．対比
　本願発明と刊行物発明とを対比・検討する。
　
（ａ）刊行物発明の「チャネル消去／書込によるフラッシュメモリーセル構造」は、本願発明の「チャネル書き込み／消去を行うフラッシュメモリセル構造」に相当する。
（ｂ）刊行物発明の「Ｎ型」及び「Ｐ型」は、各々本願発明の「第１導電タイプ」及び「第２導電タイプ」に相当する。
（ｃ）刊行物発明の「基板２０」は、導電型について明記されていないが、刊行物１の００１１段落の「なお、この発明によれば、ソースがドレインの反対側にある必要はなく、理論上は、ソースを任意の位置に配置することができる。」との記載及び刊行物１の００１５段落の「この構造において、電子をフローティングゲート２４からチャネルを介してソースへ注入、あるいは電子をドレインからチャネルを介してソースへ伝送する時、そのルートが、従来技術と同じ経路Ａのほかに、経路Ｂも存在する。・・・比較的短い経路Ｂにより比較的大きなドレイン電流となる。」との記載を勘案すれば、「Ｐ型ウェルとなっている深いＰ型イオンドーピング領域２７」等とは異なる導電型、すなわち、Ｎ型であることは明らかである。よって、刊行物発明の「基板２０」と、本願発明の「第１導電タイプの第３ウェル領域」とは、第１導電タイプの半導体領域である点で共通する。
（ｄ）刊行物発明の「絶縁層」は、本願発明の「前記第３ウェル領域上に位置する第１酸化層」に対応し、酸化層は絶縁層の一種であるから、刊行物発明の「絶縁層」と本願発明の「第１酸化層」とは、「絶縁層」である点で共通する。
（ｅ）刊行物発明の「スタックトゲートＧ」は、本願発明の「スタック構造ゲート」に相当する。また、刊行物発明の「スタックトゲートＧ」は、「絶縁層」が「前記フローティングゲート２４と前記浅いＰ型イオンドーピング領域２６の間」に形成されたものであることを参酌すれば、「絶縁層」上に位置するものであることは明らかであるから、本願発明の「前記第１酸化層上に位置するスタック構造ゲート」とは「絶縁層上に位置する」点で共通する。
（ｆ）刊行物発明の「Ｎ型イオンドーピング領域２５」は、「前記第１フィールド酸化膜２１と前記スタックトゲートＧとの間にあ」り、図９及び図１０を参照すれば、「スタックトゲートＧ」の側面に位置することは明らかである。よって、刊行物発明の「前記第１フィールド酸化膜２１と前記スタックトゲートＧとの間にあり、ドレインとすることができるＮ型イオンドーピング領域２５」は、本願発明の「前記スタック構造ゲートの側面に位置し、ドレインとなる第１導電タイプのドーピング領域」に相当する。
（ｇ）刊行物発明の「浅いＰ型イオンドーピング領域２６」は、「前記Ｎ型イオンドーピング領域２５付近で、かつ前記スタックトゲートＧの下方に形成することができる」ものであるが、図９及び図１０を参照すれば、「浅いＰ型イオンドーピング領域２６」が「Ｎ型イオンドーピング領域２５」の側面に位置することは明らかである。よって、刊行物発明の「前記Ｎ型イオンドーピング領域２５付近で、かつ前記スタックトゲートＧの下方に形成することができる浅いＰ型イオンドーピング領域２６」は、本願発明の「前記スタック構造ゲートの下面で、且つ前記第１導電タイプのドーピング領域の側面に位置する第２導電タイプのシャロドーピング領域」に相当する。
（ｈ）刊行物発明の「前記Ｎ型イオンドーピング領域２５の下方にあって、」「他辺が前記浅いＰ型イオンドーピング領域２６に接し、」「Ｐ型ウェルとなっている深いＰ型イオンドーピング領域２７」は、本願発明の「前記第１導電タイプのドーピング領域の下面に位置し、前記第２導電タイプのシャロドーピング領域と接続する第２導電タイプのディープドーピング領域」に相当する。
（ｉ）刊行物発明の「前記Ｎ型イオンドーピング領域２５および前記深いＰ型イオンドーピング領域２７を電気的な短絡、例えば金属コンタクト（metal contact）３０により短絡連接（する）」は、本願発明の「前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続する」に相当する。
（ｊ）刊行物発明の「フラッシュメモリーセル構造」は、本願発明の「フラッシュメモリセル」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「チャネル書き込み／消去を行うフラッシュメモリセル構造であって、
　第１導電タイプの半導体領域と、
　前記第１導電タイプの半導体領域上に位置する絶縁層と、
　前記絶縁層上に位置するスタック構造ゲートと、
　前記スタック構造ゲートの側面に位置し、ドレインとなる第１導電タイプのドーピング領域と、
　前記スタック構造ゲートの下面で、且つ前記第１導電タイプのドーピング領域の側面に位置する第２導電タイプのシャロドーピング領域と、
　前記第１導電タイプのドーピング領域の下面に位置し、前記第２導電タイプのシャロドーピング領域と接続する第２導電タイプのディープドーピング領域と、
　を有し、
　前記第１導電タイプのドーピング領域は、前記第２導電タイプのディープドーピング領域と電気的に短絡接続することを特徴とする、
　フラッシュメモリセル。」
である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、第１導電タイプの半導体領域が「第１導電タイプの第３ウェル領域」であり、「第１導電タイプの第１ウェル領域と、　前記第１ウェル領域上に位置する第２導電タイプの第２ウェル領域と、　前記第２ウェル領域上に位置する第１導電タイプの第３ウェル領域」を備えるものであるのに対し、刊行物発明は、第１導電タイプの半導体領域が「Ｎ型」の「基板２０」である点。
（相違点２）
　本願発明は絶縁層が「第１酸化層」であるのに対し、刊行物発明はそのような特定がなされていない点。
（相違点３）
　本願発明は「スタック構造ゲート」が「前記第１酸化膜上に位置する」のに対し、刊行物発明は「スタックトゲートＧ」が「絶縁層」上に位置する点。
（相違点４）
　本願発明は、「ドレインとなる第１導電タイプのドーピング領域」が「前記第１酸化層下方で、且つ前記スタック構造ゲートの側面に位置」するのに対し、刊行物発明は、「ドレインとすることができるＮ型イオンドーピング領域２５」が「前記第１フィールド酸化膜２１と前記スタックトゲートＧとの間にあ」る点。
　
第６．当審の判断
　以下、上記各相違点について、それぞれ検討する。
（相違点１について）
（ア）刊行物２の００１３段落ないし００１４段落の「図３は、本発明による駆動方法が適用されるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイおよびその周辺回路の断面構造図である。・・・メモリセル１７は、半導体基板１３にＰウェル１８が形成され、さらにＰウェル１８内にＮウェル１９が形成され、そのＮウェル１９内にＰウェル１４が形成されたウェル‐イン‐ウェル（well-in-well）構造となっている。このメモリセル１７がアレイ状に配列されてＮＡＮＤ型ＥＥＰＲＯＭのセルアレイを構成している。」との記載及び図３より、刊行物２には、「メモリセル１７」を「半導体基板１３」に形成された「ウェル‐イン‐ウェル（well-in-well）構造」（多重ウェル構造）のウェル内に搭載し、周辺回路から分離することが記載されており、半導体集積回路の技術分野において、このようなウェル構造によってメモリセルを周辺回路から電気的に分離することは、本願の優先権主張の日前に、当業者において周知である。
（イ）フラッシュメモリは、一般に周辺回路を伴う集積回路であって、しかも周辺回路は、書き込み・消去・読み出し等の様々な動作を行うために様々な電位を発生させるものであり、また、メモリセルは、ＮＡＮＤ型・ＮＯＲ型等の種類にかかわらず、上記周辺回路とは独立した動作を行うために、上記周辺回路から分離されて独立した電位が印加される必要があることも、本願の優先権主張の日前に、当業者において周知である。よって、刊行物発明において、メモリセルを周辺回路から電気的に分離するという目的のために、刊行物２等に記載された周知の「ウェル‐イン‐ウェル（well-in-well）構造」を採用し、メモリセルをウェル‐イン‐ウェル構造のウェル内に形成することは、当業者が容易になし得たことである。
（ウ）そしてその際に、ウェル‐イン‐ウェル構造のウェルを何重にし、各々のウェルの導電型を何にするかについては、基板の導電型、メモリセルの導電型、メモリセルの構造及び動作、周辺回路の構造及び動作、求める分離の程度、各領域に与えられる電位等の様々な条件に応じて当業者が適宜決定すべきことである。よって、刊行物発明において、メモリセルが形成される領域を、「Ｎ型」の「基板２０」に代えてＮ型−Ｐ型−Ｎ型のウェル‐イン‐ウェル構造とし、本願発明のごとく、「第１導電タイプの第１ウェル領域と、　前記第１ウェル領域上に位置する第２導電タイプの第２ウェル領域と、　前記第２ウェル領域上に位置する第１導電タイプの第３ウェル領域」を備えたものとすることも、単なる設計的事項にすぎない。
　
（相違点２、３及び４について）
　相違点２、３及び４については、以下でまとめて検討する。
（ア）フラッシュメモリの技術分野において、フローティングゲート下の絶縁層を薄いシリコン酸化膜で構成し、さらに該シリコン酸化膜をドレイン領域上に厚く延長させて一体化した構造は、以下の周知文献１ないし４に記載されるように、本願の優先権主張の日前に、当業者において周知である。
　
　周知文献１：特表平９−５０７６１６号公報
　周知文献１には、図１とともに，以下の事項が記載されている。
「図１の半導体装置は例えば珪素より成る半導体本体１を具え、この半導体本体は表面２に隣接する第１導電型、本例ではｐ型の表面領域３を有する。この表面領域には、ソース領域４と、ドレイン領域５と、これらソース及びドレイン領域間に位置するチャネル６とを有する電界効果トランジスタの形態の不揮発性メモリ素子が設けられている。ソース領域及びドレイン領域はｎ型表面区域を以て構成され、これらにそれぞれソース電極７及びドレイン電極８が設けられている。チャネル６の上方には珪素より成るフローティングゲート電極９があり、このフローティングゲート電極は、通常酸化珪素より成る誘電体層１０によりチャネル６から分離されている。ゲート電極９はあらゆる面で電気絶縁材料で囲まれている為、不揮発性情報を電荷の形態で電極９上に蓄積しうる。フローティングゲート電極９の上方には通常の制御電極１１があり、この制御電極は間挿誘電体層１２によりフローティングゲート電極から絶縁されている。
　書き込みは、電流をソース領域からドレイン領域に流すことによりソース領域４に隣接して発生される熱い電子を以て行なわれる。この目的のために、チャネル内でソース側に高電界を発生させる手段がソース領域４の付近で半導体装置に設けられている。この高電界中で電子が加速される。本発明によれば、この手段がゲート誘電体１０の厚肉部分１３を有し、ソース領域４のｐｎ接合２５がこの厚肉部分１３の下側で半導体本体１の表面２に交差するようにする。フローティングゲート電極９とソース領域４との互いに対向する縁部を少なくとも殆ど一致させ、少なくともゲート電極９が、厚肉部分１３の下側でソース領域に隣接するチャネル部分の上方に延在するようにする。ドレイン領域５のｐｎ接合２６を、図１から明らかなようにゲート酸化物１０が厚肉部分１３の領域におけるよりも薄肉となっているチャネル６中の位置で表面２と交差させ、大きな電界がチャネルのドレイン側にも形成されないようにする。本例では、フローティングゲート電極と制御電極とを積層体の形態で設ける為、これらの電極の縁部は少なくともチャネルの長手方向で一致し且つこれら電極の双方がソース領域４及びドレイン領域５間のチャネル全体を被覆する。
　ゲート酸化物の厚肉部分１３はそれ自体既知の種々の方法で得ることができる。半導体本体及びフローティングゲート電極９が珪素より成りゲート電極１０が酸化珪素より成っている本例では、厚肉部分１３は、少なくとも部分的にソース領域４の区域における珪素材料の熱酸化により得られる酸化物層を以て構成される。この酸化物はチャネルの方向でソース領域４に向かって徐々に厚肉となっており、このことはチャネル中の電界分布にとって好ましいことである。チャネルの反対側、即ちドレイン側においても、この酸化物の第２の厚肉部分１４をこの酸化工程中形成しうる。この厚肉部分はチャネル６からある距離の位置でドレイン領域５上に位置し、従ってチャネル中の電界分布に全く或いは殆ど影響を及ぼさない。本例では、第２の厚肉部分１４の下側でチャネル６まで延在する延長部５ａをドレイン領域に設けることにより、ソース領域とドレイン領域との間の対称性が得られる。」（第７頁第７行ないし第８頁第１６行）
　
　周知文献２：特開平１１−１５４７１１号公報
　周知文献２には、図１とともに，以下の事項が記載されている。
「【００２５】
【発明の実施の形態】以下、この発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の一形態にかかる半導体装置の製造方法の概略を、スタックトゲート構造を有する、ＮＯＲ型フラッシュＥＥＰＲＯＭに適用した場合を例に示すものである。
【００２６】まず、たとえば図１（ａ）に示すように、ウェル領域の形成や素子分離領域の形成などの工程を経て、半導体基板１１の表面に素子領域を形成する。次いで、熱酸化法により、素子領域上にトンネル酸化膜（絶縁膜）１２を形成する。」
「【００３４】続いて、浮遊ゲート電極１３の側壁部と制御ゲート電極１５の上部および側壁部とに、ＳｉＯＮ膜１８を選択的に形成した状態において、酸化性雰囲気中にてアニール処理を施すことにより、後酸化工程での処理が実行される。
【００３５】すると、たとえば図１（ｅ）に示すように、浮遊ゲート電極１３の側壁部と制御ゲート電極１５の上部および側壁部とにはＳｉＯＮ膜１８が形成されているため、トンネル酸化膜１２もしくは層間絶縁膜１４に接する、浮遊ゲート電極１３および制御ゲート電極１５のエッジ部（ゲートコーナー部分）において、酸化膜が徐々に成長する。
【００３６】すなわち、浮遊ゲート電極１３の側壁部と制御ゲート電極１５の上部および側壁部とに形成されたＳｉＯＮ膜１８によって、その部分での酸化が抑制される一方で、浮遊ゲート電極１３および制御ゲート電極１５のエッジ部が選択的に酸化されて、各コーナー部分が丸くなるように酸化膜が厚く成長する。
【００３７】また、酸化性雰囲気中でのアニール処理を行う間に、浮遊ゲート電極１３の側壁部と制御ゲート電極１５の上部および側壁部とにそれぞれ形成されたＳｉＯＮ膜１８は徐々に酸化されて、シリコン酸化膜１９に変化する。
【００３８】さらに、浮遊ゲート電極１３および制御ゲート電極１５のエッジ部での酸化膜の成長にともなって、このゲート電極部中央（チャネル領域）を除く部位の、上記トンネル酸化膜１２も同時に成長する。」
　
　周知文献３：特開平６−１６３９１６号公報
　周知文献３には、図１及び図２とともに，以下の事項が記載されている。
「【００１４】
【実施例】本発明の一実施例を図面に基づいて説明する。図１に示すように、フラッシュメモリ４１は、Ｐウェル２内に、第１領域であるソース４、および第２領域であるドレイン３が形成されている。ドレイン３、ソース４ともｎ+層である。ドレイン３、ソース４の間はチャネル形成領域１１６である。
【００１５】チャネル形成領域１１６は、第一の絶縁膜であるトンネル酸化膜７で覆われる。トンネル酸化膜７の上には、以下の三層を備えた積層１１４が形成されている。積層１１４の一番下の層は、浮遊型電極であるフローティングゲート１１２である。フローティングゲート１１２の上の層は層間絶縁膜１３である。層間絶縁膜１３の上の層は、制御用電極であるコントロールゲート電極５である。なお、層間絶縁膜１３は三層構造（シリコン酸化層、シリコン窒化層、シリコン酸化層）をしている。
【００１６】積層１１４および基板表面は、第三の絶縁膜である絶縁膜（ＳｉＯ2）８で覆われている。
【００１７】なお、トンネル酸化膜７の膜厚については、一定ではなく、ドレイン３近傍のトンネル酸化膜７の膜厚の方がフローティングゲート１１２下部の膜厚より厚く構成されている。
【００１８】［製造方法］つぎに、図２を用いて、フラッシュメモリ４１の製造方法を説明する。まず、素子分離を行うため、ＬＯＣＯＳ法によりフィールド酸化層を形成し、全面に、トンネル酸化膜（ＳｉＯ2）を希釈酸化により形成する。さらにその上に、フローティングゲート１１２、層間絶縁膜１３、コントロール電極５からなる三層の積層１１４を形成する（同図Ａ）。」
「【００２１】つぎに、同図Ｃに示すように、基板表面および積層１１４表面を酸化する。この場合、シリコン酸化層７１についてはフローティングゲート１１２に覆われているので、ほとんど酸化されない。したがって、基板表面のシリコン酸化膜８の厚みを、シリコン酸化層７１より厚く形成することができる。その際、同図Ｃに示すように、シリコン酸化膜８は、ゲートバーズビークにより食込んだ形状となる。このようにして、薄膜のシリコン酸化層７１の両端に厚膜部７２、７３が形成される。このシリコン酸化層７１および厚膜部７２、７３によってトンネル酸化膜７が形成される。
【００２２】次に、同図Ｄに示すように、積層１１４および積層１１４の側壁のシリコン酸化膜８をマスクとして、不純物をイオン注入し、n+層を形成する。その後、アニールにより、打込んだ不純物が絶縁性サイドウォール１１、１２の下部に拡散して、ソース４、ドレイン３が形成される(図１）。」
　
　周知文献４：特開平１１−２６６１８号公報
　周知文献４には、図１ないし図３とともに，以下の事項が記載されている。
「【００１４】
【発明の実施の形態】以下、本願第１の発明の不揮発性半導体メモリ装置について説明する。図１にメモリセル領域の電界効果トランジスタの断面構造を示す。図において、１はＰ型半導体基板あるいはＰウエルからなるＰ型半導体領域、２は第１のゲート酸化膜、３はポリシリコンからなるフローティングゲート電極、４は第２のゲート酸化膜、５はコントロールゲート電極、６はソース領域、７はドレイン領域、９は第１のゲート酸化膜２より厚く形成された酸化膜である。」
「【００１９】次に、本願第２の発明である不揮発性半導体メモリ装置の製造方法について説明する。以下、メモリセルを構成する電界効果トランジスタを形成する方法について説明する。まず、Ｐ型半導体基板あるいはＰウエルからなるＰ型半導体領域１を用意する。表面を熱酸化し、酸化膜１０を形成する。酸化膜１０上に耐酸化膜となる窒化膜１１を形成する。電界効果トランジスタのソース領域及びドレイン領域を形成する部分の窒化膜１１を除去するため、ホトレジスト１２を形成し、酸化膜１０を露出させる。
【００２０】ホトレジスト１２をマスクとして、酸化膜１０を通してＮ型不純物をイオン注入する（図２）。ホトレジスト１２を除去した後、熱酸化を行い、厚い酸化膜９を形成する。この熱処理により、注入したＮ型不純物が活性化され、ソース領域６及びドレイン領域７が形成される。
【００２１】尚、この厚い酸化膜９の形成は、半導体メモリ装置において、メモリセル領域とメモリ制御回路領域を区画するフィールド酸化膜と同時に形成しても良い。その場合、Ｎ型不純物は、Ｎチャネルトランジスタ領域に形成するチャネルストッパーを形成するためのＮ型不純物の注入と同時に行うことができる。
【００２２】窒化膜１１及び酸化膜１０を一旦エッチング除去し、電界効果トランジスタのチャネルとなるＰ型半導体領域１を露出させる。その後、熱酸化によりゲート酸化膜２を形成する（図３）。熱酸化により形成されたゲート酸化膜２は、欠陥の少ない均質な膜となる。」
　
（イ）そして、フローティングゲート下の絶縁層を特に薄くすることが、トンネル現象を利用して書き込み及び消去を行うという要請に基づくものであるという、フラッシュメモリの技術分野における技術常識を勘案すれば、刊行物発明において、周知文献１ないし４に記載されたような、フローティングゲート下の「絶縁層」を薄いシリコン酸化膜で構成し、さらに該シリコン酸化膜をドレイン領域上に厚く延長させて一体化した構造とすること、すなわち本願発明のごとく、「前記第３ウェル領域上に位置する第１酸化層と、　前記第１酸化層上に位置するスタック構造ゲートと、　前記第１酸化層下方で、且つ前記スタック構造ゲートの側面に位置し、ドレインとなる第１導電タイプのドーピング領域と」を備えた構成とすることは、当業者が適宜なし得た事項である。
（ウ）よって、相違点２、３及び４は、いずれも当業者が適宜なし得る事項の範囲に含まれる程度のものにすぎない。
　
　したがって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　なお、仮に平成１８年６月５日付けの手続補正が平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定を満たすものであって、本願の請求項１ないし２０に係る発明が、平成１８年６月５日付けの手続補正により補正された特許請求の範囲の請求項１ないし２０に記載された事項により特定されるものであるとしても、請求項１については上記補正の前後で内容が変更されていない。よって、補正後の請求項１に係る発明は、補正前の請求項１に係る発明と同様の理由により、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、依然として、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
第７．むすび
　以上のとおりであるから、本願は、請求項２ないし２０に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。