(57)【特許請求の範囲】
【請求項１】
発生する元クロックの周期をビットデータとして格納する周期設定レジスタと、
前記周期設定レジスタの出力値でシステムクロックを分周し任意の元クロックを発生させるクロック発生部と、
前記元クロックを遅らせる遅延量をビットデータとして格納する遅延量設定レジスタと、
前記元クロックのポジティブエッヂでリセットされ次のポジティブエッヂまでをカウントするポジティブエッヂカウンタ、前記ポジティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第一のコンパレータ、前記元クロックのネガティブエッヂでリセットされ次のネガティブエッヂまでカウントするネガティブエッヂカウンタ、前記ネガティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第二のコンパレータおよび前記第一のコンパレータの出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部と、
発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、
前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し元クロックに同期した一定周期のタイミングパルスを発生させるタイミングパルス発生部と
で構成されたことを特徴とするプログラマブルタイミング発生装置。
を備えたことを特徴とするプログラマブルタイミング発生装置。
【請求項２】
発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、
前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、
発生する遅延クロックの周期をビットデータとして格納する周期設定レジスタと、
前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、
前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期設定レジスタ出力の周期をカウントする周期カウンタ、前記周期設定レジスタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期設定レジスタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、
タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたことを特徴とするプログラマブルタイミング発生装置。
【請求項３】
前記周期カウンタの出力値が前記周期設定レジスタの出力値以上になったとき出力を発生する第一のコンパレータ、前記周期カウンタの出力値が前記周期設定レジスタ出力値の下位１ビットを除いた値以上になったとき出力を発生する第二のコンパレータを備えた遅延部を持つことを特徴とする請求項２記載のプログラマブルタイミング発生装置。
【請求項４】
発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタと、
前記タイミングパルスでカウントスタートし入力する元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記周期ラッチカウンタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期ラッチカウンタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、
タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたことを特徴とするプログラマブルタイミング発生装置。
【請求項５】
前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記タイミングパルスでカウントスタートし前記元クロックのデューティを１周期分カウントしラッチするデューティラッチカウンタを備えた遅延部を持つことを特徴とする請求項４記載のプログラマブルタイミング発生装置。
【請求項６】
前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記遅延量カウンタ出力で前記周期ラッチカウンタの出力をラッチする周期ラッチレジスタ、前記遅延量カウンタ出力でリセットし前記周期ラッチレジスタ出力の周期をカウントする周期カウンタを備えた遅延部を有する様にしたことを特徴とする請求項４記載のプログラマブルタイミング発生装置。
【請求項７】
前記タイミングパルスから前記元クロックのポジティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするポジティブエッヂラッチカウンタ、前記タイミングパルスから前記元クロックのネガティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするネガティブエッヂラッチカウンタ、前記遅延量カウンタ出力でリセットし前記ポジティブエッヂラッチカウンタと前記ネガティブエッヂラッチカウンタ出力で大きい方の値の周期をカウントする周期カウンタ、前記ポジティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第一のコンパレータ、前記ネガティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第二のコンパレータ、前記タイミングパルスが発生したときの前記元クロックの状態をセットし第一のコンパレータまたは第二のコンパレータ出力によってトグルするトグルフリップフロップを備えた遅延部を有する様にしたことを特徴とする請求項４記載のプログラマブルタイミング発生装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はレーダシステムのように詳細なタイミング設定が必要な装置に関するものである。
【０００２】
【従来の技術】
例えば図７はレーダシステムの構成を示したものである。１はコントロールバス２からの入力データに従いレーダシステム内のタイミングパルス３及び遅延クロックa４及び遅延クロックb５を発生するプログラマブルタイミング発生装置、６はタイミングパルス３のタイミングで送信波７を発する送信器、８はアンテナ、９は受信波１０を検波し遅延クロックa４のタイミングでＡ／Ｄ変換を行なう受信器、１１は受信器から送られる受信データ１２を遅延クロックb５のタイミングで信号処理する信号処理器である。
【０００３】
図８はプログラマブルタイミング発生装置の内部構成を示したものである。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、１６は前記周期設定レジスタ出力値１７によりシステムクロック１８を分周し任意周期の元クロック１９を発生させるクロック発生部、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周し元クロック１９に同期した一定周期のタイミングパルス３を発生させるタイミングパルス発生部、２６ａは元クロック１９を遅延量設定レジスタ出力値２７ａだけ遅らせて遅延クロックa４を出力する第一の遅延部、２６ｂは元クロック１９を遅延量設定レジスタ出力値２７ｂだけ遅らせて遅延クロックb５を出力する第二の遅延部である。
【０００４】
図９は従来の遅延部の構成を示したものである。２８ａは元クロック１９を入力し１システムクロック遅らせるレジスタ、２８ｂは２８ａで遅れたクロック２９ａを入力し１システムクロック分遅らせたクロック２９ｂを出力するレジスタ、２８ｎは元クロック１９をｎ−１システムクロック遅らせたクロック２９ｎ−１を入力し１システムクロック遅らせたクロック２９ｎを出力するレジスタ、３０は遅延量設定レジスタ出力値２７に従って元クロックから遅れたクロック２９ａ〜２９ｎをセレクトし遅延クロック３１を出力するセレクタである。
【０００５】
次に動作について説明する。図７のようなレーダシステムでは、プログラマブルタイミング発生装置１からのタイミングによって各機器が動作する。タイミングの例を図１０に示す。図１０においてシステムクロック１８はプログラマブルタイミング発生装置１内のシステムクロックである。まずタイミングパルス３がプログラマブルタイミング発生装置１から送信器６へ送られる。送信器６ではタイミングパルス３を変調、増幅し送信波７としてアンテナ８から送信する。送信が終了すると受信器９で受信が開始され、送信波がターゲットに反射した受信波１０をアンテナ８から受信する。受信波１０は受信器９で検波され、遅延クロックa４のタイミングでＡ／Ｄ変換され受信データ１２として信号処理器１１へ送られる。信号処理器１１では遅延クロックb５のタイミングで信号処理を行なう。送信器６へタイミングパルス３が送られてから受信器９でＡ／Ｄ変換され始めるまでにはＴ１の遅れが生じる。レーダは送信から受信までの時間でターゲットまでの測距をするため、この遅延は正確に補正する必要がある。このため遅延クロックa４はタイミングパルス３からＴ１だけ遅らせている。また同様に送信器６へタイミングパルス３が送られてから信号処理器で信号処理を開始するまでにはＴ２の遅れが生じる。このため遅延クロックb５はタイミングパルス３からＴ２だけ遅らせている。
【０００６】
図８ではまずコントロールバス２から遅延量設定レジスタ２０、周期設定レジスタ１３、タイミングパルス周期設定レジスタ２２へ値を設定する。クロック発生部１６では周期設定レジスタ出力１７の値でシステムクロック１８を分周し元クロック１９を生成する。タイミングパルス発生部ではタイミングパルス周期設定レジスタ出力２５の値でシステムクロック１８を分周し元クロック１９に同期したタイミングパルス３を発生させる。遅延部２６ａでは元クロック１９をタイミングパルス３からＴ１遅らせて遅延クロックa４を生成している。遅延量Ｔ１は遅延量設定レジスタの値２７ａで決まる。遅延部２６ｂでは元クロック１９をタイミングパルス３からＴ２遅らせて遅延クロックb５を生成している。遅延量Ｔ２は遅延量設定レジスタの値２７ｂで決まる。
【０００７】
図９では入力する元クロックをｎ段のレジスタ２８ａ〜２８ｎで遅らせている。遅れたクロックは遅延量設定レジスタ出力２７の値によってセレクタ３０でセレクトされ遅延クロック３１として出力される。
【０００８】
【発明が解決しようとする課題】
従来のプログラマブルタイミング発生装置は以上のように構成されているため、設定可能な遅延量が増えると遅延の段数分レジスタが必要になる。従来の遅延部ではｎ倍遅延量が増えるとｎ倍のレジスタが必要になる。さらに遅延させるクロックの本数をｍ倍増やすとｍ×ｎ倍のレジスタが必要になる。
【０００９】
またセレクタのゲートの段数も増えるため、高速のシステムクロックで動作させるためにはセレクタ中に何段かのレジスタをいれる必要が出てくる。
【００１０】
本発明はかかる問題を解決するためになされたもので、遅延量が増大してもレジスタ数が少ない遅延部を持つ事を目的としている。
【００１１】
【課題を解決するための手段】
第１の発明によるプログラマブルタイミング発生装置は、発生する元クロックの周期をビットデータとして格納する周期設定レジスタと、前記周期設定レジスタの出力値でシステムクロックを分周し任意の元クロックを発生させるクロック発生部と、前記元クロックを遅らせる遅延量をビットデータとして格納する遅延量設定レジスタと、前記元クロックのポジティブエッヂでリセットされ次のポジティブエッヂまでをカウントするポジティブエッヂカウンタ、前記ポジティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第一のコンパレータ、前記元クロックのネガティブエッヂでリセットされ次のネガティブエッヂまでカウントするネガティブエッヂカウンタ、前記ネガティブエッヂカウンタの出力値と前記遅延量設定レジスタの出力値が同一になったとき出力を発生する第二のコンパレータおよび前記第一のコンパレータの出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部と、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し元クロックに同期した一定周期のタイミングパルスを発生させるタイミングパルス発生部を備えたものである。
【００１２】
また、第２の発明によるプログラマブルタイミング発生装置は、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、発生する遅延クロックの周期をビットデータとして格納する周期設定レジスタと、前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期設定レジスタ出力の周期をカウントする周期カウンタ、前記周期設定レジスタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期設定レジスタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたものである。
【００１３】
また、第３の発明によるプログラマブルタイミング発生装置は、第２の発明において、前記周期カウンタの出力値が前記周期設定レジスタの出力値以上になったとき出力を発生する第一のコンパレータ、前記周期カウンタの出力値が前記周期設定レジスタ出力値の下位１ビットを除いた値以上になったとき出力を発生する第二のコンパレータを備えた遅延部を持ったものである。
【００１４】
また、第４の発明によるプログラマブルタイミング発生装置は、発生するタイミングパルスの周期をビットデータとして格納するタイミングパルス周期設定レジスタと、前記タイミングパルス周期設定レジスタの出力値でシステムクロックを分周し一定周期のタイミングパルスを発生させるタイミングパルス発生部と、前記タイミングパルスから遅延クロックの遅延量をビットデータとして格納する遅延量設定レジスタと、前記タイミングパルスでカウントスタートし前記遅延量設定レジスタ出力値まで１度だけカウントする遅延量カウンタと、前記タイミングパルスでカウントスタートし入力する元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記周期ラッチカウンタ出力値と前記周期カウンタの出力値が同一の時出力を発生する第一のコンパレータ、前記周期ラッチカウンタ出力値の下位１ビットを除いた値と前記周期カウンタの出力値が同一の時出力を発生する第二のコンパレータおよび前記第一のコンパレータ出力でＯＮし前記第二のコンパレータの出力でＯＦＦして遅延クロックを出力するフリップフロップを備えた遅延部を有し、タイミングパルスとタイミングパルスから遅延した遅延クロックを出力する様にしたものである。
【００１５】
また、第５の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記タイミングパルスでリセットかつカウントストップし前記遅延量カウンタ出力でカウントスタートし前記周期ラッチカウンタ出力の周期をカウントする周期カウンタ、前記タイミングパルスでカウントスタートし前記元クロックのデューティを１周期分カウントしラッチするデューティラッチカウンタを備えた遅延部を持つ様にしたものである。
【００１６】
また、第６の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスでカウントスタートし前記元クロック周期を１周期分カウントしラッチする周期ラッチカウンタ、前記遅延量カウンタ出力で前記周期ラッチカウンタの出力をラッチする周期ラッチレジスタ、前記遅延量カウンタ出力でリセットし前記周期ラッチレジスタ出力の周期をカウントする周期カウンタを備えた遅延部を有する様にしたものである。
【００１７】
また、第７の発明によるプログラマブルタイミング発生装置は、第４の発明において、前記タイミングパルスから前記元クロックのポジティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするポジティブエッヂラッチカウンタ、前記タイミングパルスから前記元クロックのネガティブエッヂまでの時間をカウントし次のタイミングパルスまでラッチするネガティブエッヂラッチカウンタ、前記遅延量カウンタ出力でリセットし前記ポジティブエッヂラッチカウンタと前記ネガティブエッヂラッチカウンタ出力で大きい方の値の周期をカウントする周期カウンタ、前記ポジティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第一のコンパレータ、前記ネガティブエッヂラッチカウンタ出力と前記周期カウンタ出力が同一の時出力を発生する第二のコンパレータ、前記タイミングパルスが発生したときの前記元クロックの状態をセットし第一のコンパレータまたは第二のコンパレータ出力によってトグルするトグルフリップフロップを備えた遅延部を有する様にしたものである。
【００１８】
【作用】
上記のように構成されたこの発明の請求項１〜請求項７にかかるプログラマブルタイミング発生装置では遅延量をカウンタの設定値としてコード化しているため遅延量が大きくなったときに必要とするレジスタの数を減らすことができる。遅延量がｎ倍になったときレジスタの数はｌｏｇ2 ｎのオーダで増加する。
【００１９】
さらにこの発明の請求項２にかかるプログラマブルタイミング発生装置ではタイミングパルスから遅延量をカウントし設定遅延量に達したら周期カウンタを動作させ、設定周期値のクロックを発生させる遅延部を持つことにより、遅延量が元クロックの周期より長い場合でも遅延できる。
【００２０】
さらにこの発明の請求項３にかかるプログラマブルタイミング発生装置では周期カウンタ出力が設定周期値以上になった場合に出力を変化させる遅延部を持つことにより、周期を設定した際、設定値がカウント値以下に設定された時にカウンタが設定値以上のカウントをしないようになる。
【００２１】
さらにこの発明の請求項４にかかるプログラマブルタイミング発生装置ではタイミングパルスから元クロックの周期を１周期分カウントかつラッチし、遅延後のクロックを発生させる周期カウンタへ設定周期値として出力する遅延部を持つことにより、周期設定のされない元クロックに対しても遅延できる。
【００２２】
さらにこの発明の請求項５にかかるプログラマブルタイミング発生装置ではタイミングパルスから元クロックのデューティを１周期分カウントかつラッチし、遅延後のクロックを発生させる周期カウンタへ設定周期デューティ値として出力する遅延部を持つことによりデューティが可変な元クロックに対しても遅延できる。
【００２３】
さらにこの発明の請求項６にかかるプログラマブルタイミング発生装置ではタイミングパルスから遅延量をカウントし設定遅延量に達したら周期カウンタをリセットし、元クロック周期をラッチしたカウンタ出力をさらにラッチし、周期カウンタへ設定周期値として出力する遅延部を持つことにより、タイミングパルスから遅延している間に元の周期のクロックを出力することができる。
【００２４】
さらにこの発明の請求項７にかかるプログラマブルタイミング発生装置ではタイミングパルスが発生したときの元クロックの状態をトグルフリップフロップに設定しておきタイミングパルスからポジティブエッヂまでの時間とネガティブエッヂまでの時間をカウントし、各々周期カウンタの出力値と一致したときにトグルフリップフロップをトグルさせるようにして、２度トグルしたら周期カウンタをリセットするようにした遅延部を持つことにより、タイミングパルスが発生したときにＨｉに立ち上がるクロックと、Ｌｏに立ち下がるクロックのそれぞれを遅延できる。
【００２５】
【実施例】
実施例１
図１はこの発明の実施例１を示すブロック図である。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、１６は前記周期設定レジスタ出力値１７によりシステムクロック１８を分周し任意周期の元クロック１９を発生させるクロック発生部、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周し元クロック１９に同期した一定周期のタイミングパルス３を発生させるタイミングパルス発生部。３２は前記元クロック１９のポジティブエッヂから次のポジティブエッヂまでをカウントするポジティブエッヂカウンタ、３３は前記ポジティブエッヂカウンタ出力値３４と前記遅延量設定レジスタ出力値２７が同一になったとき出力を発生する第一のコンパレータ、３５は前記元クロック１９のネガティブエッヂから次のネガティブエッヂまでカウントするネガティブエッヂカウンタ、３６は前記ネガティブエッヂ遅延量カウンタ出力値３７と前記遅延量設定レジスタ出力値２７が同一になったとき出力を発生する第二のコンパレータ、３８は前記第一のコンパレータ出力３９でＯＮし前記第二のコンパレータ出力４０でＯＦＦして遅延クロック３１を出力するフリップフロップである。
【００２６】
前記のように構成されたプログラマブルタイミング装置では、まずコントロールバス２から遅延量設定レジスタ２０、周期設定レジスタ１３、タイミングパルス周期設定レジスタ２２へ値を設定する。クロック発生部１６では周期設定レジスタ出力１７の値でシステムクロック１８を分周し元クロック１９を生成する。タイミングパルス発生部ではタイミングパルス周期設定レジスタ出力２５の値でシステムクロック１８を分周し元クロック１９に同期したタイミングパルス３を発生させる。元クロック１９が遅延部２６に入力されるとポジティブエッヂカウンタとネガティブエッヂカウンタが動作する。ポジティブエッヂカウンタ３２は元クロック１９のポジティブエッヂによってリセットされ次のポジティブエッヂまでカウントを続ける。この間に設定遅延量２７とポジティブエッヂカウンタ出力３４が等しくなる時第一のコンパレータ３３がフリップフロップ３８をＯＮする。同様にネガティブエッヂカウンタ３５は元クロック１９のネガティブエッヂによってリセットされ次のネガティブエッヂまでカウントを続ける。この間に設定遅延量２７とネガティブエッヂカウンタ出力３７が等しくなる時第二のコンパレータ３６がフリップフロップ３８をＯＦＦすることにより元クロック１９を遅延させている。これによってタイミングパルス３から遅延した遅延クロック３１が出力される。
【００２７】
実施例２
図２は実施例２を示すブロック図である。１３はコントロールバス制御部１４から入力されるビットデータ１５を格納する周期設定レジスタ、２０はコントロールバス制御部１４から入力されるビットデータ２１を格納する遅延量設定レジスタ、２２はコントロールバス制御部１４から入力されるビットデータ２３を格納するタイミングパルス周期設定レジスタ、２４は前記タイミングパルス周期設定レジスタ出力値２５でシステムクロック１８を分周した一定周期のタイミングパルス３を発生させるタイミングパルス発生部。４１は前記タイミングパルス３でカウントスタートし前記遅延量設定レジスタ出力２７の設定遅延量だけカウントする遅延量カウンタ、４２は前記タイミングパルス３でリセットかつカウントストップし前記遅延量カウンタ出力４３でカウントスタートする周期カウンタである。第一のコンパレータ４５は、周期カウンタ出力４４と前記周期設定レジスタ出力１７が同一になると周期カウンタをリセットし、フリップフロップ４６をＯＮして遅延クロック３１を出力する。第二のコンパレータ４７は前記周期設定レジスタ出力値１７の下位１ビットを除いた値と前記周期カウンタ出力値４４が同一の時フリップフロップ４６をＯＦＦして遅延クロック３１を出力する。これによってタイミングパルス３から遅延した遅延クロック３１が出力される。
【００２８】
実施例３
図２の回路において実施例３では前記周期カウンタ出力値４４が前記周期設定レジスタ出力値１７以上になったとき第一のコンパレータ４５がフリップフロップ４６をＯＮし、前記周期カウンタ出力値４４が前記周期設定レジスタ出力値１７の下位１ビットを除いた値以上になったとき第二のコンパレータ４７がフリップフロップ４６をＯＦＦして遅延クロック３１を出力する。
【００２９】
実施例４
図３はこの発明の実施例４を示すブロック図である。コントロールバス制御部１４、遅延量設定レジスタ２０、タイミングパルス周期設定レジスタ２２、タイミングパルス発生部２４、遅延量カウンタ４１、周期カウンタ４２、フリップフロップ４６は前記実施例２と同一の物である。周期ラッチカウンタ４８はタイミングパルス３が入力されてから元クロック１９を１周期分カウントし、停止することで元クロック１９の周期を読みとっている。周期ラッチカウンタの出力値４９は第一のコンパレータ４５と第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、フリップフロップ４６をＯＮ／ＯＦＦして遅延クロック３１を出力し、元クロック１９の周期を再現している。
【００３０】
実施例５
図４に示す実施例５においては、図３の実施例４にデューティラッチカウンタ５０を付加している。デューティラッチカウンタ５０はタイミングパルス３が入力されてから元クロック１９がＨＩの間カウントし、停止することで元クロック１９のデューティを読みとっている。デューティラッチカウンタの出力値５１は第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、フリップフロップ４６をＯＮ／ＯＦＦして遅延クロック３１を出力し、元クロック１９の周期とデューティを再現している。
【００３１】
実施例６
実施例５ではデューティラッチカウンタがタイミングパルス３から元クロック１９がＨＩの間カウントするようになっているが元クロック１９がＬＯから始まる場合でもＬＯの期間をカウントするようにして実現できる。
【００３２】
実施例７
図５に示す実施例７においては、図３の実施例４に周期ラッチレジスタ５２を付加している。周期ラッチレジスタ５２は遅延量カウンタが遅延量のカウントを終了し、周期ラッチカウンタ４８が元クロック１９の１周期分をラッチした時に周期ラッチカウンタ出力４９をラッチする。周期ラッチレジスタ５２の出力値５３は、第一のコンパレータ４５と第二のコンパレータ４７で周期カウンタ出力４４とコンペアされ、元クロック１９の周期を再現している。遅延量カウンタ４１がカウントをしている間は周期カウンタ４２が前の周期でカウントを続けるので、遅延クロック３１は出力が止まることがなくなる。
【００３３】
実施例８
図６に示す実施例８においては、コントロールバス制御部１４、遅延量設定レジスタ２０、タイミングパルス周期設定レジスタ２２、タイミングパルス発生部２４、遅延量カウンタ４１、周期カウンタ４２は前記実施例４と同一の物である。ポジティブエッヂラッチカウンタ５４はタイミングパルス３が入力されてから元クロック１９のポジティブエッヂまでの期間を元クロック１周期分カウントし停止する。ネガティブエッヂラッチカウンタ５５はタイミングパルス３から元クロック１９のネガティブエッヂまでの期間を元クロック１周期分カウントし停止する。タイミングパルス３が出力されたとき元クロック１９がＬＯの周期からスタートするときは、ポジティブエッヂラッチカウンタ５４がデューティをラッチし、ネガティブエッヂラッチカウンタ５５が周期をラッチするようになる。元クロック１９がＨＩの周期からスタートするときは逆になる。ポジティブエッヂラッチカウンタ出力５６が周期カウンタ出力４４と等しくなると第一のコンパレータ４５がトグルフリップフロップ５８をトグルする。ネガティブエッヂラッチカウンタ出力５７が周期カウンタ４４と等しくなると第二のコンパレータ４７がトグルフリップフロップ５８をトグルする。二度トグルフリップフロップがトグルすると、元クロックの１周期が過ぎたことになるので周期カウンタ４２はリセットされる。トグルフリップフロップ５８はタイミングパルス３がきたときに元クロック１９のスタートする状態を設定し、ＨＩ／ＬＯどちらからスタートしていても遅延量が変わらないようにしている。
【００３４】
【発明の効果】
上記のように構成されたこの発明の実施例１から実施例８にかかるプログラマブルタイミング発生装置では設定可能な遅延量の幅を大きくしたときに、必要とするレジスタの数を減らすことができる。
【図面の簡単な説明】
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例２及び実施例３を示すブロック図である。
【図３】この発明の実施例４を示すブロック図である。
【図４】この発明の実施例５及び実施例６を示すブロック図である。
【図５】この発明の実施例７を示すブロック図である。
【図６】この発明の実施例８を示すブロック図である。
【図７】レーダシステムのブロック図である。
【図８】プログラマブルタイミング発生装置のブロック図である。
【図９】従来の遅延部のブロック図である。
【図１０】レーダシステムのタイミングチャートである。
【符号の説明】
１  プログラマブルタイミング発生装置
２  コントロールバス
３  タイミングパルス
４  遅延クロックa
５  遅延クロックb
６  送信器
７  送信波
８  アンテナ
９  受信器
１０  受信波
１１  信号処理器
１２  受信データ
１３  周期設定レジスタ
１４  コントロールバス制御部
１５  周期設定ビットデータ
１６  クロック発生部
１７  周期設定レジスタ出力
１８  システムクロック
１９  元クロック
２０  遅延量設定レジスタ
２１  遅延量設定ビットデータ
２２  タイミングパルス周期設定レジスタ
２３  タイミングパルス周期設定ビットデータ
２４  タイミングパルス発生部
２５  タイミングパルス周期設定レジスタ出力
２６  遅延部
２７  遅延量設定レジスタ出力
２８  レジスタ
２９  遅延クロック
３０  遅延クロックセレクタ
３１  遅延クロック
３２  ポジティブエッヂカウンタ
３３  第一のコンパレータ
３４  ポジティブエッヂカウンタ出力
３５  ネガティブエッヂカウンタ
３６  第二のコンパレータ
３７  ネガティブエッヂカウンタ出力
３８  フリップフロップ
３９  第一のコンパレータ出力
４０  第二のコンパレータ出力
４１  遅延量カウンタ
４２  周期カウンタ
４３  遅延量カウンタ出力
４４  周期カウンタ出力
４５  第一のコンパレータ
４６  フリップフロップ
４７  第二のコンパレータ
４８  周期ラッチカウンタ
４９  周期ラッチカウンタ出力
５０  デューティラッチカウンタ
５１  デューティラッチカウンタ出力
５２  周期ラッチレジスタ
５３  周期ラッチレジスタ出力
５４  ポジティブエッヂラッチカウンタ
５５  ネガティブエッヂラッチカウンタ
５６  ポジティブエッヂラッチカウンタ出力
５７  ネガティブエッヂラッチカウンタ出力
５８  トグルフリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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