(57)【特許請求の範囲】
【請求項１】
半導体基板の上にゲート酸化膜、ポリシリコン膜及びチタンシリサイド膜を順次形成する段階；
前記チタンシリサイド膜の上にゲート電極の形状でマスク絶縁膜を形成する段階；
前記マスク絶縁膜をエッチングマスクとし、前記チタンシリサイド膜及びポリシリコン膜をエッチングしてゲート電極を形成する段階；及び、
前記ゲート電極の側壁及び前記基板表面の上に均一な厚さの酸化膜を形成するために再酸化工程を用いて前記基板を酸化する段階とを有し、
前記再酸化工程は７５０℃以下の温度でドライ酸化で行われることを特徴とするチタンポリサイド構造のゲート電極形成方法。
【請求項２】
前記再酸化工程は７００乃至７５０℃の温度で行われることを特徴とする請求項１記載のチタンポリサイド構造のゲート電極形成方法。
【請求項３】
前記酸化膜は膜厚３０乃至６０Åで形成されることを特徴とする請求項１記載のチタンポリサイド構造のゲート電極形成方法。
【請求項４】
前記酸化膜は膜厚約５０Åで形成されることを特徴とする請求項３記載のチタンポリサイド構造のゲート電極形成方法。
【請求項５】
前記チタンシリサイド膜を形成する段階は、
前記ポリシリコン膜の上に非晶質のチタンシリサイド膜を蒸着する段階、および前記非晶質のチタンシリサイド膜を熱処理して結晶質のチタンシリサイド膜に相転移させる段階を含むことを特徴とする請求項１記載のチタンポリサイド構造のゲート電極形成方法。
【請求項６】
前記非晶質のチタンシリサイド膜は物理気相蒸着方式にて蒸着されることを特徴とする請求項５記載のチタンポリサイド構造のゲート電極形成方法。
【請求項７】
前記熱処理は急速熱処理工程で行われることを特徴とする請求項５記載のチタンポリサイド構造のゲート電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特にポリシリコン膜とチタンシリサイド膜の積層構造からなるチタンポリサイド構造のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタのゲート電極はドープしたポリシリコン膜を用いて形成してきた。しかし、半導体素子の高集積化により、ゲート電極を始めとして各種パターンが微細化しており、最近は０．１５μｍ線幅以下まで微細化が進行している。これに伴い、通常のゲート電極材料として用いるドープしたポリシリコンは、高い比抵抗特性のため、遅延時間が長くて高速動作が要求される素子には適用が難しいという問題点があった。かかる問題点は、半導体装置が高集積化するにつれて深刻な問題となっている。このため、１ＧＤＲＡＭ以上の半導体素子では、ポリシリコン膜とチタンシリサイド膜の積層構造からなるチタンポリサイド構造のゲート電極が主に用いられている。
【０００３】
図１乃至図５は従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
図１を参照すれば、半導体基板１１の上にゲート酸化膜１２を熱成長あるいは蒸着方式で形成し、ゲート酸化膜１２の上にドープしたポリシリコン膜１３を形成する。次に、図２に示すように、ポリシリコン膜１３の上にチタンシリサイドターゲット（ＴｉＳｉＸ）を用いた物理気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）で非晶質のチタンシリサイド膜（ＴｉＳｉＸ）１４を蒸着する。次に、所定温度で数秒間急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ；ＲＴＰ）を行い、図３に示すように、非晶質のチタンシリサイド膜（ＴｉＳｉＸ）１４を結晶質（ｃｒｙｓｔａｌｌｉｎｅ）のチタンシリサイド膜（ＴｉＳｉ２）膜１４ａに相転移（ｐｈａｓｅ  ｔｒａｎｓｆｏｒｍａｔｉｏｎ）させる。
【０００４】
図４を参照すると、通常のＳＡＣ（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）工程などの後続工程のために、チタンシリサイド膜１４ａの上にゲート電極の形状でマスク絶縁膜１５を形成する。ここで、マスク絶縁膜１５は酸化膜または窒化膜で形成する。次に、マスク絶縁膜１５をエッチングマスクとし、チタンシリサイド膜１４ａ及びポリシリコン膜１３をエッチングしてゲート電極１００を形成する。
【０００５】
図５を参照すると、エッチングによる損傷を除去しかつゲート酸化膜１２の信頼性を回復させるために、図４の構造は再酸化工程で酸化されてゲート電極１００の側壁及び基板１１表面の上に酸化膜１６を形成する。ここで、再酸化工程は一般的に８００℃以上の温度で熱酸化工程で行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記再酸化工程の際、チタンシリサイド膜１４ａの高速酸化により、ゲート電極１００のチタンシリサイド膜１４ａの側壁が酸化し過ぎることで、図５に示すように、ゲート電極１００をなすチタンシリサイド膜１４ａの線幅が減少し、ゲート電極１００の形態（ｍｏｒｐｈｏｌｏｇｙ）が変形される。これに伴い、ソース及びドレイン形成のための不純物イオン注入工程を行うのが難しくなり、かつゲート電極１００の抵抗が増加し、その結果、素子の信頼性が低下する。
【０００７】
そこで、本発明は、ゲート電極の再酸化工程の際、ゲート電極の異常酸化（ａｂｎｏｒｍａｌ  ｏｘｉｄａｔｉｏｎ）を防止すると共に、ゲート電極の抵抗を低減させることができるチタンポリサイド構造のゲート電極形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記本発明の目的を達成するために、本発明によれば、半導体基板の上にゲート酸化膜、ポリシリコン膜及びチタンシリサイド膜を順次形成し、チタンシリサイド膜の上にゲート電極の形状でマスク絶縁膜を形成する。次に、マスク絶縁膜をエッチングマスクとし、チタンシリサイド膜及びポリシリコン膜をエッチングしてゲート電極を形成し、基板を再酸化工程にて酸化し、前記ゲート電極の側壁及び前記基板表面の上に均一な厚さの酸化膜を形成することを特徴とするチタンポリサイド構造のゲート電極形成方法が提供される。尚、再酸化工程は７５０℃以下の温度でドライ酸化で行われる。
また、再酸化工程は７００乃至７５０℃の温度で行われ、酸化膜は膜厚３０乃至６０Å、望ましくは約５０Åで形成されることを特徴とするチタンポリサイド構造のゲート電極形成方法が提供される。
【０００９】
【発明の実施の形態】
次に、本発明にかかる、チタンポリサイド構造のゲート電極形成方法の実施の形態の具体例を図面を参照しながら説明する。
図６乃至図１０は本発明の実施例によるチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【００１０】
図６を参照すると、半導体基板２１の上に熱成長あるいは蒸着方式にてゲート酸化膜２２を形成し、ゲート酸化膜２２の上にドープしたポリシリコン膜２３を蒸着する。次に、図７に示すように、ポリシリコン膜２３の上にチタンシリサイドターゲット（ＴｉＳｉＸ）を用いた物理気相蒸着にて非晶質のチタンシリサイド膜（ＴｉＳｉＸ）２４を蒸着する。次に、所定温度で数秒間急速熱処理を行い、図８に示すように、非晶質のチタンシリサイド膜（ＴｉＳｉＸ）２４を結晶質のチタンシリサイド膜（ＴｉＳｉ２）２４ａに相転移させる。
【００１１】
図９を参照すると、通常のＳＡＣ工程などの後続工程のために、チタンシリサイド膜２４ａの上にゲート電極の形状でマスク絶縁膜２５を形成する。ここで、マスク絶縁膜２５は酸化膜または窒化膜で形成する。次に、マスク絶縁膜２５をエッチングマスクとし、チタンシリサイド膜２４ａ及びポリシリコン膜２３をエッチングしてゲート電極２００を形成する。
【００１２】
図１０を参照すると、エッチングによる損傷を除去しかつゲート酸化膜２２の信頼性を図るために、図９の構造を再酸化工程にて酸化し、ゲート電極２００の側壁及び基板２１の表面の上に酸化膜２６を形成する。このとき、酸化膜２６を均一な厚さで形成するために、チタンシリサイド膜２４ａとポリシリコン膜２３の酸化速度が一致する温度範囲で再酸化工程を行う。
【００１３】
例えば、７００℃、７５０℃、８００℃、８５０℃の温度でそれぞれ再酸化工程を行った結果、８００℃と８５０℃ではチタンシリサイド膜２４ａの酸化速度がポリシリコン膜２３よりも高くなり、従来（図５参照）のようにチタンシリサイド膜２４ａの側壁が酸化し過ぎる現象を発生させる。反面、７００℃と７５０℃ではチタンシリサイド膜２４ａとポリシリコン膜２３の酸化速度がほぼ一致して、図１０に示すように、ゲート電極２００の側壁に酸化膜２６が均一に形成される。
【００１４】
図１１は上記実験による温度の逆数（１／Ｔ）に対するポリシリコン膜２３とチタンシリサイド膜２４ａの酸化速度（ｏｘｉｄａｔｉｏｎ  ｒａｔｅ）を示すグラフである。図１１に示されるように、温度が増加するほどチタンシリサイド膜２４ａの酸化速度も増加し、７５０℃以下でポリシリコン膜２３とチタンシリサイド膜２４ａの酸化速度がほぼ一致することが分かる。しかし、７００℃以下ではあまり酸化速度が遅くて工程時間が長くなる。このため、再酸化工程は７００乃至７５０℃で行うことが望ましい。
【００１５】
また、例えば７００℃、７５０℃、８００℃の温度で再酸化工程をそれぞれウェット酸化で行った結果、７００℃と７５０℃では図１０に示すように、ポリシリコン膜２３とチタンシリサイド膜２４ａの側壁に割に均一に酸化膜２６が形成される。反面、８００℃ではチタンシリサイド膜２４ａの酸化速度が速くなり、従来（図５参照）のようにチタンシリサイド膜２４ａの側壁が酸化し過ぎる現象を発生させる。しかし、ウェット酸化はドライ酸化に比べて、酸化均一度が劣化しかつ酸化速度が速いので、再酸化工程はドライ酸化で行うことが望ましい。
【００１６】
上記実験結果により、再酸化工程を７００乃至７５０℃でドライ酸化で行うことがもっとも望ましいものであり、結果として、均一な厚さの酸化膜２６を形成する。さらに、酸化膜２６は膜厚３０乃至６０Å、望ましくは５０Åで形成される。
【００１７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１８】
【発明の効果】
本発明によれば、チタンシリサイド膜とポリシリコン膜の酸化速度が一致する温度範囲で再酸化工程をドライエッチングで行うことで、チタンシリサイド膜の過度な酸化が防止される。これに伴い、ゲート電極の異常酸化が防止され、ソース及びドレイン形成のための不純物イオン注入工程が容易に行われ、ゲート電極の抵抗が低減される。その結果、素子の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【図２】従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【図３】従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【図４】従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【図５】従来のチタンポリサイド構造のゲート電極形成方法を説明するための断面図である。
【図６】本発明にかかるチタンポリサイド構造のゲート電極形成方法の実施例を説明するための断面図である。
【図７】本発明にかかるチタンポリサイド構造のゲート電極形成方法の実施例を説明するための断面図である。
【図８】本発明にかかるチタンポリサイド構造のゲート電極形成方法の実施例を説明するための断面図である。
【図９】本発明にかかるチタンポリサイド構造のゲート電極形成方法の実施例を説明するための断面図である。
【図１０】本発明にかかるチタンポリサイド構造のゲート電極形成方法の実施例を説明するための断面図である。
【図１１】温度の逆数（１／Ｔ）に対するポリシリコン膜とチタンシリサイド膜の酸化速度を示すグラフである。
【符号の説明】
２１      半導体基板
２２      ゲート酸化膜
２３      ポリシリコン膜
２４      非晶質状態のチタンシリサイド膜（ＴｉＳｉＸ）
２４ａ    結晶質状態のチタンシリサイド膜（ＴｉＳｉ２）
２５      マスク絶縁膜
２６      酸化膜
２００    ゲート電極
【図１】
0003605718.tif 000002
【図２】
0003605718.tif 000003
【図３】
0003605718.tif 000004
【図４】
0003605718.tif 000005
【図５】
0003605718.tif 000006
【図６】
0003605718.tif 000007
【図７】
0003605718.tif 000008
【図８】
0003605718.tif 000009
【図９】
0003605718.tif 000010
【図１０】
0003605718.tif 000011
【図１１】
0003605718.tif 000012