【事件の表示】
　特願２０００−１０８２９４「可変電流利得特性を有する入出力センスアンプを具備したメモリ装置」拒絶査定不服審判事件〔平成１２年１１月　２日出願公開、特開２０００−３０６３８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年４月１０日（パリ条約による優先権主張１９９９年４月８日、大韓民国）の出願であって、平成１７年１１月１４日付けで拒絶査定がなされ、これに対し、平成１８年２月２０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成２０年５月１２日付けで審尋がなされ、同年８月８日に回答書が提出されたものである。
　
２．本願発明について
　平成１８年２月２０日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１８〜２８を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当し、適法になされたものである。
　したがって、本願の請求項１ないし１７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１７に記載された事項により特定されるとおりのものであって、その請求項６に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
「【請求項６】　多数個のメモリブロックと、
　前記メモリブロックに各々連結され、前記メモリブロック中選択されるメモリブロック内メモリセルのデータを伝送するデータ入出力ライン対と、
　前記データ入出力ライン対のデータを感知増幅する入出力センスアンプとを具備し、
　前記入出力センスアンプは、
　前記選択されるメモリブロックの位置差に従う遅延特性の差が最小化されるように前記入出力センスアンプと前記選択される各メモリブロックとの物理的距離に従って可変する利得特性を有することを特徴とする半導体メモリ装置。」
　
３．刊行物記載事項
（１）特開平１０−３３４６６２号公報
　本願の優先権主張の日前に日本国内において頒布され、原審の拒絶の理由に引用された特開平１０−３３４６６２号公報（「以下、「刊行物１」という。）には、図５ないし図７とともに以下の事項が記載されている。
　
「【０００４】従来のこの種の多バンク構成の半導体記憶装置をブロックで示す図５を参照すると、この従来の半導体記憶装置は、各バンクの短辺方向に配列したＡバンク１，Ｂバンク２，Ｃバンク３，Ｄバンク４と、これらＡバンク１〜Ｄバンク４で共有する相補のＩ／ＯバスＴ０，Ｎ０と、Ｉ／ＯバスＴ０，Ｎ０のデータ読出し動作を行い読出しデータをデータバスＲＤＬ０に出力するデータアンプ部１０５と、データバスＲＤＬ０からの読出しデータの供給に応答して出力データを出力する出力バッフア６とを備える。」
　
「【００１１】次に、図５〜図７を参照して、従来の半導体記憶装置の読出し動作について説明すると、まず、ピット線Ｄ０にＨレベル、ピット線ＤＢ０にＬレベルの読出しデータが発生しているとする。カラム選択信号線Ｃ０のＨレベルへの遷移に応答してＮＭＯＳトランジスタＮ６０、Ｎ６１が導通状態となり、この読出しデータに対応してｌ／ＯバスＴ０にＨレベル、Ｉ／ＯバスＮ０にＬレベルの電位をそれぞれ転送する。この結果、Ｉ／ＯバスＴ０の電位に比べＩ／ＯバスＮ０の電位が低くなり、Ｉ／ＯバスＴ０，Ｉ／ＯバスＮ０間に例えば、３００ｍＶの差電位が生じる。この差電位は、Ｉ／Ｏバス選択信号ＲＳＷをＬレベルにし、Ｉ／Ｏバスデータアンプ接続部１５１のトランジスタＰ７０，Ｐ７１を導通状態にすることにより、データアンプ部１０５の節点Ｓ０，Ｓ１に伝達される。この状態において、データアンプ活性化信号ＤＡＥをＨレベルにしトランジスタＮ５３を導通させることにより上記差電位を増幅し、節点Ｓ０はＨレベルに達し節点Ｓ１はＬレベルに達する。これにより、バッファアンプＢＵＦ０が節点Ｓ０のＨレベルをデータバスＲＤＬ０に出力し、データバスＲＤＬ０にＨレベルが伝達される。データバスＲＤＬ０のデータは、出力バッファ６によって外部へ出力される。」
　
「【００１３】
【発明が解決しようとする課題】上述した従来の半導体記憶装置は、複数の各バンクの短辺をチップの短辺方向に沿うように１列に配列しこれら各バンクでＩ／Ｏバス線を共有する構成をとるので、Ｉ／Ｏバス線がほぼチップの短辺に相当する長さとなり、Ｉ／Ｏバス線ｌ本あたりの負荷容量は非常に大きくなるため、データアンプ部と反対側に配置され物理的に遠いＡ，Ｂバンクをアクセスする場合、ビット線からＩ／Ｏバス線へのデータ転送時間が増大し、外部からのリードアクセス速度の低下要因となるという欠点があった。」
　
　ここにおいて、００１１段落に記載された「ピット線」は「ビット線」の誤記であることが明らかである。
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「Ａバンク１，Ｂバンク２，Ｃバンク３，Ｄバンク４と、
　前記Ａバンク１ないしＤバンク４で共有する相補のＩ／ＯバスＴ０，Ｎ０と、
　前記Ｉ／ＯバスＴ０，Ｎ０のデータ読出し動作を行い読出しデータをデータバスＲＤＬ０に出力するデータアンプ部１０５とを具備し、
　前記データアンプ部１０５と物理的に遠い前記Ａバンク１、前記Ｂバンク２にアクセスする場合、ビット線から前記Ｉ／ＯバスＴ０，Ｎ０へのデータ転送時間が増大する半導体記憶装置。」
　
（２）特開昭６３−２９３７９３号公報
　本願の優先権主張の日前に日本国内において頒布され、原審の拒絶の理由に引用された特開昭６３−２９３７９３号公報（「以下、「刊行物２」という。）には、図１、図５及び図６とともに以下の事項が記載されている。
　
「同様にして第６図に示すように、φＸ１を高電位にし、φＮＤ１を高電位、φＰＤ１を低電位にして、メモリアレーＭＡ１を選択した場合、メモリアレーＭＡ０選択時と比べＣＬ００（ＣＬ００’）、ＣＬ１０（ＣＬ１０’）の信号配線がサブブロックＢＬＫ００を通過する長さの分だけ配線抵抗が増加するためＣＬ００’、ＣＬ１０’の放電、充電スピードは遅れようとし、これによりデータ線の充放電スピードを遅れようとする（図中破線で示す）が、このときの駆動回路ＮＤ、ＰＤは各々複数個（ＮＤ１〜ｎ，ＰＤ１〜ｎ）設けてあるため駆動能力が大きく図中実線で示すように遅れることはない。
　上記したように、本実施例によるとセンスアンプ駆動回路に対し遠い路離にあるメモリアレーＭＡ１を選択したとき、すなわち駆動回路とサブブロックを結ぶ信号配線の抵抗が大きい場合、駆動回路の駆動トランジスタの個数を多くし、駆動能力を上げることによって、センスアンプ活性化速度を速くする。また、センスアンプ駆動回路に対し近い距離にあるメモリアレーＭＡ０を選択したとき、すなわち駆動回路とサブブロックを結ぶ信号配線の抵抗が小さい場合、駆動回路の駆動トランジスタの個数をｎ個より少なくし（例えば１個）、センスアンプ活性化速度を抑える。これにより、サブブロックＢＬＫ００とＢＬＫ１０のセンスアンプ活性化速度を等しくできるため、センスアンプの感度がそろいメモリの安定動作が図れる。」（第３頁左下欄第５行ないし右下欄第１１行参照）
　ここにおいて、第３頁左下欄第１８行の「遠い路離」は「遠い距離」の誤記であることは明らかである。
　
４．対比
　本願発明と刊行物発明とを対比する。
（ａ）刊行物発明の「Ａバンク１，Ｂバンク２，Ｃバンク３，Ｄバンク４」は、本願発明の「多数個のメモリブロック」に相当している。
（ｂ）刊行物発明の「相補のＩ／ＯバスＴ０，Ｎ０」は「前記Ａバンク１ないしＤバンク４で共有」していることから、Ａバンク１ないしＤバンク４に各々連結されていることは明らかである。
　また、刊行物１には「カラム選択信号線Ｃ０のＨレベルへの遷移に応答してＮＭＯＳトランジスタＮ６０、Ｎ６１が導通状態となり、この読出しデータに対応してＩ／ＯバスＴ０にＨレベル、Ｉ／ＯバスＮ０にＬレベルの電位をそれぞれ転送する。」（「００１１」段落）と記載されていることから、Ｉ／ＯバスＴ０及びＩ／ＯバスＮ０は、選択されるバンク内のメモリセルのデータを伝送していると解される。
　したがって、刊行物発明の「相補のＩ／ＯバスＴ０，Ｎ０」は、本願発明の「データ入出力ライン対」に相当している。
（ｃ）そして、刊行物１の「この結果、Ｉ／ＯバスＴ０の電位に比べＩ／ＯバスＮ０の電位が低くなり、Ｉ／ＯバスＴ０，Ｉ／ＯバスＮ０間に例えば、３００ｍＶの差電位が生じる。この差電位は、Ｉ／Ｏバス選択信号ＲＳＷをＬレベルにし、Ｉ／Ｏバスデータアンプ接続部１５１のトランジスタＰ７０，Ｐ７１を導通状態にすることにより、データアンプ部１０５の節点Ｓ０，Ｓ１に伝達される。この状態において、データアンプ活性化信号ＤＡＥをＨレベルにしトランジスタＮ５３を導通させることにより上記差電位を増幅し、節点Ｓ０はＨレベルに達し節点Ｓ１はＬレベルに達する。」（「００１１」段落）との記載より、刊行物発明の「データアンプ部１０５」は、「相補のＩ／ＯバスＴ０，Ｎ０」のデータを感知増幅していると解されるから、本願発明の「前記データ入出力ライン対のデータを感知増幅する入出力センスアンプ」に相当している。
（ｄ）刊行物発明の「半導体記憶装置」は、本願発明の「半導体メモリ装置」に相当している。
　
　したがって、本願発明と刊行物発明は、
「多数個のメモリブロックと、
　前記メモリブロックに各々連結され、前記メモリブロック中選択されるメモリブロック内メモリセルのデータを伝送するデータ入出力ライン対と、
　前記データ入出力ライン対のデータを感知増幅する入出力センスアンプとを具備する半導体メモリ装置。」である点で一致し、以下の点で相違する。
　
　相違点
　本願発明は、「前記入出力センスアンプは、　前記選択されるメモリブロックの位置差に従う遅延特性の差が最小化されるように前記入出力センスアンプと前記選択される各メモリブロックとの物理的距離に従って可変する利得特性を有する」のに対して、刊行物発明は、「前記データアンプ部１０５と物理的に遠い前記Ａバンク１，Ｂバンク２にアクセスする場合、ビット線から前記Ｉ／ＯバスＴ０，Ｎ０へのデータ転送時間が増大する」構成を備えている点。
　
５．当審の判断
　以下、相違点について検討する。
　刊行物２では、Ｖｃｃに接続されたセンスアンプ駆動回路ＰＤから、センスアンプＰＳ、センスアンプＮＳを介して、センスアンプ駆動回路ＮＤによってＧＮＤに接続されており、ＶｃｃからＧＮＤまでの経路を形成している部分回路ＰＤ，ＰＳ，ＮＳ，ＮＤの全てからなる回路によって差動増幅回路としての機能を実現している。よって、ＰＤ，ＰＳ，ＮＳ，ＮＤの全てからなる差動増幅回路が、本願発明の「入出力センスアンプ」に対応するものである。
　また、刊行物２の「サブブロック」は、より上位のメインブロック等が刊行物２に記載されていないことから、刊行物発明の「Ａバンク１，Ｂバンク２，Ｃバンク３，Ｄバンク４」に相当する本願発明の「メモリブロック」に対応する。
　そして、刊行物２に記載された半導体メモリは、センスアンプ駆動回路から見た共通の信号配線抵抗の大小、すなわち、センスアンプ駆動回路とサブブロックとの距離の大小による弊害を防止するため、差動増幅回路の一部であるセンスアンプ駆動回路と、選択されるメモリアレーを有するサブブロックとの物理的距離によって、遠い距離の場合は駆動トランジスタの個数を多くして駆動能力を上げ、近い距離の場合は、逆に駆動トランジスタの個数を少なくすることにより、センスアンプの感度をそろえ、センスアンプ活性化の速度の差が小さくなるようにしている。そして、センスアンプ活性化の速度の差を小さくすることは、遅延特性の差を最小化することに他ならないから、刊行物２には「選択されるメモリブロックの位置差に従う遅延特性の差が最小化されるように差動増幅回路と前記選択されるメモリブロックとの物理的距離に従って可変する特性を有する差動増幅回路」に関する発明が記載されているものと認められる。
　ここで、駆動トランジスタの数を変化させていることについて検討する。
　駆動トランジスタの数が増加すると、センスアンプ駆動回路に豊富な電流が供給される結果、刊行物２の第６図のＤ５１２及び／Ｄ５１２（／ＤはＤの上に￣を意味する）のグラフからもわかるように、データ対線の電圧の立ち上がりが速くなっている。そして、センスアンプは信号線の微小な電圧を増幅するものであるから、電圧の立ち上がりが速くなっているということは、微小な信号が短い期間に大きく増幅されている、すなわち、立ち上がり時期において利得が大きいことを意味するものである。したがって、刊行物２のものにおいても本願発明と同様、「選択されるメモリブロックの位置差に従う遅延特性の差が最小化されるように前記入出力センスアンプと前記選択される各メモリブロックとの物理的距離に従って可変する利得特性を有」しているものと認められる。
　そして、刊行物１には「データアンプ部と反対側に配置され物理的に遠いＡ，Ｂバンクをアクセスする場合、ビット線からＩ／Ｏバス線へのデータ転送時間が増大し、外部からのリードアクセス速度の低下要因となるという欠点があった。」（「００１３」段落）と記載されており、刊行物発明においても刊行物２に記載された半導体メモリと共通する技術課題が生じていることは明らかであるから、刊行物発明に対して刊行物２に記載された発明を適用して、本願発明の如く「前記入出力センスアンプは、　前記選択されるメモリブロックの位置差に従う遅延特性の差が最小化されるように前記入出力センスアンプと前記選択される各メモリブロックとの物理的距離に従って可変する利得特性を有する」構成とすることは、当業者が容易に想到し得た事項である。
　
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
６．むすび　
　以上のとおりであるから、本願は、請求項１ないし５、及び、請求項７ないし１７に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。