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　特願２００４−１２３２６４「プロセッサコア及びこれを用いたプロセッサ」拒絶査定不服審判事件〔平成１６年１０月１４日出願公開、特開２００４−２８８２０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
I．手続の経緯・本願発明
　本願は、平成１１年９月２２日に出願した特願平１１−２６９５３２号の一部を平成１６年４月１９日に新たな特許出願としたものであって、平成１７年１０月５日付けで拒絶の理由が通知され、平成１８年１月５日付けで拒絶査定がなされた。これに対し同年２月１６日付けで審判請求がなされ、同年３月２０日付けで手続補正がなされ、平成２０年６月２４日付けで拒絶の理由が通知され、同年８月２５日付けで手続補正がなされ、同年９月１０日付けで拒絶の理由が通知され、同年１１月１７日付けで手続補正がなされたものである。
　
　そして、本願の請求項１に係る発明は、平成２０年１１月１７日付け手続補正によって補正された特許請求の範囲の請求項１に記載された、以下のとおりのものである。 
　
「外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装すると共に、 命令をデコードする機能を有し、デコードした命令が前記拡張演算ユニットを制御する命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する命令デコード部とプロセッサコアの演算のためのデータ及びメモリアクセスのためのアドレスを格納する汎用レジスタとを有するプロセッサコアを備え、
　前記プロセッサコアが、前記拡張演算ユニットから、アドレス、データ、データ書き込みと読み出しを制御する制御信号群を入力し、前記書き込み読み出し制御信号群がデータ読み出しが有効であることを示し、データ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力し、前記データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、前記アドレスで指定された領域に、前記拡張演算ユニットからのデータを書き込み、プロセッサコアがロード命令によってデータを読み出し、ストア命令によってデータを書き込むデータメモリを有し、
　前記データメモリが、前記プロセッサコアのパイプライン構造に組み込まれているメモリであり、前記データメモリへの前記プロセッサコアと前記拡張演算ユニットとから同時にアクセスがあったとき、そのアクセスを調停するセレクタ手段を備え、
　前記セレクタ手段の調停により、前記拡張演算ユニットが前記データメモリへ直接アクセスし、
　前記拡張演算ユニットが、前記プロセッサコアから入力される命令コードに従って演算を行う演算器を有し、その演算結果を前記プロセッサコアへ出力し、前記プロセッサコアはその結果を前記汎用レジスタへ格納することを特徴とするプロセッサ。」
　
II．引用文献 
　１．特開平５−２０４８７４号公報 
　２．特開平１１−１５４１４４号公報 
　３．特開平７−１２９５０１号公報 
　４．特開平１１−３９２７８号公報 
　５．ジョン・Ｌ・ヘネシー，ディビッド・Ａ・パターソン著，「コンピュータの構成と設計」，第２版，［下］巻，日経ＢＰ社発行，１９９９年５月１７日，ｐ．４１５−４２５
　
　引用文献１−４は、平成２０年９月１０日付けで当審より通知した拒絶の理由に引用された文献であり、引用文献５は、当業者の周知技術を示すため当審において新たに引用した文献であって、平成１８年３月２０付けで補正された審判請求書に添付資料１として添付された資料を含む文献である。
　
（１）引用文献１には、以下の事項が記載されている（下線は、当審において付加した。以下同様。）。
　
Ａ．「【０００１】
【産業上の利用分野】本発明は、プロセッサ、例えば、
汎用プロセッサに外付けされて専用的な演算処理を実行するコプロセッサ
【従来の技術】従来の
コプロセッサは、
演算を専用的に実行する。ホストプロセッサ側ではその間、他の任意の処理を実行できる
　
Ｂ．「【０００６】
【作用】本発明では、ホストプロセッサから
プロセッサ（例えばコプロセッサ）へ特定の命令が転送されると、演算に必要な命令やデータの読み出しがプロセッサ側で自律的に実行される。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明する。図２、図３は本発明に係るプロセッサの一実施例を示す図である。まず、構成を説明する。図２において、１０はプロセッサ（例えばコプロセッサ）である。
コプロセッサ１０は、外部アドレスバス１１や外部データバス１２を介してＣＰＵ（ホストプロセッサ）１３や外部メモリ１４等に接続される
　
Ｃ．「【００１３】プログラムポインタ回路２１は、所定のスタートアドレスＡSTART がセットされるスタートレジスタ２１ａや、レジスタ２１ａの内容を初期値としてクロックごとに内容をインクリメントするポインタ２１ｂを含み、ポインタ２１ｂの内容を第２のアドレス信号Ａ2 としてバッファ回路１５に出力する。図３はＣＰＵ１３からコプロセッサ１０に転送される特定命令のフォーマットを示す図である。この図において、
コード部のＣＭＤは所定の命令及びデータを外部メモリ１４からロードする旨を指示するコード列
【００１４】このような構成によれば、「コマンドロード命令方式」を実現できる。すなわち、スレーブアクセスにより、
ＣＰＵ１３からコプロセッサ１０への特定の命令が、
バッファ回路１５の１つの領域（Ｂ
START
 ）に格納される。
【００１５】特定命令のオペランド１には、上記の汎用レジスタ群１９の１つのレジスタの番号（Ｒj ）がセットされている。また、オペランド２にはバッファ回路１５の１つの領域（Ｂi ）を示すアドレス（ロードアドレスＡLOAD）がセットされている。以上のように、特定命令のバッファ（ＢSTART ）への格納や、コマンドレングス長ＣLEN 及びベースアドレスＡBASEのセットを完了すると、次に、第２のアドレス信号Ａ2 の値（初期値ＡSTART ）に従ってバッファ回路１５の領域（ＢSTART ）を指定し、その領域内の命令を読み出してデコード回路１６でデコードする。
領域（Ｂ
START
 ）内の命令は先にＣＰＵ１３から転送された特定命令である
【００１６】したがって、第１のアドレス信号Ａ1 の値がＡLOADから順次にインクリメントされるのに並行して、
第３のアドレス信号Ａ
3
 の値がＡ
BASE
から順次にインクリメントされ、
バッファ回路
１５
の各領域に、第３のアドレス信号Ａ
3
 で読み出された外部メモリ１４からの各命令及びデータが順次に書き込まれる。
【００１９】なお、上記の実施例では、特定命令を格納するためのバッファを任意に指定できるようにしているが、あらかじめ決められたバッファに格納するようにしてもよい。また、実施例では、ベースアドレスＡBASEを格納するレジスタ番号を特定命令のオペランドで指定し、いわゆる間接アドレス指定方式としているが、
特定命令のオペランドでベースアドレスＡ
BASE
を直接指定する
　
（ａ）上記Ｂの７段落の「図２において、１０はプロセッサ（例えばコプロセッサ）である。
コプロセッサ１０は、外部アドレスバス１１や外部データバス１２を介してＣＰＵ（ホストプロセッサ）１３や外部メモリ１４等に接続される
　上記Ｂの６段落の「本発明では、ホストプロセッサから
プロセッサ（例えばコプロセッサ）へ特定の命令が転送されると、演算に必要な命令やデータの読み出しがプロセッサ側で自律的に実行される。
　上記Ａの「従来の
コプロセッサは、
演算を専用的に実行する。ホストプロセッサ側ではその間、他の任意の処理を実行できる
　
（ｂ）上記Ａの「本発明は、プロセッサ、例えば、
汎用プロセッサに外付けされて専用的な演算処理を実行するコプロセッサ
　
（ｃ）上記Ｃの１３段落の「図３はＣＰＵ１３からコプロセッサ１０に転送される特定命令のフォーマットを示す図である。この図において、
コード部のＣＭＤは所定の命令及びデータを外部メモリ１４からロードする旨を指示するコード列
ＣＰＵ１３からコプロセッサ１０への特定の命令が、
バッファ回路１５の１つの領域（Ｂ
START 
）に格納される。
領域（Ｂ
START
 ）内の命令は先にＣＰＵ１３から転送された特定命令である
特定命令のオペランドでベースアドレスＡ
BASE
を直接指定する
　
（ｄ）上記Ｄの１６段落の「したがって、第１のアドレス信号Ａ1 の値がＡLOADから順次にインクリメントされるのに並行して、
第３のアドレス信号Ａ
3
 の値がＡ
BASE
から順次にインクリメントされ、
バッファ回路１５の各領域に、第３のアドレス信号Ａ
3 
で読み出された外部メモリ１４からの各命令及びデータが順次に書き込まれる。
　
　そうすると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　外付けされて専用的な演算処理を実行するコプロセッサと、 
　所定のデータを外部メモリからコプロセッサにロードする旨を指示するコード列であるコード部と、ベースアドレスを直接指定するオペランドとを含む特定命令をコプロセッサに転送するＣＰＵと、 
　コプロセッサが、オペランドで指定されたベースアドレスから順次にインクリメントしたアドレス信号で、データを読み出す外部メモリとを、 
　外部データバス及び外部アドレスバスに接続し、 
　演算に必要なデータを、コプロセッサが自律的に外部メモリから読み出し、
　コプロセッサが演算を実行する間、ＣＰＵは他の任意の処理を実行できる
　システム 
　
（２）引用文献２には、以下の事項が記載されている。
　
Ｄ．「【００１４】図２は、図１のプロセッサ１２の一部を示すブロック図である。一実施形態では、
プロセッサ１２は制御回路４０、命令デコード回路４２、
レジスタ４６、
を含む。
・・・（中略）・・・
【００１９】・・・（中略）・・・
命令デコード回路４２は
制御回路４０に対しデコードされた命令情報を提供する。
【００２０】図３は、コプロセッサ１４の一部の一実施形態を示すブロック図である。一実施形態では、
コプロセッサ１４は
計算回路１０２
を含む。
【００２７】専用の１２ビット命令バス（Ｈ＿ＯＰ［１１：０］）６１は外部コプロセッサ１４に対して発行されるコプロセッサインタフェース３０のオペコード（ｏｐｃｏｄｅ）を提供する。
・・・（中略）・・・
【００３０】図５は、命令ハンドシェイクのための基本的な命令インタフェース動作を示すタイミング図である。
命令デコードストローブ（Ｈ＿ＤＥＣ＊）信号６３はプロセッサ１２によってコプロセッサインタフェース３０のオペコードのデコードを示すために与えられる。
　
Ｅ．「【００６０】図２２は、
Ｈ＿ＣＡＬＬプリミティブに対する命令フォーマット
この命令はコプロセッサ１４によって実施される機能を「コール」するまたは「呼び出す」（ｃａｌｌ）ために使用される。
【００６１】
命令ワードのＵＵおよびＣＯＤＥ（コード）フィールドはプロセッサ１２によって解釈されず、これらはコプロセッサ１４の特定の機能を示すために使用される。
ＣＯＤＥフィールドは特定の動作または操作を特定することができる。
【００６２】
アーギュメントは汎用レジスタ４６からＲ４で始まりかつＲ（４＋ＣＮＴ−１）へと続いて受け渡される。
　
Ｆ．「【００６４】図２３は、
Ｈ＿ＲＥＴプリミティブに対する命令フォーマット
この命令はコプロセッサ１４によって実施される機能「からの戻り（ｒｅｔｕｒｎ  ｆｒｏｍ）」のために使用される。
【００６５】前記命令ワードのＵＵおよびＣＯＤＥ（コード）フィールドはプロセッサ１２によって解釈されず、これらはコプロセッサ１４の特定の機能を示すために使用される。ＵＵフィールドはハードウエアユニットを特定することができ、かつＣＯＤＥフィールドは戻りのためにコプロセッサ１４における特定の動作または一組のレジスタ４６を特定することができる。ＣＮＴフィールドはプロセッサ１２およびコプロセッサ１４の双方によって解釈され、かつコプロセッサ１４からプロセッサ１２へと渡すレジスタ４６のアーギュメントの数を特定する。
【００６６】
アーギュメントはＲ４で始まりかつＲ（４＋ＣＮＴ−１）へとプロセッサ１２の一般または汎用レジスタ４６へ渡される。
　
Ｇ．「【００７２】図２６は、
Ｈ＿ＳＴ命令に対する命令フォーマット
この命令はプロセッサ１２のレジスタ４６にメモリオペランドを一時的に記憶することなくある値をコプロセッサ１４からメモリ１８に渡すために使用される。前記メモリオペランドはベースポインタおよびオフセットを使用してアドレスされる。
　
　上記Ｄ，Ｅに開示されている如く、外部に拡張演算ユニット（外部コプロセッサ）を接続するプロセッサにおいて、プロセッサの命令デコード部（命令デコード回路及び制御回路）を、デコードした命令が拡張演算ユニットを制御する命令（Ｈ＿ＣＡＬＬプリミティブ）であった場合には、拡張演算ユニットに対して、演算データ（アーギュメント）、拡張演算コードの動作を規定する命令コード（ＣＯＤＥフィールド）、及び該命令コードが有効であることを示す情報（命令デコードストローブ）を出力するように構成することは、本願出願前に周知の技術である。
　
　上記Ｄ，Ｅ，Ｆに開示されている如く、拡張演算ユニットが、プロセッサから入力される命令コード（ＣＯＤＥフィールド）に従って演算を行う演算器（計算回路）を有し、その演算結果を前記プロセッサへ出力し、前記プロセッサはその結果を汎用レジスタ（一般または汎用レジスタ４６）へ格納するように構成することは、本願出願前に周知の技術である。
　
　上記Ｇに開示されている如く、データメモリに対して拡張演算ユニットがデータを入力し、データ書き込みを行う場合に、アドレスで指定された領域に拡張演算ユニットからのデータを書き込むことは、本願出願前に周知の技術である。
　
（３）引用文献３には、以下の事項が記載されている。
　
Ｈ．「【００１３】
外部プロセッサ２がＲＡＭ４のアクセスを要求すると、
内部プロセッサ３がＲＡＭ４をアクセスしていない場合
バス切り換え回路１４がＲＡＭのバス信号８を外部プロセッサ用バス７に接続する。
【００１４】
内部プロセッサ３がＲＡＭ４をアクセス中に、外部プロセッサ２がＲＡＭ４のアクセス要求を出すと、
ＲＡＭのバス信号８は、内部バス６に接続されたままで、外部プロセッサ用バス７には接続されない。
内部プロセッサ３がＲＡＭアクセスを終了すると、
その状態で外部プロセッサ２が再びＲＡＭアクセスを要求すると
バス切り換え回路１４が動作し、ＲＡＭのバス信号８は外部プロセッサ用バス７に接続される。
【００１５】
外部プロセッサ２がＲＡＭ４をアクセス中に、内部プロセッサ３がＲＡＭアクセス要求を出すと、
ＲＡＭのバス信号８は、外部プロセッサ用バス７に接続されたままで、内部バス６には接続されない。
外部プロセッサ２がＲＡＭアクセスを終了すると、
その状態で内部プロセッサ３がＲＡＭアクセスを要求すると、
バス切り換え回路１４が動作し、ＲＡＭのバス信号８は内部バス６に接続される。
　
　引用文献４には、以下の事項が記載されている。
　
Ｉ．「【００３２】・・・（中略）・・・
プロセッサ外部からのアクセスとプロセッサコア２００からのアクセスが重なった場合のためにデータメモリ１００の入出力部には調停回路２０４を設置
　
Ｊ．「【００３６】上記の
データメモリ１００は、リードイネーブル信号２２またはライトイネーブル信号２３がアクティブとなったときに
第１のアドレスを入力としてプロセッサコア２００との間でデータの受け渡しを行い、第２のライトイネーブル信号１２またはリードイネーブル信号１３がアクティブとなったときに
第２のアドレスを入力としてＤＩＯ端子との間でデータの受け渡しを行う。
　
　上記Ｈ，Ｉにそれぞれ開示されているように、データメモリに、プロセッサコアと他の手段とから同時にアクセスがあったとき、そのアクセスを調停するセレクタ手段を設けて、そのセレクタ手段の調停により、他の手段がデータメモリへ直接アクセスすることは、本願出願前に周知の技術である。
　
　上記Ｊに開示されているように、データメモリに対して、データと、データ書き込みと読み出しを制御する制御信号群とを入力し、データ書き込みと読み出しを制御する制御信号群がデータ読み出しが有効であることを示し、データ読み込みを行う場合には、アドレスで指定された領域からデータを読み出し、データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、アドレスで指定された領域にデータを書き込むことは、本願出願前に周知の技術である。
　
（４）引用文献５には、以下の事項が記載されている。
　
Ｋ．「最初に図６．１３から図６．１５にかけて，
ロード命令実行時
　
１．命令フェッチ：・・・（中略）・・・
２．命令デコードと
レジスタ・ファイル読み出し
ＩＦ／ＩＤパイプライン・レジスタから１６ビットの即値フィールドと２つのレジスタ番号が供給される．
レジスタ番号は読み出すべきレジスタを示す．それらの３つの値
がすべてＩＤ／ＥＸパイプライン・レジスタに収められる．
３．実行／アドレス生成：図６．１４は，
ロード命令がレジスタ１の内容と符号拡張された即値をＩＤ／ＥＸパイプライン・レジスタから読み出して， ＡＬＵを用いてそれらを加算する
加算結果はＥＸ／ＭＥＭパイプライン・レジスタに収められる．
４．メモリ・アクセス：図６．１５の上側の部分は，
ロード命令がＥＸ／ＭＥＭパイプライン・レジスタからのアドレスを使用してデータ・メモリからデータを読み出して， ＭＥＭ／ＷＢパイプライン・レジスタに収める
５．書き込み：図６．１５の下側の部分は最後のステップを示す．ここでは，
ロード命令はＥＸ／ＷＢパイプライン・レジスタからデータを読み出して，図の中央部にあるレジスタに書き込む．
　
Ｌ．「次に，
ストア命令
ストア命令がパイプライン方式で実行される様子はロード命令と似ている．
・・・（中略）・・・
４．メモリ・アクセス：図６．１７の上側の部分は，
データがデータ・メモリに書き込まれる
　
　上記Ｋに開示されているように、プロセッサの汎用レジスタ（レジスタ・ファイルのレジスタ）が、メモリアクセスのためのアドレスを格納することは、本願出願前に周知の技術である。
　
　上記Ｋ，Ｌに開示されているように、データメモリに対して、プロセッサがロード命令によってデータを読み出し、ストア命令によってデータを書き込むことは、本願出願前に周知の技術である。
　
　上記Ｋ，Ｌに開示されているように、プロセッサが、パイプライン方式のメモリ・アクセスのステージにおいて、メモリからデータをロードしまたストアする、すなわち、データメモリをプロセッサのパイプライン構造に組み込まれているメモリとすることは、本願出願前に周知の技術である。
　
III. 対比
　本願の請求項１に係る発明（以下「本願発明」という）と、引用発明とを対比する。 
　
　引用発明がコプロセッサ等を備えることで演算処理を実行することから、引用発明が「システム」の発明であることは、本願発明が「プロセッサ」の発明であることと同じことである。 
　
　引用発明の「コプロセッサ」は、「外付けされて専用的な演算処理を実行する」ものであるから、本願発明の「外部に接続される拡張演算ユニット」に相当し、引用発明の「特定命令」は、「所定のデータを外部メモリからコプロセッサにロードする旨を指示するコード列であるコード部と、ベースアドレスを直接指定するオペランド」を含むことから、拡張演算ユニットを制御するための命令であるので、本願発明の「拡張演算ユニット制御命令」に相当する。 
　
　引用発明の「ＣＰＵ」は、プロセッサコアであると共に、「特定命令をコプロセッサに転送する」ことから、その拡張演算ユニット制御命令を実装するものであり、技術常識を考慮すれば、命令をデコードする機能を有する命令デコード部と、プロセッサコアの演算のためのデータを格納する汎用レジスタを有するので、本願発明の「外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装すると共に、 命令をデコードする機能を有し、・・・命令デコード部とプロセッサコアの演算のためのデータ・・・を格納する汎用レジスタとを有するプロセッサコア」に対応する。 
　
　引用発明の「外部メモリ」は、「オペランドで指定されたベースアドレスから順次にインクリメントしたアドレス信号で、データを読み出す」ことから、本願発明の「前記拡張演算ユニットから、アドレス・・・を入力し、・・・データ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力し、・・・データメモリ」に対応する。
　
　引用発明において、「ＣＰＵ」と「外部メモリ」とが「外部データバス及び外部アドレスバスに接続し」ていることは、本願発明において、「プロセッサコアが・・・データメモリを有し」ていることに対応する。
　
　引用発明において「演算に必要なデータを、コプロセッサが自律的に外部メモリから読み出」すことは、本願発明において「前記拡張演算ユニットが前記データメモリへ直接アクセス」することに相当する。 
　引用発明の「コプロセッサ」は、「専用的な演算処理を実行する」ことから、演算処理を実行するための演算器を有するので、本願発明と引用発明とは、拡張演算ユニットが、演算を行う演算器を有する点で、一致する。
　
　以上で検討したことから、本願発明と引用発明とは、以下に挙げる一致点で一致し、相違点で相違する。 
　
（一致点）
　外部に接続される拡張演算ユニットを制御するための命令である拡張演算ユニット制御命令を実装すると共に、命令をデコードする機能を有する命令デコード部とプロセッサコアの演算のためのデータを格納する汎用レジスタとを有するプロセッサコアを備え、
　前記プロセッサコアが、前記拡張演算ユニットから、アドレスを入力し、データ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力する、データメモリを有し、 
　前記拡張演算ユニットが前記データメモリへ直接アクセスし、
　前記拡張演算ユニットが、演算を行う演算器を有することを特徴とするプロセッサ
　
（相違点１）
　本願発明においては、プロセッサコアの命令デコード部が「デコードした命令が前記拡張演算ユニットを制御する命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する」のに対して、引用発明においては、プロセッサコアが、拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コードを出力するものの、プロセッサコアの命令デコード部が、本願発明のように構成されているか否か不明である点。
　
（相違点２）
　本願発明においては、プロセッサコアの汎用レジスタが「メモリアクセスのためのアドレス」を格納するのに対して、引用発明において、プロセッサコアの汎用レジスタが「メモリアクセスのためのアドレス」を格納するか不明である点。
　
（相違点３）
　本願発明においては、データメモリが「前記拡張演算ユニットから、アドレス、データ、データ書き込みと読み出しを制御する制御信号群を入力し、前記書き込み読み出し制御信号群がデータ読み出しが有効であることを示し、データ読み出しを行う時には、前記アドレスで指定された領域からデータを読み出して前記拡張演算ユニットへ出力し、前記データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、前記アドレスで指定された領域に、前記拡張演算ユニットからのデータを書き込み、プロセッサコアがロード命令によってデータを読み出し、ストア命令によってデータを書き込む」ものであるのに対して、引用発明においては、データメモリが、データ及びデータ書き込みと読み出しを制御する制御信号群を入力するか否か、データ書き込みと読み出しを制御する制御信号群がデータ読み出しが有効であることを示すか否か、データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、アドレスで指定された領域に、拡張演算ユニットからのデータを書き込むか否か、プロセッサコアがロード命令によってデータを読み出し、ストア命令によってデータを書き込むか否か、不明である点。 
　
（相違点４）
　本願発明においては、「前記データメモリが前記プロセッサコアのパイプライン構造に組み込まれているメモリであり、前記データメモリへの前記プロセッサコアと前記拡張演算ユニットとから同時にアクセスがあったとき、そのアクセスを調停するセレクタ手段を備えて」おり、「前記セレクタ手段の調停により」前記拡張演算ユニットが前記データメモリへ直接アクセスするのに対して、引用発明においては、拡張演算ユニットがデータメモリへ直接アクセスするものの、データメモリが、プロセッサコアのパイプライン構造に組み込まれているメモリであるか否か、本願発明の如きセレクタ手段を備えており、セレクタ手段の調停により拡張演算ユニットがデータメモリへ直接アクセスするか否か、不明である点。 
　
（相違点５）
　本願発明においては、「前記拡張演算ユニットが、前記プロセッサコアから入力される命令コードに従って演算を行う演算器を有し、その演算結果を前記プロセッサコアへ出力し、前記プロセッサコアはその結果を前記汎用レジスタへ格納する」のに対して、引用発明において、拡張演算ユニットが演算を行う演算器を有しているものの、演算器が、プロセッサコアから入力される命令コードに従って演算を行うものか、演算結果をプロセッサコアへ出力し、プロセッサコアはその結果を汎用レジスタへ格納するものか、不明である点。
　
IV．判断
　上記相違点について検討する。 
 　 
 （相違点１）について 
　上記II．（２）において述べたように、外部に拡張演算ユニットを接続するプロセッサにおいて、プロセッサの命令デコード部を、デコードした命令が拡張演算ユニットを制御する命令であった場合には、拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力するように構成することは、本願出願前に周知の技術である。 
　引用発明においても、プロセッサコアは、拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コードを出力するものであるから、この周知技術を考慮して、引用発明におけるプロセッサコアの命令デコード部を「デコードした命令が前記拡張演算ユニットを制御する命令であった場合には、前記拡張演算ユニットに対して、演算データ、拡張演算コードの動作を規定する命令コード、及び該命令コードが有効であることを示す情報を出力する」ものとすることは、当業者にとって格別困難なことではない。 
　
（相違点２）について
　上記II．（４）において述べたように、プロセッサの汎用レジスタが、メモリアクセスのためのアドレスを格納することは、本願出願前に周知の技術である。引用発明において、プロセッサコアが、外部データバス及び外部アドレスバスを介してデータメモリに接続されていることから、プロセッサコアがメモリアクセスをすることを考慮すれば、この周知技術を考慮して、プロセッサコアの汎用レジスタが「メモリアクセスのためのアドレスを格納する」ように構成することは、当業者にとって格別困難なことではない。 
　
（相違点３）について 
　上記II．（２）において述べたように、データメモリに対して拡張演算ユニットがデータを入力し、データ書き込みを行う場合に、アドレスで指定された領域に拡張演算ユニットからのデータを書き込むこと、及び、データメモリに対して、データと、データ書き込みと読み出しを制御する制御信号群とを入力し、データ書き込みと読み出しを制御する制御信号群がデータ読み出しが有効であることを示し、データ読み込みを行う場合には、アドレスで指定された領域からデータを読み出し、データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、アドレスで指定された領域にデータを書き込むことは、それぞれ、本願出願前に周知の技術である。
　これら周知技術を考慮し、引用発明も、データ読み出しであれ、拡張演算ユニットがデータメモリへ直接アクセスするものであることを勘案すれば、データメモリを「前記拡張演算ユニットから、・・・データ、データ書き込みと読み出しを制御する制御信号群を入力し、前記書き込み読み出し制御信号群がデータ読み出しが有効であることを示し、・・・前記データ書き込みと読み出しを制御する制御信号群がデータ書き込みが有効であることを示し、データ書き込みを行う場合には、前記アドレスで指定された領域に、前記拡張演算ユニットからのデータを書き込み」するものとなすことは、当業者にとって格別困難なことではない。 
　また、上記II．（４）において述べたように、データメモリに対して、プロセッサがロード命令によってデータを読み出し、ストア命令によってデータを書き込むことは、本願出願前に周知の技術である。引用発明において、プロセッサコアが、外部データバス及び外部アドレスバスを介してデータメモリに接続されていることから、プロセッサコアがメモリアクセスをすることを考慮すれば、この周知技術を考慮して、データメモリを「プロセッサコアがロード命令によってデータを読み出し、ストア命令によってデータを書き込む」ものとすることも、当業者にとって格別困難なことではない。 
　
（相違点４）について 
　上記II．（４）において述べたように、データメモリをプロセッサのパイプライン構造に組み込まれているメモリとすることは、本願出願前に周知の技術であり、上記II．（３）において述べたように、データメモリに、プロセッサコアと他の手段とから同時にアクセスがあったとき、そのアクセスを調停するセレクタ手段を設けて、そのセレクタ手段の調停により、他の手段がデータメモリへ直接アクセスすることもまた、周知の技術である。
　引用発明において、プロセッサコアと拡張演算ユニットの両者が共に外部データバス及び外部アドレスバスを介してデータメモリに接続しており、プロセッサコアと拡張演算ユニットは「コプロセッサが演算を実行する間、ＣＰＵは他の任意の処理を実行できる」ことから、同時並列的に動作することを考慮すれば、これら周知技術を勘案し、「前記データメモリが前記プロセッサコアのパイプライン構造に組み込まれているメモリであり、前記データメモリへの前記プロセッサコアと前記拡張演算ユニットとから同時にアクセスがあったとき、そのアクセスを調停するセレクタ手段を備え」るとし、「前記セレクタ手段の調停により」前記拡張演算ユニットが前記データメモリへ直接アクセスするように構成することは、当業者にとって格別困難なことではない。 
　
（相違点５）について
　上記II.（２）において述べたように、拡張演算ユニットが、プロセッサから入力される命令コードに従って演算を行う演算器を有し、その演算結果を前記プロセッサへ出力し、前記プロセッサはその結果を汎用レジスタへ格納するように構成することは、本願出願前に周知の技術である。引用発明が、汎用レジスタを有するプロセッサコアと演算器を有する拡張演算ユニットの両者を備えたものであることを考慮すれば、この周知技術を採用し、「前記拡張演算ユニットが、前記プロセッサコアから入力される命令コードに従って演算を行う演算器を有し、その演算結果を前記プロセッサコアへ出力し、前記プロセッサコアはその結果を前記汎用レジスタへ格納する」ように構成することは、当業者にとって格別困難なことではない。
　
　そうすると、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 
　また、本願発明の構成によってもたらされる効果も、引用発明及び周知技術から当業者であれば容易に予測することができる程度のものであって、格別のものとはいえない。 
　
Ｖ．むすび 
　以上で検討したとおり、本願の請求項１に係る発明は、引用文献１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。