(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、入力端子に入力されたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、
その一方端子が前記入力端子に接続され、前記クロック信号が第１の電位である期間に導通して前記アナログ電圧をサンプリングするための第１のスイッチ手段、
前記第１のスイッチ手段の他方端子に接続され、前記第１のスイッチ手段によってサンプリングされたアナログ電圧を前記クロック信号が第２の電位である期間に第１のデジタルコードに変換する第１のＡ／Ｄコンバータ、
前記第１のＡ／Ｄコンバータによって生成された第１のデジタルコードを前記クロック信号が第２の電位である期間にアナログ電圧に変換するＤ／Ａコンバータ、
前記第１のスイッチ手段の他方端子に接続され、前記第１のスイッチ手段によってサンプリングされたアナログ電圧から前記Ｄ／Ａコンバータによって生成されたアナログ電圧を前記クロック信号が第２の電位である期間に減算し減算結果を出力する減算手段、
その一方端子が前記減算手段から出力されたアナログ電圧を受け、前記クロック信号が第２の電位である期間に導通して該アナログ電圧をサンプリングするための第２のスイッチ手段、
前記第２のスイッチ手段の他方端子に接続され、前記第２のスイッチ手段によってサンプリングされたアナログ電圧を前記クロック信号が第１の電位である期間に第２のデジタルコードに変換する第２のＡ／Ｄコンバータ、および
前記第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて前記所定ビット数のデジタルコードを生成する論理回路を備え、
前記減算手段は、
その一方電極が前記第１のスイッチ手段の他方端子に接続されたキャパシタ、および
その一方端子がバイアス用基準電圧を受け、その他方端子が前記キャパシタの他方電極に接続され、前記クロック信号が第１の電位である期間に導通して前記キャパシタを充電させる第３のスイッチ手段を含む、パイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記第１のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の第１の比較用基準電圧と、それぞれが前記複数のデジタルコードに対応する複数の減算用基準電圧とを生成する第１の電圧発生手段、
それぞれが、前記複数の第１の比較用基準電圧に対応して設けられ、対応の第１の比較用基準電圧と前記第１のスイッチ手段によってサンプリングされたアナログ電圧とを比較する複数の第１の電圧比較手段、および
前記複数の第１の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第１のデジタルコードとして出力する第１のエンコーダを含み、
前記Ｄ／Ａコンバータは、前記第１の電圧発生手段で生成された各減算用基準電圧に対応して設けられ、その一方端子が対応の減算用基準電圧を受け、その他方端子が前記第１のスイッチ手段の他方端子に接続され、前記第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する第４のスイッチ手段を含み、
前記第２のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の第２の比較用基準電圧を生成する第２の電圧発生手段、
それぞれが、前記複数の第２の比較用基準電圧に対応して設けられ、対応の第２の比較用基準電圧と前記第２のスイッチ手段によってサンプリングされたアナログ電圧とを比較する複数の第２の電圧比較手段、および
前記複数の第２の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第２のデジタルコードとして出力する第２のエンコーダを含む、請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
クロック信号に同期して動作し、入力端子に入力されたアナログ電位を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、
その一方端子が前記入力端子に接続され、前記クロック信号が第１の電位である期間に導通して前記アナログ電位をサンプリングするための第１のスイッチ手段、
その一方端子が第１の基準電位を受け、前記クロック信号が第１の電位である期間に導通して前記第１のスイッチ手段によって発生するノイズを打消すための第２のスイッチ手段、
前記第１のスイッチ手段の他方端子に接続され、前記第１のスイッチ手段によってサンプリングされたアナログ電位を前記クロック信号が第２の電位である期間に第１のデジタルコードに変換する第１のＡ／Ｄコンバータ、
前記第１のＡ／Ｄコンバータによって生成された第１のデジタルコードを前記クロック信号が第２の電位である期間にアナログ電位に変換するＤ／Ａコンバータ、
その一方電極が前記第１のスイッチ手段の他方電極に接続され、前記第１のスイッチ手段によってサンプリングされたアナログ電位から前記Ｄ／Ａコンバータによって生成されたアナログ電位を前記クロック信号が第２の電位である期間に減算するための第１のキャパシタ、
その一方電極が前記第２のスイッチ手段の他方電極に接続された第２のキャパシタ、
その一方端子が第２の基準電位を受け、その他方端子が前記第１および第２のキャパシタの他方電極に接続され、前記クロック信号が第１の電位である期間に導通して前記第１および第２のキャパシタを充電させる第３のスイッチ手段、
その第１および第２の入力端子がそれぞれ前記第１および第２のスイッチ手段の他方端子に接続された差動増幅器、
各々の一方電極がそれぞれ前記差動増幅器の第１および第２の出力端子に接続され、前記クロック信号が第２の電位である期間に導通して前記差動増幅器の出力電圧をサンプリングするための第４および第５のスイッチ手段、
前記第４および第５のスイッチ手段の他方端子に接続され、前記第４および第５のスイッチ手段によってサンプリングされた前記差動増幅器の出力電圧を前記クロック信号が第１の電位である期間に第２のデジタルコードに変換する第２のＡ／Ｄコンバータ、および
前記第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて前記所定ビット数のデジタルコードを生成する論理回路を備える、パイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記第１のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の比較用基準電位と、それぞれが前記複数のデジタルコードに対応する複数の減算用基準電位とを生成する基準電位発生手段、
それぞれが、前記複数の比較用基準電位に対応して設けられ、対応の比較用基準電位と前記第１のスイッチ手段でサンプリングされたアナログ電位とを比較する複数の電位比較手段、および
前記複数の電位比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第１のデジタルコードとして出力する第１のエンコーダを含み、
前記Ｄ／Ａコンバータは、前記基準電位発生手段で生成された各減算用基準電位に対応して設けられ、その一方端子が対応の減算用基準電位を受け、その他方端子が前記第１のスイッチ手段の他方端子に接続され、前記第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する第６のスイッチ手段を含み、
前記第２のＡ／Ｄコンバータは、
それぞれが複数のデジタルコードに対応する複数の比較用基準電圧を生成する基準電圧発生手段、
それぞれが、前記複数の比較用基準電圧に対応して設けられ、対応の比較用基準電圧と前記第４および第５のスイッチ手段によってサンプリングされた前記差動増幅器の出力電圧とを比較する複数の電圧比較手段、および
前記複数の電圧比較手段の比較結果に基づいて前記複数のデジタルコードのうちのいずれかのデジタルコードを選択し、該選択したデジタルコードを前記第２のデジタルコードとして出力する第２のエンコーダを含む、請求項３に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
さらに、前記第２のスイッチ手段と並列に接続され、前記クロック信号が第２の電位である期間に導通して前記第６のスイッチ手段によって発生するノイズを打消すための第７のスイッチ手段を備える、請求項４に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はパイプライン型Ａ／Ｄコンバータに関し、特に、クロック信号に同期して動作し、入力端子に入力されたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータに関する。
【０００２】
【従来の技術】
図６は、従来のパイプライン型Ａ／Ｄコンバータの構成を示す回路ブロック図である。このようなパイプライン型Ａ／Ｄコンバータは、たとえばＩＳＳＣＣ’９４，  ｐｐ．２５０−２５１，  １．２Ｖ  Ｍｉｘｅｄ  Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔｓ  Ｕｓｉｎｇ  ０．３μｍ  ＣＭＯＳＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  に開示されている。
【０００３】
図６を参照して、このパイプライン型Ａ／Ｄコンバータは、直列接続されたサンプル／ホールド回路７１および減算回路７２〜７４と、Ａ／Ｄコンバータ８１〜８４と、Ｄ／Ａコンバータ９１〜９３と、論理回路８５とを備える。
【０００４】
サンプル／ホールド回路７１は、スイッチＳ７１〜Ｓ７３、キャパシタ７４，７５および増幅器７６を含む。キャパシタ７４の一方電極はスイッチＳ７１を介してアナログ電位信号Ｖｉｎを受けるとともに、スイッチＳ７２を介して接地電位ＧＮＤを受ける。キャパシタ７４の他方電極は、増幅器７６の入力ノードに接続される。スイッチＳ７３およびキャパシタ７５は、それぞれ増幅器７６の入力ノードと出力ノードとの間に接続される。
【０００５】
動作時は、まずスイッチＳ７１，Ｓ７３が導通し、スイッチＳ７２が非導通になってキャパシタ７４にアナログ電位信号Ｖｉｎがサンプリングされ、次にスイッチＳ７１，Ｓ７３が非導通になりスイッチＳ７２が導通して、キャパシタ７４にサンプリングされたアナログ電位が接地電位ＧＮＤでホールドされる。ホールドされた電位すなわち増幅器７６の出力電位ＶＳ１はＡ／Ｄコンバータ８１および減算回路７２に与えられる。
【０００６】
Ａ／Ｄコンバータ８１は、サンプル／ホールド回路７１の出力電位ＶＳ１を粗い分解能（３ビット）でＡ／Ｄ変換し、３ビットのデジタルコードＤ１をＤ／Ａコンバータ９１および論理回路８５に与える。Ｄ／Ａコンバータ９１は、Ａ／Ｄコンバータ８１から与えられたデジタルコードＤ１を再度アナログ電位ＶＤＡ１に変換して減算回路７２に与える。
【０００７】
減算回路７２は、アナログ電位信号Ｖｉｎおよび接地電位ＧＮＤの代わりにサンプル／ホールド回路７１の出力電位ＶＳ１およびＤ／Ａコンバータ９１の出力電位ＶＤＡ１を受けるだけで、サンプル／ホールド回路７１と同じ構成である。
【０００８】
サンプル／ホールド回路７１の出力電位ＶＳ１がホールドされている期間にスイッチＳ７１，Ｓ７３が導通しスイッチＳ７２が非導通となって、キャパシタ７４にＶＳ１がサンプリングされる。通電Ｄ／Ａコンバータ９１の出力電位ＶＤＡ１が確定した期間にスイッチＳ７１，Ｓ７３が非導通になりスイッチＳ７２が導通して、キャパシタ７４にサンプリングされたＶＳ１からＶＤＡ１が減算される。
【０００９】
減算回路７２の出力電圧ＶＳ２＝ＶＳ１−ＶＤＡ１は、Ａ／Ｄコンバータ８２および減算回路７３に与えられる。Ａ／Ｄコンバータ８２は、ＶＳ２を細かい分解能（３ビット）でＡ／Ｄ変換し、３ビットのデジタルコードＤ２をＤ／Ａコンバータ９２および論理回路８５に与える。Ｄ／Ａコンバータ９２は、デジタルコードＤ２を再度アナログ電位ＶＤＡ２に変換して減算回路７３に与える。
【００１０】
以下同様にして減算回路７３、Ａ／Ｄコンバータ８３、Ｄ／Ａコンバータ９３、減算回路７４およびＡ／Ｄコンバータ８４で減算、Ａ／Ｄ変換、Ｄ／Ａ変換、減算、Ａ／Ｄ変換が行なわれて、さらに２つのデジタルコードＤ３，Ｄ４が生成される。論理回路８５は、Ａ／Ｄコンバータ８１〜８４の各々の出力の重み、タイミングを考慮して、９ビットのデジタルコードＤ０を生成する。
【００１１】
【発明が解決しようとする課題】
このように従来のパイプライン型Ａ／Ｄコンバータでは、サンプル／ホールド回路７１が所定のタイミングでアナログ電位ＶＳ１をサンプル／ホールドするため、サンプル／ホールド回路７１以外の回路はサンプル／ホールド回路７１のホールド電位ＶＳ１をＡ／Ｄ変換することができ、アナログ電位信号Ｖｉｎの周波数の高低に関係なく高精度のＡ／Ｄ変換を行なうことができる。
【００１２】
ところで、サンプル／ホールド回路７１の使用は消費電力の増加に繋がるため、これを除去することが望まれるが、サンプル／ホールド回路７１を除去すると、初段のＡ／Ｄコンバータ８１がＡ／Ｄ変換しているうちにアナログ電位信号Ｖｉｎが変化してしまうので正しい減算結果が得られず、２段目のＡ／Ｄコンバータ８２に誤差を含んだ電位ＶＳ２が伝えられることになり、パイプライン型Ａ／Ｄコンバータ全体の精度が劣化する。このため、初段のＡ／Ｄコンバータ８１と減算器７２のサンプルタイミングを一致させることが行なわれている。
【００１３】
しかし、そのような構成においても、入力信号Ｖｉｎの周波数が高くなると、スイッチＳ７１、キャパシタ７４およびスイッチＳ７３を介して入力電流が流れ、この電流とスイッチＳ７１の導通抵抗値により電圧降下が生じる。
【００１４】
入力信号Ｖｉｎの周波数が高くなるとキャパシタ７４のインピーダンスが小さくなるため、入力電流が増加しスイッチＳ７１で生じる電圧降下が大きくなり、キャパシタ７４には誤差が含まれた状態で入力信号Ｖｉｎがサンプリングされることになる。また、スイッチＳ７１の導通抵抗値は印加される電圧に対して非線形に変化するので、その誤差の影響は大きい。
【００１５】
したがって、初段にＡ／Ｄコンバータ８１に入力される信号と手段の減算器７２内のキャパシタ７４にサンプリングされる信号との差は、入力信号Ｖｉｎの周波数が高くなるほど大きくなり、減算結果に大きな誤差が生じることになる。
【００１６】
それゆえに、この発明の主たる目的は、消費電力が小さく、かつ周波数特性が良好なパイプライン型Ａ／Ｄコンバータを提供することである。
【００１７】
【課題を解決するための手段】
この発明の第１のパイプライン型Ａ／Ｄコンバータは、クロック信号に同期して動作し、入力端子に入力されたアナログ電圧を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、第１のスイッチ手段、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、減算手段、第２のスイッチ手段、第２のＡ／Ｄコンバータ、および論理回路を備える。第１のスイッチ手段は、その一方端子が入力端子に接続され、クロック信号が第１の電位である期間に導通してアナログ電圧をサンプリングする。第１のＡ／Ｄコンバータは、第１のスイッチ手段の他方端子に接続され、第１のスイッチ手段によってサンプリングされたアナログ電圧をクロック信号が第２の電位である期間に第１のデジタルコードに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコンバータによって生成された第１のデジタルコードをクロック信号が第２の電位である期間にアナログ電圧に変換する。減算手段は、第１のスイッチ手段の他方端子に接続され、第１のスイッチ手段によってサンプリングされたアナログ電圧からＤ／Ａコンバータによって生成されたアナログ電圧をクロック信号が第２の電位である期間に減算し減算結果を出力する。第２のスイッチ手段は、その一方端子が減算手段から出力されたアナログ電圧を受け、クロック信号が第２の電位である期間に導通してアナログ電圧をサンプリングする。第２のＡ／Ｄコンバータは、第２のスイッチ手段の他方端子に接続され、第２のスイッチ手段によってサンプリングされたアナログ電圧をクロック信号が第１の電位である期間に第２のデジタルコードに変換する。論理回路は、第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて所定ビット数のデジタルコードを生成する。また、減算手段はキャパシタおよび第３のスイッチ手段を含む。キャパシタの一方電極は第１のスイッチ手段の他方端子に接続される。第３のスイッチ手段は、その一方端子がバイアス用基準電圧を受け、その他方端子がキャパシタの他方電極に接続され、クロック信号が第１の電位である期間に導通してキャパシタを充電させる。
【００１９】
また好ましくは、第１のＡ／Ｄコンバータは、第１の電圧発生手段、複数の第１の電圧比較手段、および第１のエンコーダを含み、Ｄ／Ａコンバータは第４のスイッチ手段を含み、第２のＡ／Ｄコンバータは、第２の電圧発生手段、複数の第２の電圧比較手段、および第２のエンコーダを含む。第１の電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の第１の比較用基準電圧と、それぞれが複数のデジタルコードに対応する複数の減算用基準電圧とを生成する。複数の第１の電圧比較手段は、それぞれ複数の第１の比較用基準電圧に対応して設けられる。各第１の電圧比較手段は、対応の第１の比較用基準電圧と第１のスイッチ手段によってサンプリングされたアナログ電圧とを比較する。第１のエンコーダは、複数の第１の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第１のデジタルコードとして出力する。第４のスイッチ手段は、第１の電圧発生手段で生成された各減算用基準電圧に対応して設けられ、その一方端子が対応の減算用基準電圧を受け、その他方端子が第１のスイッチ手段の他方端子に接続され、第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する。第２の電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の第２の比較用基準電圧を生成する。複数の第２の電圧比較手段は、それぞれ複数の第２の比較用基準電圧に対応して設けられる。各第２の電圧比較手段は、対応の第２の比較用基準電圧と第２のスイッチ手段によってサンプリングされたアナログ電圧とを比較する。第２のエンコーダは、複数の第２の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第２のデジタルコードとして出力する。
【００２０】
また、この発明の第２のパイプライン型Ａ／Ｄコンバータは、クロック信号に同期して動作し、入力端子に入力されたアナログ電位を所定ビット数のデジタルコードに変換するパイプライン型Ａ／Ｄコンバータであって、第１のスイッチ手段、第２のスイッチ手段、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータ、第１のキャパシタ、第２のキャパシタ、第３のスイッチ手段、差動増幅器、第４および第５のスイッチ手段、第２のＡ／Ｄコンバータ、および論理回路を備える。第１のスイッチ手段は、その一方端子が入力端子に接続され、クロック信号が第１の電位である期間に導通してアナログ電位をサンプリングする。第２のスイッチ手段は、その一方端子が第１の基準電位を受け、クロック信号が第１の電位である期間に導通して第１のスイッチ手段によって発生するノイズを打消す。第１のＡ／Ｄコンバータは、第１のスイッチ手段の他方端子に接続され、第１のスイッチ手段によってサンプリングされたアナログ電位をクロック信号が第２の電位である期間に第１のデジタルコードに変換する。Ｄ／Ａコンバータは、第１のＡ／Ｄコンバータによって生成された第１のデジタルコードをクロック信号が第２の電位である期間にアナログ電位に変換する。第１のキャパシタは、その一方電極が第１のスイッチ手段の他方電極に接続され、第１のスイッチ手段によってサンプリングされたアナログ電位からＤ／Ａコンバータによって生成されたアナログ電位をクロック信号が第２の電位である期間に減算する。第２のキャパシタは、その一方電極が第２のスイッチ手段の他方電極に接続される。第３のスイッチ手段は、その一方端子が第２の基準電位を受け、その他方端子が第１および第２のキャパシタの他方電極に接続され、クロック信号が第１の電位である期間に導通して第１および第２のキャパシタを充電させる。差動増幅器は、その第１および第２の入力端子がそれぞれ第１および第２のスイッチ手段の他方端子に接続される。第４および第５のスイッチ手段は、各々の一方電極がそれぞれ差動増幅器の第１および第２の出力端子に接続され、クロック信号が第２の電位である期間に導通して差動増幅器の出力電圧をサンプリングする。第２のＡ／Ｄコンバータは、第４および第５のスイッチ手段の他方端子に接続され、第４および第５のスイッチ手段によってサンプリングされた差動増幅器の出力電圧をクロック信号が第１の電位である期間に第２のデジタルコードに変換する。論理回路は、第１および第２のＡ／Ｄコンバータで生成された第１および第２のデジタルコードに基づいて所定ビット数のデジタルコードを生成する。
【００２１】
また好ましくは、第１のＡ／Ｄコンバータは、基準電位発生手段、複数の電位比較手段、および第１のエンコーダを含み、Ｄ／Ａコンバータは第６のスイッチ手段を含み、第２のＡ／Ｄコンバータは、基準電圧発生手段、複数の電圧比較手段、および第２のエンコーダを含む。基準電位発生手段は、それぞれが複数のデジタルコードに対応する複数の比較用基準電位と、それぞれが複数のデジタルコードに対応する複数の減算用基準電位とを生成する。複数の電位比較手段は、それぞれ複数の比較用基準電位に対応して設けられる。各電位比較手段は、対応の比較用基準電位と第１のスイッチ手段でサンプリングされたアナログ電位とを比較する。第１のエンコーダは、複数の電位比較手段の比較結果に基づいて複数デジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第１のデジタルコードとして出力する。第６のスイッチ手段は、基準電位発生手段で生成された各減算用基準電位に対応して設けられ、その一方端子が対応の減算用基準電位を受け、その他方端子が第１のスイッチ手段の他方端子に接続され、第１のエンコーダによって対応のデジタルコードが選択されたことに応じて導通する。基準電圧発生手段は、それぞれが複数のデジタルコードに対応する複数の比較用基準電圧を生成する。複数の電圧比較手段は、それぞれ複数の比較用基準電圧に対応して設けられる。各電圧比較手段は、対応の比較用基準電圧と第４および第５のスイッチ手段によってサンプリングされた差動増幅器の出力電圧とを比較する。第２のエンコーダは、複数の電圧比較手段の比較結果に基づいて複数のデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードを第２のデジタルコードとして出力する。
【００２２】
また好ましくは、第２のスイッチ手段と並列に接続され、クロック信号が第２の電位である期間に導通して第６のスイッチ手段によって発生するノイズを打消すための第７のスイッチ手段がさらに設けられる。
【００２３】
【発明の実施の形態】
図１は、この発明の一実施の形態によるパイプライン型Ａ／Ｄコンバータの構成を示す回路ブロック図である。図１を参照して、このパイプライン型Ａ／Ｄコンバータは、減算回路１，２、スイッチＳ１１，Ｓ１２、Ａ／Ｄコンバータ３，５，７、Ｄ／Ａコンバータ４，６および論理回路８を備える。
【００２４】
減算回路１は、スイッチＳ１〜Ｓ５、キャパシタ９，１０および差動増幅器１１を含む。スイッチＳ１〜Ｓ５の各々はＭＯＳトランジスタで構成される。キャパシタ９の一方電極はスイッチＳ２を介して基準電位ＶＲＭを受ける。スイッチＳ１とＳ２は並列に接続される。キャパシタ９の他方電極は差動増幅器１１の一方入力ノード１１ａに接続されるとともに、スイッチＳ５を介してバイアス電位Ｖｂを受ける。
【００２５】
キャパシタ１０の一方電極（ノードＮ１０）はスイッチＳ３を介してアナログ電位信号Ｖｉｎを受ける。キャパシタ１０の他方電極は差動増幅器１１の他方入力ノード１１ｂに接続されるとともに、スイッチＳ４を介してバイアス電位Ｖｂを受ける。
【００２６】
動作時は、まずスイッチＳ２〜Ｓ５が導通しスイッチＳ１が非導通となってキャパシタ９，１０にそれぞれ基準電位ＶＲＭおよびアナログ電位信号Ｖｉｎがサンプリングされる。次に、Ｄ／Ａコンバータ４の出力電位ＶＤＡが確定した期間にスイッチＳ１が導通しスイッチＳ２〜Ｓ５が非導通となって、キャパシタ１０にサンプリングされたアナログ電位ＶｉｎからＶＤＡ１が減算される。
【００２７】
Ａ／Ｄコンバータ３は、図２に示すように、直列接続された多数の抵抗素子を含む基準電位発生回路２０、電位比較器２１．１〜２１．１６およびエンコーダ２２を含む。基準電位発生回路２０は、外部から与えられた２つの基準電位ＶＲＴ１とＶＲＢ１を分圧して、それぞれが１６（４ビット）のデジタルコードに対応する比較用の基準電位Ｖｒ１〜Ｖｒ１６と、それぞれが１６のデジタルコードに対応する減算用の基準電位Ｖ１〜Ｖ１６とを生成する。比較用の基準電位ＶＲ１〜ＶＲ１６はそれぞれ電位比較器２１．１〜２１．１６に与えられ、減算用の基準電位Ｖ１〜Ｖ１６はＤ／Ａコンバータ４に与えられる。基準電位Ｖ８はＶＲＭとして減算回路１にも与えられる。
【００２８】
電位比較器２１．１〜２１．１６は、それぞれ基準電位Ｖｒ１〜Ｖｒ１６とサンプリングされたアナログ電位Ｖｉｎとを比較し、比較結果に応じた信号をエンコーダ２２に出力する。エンコーダ２２は、電位比較器２１．１〜２１．１６から与えられた信号に基づいて１６のデジタルコードのうちのいずれかのデジタルコードを選択し、そのデジタルコードＤ１を論理回路８に与える。
【００２９】
Ｄ／Ａコンバータ４は、それぞれが１６のデジタルコードに対応して設けられたスイッチＳ６．１〜Ｓ６．１６を含む。スイッチＳ６．１〜Ｓ６．１６の各々はＭＯＳトランジスタで構成される。スイッチＳ６．１〜ＳＡ６．１６の一方電極はそれぞれ減算用の基準電位Ｖ１〜Ｖ１６を受け、各々の他方電極はともにスイッチＳ３とキャパシタ１０の間のノードＮ１０に接続される。
【００３０】
スイッチＳ６．１〜Ｓ６．１６のうちエンコーダ２２によって選択されたデジタルコードＤ１に対応したスイッチ（たとえばＳ６．９）のみが減算回路１のスイッチＳ１と同時に導通する。スイッチＳ１とスイッチ（この場合はＳ６．９）を同時に導通させるのは、差動増幅器１１の２つの入力ノード１１ａ，１１ｂに同じノイズを重畳させて、差動増幅器１１の出力電圧ΔＶＳ１＝ＶＳ１−ＶＳ１Ｂにノイズが現れるのを防止するためである。差動増幅器１１の相補出力電位ＶＳ１，ＶＳ１Ｂは減算回路２に入力される。
【００３１】
減算回路２は、スイッチＳ７〜Ｓ１０、キャパシタ１２，１３および差動増幅器１４を含む。キャパシタ１１，１３の一方電極（ノードＮ１２，Ｎ１３）はそれぞれスイッチＳ７，Ｓ８を介して前段の減算回路１の差動増幅器１１の相補出力電位ＶＳ１，ＶＳ１Ｂを受ける。キャパシタ１２，１３の他方電極はそれぞれ差動増幅器１４の入力ノード１４ａ，１４ｂに接続されるとともに、それぞれスイッチＳ１０，Ｓ９を介してバイアス電位Ｖｂを受ける。
【００３２】
差動増幅器１１の出力電位ＶＳ１，ＶＳ１Ｂが確定した期間にスイッチＳ７〜Ｓ１０が導通してキャパシタ１２，１３にそれぞれＶＳ１，ＶＳ１Ｂがサンプリングされる。次いで、Ｄ／Ａコンバータ６の出力電位ＶＤＡ２，ＶＤＡ２Ｂが確定した期間にスイッチＳ７〜Ｓ１０が非導通となって、ＶＳ１，ＶＳ１ＢからそれぞれＶＤＡ２，ＶＤＡ２Ｂが減算される。
【００３３】
図３は、図１のＡ／Ｄコンバータ５およびＤ／Ａコンバータ６の構成を示す回路ブロック図である。図３を参照して、Ａ／Ｄコンバータ５は、直列接続された複数の抵抗素子を含む基準電位発生回路３０、電圧比較回路３１〜３８およびエンコーダ３９ａ，３９ｂを含む。
【００３４】
基準電位発生回路３０は、外部から与えられた２つの基準電位ＶＲＴ２とＶＲＢ２を分圧して基準電位Ｖ０′〜Ｖ１６′を生成する。配線によってそれぞれが８つ（３ビット）のデジタルコードに対応する８つの比較用基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ３′，Ｖ１１′−Ｖ５′，Ｖ９′−Ｖ７′，Ｖ７′−Ｖ９′，Ｖ５′−Ｖ１１′，Ｖ３′−Ｖ１３′，Ｖ１′−Ｖ１５′が生成され、それぞれ電圧比較回路３１〜３８に与えられる。基準電位Ｖ０′，Ｖ２′，Ｖ４′，…，Ｖ１６′はＤ／Ａコンバータ６に与えられる。
【００３５】
電圧比較回路３１〜３８は、それぞれ比較用の基準電圧Ｖ１５′−Ｖ１′，Ｖ１３′−Ｖ３′，…，Ｖ１′−Ｖ１５′と前段の差動増幅器１１の出力電圧ΔＶＳ１＝ＶＳ１−ＶＳ１Ｂとを比較し、比較結果に応じた信号をエンコーダ３９ａ，３９ｂに出力する。
【００３６】
詳しく説明すると、電圧比較回路３１は、図４に示すように、スイッチＳ４１〜Ｓ４６、キャパシタ４１，４２、差動増幅器４３および電位比較器４４を含む。スイッチＳ４１〜Ｓ４６の各々はＭＯＳトランジスタで構成される。キャパシタ４１の一方電極は、それぞれスイッチＳ４１，Ｓ４２を介してＶＳ１，Ｖ１５′を受け、その他方電極は差動増幅器４３の一方入力ノード４３ａに接続される。キャパシタ４２の一方電極は、それぞれスイッチＳ４３，Ｓ４４を介してＶ１′，ＶＳ１Ｂを受け、その他方電極は差動増幅器４３の他方入力ノード４３ｂに接続される。スイッチＳ４５は差動増幅器４３の一方入力ノード４３ａと一方出力ノード４３ｃの間に接続され、スイッチＳ４６は差動増幅器４３の他方入力ノード４３ｂと他方出力ノード４３ｄの間に接続される。電位比較器４４は、差動増幅器４３の２つの出力電位を比較する。
【００３７】
サンプル期間は、図４（ａ）に示すように、スイッチＳ４１，Ｓ４４〜Ｓ４６が導通しスイッチＳ４２，Ｓ４３が非導通になって、キャパシタ４１，４２にそれぞれＶＳ１，ＶＳ１Ｂがサンプリングされる。
【００３８】
比較期間は、図４（ｂ）に示すように、スイッチＳ４１，Ｓ４４〜Ｓ４６が非導通となりスイッチＳ４２，Ｓ４３が導通して、キャパシタ４１，４２にサンプリングされたＶＳ１，ＶＳ１ＢからそれぞれＶ１５′，Ｖ１′が減算される。電位比較器４４は、ＶＳ１−Ｖ１５′とＶＳ１Ｂ−Ｖ１′すなわちＶＳ１−ＶＳ１ＢとＶ１５′−Ｖ１′を比較し、比較結果に応じた信号をエンコーダ３９ａに与える。他の電圧比較回路３２〜３８も同様である。
【００３９】
エンコーダ３９は、電圧比較回路３１〜３８から与えられた信号に基づいて８つのデジタルコードのうちのいずれかのデジタルコードを選択し、その選択したデジタルコードＤ２を論理回路８に与える。
【００４０】
Ｄ／Ａコンバータ６は、それぞれがエンコーダ３９によって制御される切換スイッチＳ２１〜Ｓ２４，Ｓ２７〜Ｓ３０およびスイッチＳ２５，Ｓ２６を含む。スイッチＳ２１〜Ｓ３０の各々はＭＯＳトランジスタで構成される。切換スイッチＳ２１〜Ｓ２４，Ｓ２７〜Ｓ３０の共通端子は、それぞれ基準電位Ｖ０′，Ｖ２′，Ｖ４′，Ｖ６′，Ｖ１０′，Ｖ１２′，Ｖ１４′，Ｖ１６′を受け、各々の一方切換端子はともにＤ／Ａコンバータ６の一方出力ノード６ａに接続され、各々の他方切換端子はともにＤ／Ａコンバータ６の他方出力ノード６ｂに接続される。スイッチＳ２５，Ｓ２６の一方端子はともに基準電位Ｖ８′を受け、各々の他方端子はそれぞれＤ／Ａコンバータ６の出力ノード６ａ，６ｂに接続される。
【００４１】
スイッチＳ２１〜Ｓ３０は、それぞれが８つのデジタルコードに対応する８つの減算用基準電位対Ｖ１６′とＶ０′，Ｖ１４′とＶ２′，Ｖ１２′とＶ４′，Ｖ１０′とＶ６′，Ｖ６′とＶ１０′，Ｖ４′とＶ１２′，Ｖ２′とＶ１４′，Ｖ１５′とＶ１６′のうちの選択されたデジタルコードＤ２に対応する基準電位対を生成し、その基準電位対を減算回路２のノードＮ１２，Ｎ１３に与える。
【００４２】
差動増幅器１４の相補出力電位ＶＳ２，ＶＳ２Ｂは、それぞれスイッチＳ１１，Ｓ１２を介してＡ／Ｄコンバータ７に入力される。スイッチＳ１１，Ｓ１２は、差動増幅器１４の出力Ｖ２，ＶＳ２Ｂが確定した期間に導通する。最終段のＡ／Ｄコンバータ７はＡ／Ｄコンバータ５と同じ構成である。Ａ／Ｄコンバータ７は、差動増幅器１４の出力電圧ΔＶＳ２＝ＶＳ２−ＶＳ２Ｂを３ビットのデジタルコードＤ３に変換して論理回路８に与える。
【００４３】
図５は、図１〜図４で示したパイプライン型Ａ／Ｄコンバータの動作を示すタイムチャートである。図５を参照して、このパイプライン型Ａ／Ｄコンバータは、一定周期のクロック信号に同期して動作する。
【００４４】
クロック信号が「Ｈ」レベルである期間ｔ０〜ｔ１において、減算回路１のスイッチＳ２〜Ｓ５が導通してアナログ電位信号Ｖｉｎのサンプリングが行なわれる。
【００４５】
クロック信号が「Ｌ」レベルである期間ｔ１〜ｔ２において、Ａ／Ｄコンバータ３が、期間ｔ０〜ｔ１でサンプリングされたアナログ電位ＶｉｎをデジタルコードＤ１に変換する。Ｄ／Ａコンバータ４は、デジタルコードＤ１に応じたアナログ電位ＶＤＡ１を出力し、減算回路１はアナログ電位ＶｉｎからＶＤＡ１を減算する。この減算結果Ｖｉｎ−ＶＤＡ１と基準電位ＶＲＭとは、差動増幅器１１によって相補出力電位ＶＳ１，ＶＳ１Ｂに変換され、次段の減算回路２に入力される。また、減算回路２のスイッチＳ７〜Ｓ１０が導通して差動増幅器１１の出力電圧ΔＶＳ１のサンプリングが行なわれる。
【００４６】
クロック信号が「Ｈ」レベルである期間ｔ２〜ｔ３において、Ａ／Ｄコンバータ５は、期間ｔ１〜ｔ２でサンプリングされたΔＶＳ１をデジタルコードＤ２に変換する。Ｄ／Ａコンバータ６は、デジタルコードＤ２に応じたアナログ電圧ΔＶＤＡ２＝ＶＤＡ２−ＶＤＡ２Ｂを出力し、減算回路２はΔＶＳ１からΔＶＤＡ２を減算する。この減算結果は、差動増幅器１４によって相補出力電位ＶＳ２，ＶＳ２Ｂに変換される。また、スイッチＳ１１，Ｓ１２が導通して差動増幅器１４の出力電圧ΔＶＳ２のサンプリングが行なわれる。
【００４７】
クロック信号が「Ｌ」レベルである期間ｔ３〜ｔ４において、Ａ／Ｄコンバータ７は、期間ｔ２〜ｔ３でサンプリングされたΔＶＳ２をデジタルコードＤ３に変換する。論理回路８は、デジタルコードＤ１〜Ｄ３に基づいて８ビットのデジタルコードＤ０を生成する。
【００４８】
この実施の形態では、アナログ電位信号ＶｉｎをサンプリングするためのスイッチＳ３の他方端子（ノードＮ１０）にＡ／Ｄコンバータ３、Ｄ／Ａコンバータ４および減算用のキャパシタ１０接続した。したがって、アナログ電位信号Ｖｉｎの周波数が高くなって入力電流が増加しスイッチＳ３における電圧降下が増大しても、アナログ電位信号ＶｉｎがＡ／Ｄコンバータ３に直接入力されていた従来のように減算結果Ｖｉｎ−ＶＤＡ１に誤差が生じることはない。
【００４９】
また、差動構成としたので、ノイズを除去することができ、より高精度のＡ／Ｄ変換を行なうことができる。
【００５０】
【発明の効果】
以上のように、この発明の第１のパイプライン型Ａ／Ｄコンバータでは、第１のＡ／ＤコンバータとＤ／Ａコンバータと減算手段がともに第１のスイッチ手段の他方端子に接続される。したがって、たとえアナログ電圧信号の周波数が高くなって入力電流が増加し第１のスイッチ手段における電圧降下が増大しても、第１のＡ／Ｄコンバータが第１のスイッチ手段の一方端子に接続されていた従来のように減算結果に誤差が生じることはない。したがって、良好な周波数特性が得られる。
【００５２】
また、第１のＡ／Ｄコンバータは第１の電圧発生手段、複数の第１の電圧比較手段および第１のエンコーダを含み、Ｄ／Ａコンバータは第４のスイッチ手段を含み、第２のＡ／Ｄコンバータは第２の電圧発生手段、複数の第２の電圧比較手段および第２のエンコーダを含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２のＡ／Ｄコンバータを容易に構成できる。
【００５３】
また、この発明の第２のパイプライン型Ａ／Ｄコンバータは、第１のパイプライン型Ａ／Ｄコンバータを差動構成としたものである。したがって、ノイズを除去することができ、より高精度なＡ／Ｄ変換を行なうことができる。
【００５４】
また、第１のＡ／Ｄコンバータは基準電位発生手段、複数の電位比較手段および第１のエンコーダを含み、Ｄ／Ａコンバータは第６のスイッチ手段を含み、第２のＡ／Ｄコンバータは基準電圧発生手段、電圧比較手段および第２のエンコーダを含むこととすれば、第１のＡ／Ｄコンバータ、Ｄ／Ａコンバータおよび第２のＡ／Ｄコンバータを容易に構成できる。
【００５５】
また、第２のスイッチ手段と並列に接続され、クロック信号は第２の電位である期間に導通する第７のスイッチ手段を設ければ、第６のスイッチ手段によって発生するノイズを打消すことができ、さらに高精度なＡ／Ｄ変換を行なうことができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態によるパイプライン型Ａ／Ｄコンバータの構成を示す回路ブロック図である。
【図２】図１に示したＡ／Ｄコンバータ３およびＤ／Ａコンバータ４の具体的な構成を示す一部省略した回路ブロック図である。
【図３】図１に示したＡ／Ｄコンバータ５およびＤ／Ａコンバータ６の具体的な構成を示す回路ブロック図である。
【図４】図３に示した電圧比較回路の構成および動作を示す回路ブロック図である。
【図５】図１〜図４で示したパイプライン型Ａ／Ｄコンバータの動作を示すタイムチャートである。
【図６】従来のパイプライン型Ａ／Ｄコンバータの構成を示す回路ブロック図である。
【符号の説明】
１，２，７２〜７４  減算回路、３，５，７，８１〜８４  Ａ／Ｄコンバータ、４，６，９１〜９３  Ｄ／Ａコンバータ、８，８５  論理回路、９，１０，１２，１３，４１，４２，７４，７５  キャパシタ、１１，１４，４３  差動増幅器、２０，３０  基準電位発生回路、２１．１〜２１．１６，４４  電位比較器、２２，３９ａ，３９ｂ  エンコーダ、３１〜３８  電圧比較回路、７６  増幅器、Ｓ１〜Ｓ５，Ｓ６．１〜Ｓ６．１６，Ｓ７〜Ｓ１２，Ｓ２１〜Ｓ３０，Ｓ４１〜Ｓ４６，Ｓ７１，Ｓ７２  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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