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　特願２０００−　９２２２６「半導体記憶装置」拒絶査定不服審判事件〔平成１３年１０月１２日出願公開、特開２００１−２８３５８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年３月２９日の出願であって、平成１８年３月３日付けで拒絶査定がなされ、これに対して同年４月１３日に拒絶査定に対する審判請求がなされるとともに、同年５月１２日付けで手続補正がなされ、その後、平成２０年５月１２日付けで審尋がなされ、同年７月１８日付けで回答書が提出されたものである。
　
２．平成１８年５月１２日付けの手続補正（以下、「本件補正」という。）の適否について
（１）補正の内容
　本件補正は、補正前の特許請求の範囲の請求項３及び４を削除するとともに、補正前の明細書の００３２段落ないし００３５段落、００８８段落、及び００８９段落を削除し、補正前の図面の図６を補正後の図面の図６と補正するものである。
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
ａ．補正事項１
　補正前の特許請求の範囲の請求項３及び４を削除すること。
　
ｂ．補正事項２
　補正前の明細書の００３２段落ないし００３５段落、００８８段落、及び００８９段落を削除すること。
　
ｃ．補正事項３
　補正前の図面の図６の（ｃ）及び（ｆ）を補正後の図６の（ｃ）及び（ｆ）と補正すること。
　
（３）補正の目的の適否及び新規事項の追加の有無について
ａ．補正事項１
　補正事項１についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
ｂ．補正事項２
　補正事項２についての補正は、発明の詳細な説明の記載を一部削除するものであるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであり、特許法１７条の２第３項に規定する要件を満たすものである。
　
ｃ．補正事項３
　補正事項３についての補正は、補正前の図６における明らかな誤記を訂正するものと認められるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであり、特許法１７条の２第３項に規定する要件を満たすものである。
　
（４）補正の適否についての結論
　以上検討したとおり、補正事項１ないし３についての補正は、いずれも特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、本件補正は適法になされたものである。
　
３．本願発明
　以上のとおり、平成１８年５月１２日付けの手続補正は適法になされたものであるから、本願の請求項１及び２に係る発明は、平成１８年５月１２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定される以下のとおりのものである。
　「【請求項１】
　強誘電体よりなるメモリセルと、
　該メモリセルの一端とデータ伝送経路との間に接続されるセルトランジスタと、
　対応ローアドレスが選択されると活性化されるグローバルワード線と、
　対応ローアドレスが選択されると活性化されるグローバルプレート線と、
　一つ又は複数のコラムアドレスを一つのユニットに対応させるように該メモリセル及び該セルトランジスタがグループ分けされた複数のユニットについて、各ユニット毎に別個に設けられ該セルトランジスタのゲートに接続されるローカルワード線と、
　各ユニット毎に別個に設けられ該メモリセルの該一端とは別の一端に接続されるローカルプレート線と、
　選択されたユニットにおいて該グローバルワード線と該ローカルワード線とを電気的に接続して両ワード線を同電位にさせると共に該グローバルプレート線と該ローカルプレート線とを電気的に接続して両プレート線を同電位にさせるユニットスイッチ回路と、
　入力コラムアドレスをデコードして複数のユニットの一つを選択し、選択したユニットの前記ユニットスイッチ回路に供給するユニット選択信号をアクティブにするユニット選択回路を更に含み、該ユニットスイッチ回路は、ドレイン及びソースが前記グローバルワード線及び前記ローカルワード線に接続される第１のＮＭＯＳトランジスタと、ドレイン及びソースが前記ユニット選択信号及び該第１のＮＭＯＳトランジスタのゲートに接続されると共に、電源電圧に接続されるゲートを有する第２のＮＭＯＳトランジスタと、ドレイン及びソースが前記グローバルプレート線及び前記ローカルプレート線に接続される第３のＮＭＯＳトランジスタと、ドレイン及びソースが前記ユニット選択信号及び該第３のＮＭＯＳトランジスタのゲートに接続されると共に、電源電圧に接続されるゲートを有する第４のＮＭＯＳトランジスタを含み、前記第２のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとは、デプリーション型トランジスタであることを特徴とする半導体記憶装置。
【請求項２】
　選択されないユニットにおいては、前記ローカルワード線と前記ローカルプレート線とをグランド電圧にクランプすることを特徴とする請求項１記載の半導体記憶装置。」
　
４．原審において通知した拒絶の理由
　原査定の根拠となった、平成１７年１１月１８日付けの拒絶理由通知において通知した拒絶の理由の内、理由Ｂ．は以下のとおりのものである。
　「Ｂ．この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第４項に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　記
１．図５に記載された「デプリーション型トランジスタ５１及び５２」を用いるものにおいて、どのようにして、グローバルワード線ＷＬがＨＩＧＨになると、ノードＮ１の電位がグローバルワード線ＷＬとの容量結合を介して上昇し、図６に記載されたように、Ｎ１の電位がＶＤＤより高くなるのか不明である。（デプリーション型トランジスタは、しきい値がマイナスであるため、図６の動作条件では常にオン状態となっている。どのようにして、デプリーション型トランジスタ５１がオン状態で、ノードＮ１の電位を上昇させることができるのか。）
　したがって、発明の詳細な説明は、当業者が請求項５に係る発明を実施することができる程度に明確かつ十分に記載されていない。
　
２．図１０及び図１１に記載されたものにおいて、どのようにして、メモリセルから読み出したデータの再書込みができるのか不明である。（データの再書込みについては、特開平１０−４０６８７号（【００２２】、図５）参照。）
　したがって、発明の詳細な説明は、当業者が請求項９，１０に係る発明を実施することができる程度に明確かつ十分に記載されていない。」
　
５．意見書における請求人の主張
　これに対して、請求人は、平成１８年１月２０日付けの意見書において、次のように主張している。
　「この補正後の請求項１に係る発明は、補正前の請求項５に対応するものであり、新規性又は進歩性に基づく拒絶理由は指摘されておりません。
（４）審査官殿は、発明の詳細な説明が請求項５（補正後の請求項１）に係る発明を実施することができる程度に明確かつ十分に記載されていないとのご指摘において、「デプリーション型トランジスタはしきい値がマイナスであるため、図６の動作条件では常にオン状態となっている。どのようにして、デプリーション型トランジスタ５１がオン状態で、ノードＮ１の電位を上昇させることができるのか。」と疑問を呈しています。しかし図３の構成でもトランジスタ３１及び３２は常にオン状態であり、これと同様に、図５のデプリーション型トランジスタ５１及び５２が常にオン状態であることには何ら問題はありません。図３の構成では、図４に示すようにノードＮ１の電位がＶＤＤ−Ｖｔｈになるのに対して、図５の構成では、閾値がマイナスであるため図６に示すようにノードＮ１の電位がＶＤＤになるという違いしかありません。
　このように図６及び発明の詳細な説明のそれに対応する記載は、何ら問題があるものではなく、補正後の請求項１に係る発明を実施することができる程度に明確かつ十分に記載したものであります。
　従いまして、補正後の請求項１に係る発明は、拒絶理由を含むものではありません。また請求項１に従属する請求項２につきましても、少なくとも同様の理由により、拒絶理由を含むものではありません。」
　
６．拒絶査定の理由
　これに対して、理由Ｂについての拒絶査定の理由は、以下のとおりである。
　「理由Ｂ
　図５に記載されたものにおいて、デプリーション型トランジスタ５１は閾値電圧がマイナスのトランジスタであり、ゲート電位がＶＤＤであるから、ユニット選択信号ＵＳがＨＩＧＨ（ＶＤＤ）になった状態でも、ユニット選択信号ＵＳとゲートの電位差がしきい値以上であり常にオン状態となっている。この状態で、ノードＮ１の電位がＶＤＤより上昇しようとすると、トランジスタ５１を通して、ユニット選択信号ＵＳ側に放電し、ノードＮ１の電位がＶＤＤより上昇することがないことは自明である。
　したがって、依然として、発明の詳細な説明は、請求項１及び２に係る発明を実施することができる程度に明確かつ十分に記載されていない。
　なお、図３に記載されたものは、ユニット選択信号ＵＳがＨＩＧＨ（ＶＤＤ）になった状態では、ユニット選択信号ＵＳとゲートの電位差がしきい値Ｖｔｈ以下であり、かつ、ノードＮ１の電位差がＶＤＤ−Ｖｔｈより上昇しようとすると、ゲートとノードＮ１の電位差がしきい値Ｖｔｈを下回り、トランジスタ３１がオフ状態となり、ノードＮ１の電位が上昇していることは自明である。」
　
７．審判請求の理由における請求人の主張
　拒絶査定に対して、請求人は、請求の理由において、次のように主張している。
　「（２）また図６を補正することにより、図５に示すデプリーション型トランジスタを用いた第２実施例の構成が、実施可能な程度に明確かつ十分に記載されているように致しました。具体的には、図６において、ユニット選択信号ＵＳがＨＩＧＨの状態でグローバルワード線ＷＬがＬＯＷからＨＩＧＨに変化しても、ノードＮ１の電位がＶＤＤより上昇することがないように、ノードＮ１の電位の波形を訂正致しました。また同様に、ユニット選択信号ＵＳがＨＩＧＨの状態でグローバルプレート線ＰＬがＬＯＷからＨＩＧＨに変化しても、ノードＮ２の電位がＶＤＤより上昇することがないように、ノードＮ２の電位の波形を訂正致しました。
　図５の構成において、デプリーション型トランジスタ５１は閾値電圧がマイナスのトランジスタであり、ゲート電位及びユニット選択信号ＵＳがＶＤＤに設定された状態では常に導通状態にあります。この時、グローバルワード線ＷＬがＬＯＷからＨＩＧＨに変化しても、ノードＮ１の電位がＶＤＤより上昇することがないのは自明であり、また同様に、グローバルプレート線ＰＬがＬＯＷからＨＩＧＨに変化しても、ノードＮ２の電位がＶＤＤより上昇することがないのは自明であります。従いまして、上記説明した図６の補正は、誤記の訂正にあたり、新規事項を導入するものではありません。
（３）本願図３及び図４に示される第１実施例の場合は、ノードＮ１及びＮ２のレベルはＶＤＤ−Ｖｔｈとなるので、ある程度のレベルのＶＤＤを用いないと、ＮＭＯＳトランジスタ３３及び３４を適切に制御することができません。低消費電力化を目的としてワード線ＷＬやプレート線ＰＬを階層化構造としたばかりに、ＶＤＤを高くする必要が生じ、消費電力を増やす結果になってしまうという問題が生じます。
　それに対して本願図５及び図６に示される第２実施例の場合には、ノードＮ１及びＮ２のレベルがＶＤＤとなりＶｔｈ分の落ち込みがないので、第１実施例の場合よりも低いＶＤＤを用いて、適切な動作を行わせることができます。即ち、低消費電力化を目的として設けた階層化構造のために、逆に消費電力が増えてしまうという事態を避けることができます。このようにワード線ＷＬやプレート線ＰＬを階層化するために必要な回路をデプリーション型のトランジスタで構成することにより、回路全体として低消費電力化を達成しながら、ＶＤＤを高くして消費電力を増やす必要もない回路を実現することができます。」
　
８．発明の詳細な説明の記載内容
　本願の明細書の発明の詳細な説明には、本願発明の目的、課題、並びに本願の請求項１及び２に係る発明に対応する図５及び図６に関して、以下の記載がなされている。
　「　【００１７】
　【発明が解決しようとする課題】
　図１の構成においては、ワード線ＷＬ及びプレート線ＰＬはセル回路５１７の広範囲にわたって延在しており、データ読み出し・書き込み動作時には、実際にデータを読み書きする必要があるセル以外に、関係のない多数のセルに対してもワード線ＷＬ及びプレート線ＰＬを活性化させることになる。その結果として、ワード線ＷＬ及びプレート線ＰＬに消費する電力が無駄になってしまう。
　【００１８】
　単純な解決策としては、セル回路をコラム方向に複数に分割して、分割された一区画のセル回路ことにワード線ドライバ及びプレート線ドライバを設けることが考えられる。しかしこの場合には、ワード線ドライバ及びプレート線ドライバの数が多くなり、チップ面積の増大をまねいてしまうので好ましくない。
　【００１９】
　従って本発明においては、消費電力を削減したＦＲＡＭを提供することを目的とする。」
　「　【００２８】
　請求項５の発明では、請求項４記載の半導体記憶装置において、前記第２のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとは、デプリーション型トランジスタであることを特徴とする。」
　「　【００５４】
　図３のセルアレイユニット２０は、ＮＭＯＳトランジスタ３１乃至３６、インバータ３７、ＮＭＯＳトランジスタ４１−１乃至４１−ｎ及び４２−１乃至４２−ｎ、強誘電体よりなるメモリセル４３−１乃至４３−ｎ及び４４−１乃至４４−ｎ、ビット線ＢＬ１乃至ＢＬｎ及び／ＢＬ１乃至／ＢＬｎ、ローカルワード線ＬＷＬ、及びローカルプレート線ＬＰＬを含む。ユニット選択信号ＵＳが、ＮＭＯＳトランジスタ３１乃至３４を含むユニットスイッチ回路３０に供給される。ユニット選択信号ＵＳは、ユニット選択回路１９（図２）から供給される信号であり、セルアレイユニット２０が選択されるとＨＩＧＨになる。ユニット選択信号ＵＳがＨＩＧＨになることによって、グローバルワード線ＷＬ及びグローバルプレート線ＰＬが、各々ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬに電気的に接続される。
　【００５５】
　図４（ａ）乃至（ｇ）は、ユニット選択信号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノードＮ２、ローカルプレート線ＬＰＬの各信号レベルを示す。
　【００５６】
　図４に示されるように、グローバルワード線ＷＬ及びグローバルプレート線ＰＬが活性化されるより前のタイミングで、ユニット選択信号ＵＳがＨＩＧＨになる。図３において、ＮＭＯＳトランジスタ３１及び３２のゲートはＨＩＧＨ電位に接続されているために、ユニット選択信号ＵＳがＨＩＧＨになると、ノードＮ１及びＮ２の電位が、ＮＭＯＳトランジスタ３１及び３２のゲート電位ＶＤＤより閾値電圧Ｖｔｈの分だけ低い電位に設定される。即ち、ノードＮ１及びＮ２の電位がＶＤＤ−Ｖｔｈになる。
　【００５７】
　この時、ＮＭＯＳトランジスタ３１を介してノードＮ１に電荷が充電されることにより、ＮＭＯＳトランジスタ３３にチャネルが形成される。また同様に、ＮＭＯＳトランジスタ３２を介してノードＮ２に電荷が充電されることにより、ＮＭＯＳトランジスタ３４にチャネルが形成される。
　【００５８】
　その後、グローバルワード線ＷＬがＨＩＧＨになると、ノードＮ１の電位がグローバルワード線ＷＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線ＷＬの活性化電位よりも高い電位にまでブーストされる。従って、ＮＭＯＳトランジスタ３３に充分高いゲート電位が設定されることになり、ローカルワード線ＬＷＬは、グローバルワード線ＷＬの活性化電位と同電位に活性化される。
　【００５９】
　またグローバルプレート線ＰＬがＨＩＧＨになると、ノードＮ２の電位がグローバルプレート線ＰＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルプレート線ＰＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線ＰＬの活性化電位よりも高い電位にまでブーストされる。従ってＮＭＯＳトランジスタ３４に充分高いゲート電位が設定されることになり、ローカルプレート線ＬＰＬは、グローバルプレート線ＰＬの活性化電位と同電位に活性化される。」
　「　【００６１】
　図５は、セルアレイユニットの第２実施例の構成を示す回路図である。図５に示す回路図は、セルアレイユニットの全体構成のうちで一対のグローバルワード線ＷＬ及びグローバルプレート線ＰＬに対応する部分だけを示すものであり、全体としては図示される回路構成が複数のグローバルワード線ＷＬ及びグローバルプレート線ＰＬ毎に設けられるものである。図５において、図３と同一の要素は同一の参照番号で参照され、その説明は省略する。
　【００６２】
　図５のセルアレイユニット２０Ａは、デプリーション型トランジスタ５１及び５２が図３のＮＭＯＳトランジスタ３１及び３２の代わりに設けられている点を除き、図３のセルアレイユニット２０と同一の構成である。ユニット選択信号ＵＳが、デプリーション型トランジスタ５１及び５２とＮＭＯＳトランジスタ３３及び３４とを含むユニットスイッチ回路５０に供給される。セルアレイユニット２０Ａが選択されるとユニット選択信号ＵＳがＨＩＧＨになり、グローバルワード線ＷＬ及びグローバルプレート線ＰＬが、各々ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬに電気的に接続される。
　【００６３】
　図６（ａ）乃至（ｇ）は、ユニット選択信号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノードＮ２、ローカルプレート線ＬＰＬの各信号レベルを示す。
　【００６４】
　図４と図６とを比較すれば分かるように、第１実施例のセルアレイユニット２０と第２実施例のセルアレイユニット２０Ａは、動作としては殆ど同じ動作を行なう。但し、第２実施例のセルアレイユニット２０Ａにおいてはデプリーション型トランジスタ５１及び５２を用いることによって、より強固なチャネルをＮＭＯＳトランジスタ３３及び３４に形成して、より安定した動作を実現することが出来る。
　【００６５】
　よく知られているようにデプリーション型トランジスタ５１及び５２は、閾値電圧がマイナスのトランジスタである。従って、ユニット選択信号ＵＳがＨＩＧＨ（ＶＤＤ）になると、ＮＭＯＳトランジスタ３１及び３２のゲート電位がＶＤＤであるから、ノードＮ１及びＮ２の電位はＶＤＤ迄上昇することになる。第１実施例においては、ノードＮ１及びＮ２の電位がＶＤＤ−Ｖｔｈであったのに対して、第２実施例ではノードＮ１及びＮ２の電位がＶＤＤとなり、ＮＭＯＳトランジスタ３３及び３４により高いゲート電圧を供給することが出来る。従って、上述のように、より強固なチャネルをＮＭＯＳトランジスタ３３及び３４に形成して、より安定した動作を実現することが可能となる。」
　「　【００８６】
　請求項５の発明では、デプリーション型トランジスタを用いることで、第１及び第３のトランジスタのゲート電圧をより高い電位にすることが可能となり、安定した高速な動作を実現することが出来る。」　
　
９．当審の判断
（１）本願の請求項１及び２に係る発明の実施例である図５に記載された回路の動作について述べる前に、当該発明には対応していないが、原審において記載不備による拒絶の理由が通知されておらず、適正に動作するものと認められる、図３に記載されたユニットスイッチ回路３０の動作について検討する。
　発明の詳細な説明の００５８段落の「その後、グローバルワード線ＷＬがＨＩＧＨになると、ノードＮ１の電位がグローバルワード線ＷＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルワード線ＷＬの活性化電位よりも高い電位にまでブーストされる。従って、ＮＭＯＳトランジスタ３３に充分高いゲート電位が設定されることになり、ローカルワード線ＬＷＬは、グローバルワード線ＷＬの活性化電位と同電位に活性化される。」という記載、及び００５９段落の「またグローバルプレート線ＰＬがＨＩＧＨになると、ノードＮ２の電位がグローバルプレート線ＰＬとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖｔｈからグローバルプレート線ＰＬの電位上昇分だけ上昇した電位となる。現実にはそこまでの電位上昇は起こらないが、少なくともグローバルプレート線ＰＬの活性化電位よりも高い電位にまでブーストされる。従ってＮＭＯＳトランジスタ３４に充分高いゲート電位が設定されることになり、ローカルプレート線ＬＰＬは、グローバルプレート線ＰＬの活性化電位と同電位に活性化される。」という記載のとおり、図３に記載された「ユニットスイッチ回路３０」は、図３におけるノードＮ１の電位が「少なくともグローバルワード線ＷＬの活性化電位よりも高い電位にまでブーストされ」、またノードＮ２の電位が「少なくともグローバルプレート線ＰＬの活性化電位よりも高い電位にまでブーストされる」ことにより、「ローカルワード線ＬＷＬは、グローバルワード線ＷＬの活性化電位と同電位に活性化される」という機能、及び「ローカルプレート線ＬＰＬは、グローバルプレート線ＰＬの活性化電位と同電位に活性化される」という機能を有するものであると認められる。
　すなわち、ＮＭＯＳトランジスタ３１及び３２は基本的に同様の動作をするので、ＮＭＯＳトランジスタ３１に絞っていうと、「ユニットスイッチ回路３０」におけるノードＮ１の電位は、図４に記載されたとおり、ユニット選択信号ＵＳの電位が立ち上がった後、グローバルワード線ＷＬの電位が立ち上がるまでの間はＶＤＤ−Ｖｔｈに保たれ、グローバルワード線ＷＬの電位が立ち上がった後は、ブースト作用によって、「ＶＤＤ−Ｖｔｈ」よりも更に上昇していることが図４（ｃ）から明らかであり、この上昇したノードＮ１の電位が、図３に記載されているＮＭＯＳトランジスタ３３のゲートに印加されることにより、グローバルワード線ＷＬの電位を該ＮＭＯＳトランジスタ３３のしきい値で減少されることなくローカルワード線ＬＷＬに送出することができるものである。
　そして、そのような動作が可能であるのは、ＮＭＯＳトランジスタ３１がデプリーション型ではなくエンハンスメント型のトランジスタであるため、グローバルワード線ＷＬの電位が立ち上がった際に、ゲート電位がＶＤＤに保たれた状態でＮ１の電位がＶＤＤよりも高くなってもＮＭＯＳトランジスタ３１が導通しないことに起因するものであることが明らかである。
　
（２）一方、請求項１及び２に係る発明の実施例である図５に記載された「ユニットスイッチ回路５０」においては、ノードＮ１の電位は、図６に記載されたとおり、ユニット選択信号ＵＳの電位が立ち上がった後、グローバルワード線ＷＬの電位が立ち上がるまでの間はＶＤＤに保たれており、その後、グローバルワード線ＷＬの電位が立ち上がったとしても、ＭＯＳトランジスタ５１がデプリーション型であるため、ゲート電位がＶＤＤの状況下ではソース、ドレイン間が導通してしまい、ノードＮ１の電位はＶＤＤより高くなることができず、結果として、グローバルワード線ＷＬの電位が立ち上がった後もノードＮ１の電位はＶＤＤに保たれたままとなる。このことは、平成１８年５月１２日付けの手続補正により補正された図６の（ｃ）からも明らかである。
　また、ＭＯＳトランジスタ５２についても同様であり、ノードＮ２の電位もＶＤＤに保たれたままとなる。
　ところで、ＭＯＳトランジスタ５１及び５２を介さずに、ユニット選択信号ＵＳをＮＭＯＳトランジスタ３３及び３４のゲートに直接供給した場合、当該ゲートの電位、すなわちノードＮ１及びＮ２の電位がＶＤＤとなることからみて、図５を含め、本願の明細書及び図面に記載されているセルアレイユニット（図３、５、７、８及び１０に記載されたセルアレイユニット）は、ノードＮ１及びＮ２の電位がＶＤＤでは、ローカルワード線ＬＷＬ及びローカルプレート線ＬＰＬに十分な活性化電位を与えられない、すなわち、グローバルワード線ＷＬとローカルワード線ＬＷＬとを同電位にさせるとともに、グローバルプレート線ＰＬとローカルプレート線ＬＰＬとを同電位にさせることができないということが前提となっているものと認められる。
　何故なら、もし、Ｎ１及びＮ２の電位がＶＤＤで十分であるならば、わざわざＭＯＳトランジスタ５１及び５２（図３のＮＭＯＳトランジスタ３１及び３２等についても同様である。）を設ける必要はなく、ユニット選択信号ＵＳを直接ＮＭＯＳトランジスタ３３及び３４のゲートに供給すれば事足りるからである。
　
（３）そこで、図５の「ユニットスイッチ回路５０」についてみると、上記（２）で検討したように、ノードＮ１及びＮ２の電位はＶＤＤに保たれたままであるから、当該「ユニットスイッチ回路５０」は、請求項１に記載された「選択されたユニットにおいて該グローバルワード線と該ローカルワード線とを電気的に接続して両ワード線を同電位にさせると共に該グローバルプレート線と該ローカルプレート線とを電気的に接続して両プレート線を同電位にさせる」という本来の機能を有しないものであり、結果として、００１７段落ないし００１９段落に記載された課題を解決することができず、かつ、００６５段落に記載された「ＮＭＯＳトランジスタ３３及び３４により高いゲート電圧を供給することが出来る。従って、上述のように、より強固なチャネルをＮＭＯＳトランジスタ３３及び３４に形成して、より安定した動作を実現することが可能となる」という効果を奏しないものであることが明らかである。
　したがって、本願の明細書及び図面に記載された、請求項１及び２に係る発明の実施例は、課題を解決することがでず、また所期の効果を奏しないものであるから、本願の明細書及び図面は、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者が請求項１及び２に係る発明を実施をすることができる程度に明確かつ十分に記載されていない。
　よって、本願は、明細書及び図面の記載が特許法第３６条第４項に規定する要件を満たしていないから、特許を受けることができない。
　
１０．むすび　
　以上のとおりであるから、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。