(57)【特許請求の範囲】
【請求項１】
入力された一連のデータを、それぞれ複数のビットデータを有する複数のフレームに区分けするデータ編集部（１２）と、
それぞれ、ビットデータを記憶するための複数の記憶領域が形成された一対の記憶部（１５、１６）と、
前記各フレームの各ビットデータを第１の切換スイッチ（１４）を介して前記一対の記憶部に交互に書込むデータ書込部（１３）と、
前記一対の記憶部の各記憶領域に書込まれた各ビットデータを、前記一対の記憶部に対して前記第１の切換スイッチの切換動作と逆切換動作を行う第２の切換スイッチ（１７）を介して交互に読出すデータ読出部（１８）とを備え、
前記入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力する時間インタリーブ回路において、
前記入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力することが可能なように、前記フレームを構成する各ビットデータの配列順を示すデータ番号毎に、前記一対の記憶部に書込まれてから読出されるまでの遅延量を、遅延フレーム数として記憶する遅延フレーム数メモリ（２４）と、
前記一対の記憶部における一方の記憶部に一つのフレームの各ビットデータの書込動作期間中において、このフレームのフレーム番号と現在時点で書込まれているビットデータのデータ番号と、前記遅延フレーム数メモリに記憶されている対応するデータ番号の遅延フレーム数とから、前記一対の記憶部における他方の記憶部に記憶されている読出すべきビットデータのフレーム番号とデータ番号とを指定する読出アドレス指定部（２２）と
を備えたことを特徴とする時間インタリーブ回路。
【請求項２】
入力された一連のデータを、それぞれ複数のビットデータを有する複数のフレームに区分けするデータ編集部（１２）と、
ビットデータを記憶するための複数の記憶領域が形成された書込端子及び読出端子を有する記憶部（３０）と、
前記各フレームの各ビットデータを書込端子を介して前記記憶部の各記憶領域に書込むデータ書込部（１３）と、
前記記憶部の各記憶領域に書込まれた各ビットデータを読出端子を介して読出すデータ読出部（１８）とを備え、
前記入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力する時間インタリーブ回路において、
前記入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力することが可能なように、前記フレームを構成する各ビットデータの配列順を示すデータ番号毎に、前記記憶部に書込まれてから読出されるまでの遅延量を、遅延フレーム数として記憶する遅延フレーム数メモリ（２４）と、
前記記憶部に一つのフレームの各ビットデータの書込動作期間中において、このフレームのフレーム番号と現在時点で書込まれているビットデータのデータ番号と、前記遅延フレーム数メモリに記憶されている対応するデータ番号の遅延フレーム数とから、前記記憶部に記憶されている読出すべきビットデータのフレーム番号とデータ番号とを指定する読出アドレス指定部（２２ａ）と
を備えたことを特徴とする時間インタリーブ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力された一連のデータを構成する各ビットデータの順序を入替えて出力する時間インタリーブ回路に関する。
【０００２】
【従来の技術】
衛星を使用したデジタルＴＶ放送が実用化されている。近年、この衛星を使用したデジタルＴＶの他に、地上のアンテナを使用した地上波のデジタルＴＶ放送の実用化が進められている。
【０００３】
地上のアンテナを使用した地上波のデジタルＴＶ放送の実用化に際して、衛星を使用したデジタルＴＶ放送では問題でなかった問題点として、図８に示すように、放送局のアンテナ１から電波２が各家庭のアンテナ３に到達するまでの期間にこの電波２に多数の雑音が混入し、各家庭のアンテナ３で受信されたＴＶ信号の信号品質が低下して、良好なＴＶ画像が得られない問題がある。
【０００４】
なお、ＴＶ受像機内には、受信されたデジタルのＴＶ信号に含まれるビットエラーを訂正するエラー訂正回路が組込まれているが、このエラー訂正回路は、ビットエラーを、このエラーが発生したビットデータの両側に隣接する正しいビットデータを用いて補間するようにしている。しかし、連続した複数のビットデータにビットエラーが発生している場合は、このエラー訂正回路のみでビットエラーを正しく訂正することは困難であった。
【０００５】
このような不都合を解消するために、放送局側で、時間インタリーブ回路を用いて、送信すべき一連のデータを構成する各ビットデータの順序を入替えて、アンテナ１を介して各家庭に送信し、各家庭のＴＶ受像機内に組込まれた復調回路で元の順序に戻して、エラー訂正回路でビットエラーを修正するようにしている。
【０００６】
図８を用いて、その動作原理を説明する。放送局側で、時間インタリーブ回路を用いてデータ［１２３４５６７８］を［１３６２５７４８］と各ビットデータの順序を入替えてアンテナ１を介して各家庭へ送信する。この送信過程で、連続する［５７］にビットエラーが発生したとする。各家庭のＴＶ受像機内に組込まれた復調回路は、受信したビットエラーを含むデータ［１３６２５７４８］を元のデータ［１２３４５６７８］に復調する。この復調されたデータ［１２３４５６７８］には［５］、［７］のビットエラーが分散して発生しているので、これらの［５］、［７］のビットエラーは、エラー訂正回路で訂正可能である。
【０００７】
実際の地上波のデジタルＴＶ放送におけける時間インタリーブ回路における各ビットデータの入替え方法は図９に示す規格に規定されている。
【０００８】
この規格によれば、ビットデータの入替パターンを示す３種類のモードＭ＝１、Ｍ＝２、Ｍ＝３が存在し、各モードＭ＝１、２、３毎に４種類のインタリーブ長Ｉ及び遅延フレーム数が設定されている。したがって、この規格によれば合計１２種類のビットデータの入替え方法が規定されている。
【０００９】
例えば、モードＭ＝３で、インタリーブ長Ｉ＝４の場合、図１０に示すように、入力データ（送信すべきデータ）４をそれぞれ複数のビットデータを有する複数のフレームＦに編集する。この例においては、４個のフレームＦ１〜Ｆ４で構成し、各フレームＦ１〜Ｆ４は、１番〜４９９２番の４９９２（＝３８４×１３）個のビットデータで構成している。
【００１０】
そして、各フレームＦ１〜Ｆ４の各ビットデータをこのモードＭ（＝３）で定められた情報（Ｆ４→Ｆ２→Ｆ３→Ｆ１）の順番に抽出していき、図１０の右側に示すように各フレームＦ１〜Ｆ４の各ビットデータが配列された出力データ５を得る。この例においては、４個のフレームＦ１〜Ｆ４のビットデータを抽出したら元のフレームＦのビットデータに戻るので、インタリーブ長Ｉは４となる（Ｉ＝４）。
【００１１】
図１１は、図９に示した各規格を満たす各ビットデータの入替え機能を実現する時間インタリーブ回路を示す模式図である。
【００１２】
この時間インタリーブ回路内には、各フレームＦ１〜Ｆ４のビットデータ数（＝４９９２）分のＦＩＦＯメモリ７が組込まれている。１番から４９９２番までのＦＩＦＯメモリ７のレジスタ数（ＦＩＦＯメモリの長さ）は一定でなくて、このモードＭ（＝３）及び時間インタリーブ長Ｉで予め定められている。
【００１３】
各ＦＩＦＯメモリ７の先頭のレジスタの入力端子６には、入力データ４の各ビットデータが切換スイッチ９を介して印加される。一方、各ＦＩＦＯメモリ７の最終のレジスタから読出され各ビットデータは出力端子６及び切換スイッチ１０を介して、外部へ出力データ５として出力される。
【００１４】
具体的には、切換スイッチ９が先頭（１番目）の入力端子６から最終（４９９２番）の入力端子６へ１周する毎に、各フレームＦ１〜Ｆ４の１番のビットデータから最終（４９９２番）のビットデータが、先頭（１番目）のＦＩＦＯメモリ７のレジスタから最終（４９９２番目）のＦＩＦＯメモリ７のレジスタへ書込まれていく。
【００１５】
このように、入力データ４の各フレームＦ１〜Ｆ４の各ビットデータは各ＦＩＦＯメモリ７の各レジスタに対して順番に書込まれていく。
【００１６】
しかし、各ＦＩＦＯメモリ７のレジスタ数（ＦＩＦＯメモリの長さ）は一定でないので、各フレームＦ１〜Ｆ４の各ビットデータは異なるタイミングでＦＩＦＯメモリ７から読出されて出力データ５に組込まれる。例えば、各フレームＦ１〜Ｆ４の２番目のビットデータは２番目のビットデータに比較して、切換スイッチ１０の１周分、すなわち１フレーム分遅延して、出力データ５に組込まれる。同様に、各フレームＦ１〜Ｆ４の１番目のビットデータは５番目のビットデータに比較して、切換スイッチ１０の２周分、すなわち２フレーム分遅延して、出力データ５に組込まれる。
【００１７】
よって、この時間インタリーブ回路においては、入力データ４に含まれる各ビットデータが、各ＦＩＦＯメモリ７のレジスタ数（遅延フレーム長）にて定まる順序に入れ替えられた出力データ５が出力される。
【００１８】
【発明が解決しようとする課題】
しかしながら、図１１に示すように構成された時間インタリーブ回路においても、まだ解消すべき次のような課題があった。
【００１９】
すなわち、この時間インタリーブ回路においては、入力データ４に含まれる各ビットデータの順序を入れ替えるために、レジスタ数が異なる多数のＦＩＦＯメモリ７を使用している。このようにハード回路部品である多数のＦＩＦＯメモリ７を組込むことは、時間インタリーブ回路全体の構成が複雑なり、製造費が上昇する。
【００２０】
また、前述したように、デジタルＴＶ放送におけける時間インタリーブ回路における各ビットデータの入替え方法の規格は、図９に示すように、１２種類もある。そして、この時間インタリーブ回路をデジタルＴＶ放送の試験装置に組込む場合、１２種類すべての規格に対応するビットデータの入替えを実施する必要がある。したって、時間インタリーブ回路全体の構成がさらに複雑なり、製造費もさらに上昇する。
【００２１】
本発明はこのような事情に鑑みてなされたものであり、記憶部の各記憶領域に順番に書込まれた各フレームの各ビットデータの読出順序に関する情報を記憶保持することにより、簡単な回路構成で時間インタリーブを実現でき、さらに、回路構成を変更することなく複数規格の時間インタリーブを実現できる時間インタリ−ブ回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明は、入力された一連のデータを、それぞれ複数のビットデータを有する複数のフレームに区分けするデータ編集部と、それぞれ、ビットデータを記憶するための複数の記憶領域が形成された一対の記憶部と、各フレームの各ビットデータを第１の切換スイッチを介して一対の記憶部に交互に書込むデータ書込部と、一対の記憶部の各記憶領域に書込まれた各ビットデータを、一対の記憶部に対して第１の切換スイッチの切換動作と逆切換動作を行う第２の切換スイッチを介して交互に読出すデータ読出部とを備え、入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力する時間インタリーブ回路に適用される。
【００２３】
そして、この時間インタリーブ回路においては、入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力することが可能なように、フレームを構成する各ビットデータの配列順を示すデータ番号毎に、一対の記憶部に書込まれてから読出されるまでの遅延量を、遅延フレーム数として記憶する遅延フレーム数メモリと、一対の記憶部における一方の記憶部に一つのフレームの各ビットデータの書込動作期間中において、このフレームのフレーム番号と現在時点で書込まれているビットデータのデータ番号と、遅延フレーム数メモリに記憶されている対応するデータ番号の遅延フレーム数とから、一対の記憶部における他方の記憶部に記憶されている読出すべきビットデータのフレーム番号とデータ番号とを指定する読出アドレス指定部とを備えている。
【００２４】
このように構成された時間インタリーブ回路においては、入力された一連のデータは、データ編集部で、それぞれ複数のビットデータを有する複数のフレームに編集される。各フレームのビットデータは、第１の切換スイッチを介して各記憶部に交互に書込まれる。
【００２５】
各記憶部は第１、第２の切換スイッチの切換え操作によって、書込動作と読出動作とを交互に実施される。そして、一方の記憶部に対してフレームの各ビットデータの書込動作を実施している期間に、他方の記憶部に記憶されている各フレームのビットデータを読出す。この場合、記憶部に記憶されているどのフレームの何番目のビットデータを読出すかの情報は遅延フレーム数メモリからの情報に基づいて読出アドレス指定部で算出される。
【００２６】
遅延フレーム数メモリは、各フレームを構成する各ビットデータの配列順を示すデータ番号毎に、記憶部に書込まれてから読出されるまでの遅延量を遅延フレーム数として記憶する。したがって、記憶部から順次読出される各ビットデータの順序は、書込まれた各ビットデータの順序と異なる順序である。
【００２７】
よって、入力された一連のデータを構成する各ビットデータの順序が予め定められた規則に従って入替えられて出力データとしてこの時間インタリーブ回路から出力される。
【００２８】
また、別の発明は、入力された一連のデータを、それぞれ複数のビットデータを有する複数のフレームに区分けするデータ編集部と、ビットデータを記憶するための複数の記憶領域が形成された書込端子及び読出端子を有する記憶部と、各フレームの各ビットデータを書込端子を介して記憶部の各記憶領域に書込むデータ書込部と、記憶部の各記憶領域に書込まれた各ビットデータを読出端子を介して読出すデータ読出部とを備え、入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力する時間インタリーブ回路において、
入力された一連のデータを構成する各ビットデータの順序を予め定められた規則に従って入替えて出力することが可能なように、フレームを構成する各ビットデータの配列順を示すデータ番号毎に、記憶部に書込まれてから読出されるまでの遅延量を、遅延フレーム数として記憶する遅延フレーム数メモリと、記憶部に一つのフレームの各ビットデータの書込動作期間中において、このフレームのフレーム番号と現在時点で書込まれているビットデータのデータ番号と、遅延フレーム数メモリに記憶されている対応するデータ番号の遅延フレーム数とから、記憶部に記憶されている読出すべきビットデータのフレーム番号とデータ番号とを指定する読出アドレス指定部とを備えている。
【００２９】
このように構成された時間インタリーブ回路においては、上述した発明における一対の記憶部に代えて、例えばデュアルポートＲＡＭに代表される書込端子及び読出端子を有する１個の記憶部が設けられている。
【００３０】
この書込端子及び読出端子を有する記憶部は、書込端子からフレームの各ビットデータを書込みながら、読出端子から読出アドレス指定部で指定されたフレームの番号及びデータ番号で指定されたビットデータを読出すことが可能である。
【００３１】
なお、この読出アドレス指定部で指定されるビットデータは、遅延フレーム数メモリで指定されたフレーム数だけ移動したフレームのビットデータであるので、記憶部内で同一記憶領域に対する書込み動作及び読出動作が同時に発生することはない。
【００３２】
したがって、この発明の時間インタリーブ回路においても、先の発明の時間インタリーブ回路と同様に、入力された一連のデータを構成する各ビットデータの順序が予め定められた規則に従って入替えられて出力データとして出力することができる。
【００３３】
【発明の実施の形態】
以下、本発明の各実施形態を図面を用いて説明する。
（第１実施形態）
図１は本発明の第１実施形態に係わる時間インタリーブ回路の概略構成を示すブロック図である。
【００３４】
入力端子１１から入力された一連のデータからなる入力データはデータ編集部１２で、図２に示すように複数のビットデータからなる複数（Ｎ個）のフレームＦ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、…、ＦＮに区分けされる。なお、この第１実施形態においては、各フレームＦ１〜ＦＮを、例えば１３のセグメントで構成し、各セグメントを１番から９６番までの９６個のビットデータで構成している。そして、データ編集部１２は、このＮ個のフレームＦ１〜ＦＮを並列データとして、データ書込部１３へ送出する。
【００３５】
図３（ａ）、図３（ｂ）は、一対の記憶部を構成する第１のＳＲＡＭ１５及び第２のＳＲＡＭ１６の記憶内容を示す図である。第１のＳＲＡＭ１５内には、図３（ａ）に示すように、各フレームＦ１〜ＦＮにおける奇数番号のセグメントに含まれる各ビットデータを記憶する複数の領域１５ａが形成されている。各領域１５ａには、１〜９６の９６個のビットデータが書込まれる。
【００３６】
同様に、第２のＳＲＡＭ１６内には、図３（ｂ）に示すように、各フレームＦ１〜ＦＮにおける偶数番号のセグメントに含まれる各ビットデータを記憶する複数の領域１６ａが形成されている。各領域１６ａには、１〜９６の９６個のビットデータが書込まれる。
【００３７】
この実施形態においては、図４（ａ）、（ｂ）に示すように、一つのフレームＦを構成する各ビットデータに対して、全てのセグメント１５ａ、１６ａに亘る通し番号（データ番号）が付されている。
【００３８】
図１における書込アドレス指定部２１は、クロック発生部２３から出力されるクロックに同期して、第１のＳＲＡＭ１５及び第２のＳＲＡＭ１６の各領域１５ａ、１６ａを交互に指定していく。
【００３９】
データ書込部１３は、このＮ個のフレームＦの各セグメントのビットデータを、クロック発生部２３から出力されるクロックに同期して、第１の切換スイッチ１４を介して第１のＳＲＡＭ１５及び第２のＳＲＡＭ１６の書込アドレス指定部２１が指定する各領域１５ａ、１６ａへ交互に書込んでいく。
【００４０】
スイッチ切換制御部２０は、各フレームＦ１〜ＦＮにおける１セグメント分の９６個のビットデータに対する第１、第２のＳＲＡＭ１５、１６への書込又は読出が終了する毎に、第１、第２の切換スイッチ１４、１７の接続先のＳＲＡＭ１５、１６を切換える。但し、第１、第２の切換スイッチ１４、１７は、第１、第２のＳＲＡＭ１５、１６をそれぞれ交互に選択して、一方のＳＲＡＭ１５．１６が同時に選択されることはない。
【００４１】
すなわち、第１の切換スイッチ１４が第１のＳＲＡＭ１５を選択しているときは、第２の切換スイッチ１７が第２のＳＲＡＭ１６を選択する。また、第１の切換スイッチ１４が第２のＳＲＡＭ１６を選択しているときは、第２の切換スイッチ１７が第１のＳＲＡＭ１５を選択する。
【００４２】
したがって、最初に、フレームＦ１の１番目（奇数）のセグメントの１番から９６番までの各データ番号のビットデータが第１のＳＲＡＭ１５の先頭の領域１５ａに書込まれ、次に、第１の切換スイッチ１４の接続先が第２のＳＲＡＭ１６へ切換って、フレームＦ１の２番目（偶数）のセグメントの９７番から１９２番までの各データ番号のビットデータが第２のＳＲＡＭ１６の先頭の領域１６ａに書込まれる。
【００４３】
このようにして、フレームＦ１の１番目から１３番目までの各セグメントのビットデータの各ＳＲＡＭ１５、１６に対する書込みが終了すると、フレームＦ２の１番目から１３番目までの各セグメントのビットデータの各ＳＲＡＭ１５、１６に対する書込み処理を開始する。
【００４４】
遅延フレーム数メモリ２４内には、図５に示すように、各フレームＦ１〜ＦＮに組込まれている各ビットデータの配列順を示すデータ番号Ｙ毎に、該当ビットデータが第１、第２のＳＲＡＭ１５、１５に書込まれてから読出されるまでの遅延量を遅延フレーム数Ｐとして記憶されている。なお、この実施形態においては、各ビットデータの配列順を示すデータ番号Ｙは、１番から１３番の全部のセグメントのビットデータに亘って通し番号が付されている。
【００４５】
具体的には、この遅延フレーム数メモリ２４内におけるデータ番号Ｙは、図１１で説明した、各ＦＩＦＯメモリ７の各ビットデータが入力される入力端子の番号に相当し、遅延フレーム数Ｐは各ＦＩＦＯメモリ７のレジスタ数（ＦＩＦＯメモリ長）に相当する。
【００４６】
読出アドレス指定部２２は、クロック発生部２３から出力されるクロックに同期して、第１、第２のＳＲＡＭ１５、１６における第１の切換スイッチ１４で指定されたＳＲＡＭ１５、１６に一つのフレームＦ１〜ＦＮの各ビットデータの書込動作期間中において、このフレームのフレーム番号Ｘと現在時点で書込まれているビットデータのデータ番号Ｙと、遅延フレーム数メモリ２４に記憶されている対応するデータ番号Ｙの遅延フレーム数Ｐとから、第２の切換スイッチ１７で指定されたＳＲＡＭ１６、１５に記憶されている読出すべきビットデータが所属するフレーム番号ＸＲとのデータ番号ＹＲとを指定する。
【００４７】
具体的には、書込み中のビットデータのデータ番号Ｙに対応する遅延フレーム数Ｐを遅延フレーム数メモリ２４から読出す。次に、書込み中のビットデータのフレームＦのフレーム番号Ｘから遅延フレーム数Ｐを減算して、読出すべきビットデータが所属するフレームＦのフレーム番号ＸＲとする。また、読出すべきビットデータのデータ番号ＹＲは、書込み中のビットデータのデータ番号Ｙに一致させる。
【００４８】
ＸR＝Ｘ―Ｐ
ＹR＝Ｙ
なお、減算したフレーム番号ＸRが（―）値となった場合は、最終のフレーム番号から差し引いた１周前のフレーム番号とする。例えば、書込み中のビットデータのフレームのフレーム番号Ｘが５で、該当ビットデータのデータ番号Ｙの遅延フレーム数Ｐが６であり、全体のフレーム数Ｎが５の場合、ＸR＝―１となるので、ＸR＝５（１周前に書込んだフレームＦ５のビットデータ）に置き換える。
【００４９】
データ読出部１８は、第２の切換スイッチ１７が接続されている状態の一方のＳＲＡＭ１５、１６から、クロック発生部２３から出力されているクロックに同期して、読出アドレス指定部２２で、同じくクロックに同期して指定されるフレーム番号ＸＲとデータ番号ＹＲとで特定されるビットデータを読取って、出力データに組込む。そして、この出力データは出力端子１９から外部へ出力される。この場合、切換スイッチ１４、１７の１回の切換期間Ｔ（＝９６クロック）内に９６個のビットデータが読出される。
【００５０】
図６は、各ＳＲＡＭ１５、１６に対する各フレームＦ１〜ＦＮを構成する各ビットデータの書込みタイミングと、各ビットデータの読出タイミングを示すタイムチャートを示す図である。
【００５１】
切換スイッチ１４、１７の１回の切換期間Ｔ（＝９６クロック）毎に、各ＳＲＡＭ１５、１６に対する書込動作期間Ｗと読出動作期間Ｒとが交互に到来する。このタイムチャートにおいては、１回目の切換期間Ｔにおいて、第１のＳＲＡＭ１５にフレームＦ５の１番から９６番のビットデータ（Ｆ１―１〜Ｆ１―９６）の書込動作を実行している期間においては、書込みフレーム番号Ｘは５であり（Ｘ＝５）、書込みビットデータのデータ番号Ｙ＝１、２、３、…、９６の各遅延フレーム数Ｐは、図５に示す遅延フレームメモリ２４から、３、６、９、…、ａとなる。
【００５２】
よって、この１回目の切換期間Ｔにおいて、第２のＳＲＡＭ１６から読出され９６個の各ビットデータの所属フレームＦのフレーム番号ＸＲは、２、―１、―４、…となる。したがって、第２のＳＲＡＭ１６から読出される９６個の各ビットデータはＦ２―１、Ｆ−１―２（１周前のＦ４）、Ｆ−４―３（１周前のＦ３）、…となる。
【００５３】
このように構成された第１実施形態の時間インタリーブ回路においては、入力端子１１から入力された一連のデータは、データ編集部１２で、それぞれ複数のビットデータを有する複数のフレームＦ１〜ＦＮに編集される。そして、各フレームＦ１〜ＦＮのビットデータは、図３又は図４に示すように、第１の切換スイッチ１４を介して第１、第２のＳＲＡＭ１５、１６の各領域１５ａ、１６ａに９６個ずつ交互に書込まれる。
【００５４】
このように、第１、第２のＳＲＡＭ１５、１６に対して、図６のタイムチャートに示すように、第１、第２の切換スイッチ１４、１７の切換周期Ｔの切換え動作によって、書込動作と読出動作とが交互に実施される。
【００５５】
そして、データ書込部１３が一方のＳＲＡＭ１５、１６に対してフレームＦ１〜ＦＮの各ビットデータの書込動作を実施している書込動作期間に、データ読出部１８が、他方のＳＲＡＭ１６、１５に記憶されている各フレームＦ１〜ＦＮのビットデータを読出す。
【００５６】
この場合、他方のＳＲＡＭ１６、１５に記憶されているどのフレームＸＲの何番目ＹＲのビットデータを読出すかは、現在書込動作中のビットデータのフレーム番号Ｘとデータ番号Ｙと遅延フレーム数メモリ２４の遅延フレーム数Ｐを用いて読出アドレス指定部２２で算出される。
【００５７】
遅延フレーム数メモリ２４に記憶されている遅延フレーム数Ｐは、各フレームＦ１〜ＦＮを構成する各ビットデータの配列順を示すデータ番号Ｙ毎に、該当ビットデータがＳＲＡＭ１５、１６に書込まれてから読出されるまでの遅延量をフレーム数で示したものである。よって、入力された一連のデータを構成する各ビットデータの順序が予め定められた規則に従って入替えられて出力データとしてこの時間インタリーブ回路から出力することが可能である。
【００５８】
また、このように構成された第１実施形態の時間インタリーブ回路においては、入力された一連のデータをデータ編集部１２で何個のフレームＦに編集するかによって、インタリーブ長Ｉを任意に変更できる。さらに、遅延フレーム長メモリ２４に記憶されている、各データ番号Ｙに対する遅延フレーム長Ｐのパターンの設定を変更することによって、図９に示したデジタルＴＶ放送における時間インタリーブ回路を用いたビットデータの入れ替えに関する１２種類の規格を、ハード回路構成を変更することなく、簡単なソフト的手法の変更のみで、簡単に実現できる。
【００５９】
したがって、この第１実施形態の時間インタリーブ回路を組込んだデジタルＴＶ放送の試験装置においては、１２種類全ての規格に対応するビットデータの入替え（インタリーブ）を簡単に実施できる。
【００６０】
（第２実施形態）
図７は本発明の第２実施形態の係わる時間インタリーブ回路の概略構成を示すブロック図である。図１に示す第１実施形態の時間インタリーブ回路と同一部分には同一符号を付して、重複する部分の詳細説明を省略する。
【００６１】
この第２実施形態の時間インタリーブ回路においては、図１の第１実施形態の時間インタリーブ回路における第１、第２のＳＲＡＭ１５、１６に代えて書込端子３０ａと読出端子３０ｂとを有する１個のデュアルポートＲＡＭ３０が設けられている。周知のように、デュアルポートＲＡＭ３０は、書込端子３０ａからビットデータを書込みながら、読出端子３０ｂからビットデータを読出すことが可能である。なお、この場合、デュアルポートＲＡＭ３０内の同一記憶領域に対して書込アクセス及び読出アクセスを同時に実施することができない。
【００６２】
この第２実施形態の時間インタリーブ回路においては、各切換スイッチ１４、１７は設けられていない。デュアルポートＲＡＭ３０内には、各フレームＦ１〜ＦＮを構成する各セグメントのビットデータを記憶する複数の領域が形成されている。
【００６３】
図１の第１実施形態の時間インタリーブ回路と同様に、入力端子１１から入力された一連のデータからなる入力データはデータ編集部１２で、図２に示すように複数のビットデータからなる複数（Ｎ個）のフレームＦ１〜ＦＮに区分けする。
【００６４】
書込アドレス指定部２１ａは、クロック発生部２３から出力されるクロックに同期して、デュアルポートＲＡＭ３０内のビットデータを書込むべき各領域をアドレス順に順番に指定していく。
【００６５】
データ書込部１３は、このＮ個のフレームＦの各セグメントのビットデータを、クロック発生部２３から出力されるクロックに同期して、書込アドレス指定部２１ａが指定するデュアルポートＲＡＭ３０内の各領域に順番に書込んでいく。
【００６６】
遅延フレーム数メモリ２４は、第１実施形態の時間インタリーブ回路の遅延フレーム数メモリ２４と同様に、各フレームＦ１〜ＦＮに組込まれている各ビットデータの配列順を示すデータ番号Ｙ毎に、デュアルポートＲＡＭ３０に書込まれてから読出されるまでの遅延量を遅延フレーム数Ｐとして記憶する。
【００６７】
読出アドレス指定部２２ａは、クロック発生部２３から出力されるクロックに同期して、デュアルポートＲＡＭ３０に現在時点で書込動作中のビットデータのデータ番号Ｙと、遅延フレーム数メモリ２４に記憶されている対応するデータ番号Ｙの遅延フレーム数Ｐとから、デュアルポートＲＡＭ３０に記憶されている読出すべきビットデータが所属するフレームＦのフレーム番号ＸＲとのデータ番号ＹＲとを指定する。
【００６８】
データ読出部１８は、クロック発生部２３から出力されているクロックに同期して、読出アドレス指定部２２ａで、同じくクロックに同期して指定されるフレーム番号ＸＲとデータ番号ＹＲで特定されるビットデータをデュアルポートＲＡＭ３０から読取って出力データに組込み、出力端子１９から外部へ出力する。
【００６９】
なお、この読出アドレス指定部２２ａで指定されるビットデータは、遅延フレーム数メモリ２４で指定されたフレーム数Ｐだけ移動したフレームＦのビットデータであるので、デュアルポートＲＡＭ３０内で同一記憶領域に対する書込み動作及び読出動作が同時に発生することはない。
【００７０】
このように構成された第２実施形態の時間インタリーブ回路においても、入力された一連のデータを構成する各ビットデータの順序が予め定められた規則に従って入替えられて出力データとしてこの時間インタリーブ回路から出力することが可能である。よって、図１に示す第１実施形態の時間インタリーブ回路とほぼ同様の作用効果を得ることができる。
【００７１】
さらに、この第２実施形態の時間インタリーブ回路においては、図１の第１実施形態の時間インタリーブ回路における第１、第２のＳＲＡＭ１５、１６に代えて１個のデュアルポートＲＡＭ３０を採用している。したがって、各切換スイッチ１４、１７を省略することができるので、回路構成をより簡素化できる。
【００７２】
【発明の効果】
以上説明したように、本発明の時間インタリーブ回路においては、記憶部の各記憶領域に順番に書込まれた各フレームの各ビットデータの読出順序に関する情報を、該当ビットデータのこの記憶部に書込まれてから読出されるまでの遅延量である遅延フレーム数として遅延フレーム数メモリに記憶保持している。
【００７３】
したがって、簡単な回路構成で時間インタリーブを実現でき、さらに、回路構成を変更することなく、ソフトウエアの変更のみで複数規格の時間インタリーブを実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる時間インタリーブ回路の概略構成を示すブロック図
【図２】入力データから区分される各フレームのフォーマット図
【図３】同第１実施形態の時間インタリーブ回路に組込まれた第１、第２のＳＲＡＭの記憶内容を示す図
【図４】同じく第１、第２のＳＲＡＭに記憶されたビットデータのデータ番号を説明するための図
【図５】同第１実施形態の時間インタリーブ回路に組込まれた遅延フレーム数メモリの記憶内容を示す図
【図６】同第１実施形態の時間インタリーブ回路の動作を示すタイムチャート
【図７】本発明の第２実施形態に係わる時間インタリーブ回路の概略構成を示すブロック図
【図８】時間インタリーブの動作原理を説明するための図
【図９】デジタルＴＶ放送における時間インタリーブ回路を用いたビットデータの入れ替えに関する規格を示す図
【図１０】入力データにおける各フレームのフォーマット図
【図１１】従来の時間インタリーブ回路の概略構成を示す模式図
【符号の説明】
１２…データ編集部
１３…データ書込部
１４…第１の切換スイッチ
１５…第１のＳＲＡＭ
１６…第２のＳＲＡＭ
１７…第２の切換スイッチ
１８…データ読出部
２０…スイッチ切換制御部
２１、２１ａ…書込アドレス指定部
２２、２２ａ…読出アドレス指定部
２３…クロック発生部
２４…遅延フレーム数メモリ
３０…デュアルポートＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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