【事件の表示】
　特願２０００−１８３５４５「垂直トランジスタを製造する方法」拒絶査定不服審判事件〔平成１３年２月２７日出願公開、特開２００１−５７４２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年６月１９日（パリ条約に基づく優先権主張１９９９年６月１８日、アメリカ合衆国）の出願であって、平成１８年３月１４日付けで拒絶査定がなされ、これに対し、同年６月１９日に拒絶査定に対する審判の請求がなされるとともに、同年７月１９日付けで手続補正がなされたものである。
　
第２．平成１８年７月１９日付けの手続補正についての却下の決定
［補正の却下の決定の結論］
　平成１８年７月１９日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成１８年７月１９日付けの手続補正（以下、「本件補正」という。）は、明細書の特許請求の範囲及び発明の詳細な説明を補正するものであり、その内容は以下のとおりである。
　
１−１．補正事項ａ
　補正前の請求項１を、補正後の請求項１の
　「【請求項１】　垂直トランジスタを製造する方法において、
　　　　（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップと、
　　　　（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、および前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有するように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップと、
　　　　（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップと、
　　　　（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップと、
　　　　（Ｅ）　ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップと、
　　　　（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップと、
　　　　（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップと、
　　　　（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップと、
　　　　（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップと、
　　　　（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップとを有する
ことを特徴とする方法。」
　と補正すること。
　
１−２．補正事項ｂ
　補正前の請求項７を、補正後の請求項７の
　「【請求項７】　前記絶縁材料の層はオフセットスペーサであり、前記第１の材料層および前記第３の材料層のいずれか一方、又は前記第１の材料層と前記第３の材料層の両方が、ドーパントのソースであり、そして、前記第１の層、もしくは前記第３の層、又は前記第１の層および第３の層の両方からのドーパントを半導体プラグへ拡散させることによりソース外延またはドレイン外延を形成するようになっていることを特徴とする請求項５記載の方法。」
　と補正すること。
　
１−３．補正事項ｃ
　補正前の請求項１０を、補正後の請求項１０の
　「【請求項１０】　少なくとも３つの材料層がその上に形成される前に、前記第１のデバイス領域と前記第１の層の間に、ドープされていない二酸化硅素の拡散バリア層を形成するステップをさらに含む
ことを特徴とする請求項１記載の方法。」
　と補正すること。
　
１−４．補正事項ｄ
　補正前の明細書の０１０３段落を、補正後の明細書の０１０３段落と補正すること。
　
２．補正事項の整理
２−１．補正事項ａについて
　補正前の請求項１の「（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップ」を、補正後の請求項１の「（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、および前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有するように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップ」と補正すること。
　
２−２．補正事項ｂについて
　補正前の請求項７の「前記絶縁材料の層は、オフセットスペーサであり、前記第１の層および前記第３の層のいずれか一方、又は前記第１の層と前記第１の層と前記第３の層の両方が、前記第１の層、前記第３の層、又は前記第１の層および第３の層の両方のいずれかからソース外延又はドレイン外延へと拡散されるドーパントのソースである」を、補正後の請求項７の「前記絶縁材料の層はオフセットスペーサであり、前記第１の材料層および前記第３の材料層のいずれか一方、又は前記第１の材料層と前記第３の材料層の両方が、ドーパントのソースであり、そして、前記第１の層、もしくは前記第３の層、又は前記第１の層および第３の層の両方からのドーパントを半導体プラグへ拡散させることによりソース外延またはドレイン外延を形成するようになっている」と補正すること。
　
２−３．補正事項ｃについて
　補正前の請求項１０の「第１のデバイス領域上に拡散バリア層を形成する」を、補正後の請求項１０の「前記第１のデバイス領域と前記第１の層の間に、ドープされていない二酸化硅素の拡散バリア層を形成する」と補正すること。
　
２−４．補正事項ｄについて
　補正前の明細書の０１０３段落の「図１６において、図示しないこの層は、高濃度にドープされたドーパントソース層２１０が形成されるとき、固相燐ドーパントがドーパントソース層２１０から下方へ層２０５を通っておよびシリコンプラグ２３０内を通って上方へ拡散することに対してバリアとして働く。」を、補正後の明細書の０１０３段落の「図１６において、図示しないこのドープされていない二酸化硅素の薄い層は、バリアとして働く。即ちこの層は、高濃度にドープされたドーパントソース層２１０が形成されるとき、固相燐ドーパントがドーパントソース層２１０から下方へ層２０５を通っておよびシリコンプラグ２３０内を通って上方へ拡散することに対してバリアとして働く。」と補正すること。　
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
３−１．補正事項ａについて
　補正事項ａについての補正は、補正前の請求項１の「（Ｂ）」で表されるステップにおける「第２の層が第１の層と第３の層との間に挟まるように、」と「前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成する」の間に、「および前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有するように、」を挿入するものであり、補正前の請求項１に係る発明の発明特定事項である「（Ｂ）」で表されるステップについて技術的限定を付すものであるから、当該補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、単に「特許法第１７条の２第３項」という。）に規定する要件を満たすものである。
　
３−２．補正事項ｂについて
　補正事項ｂについての補正は、補正前の請求項７に含まれていた、日本語の文章として不明りょうな記載、及びドーパントの拡散に関して不明りょうな記載を明りょうにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−３．補正事項ｃについて
　補正事項ｃについての補正は、補正前の請求項１０の「第１のデバイス領域上に拡散バリア層を形成する」を、補正後の請求項１０の「前記第１のデバイス領域と前記第１の層の間に、ドープされていない二酸化硅素の拡散バリア層を形成する」と補正するものであり、補正前の請求項１０に係る発明の発明特定事項である「第１のデバイス領域上に拡散バリア層を形成するステップ」について技術的限定を付すものであるから、当該補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−４．補正事項ｄについて
　補正事項ｄについての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−５．補正の目的の適否及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　したがって、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４．独立特許要件についての検討
４−１．本願の補正後の発明について
　本願の補正後の請求項１ないし２３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その請求項１ないし２３に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明は、請求項１に記載された事項により特定される、前記１−１．に記載したとおりのものである。
　
４−２．特許法第３６条について
　補正後の請求項１の「（Ｂ）」には、「前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有するように」という記載があり、補正後の請求項１の「（Ｈ）」には、「前記半導体プラグの一部を露出させるために、前記第２の層を除去する」という記載がある。
　また、本願の発明の詳細な説明には、第１の実施例において、「第２の材料層１１５の厚さは、デバイスの物理的ゲート長を定義する。これは、第２の層１１５が犠牲的である、即ちこれは除去されて、デバイスのゲートがこの層により定義されたスペース中に形成されることになるからである。」（００４０段落）こと、及び、「図８に示されているように、ウェットエッチ法におけるエッチ選択性のために、層１１０と１２０との間の犠牲層は、層１１０の大きな部分をおよび層１２０および１３５の残った部分を除去することなしに、完全に除去される。シリコンプラグ１３０の最上部１４０の上およびこれに隣接する層１２０および１３５の部分が残る。このエッチの結果として、層１１５の厚さに対応するシリコンプラグ１３０の部分が露出される。プラグ１３０の露出させられた表面１４５は、形成されるデバイスの物理的ゲート長になる。」（００５５段落）ことが、記載されており、また、第２の実施例において、「第３の材料層２１５の厚さは、デバイスのゲート長に対応するように選択される。犠牲の第３の層２１５が除去される場合、ゲート酸化物（図２４中の２５０）が、デバイスのチャネル２６０（図２７）になるべきものの上に形成される。」（００７１段落）こと、及び、「そして、基板がウェットエッチ（例えば、水バッファフッ化水素酸（aqueousbuffered hydrofluoric acid））または等方性ドライエッチ（例えば、無水フッ化水素酸）を受け、露出された層２１５の残った部分を除去する。図２１に示されているように、層２１０の残った部分は、層２１１により依然としてカバーされており、層２２０，２２１および２３５は、層２１６，２３６および２４０の残った部分によりカプセル化されている。」（００８６段落）こと、及び、「このエッチの結果として、層２１５の堆積された厚さに対応するシリコンプラグ２３０の部分が露出される。プラグ２３０の露出された部分は、形成されるデバイスの物理的ゲート長を定義する。」（００８８段落）ことが、記載されている。
　そして、本願の発明の詳細な説明における第１の実施例の「犠牲層」である「第２の材料層１１５」は、「除去」されることにより、「層１１５の厚さに対応するシリコンプラグ１３０の部分が露出され」て、「プラグ１３０の露出させられた表面１４５は、形成されるデバイスの物理的ゲート長になる。」のであり、また、本願の発明の詳細な説明における第２の実施例の「犠牲の第３の材料層２１５」は、「除去される」ことにより、「層２１５の堆積された厚さに対応するシリコンプラグ２３０の部分が露出され」て、「プラグ２３０の露出された部分は、形成されるデバイスの物理的ゲート長を定義する。」のであるから、いずれの実施例においても、犠牲的に除去される材料層の厚さが、形成されるデバイスの物理的ゲート長を規定していることは明らかである。
　しかしながら、補正後の請求項１は、「（Ｈ）」において、「前記半導体プラグの一部を露出させるために、前記第２の層を除去する」という記載があり、この「前記第２の層」が、垂直トランジスタのゲート長を規定する厚さを有するはずであるにもかかわらず、「（Ｂ）」において、「前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有する」と記載されているから、請求項１に係る発明は、その構成自体が不明確であるとともに、発明の詳細な説明に記載された実施例と対応していない。
　したがって、補正後の請求項１は、明確ではなく、かつ、発明の詳細な説明に記載されたものでもないから、特許法第３６条第６項第１号及び第２号に規定する要件を満たしていない。
　
４−３．特許法第２９条第２項について
４−３−１．本願の補正後の請求項１に係る発明について
　本願の補正後の請求項１は、上記の４−２．において検討したとおり、明確ではなく、かつ、発明の詳細な説明に記載されたものでもないが、仮に、補正後の請求項１の「（Ｂ）」における「前記第３の層が前記垂直トランジスタのゲート長を規定する厚さを有する」という記載が、「前記第２の層が前記垂直トランジスタのゲート長を規定する厚さを有する」の誤記であるとみなした場合において、補正後の請求項１に係る発明が特許法第２９条に規定する特許要件を満たすものであるか否かにつきさらに検討する。
　この場合において、補正後の請求項１に係る発明（以下、「本願補正後発明１」という。）は以下のとおりである（下線は、当合議体にて付加したものである。）。
　「【請求項１】　垂直トランジスタを製造する方法において、
　　　　（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップと、
　　　　（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、および前記第
２
　　　　（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップと、
　　　　（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップと、
　　　　（Ｅ）　ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップと、
　　　　（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップと、
　　　　（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップと、
　　　　（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップと、
　　　　（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップと、
　　　　（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップとを有する
ことを特徴とする方法。」
　
４−３−２．引用刊行物に記載された発明
刊行物１．特開平８−２２７９９７号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平８−２２７９９７号公報（以下、「刊行物１」という。）には、図１ないし１１とともに、「半導体装置とその製造方法」（発明の名称）に関して、以下の事項が記載されている。
ア．「【０００８】
【課題を解決するための手段】上記目的は、図１の断面構造図および図２の平面図で説明されるＭＯＳＦＥＴ構造にすることにより達成される。本図では、後述の実施例１で説明される製造工程で製造されたｎＭＯＳＦＥＴを例にとって説明しているが、ｐＭＯＳＦＥＴでも不純物の導電型をすべて逆にすることで同様に目的が達成される。
【０００９】図１（ａ）と（ｂ）は、それぞれ図２で示した平面図のＡ−Ａ′とＢ−Ｂ′の部分の断面構造を示したものである。ＭＯＳＦＥＴは絶縁膜１上の半導体基板（以下ＳＯＩ基板と呼ぶ）に形成されており、半導体基板内に設けた高濃度ｎ型ソース拡散層５と，その一部分の上に堆積した単結晶シリコン半導体層よりなる低濃度チャネル領域９と，堆積した単結晶シリコン半導体層の最下部に拡散した高濃度ｎ型ソース拡散層２３と，同じく最上部に拡散した高濃度ｎ型ドレイン拡散層２２と，チャネル領域９の周囲を取り囲むゲート酸化膜１２と，同じくチャネル領域９の周囲を取り囲む金属よりなるゲート電極１６と，ｎ型不純物拡散源としても用いた高濃度多結晶シリコンドレイン電極１０と，金属ドレイン電極１７と，金属ソース電極１８より構成される。チャネル領域９の厚さは、ゲート電極１６の電位によりソース拡散層２３と，ドレイン拡散層２２間のパンチスルーを抑止できるように薄く設定されている。またチャネル領域９の周囲を削りとることにより、単結晶シリコン半導体層を堆積する時に生ずる表面の結晶欠陥が除去されており、リーク電流のないチャネルを得ることができる。このような構造とすることで、図３で説明した従来のＭＯＳＦＥＴの製造工程の困難さを回避できる。
【００１０】
【作用】図１において高濃度ｎ型拡散層２３がソース電極，高濃度ｎ型拡散層２２がドレイン電極，チャネル領域９の周囲を取り囲む金属電極１６がゲート電極として働き、縦方向に電流が流れるＭＯＳＦＥＴとして動作する。」
イ．「【００１２】
【実施例】本発明をＳＯＩ基板に適用し、相補型ＭＯＳＦＥＴ（以下ＣＭＯＳＦＥＴと称する）を形成した実施例１を、図１と，図２と，図４〜図１１により説明する。図１（ａ）と（ｂ）は、それぞれ図２で示したｎＭＯＳＦＥＴの平面図のＡ−Ａ′部分とＢ−Ｂ′部分の完成断面構造を示している。図４〜図１１は製造工程の断面構造を説明している。製造工程の断面図において、左側がｎＭＯＳＦＥＴを２個並べた素子の製造断面を示しており、右側がｎＭＯＳＦＥＴに対して基板１上で９０度回転して配置されたｐＭＯＳＦＥＴの製造断面を示している。これらの図により、製造工程を説明する。
【００１３】まず図４に示すごとく絶縁膜基板１上の厚さが約２００ｎｍ前後のＳＯＩ基板に素子分離用のシリコン酸化膜３を設け、例えば、ボロンなどのｐ型不純物を領域４に、また例えばリンなどのｎ型不純物を領域５に選択的に拡散した。それぞれの不純物濃度はどちらも１×１０20／cm3 以上にした。
【００１４】次に図５に示すように、ＳＯＩ基板上に膜厚１００ｎｍ前後のシリコン酸化膜６と，膜厚２００ｎｍ前後のシリコン窒化膜７と，膜厚１００ｎｍ前後のシリコン酸化膜８を堆積した。
【００１５】次に図６に示すように、チャネル領域となる部分のシリコン酸化膜６と，シリコン窒化膜７と，シリコン酸化膜８を選択的に開口し、幅１５０ｎｍ前後の溝を設けた。この溝幅は、図１におけるチャネル領域の単結晶シリコン堆積層９の厚さとなるため、所望の電気的特性を得られるように任意に変えることが可能である。
【００１６】次に図７に示すように、ＳＯＩ基板４，５の露出された領域上に、単結晶シリコンエピタキシャル成長層９を、成長温度約７００℃前後の低温で選択的に堆積してから、必要に応じてシリコン成長層９にｎ型もしくはｐ型の不純物を注入した。この後、膜厚５０ｎｍ前後の多結晶シリコン膜１０を堆積してから、ｐＭＯＳＦＥＴとなる領域上の多結晶シリコン膜１０にボロンを１×１０20／cm3 以上の濃度で選択的に注入し、ｎＭＯＳＦＥＴとなる領域上の多結晶シリコン膜１０にリンを１×１０20／cm3 以上の濃度で選択的に注入した。
【００１７】次に図８に示すように、多結晶シリコン膜１０およびシリコン酸化膜８を所望の形状に選択的に加工してから、多結晶シリコン膜１０を酸化し、膜厚５０ｎｍ前後のシリコン酸化膜１１を形成した。この後必要に応じて熱処理を加えることにより、不純物が拡散されたＳＯＩ基板４，５および不純物が拡散された多結晶シリコン膜１０を拡散源として、ｐＭＯＳＦＥＴのドレイン拡散層２０およびソース拡散層２１と，ｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成した。この時、拡散深さが、シリコン酸化膜６，８の膜厚とほぼ同じ１００ｎｍ前後になるように、多結晶シリコン膜１０の酸化温度および時間と，その後の熱処理温度および時間を制御した。
【００１８】次に図９に示すように、シリコン窒化膜７を除去し、露出したシリコン堆積層９の表面を、たとえばヒドラジンなどのシリコンエッチング液により、膜厚３０ｎｍ前後の両エッチングした。こうすることで、シリコン層９が堆積する時にシリコン堆積層９とシリコン窒化膜７の界面に生じる結晶欠陥を、除去することができた。ここでシリコン堆積層９の除去膜厚は、結晶欠陥の程度により変えることが可能である。またシリコン堆積層９の表面をエッチングする方法としては、ヒドラジン以外のシリコンエッチング液でも可能であるし、シリコン堆積層９の表面を薄く酸化してから、シリコン酸化膜を除去することでも可能である。この後、エッチングされたシリコン堆積層９の表面を、８５０℃以下の低温で薄く酸化し、膜厚が５ｎｍ前後のゲート酸化膜１２を設けた。こうすることで露出したシリコン堆積層９の周囲全面にゲート酸化膜１２が形成された。
【００１９】次に図１０に示すように、シリコン酸化膜６および１１の所望の領域を選択的に開口してから、例えば、タングステン等の金属膜１３を、化学的気相堆積法（以下ＣＶＤ法と呼ぶ）により堆積した。
【００２０】次に図１１に示すように、異方性ドライエッチングにより金属膜１３を加工し、所望の領域に選択的に金属膜１３を残すことにより、ＭＯＳＦＥＴのそれぞれの金属電極１４〜１８を形成した。この時チャネル領域となる単結晶シリコン堆積層９の周囲には、金属ゲート電極１６が自動的に残された。
【００２１】以上の製造工程により、図１及び図２の完成図で示されるｎＭＯＳＦＥＴに代表されるＣＭＯＳＦＥＴが形成された。この後、必要な金属配線を設けて、ＣＭＯＳＦＥＴを用いた半導体集積回路を完成した。
【００２２】本実施例では、単結晶シリコン堆積層９よりなるチャネル領域の厚さが１００ｎｍ以下と薄く、ソースおよびドレイン拡散層間のパンチスルーを防止しながら相互コンダクタンスを向上し、各電極寄生容量および寄生抵抗を低減できた。この結果高速のＣＭＯＳＦＥＴ集積回路を実現することができた。また、本実施例ではゲート長がシリコン窒化膜７の堆積膜厚で決まるため、従来のＭＯＳＦＥＴのように微細加工技術を用いずに、堆積膜厚を薄くすることでゲート長を短縮することができるので、比較的容易に相互コンダクタンスを向上できるという長所を有する。」
　
　ここにおいて、００１４段落に記載された工程において、「高濃度ｎ型ソース拡散層５」上に「シリコン酸化膜６」、「シリコン窒化膜７」及び「シリコン酸化膜８」を堆積していることは、図４及び５より明らかである。
　また、００１５段落に記載された工程において、「高濃度ｎ型ソース拡散層５」の表面の一部の領域を露出していることは、図６より明らかである。
　また、００１６段落に記載された工程において、「シリコン堆積層９」の表面に「多結晶シリコン膜１０」を堆積していることは、図７より明らかである。
　さらに、００１７段落に記載された工程において、「シリコン堆積層９」に「ｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３」が形成されていることは、図８より明らかである。
　
　したがって、刊行物１には、ｎＭＯＳＦＥＴを製造する工程に注目して、以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
　「縦方向に電流が流れるＭＯＳＦＥＴを製造する方法において、
　絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップと、
　前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積し、ゲート長が前記シリコン窒化膜７の堆積膜厚で決まるように堆積するステップと、
　チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップと、
　前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップと、
　前記シリコン堆積層９の表面に多結晶シリコン膜１０を堆積して、前記多結晶シリコン膜１０にｎ型不純物を注入するステップと、
　前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップと、
　熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップと、
　前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップと、
　前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップと、
　金属ゲート電極１６を形成するステップとを有することを特徴とする方法。」
　
刊行物２．特開昭６１−１８１４８号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開昭６１−１８１４８号公報（以下、「刊行物２」という。）には、第１図、第２図とともに、「半導体装置の製造方法」（発明の名称）に関して、以下の事項が記載されている。
ア．「このＬＯＣＯＳ法に対する素子間分離技術として、１９８２年発行のＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ）　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　第２４１頁にシリコンの選択エピタキシャル技術を用いた方法で提案されている。この方法は、第１図に示すように、シリコン基板１の表面に形成した厚さ１〜２μｍの熱酸化ＳｉＯ２膜２をフォトエッチングして素子領域となるべき部分を開口し、その上で開口されたシリコン基板１の表面に単結晶シリコン層３をエピタキシャル成長させる方法である。こうして形成せしめた単結晶シリコン層３を素子領域として、前記ＳｉＯ２膜を２を素子間分離領域として使用する。
　この技術によれば、ＬＯＣＯＳ法におけるようなバースビークの発生が全くないため、素子間分離領域の微細化を図り、素子の集積度を向上できる。しかしながらこの技術では、同図のようにエピタキシャル成長された単結晶シリコン層３の上部側面にＳｉＯ２膜２と所要の角度をなす傾斜面、所謂ファセット４が発生し易く、このファセット４が形成されると単結晶シリコン層３とＳｉＯ２膜２の境界部にＶ字型の溝が形成され平坦度が著しく損なわれる。そして、Ｖ字溝の存在により、以後の工程でゲード電極のパターニングの後もゲート材料がエッチングされずに溝中に残り、ゲート間がショートする等の信頼性を低下させる問題が生じることになる。因みに、シリコン基板として（１００）面結晶を用いた場合前記ファセットは（３１１）或いは（１１１）面であり、それはこれらの面の成長速度が遅いためであると考えられている。また、系にＨＣＬを用いる選択エピタキャル成長技術においてはＨＣＬによるシリコンの異方的なエッチング効果も加わってファセットは一層顕著になる。本発明者の検討によればエピタキャル層の結晶性を向上するためにエピタキャル成長速度を遅くすればするほどファセットは大きくなる傾向にあった。このように、ファセットの発生は結晶学的に避けられないものである。
　また、前記選択エピタキシャル技術ではシリコン基板（ウェーハ）内のエピタキャル層の厚さのばらつきが大きく、たとえば直径７６ｍｍのウェーハを用いた場合、ウェーハ内のエピタキシャル層の厚さの均一性は±５〜１０％である。したがって同図のようにウェーハ内の場所によってエピタキシャル層（単結晶シリコン層）３がＳｉＯ２２よりも上に突出し或いはこれよりも下になる部分が生じ、同一のウェーハ内での平坦度が著しく損なわれ、前述のように信頼性の低下を生じることになる。」（第２頁左上欄第８行ないし左下欄第１６行）
イ．「〔発明の概要〕
　本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
　すなわち、半導体基板の主面上に絶縁膜と耐磨耗性膜を形成した後これをパターニングし、その開口部に新たに単結晶層を充分厚く形成しかつこれを前記絶縁膜表面と一致するまで研磨して平坦化することにより、素子間分離領域を微細化して素子の集積度を向上すると共に、素子領域と素子間分離領域の上面を一致させてその平坦化を達成することができ、これにより信頼性の向上を図ることもできる。
〔実施例〕
　第２図は本発明をＮチャネルＭＯＳＯＬＳＩに適用した実施例を示し、特に素子間分離構造の製造プロセスを中心に示すものである。
　先ず、第２図（Ａ）のようにＰ型のシリコン（半導体）基板１１を熱酸化して主面に１〜２μｍ厚のＳｉＯ２膜１２を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４１３を形成する。このＳｉ３Ｎ４膜１３は後述するように研磨時のストッパ層として作用するものであり、ストッパとしての機能を損わない範囲でできるだけ薄く形成し、例えば５００〜１０００Å程度とする。
　次に、同図（Ｂ）のようにフォトレジスト膜１４をパターニングし、これをマスクとして前記Ｓｉ３Ｎ４膜１３とＳｉＯ２膜１２をパターンエッチングする。このとき、ＳｉＯ２膜１２は垂直にエッチングされることが好ましく、このためＲＩＥ（反応性イオンエッチング）法等の異方性の強いエッチング法を使用する。これにより、残されたＳｉＯ２膜１２ａは素子間分離領域として形成されることになる。
　次に、フォトレジスト膜１４を除去した後に同図（Ｃ）に示すようにシリコン基板１１の融出している部分のみに選択的にＰ型の単結晶シリコン層１５をエピタキシャル成長させる。この選択エピタキシャル成長は反応ガスとしてＳｉＨ２Ｃｌ２−ＨＣｌ−Ｈ２系を用い、ジボラン（Ｂ２Ｈ６）等の不純物ソースガスを使用する。そして、単結晶シリコン層１５は前記ＳｉＯ２膜１２ａよりも充分に厚く、すなわちＳｉＯ２膜１２ａの上に張り出すように形成する。これにより、ファセット（Ｖ型の溝）の発生を未然に防止することができる。
　しかる上で、同図（Ｄ）のようにシリコン基板ｌｌの表面を研磨し、ＳｉＯ２膜１２ａ上に張り出た単結晶シリコン層１５を研磨する。この研磨は単結晶シリコン層１５の表面がＳｉＯ２膜１２ａの表面と一致するまで、正確にはＳｉ３Ｎ４膜１３ａの表面と一致するまで行なう。研磨法には通常のシリコンウェーハの鏡面仕上げに用いられている方法が利用でき、即ち回転される研磨布にウェーハを押しつければよい。研磨材としては通常ＫＯＨのようなアルカリ性溶液にＳｉＯ２の微粉末を混ぜたスラリーを用いる。このとき、単結晶シリコン層１５とＳｉＯ２膜１２ａとの研磨速度の比は１５：１程度でありＳｉＯ２膜１２ａがシリコン層１５の研磨に対するストッパとして作用できるが、ＳｉＯ２膜１２ａ上に形成したＳｉ３Ｎ４膜１３ａに対するシリコン層１５の研磨比は５０：１であり、ＳｉＯ２膜１２ａ単独の場合よりも格段に高い研磨比が得られ、前述した表面の一致、つまり平坦化を極めて高精度に行なうことができる。」（第２頁右下欄第８行ないし第３頁左下欄第１２行）
ウ．「また、素子領域としての単結晶シリコン層１５は分離領域のＳｉＯ２膜１２ａよりも充分に厚くエピタキシャル成長させかつこれを研磨しているので、ファセット（Ｖ溝）が形成されることはなく、かつウェーハ各部において若干のエピタキシャル成長の差が生じていても全てこれを平坦に形成することができ、後工程における種々の不具合を防止して信頼性の向上を達成できる。」（第３頁右下欄第１２行ないし第２０行）
　
４−３−３．対比
　本願補正後発明１と刊行物１発明とを対比する。
（ａ）刊行物１発明の「縦方向に電流が流れるＭＯＳＦＥＴを製造する方法」は、本願補正後発明１の「垂直トランジスタを製造する方法」に相当する。
　
（ｂ）刊行物１発明の「絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップ」において、刊行物１発明の「ＳＯＩ基板」、「高濃度ｎ型ソース拡散層５」は、それぞれ、本願補正後発明１の「半導体基板」、「半導体デバイスのソース領域」「からなる」「第１のデバイス領域」に相当し、また、本願補正後発明１の「ソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域」は、「ソース領域」「からなる」「第１のデバイス領域」と「ドレイン領域からなる」「第１のデバイス領域」の択一的な記載であるから、「ソース領域」「からなる」「第１のデバイス領域」と「ドレイン領域からなる」「第１のデバイス領域」のいずれか一つを選択することで足りるので、刊行物１発明の「絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップ」は、本願補正後発明１の「（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップ」に相当する。
　
（ｃ）刊行物１発明の「ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積し、ゲート長が前記シリコン窒化膜７の堆積膜厚で決まるように堆積するステップ」において、刊行物１発明の「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５」、「シリコン酸化膜６」、「シリコン窒化膜７」、「シリコン酸化膜８」、「ＳＯＩ基板」は、それぞれ、本願補正後発明１の「第１のデバイス領域」、「第１の層」、「第２の層」、「第３の層」、「半導体基板」に相当し、また、刊行物１発明の「シリコン窒化膜７」について、「ゲート長が前記シリコン窒化膜７の堆積膜厚で決まるように堆積する」ことは、本願補正後発明１の「前記第２の層が前記垂直トランジスタのゲート長を規定する厚さを有する」ことに相当するので、刊行物１発明の「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積し、ゲート長が前記シリコン窒化膜７の堆積膜厚で決まるように堆積するステップ」は、本願補正後発明１の「（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、および前記第２の層が前記垂直トランジスタのゲート長を規定する厚さを有するように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップ」に相当する。
　
（ｄ）刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップ」において、刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け」ること、「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出する」ことは、それぞれ、本願補正後発明１の「前記少なくとも３つの材料層中にウインドウを形成する」こと、「前記半導体基板中に形成された前記第１のデバイス領域において終端する」ことに相当するので、刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップ」は、本願補正後発明１の「（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップ」に相当する。
　
（ｅ）刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」において、刊行物１発明の「溝」、「単結晶シリコンエピタキシャル成長層を選択的に堆積」すること、「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５」、「シリコン堆積層９」は、それぞれ、本願補正後発明１の「ウインドウ」、「半導体材料で充填すること」、「第１のデバイス領域」、「半導体プラグ」に相当し、また、刊行物１発明の「シリコン堆積層９」が、本願補正後発明１の「第１の端部」と「第２の端部」に相当する構成を有することは、刊行物１の図７ないし図１１の記載から明らかであるから、刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」は、本願補正後発明１の「（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップ」に相当する。
　
（ｆ）刊行物１発明の「熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップ」において、刊行物１発明の「ソース拡散層２３」、「ドレイン拡散層２２」、「シリコン堆積層９」は、それぞれ、本願補正後発明１の「ソース領域」、「ドレイン領域からなる」「第２のデバイス領域」、「半導体プラグ」に相当し、また、刊行物１発明の「シリコン堆積層９」が、本願補正後発明１の「第１の端部」と「第２の端部」に相当する構成を有することは、刊行物１の図７ないし図１１の記載から明らかである。
　そして、本願補正後発明１の「ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域」は、「ソース領域」「からなる」「第２のデバイス領域」と「ドレイン領域からなる」「第２のデバイス領域」の択一的な記載であるから、「ソース領域」「からなる」「第２のデバイス領域」と「ドレイン領域からなる」「第２のデバイス領域」のいずれか一つを選択することで足りるので、刊行物１発明の「熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップ」は、本願補正後発明１の「（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップ」に相当する。
　
（ｇ）刊行物１発明の「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップ」において、刊行物１発明の「シリコン酸化膜８」、「加工する」ことは、それぞれ、本願補正後発明１の「第３の層」、「除去する」ことに相当し、また、刊行物１の図８の記載を参照すると、「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工する」ことにより、「シリコン窒化膜７」の表面が露出されることが、示されている。
　そして、刊行物１に示されている、「シリコン窒化膜７」の表面が露出されることは、本願補正後発明１の「第２の層を露出させる」ことに相当するので、刊行物１発明の「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップ」は、本願補正後発明１の「（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップ」に相当する。
　
（ｈ）刊行物１発明の「前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップ」において、刊行物１発明の「シリコン窒化膜７を除去」すること、「シリコン堆積層９」は、それぞれ、本願補正後発明１の「第２の層を除去する」こと、「半導体プラグ」に相当するので、刊行物１発明の「前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップ」は、本願補正後発明１の「（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップ」に相当する。
　
（ｉ）刊行物１発明の「前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップ」において、刊行物１発明の「シリコン堆積層９」、「ゲート酸化膜１２を設ける」ことは、それぞれ、本願補正後発明１の「半導体プラグ」、「誘電体材料の層を形成する」ことに相当するので、刊行物１発明の「前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップ」は、本願補正後発明１の「（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップ」に相当する。
　
（ｊ）刊行物１発明の「金属ゲート電極１６を形成するステップ」において、刊行物１発明の「金属ゲート電極１６を形成する」ことは、本願補正後発明１の「ゲートを形成する」ことに相当し、また、刊行物１の図１（ａ）、（ｂ）、９、及び１１を参照すると、「金属ゲート電極１６」が「ゲート酸化膜１２」に接触していることが示されているので、刊行物１発明の「金属ゲート電極１６を形成するステップ」は、本願補正後発明１の「（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップ」に相当する。
　
（ｋ）以上を総合すると、本願補正後発明１と刊行物１発明とは、
　「垂直トランジスタを製造する方法において、
　　　　（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップと、
　　　　（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、および前記第２の層が前記垂直トランジスタのゲート長を規定する厚さを有するように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップと、
　　　　（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップと、
　　　　（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップと、
　　　　（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップと、
　　　　（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップと、
　　　　（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップと、
　　　　（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップと、
　　　　（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップとを有する
ことを特徴とする方法。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願補正後発明１は、「（Ｅ）　ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップ」を有するのに対して、刊行物１発明は、そのようなステップを有していない点。
　
４−３−４．判断
　以下において、相違点１について検討する。　
（ａ）刊行物２の摘記事項ア．には、「素子間分離技術として、・・・シリコンの選択エピタキシャル技術を用いた方法で提案されている。この方法は、第１図に示すように、シリコン基板１の表面に形成した厚さ１〜２μｍの熱酸化ＳｉＯ２膜２をフォトエッチングして素子領域となるべき部分を開口し、その上で開口されたシリコン基板１の表面に単結晶シリコン層３をエピタキシャル成長させる方法である。こうして形成せしめた単結晶シリコン層３を素子領域として、前記ＳｉＯ２膜を２を素子間分離領域として使用する。
　この技術によれば、ＬＯＣＯＳ法におけるようなバースビークの発生が全くないため、素子間分離領域の微細化を図り、素子の集積度を向上できる。しかしながらこの技術では、同図のようにエピタキシャル成長された単結晶シリコン層３の上部側面にＳｉＯ２膜２と所要の角度をなす傾斜面、所謂ファセット４が発生し易く、このファセット４が形成されると単結晶シリコン層３とＳｉＯ２膜２の境界部にＶ字型の溝が形成され平坦度が著しく損なわれる。そして、Ｖ字溝の存在により、以後の工程でゲート電極のパターニングの後もゲート材料がエッチングされずに溝中に残り、ゲート間がショートする等の信頼性を低下させる問題が生じることになる。」（第２頁左上欄第８行ないし右上欄第１４行）ことが、記載されている。
　
（ｂ）刊行物２の摘記事項イ．には、「半導体基板の主面上に絶縁膜と耐磨耗性膜を形成した後これをパターニングし、その開口部に新たに単結晶層を充分厚く形成しかつこれを前記絶縁膜表面と一致するまで研磨して平坦化することにより、素子間分離領域を微細化して素子の集積度を向上すると共に、素子領域と素子間分離領域の上面を一致させてその平坦化を達成することができ」る（第２頁右下欄第１２行ないし第１９行）こと、「先ず、第２図（Ａ）のようにＰ型のシリコン（半導体）基板１１を熱酸化して主面に１〜２μｍ厚のＳｉＯ２膜１２を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４１３を形成する。このＳｉ３Ｎ４膜１３は後述するように研磨時のストッパ層として作用するものであ」る（第３頁左上欄第５行ないし第１１行）こと、「次に、同図（Ｂ）のようにフォトレジスト膜１４をパターニングし、これをマスクとして前記Ｓｉ３Ｎ４膜１３とＳｉＯ２膜１２をパターンエッチングする。・・・残されたＳｉＯ２膜１２ａは素子間分離領域として形成されることになる。」（第３頁左上欄第１４行ないし右上欄第２行）こと、「次に、フォトレジスト膜１４を除去した後に同図（Ｃ）に示すようにシリコン基板１１の融出している部分のみに選択的にＰ型の単結晶シリコン層１５をエピタキシャル成長させる。」（第３頁右上欄第３行ないし第６行）こと、「しかる上で、同図（Ｄ）のようにシリコン基板ｌｌの表面を研磨し、ＳｉＯ２膜１２ａ上に張り出た単結晶シリコン層１５を研磨する。この研磨は単結晶シリコン層１５の表面がＳｉＯ２膜１２ａの表面と一致するまで、正確にはＳｉ３Ｎ４膜１３ａの表面と一致するまで行なう。」（第３頁右上欄第１４行ないし第１９行）こと、及び、刊行物２の摘記事項ウ．には、「素子領域としての単結晶シリコン層１５は分離領域のＳｉＯ２膜１２ａよりも充分に厚くエピタキシャル成長させかつこれを研磨しているので、ファセット（Ｖ溝）が形成されることはなく、かつウェーハ各部において若干のエピタキシャル成長の差が生じていても全てこれを平坦に形成することができ」る（第３頁右下欄第１２行ないし第１９行）ことが、記載されている。
　
（ｃ）上記の（ａ）、（ｂ）に記載のように、刊行物２には、半導体基板の主面上に絶縁膜と耐磨耗性膜を形成した後これをパターニングした開口部に、単結晶シリコン層をエピタキシャル成長させ、前記単結晶シリコン層にファセット（Ｖ溝）が形成されないように、また、エピタキシャル成長の差が生じていてもこれを平坦に形成するために、前記耐磨耗性膜表面と一致するまで研磨して平坦化することが、示されている。
　すると、刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」において、「溝」に「単結晶シリコンエピタキシャル成長層を選択的に堆積」すると、ファセットが生じたり、単結晶シリコンエピタキシャル成長の差が生じて、基板の表面に平坦でない部分が生じるおそれがあり、このような場合に、刊行物２に示されているような研磨により平坦化を行う技術を適用して、基板の表面を平坦にすることは、当業者が適宜なし得た程度のことであり、また、研磨技術として、ケミカルメカニカルポリッシングは、当業者における周知技術である。
　
（ｄ）したがって、刊行物１発明において、「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」の後、「前記シリコン堆積層９の表面に多結晶シリコン膜１０を堆積して、前記多結晶シリコン膜１０にｎ型不純物を注入するステップ」を行う前に、刊行物２に記載された研磨により平坦化を行う技術を適用し、研磨技術として当業者において周知のケミカルメカニカルポリッシングを採用して、本願補正後発明１の如く、「ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップ」を設けるようになすことは、当業者が容易に想到し得た事項である。
　
　よって、本願の補正後の請求項１に係る発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
４−４．独立特許要件についての纏め
　補正後の請求項１に係る発明は、特許法第３６条第６項第１号及び第２号に規定する要件を満たしていないから、特許出願の際独立して特許を受けることができず、かつ、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないので、補正後の他の請求項についての検討を行うまでもなく、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
５．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成１８年７月１９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２３に係る発明は、平成１７年１２月１５日付けの受付番号５０５０２２８４５８５の手続補正により補正された明細書及び図面の記載からみて、その請求項１ないし２３に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明１」という。）は、請求項１に記載された以下のとおりのものである。
　「【請求項１】　垂直トランジスタを製造する方法において、
　　　　（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップと、
　　　　（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップと、
　　　　（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップと、
　　　　（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップと、
　　　　（Ｅ）　ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップと、
　　　　（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップと、
　　　　（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップと、
　　　　（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップと、
　　　　（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップと、
　　　　（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップとを有することを特徴とする方法。」
　
第４．引用刊行物に記載された発明
　刊行物１ないし刊行物２には、上記第２．４−３−２．に記載したとおりの事項が記載されており、刊行物１には以下の発明（刊行物１発明）が記載されているものと認められる。
　「縦方向に電流が流れるＭＯＳＦＥＴを製造する方法において、
　絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップと、
　前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積し、ゲート長が前記シリコン窒化膜７の堆積膜厚で決まるように堆積するステップと、
　チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップと、
　前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップと、
　前記シリコン堆積層９の表面に多結晶シリコン膜１０を堆積して、前記多結晶シリコン膜１０にｎ型不純物を注入するステップと、
　前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップと、
　熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップと、
　前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップと、
　前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップと、
　金属ゲート電極１６を形成するステップとを有することを特徴とする方法。」
　
第５．対比
　本願発明１と刊行物１発明とを対比する。
（ａ）刊行物１発明の「縦方向に電流が流れるＭＯＳＦＥＴを製造する方法」は、本願発明１の「垂直トランジスタを製造する方法」に相当する。
　
（ｂ）刊行物１発明の「絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップ」において、刊行物１発明の「ＳＯＩ基板」、「高濃度ｎ型ソース拡散層５」は、それぞれ、本願発明１の「半導体基板」、「半導体デバイスのソース領域」「からなる」「第１のデバイス領域」に相当し、また、本願発明１の「ソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域」は、「ソース領域」「からなる」「第１のデバイス領域」と「ドレイン領域からなる」「第１のデバイス領域」の択一的な記載であるから、「ソース領域」「からなる」「第１のデバイス領域」と「ドレイン領域からなる」「第１のデバイス領域」のいずれか一つを選択することで足りるので、刊行物１発明の「絶縁膜基板１上のＳＯＩ基板内に高濃度ｎ型ソース拡散層５を形成するステップ」は、本願発明１の「（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップ」に相当する。
　
（ｃ）刊行物１発明の「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積」「するステップ」において、刊行物１発明の「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５」、「シリコン酸化膜６」、「シリコン窒化膜７」、「シリコン酸化膜８」、「ＳＯＩ基板」は、それぞれ、本願発明１の「前記第１のデバイス領域」、「第１の層」、「第２の層」、「第３の層」、「半導体基板」に相当するので、刊行物１発明の「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５上にシリコン酸化膜６と、シリコン窒化膜７と、シリコン酸化膜８を堆積」「するステップ」は、本願発明１の「（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップ」に相当する。
　
（ｄ）刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップ」において、刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け」ること、「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出する」ことは、それぞれ、本願発明１の「前記少なくとも３つの材料層中にウインドウを形成する」こと、「前記半導体基板中に形成された前記第１のデバイス領域において終端する」ことに相当するので、刊行物１発明の「チャネル領域となる部分の前記シリコン酸化膜６と、前記シリコン窒化膜７と、前記シリコン酸化膜８を選択的に開口して溝を設け、前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５の表面の一部の領域を露出するステップ」は、本願発明１の「（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップ」に相当する。
　
（ｅ）刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」において、刊行物１発明の「溝」、「単結晶シリコンエピタキシャル成長層を選択的に堆積」すること、「前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５」、「シリコン堆積層９」は、それぞれ、本願発明１の「前記ウインドウ」、「半導体材料で充填すること」、「前記第１のデバイス領域」、「半導体プラグ」に相当し、また、刊行物１発明の「シリコン堆積層９」が、本願発明１の「第１の端部」と「第２の端部」に相当する構成を有することは、刊行物１の図７ないし図１１の記載から明らかであるから、刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」は、本願発明１の「（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップ」に相当する。
　
（ｆ）刊行物１発明の「熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップ」において、刊行物１発明の「ソース拡散層２３」、「ドレイン拡散層２２」、「シリコン堆積層９」は、それぞれ、本願発明１の「ソース領域」、「ドレイン領域からなる」「第２のデバイス領域」、「半導体プラグ」に相当し、また、刊行物１発明の「シリコン堆積層９」が、本願発明１の「第１の端部」と「第２の端部」に相当する構成を有することは、刊行物１の図７ないし図１１の記載から明らかである。
　そして、本願発明１の「ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域」は、「ソース領域」「からなる」「第２のデバイス領域」と「ドレイン領域からなる」「第２のデバイス領域」の択一的な記載であるから、「ソース領域」「からなる」「第２のデバイス領域」と「ドレイン領域からなる」「第２のデバイス領域」のいずれか一つを選択することで足りるので、刊行物１発明の「熱処理を加えることにより、ｎ型不純物が拡散された前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５およびｎ型不純物が拡散された前記多結晶シリコン膜１０を拡散源として、前記シリコン堆積層９にｎＭＯＳＦＥＴのドレイン拡散層２２およびソース拡散層２３を形成するステップ」は、本願発明１の「（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップ」に相当する。
　
（ｇ）刊行物１発明の「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップ」において、刊行物１発明の「シリコン酸化膜８」、「加工する」ことは、それぞれ、本願発明１の「第３の層」、「除去する」ことに相当し、また、刊行物１の図８の記載を参照すると、「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工する」ことにより、「シリコン窒化膜７」の表面が露出されることが、示されている。
　そして、刊行物１に示されている、「シリコン窒化膜７」の表面が露出されることは、本願発明１の「第２の層を露出させる」ことに相当するので、刊行物１発明の「前記多結晶シリコン膜１０および前記シリコン酸化膜８を選択的に加工するステップ」は、本願発明１の「（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップ」に相当する。
　
（ｈ）刊行物１発明の「前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップ」において、刊行物１発明の「シリコン窒化膜７を除去」すること、「シリコン堆積層９」は、それぞれ、本願発明１の「第２の層を除去する」こと、「半導体プラグ」に相当するので、刊行物１発明の「前記シリコン窒化膜７を除去し、前記シリコン堆積層９の表面を露出するステップ」は、本願発明１の「（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップ」に相当する。
　
（ｉ）刊行物１発明の「前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップ」において、刊行物１発明の「シリコン堆積層９」、「ゲート酸化膜１２を設ける」ことは、それぞれ、本願発明１の「半導体プラグ」、「誘電体材料の層を形成する」ことに相当するので、刊行物１発明の「前記シリコン堆積層９の露出された表面にゲート酸化膜１２を設けるステップ」は、本願発明１の「（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップ」に相当する。
　
（ｊ）刊行物１発明の「金属ゲート電極１６を形成するステップ」において、刊行物１発明の「金属ゲート電極１６を形成する」ことは、本願発明１の「ゲートを形成する」ことに相当し、また、刊行物１の図１（ａ）、（ｂ）、９及び１１を参照すると、「金属ゲート電極１６」が「ゲート酸化膜１２」に接触していることが示されているので、刊行物１発明の「金属ゲート電極１６を形成するステップ」は、本願発明１の「（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップ」に相当する。
　
（ｋ）以上を総合すると、本願発明１と刊行物１発明とは、
　「垂直トランジスタを製造する方法において、
　　　　（Ａ）　半導体デバイスのソース領域およびドレイン領域からなるグループから選択された第１のデバイス領域を半導体基板中に形成するステップと、
　　　　（Ｂ）　第２の層が第１の層と第３の層との間に挟まるように、前記第１のデバイス領域の上に少なくとも３つの材料層からなるマルチレイヤスタックを前記半導体基板中に形成するステップと、
　　　　（Ｃ）　前記半導体基板中に形成された前記第１のデバイス領域において終端するように前記少なくとも３つの材料層中にウインドウを形成するステップと、
　　　　（Ｄ）　前記ウインドウを半導体材料で充填することで、第１の端部および第２の端部を有し、第１の端部が前記第１のデバイス領域と接触する半導体プラグを形成するステップと、
　　　　（Ｆ）　第１および第２のデバイス領域のうちの一方が、ソース領域であり、他方がドレイン領域となるように、ソース領域およびドレイン領域からなるグループから選択された第２のデバイス領域を前記半導体プラグの第２の端部中に形成するステップと、
　　　　（Ｇ）　第３の層の一部を除去することで、第３の層の除去された部分の下にある第２の層を露出させるステップと、
　　　　（Ｈ）　前記半導体プラグの一部を露出させるために、前記第２の層を除去するステップと、
　　　　（Ｉ）　前記半導体プラグの露出された部分の上に誘電体材料の層を形成するステップと、
　　　　（Ｊ）　前記誘電体材料の層と接触するゲートを形成するステップとを有する
ことを特徴とする方法。」
　である点で一致し、以下の点で相違する。
　
（相違点２）
　本願発明１は、「（Ｅ）　ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップ」を有するのに対して、刊行物１発明は、そのようなステップを有していない点。
　
第６．当審の判断
　以下において、相違点２について検討する。
（ａ）刊行物２の摘記事項ア．には、「素子間分離技術として、・・・シリコンの選択エピタキシャル技術を用いた方法で提案されている。この方法は、第１図に示すように、シリコン基板１の表面に形成した厚さ１〜２μｍの熱酸化ＳｉＯ２膜２をフォトエッチングして素子領域となるべき部分を開口し、その上で開口されたシリコン基板１の表面に単結晶シリコン層３をエピタキシャル成長させる方法である。こうして形成せしめた単結晶シリコン層３を素子領域として、前記ＳｉＯ２膜を２を素子間分離領域として使用する。
　この技術によれば、ＬＯＣＯＳ法におけるようなバースビークの発生が全くないため、素子間分離領域の微細化を図り、素子の集積度を向上できる。しかしながらこの技術では、同図のようにエピタキシャル成長された単結晶シリコン層３の上部側面にＳｉＯ２膜２と所要の角度をなす傾斜面、所謂ファセット４が発生し易く、このファセット４が形成されると単結晶シリコン層３とＳｉＯ２膜２の境界部にＶ字型の溝が形成され平坦度が著しく損なわれる。そして、Ｖ字溝の存在により、以後の工程でゲート電極のパターニングの後もゲート材料がエッチングされずに溝中に残り、ゲート間がショートする等の信頼性を低下させる問題が生じることになる。」（第２頁左上欄第８行ないし右上欄第１４行）ことが、記載されている。
　
（ｂ）刊行物２の摘記事項イ．には、「半導体基板の主面上に絶縁膜と耐磨耗性膜を形成した後これをパターニングし、その開口部に新たに単結晶層を充分厚く形成しかつこれを前記絶縁膜表面と一致するまで研磨して平坦化することにより、素子間分離領域を微細化して素子の集積度を向上すると共に、素子領域と素子間分離領域の上面を一致させてその平坦化を達成することができ」る（第２頁右下欄第１２行ないし第１９行）こと、「先ず、第２図（Ａ）のようにＰ型のシリコン（半導体）基板１１を熱酸化して主面に１〜２μｍ厚のＳｉＯ２膜１２を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４１３を形成する。このＳｉ３Ｎ４膜１３は後述するように研磨時のストッパ層として作用するものであ」る（第３頁左上欄第５行ないし第１１行）こと、「次に、同図（Ｂ）のようにフォトレジスト膜１４をパターニングし、これをマスクとして前記Ｓｉ３Ｎ４膜１３とＳｉＯ２膜１２をパターンエッチングする。・・・残されたＳｉＯ２膜１２ａは素子間分離領域として形成されることになる。」（第３頁左上欄第１４行ないし右上欄第２行）こと、「次に、フォトレジスト膜１４を除去した後に同図（Ｃ）に示すようにシリコン基板１１の融出している部分のみに選択的にＰ型の単結晶シリコン層１５をエピタキシャル成長させる。」（第３頁右上欄第３行ないし第６行）こと、「しかる上で、同図（Ｄ）のようにシリコン基板ｌｌの表面を研磨し、ＳｉＯ２膜１２ａ上に張り出た単結晶シリコン層１５を研磨する。この研磨は単結晶シリコン層１５の表面がＳｉＯ２膜１２ａの表面と一致するまで、正確にはＳｉ３Ｎ４膜１３ａの表面と一致するまで行なう。」（第３頁右上欄第１４行ないし第１９行）こと、及び、刊行物２の摘記事項ウ．には、「素子領域としての単結晶シリコン層１５は分離領域のＳｉＯ２膜１２ａよりも充分に厚くエピタキシャル成長させかつこれを研磨しているので、ファセット（Ｖ溝）が形成されることはなく、かつウェーハ各部において若干のエピタキシャル成長の差が生じていても全てこれを平坦に形成することができ」る（第３頁右下欄第１２行ないし第１９行）ことが、記載されている。
　
（ｃ）上記の（ａ）、（ｂ）に記載のように、刊行物２には、半導体基板の主面上に絶縁膜と耐磨耗性膜を形成した後これをパターニングした開口部に、単結晶シリコン層をエピタキシャル成長させ、前記単結晶シリコン層にファセット（Ｖ溝）が形成されないように、また、エピタキシャル成長の差が生じていてもこれを平坦に形成するために、前記耐磨耗性膜表面と一致するまで研磨して平坦化することが、示されている。
　すると、刊行物１発明の「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」において、「溝」に「単結晶シリコンエピタキシャル成長層を選択的に堆積」すると、ファセットが生じたり、単結晶シリコンエピタキシャル成長の差が生じて、基板の表面に平坦でない部分が生じるおそれがあり、このような場合に、刊行物２に示されているような研磨により平坦化を行う技術を適用して、基板の表面を平坦にすることは、当業者が適宜なし得た程度のことであり、また、研磨技術として、ケミカルメカニカルポリッシングは、当業者における周知技術である。
　
（ｄ）したがって、刊行物１発明において、「前記溝を設けることにより前記ＳＯＩ基板内の高濃度ｎ型ソース拡散層５が露出された領域上に、単結晶シリコンエピタキシャル成長層を選択的に堆積して、シリコン堆積層９を形成するステップ」の後、「前記シリコン堆積層９の表面に多結晶シリコン膜１０を堆積して、前記多結晶シリコン膜１０にｎ型不純物を注入するステップ」を行う前に、刊行物２に記載された研磨により平坦化を行う技術を適用し、研磨技術として当業者において周知のケミカルメカニカルポリッシングを採用して、本願発明１の如く、「ケミカルメカニカルポリッシングが前記マルチレイヤスタックの最上層で止まるように、前記ウインドウが前記半導体材料で充填された後に、前記基板の表面をケミカルメカニカルポリッシングをするステップ」を設けるようになすことは、当業者が容易に想到し得た事項である。
　
　よって、本願の請求項１に係る発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上検討したとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、本願の他の請求項についての検討を行うまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。