(57)【特許請求の範囲】
【請求項１】
半導体回路において、
第１の導電型の半導体基板（１）と、第１の線路（１９）および第２の線路（１９ａ）と、第１の個別線路（２０）および第２の個別線路（２０ａ）と、前記半導体基板（１）に接続された基板レベル端子（ＶＳＳ）と、前記半導体基板（１）に集積されたドライバ回路（１３）と、前記半導体基板（１）中に配置され第１の導電型とは逆の第２の導電型から成る外側のウェル（１０）と、前記ドライバ回路（１３）の入力側に配置され該ドライバ回路（１３）と接続され前記半導体基板中に配置された制御回路とが設けられており、
前記ドライバ回路（１３）には、正の電圧とゼロ値レベルの電圧のスイッチングを行う第１および第２の正電圧（ＰＶ）スイッチングトランジスタ（１８，２２ａ）と、負の電圧とゼロ値レベルの電圧のスイッチングを行う第１および第２の負電圧（ＮＶ）スイッチングトランジスタ（２２，１８ａ）とが含まれており、前記第１のＰＶスイッチングトランジスタ（１８）は第１の線路（１９）と第１の個別線路（２０）との間に接続されており、前記第１のＮＶスイッチングトランジスタ（２２）は基板レベル（ＶＳＳ）と第１の個別線路（２０）との間に接続されており、前記第２のＮＶスイッチングトランジスタは第２の線路（１９ａ）と第２の個別線路（２０ａ）との間に接続されており、前記第２のＰＶスイッチングトランジスタは基板レベル（ＶＳＳ）と第２の個別線路（２０ａ）との間に接続されており、前記ドライバ回路（１３）には、第１の反転およびレベルシフタ回路（１７）をもつ第１の回路段と、該第１の回路段に後置接続された第２の反転およびレベルシフタ回路（２１）をもつ第２の回路段が含まれており、前記ドライバ回路（１３）は、第１の個別線路（２０）と第２の個別線路（２０ａ）である２つの相補的な線路から成る少なくとも１つの活性化線路対により形成された出力側を有しており、
前記の第１のＰＶスイッチングトランジスタ（１８）と第１のＮＶスイッチングトランジスタ（２２）により、第１の線路（１９）に生じている第１の活性化電圧が第１の個別線路（２０）へ供給され、同時に前記の第２のＰＶスイッチングトランジスタ（２２ａ）と第２のＮＶスイッチングトランジスタ（１８ａ）により、第２の線路（１９ａ）に生じている第２の活性化電圧が第２の個別線路（２０ａ）へ供給され、前記の第１の活性化電圧と第２の活性化電圧は逆の極性であり、
前記の第１のＰＶスイッチングトランジスタ（１８）と第１のＮＶスイッチングトランジスタ（２２）により、第１の個別線路（１９）が基板レベル（ＶＳＳ）に接続され、同時に第２のＰＶスイッチングトランジスタ（２２ａ）と第２のＮＶスイッチングトランジスタ（１８ａ）により、第２の個別線路（２０ａ）が基板レベル（ＶＳＳ）と接続され、
前記外側のウェル（１０）内に、前記ドライバ回路（１３）の第１のＮＶスイッチングトランジスタ（２２）と第２のＮＶスイッチングトランジスタ（１８ａ）が形成されており、該外側のウェル（１０）は給電電圧（ＶＣＣ）と接続されており、
前記の第１のＮＶスイッチングトランジスタ（２２）と第２のＰＶスイッチングトランジスタ（２２ａ）の各々は、第２の反転およびレベルシフタ回路（２１）と接続された制御端子と、２つの相補的な個別線路と接続された電極端子とを有していることを特徴とする半導体回路。
【請求項２】
前記制御回路は、ドライバ回路（１３）に結合された複数の出力側（１６，１６ａ）をもつデコーダ（１５）により形成されている、請求項１記載の半導体回路。
【請求項３】
前記デコーダ（１５）の活性的に接続された出力側（１６ａ）はゼロレベルを供給し、該デコーダの非活性的に接続された他のすべての出力側はそれぞれ正の電位レベルを供給する、請求項２記載の半導体回路。
【請求項４】
前記第１の反転およびレベルシフタ回路（１７）に第１のＰＶスイッチングトランジスタと第２のＮＶスイッチングトランジスタ（１８，１８ａ）が後置接続されており、これらのスイッチングトランジスタは、前記ドライバ回路に加わる負の活性化電圧を少なくとも１つの活性化線路対（２０，２０ａ）における少なくとも第１の個別線路へスイッチングし、やはり前記ドライバ回路に加わる正の活性化電圧を少なくとも１つの活性化線路対における第２の個別線路へスイッチングする、請求項３記載の半導体回路。
【請求項５】
正の活性化電圧（１９）の電位は給電電圧の電位と等しいかまたはそれよりも大きい、請求項４記載の半導体回路。
【請求項６】
前記の第１の反転およびレベルシフタ回路（１７）と第１のＰＶスイッチングトランジスタ（１８）が第２のＮＶスイッチングトランジスタ（１８ａ）とともに、第１の活性化電圧と第２の活性化電圧とのスイッチングを行い、
所定の導電型をもつセーフティトランジスタ（２３，２３ａ）が設けられており、該セーフティトランジスタのうち第１のセーフティトランジスタ（２３）は、給電電圧と接続された制御端子と、前記第１の反転およびレベルシフタ回路（１７）および前記第１のＰＶスイッチングトランジスタ（１８）と接続された電極端子とを有しており、該セーフティトランジスタのうち第２のセーフティトランジスタ（２３ａ）は、給電電圧と接続された制御端子と、前記第１の反転およびレベルシフタ回路（１７）および前記第２のＮＶスイッチングトランジスタ（１８ａ）と接続された電極端子とを有している、請求項１記載の半導体回路。
【請求項７】
ホールドトランジスタ（２４）が設けられており、該ホールドトランジスタ（２４）の制御入力側は、前記第１の反転およびレベルシフタ回路（１７）の出力側と接続されており、該ホールドトランジスタ（２４）の電極端子は、一方では給電電圧とつなげられており、他方では第１の反転およびレベルシフタ回路（１７）の入力側と接続されている、請求項６記載の半導体回路。
【請求項８】
前記ホールドトランジスタ（２４）は正の導電型のＭＯＳトランジスタにより形成されている、請求項７記載の半導体回路。
【請求項９】
前記の第１および第２の反転およびレベルシフタ回路（１７，２１）、セーフティトランジスタ（２３，２３ａ）、前記の第１および第２のＰＶスイッチングトランジスタ（１８，２２ａ）、前記の第１および第２のＮＶスイッチングトランジスタ（２２，１８ａ）は、半導体基板における外側のウェル（１０）内部に埋め込まれている、請求項６項記載の半導体回路。
【請求項１０】
前記ホールドトランジスタ（２４）は外側のウェル内に埋め込まれている、請求項９記載の半導体回路。
【請求項１１】
前記の第１および第２の反転およびレベルシフタ回路（１７，２１）のうち少なくとも一方は、前記半導体基板（１）に集積された互いに逆極性の２つのトランジスタ（３２，３４）と、該２つのトランジスタに接続された信号入力側（３０）と、該２つのトランジスタに接続された信号出力側（３１）とから成る、請求項１記載の半導体回路。
【請求項１２】
前記２つのトランジスタ（３２，３４）は前記信号入力側（３０）と接続された制御入力側を有しており、該２つのトランジスタ（３２，３４）のうち一方のトランジスタは、正の給電電圧と接続された第１の電極と前記信号出力側（３１）と接続された第２の電極とをもつ正の導電型のトランジスタであり、該２つのトランジスタ（３２，３４）のうち他方のトランジスタは、前記信号出力側（３１）と接続された第１の電極と負の電圧と接続された第２の電極とをもつ負の導電型のトランジスタであり、該負の導電型のトランジスタは前記外側のウェル（１０）内に形成されており、該外側のウェル（１０）は給電電圧（ＶＣＣ）と接続されている、請求項１１記載の半導体回路。
【請求項１３】
前記第１の反転およびレベルシフタ回路（１７）と第２の反転およびレベルシフタ回路（２１）は、半導体基板に集積された正の導電型のトランジスタ（４４，４５）および負のトランジスタ（４２，４３）を含む複数のトランジスタと、該トランジスタに接続された第１の入力側（４０ａ）と、該トランジスタに接続された第２の入力側（４０）と、該トランジスタに接続された出力側（４１）とから成る、請求項１記載の半導体回路。
【請求項１４】
前記負の導電型のトランジスタのうち第１の負の導電型のトランジスタ（４３）は、前記第１の入力側（４０ａ）と接続された制御入力側と、負の給電電圧（４０ｃ）と接続された第１の電極と、前記出力側（４１）と接続された第２の電極とを有しており、
前記正の導電型のトランジスタのうち１つのトランジスタ（４４）は、前記出力側（４１）と接続された第１の電極と、正の給電電圧（４０ｂ）と接続された第２の電極と、前記第１の入力側（４０ａ）と接続された制御入力側とを有しており、
前記負の導電型のトランジスタのうち第２の負の導電型のトランジスタ（４２）は、前記正の導電型のトランジスタのうち１つのトランジスタ（４４）の制御入力側と接続された第１の電極と、前記負の給電電圧（４０ｃ）と接続された第２の電極と、前記出力側（４１）と接続された制御入力側とを有しており、前記負の導電型のトランジスタは前記外側のウェル（１０）内に形成されており、該外側のウェル（１０）は給電電圧（ＶＣＣ）と接続されている、
請求項１３記載の半導体回路。
【請求項１５】
前記正の導電型のトランジスタのうち別のトランジスタ（４５）が前記第１の入力側（４０ａ）に前置接続されており、該トランジスタ（４５）はゼロ電位におかれた制御入力側と、前記第２の入力側（４０）と接続された第１の電極と、前記第１の入力側（４０ａ）と接続された第２の電極とを有している、請求項１４記載の半導体回路。
【発明の詳細な説明】
【０００１】
本発明は、第１の導電型の半導体基板に集積されて形成されているドライバ回路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御回路が設けられており、前記ドライバ回路は、正および／またはゼロ値の電圧レベルを供給するＰＶスイッチングトランジスタと、負および／またはゼロ値の電圧レベルを供給するＮＶスイッチングトランジスタから成り、前記半導体基板は基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレベルシフタ回路を備えた半導体回路にも関する。
【０００２】
上述の形式の半導体回路は、電気的に消去可能な読み出し専用メモリにおいてワード線デコーダとして用いられる。周知のワード線デコーダは、常に２つの電圧しか後続のセルフィールドに同時に印加できないので、たとえばＥＥＰＲＯＭの場合、デコーダは読み出し時には０Ｖと＋２．５Ｖの間でスイッチングを行い、プログラミング時には０Ｖとプログラミング電圧ＶＰＰ（たとえば−１２Ｖ）の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる可能性があるのは、１つのワード線デコーダによって同時に異なる信号線（ワード線）に対し、非選択線についてはゼロレベル、選択された相補的な線のペアについては正の電圧ＶＨ（たとえば給電電圧）と負の電圧ＶＢを印加することである。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線の制御である。
ヨーロッパ特許出願 ＥＰ ０ ５２２ ５７９ Ａ１ によれば、ＥＥＰＲＯＭメモリのためのドライバ回路が知られている。この場合、いわゆる「フローティングゲート」トランジスタが使用されており、メモリセルアレイのカラム全体におけるすべてのトランジスタのすべてのソース端子もしくはドレイン端子が、「ソース−カラム」デコーダによって同時にスイッチングされる。また、ロウ選択回路として構成されているドライバ回路は、メモリセルアレイにおける１つのセルのすべてのトランジスタを同時に選択するために用いられる。この場合、負の電圧のスイッチングを行うトランジスタは付加的なウェル内に形成されている。
【０００３】
本発明の課題は、ゼロレベルと正および負の電圧を同時に駆動することのできる半導体回路たとえばデコーダ回路を提供することにある。
【０００４】
この課題は、第１の導電型の半導体基板と、第１の線路および第２の線路と、第１の個別線路および第２の個別線路と、前記半導体基板に接続された基板レベル端子と、前記半導体基板に集積されたドライバ回路と、前記半導体基板中に配置され第１の導電型とは逆の第２の導電型から成る外側のウェルと、前記ドライバ回路の入力側に配置され該ドライバ回路と接続され前記半導体基板中に配置された制御回路とが設けられており、前記ドライバ回路には、正の電圧とゼロ値レベルの電圧のスイッチングを行う第１および第２の正電圧スイッチングトランジスタと、負の電圧とゼロ値レベルの電圧のスイッチングを行う第１および第２の負電圧スイッチングトランジスタとが含まれており、前記第１のＰＶスイッチングトランジスタは第１の線路と第１の個別線路との間に接続されており、前記第１のＮＶスイッチングトランジスタは基板レベルと第１の個別線路との間に接続されており、前記第２のＮＶスイッチングトランジスタは第２の線路と第２の個別線路との間に接続されており、前記第２のＰＶスイッチングトランジスタは基板レベルと第２の個別線路との間に接続されており、前記ドライバ回路には、第１の反転およびレベルシフタ回路をもつ第１の回路段と、該第１の回路段に後置接続された第２の反転およびレベルシフタ回路をもつ第２の回路段が含まれており、前記ドライバ回路は、第１の個別線路と第２の個別線路である２つの相補的な線路から成る少なくとも１つの活性化線路対により形成された出力側を有しており、前記の第１のＰＶスイッチングトランジスタと第１のＮＶスイッチングトランジスタにより、第１の線路に生じている第１の活性化電圧が第１の個別線路へ供給され、同時に前記の第２のＰＶスイッチングトランジスタと第２のＮＶスイッチングトランジスタにより、第２の線路に生じている第２の活性化電圧が第２の個別線路へ供給され、前記の第１の活性化電圧と第２の活性化電圧は逆の極性であり、前記の第１のＰＶスイッチングトランジスタと第１のＮＶスイッチングトランジスタにより、第１の個別線路が基板レベルに接続され、同時に第２のＰＶスイッチングトランジスタと第２のＮＶスイッチングトランジスタにより、第２の個別線路が基板レベルと接続され、前記外側のウェル内に、前記ドライバ回路の第１のＮＶスイッチングトランジスタと第２のＮＶスイッチングトランジスタが形成されており、該外側のウェルは給電電圧と接続されており、前記の第１のＮＶスイッチングトランジスタと第２のＰＶスイッチングトランジスタの各々は、第２の反転およびレベルシフタ回路と接続された制御端子と、２つの相補的な個別線路と接続された電極端子とを有していることにより解決される。
【０００５】
本発明によれば、ドライバ回路は複数の回路段から成り、ドライバ回路の第１段は第１の反転およびレベルシフタ回路を有している。この場合、ドライバ回路のＮＶスイッチングトランジスタが、第１の導電型とは逆の第２の導電型をもち半導体基板中に埋め込まれた外側のウェル内に形成されており、この外側のウェルは給電電圧につなげられている。
【０００６】
慣用のＣＭＯＳテクノロジーを使用した場合、負の電圧のスイッチング時にＮＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形成された外側のウェルに移すことが提案される。その際、このウェルは基板の導電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがもはや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタのウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の回路にもはや悪影響を及ぼすおそれはない。
【０００７】
本発明の格別有利な実施形態によれば制御回路は、ドライバ回路に接続された複数の出力側をもつデコーダによって形成されている。さらに有利には、デコーダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
【０００９】
本発明の１つの格別有利な実施形態によれば、ドライバ回路の出力側は少なくとも１つの活性化線路対によって形成されている。相補的な個別線路から成るこの活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負の活性化電圧を伝送し、この電圧は第１の反転およびレベルシフタ回路に後置接続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回路により、相補線路の電位の極性を取り替えることができる。
【００１０】
有利には正の活性化電圧の電位を、給電電圧の電位よりも上におくこともできる。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティトランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電極端子が活性化スイッチの制御端子と接続されていると有利である。
【００１１】
本発明の別の有利な実施形態によれば、第１の反転およびレベルシフタ回路に第２の反転およびレベルシフタ回路が後置接続されており、これは２つの非活性化スイッチの制御端子と接続されており、これによって活性化線路が基板レベルに切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続することもできる。
【００１２】
本発明の１つの有利な実施形態によれば第１の反転およびレベルシフタ回路に対し、たとえば正の導電型のＭＯＳトランジスタによりホールドトランジスタを対応づけることができる。このトランジスタの制御入力側は第１の反転およびレベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつなげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトランジスタの利点は、これにより入力側において高レベルが支持され、したがって Ｓｔａｎｄａｒｄ−１−ｏｆ−２ｎ−ＮＡＮＤ デコーダ （Ｓｔａｎｄａｒｄ−１−ａｕｓ−２ｎ−ＮＡＮＤ デコーダ）を使用できることである。
【００１３】
本発明のさらに別の実施形態によれば、反転およびレベルシフタ回路の少なくとも１つに、互いに逆極性の２つのトランジスタが設けられている。これらは第１の導電型の半導体基板に集積されており、この場合、少なくともｎ型のトランジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ外側のウェル内に形成されており、外側のウェルは給電電圧につなげられている。さらにこの回路は、互いに逆極性のトランジスタの各制御入力側と接続されている信号入力側と、各トランジスタのそれぞれ一方の電極端子と接続されている信号出力側を有している。互いに逆極性の各トランジスタの双方の残りの電極は、正の導電型であれば正の給電電圧と、負の導電型であれば負の電圧とつなげられている。
【００１４】
さらに有利には反転およびレベルシフタ回路の少なくとも１つは、第１の導電型の半導体基板中に形成されており、第１のｎ型トランジスタの制御入力側と接続された信号入力側を有している。そしてこの第１のｎ型トランジスタの一方の電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号出力側と接続されている。さらにこの信号出力側にはｐ型トランジスタの一方の電極が接続されており、このトランジスタの他方の電極は正の給電電圧におかれ、その制御入力側はこの回路の信号入力側と接続されている。さらに信号入力側には、別のｎ型トランジスタの一方の電極が接続されており、このトランジスタの他方の電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続されている。この場合、これらのｎ型トランジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されている。好適には、この外側のウェルは給電電圧につなげられている。
【００１５】
本発明の原理によれば、反転およびレベルシフタ回路の信号入力側の前にｐ形トランジスタが接続されており、このｐ型トランジスタの制御入力側はゼロ電位におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反転およびレベルシフタ回路と接続されている。
【００１６】
従属請求項には本発明の好適な実施形態が示されている。次に、図面に示された複数の実施例に基づき本発明について詳しく説明する。
【００１７】
図１は、基板に形成された半導体構造を示す断面図である。
【００１８】
図２は、本発明の第１の実施例による半導体回路を示す回路図である。
【００１９】
図３は、本発明の第２の実施例による半導体回路を示す回路図である。
【００２０】
図４は、本発明の別の実施形態による半導体回路を示す回路図である。
【００２１】
図５は、本発明のさらに別の実施形態による半導体回路を示す回路図である。
【００２２】
図１に描かれている半導体構造の断面図によれば、ｐ型基板１内に形成されたＰＶスイッチングトランジスタとＮＶスイッチングトランジスタ２，３が示されており、ここでＰＶスイッチングトランジスタ２は、基板中に設けられ給電電圧６におかれたｎ型のウェル４を有しており、ＮＶスイッチングトランジスタ３は、基板中に設けられた基板レベル７と接続されたｐ型のウェル５を有している。さらに付加的な外側のウェル１０内に、負のスイッチング電圧１１のスイッチングのためのＮＶスイッチングトランジスタ１２が形成されており、このウェルの導電型は基板１の導電型とは逆である。この外側のウェル１０は給電電圧６と接続されている。このことにより、電位１１（−ＶＢ）と基板端子（ＶＳＳ）との間に電流が流れてしまうのが回避される。
【００２３】
図２には、本発明によるワード線デコーダの回路図が描かれている。出力側１６，１６ａを有する Ｓｔａｎｄａｒｄ−１−ｏｆ−２ｎ−ＮＡＮＤデコーダ （Ｓｔａｎｄａｒｄ−１−ａｕｓ−２ｎ−ＮＡＮＤ デコーダ）として構成された制御回路もしくは選択回路に、ドライバ回路１３が後置接続されている。出力側１６およびこの実施例では活性化された出力側１６ａにはインバータ１７が後置接続されており、これは付加的にその入力信号のレベルシフトを実行する。インバータ１７は活性化スイッチ１８，１８ａを介して、線路１９および１９ａに加わる活性化電圧を相補的に構成された活性化線路対２０，２０ａへ供給する。第１のインバータ１７に後置接続された別のインバータ２１によるレベルシフトによって、ゼロレベルへの活性化線路対のニュートラル（中性）スイッチングが保証される。さらにこの別のインバータ２１には２つの非活性化スイッチ２２，２２ａが後置接続されており、これらのスイッチは、デコーダ１５の出力側１６ａがパッシブ（「ハイレベル」）に接続されているとき、基板レベルを活性化線路対２０，２０ａへ供給する。また、第１のインバータ１７と活性化スイッチ１８，１８ａとの間にはセーフティトランジスタ２３，２３ａが接続されており、これらスイッチングトランジスタの制御端子は給電電圧におかれていて、それらの電極はそれぞれインバータおよび活性化スイッチと接続されている。これらのセーフティトランジスタにより、給電電圧よりも高い電圧が線路１９もしくは１９ａに加わったとき、それよりも前におかれた回路に対し反作用が及ぼされないようになる。ＮＡＮＤデコーダの出力側１６，１６ａに不必要な負荷が加わらないようにする目的で、第１のインバータ１７の前にホールドトランジスタ２４（たとえばＰＭＯＳトランジスタ）が接続されており、このトランジスタの制御入力側はインバータ１７の出力側と接続されており、このトランジスタの一方の電極はインバータの入力側と、他方の電極は給電電圧とつなげられている。本発明によれば、デコーダ１５に後置接続されたドライバ１３の回路部分全体が、基板１中に形成された外側のウェル１０に埋め込まれており、その目的は、線路１９，１９ａに加わる負および正の活性化電圧のスイッチング過程がトランジスタの動作点変位あるいはトランジスタ内の漏れ電流によって、同じ基板に形成されたデコーダ１５または他の回路部分に悪影響を及ぼすことがないようにすることである。このため外側のウェル１０は給電電圧とつなげられている。本発明によれば出力側の相補的な活性化線路対２０，２０ａに、それぞれ正および負の電圧またはゼロレベルを印加することができる。
【００２４】
図３では１つの回路が提案されており、これによれば第１の活性化線路対２０，２０ａに加えて第２の活性化線路対２７，２７ａが活性化スイッチ１８ｂ，１８ｃ、非活性化スイッチ２２ｂ、２２ｃ、ならびにセーフティトランジスタ２３ｂ、２３ｃによって駆動される。この場合、ドライバ回路２５全体は外側のウェル２６内に形成されており、さらにこのウェルは給電電圧につなげられている。このような着想に従えば、２つよりも多くの活性化線路対を設けることができる。
【００２５】
図４には本発明による反転およびレベルシフタ回路が示されており、この回路は入力側３０、出力側３１、ならびに互いに逆の極性をもつトランジスタペアを有している。これによれば正の導電型をもつトランジスタ３２の一方の電極が給電電圧３３におかれており、他方の電極は出力側３１と、制御入力側は入力側３０と接続されている。また、負の導電型のトランジスタ３４の一方の電極は負の給電電圧３５におかれており、他方の電極は回路の出力側３１と、制御入力側は入力側３０と接続されている。
【００２６】
半導体基板には、負の給電電圧のスイッチングのためのトランジスタを少なくとも含む外側のウェルが設けられており、このウェルの極性は基板の極性とは逆である。本発明によれば、ゼロまたは正の値をもち入力側３０に加わるレベルがこの回路により反転され、レベルシフトされる。入力信号が正の値であれば信号は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフトされる。
【００２７】
図５には反転およびレベルシフタ回路について別の実施形態が示されており、この場合、回路全体が基板内部に形成されており、基板とは逆の導電型の外側のウェル内に２つのｎ型トランジスタ４２，４３が少なくとも形成されている。この回路の入力側４０ａには２つのｎ型トランジスタ４２，４３が対応づけられており、これらのトランジスタの一方の電極はそれぞれ負の給電電圧につなげられている。トランジスタ４３の他方の電極は、トランジスタ４２の信号入力側または信号出力側と接続されている。この場合、入力側におけるｎ型トランジスタ４２の制御入力側は信号出力側４１と接続されており、出力側におけるｎ型トランジスタ４３の制御入力側は入力側４０ａと接続されている。また、ｐ型のトランジスタ４４の一方の電極は正の給電電圧に、他方の電極はこの回路の出力側４１につなげられている。その際、トランジスタ４４の制御入力側は入力側４０ａと接続されている。この反転およびレベルシフタ段の入力側の前段にはＰＭＯＳトランジスタ４５が設けられており、これによって回路の負の給電電圧が信号入力側４０に伝送される可能性が阻止される。したがってこのトランジスタの制御入力側はゼロレベルにおかれている。
【００２８】
この回路を含んでいる基板には、負の給電電圧のスイッチングのためのトランジスタ４２，４３を少なくとも有する外側のウェルが設けられており、このウェルの導電型は基板の導電型とは逆である。本発明によれば、ゼロまたは正の値をもち入力側４０に加わるレベルがこの回路により反転されレベルシフトされる。入力信号が正の値であれば、信号は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフトされる。
【図面の簡単な説明】
【図１】基板に形成された半導体構造を示す断面図である。
【図２】本発明の第１の実施例による半導体回路を示す回路図である。
【図３】本発明の第２の実施例による半導体回路を示す回路図である。
【図４】本発明の別の実施形態による半導体回路を示す回路図である。
【図５】本発明のさらに別の実施形態による半導体回路を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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