【事件の表示】
　特願２００１−２５５５２３「データ転送方法、ブリッジ回路、及びデータ転送システム」拒絶査定不服審判事件〔平成１５年　３月　７日出願公開、特開２００３−　６７３２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯
　
　本願は、平成１３年８月２７日の出願であって、平成１７年１月１４日付けで拒絶査定がなされ、これに対して、同年２月２５日に拒絶査定不服審判が請求されるとともに、同年３月２５日付けで手続補正がなされたものである。
　
ＩＩ．平成１７年３月２５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年３月２５日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
（１）補正の概略
　本件補正は、補正前の特許請求の範囲（願書に最初に添付した明細書の特許請求の範囲及び平成１６年４月３０日付けの手続補正書参照）
「【請求項１】
第１のバスと、第１のブリッジ回路によって前記第１のバスと相互接続された第２のバスとを含み、前記第１のバス上のデバイスは所定範囲内のアドレスを使用するとともに、当該デバイス以外のデバイスは当該所定範囲外のアドレスを使用するデータ処理システムのデータ転送方法であって、
前記第２のバス上のモジュールが前記第１のブリッジ回路に対してリードアドレスと各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを伝送する段階と、
前記第１のブリッジ回路が前記任意のライトバックアドレスを記憶する段階と、
前記第１のブリッジ回路が前記リードアドレスを伝送して前記第１のバス上のデバイスにリードアクセスを要求する段階と、
前記第１のバス上のデバイスがリードアクセス要求に応答して前記リードデータを前記第１のバス上に伝送する段階と、
前記第１のブリッジ回路が前記第１のバス上から前記リードデータを取得する段階と、
前記第１のブリッジ回路が前記リードデータと前記任意のライトバックアドレスとを前記第２のバス上に伝送し、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階と、
前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールが前記ライトバックアクセス要求に応答して前記リードデータを前記任意のライトバックアドレスに書き込む段階と
を具備したことを特徴とするデータ転送方法。
【請求項２】
請求項１に記載のデータ転送方法において、
前記第１のバスが、ホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするデータ転送方法。
【請求項３】
第１のバスと第２のバスとを相互接続するブリッジ回路であり、前記第２のバス上のモジュールが伝送したリードアドレスと、各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを取得する手段と、
前記任意のライトバックアドレスを記憶する手段と、
前記リードアドレスを伝送して前記第１のバス上のデバイスにリードアクセスを要求する手段と、
前記リードアクセスに応答する前記リードデータの伝送があった場合、前記第１のバス上から前記リードデータを取得する手段と、
前記リードデータと前記任意のライトバックアドレスとを前記第２のバス上に伝送し、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する手段とを具備することを特徴とするバス間を接続するためのブリッジ回路。
【請求項４】
請求項３に記載のブリッジ回路において、
前記第２のバスの同一の物理バスを、ライトバックアクセス用ユーザロジック側バスおよびターゲットアクセス用ユーザロジック側バスとして共用することを特徴とするブリッジ回路。
【請求項５】
請求項３又は請求項４に記載のブリッジ回路において、
前記第１のバスが、ホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするブリッジ回路。
【請求項６】
マルチプル・バス構成のデータ処理システムであって、
システム全体の動作を統括するメイン・プロセッサと、メイン・メモリと、前記メイン・プロセッサのローカル・バスとして接続された第１のバスと、前記第１のバスに接続された少なくとも１つのデバイスと、第２のバスと、
前記第１及び第２のバスを相互接続するブリッジ回路であって、前記第２のバスに接続されたモジュールから伝送された各々のリードアドレスで決まるリードデータに対応した任意のライトバックアドレスを記憶する手段と、前記第２のバス上のモジュールから伝送されたリードアドレスを前記第１のバス上に伝送してリードアクセスを要求する手段と、前記リードアクセスに応答して前記第１のバス上に伝送された前記リードデータを取得する手段と、前記リーダデータと前記任意のライトバックアドレスとを前記第２のバス上に伝送し、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する手段とを含むブリッジ回路と、
前記第２のバスに接続された少なくとも１つの前記モジュールであって、前記ブリッジ回路に対して前記リードアドレスと前記任意のライトバックアドレスとを伝送する手段と、前記任意のライトバックアドレスで決まるモジュールが当該モジュールであれば前記ライトバックアクセス要求に応答して前記リードデータを前記任意のライトバックアドレスに書き込む手段とを含むモジュールと
を具備することを特徴とするデータ処理システム。
【請求項７】
請求項６に記載のデータ処理システムにおいて、
前記ブリッジ回路が、前記第２のバスの同一の物理バスをライトバックアクセス用ユーザロジック側バスおよびターゲットアクセス用ユーザロジック側バスとして共用することを特徴とするデータ処理システム。
【請求項８】
請求項６又は請求項７に記載のデータ処理システムにおいて、
前記第１のバスが、ホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするデータ処理システム。」を、
「【請求項１】
第１のバスと、第１のブリッジ回路によって前記第１のバスと相互接続された第２のバスとを含み、
前記第２のバスは、イニシエータアクセス用ユーザロジック側バスと、ライトバックアクセス用ユーザロジック側バスと、ターゲットアクセス用ユーザロジック側バスとで構成され、
前記第１のバス上のデバイスは所定範囲内のアドレスを使用するとともに、当該デバイス以外のデバイスは当該所定範囲外のアドレスを使用するデータ処理システムのデータ転送方法であって、
前記第２のバス上のモジュールが前記第１のブリッジ回路に対してリードアドレスとライトバックアドレスとを前記イニシエータアクセス用ユーザロジック側バスを介して伝送する段階と、
前記第１のブリッジ回路が前記ライトバックアドレスを記憶する段階と、
前記第１のブリッジ回路が前記リードアドレスを前記第１のバスを介して前記第１のバス上のデバイスに伝送してリードアクセスを要求する段階と、
前記第１のバス上のデバイスがリードアクセス要求に応答してリードデータを前記第１のバス上に伝送する段階と、
前記第１のブリッジ回路が前記第１のバス上から前記リードデータを取得する段階と、
前記第１のブリッジ回路が前記リードデータと前記ライトバックアドレスとを前記第２のバスの前記ライトバックアクセス用ユーザロジック側バス上に伝送し、前記第２のバス上のモジュールにライトバックアクセスを要求する段階と、
前記第２のバス上のモジュールがライトバックアクセス要求に応答して前記リードデータを前記ライトバックアドレスに書込む段階とを具備し、
前記第２のバスの同一の物理バスを前記ライトバックアクセス用ユーザロジック側バスと前記ターゲットアクセス用ユーザロジック側バスとで共用して使用することを特徴とするデータ転送方法。
【請求項２】
請求項１に記載のデータ転送方法において、
前記第１のバスが、ホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするデータ転送方法。
【請求項３】
第１のバスと第２のバスとを相互接続するブリッジ回路であり、前記第２のバスは、イニシエータアクセス用ユーザロジック側バスと、ライトバックアクセス用ユーザロジック側バスと、ターゲットアクセス用ユーザロジック側バスとで構成され、
前記第２のバス上のモジュールが前記イニシエータアクセス用ユーザロジック側バス上に伝送したリードアドレスとライトバックアドレスとを取得する手段と、
前記ライトバックアドレスを記憶する手段と、
前記リードアドレスを前記第１のバスを介して前記第１のバス上のデバイスに伝送してリードアクセスを要求する手段と、
前記リードアクセスに応答するリードデータの伝送があった場合、前記第１のバス上から前記リードデータを取得する手段と、
前記リードデータと前記ライトバックアドレスとを前記ライトバックアクセス用ユーザロジック側バス上に伝送し、前記第２のバス上のモジュールにライトバックアクセスを要求する手段とを具備し、
前記第２のバスの同一の物理バスを前記ライトバックアクセス用ユーザロジック側バスと前記ターゲットアクセス用ユーザロジック側バスとで共用して使用することを特徴とするバス間を接続するためのブリッジ回路。
【請求項４】
請求項３に記載のブリッジ回路において、
前記第１のバスがホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするブリッジ回路。
【請求項５】
マルチプル・バス構成のデータ処理システムであって、
システム全体の動作を統括するメイン・プロセッサと、メイン・メモリと、
前記メイン・プロセッサのローカル・バスとして接続された第１のバスと、
前記第１のバスに接続された少なくとも１つのデバイスと、イニシエータアクセス用ユーザロジック側バスと、ライトバックアクセス用ユーザロジック側バスと、ターゲットアクセス用ユーザロジック側バスとで構成される第２のバスと、
前記第１及び第２のバスを相互接続するブリッジ回路であって、前記第２のバスに接続されたモジュールから前記イニシエータアクセス用ユーザロジック側バス上に伝送されたライトバックアドレスを記憶する手段と、
前記第２のバス上のモジュールから前記イニシエータアクセス用ユーザロジック側バス上に伝送されたリードアドレスを前記第１のバス上に伝送してリードアクセスを要求する手段と、
前記リードアクセスに応答して前記第１のバス上に伝送されたリードデータを取得する手段と、
前記リードデータと前記ライトバックアドレスとを前記ライトバックアクセス用ユーザロジック側バス上に伝送し、前記第２のバス上のモジュールにライトバックアクセスを要求する手段とを含むブリッジ回路と、
前記第２のバスに接続された少なくとも１つの前記モジュールであって、
前記ブリッジ回路に対して前記リードアドレスと前記ライトバックアドレスとを前記イニシエータアクセス用ユーザロジック側バス上で伝送する手段と、
前記ライトバックアドレスで決まるモジュールが当該モジュールであれば前記ライトバックアクセス要求に応答して前記リードデータを前記ライトバックアドレスに書込む手段とを含むモジュールとを具備し、
前記第２のバスの同一の物理バスを前記ライトバックアクセス用ユーザロジック側バスと前記ターゲットアクセス用ユーザロジック側バスとで共用して使用することを特徴とするデータ処理システム。
【請求項６】
請求項５に記載のデータ処理システムにおいて、
前記第１のバスが、ホストＣＰＵのローカル・バスとして働くＰＣＩバスであることを特徴とするデータ処理システム。」
と補正しようとするものである。
　
　平成１７年３月２５日付けの手続補正書（方式）（【本願発明が特許されるべき理由】（１）参照）における補正前の請求項と補正後の請求項との対応関係についての主張も勘案し、上記補正前後の構成を対比するとと、補正後の請求項１、請求項３及び請求項６は、補正前の請求項１、請求項３及び請求項６にそれぞれ対応するものと認められる。
　そして、上記補正によって、補正前の請求項１の必須の構成である「前記第２のバス上のモジュールが前記第１のブリッジ回路に対してリードアドレスと各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを伝送する段階」を、「前記第２のバス上のモジュールが前記第１のブリッジ回路に対してリードアドレスとライトバックアドレスとを前記イニシエータアクセス用ユーザロジック側バスを介して伝送する段階」としようとするものである。
　
（２）補正の適否
　上記補正は、第２のバス上のモジュールが第１のブリッジ回路に対して伝送するライドバックアドレスについて、それが、各々のリードアドレスで決まるリードデータに対応したものであるとしていた規定を削除するものである。そして、当該規定は、「各々のリードアドレス」と記載することで、平成１６年４月３０日付け意見書【意見の内容】４−３−１．ｂ．及び５．参照）においても主張してしているように、リードアドレス及びそれに対応するライトバックアドレスが複数存在しているとの技術的必須構成を特定していたものであるから、当該規定の削除は、リードアドレス及びそれに対応するライトバックアドレスの技術的意義の観点で発明を実質的に変更するものであることは明らかである。それ故、上記補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮に該当しないことが明らかであり、同条第４項第１号（請求項の削除）、第３号（誤記の訂正）、第４号（明りょうでない記載の釈明）のいずれにも該当しない。
　
（３）むすび
　以上のとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
ＩＩＩ．本願発明について
　
１．平成１７年３月２５日付けの手続補正は、上記のとおり却下されたので、本願の請求項１乃至８に係る発明は、平成１６年４月３０日付けの手続補正により補正された明細書の特許請求の範囲の請求項１乃至８に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。
　
「【請求項１】
第１のバスと、第１のブリッジ回路によって前記第１のバスと相互接続された第２のバスとを含み、前記第１のバス上のデバイスは所定範囲内のアドレスを使用するとともに、当該デバイス以外のデバイスは当該所定範囲外のアドレスを使用するデータ処理システムのデータ転送方法であって、
前記第２のバス上のモジュールが前記第１のブリッジ回路に対してリードアドレスと各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを伝送する段階と、
前記第１のブリッジ回路が前記任意のライトバックアドレスを記憶する段階と、
前記第１のブリッジ回路が前記リードアドレスを伝送して前記第１のバス上のデバイスにリードアクセスを要求する段階と、
前記第１のバス上のデバイスがリードアクセス要求に応答して前記リードデータを前記第１のバス上に伝送する段階と、
前記第１のブリッジ回路が前記第１のバス上から前記リードデータを取得する段階と、
前記第１のブリッジ回路が前記リードデータと前記任意のライトバックアドレスとを前記第２のバス上に伝送し、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階と、
前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールが前記ライトバックアクセス要求に応答して前記リードデータを前記任意のライトバックアドレスに書き込む段階と
を具備したことを特徴とするデータ転送方法。」
　
２．引用刊行物の記載事項
　原査定の拒絶の理由に引用された刊行物（特開平９−３１１８３４号公報）には、ＤＭＡコントローラおよびバス変換装置について、図面とともに次の事項が記載されている。
　
（ａ）「【０００４】図６は、従来のバス変換装置を含む情報処理システムの構成例を示す図である。図において、バス変換装置７０は、中央処理装置７２および主記憶装置７４が配置された第一のバス７６と、入出力装置７８に接続された第二のバス８０とに接続される。このようなバス変換装置７０は、第一のバス７６と第二のバス８０とに個別に接続された２つのポートを有するバッファメモリ８２、バス端子を介して第一のバス７６に接続された第一のＤＭＡコントローラ８４、同様にバス端子を介して第二のバス８０に接続された第二のＤＭＡコントローラ８６に併せて、第一のＤＭＡコントローラ８４、第二のＤＭＡコントローラ８６、中央処理装置７２および入出力装置７８の制御端子にそれぞれ接続された制御部８８とから構成される。」
　
（ｂ）「【０００５】また、第一のＤＭＡコントローラ８４は、制御部８８に接続された内部バス９０1 と、その内部バス９０1 に配置されたワードカウンタ９２1 、アドレスカウンタ９４1 および制御レジスタ９６1 と、その制御レジスタ９６1 を包含し、かつ第一のバス７６に接続されたバス制御部９８1 とから構成される。なお、第二のＤＭＡコントローラ８６の構成については、第一のＤＭＡコントローラ８４の構成と同じであるから、対応する各構成要素に添え番号を「２」とする同じ符号を付与することとし、ここでは図示および説明を省略する。」
　
（ｃ）「【０００６】このような構成のバス変換装置７０では、例えば、入出力装置７８から主記憶装置７４に向けてデータが転送される場合には、中央処理装置７２は、入出力装置７８にその転送の要求を与える。また、中央処理装置７２は、このような転送の対象となるデータのデータ量、転送先となる主記憶装置７４の領域の先頭を示す先頭アドレス（以下、単に「主記憶アドレス」という。）その他の情報を制御部８８に与える。」
　
（ｄ）「【０００８】第二のＤＭＡコントローラ８６では、・・・バス制御部９８2は、入出力装置７８から第二のバス８０を介してＤＭＡ転送の要求が与えられる度に、その要求と共に与えられるデータを転送先アドレスで示されるバッファメモリ８２の領域に順次ＤＭＡ転送する。」
　
（ｅ）「【０００９】さらに、このように順次行われるＤＭＡ転送の過程では、制御部８８は、・・・第一のＤＭＡコントローラ８４に対して、予め決められた転送モード（ここでは、簡単のため、後述する「ブロック転送モード」であるとする。）、上述したデータ量、バッファアドレスおよび主記憶アドレスをそれぞれ転送モード、転送ワード数、転送元アドレス、転送先アドレスとして与える。」
　
（ｆ）「【００１０】第一のＤＭＡコントローラ８４では、・・・また、バス制御部９８1 は、・・・転送元アドレスで示されるバッファメモリ８２の領域に格納されたデータを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送する。」
　
　したがって、刊行物には次の発明（以下、「刊行物記載の発明」という。）が記載されている。
　
「第一のバス７６と第二のバス８０とに個別に接続された２つのポートを有するバッファメモリ８２、バス端子を介して第一のバス７６に接続された第一のＤＭＡコントローラ８４、バス端子を第二のバス８０に接続された第二のＤＭＡコントローラ８６に併せて、第一のＤＭＡコントローラ８４、第二のＤＭＡコントローラ８６、中央処理装置７２及び入出力装置７８の制御端子にそれぞれ接続された制御部８８とから構成されるバス変換装置７０を含む情報処理システムのＤＭＡ転送において、
第一のＤＭＡコントローラ８４は、バス制御部９８1から構成され、第二のＤＭＡコントローラ８６の構成は、第一のＤＭＡコントローラ８４の構成と同じであり（ただし、対応する各構成要素に添え番号を「２」とする同じ符号を付与することとする。）、
バス変換装置７０は、中央処理装置７２および主記憶装置７４が配置された第一のバス７６と、入出力装置７８に接続された第二のバス８０とに接続され、
入出力装置７８から主記憶装置７４に向けてデータが転送される場合、
中央処理装置７２は、転送先となる主記憶装置７４の領域の先頭を示す先頭アドレスを制御部８８に与え、
中央処理装置７２は、入出力装置７８にその転送の要求を与え、
バス制御部９８2 は、入出力装置７８から第二のバス８０を介してＤＭＡ転送の要求が与えられる度に、その要求と共に与えられるデータを転送先アドレスで示されるバッファメモリ８２の領域に順次ＤＭＡ転送し、
バス制御部９８1 は、転送元アドレスで示されるバッファメモリ８２の領域に格納されたデータを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送する
ＤＭＡ転送。」
　
３．本願発明と刊行物記載の発明との比較
　刊行物記載の発明の、「第二のバス８０」、「第一のバス７６」は、本願発明の、「第１のバス」、「第２のバス」にそれぞれ相当する。
　刊行物記載の発明の「情報処理システム」は、本願発明の「データ処理システム」に相当する。
　刊行物記載の発明では、バス変換装置７０は、第一のバス７６と、第二のバス８０とに接続されているから、刊行物記載の発明において、バス変換装置７０によって第二のバス８０と相互接続された第一のバス７６とを含むことは、明らかである。
　刊行物記載の発明の「ＤＭＡ転送」も、データ転送を行っていることは明らかであるから、本願発明の「データ転送」に相当する。
　刊行物記載の発明の「中央処理装置７２」は、ハードウェア部品であることは明らかであるから、本願発明の「モジュール」に相当する。
　刊行物記載の発明は、「第一のＤＭＡコントローラ８４は、バス制御部９８1から構成され、第二のＤＭＡコントローラ８６の構成は、第一のＤＭＡコントローラ８４の構成と同じであり（ただし、対応する各構成要素に添え番号を「２」とする同じ符号を付与することとする。）」となっているから、第二のＤＭＡコントローラ８６は、バス制御部９８2から構成されることは明らかである。
　刊行物記載の発明では、「中央処理装置７２は、入出力装置７８にその転送の要求を与え、バス制御部９８2 は、入出力装置７８から第二のバス８０を介してＤＭＡ転送の要求が与えられる度に、その要求と共に与えられるデータを転送先アドレスで示されるバッファメモリ８２の領域に順次ＤＭＡ転送し、バス制御部９８1 は、転送元アドレスで示されるバッファメモリ８２の領域に格納されたデータを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送」している。そして、バス制御部９８1は、第一のＤＭＡコントローラ８４を構成し、さらに、第一のＤＭＡコントローラ８４及びバッファメモリ８２は、バス変換装置７０を構成するものである。
　中央処理装置７２は、入出力装置７８に転送の要求を与えているが、中央処理装置７２と入出力装置７８とは、バス変換装置７０を介して接続されているから、必然的に、中央処理装置７２から出力する転送の要求は、バス変換装置７０に対して伝送されることになることは、明らかである。
　そして、バス制御部９８1 は、バッファメモリ８２の領域に格納されたデータを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送していることから、中央処理装置７２が、バス変換装置７０を介して入出力装置７８に転送要求を与えるときに、転送先となる主記憶装置７０の領域を転送先アドレスとして指定していることは、明らかであって、当該転送先アドレスは、固定値ではなく、任意のアドレス値を取り得ることも、明らかである。
　したがって、刊行物記載の発明において、第一のバス７６上の中央処理装置７２がバス変換装置７０に対して入出力装置７８を転送元とするデータ転送の要求と任意の転送先アドレスとを伝送する段階を具備することは、明らかであって、この「第一のバス７６上の中央装置７２が任意の転送先アドレスとを伝送する段階」は、刊行物記載の発明の「第一のバス７６」が、本願発明の「第２のバス」に相当していることも考慮すれば、本願発明の「第２のバス上のモジュールが任意のライトバックアドレスを伝送する段階」に相当するものである。
　刊行物記載の発明の「入出力装置７８」は、本願発明の「デバイス」に相当する。
　刊行物記載の発明では、入出力装置７８は第二のバス８０に接続されており、中央処理装置７２は、入出力装置７８に転送の要求を与えているが、中央処理装置７２が、データの転送先のみならず、転送元のアドレスも指定していることは、明らかであり、また、中央処理装置７２が、バス変換装置７０を介して入出力装置７８に転送の要求を出力していることも、明らかであるから、必然的に、バス変換装置７０は、転送元アドレスを伝送して第二バス上の入出力装置にデータ転送を要求する段階を具備していることは、明らかである。
　さらに、刊行物記載の発明において、中央処理装置７２がする入出力装置７８に対する転送の要求とは、入出力装置７８が有するデータのリードアクセス要求であることも明らかであるから、刊行物記載の発明において自明な事項である「転送元アドレスを伝送して第二バス上の入出力装置にデータ転送を要求する段階」は、刊行物記載の発明の「第二のバス８０」が、本願発明の「第１のバス」に相当していることも考慮すれば、本願発明の「リードアドレスを伝送して前記第１のバス上のデバイスにリードアクセスを要求する段階」に相当するものである。
　刊行物記載の発明では、「バス制御部９８2 は、入出力装置７８から第二のバス８０を介してＤＭＡ転送の要求が与えられる度に、その要求と共に与えられるデータを転送先アドレスで示されるバッファメモリ８２の領域に順次ＤＭＡ転送し」ている。
　刊行物記載の発明において、第二のバス８０に接続される入出力装置７８が、バス変換装置７０を介した中央処理装置７２からのＤＭＡ転送の要求に応答して、入出力装置７８自身から読み出したリードデータを、バス変換装置７０を構成するバッファメモリ８２が接続されている第二のバス８０に伝送する段階を具備することは明らかであって、この「第二のバス８０に接続される入出力装置７８が、バス変換装置７０を介した中央処理装置７２からのＤＭＡ転送の要求に応答して、入出力装置７８自身から読み出したリードデータを、バス変換装置７０を構成するバッファメモリ８２が接続されている第二のバス８０に伝送する段階」は、刊行物記載の発明の「第二のバス８０」が、本願発明の「第１のバス」に相当していることも考慮すれば、本願発明の「前記第１のバス上のデバイスがリードアクセス要求に応答して前記リードデータを前記第１のバス上に伝送する段階」に相当するものである。
　刊行物記載の発明では、「バス制御部９８2 は、入出力装置７８から第二のバス８０を介してＤＭＡ転送の要求が与えられる度に、その要求と共に与えられるデータを転送先アドレスで示されるバッファメモリ８２の領域に順次ＤＭＡ転送し」ている。バス制御部９８2は、バス変換装置７０を構成するものであり、刊行物記載の発明の「第二のバス８０」が、本願発明の「第１のバス」に相当しているから、刊行物記載の発明が、バス変換装置７０が前記第１のバス上から前記リードデータを取得する段階を具備していることは明らかである。
　刊行物記載の発明では、「バス制御部９８1 は、転送元アドレスで示されるバッファメモリ８２の領域に格納されたデータを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送」している。この「データ」は、入出力装置７８から読み出したデータであることは明らかであるから、本願発明の「リードデータ」に相当する。刊行物記載の発明の「転送先アドレス」は、本願発明の「ライトバックアドレス」に相当する。上記したように、この「転送先アドレス」は任意のアドレスであることは明らかであって、刊行物記載の発明において、主記憶装置７４にデータを転送する際に、データの転送先アドレスを主記憶装置７４に指示していることも明らかである。また、刊行物記載の発明の、バス制御部９８1は、第一のＤＭＡコントローラ８４を構成し、そして、この第一のＤＭＡコントローラ８４と主記憶装置７４とは、第一のバス７６を介して接続され、刊行物記載の発明の「第一のバス７６」が、本願発明の「第２のバス」に相当していることも考慮すれば、刊行物記載の発明において、「リードデータと任意のライトバックアドレスとを第２のバス上に伝送する段階」を具備していることは、明らかである。
　刊行物記載の発明の「中央処理装置７２」と同様に、刊行物記載の発明の「主記憶装置７４」も、ハードウェア部品であることは明らかであるから、本願発明の「モジュール」に相当する。
　刊行物記載の発明では、主記憶装置７４は、第一のバス７６に配置され、バス制御部９８1 は、データを転送先アドレスで示される主記憶装置７４の領域に順次ＤＭＡ転送しているが、バス制御部９８1が、第一のバス７６上の任意の転送先アドレスで示される主記憶装置７４の領域にデータを書き込むよう要求する段階と、前記第一のバス７６上の前記任意の転送先アドレスで示される主記憶装置７４がこの要求に応答して前記データを前記任意の転送先アドレスで示される主記憶装置７４の領域に書き込む段階とを具備していることは、明らかであって、この「第一のバス７６上の任意の転送先アドレスで示される主記憶装置７４の領域にデータを書き込むよう要求する段階と、前記第一のバス７６上の前記任意の転送先アドレスで示される主記憶装置７４がこの要求に応答して前記データを前記任意の転送先アドレスで示される主記憶装置７４の領域に書き込む段階とを具備」は、刊行物記載の発明における、「第一のバス７６」、「転送先アドレス」、「データ」、「主記憶装置７４」が、本願発明の、「第２のバス」、「ライトバックアドレス」、「リードデータ」、「モジュール」にそれぞれ相当していることも考慮すれば、本願発明の「第２のバス上の任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階と、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールが前記ライトバックアクセス要求に応答してリードデータを前記任意のライトバックアドレスに書き込む段階とを具備」に相当するものである。
　
　したがって、本願発明と刊行物記載の発明の一致点・相違点は、次のとおりである。 
　
　（一致点）
「第１のバスと、前記第１のバスと相互接続された第２のバスとを含むデータ処理システムのデータ転送方法であって、
前記第２のバス上のモジュールが任意のライトバックアドレスを伝送する段階と、
リードアドレスを伝送して前記第１のバス上のデバイスにリードアクセスを要求する段階と、
前記第１のバス上のデバイスがリードアクセス要求に応答して前記リードデータを前記第１のバス上に伝送する段階と、
前記第１のバス上から前記リードデータを取得する段階と、
前記リードデータと任意のライトバックアドレスとを前記第２のバス上に伝送し、前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階と、
前記第２のバス上の前記任意のライトバックアドレスで決まるモジュールが前記ライトバックアクセス要求に応答して前記リードデータを前記任意のライトバックアドレスに書き込む段階と
を具備するデータ転送方法。」
　
　（相違点１）
　本願発明では、第１のバスと第２のバスとを、第１のブリッジ回路によって相互接続されるのに対して、刊行物記載の発明では、バス変換装置７０によって相互接続される点。
　
　（相違点２）
　本願発明では、リードアドレスを伝送して第１のバス上のデバイスにリードアクセスを要求する段階、第１のバス上からリードデータを取得する段階、及び、リードデータと任意のライトバックアドレスとを第２のバス上に伝送し、第２のバス上の任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階における主体が、第１のブリッジ回路であるのに対して、刊行物記載の発明では、バス変換装置７０である点。
　
　（相違点３）
　本願発明では、第１のバス上のデバイスは所定範囲内のアドレスを使用するとともに、当該デバイス以外のデバイスは当該所定範囲外のアドレスを使用するのに対して、刊行物記載の発明では、そのことが明記されていない点。
　
　（相違点４）
　第２のバス上のモジュールが任意のライトバックアドレスを伝送する際に、本願発明では、モジュールは、第１のブリッジ回路に対してリードアドレスと各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを伝送する段階を具備するのに対して、刊行物記載の発明では、そのことが記載されていない点。
　
　（相違点５）
　本願発明では、第１のブリッジ回路が任意のライトバックアドレスを記憶する段階を具備するのに対して、刊行物記載の発明では、そのことが記載されていない点。
　
４．相違点の検討
　（相違点１について）
　特開平９−２３１１６４号公報の【００２５】及び【図２】、特開平１１−１４９４４１号公報の【０００９】及び【図１】に記載されているように、ブリッジ回路によって異なるバスを相互接続することは、周知である。したがって、刊行物記載の発明の「バス変換装置７０」を「ブリッジ回路」に置換することは、当業者が適宜なし得ることである。
　
　（相違点２について）
　上記相違点１で検討したように、刊行物記載の発明の「バス変換装置７０」を「ブリッジ回路」に置換することが、当業者が適宜なし得ることであるので、リードアドレスを伝送して第１のバス上のデバイスにリードアクセスを要求する段階、第１のバス上からリードデータを取得する段階、及び、リードデータと任意のライトバックアドレスとを第２のバス上に伝送し、第２のバス上の任意のライトバックアドレスで決まるモジュールにライトバックアクセスを要求する段階における主体を、「バス変換装置７０」から「ブリッジ回路」に置換することも、当業者が適宜なし得ることである。
　
　（相違点３について）
　米田　聡，「ＢＩＯＳに関する基礎知識」，エーアイムック　２６４号　ＢＩＯＳのすべて，初版，エーアイ出版株式会社，２０００年１１月２日，ｐ．２６、特開平９−８１５０５号公報の【０００９】に記載されているように、バス上のデバイスが所定範囲のアドレスを使用することは周知であり、当該デバイス以外のデバイスが当該所定範囲外のアドレスを使用することは、当然のことであるから、刊行物記載の発明において、第１のバス上のデバイスが所定範囲内のアドレスを使用するとともに、当該デバイス以外のデバイスが当該所定範囲外のアドレスを使用するようにすることは、当業者が適宜なし得ることである。
　
　（相違点４について）
　特開平７−６１１６号公報の【００１８】、【００１９】及び【図４】、特開昭６１−２７６０５０号公報の第３頁第左上欄第８行乃至右下欄第２０行、第２図及び第３図に記載されているように、連続していないアドレスに対して効率的なデータ転送を行う目的で、モジュールであるＣＰＵが、データ転送装置に対して複数の転送元アドレスと、各々の転送元アドレスで決まるデータを転送するべく対応する複数の任意の転送先アドレスを伝送することは、周知の技術であるから、刊行物記載の発明において、モジュールが、データ転送装置に対してリードアドレスと各々の前記リードアドレスで決まるリードデータに対応した任意のライトバックアドレスとを伝送する段階を具備するようにすることは、当業者ならば容易に想到し得るものである。
　ここで、モジュールによってなされる、リードアドレスとライトバックアドレスの伝送先について、上記相違点１で検討したように、刊行物記載の発明の「バス変換装置７０」を「ブリッジ回路」に置換することが、当業者が適宜なし得ることであるので、上記周知技術の「データ転送装置」を「ブリッジ回路」に置換することも、当業者が適宜なし得ることである。
　
　（相違点５について）
　特開平９−２３１１６４号公報の【００２４】、【００３５】、【図１】及び【図２】、特開平１１−１４９４４１号公報の【請求項１】、【請求項２】及び【図１】に記載されているように、バスの使用効率を向上させる目的で、ブリッジ回路が任意のライトアドレスを記憶することは、周知であるから、刊行物記載の発明に、周知技術を適用して、第１のブリッジ回路が任意のライトバックアドレスを記憶する段階を具備するようにすることは、当業者ならば容易に想到し得るものである。
　
　そして、本願発明の作用効果は、刊行物記載の発明及び周知技術から当業者が予測できる範囲のものである。
　
５．むすび
　以上のとおりであるから、本願発明は、本願出願前に頒布された刊行物に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
　
　よって結論のとおり審決する。