【手続補正書】
【提出日】平成27年2月27日(2015.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極、イオン源層を含む記憶層および第２電極をこの順に有し、
前記イオン源層は、
可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である
記憶素子。
【請求項２】
前記体積抵抗率は４５０ｍΩ・ｃｍ以上３０００ｍΩ・ｃｍ以下である、請求項１に記載の記憶素子。
【請求項３】
前記可動元素は電界の印加によって陽イオン化または陰イオン化する、請求項１または２に記載の記憶素子。
【請求項４】
前記イオン源層は、前記陽イオン化する可動元素として周期律表第３族、４族および５族の元素を１種または２種以上を含有する、請求項３記載の記憶素子。
【請求項５】
前記陽イオン化する可動元素は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）またはハフニウム（Ｈｆ）である、請求項４記載の記憶素子。
【請求項６】
前記イオン源層は、前記陰イオン化する可動元素として周期律表第１６族の元素を１種または２種以上を含有する、請求項３記載の記憶素子。
【請求項７】
前記陰イオン化する可動元素は硫黄（Ｓ）、セレン（Ｓｅ）またはテルル（Ｔｅ）である、請求項６に記載の記憶素子。
【請求項８】
前記イオン源層はアルミニウム（Ａｌ）および銅（Ｃｕ）を含まない、請求項１乃至７のいずれか１つに記載の記憶素子。
【請求項９】
前記記憶層は前記第１電極側に抵抗変化層を有する、請求項１乃至（８）のいずれか１つに記載の記憶素子。
【請求項１０】
前記抵抗変化層は金属酸化物、金属窒化物または金属酸窒化物を含む膜によって構成されている、請求項９に記載の記憶素子。
【請求項１１】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記可動元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１乃至１０のいずれか１つに記載の記憶素子。
【請求項１２】
第１電極、イオン源層を含む記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記イオン源層は、
可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である
記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上部電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図５においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
表１から、イオン源層２１の体積抵抗率が大きくなるに従ってΔＶｇｗが大きくなることがわかる。換言すると、ΔＶｇｗが大きくなるほど、３μＳ〜８μＳの範囲内において複数のコンダクタンス値に書き込みを行う場合に、ゲート電圧によるコンダクタンス値を制御しやすいといえる。逆に、体積抵抗率が小さい実験例１−１ではΔＶｇｗは小さく、わずかなゲート電圧の差でコンダクタンス値が変化しやすい、即ち、ゲート電圧によるコンダクタンス値の制御は難しく、狭い範囲での制御を必要とする微細化した記憶素子での多値化は困難であるといえる。以上のことから、イオン源層の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることにより、各ゲート電圧におけるコンダクタンス値を制御することが可能であることがわかる。なお、このコンダクタンス値が８μＳ以下・ゲート電圧１Ｖ〜２Ｖの範囲では、実験例１−１〜１−５における書き込み電流は３０μＡ以下である。即ち、イオン源層２１の体積抵抗率を上記範囲内にすることによって低電流での多値記録が可能であることがわかる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
以上の結果から、抵抗変化型の記憶素子では、イオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下の範囲内とすることによって、書き込みコンダクタンス値の制御性が改善され、複数の素子間におけるコンダクタンス値のばらつきを抑えることが可能であることがわかる。即ち、イオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることにより、多値記録が可能な記憶装置を提供すること可能となる。なお、図９に示した実験例２−１〜２−４の結果から、イオン源層２１を構成する材料としては、ＡｌおよびＣｕを用いないことで、より多値記録に適した記憶素子が得られることがわかる。また、ここでは抵抗変化層をＡｌ−Ｏｘによって構成した実験例のみを示したが、本実施の形態の記憶素子１は抵抗変化層はＺｒ，Ｈｆ，Ｙ等の酸化膜であっても窒化膜、あるいは酸窒化膜でも同様の効果が得られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
なお、本技術は以下のような構成も取ることができる。
（１）第１電極、イオン源層を含む記憶層および第２電極をこの順に有し、前記イオン源層は、可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である記憶素子。
（２）前記体積抵抗率は４５０ｍΩ・ｃｍ以上３０００ｍΩ・ｃｍ以下である、前記（１）に記載の記憶素子。
（３）前記可動元素は電界の印加によって陽イオン化または陰イオン化する、前記（１）または（２）に記載の記憶素子。
（４）前記イオン源層は、前記陽イオン化する可動元素として周期律表第３族、４族および５族の元素を１種または２種以上を含有する、前記（３）に記載の記憶素子。
（５）前記陽イオン化する可動元素は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）またはハフニウム（Ｈｆ）である、前記（４）に記載の記憶素子。
（６）前記イオン源層は、前記陰イオン化する可動元素として周期律表第１６族の元素を１種または２種以上を含有する、前記（３）に記載の記憶素子。
（７）前記陰イオン化する前記可動元素は硫黄（Ｓ）、セレン（Ｓｅ）またはテルル（Ｔｅ）である、前記（６）に記載の記憶素子。
（８）前記イオン源層はアルミニウム（Ａｌ）および銅（Ｃｕ）を含まない、前記（１）乃至（７）のいずれか１つに記載の記憶素子。
（９）前記記憶層は前記第１電極側に抵抗変化層を有する、前記（１）乃至（８）のいずれか１つに記載の記憶素子。
（１０）前記抵抗変化層は金属酸化物、金属窒化物または金属酸窒化物を含む膜によって構成されている、前記（９）に記載の記憶素子。
（１１）前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記可動元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、前記（１）乃至（１０）のいずれか１つに記載の記憶素子。
（１２）第１電極、イオン源層を含む記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記イオン源層は、可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である記憶装置。