【事件の表示】
　平成　９年特許願第１３６５３３号「メモリ制御回路」拒絶査定不服審判事件〔平成１０年１２月　８日出願公開、特開平１０−３２６３４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続きの経緯・本願発明
　本願は，平成９年５月２７日の出願であって，平成１８年１２月１２日付けで拒絶査定がされ，これに対して平成１９年１月２５日に拒絶査定不服審判が請求されたものである。
　本願の特許請求の範囲の請求項１ないし８に係る発明は，平成１８年１１月１日付け手続補正書により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし８に記載されたものと認められるところ，その請求項１に記載された発明（以下，「本願発明」という。）は，次のとおりのものである。
　
「　【請求項１】　データを格納するメモリに対する非同期な複数のアクセス要求に対して，一つのアクセス要求に応じたメモリアクセス中に他のアクセス要求が発生したときにアクセスデータを一時的に退避させるために要求種類ごとに設けた複数のＦＩＦＯバッファと，
　上記メモリに対する複数のアクセス要求に応じて上記メモリへのアクセス権を調停するアービトレーション回路とを備え，
　上記要求種類ごとに設けた複数のＦＩＦＯバッファの容量はそれぞれ，少なくとも上記メモリに一回のアドレッシングによりデータを転送できる最大バースト転送量分であり，
　上記複数のＦＩＦＯバッファにおいてバースト転送分のデータの読み出しまたは書き込みが行われたときにアクセス要求を発生し，それに応じて上記アービトレーション回路がアクセス権の調停を行い，その調停結果に従ってデータ転送を行うようにしたことを特徴とするメモリ制御回路。」
　
第２　引用例
　原査定の拒絶の理由で引用された特開平４−３２４７７５号公報（以下，「引用例１」という。）には，図面とともに以下の事項が記載されている。（記載箇所は段落番号等で表示）
　
　ア　「【請求項１】　　メモリ手段と入出力手段との間にバッファ・メモリを設け，当該メモリ手段と各バッファ・メモリとの間のデータ転送，及び当該バッファ・メモリと当該入出力手段との間のデータ転送を別々のタイミングで制御するようにしたことを特徴とする画像メモリ装置。」
　
　イ　「【０００７】
【実施例】以下，図面を参照して本発明の実施例を説明する。
【０００８】図１は，本発明の一実施例の構成ブロック図である。１０はビデオ・カメラやビデオ再生装置からの画像信号（動画像又は静止画）の入力端子，１２は入力端子１０からの画像信号をディジタル化するＡ／Ｄ変換器からなる入力回路，１４は入力回路１２の出力をバス１６に非同期式に供給するＦＩＦＯ（先入れ先出し）メモリ（バッファ・バッファ），１８画像メモリ，２０は画像メモリ１８のアドレスを発生するアドレス発生回路である。バス１６はデータ・バス，複数の制御信号線及びクロック線からなる。
【０００９】２２，２４は，画像メモリ１８から読み出されバス１６を介して入力した画像データを，夫々出力回路２６，２８に供給するＦＩＦＯメモリである。出力回路２６，２８は例えばＤ／Ａ変換器からなる。３０，３２はモニタやビデオ記録装置に接続する出力端子である。
【００１０】３４，３６，３８は入出力回路１２，２６，２８７とＦＩＦＯメモリ１４，２２，２４との間のデータ転送，及びバス１６を介したＦＩＦＯメモリ１４，２２，２４と画像メモリ１８との間のデータ転送に必要なクロックや制御信号を発生するパルス発生回路，４０，４２，４４は，所定データ量毎に，入出力回路１２，２６，２８７とＦＩＦＯメモリ１４，２２，２４との間のデータ転送要求を発生するトリガ発生回路，４６，４８，５０は，トリガ発生回路４０，４２，４４が発生するトリガ数をカウントするトリガ・カウンタである。
【００１１】５２は各入出力回路１２，２６，２８におけるデータ転送要求を調停し，画像メモリ１８とＦＩＦＯメモリ１４，２２，２４との間のデータ転送を制御するメモリ制御回路，５４は全体の動作モードを指示入力する操作装置である。
【００１２】入力端子１０に入力する画像信号を画像メモリ１８に格納する場合を例に，本実施例の動作を説明する。
【００１３】ユーザは，操作装置５４から入力画像データの画像メモリ１８への格納をメモリ制御回路５２に指示する。メモリ制御回路５２は，入力回路１２の出力のＦＩＦＯメモリ１４への書き込みをパルス発生回路３４に指令し，パルス発生回路３４は，ＦＩＦＯメモリ１４への書き込み制御信号を，入力端子１０から入力する画像信号の同期信号に同期して発生する。また，トリガ発生回路４０は，所定量（以下，メモリ単位という）の画像データがＦＩＦＯメモリ１４に書き込まれるたびに，トリガ・カウンタ４６及びメモリ制御回路５２にトリガ信号を送信する。トリガ・カウンタ４６はこのトリガ信号をカウントし，カウント数をメモリ制御回路５２に供給する。
【００１４】メモリ制御回路５２はトリガ発生回路４０からのトリガ信号に応じて，トリガ・カウンタ４６からのトリガ・カウント数をアドレス発生回路２０に出力させると同時に，ＦＩＦＯメモリ１４からバス１６を介して画像メモリ１８に転送させる。アドレス発生回路２０は，メモリ単位の個々のデータに対するアドレスを発生し，これにより，ＦＩＦＯメモリ１４からの画像データが画像メモリ１８に書き込まれる。
【００１５】このようにすることにより，画像メモリ１８では，画像データが密に書き込まれ，その未使用部分は図３の斜線に相当する部分のみとなり，非常に少なくすることができる。
【００１６】画像メモリ１８から出力回路２６，２８への画像データの読み出しも，同様にメモリ単位毎にデータ転送要求のトリガ信号を発生させることにより実行される。但し，画像メモリ１８とＦＩＦＯメモリ２２，２４との間のデータ転送は，一時に１つのＦＩＦＯメモリとしか実行できないので，メモリ制御回路５２が，それぞれの転送要求を調停し，転送要求がぶつからないようにする。」
　
　前掲ア及びイの記載及び図面によると，引用例１には，
　
「入力回路の出力である画像データをバスに非同期式に供給するＦＩＦＯメモリ１４と，該ＦＩＦＯメモリ１４から前記バスを介して前記画像データが書き込まれる画像メモリと，該画像メモリから読み出され前記バスを介して入力した画像データを，それぞれ出力回路２６，出力回路２８に供給するＦＩＦＯメモリ２２，ＦＩＦＯメモリ２４と，
　前記入力回路２４と前記ＦＩＦＯメモリ１４とのデータ転送要求（トリガ信号）をそれぞれ発生するトリガ発生回路４０，前記出力回路２６と前記ＦＩＦＯメモリ２２とのデータ転送要求（トリガ信号）をそれぞれ発生するトリガ発生回路４２，前記出力回路２８と前記ＦＩＦＯメモリ２４とのデータ転送要求（トリガ信号）を発生するトリガ発生回路４４と，
　前記トリガ発生回路４０からのデータ転送要求（トリガ信号）に応じて，前記ＦＩＦＯメモリ１４から前記画像メモリへの画像データの書き込み，前記トリガ発生回路４２，前記トリガ発生回路４４からのデータ転送要求（トリガ信号）に応じて，それぞれ前記画像メモリから前記ＦＩＦＯメモリ２２，前記ＦＩＦＯメモリ２４への画像データの読み出しを制御するメモリ制御回路とを備え，
　前記トリガ発生回路４０は，所定量（メモリ単位）の画像データが前記ＦＩＦＯメモリ１４に書き込まれるたびに，前記メモリ制御回路に前記データ転送要求（トリガ信号）を発生し，前記画像メモリから前記出力回路２６，前記出力回路２８への画像データの読み出しも，同様に所定量（メモリ単位）毎に前記ＦＩＦＯメモリ２２，前記ＦＩＦＯメモリ２４への前記データ転送要求（トリガ信号）を発生し，
　前記メモリ制御回路は，前記画像メモリと前記ＦＩＦＯメモリ１４，前記ＦＩＦＯメモリ２２，前記ＦＩＦＯメモリ２４との間の前記データ転送要求（トリガ信号）を調停し，該データ転送要求（トリガ信号）がぶつからないようにする画像メモリ装置。」
　
の発明（以下，「引用発明」という。）が記載されていると認められる。
　
第３　対比
　本願発明と引用発明とを対比する。
　引用発明の「画像データ」，「画像メモリ」は，それぞれ一般的なデータ，メモリに対して，その内容を画像に限定したものであるから，本願発明の「データ」，「メモリ」の下位概念に相当するものといえる。
　引用発明の「ＦＩＦＯメモリ１４」は，「トリガ発生回路４０」が発生する「データ転送要求（トリガ信号）」に応じて，入力回路の出力である「画像データ」をバスに供給し，「画像データ」はバスを介して「画像メモリ」に書き込まれるものであるから，該「ＦＩＦＯメモリ１４」は，「画像メモリ」に対する「画像データ」の書き込みに関する「データ転送要求（トリガ信号）」に対して設けられたものといえる。
　また，引用発明の「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」は，それぞれ「トリガ発生回路４２」，「トリガ発生回路４４」が発生する「データ転送要求（トリガ信号）」に応じて，「画像メモリ」から読み出された画像データを，それぞれ出力回路に供給するものであるから，これら「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」は，「画像メモリ」に対する「画像データ」の読み出しに関する「データ転送要求（トリガ信号）」に対して設けられたものといえる。
　よって，引用発明における「トリガ発生回路４０」，「トリガ発生回路４２」，「トリガ発生回路４４」が発生する各「データ転送要求（トリガ信号）」は本願発明の「データを格納するメモリに対する複数のアクセス要求」に相当し，引用発明の「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」は，本願の「要求種類ごとに設けた複数のＦＩＦＯバッファ」に相当する。
　また，引用発明の「ＦＩＦＯメモリ１４」は，「データ転送要求（トリガ信号）」に応じて，入力回路の出力である「画像データ」を「非同期式」にバスを介して「画像メモリ」に供給するものであるから，その「データ転送要求（トリガ信号）」も「非同期」なものであることは明らかである。なお，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」については，出力回路への供給が非同期式に行われるものであるか明確に特定されていないものの，「ＦＩＦＯメモリ１４」と同様な構成となっている点，「画像メモリ」と「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」との間の「データ転送要求（トリガ信号）」を「メモリ制御回路」が調停し，「データ転送要求（トリガ信号）」がぶつからないようにするものである点を鑑みれば，「ＦＩＦＯメモリ１４」における「データ転送要求（トリガ信号）」と同様，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」における「データ転送要求（トリガ信号）」についても，「非同期式」なものであることが伺われる。
　さらに，引用発明は，「画像メモリ」と「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」との間の「データ転送要求（トリガ信号）」を「メモリ制御回路」が調停し，「データ転送要求（トリガ信号）」がぶつからないようにするものであるから，一つの「データ転送要求（トリガ信号）」に応じたデータ転送中に，他の「データ転送要求（トリガ信号）」が発生したときには，「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」が「画像データ」を「一時的に退避」させるために利用されていることは明らかである。よって，引用発明の「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」は，本願発明と同様，「一つのアクセス要求に応じたメモリアクセス中に他のアクセス要求が発生したときにアクセスデータを一時的に退避させる」ものといえる。
　以上を総合すれば，引用発明の「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」は，本願発明の「データを格納するメモリに対する非同期な複数のアクセス要求に対して，一つのアクセス要求に応じたメモリアクセス中に他のアクセス要求が発生したときにアクセスデータを一時的に退避させるために要求種類ごとに設けた複数のＦＩＦＯバッファ」に相当する。
　
　引用発明の「メモリ制御回路」は，「画像メモリ」と「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」との間のデータ転送を制御するものであって，それぞれの「データ転送要求（トリガ信号）」を調停し，「データ転送要求（トリガ信号）」がぶつからないようにするものであるから，本願発明の「メモリに対する複数のアクセス要求に応じて上記メモリへのアクセス権を調停するアービトレーション回路」に相当するものであり，当該回路が「アクセス権の調停を行い，その調停結果に従ってデータ転送を行う」という制御を行っていることは明らかである。
　
　引用発明は，「ＦＩＦＯメモリ１４」に，所定量（メモリ単位）の画像データが書き込まれるたびに，データ転送要求（トリガ信号）を発生させ，「ＦＩＦＯメモリ１４」から「画像メモリ」への画像データの書き込みを行うものであり，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」への読み出しについても，同様な処理を行うものであるから，上位概念で包括すれば，引用発明と本願発明とは，「複数のＦＩＦＯバッファにおいて所定量のデータの書き込みが行われたときにアクセス要求を発生し，それに応じて」データ転送を行う点で共通するものといえる。
　
　引用発明の「画像メモリ装置」は，「メモリ制御回路」を備え，「ＦＩＦＯメモリ１４」，「ＦＩＦＯメモリ２２」，「ＦＩＦＯメモリ２４」と「画像メモリ」とのデータ転送や調停を制御するものであるから，本願発明の「メモリ制御装置」といえる。
　
　以上を踏まえると，両者の一致点，相違点は以下のとおりである。
　
【一致点】
　データを格納するメモリに対する非同期な複数のアクセス要求に対して，一つのアクセス要求に応じたメモリアクセス中に他のアクセス要求が発生したときにアクセスデータを一時的に退避させるために要求種類ごとに設けた複数のＦＩＦＯバッファと，
　上記メモリに対する複数のアクセス要求に応じて上記メモリへのアクセス権を調停するアービトレーション回路とを備え，
　上記複数のＦＩＦＯバッファにおいて所定量のデータの書き込みが行われたときにアクセス要求を発生し，それに応じて上記アービトレーション回路がアクセス権の調停を行い，その調停結果に従ってデータ転送を行うようにしたメモリ制御回路。
　
【相違点】
　本願発明の「ＦＩＦＯバッファの容量」が「少なくともメモリに一回のアドレッシングによりデータを転送できる最大バースト転送量分」であって，「アクセス要求」が「バースト転送分」のデータの「読み出しまたは書き込みが行われたとき」になされるものであるのに対し，引用発明の各「ＦＩＦＯメモリ」の容量は特定されておらず，「データ転送要求（トリガ信号）」が，所定量（メモリ単位）の画像データがＦＩＦＯメモリに「書き込まれるたびに」なされるものである点。
　
第４　当審の判断
　上記相違点について検討する。
　画像メモリへのデータ転送の際に，少なくともバースト転送長分の容量をもつＦＩＦＯメモリを設け，バースト転送長分のデータがＦＩＦＯメモリに入力されるとバースト転送することは，例えば，特開平９−６５１５４号公報（下記記載事項を参照。）に記載されているように周知技術であるから，引用発明におけるＦＩＦＯメモリを，少なくとも画像メモリに一回のアドレッシングによりデータを転送できる最大バースト転送量分とし，バースト転送分のデータの書き込みが行われたときに，データ転送要求（トリガー信号）を発生するよう構成することは，当業者が容易になし得たことである。また逆に，画像メモリからのデータ転送の際は，バースト転送長分のデータの読み出しが行われたときとすることは，当業者からみて自明のことといえる。
　
　そして，本願発明の奏する効果を検討してみても，引用例１に記載された発明及び周知技術から当然に予想される効果であって，上記相違点によって新たな効果を奏するものではない。
　
　上記特開平９−６５１５４号公報には，図面とともに以下の記載がある。
　
「【００４５】図７は，本発明の第１の実施例における点順画像入出力部１３の具体例を示す一部構成図である。図中，図３と同様の部分には同じ符号を付してある。５１は色切り替え回路，５２はＦＩＦＯ，５３は画素バッファ回路である。ここでは，色数が３の場合について示している。また，画像転送バス１１のバス幅は３２ビット，バースト転送は，３２ビットを１ワードとして，８ワード連続に転送するものとする。さらに，各色成分の画像データは８ビットで構成されているものとする。
【００４６】ＦＩＦＯ５２は，各色成分ごとに設けられた８ビット（＝１バイト）幅のＦＩＦＯメモリである。各ＦＩＦＯ５２は，少なくとも画像転送バス１１のバースト転送長分，すなわち，３２バイト（４バイト×８ワード）の容量を持つ。色切り替え回路５１は，転送すべき色成分に対応するＦＩＦＯ５２を選択する。ＦＩＦＯ５２と，画像データ生成・利用回路３５の間には，３つのＦＩＦＯ５２の入出力の同期をとるための画素バッファ回路５３が設けられている。ここで，３色の同期を取り，２４ビットの画像データで画像データ生成・利用回路３５との間で入出力される。
【００４７】点順画像入出力部１３から画像蓄積部１２への転送の場合には，画像データ生成・利用回路３５から２４ビット（８ビット×３色）の画像データが画素バッファ回路５３に渡される。画素バッファ回路５３では，各色成分ごとに８ビットずつに分解し，それぞれの色成分に対応するＦＩＦＯ５２に入力する。
【００４８】少なくとも３２画素分の画像データが各ＦＩＦＯ５２に入力されると，各色成分ごとのバースト転送が可能である。色切り替え回路５１は，あるＦＩＦＯ５２を選択する。選択されたＦＩＦＯ５２から当該色成分の画像データが順次読み出され，画像転送バス１１に渡される。画像転送バス１１では，４バイト読み出されるとこれを１ワードとし，８ワードをバースト転送する。すなわち，選択されたＦＩＦＯ５２から３２バイトがバースト転送される。ＦＩＦＯ５２が３２×Ｍバイトの容量を有している場合には，このバースト転送をＭ回連続して行なうことができる。」
　
第５　むすび
　以上のとおり，本願発明は，引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく拒絶すべきものである。
　よって，結論のとおり審決する。