(57)【特許請求の範囲】
【請求項１】
ゲート電極側の強誘電体膜及びチャネル領域側の常誘電体膜でゲート絶縁膜が構成されている記憶用トランジスタと、常誘電体膜のみでゲート絶縁膜が形成されている読み出し用トランジスタとで、メモリセルが構成されており、
前記強誘電体膜の分極方向の反転によって前記記憶用トランジスタがエンハンスメント状態とデプレション状態との間を遷移し、
前記読み出し用トランジスタがエンハンスメント型であり、
前記読み出し用トランジスタのソースがこの読み出し用トランジスタのゲート電極の一方の側面側に自己整合的に形成されており、
前記記憶用トランジスタの前記ゲート電極が、前記読み出し用トランジスタの前記ゲート電極よりも上層に形成されており、且つ平面的に見てこの読み出し用トランジスタのゲート電極の他方の側面に絶縁膜を介して並ぶ部分を有しており、
前記読み出し用トランジスタの前記ゲート電極に読み出し電圧を印加した場合におけるこの読み出し用トランジスタのチャネルコンダクタンスよりも、前記デプレション状態における前記記憶用トランジスタのゲート電圧が０である場合におけるこの記憶用トランジスタのチャネルコンダクタンスの方が大きいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本願の発明は、ゲート絶縁膜の一部である強誘電体膜の分極によって閾値電圧が制御されるトランジスタを用いてメモリセルが形成されている不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図７は、強誘電体のヒステリシス特性の一例を示している。このヒステリシス特性で、ＶFは印加電圧、Ｑは分極電荷、±ＶCは抗電圧、±ＱPは残留分極電荷を夫々示している。分極方向を反転させるための電圧としては±２ＶCが一般的に採用されており、また、このヒステリシス特性から、±２ＶC／３の電圧が印加されても分極状態は殆ど変化しないと考えられる。
【０００３】
図７に示したヒステリシス特性から、ＰＺＴ等の強誘電体を用いて不揮発性半導体記憶装置を製造することが考えられ、大別して２つの方式が既に知られている。そのうちの第１の方式はＤＲＡＭと略同様の構成のメモリセルを有しており、メモリセル中のキャパシタの誘電体膜として強誘電体膜が用いられている。
【０００４】
しかし、この第１の方式では、読み出し時に記憶データを破壊するので、データの再書き込みが読み出し毎に必要であり、読み出しを高速に行うことができない。また、実効的な消去／書き込み回数が多くて強誘電体膜が早く劣化するので、書き換え可能な回数が少なくて寿命が短い。
【０００５】
図８は、記憶データを破壊することなく読み出し可能な第２の方式のメモリセルを形成しているトランジスタ１１を示している。このトランジスタ１１では、半導体基板１２上にＳｉＯ2膜等である常誘電体膜１３と金属膜１４と強誘電体膜１５とが順次に積層されており、強誘電体膜１５及び常誘電体膜１３でゲート絶縁膜が構成されている。また、強誘電体膜１５上にゲート電極１６が形成されており、このゲート電極１６等の両側の半導体基板１２中にソース及びドレインとしての拡散層１７、１８が形成されている。
【０００６】
図９は、上述の様なトランジスタ１１を用いる第２の方式で構成されているメモリセルアレイを示している。即ち、トランジスタ１１のみから成るメモリセルＭ11・・・が行列状に配置されており、各トランジスタ１１のゲート電極１６になっているワード線Ｗ1・・・が行方向に延びている。また、ソース線Ｓ1・・・及びビット線Ｂ1・・・が列方向に延びており、ビット線Ｂ1・・・は各トランジスタ１１のドレインである拡散層１８に接続されている。
【０００７】
この様なメモリセルアレイにおいて、総てのメモリセルＭ11・・・のデータを一括消去するためには、下の表１の様な電圧を印加する。
【表１】
0003546896.tif 000002
【０００８】
この結果、図１１に示す様に、強誘電体膜１５のうちでチャネル領域側の面に負電荷が誘起され、この負電荷によって半導体基板１２の表面に正電荷が誘起される。このため、総てのメモリセルＭ11・・・におけるトランジスタ１１の閾値電圧が、図１０に示す様に、読み出し電圧ＶRである初期状態の閾値電圧Ｖth0に比べてΔＶthだけ正側へシフトして、消去状態の閾値電圧ＶthEになる。
【０００９】
次に、例えばメモリセルＭ11にのみデータを書き込むためには、下の表２の様な電圧を印加する。
【表２】
0003546896.tif 000003
【００１０】
この結果、図１２（ａ）に示す様に、強誘電体膜１５のうちでチャネル領域側の面に正電荷が誘起され、この正電荷によって半導体基板１２の表面に負電荷が誘起される。このため、メモリセルＭ11におけるトランジスタ１１の閾値電圧が、図１０に示した様に、初期状態の閾値電圧Ｖth0に比べてΔＶthだけ負側へシフトして、書き込み状態の閾値電圧ＶthWになる。
【００１１】
図１２（ｂ）は、書き込み時のメモリセルＭ11におけるトランジスタ１１の等価回路を示している。ここで、ＶFW及びＶOXWは、夫々書き込み時に強誘電体膜１５及び常誘電体膜１３に印加されている電圧であり、ＣF0及びＣOX0は、夫々強誘電体膜１５及び常誘電体膜１３の単位面積当たりの容量である。
【００１２】
そして、強誘電体膜１５及び常誘電体膜１３の比誘電率及び膜厚を夫々εF、εOX及びｔF、ｔOXとし、真空の誘電率をε0とすると、図１２（ｂ）に示した等価回路から、
ＶW＝ＶFW＋ＶOXW                                        (1)
ＣF0ＶFW＝ＣOX0ＶOXW                                    (2)
ＣF0＝（εFε0）／ｔF                                   (3)
ＣOX0＝（εOXε0）／ｔOX                                (4)
が成立する。
【００１３】
なお、図７についても説明した様に、データを書き込む際には強誘電体膜１５に２ＶCの電圧を印加するので、強誘電体膜１５の抗電界をＥCとすると、
ＶFW＝２ＶC＝２ＥCｔF                                   (5)
となる。従って、この(5)式と(1)〜(4)式とから、
ＶW＝ＶFW（１＋ＣF0／ＣOX0）
＝２ＥCｔF〔１＋（εFｔOX）／（εOXｔF）〕
＝２ＥC〔ｔF＋（εFｔOX）／εOX〕                   (6)
となる。
【００１４】
また、書き込み時の常誘電体膜１３における電界をＥOXWとすると、(2)〜(5)式から、
ＥOXW＝（２ＥCεF）／εOX
(7)
となる。
【００１５】
ところで、上述の様に、メモリセルＭ11にデータを書き込むためにワード線Ｗ1に電圧ＶWを印加しているが、この印加によってメモリセルＭ12にデータが書き込まれるのを防止する必要がある。そのためには、図１３に示す様に、トランジスタ１１にチャネル１９を形成し、半導体基板１２の表面の電圧をビット線Ｂ2の電圧Ｖdに等しくして、図７について説明した様に、強誘電体膜１５に印加される電圧ＶFWを２ＶC／３以下にする必要がある。
【００１６】
このため、まず、チャネル１９を形成するために、
ＶW−Ｖd≧ＶthE                                         (8)
である必要がある。また、
ＶW−Ｖd＝ＶFW＋ＶOXW
であり、この式と(2)〜(4)式とから、
ＶW−Ｖd＝ＶFW〔１＋（εFｔOX）／（εOXｔF）〕
ＶFW＝（ＶW−Ｖd）／〔１＋（εFｔOX）／（εOXｔF）〕
≦２ＥCｔF／３                                      (9)
となる。
【００１７】
そして、(8)(9)式から、
ＶW−２ＥC〔ｔF＋（εFｔOX）／εOX〕／３
≦Ｖd≦ＶW−ＶthE                                       (10)
となり、(6)(10)式から、
ＶthE≦２ＥC〔ｔF＋（εFｔOX）／εOX〕／３＝ＶW／３
(11)
となる。
【００１８】
従って、(11)式から、ＶWの最小値は、
ＶW＝３ＶthE＝２ＥC〔ｔF＋（εFｔOX）／εOX〕           (12)
となり、(10)(12)式から、
Ｖd＝２ＶthE＝２ＶW／３
＝４ＥC〔ｔF＋（εFｔOX）／εOX〕／３                (13)
となる。
【００１９】
なお、トランジスタ１１のゲート絶縁膜が強誘電体膜１５のみで形成されていると、強誘電体膜１５と半導体基板１２との界面特性が良好でなく、界面準位の密度が高い。このため、分極効果が打ち消され、消去状態の閾値電圧ＶthE及び書き込み状態の閾値電圧ＶthWがばらついて動作の信頼性が低下する。一方、金属膜１４は分極可能な強誘電体膜１５を成長させ易くするためのものであり、この金属膜１４は必ずしも必要ではない。
【００２０】
ところで、図８、９に示した従来例では、ＶthW＞０である必要があるので、ＶthW＝０．５Ｖとし、また、プロセス及び動作の余裕を考慮してΔＶth＝１Ｖとすると、ＶthE＝２．５Ｖとなる。従って、(12)式から、ＶW＝７．５Ｖ、ＶE＝−ＶW＝−７．５Ｖとなる。
【００２１】
しかし、半導体記憶装置の集積度の向上に伴って電源電圧ＶCCが２．５〜１．５Ｖ程度にまで低下すると、±７．５Ｖという書き込み電圧ＶW及び消去電圧ＶEは非常な高電圧であることになる。従って、図８、９に示した従来例では、低電圧で動作させることができなかった。
【００２２】
また、強誘電体膜１５の抗電界ＥC≒６×１０4Ｖ／ｃｍ、比誘電率εF≒２５０とすると、ＳｉＯ2膜である常誘電体膜１３の比誘電率εOX≒３．９であるので、(7)式から、ＥOXW≒７．７×１０6Ｖ／ｃｍになる。更に、ＶW、εF、ｔFが１０％ばらつくと、ＥOXW≒９．１×１０6Ｖ／ｃｍになる。
【００２３】
ところが、ＳｉＯ2膜には６．５×１０6Ｖ／ｃｍ前後でファウラ−ノルドハイムトンネル電流が流れるので、チャネル１９から常誘電体膜１３または浮遊状態の金属膜１４に電子または正孔が注入及び蓄積され、蓄積されたキャリアが強誘電体膜１５の分極効果を打ち消して、閾値電圧ＶthE、ＶthWがばらつく。従って、図８、９に示した従来例では、読み出しを安定的に行うことができなくて、信頼性が低かった。
【００２４】
一方、図１４に示す様に、図８に示した記憶用のトランジスタ１１と通常構造の読み出し用のトランジスタ２１とを直列に接続することによってメモリセルを構成した従来例も考えられている。従って、トランジスタ２１では、ＳｉＯ2膜等の常誘電体膜１３上に多結晶Ｓｉ膜等のゲート電極２２が形成されている。
【００２５】
この従来例では、トランジスタ１１をエンハンスメント状態とデプレション状態との間で遷移させ、トランジスタ２１をエンハンスメント型にすれば、書き込み状態の閾値電圧ＶthWと消去状態の閾値電圧ＶthEとの差２ΔＶthを小さくすることなく、これらの閾値電圧の絶対値を小さくすることができる。従って、動作余裕等を小さくすることなく書き込み電圧ＶW及び消去電圧ＶEを低電圧化することができる。
【００２６】
ところが、図１４に示した従来例では、トランジスタ１１とトランジスタ２１との間に、これらのトランジスタ１１、２１で共有している拡散層２３が形成されているので、メモリセル面積が大きくて、大容量化が困難であった。そこで、図１５に示す様に、トランジスタ２１の常誘電体膜１３及びゲート電極２２の一部をトランジスタ１１のゲート電極１６に重畳させて、拡散層２３を不要にした従来例が考えられている。
【００２７】
【発明が解決しようとする課題】
しかしながら、図１５に示した従来例では、トランジスタ２１のチャネル長が、ゲート長によって自己整合的には決定されず、トランジスタ１１のゲート電極１６に対するトランジスタ２１のゲート電極２２の位置ずれによって変動する。このため、読み出し電流が変動して、読み出しが容易ではなかった。
【００２８】
【課題を解決するための手段】
請求項１の不揮発性半導体記憶装置は、ゲート電極５３側の強誘電体膜４８及びチャネル領域側の常誘電体膜４５でゲート絶縁膜が構成されている記憶用トランジスタ５４と、常誘電体膜３３のみでゲート絶縁膜が形成されている読み出し用トランジスタ４４とで、メモリセルＭ11・・・が構成されており、前記強誘電体膜４８の分極方向の反転によって前記記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移し、前記読み出し用トランジスタ４４がエンハンスメント型であり、前記読み出し用トランジスタ４４のソース４１がこの読み出し用トランジスタ４４のゲート電極３４の一方の側面側に自己整合的に形成されており、前記記憶用トランジスタ５４の前記ゲート電極５３が、前記読み出し用トランジスタ４４の前記ゲート電極３４よりも上層に形成されており、且つ平面的に見てこの読み出し用トランジスタ４４のゲート電極３４の他方の側面に絶縁膜３５を介して並ぶ部分を有しており、前記読み出し用トランジスタ４４の前記ゲート電極３４に読み出し電圧ＶRを印加した場合におけるこの読み出し用トランジスタ４４のチャネルコンダクタンスよりも、前記デプレション状態における前記記憶用トランジスタ５４のゲート電圧が０である場合におけるこの記憶用トランジスタ５４のチャネルコンダクタンスの方が大きいことを特徴としている。
【００２９】
【作用】
請求項１の不揮発性半導体記憶装置では、メモリセルＭ11・・・を構成している記憶用トランジスタ５４と読み出し用トランジスタ４４とが互いに直列に接続されており、記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移し、読み出し用トランジスタ４４がエンハンスメント型であるので、記憶用トランジスタ５４の強誘電体膜４８の分極方向に応じてデータの書き込み状態または消去状態を判別することができる。
【００３０】
そして、記憶用トランジスタ５４がエンハンスメント状態とデプレション状態との間を遷移するので、記憶用トランジスタ５４がエンハンスメント型である場合に比べて、データの書き込み状態の閾値電圧ＶthWと消去状態の閾値電圧ＶthEとの差２ΔＶthを小さくすることなく、これらの閾値電圧ＶthW、ＶthEの絶対値を小さくすることができる。
【００３１】
また、読み出し用トランジスタ４４のソース４１がそのゲート電極３４の一方の側面側に自己整合的に形成されている。しかも、記憶用トランジスタ５４のゲート電極５３が、読み出し用トランジスタ４４のゲート電極３４よりも上層に形成されているが、平面的に見てこの読み出し用トランジスタ４４のゲート電極３４の他方の側面に絶縁膜３５を介して並ぶ部分を有しているので、記憶用トランジスタ５４がデプレション状態になったときは、この記憶用トランジスタ５４のチャネル４３が読み出し用トランジスタ４４のドレインになる。
【００３２】
このため、記憶用トランジスタ５４がデプレション状態になったときの読み出し用トランジスタ４４のチャネル長は、この読み出し用トランジスタ４４のゲート長によって自己整合的に決定され、読み出し用トランジスタ４４のゲート電極３４に対する記憶用トランジスタ５４のゲート電極５３の位置ずれによっては変動しない。
【００３３】
しかも、記憶データの読み出し時の電流が記憶用トランジスタ５４よりも読み出し用トランジスタ４４の影響を大きく受けるので、読み出し用トランジスタ４４のゲート電極３４に対する記憶用トランジスタ５４のゲート電極５３の位置ずれによって記憶用トランジスタ５４のチャネル長が変動しても、読み出し電流の変動が少ない。
【００３４】
【実施例】
以下、本願の発明の一実施例を、図１〜６を参照しながら説明する。本実施例を製造するためには、図２、図５（ａ）及び図６（ａ）に示す様に、ｐ型のＳｉ基板３１の表面に素子分離領域のパターンのＳｉＯ2膜３２をＬＯＣＯＳ法で選択的に形成し、ＳｉＯ2膜３２に囲まれている素子活性領域の表面にゲート酸化膜としてのＳｉＯ2膜３３を形成する。
【００３５】
その後、ＳｉＯ2膜３３、３２上で行方向に延びる縞状にｎ+型の多結晶Ｓｉ膜３４をパターニングして、読み出し用のトランジスタのゲート電極になるワード線Ｒ1・・・を形成する。そして、多結晶Ｓｉ膜３４の表面の酸化等で、この表面にＳｉＯ2膜３５を形成する。なお、ここまでで、多結晶Ｓｉ膜３４が形成されていない素子活性領域の表面にも、ＳｉＯ2膜３６が形成される。
【００３６】
次に、図２、図５（ｂ）及び図６（ｂ）に示す様に、記憶用のトランジスタのチャネル領域になる部分を覆うパターンにレジスト３７を加工し、多結晶Ｓｉ膜３４、レジスト３７及びＳｉＯ2膜３２をマスクにした不純物のイオン注入で、共通ソースＳ12・・・及びドレインとしてのｎ+型の拡散層４１、４２をＳｉ基板３１に形成する。
【００３７】
次に、図５（ｃ）及び図６（ｃ）に示す様に、レジスト３７を除去した後、多結晶Ｓｉ膜３４及びＳｉＯ2膜３２をマスクにした不純物のイオン注入で、記憶用のトランジスタのチャネル領域になる部分に、閾値電圧を低くするためのｎ-型の拡散層４３を形成する。ここまでで、エンハンスメント型である読み出し用のトランジスタ４４が形成される。その後、多結晶Ｓｉ膜３４が形成されていない素子活性領域の表面からＳｉＯ2膜３６を除去した後、再び、この表面にゲート酸化膜としてのＳｉＯ2膜４５を形成する。
【００３８】
次に、図５（ｄ）及び図６（ｄ）に示す様に、ｎ+型の多結晶Ｓｉ膜４６を全面に堆積させ、多結晶Ｓｉ膜３４上のＳｉＯ2膜３５と多結晶Ｓｉ膜４６とが略同じ高さになるまで多結晶Ｓｉ膜４６を厚さ方向に除去して、Ｓｉ基板３１上を平坦化する。
【００３９】
次に、図５（ｅ）及び図６（ｅ）に示す様に、Ｐｔ／ＴｉＮ層４７と比誘電率が２００以下である強誘電体膜４８とを順次に全面に堆積させ、強誘電体膜４８、Ｐｔ／ＴｉＮ層４７及び多結晶Ｓｉ膜４６を列方向に延びる縞状にパターニングする。そして、図５（ｆ）及び図６（ｆ）に示す様に、ＳｉＯ2膜５１を全面に堆積させ、強誘電体膜４８とＳｉＯ2膜５１とが略同じ高さになるまでＳｉＯ2膜５１を厚さ方向に除去して、Ｓｉ基板３１上を平坦化する。
【００４０】
次に、図１、２に示す様に、バリアメタル膜としてのＴｉＮ膜５２とＡｌ膜５３とを順次に全面に堆積させ、このＡｌ膜５３から多結晶Ｓｉ膜４６までを行方向に延びる縞状にパターニングする。この結果、Ａｌ膜５３で記憶用のトランジスタのゲート電極になるワード線Ｗ1・・・が形成され、強誘電体膜４８、Ｐｔ／ＴｉＮ層４７及び多結晶Ｓｉ膜４６は、各メモリセルに対応して孤立した島状のパターンになる。ここまでで、記憶用のトランジスタ５４が形成される。
【００４１】
その後、ＳｉＯ2膜５５を全面に堆積させ、ドレインとしての拡散層４２に達するコンタクト孔５６をＳｉＯ2膜５５に開孔する。そして、コンタクト孔５６を介して拡散層４２にコンタクトすると共に列方向に縞状に延びるビット線Ｂ1・・・を形成し、更に、表面保護膜（図示せず）等を形成して、本実施例を完成させる。
【００４２】
以上の様にして製造した本実施例では、図１（ａ）からも明らかな様に、読み出し用のトランジスタ４４と記憶用のトランジスタ５４とが互いに直列に接続されており、且つ読み出し用のトランジスタ４４がエンハンスメント型であるので、記憶用のトランジスタ５４における書き込み状態の閾値電圧ＶthWは負になってもよい。
【００４３】
このため、図４に示す様に、記憶用のトランジスタ５４の閾値電圧は、データの消去状態または書き込み状態に対応する強誘電体膜４８の分極方向に応じて、エンハンスメント状態とデプレション状態との間を遷移する。従って、ΔＶthを小さくすることなく、消去状態の閾値電圧ＶthE及び書き込み状態の閾値電圧ＶthWの絶対値を小さくすることができて、動作余裕を小さくすることなく消去電圧ＶE及び書き込み電圧ＶWを低電圧化することができる。
【００４４】
なお、多結晶Ｓｉ膜３４に読み出し電圧ＶRを印加した場合におけるトランジスタ４４のチャネルコンダクタンスよりも、トランジスタ５４がデプレション状態で且つＡｌ膜５３の電圧が０である場合におけるこのトランジスタ５４のチャネルコンダクタンスの方が大きくなる様に、閾値電圧Ｖth0を設定する。
【００４５】
図３は、本実施例におけるメモリセルアレイの等価回路を示しており、下の表３はこのメモリセルアレイのうちのメモリセルＭ11に対する動作時に印加すべき電圧を示している。
【表３】
0003546896.tif 000004
【００４６】
また、本実施例では、図１（ａ）からも明らかな様に、トランジスタ５４がデプレション状態になったときは、このトランジスタ５４のチャネルである拡散層４３がトランジスタ４４のドレインになる。このため、トランジスタ５４がデプレション状態になったときのトランジスタ４４のチャネル長は、多結晶Ｓｉ膜３４の幅によって自己整合的に決定され、多結晶Ｓｉ膜３４に対するＡｌ膜５３の位置ずれによっては変動しない。従って、読み出し電流の変動が少なくて、読み出しが容易である。
【００４７】
更に、既述の様に、多結晶Ｓｉ膜３４に読み出し電圧ＶRを印加した場合におけるトランジスタ４４のチャネルコンダクタンスよりも、トランジスタ５４がデプレション状態で且つＡｌ膜５３の電圧が０である場合におけるこのトランジスタ５４のチャネルコンダクタンスの方が大きくなる様に、閾値電圧Ｖth0を設定してある。
【００４８】
このため、読み出し時の電流がトランジスタ５４よりもトランジスタ４４の影響を大きく受け、多結晶Ｓｉ膜３４に対するＡｌ膜５３の位置ずれによってトランジスタ５４のチャネル長が変動しても、読み出し電流の変動が少ない。従って、読み出しが更に容易である。
【００４９】
ところで、ＳｉＯ2膜４５にファウラ−ノルドハイムトンネル電流が流れ始める電界をＥTとすると、書き込み時にこのファウラ−ノルドハイムトンネル電流を流さない様にするためには、(7)式から、
ＥOXW＝（２ＥCεF）／εOX＜ＥT
εF＜（εOXＥT）／２ＥC                                (14)
である必要がある。
【００５０】
そして、既述の様に、ＥC≒６×１０4Ｖ／ｃｍ、εOX≒３．９であるので、ＥT≒６×１０6Ｖ／ｃｍとすると、εF＜１９５となる。これに対して、本実施例では、既述の様に、強誘電体膜４８の比誘電率εFを２００以下にしているので、ＳｉＯ2膜４５をファウラ−ノルドハイムトンネル電流が殆ど流れない。
【００５１】
このため、ＳｉＯ2膜４５、多結晶Ｓｉ膜４６またはＰｔ／ＴｉＮ層４７にキァリアが注入及び蓄積されず、蓄積されたキァリアによって強誘電体膜４８の分極効果が打ち消されることがない。従って、消去状態及び書き込み状態における閾値電圧ＶthE、ＶthWのばらつきが少なく、読み出しを安定的に行うことができて、信頼性が高い。
【００５２】
【発明の効果】
請求項１の不揮発性半導体記憶装置では、データの書き込み状態の閾値電圧と消去状態の閾値電圧との差を小さくすることなく、これらの閾値電圧の絶対値を小さくすることができるので、動作余裕を小さくすることなく書き込み電圧及び消去電圧を低電圧化することができる。
【００５３】
また、読み出し用トランジスタのチャネル長は、この読み出し用トランジスタのゲート長によって自己整合的に決定され、読み出し用トランジスタのゲート電極に対する記憶用トランジスタのゲート電極の位置ずれによっては変動しないので、読み出し電流の変動が少なくて、読み出しが容易である。
【００５４】
しかも、読み出し用トランジスタのゲート電極に対する記憶用トランジスタのゲート電極の位置ずれによって記憶用トランジスタのチャネル長が変動しても、読み出し電流の変動が少ないので、読み出しが更に容易である。
【図面の簡単な説明】
【図１】本願の発明の一実施例を示しており、（ａ）（ｂ）は図２の夫々Ａ−Ａ線及びＢ−Ｂ線に沿う位置における側断面図である。
【図２】一実施例の平面図である。
【図３】一実施例におけるメモリセルアレイの等価回路図である。
【図４】一実施例の記憶用トランジスタにおけるＶG−ＩD特性を示すグラフである。
【図５】一実施例の製造方法を工程順に示しており、図２のＡ−Ａ線に沿う位置における側断面図である。
【図６】一実施例の製造方法を工程順に示しており、図２のＢ−Ｂ線に沿う位置における側断面図である。
【図７】強誘電体のヒステリシス特性の一例を示すグラフである。
【図８】本願の発明の一従来例の側断面図である。
【図９】一従来例におけるメモリセルアレイの等価回路図である。
【図１０】一従来例のトランジスタにおけるＶG−ＩD特性を示すグラフである。
【図１１】消去状態にある一従来例の概念図である。
【図１２】書き込み状態にある一従来例を示しており、（ａ）は概念図、（ｂ）は等価回路図である。
【図１３】書き込み禁止状態にある一従来例の概念図である。
【図１４】本願の発明の別の従来例を示しており、（ａ）は側断面図、（ｂ）は等価回路図である。
【図１５】本願の発明の更に別の従来例の側断面図である。
【符号の説明】
３３  ＳｉＯ2膜
３４  多結晶Ｓｉ膜
３５  ＳｉＯ2膜
４１  拡散層
４３  拡散層
４４  トランジスタ
４５  ＳｉＯ2膜
４８  強誘電体膜
５３  Ａｌ膜
５４  トランジスタ
【図１】
0003546896.tif 000005
【図２】
0003546896.tif 000006
【図３】
0003546896.tif 000007
【図４】
0003546896.tif 000008
【図５】
0003546896.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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