(57)【特許請求の範囲】
【請求項１】
ＩＰパケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有した通信装置であって、宛先を示すラベルから転送先情報及びクラス情報を解決するＭＰＬＳ解決回路と、経路解決と、ラベル処理、クラス解決を行うフロー検出回路と、解決不能のパケット又は特殊パケット（Ｏｐｔｉｏｎａｌ  Ｈｅａｄｅｒ）だけをＦＥ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ）に転送することにより、前記ＦＥ転送によるスループット劣化問題を回避する手段を有することを特徴とするラベル化パケット通信装置。
【請求項２】
前記ラベル化パケットは装置内にてカットスルー転送し、前記ＩＰパケットは前記ＦＥ経由の転送を実施し、仮想入力キュー（Ｖｉｒｔｕａｌ  ＩｎｐｕｔＱｕｅｕｉｎｇ：  ＶＩＱ）部で前記ＩＰパケット及び前記ラベル化パケットに組み立て直す手段を有することを特徴とする請求項１記載のラベル化パケット通信装置。
【請求項３】
前記ＩＰパケット又は前記ラベル化パケットの入力パケットヘッダのプロトコルＩＤをチェックし、前記ＩＰパケットと前記ラベル化パケットと、その他制御パケットとを識別し、前記ＩＰパケットと前記ラベル化パケットは各パケットのヘッダ情報を受け付ける専用エンジン部と、前記ＩＰパケットと前記ラベル化パケット以外の制御パケットについて受け付ける制御装置（ＣＰＵ）とを有し、複数のプロトコル種別で要求される処理を行う振り分け手段を有することを特徴とする請求項１又は２記載のラベル化パケット通信装置。
【請求項４】
仮想出力キューに格納される前段階で、宛先および通信品質を明示するパケットヘッダのブロック毎に分けられた各フィールドを参照し、転送先カードの実装位置番号および物理ポート番号を取得する経路解決、あるいは該パケットの属するクラスコード解決を行い、主信号を含むパケットを処理するオーバーヘッド部と、あるいは、パケット情報格納セルにマッピングする手段とを有することを特徴とする請求項１乃至３のいずれかに記載のラベル化パケット通信装置。
【請求項５】
解決対象となる各エントリはメモリに登録され、エントリの内容は、パケットフロー識別子、ラベル識別子、ネットワークポリシーにより定義される付加価値情報を含み、このメモリに対する読み出し処理により、前記ＩＰパケットと前記ラベル化パケットが属するサービス品質と転送先のファンクションカード番号が導き出される手段を有することを特徴とする請求項１乃至４のいずれかに記載のラベル化パケット通信装置。
【請求項６】
ＩＰパケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有したラベル化パケット転送処理方法であって、
宛先を示すラベルから転送先情報及びクラス情報をＭＰＬＳ解決回路により解決し、経路解決と、ラベル処理、クラス解決をフロー検出回路で行い、解決不能のパケット又は特殊パケット（Ｏｐｔｉｏｎａｌ  Ｈｅａｄｅｒ）だけをＦＥ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ）に転送し、前記ＦＥ転送によるスループット劣化問題を回避することを特徴とするラベル化パケット転送処理方法。
【請求項７】
前記ラベル化パケットは装置内にてカットスルー転送し、前記ＩＰパケットは前記ＦＥ経由の転送を実施し、仮想入力キュー（Ｖｉｒｔｕａｌ  ＩｎｐｕｔＱｕｅｕｉｎｇ：  ＶＩＱ）部で前記ＩＰパケット及び前記ラベル化パケットに組み立て直すことを特徴とする請求項６記載のラベル化パケット転送処理方法。
【請求項８】
専用エンジン部によって、前記ＩＰパケット又は前記ラベル化パケットの入力パケットヘッダのプロトコルＩＤをチェックし、前記ＩＰパケットと前記ラベル化パケットと、その他制御パケットとを識別し、前記ＩＰパケットと前記ラベル化パケットは各パケットのヘッダ情報を受け付け、前記ＩＰパケットと前記ラベル化パケット以外の制御パケットについて受け付け、複数のプロトコル種別で要求される処理を行う振り分けることを特徴とする請求項６又は７記載のラベル化パケット転送処理方法。
【請求項９】
仮想出力キューに格納される前段階で、宛先および通信品質を明示する前記パケットヘッダのブロック毎に分けられた各フィールドを参照し、転送先カードの実装位置番号および物理ポート番号を取得する経路解決、あるいは前記ＩＰパケットと前記ラベル化パケットとの属するクラスコード解決を行い、パケット情報格納セルにマッピングすることを特徴とする請求項８に記載のラベル化パケット転送処理方法。
【請求項１０】
解決対象となる各入力パケットはメモリに登録され、入力エントリの内容は、パケットフロー識別子、ラベル識別子、ネットワークポリシーにより定義される付加価値情報を含み、前記メモリに対する読み出し処理により、前記ＩＰパケットと前記ラベル化パケットが属するサービス品質と転送先のファンクションカード番号が導き出されることを特徴とする請求項６乃至９のいずれかに記載のラベル化パケット転送処理方法。
【請求項１１】
ＩＰネットワークのＩＰパケットとマルチレイヤクラスを識別してラベル化したラベル化パケットとを処理するパケット通信装置において、
複数のパケットを送受信する回線カードと該回線カードに接続されて宛先向けにスイッチングするスイッチ装置と、該スイッチ装置に接続されたフォワーディングエンジンカードとを備え、
前記ＩＰパケットは前記回線カード内のメモリに格納された後前記ＩＰパケットのヘッダー部につき前記スイッチ装置を介して前記フォワーディングエンジンカード内の経路検索処理部で経路設定され、設定された経路情報は前記フォワーディングエンジンカードから前記スイッチ装置を介して前記設定された経路情報を前記ＩＰパケットのヘッダー部と変換されて前記宛先の回線カードに出力され、
前記ラベル化パケットは前記回線カード内のメモリに格納された後前記ラベルにつき前記スイッチ装置を介して前記フォワーディングエンジンカードをカットスルーして前記宛先の回線カードに出力されることを特徴とするパケット通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、７階層からなるＩＳＯ参照モデルのネットワーク層のＩＰネットワークのＩＰパケットとマルチレイヤクラスを識別してラベル化したラベル化パケットとを処理するラベル化パケット転送処理方式およびその通信装置に関する。
【０００２】
【従来の技術】
データ通信が驚異的に増大している現在、キャリアはＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）トラヒックに対処すべく、コア・ネットワークを増強しなければならない。同時に、コストを下げネットワークへの投資を最大限に回収しなければならない、という要請がある。
【０００３】
昨今、ＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）網においてはＱＯＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ）を保証することが必要であり、ＱＯＳ制御技術に関し、ＩＥＴＦ（Ｉｎｔｅｒｎｅｔ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｔａｓｋ  Ｆｏｒｃｅ）等にて議論・仕様化が進んでいる。その中でも、ネットワーク利用効率向上を目的とし、ＱＯＳ情報を用いた経路制御技術、およびＴｒａｆｆｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ技術を実現するために論議されているＭＰＬＳ（Ｍｕｌｔｉ  Ｐｒｏｔｏｃｏｌ  Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ）が、技術トレンドとなっている。
【０００４】
このＭＰＬＳは、ネットワークレイヤルーティングに、ＡＴＭに代表されるようなラベルスワップの概念を導入したものであり、明示的なルート指定（Ｅｘｐｌｉｃｉｔ  ｒｏｕｔｉｎｇ）を用いることにより、ネットワーク内に流れるトラヒックを、強制的なパス（Ｃｏｎｓｔｒａｉｎｔ  Ｐａｔｈ）に振り向ける制御が容易に実現できる。
【０００５】
ＭｕｌｔｉＰｒｏｔｏｃｏｌ    Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ    （ＭＰＬＳ）スキームの既存ＩＰ  ｏｖｅｒ  ＡＴＭに対する優位点として、以下の点が挙げられる。
【０００６】
（１）ルーティング管理を一元化することにより、制御を単純化・高速化できる。
【０００７】
（２）物理的なＮｅｉｇｈｂｏｒ関係を結ぶことにより、スケーラビリティを確保できる。
【０００８】
一方、ＩＰ  ｏｖｅｒ  ＡＴＭ  Ｏｖｅｒｌａｙ  Ｍｏｄｅｌでは、通信元と通信宛先とが直接接続されているＥｄｇｅ  Ｒｏｕｔｅｒ間の網接続（Ｍｅｓｈ  Ｃｏｎｎｅｃｔｉｏｎ）全てで隣接関係を結ぶため、ルータ間に膨大な数の隣接関係が確立される問題があった。
【０００９】
図１０に、ＩＰパケットやＡＴＭセル、イーサネットセル等の複数種類のパケット伝送のＭＰＬＳネットワークでの転送メカニズムを示す。
【００１０】
ＭＰＬＳドメイン内では、同一の転送ルールを持つパケット群に対して、Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ  Ｐａｔｈ（ＬＳＰ：１０ｅ）と呼ばれる仮想パスを設定する。図１０の最下位段のＭＰＬＳドメインの入口ルータ（Ｉｎｇｒｅｓｓ  Ｂｏｕｎｄａｒｙ  Ｒｏｕｔｅｒ：１０ａ）にて、ラベルスイッチを実施するルータ（Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ  Ｒｏｕｔｅｒ：ＬＳＲ）は、前記同一の転送ルールを持つ集合であるＦＥＣ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｑｕｉｖａｌｅｎｃｅ  Ｃｌａｓｓ）に集約してマッピングされる。同じＦＥＣにマッピングされたパケット群は、同じ”ｓｈｏｒｔ  ｆｉｘｅｄ  ｌｅｎｇｔｈ  ｌａｂｅｌ”（短固定長ラベル：１０ｅ）が付加される（上記処理をＬａｂｅｌ  ｐｕｓｈと呼ぶ。）。
【００１１】
ラベルが付与されたパケットをラベル化パケット（Ｌａｂｅｌｅｄ  Ｐａｃｋｅｔ：１０ｆ）と呼び、ＭＰＬＳドメイン（１０ｄ）内のＩｎｔｅｒｉｏｒ  ＬＳＲ（１０ｂ）では、パケットに付与されたラベルによって、パケットフォワーディングが実施され（左記処理をＬａｂｅｌ  ｓｗａｐと呼ぶ。）、ＭＰＬＳドメインの出口ルータ（Ｅｇｒｅｓｓ  Ｂｏｕｎｄａｒｙ  Ｒｏｕｔｅｒ：１０ｃ）にて、ラベルは剥がされる（左記処理をＬａｂｅｌ  ｐｏｐと呼ぶ。）。これによって、入口ルータに入力されたパケット群と同じパケットとなる。ここで、図１０の最下位段に示すように、入口ルータと出口ルータではＩＰ層まで導通し、ＬＳＲの機能を有し、導通するだけの他のルータではＭＰＬＳ層まで導通する。また、図１０の中段に示すように、入口ルータでラベルプッシュとしてラベルが付加され、ラベル化されたパケット群はルータを順次通過し、ラベルスワップとして通過し、出口ルータでラベルを剥がされ、ラベルポップされる。
【００１２】
図１１によれば、ネットワーク構成として入口ルータと出口ルータとのエッジ（１１ａ）と、その中間ルータを通過するコアノード（１１ｂ）とからなるＭＰＬＳドメイン（１１ｃ）を形成する。ＭＰＬＳ−ＤｉｆｆＳｅｒｖドメイン（１１ｃ）内の転送は、基本的に全てＭＰＬＳで行い、入口ルータではＩＰパケットとして入力した場合、ＭＰＬＳパケットとしてラベルを付記して、中間ルータではＭＰＬＳパケットとして通過し、出口ルータでラベルが剥ぎ取られてＩＰパケットとして出力されるが、ＬＳＰ（ラベルスイッチパス）（１１ｄ）がセットアップ中の場合や、コンフィグレーションにより、ＬＳＰを有効にしない場合など、ＩＰパケットがＭＰＬＳパケットと混在することがありえる。また、ＬＳＰセットアップメッセージやルーティングパケットなどは、基本的にＩＰパケットのままで転送される。
【００１３】
入口ルータでは、ネットワークエッジノード（１１ａ）でのトラヒック制御（Ｔｒａｆｆｉｃ  Ｃｏｎｄｉｔｉｏｎｉｎｇ  Ｆｕｎｃｔｉｏｎｓ）は、ユーザの契約対象であるＩＰフロー（１１ｅ）単位の管理を行い、上記に応じたＭＰＬＳラベル（１１ｇ）を付与する。
【００１４】
ネットワークコアノード（１１ｂ）では、個々のＩＰフローがａｇｇｒｅｇａｔｅ（集計）されて構成されるクラスフロー（ＤＳ−ＰＨＢ：１１ｆ）単位の処理を行うと共に、ＭＰＬＳラベルの付け替えを行う（１１ｈ）。本モデルの正当性は以下による。
【００１５】
（１）管理が複雑化するという課題は、対象フロー数に依存し、ネットワークコアノードでは膨大なＩＰフローが混在するため、コアノードでのＩＰフロー管理はコスト高になる。
【００１６】
（２）ネットワークエッジノードのリンクインタフェースは低速であり、ネットワークコアノードのリンクインタフェースになるほど高速になるため、エッジノードと同一の機能をコアノードで実現することは困難である。
【００１７】
（３）高速リンクインタフェースにおけるパケット転送の遅延時間、ＣＤＶ時間は、低速リンクインタフェースにおける遅延時間、ＣＤＶ時間より小さい。つまり、ネットワーク全体的な見地でとらえると、低速リンクインタフェースにおけるきめ細かな優先制御の複雑性が支配的であり、高速リンクインタフェース（コアノード）では、簡易な優先制御で十分である。
【００１８】
また、上記のネットワークモデルを実現する要素技術は、以下の通りである。［エッジにおける処理］：ＭＦ  Ｃｌａｓｓｉｆｉｅｒ  ＆  ラベルｐｕｓｈ／ｓｗａｐ／ｐｏｐ  ＆  Ｄｉｆｆｓｅｒｖエッジ機能、このＤｉｆｆｓｅｒｖとは小領域に有効なＩｎｔｓｅｒｖに対する広域での差別化すべきインターネットの管理処理を提案した方式である。
［コアにおける処理］：ＢＡ  Ｃｌａｓｓｉｆｉｅｒ  ＆  ラベルｓｗａｐ／ＰＨ−ｐｏｐ  ＆  Ｄｉｆｆｓｅｒｖコア機能
［Ｍｕｌｔｉ−Ｆｉｅｌｄ  Ｃｌａｓｓｉｆｉｅｒ  （ＭＦ）］：ＩＰヘッダおよびレイヤ４ヘッダの複数フィールドの組み合わせで、トラヒッククラスを判定する（Ｃｌａｓｓｉｆｉｅｒ）方法である。
［Ｂｅｈａｖｉｏｒ  Ａｇｇｒｅｇａｔｅ  Ｃｌａｓｓｉｆｉｅｒ（ＢＡ）］：ＩＰヘッダのＴＯＳフィールドのみ参照してトラヒッククラスを判定する方法である。
【００１９】
ここで、従来の技術として、従来ルータのアーキテクチャについて説明する。複数のネットワーク間、特にＬＡＮ同士を接続して、パケットデータの中継を行う装置としては、国際標準化機構（ＩＳＯ；Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｏｒｇａｎｉｚａｔｉｏｎ  ｆｏｒ  Ｓｔａｎｄａｒｄ  ）で定められた、開放型システム相互接続（ＯＳＩ；Ｏｐｅｎ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルにおける、レイヤ２のデータリンク層（特に、メディアアクセス副層）において接続を行う「ブリッジ」、さらにその上位層であるネットワーク層において接続を行う「ルータ」等の装置が知られている。
【００２０】
従来の（ＩＰ  ｏｖｅｒ  ＡＴＭ）ルータ装置における、基本アーキテクチャの一例を図１に示す。
【００２１】
専用のパケット処理ハードウエア回路等の主信号入出力部を有するＬｉｎｅ  Ｃａｒｄ（回線カード）（１ａ）と、経路検索処理部を有する  Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ  （ＦＥ）カード（１ｂ）と、Ｎ×Ｎクロスバ方式によるスイッチファブリック（１ｄ）とから構成される。
【００２２】
ＩＰパケットのフォワーディング（転送）処理は、全体のスループット性能を上げ、パケット廃棄を発生させないことを目的とし、高速性が第一に求められる。一方ルーティング処理は、高速性よりは  むしろ様々なルーティングプロトコルを駆使して、いかに多様なサービスを提供するかが重要になる。フォワーディング処理と、ルーティング処理を同じＣＰＵ等で行うと、両者の処理が干渉し合い、装置システムとして最高の性能を発揮することが困難である。このため、従来ルータは、前記フォワーディング機能とルーティング機能を分離し、それぞれフォワーディングエンジン（ＦＥ）と、ネットワークプロセッサ（ＮＰ）で行っている。この機能分離は、高速ルータになるつれ、顕著に適用されており、フォワーディング処理部をハードウェア（ＡＳＩＣ）化し、高速化するのが一般的である。
【００２３】
フォワーディングエンジン（ＦＥ）は、高速プロセッサを具備し、専用ハードウェアレベルの高速転送処理をアセンブラプログラム制御にて実現している。そのため、パケットフィルタリング機能の変更、ヘッダフォーマットの変更等にも柔軟に対処できる。また、将来、更なる高いクロック周波数の同プロセッサが出現すれば、ＦＥの処理性能向上に寄与できるという利点を持つ。
【００２４】
基本的なＩＰパケットのフォワーディング処理はラインカードとＦＥカード間で行われる。ラインカードからはレイヤ３（例えば、ＩＰ）ヘッダ部分だけをＦＥへ転送し、ＦＥはアドレス検索をして出力ポートを決定する。ＦＥはＩＰヘッダのＴＴＬ（Ｔｉｍｅ  Ｔｏ  Ｌｉｖｅ）及びチェックサムを更新して出力ポートの情報と共にラインカードに返送する。この時の情報をＵｐｄａｔｅｄ  Ｈｅａｄｅｒ（ＵＨ）と呼ぶ。ＵＨを受け取ったラインカードは、受信ＩＰヘッダをＵＨに差し替え、クロスバースイッチを経由して出力ポート宛へパケット全体を転送する。
【００２５】
Ｌｉｎｅ  Ｃａｒｄ  （ＬＣ）及び、Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ  （ＦＥ）カードは、Ｆｕｎｃｔｉｏｎ  Ｃａｒｄとして共通のスロットシャーシに実装可能である。つまり、ＦＥは複数実装ができ、カード単位で負荷分散させることが可能で、装置全体のスループット性能を拡張することができる。
【００２６】
スイッチファブリック（１ｄ）は、クロスバスイッチ（Ｓｗｉｔｃｈ  Ｄａｔａ  Ｐａｔｈ  （ＤＰ））（１ｄ１）、および接続調停回路（Ｓｗｉｔｃｈ  Ａｌｌｏｃａｔｏｒ（ＳＡ））（１ｄ２）を備える。ＤＰ（１ｄ１）は、クロスバ方式によるＮ入力ポート×Ｎ出力ポート構成のスイッチである。ＳＡ（１ｄ２）は、単位スイッチサイクル毎に全てのファンクションカード（最大Ｎ枚）からのスイッチ接続要求、または、パケット受信拒否通知に基づき、ＤＰ（１ｄ１）に対して、Ｎ×Ｎスイッチングポートの接続を決定する機能を有する。
【００２７】
スイッチの接続パタンは固定周期単位に切り替わる。この動作単位をエポックと呼ぶ。接続調停回路もエポック単位でパイプライン動作する。各カードのＢｉｄ信号（接続を要求する各Ｎｂｉｔマスク信号）、Ｉｎｈｉｂｉｔ信号（着信禁止を要求する各Ｎｂｉｔマスク信号）の状態から接続パタンを決定する。接続調停回路には複数レベルの優先度を設定可能であり、ＦＥカードからのＢｉｄ信号は、ラインカードのＢｉｄ信号よりも高優先処理される。Ｂｉｄ要求信号の衝突が発生した場合は、優先度を加味し、優先度が同じ場合は、シャッフリングを行い公平性を確保している。
【００２８】
【発明が解決しようとする課題】
しかしながら、従来のルータアーキテクチャには、以下のような課題がある。
【００２９】
＜課題１＞
従来、ルータは、ＩＰ転送系に特化しているため、当該装置のアーキテクチャの大半はＭＰＬＳ転送に必要となる転送手段を具備していない。  従来ルータにおけるＩＰパケット転送は、一旦、ＦＥに  Ｒｏｕｔｅ  Ｒｅｑｕｅｓｔ  Ｐａｇｅ  を転送して、宛先解決後、宛先のＬｉｎｅ  Ｃａｒｄに転送方式を実施しているが、上記転送方式は、ＭＰＬＳなどのラベルスイッチングには適さない。何故なら、パケット毎に経路検索がＦＥで行われ、かつ経路検索に伴いｒｏｕｔｅ−ｒｅｑｕｅｓｔ／ｕｐｄａｔｅｄ−ｈｅａｄｅｒの転送が、ＦＥカード・ラインカード間で発生する。ここで、ラインカードからスイッチ方向の転送方向に着目すると、１パケット転送当たり、”該当パケットを構成するｐａｇｅ数＋Ｒｏｕｔｅ  ｒｅｑｕｅｓｔの１ｐａｇｅ”のｐａｇｅ転送が発生し、スイッチの帯域リソースを浪費する結果となる。上記現象は、短パケットがフルロードで入力すると、スイッチ容量が、Ｒｏｕｔｅ  ｒｅｑｕｅｓｔおよび主信号転送系の転送帯域で占有され、明らかにｕｐｄａｔｅ  ｈｅａｄｅｒ転送用の帯域が不足し、転送性能のボトルネック箇所となり得る。
【００３０】
＜課題２＞
従来、ルータは、ＩＰパケットスイッチ機能と、ＡＴＭクロスコネクト（いわゆる、セルブリッジ）機能を併用した運用を想定し、特定仮想チャネル（ＶＣ）接続を持つＡＴＭセルについては、ＦＥを経由しない転送機能を有しているが、上記機能は、単なるセルスイッチであり、デセル化（セルをパケットに再構築する）機能は有していない。そのため、デセル化の為の特別なハードウェア回路の追加または改版を必要とする等の欠点がある。
【００３１】
そこで、本発明は、ＩＰ転送系に特化したルータに、ＭＰＬＳ転送を行わせ、特別なハードウェア回路を追加することなく、デセル化を行うことを課題としている。
【００３２】
【課題を解決するための手段】
本発明は、上記課題を解決するために、ＩＰパケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有したラベル化パケット通信装置であって、宛先を示すラベルから転送先情報及びクラス情報を解決するＭＰＬＳ解決回路と、経路解決と、ラベル処理、クラス解決を行うフロー検出回路と、解決不能のパケット又は特殊パケット（Ｏｐｔｉｏｎａｌ  Ｈｅａｄｅｒ）だけをＦＥ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ）に転送することにより、前記ＦＥ転送によるスループット劣化問題を回避する手段を有する。
【００３３】
また、本発明は、ＩＰパケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有したラベル化パケット転送処理方法であって、宛先を示すラベルから転送先情報及びクラス情報をＭＰＬＳ解決回路により解決し、経路解決と、ラベル処理、クラス解決をフロー検出回路で行い、解決不能のパケット又は特殊パケット（Ｏｐｔｉｏｎａｌ  Ｈｅａｄｅｒ）だけをＦＥ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ）に転送し、前記ＦＥ転送によるスループット劣化問題を回避する。
【００３４】
また、本発明は、ＩＰネットワークのＩＰパケットとマルチレイヤクラスを識別してラベル化したラベル化パケットとを処理するパケット通信装置において、複数のパケットを送受信する回線カードと該回線カードに接続されて宛先向けにスイッチングするスイッチ装置と、該スイッチ装置に接続されたフォワーディングエンジンカードとを備え、前記ＩＰパケットは前記回線カード内のメモリに格納された後前記ＩＰパケットのヘッダー部につき前記スイッチ装置を介して前記フォワーディングエンジンカード内の経路検索処理部で経路設定され、設定された経路情報は前記フォワーディングエンジンカードから前記スイッチ装置を介して前記設定された経路情報を前記ＩＰパケットのヘッダー部と変換されて前記宛先の回線カードに出力され、前記ラベル化パケットは前記回線カード内のメモリに格納された後前記ラベルにつき前記スイッチ装置を介して前記フォワーディングエンジンカードをカットスルーして前記宛先の回線カードに出力される。
【００３５】
また、本発明は、ＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）パケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有した装置であり、またＩＰパケットスイッチ機能とＡＴＭクロスコネクト機能とを有する従来ルータの機能アーキテクチャを踏襲し、低コストで従来ルータをＬＳＲ（Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ  Ｒｏｕｔｅｒ）に機能拡張する際において、柔軟な移行が可能（ｓｅａｍｌｅｓｓ）であり、汎用性に優れたパケット転送処理方式および通信装置を提供する。
【００３６】
また、本発明は、ＩＰ網のようなパケット通信において、宛先を示すラベルから転送先情報やクラス情報を解決するハードウエア回路であり、下記機能を実現する手段を有する。
（１）ラベル化パケットは、装置内にてカットスルー転送し、ＩＰパケットはＦＥ経由の転送を実施しても、仮想入力キュー（Ｖｉｒｔｕａｌ  Ｉｎｐｕｔ  Ｑｕｅｕｉｎｇ：  ＶＩＱ）部で、パケットに組み立て直す機能が働くようにする。
（２）フロー検出回路で、経路解決、ラベル処理、クラス解決を行って、解決不能のパケットや特殊パケット（Ｏｐｔｉｏｎａｌ  Ｈｅａｄｅｒ）だけを、ＦＥ（Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ）に転送することにより、ＦＥ転送によるスループット劣化問題を回避する。
【００３７】
従来例では、宛先ＩＰアドレスから転送先情報を解決するために、全てスイッチ経由でＦＥに転送していたが、本発明では、ラベル化パケットとＩＰパケットを識別し、ラベル化パケットはラインカード内の専用エンジンにて経路解決を行い、ＩＰパケットは、ＦＥ転送するという振分手段を有する。
【００３８】
従来例では、特定ＶＣ（Ｖｉｒｔｕａｌ  Ｃｏｎｎｅｃｔｉｏｎ）を持つＡＴＭセルについては、ＦＥを経由しない転送を実施する為のセルブリッジ機能を有しているが、その機能は、単なるセルスイッチであり、デセル化（セルをパケットに再構築する）機能は有していない。そのため、ＦＥデセル化の為の特別なハードウェア回路の追加または改版を必要とする等の欠点があるが、本発明では、ＦＥを経由しないカットスルー転送系においても、現行のデセル化回路を機能させる手段を有する。
【００３９】
【発明の実施の形態】
本発明の実施形態について、図面を参照し詳細に説明する。  図１は、本発明を適用する装置構成を示した説明図である。
【００４０】
本実施形態による装置は、従来の高速ルータアーキテクチャーを継承した構成であり、例えばバックボーンに置かれることを前提とした高速・高帯域のコアルータであり、専用のパケット処理ハードウエア回路等の主信号入出力部を有する回線カード（Ｌｉｎｅ  Ｃａｒｄ）（１ａ）と経路検索処理部を有する  Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅ  （ＦＥ）カード（１ｂ）と、Ｎ×Ｎクロスバ方式によるスイッチファブリック（１ｄ）から構成される。
【００４１】
スイッチファブリック（１ｄ）は、クロスバスイッチ（Ｓｗｉｔｃｈ  Ｄａｔａ  Ｐａｔｈ  （ＤＰ））（１ｄ１）、および接続調停回路（Ｓｗｉｔｃｈ  Ａｌｌｏｃａｔｏｒ（ＳＡ））（１ｄ２）を備える。
【００４２】
ＤＰ（１ｄ１）は、クロスバ方式によるＮ入力ポート×Ｎ出力ポート構成のスイッチである。
【００４３】
接続調停回路ＳＡ（１ｄ２）は、単位スイッチサイクル毎に、全てのファンクションカード（最大Ｎ枚）からのスイッチ接続要求、または、パケット受信拒否通知に基づき、クロスバスイッチＤＰ（１ｄ１）に対して、Ｎ×Ｎスイッチングポートの接続を決定する機能を有する。
【００４４】
ファンクションカードは、高速性を重視するフォワーディング処理部と、多様性を重視したルーティング処理部を分離し、フォワーディングテーブルを用いてフォワーディング処理（いわゆる経路検索処理）を、フォワーディングエンジン（ＦＥ）（１ｂ）にて行う。ネットワークプロセッサカード（１ｃ）は、ルーティングテーブルを用いて、ルーティング処理（経路テーブル作成処理）をネットワークプロセッサ（ＮＰ）（１ｃ）で行う。
【００４５】
ファンクションカード（ＦＥまたはラインカード：１ａ，１ｂ）のスイッチインタフェース部は、スイッチファブリック（Ｓｗｉｔｃｈ  Ｄａｔａ  Ｐａｔｈ  （ＤＰ）、および、Ｓｗｉｔｃｈ  Ａｌｌｏｃａｔｏｒ（ＳＡ））との共通インタフェースとして、スイッチインタフェース部を有し、上記スイッチインタフェース部は、入力インタフェース（パケットを外部から受信）に備えるブロックをＴＳＵ（Ｔｏ  Ｓｗｉｔｃｈ  Ｕｎｉｔ）（１ａ２）と呼び、出力インタフェース（パケットを外部へ送信）に備えるブロックをＦＳＵ（Ｆｒｏｍ  Ｓｗｉｔｃｈ  Ｕｎｉｔ）（１ａ３）と呼ぶ。
【００４６】
図２は、本発明で適用するスイッチインタフェース部の要部構成を示すブロック図である。ＴＳＵ（１ａ２）には、全ての宛先ポート毎（Ｔｏ＃１−Ｔｏ＃Ｎ）に仮想出力キュー（Ｖｉｒｔｕａｌ  Ｏｕｔｐｕｔ  Ｑｕｅｕｉｎｇ：ＶＯＱ）を備え、従来のクロスバースイッチの弱点であったＨＯＬ（Ｈｅａｄ  ｏｆ    Ｌｉｎｅ）ブロッキング現象によるスイッチ効率低下の問題を解消し、理論上１００％のスイッチ効率を有するノンブロッキングスイッチインタフェースである。
【００４７】
図２において、ファンクションカード（１ａ）には、ＴＳＵによる主信号入出力処理部からパケットを受けるルートリクウェスト（ＲＲ）とペイロードメモリにペイロード部を一時的に格納してヘッダ部の宛先をそれぞれＴｏ＃ｎとして各ポートからルート設定のためにクロスバスイッチに出力する。また、ファンクションカード（１ａ）には、クロスバスイッチ（１ｄ）から各ポートに受信した各パケットからペイロード部を一時的にペイロードメモリに格納すると共に、ヘッダ部の宛先を順次Ｆｍ＃ｎとして、主信号入出力処理部（１ａ１）に出力する。また、アップデートヘッダー（ＵＨ）は、ルートリクウェストＲＲを有するＴＳＵに出力する。
【００４８】
各スイッチサイクルにおける転送単位は、固定長（この単位を、Ｐａｇｅと呼ぶ）であり、パケット長に依らず、効率よくかつ低遅延でスイッチング可能である。
【００４９】
ＦＳＵ（１ａ３）にも、ＴＳＵ相当の全送信元ポート毎の仮想入力キュー（Ｖｉｒｔｕａｌ  Ｉｎｐｕｔ  Ｑｕｅｕｉｎｇ）を備え、上記スイッチング単位として定義したＰａｇｅを元のパケットに再構築する機能を有している。
【００５０】
全ての宛先ポート毎（Ｔｏ＃１−Ｔｏ＃Ｎ）に備えたＴＳＵ側の仮想出力キュー管理の概念を図３に即して説明する。各ポートについて、各仮想出力キューには、＃１，＃２…、＃Ｎの各宛先カード毎の専用領域が与えられ、該当キューのｐａｇｅ格納数をカウントすると共に、Ｐａｇｅデータが格納されているメモリアドレスのリンクリストを管理する。左記管理において、該当キューのＰａｇｅ格納領域が格納容量の閾値に達すると、そのｐａｇｅが対応するパケットは廃棄キューとして、廃棄処理される。
【００５１】
図３において、Ｈｉｇｈ、Ｌｏｗは、ＶＯＱ（ＴＳＵ）部におけるキューイング優先度を示している。Ｒｏｕｔｅ    Ｒｅｑｕｅｓｔ（ＲＲ）オブジェクト内に収容される優先値に応じて、ＲＲを指定ＦＥのスロット番号用キューのＨｉｇｈ／Ｌｏｗいずれのキューに入れるか、又は廃棄キューに入れるかが決定される。Ｈｉｇｈキューに格納されたパケットは、Ｌｏｗキューに格納されたパケットよりも絶対的に優先制御される。従って、Ｌｏｗキューに格納されたパケットに対する処理が許容されるのは、Ｈｉｇｈキューにパケットが格納されていない場合に限られる。
【００５２】
図５に示すように、ラインカード（１ａ）の主信号入出力部（１ａ１）は、インタフェース種別として例えばＰＯＳ（ＰＰＰ  ｏｖｅｒ  ＳＯＮＥＴ）を想定した場合、ＰＨＹフレーマ（５ａ）、ＰＰＰフレーム終端部（５ｂ）、ＭＰＬＳエンジン（受信側）（５ｃ）、ＴＳＵ制御部（５ｄ）、ＭＰＬＳエンジン（送信側）（５ｆ）、ＦＳＵ制御部（５ｅ）より構成される。
【００５３】
ＰＨＹフレーマ（５ａ）は、各速度のＳＯＮＥＴ／ＳＤＨインタフェースを収容し、ＳＯＮＥＴ／ＳＤＨフレームを終端し、ＳＯＮＥＴ／ＳＤＨペイロード上にマッピングされたＨＤＬＣフレームを終端する機能を有する。
【００５４】
ＰＰＰ（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ  Ｐｒｏｔｏｃｏｌ）フレーム終端部（５ｂ）は、受信側の処理として、ＨＤＬＣフレームの情報フィールドにマッピングされたＰＰＰパケットを終端する機能を有する。具体的には、ＰＰＰヘッダのプロトコルＩＤをチェックし、ＩＰパケット、ラベル化パケットと、その他制御パケットを識別し、ＩＰパケット、ラベル化パケットはヘッダ情報をＭＰＬＳエンジン部（５ｃ）に送信し、ＩＰパケット、ラベル化パケット以外の制御パケットについては、例えばカード搭載のＣＰＵ（図示していない）に転送し、各プロトコル種別で要求される処理を行う。送信側の処理として、ＩＰパケット、ラベル化パケットの他にＰＰＰリンクの状態、リンクの使用状態に応じて対向装置側に制御パケットを送信する。本ブロックにおいて、充分なバッファが実装可能である場合は、可変長パケットをｐａｇｅ分割する機能を具備してもよい。
【００５５】
受信側のＭＰＬＳエンジン（５ｃ）では、ＴＳＵ（１ａ２）のメモリに格納される前段階で、宛先および通信品質を明示するパケットヘッダ［ＩＰｖ４パケットの場合は、ＩＰｖ４ヘッダ（２０バイト）とその上位プロトコルヘッダの任意の組合わせ、ラベル化パケットの場合は、複数枚のラベル情報を含むＳｈｉｍ−Ｈｅａｄｅｒ）］の各フィールドを参照し、転送先カードの実装位置番号および物理ポート番号を取得する経路解決、あるいは該パケットの属するクラスコード解決（Ｃｌａｓｓｆｉｅｒ）、監視処理（Ｐｏｌｉｃｅｒ）をＭＰＬＳラベル処理として行い、主信号パケットのオーバーヘッド部、あるいは、パケット情報格納セルにマッピングする（図９Ａ、図９Ｂに即して、後述する。）。
【００５６】
解決対象となる各エントリは、メモリに登録されており、エントリの内容は、パケットフロー識別子、ラベル識別子、ネットワークポリシー等より定義される付加価値情報等を含み、この表引き（メモリに対する読み出し処理）により、該パケットが属するサービス品質や転送先のファンクションカード番号が導き出される。
【００５７】
ＴＳＵ制御部（５ｄ）では、ＩＰパケット受信部（１ａ）より受信したｐａｇｅデータと、ＩＰ−ＱＯＳクラス決定部（１ｅ）において解決した該パケットに対応するクラスコードにより、スイッチに対して優先制御を行う。
【００５８】
以降、スイッチインタフェース部であるＶＯＱ制御のＴＳＵ（１ａ２）に、ｐａｇｅデータが受け渡される。本ブロックの構成は、図２に即して説明済である。クロスバスイッチを介して、受信したＰａｇｅデータは、ＦＳＵ（１ａ３）のメモリに格納する。ＶＩＱ制御のＦＳＵでは、パケットを構成する全てのｐａｇｅデータの受信が完了すると、パケット毎にその仮想処理単位として”Ｏｂｊｅｃｔ”と呼ぶ固定長のパケット情報格納セルを生成する。
【００５９】
送信側のＭＰＬＳエンジン（５ｆ）では、ＦＳＵ（１ａ３）が生成したｏｂｊｅｃｔを取り込み、メモリに格納する。左記メモリは、受信側のＭＰＬＳエンジン（５ｃ）にて解決したクラスコード別にキュー管理されており、高優先クラスのｏｂｊｅｃｔより、優先的にメモリから読み出され、ＦＳＵ制御部（５ｅ）に受け渡すといった優先スケジューリングを実行する。
【００６０】
ＦＳＵ制御部（５ｅ）では、受信したｏｂｊｅｃｔを元にＦＳＵのメモリからｐａｇｅ単位にデータを読み出してＩＰパケットに再構築し、ＰＰＰフレーム終端部（５ｂ）で更にＰＰＰフレームにカプセル化される。
【００６１】
図６は、ＭＰＬＳエンジン部［受信側］の要部説明図である。受信側のＭＰＬＳエンジン部（５ｃ）は、入力データの各要素を、それぞれの先頭位置パルスにてラッチするラッチ回路（６ａ）、前記ラッチした各要素のエラーの有無を判定するエラー判定回路（６ｂ）、ラベル化パケットの場合は、ラベル変換処理、経路決定処理、クラス決定処理を、外部メモリの検索により実施する検索回路（６ｃ）、あるいは、ラベル化パケットでない（ＩＰパケットの）場合は、受信したＩＰパケットのヘッダ情報（ＩＰヘッダに代表されるレイヤ３情報、およびその上位レイヤに相当するＴＣＰ／ＵＤＰヘッダに代表されるレイヤ４情報の組合わせ）を検索キーとして、メモリアクセスし、解決対象となるクラス識別子を取得する検索回路（６ｃ）、クラス毎に設定された転送可能容量を超えるような過剰なトラヒックの流入を監視し、転送可能容量を超える場合は、該当クラスのパケットを廃棄、あるいは、転送優先度を下げる制御を実施するポリシング回路（６ｄ）、解決した各要素をリタイミングして、次段ブロックであるＴＳＵ制御部（５ｄ）に出力するリタイミング回路（６ｅ）、ネットワークプロセッサＮＰとインタフェースする監視制御回路（６ｆ）より構成される。
【００６２】
検索回路（６ｃ）は、複数のＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）とＳＲＡＭが接続され、該パケットがどのようなルールに基づいてクラス分けされるかという条件情報（ルールリスト）がＣＡＭに設定され、左記ルールリストによって決定付けられる動作情報（アクションリスト）がＳＲＡＭに設定されている。
【００６３】
ネットワークプロセッサＮＰは、監視制御回路（６ｆ）経由にて装置内の現在運用中のルールリストをＣＡＭから読み出す機能、現在運用中のアクションリストをＳＲＡＭから読み出す機能、ルールリスト／アクションリストの運用／非運用を切り替える機能を有する。
【００６４】
本発明の実施形態について、その動作例を示す。説明を簡略化するため、具体例に沿って説明する（図４：装置機能説明図）。
【００６５】
図４は、本発明を適用する図１に示した装置の機能を示した説明図であり、同図に即して装置内におけるＩＰパケットの転送手順について説明する。
【００６６】
（１）受信フェーズ（Ｒｅｃｅｉｖｉｎｇ  ｐｈａｓｅ）
Ｌｉｎｅ  Ｃａｒｄの回線から入力したＩＰパケットを、Ｐａｇｅ  に分割し、左記をＴＳＵのペイロードメモリに蓄積する。
【００６７】
（２）Ｒｏｕｔｅ  Ｒｅｑｕｅｓｔフェーズ（Ｒｏｕｔｅ  ｒｅｑｕｅｓｔ  ｐｈａｓｅ）
ラインカード（Ｌｉｎｅ  Ｃａｒｄ）は、ＴＳＵのペイロードメモリに保存されたＩＰパケットの宛先を解決するために、ＴＳＵのメモリからこのＩＰパケットを構成する先頭Ｐａｇｅ（ＩＰパケットのヘッダ情報が含まれている）のみを取り出して、上記をＲｏｕｔｅ  Ｒｅｑｕｅｓｔ  Ｐａｇｅとしてスイッチ経由にてＦｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅに転送する。Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅは、Ｌｉｎｅ  Ｃａｒｄから受信したＲｏｕｔｅ  Ｒｅｑｕｅｓｔ  ＰａｇｅをＦＳＵのペイロードメモリに保存する。
【００６８】
（３）Ｆｏｒｗａｒｄｉｎｇフェーズ  （Ｆｏｒｗａｒｄｉｎｇ  ｐｈａｓｅ）
Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅは、ＦＳＵのメモリからＲｏｕｔｅ  Ｒｅｑｕｅｓｔ  Ｐａｇｅを読み出し、上記を経路検索処理部  （Ｆｏｒｗａｒｄｉｎｇ処理部）で、ＩＰパケットの宛先となるＬｉｎｅ  Ｃａｒｄを解決し、さらに、Ｒｏｕｔｅ  Ｒｅｑｕｅｓｔ  Ｐａｇｅを変更したＵｐｄａｔｅｄ  Ｈｅａｄｅｒ  Ｐａｇｅを作成し、ＴＳＵのメモリに保存する。
【００６９】
（４）Ｕｐｄａｔｅｄ  Ｈｅａｄｅｒフェーズ（Ｕｐｄａｔｅｄ  ｈｅａｄｅｒ  ｐｈａｓｅ）
Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅは、ＴＳＵのペイロードメモリからＵｐｄａｔｅｄ  Ｈｅａｄｅｒ  Ｐａｇｅを取り出し、上記をＲｏｕｔｅ  Ｒｅｑｕｅｓｔ  Ｐａｇｅを送信したＬｉｎｅ  Ｃａｒｄに返送する。Ｌｉｎｅ  Ｃａｒｄは受信したＵｐｄａｔｅｄ  Ｈｅａｄｅｒ  ＰａｇｅをＦＳＵのペイロードメモリに一時保存したあと、ＦＳＵのメモリからＴＳＵのメモリにＵｐｄａｔｅｄ  Ｈｅａｄｅｒ  Ｐａｇｅを転送する。
【００７０】
（５）Ｐａｇｅ転送フェーズ（Ｐａｇｅ  ｔｒａｎｓａｃｔｉｏｎ  ｐｈａｓｅ）
Ｌｉｎｅ  Ｃａｒｄは、ＴＳＵペイロードメモリに保存されているＩＰパケットの全てのＰａｇｅを宛先Ｌｉｎｅ  Ｃａｒｄに向けて送信する。その際、ＩＰパケットの先頭Ｐａｇｅは、Ｆｏｒｗａｒｄｉｎｇ  Ｅｎｇｉｎｅから返されたＵｐｄａｔｅｄ  Ｈｅａｄｅｒ  Ｐａｇｅに置き換えて転送する。Ｐａｇｅを受信した宛先のＬｉｎｅ  ＣａｒｄではこのＰａｇｅをＦＳＵのペイロードメモリに一時保存する。
【００７１】
（６）送信フェーズ（Ｓｅｎｄｉｎｇ  ｐｈａｓｅ）
パケット全体を受信したＬｉｎｅ  Ｃａｒｄは、ＦＳＵのペイロードメモリからＰａｇｅを読み出し、回線に対応したパケットに変更して送信する。
【００７２】
上記に示した転送手順において、ＩＰパケットは、図示した（１）⇒（２）⇒（３）⇒（４）⇒（５）⇒（６）の転送手順を行うが、ラベル化パケットは、図示したＦＥへの転送ｐｈａｓｅである（２）（３）（４）は、カットスルーされるべく、転送処理が実施される。
【００７３】
図７は、検索回路（６ｃ）内での動作を説明するためのＭＰＬＳ解決エントリ対応関係を示した図面である。
【００７４】
説明を簡素化する為に、経路解決およびラベル処理を、グループ化し（「一括り」とし）、上記経路解決処理とクラス解決とは参照する要素を分離している。
【００７５】
経路解決処理においては、入力ラベル値（例えば、２０ビット）あるいは、入力ラベル値および入力ポート番号の組情報から、経路情報と出力ラベル値（例えば、２０ビット）を解決する。後述するテーブル参照においては、例えばＣＡＭに対するサーチ処理で実現できる。
【００７６】
解決する経路情報とは、出力するラベル化パケットに付与する出力ラベル値と、該ラベルの挿入／変換／削除を明示するアクションコードと、装置内スイッチングに必要となる宛先ポート番号と、コピー先の宛先ポート番号を示すコピー情報等が含まれる。
【００７７】
ネットワーク内の品質のＱＯＳ情報を定義した“クラス情報”は、ラベル化パケットのヘッダ部に収容されるＥＸＰ（Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｕｓｅ）フィールドをキー（アドレス）としたメモリ読み出しを行えばよく、極小容量のメモリ配備にて実現可能である。
【００７８】
具体的には、ラベルを付したパケットはＭＰＬＳ（ｏｌｄ）のヘッダー（３２ビット）と入力ポート番号とを対として、ＭＰＬＳ（ｏｌｄ）のヘッダーはＭＰＬＳ（ｏｌｄ）ラベル２０ビットと入力ポート番号とを対として、ラベル処理と経路解決処理とに処理分割され、ラベル処理によって、ＭＰＬＳ（ｎｅｗ）２０ビットと、アクションコードとを出力し、経路解決処理から、パケット種別と宛先ポート番号とコピー情報と廃棄情報とに分割して出力される。また、入力ポート番号は、入力ポート番号とＥｘｐ３ビットとを対として、一つはＤＳ−ＰＨＢコード解決処理を行い、クラス情報を出力し、他は出力（Ｅｘｐ）３ビットとなる。また、Ｐｅｒ−Ｉｎｔｅｒｆａｃｅ−Ｌａｂｅｌ−Ｓｐａｃｅをサポートしない場合は、ラベル処理、及び経路解決処理にて、入力ポート番号の情報（Ｐｏｒｔ）は不要である。
【００７９】
図７に示したＭＰＬＳ解決エントリ（受信部）対応を実現する為のテーブル構成（Ｋｅｙ  ＆  Ｃｏｎｔｅｎｔｓ）の詳細を、図１２（１）〜（４）に示す。ＭＰＬＳエンジン（５ｃ）には、前述した通り、複数のＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）とＳＲＡＭとが接続され、該パケットがどのようなルールに基づいてクラス分けされるかという条件情報（ルールリスト）がＣＡＭに設定され、左記ルールリストによって決定付けられる動作情報（アクションリスト）がＳＲＡＭに設定されいる。ＣＡＭ検索によって得られるヒットアドレスは、ＳＲＡＭへのアドレスポインタとして使用し、最終的に該パケットに対するアクション（あるいは、ふるまい）リストが得られる。
【００８０】
クラス解決処理は、運用によりいくつかの形態が考えられ、パケットヘッダ内ＥＸＰ情報のみで一意に決定してもよいし、ラベルとＥＸＰの組合わせで決定してもよい。なお廃棄処理と対応付けを行う方法、ラベルのみでクラス識別、ＥＸＰのみで廃棄処理を実行する方法等の運用形態があり得る。いずれの場合も、少量のメモリを配備するか、ＣＡＭエントリとしてラベル情報とＥＸＰの組合わせを事前登録しておけばよい。
【００８１】
図８に図６に示したＭＰＬＳエンジン（受信側）部のタイムチャートを示し、この動作を詳細に説明する。図８において、各ＣＰＵを有するラッチ回路６ａ、検索回路６ｃ、リタイミング回路６ｅ等のクロック信号と、パケットの先頭位置パルスと、ラッチ回路６ａから出力されるタイミングパルスをそれぞれ示している。
【００８２】
ラッチ回路（６ａ）は、ＩＰパケットまたはラベル化パケットのヘッダ部をそれぞれの先頭位置パルス、あるいは、回路内部で生成したタイミングパルスでラッチする。［図８−１］
ラッチ対象データは、ラベル化パケットの場合、入力ラベル値、ＥＸＰ値、入力ポート番号、パケット長である。パケット長は、装置内のオーバーヘッド分を加算した後、ｐａｇｅ単位に正規化して管理を簡素化することによって、回路規模を縮小しても良い。［図８−２］
検索回路（６ｃ）は、ラッチした入力ラベル値、または、入力ラベル値と入力ポート番号の組を検索データとして、ＣＡＭに与え［図８−３］、（ルールリストの）検索処理を行い、ＣＡＭのヒットアドレスを取得し［図８−４］、更に取得したヒットアドレスをリードアドレスとしてＳＲＡＭをアクセス（読み出し処理）し、アクションリストを取得する［図８−５］。アクションリストは、出力ラベル値、動作コード、出力ポート番号、ヘッダ更新情報、フィルタリング情報等を含む。［図８−６］
ポリシング処理後のクラス更新情報［図８−７］、判定結果情報（廃棄／非廃棄）［図８−８］は、前述のアクションリストと共にリタイミング処理後、出力情報（５ｃ＃ｏｕｔ）として、出力フレームパルスと共に次段ＴＳＵ制御部（５ｄ）に出力する。［図８−９］
図９Ａ、図９Ｂは、ＭＰＬＳエンジン部（５ｃ）が解決したアクションリスト情報（５ｃ＃ｏｕｔ）を受信したＴＳＵ制御部（５ｄ）でのマッピング処理を示している。図９Ａは、ラベル化パケットのマッピング例であり、図９Ｂは、ＩＰパケットのマッピング例である。
【００８３】
本発明において、図５に示すＭＰＬＳエンジン受信側（５ｃ）は、外付けメモリとして、ＣＡＭ及びＳＲＡＭと接続される。ＣＡＭには主に条件情報、ＳＲＡＭにはアクション情報が記述される。ＭＰＬＳエンジン受信側（５ｃ）では、受信したパケットがＩＰパケットである場合には、そのＩＰパケットに基づいて、ＣＡＭ、ＳＲＡＭを検索し、そのＩＰパケットに対するキュー優先度、廃棄／通過処理（フィルタリング）、ＳＷ優先／非優先処理、ＤｉｆｓｅｒｖのＤＳＣＰ値の付与等の処理が導き出される。
【００８４】
一方、受信したパケットがラベル化パケットの場合には、そのラベル化パケットに基づいて、ＣＡＭ、ＳＲＡＭを検索し、そのラベル化パケットに対する処理アクション（ラベルのＳＷＡＰ又はＰＯＰ処理）が追加され、更に、ＩＰパケットの場合と同様に、キュー優先度、廃棄／通過処理（フィルタリング）、ＳＷ優先／非優先処理、ＤｉｆｓｅｒｖのＤＳＣＰ値の付与等の処理が導き出される。
【００８５】
アクションリストは、ＭＳＬＰエンジン受信側（５ｃ）が解決するＩＰパケット又はラベル化パケットに対するアクション情報のリストである。又、ＴＳＵ制御ブロック（５ｄ）により実施されて実際にパケットに反映される処理が、アクションマップリストマッピングである。
【００８６】
図９Ａについては、説明を簡素化する為に、ラベル処理（ＰＵＳＨ／ＳＷＡＰ／ＰＯＰ）のうち、ラベルＳＷＡＰ処理のみ例示しているが、ラベルＰＯＰ／ＰＵＳＨ処理においても、同等の処理となる。図９Ａにおいて、ＭＰＬＳエンジン部（５ｃ）の受信側が出力するアクションリストは、左上のＷｏｒｄ０−２に示す３行分であり、Ｗｏｒｄ２にラベル化したパケットのラベル符号が添付されており、このリストからＴＳＵ制御部（５ｄ）でのマッピング処理は、左下のラベル化パケット（１枚時）の先頭Ｐａｇｅフォーマット例を示すように、変換される。そのとき、細い線で変換行き先を示すように、各符号の配置がずれてフォーマットされる。
【００８７】
また、図９Ｂにおいて、ＩＰパケット時のアクションリストマッピング例として、図上段のＴＳＵ制御部（５ｄ）の入力パケットである、ラベル化符号のないＩＰパケットから、下段左側に示すフォーマットに変換される。特に、Ｃｈｅｃｋ  ｓｕｍの移動ポイントが大きくずれている。また、下段右側に示すのは、０ビットから１７ビットの詳細な説明図であり、この箇所にパケットのページ数とパケットのオクテット数が挿入されている。
【００８８】
図９Ａと図９Ｂにおける差分（変更ポイント）のみを以下に示す。なお、個々の略語とその意味内容の説明については、図１３に示すとおりである。例えば、Ｔｙｐｅは当該ＯｂｊｅｃｔのＴｙｐｅ（型）を示し、ＦＥ転送とカットスルー転送、廃棄指示等の型があり、ＥｒはＥｒｒｏｒであり、エラーを示し、ＲｏｕｔｅはＲｏｕｔｅである。
【００８９】
次に、図９Ａ、図９Ｂにおいて、
（Ａ）先頭ｐａｇｅマッピング時の差分は以下の通りである。
（１）Ｑｐｒｉ  （Ｑｏｓ  Ｐｒｉｏｒｉｔｙ：クラス識別子）を移動。
（２）Ｂｌｅｎｇｔｈ  （Ｐａｃｋｅｔ  Ｌｅｎｇｔｈ：パケットのデータ長を指定）  を追加。
（３）ＬＣＩフィールドを、Ｄｔａｇ番号に変更。
（４）Ｃａｒｄ  は、Ｍｃａｓｔフィールドに変更。値は固定値
（Ｂ）Ｏｂｊｅｃｔ生成におけるマッピング時の差分は以下の通りである。
（１）Ｔｙｐｅ  フィールドを  ０１  −−−＞  １１  に変更。
（２）ｒｏｕｔｅ  を  宛先のＬｉｎｅ  Ｃａｒｄ  の実装ｓｌｏｔ番号にする。
（３）ｓｃｏｕｎｔ  は、０００１  の固定値
このように、ＴＳＵ制御部（５ｄ）では、入力されたパケットの種類によって、挿入箇所が異なっている。
【００９０】
【発明の効果】
以上説明した本発明によれば、スイッチインタフェース部やスイッチファブリックは、従来ルータのアーキテクチャを踏襲し、ＩＰパケットとラベル化パケットが混在する場合でも、両者のハンドリングが可能となるような  パケット識別手段、パケット振分手段を備えているので、低コストで、従来ルータにラベル化パケットハンドリング機能を具備することが可能となる。
【００９１】
また、ラベル化パケットはラインカード内の専用エンジンにて経路解決を行い、ＩＰパケットは、ＦＥ転送するという振分する手段を有し、更にラベル化パケットは、ネットワーク層よりも下位層の処理でパケットハンドリング（パケット転送）する手段を具備しているので、ラベル化パケットのハンドリングが高速に実行できる。
【００９２】
また、経路検索に伴うスイッチ経由の転送（従来、ｒｏｕｔｅ−ｒｅｑｕｅｓｔ／ｕｐｄａｔｅｄ−ｈｅａｄｅｒの転送がＦＥカード・ラインカード間で発生するというボトルネック箇所）を軽減する手段を具備しているので、スイッチの帯域リソースを効率的に使用でき、転送性能を向上させることが可能である。
【００９３】
また、本発明は、ＩＰパケットと混在するラベル化パケットをネットワークサービス品質（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：  ＱＯＳ）に応じて制御する手段を有した通信装置であるので、ＩＰパケットスイッチ機能とＡＴＭクロスコネクト機能とを有する従来ルータの機能アーキテクチャを踏襲し、前記従来ルータをＬＳＲ（Ｌａｂｅｌ  Ｓｗｉｔｃｈｉｎｇ  Ｒｏｕｔｅｒ）に機能拡張する際において、柔軟な移行が可能（ｓｅａｍｌｅｓｓ）であり、汎用性に優れたパケット転送を実現するラベル化パケット転送処理方式および通信装置となる。
【図面の簡単な説明】
【図１】本発明の基本的な全体構成図である。
【図２】本発明のＴＳＵ・ＦＳＵの要部における説明図である。
【図３】本発明の仮想出力キュー管理のモデル図である。
【図４】本発明の主要部分の装置内転送フローチャート図である。
【図５】本発明のラインカードの構成図である。
【図６】本発明のＭＰＬＳエンジン［受信側］部の内部ブロック図である。
【図７】本発明のＭＰＬＳエンジン［受信部］での解決エントリ対応の説明図である。
【図８】本発明の図６に示すブロック図のタイミングチャートである。
【図９Ａ】本発明のＴＳＵ制御部（５ｄ）でのマッピングであり、ラベル化パケットの場合の説明図である。
【図９Ｂ】本発明のＴＳＵ制御部（５ｄ）でのマッピングであり、ＩＰパケットの場合の説明図である。
【図１０】本発明及び従来例のＭＰＬＳドメイン内の転送メカニズムである。
【図１１】本発明及び従来のＭＰＬＳ−ＤｉｆｆＳｅｒｖのネットワークモデルである。
【図１２Ａ】本発明によるＭＰＬＳエンジン［受信側］のテーブル構成例である。
【図１２Ｂ】本発明によるＭＰＬＳエンジン［受信側］のテーブル構成例である。
【図１２Ｃ】本発明によるＭＰＬＳエンジン［受信側］のテーブル構成例である。
【図１２Ｄ】本発明によるＭＰＬＳエンジン［受信側］のテーブル構成例である。
【図１２Ｅ】本発明によるＭＰＬＳエンジン［受信側］のテーブル構成例である。
【図１３Ａ】本発明に使用する略語と意味と説明文の表である。
【図１３Ｂ】本発明に使用する略語と意味と説明文の表である。
【符号の説明】
１ａ    ファンクションカードの回線カード
１ａ１    主信号入出力部
１ａ２    ＴＳＵ
１ａ３    ＦＳＵ
１ｂ    ファンクションカードのフォワーディングエンジンカード（ＦＥ）
１ｃ    ネットワークプロセッサカード
１ｃ１  プロトコル処理部
１ｄ    スイッチファブリック
１ｄ１    Ｎ×Ｎクロスバスイッチ
１ｄ２  接続調停回路（アロケータ）
５ａ  物理層（ＰＨＹ）フレーマ
５ｂ    ＰＰＰフレーム終端
５ｃ    ＭＰＬＳエンジン受信部
５ｄ    ＴＳＵ制御部
５ｅ    ＦＳＵ制御部
５ｆ  ＭＰＬＳエンジン送信部
６ａ    パルサー（Ｐａｒｓｅｒ）ラッチ回路
６ｂ    チェッカー（Ｃｈｅｃｋｅｒ）エラー判定回路
６ｃ    シーチャ（Ｓｅａｒｃｈｅｒ）探索回路
６ｄ  ポリサー（Ｐｏｌｉｃｅｒ）ポリシング回路
６ｅ    リタイミング回路
６ｆ    監視制御回路
１０ａ  入口ルータ（エッジルータ）
１０ｂ    コアルータ（中間ルータ）
１０ｃ    出口ルータ（エッジルータ）
【図１】
0003543953.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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