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　特願２０００−２６５８６９「自己整合コンタクトを有する半導体メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成１３年　４月１３日出願公開、特開２００１−１０２５５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯　
　本願は、平成１２年９月１日（パリ条約による優先権主張１９９９年９月２日、大韓民国）の出願であって、平成１８年２月２７日付けで拒絶査定がなされ、これに対して同年６月５日に拒絶査定に対する審判請求がなされるとともに、同年７月５日に手続補正がなされ、その後、当審において平成２０年７月４日付けで審尋がなされ、同年１０月８日に回答書が提出されたものである。
　　
２．平成１８年７月５日付けの手続補正について　
［補正却下の決定の結論］　
　平成１８年７月５日付けの手続補正（以下、「本件補正」という。）を却下する。　
［理由］　
（１）本件補正の内容　
　本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、補正前の特許請求の範囲の請求項１ないし１８を補正後の特許請求の範囲の請求項１ないし１８と補正し、補正前の発明の詳細な説明の０００９段落、００１０段落及び００１３段落を補正するものであり、補正後の請求項１、２、９及び１０は以下のとおりである。
（補正後の請求項１）
「【請求項１】　半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、
　前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、
　前記第１開口部及び第２開口部を各々埋立てる導電性の第１パッド層及び第２パッド層と、
　前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と、
　前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、
　前記ビットラインの両側壁に形成された絶縁性スペーサと、
　前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
　前記ビットライン間の前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージノードコンタクト、および当該ストレージノードコンタクトと接触するストレージ電極と、を含んでおり、
　前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されていることを特徴とする自己整合コンタクトを有する半導体メモリ装置。」
（補正後の請求項２）
「【請求項２】　前記ビットラインは、
　タングステン層とＴｉＮ層との積層物より形成されていることを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。」
（補正後の請求項９）
「【請求項９】　ゲート絶縁膜を介して半導体基板の活性領域上に一定間隔及び一定方向に複数のゲート電極を形成する段階と、
　前記ゲート電極が形成された半導体基板上に第１絶縁膜を形成した後、前記半導体基板の活性領域を露出させる第１開口部及び第２開口部をそれぞれ少なくとも一つ以上形成する段階と、
　前記第１開口部及び第２開口部を導電性物質で埋立てて第１パッド層及び第２パッド層を形成する段階と、
　前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に第１層間絶縁膜を形成した後、前記第１パッド層の表面を露出させる第３開口部を前記第１層間絶縁膜に形成する段階と、
　前記第３開口部を埋立てると同時に、前記第３開口部に埋立てられる部分と一体化しながら前記ゲート電極と直交する方向に前記第１層間絶縁膜上に延びる複数個のビットラインを形成する段階と、
　前記ビットライン上及び第１層間絶縁膜上に絶縁膜を蒸着した後、ビットラインの上部及び前記第１層間絶縁膜上の前記絶縁膜を除去して前記ビットラインの両側壁のみに絶縁性スペーサを形成する段階と、
　前記絶縁性スペーサが形成されたビットライン上及び第１層間絶縁膜上に第２層間絶縁膜を形成した後、前記絶縁性スペーサに自己整合させて前記第２パッド層の表面を露出させる第４開口部を形成する段階と、
　前記第４開口部を導電性物質で埋立てながら前記第２層間絶縁膜上に前記導電物質を形成した後にパターンニングすることによって、前記第２パッド層と電気的に接続するストレージノードコンタクト、および当該ストレージノードコンタクトと接触するストレージ電極を一体化して形成する段階と、
　を含む自己整合コンタクトを具備する半導体メモリ装置の製造方法。」
（補正後の請求項１０）
「【請求項１０】　前記ビットラインは、タングステン層とＴｉＮ層との積層物で形成することを特徴とする請求項９に記載の自己整合コンタクトを具備する半導体メモリ装置の製造方法。」
　　
（２）補正内容の整理
　特許請求の範囲についてなされた本件補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１の「前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成された第１層間絶縁膜と」を、補正後の請求項１の「前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と」と補正すること。
〈補正事項２〉
　補正前の請求項１の「前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」を、補正後の請求項１の「前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」と補正すること。
〈補正事項３〉
　補正前の請求項８の「タングステン、チタン、またはタングステンとチタン窒化物との積層物より形成されている」を、補正後の請求項８の「タングステン層とＴｉＮ層との積層物より形成されている」と補正し、項番を繰り上げ、補正前の「請求項８」を補正後の「請求項２」と補正するとともに、補正前の請求項２ないし７の項番を繰り下げ、引用する請求項の項番を補正すること。
〈補正事項４〉
　補正前の請求項９の「第３開口部を形成する段階と」を、補正後の請求項９の「第３開口部を前記第１層間絶縁膜に形成する段階と」と補正すること。
〈補正事項５〉
　補正前の請求項９の「前記第３開口部を埋立てながら、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に複数本のビットラインを形成する段階と」を、補正後の請求項９の「前記第３開口部を埋立てると同時に、前記第３開口部に埋立てられる部分と一体化しながら前記ゲート電極と直交する方向に前記第１層間絶縁膜上に延びる複数個のビットラインを形成する段階と」と補正すること。
〈補正事項６〉
　補正前の請求項１３の「タングステン、チタン、またはタングステンとチタン窒化物との積層物で形成する」を、補正後の請求項１０の「タングステン層とＴｉＮ層との積層物で形成する」と補正し、項番を繰り上げ、補正前の「請求項１３」を補正後の「請求項１０」と補正するとともに、補正前の請求項１０ないし１２の項番を繰り下げ、補正前の請求項１０ないし１２、並びに、１４及び１５の引用する請求項の項番を補正すること。
　
（３）補正の目的の適否及び新規事項の追加の有無について
〈補正事項１及び２について〉
　補正事項１及び２についてなされた補正は、実質的に、補正前の請求項１の「前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分」の態様について、「第１層間絶縁膜」に形成された「前記第１パッド層の表面を露出させる第３開口部に埋立てられる部分と一体化」する構造であることを限定するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定する事項を限定するものであり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）の発明の詳細な説明には、「前記ビットラインを形成する段階は、前記第３開口部を埋立てながら前記第１層間絶縁膜上に導電性物質よりなる導電層を形成する段階」（００１３段落）及び「【００４６】　詳細には、第１層間絶縁膜２７が形成された前記第１絶縁膜２３上に、所定のフォトリソグラフィー工程を実施し、前記第１パッド層２５ａ´を露出させる形態を持った第３開口部（図１５でビットライン層２９と第１パッド層２５ａ´を接続させる部分）をフォトレジストパターンを用いて形成する。次に、第３開口部が形成された第１層間絶縁膜２７の全面に導電物質、例えばタングステン膜を所定厚さで蒸着してビットライン層２９を形成する。」と記載されているから、当初明細書等には、「第１パッド層２５ａ´」を露出させる「第３開口部」を含む「第１層間絶縁膜」と、「第３開口部」を埋立てる導電性物質と一体化して「ビットライン層２９」を形成することが記載されている。よって、補正後の請求項１の「前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜」及び「前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」は、当初明細書等に記載された事項である。したがって、補正事項１及び２についてなされた補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるから、当初明細書等に記載した事項の範囲内でなされたものであり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項３について〉
　補正事項３についてなされた補正は、実質的に、「ビットライン」の態様について、「タングステン、チタン、またはタングステンとチタン窒化物との積層物より形成されている」構造のうち、「タングステン、チタン」「より形成されている」構造を削除し、「タングステン層とＴｉＮ層との積層物より形成されている」構造に限定するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定する事項を限定するものであり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項３についてなされた補正は、前記したとおり、択一的に記載された特定事項のうち、一部を削除するものであるから、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載した事項の範囲内でなされたものであることは明らかであり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項４及び５について〉
　補正事項４及び５についてなされた補正は、前記「〈補正事項１及び２について〉」において検討したのと同様の理由により、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
〈補正事項６について〉
　補正事項６についてなされた補正は、前記「〈補正事項３について〉」において検討したのと同様の理由により、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
　以上のとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第第２号に掲げる事項を目的とする補正を含むものであるから、以下において、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件（独立特許要件）を満たすものであるか否かについて検討する。
　
（４）独立特許要件についての検討
（４−１）補正後の発明
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）は、前記「２．（１）本件補正の内容」の「（補正後の請求項１）」に記載したとおりのものである。
　
（４−２）刊行物に記載された発明
（４−２−１）刊行物１：特開平１０−９８１６２号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開平１０−９８１６２号公報（以下、「刊行物１」という。）には、図１ないし図５とともに以下の事項が記載されている。
「【００７７】このＤＲＡＭのメモリセルを製造するには、まず図１３（図１２のＡ−Ａ’線に沿った断面図）に示すように、ｐ−型の単結晶シリコンからなる半導体基板１を用意し、その表面に選択酸化（ＬＯＣＯＳ）法でフィールド酸化膜２を形成した後、半導体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエル３を形成する。続いて、ｐ型ウエル２にｐ型不純物（Ｂ）をイオン注入してｐ型チャネルストッパ層４を形成した後、フィールド酸化膜２で囲まれたｐ型ウエル３の活性領域の表面に熱酸化法でゲート酸化膜５を形成する。
【００７８】次に、図１４に示すように、メモリセル選択用ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）を形成する。ゲート電極６（ワード線ＷＬ）は、例えば半導体基板１上にＣＶＤ法で多結晶シリコン膜を堆積し、次いでスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャップ絶縁膜となる窒化シリコン膜７をプラズマＣＶＤ法で堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。ゲート電極６（ワード線ＷＬ）の一部を構成する多結晶シリコン膜には、その抵抗値を低減するためにｎ型の不純物（Ｐ）をドープする。ここでゲート電極６（ワード線ＷＬ）の形成に使用するレジストは、頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストである。
【００７９】次に、図１５に示すように、ｐ型ウエル２にｎ型不純物（Ｐ）をイオン注入してゲート電極６（ワード線ＷＬ）の両側のｐ型ウエル２にメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、ドレイン領域）を形成した後、図１６に示すように、ゲート電極６（ワード線ＷＬ）の側面にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ゲート電極６（ワード線ＷＬ）の上部にプラズマＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。
【００８０】次に、図１７に示すように、メモリセル選択用ＭＩＳＦＥＴの上部にＣＶＤ法で酸化シリコン膜１０とＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜１１とを堆積した後、化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；　ＣＭＰ）法でＢＰＳＧ膜１１を研磨してその表面を平坦化する。
【００８１】次に、図１８に示すように、ＢＰＳＧ膜１１上にＣＶＤ法で多結晶シリコン膜１２を堆積した後、頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにして多結晶シリコン膜１２、ＢＰＳＧ膜１１、酸化シリコン膜１０およびゲート酸化膜５をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方（ｎ型半導体領域８）の上部に接続孔１３を形成し、他方（ｎ型半導体領域８）の上部に接続孔１４を形成する。このとき、メモリセル選択用ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）の上部に形成された窒化シリコン膜７と側面に形成された窒化シリコンのサイドウォールスペーサ９は、わずかにエッチングされるだけなので、接続孔１３、１４とゲート電極６（ワード線ＷＬ）との合わせ余裕を設けなくとも、微細な径の接続孔１３、１４が自己整合（セルフアライン）で形成できる。
【００８２】次に、図１９に示すように、接続孔１３、１４の内部に多結晶シリコンのプラグ１５を埋め込む。このプラグ１５は、前記多結晶シリコン膜１２の上部にＣＶＤ法で多結晶シリコン膜を堆積し、この多結晶シリコン膜と多結晶シリコン膜１２とをエッチバックで除去して形成する。プラグ１５を構成する多結晶シリコン膜にはｎ型の不純物（Ｐ）をドープする。プラグ１５は多結晶シリコンの他、例えばＴｉＮ、Ｗ、Ｔｉ、Ｔａなどを埋め込んで形成してもよい。
【００８３】次に、図２０に示すように、ＢＰＳＧ膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、次いで頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにしたエッチングで接続孔１４の上部の酸化シリコン膜１６を除去した後、図２１に示すように、接続孔１４の上部にビット線ＢＬを形成する。ビット線ＢＬは、酸化シリコン膜１６の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャップ絶縁膜となる窒化シリコン膜１７をプラズマＣＶＤ法で堆積した後、同じく頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。
【００８４】次に、図２２に示すように、ビット線ＢＬの側面にサイドウォールスペーサ１８を形成する。サイドウォールスペーサ１８は、ビット線ＢＬの上部にプラズマＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。
【００８５】次に、図２３に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度のＢＰＳＧ膜１９を堆積してリフローした後、頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにしてＢＰＳＧ膜１９および酸化シリコン膜１６をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型半導体領域８）の上部に形成された前記接続孔１３の上部に接続孔２０を形成する。このとき、ビット線ＢＬの上部の窒化シリコン膜１７および側面のサイドウォールスペーサ１８がエッチングストッパとなるので、接続孔２０は、前記接続孔１３、１４と同様、自己整合（セルフアライン）で形成される。
【００８６】次に、図２４に示すように、接続孔２０の内部にプラグ２１を埋め込む。プラグ２１は、ＢＰＳＧ膜１９の上部に例えばスパッタリング法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバックして形成する。プラグ２１は多結晶シリコン、ＴｉＮ、Ｗ、Ｔｉ、Ｔａなどを埋め込んで形成することもできる。
【００８７】次に、プラグ２１の上部に情報蓄積用容量素子を形成する。情報蓄積用容量素子を形成するには、まず図２５に示すように、ＢＰＳＧ膜１９の上部にスパッタリング法などを用いてバリアメタル２２を堆積した後、バリアメタル２２の上部にスパッタリング法で膜厚１７５ｎｍ程度のＰｔ膜２３ａを堆積する。このバリアメタル２２は必ずしも必要ではないが、情報蓄積用容量素子の下部電極材料（Ｐｔ）の拡散を抑えるのに有効である。バリアメタル２２の材料としてはＴｉＮやＴｉなどを使用し、膜厚は２０ｎｍ程度とする。
【００８８】次に、図２６に示すように、Ｐｔ膜２３ａの上部に情報蓄積用容量素子の容量絶縁膜２４を堆積した後、容量絶縁膜２４の上部に情報蓄積用容量素子の上部電極材料であるＰｔ膜２５ａを堆積する。容量絶縁膜２４は強誘電体材料であるＰＺＴをスパッタリング法で堆積し、膜厚は２５０ｎｍ程度とする。Ｐｔ膜２５ａはスパッタリング法で堆積し、膜厚は１００ｎｍ程度とする。容量絶縁膜２４の材料によっては、成膜後に必要に応じて結晶化熱処理を行う。
【００８９】本実施の形態では、情報蓄積用容量素子の電極材料としてＰｔを使用し、容量絶縁膜材料としてＰＺＴＢＳＴを使用する場合について説明するが、これによって本発明が限定されるものではない。
【００９０】不揮発性ＲＡＭなどへの適用も考慮すると、電極材料としてはＰｔの他、Ｉｒ、ＩｒＯ２、Ｒｈ、ＲｈＯ２、Ｏｓ、ＯｓＯ２、Ｒｕ、ＲｕＯ２、Ｒｅ、ＲｅＯ３、Ｐｄ、Ａｕあるいはこれらの積層膜を用いることができる。ＲｕＯ２やＩｒＯ２などはＭＯＣＶＤ法を用いて堆積することにより、カバレージの良好な薄膜を形成することができる。また、その上部に酸素に対するバリア性の高いＲｕ、Ｉｒなどを積層することにより、膜の耐酸化性を向上させることができる。さらに、容量絶縁膜の界面での酸化を抑えることができれば、上部電極材料としてＷ、Ａｌ、ＴｉＮ、Ｔａ、Ｃｕ、Ａｇあるいはこれらの積層膜などを用いることもできる。
【００９１】容量絶縁膜材料としてはＰＺＴの他、ＣＶＤ法で堆積するＴａ２Ｏ５、酸化シリコンあるいは窒化シリコンなどを用いてもよい。また各種強誘電体材料、例えばＰｂＺｒＯ３、ＬｉＮｂＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＭｇＦ４、ＰＬＺＴ、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ４）、Ｙ１系（ＳｒＢｉ２（Ｎｂ，Ｔａ）２Ｏ９）などを用いることもできる。これらの強誘電体材料はスパッタリング法の他、ＭＯＣＶＤ法、ゾル−ゲル法、レーザアブレーション法などを用いて堆積することができる。
【００９２】次に、図２７に示すように、上部電極材料であるＰｔ膜２５ａの上部にベンゾフェノン系ノボラックレジストをスピン塗布して露光、現像を行い、頭部の外周部が丸みを帯びたレジストマスク２７を形成した後、このレジストマスク２７に紫外線を照射しながら約２００℃まで加熱して硬化させる。
【００９３】あるいは、非ベンゾフェノン系ノボラックレジストを露光、現像して頭部の外周部が直角に近いレジストマスクを形成し、このレジストマスクに追加ベーク（２度ベーク）を施して頭部のみにテーパを形成した後、さらに紫外線を照射しながら加熱して硬化させてもよい。
【００９４】次に、図２８に示すように、マグネトロンＲＩＥエッチャーを使用し、レジストマスク２７で覆われていない領域のＰｔ膜２５ａ、容量絶縁膜２４、Ｐｔ膜２３ａおよびバリアメタル２２を順次ドライエッチングすることにより、バリアメタル２２上にＰｔ膜２３ａからなる下部電極２３とＰＺＴ膜からなる容量絶縁膜２４とＰｔ膜２５ａからなる上部電極２５とを積層した情報蓄積用容量素子（キャパシタ）Ｃを形成する。」
　
（ア）刊行物１の図１８より、「接続孔１４」及び「接続孔１３」が、「ソース領域」又は「ドレイン領域」を露出することは明らかである。
（イ）刊行物１の「次いで頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにしたエッチングで接続孔１４の上部の酸化シリコン膜１６を除去した後、図２１に示すように、接続孔１４の上部にビット線ＢＬを形成する。」との記載、及び図２１より、「酸化シリコン膜１６」に、「接続孔１４」に埋め込まれた「プラグ１５」の表面を露出させる孔が形成されることは明らかである。
（ウ）刊行物１の図１２より、「ビット線ＢＬ」が「ゲート電極６」と交差する方向に形成されていることは明らかである。また、刊行物１の「ビット線ＢＬは、酸化シリコン膜１６の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャップ絶縁膜となる窒化シリコン膜１７をプラズマＣＶＤ法で堆積した後、同じく頭部の周辺が直角に近い非ベンゾフェノン系ノボラックレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。」との記載、及び図２２より、「ビット線ＢＬ」を構成する「ＴｉＮ膜」と「Ｗ膜」は、「酸化シリコン膜１６」に形成された孔の内部にも連続して埋め込まれるから、「ビット線ＢＬ」は、「酸化シリコン膜１６」に形成された孔の内部に埋め込まれる部分と一体化して形成されることは明らかである。
（エ）刊行物１の「ＢＰＳＧ膜１９および酸化シリコン膜１６をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の他方（ｎ型半導体領域８）の上部に形成された前記接続孔１３の上部に接続孔２０を形成する。このとき、ビット線ＢＬの上部の窒化シリコン膜１７および側面のサイドウォールスペーサ１８がエッチングストッパとなるので、接続孔２０は、前記接続孔１３、１４と同様、自己整合（セルフアライン）で形成される。　【００８６】次に、図２４に示すように、接続孔２０の内部にプラグ２１を埋め込む。」（００８５段落及び００８６段落）との記載、図２３及び図２４より、「プラグ２１」が埋め込まれる「接続孔２０」は、「サイドウォールスペーサ１８」に自己整合（セルフアライン）で形成されるから、「プラグ２１」もまた、「サイドウォールスペーサ１８」に自己整合されて形成されたものであることは明らかである。
　
　したがって、刊行物１には、以下の刊行物発明が記載されている。
（刊行物発明）
「半導体基板１上に形成された複数のゲート電極６と、
　前記ゲート電極６が形成された前記半導体基板１上に形成され、前記複数のゲート電極６間においてソース領域またはドレイン領域を露出させる接続孔１４と接続孔１３とが形成されたＢＰＳＧ膜１１と、
　前記接続孔１４及び前記接続孔１３の内部に埋め込まれたプラグ１５と、
　前記プラグ１５が形成された前記ＢＰＳＧ膜１１上に形成され、前記接続孔１４に埋め込まれた前記プラグ１５の表面を露出させる孔を含む酸化シリコン膜１６と、
　前記酸化シリコン膜１６上に、前記ゲート電極６と交差する方向に形成され、前記酸化シリコン膜１６に形成された前記孔に埋め込まれる部分と一体化して、前記接続孔１４に埋め込まれた前記プラグ１５と電気的に接続する部分を有する複数のビット線ＢＬと、
　前記ビット線ＢＬの両側面に形成されたサイドウォールスペーサ１８と、
　前記ビット線ＢＬと前記サイドウォールスペーサ１８とが形成された前記酸化シリコン膜１６上に形成されるＢＰＳＧ膜１９と、
　前記ビット線ＢＬ間の前記サイドウォールスペーサ１８に自己整合され、前記ＢＰＳＧ膜１９及び前記酸化シリコン膜１６を貫通して前記接続孔１３に埋め込まれた前記プラグ１５と電気的に接続するプラグ２１と、前記プラグ２１と接触する情報蓄積用容量素子の下部電極２３と、を含んでいることを特徴とするＤＲＡＭ。」
　
（４−３）対比
　補正発明と刊行物発明とを対比する。
（ア）刊行物発明の「半導体基板１」及び「ゲート電極６」は、補正発明の「半導体基板」及び「ゲート電極」に相当する。
（イ）刊行物発明の「ソース領域」及び「ドレイン領域」は、補正発明の「活性領域」に相当し、同じく刊行物発明の「接続孔１４」、「接続孔１３」及び「ＢＰＳＧ膜１１」は、それぞれ補正発明の「第１開口部」、「第２開口部」及び「第１絶縁膜」に相当する。
（ウ）刊行物発明の「接続孔１４」「の内部に埋め込まれたプラグ１５」及び「接続孔１３の内部に埋め込まれたプラグ１５」は、それぞれ補正発明の「第１パッド層」及び「第２パッド層」に相当する。
（エ）刊行物発明の「前記接続孔１４に埋め込まれた前記プラグ１５の表面を露出させる孔」及び「酸化シリコン膜１６」は、それぞれ補正発明の「第３開口部」及び「第１層間絶縁膜」に相当する。
（オ）刊行物発明の「ビット線ＢＬ」及び「サイドウォールスペーサ１８」は、それぞれ補正発明の「ビットライン」及び「絶縁性スペーサ」に相当する。
（カ）刊行物発明の「ＢＰＳＧ膜１９」、「プラグ２１」及び「情報蓄積用容量素子の下部電極２３」は、それぞれ補正発明の「第２層間絶縁膜」、「ストレージノードコンタクト」、及び「ストレージ電極」に相当する。
（キ）刊行物発明の「ＤＲＡＭ」は、その「プラグ２１」が「サイドウォールスペーサ１８」に自己整合した構造を有するから、補正発明の「自己整合コンタクトを有する半導体メモリ装置」に相当する。
　
　よって、補正発明と刊行物発明とは、
「半導体基板上に形成された複数のゲート電極と、
　前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、
　前記第１開口部及び第２開口部を各々埋立てる導電性の第１パッド層及び第２パッド層と、
　前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と、
　前記第１層間絶縁膜上に形成され、前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、
　前記ビットラインの両側壁に形成された絶縁性スペーサと、
　前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
　前記ビットライン間の前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージノードコンタクト、および当該ストレージノードコンタクトと接触するストレージ電極と、を含んでいることを特徴とする自己整合コンタクトを有する半導体メモリ装置。」
である点で一致し、以下の３点で相違する。
〈相違点１〉
　補正発明は、「半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極」を有するのに対して、刊行物発明は、「半導体基板１上に形成された複数のゲート電極６」を有するが、「ゲート電極６」が一定間隔及び一定方向に形成されるとの特定がされていない点。
〈相違点２〉
　補正発明は、「前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」を有するのに対し、刊行物発明は、「前記酸化シリコン膜１６上に、前記ゲート電極６と交差する方向に形成され、前記酸化シリコン膜１６に形成された前記孔に埋め込まれる部分と一体化して、前記接続孔１４に埋め込まれた前記プラグ１５と電気的に接続する部分を有する複数のビット線ＢＬ」を有するが、「ビット線ＢＬ」が「ゲート電極６」と直交する方向に形成されているとの特定がなされていない点。
〈相違点３〉
　補正発明は、「前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されている」のに対し、刊行物発明は、そのような構造を有さない点。
　
（４−４）相違点についての検討
　以下、各相違点について検討する。
〈相違点１及び２について〉
（ア）半導体メモリに関する技術分野において、ゲート電極を、ビットラインと直交する一定方向に一定間隔で配置することは、以下の周知文献１及び２に記載されるように従来周知である。
・周知文献１．特開平９−９７８８２号公報の図１８には、ビット線パタンに直交する一定方向に一定間隔でゲート電極パタンを形成した構造が記載されている。
・周知文献２．特開平１０−１３５３３３号公報の図１には、ビットライン１２３に直交する一定方向に一定間隔でゲート電極ライン１０５を形成した構造が記載されている。
（イ）そして、刊行物発明において、「ゲート電極６」及び「ビット線ＢＬ」の配置を決定する際、前記半導体メモリに関する技術分野における周知技術を採用し、「ゲート電極６」を「ビット線ＢＬ」に直交する一定方向に一定間隔で形成し、補正発明の如く、「半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極」を有し、かつ、「前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」を有する構造とすることは、当業者が容易になし得たことである。
　
〈相違点３について〉
（ア）半導体メモリに関する技術分野において、開口部が貫通して形成された層間絶縁膜上に、開口部を埋め立てながら導電物質を形成し、パターンニングすることによりストレージノードコンタクト及びストレージ電極を一体化して形成する方法は、以下の周知文献２及び３に記載されているように従来周知である。
・周知文献２．特開平１０−１３５３３３号公報（００３４段落及び００３５段落）には、図１３及び図１４と共に、ストレージ電極コンタクトホール１２６が貫通して形成された第２層間絶縁膜パターン１１９ｂ（補正発明の「第１層間絶縁膜」に相当。）及び第３層間絶縁膜パターン１２５ａ（補正発明の「第２層間絶縁膜」に相当。）上に、ストレージ電極コンタクトホール１２６を埋めるようにして不純物ドーピングしたポリシリコン層などの第４導電層を形成し、これをパターニングしてストレージ電極１２７（補正発明の「ストレージノードコンタクト」及び「ストレージ電極」に相当。）とする方法が記載されている。
「【００３４】図１３では、第３層間絶縁膜１２５とその下の第２層間絶縁膜パターン１１９ａをパターニングし、トランジスタのソースと接続しているランディングパッド１１７ａの上面を露出させるストレージ電極コンタクトホール１２６を有する第２層間絶縁膜パターン１１９ｂ及び第３層間絶縁膜パターン１２５ａを形成する。
【００３５】図１４では、ストレージ電極コンタクトホール１２６を埋めるようにして不純物ドーピングしたポリシリコン層などの第４導電層を形成し、これをパターニングしてストレージ電極１２７とする。この結果、半導体基板１０１の上にはストレージ電極１２７の厚さ相当の段差だけが形成される。これに続けてストレージ電極１２７の上に誘電膜１３１とプレート電極１３３を順次形成すれば、キャパシタが完成する。誘電膜１３１は、まずストレージ電極１２７の上に窒化膜を形してその温度を上げつつ７５０℃まで窒素雰囲気中に維持し、これ以上の温度になったときに酸化工程を実施して窒化膜／酸化膜構造としたものである。この手法により誘電膜１３１を形成すると、酸化工程においてビットライン１２３の酸化を防止することができる。」
・周知文献３．特開平０６−１２０４４７号公報（００４０段落及び００４１段落）には、図６及び図７と共に、第２スルーホール６７ａ、６７ｃが貫通して形成された膜６５ａ、６５ｂ（補正発明の「第１層間絶縁膜」及び「第２層間絶縁膜」に相当。）上に、ＣＶＤ法を用いて多結晶シリコンを形成し、所定のパターニングを施すことによりストレージノード６９、７１（補正発明の「ストレージノードコンタクト」及び「ストレージ電極」に相当。）を形成する方法が記載されている。
「【００４０】第２スルーホール６７ｂ形成後、膜６５ａ上に多結晶シリコン膜を形成し、この多結晶シリコン膜にパターニングを施しビット線６３を形成した。図６に示すように、膜６５ａ上にＴＥＯＳやＢＰＳＧ等からなる膜６５ｂを形成した。そして膜６５ｂ上にレジスト９１を形成し、レジスト９１に所定のパターニングを施した。レジスト９１の開口部の径はたとえば０．５μｍにした。レジスト９１をマスクとして反応性イオンエッチングを用いて膜６５ｂ、６５ａをエッチング除去し、第２スルーホール６７ａ、６７ｃを形成した。エッチングガスはＣＦ４＋ＣＨＦ３＋Ａｒを用いた。したがってスルーホール６７ａ、６７ｃの側壁は８５°傾いた。スルーホール６７ａの上端の開口部の径が０．５μｍであるので、下端の径は０．３３μｍとなった。そしてレジスト９１を除去した。
【００４１】図７に示すように、膜６５ｂ上にＣＶＤ法を用いて多結晶シリコン膜を形成し、所定のパターニングを施すことによりストレージノード６９、７１を形成した。図８に示すように、ストレージノード６９、７１の上にシリコン酸化膜とシリコン窒化膜とを積層した構造の誘電体膜７３を形成し、誘電体膜７３の上に多結晶シリコンからなるセルプレート７５を形成した。セルプレート７５上にシリコン酸化膜からなる第３層間絶縁膜を形成し、第３層間絶縁膜７７の上にアルミニウムからなる配線膜７９ａ、７９ｂを形成した。」
（イ）そして、刊行物発明の「サイドウォールスペーサ１８」に自己整合される「プラグ２１」及び「情報蓄積用容量素子の下部電極２３」を形成する際にも、前記半導体メモリに関する技術分野における周知技術を採用できることは明らかであるから、刊行物発明において、前記周知技術を採用し、「接続孔１３」が貫通して形成された「ＢＰＳＧ膜１９」及び「酸化シリコン膜１６」上に、「接続孔１３」を埋め立てるようにして導電性物質を形成し、パターンニングすることによって、プラグ２１と情報蓄積用容量素子の下部電極２３とを一体化して形成し、補正発明の如く、「前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されている」構造とすることは、当業者が容易になし得たことである。
（ウ）また、前記周知技術において、開口部が貫通して形成された層間絶縁膜上に、開口部を埋め立てながら導電物質を形成し、パターンニングすることにより、ストレージノードコンタクト及びストレージ電極を一体化して形成でき、ストレージノードコンタクト及びストレージ電極を別体に形成する場合に比較して製造工程を簡略化できることは明らかであるから、前記周知技術を刊行物発明に適用することにより格別な効果を奏するとも認められない。
　
　よって、補正発明は、刊行物１に記載された発明と、周知技術とに基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものであるから、補正発明は、特許出願の際独立して特許を受けることができないものである。
　
（５）まとめ
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成１８年７月５日付けの手続補正は前記のとおり却下されたので、本願の請求項１ないし請求項１８に係る発明は、平成１８年２月８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１８に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、
　前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、
　前記第１開口部及び第２開口部を各々埋立てる導電性の第１パッド層及び第２パッド層と、
　前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成された第１層間絶縁膜と、
　前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、
　前記ビットラインの両側壁に形成された絶縁性スペーサと、
　前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
　前記ビットライン間の前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージノードコンタクト、および当該ストレージノードコンタクトと接触するストレージ電極と、を含んでおり、
　前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されていることを特徴とする自己整合コンタクトを有する半導体メモリ装置。」
　
４．刊行物に記載された発明
　刊行物１に記載される事項及び発明は、前記「２．（４）（４−２）（４−２−１）刊行物１：特開平１０−９８１６２号公報」に記載したとおりである。
　
５．当審の判断
５−１．対比
　本願発明と刊行物発明とを対比する。
（ア）刊行物発明の「半導体基板１」及び「ゲート電極６」は、本願発明の「半導体基板」及び「ゲート電極」に相当する。
（イ）刊行物発明の「ソース領域」及び「ドレイン領域」は、本願発明の「活性領域」に相当し、同じく刊行物発明の「接続孔１４」、「接続孔１３」及び「ＢＰＳＧ膜１１」は、それぞれ本願発明の「第１開口部」、「第２開口部」及び「第１絶縁膜」に相当する。
（ウ）刊行物発明の「接続孔１４」「の内部に埋め込まれたプラグ１５」及び「接続孔１３の内部に埋め込まれたプラグ１５」は、それぞれ本願発明の「第１パッド層」及び「第２パッド層」に相当する。
（エ）刊行物発明の「酸化シリコン膜１６」は、それぞれ本願発明の「第１層間絶縁膜」に相当する。また、刊行物発明の「前記酸化シリコン膜１６に形成された前記孔」は「前記接続孔１４に埋め込まれた前記プラグ１５の表面を露出させる」ものであるから、刊行物発明の「前記酸化シリコン膜１６に形成された前記孔に埋め込まれる部分と一体化して、前記接続孔１４に埋め込まれた前記プラグ１５と電気的に接続する部分」は、本願発明の「前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分」に相当する。
（オ）刊行物発明の「ビット線ＢＬ」及び「サイドウォールスペーサ１８」は、それぞれ本願発明の「ビットライン」及び「絶縁性スペーサ」に相当する。
（カ）刊行物発明の「ＢＰＳＧ膜１９」、「プラグ２１」及び「情報蓄積用容量素子の下部電極２３」は、それぞれ本願発明の「第２層間絶縁膜」、「ストレージノードコンタクト」、及び「ストレージ電極」に相当する。
（キ）刊行物発明の「ＤＲＡＭ」は、その「プラグ２１」が「サイドウォールスペーサ１８」に自己整合した構造を有するから、本願発明の「自己整合コンタクトを有する半導体メモリ装置」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「半導体基板上に形成された複数のゲート電極と、
　前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、
　前記第１開口部及び第２開口部を各々埋立てる導電性の第１パッド層及び第２パッド層と、
　前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成された第１層間絶縁膜と、
　前記第１層間絶縁膜上に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、
　前記ビットラインの両側壁に形成された絶縁性スペーサと、
　前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
　前記ビットライン間の前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージノードコンタクト、および当該ストレージノードコンタクトと接触するストレージ電極と、を含んでいることを特徴とする自己整合コンタクトを有する半導体メモリ装置。」
である点で一致し、以下の３点で相違する。
〈相違点１〉
　本願発明は、「半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極」を有するのに対して、刊行物発明は、「半導体基板１上に形成された複数のゲート電極６」を有するが、「ゲート電極６」が一定間隔及び一定方向に形成されるとの特定がされていない点。
〈相違点２〉
　本願発明は、「前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」を有するのに対し、刊行物発明は、「前記酸化シリコン膜１６上に、前記ゲート電極６と交差する方向に形成され、前記酸化シリコン膜１６に形成された前記孔に埋め込まれる部分と一体化して、前記接続孔１４に埋め込まれた前記プラグ１５と電気的に接続する部分を有する複数のビット線ＢＬ」を有するが、「ビット線ＢＬ」が「ゲート電極６」と直交する方向に形成されているとの特定がなされていない点。
〈相違点３〉
　本願発明は、「前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されている」のに対し、刊行物発明は、そのような構造を有さない点。
   　
５−２．相違点についての検討
　以下、各相違点について検討する。
〈相違点１及び２について〉
（ア）半導体メモリに関する技術分野において、ゲート電極を、ビットラインと直交する一定方向に一定間隔で配置することは、前記「２．（４）（４−４）相違点についての検討」の「〈相違点１及び２について〉」において検討したとおり従来周知である。
（イ）そして、刊行物発明において、「ゲート電極６」及び「ビット線ＢＬ」の配置を決定する際、前記半導体メモリに関する技術分野における周知技術を採用し、「ゲート電極６」を「ビット線ＢＬ」に直交する一定方向に一定間隔で形成し、本願発明の如く、「半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極」を有し、かつ、「前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットライン」を有する構造とすることは、当業者が容易になし得たことである。
　
〈相違点３について〉
（ア）半導体メモリに関する技術分野において、開口部が貫通して形成された層間絶縁膜上に、開口部を埋め立てながら導電物質を形成し、パターンニングすることによりストレージノードコンタクト及びストレージ電極を一体化して形成する方法は、前記「２．（４）（４−４）相違点についての検討」の「〈相違点３について〉」において検討したとおり従来周知である。
（イ）そして、刊行物発明の「サイドウォールスペーサ１８」に自己整合される「プラグ２１」及び「情報蓄積用容量素子の下部電極２３」を形成する際にも、前記半導体メモリに関する技術分野における周知技術を採用できることは明らかであるから、刊行物発明において、前記周知技術を採用し、「接続孔１３」が貫通して形成された「ＢＰＳＧ膜１９」及び「酸化シリコン膜１６」上に、「接続孔１３」を埋め立てるようにして導電性物質を形成し、パターンニングすることによって、プラグ２１と情報蓄積用容量素子の下部電極２３とを一体化して形成し、本願発明の如く、「前記第２層間絶縁膜及び前記第１層間絶縁膜を貫通する開口部を埋立てながら前記第２層間絶縁膜上に導電物質を形成してパターンニングすることによって、前記ストレージノードコンタクトとストレージ電極とが一体化して形成されている」構造とすることは、当業者が容易になし得たことである。
（ウ）また、前記周知技術において、開口部が貫通して形成された層間絶縁膜上に、開口部を埋め立てながら導電物質を形成し、パターンニングすることにより、ストレージノードコンタクト及びストレージ電極を一体化して形成でき、ストレージノードコンタクト及びストレージ電極を別体に形成する場合に比較して製造工程を簡略化できることは明らかであるから、前記周知技術を刊行物発明に適用することにより格別な効果を奏するとも認められない。
　
　したがって、本願発明は、刊行物１に記載された発明と、前記周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。