(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置の試験で用いられる、入力信号を一時的に保持するマスタラッチ部及びスレーブラッチ部を有するマスタスレーブ型のスキャン用フリップフロップであって、
前記マスタラッチ部の出力信号を受け取り、前記試験時に前記試験用のクロックであるスキャンクロックに同期して出力する第１のスキャン制御部と、
前記第１のスキャン制御部の出力信号を受け取り、通常の動作時に所定のクロックに同期して前記スレーブラッチ部に出力するクロック制御部と、
前記第１のスキャン制御部の出力に入力が接続され、前記試験時に該試験用の入力信号であるスキャンイン信号に対応するスキャンアウト信号を前記スキャンクロックに同期して出力する第２のスキャン制御部と、
を有するスキャン用フリップフロップ。
【請求項２】
前記スキャン用フリップフロップは、Ｄフリップフロップである請求項１記載のスキャン用フリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置の試験で用いられるフリップフロップであるスキャン用フリップフロップに関する。
【０００２】
【従来の技術】
近年の半導体集積回路装置（以下、ＬＳＩと称す）は、大規模化、高密度化に伴って、何らかの試験容易化設計を施さないチップの試験や故障診断が不可能になってきている。試験容易化の手法としては、例えば、回路内の各フリップフロップを鎖状に連結してシフトレジスタとしても動作するように設計しておき、試験時にこのシフト機能を利用して外部から各フリップフロップの値を任意に制御・観測できようにするスキャンパス法が知られている。
【０００３】
スキャンパス法を用いてＬＳＩを試験するためには、ＬＳＩ内に試験用のフリップフロップである複数のスキャン用フリップフロップを設け、それらの試験用の入出力端子を直列に接続することで上述したシフトレジスタを形成する。
【０００４】
スキャン用フリップフロップは、通常のフリップフロップとして動作する通常動作機能の他に、試験用のパターン信号であるスキャンイン信号ＳＩＮをデータ入力とし、試験用のクロックであるスキャンクロックＳＣによりフリップフロップとして動作するスキャン動作機能を備えた回路である。このようなスキャン用フリップフロップの従来の構成を図４に示す。
【０００５】
図４は従来のスキャン用フリップフロップの構成を示す回路図である。なお、図４に示したスキャン用フリップフロップは、マスタスレーブ形のＤフリップフロップの回路構成を示している。
【０００６】
図４に示すように、従来のスキャン用フリップフロップは、データ信号Ｄ、あるいはスキャンイン信号ＳＩＮを一時的に保持するマスタラッチ部１と、マスタラッチ部１の出力信号を通常動作用のクロックＣに同期して一時的に保持するスレーブラッチ部２と、データ信号ＤをクロックＣに同期してマスタラッチ部１に出力する第１のクロック制御部３と、スキャンイン信号ＳＩＮを第１のスキャンクロックＳＣ１に同期してマスタラッチ部１に出力する第１のスキャン制御部４と、マスタラッチ部１の出力信号を受け取り、第２のスキャンクロックＳＣ２に同期して出力する第２のスキャン制御部５と、第２のスキャン制御部５の出力信号を受け取り、クロックＣに同期してスレーブラッチ部２に出力する第２のクロック制御部６と、スキャン結果であるスキャンアウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同期して出力する第３のスキャン制御部７とを有する構成である。
【０００７】
スレーブラッチ部２から出力された信号はバッファ（インバータＩＮＶ１）を介して端子Ｎ０１から出力データＱとして出力され、第３のスキャン制御部７から出力された信号はバッファ（インバータＩＮＶ２）を介して端子Ｎ０２からスキャンアウト信号ＳＯＴとして出力される。
【０００８】
マスタラッチ部１、スレーブラッチ部２、第１のクロック制御部３、及び第２のクロック制御部６には、クロックＣを反転させるインバータＩＮＶ３の出力端子Ｐ０１、及びインバータＩＮＶ３の出力クロックを反転させるインバータＩＮＶ４の出力端子Ｐ０２が接続されている。
【０００９】
また、マスタラッチ部１及び第１のスキャン制御部４には、第１のスキャンクロックＳＣ１の入力端子Ｈ０４及び第１のスキャンクロックＳＣ１を反転させるインバータＩＮＶ５の出力端子Ｐ０３が接続され、第２のスキャン制御部５及び第３のスキャン制御部７には、第２のスキャンクロックＳＣ２の入力端子Ｈ０５及び第２のスキャンクロックＳＣ２を反転させるインバータＩＮＶ６の出力端子ＣＢ１が接続されている。
【００１０】
マスタラッチ部１は、インバータＩＮＶ１１と、インバータＩＮＶ１１の出力信号を反転させるインバータＩＮＶ１２と、インバータＩＮＶ１２の出力とインバータＩＮＶ１１の入力間に直列に挿入されたトランスファーゲートＴＧ１１、ＴＧ１２とを有する構成であり、トランスファーゲートＴＧ１１にはインバータＩＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接続され、トランスファーゲートＴＧ１２には端子Ｈ０４及びインバータＩＮＶ５の出力端子Ｐ０３が接続されている。
【００１１】
スレーブラッチ部２は、インバータＩＮＶ２１と、インバータＩＮＶ２１の出力信号を反転させるインバータＩＮＶ２２と、インバータＩＮＶ２２の出力とインバータＩＮＶ２１の入力間に挿入されたトランスファーゲートＴＧ２１とを有する構成であり、トランスファーゲートＴＧ２１にはインバータＩＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接続されている。
【００１２】
第１のクロック制御部３は、データ信号Ｄを反転するインバータＩＮＶ３１と、クロックＣに同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ３１とを有する構成であり、トランスファーゲートＴＧ３１には、インバータＩＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接続されている。
【００１３】
第１のスキャン制御部４は、スキャンイン信号ＳＩＮが入力され、第１のスキャンクロックＳＣ１に同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ４１を有する構成であり、トランスファーゲートＴＧ４１には、端子Ｈ０４及びインバータＩＮＶ５の出力端子Ｐ０３が接続されている。
【００１４】
第２のスキャン制御部５は、マスタラッチ部１の出力信号が入力され、第２のスキャンクロックＳＣ２に同期してＯＮ／ＯＦＦトランスファーゲートＴＧ５１を有する構成であり、トランスファーゲートＴＧ５１には、端子Ｈ０５及びインバータＩＮＶ６の出力端子ＣＢ１が接続されている。
【００１５】
第２のクロック制御部６は、第２のスキャン制御部５の出力信号が入力され、クロックＣに同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ６１を有する構成であり、トランスファーゲートＴＧ６１には、インバータＩＮＶ３の出力端子Ｐ０１及びインバータＩＮＶ４の出力端子Ｐ０２が接続されている。
【００１６】
第３のスキャン制御部７は、第２のクロック制御部６の出力信号が入力され、第２のスキャンクロックＳＣ２に同期してＯＮ／ＯＦＦするトランスファーゲートＴＧ７１を有する構成であり、トランスファーゲートＴＧ７１は、端子Ｈ０５及びインバータＩＮＶ６の出力端子ＣＢ１が接続されている。
【００１７】
なお、トランスファーゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレインが共通に接続された構成であり、ＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートに印加される制御信号に応じてＯＮ／ＯＦＦするスイッチとして動作する。
【００１８】
次に、図４に示したスキャン用フリップフロップの動作について説明する。
【００１９】
まず、図４に示したスキャン用フリップフロップの通常動作時、第１のスキャンクロックＳＣ１はＬレベルで維持され、第２のスキャンクロックＳＣ２はＨレベルで維持されている。したがって、マスタラッチ部１のトランスファーゲートＴＧ１２、及び第２のスキャン制御部５のトランスファーゲートＴＧ５１はそれぞれＯＮ状態で維持され、第１のスキャン制御部４のトランスファーゲートＴＧ４１、及び第３のスキャン制御部７のトランスファーゲートＴＧ７１はそれぞれＯＦＦ状態で維持されている。
【００２０】
このような状態で、端子Ｈ０１からデータ信号ＤとしてＨレベルまたはＬレベルが入力され、クロックＣが立ち下がると、第１のクロック制御部１０３のトランスファーゲートＴＧ３１がＯＮし、データ信号Ｄがマスタラッチ部１０１に入力される。
【００２１】
マスタラッチ部１は、第１のクロック制御部３から受け取った信号をインバータＩＮＶ１１で反転し、第２のスキャン制御部５に出力する。上述したように、第２のスキャン制御部５のトランスファーゲートＴＧ５１はＯＮ状態で維持されているため、マスタラッチ部１の出力信号はそのまま第２のクロック制御部６に入力される。第２のクロック制御部６は、クロックＣの立ち下がり時（Ｌレベル）にはトランスファーゲートＴＧ６１がＯＦＦであるため、何も出力しない。
【００２２】
次に、クロックＣが立ち上がると、第１のクロック制御部３は、トランスファーゲートＴＧ３１がＯＦＦするため、マスタラッチ部１に対するデータの出力を停止する。
【００２３】
マスタラッチ部１では、クロックＣの立ち上がりに同期してトランスファーゲートＴＧ１１がＯＮし、インバータＩＮＶ１２の出力信号がトランスファーゲートＴＧ１１、ＴＧ１２を介してインバータＩＮＶ１１の入力に帰還されため、出力信号をクロックＣがＬレベルの時の値（ＨレベルまたはＬレベル）で維持する。
【００２４】
第２のクロック制御部６は、クロックＣが立ち上がるとトランスファーゲートＴＧ６１がＯＮするため、第２のスキャン制御部５から受け取った信号をスレーブラッチ部２に出力する。
【００２５】
スレーブラッチ部２は、第２のクロック制御部６から受け取った信号をインバータＩＮＶ２１で反転して出力する。端子Ｎ０１からはインバータＩＮＶ１でさらに反転された信号が出力される。
【００２６】
続いて、クロックＣが再び立ち下がると、第２のクロック制御部１０６は、トランスファーゲートＴＧ６１が再びＯＦＦするため、スレーブラッチ部１０２に対するデータの出力を停止する。
【００２７】
スレーブラッチ部１０２では、トランスファーゲートＴＧ２１がＯＮしてインバータＩＮＶ２１の出力信号がインバータＩＮＶ２１の入力に帰還されため、出力信号をクロックＣがＨレベルの時の値（ＨレベルまたはＬレベル）で維持する。
【００２８】
一方、図４に示したスキャン用フリップフロップのスキャン動作時、クロックＣはＨレベルで維持されるため、マスタラッチ部１のトランスファーゲートＴＧ１１及び第２のクロック制御部６のトランスファーゲートＴＧ６１はそれぞれＯＮ状態で維持され、第１のクロック制御部３のトランスファーゲートＴＧ３１及びスレーブラッチ部２のトランスファーゲートＴＧ２１はそれぞれＯＦＦ状態で維持される。
【００２９】
このような状態で、端子Ｈ０３からスキャンイン信号ＳＩＮとしてＨレベルまたはＬレベルが入力され、第１のスキャンクロックＳＣ１が立ち上がると、第１のスキャン制御部１０４は、トランスファーゲートＴＧ４１がＯＮするため、端子Ｈ０３から入力されたスキャン信号ＳＩＮをマスタラッチ部１０１に出力する。
【００３０】
マスタラッチ部１０１は、第１のスキャン制御部１０４から受け取った信号をインバータＩＮＶ１１で反転し、第２のスキャン制御部５に出力する。
【００３１】
第２のスキャン制御部５は、第２のスキャンクロックＳＣ２がＬレベルであり、トランスファーゲートＴＧ５１がＯＦＦしているため、何も出力しない。
【００３２】
次に、第１のスキャンクロックＳＣ１が立ち下がると、第１のスキャン制御部４は、トランスファーゲートＴＧ４１がＯＦＦするため、マスタラッチ部１に対するデータの出力を停止する。
【００３３】
マスタラッチ部１では、第１のスキャンクロックＳＣ１が立ち下がるとトランスファーゲートＴＧ１２がＯＮし、インバータＩＮＶ１２の出力信号がトランスファーゲートＴＧ１１、ＴＧ１２を介してインバータＩＮＶ１１の入力に帰還されため、出力信号を第１のスキャンクロックＳＣ１がＨレベルの時の値（ＨレベルまたはＬレベル）で維持する。
【００３４】
続いて、第２のスキャンクロックＳＣ２が立ち上がると、第２のスキャン制御部５は、トランスファーゲートＴＧ５１がＯＮするため、マスタラッチ部１から受け取ったデータを第２のクロック制御部６に出力する。
【００３５】
第２のクロック制御部６は、上述したようにトランスファーゲートＴＧ６１がＯＮ状態にあるため、第２のスキャン制御部５から受け取った信号をそのままスレーブラッチ部２及び第３のスキャン制御部７に出力する。
【００３６】
スレーブラッチ回路２は、第２のクロック制御部６から受け取ったデータをインバータＩＮＶ２１で反転して出力する。
【００３７】
一方、第３のスキャン制御部７は、トランスファーゲートＴＧ７１がＯＦＦしているため、何も出力しない。
【００３８】
そして、第２のスキャンクロックＳＣ２が立ち下がると、第２のスキャン制御部５は、トランスファーゲートＴＧ５１がＯＦＦするため、第２のクロック制御部５に対するデータ出力を停止する。
【００３９】
また、第２のスキャンクロックＳＣ２が立ち下がると、第３のスキャン制御部７のトランスファーゲートＴＧ７１がＯＮし、インバータＩＮＶ２２の出力信号がトランスファーゲートＴＧ７１を介してインバータＩＮＶ２１の入力に帰還されため、第２のスキャン制御部５は、出力信号を第２のスキャンクロックＳＣ２がＨレベル時の値（ＨレベルまたはＬレベル）で維持する。
【００４０】
以上の動作をまとめると、図５に示す真理値表のようになる。
【００４１】
なお、図５に示した「Ｘ」は不定状態を示し、矢印はクロックの立ち上がりを示している。また、「ＱＢ」は「Ｑ」の反転を示し、「ＳＩＮＢ」は「ＳＩＮ」の反転を示している。さらに、「ＮＯＲＭＡＬ」は通常動作時を示し、「ＳＣＡＮ  ＳＨＩＦＴ」はスキャン動作時を示している。
【００４２】
ところで、上述したように、図４に示したスキャン用フリップフロップは、マスタスレーブ形のＤフリップフロップであるが、マスタスレーブ形のフリップフロップとしては、図６に示すようなＪ−Ｋフリップフロップ、あるいは図７に示すようなＴフリップフロップも知られている。
【００４３】
図６は従来のスキャン用フリップフロップの他の構成を示す図であり、Ｊ−Ｋフリップフロップの構成を示す回路図である。また、図７は従来のスキャン用フリップフロップの他の構成を示す図であり、Ｔフリップフロップの構成を示す回路図である。
【００４４】
図６に示すように、マスタースレーブ形のＪ−Ｋフリップフロップは、データ信号Ｊ、Ｋ、あるいはスキャンイン信号ＳＩＮＪ、ＳＩＮＫを一時的に保持するマスタラッチ部１１と、マスタラッチ部１１の出力信号を通常動作用のクロックＣに同期して一時的に保持するスレーブラッチ部１２と、データ信号Ｊ、ＫをクロックＣに同期してマスタラッチ部１１に出力する第１のクロック制御部１３と、スキャンイン信号ＳＩＮＪ、ＳＩＮＫを第１のスキャンクロックＳＣ１に同期してマスタラッチ部１１に出力する第１のスキャン制御部１４と、マスタラッチ部１１の出力信号を受け取り、クロックＣに同期してスレーブラッチ部１２に出力する第２のクロック制御部１６と、スキャン結果であるスキャンアウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同期して出力する第２のスキャン制御部１７と、テストモード信号ＳＭＤにしたがってデータ信号Ｊ、Ｋあるいはスキャンイン信号ＳＩＮＪ、ＳＩＮＫのいずれか一方をマスタラッチ部１１に出力するセレクタ回路１８とを有する構成である。
【００４５】
また、図７に示すように、マスタースレーブ形のＴフリップフロップは、データ信号Ｊ、あるいはスキャンイン信号ＳＩＮを一時的に保持するマスタラッチ部２１と、マスタラッチ部２１の出力信号を一時的に保持するスレーブラッチ部２２と、テストモード信号ＳＭＤにしたがってデータ信号Ｊあるいはスキャンイン信号ＳＩＮのいずれか一方をマスタラッチ部２１に出力するセレクタ回路２８と、セレクタ回路２８の出力信号を受け取り、マスタラッチ部２１に対するデータ信号Ｊあるいはスキャンイン信号ＳＩＮの出力を制御する第１のクロック制御部２３と、マスタラッチ部２１の出力信号を受け取り、スレーブラッチ部２２に対する出力を制御する第２のクロック制御部２６と、スキャン結果であるスキャンアウト信号ＳＯＴをスキャンクロックＳＣ１に同期して出力するスキャン制御部２７とを有する構成である。
【００４６】
図６に示したＪ−Ｋフリップフロップ、及び図７に示したＴフリップフロップがそれぞれ有するマスタラッチ部及びスレーブラッチ部は、２つのＮＡＮＤゲートから成るＲＳフリップフロップで構成される。また、第１のクロック制御部、第１のスキャン制御部、第２のクロック制御部、及び第２のスキャン制御部はＮＡＮＤゲート及びインバータ等の論理ゲートで構成された回路である。
【００４７】
このような構成において、図６に示したＪ−Ｋフリップフロップ、及び図７に示したＴフリップフロップは、テストモード信号ＳＭＤによってデータ信号、あるいはスキャンイン信号のいずれか一方がセレクタ回路によって選択され、通常動作時にはデータ信号がマスタラッチ部に入力され、スキャン動作時にはスキャンイン信号がマスタラッチ部に入力される。
【００４８】
図６に示すＪ−Ｋフリップフロップの場合、データ信号Ｊ、ＫはクロックＣの立ち下がりに同期してマスタラッチ部１１に取り込まれ、スキャンイン信号ＳＩＮＪ、ＳＩＮＫは第１のスキャンクロックＳＣ１の立ち上がりに同期してマスタラッチ部１１に取り込まれる。また、スキャンアウト信号ＳＯＴは、第２のスキャンクロックＳＣ２の立ち上がりに同期して第２のスキャン制御部１７から出力される。
【００４９】
一方、図７に示すＴフリップフロップの場合、セレクタ回路２８によって選択されたデータ信号Ｊ、あるいはスキャンイン信号ＳＩＮがそのままマスタラッチ部２１に取り込まれる。また、スキャンアウト信号ＳＯＴは、スキャンクロックＳＣ１の立ち上がりに同期してスキャン制御部２７から出力される。
【００５０】
【発明が解決しようとする課題】
近年、コンピュータ等のシステムは、その性能向上に伴って動作クロックの周波数が益々高くなってきている。そのため、それらのシステムで用いられるＬＳＩの回路要素であるゲートやフリップフロップ等の回路遅延時間も低減する必要がある。したがって、試験用の回路を追加することで遅延時間が増加することは好ましくない。
【００５１】
しかしながら、図４に示した従来のスキャン用フリップフロップでは、通常の動作時の信号経路中にある第２のクロック制御部のトランスファーゲートＴＧ６１の出力に、通常動作時で用いるスレーブラッチ部のインバータＩＮＶ２１及びトランスファーゲートＴＧ２１だけでなく、スキャン動作時に用いる第３のスキャン制御部のトランスファーゲートＴＧ７１も負荷として接続されているため、トランスファーゲートＴＧ６１の負荷容量が増加し、遅延時間が増加してしまう問題があった。
【００５２】
同様に、図６及び図７に示した従来のスキャン用フリップフロップでも、通常の動作時の信号経路中にある第２のクロック制御部の出力に、通常動作時で用いるスレーブラッチ部のＮＡＮＤゲートだけでなく、スキャン動作時に用いるスキャン制御部のＮＡＮＤゲートも負荷として接続されているため、第２のクロック制御部の負荷容量が増加し、遅延時間が増加してしまう問題があった。
【００５３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、試験用の回路を追加することによる遅延時間の増加を抑えて、より高速に動作するスキャン用フリップフロップを提供することを目的とする。
【００５４】
【課題を解決するための手段】
上記目的を達成するため本発明のスキャン用フリップフロップは、半導体集積回路装置の試験で用いられる、入力信号を一時的に保持するマスタラッチ部及びスレーブラッチ部を有するマスタスレーブ型のスキャン用フリップフロップであって、
前記マスタラッチ部の出力信号を受け取り、前記試験時に前記試験用のクロックであるスキャンクロックに同期して出力する第１のスキャン制御部と、
前記第１のスキャン制御部の出力信号を受け取り、通常の動作時に所定のクロックに同期して前記スレーブラッチ部に出力するクロック制御部と、
前記第１のスキャン制御部の出力に入力が接続され、前記試験時に該試験用の入力信号であるスキャンイン信号に対応するスキャンアウト信号を前記スキャンクロックに同期して出力する第２のスキャン制御部と、
を有する構成であり、前記スキャン用フリップフロップは、Ｄフリップフロップとして動作するものである。
【００５５】
上記のように構成されたスキャン用フリップフロップは、第２のスキャン制御部が、クロック制御部ではなく第１のスキャン制御部の出力に接続されているため、通常の動作時の信号経路中にあるクロック制御部の負荷容量が低減されて遅延時間が短縮される。
【００５９】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００６０】
図１は本発明のスキャン用フリップフロップの一構成例を示す回路図である。
【００６１】
図１に示すように、本発明のスキャン用フリップフロップは、従来のスキャン用フリップフロップと同様に、データ信号Ｄ、あるいはスキャンイン信号ＳＩＮを一時的に保持するマスタラッチ部１と、マスタラッチ部１の出力信号を通常動作用のクロックＣに同期して一時的に保持するスレーブラッチ部２と、データ信号ＤをクロックＣに同期してマスタラッチ部１に出力する第１のクロック制御部３と、スキャンイン信号ＳＩＮを第１のスキャンクロックＳＣ１に同期してマスタラッチ部１に出力する第１のスキャン制御部４と、マスタラッチ部１の出力信号を受け取り、第２のスキャンクロックＳＣ２に同期して出力する第２のスキャン制御部５と、第２のスキャン制御部５の出力信号を受け取り、クロックＣに同期してスレーブラッチ部２に出力する第２のクロック制御部６と、スキャン結果であるスキャンアウト信号ＳＯＴを第２のスキャンクロックＳＣ２に同期して出力する第３のスキャン制御部７とを有する構成である。
【００６２】
本実施形態のスキャン用フリップフロップは、第３のスキャン制御部７の入力が第２のスキャン制御部５の出力と接続された点が図４に示した従来のスキャン用フリップフロップと異なっている。その他の構成及び動作は図４に示した従来のスキャン用フリップフロップと同様であるため、その説明は省略する。また、本実施形態のスキャン用フリップフロップの動作も図４に示したスキャン用フリップフロップと同様であるため、その説明は省略する。
【００６３】
次に、本発明のスキャン用フリップフロップの効果について説明する。
【００６４】
一般に、トランスファーゲートの遅延時間は、（トランスファーゲートのＯＮ時の抵抗値）×（負荷容量）に比例する。したがって、トランスファーゲートの抵抗値をＲ、トランスファーゲートが負荷として接続された場合の負荷容量をＣ１、インバータが負荷として接続された場合の負荷容量をＣ２とすると、図１に示した第２のクロック制御部６のトランスファーゲートＴＧ６１の遅延時間Ｔｄ１は以下のようになる。
【００６５】
Ｔｄ１＝Ｒ×（Ｃ１＋Ｃ２）＝ＲＣ１＋ＲＣ２…（１）
一方、図４に示した従来のスキャン用フリップフロップの第２のクロック制御部６のトランスファーゲートＴＧ６１の遅延時間Ｔｄ２は以下のようになる。
【００６６】
Ｔｄ２＝Ｒ×（２×Ｃ１＋Ｃ２）＝２ＲＣ１＋ＲＣ２…（２）
したがって、第３のスキャン制御部７のトランスファーゲートＴＧ７１が接続されないことで負荷容量が軽減した分だけ第２のクロック制御部６の遅延時間が改善される。
【００６７】
なお、図１に示すように、第２のスキャン制御部５のトランスファーゲートＴＧ５１は、その出力に第２のクロック制御部６のトランスファーゲートＴＧ６１だけでなく第３のスキャン制御部７のトランスファーゲートＴＧ７１も負荷として接続されるため、負荷容量が増大して遅延時間が増大してしまう。
【００６８】
上述したように、スキャン用フリップフロップの通常動作時、クロックＣの立ち下がり時に取り込まれたデータ信号Ｄは第２のスキャン制御部５の出力であるノードＡまで到達しており、クロックＣの立ち上がりに同期して第２のクロック制御部６のトランスファーゲートＴＧ６１がＯＮし、スレーブラッチ部２及びインバータＩＮＶ１を介して出力される。
【００６９】
したがって、データ信号Ｄが入力される端子Ｈ０１からノードＡの間にスキャン用の回路が追加されて遅延時間が増加しても、フリップフロップとして動作する際の遅延時間を増加させるものではない。但し、図４に示した従来のスキャン用フリップフロップのように、第２のクロック制御部６のトランスファーゲートＴＧ６１の遅延時間が増加した場合はスキャン用フリップフロップの遅延時間を増加させてしまう。
【００７０】
よって、本発明の構成によれば、図４に示した従来のスキャン用フリップフロップよりも、ノードＡから出力端子Ｎ０１へ信号が到達するまでの遅延時間が短縮されるため、スキャン用フリップフロップ全体の遅延時間を短縮することができる。
【００７１】
また、ノードＡから出力端子Ｎ０１までの経路のうち、従来と本発明の構成はトランスファーゲートＴＧ６１の遅延時間のみが異なり他の回路の遅延時間は同じであり、従来のスキャン用フリップフロップと論理的な動作の変更がない。このため、従来のスキャン用フリップフロップの設計資産の多くを流用することができる。
【００７２】
なお、上記説明では、スキャン用フリップフロップとして、マスタスレーブ形のＤフリップフロップの回路構成を示しているが、Ｄフリップフロップに限らず、マスタスレーブ形であれば図６に示したＪ−Ｋフリップフロップや図７に示したＴフリップフロップであっても本発明を適用すれば、上記と同様の効果を得ることができる。
【００７３】
図２は本発明のスキャン用フリップフロップの他の構成例であるＪ−Ｋフリップフロップの構成を示す回路図である。また、図３は本発明のスキャン用フリップフロップの他の構成例であるＴフリップフロップの構成を示す回路図である。
【００７４】
図２及び図３に示すように、従来、第２のクロック制御部の負荷として接続されていた第２のスキャン制御部を、マスタラッチ部の負荷として接続することで、上記と同様に通常の動作時の信号経路中にある第２のクロック制御部の負荷容量が低減され、従来のスキャン用フリップフロップよりも、第２のクロック制御部の入力から出力端子Ｎ０１へ信号が到達するまでの遅延時間が短縮される。よって、スキャン用フリップフロップ全体の遅延時間を短縮することができる。
【００７５】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７６】
通常の動作時の信号経路中にあるクロック制御部の出力に、従来のように試験時の信号経路中にあるスキャン制御部が接続されないため、クロック制御部の負荷容量が低減されて遅延時間が短縮される。
【００７７】
したがって、スキャン用フリップフロップ全体の遅延時間が短縮される。また、論理的な動作の変更がないため、従来のフリップフロップの資産の多くを流用することができる。
【図面の簡単な説明】
【図１】本発明のスキャン用フリップフロップの一構成例を示す回路図である。
【図２】本発明のスキャン用フリップフロップの他の構成例であるＪ−Ｋフリップフロップの構成を示す回路図である。
【図３】本発明のスキャン用フリップフロップの他の構成例であるＴフリップフロップの構成を示す回路図である。
【図４】従来のスキャン用フリップフロップの構成を示す回路図である。
【図５】図４に示したスキャン用フリップフロップの動作を示す真理値表である。
【図６】従来のスキャン用フリップフロップの他の構成を示す図であり、Ｊ−Ｋフリップフロップの構成を示す回路図である。
【図７】従来のスキャン用フリップフロップの他の構成を示す図であり、Ｔフリップフロップの構成を示す回路図である。
【符号の説明】
１、１１、２１    マスタラッチ部
２、１２、２２    スレーブラッチ部
３、１３、２３    第１のクロック制御部
４、１４    第１のスキャン制御部
５、１７    第２のスキャン制御部
６、１６、２６    第２のクロック制御部
７    第３のスキャン制御部
２７    スキャン制御部
１８、２８    セレクタ回路
ＩＮＶ１〜ＩＮＶ６、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１    インバータ
ＴＧ１１、ＴＧ１２、ＴＧ２１、ＴＧ３１、ＴＧ４１、ＴＧ５１、ＴＧ６１、ＴＧ７１    トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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