(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、該第2導電型のヘテロ半導体領域に接続するように形成され、前記ドリフト領域には接続されない第1導電型のヘテロ半導体領域と、前記第2導電型のヘテロ半導体領域の表面に形成され、少なくとも前記ドリフト領域及び前記第1導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域の表層部の所定領域に形成され、所定深さを有する溝と、該溝に沿って、前記ドリフト領域上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、同じく前記溝に沿って、前記第2導電型のヘテロ半導体領域上に積層されて形成される第1導電型のヘテロ半導体領域と、前記溝内にゲート絶縁膜を介して充填されるゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備えたことを特徴とする炭化珪素半導体装置。
【請求項３】
炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域の表層部の所定領域に形成され、所定深さを有する溝と、該溝内に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、前記溝内に前記第2導電型のヘテロ半導体領域を介して形成される第1導電型のヘテロ半導体領域と、前記第2導電型のヘテロ半導体領域の表面に形成され、少なくとも前記ドリフト領域及び前記第1導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備え、
前記ヘテロ半導体領域と前記第1導電型のドリフト領域とのヘテロ接合がヘテロ接合ダイオードの逆バイアス特性となっていることを特徴とする炭化珪素半導体装置。
【請求項４】
前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の一部に、少なくとも前記ドリフト領域よりも不純物濃度が高い第1導電型の高濃度半導体領域が形成されており、該第1導電型の高濃度半導体領域が前記第2導電型のヘテロ半導体領域に接触していることを特徴とする請求項１または２記載の炭化珪素半導体装置。
【請求項５】
前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の一部に、少なくとも前記ドリフト領域よりも不純物濃度が高い第1導電型の高濃度半導体領域が形成されており、該第1導電型の高濃度半導体領域が前記第2導電型のヘテロ半導体領域に接触していることを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項６】
前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の表面の一部に、第2導電型の電界緩和領域が形成されていることを特徴とする請求項１、２、４のいずれか記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の表面の一部に、絶縁電界緩和層が形成されていることを特徴とする請求項１、２、４のいずれか記載の炭化珪素半導体装置。
【請求項８】
炭化珪素半導体とヘテロ接合する前記ヘテロ半導体領域が、炭化珪素よりもバンドギャップが小さい半導体材料よりなることを特徴とする請求項１乃至７のいずれか記載の炭化珪素半導体装置。
【請求項９】
前記炭化珪素よりもバンドギャップが小さい半導体材料が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくとも１つであることを特徴とする請求項８記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
【特許文献】特開平１０−２３３５０３号公報（第５−６頁、図１）
【非特許文献】Ｖ．  Ｖ．  Ａｆａｎａｓｅｖ，  Ｍ．  Ｂａｓｓｌｅｒ，  Ｇ．  Ｐｅｎｓｌ  ａｎｄ  Ｍ．  Ｓｃｈｕｌｚ，  Ｐｈｙｓ．  Ｓｔａｔ．  Ｓｏｌ．  （Ａ）  １６２  （１９９７）  ３２１．。
【０００３】
炭化珪素（以下ＳｉＣ）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（以下Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは電気自動車の高速／高耐圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
【０００４】
従来のＳｉＣパワーＭＯＳＦＥＴ構造は、例えば上記特許文献に開示されている。この従来のＳｉＣパワーＭＯＳＦＥＴでは、高濃度Ｎ＋型ＳｉＣ基板上にＮ−型ＳｉＣエピタキシャル領域が形成されている。そして、エピタキシャル領域の表層部における所定領域には、Ｐ−型ベース領域、及びＮ＋型ソース領域が形成される。また、Ｎ−型ＳｉＣエピタキシャル領域の上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。Ｐ−型ベース領域及びＮ＋型ソース領域に接するようにソース電極が形成されるとともに、Ｎ＋型ＳｉＣ基板の裏面にはドレイン電極が形成されている。
【０００５】
このＳｉＣパワーＭＯＳＦＥＴの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したＰ−型ベース領域の表層に反転型のチャネル領域が形成され、ドレイン電極からソース電極へと電流を流すことが可能となる。また、ゲート電極に印加された電圧を取り去ることによって、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献に示されたＳｉＣパワーＭＯＳＦＥＴには以下のような課題がある。すなわち、ゲート絶縁膜と反転型のチャネル領域との界面に不完全な結晶構造、すなわち多量の界面準位が存在する（上記非特許文献参照）。このため、ゲート電極に電圧を印加して形成したチャネル領域表層の反転型チャネルを通るキャリアの移動度が非常に小さく、チャネル抵抗が大きいという問題があった。チャネル長を短く形成できればチャネル抵抗自体は小さくなる。しかし、チャネル領域が短すぎると、ゲート電極及びソース電極を接地した状態でドレイン電極に高電圧を印加した場合、チャネル領域でパンチスルーが起こる恐れがあるため、実際チャネル長を１μｍ以下に形成することは難しく、結果的にＳｉＣパワーＭＯＳＦＥＴのオン抵抗が高くなるという問題があった。
【０００７】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、低オン抵抗の高耐圧電界効果トランジスタである炭化珪素半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明は、炭化珪素半導体基体中の第１導電型のドレイン領域と、該ドレイン領域と接続される第１導電型のドリフト領域と、該ドリフト領域上に形成され、炭化珪素半導体とヘテロ接合する第２導電型のヘテロ半導体領域と、該第２導電型のヘテロ半導体領域に接続され、ドリフト領域には接続されない第１導電型のヘテロ半導体領域と、前記第２導電型のヘテロ半導体領域の表面に形成され、ドリフト領域及び第１導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第１導電型のへテロ半導体領域に接触するソース電極とを備えたことを特徴とする。
【０００９】
【発明の効果】
本発明によれば、低オン抵抗の高耐圧電界効果トランジスタである炭化珪素半導体装置を提供することができる。
【００１０】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
以下、この発明の実施の形態を図面に従って説明する。なお、本実施の形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、ヘテロ半導体領域に多結晶シリコンを用いた例で説明したが、ヘテロ半導体領域を形成する材料はこの限りではない（詳細は後述）。さらに、本実施の形態ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の炭化珪素半導体装置でも本発明が適用可能である。本実施の形態においては、例えばドレイン領域１０がＮ型となるような構成で説明したが、Ｐ型となるような構成にしてもよい。
【００１２】
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１３】
実施の形態１
図１は本発明による炭化珪素半導体装置の実施の形態１を示している。ドレイン領域となるＮ＋型ＳｉＣ基板１０上にＮ−型エピタキシャル領域２０が積層される。このエピタキシャル領域２０上の所定領域にはＰ−型多結晶シリコン層６０が形成される。Ｐ−型多結晶シリコン層６０とエピタキシャル領域２０とはヘテロ接合しており、図１３のエネルギーバンド図に示すように接合界面にはエネルギー障壁１４０が存在している。また、Ｎ−型エピタキシャル領域２０上の所定領域には、絶縁膜７０を介して、Ｐ−型多結晶シリコン層６０に接続されたＮ＋型多結晶シリコン層５０が形成されている。さらに、Ｐ−型多結晶シリコン層６０の表面にゲート絶縁膜３０が形成される。このゲート絶縁膜３０は少なくともドリフト領域２０と、及びＮ＋型多結晶シリコン層５０まで延設される。ゲート絶縁膜３０上にはゲート電極４０が形成される。Ｎ＋型多結晶シリコン層５０はソース電極８０に接続される。Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。
【００１４】
この炭化珪素半導体装置は、ソース電極８０を接地し、ドレイン電極９０に正の電圧Ｖｄを印加して使用する。そして、このとき、ゲート電極４０が接地されていると、素子の特性は、Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【００１５】
すなわち、エピタキシャル領域２０側には、ドレイン電圧Ｖｄに応じて空乏層が伸びる。一方で、Ｐ−型多結晶シリコン層６０内では少数キャリアである電子がエネルギー障壁１４０を越えられずに接合界面に蓄積する。その様子を示したのが図１４である。そして、エピタキシャル領域２０側に伸びる空乏層に見合う電気力線がこの電子の蓄積層で終端し、Ｐ−型多結晶シリコン層６０側では電界がシールドされる。それゆえ、先にＰ−型多結晶シリコン層６０がブレークダウンを起こすということはなく、ドレイン電圧Ｖｄが所定電圧Ｖｂになって初めてドレイン電極９０からソース電極８０へと急激に電流が流れ始める。
【００１６】
また、上述したようなヘテロ接合ダイオードの逆方向バイアス特性では、Ｐ−型多結晶シリコン層６０の厚さを例えば２００Å程度まで薄くしても３００Ｖ以上もの耐圧が確保できることが実験で確認されている。それゆえ、本発明の構成を用いた炭化珪素半導体装置では、ヘテロ半導体領域６０の厚さを薄くしても、上記Ｐ−型多結晶シリコン層６０側では電界がシールドされる効果によりパンチスルーが起こる恐れがなく、チャネル長は少なくともヘテロ半導体領域６０の厚さ例えば２００Å程度まで短くすることができるため、著しくチャネル抵抗を小さくすることが可能である。
【００１７】
一方で、ゲート電極４０に正電圧が印加されると、Ｐ−型多結晶シリコン層６０は強反転状態となり表層にＮ＋型層が形成される。さらに、Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。図１５にその様子を示す。点線で示したエネルギーレベルがゲート電圧印加前であり、実線のそれがゲート電圧印加後を示す。その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
【００１８】
つまり、本発明による炭化珪素半導体装置は、ドレイン電圧ＶｄをＶｂ以下に保ち、この状態にてゲート電極４０に正電圧を印加することにより、ドレイン電極９０とソース電極８０との間の電流制御を行うものである。
【００１９】
すなわち、本実施の形態１の炭化珪素半導体装置は、炭化珪素半導体基体中の第１導電型のドレイン領域１０と、ドレイン領域１０と接続されて形成される第１導電型のドリフト領域２０と、ドリフト領域２０上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第２導電型のヘテロ半導体領域６０と、第２導電型のヘテロ半導体領域６０に接続するように形成され、ドリフト領域２０には接続されない第１導電型のヘテロ半導体領域５０と、第２導電型のヘテロ半導体領域６０の表面に形成され、少なくともドリフト領域２０及び第１導電型のヘテロ半導体領域５０まで延設されるゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成されたゲート電極４０と、ドレイン領域１０に接触するドレイン電極９０と、第１導電型のへテロ半導体領域５０に接触するソース電極８０とを備えたことを特徴とする。
【００２０】
次に、本実施の形態１の炭化珪素半導体装置の製造方法の一例を、図１０（ａ）〜（ｅ）の断面図を用いて説明する。
【００２１】
まず、図１０（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００２２】
図１０（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、例えば０．０１〜１０μｍ程度ＣＶＤ酸化膜を堆積し、パターニングを行って絶縁膜７０を形成する。
【００２３】
図１０（ｃ）の工程においては、多結晶シリコン層を厚さ例えば０．１から１０μｍ程度減圧ＣＶＤ法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入し、Ｐ−型多結晶シリコン層６０、Ｎ＋型多結晶シリコン層５０をそれぞれ形成する。この方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、６００〜１０００℃程度の熱処理によりデポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【００２４】
図１０（ｄ）の工程においては、例えばＣＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲート絶縁膜３０上に再度多結晶シリコン層を厚さ例えば０．１から１０μｍ程度、減圧ＣＶＤ法を用いて堆積する。その後、この多結晶シリコン層４０に所望の不純物を導入し、パターニングを行ってゲート電極４０を形成する。
【００２５】
図１０（ｅ）の工程においては、Ｎ＋型多結晶シリコン層５０に接触するようにソース電極８０を形成し、ＳｉＣ基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。
【００２６】
このようにして図１に示す炭化珪素半導体装置が完成する。
【００２７】
この炭化珪素半導体装置においては、ＳｉＣとヘテロ半導体とのヘテロ接合を利用することにより簡素な構成で高速／高耐圧のスイッチング素子が作製可能となる。また、チャネルが形成されるヘテロ半導体領域６０とゲート絶縁膜３０の接合界面は準位が少なく、キャリアは界面準位の影響を受けずにチャネルを通過できる。さらに、チャネルとなるヘテロ半導体領域６０の厚さを薄くしてもパンチスルーが起こる恐れがなく、チャネル長（ドリフト領域２０から第１導電型のヘテロ半導体領域５０までの、第２導電型のヘテロ半導体領域６０の長さ）を例えば２００Åと短くすることが可能であるため、著しくチャネル抵抗を小さくできる。
【００２８】
さらに、本半導体装置は、基本となる素子構造の作製において、高エネルギーのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程の負荷が減らせるとともに高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００２９】
なお、上記特許文献の従来技術では、Ｐ−型ベース領域をＮ−型ＳｉＣエピタキシャル領域内に形成するためには深い拡散領域を形成する必要があり、そのためには高エネルギーのイオン注入による不純物導入が欠かせない。高エネルギーのイオン注入を行うと、ＳｉＣエピタキシャル領域中に欠陥が発生し、リーク電流増加の原因となりやすい。また、結晶性回復を兼ねた不純物活性化のために、例えば１５００℃以上もの高温アニールが必要であるが、高温アニール後に表面モフォロジ−が悪化するという問題があった。本発明では、このような問題を解決できると共に、特にノーマリーオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供することが可能である。
【００３０】
また、ゲート電極４０にゲート絶縁膜３０を介して対向する第１導電型のドリフト領域２０の表面の一部に、絶縁電界緩和層７０が形成されていることを特徴とする。このような構造により、ヘテロ半導体領域６０とドリフト領域２０（もしくは高濃度半導体領域１００）とのヘテロ接合へ印加される電界が、絶縁電界緩和層７０により緩和されるので、素子の高耐圧化が図れるとともに、リーク電流を低減することができる。
【００３１】
またゲート絶縁膜３０にかかる電界が、絶縁電界緩和層７０とドリフト領域２０との接合界面からドリフト領域２０に伸びる空乏層によって緩和されるので、ゲート絶縁膜の信頼性が向上する。
【００３２】
さらに、本例では、第２導電型の電界緩和領域１１０の形成に欠かせない、高エネルギーのイオン注入による不純物導入が不要である。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは行わなくてよく、製造工程の負荷が減らせるとともに、高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００３３】
なお、炭化珪素とヘテロ接合をしてスイッチング素子として機能するための条件としては、ヘテロ半導体領域のバンドギャップが炭化珪素のバンドギャップよりも小さいことが必要となる。逆にヘテロ半導体領域のバンドギャップが炭化珪素のバンドギャップよりも大きい場合では、両者はヘテロ接合をするが、スイッチング素子として機能しない。したがって、炭化珪素半導体とヘテロ接合するヘテロ半導体領域６０及び５０が、炭化珪素よりもバンドギャップが小さい半導体材料よりなり、例えば単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくとも１つからなることを特徴とする。すなわち、これらの材料は炭化珪素よりもバンドギャップが小さく、炭化珪素とヘテロ接合を形成する。このため、本発明による炭化珪素半導体装置において、ヘテロ半導体領域にこれらの材料を用いると、上記記載の効果が得られやすい。また、単結晶シリコン、アモルファスシリコンまたは多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易である。
【００３４】
実施の形態２
図２は本発明による炭化珪素半導体装置の実施の形態２を示している。構成上の図１との相違は、Ｐ−型多結晶シリコン層６０がゲート絶縁膜３０と隣接する領域を、Ｎ＋型高濃度ＳｉＣ領域１００としたことである。
【００３５】
Ｐ−型多結晶シリコン層をＮ＋型ＳｉＣ領域１００にヘテロ接合させると、Ｎ＋型ＳｉＣ領域１００にはキャリアが多量に存在することに加えて、Ｎ＋型ＳｉＣ領域１００への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００３６】
すなわち、実施の形態２の炭化珪素半導体装置では、実施の形態１記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。このとき、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との耐圧は低いが、フィールドプレート効果により、絶縁膜７０下部からＮ−型エピタキシャル領域２０内に空乏層が伸びるので、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。このように、本実施の形態２では、ゲート電極４０にゲート絶縁膜３０を介して対向する第１導電型のドリフト領域２０の一部に、少なくともドリフト領域２０よりも不純物濃度が高い第１導電型の高濃度半導体領域１００が形成されており、第１導電型の高濃度半導体領域１００が第２導電型のヘテロ半導体領域６０に接触していることを特徴とする。このように、第１導電型の高濃度半導体領域１００をヘテロ半導体領域６０に接触するように形成することにより、高濃度半導体領域１００にはキャリアが多量に存在することに加えて、高濃度半導体領域１００への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、上記の効果に加え、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００３７】
実施の形態３
図３は本発明による炭化珪素半導体装置の実施の形態３を示している。構成上の図２との相違は、Ｎ＋型多結晶シリコン層５０下のＳｉＣエピタキシャル領域２０の部分に、ソース電極８０に接続されたＰ＋型ＳｉＣ電界緩和領域１１０を配置したことである。
【００３８】
本例では、実施の形態２で示したフィールドプレート効果による電界シールドに比べ、Ｐ＋型ＳｉＣ電界緩和領域１１０からＮ−型エピタキシャル領域２０へとより空乏層を伸ばすことができる。このため、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止することができる。
【００３９】
またゲート絶縁膜３０に印加される電界が緩和されるのでゲート絶縁膜の信頼性が向上する。
【００４０】
このように、本実施の形態３では、ゲート電極４０にゲート絶縁膜３０を介して対向する第１導電型のドリフト領域２０の表面の一部に、第２導電型の電界緩和領域１１０が形成されていることを特徴とする。この第２導電型の電界緩和領域１１０により、素子の耐圧がこの領域と、ドリフト領域２０とのダイオード逆方向耐圧で決まるように設計できるため、高耐圧素子が得られる。
【００４１】
また、ゲート絶縁膜３０にかかる電界が、第２導電型の電界緩和領域１１０とドリフト領域２０との接合界面からドリフト領域２０に伸びる空乏層によって緩和されるので、ゲート絶縁膜３０の信頼性が向上する。
【００４２】
なお本例ではＰ＋型ＳｉＣ電界緩和領域１１０はソース電極８０に接続された例で説明したが、接続されていなくても構わない。
【００４３】
実施の形態４
図４は本発明による炭化珪素半導体装置の実施の形態４を示している。構成上の図３との相違は、Ｎ＋型多結晶シリコン層５０下のＳｉＣエピタキシャル領域２０の部分に形成される溝１２０内に絶縁膜７０を形成している点である。本例を適用することでＮ＋型ＳｉＣ領域１００に対してより深い位置から空乏層を伸ばすことができ、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界をシールドしやすい。その結果、効果的にドレイン耐圧の低下を防止することができる。また、ゲート絶縁膜３０に印加される電界が緩和されるのでゲート絶縁膜３０の信頼性が向上する。
【００４４】
本例の作製においては、実施の形態３と異なり、高エネルギーのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程の負荷が減らせるとともに、高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００４５】
実施の形態５
図５は本発明による炭化珪素半導体装置の実施の形態５を示している。ドレイン領域となるＮ＋型ＳｉＣ基板１０上に、Ｎ−型エピタキシャル領域２０が積層される。エピタキシャル領域２０表層部の所定領域には所定深さを有する溝１２０が形成される。そして、溝１２０に沿って、ドリフト領域２０上の所定領域にＰ−型多結晶シリコン層６０が形成される。Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とはヘテロ接合しており、図１３のエネルギーバンド図に示すように、接合界面にはエネルギー障壁１４０が存在している。また、同じく溝１２０に沿ってＮ＋型多結晶シリコン層５０がＰ−型多結晶シリコン層６０上に積層される。
【００４６】
溝１２０内にはゲート絶縁膜３０を介してゲート電極４０が形成されている。Ｎ＋型多結晶シリコン層５０はソース電極８０に接続される。Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。
【００４７】
このように、本実施の形態５では、炭化珪素半導体基体中の第１導電型のドレイン領域１０と、ドレイン領域１０と接続されて形成される第１導電型のドリフト領域２０と、ドリフト領域２０の表層部の所定領域に形成され、所定深さを有する溝１２０と、溝１２０に沿って、ドリフト領域２０上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第２導電型のヘテロ半導体領域６０と、同じく溝１２０に沿って、第２導電型のヘテロ半導体領域６０上に積層されて形成される第１導電型のヘテロ半導体領域５０と、溝１２０内にゲート絶縁膜３０を介して充填されるゲート電極４０と、ドレイン領域１０に接触するドレイン電極９０と、第１導電型のへテロ半導体領域５０に接触するソース電極８０とを備えたことを特徴とする。
【００４８】
このため、実施の形態１記載の効果に加え、トレンチゲート構造により素子の面積効率を高め、オン抵抗の低減と素子の微細化が可能である。また、第２導電型のヘテロ半導体領域６０と第１導電型のヘテロ半導体領域５０を積層できることから、第２導電型のヘテロ半導体領域６０の厚さを薄く形成することが容易であり、チャネル長を短くするのに効果的な構造である。
【００４９】
さらに、ヘテロ接合界面方向に対してゲート絶縁膜３０を直交させることで、ゲート電極４０からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極４０からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００５０】
この炭化珪素半導体装置の動作は、基本的に図１に示す実施の形態１と同様である。すなわち、ソース電極８０を接地し、ドレイン電極９０に正の電圧Ｖｄを印加して使用する。そして、このとき、ゲート電極４０が接地されていると、素子の特性はＰ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【００５１】
一方で、ゲート電極４０に正電圧が印加されると、Ｐ−型多結晶シリコン層６０は強反転状態となり、表層にＮ＋型層が形成される。さらに、Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
【００５２】
図１に示す実施の形態１と図５に示す実施の形態５の構造上の相違は２つある。１つ目は、Ｐ−型多結晶シリコン層６０とＮ＋型多結晶シリコン層５０とを積層して形成している点である。２つ目はＰ−型多結晶シリコン層６０とＮ＋型多結晶シリコン層５０を深さ方向に貫通する溝１２０を形成し、その溝１２０内にゲート電極４０を形成するトレンチゲート構造を形成している点である。
【００５３】
本例におけるトレンチゲート構造の適用により、素子の面積効率を高め、オン抵抗の低減と素子の微細化が可能である。また、Ｐ−型多結晶シリコン層６０とＮ＋型多結晶シリコン層５０を積層できることから、Ｐ−型多結晶シリコン層６０の厚さを薄く形成することが容易であり、チャネル長を短くするのに効果的な構造である。
【００５４】
さらに、ヘテロ接合界面方向に対してゲート絶縁膜を直交させることで、ゲート電極からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００５５】
次に、本実施の形態５の炭化珪素半導体装置の製造方法の一例を、図１１（ａ）〜（ｅ）の断面図を用いて説明する。
【００５６】
まず、図１１（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００５７】
図１１（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば０．１から１０μｍ程度減圧ＣＶＤ法を用いて堆積する。そして、この多結晶シリコン層に所望の不純物を導入し、Ｐ−型多結晶シリコン層６０とする。次に、再度減圧ＣＶＤ法を用いて多結晶シリコン層を厚さ例えば０．１から１０μｍ程度Ｐ−型多結晶シリコン層６０上に積層する。このとき、堆積した多結晶シリコン層に対して所望の不純物導入を行ってＮ＋型多結晶シリコン層５０を形成する。
【００５８】
この多結晶シリコン層に所望の不純物を導入する方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、６００〜１０００℃程度の熱処理により、デポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【００５９】
図１１（ｃ）の工程においては、Ｎ＋型多結晶シリコン層５０及びＰ−型多結晶シリコン層６０を深さ方向に貫通してＮ−型エピタキシャル領域２０に達する、例えば０．１から１０μｍの深さの溝１２０を形成する。
【００６０】
図１１（ｄ）の工程においては、例えばＣＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲート絶縁膜３０上に再度多結晶シリコン層を厚さ例えば０．１から１０μｍ程度、減圧ＣＶＤ法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入する。次に、この多結晶シリコン層のパターニングを行って、溝１２０内にゲート電極４０を形成する。
【００６１】
図１１（ｅ）の工程においては、Ｎ＋型多結晶シリコン層５０に接触するようにソース電極８０を形成し、ＳｉＣ基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。
【００６２】
このようにして図５に示す炭化珪素半導体装置が完成する。
【００６３】
実施の形態６
図６は本発明による炭化珪素半導体装置の実施の形態６を示している。構成上の図５との相違は、Ｐ−型多結晶シリコン層６０下のＳｉＣエピタキシャル領域２０の部分にＮ＋型ＳｉＣ領域１００を配置したことである。
【００６４】
Ｐ−型多結晶シリコン層をＮ＋型ＳｉＣ領域１００にヘテロ接合させると、Ｎ＋型ＳｉＣ領域１００にはキャリアが多量に存在することに加えて、Ｎ＋型ＳｉＣ領域１００への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００６５】
すなわち、実施の形態６の炭化珪素半導体装置では、実施の形態５記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。
【００６６】
このとき、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との耐圧は低いが、フィールドプレート効果によりゲート絶縁膜３０下部からＮ−型エピタキシャル領域２０内に空乏層が伸びるので、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。
【００６７】
実施の形態７
図７は本発明による炭化珪素半導体装置の実施の形態７を示している。構成上の図６との相違は、溝１２０底部のゲート絶縁膜３０下のＳｉＣエピタキシャル領域２０の部分に、Ｐ＋型ＳｉＣ電界緩和領域１１０を配置したことである。
【００６８】
本例では、実施の形態６で示したフィールドプレート効果による電界シールドに比べ、Ｐ＋型ＳｉＣ電界緩和領域１１０からＮ−型エピタキシャル領域２０へとより空乏層を伸ばすことができる。このため、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止することができる。
【００６９】
また、溝１２０底部のゲート絶縁膜３０に印加される電界が緩和されるので、ゲート絶縁膜の信頼性が向上する。
【００７０】
なお、本例においてＰ＋型ＳｉＣ電界緩和領域１１０は、図示されない奥行き方向でソース電極８０に接続されていても構わない。
【００７１】
実施の形態８
図８は本発明による炭化珪素半導体装置の実施の形態８を示している。ドレイン領域となるＮ＋型ＳｉＣ基板１０上に、Ｎ−型エピタキシャル領域２０が積層される。エピタキシャル領域２０上の所定領域には所定深さを有する溝１２０が形成され、溝１２０内にはＰ−型多結晶シリコン層６０が形成される。Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とはヘテロ接合しており、図１３のエネルギーバンド図に示すように、接合界面にはエネルギー障壁１４０が存在している。また、溝１２０内にはこのＰ−型多結晶シリコン層６０を介してＮ＋型多結晶シリコン層６０が形成される。さらに、Ｐ−型多結晶シリコン層６０の表面にゲート絶縁膜３０が形成される。このゲート絶縁膜３０は少なくともドリフト領域２０と、及びＮ＋型多結晶シリコン層５０まで延設される。ゲート絶縁膜３０上にはゲート電極４０が形成される。Ｎ＋型多結晶シリコン層５０はソース電極８０に接続される。Ｎ＋型ＳｉＣ基板１０の裏面にはドレイン電極９０が形成されている。
【００７２】
すなわち、本実施の形態８では、炭化珪素半導体基体中の第１導電型のドレイン領域１０と、ドレイン領域１０と接続されて形成される第１導電型のドリフト領域２０と、ドリフト領域２０の表層部の所定領域に形成され、所定深さを有する溝１２０と、溝１２０内に形成され、炭化珪素半導体とヘテロ接合する第２導電型のヘテロ半導体領域６０と、溝１２０内に第２導電型のヘテロ半導体領域６０を介して形成される第１導電型のヘテロ半導体領域５０と、第２導電型のヘテロ半導体領域６０の表面に形成され、少なくともドリフト領域２０及び第１導電型のヘテロ半導体領域５０まで延設されるゲート絶縁膜３０と、ゲート絶縁膜３０の上に形成されたゲート電極４０と、ドレイン領域１０に接触するドレイン電極９０と、第１導電型のへテロ半導体領域５０に接触するソース電極８０とを備えたことを特徴とする。
【００７３】
このため、実施の形態１記載の効果に加え、ゲート絶縁膜３０にかかる電界が溝１２０内のヘテロ半導体領域６０により緩和されるので、ゲート絶縁膜３０の信頼性が向上する。また、ヘテロ接合界面方向に対してゲート絶縁膜３０を直交させることで、ゲート電極４０からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極４０からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００７４】
この炭化珪素半導体装置の動作は、基本的に図１に示す実施の形態１と同様である。すなわち、ソース電極８０を接地し、ドレイン電極９０に正の電圧Ｖｄを印加して使用する。そして、このとき、ゲート電極４０が接地されていると、素子の特性はＰ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【００７５】
一方で、ゲート電極４０に正電圧が印加されると、Ｐ−型多結晶シリコン層６０は強反転状態となり、表層にＮ＋型層が形成される。さらに、Ｐ−型多結晶シリコン層６０とＳｉＣエピタキシャル領域２０とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Ｖｄが所定電圧Ｖｂ以下であってもトンネル現象が生じて電流が流れ始める。
【００７６】
図１に示す実施の形態１と図５に示す実施の形態５の構造上の相違は、溝１２０を形成し、その中にＰ−型多結晶シリコン層６０を形成している点である。
【００７７】
本例における構造の適用により、ゲート絶縁膜３０にかかる電界が溝１２０内のヘテロ半導体領域６０により緩和されるので、ゲート絶縁膜３０の信頼性が向上する。また、ヘテロ接合界面方向に対してゲート絶縁膜３０を直交させることで、ゲート電極４０からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極４０からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００７８】
次に、本実施の形態８の炭化珪素半導体装置の製造方法の一例を、図１２（ａ）〜（ｆ）の断面図を用いて説明する。
【００７９】
まず、図１２（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００８０】
図１２（ｂ）の工程においては、例えば０．１から１０μｍの深さの溝１２０を形成する。
【００８１】
図１２（ｃ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層６０を厚さ例えば０．１から１０μｍ程度減圧ＣＶＤ法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入し、Ｐ−型多結晶シリコン層とする。この方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、６００〜１０００℃程度の熱処理により、デポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【００８２】
図１２（ｄ）の工程においては、例えばＣＭＰ法を用いて多結晶シリコン層６０を機械的化学研磨し、多結晶シリコン層６０を溝１２０内部に残す。次に、溝１２０内のＰ−型多結晶シリコン層６０の所定領域に、所定深さまで所望の不純物を導入し、Ｎ＋型多結晶シリコン層５０を形成する。
【００８３】
図１２（ｅ）の工程においては、例えばＣＶＤ酸化膜を堆積してゲート絶縁膜３０を形成し、ゲート絶縁膜３０上に再度多結晶シリコン層を厚さ例えば０．１から１０μｍ程度、減圧ＣＶＤ法を用いて堆積する。その後、多結晶シリコン層４０に所望の不純物を導入する。次に、多結晶シリコン層４０のパターニングを行ってゲート電極４０を形成する。
【００８４】
図１２（ｆ）の工程においては、Ｎ＋型多結晶シリコン層５０に接触するようにソース電極８０を形成し、ＳｉＣ基板１０の裏面にドレイン電極９０として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。
【００８５】
このようにして図８に示す炭化珪素半導体装置が完成する。
【００８６】
実施の形態９
図９は本発明による炭化珪素半導体装置の実施の形態９を示している。構成上の図８との相違は、ゲート絶縁膜下のＳｉＣエピタキシャル領域２０の部分に、Ｎ＋型高濃度ＳｉＣ領域１００を配置したことである。
【００８７】
Ｐ−型多結晶シリコンをＮ＋型ＳｉＣ領域１００にヘテロ接合させると、Ｎ＋型ＳｉＣ領域１００にはキャリアが多量に存在することに加えて、Ｎ＋型ＳｉＣ領域１００への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【００８８】
すなわち、実施の形態９の炭化珪素半導体装置では、実施の形態８記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。このとき、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との耐圧は低いが、Ｐ−型多結晶シリコン層６０とＮ−型エピタキシャル領域２０の接合界面からＮ−型エピタキシャル領域２０内に空乏層が伸びるので、Ｐ−型多結晶シリコン層６０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１を示す断面図
【図２】本発明の実施の形態２を示す断面図
【図３】本発明の実施の形態３を示す断面図
【図４】本発明の実施の形態４を示す断面図
【図５】本発明の実施の形態５を示す断面図
【図６】本発明の実施の形態６を示す断面図
【図７】本発明の実施の形態７を示す断面図
【図８】本発明の実施の形態８を示す断面図
【図９】本発明の実施の形態９を示す断面図
【図１０】本発明の実施の形態１の製造工程を示す断面図
【図１１】本発明の実施の形態５の製造工程を示す断面図
【図１２】本発明の実施の形態８の製造工程を示す断面図
【図１３】Ｓｉと４Ｈ−ＳｉＣのエネルギーバンド図
【図１４】Ｓｉと４Ｈ−ＳｉＣのエネルギーバンド図（ドレイン電圧印加、ゲート電圧オフ時）
【図１５】Ｓｉと４Ｈ−ＳｉＣのエネルギーバンド図（ドレイン電圧印加、ゲート電圧オン時）
【符号の説明】
１０・・・Ｎ＋型ＳｉＣ基板
２０・・・Ｎ−型ＳｉＣエピタキシャル領域（ドリフト領域）
３０・・・ゲート絶縁膜
４０・・・ゲート電極
５０・・・Ｎ＋型多結晶シリコン
６０・・・Ｐ−型多結晶シリコン
７０・・・絶縁膜
８０・・・ソース電極
９０・・・ドレイン電極
１００・・・Ｎ＋型ＳｉＣ領域
１１０・・・Ｐ＋型ＳｉＣ領域
１２０・・・溝
１３０・・・層間膜
１４０・・・ヘテロ接合障壁
１５０・・・Ｐ−型ＳｉＣ領域
１６０・・・Ｎ＋型ＳｉＣ領域（ソース領域）
１７０・・・チャネル領域
【図１】
0003573149.tif 000002
【図２】
0003573149.tif 000003
【図３】
0003573149.tif 000004
【図４】
0003573149.tif 000005
【図５】
0003573149.tif 000006
【図６】
0003573149.tif 000007
【図７】
0003573149.tif 000008
【図８】
0003573149.tif 000009
【図９】
0003573149.tif 000010
【図１０】
0003573149.tif 000011
【図１１】
0003573149.tif 000012
【図１２】
0003573149.tif 000013
【図１３】
0003573149.tif 000014
【図１４】
0003573149.tif 000015
【図１５】
0003573149.tif 000016