(57)【特許請求の範囲】
【請求項１】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＮチャンネルＭＯＳトランジスタのゲート絶縁膜もしくは、ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＰチャンネルＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第１の電源に接続され、ドレインを前記第２の電源に接続された第３のＰチャンネルＭＯＳトランジスタ，またはゲート及びソースを前記第２の電源に接続され、ドレインを前記第１の電源に接続された第４のＮチャンネルＭＯＳトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項２】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＮチャンネルＭＯＳトランジスタのゲート絶縁膜もしくは、
ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＰチャンネルＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第１の電源に接続され、コレクタを前記第２の電源に接続されたＰＮＰバイポーラトランジスタ，またはベース及びエミッタを前記第２の電源に接続され、コレクタを前記第１の電源に接続されたＮＰＮバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項３】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＮチャンネルＭＯＳトランジスタのゲート絶縁膜もしくは、
ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＰチャンネルＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
Ｐウェル内に形成され前記第2の電源に接続される高濃度Ｐ型拡散とＮウェル内に形成され前記第1の電源に接続される高濃度Ｎ型拡散とが対向する部分で形成されるＰＮダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項４】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体集積装置において、
前記容量は
第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第１の電源に接続され、ドレインを前記第２の電源に接続された第１のＰチャンネルＭＯＳトランジスタ，またはゲート及びソースを前記第２の電源に接続され、ドレインを前記第１の電源に接続された第２のＮチャンネルＭＯＳトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項５】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第１の電源に接続され、コレクタを前記第２の電源に接続されたＰＮＰバイポーラトランジスタ，またはベース及びエミッタを前記第２の電源に接続され、コレクタを前記第１の電源接続されたＮＰＮバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項６】
第１の電源と前記第1の電源より電位の低い第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
Ｐウェル内に形成され前記第2の電源に接続される高濃度Ｐ型拡散とＮウェル内に形成され前記第1の電源に接続される高濃度Ｎ型拡散とが対向する部分で形成されるＰＮダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする半導体集積装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のＩ／Ｏセル用電源ラインに接続され、かつＩ／Ｏセル領域に配置されたことを特徴とする半導体集積装置。
【請求項８】
請求項１乃至請求項６のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のＩ／Ｏセル領域で囲まれた内側にある内部用電源ラインに接続されかつ内部領域に配置されたことを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高周波用半導体集積装置の電源ノイズ除去の一つとして有効な内蔵バイパスコンデンサの形成方法に関する。
【０００２】
【従来の技術】
従来、半導体内部で発生した電源ノイズを除去するためには、半導体集積装置の外部の直近の電源間（ＶＤＤ−ＶＳＳ）にバイパスコンデンサを挿入していた。
【０００３】
図２は従来の電源ノイズ除去用外部バイパスコンデンサの挿入位置である。
【０００４】
【発明が解決しようとする課題】
しかしながら半導体集積装置の動作周波数が２０ＭＨＺを越えるようになると、半導体集積装置の外部に付けられたバイパスコンデンサでは、半導体集積装置の電源ピンとバイパスコンデンサまでの距離（インピーダンス）が無視できなくなり、半導体集積装置内で発生する電源ノイズを十分除去できないという問題点を有していた。
【０００５】
よって図２の従来の方法の様に、半導体集積装置内２００の１つの電源ピンペアからデジタル回路２０３とアナログ回路２０４の電源供給をする場合、デジタル回路２０３で発生した電源ノイズ２０５が外部のバイパスコンデンサへ到達して平滑化する前にアナログ回路２０４へ回り込み、アナログ回路の動作へ悪影響を及ぼすという問題点があった。
【０００６】
そこで半導体集積装置内において電源間にバイパスコンデンサを単純に挿入すると電源ノイズを除去することはできるものの、電源間に注入された静電気によりコンデンサの電極間の膜が破壊されるという危険があった。
【０００７】
図３は従来の電源ノイズ除去用チップ内蔵バイパスコンデンサの挿入位置を示す回路図であり、静電気エネルギー３１０がＶＤＤラインを通して注入された場合内蔵バイパスコンデンサ３０１が破壊される例を示している。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＭＯＳトランジスタのゲート絶縁膜もしくは、ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第１の電源に接続され、ドレインを前記第２の電源に接続された第３のＭＯＳトランジスタ，またはゲート及びソースを前記第２の電源に接続され、ドレインを前記第１の電源に接続された第４のＭＯＳトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【０００９】
また、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＭＯＳトランジスタのゲート絶縁膜もしくは、
ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子は
ベース及びエミッタを前記第１の電源に接続され、コレクタを前記第２の電源に接続されたＰＮＰバイポーラトランジスタ，またはベース及びエミッタを前記第２の電源に接続され、コレクタを前記第１の電源に接続されたＮＰＮバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【００１０】
また、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
ゲートを前記第１の電源に接続され、ドレインとソースを前記第２の電源に接続された第１のＭＯＳトランジスタのゲート絶縁膜もしくは、
ゲートを前記第２の電源に接続され、ドレインとソースを前記第１の電源に接続された第２のＭＯＳトランジスタのゲート絶縁膜を含み、
前記静電気保護素子はＰウェル内に形成された高濃度Ｐ型拡散とＮウェル内に形成された高濃度Ｎ型拡散とが対向する部分で形成されるＰＮダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
【００１１】
また、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は
第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子は
ゲート及びソースを前記第１の電源に接続され、ドレインを前記第２の電源に接続された第１のＭＯＳトランジスタ，またはゲート及びソースを前記第２の電源に接続され、ドレインを前記第１の電源に接続された第２のＭＯＳトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子はベース及びエミッタを前記第１の電源に接続され、コレクタを前記第２の電源に接続されたＰＮＰバイポーラトランジスタ，またはベース及びエミッタを前記第２の電源に接続され、コレクタを前記第１の電源接続されたＮＰＮバイポーラトランジスタを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、第１の電源と第２の電源の間に接続された容量と、前記第１と第２の電源に接続された静電気保護素子を有する半導体において、
前記容量は第一の金属配線層と第２の金属配線層との層間膜または第１の多結晶シリコンと第２の多結晶シリコンとの層間膜または前記第１と第２の多結晶シリコンの一方と前記第１と第２の金属配線層の一方との層間膜を含み、
前記静電気保護素子はＰウェル内に形成された高濃度Ｐ型拡散とＮウェル内に形成された高濃度Ｎ型拡散とが対向する部分で形成されるＰＮダイオードを含み、
前記容量の絶縁膜破壊電圧より前記静電気保護素子のブレークダウン電圧が低いことを特徴とする。
また、本発明の半導体集積装置は、請求項１乃至請求項６のいずれかに記載の半導体集積装置において、前記容量及び前記静電気保護素子は前記半導体集積装置のＩ／Ｏセル用電源ラインに接続され、かつＩ／Ｏセル領域に配置され、前記容量及び前記静電気保護素子は前記半導体集積装置のＩ／Ｏセル領域で囲まれた内側にある内部用電源ラインに接続されかつ内部領域に配置されたことを特徴とする。
【００１２】
【作用】
図１は本発明の半導体集積装置の概念図である。
【００１３】
電源間に挿入されたバイパスコンデンサ１０１、１０２はそれぞれデジタル回路１０３、アナログ回路１０４の近傍に形成され、デジタル回路１０３で発生する電源ノイズを除去すると共にアナログ回路１０４に注入される電源ノイズを除去する役目を果たしている。
【００１４】
そしてバイパスコンデンサ１０１，１０２の近傍に配置された静電気保護素ＰＮダイオード１０５，１０６は、バイパスコンデンサの絶縁膜破壊電圧より、ＰＮダイオードの逆方向ブレークダウン電圧が低く設計されている。ここで静電気エネルギーが電源ラインを通して注入された場合、バイパスコンデンサ１０１，１０２とＰＮダイオードに同電位が印可されるが、バイパスコンデンサを破壊に至らしめる前にＰＮダイオードを介して静電気エネルギーが放電される。よってバイパスコンデンサ１０１，１０２は静電気から保護されるのである。
【００１５】
【発明の実施の形態】
以下に本発明の詳細な実施例を図面を参照して具体的に説明する。
【００１６】
図４はＰＭＯＳゲートコントロールドダイオード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの組み合わせによる本発明の第１例回路図である。バイパスコンデンサ４０３はアナログ回路４００の電源を安定化させるためのものである。そして静電気保護素子４０４は先のバイパスコンデンサ４０３を静電気から守るするためのものである。
【００１７】
バイパスコンデンサ４０３はＰＭＯＳトランジスタのゲート膜で構成され、ゲートをＶＳＳにそしてソース、ドレイン、サブストレートをＶＤＤに接続されている。つまりＶＤＤとＶＳＳの間にバイパスコンデンサが形成されることになる。静電気保護素子４０４はＰＭＯＳトランジスタで構成され、ゲート及びソース、サブストレートをＶＤＤに、ドレインをＶＳＳに接続されている。よって通常はオフ状態にあるが、ひとたび静電気エネルギーが印可されドレインとソースの間に通常２０Ｖ程度以上の高電圧がかかるりトランジスタのブレークダウン現象によりＶＤＤからＶＳＳへ静電気エネルギーが放電される。よってバイパスコンデンサ４０３には静電気保護素子４０４のブレークダウン電圧以上の電位はかからないので保護されるのである。ここでは静電気保護素子及びバイパスコンデンサとしてＰＭＯＳトランジスタの例を示したが、ＮＭＯＳトランジスタでも構わない。
【００１８】
図５はＮＭＯＳゲートコントロールドダイオード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート膜バイパスコンデンサの組み合わせによる本発明の第２例回路図である。また静電気保護素子としてＰＭＯＳ，バイパスコンデンサとしてＮＭＯＳの組み合わせでも良い。同じく電気保護素子としてＮＭＯＳ，バイパスコンデンサとしてＰＭＯＳの組み合わせでももちろん良い。
【００１９】
図１、図２ではアナログ回路へ回り込んでくる電源ラインノイズをプロテクトすることが目的であったが、反対にノイズを発生しやすいデジタル回路の電源ノイズが流出しないような目的にも本発明は有効である。
【００２０】
図６は本発明の第３例の回路図で、デジタルノイズの例としてＩ／Ｏセルの出力ドライバーを掲げている。半導体集積装置チップの周辺部には通常入出力セル専用領域（Ｉ／Ｏセル領域）がリング状に配置されており、内部領域用の電源と分けるのが理想である。ところがピン数の制限などで内部用電源とＩ／Ｏセル用電源を共通のＶＤＤパッド６０５及びＶＳＳパッド６０６から分岐して使用しなければならない場合がある。そこでパッドからみて分岐後はＩ／Ｏセル用ＶＤＤ６００とＩ／Ｏセル用ＶＳＳ６０１の電源ライン系と、内部用ＶＤＤ６０２と内部用ＶＳＳ６０３の電源ライン系を共通インピーダンスを持たせないように配置するのが通例である。
【００２１】
図６ではチップの右上コーナー部の電源ラインを示している。バイパスコンデンサ６０８、６１３は先のＩ／Ｏセル用ＶＤＤ６００とＩ／Ｏセル用ＶＳＳ６０１の間に接続されている。静電気保護素子６０７は同じくＩ／Ｏセル用ＶＤＤ、ＶＳＳの間に接続されかつバイパスコンデンサ６０８の近傍に配置されている。またもう１つの静電気保護素子６０９も同様にＩ／Ｏセル用ＶＤＤ、ＶＳＳの間に接続されかつバイパスコンデサ６１３の近傍に配置されている。静電気保護素子及びバイパスコンデンサはリング状電源にいくつあっても良い。出力ドライバーセル６１０も同じくＩ／Ｏセル電源ラインに接続されており、内部からの出力信号６１１を受けてスイッチングし、出力パッド６１２から最終出力信号がでる。このときＩ／Ｏ用ＶＤＤ６００及びＶＳＳ６０１にスイッチングノイズがのるが、出力ドライバー６１０の近くに配置されたバイパスコンデンサ６１３によって電源ノイズは緩和され、さらにバイパスコンデンサ６０８によってさらに緩和されていく。よって内部用ＶＤＤ６０２、内部用ＶＳＳ６０３には出力ドライバー６１０から発生する電源ノイズのまわりこみを緩和することができるのである。
【００２２】
ここでは静電気保護素子としてＰＧＣＤの例をのせているが、もちろんＮＧＣＤでもかまわないし、ＰＧＣＤとＮＧＣＤを並列に使用しても良い。バイパスコンデンサもＰＭＯＳでもＮＭＯＳでもまた並列に使用しても、その目的はなんら変わることはない。また静電気保護素子としてのＧＣＤとバイパスコンデンサの組み合わせは、ゲートアレイ等のようにＩ／Ｏ領域には出力ドライバーを形成するためのもしくは入出力ピンの静電気保護のためにトランジスタがあらかじめ用意されている場合が多く未使用のパッドセル等で余っているトランジスタを静電気保護素子として有効利用できるという利点もある。さらにこれらの静電気保護素子は電源間に接続されているので該電源パッド間にかかる静電気に対しても内部トランジスタの破壊を防ぐ効果がある。
【００２３】
次に静電気保護素子としてバイポーラトランジスタを使用した例を説明する。
【００２４】
図７はＮＰＮバイポーラトランジスタ  静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの組み合わせによる本発明の第４例回路図である。バイパスコンデンサ７０３はアナログ回路の電源安定化のため、静電気保護素子７０４はバイパスコンデンサ７０３の静電気保護のために存在する。バイパスコンデンサ７０３はゲートをＶＳＳに、ソース、ドレイン、サブストレートをＶＤＤに接続されたＰＭＯＳトランジスタのゲート膜で構成される。静電気保護素子７０４はエミッタをＶＤＤに、コレクタ及びベースをＶＳＳに接続したＮＰＮ型バイポーラトランジスタである。一般的にバイポーラトランジスタのブレークダウン電圧はＧＣＤトランジスタのそれより幾分低くなるので、バイパスコンデンサの保護の目的としてＧＣＤより良好であるという効果がある。よってバイポーラトランジスタの静電気保護素子とゲート膜によるバイパスコンデンサの組み合わせは、半導体集積装置がディープサブミクロンのデザインルールへシフトして、ゲート膜が薄くなっても適応できるという格段の効果がある。また薄いゲート膜を使えることでより大容量のバイパスコンデンサを得ることができ、ノイズ除去の効果が向上する。もちろんバイポーラトランジスタとしてはＰＮＰ型でも良い。ただしＰＮＰ型の場合ベースをＶＤＤ側へ接続して使用する。またＰＮＰ型とＮＰＮ型を並列に使用しても良い。さらに言うまでもないがバイパスコンデンサとしてはＮＭＯＳトランジスタのゲート膜でも良い。
【００２５】
図８はＰＮダイオード静電気保護素子とＮＭＯＳゲート膜バイパスコンデンサの組み合わせによる本発明の第５例回路図である。バイパスコンデンサ８０３はアナログ回路の電源安定化のため、静電気保護素子８０４はバイパスコンデンサ８０３の静電気保護のために存在する。バイパスコンデンサ８０３はゲートをＶＤＤに、ソース、ドレイン、サブストレートをＶＳＳに接続されたＮＭＯＳトランジスタのゲート膜で構成される。静電気保護素子８０４は高濃度Ｐ＋拡散（以下Ｐ＋ストッパー）と高濃度Ｎ＋拡散（以下Ｎ＋ストッパー）をつきあわせて形成され、Ｐ＋ストッパー側をＶＳＳへ、Ｎ＋ストッパー側をＶＤＤへ接続されており、さらに前記ＮＭＯＳトランジスタの周囲を囲んでいる。
【００２６】
図９はこの図８のＰＮダイオードのレイアウト平断面図である。
【００２７】
ドレイン・ソースとなるＮ＋拡散９１０と９１１と多結晶シリコンゲート９０４はＮＭＯＳトランジスタでありゲート膜によりバイパスコンデンサを形成している。Ｐ＋ストッパー９１２，９１３がトランジスタの周囲を取り囲み、Ｐ−ＷＥＬＬ９１７の電位をＶＳＳにしている。またＰ−ＷＥＬＬの周囲はＮ−ＷＥＬＬ９１６，９１８であり、Ｎ＋ストッパー９１５，９１４によりＶＤＤ電位を与えられている。このときＰ−ＷＥＬＬとＮ−ＷＥＬＬの境界にはＰＮダイオード９０２，９０３が形成される。
【００２８】
このようなＰＮダイオード静電気保護素子とゲート膜バイパスコンデンサの組み合わせはトランジスタの周囲を完全にダイオードで包囲できるので、ゲート膜の保護がよりいっそう強力になるという独特の効果をもたらす。さらにこの様なリング状のＰ＋／Ｎ＋ストッパーはＰ−ＷＥＬＬ及びＮ−ＷＥＬＬの電位を強力にし、トランジスタの高速動作を一層安定させるという格別の効果をもたらす。この例ではバイパスコンデンサとしてＮＭＯＳを説明したが、ＰＭＯＳトランジスタのゲート膜でもバイパスコンデンサとしての効果は何らかわるものではない。
【００２９】
これまでバイパスコンデンサとしてトランジスタのゲート膜を使う例を説明してきたが、異なる配線層による層間膜容量でも形成することができる。
【００３０】
図１０は一般的な配線層間膜により容量を形成した場合の断面図である。
【００３１】
第１配線層１００３と第２配線層１００２が交差している部分の面積に比例してコンデンサ１００４の値が決まる。第１配線層１００３にはＶＳＳライン１００１によりＶＳＳ電位が与えられ、第２配線層１００２にはＶＤＤライン１０００によりＶＤＤ電位が与えられる。もちろん第１配線層にＶＤＤ電位をそして第２配線層にＶＳＳを与えても容量値は同じである。
【００３２】
第１配線層と第２配線層の材質の組み合わせとしては各々（下の層から）金属配線１層目と金属配線２層目、金属配線２層目と金属配線３層目、金属配線３層目と金属配線４層目、金属配線１層目と金属配線３層目、金属配線２層目と金属配線４層目、金属配線１層目と金属配線４層目等、あるいは、多結晶シリコン１層目と多結晶シリコン２層目、多結晶シリコン２層目と多結晶シリコン３層目、多結晶シリコン１層目と多結晶シリコン３層目等、さらには多結晶シリコン１層目と金属配線１層目、多結晶シリコン２層目と金属配線１層目、多結晶シリコン１層目と金属配線２層目等の多結晶シリコンと金属配線の組み合わせ、さらには、拡散層と金属配線層の組み合わせ等も可能である。
【００３３】
次にこの配線層によるバイパスコンデンサを応用した例について説明してゆく。
【００３４】
図１１は本発明の配線層によるバイパスコンデンサとＧＣＤによる静電気保護素子を組み合わせた第６例回路図である。細部の部品は省略しているが図６の例と同様Ｉ／Ｏセル領域がチップの周辺にリング状に配置されてる半導体集積装置の上辺を取り出したものである。Ｉ／Ｏ用電源ラインと内部用電源ラインは共通のＶＤＤパッド１１００とＶＳＳパッド１１０１から分岐している。Ｉ／Ｏ用電源ラインは２層目金属配線層を使いやはりリング状に配置され、最外周がＩ／Ｏ用ＶＤＤ１１０５、内側がＩ／Ｏ用ＶＳＳ１１０７に割り当てられている。（図１１では太い実線で２層目配線層を表している）また前記Ｉ／Ｏ用ＶＤＤ１１０５の領域と重なる様に３層目金属配線層を使いＩ／Ｏ用ＶＳＳ１１０４が配置され、この２つの層のクロスする領域でバイパスコンデンサ１を形成している。（図１１では鎖線で３層目金属配線を表している）また同様に前記Ｉ／Ｏ用ＶＳＳ１１０７の領域と重なる様に３層目金属配線層を使いＩ／Ｏ用ＶＤＤ１１０６が配置され、この２つの層のクロスする領域でバイパスコンデンサ２を形成している。この２つのバイパスコンデンサ１，２はどちらもＶＤＤ−ＶＳＳ間に接続さていることになり、Ｉ／Ｏセルで発生したスイッチングノイズの緩和に効果がる。そしてＰＧＣＤによる静電気保護素子１１０８がやはりＩ／Ｏ用ＶＤＤ１１０５とＩ／Ｏ用ＶＳＳ１１０７の間に挿入され前記バイパスコンデンサ１，２の静電気破壊を保護している。この静電気保護素子と配線層によるバイパスコンデンサの組み合わせはＩ／Ｏ電源を２重に使用するため電源インピーダンスをさげ高周波特性を向上させるという特別の効果も有する。さらにＩ／Ｏリング領域はチップの外周に沿って広く存在するため面積を広くとれ、大きなバイパスコンデンサの容量値を得られやすいという利点も有する。またここでは静電気保護素子としてＰＧＣＤをあげたが、これまで説明してきたＮＧＣＤやＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトランジスタ、ＰＮダイオード等でも同様の効果が得られる。
【００３５】
このように１組の電源パッドしか持たない半導体チップにおいても、Ｉ／Ｏ用電源と内部用電源を用意して、分岐後のラインにそれぞれバイパスコンデンサと静電気保護素子をもうけることにより、Ｉ／Ｏ領域と内部領域のノイズ分離が可能である。これによりアナログ回路へ他のデジタル回路やＩ／Ｏセルのスイッチングノイズが混入するのを防ぐことができる。
【００３６】
また電源パッドからみてＩ／Ｏ用電源ラインと内部用電源ラインが分岐する前に静電気保護素子を設けることにより、内部領域用とＩ／Ｏ領域用に個別に静電気保護素子を設けなくてもバイパスコンデンサの保護が可能であるので、内部領域の面積を増やさずに済む。
【００３７】
また本発明のバイパスコンデンサと静電気保護素子の組み合わせはノイズ除去という本来の主旨の他、半導体集積装置の静電気耐量をあげるという効果もある。
【００３８】
図１２は本発明の静電気保護素子とバイパスコンデンサを組み合わせた半導体集積装置に外部から静電気エネルギーがかかった時の静電気モデル図である。静電気エネルギーのモデルにはＥＩＡＪやＭＩＬＬ等いくつかあるが、ここでは静電気電圧１２００（Ｖ＝４００ｖ）が静電気容量１２０１（Ｃ０＝２００ｐｆ）に蓄積された後、半導体チップ１２０４に印可された場合を示している。回路ブロックとは別にノイズ除去用に設けられた内蔵バイパスコンデンサ１２０２をＣ１＝２００ｐｆとする。おおもとの静電気エネルギーはＱ＝Ｃ０＊Ｖであるが、半導体チップに印可される時にはＣ１とＣ０の容量比に分割されるので、実質回路ブロック１２０３にかかる静電気エネルギーはＶ＊（Ｃ０／（Ｃ１＋Ｃ０））＝Ｖ＊（１／２）となり内蔵バイパスコンデンサ１２０２が無い場合と比べて１／２になる。一方内蔵バイパスコンデンサ１２０２にかかる静電気エネルギーはＶ＊１／２であるが、静電気保護素子１２０８よって放電されるので破壊はおこらない。よって半導体チップ全体の静電気耐量はほぼ２倍にあがることになる。
【００３９】
そして追加するバイパスコンデンサの容量値を大きくするほど静電気耐量の向上が望める。
【００４０】
【発明の効果】
以上説明したように本発明の半導体集積装置はチップ内部で発生するデジタル回路やＩ／Ｏセルの電源ノイズが他の回路ブロックへ回り込むのを緩和することができ、また電源ノイズに敏感なアナログ回路等にたいして電源から回り込んでくるノイズを緩和することができるので、アナログ回路の特性向上及び高周波動作特性の安定化が得られ、電源ノイズに強い半導体集積装置を提供できる。
【００４１】
また本発明の半導体集積装置は個々の回路ブロック毎の電源ラインにバイパスコンデンサを配置できるので、チップ外部にバイパスコンデンサを付けるよりも低インピーダンスで回路ブロックとバイパスコンデンサを接続することができるので、高周波動作領域でもノイズ除去の効果が高い。
【００４２】
また静電気保護素子としてＧＣＤを使う組み合わせでは、Ｉ／Ｏセル等で未使用のトランジスタを使うことができるので、搭載ゲートを有効に活用できる。
【００４３】
また静電気保護素子としてバイポーラトランジスタを内蔵バイパスコンデンサとしてトランジスタゲート膜を使う組み合わせでは、ＧＣＤやＰＮダイオードに比べてブレークダウン電圧を低くすることが可能で、ディープサブミクロンでの薄いゲート膜トランジスタに対応でき、薄いゲート膜を使うことにより大きな容量値を得ることができるという特別な効果も得られる。
【００４４】
さらに静電気保護素子としてＰＮダイオードを、内蔵バイパスコンデンサとしてトランジスタゲート膜を使う組み合わせでは、トランジスタの周位をストッパーで囲むのでゲート膜の静電気保護がより強力になると共に、ウェルの電位をより安定化させることができるので、トランジスタ特性を安定化することができる。
【００４５】
さらに内蔵バイパスコンデンサに配線間容量を使う場合には、静電気保護素子の構造がＧＣＤでもバイポーラトランジスタでもＰＮダイオードでも、Ｉ／Ｏセルのリング電源用配線層間により容量を構成できるので、電源ラインのいっそうの強化という格別な効果も得られる。
【００４６】
そして、内蔵バイパスコンデンサを付加することにより、元々の半導体集積装置の静電気耐量を向上させることができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の半導体集積装置の概念図。
【図２】従来の方法による外部バイパスコンデンサを使う回路図。
【図３】従来の電源ノイズ除去用チップ内蔵バイパスコンデンサの挿入位置を示す回路図。
【図４】本発明によるＰＭＯＳゲートコントロールドダイオード（ＰＧＣＤ）静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの組み合わせによる第１例回路図。
【図５】本発明によるＮＭＯＳゲートコントロールドダイオード（ＮＧＣＤ）静電気保護素子とＮＭＯＳゲート膜バイパスコンデンサの組み合わせによる第２例回路図。
【図６】本発明の第３例の回路図。
【図７】本発明によるＮＰＮバイポーラトランジスタ  静電気保護素子とＰＭＯＳゲート膜バイパスコンデンサの組み合わせによる第４例回路図。
【図８】本発明によるＰＮダイオード静電気保護素子とＮＭＯＳゲート膜バイパスコンデンサの組み合わせによる第５例回路図。
【図９】本発明による図８のＰＮダイオードのレイアウト平断面図。
【図１０】一般的な配線層間膜により容量を形成した場合の断面図。
【図１１】本発明の配線層によるバイパスコンデンサとＧＣＤによる静電気保護素子を組み合わせた第６例回路図。
【図１２】本発明の静電気保護素子とバイパスコンデンサを組み合わせた半導体集積装置に外部から静電気エネルギーがかかった時の静電気モデル図。
【符号の説明】
１００．．．半導体チップ
１０１．．．デジタル回路ブロック用バイパスコンデンサ
１０２．．．アナログ回路ブロック用バイパスコンデンサ
１０３．．．デジタル回路ブロック用
１０４．．．アナログ回路ブロック用
１０５．．．デジタル回路ブロック用静電気保護素子
１０６．．．アナログ回路ブロック用静電気保護素子
２０５．．．電源ノイズ
３１０．．．静電気エネルギー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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