(57)【特許請求の範囲】
【請求項１】
第一のフェーズを示す期間と第二のフェーズを示す期間とを有するタイミング制御信号と、第一の状態と第二の状態を取り得るデータ信号とを入力とし、前記タイミング制御信号に同期して前記データ信号を処理し、前記データ信号の状態を一時的に記憶するデータ一時記憶装置であって、パルス信号発生回路と、第一のプリチャージノードと、第二のプリチャージノードと、第一のプリチャージ回路と、第二のプリチャージ回路と、第一のディスチャージ回路と、第二のディスチャージ回路とを備え、前記パルス信号発生回路は、前記タイミング制御信号の第一のフェーズ期間から第二のフェーズ期間への変化時点、および前記第二のフェーズ期間から前記第一のフェーズ期間への変化時点の各時点から一定期間である第一のパルス電位期間と、前記第一のパルス電位期間以外の期間である第二のパルス電位期間とを有するパルス信号を出力し、前記第一のプリチャージ回路は、前記パルス信号の第二のパルス電位期間に、前記第一のプリチャージノードの電位を第一の境界電位以上にし、前記第一のディスチャージ回路は、前記パルス信号の第一のパルス電位期間で前記入力データ信号が第二の状態である期間に、前記第一のプリチャージノードの電位を前記第一の境界電位未満にし、前記第二のプリチャージ回路は、前記第一のプリチャージノードの電位が前記第一の境界電位未満である期間に、前記第二のプリチャージノードの電位を第二の境界電位以上にし、前記第二のディスチャージ回路は、前記パルス信号の第一のパルス電位期間で前記第一のプリチャージノードの電位が前記第一の境界電位以上である期間に、前記第二のプリチャージノードの電位を前記第二の境界電位未満にするよう構成し、前記第二のプリチャージノードの電位を出力データ信号とすることを特徴とするデータ一時記憶装置。
【請求項２】
パルス信号発生回路を、タイミング制御信号を入力信号として入力する入力端子と、生成したパルス信号を出力する出力端子と、２入力排他的論理和回路と、前記入力信号を任意の一定時間遅延させて、そのパルス幅を任意に設定するパルス幅設定回路とを設け、前記入力端子を前記２入力排他的論理和回路の一方の入力と前記パルス幅設定回路の入力とに接続し、前記パルス幅設定回路の出力を前記２入力排他的論理和回路の他方の入力に接続し、前記２入力排他的論理和回路の出力を前記出力端子に接続して構成したことを特徴とする請求項１に記載のデータ一時記憶装置。
【請求項３】
少なくとも第一のプリチャージ回路と第一のディスチャージ回路とが共に動作停止の期間は、第一のプリチャージノードの電位を保持する第一のデータ保持回路と、少なくとも第二のプリチャージ回路と第二のディスチャージ回路とが共に動作停止の期間は、第二のプリチャージノードの電位を保持する第二のデータ保持回路とを備えたことを特徴とする請求項１または請求項２に記載のデータ一時記憶装置。
【請求項４】
タイミング制御信号の第一のフェーズ期間は論理レベルの０で、第二のフェーズ期間は論理レベルの１とし、入力データ信号の第一の状態は論理レベルの０で、第二の状態は論理レベルの１とし、第一のパルス電位期間は論理レベルの１で、第二のパルス電位期間は論理レベルの０とし、第一の境界電位以上の電位は論理レベルの１で、前記第一の境界電位未満の電位は論理レベルの０とし、第二の境界電位以上の電位は論理レベルの１で、前記第二の境界電位未満の電位は論理レベルの０とすることを特徴とする請求項１または請求項２または請求項３に記載のデータ一時記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体集積回路で実現されるフリップフロップのようなクロック信号に同期して入力データを一時的に記憶するデータ一時記憶装置に関するものである。
【０００２】
【従来の技術】
近年、例えばＬＳＩなどの半導体集積回路における技術進歩は目覚しく、その動作周波数の向上には目を見張るものがある。しかしながら、半導体集積回路に対する高性能化への要求はとどまる所を知らず、より低消費電力で、かつ、より高速動作を実現するよう求められ続けている。すなわち、半導体集積回路の設計には、さらなる高速動作化とさらなる低消費電力化の双方が求められている。
【０００３】
このような半導体集積回路を構成する基本的要素の一つに、フリップフロップに代表されるように、クロック信号に同期して動作するデータ一時記憶装置があるが、このデータ一時記憶装置は、半導体集積回路にとって非常に基本的な回路であるため、高速動作化および低消費電力化をはかる様々な回路が提唱されており、従来から知られている高速動作を実現するデータ一時記憶装置の例として、米国特許ＵＳＰ５，９１７，３５５のＥｄｇｅ−ｔｒｉｇｇｅｒｅｄ  ｓｔａｔｉｃｉｚｅｄ  ｄｙｎａｍｉｃ  ｆｌｉｐ−ｆｌｏｐ  ｗｉｔｈ  ｃｏｎｄｉｔｉｏｎａｌ  ｓｈｕｔ−ｏｆｆ  ｍｅｃｈａｎｉｓｍが挙げられる。
【０００４】
上記のような従来のデータ一時記憶装置について、図面を参照にしながら以下に説明する。
図７は従来のデータ一時記憶装置の構成回路図である。図７において、１００１はＰチャンネルトランジスタであって、クロック信号端子（ＣＫ）１０３１が０の期間オンになり、第一のプリチャージノード１０４１をプリチャージする。１０２１、１０２２はインバータであって、クロック信号端子（ＣＫ）１０３１の信号を一定期間遅延させて、ディレイドクロック信号（ＣＫＤ）１０４２を生成する。１０２７は第一のプリチャージノード１０４１とディレイドクロック信号（ＣＫＤ）１０４２とを入力とし、ストップ信号（Ｓ）１０４３を出力とする２入力論理積否定回路であって、第一のプリチャージノード１０４１とディレイドクロック信号（ＣＫＤ）１０４２の双方が共に１の期間のみ、ストップ信号（Ｓ）１０４３は０となる。
【０００５】
１０１１〜１０１３は直列接続しているＮチャンネルトランジスタであって、それらの全てがオンの期間に、第一のプリチャージノード１０４１をディスチャージする。具体的には、第一のプリチャージノード１０４１が０、もしくはディレイドクロック信号（ＣＫＤ）１０４２が０の場合、Ｎチャンネルトランジスタ１０１１がオンになり、入力データ端子（Ｄ）１０３３が１の時にＮチャンネルトランジスタ１０１２がオンになり、クロック信号端子（ＣＫ）１０３１が１の時にＮチャンネルトランジスタ１０１３がオンになる。
【０００６】
１０２３と１０２４はインバータであって、このインバータ１０２３と１０２４によって、第一のプリチャージノード１０４１の値を弱く保持することができる。ここで弱く保持するという意味は、Ｐチャンネルトランジスタ１００１がオンの時は、第一のプリチャージノード１０４１がプリチャージされ、Ｎチャンネルトランジスタ１０１１〜１０１３の全てがオンの時は、第一のプリチャージノード１０４１がディスチャージされるが、Ｐチャンネルトランジスタ１００１がオフで、かつＮチャンネルトランジスタ１０１１〜１０１３の少なくともいずれか１つがオフの時の第一のプリチャージノード１０４１の値を保持するという意味である。
【０００７】
１００２はＰチャンネルトランジスタであって、第一のプリチャージノード１０４１が０の期間オンになり、第二のプリチャージノード１０５１をプリチャージする。１０１４と１０１５は直列接続しているＮチャンネルトランジスタであって、これらＮチャンネルトランジスタ１０１４と１０１５の双方がオンの期間に、第二のプリチャージノード１０５１をディスチャージする。具体的には、クロック信号端子（ＣＫ）１０３１が１の場合にＮチャンネルトランジスタ１０１５がオンになり、第一のプリチャージノード１０４１が１の時にＮチャンネルトランジスタ１０１４がオンになる。
【０００８】
１０２５と１０２６はインバータであって、これらインバータ１０２５と１０２６によって、第二のプリチャージノード１０５１の値を弱く保持することができる。
【０００９】
上記のように構成された従来のデータ一時記憶装置は、クロック信号端子（ＣＫ）１０３１の立ち上がりエッジのタイミングで、入力データ端子（Ｄ）１０３３の値を書き込むフリップフロップとなっており、以下その具体的な動作について説明する。
【００１０】
まず、クロック信号端子（ＣＫ）１０３１からのクロック信号が０の期間の動作について説明する。
この時、Ｐチャンネルトランジスタ１００１はオン、Ｎチャンネルトランジスタ１０１３はオフとなっており、第一のプリチャージノード１０４１においては、プリチャージ経路が開いておりディスチャージ経路が閉じているため、第一のプリチャージノード１０４１は１となっている。
【００１１】
この時、第二のプリチャージノード１０５１の状態は、第一のプリチャージノード１０４１が１、クロック信号端子（ＣＫ）１０３１が０であるため、プリチャージ経路、ディスチャージ経路共に閉じているため、インバータ１０２３と１０２４によって、以前の値が弱く保持されている。
【００１２】
次に、クロック信号が０から１に立ち上がった時から、ディレイドクロック（ＣＫＤ）１０４２が０から１に立ち上がる迄の間の動作について説明する。
この時、Ｐチャンネルトランジスタ１００１はオフ、Ｎチャンネルトランジスタ１０１３はオンとなっており、第一のプリチャージノード１０４１においては、プリチャージ経路が閉じており、入力データ端子（Ｄ）１０３３が１の時にディスチャージ経路が開いており、入力データ端子（Ｄ）１０３３が０の時にディスチャージ経路が閉じている。
【００１３】
すなわち、入力データ端子（Ｄ）１０３３が１の時には、第一のプリチャージノード１０４１はディスチャージされ、入力データ端子（Ｄ）１０３３が０の時には、プリチャージ経路およびディスチャージ経路共に閉じており、第一のプリチャージノード１０４１の値は、インバータ１０２３と１０２４によって弱く保持されている。
【００１４】
言い替えれば、入力データが１であれば、第一のプリチャージノード１０４１は０と書き込まれ、入力データが０であれば、第一のプリチャージノード１０４１は１と書き込まれる。
【００１５】
また、第一のプリチャージノード１０４１に０が書き込まれた時はＰチャンネルトランジスタ１００２がオンとなり、Ｎチャンネルトランジスタ１０１４がオフになるため、第二のプリチャージノード１０５１は１が書き込まれ、第一のプリチャージノード１０４１に１が書き込まれた時はＰチャンネルトランジスタ１００２がオフとなり、Ｎチャンネルトランジスタ１０１５がオンになり、Ｎチャンネルトランジスタ１０１４がオンであるため、第二のプリチャージノード１０５１は０が書き込まれる。
【００１６】
最後に、クロック信号が１であり、かつ、ディレイドクロック信号（ＣＫＤ）１０４２が１の期間の動作について説明する。
この時、第一のプリチャージノード１０４１が１であれば、ストップ信号（Ｓ）１０４３が０になるため、第一のプリチャージノード１０４１は、プリチャージ経路およびディスチャージ経路共に閉じているので、インバータ１０２３と１０２４によって、１の値が弱く保持されており、第一のプリチャージノード１０４１が０であれば、ディスチャージ経路が開いていても閉じていてもプリチャージ経路が閉じているため、第一のプリチャージノード１０４１は０となっている。
【００１７】
また、第一のプリチャージノード１０４１が０の時はＰチャンネルトランジスタ１００２がオンとなり、Ｎチャンネルトランジスタ１０１４がオフになるため、第二のプリチャージノード１０５１は１となり、第一のプリチャージノード１０４１が１の時はＰチャンネルトランジスタ１００２がオフとなり、Ｎチャンネルトランジスタ１０１５がオンになり、Ｎチャンネルトランジスタ１０１４がオンであるため、第二のプリチャージノード１０５１は０となる。
【００１８】
以上のように、上記のように構成された従来のデータ一時記憶装置は、クロック信号端子（ＣＫ）１０３１からのクロック信号の立ち上がりエッジに同期して、入力データ端子（Ｄ）１０３３の値を書き込み、それ以外の期間はデータ保持の動作をする。
【００１９】
この時、出力データ端子（Ｑ）１０３４から第二のプリチャージノード１０５１の値が出力データ信号として出力される。
この従来のデータ一時記憶装置では、その構成上の特徴（入力データ端子（Ｄ）１０３３が接続するＮチャンネルトランジスタ１０１２とクロック信号端子（ＣＫ）１０３１が接続するＮチャンネルトランジスタ１０１３とが直列接続している）から、セットアップタイムが理想的には０になること、及び、入力データ端子（Ｄ）１０３３が出力信号として第二のプリチャージノード１０５１に書き込まれるまでの遅延時間の最悪値が、Ｎチャンネルトランジスタ１０１１〜１０１３の３段の直列接続による第一のプリチャージノード１０４１をディスチャージに要する時間と、Ｐチャンネルトランジスタ１００２による第二のプリチャージノード１０５１をプリチャージに要する遅延時間の合計となる。
【００２０】
【発明が解決しようとする課題】
しかしながら上記のような従来のデータ一時記憶装置では、それをフリップフロップとしてＬＳＩの回路設計に用いると、その回路の動作周波数を高くしようとすれば、その回路の動作速度と同じ高い周波数のクロック信号（タイミング制御信号）を供給する必要があり、供給するクロック信号発生回路が速い周波数を発生させなければないという問題点や、高い周波数のクロックを精度よくＬＳＩ内に分配しなければならないという問題点を有していた。
【００２１】
また、上記のように高い周波数のクロック信号の発生のために、そのクロック発生回路、および、クロック分配回路による消費電力が増大してしまうという問題点を有していた。
【００２２】
本発明は、上記従来の問題点を解決するもので、本データ一時記憶装置を使用してＬＳＩの設計を行なった場合に、そのＬＳＩに供給されるタイミング制御信号の周波数を、従来に比べて１／２にすることができ、タイミング制御信号に基づくＬＳＩでの消費電力を大幅に削減することができ、さらにタイミング制御信号発生回路の回路的負担を大幅に軽減することができるデータ一時記憶装置を提供する。
【００２３】
【課題を解決するための手段】
上記の課題を解決するために本発明のデータ一時記憶装置は、第一のフェーズを示す期間と第二のフェーズを示す期間とを有するタイミング制御信号と、第一の状態と第二の状態を取り得るデータ信号とを入力とし、前記タイミング制御信号に同期して前記データ信号を処理し、前記データ信号の状態を一時的に記憶するデータ一時記憶装置であって、パルス信号発生回路と、第一のプリチャージノードと、第二のプリチャージノードと、第一のプリチャージ回路と、第二のプリチャージ回路と、第一のディスチャージ回路と、第二のディスチャージ回路とを備え、前記パルス信号発生回路は、前記タイミング制御信号の第一のフェーズ期間から第二のフェーズ期間への変化時点、および前記第二のフェーズ期間から前記第一のフェーズ期間への変化時点の各時点から一定期間である第一のパルス電位期間と、前記第一のパルス電位期間以外の期間である第二のパルス電位期間とを有するパルス信号を出力し、前記第一のプリチャージ回路は、前記パルス信号の第二のパルス電位期間に、前記第一のプリチャージノードの電位を第一の境界電位以上にし、前記第一のディスチャージ回路は、前記パルス信号の第一のパルス電位期間で前記入力データ信号が第二の状態である期間に、前記第一のプリチャージノードの電位を前記第一の境界電位未満にし、前記第二のプリチャージ回路は、前記第一のプリチャージノードの電位が前記第一の境界電位未満である期間に、前記第二のプリチャージノードの電位を第二の境界電位以上にし、前記第二のディスチャージ回路は、前記パルス信号の第一のパルス電位期間で前記第一のプリチャージノードの電位が前記第一の境界電位以上である期間に、前記第二のプリチャージノードの電位を前記第二の境界電位未満にするよう構成し、前記第二のプリチャージノードの電位を出力データ信号とすることを特徴とする。
【００２５】
以上の構成によると、セットアップタイムが理想的には０になり、また入力データが出力信号として第二のプリチャージノードに書き込まれるまでの遅延時間の最悪値を小さくするとともに、タイミング制御信号の第一のフェーズ期間から第二のフェーズ期間への変化タイミングと、第二のフェーズ期間から第一のフェーズ期間への変化タイミングの双方のタイミングで、入力データを書き込むことを可能とし、このデータ一時記憶装置をＬＳＩに使用することにより、ＬＳＩに供給されるタイミング制御信号の２倍の周波数による動作タイミングをＬＳＩ内の各回路に供給することができる。
【００２６】
【発明の実施の形態】
以下、本発明の一実施の形態を示すデータ一時記憶装置について、図面を参照にしながら具体的に説明する。
（第一の実施の形態）
本発明の第一の実施の形態のデータ一時記憶装置を説明する。
【００２７】
図１は本第一の実施の形態のデータ一時記憶装置の構成回路図である。図２は本第一の実施の形態における動作を示すタイミングチャートである。図１において、１０１はＰチャンネルトランジスタであって、パルス信号端子（ＣＫ１）１３１が０の期間にオンになり、第一のプリチャージノード１４１をプリチャージする。１１１はＮチャンネルトランジスタであって、入力データ端子（Ｄ）１３３が１の期間にオンになる。１１２はＮチャンネルトランジスタであって、パルス信号端子（ＣＫ１）１３１が１の期間にオンになる。これらＮチャンネルトランジスタ１１１と１１２は、共にオンの時、第一のプリチャージノード１４１をディスチャージする。なお、第一のプリチャージノード１４１は、Ｐチャンネルトランジスタ１０１とＮチャンネルトランジスタ１１２が同時にオンになることがないため、同時にプリチャージとディスチャージが行なわれることはない。
【００２８】
１２１と１２２はインバータであって、このインバータ１２１と１２２によって、第一のプリチャージノード１４１の値を弱く保持することができるよう、トランジスタサイズを調整してある。ここで弱く保持するという意味は、Ｐチャンネルトランジスタ１０１がオンの時は、第一のプリチャージノード１４１がプリチャージされ、Ｎチャンネルトランジスタ１１１と１１２が共にオンの時は、第一のプリチャージノード１４１がディスチャージされるが、Ｐチャンネルトランジスタ１０１がオフで、かつＮチャンネルトランジスタ１１１と１１２の少なくとも一方がオフの時の第一のプリチャージノード１４１の値を保持するという意味である。
【００２９】
１０２はＰチャンネルトランジスタであって、第一のプリチャージノード１４１が０の期間にオンになり、第二のプリチャージノード１４２をプリチャージする。１１３はＮチャンネルトランジスタであって、第一のプリチャージノード１４１が１の期間にオンになる。１１４はＮチャンネルトランジスタであって、パルス信号端子（ＣＫ１）１３１が１の期間にオンになる。これらＮチャンネルトランジスタ１１３と１１４は、共にオンの時、第二のプリチャージノード１４２をディスチャージする。
【００３０】
第二のプリチャージノード１４２は、Ｐチャンネルトランジスタ１０２とＮチャンネルトランジスタ１１３が同時にオンになることがないため、同時にプリチャージとディスチャージが行なわれることはない。
【００３１】
１２３と１２４はインバータであって、これらのインバータ１２３と１２４によって、第二のプリチャージノード１４２の値を弱く保持することができるよう、トランジスタサイズを調整してある。データ出力端子（Ｑ）１３４は第二のプリチャージノード１４２の値を外部に出力する出力端子である。
【００３２】
以上のように構成された第一の実施の形態のデータ一時記憶装置は、パルス信号端子（ＣＫ１）１３１にパルス状の信号を与えた時、パルス信号端子（ＣＫ１）１３１が１の期間にはデータ書き込みを行い、０の期間にはデータ保持の動作を行なうデータ一時記憶装置となっており、その具体的な動作について、図面を参照にしながら以下に説明する。
【００３３】
図２において、２０１はパルス信号端子（ＣＫ１）１３１に、外部から与えるパルス信号のタイミングチャートであって、２０２は入力データ端子（Ｄ）１３３に、外部から与える入力データ信号のタイミングチャートであって、ここでは、パルス信号として２回のパルス状の信号を入力し、そのパルスとパルスの間で、入力データが１から０に変化した場合の動作例を示している。２０３は第一のプリチャージノード１４１の動作を示すタイミングチャートであって、２０４は第二のプリチャージノード１４２の動作を示すタイミングチャートである。
【００３４】
２１１はパルス信号端子（ＣＫ１）１３１のパルス信号２０１が第一回目の０の期間を示す第一の期間であって、２１２はパルス信号２０１が第一回目の１の期間を示す第二の期間であって、２１３はパルス信号２０１が第二回目の０の期間を示す第三の期間であって、２１４はパルス信号２０１が第二回目の１の期間を示す第四の期間であって、２１５はパルス信号２０１が第三回目の０の期間を示す第五の期間である。
【００３５】
以下、第一の期間２１１〜第五の期間２１５までの動作について、順に説明する。
まず第一の期間２１１の動作について説明する。
【００３６】
第一の期間２１１は、パルス信号端子（ＣＫ１）１３１に０が与えられているため、入力データ端子（Ｄ）１３３の値に関わらず、第一のプリチャージノード１４１はＰチャンネルトランジスタ１０１を介してプリチャージが行なわれて、１の状態になっている。
【００３７】
第二のプリチャージノード１４２は、第一のプリチャージノード１４１が１であり、パルス信号端子（ＣＫ１）１３１に０が与えられているため、プリチャージもディスチャージも行なわれず、第一の期間以前の値がインバータ１２３と１２４によって保持される。
【００３８】
ここでは、第一の期間以前の値を０と仮定しており、０の値を保持し続けている。すなわち、第一の期間は、第一の期間以前のデータを保持し続けるという動作を行なう。
【００３９】
次に第二の期間２１２の動作について説明する。
第二の期間２１２は、パルス信号端子（ＣＫ１）１３１に１が与えられ、入力データ端子（Ｄ）１３３に１が与えられているため、Ｎチャンネルトランジスタ１１１と１１２を介して第一のプリチャージノード１４１は１から０にディスチャージが行なわれる。
【００４０】
第一のプリチャージノード１４１が１から０に変化すると、Ｐチャンネルトランジスタ１０２を介して第二のプリチャージノード１４２は０から１にプリチャージされる。
【００４１】
従って、データ出力端子（Ｑ）１３４からは１、すなわち入力データ端子（Ｄ）１３３に入力された値が出力される。すなわち、第二の期間は、入力データ端子（Ｄ）１３３の値１を、データ一時記憶装置１００に書き込むという動作を行なう。
【００４２】
次に第三の期間２１３の動作について説明する。
第三の期間２１３は、パルス信号端子（ＣＫ１）１３１に０が与えられているため、入力データ端子（Ｄ）１３３の値に関わらず、第一のプリチャージノード１４１はＰチャンネルトランジスタ１０１を介して０から１にプリチャージが行なわれる。
【００４３】
また、第一のプリチャージノード１４１が０から１になり、パルス信号端子（ＣＫ１）１３１に０が与えられているため、第二のプリチャージノード１４２は、一旦Ｐチャンネルトランジスタ１０２を介してプリチャージの経路が開いた（期間Ａ）後、プリチャージもディスチャージも行なわれなくなる（期間Ｂ）ため、期間Ａでは第二の期間の終りの値と同じ１の値を保ち、期間Ｂではインバータ１２３と１２４によって１の値が保持される。すなわち、第三の期間は、第三の期間以前のデータ１を保持し続けるという動作を行なう。
【００４４】
次に第四の期間２１４の動作について説明する。
第四の期間２１４は、パルス信号端子（ＣＫ１）１３１に１が与えられ、入力データ端子（Ｄ）１３３に０が与えられているため、第一のプリチャージノード１４１はプリチャージもディスチャージも行なわれないため、第三の期間の終りの値すなわち１がインバータ１２１と１２２によって保持される。
【００４５】
第一のプリチャージノード１４１が１であり、パルス信号端子（ＣＫ１）１３１に１が与えられているため、第二のプリチャージノード１４２は、Ｎチャンネルトランジスタ１１３、１１４を介して、１から０にディスチャージが行なわれる。
【００４６】
従って、出力端子（Ｑ）１３４からは０、すなわち入力データ端子（Ｄ）１３３に入力された値が出力される。すなわち、第四の期間２１４は、入力データ端子（Ｄ）１３３の値０を、データ一時記憶装置１００に書き込むという動作を行なう。
【００４７】
第二の期間２１２と第四の期間２１４の動作からわかるように、パルス信号端子（ＣＫ１）１３１が１の期間に、入力データ端子（Ｄ）１３３の値をデータ一時記憶装置１００に書き込むという動作をすることがわかる。
【００４８】
第五の期間２１５は、パルス信号端子（ＣＫ１）１３１に０が与えられているため、入力データ端子（Ｄ）１３３の値に関わらず、第一のプリチャージノード１４１は、Ｐチャンネルトランジスタ１０１を介して１にプリチャージが行なわれる。
【００４９】
また、第一のプリチャージノード１４１が１であり、パルス信号端子（ＣＫ１）１３１に０が与えられているため、第二のプリチャージノード１４２はプリチャージもディスチャージも行なわれないため、第二の期間２１２の終りの値すなわち０がインバータ１２３と１２４によって保持される。すなわち、第五の期間２１５は、第五の期間以前のデータを保持し続けるという動作を行なう。
【００５０】
第三の期間２１３と第五の期間２１５の動作からわかるように、パルス信号端子（ＣＫ１）１３１が０の期間はデータを保持しつづけるという動作をすることがわかる。
【００５１】
以上のように構成された本第一の実施の形態におけるデータ一時記憶装置は、パルス信号端子（ＣＫ１）１３１にパルス状の信号を与えると、パルス信号端子（ＣＫ１）１３１が１の期間に入力データ端子（Ｄ）１３３の値を書き込んでデータ出力端子（Ｑ）１３４から出力し、パルス信号端子（ＣＫ１）１３１が０の期間には、入力データ端子（Ｄ）１３３の値に関わらず、データ出力端子（Ｑ）１３４からは、前回書き込んだ値を出力し続けるという動作を行なうことができる。
【００５２】
上記した本第一の実施の形態のデータ一時記憶装置は、その構成上の特徴（入力データ端子（Ｄ）１３３が接続するＮチャンネルトランジスタ１１１とパルス信号端子（ＣＫ１）１３１が接続するＮチャンネルトランジスタ１１２とが直列接続している）から、セットアップタイムが理想的には０になること、及び、入力データ端子（Ｄ）１３３が出力信号として第二のプリチャージノード１４２に書き込まれるまでの遅延時間の最悪値が、Ｎチャンネルトランジスタ１１１と１１２の２段の直列接続による第一のプリチャージノード１４１をディスチャージに要する時間と、Ｐチャンネルトランジスタ１０２による第二のプリチャージノード１４２をプリチャージに要する遅延時間の合計となるため、遅延時間の最悪値を小さく設計することができるという特徴がある。
【００５３】
さらに、この遅延値の最悪値は従来例で示したデータ一時記憶装置の遅延時間よりも小さく設計でき、さらに回路規模も削減できるという特徴がある。
なお、第一の実施の形態において、第一のプリチャージノード１４１を弱く保持するために、インバータ１２１と１２２を用いているが、これ以外の形態で実現しても構わない。
【００５４】
なお、第一の実施の形態において、第一のプリチャージノード１４１を弱く保持するために、インバータ１２１と１２２を用いているが、第一のプリチャージノード１４１に付いている容量と、第一のプリチャージノード１４１からのリーク電流によっては、第一のプリチャージノード１４１を弱く保持するための回路を特に配置しなくても、パルス信号端子（ＣＫ１）１３１の値が０の期間に第一のプリチャージノード１４１の値が保持できる場合もあるため、このような場合には、特に第一のプリチャージノード１４１には弱く保持するための回路を特に配置しなくても構わない。
【００５５】
なお、第一の実施の形態において、第二のプリチャージノード１４２を弱く保持するために、インバータ１２３と１２４を用いているが、これ以外の形態で実現しても構わない。
【００５６】
なお、第一の実施の形態において、第二のプリチャージノード１４２を弱く保持するために、インバータ１２３と１２４を用いているが、第二のプリチャージノード１４２に付いている容量と、第二のプリチャージノード１４２からのリーク電流によっては、第二のプリチャージノード１４２を弱く保持するための回路を特に配置しなくても、パルス信号端子（ＣＫ１）１３１の値が０の期間第二のプリチャージノード１４２の値が保持できる場合もあるため、このような場合には、特に第二のプリチャージノード１４２を弱く保持するための回路を特に配置しなくても構わない。
（第二の実施の形態）
本発明の第二の実施の形態のデータ一時記憶装置を説明する。
【００５７】
図３は本第二の実施の形態のデータ一時記憶装置の構成回路図である。図４は図３のデータ一時記憶装置におけるパルス信号発生回路３１０の構成回路図である。図５は図３のデータ一時記憶装置におけるパルス信号発生回路３１０の動作を示すタイミングチャートである。
【００５８】
図３において、１００はデータ一時記憶装置であって、第一の実施の形態で説明したデータ一時記憶装置と同一のものであり、このデータ一時記憶装置１００の回路構成及び動作については、既に第一の実施の形態で説明しているので、ここでは説明を省略する。
【００５９】
３１０はパルス信号発生回路であって、クロック信号入力端子（ＣＫＩＮ）３１１とパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２を備えていて、クロック信号入力端子（ＣＫＩＮ）３１１に、０および１が交互に変化するクロック信号を入力すると、０から１に変化する立ち上がりエッジのタイミングと、１から０に変化する立ち下がりエッジの双方のタイミングで、パルス状の信号をパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２から出力する。
【００６０】
パルス信号発生回路３１０のパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２と、データ一時記憶装置１００のパルス信号端子（ＣＫ１）１３１とが接続され、パルス信号発生回路３１０のクロック信号入力端子（ＣＫＩＮ）３１１は、クロック信号入力端子（ＣＫ）３０１と接続され、データ一時記憶装置１００の入力データ端子（Ｄ）１３３は、入力データ端子（Ｄ）３０２と接続され、データ一時記憶装置１００のデータ出力端子（Ｑ）１３４はデータ出力端子（Ｑ）３０３と接続されている。
【００６１】
図４はパルス信号発生回路３１０の回路図であって、４１１は２入力排他的論理和回路であって、一方の入力端子はクロック信号入力端子（ＣＫＩＮ）３１１に接続され、他方の入力端子はパルス幅設定回路４２１の出力４０３に接続され、出力端子はパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２に接続されている。
【００６２】
４１２と４１３はインバータであって、パルス幅設定回路４２１の入力と出力の間に直列接続されており、パルス幅設定回路４２１の入力と出力間に遅延を発生させるために用いている。
【００６３】
以上のように構成された本第二の実施の形態のデータ一時記憶装置は、クロック信号入力端子（ＣＫ）３０１に入力されたクロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングで、入力データ端子（Ｄ）３０２の値を書き込み、それ以外の期間はデータ保持の動作を行なっており、その具体的な動作について、図面を参照にしながら以下に説明する。
【００６４】
まず、パルス信号発生回路３１０の動作を説明する。
図５において、５０１はクロック信号入力端子（ＣＫＩＮ）３１１に、外部から与えるクロック信号のタイミングチャート、５０２はパルス幅設定回路４２１の出力４０３の動作を示すタイミングチャート、５０３はパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２の動作を示すタイミングチャートである。
【００６５】
５１１はクロック信号入力端子（ＣＫＩＮ）３１１が第一回目の０の期間を示す第一の期間、５１２はクロック信号入力端子（ＣＫＩＮ）３１１が第一回目に０から１に立ち上がってからパルス幅設定回路の出力４０３が０から１に立ち上がるまでの第二の期間、この第二の期間５１２の時間は、パルス幅設定回路４２１へのパルス信号の入力時点から出力されるまでの遅延時間に対応している。
【００６６】
５１３は第二の期間５１２が終った時点からクロック信号入力端子（ＣＫＩＮ）３１１が第一回目に１から０に立ち下がるまでの第三の期間、５１４は第三の期間５１３が終った時点からパルス幅設定回路４２１の出力４０３が１から０に立ち下がるまでの第四の期間であって、この第四の期間５１４の時間は、パルス幅設定回路４２１へのパルス信号の入力時点から出力されるまでの遅延時間に対応している。
【００６７】
５１５は第四の期間５１４が終った時点からクロック信号入力端子（ＣＫＩＮ）３１１が第二回目に０から１に立ち上がるまでの第五の期間、５１６はクロック信号入力端子（ＣＫＩＮ）３１１が第二回目に０から１に立ち上がってから、パルス幅設定回路４２１の出力４０３が０から１に立ち上がるまでの第六の期間であって、この第六の期間５１６の時間は、パルス幅設定回路４２１へのパルス信号の入力時点から出力されるまでの遅延時間に対応している。５１７は第六の期間５１６が終った時点以降である第七の期間である。
【００６８】
以下、上記の第一の期間５１１〜第七の期間５１７の動作について、その動作順に説明する。
まず、第一の期間５１１の動作について説明する。
【００６９】
第一の期間５１１は、クロック信号入力端子（ＣＫＩＮ）３１１が常に０であるため、パルス幅設定回路４２１の出力４０３も常に０になっている。
従って、２入力排他的論理和回路４１１の双方の入力が０であるため、２入力排他的論理和回路４１１の出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は０を出力する。
【００７０】
次に、第二の期間５１２は、クロック信号入力端子（ＣＫＩＮ）３１１が１に変わっているが、パルス幅設定回路４２１の出力４０３は、インバータ４１２、４１３によって生じる遅延時間（＝第二の期間）だけ遅れて０から１に変化するため、第二の期間５１２では、パルス幅設定回路４２１の出力４０３は０のまま変化しない。
【００７１】
従って、２入力排他的論理和回路４１１の出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は１を出力する。
次に、第三の期間５１３は、クロック信号入力端子（ＣＫＩＮ）３１１が１であって、パルス幅設定回路４２１の出力４０３も１に変わっているため、２入力排他的論理和回路４１１の出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は０を出力する。
【００７２】
次に、第四の期間５１４は、クロック信号入力端子（ＣＫＩＮ）３１１が０に変わっているが、パルス幅設定回路４２１の出力４０３は、インバータ４１２、４１３によって生じる遅延時間（＝第四の期間）だけ遅れて１から０に変化するため、第四の期間５１４では、パルス幅設定回路４２１の出力４０３は１のまま変化しない。
【００７３】
従って、２入力排他的論理和回路４１１の出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は１を出力する。
第五の期間５１５は第一の期間５１１と同様の動作をし、第六の期間５１６は第二の期間５１２と同様の動作をし、第七の期間５１７は第三の期間５１３と同様の動作をする。
【００７４】
このように、パルス信号発生回路３１０は、クロック信号入力端子（ＣＫＩＮ）３１１の信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングで、パルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２からパルス状の信号を出力する。
【００７５】
以上のようなパルス信号発生回路３１０の動作に従って、データ一時記憶装置２００の動作を以下に説明する。
本第二の実施の形態のデータ一時記憶装置２００は、クロック信号入力端子（ＣＫ）３０１にクロック信号を入力すると、そのクロック信号が前述したパルス信号発生回路３１０のクロック信号入力端子（ＣＫＩＮ）３１１に入力されてパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２から出てくるパルス状の信号が、本第一の実施の形態で動作説明を行なったデータ一時記憶装置１００のパルス信号端子（ＣＫ１）１３１に入力されるため、クロック信号入力端子（ＣＫ）３０１に入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングで、入力データ端子（Ｄ）３０２の値を書き込み、それ以外の期間はデータ保持の動作を行なう。
【００７６】
このようにして書き込んだデータ及び保持しているデータは、データ出力端子（Ｑ）１３４を通じて、データ出力端子（Ｑ）３０３から出力される。
以上のようにして、本第二の実施の形態におけるデータ一時記憶装置は、その構成上の特徴（入力データ端子（Ｄ）３０２が接続するデータ一時記憶装置１００のＮチャンネルトランジスタ１１１と、パルス信号端子（ＣＫ１）１３１が接続するデータ一時記憶装置１００のＮチャンネルトランジスタ１１２とが直列接続している）から、セットアップタイムが理想的には０になること、及び、入力データ端子（Ｄ）３０２が出力信号としてデータ一時記憶装置１００の第二のプリチャージノード１４２に書き込まれるまでの遅延時間の最悪値が、Ｎチャンネルトランジスタ１１１と１１２の２段の直列接続による第一のプリチャージノード１４１をディスチャージに要する時間と、Ｐチャンネルトランジスタ１０２による第二のプリチャージノード１４２をプリチャージに要する遅延時間の合計となるため、遅延時間の最悪値を小さく設計できる。
【００７７】
さらに、この遅延値の最悪値は、従来例で示したデータ一時記憶装置の遅延時間よりも小さく設計できる。
また、クロック信号入力端子（ＣＫ）３０１に入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータを書き込むことができるため、本第二の実施の形態のデータ一時記憶装置をＬＳＩの回路設計に用いると、供給するクロックの２倍の周波数の動作周波数で動作するデータ一時記憶装置として機能することができる。
【００７８】
なお、第二の実施の形態において、パルス幅設定回路４２１として、インバータ４１２と４１３を用いて構成しているが、これ以外の構成で実現しても構わない。
（第三の実施の形態）
本発明の第三の実施の形態のデータ一時記憶装置を説明する。
【００７９】
図６は本第三の実施の形態のデータ一時記憶装置の構成回路図である。図６において、３１０は本第二の実施の形態で説明したパルス信号発生回路３１０と同一のものであり、このパルス信号発生回路３１０の回路構成及び動作については、既に第二の実施の形態で説明しているので、ここでは説明を省略する。
【００８０】
８０１〜８３２は、本第一の実施の形態で説明したデータ一時記憶装置１００と同一のものであり、これらデータ一時記憶装置８０１〜８３２の回路構成及び動作については、既に第一の実施の形態で説明しているので、ここでは説明を省略する。
【００８１】
パルス信号発生回路３１０のクロック信号入力端子（ＣＫＩＮ）３１１は、クロック信号入力端子（ＣＫ）６００に接続され、パルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は、データ一時記憶装置８０１〜８３２のパルス信号端子（ＣＫ１）１３１に接続されている。
【００８２】
データ一時記憶装置８０１〜８３２の入力データ端子（Ｄ）１３３は、それぞれ入力データ端子（Ｄ１）６０１〜（Ｄ３２）６３２に接続され、データ出力端子（Ｑ）１３４は、それぞれデータ出力端子（Ｑ１）７０１〜（Ｑ３２）７３２に接続されている。
【００８３】
以上のように構成された本第三の実施の形態のデータ一時記憶装置３００について、その動作を以下に説明する。
本第三の実施の形態のデータ一時記憶装置３００は、クロック信号入力端子（ＣＫ）６００にクロック信号を入力すると、そのクロック信号が本第二の実施の形態で動作説明を行なったパルス信号発生回路３１０のクロック信号入力端子（ＣＫＩＮ）３１１に入力されてパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２から出てくるパルス状の信号が、本第一の実施の形態で動作説明を行なったデータ一時記憶装置８０１〜８３２のパルス信号端子（ＣＫ１）１３１に入力されるため、クロック信号入力端子（ＣＫ）６００に入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングで、入力データ端子（Ｄ１）６０１〜（Ｄ３２）６３２の値を書き込み、それ以外の期間はデータ保持の動作を行なうことができる。
【００８４】
以上のようにして、本第三の実施の形態のデータ一時記憶装置は、その構成上の特徴（各入力データ端子（Ｄ１）６０１〜（Ｄ３２）６３２が接続するデータ一時記憶装置８０１〜８３２のＮチャンネルトランジスタ１１１と、パルス信号端子（ＣＫ１）１３１が接続するデータ一時記憶装置５０１〜５３２のＮチャンネルトランジスタ１１２とが直列接続している）から、セットアップタイムが理想的には０になること、及び、各入力データ端子（Ｄ１）６０１〜（Ｄ３２）６３２が出力信号としてデータ一時記憶装置８０１〜８３２の第二のプリチャージノード１４２に書き込まれるまでの遅延時間の最悪値が、Ｎチャンネルトランジスタ１１１と１１２の２段の直列接続による第一のプリチャージノード１４１をディスチャージに要する時間と、Ｐチャンネルトランジスタ１０２による第二のプリチャージノード１４２をプリチャージに要する遅延時間との合計となるため、遅延時間の最悪値を小さく設計することができる。
【００８５】
さらに、この遅延値の最悪値は従来例で示したデータ一時記憶装置の遅延時間よりも小さく設計でき、さらにビット数が大きくなれば、全ビットトータルの回路規模も削減することができる。
【００８６】
また、クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータを書き込むことができるため、本第三の実施の形態におけるデータ一時記憶装置をＬＳＩの回路設計に用いると、供給するクロックの２倍の周波数の動作周波数で動作する回路のデータ一時記憶装置として機能することができる。
【００８７】
なお、第三の実施の形態において、第一の実施の形態で回路構成および動作を説明したデータ一時記憶装置１００を３２個使用して、３２ビットのデータ書き込みをおこなう構成になっているが、これ以外の個数であっても問題なく構成することができ、同様の効果が得られる。
【００８８】
【発明の効果】
以上のように本発明によれば、セットアップタイムが理想的には０になり、また入力データが出力信号として第二のプリチャージノードに書き込まれるまでの遅延時間の最悪値を小さくすることができる。
【００８９】
そのため、本データ一時記憶装置を使用してＬＳＩの設計を行なえば、上記の遅延時間を従来の場合の遅延時間よりも小さくした回路設計を可能とし、その回路構成を従来よりもさらに削減することができ、ＬＳＩの回路規模を縮小することができる。
【００９０】
また、タイミング制御信号の第一のフェーズ期間から第二のフェーズ期間への変化タイミングと、第二のフェーズ期間から第一のフェーズ期間への変化タイミングの双方のタイミングで、入力データを書き込むことを可能とし、このデータ一時記憶装置をＬＳＩに使用することにより、ＬＳＩに供給されるタイミング制御信号の２倍の周波数による動作タイミングをＬＳＩ内の各回路に供給することができる。
【００９１】
そのため、本データ一時記憶装置を使用してＬＳＩの設計を行なえば、そのＬＳＩに供給されるタイミング制御信号の周波数を、従来に比べて１／２にすることができ、タイミング制御信号に基づくＬＳＩでの消費電力を大幅に削減することができ、さらにタイミング制御信号発生回路の回路的負担を大幅に軽減することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態のデータ一時記憶装置の構成回路図
【図２】同第一の実施の形態における動作を示すタイミングチャート
【図３】本発明の第二の実施の形態のデータ一時記憶装置の構成回路図
【図４】同第二の実施の形態におけるパルス信号発生回路の構成回路図
【図５】同第二の実施の形態におけるパルス信号発生回路の動作を示すタイミングチャート
【図６】本発明の第三の実施の形態のデータ一時記憶装置の構成回路図
【図７】従来のデータ一時記憶装置の構成回路図
【符号の説明】
１００    データ一時記憶装置
１０１、１０２    Ｐチャンネルトランジスタ
１１１〜１１４    Ｎチャンネルトランジスタ
１２１〜１２４    インバータ
１３１    パルス信号端子（ＣＫ１）
１３３    入力データ端子（Ｄ）
１３４    データ出力端子（Ｑ）
１４１    第一のプリチャージノード
１４２    第二のプリチャージノード
２０１    パルス信号端子（ＣＫ１）のタイミングチャート
２０２    入力データ端子（Ｄ）のタイミングチャート
２０３    第一のプリチャージノードのタイミングチャート
２０４    第二のプリチャージノードのタイミングチャート
２１１    第一の期間
２１２    第二の期間
２１３    第三の期間
２１４    第四の期間
２１５    第五の期間
２００    データ一時記憶装置
３０１    クロック信号入力端子（ＣＫ）
３０２    入力データ端子（Ｄ）
３０３    データ出力端子（Ｑ）
３１０    パルス信号発生回路
３１１    クロック信号入力端子（ＣＫＩＮ）
３１２    パルス信号出力端子（ＰＵＬＳＥＯＵＴ）
４０３    パルス幅設定回路出力
４１１    ２入力排他的論理和回路
４１２、４１３    インバータ
４２１    パルス幅設定回路
５０１    クロック信号入力端子（ＣＫＩＮ）のタイミングチャート
５０２    パルス幅設定回路出力のタイミングチャート
５０３    パルス信号出力端子（ＰＵＬＳＥＯＵＴ）のタイミングチャート
５１１    第一の期間
５１２    第二の期間
５１３    第三の期間
５１４    第四の期間
５１５    第五の期間
５１６    第六の期間
５１７    第七の期間
６００    クロック信号入力端子（ＣＫ）
６０１〜６３２    入力データ端子（Ｄ１）〜（Ｄ３２）
３００    データ一時記憶装置
７０１〜７３２    データ出力端子（Ｑ１）〜（Ｑ３２）
８０１〜８３２    データ一時記憶装置
１００１〜１００２    Ｐチャンネルトランジスタ
１０１１〜１０１５    Ｎチャンネルトランジスタ
１０２１〜１０２６    インバータ
１０２７    ２入力論理積否定回路
１０３１    クロック信号端子（ＣＫ）
１０３３    入力データ端子（Ｄ）
１０３４    出力データ端子（Ｑ）
１０４１    第一のプリチャージノード
１０４２    ディレイドクロック信号（ＣＫＤ）
１０４３    ストップ信号（Ｓ）
１０５１    第二のプリチャージノード
【図１】
0003573687.tif 000002
【図２】
0003573687.tif 000003
【図３】
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【図４】
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【図５】
0003573687.tif 000006
【図６】
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【図７】
0003573687.tif 000008