(57)【特許請求の範囲】
【請求項１】
オーディオ信号をデジタル変換するＡ／Ｄ変換回路と、デジタル信号を信号処理する信号処理回路と、信号処理回路の出力をアナログ変換するＤ／Ａ変換回路とを備え、オーディオ信号再生の倍速数によって前記Ａ／Ｄ変換回路のサンプリング周波数を変更する信号処理装置において、
前記Ａ／Ｄ変換回路の出力データを受けるＭ段のシフトレジスタから成るシフトレジスタ、及び、オーディオ信号再生の倍速数に応じて前記シフトレジスタの各段からの出力信号を選択し、前記信号処理回路に出力するバッファ回路と、
該バッファ回路にデータが書き込まれた回数、及び前記バッファ回路からデータが読み出された回数をカウントするカウンタと
を備え、所定の倍速数の場合、一定期間に処理されるデータが予め決まった数になるように、前記カウンタの出力データに基づいて前記カウンタの前記選択回路はシフトレジスタのＮ１段目とＮ２段目からの出力データを切り換えて出力することを特徴とする信号処理装置。
【請求項２】
前記バッファ回路へのデータ書き込みは、前記Ａ／Ｄ変換回路のサンプリング周波数に同期した書き込みクロックに応じて実行され、前記バッファ回路からのデータ読み出しは、信号処理回路からの読み出しクロックによって実行されることを特徴とする請求項１記載の信号処理装置。
【請求項３】
さらに、書き込みクロックでアップカウントされ、読み出しクロックでダウンカウントされるアップダウン型のカウンタを備えることを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記書き込みクロック及び読み出しクロックは、書き込み期間及び読み出し期間に応じて切り替わることを特徴とする請求項３記載の信号処理装置。
【請求項５】
さらに、マスタークロックを分周し、前記Ａ／Ｄ変換回路のサンプリング周波数信号を得るとともに、分周数が倍速数に応じて変更される分周回路とを有し、
信号処理回路は、分周数が整数倍とならない場合のみ、シフトレジスタのＮ１段目からの出力データを第１の所定回数Ｌ１だけ読み出し、Ｎ２段目の出力データを第２の所定回数Ｌ２だけ読み出すことを特徴とする請求項１記載の信号処理装置。
【請求項６】
分周数が整数倍とならない場合、前記分周数を倍速数に対応した分周数の小数点第一位を切り上げた整数Ｄｎに設定し、クロック周波数をＮｃｌとすると、
Ｎ１＋Ｎ２＝Ｄｎ、かつ、Ｎ１×Ｌ１＋Ｎ２×Ｌ２＝Ｎｃｌとなるように設定することを特徴とする請求項５記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ピッチが変化しない話速変換システムに用いて好適な信号処理装置に関する。
【０００２】
【従来の技術】
一般に、ビデオテープレコーダにおいて、映像を例えば２倍の早さで再生した場合、音の高さ（以下、ピッチという）は１オクターブ高くなるとともに、音声が早口でしゃべっているように聞こえる。これでは、視聴者は映像及び音声の内容を正確に理解することができなかった。従来では、特に音声の内容を理解できるように、ピッチ変換と呼ばれる技術を用いて、映像を２倍で再生しても、ピッチを変えないようにして、音声を再生していた。
【０００３】
しかし、ピッチ変換では、例えば２倍速で再生することにより変化した音声のピッチを元のピッチに戻すだけであり、再生速度は何ら変わらず、音声は早口のままであった。よって、ピッチ変換だけでは、音声内容の理解は改善されるが、十分に内容を把握し易くなるまでには至らなかった。
【０００４】
そこで、本願と同一の出願人から、ビデオテープレコーダからの２倍速再生音声を、ピッチを変化させることなく標準速度に近い自然な音声に変換する技術が提案された（ＳＡＮＹＯ  ＴＥ  ＣＨＮＩＣＡＬ  ＲＥＶＩＥＷ（三洋電機技報）  ＶＯＬ．２８  ＮＯ．２  通巻第５９号  Ｐ．７５〜Ｐ．８２）。この話速変換技術によれば、音声間の無音区間を削除し、かつ音声区間の話速を適当に制御することによって、音声の欠落を極力少なくし、自然な音声に変換することができる。その結果２倍速の映像とリアルタイムで音声を聴取することが可能になる。
【０００５】
図４に、従来の話速変換技術による回路構成を示す。図４においては、２倍速で再生されたオーディオ信号は、Ａ／Ｄ変換回路１において２倍のサンプリング周波数２・ｆｓによってデジタル信号に変換される。尚、ｆｓはサンプリング周波数である。デジタル信号はメモリ２に一度書き込まれた後読み出される。読み出されたデジタル信号は、ＤＳＰ３で、無音期間の削除や音声区間の速度を制御するなどの各種信号処理が行われる。ＤＳＰ３からのデジタル信号は、Ｄ／Ａ変換回路４でサンプリング周波数ｆｓによってアナログオーディオ信号にアナログ変換される。
【０００６】
【発明が解決しようとする課題】
図４の回路においては、上記のような２倍速再生だけでなく、３倍速再生、５倍速再生、７倍速再生、９倍速再生を行うことも可能である。各倍速再生に応じて、Ａ／Ｄ変換回路１のサンプリング周波数が変更される。このサンプリング周波数は、マスタークロックｆｍを分周することによって得られ、分周数を変更することによってサンプリング周波数が変更される。
【０００７】
次に、各々の倍速再生の場合の分周数について説明する。ここでは、Ｄ／Ａ変換回路４のサンプリング周波数をｆｓとすると、Ａ／Ｄ変換回路１のＮ倍のサンプリング周波数はＮ・ｆｓ（＝ｆｓ’、以下「ｆｓ’」という）となり、また、マスタークロックｆｍをサンプリング周波数ｆｓの３６０倍にすると、ｆｍ＝３６０×ｆｓとなる。さらに、図４の回路では、Ａ／Ｄ変換回路１は４倍のオーバーサンプリングを行っているものとする。このような条件を加えると、実際のＡ／Ｄ変換回路１のサンプリング周波数は４×Ｎ×ｆｓとなる。そして、マスタークロックを分周した周波数が、Ａ／Ｄ変換回路１のサンプリング周波数に等しくなるように、分周数を設定すればよいので、分周数をＸとすると、
【０００８】
【数１】
0003548021.tif 000002
となる。
【０００９】
上記の関係式にＮ倍速再生ごとに、分周数を計算すると、
９倍速再生：Ｘ＝３６０／（４・９）＝１０
７倍速再生：Ｘ＝３６０／（４・７）≒１２．８５７１
５倍速再生：Ｘ＝３６０／（４・５）＝１８
３倍速再生：Ｘ＝３６０／（４・３）＝３０
２倍速再生：Ｘ＝３６０／（４・２）＝４５
となる。２、３、５、９倍速再生では、分周数が整数倍となるので、メモリ２のデータ書き込み及び読み出しは特に問題は発生しない。しかしながら、７倍速再生では、分周数が整数倍とはならない。７倍速再生をさせたい場合は、分周数を１２分周または１３分周に設定する。この分周数に設定すると、当然メモリ２への書き込み及びメモリ２からの読み出しのタイミングにずれが生じてくるので、従来ではこのずれ分をＤＳＰ３の信号処理によって補正していた。その為、従来の方法では、ＤＳＰ２内のソフトウエアへの負担が大きいという問題があった。
【００１０】
【課題を解決するための手段】
本発明は、オーディオ信号をデジタル変換するＡ／Ｄ変換回路と、デジタル信号を信号処理する信号処理回路と、信号処理回路の出力をアナログ変換するＤ／Ａ変換回路とを備え、オーディオ信号再生の倍速数によって前記Ａ／Ｄ変換回路のサンプリング周波数を変更する信号処理装置において、前記Ａ／Ｄ変換回路と前記信号処理回路との間に挿入され、読み出されるデータ数が可変可能なバッファ回路と、該バッファ回路にデータが書き込まれた回数、及び前記バッファ回路からデータが読み出された回数をカウントするカウンタとを備え、前記オーディオ信号再生の倍速数に応じた前記Ａ／Ｄ変換回路のサンプリング周期の期間、前記バッファ回路にデータが書き込まれたときの前記カウンタのカウント数に応じて、前記バッファ回路から読み出されるデータの数が変更されることを特徴とする。
【００１１】
また、前記バッファ回路は、Ｍ段のシフトレジスタから成るシフトレジスタと、オーディオ信号再生の倍速数に応じて前記シフトレジスタの各段からの出力信号を選択する選択回路から成ることを特徴とする。
【００１２】
さらに、前記選択回路は、所定の倍速数の場合、シフトレジスタのＮ１段目とＮ２段目からの出力データを切り換えて出力することを特徴とする。
【００１３】
特に、前記バッファ回路へのデータ書き込みは、前記Ａ／Ｄ変換回路のサンプリング周波数に同期した書き込みクロックに応じて実行され、前記バッファ回路からのデータ読み出しは、信号処理回路からの読み出しクロックによって実行されることを特徴とする。
【００１４】
さらに、書き込みクロックでアップカウントされ、読み出しクロックでダウンカウントされるアップダウン型のカウンタを備えることを特徴とする。
【００１５】
また、前記書き込みクロック及び読み出しクロックは、書き込み期間及び読み出し期間に応じて切り替わることを特徴とする。
【００１６】
さらにまた、マスタークロックを分周し、前記Ａ／Ｄ変換回路のサンプリング周波数信号を得るとともに、分周数が倍速数に応じて変更される分周回路とを有し、
信号処理回路は、分周数が整数倍とならない場合のみ、シフトレジスタのＮ１段目からの出力データを第１の所定回数Ｌ１だけ読み出し、Ｎ２段目の出力データを第２の所定回数Ｌ２だけ読み出すことを特徴とする。
【００１７】
特に、分周数が整数倍とならない場合、前記分周数を倍速数に対応した分周数の小数点第一位を切り上げた整数Ｄｎに設定し、クロック周波数をＮｃｌとすると、Ｎ１＋Ｎ２＝Ｄｎ、かつ、Ｎ１×Ｌ１＋Ｎ２×Ｌ２＝Ｎｃｌとなるように設定することを特徴とする。
【００１８】
本発明に依れば、前記Ａ／Ｄ変換回路からの出力データがバッファ回路の書き込まれると、カウンタで書き込み回数つまり書き込まれたデータ数がカウントされる。カウント値に応じて、データの数に対応した読み出しデータの数でバッファ回路から信号処理回路へ読み出される。
【００１９】
【発明の実施の形態】
図１は本発明の実施の形態を示す図であり、１０は入力オーディオ信号をデジタル変換するＡ／Ｄ変換回路、１１はＡ／Ｄ変換回路１０の出力データがそのサンプリング周波数に同期して書き込まれ、後述するＤＳＰの読み出しタイミングでデータが読み出されるバッファ回路、１２はバッファ回路１１からの出力データを信号処理するＤＳＰ（信号処理回路）、１３はＤＳＰ１２の信号処理実行時にデータを記憶する音声メモリ、１４はＤＳＰ１２の出力データをアナログ変換するＤ／Ａ変換回路、１５はバッファ回路１１への書き込み回数及び読み出し回数をカウントするアップダウン型のカウンタ、１６は分周数が可変となり、マスタークロックｆｍを分周してＡ／Ｄ変換回路１０のサンプリング周波数信号ｆｓ’（＝４×Ｎ×ｆｓ）を出力する分周回路、１７はマスタークロックｆｍを分周してＤ／Ａ変換回路１４のサンプリング周波数信号ｆｓを出力する分周回路である。尚、バッファ回路１１は、書き込みと読み出しとが交互に繰り返されるＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）型のメモリである。
【００２０】
まず、７倍速によって再生されたオーディオ信号を元の速度でかつ元のピッチに戻して、自然なオーディオ信号を聴取する場合において、図１の動作を図２のフローチャートを参照して説明する。但し、Ａ／Ｄ変換回路１０が４倍のオーバーサンプリングするものとすると、ｆｓ’＝４×７×ｆｓの関係となる。また、マスタークロックｆｍの周波数を、３６０×ｆｓに設定する。すると、７倍速再生を行うため、分周回路１６の分周数は従来例にあるように１２．８５７１となり、分周数は整数倍にはならない。７倍速再生の場合、分周回路１６の分周数は１３に設定される。また、図２のフローチャートは、ＤＳＰ１２内のソフトウェアによる動作を説明するものである。
【００２１】
この状態にて、Ｄ／Ａ変換回路１４からＤＳＰ１２へ割り込み要求が入力されると、ＤＳＰ１２は信号処理した出力データをＤ／Ａ変換回路１４に転送する。それとともに、ＤＳＰ１２の命令によって、バッファ回路１１はイネーブル状態になる。そして、７倍速で再生された入力オーディオ信号がＡ／Ｄ変換回路１０で分周回路１６からのサンプリング周波数信号ｆｓ’によってデジタル信号に変換される。Ａ／Ｄ変換回路１０はＤＳＰ１２と非同期で動作しており、バッファ回路１１がイネーブル状態に設定されることによってデータがバッファ回路１１に書き込まれていく。
【００２２】
出力デジタル信号は、サンプリング周波数ｆｓ’に同期した書き込みクロックｗ−ＣＬＫに同期してバッファ回路１１に書き込まれる。
【００２３】
また、書き込みクロックｗ−ＣＬＫはカウンタ１５にも入力されており、カウンタ１５は書き込みクロックｗ−ＣＬＫによってアップカウントされる。上記のように、書き込みクロックはサンプリング周波数ｆｓ’に同期するので、１個のデータに１個の書き込みクロックが対応している。よって、クロックの数でデータの個数が判り、カウンタ１５の値が「７」のとき７個のデータがバッファ回路１１に書き込まれ、カウント値が「６」のとき６個のデータが書き込まれたものと判る（Ｓ１）。
【００２４】
書き込みが終了すると、ＤＳＰ１２はバッファ回路１１をディスイネーブル状態にとし、次のデータがバッファ回路１１へ書き込まれるのが禁止される（Ｓ２）。また、ＤＳＰ１２にカウンタ１５のカウント値が転送され、ＤＳＰ１２はカウント値を見て、バッファ回路１１に書き込まれたデータ数を確認する（Ｓ３）。さらに、ＤＳＰ１２は、前記データ数が「６」か「７」かを判別する（Ｓ４）。
【００２５】
データの数が「６」個の場合、ＤＳＰ１２はバッファ回路１１からのデータの読み出し個数を「６」に設定する。すると、ＤＳＰ１２はマスタクロックｆｍに基づいて生成された６個の読み出しクロックｒ−ＣＬＫを出力する（Ｓ５）。読み出しクロックｒ−ＣＬＫはバッファ回路１１に印加され、６個の読み出しクロックｒ−ＣＬＫに同期して６個のデータがバッファ回路１１から読み出され、ＤＳＰ１２に入力される（Ｓ７）。また、６個の読み出しクロックｒ−ＣＬＫはカウンタ１５にも印加される。カウンタ１５は書き込みクロックｗ−ＣＬＫでアップし、読み出しクロックｒ−ＣＬＫでダウンするアップダウン型で構成される。従って、カウンタ１５はダウンカウントされ、カウント値は「０」になる。そして、このカウント値はＤＳＰ１２に転送される。
【００２６】
また、ステップＳ４でデータの数が「７」個になった場合、ＤＳＰ１２はバッファ回路１１からのデータの読み出し個数を「７」に設定する。すると、ＤＳＰ１２は７個の読み出しクロックｒ−ＣＬＫを出力する（Ｓ６）。読み出しクロックｒ−ＣＬＫはバッファ回路１１に印加され、７個の読み出しクロックｒ−ＣＬＫに同期して７個のデータがバッファ回路１１から読み出され、ＤＳＰ１２に入力される（Ｓ７）。また、７個の読み出しクロックｒ−ＣＬＫはカウンタ１５にも印加され、カウンタ１５はダウンカウントされる。カウント値は「０」になり、このカウント値はＤＳＰ１２に転送される。
【００２７】
バッファ回路１１からのデータの読み出しが終了すると、ＤＳＰ１２はバッファ回路１１への次のデータの書き込みを許可する。次に、ステップＳ１に戻り、ＤＳＰ１２に割り込みが入ると、データの書き込み・読み出し動作を開始する。
【００２８】
ＤＳＰ１２に入力されたデータは、音声メモリ１３を使用しながら、効果的にピッチ変換及び話速変換となるように信号処理を施される。例えば、７倍速再生の場合、７個のデータを音声メモリ１３に書き込んで、書き込み速度の１／７の速度でデータを読み出し、元のピッチに戻す。その後、Ｄ／Ａ変換回路１４でサンプリング周波数ｆｓによってアナログ変換されて、元の速さでかつ元のピッチのオーディオ信号が得られる。
【００２９】
ここで、分周回路１６の分周数を「１３」に設定しているので、データレートは９０／１３となる。９０個のデータとは、式（１）より、オーバーサンプリングを除去した場合の一定時間に転送されるデータの数である。そして、９０個のデータを分周数で除算することによって、１分周期間のデータとなり、それが高速倍速再生のＮ倍速に対応している。７倍速再生の場合、１回の書き込み／読み出しの間では、６．９２３個となってしまい、現実的に整数以外でのデータの読み込みは不可能である。そこで、１３回の書き込み／読み出しの間に９０個のデータを転送することで、データレートである９０／１３を実現する。そして、具体的に１３回の書き込み／読み出しの間に９０個のデータ転送を達成するため、７個の読み出しを１２回行い、６個の読み出しを１回行っている。一方、従来例でも示したように、７倍速再生では、分周回路１６の分周数は整数倍とならないので、データレートが７にもっとも近くなる整数として、分周数「１３」を設定している。
【００３０】
上記のように、７倍速再生の場合、Ａ／Ｄ変換回路１０における１分周期間内のデータ転送数は、６．９２３個である。７個のデータがバッファ回路１１に１２回転送すると、端数が生じるので、端数の分として６個のデータがバッファ回路１１に転送されてくる。本発明では、このように転送されてくるデータの数を確認して、読み出し数を適宜切り替えることが可能である。
【００３１】
尚、切り換えられるデータの読み出し個数は、上記に限定されるものではなく、マスタークロックの周波数、オーバーサンプリングの度合い、倍速数、サンプリング周波数等の条件により、適宜設定される。
【００３２】
例えば、２倍速、３倍速、５倍速、９倍速再生の場合、分周回路１０の分周数は整数倍に設定され、次のように動作が行われる。一例として、９倍速の場合、分周数は１０に設定される。この場合、データレートは、１回の書き込み／読み込みで９個のデータを転送するように設定されるので、１回ごとの書き込みクロック及び読み出しクロックの数は常に９個になる。その為、読み出すデータの数を切り換える必要はない。この場合、ＤＳＰ１２はカウンタ１５のカウント値が転送されてきても無視している。
【００３３】
ＤＳＰ１２においては、バッファ回路１１からの読み出しが終了した後に、カウンタ１５のカウント値を読み込んでいる。このときのカウント値が「０」であれば、正確な書き込み／読み出しが行われたと確認でき、「０」以外の場合正確に書き込み／読み出しが行われなかったと確認できる。不正確な処理が行われた場合、ＤＳＰ１２はデータの放棄やデータの補正などの処理が行われる。
【００３４】
図３は図１のバッファ回路１１及びカウンタ１５の具体回路例を示す図である。３０はバッファ回路１１となるシフトレジスタ、３１はＤＳＰ１２の読み出し段数制御信号に応じてシフトレジスタ３０の各段の出力データを切り換えるデータ切換回路、３２はＤＳＰ１２からの書き込みイネーブル信号ＥＮＢに応じてクロックｗ−ＣＬＫまたはｒ−ＣＬＫを切り換えて、シフトレジスタ３０のクロック端子に入力させるクロック切換回路である。
【００３５】
図３の動作を７倍速再生に基づいて説明する。書き込み動作になると、書き込みイネーブル信号ＥＮＢは「Ｈ」レベルになり、その為クロック切換回路３２は書き込みクロックｗ−ＣＬＫを選択し、カウンタ１５は書き込みクロックｗ−ＣＬＫの待ち受け状態になる。次に、書き込みデータ及び書き込みクロックｗ−ＣＬＫが転送されると、７個の書き込みデータは書き込みクロックｗ−ＣＬＫに同期してシフトレジスタ３０に順次シフトされる。また、書き込みクロックｗ−ＣＬＫによって、カウンタ１５はアップカウントされ、カウント値は「７」になる。カウント値「７」はＤＳＰ１２に転送される。
その後、イネーブル信号ＥＮＢが「Ｌ」レベルになり、クロック切換回路３２は読み出しクロックｒ−ＣＬＫを選択し、カウンタ１５は読み出しクロックｒ−ＣＬＫの待ち受け状態になる。また、読み出し段数制御信号によって、データ切換回路３１はシフトレジスタ３０の７段目の出力に選択するように切り換えられる。
【００３６】
この状態で、７個の読み出しクロックｒ−ＣＬＫが転送されると、読み出しクロックｒ−ＣＬＫに同期して、書き込まれたデータがシフトレジスタ３０中を順次シフトされる。データ選択回路３１によって７段目の出力が選択されているで、７個のデータがＤＳＰ１２に転送される。また、読み出しクロックｒ−ＣＬＫによって、カウンタ１５はダウンカウントされ、カウント値は「０」となる。データの読み出しが終了すると、リセット信号ＲＳＥＴＢがＤＳＰ１２から発生し、カウンタ１５及びシフトレジスタ３０がリセットされる。
【００３７】
次に書き込みデータが６個の場合、６個の書き込みデータがシフトレジスタ１５に書き込まれ、カウンタ１５の値は「６」になる。その後、書き込みイネーブル信号ＥＮＢが「Ｌ」に切り換わるとともに、データ選択回路３１は６段目の出力に切り換わる。そして、６個の読み出しクロックが入力されると、上記と同様にデータがシフトレジスタ３０内をシフトし、データ選択回路３１を介して６個のデータが読み出される。また、カウンタ１５の値は「０」になる。そして、データの読み出しが終了すると、カウンタ１５及びシフトレジスタ３０がリセットされる。以上のように、７倍速再生の場合、シフトレジスタ３０のデータ出力が所定の条件によって切り換わる。
【００３８】
尚、２倍速、３倍速、５倍速、９倍速では、選択されるシフトレジスタ１５のデータ出力位置は、２倍速で２段目の出力、３倍速で３段目の出力、５倍速で５段目の出力、９倍速では９段目の出力となる。
【００３９】
【発明の効果】
本発明によれば、読み出すデータの数を変えてデータを読み出すので、サンプリング周波数信号を作成する分周回路の分周数が整数倍とならない高速倍速再生に対して、サンプリング周波数のずれをハードウェアで実現することができる。その為、ソフトウェアによってずれを補正する必要がないので、プログラムの負担を軽くすることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示すブロック図である。
【図２】図１の動作を説明するフローチャートである。
【図３】図１の具体回路例を示すブロック図である。
【図４】従来例を示すブロック図である。
【符号の説明】
１０          Ａ／Ｄ変換回路
１１          バッファ回路
１２          ＤＳＰ
１３          音声メモリ
１４          Ｄ／Ａ変換回路
１５          カウンタ
１６、１７    分周回路
３０          シフトレジスタ
３１          切換回路
３２          クロック切替回路
【図１】
0003548021.tif 000003
【図２】
0003548021.tif 000004
【図３】
0003548021.tif 000005
【図４】
0003548021.tif 000006