(57)【特許請求の範囲】
【請求項１】
クロック入力と、Ｎステージとを備えるクロックパルス発生器であって、ここでＮは３よりも大きく、
該ステージの各第ｉステージは、
第（ｉ−１）ステージからの制御信号により制御されるように構成されたパスゲートであって、該クロック入力からのクロックパルスを該パスゲートの出力へパスする、パスゲートと、
該パスゲートの出力に応じて制御信号を第（ｉ＋１）ステージへ供給する制御信号発生回路とを備え、
該制御信号発生回路は第（ｉ＋２）ステージからの制御信号に応じてさらなる制御信号を供給することを抑制されるように構成され、ここで１＜ｉ＜（Ｎ−１）であり、
各第ｉステージの該制御信号発生回路は、第１と第２の電源入力との間で直列に接続された反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを含み、該第１のトランジスタのゲートは該パスゲートの該出力に接続され、該第２のトランジスタのゲートは該第（ｉ＋２）ステージの該制御信号発生回路に接続される、クロックパルス発生器。
【請求項２】
前記各第ｉステージは、前記第（ｉ＋１）ステージからの制御信号により前記パスゲートが選択的に制御されるようにし、前記制御信号発生回路が、第（ｉ−２）ステージからの制御信号に応じて抑制されるようにするスイッチング配置を備える、請求項１に記載のクロックパルス発生器。
【請求項３】
前記スイッチング配置が、前記制御信号発生回路の前記出力に接続され、方向制御信号を受信する制御入力を有する、複数のさらなるパスゲートを備える、請求項２に記載のクロックパルス発生器。
【請求項４】
前記パスゲート出力の少なくとも１つが、前記クロックパルス発生器の出力を構成する、請求項１に記載のクロックパルス発生器。
【請求項５】
前記制御信号またはその相補体の少なくとも１つが、前記クロックパルス発生器の出力信号を構成する、請求項１に記載のクロックパルス発生器。
【請求項６】
前記パスゲートが、前記クロック入力に接続された入力を有する、請求項１に記載のクロックパルス発生器。
【請求項７】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、該パスゲートに接続された出力とを有するインバータを備える、請求項１に記載のクロックパルス発生器。
【請求項８】
前記各パスゲートは、反対の導電性タイプである第３、第４の金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであって、該トランジスタのソース−ドレイン路は反平行に接続されている、請求項１に記載のクロックパルス発生器。
【請求項９】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と該パスゲートに接続された出力とを有するインバータを備え、
前記各パスゲートが、反対の導電性タイプの第３、第４の金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであって、該トランジスタのソース−ドレイン路は反平行に接続されており、
該第４のトランジスタのゲートが該インバータの出力に接続され、該第３のトランジスタのゲートが該インバータの入力に接続される、請求項１に記載のクロックパルス発生器。
【請求項１０】
前記各第ｉステージの前記パスゲートが、前記第１のトランジスタと同じ導電性タイプの第５の金属酸化シリコンフィールド効果トランジスタを備える、請求項１に記載のクロックパルス発生器。
【請求項１１】
前記クロック入力が単相クロック入力である、請求項１に記載のクロックパルス発生器。
【請求項１２】
連続したステージの前記パスゲートによりパスされた前記クロックパルスが、反対の極性である、請求項１１に記載のクロックパルス発生器。
【請求項１３】
前記各パスゲートが、反対の導電性タイプの第３および第４の金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであり、該トランジスタのソース−ドレイン路が反平行に接続されており、
連続したステージの該トランスミッションゲートの該第３トランジスタが、反対の導電性タイプである、請求項１２に記載のクロックパルス発生器。
【請求項１４】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、前記パスゲートに接続された出力とを有するインバータを備え、
該各パスゲートが、反対の導電性タイプの第３および第４金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであって、該トランジスタのソース−ドレイン路が反平行に接続されており、
該第４のトランジスタのゲートが該インバータの出力に接続され、該第３のトランジスタのゲートが該インバータの入力に接続され、
連続したステージの該トランスミッションゲートの該第３のトランジスタが、反対の電性タイプである、請求項１２に記載のクロックパルス発生器。
【請求項１５】
連続したステージの前記第１のトランジスタが反対の導電性タイプである、請求項１に記載のクロックパルス発生器。
【請求項１６】
前記クロック入力が二相クロック入力である、請求項１に記載のクロックパルス発生器。
【請求項１７】
前記パスゲートが、前記クロック入力に接続された入力を有し、
連続したステージの該パスゲート入力が、異なるクロック入力相に接続される、請求項１６に記載のクロックパルス発生器。
【請求項１８】
前記ステージの前記パスゲートによりパスされた前記クロックパルスが同じ極性である、請求項１７に記載のクロックパルス発生器。
【請求項１９】
前記各パスゲートは、反対の導電性タイプである第３および第４の金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであり、該トランジスタのソース−ドレイン路は反平行に接続されており、
該ステージの該第３のトランジスタが同じ導電性タイプである、請求項１８に記載のクロックパルス発生器。
【請求項２０】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、該パスゲートに接続された出力とを有するインバータを備え、
該各パスゲートが、反対の導電性タイプの第３および第４金属酸化シリコンフィールド効果トランジスタを備えるトランスミッションゲートであって、該トランジスタのソース−ドレイン路が反平行に接続されており、
該第４のトランジスタのゲートが、該インバータの出力に接続され、該第３のトランジスタのゲートが該インバータの入力に接続され、
該ステージの該第３のトランジスタが、同じ導電性タイプである、請求項１８に記載のクロックパルス発生器。
【請求項２１】
前記ステージの前記第１のトランジスタが、同じ導電性タイプである、請求項１に記載のクロックパルス発生器。
【請求項２２】
前記各ステージの前記パスゲート出力が、プルアップまたはプルダウントランジスタと共に提供される、請求項１に記載のクロックパルス発生器。
【請求項２３】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、前記パスゲートに接続された出力とを有するインバータを備え、
各プルアップまたはプルダウントランジスタが、該インバータの該入力または出力に接続された制御電極を有する、請求項２２に記載のクロックパルス発生器。
【請求項２４】
前記各ステージが、前記パスゲートへの前記制御信号を受信する制御信号入力を有し、各制御信号入力が、プルアップまたはプルダウン配置と共に提供される、請求項１に記載のクロックパルス発生器。
【請求項２５】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、該パスゲートに接続された出力とを有するインバータを備え、
各プルアップまたはプルダウン配置が、該インバータの該出力に接続された第１の制御電極と、先行するステージの該制御信号入力または先行するステージの該インバータの該出力に接続された第２の制御電極とを有するトランジスタ配置を備える、請求項２４に記載のクロックパルス発生器。
【請求項２６】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有する、請求項１に記載のクロックパルス発生器。
【請求項２７】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有し、
該各ステージが前記パスゲートへの前記制御信号を受信する制御信号入力を有し、連続したステージのリセット回路は、該信号の論理状態を制御信号入力において反対の状態にリセットするように配置される、請求項１１または１５に記載のクロックパルス発生器。
【請求項２８】
前記各リセット回路が、第６のトランジスタを備える、請求項２７に記載のクロックパルス発生器。
【請求項２９】
連続したステージの前記第６のトランジスタが、反対の導電性タイプであり、反対の極性の入力をリセットするように接続された制御電極を有する、請求項２８に記載のクロックパルス発生器。
【請求項３０】
前記第６のトランジスタが、同じ導電性タイプであり、共通のリセット入力に接続された制御電極を有する、請求項２８に記載のクロックパルス発生器。
【請求項３１】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有し、
該各ステージが、前記パスゲートへの前記制御信号を受信する制御信号入力を有し、該リセット回路は、該信号の論理状態を該ステージの制御信号入力において同じ状態にリセットするように配置される、請求項１６または２１に記載のクロックパルス発生器。
【請求項３２】
前記各リセット回路が第６のトランジスタを備える、請求項３１に記載のクロックパルス発生器。
【請求項３３】
前記第６のトランジスタが同じ導電性タイプであり、共通のリセット入力に接続された制御入力を有する、請求項３２に記載のクロックパルス発生器。
【請求項３４】
ＣＭＯＳ集積回路を備える、請求項１に記載のクロックパルス発生器。
【請求項３５】
請求項１に記載のクロックパルス発生器を備える、空間光変調器。
【請求項３６】
液晶デバイスを備える、請求項３５に記載の変調器。
【請求項３７】
請求項３５に記載の変調器を備える、ディスプレイ。
【請求項３８】
請求項３６に記載の変調器を備える、ディスプレイ。
【請求項３９】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有し、
該各ステージが前記パスゲートへの前記制御信号を受信する制御信号入力を有し、該リセット回路は、該信号の論理状態を該制御信号入力において反対の状態にリセットするように配置される、請求項１５に記載のクロックパルス発生器。
【請求項４０】
前記各ステージが、リセット信号に応じて該ステージをリセットするリセット回路を有し、
該各ステージが前記パスゲートへの前記制御信号を受信する制御信号入力を有し、該リセット回路は、該信号の論理状態を、該ステージの該制御信号入力において同じ状態にリセットするように配置される、請求項２１に記載のクロックパルス発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロックパルス発生器に関する。このような発生器は、高速度低電力制御器回路（例えば、デジタル信号処理（ＤＳＰ）を含む複合超大規模集積（ＶＬＳＩ）設計）において用いられ得る。クロックパルス発生器は、空間光変調器およびディスプレイのドライバ回路（例えば、明確なパルスのシーケンスが、高速度ビデオデータをサンプル化する回路に供給されなければならないような画素化（ｐｉｘｅｌａｔｅｄ）マトリクスタイプのドライバ回路）用にアドレスする際に、利点を生かして用いられ得る。
【０００２】
【従来の技術】
公知であるタイプのクロックパルス発生器は、シフトレジスタに基づく。シフトレジスタは、Ｄ型フリップフロップの縦列チェーンを備え、このＤ型フリップフロップは、クロックパルスに応答し、単一記憶論理状態をチェーン内の１つのフリップフロップから次のフリップフロップへパスする。典型的なクロックパルス発生アプリケーションにおいては、フリップフロップの１つの状態を除く全ての状態が論理ロー（０）状態に初期化されるがゆえに、残ったフリップフロップは論理ハイ（１）状態に初期化される。シフトレジスタは公知の周波数においてクロック化され、シフトレジスタ内にある循環する１つの状態が、フリップフロップの出力において順次パルスを発生するために用いられる。この周知の技術は、例えば米国特許第４，５４２，３０１号および米国特許第４，６１２，６５９号において開示されている。この技術を改良したものが、米国特許第４，７８５，２９７号において開示されている。この場合、各フリップフロップの「マスタ」および「スレーブ」出力は、組合せ論理ゲート（例えばＡＮＤまたはＮＡＮＤゲート）と組み合わせて用いられる。それにより、所定数の出力パルス用のシフトレジスタのクロッキング速度を落とす。
【０００３】
クロックパルス発生回路を連鎖Ｄ型ラッチ回路から形成することもまたよく知られている。添付図面の図１は、ラッチ１および２を備える典型的なＣＭＯＳ回路の一部を図示する。このような配置（ａｒｒａｎｇｅｍｅｎｔ）の構成および動作は周知であるため、詳細には記載しない。ラッチ１および２のように、連続したラッチは、二相クロックの対向したクロック相（ＣＫおよびＣＫ−で表される）上では認識されない。各ラッチの入力および出力は、添付図面の図２に示すクロックパルスＮｎおよびＮｐを生成するために、共に「ＮＡＮＤ化」される。図２はまた、二相クロック波形、第１ラッチ１へのＤ入力、第１ラッチ１の出力Ｍ（これは第２ラッチ２の入力でもある）、および第２ラッチの出力Ｑを図示する。
【０００４】
この配置にはいくつかの欠点がある。特にシフトレジスタを駆動するため二相クロックが必要である。また、各クロックラインは、各ラッチ１、２において２つのトランジスタゲートをも駆動する。このことは、比較的高い容量性負荷（ｃａｐａｃｉｔｉｖｅ  ｌｏａｄｉｎｇ）を各クロック相へ与え、最大動作周波数を制限する。さらに、出力パルスＮｎおよびＮｐが非オーバーラップになることが保証され得ない。これはあるアプリケーションにおいて（例えば、出力パルスは画素マトリクスディスプレイドライバにおいてビデオデータをサンプル化するために用いられる場合）問題を引き起こし得る。
【０００５】
１本のクロックラインまたは複数のクロックラインの容量性負荷を削減し、そして最大動作周波数を増加し、クロック電力消費量を削減するために、様々な技術が開示されてきた。例えば、状態制御クロックロッキング技術は、クロックパルス発生回路における使用として提案されている。この例としては、米国特許第４，７４６，９１５号の中で開示されており、ここでシフトレジスタはいくつかのフリップフロップもしくはラッチのサブレジスタに分割され、より低い周波数において作動する別のシフトレジスタは、クロック信号を各サブレジスタへ選択的に付与するのに使用される。
【０００６】
【発明が解決しようとする課題】
要件が単一循環の１状態であるアプリケーションにおいて、１状態を含む、あるいはそれらの入力時に１状態を有するフリップフロップまたはラッチのみがクロッキングを必要とする。図３に示すように、そのようなアプリケーションにおいて、各フリップフロップの入力および出力を「ＯＲｉｎｇ」することにより発生する信号は、フリップフロップのクロック入力に供給されるクロック信号をゲートするために用いられ得る。このような配置は、Ｔ．Ｍａｅｋａｗａらによる「Ａ  １．３５−ｉｎ．−ｄｉａｇｏｎａｌ  ｗｉｄｅ−ａｓｐｅｃｔ−ｒａｔｉｏ  ｐｏｌｙ−Ｓｉ  ＴＦＴ  ＬＣＤ  ｗｉｔｈ  ５１３ｋ  ｐｉｘｅｌｓ」（Ｊｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｓｏｃｉｅｔｙ  ｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ、４１５頁〜４１７頁、１９９４年）の中で開示されている。しかし、このような配置は、ステージ毎にフルフリップフロップ、およびいくつかのさらなるトランジスタを必要とする。また、フリップフロップ出力は、比較的大きな負荷をも駆動しなければならず、これは最大動作速度を制限する。
【０００７】
【課題を解決するための手段】
本明細書中で用いられる用語「パスゲート」は、メイン導電路を有する半導体配置を意味するように規定され、このメイン導電路は、入力信号のパッセージを送信またはブロックするように制御され得る。
【０００８】
本発明の第１の局面によると、クロック入力およびＮステージを備え、ここでＮは３よりも大きく、該ステージの各第ｉステージは、第（ｉ−１）ステージからの制御信号により制御されるように構成されたパスゲートであって、該クロック入力からのクロックパルスを該パスゲートの出力へパスする、パスゲートと、該パスゲートの出力に応じて制御信号を第（ｉ＋１）ステージへ供給する制御信号発生回路とを備え、該制御信号発生回路は第（ｉ＋２）ステージからの制御信号に応じてさらなる制御信号を供給することを抑制されるように構成され、ここで１＜ｉ＜（Ｎ−１）である、クロックパルス発生器が提供される。
【０００９】
各第ｉステージの該制御信号発生回路は、第１と第２の電源入力との間で直列に接続された反対の導電性タイプである第１および第２の金属酸化シリコンフィールド効果トランジスタを含み、該第１のトランジスタのゲートは該パスゲートの該出力に接続され、該第２のトランジスタのゲートは該第（ｉ＋２）ステージの該制御信号発生回路に接続されてもよい。
【００１０】
前記各第ｉステージは、前記第（ｉ＋１）ステージからの制御信号により前記パスゲートが選択的に制御されるようにし、前記制御信号発生回路が、第（ｉ−２）ステージからの制御信号に応じて抑制されるようにするスイッチング配置を備える。スイッチング配置は、制御信号発生回路の出力に接続された複数のさらなるパスゲートを備え、方向制御信号を受信する制御入力を有してもよい。
【００１１】
パスゲート出力の少なくとも１つは、発生器の出力を構成してもよい。
【００１２】
制御信号またはその相補体の少なくとも１つは、発生器の出力信号を構成してもよい。
【００１３】
パスゲートはクロック入力に接続された入力を有してもよい。
【００１４】
各第ｉステージは、パスゲートへの制御信号を受信するように接続された入力、およびパスゲートに接続された出力を有するインバータを備えてもよい。
【００１５】
各パスゲートは、反対の導電性タイプである第３および第４の金属酸化シリコンフィールド効果トランジスタであって、該トランジスタのソース−ドレイン路は反平行に接続されているトランジスタを含むトランスミッションゲートであってもよい。第４のトランジスタのゲートは、インバータの出力に接続され得、および第３のトランジスタのゲートは、インバータの入力に接続されてもよい。
【００１６】
各第ｉステージのパスゲートは、第１トランジスタと同じ導電性タイプである、第５の金属酸化シリコンフィールド効果トランジスタを備えてもよい。
【００１７】
クロック入力は、単相クロック入力であり得る。連続したステージのパスゲートによりパスされたクロックパルスは、反対の極性であってもよい。連続したステージのトランスミッションゲートの第３のトランジスタは、反対の導電性タイプであってもよい。連続したステージの第１のトランジスタは、反対の導電性タイプであってもよい。
【００１８】
クロック入力は二相クロック入力であってもよい。連続したステージのパスゲート入力は、異なるクロック入力相に接続されてもよい。ステージのパスゲートによりパスされたクロックパルスは、同じ極性であってもよい。ステージの第３のトランジスタは、同じ導電性タイプでもよい。ステージの第１トランジスタは、同じ導電性タイプであってもよい。
【００１９】
各ステージのパスゲート出力は、プルアップまたはプルダウントランジスタと共に提供されてもよい。プルアップおよびプルダウントランジスタのそれぞれは、インバータの入力または出力に接続された制御電極を有してもよい。
【００２０】
前記各第ｉステージが、前記パスゲートへの前記制御信号を受信するように接続された入力と、該パスゲートに接続された出力とを有するインバータを備え、各プルアップまたはプルダウン配置が、該インバータの該出力に接続された第１の制御電極と、先行するステージの該制御信号入力または先行するステージの該インバータの該出力に接続された第２の制御電極とを有するトランジスタ配置を備えてもよい。
【００２１】
各ステージは、リセット信号に応じてステージをリセットするリセット回路を有してもよい。各ステージは、パスゲートへの制御信号を受信する制御信号入力を有してもよく、連続したステージのリセット回路は、信号の論理状態を制御信号入力において反対の状態へリセットするように配置される。各リセット回路は、第６のトランジスタを備えてもよい。第６の連続したステージのトランジスタは、反対の導電性タイプであってもよく、反対の極性のリセット入力に接続された制御電極を有してもよい。第６のトランジスタは、同じ導電性タイプであってもよく、共通のリセット入力に接続された制御電極を有してもよい。
【００２２】
各ステージは、パスゲートへの制御信号を受信する制御信号入力を有してもよく、リセット回路は信号の論理状態をステージの制御信号入力において同じ状態へリセットするように配置される。各リセット回路は、第６のトランジスタを備えてもよい。第６のトランジスタは同じ導電性タイプであってもよく、共有のリセット入力に接続された制御入力を有してもよい。
【００２３】
発生器は、ＣＭＯＳ集積回路を備えてもよい。
【００２４】
本発明の第２の局面によると、本発明の第１の局面による発生器を備える空間光変調器が提供される。
【００２５】
モジュレータは液晶デバイスを備えてもよい。
【００２６】
本発明の第３の局面によると、本発明の第２の局面によるモジュレータを備えるディスプレイが提供される。
各ステージが、リセット信号に応じてステージをリセットするリセット回路を有し、各ステージがパスゲートへの制御信号を受信する制御信号入力と、信号の論理状態を制御信号入力において反対の状態にリセットするように配置される連続したステージのリセット回路とを有してもよい。
各ステージが、リセット信号に応じてステージをリセットするリセット回路を有し、各ステージがパスゲートへの制御信号を受信する制御信号入力と、信号の論理状態を、ステージの制御信号入力において同じ状態にリセットするように配置されるリセット回路とを有してもよい。
【００２７】
従って、非常に高い最大動作周波数を有するクロックパルス発生器を提供することも可能である。特に、クロックパルスが１つのトランジスタゲートのみを（パスゲート出力が発生器の出力を構成する場合に、任意の外部負荷に加えて）一度に充電することが要求される発生器を提供することが可能である。また、クロック信号は完全にゲートされ得る。これは２つの理由から重要である。まず、クロック信号のトランジスタ負荷は、その立ち上がりおよび全体の時間、そしてひいては最大周波数を制限する。本発明の配置では、クロックの負荷は主に寄生素子のためであり、そして比較的大きなクロックパルス発生器において高速度が維持され得る。
【００２８】
次に、トランジスタゲートによるクロック信号の容量性負荷が最小限化され得る。特に、ステージ毎に１つのゲートのみが充電されることとは別に、スイッチング状態にあるステージ内のトランジスタのゲートのみが充電される。これは消費電力の削減をもたらし、特に、クロック信号を伝える回路トラックのトラック抵抗におけるより低い電力損失をもたらす。
【００２９】
出力パルスは、クロック信号の正確なコピー（パスゲートの通過によってのみ劣化する）であり得る。パスゲートは、駆動能力が上がるように、比較的大きく作製され得る。出力パルスは、パスゲートから取られると、非オーバーラッピングであることが保証される。クロックパルス発生器は、動的動作、部分的に静的動作、または疑似静的動作として配置され得る。最高動作速度は動的動作と共に得られるが、部分的に静的動作、または疑似動作はより大きな回路においてより実用的であり得る。
【００３０】
いくつかの実施形態は二相クロックを必要とするが、他の実施形態では単相クロックのみを必要とする。
【００３１】
以下を含む多様な有益な信号が、連続したステージの各ペアから発生し得る。
【００３２】
（ｉ）  クロックパルスハイ周期に実質的に相当し、クロック立ち上がりエッジと同期する期間の独立した非オーバーラッピング（正または負）パルスと、
（ｉｉ）  クロックロー周期に実質的に相当し、クロック立ち下がりエッジと同期する期間の独立した非オーバーラッピング（正または負）パルスと、
（ｉｉｉ）  クロック周期に実質的に相当し、クロック立ち上がりエッジと同期する期間の独立したオーバーラッピングした正および負パルスと、
（ｉｖ）  クロック周期に実質的に相当し、クロック立ち下がりエッジと同期する期間の独立したオーバーラッピングした正および負パルス。
【００３３】
非オーバーラッピングパルスの場合において、クロックパルス発生器を駆動するために用いられるクロック信号のマーク−スペース比（ｍａｒｋ−ｔｏ−ｓｐａｃｅ  ｒａｔｉｏ）を変化させるだけで、関連パルス幅は変化し得る。
【００３４】
いくつかの実施形態において、電圧レベルシフトが提供され得る。特にクロック信号は、発生器が供給する電圧よりも低い電圧であり得、よって消費電力の削減を達成し得る。またいくつかの実施形態では、発生器は選択的にいずれかの方向（「順方向」または「逆方向」）において作動し得る。これはいくつかのアプリケーション（例えば、ディスプレイ画像が空間的に反転させる必要のあるディスプレイドライブ）において有利である。
【００３５】
【発明の実施の形態】
本発明は、添付の図面を参照しながら、実施例を通してさらに説明される。図面を全体に渡り、同じ参照符号が同じ部分を示す。
【００３６】
以下の記載において、４つのタイプのパルス（クロックパルス周期の各２分の１）は、以下のように識別される。
Ｐｐ：  クロック信号ＣＫの正進行パルスと同時発生する正パルス
Ｐｎ：  クロック信号ＣＫの負進行パルスと同時発生する正パルス
Ｎｐ：  クロック信号ＣＫの正進行パルスと同時発生する負パルス
Ｎｎ：  クロック信号ＣＫの負進行パルスと同時発生する負パルス
図４に示すクロックパルス発生器ステージ１および２は、相補的な様式で、単相クロック信号ＣＫの負クロックパルスＮｎ、および正クロックパルスＰｐをそれぞれ送信するように作動する。ステージ１は、Ｐ型トランジスタＭ１、Ｍ３およびＭ５、ならびにＮ型トランジスタＭ２、Ｍ４およびＭ６を備える。発生器は、ＣＭＯＳ大規模集積回路として、またはその一部として実施される。
【００３７】
ステージ１は制御信号入力Ｄ２を有し、これは先行するステージからの制御信号Ａを受信する。入力Ｄ２はトランジスタＭ１およびＭ２のゲートに接続されており、これら２つのトランジスタは供給ラインｖｄｄとｇｎｄとの間で直列に接続され、インバータを形成する。トランジスタＭ３およびＭ４は、反平行に接続されたそれらのソース−ドレイン路を有し、トランスミッションゲートを形成する。トランジスタＭ３のゲートは制御信号Ａを受信し、トランジスタＭ４のゲートはインバータからの出力信号Ｂを受信する。トランスミッションゲートの入力は、外部の信号相クロック（図示せず）からのクロック信号ＣＫを受信するために、クロックラインに接続される。トランスミッションゲートの出力は、トランジスタＭ５およびＭ６を備える制御信号発生回路へ信号Ｃを供給する。信号Ｃはまた、ステージ１の出力信号Ｎｎをも供給する。
【００３８】
トランジスタＭ５およびＭ６は、供給ラインｖｄｄとｇｎｄとの間で直列に接続される。トランジスタＭ６のゲートは、入力Ｆ１から信号Ｈを受信する。この信号Ｈは、図４に示すステージ２の後に続くステージ（これはステージ１と同一である）の制御信号発生回路の出力から供給される。制御信号発生回路の出力信号Ｄは、ステージ２へ入力として、また出力Ｑ１を介する信号Ｈとして、図４に示すステージ１の入力Ｄ２に接続されたステージの前のステージへ供給される。
【００３９】
ステージ２はトランジスタＭ７およびＭ８により形成されるインバータ、トランジスタＭ９およびＭ１０により形成されるトランスミッションゲート、ならびにトランジスタＭ１１およびＭ１２により形成される制御信号発生回路を備える。従って、ステージ２は構成においてステージ１と同一であるが、後に述べるように、クロックパルスＣＫの極性に対して相補的な様式で作動する。波形ＥからＩおよび出力Ｐｐはステージ２により生成され、後に説明される。
【００４０】
図５は、ステージ１および２のペアがどのように共に接続され、完全なクロックパルス発生器を形成するかを示す。発生器は、縦列に接続されたこのようなステージのペアを８個備える。連続した複数のステージのペア間における相互接続は、図４に示すものと同じ参照符号を用いて示される。出力ＮｎおよびＰｐは、クロックパルス発生器におけるステージの位置を表す数値が与えられている。スタートパルスＳＰは、最初のステージ１の入力Ｄ２に供給されるのに対し、最後のステージ２の出力Ｑ２は接続されない。最後のステージ２の入力Ｆ１およびＦ２は、供給ラインｇｎｄおよびｖｄｄにそれぞれ接続される。
【００４１】
図６はスタートパルスＳＰおよびクロックパルスＣＫを、ステージ１および２の第４のペアで生じる多様な波形と共に示す。ステージの第４のペアの初期条件は、信号Ａ、Ｃ、Ｅ、ＧおよびＩがハイであり、信号Ｂ、Ｄ、ＦおよびＨがローであることである。
【００４２】
時間ｔｎにおいて、先行ステージにより供給される信号Ａはローとなり、そしてトランジスタＭ１およびＭ２により形成されるインバータの出力Ｂがハイとなる。トランジスタＭ３およびＭ４により形成されるトランスミッションゲートはオンになり、そして正クロックパルスがパルスＣおよびステージ１の出力Ｎｎとしてトランスミッションゲートによりパスされる。信号Ｃは時間ｔｎ＋１までハイのままである。
【００４３】
時間ｔｎ＋１において、クロック信号ＣＫはローとなり、そして信号Ｃが続き、トランジスタＭ５がＤをハイにさせる。信号Ｅはローとなり、トランジスタＭ９およびＭ１０により形成されるトランスミッションゲートはオンになり、クロック信号をＦへパスする。クロック信号は時間ｔｎ＋１とｔｎ＋２との間でローであり、そして信号Ｆは時間ｔｎ＋２までローのままである。
【００４４】
時間ｔｎ＋２において、クロック信号はハイとなり、信号ＣおよびＦが続く。トランジスタＭ１２は信号Ｇをローにさせ、その信号は出力Ｑ２を介して先行ステージ２へフィードバックされる。ステージ２において、それはこのステージのトランジスタＭ１１をオンにし、そしてステージ１に供給される制御信号Ａはハイとなる。トランジスタＭ３およびＭ４により形成されるトランスミッションゲートは、よってハイに保たれた信号Ｃと共にオフとなる。
【００４５】
時間ｔｎ＋３において、クロック信号はローとなり、信号Ｆが続く。後続のステージ１からのフィードバック信号Ｈは入力Ｆ１を介して供給され、トランジスタＭ６をオンに切り換え、そして信号Ｄはローとなる。信号Ｅはハイとなり、そしてトランジスタＭ９およびＭ１０により形成されたトランスミッションゲートは、ローに保たれた信号Ｆと共にオフになる。
【００４６】
時間ｔｎ＋４において、後続のステージ２において発生し、入力Ｆ２を介して供給されるフィードバック信号Ｉは、ローとなる。トランジスタＭ１１はオンとなり、そして信号Ｇはハイとなり、後続のステージ１におけるゲート信号をオフに切り換える。
【００４７】
図７は、スタートパルスＳＰおよびクロック信号ＣＫと共に、図５におけるクロックパルス発生器のＮｎおよびＰｐ出力の完全なセットを示す。Ｎｎ信号は、クロック信号「ロー状態」からコピーされ、単一のトランスミッションゲートにより遅延した、逐次非オーバーラッピング負進行パルスである。Ｐｐ信号は、クロック信号「ハイ状態」からコピーされ、単一のトランスミッションゲートにより遅延した、継続的オーバーラッピング正進行パルスである。信号Ｎｎ８は、ハイ状態からロー状態への遷移後、ハイ状態へ戻らない。なぜなら、信号は回路チェーン内の最後のステージのペアにより発生し、これらは正確なフィードバック信号Ｆ１およびＦ２を受信しないためである。しかし、信号Ｎｎ８がハイ状態へ戻ることが必要とされるならば、単に正確なフィードバック信号を供給するために、ステージ１および２の追加ペアがチェーンの末端に加えられ得る。
【００４８】
ゲートクロックパルスＮｎおよびＰｐに加えて、制御信号ＤおよびＧはクロックパルス発生器からの出力として供給される。これらの信号は、図８に図示されており、その相補体はまた、各ステージにおけるインバータの出力として利用可能となり得る。これらの信号は互いにオーバーラップし、そしてより長い、またはより短い期間パルスが組合せ論理を用いて発生し得る。
【００４９】
図４に示すステージにおけるいくつかのノードの初期条件は、回路が正常に働くように強制されなければならない。これはＮ型およびＰ型ドレイン接続の静止平衡点を強制するように、トランジスタの関連サイズをスケールすることにより達成され得る。あるいは、リセットデバイスが後に述べるように提供され得る。しかし、この実施形態の動的回路動作であるために、ノードはトランジスタ電流漏れ（ｔｒａｎｓｉｓｔｏｒ  ｃｕｒｒｅｎｔ  ｌｅａｋａｇｅ）および容量注入（ｃａｐａｃｉｔｉｖｅ  ｉｎｊｅｃｔｉｏｎ）の結果、ドリフティングに影響されやすい。これはノイズマージンが減少したきれいでない信号を生じ得る。このことが起こることを防ぐために、後に述べるような部分的に静的な、または疑似静的な動作が適用され得る。
【００５０】
図９に示すクロックパルス発生器ステージ１および２は、部分的に静的である点で図４に示すものとは異なる。特に、トランジスタＭ１３およびＭ１４は、プルアップＰ型およびプルダウンＮ型トランジスタとしてそれぞれ提供される。トランジスタＭ１３は、供給ラインｖｄｄと、ステージ１のインバータの出力に接続されたゲートを備えたトランスミッションゲートの出力との間で接続される。トランジスタＭ１４は、トランスミッションゲートの出力と、ステージ２のインバータの出力に接続されたゲートを備えた供給ラインｇｎｄとの間で接続される。トランジスタＭ１３は、出力信号Ｎｎが制御入力信号がオフの場合にハイに引き上げられることを確実にし、一方トランジスタＭ１４は、出力信号Ｐｐがステージ２へのゲート制御信号がオフの場合にローに引き下げられることを確実にする。従って、出力信号ＮｎおよびＰｐは、それらの正確なデフォルト値に固定されるか、あるいはクロック信号に従うかのどちらかである。ステージ１および２において生じる波形は、図６、７および８に示されるとおりである。
【００５１】
図１０に示すクロックパルス発生器ステージ１および２は、疑似静的であり、デュアルゲートトランジスタＤ１５およびＤ１６が提供される点で、図９に示すものとは異なる。あるいは、これらデュアルゲートトランジスタのそれぞれは、２つの別々の単一ゲートトランジスタにより置き換えられ得る。トランジスタＤ１５は、入力とステージ１の供給ラインｖｄｄとの間で接続され、一方トランジスタＤ１６は、入力とステージ２の供給ラインｇｎｄとの間で接続される。トランジスタＤ１５のゲートは、図１０に示すものに先行するステージ１の制御信号Ｄ１を受信し、かつステージ１のインバータの出力Ｂを受信するように接続される。同様に、トランジスタＤ１６のゲートは、図１０に示すステージ１の制御信号Ａを受信し、かつステージ２のインバータの出力信号Ｅを受信するように接続される。
【００５２】
トランジスタＭ１およびＭ２を備えるインバータのデフォルト状態は、入力信号Ａハイおよび出力信号Ｂローを伴う。信号Ｂは、トランジスタＤ１５のゲートの１つにフィードバックされ、そのゲートはオンになる。Ｄ１における信号はまた、ロー状態またはデフォルト状態にあり、トランジスタＤ１５の両方のゲートがオンになる。トランジスタＭ１およびＭ２を備えるインバータは、よってハイ入力／ロー出力状態でロックされる。先行ステージ２が作動すると、入力Ｄ１における信号はハイとなり、トランジスタＤ１５のゲートの１つをオフに切り換える。信号Ａが状態を変える場合、２分の１クロック周期後に、トランジスタＭ１およびＭ２を備えるインバータはロックを解除され、インバータの出力信号Ｂがそのデフォルトまたはロー状態に戻るまで、解除されたままになる。従ってロックは、１と２分の１クロック周期の間、開いている。
【００５３】
トランジスタＤ１６は、同じラッチング動作を提供するが、反対の論理の意味で作動する。ロックは必要な場合（すなわち、ステージのペアの先行ステージ１がそのクロックゲート制御信号を受信する場合）にのみ開かれる。ロックは、出力信号Ｅがそのデフォルトハイ状態に戻るまで、開いたままになる。
【００５４】
上記で述べたように、ステージがそのデフォルト状態にある場合、全ての回路ノードはアクティブに切り換えられる（すなわち静的である）。しかし、ステージが起動されると、ステージ１のノードＡおよびＤ、ならびにステージ２のノードＤおよびＧは、瞬間的に浮動的であり、ひいては瞬間的に動的である。従って、用語「疑似静的」がそれらのステージを説明するために適用されている。
【００５５】
図１１は、図１０に示すタイプのステージの８個のペアを図示し、これらは縦列に接続され、クロックパルス発生器を形成する。正確な動作のために、第１のステージ１の入力Ｄ２は、インバータ３を介してスタートパルスＳＰのインバースを受信する。再び、図１０および１１に示すクロックパルス発生器の動作中に存在する信号は、図６、７および８に示されるとおりである。
【００５６】
先に述べたように、スケーリング、または電力オンリセット技術を用いて、適切なトランジスタによる慎重な初期化が要求される。しかし、いくつかの回路ノードを、独立したリセット信号を用いて、それらの正確な初期論理状態に強制する必要があり得る。このタイプの配置が図１２に図示されており、ここで相補的リセット信号ＲＥＳＥＴおよびＲＥＳＥＴ−がステージ２および１にそれぞれ供給される。初期リセットする間、ＲＥＳＥＴ信号はハイであり、一方ＲＥＳＥＴ−信号はローである。信号は、トランジスタＲ１の形でプルアップデバイスをオンにし、かつ反対の導電性タイプのトランジスタＲ２の形でプルダウンデバイスをオンにする。プルアップデバイスおよびプルダウンデバイスは、ステージ１および２のゲート制御信号入力においてそれぞれ提供される。従って、ステージ１および２のインバータへの入力は、ハイおよびロー状態にそれぞれ強制され、そしてステージの他のノードは、それらの正確な論理状態において初期化される。
【００５７】
図１３は、単一のリセットラインＲＥＳＥＴ（これはハイレベル論理信号を初期のリセット中に供給する）を備えた図１０に示す疑似静的実施形態用のリセット配置を図示する。リセットデバイスＲ１およびＲ２は、同じ導電タイプのトランジスタを備える点で、図１２に示すものとは異なる。よって、ステージ１および２のゲート制御入力信号は、論理ハイ状態および論理ロー状態にそれぞれリセットされる。ステージ１用プルアップ電圧は、トランジスタＲ１のしきい電圧により減少されるが、これはトランジスタＭ１およびＭ２により形成されるインバータを切り換えるに十分であり、トランジスタＤ１５を介するフィードバックは信号Ａをフル論理レベルまで引き上げる。あるいは、Ｎ型トランジスタＲ１およびＲ２は、アクティブ−ローリセット信号ＲＥＳＥＴを用いて、Ｐ型トランジスタにより置き換えられ得る。
【００５８】
図１４に示すクロックパルス発生器ステージ１および２は、二相クロック信号ＣＫおよびＣＫ−から得られる正進行出力パルスＰｎおよびＰｐを生成する点で、図４に示すものとは異なる。このステージ１は、トランスミッションゲートＭ３およびＭ４の入力が相補的クロックパルスＣＫ−を受信するように接続され、トランスミッションゲートの出力がトランジスタＭ６のゲートに接続され、ならびにトランジスタＭ５のゲートが入力Ｆ１からの信号Ｈを受信するように接続されている点で、図４に示すものとは異なる。図１４に示すステージ２は、トランジスタＭ９のゲートがインバータＭ７およびＭ８の入力に接続されており、一方トランジスタＭ１０のゲートがインバータの出力に接続されている点で、図４に示すものとは異なる。
【００５９】
図１５は図１４に示すステージ１および２を備えるクロックパルス発生器において生じる波形を図示し、またステージの第４のペアにおいての波形ＡからＩを図示する。図１４に示すステージ１および２は、図４に示すステージと実質的に同じ方法で作動するが、図１５に示すように、二相クロックの使用ならびに信号Ｃ、Ｄ、ＥおよびＨがインバートされるか、もしくは相補的である点は除く。
【００６０】
図１６は、負進行出力信号ＮｐおよびＮｎが、二相クロック信号ＣＫおよびＣＫ−から生成される点で、図４に示すものと異なるステージ１および２を図示する。図１６に示すステージ１は、トランジスタＭ３およびＭ４のゲートがインバータＭ１の出力およびＭ２の入力にそれぞれ接続され、トランスミッションゲートの出力がトランジスタＭ５のゲートに接続され、ならびにトランジスタＭ６のゲートが入力Ｆ１からの信号Ｈを受信するように接続される点で、図１４に示すものとは異なる。図１６に示すステージ２は、トランジスタＭ９およびＭ１０のゲートが、インバータＭ７の出力およびＭ８の入力にそれぞれ接続され、トランスミッションゲートの出力がトランジスタＭ１１のゲートに接続され、ならびにトランジスタＭ１２のゲートが入力Ｆ２からの信号Ｉを受信するように接続される点で、図１４に示すものとは異なる。ステージ１および２の動作は、実質的に図１４に示すステージの動作と同一であるが、信号ＡからＩが図１４に示され、図１５に図示されるステージにおいて生じるものに全て相補的である点は除く。
【００６１】
図１７に示すステージ１および２は、それらが疑似静的である点で、図１４に示すものとは異なる。また、上述されたタイプのリセット配置が提供される。図１０を参照して上述されたように、追加のトランジスタＭ１３、Ｍ１４、Ｄ１５およびＤ１６は、ステージ１および２を疑似静的にするために用いられる。これらの配置は、トランジスタＭ１３がトランスミッションゲートＭ３、Ｍ４の出力と、供給ラインｇｎｄとの間で接続され、トランジスタＭ１４のゲートがインバータＭ７、Ｍ８の入力に接続され、デュアルゲートトランジスタＤ１５のゲートの１つが先行するステージのインバータＭ７、Ｍ８の出力に接続され、デュアルゲートトランジスタＤ１６がインバータＭ７、Ｍ８の入力と、供給ラインｖｄｄとの間で接続され、ならびにトランジスタＤ１６のゲートの１つがインバータＭ１、Ｍ２の出力に接続される点で、図１０に示すものとは異なる。
【００６２】
リセット配置は、プルアップトランジスタＲ１およびＲ２を備え、これらのゲートは、「アクティブ−ロー」である補完的なリセットラインＲＥＳＥＴ−に接続される。トランジスタＲ１およびＲ２は、供給ラインＶＤＤおよびステージ１および２のそれぞれのインバータの入力との間で接続される。
【００６３】
図１８は、図１７に示すタイプのステージ１、２の８個のペアにより形成された完全なクロックパルス発生器を図示するが、リセットラインＲＥＳＥＴ−は図示しない。図１１に示すように、入力Ｄ２はその入力がスタートパルスＳＰを受信する、インバータ３の出力に接続されている。図１８はまた、その入力がクロック信号ＣＫを受信する、インバータ４の出力から得られる相補的な、または反転されたクロック信号ＣＫ−を示す。
【００６４】
図１７に示す実施形態において、ステージ１および２のトランスミッションゲートの出力は、トランジスタＭ６およびＭ１２（これらはおよび同じ導電性タイプ、すなわちＮ型である）を駆動する。Ｐ型トランジスタは、クロックパルス信号ＣＫおよびＣＫ−により全く駆動されないことから、クロックパルス電圧は供給ラインｇｎｄとｖｄｄとの間で振動（ｓｗｉｎｇ）する必要がない。供給ラインｇｎｄが０ボルトにあると仮定されると、クロックパルス信号は、これとＮ型デバイスＭ６およびＭ１２のしきい電圧Ｖｔｎよりも大きい電圧との間で振動することが要求される。例えば、典型的な０．７ボルトのしきい電圧Ｖｔｎには、クロックパルス発生器は３．３ボルトのクロック信号振幅および５ボルトの供給電圧を備えて作動し得る。このことは、要求されるクロックパルス発生器の出力信号がＰｎおよびＰｐ（これらはクロック信号の振幅を有する）でなく、クロックゲート制御信号ＤおよびＧ（これらは０ボルトとｖｄｄとの間で切り換わる）である場合、有利であり得る。
【００６５】
図１９に示すクロックパルス発生器ステージ１および２は、これを有効に利用し、かつ図１７に示すステージよりも低い電圧動作に適している。図１９に示すステージ１および２と、図１７に示すものとの違いは、トランスミッションゲートが単一のＮ型トランジスタＭ４およびＭ１０（これらのゲートはそれぞれのインバータ出力に接続される）により置き換えられることである。トランジスタＭ４およびＭ１０は、インバータからのフル供給電圧により駆動されるパスゲートとして働くが、これらはより低い電圧クロック信号ＣＫおよびＣＫ−をパスするためにのみ要求される。このことは、クロックパルス電圧が（ｖｄｄ−Ｖｔｎ）の電圧よりも小さいならば、十分な速度で達成され得る。
【００６６】
図２０および２１に示すステージ１および２は、それらが双方向に機能するように配置されている点で、それぞれ図１７に示すものとは異なる。言い換えると、方向制御信号ＬおよびＬ−によって、クロックパルス発生器は、単一の論理ハイレベルを左から右へ、または右から左へ変換するシフトレジスタとして働き得る。これはトランスミッションゲートの形でパス論理の追加により、およびデュアルゲートトランジスタＤ１５およびＤ１６をトリプルゲートトランジスタＴ１５およびＴ１６と置き換えることにより達成される。
【００６７】
ステージ１は、トランジスタＧ１からＧ８のペアにより形成されるトランスミッションゲートを備える。トランジスタペアのゲートは、方向制御ラインＬおよびＬ−に接続される。トランスミッションゲートの入力は、制御信号発生回路Ｍ５、Ｍ６からのゲート制御信号を受信するように共に接続される。トランスミッションゲートＧ１、Ｇ２の出力は、右から左への動作のためにフィードバック出力ＱＬに接続される。トランスミッションゲートＧ３、Ｇ４の出力は、左から右への動作のために出力クロックゲート制御信号ラインＱＬＤに接続される。トランスミッションゲートＧ５、Ｇ６の出力は、右から左への動作のために出力クロックゲート制御信号ラインＱＲＤに接続される。トランスミッションゲートＧ７、Ｇ８の出力は、左から右への動作のためにフィードバック出力ＱＲに接続される。トランジスタＭ５のゲートは、いずれかの方向における動作のためにフィードバック入力ＦＣＫに接続される。インバータＭ１、Ｍ２の出力は、静的ラッチ出力Ｓ−Ｏ、およびトランジスタＴ１５のゲートの１つに接続される。トランジスタＴ１５の他のゲートは、左から静的ラッチ入力Ｓ−Ｌに、右から静的ラッチ入力Ｓ−Ｒに接続される。
【００６８】
ステージ２は、同じくトランジスタＧ９からＧ１６により形成されるトランスミッションゲートを備え、これらのトランジスタは、方向制御ラインＬおよびＬ−により制御される。トランスミッションゲートの入力は、制御信号発生回路Ｍ１１、Ｍ１２に接続される。トランスミッションゲートＧ９、Ｇ１０の出力は、右から左への動作のためにフィードバック出力ＱＬに接続される。トランスミッションゲートＧ１１、Ｇ１２の出力は、左から右への動作のために出力クロックゲート制御信号ラインＱＬＤに接続される。トランスミッションゲートＧ１３、Ｇ１４の出力は、右から左への動作のために出力クロックゲート制御信号ラインＱＲＤに接続される。トランスミッションゲートＧ１５、Ｇ１６の出力は、左から右への動作のためにフィードバック出力ＱＲに接続される。
【００６９】
インバータＭ７、Ｍ８の出力は、静的ラッチ出力Ｓ−Ｏ、およびトランジスタＴ１６のゲートの１つに接続される。トランジスタＴ１６の他のゲートは、左から静的ラッチ入力Ｓ−Ｌに、右から静的ラッチ入力Ｓ−Ｒに接続される。
【００７０】
ラインＤは左または右からの入力クロックゲート制御信号を、ラインＦＣＫは左または右からのフィードバック入力信号を、動作の電流方向に従って伝える。信号ラインＦＣＫＲは、動作が右から左方向の場合に、フィードバック信号を第（ｎ−１）ステージから第（ｎ＋１）ステージへ供給する。信号ラインＦＣＫＬは、動作が左から右方向の場合に、フィードバック信号を第（ｎ＋１）ステージから第（ｎ−１）ステージへ伝える。
【００７１】
方向制御信号Ｌがハイの場合、動作は左から右となる。トランスミッションゲートＧ１、Ｇ２およびＧ３、Ｇ４は、導電性であり、一方トランスミッションゲートＧ５、Ｇ６およびＧ７、Ｇ８は、それらのハイインピーダンス状態にある。よって、ゲート制御信号は右へトランスミッションゲートＧ３、Ｇ４およびラインＱＬＤを介してパスされ、フィードバック信号は、左へトランスミッションゲートＧ１、Ｇ２およびラインＱＬを介してパスされる。反対に、方向制御信号Ｌがローの場合、動作は右から左となる。トランスミッションゲートはそれらの反対の状態にあり、そしてゲート制御信号は左へゲートＧ５、Ｇ６およびラインＱＲＤを介してパスされ、フィードバックは右へトランスミッションゲートＧ７、Ｇ８およびラインＱＲを介してパスされる。
【００７２】
トリプルゲートトランジスタＴ１５およびＴ１６は、どちらかの側にあるステージが起動したときには常に、インバータＭ１、Ｍ２およびＭ７、Ｍ８の周りで作動するラッチが信号Ｓ−ＬまたはＳ−Ｒによりロックを解除されることを確実にする。このことは各ステージが双方向の様式において作動することを可能にする。なぜなら、それぞれが左または右からのクロックゲート制御信号を予測し得、適切に応答し得るためである。
【００７３】
図２２は、図２０および２１に示すタイプのステージ１および２の４つのペアにより形成されるクロックパルス発生器を図示する。上述されたインバータ３および４に加えてインバータ５が提供され、相補的方向制御信号Ｌ−を方向制御信号Ｌから発生する。また、左スタートパルスＳＰＬまたは右スタートパルスＳＰＲも動作の方向によって提供され得、そしてインバータ６も右からの動作用に提供され、適切な静的ラッチ入力Ｓ−Ｒを発生する。
【００７４】
図２３は、絵素（画素）のＮ行×Ｍ列のディスプレイマトリクス１０（例えば、液晶デバイスを備える空間光変調器の形において）を含むディスプレイを図示する。ディスプレイは、クロックパルス発生回路１２を備えるアドレス信号発生器１１、およびデータラインドライバ１３のセットをさらに備える。クロックパルス発生回路１２は、上述され、また図４から２２に示される任意のタイプの発生器を備える。スキャン信号発生器１４は、スキャン信号を画素の行に供給し、クロックパルス発生回路１５およびスキャンラインドライバ１６のセットを備える。クロックパルス発生回路１５は、上述され、また図４から２２に示される任意のタイプの発生器を備える。クロックパルス発生器回路は、クロックパルスを回路１２へは画素データ速度において、回路１５へはラインデータ速度において生成する。
【００７５】
クロックパルス発生器は、Ｎ個のステージ１、２、（Ｎは３よりも大きい）を備える。各第ｉステージは、トランスミッションゲートＭ３、Ｍ４；Ｍ９、Ｍ１０を備え、それぞれが第（ｉ−１）ステージからの制御信号により、クロック入力ＣＫからステージの出力Ｎｎ、Ｐｐへのクロックパルスをパスするために制御される。制御信号発生回路Ｍ５、Ｍ６；Ｍ１１、Ｍ１２は、制御信号を第（ｉ＋１）ステージへ供給し（ここで１＜ｉ＜（Ｎ−１））、第（ｉ＋２）ステージからの制御信号に応じてさらなる制御信号を供給しないように抑制される。
【００７６】
【発明の効果】
本発明により、非常に高い最大動作周波数を有するクロックパルス発生器を提供することも可能である。特に、クロックパルスが１つのトランジスタゲートのみを（パスゲート出力が発生器の出力を構成する場合に、任意の外部負荷に加えて）一度に充電することが要求される発生器を提供することが可能である。また、クロック信号は完全にゲートされ得る。
【００７７】
次に、トランジスタゲートによるクロック信号の容量性負荷が最小限化され得る。特に、ステージ毎に１つのゲートのみが充電されることとは別に、スイッチング状態にあるステージ内のトランジスタのゲートのみが充電される。
【００７８】
出力パルスは、クロック信号の正確なコピー（パスゲートの通過によってのみ劣化する）であり得る。パスゲートは、駆動能力が上がるように、比較的大きく作製され得る。出力パルスは、パスゲートから取られると、非オーバーラッピングであることが保証される。クロックパルス発生器は、動的動作、部分的に静的動作、または疑似静的動作として配置され得る。最高動作速度は動的動作と共に得られるが、部分的に静的動作、または疑似動作はより大きな回路においてより実用的であり得る。
【図面の簡単な説明】
【図１】公知であるタイプのシフトレジスタの２つのステージを示す回路図である。
【図２】図１に示すステージにおいて生じる波形を示す図である。
【図３】公知であるタイプのクロックパルス発生器を示すブロック回路図である。
【図４】本発明の実施形態を構成する動的クロックパルス発生器の２つのステージを示す回路図である。
【図５】そのステージが図４に図示されるクロックパルス発生器を示すブロック図である。
【図６】図４および５に示すクロックパルス発生器において生じる波形を示す図である。
【図７】図５に示すクロックパルス発生器において生じる波形を示す図である。
【図８】図５に示すクロックパルス発生器において生じるさらなる波形を示す図である。
【図９】本発明の実施形態を構成する部分静的クロックパルス発生器の２つのステージを示す回路図である。
【図１０】本発明の実施形態を構成する擬似静的クロックパルス発生器の２つのステージを示す回路図である。
【図１１】そのステージが図１０に図示されるクロックパルス発生器を示すブロック回路図である。
【図１２】リセット配置を備えて供給される図９に図示されるステージを示す回路図である。
【図１３】別のリセット配置を備えて供給される図１０に図示されるステージを示す回路図である。
【図１４】本発明の実施形態を構成する動的クロックパルスの２つのステージを示す回路図である。
【図１５】そのステージが図１４に示されるクロックパルス発生器において生じる波形を示す図である。
【図１６】図１４に示されるステージに対して相補的なタイプの２つのステージを示す回路図である。
【図１７】リセット配置を備えて供給される、本発明の実施形態を構成する擬似静的クロックパルス発生器の２つのステージを示す回路図である。
【図１８】リセット配置を除外した、そのステージが図１７に図示されるクロックパルス発生器を示すブロック図である。
【図１９】改変された形のパスゲートを備えた、図１８に示すタイプの２つのステージを示す回路図である。
【図２０】一方向における動作のために改変された、図１７に示すタイプの２つのステージを示す回路図である。
【図２１】他方向における動作のために改変された、図１７に示すタイプの２つのステージを示す回路図である。
【図２２】そのステージが図２０および２１に図示されるクロックパルス発生器を示すブロック図である。
【図２３】本発明の実施形態を構成する空間光変調器を示すブロック概略図である。
【符号の説明】
１  ステージ１
２  ステージ２
１０  ディスプレイマトリクス
１１  アドレス信号発生器
１２  クロックパルス発生回路
１３  データラインドライバ
１４  スキャン信号発生器
１５  クロックパルス発生回路
１６  スキャンラインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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