(57)【特許請求の範囲】
【請求項１】
電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のＭＯＳトランジスタとが直列に接続されてなるメモリセルが行列状に配列されたメモリセルアレイと、
それぞれ同一行のメモリセルのＭＯＳトランジスタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行のメモリセルキャパシタのプレートに共通に接続された複数本のプレート線と、
それぞれ同一列のメモリセルのＭＯＳトランジスタの一端に共通に接続された複数本のビット線と、
アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、
選択されたワード線に接続されたメモリセルへのデータ書き込み動作又はメモリセルからのデータ読み出し動作の際に、前記アドレス信号に基づいて前記複数本のプレート線のうち前記選択されたワード線に接続されたメモリセルと同一行のメモリセルに共通接続されたプレート線を選択し、この選択されたプレート線の電圧を強誘電体の分極の向きを変えるように制御するプレート線選択回路と、
電源投入時に一定時間所定レベルになるパワーオン信号を発生するパワーオンリセット回路と、
前記ビット線のすべて及びプレート線のすべてと所定電位ノードとの間にそれぞれ接続され、電源投入時に前記パワーオン信号によりそれぞれ一定時間オン状態、一定時間後はオフ状態になるように制御される複数個の第１のスイッチ用トランジスタを有する誤書込み防止回路とを具備し、前記書き込み、読み出し動作時の際のプレート線の電圧制御は、前記パワーオンリセット回路から出力されるパワーオン信号("Low")を受けてから一定時間経過後に行うことを特徴とする強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、ワード線駆動信号を前記パワーオン信号によってリセット解除した後、プレートを駆動することを特徴とする強誘電体メモリ。
【請求項３】
請求項１または２記載の強誘電体メモリにおいて、前記パワーオンリセット回路は、電源投入時に一定時間“Ｈ”レベルになるパワーオン信号を発生し、前記スイッチ用トランジスタはＮＭＯＳトランジスタであり、前記所定電位ノードは接地電位が与えられることを特徴とする強誘電体メモリ。
【請求項４】
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第１の信号を出力するパワーオン回路と、
前記第１の信号に基づき、前記プレート電極線と前記ビット線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリ。
【請求項５】
前記手段は、前記プレート電極線を駆動する手段と共用されていることを特徴とする請求項４記載の強誘電体メモリ。
【請求項６】
前記手段は、前記ビット線をイコライズする手段と共用されていることを特徴とする請求項４記載の強誘電体メモリ。
【請求項７】
前記手段は、前記ビット線に接続されたセンスアンプと共用されていることを特徴とする請求項４記載の強誘電体メモリ。
【請求項８】
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第１の信号を出力するパワーオン回路と、
前記第１の信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリ。
【請求項９】
前記手段は、前記ワード線を駆動する手段と共用されていることを特徴とする請求項８記載の強誘電体メモリ。
【請求項１０】
前記手段は、前記ビット線をイコライズする手段と共用されていることを特徴とする請求項８記載の強誘電体メモリ。
【請求項１１】
前記手段は、前記ビット線に接続されたセンスアンプと共用されていることを特徴とする請求項８記載の強誘電体メモリ。
【請求項１２】
外部から入力される電磁波を感知するＬＣ回路と、
前記ＬＣ回路が検出した電磁波から信号を生成する回路と、
前記ＬＣ回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカード。
【請求項１３】
書き込みデータを所定周波数の電磁波に変換し、これを放出する送信器と、前記電磁波を受信し前記書き込みデータを記憶する強誘電体メモリカードとから構成されるメモリシステムであって、前記強誘電体メモリカードは、
外部から入力される電磁波を感知するＬＣ回路と、
前記ＬＣ回路が検出した電磁波から信号を生成する回路と、
前記ＬＣ回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線または前記ビット線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線とビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体メモリに関わり、特に情報記憶用のキャパシタの絶縁膜に強誘電体を用いたメモリセルのアレイを有する強誘電体メモリにおいて、パワーオンリセット動作時における強誘電体メモリセルの記憶データの破壊を防止する回路に関する。
【０００２】
【従来の技術】
強誘電体メモリセルを用いた半導体記憶装置は、不揮発且つ高速な半導体記憶装置として、近年盛んに研究開発がなされている。例えば、米国特許４，８７３，６６４（  Ｅａｔｏｎ，  Ｊｒ．）や、Ｓ．Ｓ．  Ｅａｔｏｎ，  Ｊｒ．  ｅｔ  ａｌ．  ”Ａ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＤＲＡＭ  Ｃｅｌｌ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＶＲＡＭｓ”，  ＩＳＳＣＣ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ，  ｐｐ．１３０−１３１，  Ｆｅｂ．  １９８８  等に詳細に開示されている。しかし、時折、原因不明のデータ破壊が観測されていた。これは、電源を立ち下げ、再び立ち上げることにより書き込まれたデータが反転してしまうというものである。
【０００３】
【発明が解決しようとする課題】
本発明は上記事情にかんがみてなされたもので、パワーオンリセット回路が発生するパワーオン信号を用いることにより、強誘電体メモリセルの分局が反転して記憶データが破壊されることを防止し得る強誘電体メモリを提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明の強誘電体メモリは、  電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のＭＯＳトランジスタとが直列に接続されてなるメモリセルが行列状に配列されたメモリセルアレイと、
それぞれ同一行のメモリセルのＭＯＳトランジスタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行のメモリセルキャパシタのプレートに共通に接続された複数本のプレート線と、
それぞれ同一列のメモリセルのＭＯＳトランジスタの一端に共通に接続された複数本のビット線と、
アドレス信号に基づいて前記複数本のワード線のうちの一部を選択するワード線選択回路と、
選択されたワード線に接続されたメモリセルへのデータ書き込み動作又はメモリセルからのデータ読み出し動作の際に、前記アドレス信号に基づいて前記複数本のプレート線のうち前記選択されたワード線に接続されたメモリセルと同一行のメモリセルに共通接続されたプレート線を選択し、この選択されたプレート線の電圧を強誘電体の分極の向きを変えるように制御するプレート線選択回路と、
電源投入時に一定時間所定レベルになるパワーオン信号を発生するパワーオンリセット回路と、
前記ビット線のすべて及びプレート線のすべてと所定電位ノードとの間にそれぞれ接続され、電源投入時に前記パワーオン信号によりそれぞれ一定時間オン状態、一定時間後はオフ状態になるように制御される複数個の第１のスイッチ用トランジスタを有する誤書込
み防止回路とを具備し、前記書き込み、読み出し動作時の際のプレート線の電圧制御は、前記パワーオンリセット回路から出力されるパワーオン信号("Low")を受けてから一定時間経過後に行うことを特徴とする。
【０００５】
また、強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第１の信号を出力するパワーオン回路と、
前記第１の信号に基づき、前記プレート電極線と前記ビット線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリを提供する。
【０００６】
また、強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
電源投入時に第１の信号を出力するパワーオン回路と、
前記第１の信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定する手段とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリを提供する。
【０００７】
また、外部から入力される電磁波を感知するＬＣ回路と、
前記ＬＣ回路が検出した電磁波から信号を生成する回路と、
前記ＬＣ回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線及びワード線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードを提供する。
【０００８】
さらにまた、書き込みデータを所定周波数の電磁波に変換し、これを放出する送信器と、前記電磁波を受信し前記書き込みデータを記憶する強誘電体メモリカードとから構成されるメモリシステムであって、前記強誘電体メモリカードは、
外部から入力される電磁波を感知するＬＣ回路と、
前記ＬＣ回路が検出した電磁波から信号を生成する回路と、
前記ＬＣ回路が検出した電磁波から電源電圧を発生させる回路と、
前記電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路と、
強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイと、
前記パワーオン信号に基づき、前記プレート電極線と前記ワード線または前記ビット線とをそれぞれ同一の電位に設定するリセット回路とを具備し、
前記プレート電極線とビット線が同一の電位に設定された後、ワード線を駆動し、さらにプレート線を駆動することにより、メモリセルへの書き込み、読み出しを行うことを特徴とする強誘電体メモリカードシステムを提供する。
【０００９】
【作用】
複数個の第１のスイッチ用トランジスタが電源投入時にパワーオン信号によってそれぞれ一定時間オン状態になるように制御され、ビット線の全てがそれぞれ所定電位ノードに設定されるようになるので、所定電位ノードの電位を適切に選定しておけば強誘電体メモリセルの分極が反転することはなく、その記憧データが破壊されるおそれがなくなる。
【００１０】
この際、プレート線の全てがそれぞれ所定電位ノードに設定されるように、プレート線の全てと所定電位ノードとの間にそれぞれ第２のスイッチ用トランジスタを接続しておき、電源投入時にそれぞれパワーオン信号によって一定時間オン状態になるように制御するようにすれば、プレート線の全てがそれぞれビット線と同じく所定電位ノードに設定されるようになるので、強誘電体メモリセルの分極反転およびその記憶データの破壊を防止することが可能になる。
【００１１】
【実施例】
強誘電体膜は、電界が印加された時に一旦発生した電気分極は上記電界が印加されなくなっても残留し、上記電界とは反対方向の向きにある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。この誘電体の分極の向きが反転する分極特性に着目し、メモリセルの情報記憶用のキャパシタの絶縁膜に強誘電体を用いて不揮発性の強誘電体メモリセルを実現する技術が開発されている。
【００１２】
図１は、１トランジスタ・１キヤパシタ構成の強誘電体メモリセルの等価回路を示しており、ＤＲＡＭセルの等価回路と同じ回路接続を有する。
ここで、Ｃはペロプスカイト構造を有する強誘電体を電極間絶縁膜に用いた情報記憶用のキャパシタ（強誘電体キャパシタ）、Ｑは上記キャパシタに直列に接続されている電荷転送用のＭＯＳトランジスタ、ＷＬは上記ＭＯＳトランジスタのゲートに接続されているワード線、ＢＬは上記ＭＯＳトランジスタの一端に接続されているビット線、ＰＬは上記キャパシタの一端（プレート）に接続されているプレート線、ＶＰＬはプレート線電圧である。
【００１３】
強誘電体膜を半導体デバイスに用いる方式は（１）ゲート絶縁膜として強誘電体を用いるＭ（金属）−Ｆ（強誘電体）−Ｓ（半導体）構造電界効果型トランジスタ（ＦＥＴ）略して、ＭＦＳＦＥＴと（２）強誘電体を蓄積容量として利用する、の２方法が考えられる。通常、強誘電体を用いたメモリ（ＦＲＡＭ；Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ    Ａｃｃｅｓｓ    Ｍｅｍｏｒｙ）とは後者を指すことが一般的である。ＦＲＡＭはラムトロン社により開発されたもので、いくつかの方式が提案されているが、チップコストをＤＲＡＭ並みに近づけるために１トランジスタ１強誘電体容量（１Ｔ／ｌＣ）セルを用いた動作方式が主流になると予測されている。図２にセル断面構造を示す。このＦＲＡＭは２μｍプロセスを用いて作成されている。この平坦化スタックトセルとでも言うべき構造では強誘電体工程がメタル工程で処理できることが特徴である。従って、強誘電体プロセスで発生するクロスコンタミの間題が解決されるため、ＤＲＡＭプロセスに強誘電体工程を迫加挿入することが可能である。これはＭＯＳ  ＶＬＳＩ試作製造ラインでＦＲＡＭをＤＲＡＭと同時に平行開発、初期生産できることを意味しているので、開発に際して設備投資が不要であるという大きな長所となる。
【００１４】
不揮発性メモリにおいて、キャパシタ絶縁膜を形成後、各メモリセルのキャパシタとして微細加工する必要がある。強誘電体膜の加工技術として現在までに、ウェットエッチング、イオンミリング、イオンビームエッチング、レーザエッチング、プラズマエッチングなどが報告されている。
【００１５】
プラズマエッチングは、プラズマ放電により高いエネルギーを得て活性化された反応種が、蒸気圧の高い反応生成物を形成しエッチングが進行する。ＰＺＴ膜のうち、ＴｉＯ２  やＺｒＯ２  はフッ素系ガスを用いることによってエッチング可能であるが、ＰｂＯに対して蒸気圧の高いフッ化物、塩化物の形成が困難なため常温ではエッチングが進行しない。しかしながら、ＰＬＴ膜、ＰＬＺＴ膜をＣＦ４  プラズマ中で加熱するとエッチングされることが確認されている。エッチングは基板温度２００℃以上で観察されるがレートは低く、３００℃においても２５００Ａ／ｈである。しかしながら、ＣＦ４  ガスにＨＣｌガスを混合するとエッチング速度の増加が確認されている。ＣＦ４  ガスではＬａよりＴｉやＰｂと容易に反応しエッチングが進行するのに対し、ＨＣｌガスでは他の元素よりＬａと反応する。ガス混合比を最適化することにより約６５００Ａ／ｈのエッチング速度が得られる。Ｓｉプロセスとの互換性やスループットを考慮すると、加工技術としてプラズマエッチングの適用が望まれる。
【００１６】
強誘電体薄膜をＳｉ基板や多結晶Ｓｉ電極上に堆積すると誘電率の低いＳｉＯ２  層が形成されるだけでなく、熱処理工程において相互拡散が生じる。このため、Ｓｉと強誘電体薄膜との間に安定なキャパシタ電極を形成する必要がある。Ｓｉプロセスに適用する場合、強誘電体膜に用いる電極材科として要求される特徴は
（１）耐酸化性にすぐれている、あるいは導電性酸化物である。
（２）強誘電体膜との整合性が良く、加工性にすぐれている。
（３）ＳｉやＰＺＴ膜に対して柑互拡散がなく、ＳｉＯ２  膜との密着性がよい。
などが考えられる。現在、強誘電体膜の電極材料としてＰｔが広く用いられている。これは、Ｐｔは耐酸化性にすぐれた導電材料であり、ＰｂＴｉＯ３  膜やＰＺＴ膜との整合性も良いためである。しかしながら、Ｐｔは微細加工が困難であり、Ｓｉ基板上では低温で相互拡散が生じＰｔシリサイドを形成する。このため、ＰｔとＳｉ基板界面にＴｉなどのバリア層の形成が必要となる。Ｐｔ同様、耐酸化性にすぐれた遷移金属の窒化物ＴｉＮやＺｒＮとＰＺＴ膜との果面反応についても報告されている。現時点で最も最適とされている電極材料と構造は下から順にシリコン基板・下層電極（チタン、チタンナイトライド、プラチナ）、強誘電体・上層電極（プラチナ、チタン、アルミニウム）となる。
【００１７】
強誘電体工程をＤＲＡＭプロセスフローに組み込んだＦＲＡＭプロセスフローを以下に示す。
○Ｔｉ／ＴｉＮスパッター  ２００／７００Ａ
○拡散シンター（Ｎ２＋Ｏ２  中）  ６００℃  ３０ｍｉｎ
○Ｐｔスパッター  １０００Ａ
○プレート電極ＰＥＰ
○ＲＩＥ（イオンミリング条件）
○ＰＺＴスパッター  １５００〜３０００Ａ
○熱処理（Ｎ２＋Ｏ２  中）  ６００℃  ６０ｍｉｎ
○強誘電膜ＰＥＰ
○ドライエッチング（ウエット；ＨＦ＋  Ｈ２  Ｏ２  ）
○Ｐｔスパッター  １０００Ａ
○上部電極ＰＥＰ
○ＲＩＥ（イオンミリング条件）
○ｐ−ＳｉＯ２  デポ  ３０００Ａ
○コンタクトＰＥＰ
メタル工程
Ｔｉ／ＴｉＮスパッター  ２００／７００Ａ
拡散シンター（Ｎ２＋Ｏ２  中）  ６００℃  ３０ｍｉｎ
Ａｌスパッター
ＲＩＥ（パリメタ条件）
シンター（ＦＧ）  ４５０℃  ３０ｍｉｎ
図３に誘電体材料を示す。本実施例の強誘電体材料として好適に用いることができるのは、ＰＺＴ、ＢＴＯ等である。
【００１８】
強誘電体を半導体、特にメモリデバイスに応用した際の効果として、
（１）情報の不揮発性
（２）情報書き込み・消去の高速性
（３）放射線耐性が強い
（４）集積密度の向上
があげられる。これらの効果は強誘電体材料としての性質に起因するものである。
【００１９】
「データ」の不揮発性は前出のヒステリシス特性を利用し、無電界（Ｅ＝０）状態でも正負２つの残留分極に対応した２値の情報を記憶できることによる。さらに、ＤＲＡＭのようにリフレシュサイクルが不要という特徴もある。
【００２０】
「データ書き込み・消去の高速性」は外部電圧印加による強誘電体の分極反転速度（スイッチング速度）が低電界でもｌｎｓｅｃ以下と高速であることによる。これは、高電界（１０７  Ｖ／ｃｍオーダー）下で絶縁膜へのホットキャリアーの注入・引き抜きにより書き込み・消去動作（μｓｅｃオーダーの動作時間）を行うＥＥＰＲＯＭより有利である。
【００２１】
通常のメモリデバイスは容量に電荷を蓄積してその電荷量を情報としているため、アルファ線がシリコン基板中に入射し、蓄積された電荷が消滅すると情報が変化する。この現象をソフトエラーといい、宇宙航空用デバイスの信頼性にとって、重要な課題となっている。しかし、強誘電体を利用したメモリデバイスでは情報蓄積形態が分極という結晶構造によるため放射線の入射による情報量の変化がほとんどない。ゆえに、強誘電体を利用したメモリは「放射線耐性」が高い。
【００２２】
次に「集積密度向上」について述べる。メモリ、とくにＤＲＡＭでは３年で４倍というトレンドでメモリの大規模化、高集積化が進んでいる。これはデバイス寸法の微細化（各世代の設計ルールは、１世代約０．  ７に縮小される）により実現されてきた。しかしながら、前述のソフトエラーと密接な関係にある電荷蓄積容量は明らかにほとんど縮小されていない。即ち、セル面積は小さくするが、蓄積容量の表面積は十分に得られるセル構造が検討されている。
【００２３】
プレーナ型セルに比べて、スタック型およびトレンチ型セルいずれも構造的にもプロセス的にも複雑化している。具体的にはスタック型セルではデバイス表面の凹凸が大きくなり、微細加工精度の確保が困難になっている。特に露光技術において、深い焦点深度が不可欠になる。トレンチ型セルでは高アスペクト比溝堀り用エッチング技術および溝埋め戻し技術が必要となる。今後（２５６ＭＤＲＡＭ）さらに微細化が進むと、小さなセル面積で十分な蓄積容量を確保するための複雑なプロセス技術やデバイス構造を導入する必要性が増大し信頼性の高いデバイスを安価に、かつ大量に供給できなくなる。しかしながら、シリコン酸化膜に比べて誘電率が約１００倍以上大きな強誘電体を容量絶緑膜として使用することにより十分小さい蓄積容量面積で大きな容量を確保することが可能となり、プロセス技術やセル構造の複雑化を回避できる可能性を示唆している。
【００２４】
以上述べてきたように、強誘電休膜を半導体デバイスに応用することは、不揮発性メモリのみならず、ＤＲＡＭへの展開としても重要である。
強誘電体薄膜形成に当たって、一般的に必要なことは
（１）単相膜で、目的とする組成比からずれない。
（２）薄膜表面が平滑で、基板と密着性がよい。
（３）高密度で空孔がなく、膜の微組織が均質である。
（４）結晶性が良く、バルク体と同等以上の特性を示す。
（５）基板にエピタキシャル成長が可能である。
（６）より低い温度で薄膜形成が可能である。
（７）膜厚のコントロールが容易である。
などがあげられる。（１）については気相法では特に注意する必要がある。材料が気相になる課程および膜に付着する割合が元素によって異なるために、一般には成膜後の組成を分析して成膜パラメータを変え、目的の組成に近づけるという手法で行っている。（４）については、薄膜中の結晶粒子は微細で、結晶性が悪くなりがちであり、誘電特性などの膜特性は結晶粒径に強く依存する。応用目的に適した膜にするため、その微細組織を厳密に制御することが必要である。
【００２５】
強誘電体膜の半導体応用として、用いられる代表的成膜法として、図４に示すゾルゲル法、スパッタ法、ＭＯＣＶＤ法の３方法があり、この概要を述べる。
ゾルゲル法は、有機金属化合物などをソース原料とする溶液中で化合物の加水分解・重縮合反応を進ませて前駆体ゾル溶液を調整し、ディッピングやスピンコートにより基板上にゲル膜を作製し、それを熱分解して得る方法である。これは大気中でも成膜が可能で、膜の大面積化が容易であるが、ピンホールができやすい問題点がある。この方法によるＢａＴｉＯ３  、ＰｂＴｉＯ３  、ＰＺＴ、ＰＬＺＴなどの強誘電体膜の合成研究は急速に盛んになっている。
【００２６】
スパッタ法は、薄膜となるべき材料のターゲットに、グロー放電中でイオン化したガス（一般にＡｒガスを使用）を衝突させてたたき出した粒子を基板につける方法で、真空蒸着法ではつくりにくい高融点材料などの膜形成が可能である。この成膜法には直流スパッタ、高周波（ｒｆ）スパッタ、マグネトロンスパッタ、イオンビームスパッタ、反応性スパッタ、レーザアブレーションなどがある。
【００２７】
強誘電体関係では、７０年代になって高周波スパッタ法が多用されるようになり、ＢａＴｉＯ３  、ＰＺＴ、ＰＬＺＴ、ＬｉＮｂＯ３  、Ｋ３  Ｌｉ２  Ｎｂ５  Ｏ１５などの多数の強誘電体膜の作製と物性評価が行われてきた。ターゲットとしては焼結体または粉末を用い、アルゴンと酸素雰囲気でスパッタする。Ｐｂのように蒸気圧の高い成分を含むものに対しては、数％過剰にターゲットに加えることによって薄膜の組成をコントロールする。ターゲットの近傍にマグネットを置くと、スパッタイオンはその磁場に拘束され、低ガス圧（〜１０−４Ｔｏｒｒ）でスパッタが可能になり、膜成長速度を数倍高めることになる。薄膜の微細構造と特性はスパッタ条件（スパッタ電圧、ガス組成とガス圧、薄膜形成速度、基板材料、基板温度など）に依存する。一般に基板温度を低くして形成速度を速くすると、得られる薄膜の結晶性は悪い。結晶性の良い膜は高温基板・低形成速度で得られやすいが、均質な結晶膜を得るためには、最適の温度範囲と速度範囲が存在する。最近になって、エキシマレーザを利用するレーザアブレーションによって良質のＰＺＴ薄膜が作製され、ターゲット組成と膜組成のずれが少なく、比較的高い酸素圧力下でも成膜が可能になり、今後の発展が注目されている。
【００２８】
ＣＶＤの基本は、薄膜にしたい元素の化合物のうちでガスになるものを高温炉の中に導入して、基板表面に堆積させて膜形成することで、これにより基板表面で平衡状態で成膜されるため、よりよい結晶膜が得られる可能性がある。ＭＯＣＶＤは原科としてアセチルアセトナトやアルコキシドなどの有機金属からＢａＴｉＯ３  膜とＰＺＴ膜がそれぞれ作製されているが、詳細な膜特性評価にはまだ至っていない。
【００２９】
続いて、本実施例に用いる２トランジスタ・２キャパシタ型のＦＲＡＭセルとその動作原理を示す。
図５（ａ）ないし（ｃ）および図６（ａ）ないし（ｃ）および図６（ａ）ないし（ｃ）および図６（ａ）ないし（ｄ）は、図４のメモリセルを２個用いた２トランジスタ，２キャパシタ構成の強誘電体メモリセルの書き込み動作および読みだし動作の原理を説明するために、強誘電体キャパシタの印加電界、電気分極の状態を示している。
【００３０】
この強誘電体メモリセルは、ゲートにそれぞれワード線ＷＬが接続された第１のトランジスタＱ１および第２のトランジスタＱ２と、プレートにそれぞれプレート線ＰＬが接続された第１のキャパシタＣ１および第２のキャパシタＣ２とからなり、第１のトランジスタＱ１および第１のキャパシタＣ１が直列に接続され、第２のトランジスタＱ２および第２のキャパシタＣ２が直列に接続されている。
【００３１】
そして、上記第１のトランジスタＱ１および第２のトランジスタＱ２の各一端は第１のビット線ＢＬｌおよび第２のビット線ＢＬ２に接続されている。
上記ワード線ＷＬおよびプレート線ＰＬは平行に設けられており、ワード線ＷＬはワード線用のロウデコーダ（図示せず）からワード線信号が供給され、プレート線ＰＬはプレート線用のロウデコーダ（図示せず）からプレート線電圧ＶＰＬが供給される。この場合、注意すべきは、全てのプレート線ＰＬが共通に接続されているのではなく、ＤＲＡＭのようにプレート線ＰＬに所定電位（例えばＶｓｓ／２）が印加されるのとは異なる点である。
【００３２】
また、上記２本のビット線ＢＬ１、ＢＬ２には、ビット線電位センス増幅用のセンスアンプ（図示せず）、書き込み回路〈図示せず）およびプリチャージ回路（図示せず）が接続されている。
【００３３】
上記強誘電体メモリセルに対するデータの書き込み、読み出しに際しては、選択されたメモリセルのプレート線ＰＬの電位を図７に示すように０Ｖ→例えば５Ｖ→０Ｖと変化させることにより、誘電分極の向きを制御する。
【００３４】
即ち、書き込み動作に際しては、初期状態では、プレート線ＰＬを接地電位Ｖｓｓ（０Ｖ）に設定し、２本のビット線ビット線ＢＬ１、ＢＬ２をそれぞれ０Ｖにプリチャージしておく。
【００３５】
まず、図５（ａ）に示すように２本のビット線ビット線ＢＬ１、ＢＬ２うちの一方（例えば第２のビット線ＢＬ２）を例えば５Ｖに設定し、ワード線ＷＬに５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２の両端間に電位差が生じて例えば図中下向きの分極が発生するか、第１のキャパシタＣ１の分極は発生しない。
【００３６】
次に、図５（ｂ）に示すように、プレート線ＰＬを５Ｖに設定にすると、第１のキャパシタＣ１の両端間に電位差が生じ、図中上向きの分極が発生するが、第２のキャパシタＣ２の分極は反転しない。これにより、２個のキヤパシタＣ１、Ｃ２に図示したように互いに逆向きの分極が発生した状態になり、この状態はデータ“１”または“０”の書き込み状態に対応する。
【００３７】
次に、図５（ｃ）に示すように、プレート線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして２個のトランジスタＱ１、Ｑ２をオフ状態にする。
読み出し動作に際しては、初期状態では、プレート線ＰＬを０Ｖに設定し、２本のビット線ＢＬ１、ＢＬ２をそれぞれ０Ｖにプリチャージしておく。ここで、２個のキャパシタＣ１、Ｃ２には例えば図６（ａ）に示すように互いに逆向きの分極が発生した状態のデータが書き込まれている場合を想定する。
【００３８】
まず、図６（ｂ）に示すように、プレート線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転するが、第１のキャパシタＣ１の分極の向きは反転しない。この２個のキャパシタＣ１、Ｃ２からの読み出し電位はセンスアンプによりセンス増幅され、このセンスアンプの出力により２本のビット線ＢＬ１、ＢＬ２は対応して０Ｖ、５Ｖに設定され、上記センスアンプの出力に基づいて読み出しデータの“１”、“０”を判別する。
【００３９】
次に、図６（ｃ）に示すように、プレート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転し、第１のキャパシタＣ１の分極の向きは反転せず、初期状態に戻る。
【００４０】
ところで、上記したような強誘電体メモリに設けられるパワーオンリセット回路が発生するパワーオン信号ＰＷＲＯＮの使い方としては、ＤＲＡＭと同様に、電源投入時にパワーオン信号ＰＷＲＯＮに基づいて無意味なアクセスが開始されることを防止する必要がある。しかし、これだけでなく十分ではなく、強誘電体メモリセルの分極が反転して最後には記憶データが破壊されることを防止する必要がある。
【００４１】
図７に、プレート電極の電位の状態をタイムチャートとして示した。
図８に本発明の実施例の強誘電体メモリのフロアプランを示す。この強誘電体メモリは、４つのメモリセルアレイＭＣＡｉ、それぞれ６４セットのＲｏｗ  Ｄｅｃｏｄｅｒ  及びＰｌａｔｅ  Ｄｅｃｏｄｅｒ  、ビット線イコライズ回路ＥＱＬ等から構成される。図示したように、パワーオンリセット回路ＰＯが出力するパワーオン信号が各メモリセルアレイに供給されている。
【００４２】
図９にメモリセルアレイＭＣＡ０の回路構成の詳細を示す。
この強誘電体メモリにおいて、ＭＣはそれぞれ電極間組絶縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシタＣと電荷転送用のＭＯＳトランジスタＱとが直列に接続されてなる複数個の強誘電体メモリセルであり、このメモリセルＭＣは行列状に配列されてメモリセルアレイ１０を構成している。
【００４３】
ＷＬｉ（ＷＬ０、ＷＬ１、ＷＬ２…）は、上記メモリセルアレイ１０における同一行のメモリセルのトランジスタＱのゲートに共通に接続された複数本のワード線である。ＰＬｉ（ＰＬ０、ＰＬ１、ＰＬ２…）は、上記メモリセルアレイ１０における同一行のメモリセルのキャパシタＣのプレートに共通に接続された複数本のプレート線である。ＢＬｉ、／ＢＬｉ（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１…）は、上記メモリセルアレイ１０における同一列のメモリセルのトランジスタの一端に共通に接続されたビット線である。
【００４４】
ワード線選択回路１１は、アドレス信号に基づいて前記複数本のワード線ＷＬｉのうちの一部を選択してワード線電圧を供給するものである。
プレート線選択回路１２は、前記アドレス信号に基づいて前記複数本のプレート線ＰＬｉのうちの一部を選択し、このプレート線ＰＬｉの電圧を制御するものである。
【００４５】
パワーオンリセット回路１３は、電源投入時に一定時間“Ｈ”レベルになるパワーオン信号ＰＷＲＯＮを発生するように構成されている。そして、このパワーオン信号ＰＷＲＯＮにより、ビット線電位発生回路やＳＳＢ回路など〈図示せず）を制御してそれぞれの電位（ＶＢＬ、ＶＢＢなど）の発生を制御したり、アクセス制御回路（図示せず）の動作の停止、解除を制御することにより電源投入時の無意味なアクセスを防止している。
【００４６】
さらに、本発明では、前記パワーオンリセット回路１３が発生するパワーオン信号ＰＷＲＯＮによって強誘電体メモリセルＭＣの分極が反転してその記憶データが破壊されることを防止し得る誤書込み防止回路１４が設けられている。
【００４７】
この誤書込み防止回路１４は、少なくとも前記ビット線ＢＬｉ、／ＢＬｉの全てと所定電位ノードとの間にそれぞれ第１のスイッチ用トランジスタＱ１が接続されており、さらに、前記プレート線ＰＬｉの全てと所定電位ノードとの間にそれぞれ第２のスイッチ用トランジスタＱ２か接続されている。そして、これらの第１のスイッチ用トランジスタＱ１および第２のスイッチ用トランジスタＱ２は、電源投入時にパワーオン信号ＰＷＲＯＮによってそれぞれ一定時間オン状態になるように制御される。
【００４８】
本実施例では、上記第１のスイッチ用トランジスタＱ１および第２のスイッチ用トランジスタＱ２はそれぞれ例えばＮＭＯＳトランジスタからなり、それぞれのゲートに例えば“Ｈ”レベルのパワーオン信号ＰＷＲＯＮが供給されるように配線されており、それぞれの一端（所定電位ノード）に接地電位ＶＳＳが与えられている。
【００４９】
上記実施例の強誘電体メモリによれば、複数個の第１のスイッチ用トランジスタＱ１が、電源投入時にパワーオン信号ＰＷＲＯＮによってそれぞれ一定時間オン状態になるように制御され、ビット線ＢＬｉ、／ＢＬｉの全てがそれぞれ接地電位ＶＳＳに設定されるようになるので、強誘電体メモリセルＭＣの分極が反転することはなく、その記憶データが破壊されるおそれがなくなる。
【００５０】
この際、プレート線ＰＬｉの全てがそれぞれ接地電位ＶＳＳに設定されるように、プレート線の全てＰＬｉと接地電位ノードとの間にそれぞれ第２のスイッチ用トランジスタＱ２を接続しておき、電源投入時にそれぞれパワーオン信号ＰＷＲＯＮによって一定時間オン状態になるように制御することにより、プレート線ＰＬｉの全てがそれぞれビット線ＢＬｉ、／ＢＬｉと同じく接地電位ＶＳＳに設定されるようになるので、強誘電体メモリセルＭＣの分極反転およびその記憶データの破壊を防止することが可能になる。
【００５１】
図１０は、図９中のパワーオンリセット回路１３の一例を示す回路図である。このパワーオンリセット回路自体は、ＤＲＡＭで従来使用されているものと同様であり、外部から電源電位ＶＣＣが供給される電源ノードと接地ノードとの間に直列に接続された第１の抵抗Ｒ１および第１のキャパシタＣ０１からなる第１の基準電位生成回路２１と、同じく上記電源ノードと接地ノードとの間に直列に接続された第２の抵抗Ｒ２および第２のキャパシタＣ０２ならびにドレイン・ゲート相互が接続されると共に上記第２のキャパシタＣ０２に並列に接続されたＮＭＯＳトランジスタＴＮからなる第２の基準電位生成回路２２と、上記電源ノードと接地ノードとの間に接続されたＣＭＯＳフリップフロップ回路２３と、上記電源ノードと上記ＣＭＯＳフリップフロップ回路２３の第１の出力ノードＮ１との間に接続され、ゲートに前記第１の基準電位生成回路２１の出力電位Ｖｒｅｆｌが与えられる第１のＰＭＯＳトランジスタＴＰ１と、上記第１の出力ノードＮ１と前記電源ノードとの間に接続されたプルアップ抵抗Ｒｕと、上記第１の出力ノードＮ１に入力ノードが接続された第１のバッファ回路２４と、前記電源ノードと前記ＣＭＯＳフリップフロップ回路２３の第２の出力ノードＮ２との間に接続され、ゲートに前記第２の基準電位生成回路２２の出力電位Ｖｒｅｆ２が与えられる第２のＰＭＯＳトランジスタＴＰ２と、上記第２の出力ノードＮ２  と接地ノードとの間に接続されたプルダウン抵抗Ｒｄと、上記第２の出力ノードＮ２に入力ノードが接続された第２のバッファ回路２５と、前記第１のバッファ回路ＢＦ１の出力信号／ＰＲＳＴを反転させて前記パワーオン信号ＰＷＲＯＮを出力するＣＭＯＳインバータ回路２６とからなる。
【００５２】
図１１は、図１０のパワーオンリセット回路の動作時における各部の電圧波形の一例を示している。
第２の基準電位生成回路２２の構成は、第１の基準電位生成回路２１の構成にＮＭＯＳトランジスタＴＮが付加されており、ＶＣＣ電源の投入時には、第２の基準電位生成回路２２の出力電位Ｖｒｅｆ２は第１の基準電位生成回路２１の出力電位Ｖｒｅｆｌよりも常に小さく（Ｖｒｅｆ２＜Ｖｒｅｆ１）なる。これにより、第１のＰＭＯＳトランジスタＴＰ１は第２のＰＭＯＳトランジスタＴＰ２よりも早くオフ状態になり、ＣＭＯＳフリップフロップ回路２３の第ｌの出力ノートＮ１が“Ｈ”レベルに立ち上がり、第１のバッファ回路２４の出力信号／ＰＲＳＴが“Ｈ”レベルに立ち上がる。その前に、ＣＭＯＳインバータ回路２６の出力信号ＰＷＲＯＮはＶＣＣ電源の立ち上がりにつれて立ち上がり、上記信号／ＰＲＳＴか“Ｈ”レベルに立ち上がった時に“Ｌ”レベルに立ち下がる。
【００５３】
上述したように本発明の強誘電体メモリによれば、パワーオンリセット回路が発生するパワーオン信号によって強誘電体メモリセルの分極が反転することを防止し、その記憶データが破壊されることを防止することができる。
【００５４】
上記実施例では、ビット線ＢＬ、ワード線ＷＬ、プレート電極ＰＬを共に接地する例を示したが、ビット線とワード線ＷＬのみ、もしくはビット線ＢＬとプレート電極ＰＬのみを接地する構成にしても良いことはいうまでもない。
【００５５】
続いて、図１２〜図２６に、図８に示した強誘電体メモリのメモリセルアレイ・パワーオンリセット回路以外の各種制御回路を示す。
図１２はチップイネーブル信号ＢＣＥ（／ＣＥパッドに供給される）のパッファ回路ＣＥ  Ｂｕｆｆｅｒ  の回路構成の詳細図である。内部ロウ系制御信号の一つであるＢＲＩＮＴ信号を出力する
図１３はプリチャージ信号発生回路Ｐｒｅｃｈａｒｇｅ  Ｃｉｒｃｕｉｔ  の回路構成の詳細図である。プリチャージ信号発生回路Ｐｒｅｃｈａｒｇｅ  Ｃｉｒｃｕｉはプリチャージ信号ＰＲＣＨを出力する。
【００５６】
図１４はアドレスバッファ回路Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒの回路構成の詳細図である。アドレスバッファ回路Ａｄｄｒｅｓｓ  ＢｕｆｆｅｒはＡ０〜Ａ８に供給されるアドレス信号ＡＤＤを受領し、内部アドレスＡｉを出力する。この回路がアドレス数に応じて多数存在することは言うまでもない。
【００５７】
図１５はロウ部分デコード回路Ｒｏｗ  Ｐａｒｔｉａｌ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図である。ロウ部分デコード回路Ｒｏｗ  Ｐａｒｔｉａｌ  Ｄｅｃｏｄｅｒ  は部分デコード信号Ｘを出力する。
【００５８】
図１６はロウデコード・ワード線駆動回路Ｒｏｗ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図である。これは、部分デコード信号Ｘ、プリチャージ信号ＰＲＣＨを受領し、ワード線ＷＬを駆動する。
【００５９】
図１７はプレートデコード回路Ｐｌａｔｅ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図である。これは、ワード線信号と制御信号ＦＡＩ６との論理を取って、プレート電極ＰＬを駆動する。
【００６０】
図１８はビット線に接続されたセンスアンプＳｅｎｓｅ  Ａｍｐ  、イコライズ回路等の回路構成の詳細図である。読みだし動作開始前に、ビット線対ＢＬ、／ＢＬはイコライズされ、続いてワード線が立ち上がった後、ＳＡＮが“Ｈ”に、ＳＡＰ１、２が時間差をおいて“Ｌ”に駆動される。この結果、ビット線上の微少な電位差が増幅される。
【００６１】
図１９は図１７に示したイコライズ回路を駆動するイコライズ回路駆動回路Ｅｑｕａｌｉｚｅ  Ｃｉｒｃｕｉｔの回路構成の詳細図である。
図２０はセンスアンプドライバ回路Ｓｅｎｓｅ  Ａｍｐ  Ｄｒｉｖｅｒの回路構成の詳細図である。
【００６２】
図２１はライトイネーブル・出力イネーブルバッファＷｅ  Ｂｕｆｆｅｒ  ＆  ＯＥ  Ｂｕｆｆｅｒ  の回路構成の詳細図である。ライトイネーブル信号ＢＷＥはパッド／ＷＥに、出力イネーブル信号ＢＯＥはパッド／ＯＥに供給される。
【００６３】
図２２にカラム部分デコード回路Ｃｏｌｕｍｎ  Ｐａｔｉａｌ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図である。これは、カラム部分デコード信号Ｙを出力する。
図２３はカラムデコード回路Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒの回路構成の詳細図である。これは、カラム部分デコード信号Ｙに基づいて、ビット線を選択的にデータ線ＤＱに接続する。
【００６４】
図２４はデータ線バッファ回路ＤＱ  Ｂｕｆｆｅｒ  の回路構成の詳細図である。これは、ＤＱ線のデータを増幅する。
図２５はデータ出力回路Ｄｏｕｔ  Ｄｒｉｖｅｒ  の回路構成の詳細図である。この回路は入出力パッドＩ／Ｏに接続されている。
【００６５】
図２６はデータ入力回路Ｄｉｎ  Ｂｕｆｆｅｒの回路構成の詳細図である。この回路は、ライトイネーブル信号に基づき、Ｉ／Ｏパッドに供給された書き込みデータを内部に取り込むための回路である。
【００６６】
続いて、以上説明した回路の動作説明を行う。
（１）アドレス系回路
／ＣＥ（Ｉｎｔｅｒｎａｌ／ＣＥ）が動作し、この信号でＡｄｄｒｅｓｓ  Ｂｕｆｆｅｒを動作して、アドレスを受け付ける。つまり、／ＣＥが“Ｌ”にならない限り、デバイスは動作しない、ＤＲＡＭの／ＲＡＳと同じ。
【００６７】
アドレスはＲｏｗがＡ３〜Ａ８の６ピンで、ＣｏｌｕｍｎがＡ０〜Ａ２の３ピンになっている。ＲｏｗアドレスのＡ３とＡ４とＡ５とＡ６とＡ７とＡ８で、Ｐａｒｔｉａｌ  Ｄｅｃｏｄｅして、Ｒｏｗ  ＤｅｃｏｒｄｅｒにＸａｊとして選択されている。Ｒｏｗ  Ｄｅｃｏｄｅｒは６４ｓｅｔ存在し、その内１つが選択されるようになっている。チップレイアウト上、セルアレイを２分割し、その中央部にＲｏｗ  Ｄｅｃｏｄｅｒが配置されている。そのため、左右のＷＬは選択されることとなる。またＲｏｗ  ＤｅｃｏｄｅとともにＰｌａｔｅ  Ｄｅｃｏｄｅｒも同一内に存在している。
【００６８】
そのＲｏｗ    Ｄｅｃｏｄｅｒであるが、ＤＲＡＭとほとんど同一のもの、ただＷＤＲＶ信号がブートされていないため、ＷＬから出てくるデータはＶＴｈ落ちしている。Ｐｌａｔｅ    ＤｅｃｏｄｅｒはＦＡＩ６信号に同期して、先に説明したような上がり下がりしている。
【００６９】
一方、Ｃｏｌｕｍｎアドレスは、Ａ０とＡ１が同様に、Ｐａｒｔｉａｌ    ＤｅｃｏｄｅしてＹαｊを形成し、Ａ２だけがＳＡＰ２というセンスアンプ駆動信号を待っている、一種の遅延回路的役割をして、Ｙ２Ｃとなっている。Ｃｏｌｕｍｎ    Ｄｅｃｏｄｅｒは、このＹαｊとＹ２Ｃで形成され、１つのＩ／Ｏ分８ｓｅｔあり、Ｉ／Ｏは８つあるので、全体で３２ｓｅｔ持っている。
【００７０】
（２）ロウ系回路
Ｒｏｗ    Ｄｅｃｏｄｅｒは、Ｘαｊ（α＝ＡＢＣのいずれか，ｊ＝０〜３）で、３つが“Ｈ”レベルのとき選択される。φ３とφ４は相補的な信号で、Ｐｒｅｃｈａｒｇｅしない限りφ３のトランジスタはオフしている。バリアＴｒがあり、容量カップリングでＶＴｈ落ちしないようにしている。ＷＤＲＶ（ＦＡＩ５）はブートしていない。
【００７１】
Ｐｌａｔｅ    Ｄｅｃｏｄｅｒは、活性化されたＷＬのみ動作し、φ６信号によってヒステリシス・カーブを一周できるように、ある遅延を持って動作する。
センス・アンプでは、ＦＡＩ３信号が“Ｈ”レベルになると、動作を開始する信号（ＳＡＰ／ＳＡＮ）と転送して、センス・アンプを駆動している。ＫＡＭＡＩ信号は、Ｐｒｅｃｈａｒｇｅする時に、センス・アンプを停止するための信号である。
【００７２】
（３）カラム系・データ転送系回路
Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒは、Ｙａｊ（ａ＝Ａ，ｊ＝０〜３）とＹ２Ｃ，／Ｙ２Ｃの組合せで８つの内１つが活性化される。選択されたＣｏｌｕｍｎ  ＤｅｃｏｄｅｒのＢＬとＩ／Ｏの関係は、回路図に示す通りである。１つのＤｅｃｏｄｅｒ内で２つのＩ／Ｏに対応している。
【００７３】
ＤＱ  Ｂｕｆｆｅｒでは、ＶＣＣにＰｒｅｃｈａｒｇｅされていて、Ｙ２Ｃ，／Ｙ２Ｃ信号が動作することでＤＱ  Ｂｕｆｆｅｒは動作して、データをＲＤ線へ転送する。
【００７４】
Ｄｏｕｔ  Ｄｒｉｖｅｒでは、／ＯＥが“Ｌ”になるまでは、Ｉ／ＯピンはＨｉ−Ｚになっている。
／ＯＥが“Ｌ”になると、データがＩ／Ｏピンへ出力される。
【００７５】
一方、書き込み時で動作するＤｉｎ  Ｂｕｆｆｅｒは、／ＷＥと／ＲＩＮＴがともに立ち下がった時に、データを受け付けるが、／ＷＥが立ち上がると、データをラッチし、ＤＱ線にダイレクトに書かれる。そのとき、ＤＱ  Ｂｕｆｆｅｒは動作しないように、制御信号（ＤＱＥなど）は動作しない。
【００７６】
続いて、本発明の種々の変形例を示す。変形例１〜３はワード線を接地するための回路、変形例４、５はビット線を接地するための回路、変形例６はプレート電極線を接地するための回路である。
【００７７】
（変形例１）
図３０は図１６に示したワード線駆動回路に代えて用いる回路である。パワーオン信号ＰＷＲＯＮはインバータ回路３４を介してＮＡＮＤゲート３３に供給される。このＮＡＮＤゲート３３で、駆動制御信号とパワーオン信号との論理が取られ、ＮＡＮＤゲート３３の出力信号がワード線駆動回路におけるノイズキラートランジスタに相当するＱ３２を駆動制御する。この様に構成すると、ワード線毎に個別の誤書き込み防止回路１４は、ワード線に関する限り不要となる。
【００７８】
（変形例２）
図３１も図１６に示したワード線駆動回路に代えて用いる回路である。パワーオン信号ＰＷＲＯＮはインバータ回路３６を介してＮＡＮＤゲート３５に供給される。このＮＡＮＤゲート３５で、駆動制御信号とパワーオン信号との論理が取られ、ＮＡＮＤゲート３５の出力信号が２段のインバータ回路を介してワード線駆動回路におけるノイズキラートランジスタに相当するＱ３２を駆動制御する。この様に構成しても、ワード線毎に個別の誤書き込み防止回路１４は、ワード線に関する限り不要となる。
【００７９】
（変形例３）
図３２はＦＡＩ５（ＷＤＲＶ）をパワーオン信号ＰＷＲＯＮによりリセットする回路である。この様に構成しても、ワード線毎に個別の誤書き込み防止回路１４は、ワード線に関する限り不要となる。
【００８０】
（変形例４）
図３３は図１９の回路に代えて用いるイコライズ制御回路である。ＮＯＲ回路３８がパワーオン信号とイコライズ制御信号との論理を取っている。この様に構成すると、ビット線毎の個別の誤書き込み防止回路１４はビット線に関する限り不要となる。
【００８１】
（変形例５）
図３４はＳＡＰ、ＳＡＮを強制的にパワーオン信号ＰＷＲＯＮによりリセットする回路である。この様に構成しても、ビット線毎の個別の誤書き込み防止回路１４はビット線に関する限り不要となる。
【００８２】
（変形例６）
図３５はプレート電極ＰＬをパワーオン信号ＰＷＲＯＮによりリセットする回路である。この様に構成すると、プレート電極線毎の個別の誤書き込み防止回路１４はプレート電極線に関する限り不要となる。
【００８３】
続いて、図３６に本発明の強誘電体メモリを用いたＲＦＩＤシステム（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）を示す。
ＲＦＩＤシステム（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とは、電波を用いた非接触タグ・システム（非接触型識別機）のことで、一般的には非接触データ・キャリア・システム等とも呼ばれている。全体のシステム構成を図３６に示す。
【００８４】
システムはパソコン、コントローラ、アンテナ等で構成されるホスト側と、トランスポンダと呼ばれるデータ・キャリアで構成される。
トランスポンダは、強誘電体メモリーとＡＳＩＣが１チップ化されたモノリシックＲＦＩＤチップおよび電力受信、データ受信／送信を兼ねるアンテナを内蔵するシンプルな構成である。
【００８５】
ホスト側からは必要に応じてコマンドおよびデータを搬送波に乗せて送信するが、トランスポンダ側ではその搬送波により必要な電力を発生させ、データの書き込みおよび読み出しと送信に利用、ホスト側に情報を返す。
【００８６】
非接触タグは電池が不要でメモリーの内容を電波を使って非接触で読み取り、その内容を書き換えることで、人の入退出などの管理に活用するシステムである。ポケットにこのタグの定期を人れたまま改札したり、タグを車に付けて走り、高速道路の料金所でいちいち精算するために止まらなくて済むようにするとか、人との介在なしに駐車場の出入りを監視、管理するなどの用途を狙っている。また、家畜や、回遊魚の行動を管理するのにも使える。
【００８７】
図３７にトランスボンダの内部回路の詳細を示す。すなわち、外部から入力される電磁波を感知するＬＣ回路と、ＬＣ回路が検出した電磁波から信号を生成する回路５８と、ＬＣ回路が検出した電磁波から電源電圧を発生させる回路５９と、電源電圧の立ち上がりを検出しパワーオン信号を出力するパワーオン回路６０と、強誘電体を電極間に有するキャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルのキャパシタの一電極を同一のプレート電極線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一端子を同一のビット線でそれぞれ共通接続して構成したメモリセルアレイ６１と、パワーオン信号に基づき、プレート電極線とワード線またはビット線とをそれぞれ同一の電位に設定するリセット回路６２等から構成される。
以上のように構成することにより、トランスポンダシステムの使用中にＦＲＡＭセルのデータ誤書き込みが生じることがない。
【００８８】
【発明の効果】
上述したように、本発明の強誘電体メモリによれば、パワーオンリセット回路が発生するパワーオン信号によって強誘電体メモリセルの分極が反転することを防止し、その記憶データが破壊されることを防止することができる。
【図面の簡単な説明】
【図１】ＦＲＡＭセルの等価回路図。
【図２】ＦＲＡＭセルの断面図。
【図３】強誘電体材料の物性を示す図表。
【図４】強誘電体膜の製造方法を示す図。
【図５】図１のメモリセルを２個用いた２トランジスタ・２キャパシタ構成の強誘電体メモリセルの書き込み動作の原理を説明するために強誘電体キャパシタの印加電界および電気分解の状態を示す図。
【図６】図１のメモリセルを２個用いた２トランジスタ・２キャパシタ構成の強誘電体メモリセルの読み出し動作の原理を説明するために強誘電体キャパシタの印加電界および電気分極の状態を示す図。
【図７】図５に示した書さ込み動作および図６に示した読み出し動作に際してプレート線ＰＬに印加される電圧波形の一例を示す波形図。
【図８】本発明の実施例の強誘電体メモリのフロアプラン。
【図９】メモリセルアレイＭＣＡ０の回路構成の詳細。
【図１０】図８中のパワーオンリセット回路の一例を示す回路図。
【図１１】図１０のパワーオンリセット回路の動作時における各部の電圧波形の一例を示す波形図。
【図１２】チップイネーブル信号パッファ回路ＣＥ  Ｂｕｆｆｅｒ  の回路構成の詳細図。
【図１３】プリチャージ信号発生回路Ｐｒｅｃｈａｒｇｅ  Ｃｉｒｃｕｉｔ  の回路構成の詳細図。
【図１４】アドレスバッファ回路Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒの回路構成の詳細図。
【図１５】ロウ部分デコード回路Ｒｏｗ  Ｐａｒｔｉａｌ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図。
【図１６】ロウデコード・ワード線駆動回路Ｒｏｗ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図。
【図１７】プレートデコード回路Ｐｌａｔｅ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図。
【図１８】センスアンプＳｅｎｓｅ  Ａｍｐ  、イコライズ回路等の回路構成の詳細図。
【図１９】図１７に示したイコライズ回路を駆動するイコライズ回路駆動回路Ｅｑｕａｌｉｚｅ  Ｃｉｒｃｕｉｔの回路構成の詳細図。
【図２０】センスアンプドライバ回路Ｓｅｎｓｅ  Ａｍｐ  Ｄｒｉｖｅｒの回路構成の詳細図。
【図２１】ライトイネーブル・出力イネーブルバッファＷｅ  Ｂｕｆｆｅｒ  ＆  ＯＥ  Ｂｕｆｆｅｒ  の回路構成の詳細図。
【図２２】カラム部分デコード回路Ｃｏｌｕｍｎ  Ｐａｔｉａｌ  Ｄｅｃｏｄｅｒ  の回路構成の詳細図。
【図２３】カラムデコード回路Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒの回路構成の詳細図。
【図２４】データ線バッファ回路ＤＱ  Ｂｕｆｆｅｒ  の回路構成の詳細図。
【図２５】データ出力回路Ｄｏｕｔ  Ｄｒｉｖｅｒ  の回路構成の詳細図。
【図２６】データ入力回路Ｄｉｎ  Ｂｕｆｆｅｒの回路構成の詳細図。
【図２７】本発明の第１の変形例を示した回路図である。
【図２８】本発明の第２の変形例を示した回路図である。
【図２９】本発明の第３の変形例を示した回路図である。
【図３０】本発明の第４の変形例を示した回路図である。
【図３１】本発明の第５の変形例を示した回路図である。
【図３２】本発明の第６の変形例を示した回路図である。
【図３３】本発明の強誘電体メモリを用いたトランスボンダシステムの構成図。
【図３４】トランスボンダの内部回路の詳細図。
【符号の説明】
ＭＣ    強誘電体メモリセル、
Ｃ      強誘電体キャパシタ、
Ｑ      ＭＯＳトランジスタ、
ＷＬ０、ＷＬ１、ＷＬ２    ワード線、
ＰＬ０、ＰＬ１、ＰＬ２    プレート線、
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１    ビット線、
１０      メモリセルアレイ、
１ｌ      ワード線選択回路、
１２      プレート線選択回路、
１３      パワーオンリセット回路、
１４      誤書込み防止回路、
Ｑ１      第１のスイッチ用トランジスタ、
Ｑ２      第２のスイッチ用Ｍ０Ｓトランジスタ。
【図１】
0003591790.tif 000002
【図２】
0003591790.tif 000003
【図３】
0003591790.tif 000004
【図４】
0003591790.tif 000005
【図５】
0003591790.tif 000006
【図６】
0003591790.tif 000007
【図７】
0003591790.tif 000008
【図８】
0003591790.tif 000009
【図９】
0003591790.tif 000010
【図１０】
0003591790.tif 000011
【図１１】
0003591790.tif 000012
【図１２】
0003591790.tif 000013
【図１３】
0003591790.tif 000014
【図１４】
0003591790.tif 000015
【図１５】
0003591790.tif 000016
【図１６】
0003591790.tif 000017
【図１７】
0003591790.tif 000018
【図１８】
0003591790.tif 000019
【図１９】
0003591790.tif 000020
【図２０】
0003591790.tif 000021
【図２１】
0003591790.tif 000022
【図２２】
0003591790.tif 000023
【図２３】
0003591790.tif 000024
【図２４】
0003591790.tif 000025
【図２５】
0003591790.tif 000026
【図２６】
0003591790.tif 000027
【図２７】
0003591790.tif 000028
【図２８】
0003591790.tif 000029
【図２９】
0003591790.tif 000030
【図３０】
0003591790.tif 000031
【図３１】
0003591790.tif 000032
【図３２】
0003591790.tif 000033
【図３３】
0003591790.tif 000034
【図３４】
0003591790.tif 000035