(57)【特許請求の範囲】
【請求項１】
炭化珪素基板（１００）にイオン注入法により形成された半導体領域を（５）有する炭化珪素半導体装置の製造方法において、
前記炭化珪素基板にドーパントをイオン注入した後、前記炭化珪素基板を１３００℃より高い温度にした状態でＳｉＨ4 、Ｃ3 Ｈ8を流しながら前記炭化珪素基板の表面にエピタキシャル膜（２０）を形成しつつ活性化アニールを行って前記半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記半導体領域は、電極層（１０）とオーミックコンタクトされる領域であって、前記活性化アニールを行った後、前記エピタキシャル膜を酸化によって除去することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記エピタキシャル膜を、２０００Å以上３０００Å以下の膜厚で形成することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素基板（１００）にイオン注入法により形成された半導体領域（５）を有する炭化珪素半導体装置の製造方法において、
前記炭化珪素基板にドーパントをイオン注入した後、前記炭化珪素基板の表面に前記炭化珪素基板と同一材料の膜（２０）を形成し、この膜をキャップ膜として活性化アニールを行い前記半導体領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、炭化珪素（以下、ＳｉＣという）半導体装置をトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴに用いたものが、特開平７−３２６７５５号公報、あるいは特開平８−７０１２４号公報に開示されている。このトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高耐圧等の優れた特性を有するものである。図２に、その断面構成を示す。
【０００３】
表面の面方位が（０００１−）カーボン面である六方晶系の低抵抗層としてのｎ＋  型単結晶ＳｉＣの半導体基板１上に、高抵抗層としてのｎ−  型エピタキシャル層２と半導体層としてのｐ型エピタキシャル層３が順次積層されている。
ｐ型エピタキシャル層３内には、ｎ＋  ソース領域５が形成され、このｎ＋  ソース領域５とｐ型エピタキシャル層３を貫通しｎ−  型エピタキシャル層２に達するトレンチ６が形成されている。トレンチ６内には、ゲート熱酸化膜７が形成され、その上にゲート電極層８（８ａ、８ｂ）が形成されている。さらに、層間絶縁膜９、ｎ＋  ソース領域５の表面、およびｐ型エピタキシャル層３の表面には、ソース電極層１０が形成され、半導体基板１の裏面には、ドレイン電極層１１が形成されている。
【０００４】
上記構成において、トレンチ６の側面６ａでのｐ型エピタキシャル層３の表面がチャネルとなっており、ゲート電極８に正電圧が印加されてチャネルが形成されると、ソース・ドレイン間に電流が流れる。
上記したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造工程の概要を、図３〜図７を用いて説明する。
【０００５】
まず、図３に示すように、表面の面方位が（０００１−）カーボン面であるｎ＋  型単結晶ＳｉＣの半導体基板１を用意する。そして、その半導体基板１の表面に、ＣＶＤ法を用いてｎ−  型エピタキシャル層２とｐ型エピタキシャル層３を順次積層して、ＳｉＣ基板（ウェハ）１００を構成する。
続いて、図４に示すように、ｐ型エピタキシャル層３に対しマスク材１２を用いてイオン注入法によりｎ＋  ソース領域５を形成する。次に、マスク材１２を除去した後、図５に示すように、マスク材１３を用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ＋  ソース領域５とｐ型エピタキシャル層３を貫通しｎ−  型エピタキシャル層２に達するトレンチ６を形成する。
【０００６】
次に、図６に示すように、熱酸化法によりゲート熱酸化膜７を形成する。そして、図７に示すように、トレンチ６内を、第１及び第２ポリシリコン層８ａ、８ｂにより順次埋め戻す。
この後、ＣＶＤ法により層間絶縁層９を形成し、ソースコンタクト予定位置のｎ＋  ソース領域５とｐ型エピタキシャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層９を除去する。そして、ｎ＋  ソース領域５とｐ型エピタキシャル層３及び層間絶縁層９上にソース電極層１０を形成するとともに、半導体基板１の裏面にドレイン電極層１１を形成して、図２に示すトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴを完成させる。
【０００７】
【発明が解決しようとする課題】
上記したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴにおいて、ｎ＋  ソース領域５は、ソース電極層１０とオーミックコンタクトされる領域であるため、できるだけ低抵抗のものが好ましく、このためにはキャリア濃度を高くする必要がある。
【０００８】
本発明者らの検討によれば、上記したｎ＋  ソース領域５は、ドーパントとしてＮ＋  をＳｉＣ基板１００にイオン注入した後、ＳｉＣ基板１００の温度、すなわち基板温度を１３００℃にして真空中あるいはＡｒ雰囲気で活性化アニールすることによって形成することができる。基板温度を１３００℃にしているのは、それより高い温度にすると、イオン注入した不純物であるＮや母材であるＳｉ、Ｃがアウトディフュージョンして、良好なオーミックコンタクトが形成できなくなるためである。
【０００９】
しかしながら、基板温度を１３００℃に抑えていたのでは、活性化アニール時の活性化率を高めることができず、ｎ＋  ソース領域５を低抵抗化するための十分なキャリア濃度を得ることができない。
そこで、イオン注入した不純物であるＮや母材であるＳｉ、Ｃがアウトディフュージョンしないようにキャップ膜を形成し、基板温度を１３００℃より高くして活性化アニール時の活性化率を高め、キャリア濃度を高くすることが考えられる。例えば、Ｓｉ基板において活性化アニール時に用いられているＳｉＮやＳｉＯ２  のキャップ膜を形成することが考えられる。
【００１０】
しかしながら、このようなキャップ膜では、１２００℃〜１３００℃以上の高温にした場合、キャップ膜が変質する（ばりばりになって壊れる状態になる）ため、ＳｉＣ基板に対してはキャップ膜として用いることができない。
本発明は上記問題に鑑みたもので、ＳｉＣ基板にイオン注入を行った後の活性化アニールにおいて、アウトディフュージョンを防止するキャップ膜を形成して、十分なキャリア濃度を得ることができるようにすることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、ＳｉＣ基板にドーパントをイオン注入した後、ＳｉＣ基板を１３００℃より高い温度にした状態でＳｉＨ4 、Ｃ3 Ｈ8を流しながらＳｉＣ基板の表面にエピタキシャル膜を形成しつつ活性化アニールを行うことを特徴としている。
【００１２】
エピタキシャル膜をキャップ膜とした活性化アニールを行うことにより、基板温度を１３００℃より高くしてもキャップ膜が変質することがないため、活性化アニールによって十分なキャリア濃度を得ることができる。また、この発明によれば、エピタキシャル膜の形成と同時に活性化アニールを行うことができる。
【００１４】
また、半導体領域が電極層とオーミックコンタクトされる領域である場合には、請求項２に記載のように、活性化アニールを行った後、エピタキシャル膜を酸化によって除去する。この場合、請求項３に記載の発明のように、エピタキシャル膜を２０００Å以上３０００Å以下の膜厚で形成すれば、アウトディフュージョンを防止するキャップ膜として十分機能させるとともに、活性化アニール後のエピタキシャル膜を容易に除去することができる。
【００１５】
請求項４に記載の発明においては、ＳｉＣ基板にドーパントをイオン注入した後、ＳｉＣ基板の表面にＳｉＣ基板と同一材料の膜を形成し、この膜をキャップ膜として活性化アニールを行うことを特徴としている。ＳｉＣ基板と同一材料の膜であれば活性化アニール時に変質することがないため、活性化アニールによって十分なキャリア濃度を得ることができる。
【００１６】
【発明の実施の形態】
本発明をトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造方法に適用した実施形態について説明する。
まず、図３に示すＳｉＣ基板１００を用意する。
そして、図１（ａ）に示すように、酸化膜を堆積し、パターニングしてマスク材１２を形成する。この後、基板温度を７００℃以上にしドーパントとしてＮ＋  をイオン注入する。
【００１７】
次に、図１（ｂ）に示すように、ＬＰ−ＣＶＤ装置内にＳｉＣ基板１００を配置し、基板温度を１５００℃まで昇温させて、ＳｉＨ４  、Ｃ３  Ｈ８  、キャリアガス（Ｈ２  ガス）を流し、基板表面にエピタキシャル膜２０を成長させる。このエピタキシャル膜２０が、イオン注入した不純物であるＮや母材であるＳｉ、Ｃのアウトディフュージョンを防止するキャップ膜として機能する。そして、エピタキシャル膜２０を約１０秒間堆積させ、その間、基板温度を１５００℃に保持して、イオン注入した不純物であるＮを活性化させる。図１（ａ）中の×印は不純物であるＮが活性化する前の状態、図１（ｂ）中の丸印は不純物であるＮが活性化した状態を示す。そして、基板温度を下げて、ＳｉＣ基板１００をＬＰ−ＣＶＤ装置から取り出す。
【００１８】
この後、図１（ｃ）に示すように、エピタキシャル膜２０をドライエッチングあるいは酸化によって除去し、図４に示す状態を得る。
この後は、図５以後の工程を実施し、図２に示すトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴを完成させる。
なお、エピタキシャル膜２０の膜厚としては、２０００Å〜３０００Åが好ましい。これは、膜厚が薄すぎるとアウトディフュージョンを十分防止できず、逆に厚すぎるとエピタキシャル膜２０の除去が困難になるからである。
【００１９】
また、図１（ｂ）の工程で、基板温度を１５００℃にするものを示したが、基板温度としては１３００℃より高く１６００℃以下が望ましい。
さらに、上記実施形態では、エピタキシャル膜２０の形成と活性化アニールを同時に行うものを示したが、低温でエピタキシャル膜２０を形成し、その後、基板温度を１５００℃に高め、エピタキシャル膜２０をキャップ膜として活性化アニールを行うようにしてもよい。
【００２０】
また、イオン注入法により形成される半導体領域は、ソース領域５に限らず、他の半導体領域であってもよい。例えば、上記したＭＯＳＦＥＴのセル領域の外周に形成されるガードリングであってもよい。
また、本発明は上記したトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造方法に限らず、ＳｉＣ基板にイオン注入して半導体領域を形成するものであれば、他のＳｉＣ半導体装置の製造方法にも適用することができる。
【００２１】
なお、本明細書において、六方晶系の単結晶ＳｉＣの面方位を表す場合、本来ならば所要の数字の上にバーを付した表現をとるべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】本発明をトレンチゲート型ＳｉＣパワーＭＯＳＦＥＴの製造方法に適用した実施形態において、ＳｉＣ基板１００の表面にｎ＋  ソース領域５を形成する工程を説明するための断面図である。
【図２】ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図３】ＳｉＣ基板１００を形成する工程を説明するための断面図である。
【図４】ＳｉＣ基板１００の表面にｎ＋  ソース領域５を形成する工程を説明するための断面図である。
【図５】図４に続く製造工程で、トレンチ６を形成する工程を説明するための断面図である。
【図６】図５に続く製造工程で、ゲート熱酸化膜７を形成する工程を説明するための断面図である。
【図７】図６に続く製造工程で、ゲート電極層８（８ａ、８ｂ）を形成する工程を説明するための断面図である。
【符号の説明】
１…ｎ＋  型単結晶半導体基板、２…ｎ−  型エピタキシャル層、
３…ｐ型エピタキシャル層、５…ｎ＋  ソース領域、６…トレンチ、
７…ゲート熱酸化膜、８…ゲート電極層、９…層間絶縁層、
１０…ソース電極層、１１…ドレイン電極層、２０…エピタキシャル膜、
１００…ＳｉＣ基板。
【図１】
0003580052.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003580052.tif 000008