(57)【特許請求の範囲】
【請求項１】
受信データの位相信号をもとにビットエラーレートの推定を行うビットエラーレート推定回路であって、
電圧範囲Iと電圧範囲Qとで規定される収束点を含む領域で検出された位相点の度数を計測し、前記計測した度数に対し基準値を出力する第１判定回路と、前記領域以外の領域で検出された位相点の度数を計測し、前記計測した度数と前記第１判定回路から出力された前記基準値との比較結果をもとに前記領域以外の前記領域で検出された位相点の分布についての広がりを検出する第２判定回路とを有し、受信データの位相信号から収束点近傍で検出された位相点の分布についての広がりを検出する位相点分布検出回路と、
前記位相点分布検出回路で検出された前記位相点の広がりを判定し、前記位相点の広がりに応じたビットエラーレート推定結果を、前記位相点の広がりに応じてあらかじめ設定されているビットエラーレートの内から選択し出力する推定回路と、
を備えたことを特徴とするビットエラーレート推定回路。
【請求項２】
前記推定回路は、前記第１判定回路から出力された前記基準値を超える度数が計測された領域の数を求める加算回路と、前記加算回路で求められる前記領域の数に応じたビットエラーレートを、前記領域の数に応じてあらかじめ記憶したメモリを備え、前記加算回路で求められた前記領域の数に応じたビットエラーレートを前記領域の数をもとに前記メモリから選択し出力することを特徴とする請求項１記載のビットエラーレート推定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信信号の位相点の広がりを検出し、それに基づいてビットエラーレートの推定を行うことにより、低ビットエラーレートにおいても比較的高速に、ビットエラーレートのレポートを可能にするビットエラーレート推定回路に関する。
【０００２】
【従来の技術】
従来のビットエラーレートの測定では、本来送信する信号にビットエラー検出用のデータ、たとえばパリティビットを付加し、送信されてきた前記信号について復調後の受信信号の“１”または“０”のビットトータルが奇数であるかまたは偶数であるかを判定し、ビットエラーレートを測定している。
【０００３】
【発明が解決しようとする課題】
従来のビットエラーレート推定回路は、以上のように復調後受信信号のビットエラーレートを直接測定することで、ビットエラーレートの測定、推定を行なっている。このため、ビットレートが低くなるＴＤＭＡの上り回線で復調後受信信号のビットエラーレートを直接測定するような場合には、エラーレートが小さい低ビットエラーレートのときには大量のデータをビットエラーレート測定のために送受信する必要が生じ、この結果、ビットエラーレートの測定時間がきわめて長くなり、事実上モニタできないという課題があった。
【０００４】
そこで本発明の目的は、低ビット・レートで使用時間が短い回線においても低ビットエラーレートのモニタが可能なビットエラーレート推定回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明に係るビットエラーレート推定回路は、受信データの位相信号をもとにビットエラーレートの推定を行うビットエラーレート推定回路であって、電圧範囲Iと電圧範囲Qとで規定される収束点を含む領域で検出された位相点の度数を計測し、前記計測した度数に対し基準値を出力する第１判定回路と、前記領域以外の領域で検出された位相点の度数を計測し、前記計測した度数と前記第１判定回路から出力された前記基準値との比較結果をもとに前記領域以外の前記領域で検出された位相点の分布についての広がりを検出する第２判定回路とを有し、受信データの位相信号から収束点近傍で検出された位相点の分布についての広がりを検出する位相点分布検出回路と、前記位相点分布検出回路で検出された前記位相点の広がりを判定し、前記位相点の広がりに応じたビットエラーレート推定結果を、前記位相点の広がりに応じてあらかじめ設定されているビットエラーレートの内から選択し出力する推定回路とを備えたことを特徴とする。
【０００６】
本発明のビットエラーレート推定回路は、第１判定回路が、電圧範囲Iと電圧範囲Qとで規定される収束点を含む領域で検出された位相点の度数を計測し、前記計測した度数に対し基準値を出力し、第２判定回路が、前記領域以外の領域で検出された位相点の度数を計測し、前記計測した度数と前記第１判定回路から出力された前記基準値との比較結果をもとに、前記領域以外の前記領域で検出された位相点の分布についての広がりを検出することで、受信データの位相信号から収束点近傍で検出された位相点の分布についての広がりを検出し、推定回路が、前記検出された前記位相点の広がりを判定し、前記位相点の広がりに応じたビットエラーレート推定結果を、前記位相点の広がりに応じてあらかじめ設定されているビットエラーレートの内から選択し出力するので、受信したビットのエラーレートを直接測定する代わりに、受信信号の位相点の広がりを検出し、それに基づいてビットエラーレートの推定を行うことになり、低ビットエラーレートにおいても比較的高速にビットエラーレートのレポートを可能にする。
【０００７】
【発明の実施の形態】
本発明は、受信したビットのエラーレートを直接測定する代わりに、受信信号の位相点の広がりを検出し、それに基づいてビットエラーレートの推定を行うことにより、低ビットエラーレートにおいても比較的高速にビットエラーレートのレポートを可能にするものである。
以下、本発明の実施の一形態について説明する。
図１は、この実施の形態のビットエラーレート推定回路の概略構成を示すブロック図である。このビットエラーレート推定回路は、位相点分布検出回路２と推定回路３とを備えている。ディジタル復調器１で復調された受信データのｎｂｉｔ×ｎｂｉｔからなる位相信号は位相点分布検出回路２に入力される。位相点分布検出回路２では、入力された位相信号から収束点近傍で検出された位相点の分布についての広がりを検出し、その結果を推定回路３に出力する。推定回路３では、入力された位相点の前記広がりを判定しビットエラーレート推定結果を出力する。
【０００８】
図２は、位相点分布検出回路２の構成を示すブロック図である。
位相点分布検出回路２はＮ個の判定回路を備えており、領域Ａで示される収束点近傍で検出された位相点の度数を計測し、前記計測した度数に対し例えば１／８となる基準値を出力する判定回路１１、前記領域Ａ以外の電圧範囲Ｉと電圧範囲Ｑとで定められる領域Ｂ，Ｃ，Ｄ…で検出された位相点の度数を計測し、判定回路１１から入力された度数に対応する即ち前記基準値と比較し、前記計測した度数が前記基準値を上回ると判定結果として“真”を出力する複数の判定回路１２〜１３を備えている。図９は、前記領域Ａ，Ｂ，Ｃ，Ｄ…と領域Ａで示される収束点を示す概念図である。
【０００９】
図３は、推定回路３の構成を示すブロック図である。
推定回路３は、加算回路３０とメモリ３１を備えている。加算回路３０には、位相点分布検出回路２から出力されるＮ−１個の判定結果が入力される。加算回路３０は１ｂｉｔ×（Ｎ−１）入力の加算回路であり、判定結果が“真”であった領域数を加算結果として出力する。
【００１０】
メモリ３１のアドレス入力としては加算回路３０の前記加算結果が入力される。メモリ３１には、各アドレスすなわち前記判定回路１２〜１３の判定結果が“真”であった前記領域数に対応したビットエラーレートの値があらかじめ記憶されており、前記アドレス信号に従って前記ビットエラーレートの値であるメモリ内容を出力する。
図４にメモリ３１の内容の一例を示す。メモリ内容は、数値演算あるいは実験的に求めたものである。
【００１１】
図５は、判定回路１１〜１３の構成を示すブロック図である。
マグニチュード・コンパレータ２１は、Ｉ軸の入力値と電圧範囲Ｉを比較し、前記入力値が前記電圧範囲Ｉの範囲内にある場合に“真”を出力する。
マグニチュード・コンパレータ２２は、Ｑ軸の入力値と電圧範囲Ｑを比較し、前記入力値が前記電圧範囲Ｑの範囲内にある場合に“真”を出力する。
【００１２】
ＡＮＤゲート２３は、マグニチュード・コンパレータ２１とマグニチュード・コンパレータ２２の出力の論理積を出力する。従って、ＡＮＤゲート２３は、Ｉ軸とＱ軸の入力値で表わされる位相点が、電圧範囲Ｉと電圧範囲Ｑで規定される矩形領域に入っていると“真”を出力する。
【００１３】
カウンタ２４は、一定の周期で入力されるリセット信号により初期化される。前記リセット信号で規定される一定の期間、即ち計測期間はＡＮＤゲート２３から入力される論理が“真“の場合にデータレートのクロックでカウントアップし、“偽”の場合には値を保持し、判定が“真”となった度数を計測する。
【００１４】
遅延回路２６は、カウンタ２４がリセットされる直前のカウンタ２４の値、即ち度数をサンプル信号をもとに保持する。
マグニチュード・コンパレータ２５は、遅延回路２６の出力と基準値を比較し、遅延回路２６の出力＞基準値の場合に“真”を出力する。
ディジタル復調器１、マグニチュード・コンパレータ２１、２２、２５、カウンタ２４、加算回路３０、メモリ３１の構成は公知のものを使用している。
【００１５】
次に動作について説明する。
図６は、各部動作のタイミングチャートの一例を示している。図では簡単のため、領域はＡ，Ｂ，Ｃの３領域しか定義していない。時刻Ｔ０から時刻Ｔ最終までの期間がビットエラーレート推定の１周期であり、時刻Ｔ０＃２からは次の周期を表わしている。図６の第一周期の結果は時刻Ｔ０＃２以降に得られる。図中、基準値は例として、領域Ａの判定回路１１の度数の下位３ｂｉｔを削除した値であり、第一周期では、領域Ａの度数１８８に対して基準値２３、第二周期では、２１３に対して２６である。これにより、領域Ａの度数がピーク値となる場合にはその基準値は前記ピーク値の１／８となる。
【００１６】
各領域に対する判定回路のカウンタ２４は、時刻Ｔ０で初期化され、位相点の値に従ってカウントアップされる。図６では、時刻Ｔ０，Ｔ１，Ｔ２，Ｔ６，Ｔ７，Ｔ１０において、位相信号が領域Ａに属しており、領域Ａのカウンタ２４がカウントアップしている。時刻Ｔ３，Ｔ９においては位相信号が領域Ｂに属しており領域Ｂのカウンタ２４がカウントアップしている。時刻Ｔ４においては位相信号が領域Ｃに属しており、領域Ｃのカウンタ２４がカウントアップしている。時刻Ｔ５，Ｔ８においては、位相信号は定義されたいずれの領域にも属さないので、いずれの領域のカウンタ２４もカウントアップしない。
【００１７】
時刻Ｔ最終における領域Ａのカウンタ２４のカウント値は２１３、領域Ｂは２５、領域Ｃは５であり、時刻Ｔ０＃２以降それぞれ判定回路の度数として保持される。領域Ｂの判定値は、時刻Ｔ０＃２において度数が２８で基準値が２６であるため、２８＞２６で“真”となっている。領域Ｃの判定値は、時刻Ｔ０＃２において度数が１３で基準値が２６であるため、１３＜２６となり“偽”となっている。
加算回路３０の出力は、時刻Ｔ０＃２において領域Ｂと領域Ｃの判定値を足して１となる。
メモリ３１のアドレス入力は、時刻Ｔ０＃２において加算回路３０出力と同じ１となり、その出力は５×１０−８となる。
これらにより、図６の第一周期のビットエラーレートの推定値は５×１０−８と求められた。
【００１８】
図７および図８を用いて説明する。これらの図は位相点の広がりの度数分布を２つの場合を例にして示したものである。これらの図において、横軸下の○印は、各領域の度数が基準値を超えており、各領域に対応する判定回路の出力が“真”になっていることを示し、×印は領域の度数が基準値を越えていないため、判定回路の出力が“偽”になっていることを示している。
図７は、比較的ビットエラーレートが良好な場合を示している。図７では、領域Ｂと領域Ｃに対応する判定回路の出力が“真”となり、それ以外は“偽”の値をとる。図７の場合、加算回路３０の出力は２となり、メモリ３１のアドレスに入力され、図４を参照すると、ビットエラーレートとして１×１０−７が出力される。
図８は、比較的ビットエラーレートが悪い場合を示している。図８では、領域Ｂ〜Ｇに対応する判定回路の出力が“真”となる。
図８の場合、加算回路３０の出力は６となり、図４を参照するとビットエラーレートとして１×１０−５が出力される。
【００１９】
以上のように、この実施の形態によれば、受信したビットのエラーレートを直接測定するのではなく、受信信号の位相点の分布についての広がりを検出し、それに基づいてビットエラーレートを決定するため、ビットエラーレートが低い場合においても比較的高速にビットエラーレートのモニタ、判定が可能になるビットエラーレート推定回路を提供できる効果がある。
【００２０】
【発明の効果】
本発明によれば、位相点の広がりは、ビットエラーレートによらず比較的短時間でその分布が得られるため、比較的低いビットエラーレートの場合でも短時間にビットエラーレートをモニタすることが出来、これにより、低ビットレートで使用時間が短い回線においても低ビットエラーレートのモニタが可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態のビットエラーレート推定回路の概略構成を示すブロック図である。
【図２】本発明の実施の形態のビットエラーレート推定回路における位相点分布検出回路の構成を示すブロック図である。
【図３】本発明の実施の形態のビットエラーレート推定回路における推定回路の構成を示すブロック図である。
【図４】本発明の実施の形態のビットエラーレート推定回路の推定回路におけるメモリの記憶内容の一例を示す説明図である。
【図５】本発明の実施の形態のビットエラーレート推定回路における判定回路の構成を示すブロック図である。
【図６】本発明の実施の形態のビットエラーレート推定回路における各部の動作を示すタイミングチャートである。
【図７】本発明の実施の形態のビットエラーレート推定回路における位相点の広がりの度数分布図である。
【図８】本発明の実施の形態のビットエラーレート推定回路における位相点の広がりの度数分布図である。
【図９】本発明の実施の形態のビットエラーレート推定回路における領域Ａ，Ｂ，Ｃ，Ｄ…と領域Ａで示される収束点を示す概念図である。
【符号の説明】
２…位相点分布検出回路、３…推定回路、１１，１２，１３…判定回路、３０…加算回路、３１…メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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