(57)【特許請求の範囲】
【請求項１】
所定の周波数のシフトクロックを発生するクロック発生回路（１）と、
複数のフリップフロップを含み、前記シフトクロックをクロック入力として第２の所定の整数組の所定のビット数を有する並列出力を出力する線型帰還シフトレジスタ回路（２）と、
前記シフトクロックを受けて、該シフトクロックの周波数を第１の所定の整数分の１に分周した標本クロックおよび該標本クロックの周波数を前記第２の所定の整数分の１に分周した更新クロックを発生する分周器（３）と、
前記第２の所定の整数よりも１だけ少ない個数の２つの状態のうちのいずれか１つの状態を示す２値の係数からなっており、かつ、該係数の順列の先頭に所定の状態を示す１個の係数を付加したものが互いに直交するような係数の組を、前記第２の所定の整数と等しい組数、前記標本クロック毎に順次１組ずつ繰り返し出力する係数発生回路（５）と、
前記線型帰還シフトレジスタ回路の前記第２の所定の整数組の並列出力および前記更新クロックを受けて、該更新クロック毎に状態が更新された前記第２の所定の整数組の並列出力を出力するレジスタ回路（４）と、
各々が係数入力と前記所定のビット数の並列入力および前記所定のビット数の並列出力とを有し、並列入力に前記レジスタ回路の並列出力を受け、かつ、係数入力に前記係数出力を受けて、係数入力値に応じた演算を並列入力値に施し、結果を並列出力値として出力する、前記第２の所定の整数よりも１だけ少ない個数のビット操作回路（６）と、
前記レジスタ回路の並列出力のうち前記ビット操作回路に接続されていない１組の並列出力および前記ビット操作回路の並列出力を受けて、それらの並列出力値の総和に所定のバイアス値を加える演算を行う加算回路（７）とを備えた雑音発生装置。
【請求項２】
所定の周波数のシフトクロックを発生するクロック発生回路（１）と、
複数のフリップフロップを含み、前記シフトクロックをクロック入力として第２の所定の整数組の所定のビット数を有する並列出力を出力する線型帰還シフトレジスタ回路（２）と、
前記シフトクロックを受けて、該シフトクロックの周波数を第１の所定の整数分の１に分周した標本クロックおよび該標本クロックの周波数を前記第２の所定の整数分の１に分周した更新クロックを発生する分周器（３）と、
前記第２の所定の整数よりも１だけ少ない個数の２つの状態のうちのいずれか１つの状態を示す２値の係数からなっており、かつ、該係数の順列の先頭に所定の状態を示す１個の係数を付加したものが互いに直交するような係数の組を、前記第２の所定の整数と等しい組数、前記標本クロック毎に順次１組ずつ繰り返し出力する係数発生回路（５）と、
前記線型帰還シフトレジスタ回路の前記第２の所定の整数組の並列出力および前記更新クロックを受けて、該更新クロック毎に状態が更新された前記第２の所定の整数組の並列出力を出力するレジスタ回路（４）と、
各々が係数入力と前記所定のビット数の並列入力および前記所定のビット数の並列出力とを有し、並列入力に前記レジスタ回路の並列出力を受け、かつ、係数入力に前記係数出力を受けて、係数入力値に応じた演算を並列入力値に施し、結果を並列出力値として出力する、前記第２の所定の整数よりも１だけ少ない個数のビット操作回路（６）と、
前記レジスタ回路の並列出力のうち前記ビット操作回路に接続されていない１組の並列出力および前記ビット操作回路の並列出力を受けて、それらの並列出力値の総和に所定のバイアス値を加える演算を行う加算回路（７）と、
所定周波数の波形を標本化した標本値を、前記標本クロックに同期して出力する波形発生回路（８）と、
前記波形発生回路の出力と前記加算回路の出力のうちのいずれか一方を切換信号に応じて選択し出力するマルチプレクサ（９）とを備えた雑音発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば正弦波出力状態における電力から該正弦波の周波数における雑音電力密度が既知となる雑音発生装置に関する。信号は、正弦波に限らず、決定論的な信号であれば適用できる。
デジタル無線通信に利用される復調器の性能を評価するときにＥｂ  Ｎ０  Ｒ対ビット誤り率特性がしばしば使われる。ここで、Ｅｂ  Ｎ０  Ｒとは、情報１ビット当たりの電力Ｅｂ  を１Ｈｚ当たりの雑音電力密度Ｎ０  で割ったものである。情報１ビット当たりの電力Ｅｂ  は、情報伝送速度  Ｒ〔Ｈｚ〕と信号電力Ｃ’とで  Ｅｂ  ＝Ｃ’／Ｒ  と表せる。Ｃ’は電力計で測定でき、Ｒは設計値から既知の量であるから、情報１ビット当たりの電力Ｅｂ  は求まる。一方、１Ｈｚ当たりの雑音電力密度Ｎ０  は本発明の雑音発生装置から既知の量として発生できるので、
Ｅｂ  Ｎ０  Ｒ＝Ｅｂ  ／Ｎ０
を正確に定めて発生でき、この状態でのビット誤り率を測定すれば、前記Ｅｂ  Ｎ０  Ｒ対ビット誤り率の特性が測定できる。この結果様々なデジタル通信用復調器の性能が評価できる。
【０００２】
【従来の技術】
従来の雑音発生装置には、アナログ型とデジタル型とがあり、実用的なのはアナログ型の雑音発生装置である。
アナログ型の従来の雑音発生装置は図２２に示すようにノイズダイオード１４から発生する雑音を増幅器１５で増幅し、通過帯域内の伝達関数が極力平坦であるように作られた帯域フィルタ１６で既知の帯域に制限し、帯域フィルタ１６の出力を分配器１７で分配し、分配された一方は出力端子１８に出力し、他方は電力計１９に入力するようにしたものである。
【０００３】
増幅器１５の出力における雑音電力密度をＮ０  〔Ｗ／Ｈｚ〕とすると、帯域フィルタ１６の出力の電力Ｐは、周波数ｆにおける帯域フィルタ１６の伝達凾数をＨ（ｆ）、等価雑音帯域をＢｅとして、
【０００４】
【数１】
0003577179.tif 000002
【０００５】
より、Ｐ＝ＢｅＮ０  〔Ｗ〕となる。
出力端子１８における雑音の片側電力密度ＳＮ（ｆ）  は
【０００６】
【数２】
0003577179.tif 000003
【０００７】
帯域フィルタ１６は極力通過帯が平坦になるように設計されているので
【０００８】
【数３】
0003577179.tif 000004
【０００９】
となり、Ｐは電力計１９で読み取ることができるので、既知の雑音電力密度の雑音が発生できる。
【００１０】
次に、デジタル型の従来の雑音発生装置を図２３で説明する。
Ｌビットの線型帰還シフトレジスタ回路（以下、ＬＦＳＲ回路という。ＬＦＳＲ；Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）２からはＭ×Ｎビットのランダムパターンが生成され、レジスタ回路４にシフトクロックがＭ×Ｎクロックの間保留される。Ｍ×Ｎクロック経過すると、ＬＦＳＲ回路２から新しいランダムパターンが生成されるので、レジスタ回路４に保留されていたデータを更新できる。
レジスタ回路４の出力はＭビットずつＮポートの整数値として、Ｎ入力加算器７に送られ、Ｍビットの整数Ｎ個の和がとられてＫビットの整数としてＤＡＣ（デジタル／アナログ変換器）１０に送られ、アナログ値に変換後出力される。
レジスタ回路４へ入力されるクロックは分周器３によってシフトクロックから作られ、ＤＡＣ１０への入力は標本化速度がシフトクロックの周波数のＭＮ分の１となる。
【００１１】
【発明が解決しようとする課題】
アナログ型の従来の雑音発生装置は、帯域フィルタの通過帯域内の伝達凾数を完全に平坦にはできない。したがって、正確な雑音電力密度の雑音を発生するためには
【００１２】
【数４】
0003577179.tif 000005
【００１３】
を予め測定し記憶して、補正しなければならない。仮に、挿入損失（数４）を記憶したとしても、これは温度や時間でかなり変化するので±０．３〜０．５ｄＢ程度が補正の限界である。鎖状符号を用いたシステムに使用する場合、±０．０５ｄＢ程度が要求されるので、これでは対応できない。
このように、アナログ型の従来の雑音発生装置には、正確な雑音電力密度の雑音を発生できないという問題点があった。
【００１４】
一方、デジタル型の従来の雑音発生装置では、アナログ型の持っている前記問題点、すなわち雑音の電力密度の温度変化・経年変化の問題点、は解消されているものの、レジスタ回路４のクロックは、前述のように分周器３によってシフトクロックから作られ、ＤＡＣ１０への入力は標本化速度がシフトクロックの周波数のＭＮ分の１となる。したがって、標本化定理から、出力の帯域幅はシフトクロックの２ＭＮ分の１を超えることができないという問題点があった。標本化速度が遅くては、実用に供することができない。また、アナログ型の従来の雑音発生装置に比べれば、確度の高い雑音電力密度の雑音を発生できるものの、ＤＡＣ１０の変動が含まれてしまうという問題点もあった。
【００１５】
この発明の目的は、前述の問題点を解消し、正確な雑音電力密度の雑音を発生することができるとともに、実用に供することができる標本化速度をもつ雑音発生装置を実現することである。
【００１６】
【課題を解決するための手段】
前記課題を解決するために、第１の発明の雑音発生装置は、発生される雑音の電力密度の経年変化、温度変化等を除去するために、デジタル的に白色雑音を発生させることとした。そして、デジタル的に白色雑音を発生させるに当たっては、ＬＦＳＲ回路と該ＬＦＳＲ回路のシフトクロックをＭＮ分周したクロックでデータが更新されるレジスタ回路とを用いて（Ｍビット／チャンネル）×Ｎチャンネルのビットで表される一様乱数（Ｍ系列）を発生させ、標本化速度を上げるために、Ｎ−１個の２状態の係数を発生する係数発生回路と前記ＮチャンネルのうちＮ−１個の各チャンネルに属するＭビット単位でビットを操作するビット操作回路とを用いて、各チャンネルに対応する前記係数の状態に基づいてビット操作を施した後、ビット操作が施されたＮ−１チャンネルの各Ｍビットとビット操作が施されていない残り１チャンネルのＭビットと所定のバイアス値とを加算回路で加算してＫビットの信号として出力することとした。
【００１７】
すなわち、第１の発明の雑音発生装置は、所定の周波数のシフトクロックを発生するクロック発生回路と、複数のフリップフロップを含み、前記シフトクロックをクロック入力として第２の所定の整数組の所定のビット数を有する並列出力を出力する線型帰還シフトレジスタ回路と、前記シフトクロックを受けて、該シフトクロックの周波数を第１の所定の整数分の１に分周した標本クロックおよび該標本クロックの周波数を前記第２の所定の整数分の１に分周した更新クロックを発生する分周器と、前記第２の所定の整数よりも１だけ少ない個数の２つの状態のうちのいずれか１つの状態を示す２値の係数からなっており、かつ、該係数の順列の先頭に所定の状態を示す１個の係数を付加したものが互いに直交するような係数の組を、前記第２の所定の整数と等しい組数、前記標本クロック毎に順次１組ずつ繰り返し出力する係数発生回路と、前記線型帰還シフトレジスタ回路の前記第２の所定の整数組の並列出力および前記更新クロックを受けて、該更新クロック毎に状態が更新された前記第２の所定の整数組の並列出力を出力するレジスタ回路と、各々が係数入力と前記所定のビット数の並列入力および前記所定のビット数の並列出力とを有し、並列入力に前記レジスタ回路の並列出力を受け、かつ、係数入力に前記係数出力を受けて、係数入力値に応じた演算を並列入力値に施し、結果を並列出力値として出力する、前記第２の所定の整数よりも１だけ少ない個数のビット操作回路と、前記レジスタ回路の並列出力のうち前記ビット操作回路に接続されていない１組の並列出力および前記ビット操作回路の並列出力を受けて、それらの並列出力値の総和に所定のバイアス値を加える演算を行う加算回路とを備えている。
【００１８】
第２の発明の雑音発生装置ではさらに、ＤＡＣの変動を除去するために、波形発生回路とマルチプレクサとを設けて所定周波数ｆ０  で一定振幅の例えば正弦波信号を発生させ、マルチプレクサの切り換えにより前記正弦波信号を出力してその電力Ｃ〔Ｗ〕を測定して雑音の両側電力密度（以下、ＰＳＤという。）を求めることとした。
【００１９】
すなわち、第２の発明の雑音発生装置は、所定の周波数のシフトクロックを発生するクロック発生回路と、複数のフリップフロップを含み、前記シフトクロックをクロック入力として第２の所定の整数組の所定のビット数を有する並列出力を出力する線型帰還シフトレジスタ回路と、前記シフトクロックを受けて、該シフトクロックの周波数を第１の所定の整数分の１に分周した標本クロックおよび該標本クロックの周波数を前記第２の所定の整数分の１に分周した更新クロックを発生する分周器と、前記第２の所定の整数よりも１だけ少ない個数の２つの状態のうちのいずれか１つの状態を示す２値の係数からなっており、かつ、該係数の順列の先頭に所定の状態を示す１個の係数を付加したものが互いに直交するような係数の組を、前記第２の所定の整数と等しい組数、前記標本クロック毎に順次１組ずつ繰り返し出力する係数発生回路と、前記線型帰還シフトレジスタ回路の前記第２の所定の整数組の並列出力および前記更新クロックを受けて、該更新クロック毎に状態が更新された前記第２の所定の整数組の並列出力を出力するレジスタ回路と、各々が係数入力と前記所定のビット数の並列入力および前記所定のビット数の並列出力とを有し、並列入力に前記レジスタ回路の並列出力を受け、かつ、係数入力に前記係数出力を受けて、係数入力値に応じた演算を並列入力値に施し、結果を並列出力値として出力する、前記第２の所定の整数よりも１だけ少ない個数のビット操作回路と、前記レジスタ回路の並列出力のうち前記ビット操作回路に接続されていない１組の並列出力および前記ビット操作回路の並列出力を受けて、それらの並列出力値の総和に所定のバイアス値を加える演算を行う加算回路と所定周波数の波形を標本化した標本値を、前記標本クロックに同期して出力する波形発生回路と、前記波形発生回路の出力と前記加算回路の出力のうちのいずれか一方を切換信号に応じて選択し出力するマルチプレクサとを備えている。
【００２０】
図１は第１の発明の原理図を、図２は第２の発明の原理図を示す。これらの図に基づいて作用を説明する。
クロック発生回路１からのシフトクロックで駆動されるＬビット長のＬＦＳＲ回路２からＬビットの一様乱数を発生させる。必要な各チャンネルの一様乱数のビット数をＭビットとする。チャンネル数をＮとする。必要なＭ×Ｎビットの一様乱数を得るためには、ＬＦＳＲをＭ×Ｎ回シフトさせればよい。
中心極限定理から
Ｚ＝ｘ（０）＋ｘ（１）＋・・・＋ｘ（Ｎ−１）＋〔Ｎ／２〕
はガウス分布する乱数になる。ここで、〔Ｎ／２〕はＮ／２を超えない最大の整数とする。
各ｘはＭビットの２の補数形式の整数とし、ｉ＝０，１，２，・・・，（Ｎ−１）において、
【００２１】
【数５】
0003577179.tif 000006
【００２２】
が成立する。ｘ（ｉ）は上記範囲に一様分布する乱数である。従って、中心極限定理から、
Ｅ〔Ｚ〕＝０
σの２乗＝Ｅ〔Ｚの２乗〕＝（２のＭ乗）×Ｎ／１２
である。ここで、Ｅは平均値を与える凾数である。
ビット操作回路６において、ｘ（ｉ）を構成する全てのビットを論理否定したり、しなかったりする。あるいは、並び替え等を行うときもある。ｘ（ｉ）を構成する全てのビットを否定するときはビット操作回路６の係数入力が１のときとする。該入力が０のときはそのまま出力する。該ビット操作回路６でｘ（ｉ）を構成する全てのビットを否定したときの出力をｘ´（ｉ）とすると、
【００２３】
【数６】
0003577179.tif 000007
【００２４】
加算回路７の出力は、
【００２５】
【数７】
0003577179.tif 000008
【００２６】
【数８】
0003577179.tif 000009
【００２７】
は、加算回路７の入力を意味する。Ｃｉ  は係数入力であって、
【００２８】
【数９】
0003577179.tif 000010
【００２９】
【数１０】
0003577179.tif 000011
【００３０】
である。
従って、ｙ（ｉ）もまたｘ（ｉ）と同一の分布をする。
【００３１】
【数１１】
0003577179.tif 000012
【００３２】
とすると、ｕ（ｉ）は−１／２以上１／２以下で一様分布をする乱数とみなすことができる。
【００３３】
【数１２】
0003577179.tif 000013
【００３４】
Ｎ≧４とし、Ｎ次のアダマール（Ｈａｄａｍａｒｄ）行列をＨ＝〔ｈｉｊ〕とする。行列の転置行列を右上のＴで表す。
【００３５】
【数１３】
0003577179.tif 000014
【００３６】
である。アダマール行列は、
【００３７】
【数１４】
0003577179.tif 000015
【００３８】
であり、直交行列である。アダマール行列が存在すれば、ｈｉ１＝ｈ１ｊ＝１とすることができる。
【００３９】
【数１５】
0003577179.tif 000016
【００４０】
ここで、ＩはＮ次の単位行列を意味する。
【００４１】
【数１６】
0003577179.tif 000017
【００４２】
とするとき、ｗｉ  ，ｗｊ  は直交する。期待値Ｅは
【００４３】
【数１７】
0003577179.tif 000018
【００４４】
【数１８】
0003577179.tif 000019
【００４５】
とし、係数発生回路５より時刻ｔにおいて、ｉ＝（〔ｔ／Ｔ〕ｍｏｄＮ）＋１、Ｃｉ，２  ，Ｃｉ，３  ，・・・，Ｃｉ，Ｎ  のＮ−１個を並列に出力する。Ｔは標本クロックの周期である。Ｃｉ，１  は常に１なので、あえて係数出力とする必要がない。
単位標本時間Ｔが経過したとき、ｉを１ずつ増加させ、Ｎ単位で巡回させる。Ｎ＝１２のときのアダマール行列の例と係数発生回路５からのＮ−１ビットの出力を図３に示す。図３については、第１の実施の形態の係数発生回路５の説明の中で詳細に述べる。
【００４６】
【数１９】
0003577179.tif 000020
【００４７】
は直交する。
【００４８】
【数２０】
0003577179.tif 000021
【００４９】
従って、Ｍ×ＮビットのＬＦＳＲ回路２のシフトの間にＮ標本の独立なガウス乱数が加算回路７から出力される。すなわち、
Ｚ１  ，Ｚ２  ，・・・，ＺＮ
である。次の、
【００５０】
【数２１】
0003577179.tif 000022
【００５１】
はＬＦＳＲをＭ×Ｎビットシフトさせてから発生させる。
このことから、Ｚ１  の発生速度はシフトクロックの周波数をｆｃｋＨｚとするとｆｃｋ／Ｍ〔サンプル／秒〕である。
【００５２】
以上の作用は第２の発明の雑音発生装置も同様である。第２の発明の雑音発生装置の作用をさらに説明する。
所定周波数ｆ０  における雑音のＰＳＤは、
【００５３】
【数２２】
0003577179.tif 000023
【００５４】
ここで、γはＤＡＣ１０の入力における数値化雑音のＲＭＳ（実効値）と正弦波のＲＭＳとの比である。したがって、まずマルチプレクサ９の切り換えを正弦波発生側とし、電力Ｃ〔Ｗ〕を電力計で測り数２２によってＳｗ（ｆ０）に変換し、マルチプレクサ９の切り換えを雑音発生側とすれば、ＤＡＣ１０の変動が除去された前記電力密度の雑音を発生させることができる。
【００５５】
図４の構成において、標本速度１／Ｔで、
０，０，０，・・・，０，１，０，０，・・・
なる標本化インパルスをＤＡＣ１０に入力したときのＤＡＣ１０以後、測定点１２までの応答をｈ（ｔ）とする。ＤＡＣ１０以後の構成は線型回路なので、任意の系列、  ・・・，Ｚ−２，Ｚ−１，Ｚ０  ，Ｚ１  ，Ｚ２  ，・・・
を標本速度１／ＴでＤＡＣ１０に入力したときの測定点１２の応答は、
【００５６】
【数２３】
0003577179.tif 000024
【００５７】
となる。
ｈ（ｔ）の周波数応答Ｈ（ｆ）は、
【００５８】
【数２４】
0003577179.tif 000025
【００５９】
である。電力増幅率Ａ（ｆ）を
【００６０】
【数２５】
0003577179.tif 000026
【００６１】
とする。Ｚｉ  がＥ〔Ｚｉ  〕＝０
【００６２】
【数２６】
0003577179.tif 000027
【００６３】
であるとき、Ｚ（ｔ）のＰＳＤは
【００６４】
【数２７】
0003577179.tif 000028
【００６５】
となる。
すなわち、図５の構成において、切り換え信号をマルチプレクサ９が雑音側に接続されるように選択したとき測定点１２におけるＰＳＤはＳｗ（ｆ）  となる。マルチプレクサ９が正弦波側に接続されるよう切り換え信号を選ぶと、ＤＡＣ１０には標本化速度１／Ｔの
ａ  ｓｉｎ（２πｉｆ０  Ｔ）          ｉ＝・・・，−１，０，１，２，・・・
が入力される。
ａは該正弦波の振幅であり、ｆ０  は該正弦波の周波数である。ｆ０  は、その絶対値が１／（２Ｔ）より小である限り任意であって、校正点周波数と呼ぶ。このときの、測定点１２のＰＳＤは
【００６６】
【数２８】
0003577179.tif 000029
【００６７】
である。
ここで、δ（ｆ）はディラックのデルタ凾数である。
測定点１２における電力Ｃは、このとき
Ｃ＝〔Ａ（ｆ０  ）／（Ｔの２乗）〕×〔（ａの２乗）／２〕    〔Ｗ〕
である。電力Ｃは電力計１３で測る。
これから直ちに、校正周波数ｆ０  における雑音のＰＳＤは
【００６８】
【数２９】
0003577179.tif 000030
【００６９】
と決定する。これは、片側雑音電力密度Ｎ０  ＝２ＴＣ（γの２乗）に相当する。
ここで、γ＝σ／（ａ／√２）＝（ＤＡＣ入力雑音のＲＭＳ値）／（ＤＡＣ入力正弦波のＲＭＳ値）
はａ，σが定数なので、定数である。Ｎ＝１２ではａ＝６σ程度にする。（γの２乗）＝０．０５５となる。
目的の周波数付近にｆ０  を選び、切り換え信号を正弦波とし測定点１２でＣを測定し、切り換え信号を雑音とすれば、ＴＣ（γの２乗）のＰＳＤの雑音がｆ０  付近に発生する。
以下、具体的に実施の形態を説明する。
【００７０】
【発明の実施の形態】
本発明の第１の実施の形態は第１の発明を実施する形態であり、全体の構成としては図６に示すものである。図６に示す各部の詳細は、ＬＦＳＲ回路２については図７、分周器３については図８、係数発生回路５については図９、ビット操作回路６については図１０、加算回路７については図１１にそれぞれ示す。
図６に示す他の各部、クロック発生回路１、レジスタ回路４については周知技術であるからその詳細は省略する。
【００７１】
本実施例では、Ｌ＝９５，Ｎ＝１２，Ｍ＝５（中心極限定理：Ｎが１２だとほとんど完全なガウス分布になる。ＤＡＣのビット数が８、Ｎ／２は６で３ビット未満だから５としている。）とする。標本化速度１／Ｔはシフトクロックの周波数の５分の１である。
【００７２】
まず、図６に基づいて、全体の構成とその動作を説明する。
クロック発生回路１の出力はＬＦＳＲ回路２と分周器３に接続され、分周器３の２つの出力のうち一方は係数発生回路５の更新クロック入力とレジスタ回路４の共通クロック入力に、他方は係数発生回路５の標本クロック入力に接続されている。ＬＦＳＲ回路２にはクロック発生回路１のシフトクロックの他図示しない外部の入力手段から初期値データ、初期値クロックおよび初期化選択の各信号から成る初期値入力が入力されるようになっている。前記ＬＦＳＲ回路２のパラレル出力はレジスタ回路４のパラレル入力に接続されている。該レジスタ回路４のパラレル出力Ｍビット×Ｎ組はＮ−１個のビット操作回路６のパラレル入力に各々Ｍビットずつ接続され、残りのＭビットは加算回路７に接続されている。係数発生回路５には前記分周器３からの入力の他、図示しない外部の入力手段から初期値データが入力されるようになっている。該係数発生回路５のＮ−１本の係数出力は前記Ｎ−１個のビット操作回路６に各々１本ずつ接続され、ビット操作回路６のパラレル出力はそれぞれ加算回路７の入力に接続されている。該加算回路７にはまたバイアス値が入力されるようになっている。
【００７３】
クロック発生回路１で発生されたシフトクロックはＬＦＳＲ回路２と分周器３に入力する。ＬＦＳＲ回路２にはクロック発生回路１のシフトクロックの他図示しない外部の入力手段から初期値データ、初期値クロックおよび初期化選択の各信号から成る初期値入力が入力されるようになっており、初期化選択信号によって初期化が選択されると、初期値クロックごとに初期値データがシリアルに入力されＬＦＳＲ回路２内のデータの初期化が行われる。初期化が行われた後は、ＬＦＳＲ回路２のパラレル出力端子には、シフトクロックが所定数入力されるごとに（２の９５乗）−１の周期のＭ系列が発生する。分周器３からは該シフトクロックに基づいて、標本クロックと更新クロックとが出力される。標本クロックはシフトクロックをＭ分周したものであり、更新クロックはシフトクロックをＭ×Ｎ分周したものである。ここで、ＭおよびＮは前述のＭビット×Ｎ組のＭおよびＮである。ＬＦＳＲ回路２のパラレル出力信号はレジスタ回路４のパラレル入力端子に入力され、レジスタ回路４のパラレル出力端子に更新クロックごとに更新されて出力される。該レジスタ回路４のパラレル出力信号Ｎ×ＭビットはＮ−１個のビット操作回路６のパラレル入力端子に各々Ｍビットずつ入力され、残りのＭビットは加算回路７のパラレル入力端子に入力される。係数発生回路５は外部の入力手段からの初期値データで更新クロックごとに初期化され、初期化の後、次の初期化までは標本クロックごとに係数を巡回させて新たな係数の組を生成し出力する。また、後に詳述するが、更新クロックごとに全係数が“１”である係数の組を出力する。各ビット操作回路６では入力されたＭビットのパラレル信号に対して、入力された係数で指示されたビット操作を施して出力する。加算回路７は各ビット操作回路６でビット操作が施されたＭビットのパラレル信号Ｎ−１個とレジスタ回路４から直接送られたＭビットのパラレル信号１個とバイアス値とを全て加算してＫビットのパラレル信号として出力する。  すなわち、シフトクロックＭ×Ｎ個ごとにＬＦＳＲ回路２から出力されるＭ系列１つを基に、シフトクロックＭ×Ｎ個後に次のＭ系列が出力されるまでに、Ｎ標本の独立なガウス乱数を加算回路７から出力する。
【００７４】
次に、各回路の詳細を説明する。
図７に示すＬＦＳＲ回路２は、生成多項式
【００７５】
【数３０】
0003577179.tif 000031
【００７６】
に基づく。数３０はＧＦ（２の９５乗）の原始多項式で最も項数の少ないものとして知られている。この生成多項式は原始多項式であるので、（２の９５乗）−１の周期のＭ系列が、このＬＦＳＲ回路２から発生する。
【００７７】
本実施の形態のＬＦＳＲ回路２は、２つのマルチプレクサ２１，２２と９５個のフリップフロップ２０１，２０２，……，２９５と１つの排他論理和回路（以下、ＥＸＯＲという。）２３とから構成されている。２つのマルチプレクサ２１，２２の切り換えを選択する端子にはいずれも初期化選択信号が入力されるようになっており、マルチプレクサ２１の共通端子は９５個のフリップフロップ２０１，２０２，，……，２９５のクロック入力端子と接続されている。また、マルチプレクサ２１の２つの入力端子のうち一方の端子には初期値クロックが、他方の端子にはシフトクロックが入力されるようになっている。マルチプレクサ２２の共通端子はフリップフロップ２０１のＤ端子に接続されている。そして、フリップフロップ２０１のＱ端子はフリップフロップ２０２のＤ端子に、フリップフロップ２０２のＱ端子はフリップフロップ２０３のＤ端子に、以下、フリップフロップ２９４のＱ端子がフリップフロップ２９５のＤ端子に接続されるまで、フリップフロップ２０１，……，２９４のＱ端子がフリップフロップ２０２，……，２９５のＤ端子に次々に接続されている。各フリップフロップ２０１，……，２９５のＱ端子からの出力のうち出力Ｑ１１と出力Ｑ９５とはＥＸＯＲ２３へ入力されるようになっており、出力Ｑ１〜Ｑ６０はこのＬＦＳＲ回路２の出力となっている。ＥＸＯＲ２３の出力は前記マルチプレクサ２２の２つの入力端子のうち一方の端子に入力され、他方の端子には初期値データが入力されるようになっている。２つのマルチプレクサ２１，２２の初期化選択信号による切り換えはマルチプレクサ２１で初期値クロックが選択されているときはマルチプレクサ２２では初期値データが選択され、マルチプレクサ２１でシフトクロックが選択されているときはマルチプレクサ２２ではＥＸＯＲ２３の出力が選択されるようになっている。図７の初期化選択信号、初期値クロックおよび初期値データは図６ではまとめて初期値入力と表わされている。
【００７８】
表１のｘ（０）〜ｘ（１１）を２の補数形式の整数とみなすと、各ｘ（ｉ）は−１６以上１５以下の範囲の全ての整数値を一様にとる一様乱数とみなせる。
【００７９】
【表１】
0003577179.tif 000032
【００８０】
初期化選択を初期値側になるようにすると、シリアルデータ（初期値データ）をマルチプレクサ２２を経由してＬＦＳＲ回路２の各フリップフロップ２０１〜２９５に入れることができる。
【００８１】
このように初期値が任意に設定できるようになっていると、ＬＦＳＲ回路から発生するＭ系列の開始点を任意に設定できる。したがって、本実施の形態の装置が複数台あれば、それらの装置から互いに直交する、換言すれば独立な雑音を発生することができる。もちろん、初期値データが任意に設定できるようになっていることは本装置に必須ではなく、ＬＦＳＲ出力をクリアして全出力を“１”とし、Ｍ系列の開始点とするようにしてもよい。
例えば、生成多項式を
【００８２】
【数３１】
0003577179.tif 000033
【００８３】
とすると、遷移行列は
【００８４】
【数３２】
0003577179.tif 000034
【００８５】
となる。初期値データを列ベクトルの形でＱ＝（Ｑ１  ，Ｑ２  ，……，Ｑ９５）の転置ベクトルとすると、初期状態Ｑからシフトクロックｎパルス後のＬＦＳＲ回路２の出力の状態は
【００８６】
【数３３】
0003577179.tif 000035
【００８７】
である。
行列の演算は位数２のガロア体の演算とする。
ｎ＝（２のＫ乗）のときは（Ｓのｎ乗）はＫ回の行列の乗算で計算できる。
Ｋ＜９５であって、十分大きなＫについて（Ｓのｎ乗）を計算し、（Ｓのｎ乗）Ｑの列ベクトル（Ｑ１’，Ｑ２’，Ｑ３’，……，ＱＬ’）の転置ベクトルをＬＦＳＲ回路２に初期値として入力すれば、Ｑを初期値として入力した第１の本装置の雑音、Ｑ’  を初期値として入力した第２の本装置の雑音は独立である。
前記ＬＦＳＲ回路２の出力Ｑ１〜Ｑ９５のうち出力Ｑ１〜Ｑ６０はレジスタ回路４に入力され、シフトクロック６０パルス毎にレジスタ回路４の値はそのとき入力されているＱ１〜Ｑ６０の値に更新される。
【００８８】
分周器３は図８に示すように、入力されるシフトクロックをＭ分周する第１の分周器３１の後にＮ分周する第２の分周器３２が接続されて構成されており、第１の分周器３１は標本クロックを第２の分周器３２は更新クロックを出力する。図８および上述の説明中のＭ，Ｎは本実施の形態では前述のようにＭ＝５，Ｎ＝１２である。
【００８９】
レジスタ回路４の入出力は本実施の形態では６０ビット（Ｍ＝５ビット×Ｎ＝１２組）である。レジスタ回路４の出力は表１に示すように５ビットずつまとめられ、ｘ（１），ｘ（２），…，ｘ（１１）それぞれについてビット操作回路６，…，６が入る。残りの５ビットｘ（０）についてビット操作回路６が入らないのは、該５ビットはビット操作が不要でレジスタ回路４の出力がそのまま加算回路７に入力されればよいからである。
【００９０】
係数発生回路５の詳細は図９に示されている。前述のように本実施の形態ではＮを１２としているので、本係数発生回路５は、入出力が１１ビットの並列入出力型シフトレジスタ５３、１１個の２入力の論理積回路（以後、２入力ＡＮＤという。）５５，５５，…，５５、論理否定回路（以後、ＮＯＴという。）５１，５４、およびフリップフロップ５２から成り、前記標本クロックが並列入出力型シフトレジスタ５３のＳＣＫ入力およびＮＯＴ５１の入力に入力され、並列入力許可信号（前記更新クロック）がＮＯＴ５４の入力およびフリップフロップ５２のＤ入力に入力されるようになっている。また、ＮＯＴ５１の出力はフリップフロップ５２のクロック入力に、フリップフロップ５２のＱ出力は並列入出力型シフトレジスタ５３のＳＥＮＢ  入力に、ＮＯＴ５４の出力は１１個の２入力ＡＮＤ５５，５５，…，５５のそれぞれ一方の入力に共通に接続されており、２入力ＡＮＤ５５，５５，…，５５のそれぞれ他方の入力には並列入出力型シフトレジスタ５３のＰＯ  出力が接続されている。さらに、前記２入力ＡＮＤ５５，５５，…，５５のうちの１つ、係数Ｃｉ，１２を出力する２入力ＡＮＤ５５の他方の入力に接続されている並列入出力型シフトレジスタ５３のＰＯ  出力１ビットは並列入出力型シフトレジスタ５３のＳＩ  入力にも接続されている。そして、並列入出力型シフトレジスタ５３のＰＩ  入力には係数の初期値Ｃ２，２  、Ｃ２，３  、Ｃ２，４  、Ｃ２，５  、Ｃ２，６  、Ｃ２，７  、Ｃ２，８  、Ｃ２，９  、Ｃ２，１０、Ｃ２，１１およびＣ２，１２が入力され、２入力ＡＮＤ５５，５５，…，５５のそれぞれの出力は係数Ｃｉ，２  、Ｃｉ，３  、Ｃｉ，４  、Ｃｉ，５  、Ｃｉ，６  、Ｃｉ，７  、Ｃｉ，８  、Ｃｉ，９  、Ｃｉ，１０、Ｃｉ，１１およびＣｉ，１２をＮ−１個のビット操作回路６，…，６へ出力するようになっている。
【００９１】
レジスタ回路４の出力６０ビットを５ビットずつの１２グループに分けた各グループに、１２次のアダマール行列の（第１行から第１２行までの）各行の１２個の各要素をそれぞれ係数に対応させ、該係数が示す２つの状態で指定されるビット操作を施して加算回路７に送るようにしている。そして、第１行に相当する係数１２個一組（Ｃ１，１  、Ｃ１，２  、Ｃ１，３  、Ｃ１，４  、Ｃ１，５  、Ｃ１，６  、Ｃ１，７  、Ｃ１，８  、Ｃ１，９  、Ｃ１，１０、Ｃ１，１１およびＣ１，１２）から第１２行に相当する係数１２個一組（Ｃ１２，１、Ｃ１２，２、Ｃ１２，３、Ｃ１２，４、Ｃ１２，５、Ｃ１２，６、Ｃ１２，７、Ｃ１２，８、Ｃ１２，９、Ｃ１２，１０  、Ｃ１２，１１  およびＣ１２，１２  ）まで順次出力される係数が変化する。レジスタ回路４の１種類の出力から、第１行乃至第１２行に相当する係数により指定されるビット操作が施されて、加算回路７の１２種類の入力が作られることになる。１２次のアダマール行列の第１列から第１２列はそれぞれレジスタ回路４の出力の第１組から第１２組に施されるビット操作を指定する。１２次のアダマール行列は図３（ａ）に示すように、第１列（相当する係数は、Ｃ１，１  、Ｃ２，１  、Ｃ３，１  、Ｃ４，１  、Ｃ５，１  、Ｃ６，１  、Ｃ７，１  、Ｃ８，１  、Ｃ９，１  、Ｃ１０，１、Ｃ１１，１およびＣ１２，１）は全て“１”である。したがって、本実施の形態の回路では、レジスタ回路４の出力６０ビット１２組のうち１つの組５ビットの回路にビット操作回路６が挿入されていない。係数が変化しないからである。
【００９２】
Ｎ次アダマール行列で第１行と第１列を取り除いた残りの（Ｎ−１）次正方行列は巡回行列にできることが知られている。そこで、本実施の形態では、（１２−１）次正方行列の列成分を巡回型のシフトレジスタで発生している。
図３（ａ）のアダマール行列の第１行は全て“１”であるので、第１行に相当する係数を出力するときは、２入力ＡＮＤ５５，５５，…，５５のそれぞれ一方の入力に共通に接続されているＮＯＴ５４の出力を“０”として、Ｃ１，２  、Ｃ１，３  、Ｃ１，４  、Ｃ１，５  、Ｃ１，６  、Ｃ１，７  、Ｃ１，８  、Ｃ１，９  、Ｃ１，１０、Ｃ１，１１およびＣ１，１２全てに“０”を出力する。ここで、図３（ａ）のアダマール行列の要素“１”〔＝（−１）の０乗〕はＣｉ，ｊ  では“０”に相当し、要素“−１”〔＝（−１）の１乗〕はＣｉ，ｊ  では“１”に相当する。第１行を係数発生回路５から出力するときは、フリップフロップ５２によって並列入出力型シフトレジスタ５３のシフト許可（ＳＥＮＢ  ）をしないようにしているので、並列入出力型シフトレジスタ５３のシフトは行われない。
【００９３】
次に、並列入出力型シフトレジスタ５３に初期値Ｃ２，２  、Ｃ２，３  、Ｃ２，４  、Ｃ２，５  、Ｃ２，６  、Ｃ２，７  、Ｃ２，８  、Ｃ２，９  、Ｃ２，１０、Ｃ２，１１およびＣ２，１２として、それぞれ前記（１２−１）次正方行列の第１行の各要素に対応する１，０，１，０，０，０，１，１，１，０，１をパラレルロードする。この後のサイクルでは標本クロック毎にロードされた値を巡回させて、（１２−１）次正方行列の第２行に相当する係数Ｃ３，２  、Ｃ３，３  、Ｃ３，４  、Ｃ３，５  、Ｃ３，６  、Ｃ３，７  、Ｃ３，８  、Ｃ３，９  、Ｃ３，１０、Ｃ３，１１およびＣ３，１２〜第１１行に相当する係数Ｃ１２，２、Ｃ１２，３、Ｃ１２，４、Ｃ１２，５、Ｃ１２，６、Ｃ１２，７、Ｃ１２，８、Ｃ１２，９、Ｃ１２，１０  、Ｃ１２，１１  およびＣ１２，１２  を得る。（１２−１）次正方行列の第１行〜第１１行に相当する係数すなわち１２次アダマール行列の第２〜第１２行に相当する係数を出力するときは、ＮＯＴ５４の出力を“１”としておく。並列入出力型シフトレジスタ５３への上記初期値ロードは毎回行わなくとも、電源投入時にシリアル形式でＬＦＳＲを初期化するのと同様の方法で初期化し、後は巡回させるようにしてもよい。
【００９４】
アダマール行列はＮ＝１２以外にも、Ｎ＝４，８，１６，２０等が使用できる。行列の行と行または列と列を入れ換える等の簡単な変換で第１行成分、第１列成分を除いたＮ−１次行列を巡回行列にすることができる。
【００９５】
図３（ｂ）に示すタイムチャートは係数発生回路５の出力Ｃｉ，２  〜Ｃｉ，１２の標本化クロックに対する変化を示している。Ｃｉ，１  （Ｃ１，１  〜Ｃ１２，１）は、図３（ａ）のアダマール行列の第１列に対応しており、前述のように、アダマール行列の要素“１”はＣｉ，ｊ  では“０”に対応させ、要素“−１”はＣｉ，ｊ  では“１”に対応させているので、全て“０”となる。Ｃｉ，２  （Ｃ１，２  〜Ｃ１２，２）は、第２列に対応しており、該第２列は、“１，−１，−１，１，−１，−１，−１，１，１，１，−１，１”であるので、“０，１，１，０，１，１，１，０，０，０，１，０”となる。以下、同様にして、Ｃｉ，１２（Ｃ１，１２〜Ｃ１２，１２  ）は、“０，１，０，１，１，１，０，０，０，１，０，１”となる。
【００９６】
図１０に本実施の形態のビット操作回路６の詳細を示す。ビット操作回路６は５個のＥＸＯＲ６１，…，６５から成り、それぞれ２つの入力端子の一方には係数入力が共通に入力され、他方の入力端子には前記レジスタ回路４の出力５ビット（Ｘ０  〜Ｘ４  ）が入力されるようになっている。係数入力が１のときは、入力の論理否定が出力（Ｙ０  〜Ｙ４  ）され、係数入力が０のときは、入力がそのまま出力される。本実施の形態ではビット操作回路６を１１個備えている。これらのビット操作回路６，…，６はレジスタ回路４より５ビットずつのデータｘ（１）〜ｘ（１１）を受け、ビット操作を施して５ビットずつのデータｙ（１）〜ｙ（１１）を出力する。
【００９７】
加算回路７の詳細を図１１に示す。
本実施の形態では前述のようにＮ＝１２、Ｍ＝５としているので、加算回路７はキャリ入力（Ｃ）を１とした５ビットの全加算器７１，…，７１（第１段目）、キャリ入力を０とした６ビットの全加算器７３，…，７３（第２段目）、キャリ入力を０とした７ビットの全加算器７５（第３段目）、キャリ入力を０とした８ビットの全加算器７７（第４段目）、および高速に処理を行うために各段間に挿入された標本クロックがクロック入力に接続されたＤ型フリップフロップ７２，７４，７６から成っている。図１２にＭ、Ｎが一般化された加算回路を示す。図１３は、図１１では各段間に挿入されているＤ型フリップフロップ７２，７４，７６がない例である。
【００９８】
加算回路７はレジスタ回路４の出力ｙ（０）＝ｘ（０）とビット操作回路６の出力ｙ（０），ｙ（１），………，ｙ（１１）の総和をし、６（＝Ｎ／２＝１２／２）を加える演算を行う。６を加える演算は、本実施の形態の加算回路７では、第１段目の５ビットの全加算器７１，…，７１のキャリ入力を１とすることで行っている。加算回路７からは、−１８６以上１８６以下の整数が正規分布して発生する。この分散は３２である。振幅ａとしては１８６とする。
γ＝３２／（１８６×０．７０７）＝１／（６×０．７０７）＝０．２３５
２×Ｔ×Ｃ×（γの２乗）＝Ｔ×Ｃ×０．１１が雑音電力密度である。ＤＡＣ１０としては８ビット幅のＤＡＣが使用できる。
【００９９】
第２の実施の形態
第２の実施の形態は第１の発明を実施する形態であり、全体の構成としては図１４に示すものである。図１４に示す各部のうち、ビット操作回路６の詳細については図１０にそれぞれ示し、加算回路７の詳細については図１１を参照する。図１４に示す他の各部、クロック発生回路１、レジスタ回路６、については周知技術であるからその詳細は省略する。
【０１００】
本実施の形態は、Ｎ＝８とすると、
【０１０１】
【数３４】
0003577179.tif 000036
【０１０２】
はアダマール行列であって、これを使ってＭ＝５、Ｌ＝４０とした例である。
【０１０３】
まず、図１４に基づいて、全体の構成とその動作を説明する。
クロック発生回路１の出力はＬＦＳＲ回路２と分周器３に接続され、分周器３の３つの出力のうち１つは係数発生回路５の更新クロック入力（ＣＬＲ）とレジスタ回路４の共通クロック入力に、他の１つは係数発生回路５の標本クロック入力と加算回路７のクロック入力に、残りの１つは係数発生回路５の更新クロック入力（ＰＬＤ）に接続されている。ＬＦＳＲ回路２にはクロック発生回路１のシフトクロックの他図示しない外部の入力手段から初期値データ、初期値クロックおよび初期化選択の各信号が入力されるようになっている。該ＬＦＳＲ回路２のパラレル出力はレジスタ回路４のパラレル入力に接続されている。該レジスタ回路４のパラレル出力Ｎ（＝８）×Ｍ（＝５）ビットはＮ−１個のビット操作回路６のパラレル入力に各々Ｍビットずつ接続され、残りのＭビットは加算回路７に接続されている。係数発生回路５には前記分周器３からの入力の他、図示しない外部の入力手段から初期値データが入力されるようになっている。該係数発生回路５のＮ−１本の係数出力は前記Ｎ−１個のビット操作回路６に各々１本ずつ接続され、ビット操作回路６のパラレル出力はそれぞれ加算回路７の入力に接続されている。該加算回路７にはまたバイアス値が入力されるようになっている。
【０１０４】
クロック発生回路１で発生されたシフトクロックはＬＦＳＲ回路２と分周器
に入力する。ＬＦＳＲ回路２にはクロック発生回路１のシフトクロックの他図示しない外部の入力手段から初期値データ、初期値クロックおよび初期化選択の各信号が入力されるようになっており、初期化選択信号によって初期化が選択されると、初期値クロックごとに初期値データがシリアルに入力されＬＦＳＲ回路２内のデータの初期化が行われる。初期化が行われた後は、ＬＦＳＲ回路２のパラレル出力端子には、シフトクロックが所定数入力されるごとにＭ系列が発生する。分周器３からは該シフトクロックに基づいて、標本クロックと第１および第２の更新クロックとが出力される。標本クロックはシフトクロックをＭ分周したものであり、第１および第２の更新クロックはそれぞれシフトクロックをＭ×Ｎ分周したものである。ＬＦＳＲ回路２のパラレル出力信号はレジスタ回路４のパラレル入力端子に入力され、レジスタ回路４のパラレル出力端子に第１の更新クロックごとに更新されて出力される。該レジスタ回路４のパラレル出力信号Ｎ×ＭビットはＮ−１個のビット操作回路６のパラレル入力端子に各々Ｍビットずつ入力され、残りのＭビットは加算回路７に入力される。係数発生回路５は、第１の更新クロックによりクリアされて全係数が“１”である係数の組を出力し、第１の更新クロックに続く第２の更新クロックによって外部の入力手段からの初期値データがロードされる。第２の更新クロックごとに初期化されるわけであるが、初期化の後次のクリアまでは標本クロックごとに係数を巡回させて新たな係数の組を生成し出力する。各ビット操作回路６では入力されたＭビットのパラレル信号に対して、入力された係数で指示されたビット操作を施して出力する。加算回路７は各ビット操作回路６でビット操作が施されたＭビットのパラレル信号Ｎ−１個とレジスタ回路４から直接送られたＭビットのパラレル信号１個とバイアス値とを全て加算してＫ（＝８）ビットのパラレル信号として出力する。
【０１０５】
すなわち、シフトクロックＭ×Ｎ個ごとにＬＦＳＲ回路２から出力されるＭ系列１つを基に、シフトクロックＭ×Ｎ個後に次のＭ系列が出力されるまでに、Ｎ標本の独立なガウス乱数を加算回路７から出力している。
【０１０６】
つぎに、各回路の詳細を説明する。
図１４に示すＬＦＳＲ回路２は、生成多項式
【０１０７】
【数３５】
0003577179.tif 000037
【０１０８】
に基づく。この生成多項式は原始多項式であるので、（２の３６乗）−１の周期のＭ系列が、このＬＦＳＲ回路２から発生する。
ＬＦＳＲ回路２を構成するシフトレジスタ２４の長さは、Ｎ×Ｍ＝４０ビットである。生成多項式は、（ｘの３６乗）＋（ｘの１１乗）＋１＝ｆ（ｘ）を使う。ＥＸＯＲ２３の入力はシフトレジスタ２４の出力Ｑ１１，Ｑ３６である。
【０１０９】
図１４に示すＬＦＳＲ回路２は、マルチプレクサ２１，２２とシリアルイン・パラレルアウトのシフトレジスタ２４と１つのＥＸＯＲ２３とから構成されている。マルチプレクサ２１，２２の切り換えを選択する端子には初期化選択信号が入力されるようになっており、マルチプレクサ２１の共通端子はシフトレジスタ２４のクロック入力端子と接続されている。また、マルチプレクサ２１の２つの入力端子のうち一方の端子には初期値クロックが、他方の端子にはシフトクロックが入力されるようになっている。マルチプレクサ２２の共通端子はシフトレジスタ２４のシリアルイン端子（ＩＮ）に接続されている。シフトレジスタ２４のＱ端子からの出力のうち出力Ｑ１１と出力Ｑ３６とはＥＸＯＲ２３へ入力されるようになっており、出力Ｑ１〜Ｑ４０はこのＬＦＳＲ回路２の出力となっている。ＥＸＯＲ２３の出力は前記マルチプレクサ２２の２つの入力端子のうち一方の端子に入力され、他方の端子には初期値データが入力されるようになっている。マルチプレクサ２１，２２の初期化選択信号による切り換えはマルチプレクサ２１で初期値クロックが選択されているときはマルチプレクサ２２では初期値データが選択され、シフトクロックが選択されているときはＥＸＯＲ２３の出力が選択されるようになっている。
【０１１０】
分周器３は図１４に示すように、入力されるシフトクロックを５分周する第１の分周器３１の後に８分周する第２の分周器３２が接続されて構成されており、第１の分周器３１は標本クロックを第２の分周器３２は更新クロック（前記第１の更新クロック）および更新クロックと同じ周期で標本クロックの１周期分ずれた信号（前記第２の更新クロック）を出力する。
【０１１１】
係数発生回路５は並列入力型のシフトレジスタ５６を巡回型シフトレジスタの形に接続して構成されている。
第２の分周器３２の出力１周期の中には第１の分周器３１の出力８周期分が含まれるのであるが、その第１の分周器３１の出力８周期を時間軸上の位置０から７とすると、該位置が０のとき．前記シフトレジスタ５６は第２の分周器３２の更新クロックをＣＬＲ入力に受けてクリヤされ、位置が１のとき更新クロックと同じ周期で時間軸上の位置が１だけずれた信号（前記第２の更新クロック）を第２の分周器３２からＰＬＤ入力に受けてＰＩ入力の初期値（０，０，１，０，１，１，１）が並列ロードされる。また、位置が２以上７以下のときは、前記シフトレジスタ５６は標本クロックの立ち上がりで巡回シフトを行う。
【０１１２】
ビット操作回路６（図１０）は、第１の実施の形態のところで説明したので、説明を省略する。
【０１１３】
加算回路７は本実施の形態では前述のようにＮ＝８、Ｍ＝５としているので、図１１に示す加算回路７より少ない数の加算器で済み、キャリ入力を１とした４個の５ビット全加算器７１，…，７１（第１段目）、キャリ入力を０とした２個の６ビット全加算器７３，７３（第２段目）、キャリ入力を０とした１個の７ビット全加算器７５（第３段目）から成っている。高速に処理を行うために各段間に標本クロックがクロック入力に接続されたＤ型フリップフロップ７２，７４が挿入された構成としている。
加算回路７はレジスタ回路４の出力ｙ（０）、ビット操作回路６，…，６の出力
ｙ（１），………，ｙ（７）
の総和をし、４（＝Ｎ／２＝８／２）を加える演算を行う。４を加える演算は、本実施の形態の加算回路７では、第１段目の５ビットの全加算器７１，…，７１のキャリ入力を１とすることで行っている。
【０１１４】
第３の実施の形態
本発明の第３の実施の形態は第２の発明を実施する形態であり、全体の構成としては図１５に示すものである。図１５に示す各部の詳細は、ＬＦＳＲ回路２については図１６、分周器３については図８、係数発生回路５については図１７、ビット操作回路６については図１０（ただし、データのビット数については異なる。）、加算回路７については図１１（ただし、データのビット数については異なる。）、波形発生回路８については図１８にそれぞれ示す。
図１５に示す他の各部、クロック発生回路１、レジスタ回路４、およびマルチプレクサ９については周知技術であるからその詳細は図示しない。
【０１１５】
本実施の形態では、Ｌ＝９６，Ｎ＝１２，Ｍ＝８としている。標本化速度１／Ｔはシフトクロックの周波数の８分の１である。
まず、図１５に基づいて、全体の構成とその動作を説明する。
波形発生回路８とマルチプレクサ９とを除く部分の構成および動作は、第１の実施の形態で述べたものとほぼ同じである。そこで、波形発生回路８とマルチプレクサ９とに関連するところについて説明する。部分的には、ＬＦＳＲ回路２と係数発生回路５も第１の実施の形態と異なるが、その構成および動作については後に各部の説明の箇所で述べる。
【０１１６】
分周器３の２つの出力、標本クロックと更新クロックのうちの標本クロックは、係数発生回路５の標本クロック入力の他に波形発生回路８にも接続され、波形発生回路８の出力はマルチプレクサ９の２つの入力端子の一方に接続されている。マルチプレクサ９の２つの入力端子の他方には加算回路７の出力が接続されている。マルチプレクサ９にはまた切り換え信号が入力されるようになっている。
【０１１７】
波形発生回路８からは標本クロックごとにＫ（＝１２）ビットの標本値が出力され、マルチプレクサ９に送られる。加算回路７からマルチプレクサ９へは加算されたＫビットのパラレル信号が送られる。マルチプレクサ９からは切り換え信号によって、前記標本値か加算されたＫビットのパラレル信号かいずれか一方が出力される。
【０１１８】
本実施の形態の雑音発生装置を用いるときは、課題を解決するための手段の欄で述べたように、まずマルチプレクサ９の切り換えを波形発生側とし、電力Ｃ〔Ｗ〕を電力計で測り数２２によってＳｗ（ｆ０）に変換し、マルチプレクサ９の切り換えを雑音発生側とする。このようにすることで、ＤＡＣ１０の変動が除去された前記電力密度の雑音を発生させることができる。
【０１１９】
次に、各回路の詳細を説明する。
図１６に示すＬＦＳＲ回路２は、生成多項式
【０１２０】
【数３６】
0003577179.tif 000038
【０１２１】
に基づく。この生成多項式は原始多項式であるので、（２の４７乗）−１の周期のＭ系列が、このＬＦＳＲ回路２から発生する。ｆｃｋ＝４０ＭＨｚ  のとき、本ＬＦＳＲ回路２は、周期（２の４７乗）−１のＭ系列を発生する。一巡するには４０７日を要するので、十分な周期である。
【０１２２】
図１６に示すＬＦＳＲ回路２は、２つのマルチプレクサ２１，２２と９６個のフリップフロップ２０１，２０２，……，２９６と１つのＥＸＯＲ２３とから構成されている。２つのマルチプレクサ２１，２２の切り換えを選択する端子にはいずれも初期化選択信号が入力されるようになっており、マルチプレクサ２１の共通端子は９６個のフリップフロップ２０１，２０２，……，２９６のクロック入力端子と接続されている。また、マルチプレクサ２１の２つの入力端子のうち一方の端子には初期値クロックが、他方の端子にはシフトクロックが入力されるようになっている。マルチプレクサ２１の共通端子はフリップフロップ２０１のＤ端子に接続されている。そして、フリップフロップ２０１のＱ端子はフリップフロップ２０２のＤ端子に、フリップフロップ２０２のＱ端子はフリップフロップ２０３のＤ端子に、以下、フリップフロップ２９５のＱ端子がフリップフロップ２９６のＤ端子に接続されるまで、フリップフロップ２０１，……，２９５のＱ端子がフリップフロップ２０２，……，２９６のＤ端子に次々に接続されている。各フリップフロップ２０１，……，２９６のＱ端子からの出力のうち出力Ｑ５と出力Ｑ４７とはＥＸＯＲ２３へ入力されるようになっており、出力Ｑ１〜Ｑ９６はこのＬＦＳＲ回路２の出力となっている。ＥＸＯＲ２３の出力は前記マルチプレクサ２２の２つの入力端子のうち一方の端子に入力され、他方の端子には初期値データが入力されるようになっている。２つのマルチプレクサ２１，２２の初期化選択信号による切り換えはマルチプレクサ２１で初期値クロックが選択されているときはマルチプレクサ２２では初期値データが選択され、マルチプレクサ２１でシフトクロックが選択されているときはマルチプレクサ２２ではＥＸＯＲ２３の出力が選択されるようになっている。図１６の初期化選択信号、初期値クロックおよび初期値データは図１５ではまとめて初期値入力と表わされている。
【０１２３】
分周器３（図８）は、第１の実施の形態のところで説明したので、説明を省略する。Ｍ，Ｎは本実施の形態では前述のようにＭ＝８，Ｎ＝１２である。
【０１２４】
係数発生回路５の詳細を図１７に示す。
前述の第１および第２の実施の形態では、シフトレジスタを用いて、係数の列を巡回させることで、複数組の係数を順次発生させたが、本実施の形態では、複数組の係数をＲＯＭに予め記憶しておき、順次呼び出すことで、係数を発生させている。
本実施の形態の係数発生回路５は、アドレス発生回路５７、係数を記憶させたＲＯＭ５８、Ｄ型フリップフロップ５９から構成されている。そして、標本クロックが入力されるごとにアドレス発生回路５７からアドレスが発生され、ＲＯＭ５８の該アドレスに記憶されている係数が呼び出されて、Ｄ型フリップフロップ５９で標本クロックによってタイミングがとられ、係数が出力される。
【０１２５】
ビット操作回路６（図１０）および加算回路７（図１１）は、第１の実施の形態のところで説明したものとほぼ同じであるが、データのビット数が異なる。ビット操作回路６については、図１０ではＥＸＯＲ５個で構成された５ビット用となっているが、本実施の形態のビット操作回路６はＥＸＯＲ８個で構成された８ビット用となる。また、加算回路７については、図１１では５ビットのデータ１２個を加算して９ビットのデータが出力されるようになっているが、本実施の形態の加算回路７では８ビットのデータ１２個を加算して１２ビットのデータが出力される。
【０１２６】
波形発生回路８の詳細を図１８に示す。本実施の形態の波形発生回路は正弦波発生回路であり、加算器８１とＤ型フリップフロップ８２から構成される位相アキュムレータと正弦波を記憶させたＲＯＭ８３およびスキューを吸収するためのＤ型フリップフロップ８４から構成される。
周波数設定入力にｋを入力すると、該位相アキュムレータからは時刻ｔにおいて、
ｍ＝〔（ｔ／Ｔ）・ｋ〕ｍｏｄ（２のＭ’乗）
が発生する。Ｍ’はＤ型フリップフロップ８２および加算器８１のビット数である。ＲＯＭ８３には、
〔ａ  ｓｉｎ（２πｌ／（２のＭ”乗））〕
ｌ＝０，１，２，…，（２のＭ”乗）−１
の（２のＭ”乗）語が記憶されている。Ｍ”はＭ’以下の整数である。こうすることによって、波形発生回路８からは、
振幅ａ、周波数ｆ０  ＝ｋ／〔（２のＭ’乗）・Ｔ〕
の標本化正弦波が発生する。
【０１２７】
第４の実施の形態
本発明の第４の実施の形態は第２の発明を実施する形態であり、全体の構成としては図１９に示すものである。図１９に示す各部の詳細は、ＬＦＳＲ回路２については図２０、分周器３については図８、係数発生回路５については図１４、ビット操作回路６については図１０（ただし、データのビット数については異なる。）、加算回路７については図１１（ただし、データのビット数については異なる。）、波形発生回路８については図２１にそれぞれ示す。
図１９に示す他の各部、クロック発生回路１、レジスタ回路４、およびマルチプレクサ９については周知技術であるからその詳細は図示しない。
【０１２８】
本実施の形態は、第２の実施の形態と同じアダマール行列（数３４）を使ってＮ＝８とし、Ｍ＝３５、Ｌ＝３５とした例である。
全体の構成とその動作は、第３の実施の形態で述べたものとほぼ同じである。ＬＦＳＲ回路２および分周器３は第３の実施の形態と異なるので、それらの構成および動作について説明する。
【０１２９】
本実施の形態のＬＦＳＲ回路２は、生成多項式
【０１３０】
【数３７】
0003577179.tif 000039
【０１３１】
に基づく。この生成多項式は原始多項式であるので、（２の３５乗）−１の周期のＭ系列が、このＬＦＳＲ回路２から発生する。
【０１３２】
図２０に示すように本実施の形態のＬＦＳＲ回路２は、８つの小ＬＦＳＲ回路１２１，１２２，…，１２８と１つのマルチプレクサ２１とで構成される。
各小ＬＦＳＲ回路１２１，１２２，…，１２８はそれぞれ１つのマルチプレクサ１２１ａ，１２２ａ，…，１２８ａと１つのシフトレジスタ１２１ｃ，１２２ｃ，…，１２８ｃと１つのＥＸＯＲ１２１ｂ，１２２ｂ，…，１２８ｂとから構成されている。１つのマルチプレクサ２１と各小ＬＦＳＲ回路１２１，１２２，…，１２８のマルチプレクサ１２１ａ，１２２ａ，…，１２８ａの切り換えを選択する端子にはいずれも初期化選択信号が入力されるようになっており、マルチプレクサ２１の共通端子は８個のシフトレジスタ１２１ｃ，１２２ｃ，…，１２８ｃのクロック入力端子と接続されている。また、マルチプレクサ２１の２つの入力端子のうち一方の端子には初期値クロックが、他方の端子にはシフトクロックが入力されるようになっている。
【０１３３】
各小ＬＦＳＲ回路１２１，１２２，…，１２８内では、各マルチプレクサ１２１ａ，１２２ａ，…，１２８ａの共通端子は各シフトレジスタ１２１ｃ，１２２ｃ，…，１２８ｃのＳＩＮ端子（シリアル入力端子ＳＩＮ）に接続されている。そして、各シフトレジスタ１２１ｃ，１２２ｃ，…，１２８ｃのＱ端子の内Ｑ２とＱ３５はそれぞれＥＸＯＲ１２１ｂ，１２２ｂ，…，１２８ｂの２つの入力端子に接続され、ＥＸＯＲ１２１ｂ，１２２ｂ，…，１２８ｂの出力端子はマルチプレクサ１２１ａ，１２２ａ，…，１２８ａの２つの入力端子の一方の入力端子に接続されている。また、小ＬＦＳＲ回路１２１のマルチプレクサ１２１ａの他方の入力端子には初期値データが入力されるようになっており、小ＬＦＳＲ回路１２１につながる小ＬＦＳＲ回路１２２のマルチプレクサ１２２ａの他方の入力端子には小ＬＦＳＲ回路１２１のシフトレジスタ１２１ｃの出力端子Ｑ３５が接続され、小ＬＦＳＲ回路１２２につながる小ＬＦＳＲ回路１２３のマルチプレクサ１２３ａの他方の入力端子には小ＬＦＳＲ回路１２２のシフトレジスタ１２２ｃの出力端子Ｑ３５が接続され、以下同様にして、小ＬＦＳＲ回路１２２，１２３，…，１２７につながる小ＬＦＳＲ回路１２３，１２４，…，１２８のマルチプレクサ１２３ａ，１２４ａ，…，１２８ａの他方の入力端子には小ＬＦＳＲ回路１２２，１２３，…，１２７のシフトレジスタ１２２ｃ，１２３ｃ，…，１２７ｃの出力端子Ｑ３５が接続される。
小ＬＦＳＲ回路１２１，１２２，…，１２８のシフトレジスタ１２１ｃ，１２２ｃ，…，１２８ｃの各出力Ｑ１〜Ｑ３５はこのＬＦＳＲ回路２の出力となっている。
【０１３４】
各マルチプレクサ２１，１２１ａ，１２２ａ，…，１２８ａの初期化選択信号による切り換えはマルチプレクサ２１で初期値クロックが選択されているときはマルチプレクサ１２１ａでは初期値データが、マルチプレクサ１２２ａ，１２３ａ，…，１２８ａでは前段の小ＬＦＳＲ回路１２１，１２２，…，１２７のシフトレジスタ１２１ｃ，１２２ｃ，…，１２７ｃの出力Ｑ３５のデータが選択され、マルチプレクサ２１でシフトクロックが選択されているときはマルチプレクサ１２１ａ，１２２ａ，…，１２８ａではＥＸＯＲ１２１ｂ，１２２ｂ，…，１２８ｂの出力が選択されるようになっている。図２０の初期化選択信号、初期値クロックおよび初期値データは図１９ではまとめて初期値入力と表わされている。
初期値データは、
【０１３５】
【数３８】
0003577179.tif 000040
【０１３６】
の２値のシリアルデータである。（Ｓの  ｌｋ０乗）×ａはｌ番目の小ＬＦＳＲ回路の初期値データである。
【０１３７】
本実施の形態のようにＮ個の小ＬＦＳＲ回路でＬＦＳＲ回路を構成し、各小ＬＦＳＲ回路からＭ本の出力線を出すと、ＬＦＳＲ回路の出力線はＮ×Ｍ本になり、図１または図２に示す原理図のＬＦＳＲ回路の出力線の本数と一致する。したがって、第１〜第３の実施の形態のように１個のＬＦＳＲ回路で構成した場合に比べて、標本化速度はＮ倍となる。
ここで、ＬＦＳＲ回路をＮ／ｎ個の小ＬＦＳＲ回路で構成して、１個の小ＬＦＳＲ回路からｎ×Ｍ本の出力線を出すようにしてもよく、その場合標本化速度は、第１〜第３の実施の形態のように１個のＬＦＳＲ回路で構成した場合に比べて、Ｎ／ｎ倍となる。
【０１３８】
分周器３（図８）は、第１の実施の形態のところで説明したので、説明を省略する。Ｍ，Ｎは本実施の形態では前述のようにＭ＝３５，Ｎ＝８である。
【０１３９】
係数発生回路５（図１４）は、第２の実施の形態のところで説明したので、説明を省略する。
【０１４０】
ビット操作回路６（図１０）および加算回路７（図１１）は、第１の実施の形態のところで説明したものとほぼ同じであるが、データのビット数が異なる。ビット操作回路６については、図１０ではＥＸＯＲ５個で構成された５ビット用となっているが、本実施の形態のビット操作回路６はＥＸＯＲ３５個で構成された３５ビット用となる。また、加算回路７については、図１１では５ビットのデータ１２個を加算して９ビットのデータが出力されるようになっているが、本実施の形態の加算回路７では３５ビットのデータ８個を加算して３８ビットのデータが出力される。
【０１４１】
波形発生回路８を図２１に示す。
本実施の形態の波形発生回路８はＮ’周期のカウンタ８５と周期Ｎ’の正弦波〔ａ  ｓｉｎ（２πｍ／Ｎ’）〕
を記憶したＲＯＭ８３と８ビット幅のＤ型フリップフロップ８４とから構成されている。
【０１４２】
【発明の効果】
以上説明したように、第１の発明の雑音発生装置は、
デジタル的に白色雑音を発生させることとし、デジタル的に白色雑音を発生させるに当たっては、ＬＦＳＲ回路と該ＬＦＳＲ回路のシフトクロックをＭＮ分周したクロックでデータが更新されるレジスタ回路とを用いて（Ｍビット／チャンネル）×Ｎチャンネルのビットで表される一様乱数（Ｍ系列）を発生させ、Ｎ−１個の２状態の係数を発生する係数発生回路と前記ＮチャンネルのうちＮ−１個の各チャンネルに属するＭビット単位でビットを操作するビット操作回路とを用いて、各チャンネルに対応する前記係数の状態に基づいてビット操作を施した後、ビット操作が施されたＮ−１チャンネルの各Ｍビットとビット操作が施されていない残り１チャンネルのＭビットと所定のバイアス値とを加算回路で加算してＫビットの信号として出力することとした。
また、第２の発明の雑音発生装置は、さらに、マルチプレクサと波形発生回路とを設けて所定周波数ｆ０  で一定振幅の例えば正弦波信号を発生させ、マルチプレクサの切り換えにより前記正弦波信号を出力してその電力Ｃ〔Ｗ〕を測定して雑音の両側電力密度を求めることとした。
【０１４３】
以上のようにしたから、
正確な雑音電力密度の雑音を発生することができるとともに、実用に供することができる標本化速度をもつ雑音発生装置が実現できた。
また、ＤＡＣの変動を除去することができるので、マルチプレクサを雑音側に切り換えると、既知の電力密度を有し、瞬時値が正規分布に従う白色雑音を正確に発生できる。マルチプレクサを正弦波に切り換えれば、校正周波数ｆ０  の正弦波を発生でき、任意の校正点において、この電力を測定すれば、本装置が雑音を発生した際、該雑音の該測定点における電力密度を正確に確定できる。この確定された電力密度は本装置から該校正点までの伝達凾数には無関係に
Ｎ０  ＝２ＴＣ（γの２乗）
である。
この発明の雑音発生装置を用いれば、正確なＥｂ  Ｎ０  Ｒを設定でき、デジタル通信用復調回路の正確な評価が可能となる。
【０１４４】
【図面の簡単な説明】
【図１】本発明の第１の発明の原理を示す図である。
【図２】本発明の第２の発明の原理を示す図である。
【図３】本発明に用いるアダマール行列と係数発生回路５の出力の関係を説明するための図であり、（ａ）はＮ＝１２のアダマール行列を示す図、（ｂ）は係数発生回路５の出力のタイムチャートを示す図である。
【図４】インパルス応答の説明をするための図である。
【図５】解決手段の説明をするための図である。
【図６】本発明の第１の実施の形態の構成を示す図である。
【図７】ＬＦＳＲ回路２の一例の詳細を示す図である。
【図８】分周器３の一例の詳細を示す図である。
【図９】係数発生回路５の一例の詳細を示す図である。
【図１０】ビット操作回路６の一例の詳細を示す図である。
【図１１】加算回路７の一例の詳細を示す図である。
【図１２】加算回路７の一例の詳細を示す図である。
【図１３】加算回路７の一例の詳細を示す図である。
【図１４】本発明の第２の実施の形態の構成を示す図である。
【図１５】本発明の第３の実施の形態の構成を示す図である。
【図１６】ＬＦＳＲ回路２の一例の詳細を示す図である。
【図１７】係数発生回路５の一例の詳細を示す図である。
【図１８】波形発生回路８の一例の詳細を示す図である。
【図１９】本発明の第４の実施の形態の構成を示す図である。
【図２０】ＬＦＳＲ回路２の一例の詳細を示す図である。
【図２１】波形発生回路８の一例の詳細を示す図である。
【図２２】従来の雑音発生装置（アナログ）の構成を示す図である。
【図２３】従来の雑音発生装置（デジタル）の構成を示す図である。
【符号の説明】
１              クロック発生回路
２              線型帰還シフトレジスタ回路（ＬＦＳＲ回路）
３              分周器
４              レジスタ回路
５              係数発生回路
６              ビット操作回路
７              加算回路
８              波形発生回路
９              マルチプレクサ
１０              ＤＡＣ（デジタル／アナログ変換器）
１１              フィルタ
１２              測定点
１３              電力計
１４              ノイズダイオード
１５              増幅器
１６              帯域フィルタ
１７              分配器
１８              出力端子
１９              電力計
２１              マルチプレクサ
２２              マルチプレクサ
２３              排他的論理和（ＥＸＯＲ）
２４              シフトレジスタ
３１              第１の分周器
３２              第２の分周器
５１              論理否定回路（ＮＯＴ）
５２              フリップフロップ
５３              並列入出力型シフトレジスタ
５４              論理否定回路（ＮＯＴ）
５５              ２入力の論理積回路（２入力ＡＮＤ）
５６              並列入力型シフトレジスタ
５７              アドレス発生回路
５８              ＲＯＭ（リードオンリーメモリ）
５９              Ｄ型フリップフロップ
６１〜６５        排他的論理和回路（ＥＸＯＲ）
７１              全加算器
７２              Ｄ型フリップフロップ
７３              全加算器
７４              Ｄ型フリップフロップ
７５              全加算器
７６              Ｄ型フリップフロップ
７７              全加算器
８１              加算器
８２              Ｄ型フリップフロップ
８３              ＲＯＭ（リードオンリーメモリ）
８４              Ｄ型フリップフロップ
８５              カウンタ
１２１〜１２８      小ＬＦＳＲ回路
１２１ａ〜１２８ａ  マルチプレクサ
１２１ｂ〜１２８ｂ  排他的論理和回路（ＥＸＯＲ）
１２１ｃ〜１２８ｃ  シフトレジスタ
２０１〜２９６      フリップフロップ
【図１】
0003577179.tif 000041
【図２】
0003577179.tif 000042
【図３】
0003577179.tif 000043
【図４】
0003577179.tif 000044
【図５】
0003577179.tif 000045
【図６】
0003577179.tif 000046
【図７】
0003577179.tif 000047
【図８】
0003577179.tif 000048
【図９】
0003577179.tif 000049
【図１０】
0003577179.tif 000050
【図１１】
0003577179.tif 000051
【図１２】
0003577179.tif 000052
【図１３】
0003577179.tif 000053
【図１４】
0003577179.tif 000054
【図１５】
0003577179.tif 000055
【図１６】
0003577179.tif 000056
【図１７】
0003577179.tif 000057
【図１８】
0003577179.tif 000058
【図１９】
0003577179.tif 000059
【図２０】
0003577179.tif 000060
【図２１】
0003577179.tif 000061
【図２２】
0003577179.tif 000062
【図２３】
0003577179.tif 000063