(57)【特許請求の範囲】
【請求項１】
能動素子及び受動素子を一体的に形成した集積回路と、上記集積回路を実装するための基板とを備えた電力増幅器において、
上記集積回路内に設けられたゲート電極，ドレイン電極及びソース電極からなり少なくとも１つの高周波信号を増幅するための増幅用ＦＥＴと、
上記集積回路内に設けられ、ゲート電極とドレイン電極とが互いに接続され、かつドレイン電極が上記増幅用ＦＥＴのゲート電極に接続されてなる調整用ＦＥＴと、
上記集積回路内に設けられ、上記増幅用，調整用ＦＥＴのゲート電極にそれぞれ電圧を供給するための第１，第２ゲート電圧供給端子と、
上記集積回路外の基板上に設けられ、上記第１電圧供給端子に上記調整用ＦＥＴを介して接続される第１ゲート電源部と、
上記集積回路外の基板上に設けられ、上記第２電圧供給端子に接続される第２ゲート電源部と、
上記集積回路外の基板上に設けられ、上記増幅用ＦＥＴのゲート電極と調整用ＦＥＴのドレイン電極との接続部から上記第２ゲート電源部に至る経路中に介設された抵抗器とを備えたことを特徴とする電力増幅器。
【請求項２】
請求項１記載の電力増幅器において、
上記増幅用ＦＥＴは前段ＦＥＴと後段ＦＥＴとからなり、上記電力増幅器は二段電力増幅器として機能するとともに、
上記第１ゲート電圧供給端子は、前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子とからなり、
上記前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子のうちいずれか一方は上記調整用ＦＥＴを介して上記第１ゲート電源部に接続され、
上記前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子のうちの他方は上記抵抗器を介して上記第２ゲート電源部に接続されていることを特徴とする電力増幅器。
【請求項３】
請求項１又は２記載の電力増幅器において、
上記第１ゲート電圧供給端子と上記第２電源との間に介設される抵抗器は可変抵抗器であり、
上記可変抵抗器の抵抗値の変更による上記増幅用ＦＥＴの動作バイアス点の変更が可能に構成されていることを特徴とする電力増幅器。
【請求項４】
請求項３記載の電力増幅器において、
上記増幅用ＦＥＴのゲート電極と第１ゲート電圧供給端子との間に固定抵抗器が介設されていることを特徴とする電力増幅器。
【請求項５】
請求項４記載の電力増幅器において、
上記前段ＦＥＴのゲート電極と上記前段ＦＥＴゲート電圧供給端子との間、及び上記後段ＦＥＴのゲート電極と上記後段ＦＥＴゲート電圧供給端子との間にそれぞれ抵抗器が介設されていることを特徴とする電力増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信等に用いられるＧａＡｓ基板上に搭載される高周波信号増幅用ＦＥＴを用いた電力増幅器に関し、特に動作周波数及び動作バイアス点を変更することのできる電力増幅器に関するものである。
【０００２】
【従来の技術】
近年、世界各国で多様な移動体通信システムが検討されており、それぞれのシステムに対応した送信用電力増幅デバイスが求められている。
【０００３】
従来より、この分野の送信用電力増幅デバイスとして、ＧａＡｓＭＥＳＦＥＴやＪＦＥＴあるいはＨＢＴを用いたモジュール、一体型集積回路（以下ＭＭＩＣと呼ぶ）の各種構成例が報告されている。例えば一般的なＭＭＩＣの構造では、ＧａＡｓのバンドギャップが広く、常温においても真性ＧａＡｓの電気伝導度が低いので、半絶縁性ＧａＡｓ基板が得られるということを利用し、ＧａＡｓ基板上にトランジスタ、ダイオード等の能動素子や、スパイラルインダクタ、インターディジタルキャパシタ、ＭＩＭキャパシタ，伝送線路，薄膜抵抗等の受動素子を集積化して一体形成している。また、ＩＥＥＥ  ＧａＡｓ  ＩＣ  ｓｙｍｐｏ．  ｔｅｃｈ．  Ｄｉｇｅｓｔ  ｐｐ．５３−５６  １９９３に開示されるごとく、上述のような能動素子や受動素子を内蔵するＭＭＩＣをパッケージ内部に形成し基板上に実装したモジュール（マルチチップＩＣ）が報告されている。そして、このＭＭＩＣやモジュールを基板上に実装して、各種の用途に適用するようになされている。すなわち、単体トランジスタと個別部品とを用いて組み上げたのでは、動作周波数が高くなると部品の取付位置の誤差や部品自体の特性上のバラツキによってマイクロ波特性の大きなバラツキを生ぜしめ、製造歩留まりを低下させるが、このようなＭＭＩＣやモジュールを構成することによって、所定の特性を安定して発揮しうるようになされている。
【０００４】
【発明が解決しようとする課題】
しかしながら、反面、上記従来のＭＭＩＣやモジュールでは、下記のような問題があった。すなわち、これらはある特定のシステムのみに適合するよう設計されているために、動作周波数を変えて使用すると満足できる特性が出せないことがある。また、ＦＥＴの動作バイアス点あるいは動作級（たとえばＡ級、Ｂ級など）の変更を外部より行なうことはできない。例えば、上記ＩＥＥＥ  ＧａＡｓ  ＩＣ  ｓｙｍｐｏ．  ｔｅｃｈ．  Ｄｉｇｅｓｔ  ｐｐ．５３−５６  １９９３に示されるモジュールでは、すべての回路ブロックがパッケージ内部に形成されているため外部から動作周波数や動作バイアス点の変更を行うことは不可能であった。
【０００５】
また、ＭＭＩＣやモジュールにおいて、ＧａＡｓ基板上に搭載されるコンデンサやインダクタンス等の受動素子の占有面積が大きいために、高価なＧａＡｓ基板のチップサイズが大きくなり、製造コストの低減が困難であるという問題があった。
【０００６】
本発明は斯かる点に鑑みてなされたものであり、その第１の目的は、ＭＭＩＣを使用して実装基板に組み込む際に、特性のバラツキを生ぜしめることなく、その動作周波数に応じた調整を行ないうるように構成された増幅器を提供することにある。
【０００７】
また、第２の目的は、高価な化合物半導体基板を使用する高周波回路あるいはこの高周波回路を搭載した電力増幅器において、化合物半導体基板の占有面積を低減することにより、製造コストの低減を図ることにある。
【０００８】
【課題を解決するための手段】
上記第１及び第２の目的を達成するために、本発明では、ＭＭＩＣ内部とＭＭＩＣが実装される基板上に、電力増幅器を構成する回路部を分割形成することにより、動作バイアス点を可変にするようにしている。
【００１５】
本発明の電力増幅器は、能動素子及び受動素子を一体的に形成した集積回路と、上記集積回路を実装するための基板とを備えた電力増幅器において、上記集積回路内に設けられたゲート電極，ドレイン電極及びソース電極からなり少なくとも１つの高周波信号を増幅するための増幅用ＦＥＴと、上記集積回路内に設けられ、ゲート電極とドレイン電極とが互いに接続され、かつドレイン電極が上記増幅用ＦＥＴのゲート電極に接続されてなる調整用ＦＥＴと、上記集積回路内に設けられ、上記増幅用，調整用ＦＥＴのゲート電極にそれぞれ電圧を供給するための第１，第２ゲート電圧供給端子と、上記集積回路外の基板上に設けられ、上記第１電圧供給端子に上記調整用ＦＥＴを介して接続される第１ゲート電源部と、上記集積回路外の基板上に設けられ、上記第２電圧供給端子に接続される第２ゲート電源部と、上記集積回路外の基板上に設けられ、上記増幅用ＦＥＴのゲート電極と調整用ＦＥＴのドレイン電極との接続部から上記第２ゲート電源部に至る経路中に介設された抵抗器とを備えている。
【００１６】
これにより、高周波用ＦＥＴである増幅用ＦＥＴのアイドル電流がしきい値のバラツキによって増大すると、同時に調整用ＦＥＴのアイドル電流も増大する。そして、第１電源から第２電源電流が流れると、抵抗器による電圧降下が生じ、抵抗器の下流側に接続された増幅用ＦＥＴのゲート電位が低下する。したがって、増幅用ＦＥＴのアイドル電流が低減する方向に自動的に制御される。また、しきい値のバラツキによって増幅用ＦＥＴのアイドル電流が過小になるときには、上述の作用とは逆の作用により増幅用ＦＥＴのアイドル電流が増大する方向に自動的に制御される。すなわち、工程上のバラツキによって生じた増幅用ＦＥＴのアイドル電流のバラツキが抑制されることになる。
【００１７】
上記増幅用ＦＥＴを前段ＦＥＴと後段ＦＥＴとで構成し、上記電力増幅器を二段電力増幅器として機能させるとともに、上記第１ゲート電圧供給端子を、前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子とで構成し、上記前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子のうちいずれか一方を上記調整用ＦＥＴを介して上記第１ゲート電源部に接続し、上記前段ＦＥＴゲート電圧供給端子及び後段ＦＥＴゲート電圧供給端子のうちの他方を上記抵抗器を介して上記第２ゲート電源部に接続しておくことにより、二段電力増幅器の前段ＦＥＴ及び後段ＦＥＴ双方のアイドル電流のバラツキが抑制される。
【００１８】
また、上記第１ゲート電圧供給端子と上記第２電源との間に介設される抵抗器を可変抵抗器とし、上記可変抵抗器の抵抗値の変更による上記増幅用ＦＥＴの動作バイアス点の変更を可能に構成することにより、可変抵抗器を利用した増幅用ＦＥＴの動作バイアス点の変更による動作級の変更等が可能になる。特に、可変抵抗抵抗器の抵抗値の調整によって、しきい値の変動によるアイドル電流のバラツキが抑制されるので、製造工程のバラツキ等に起因するアイドル電流のバラツキを極めて小さく抑制することが可能となる。
【００１９】
上記増幅用ＦＥＴのゲート電極と第１ゲート電圧供給端子との間に固定抵抗器を介設することができる。
【００２０】
また、二段増幅を行なうものでは、上記前段ＦＥＴのゲート電極と上記前段ＦＥＴゲート電圧供給端子との間、及び上記後段ＦＥＴのゲート電極と上記後段ＦＥＴゲート電圧供給端子との間にそれぞれ抵抗器を介設することができる。
【００２１】
これらにより、集積回路内に設けられた固定抵抗器によって、集積回路内の高周波信号の外部への伝達が遮断されるので、第２抵抗部材の抵抗値の変更による集積回路内の整合条件への影響が抑制されることになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、説明する。
【００２３】
（第１実施形態）
まず、第１実施形態に係る二段電力増幅器について、図１〜図６を参照しながら説明する。
【００２４】
図１は第１実施形態に係る二段電力増幅器の構成を示すブロック図である。同図に示すように、本実施形態に係る二段電力増幅器は、実装基板１００の上にＭＭＩＣ１１０を実装し、さらに、ドレインバイアス回路部１０１及びゲートバイアス回路部１０２を実装基板１００上に実装して形成されている。この点が本実施形態の特徴である。
【００２５】
そして、上記ＭＭＩＣ１１０内には、入力整合回路部１１１、前段ＦＥＴ１１２、段間整合回路部１１３、後段ＦＥＴ１１４、出力整合回路１１５、前段ＦＥＴゲートバイアス抵抗器１１６及び後段ＦＥＴゲートバイアス抵抗器１１７が配設されている。なお、本来これらの全ての素子，回路部は整合に寄与し、整合回路部の一部となるが、ここではその効果を明確に説明するため、このように呼ぶこととする。また、各符号１２１、１２２、１２３、１２４、１２５、１２６、１２７はそれぞれＭＭＩＣ１１０の前段ＦＥＴドレイン電圧供給端子、後段ＦＥＴドレイン電圧供給端子、前段ＦＥＴゲート電圧供給端子、後段ＦＥＴゲート電圧供給端子、接地端子、信号入力端子、信号出力端子を示す。
【００２６】
ここで、上記各整合回路の構成は、後述のように、図６Ａ，図６Ｂ，図６Ｃに示す通りである。
【００２７】
従来のモジュール，ＭＭＩＣではこれらの素子，回路部がすべてパッケージ内に集積されていたために、外部より動作周波数や動作バイアス点を調整することは困難であったが、本実施形態の構成では、以下に説明するように、容易にそれらを行うことができる。
【００２８】
例えば、ドレインバイアス回路部１０１のインピーダンスは、ＦＥＴにとってのロードインピーダンスあるいはソースインピーダンスに影響する因子である。したがって、ドレインバイアス回路部１０１のインピーダンスを変更することによって、動作周波数を変更することができる。
【００２９】
一方、整合回路を有しない、例えば単体のＦＥＴでこのような処理を行うと、整合条件が変わるために整合回路全体を変更する必要が生じる虞れがある。しかし、本実施形態では、ドレインバイアス回路部１０１のインピーダンス変化量を予め考慮して３箇所の整合回路部１１１，１１３，１１５が設計されているため、ドレインバイアス回路部１０１のインピーダンスを変更するだけで容易に異なる周波数で用いることが可能となる。
【００３０】
以下、動作周波数の選定に応じ、整合条件を満足させるべくインピーダンスの設定を行なうための構成の例について説明する。
【００３１】
図２Ａ及び図２Ｂは、それぞれ本実施形態のドレインバイアス回路部１０１の構成の例を示す図であある。
【００３２】
図２Ａに示す例では、高周波信号の伝達が可能に構成された伝送線路であるストリップ線路２０１，２０３とバイパスコンデンサ２０２，２０４とを用いてドレインバイアス回路１０１を構成している。ストリップ線路２０１，２０３は、一端がドレイン電源Ｖｄｄに接続され他端がＭＭＩＣ１１０の前段及び後段ＦＥＴドレイン電圧供給端子１２１，１２２にそれぞれ接続されている。そして、ストリップ線路２０１には、予め保護膜となる表皮で覆われずに露出したコンデンサ取付部が設けられており、当該ＭＭＩＣ１１０を使用する際の動作周波数に応じて、バイパスコンデンサ２０２，２０４の取付位置を決定して、整合条件を満足させる部位に取り付けるように構成されている。具体的には、ドレインバイアス回路１０１のインピーダンスはＭＭＩＣ１１０からバイパスコンデンサ２０２，２０４までのストリップ線路長Ｌ１，Ｌ２（図２Ａ参照）により決定され、これらはバイパスコンデンサ２０２，２０４の設置位置を変更することにより容易に変更することができる。
【００３３】
また、図２Ｂに示す例では、それぞれチップインダクタ２０５，２０７と、バイパスコンデンサ２０６，２０８とを１つずつ配置して、ドレインバイアス回路１０１を構成している。各チップインダクタ２０５，２０７は、一端がドレイン電源Ｖｄｄに接続され他端がＭＭＩＣ１１０の前段又は後段ＦＥＴドレイン電圧供給端子１２１，１２２に接続されるように取り付け可能に構成されている。さらにチップインダクタ２０５，２０７のドレイン電源側端と接地との間にバイパスコンデンサ２０６，２０８を取り付けるためのインダクタ取付部が設けられている。この例では、ドレインバイアス回路１０１のインピーダンスはチップインダクタ２０５，２０７のインダクタンス値により決定されるので、当該ＭＭＩＣ１１０を使用する際の動作周波数に対して適合するインダクタンス値を有するチップインダクタを取り付けることによって、整合条件を満足させることができる。
【００３４】
なお、ここで用いたバイパスコンデンサ２０６，２０８はドレイン電源Ｖｄｄのインピーダンスあるいはその変動がＭＭＩＣ１１０内部のＦＥＴに影響を与えないように挿入したものであるが、ドレイン電源Ｖｄｄのインピーダンスとその変動を考慮し、ＦＥＴへの影響が許容範囲に収まるようにＭＭＩＣ１１０を設計することにより、バイパスコンデンサ２０６，２０８を省略することは可能である。
【００３５】
以上のように、本実施形態では、ドレインバイアス回路１０１をＭＭＩＣ１１０内ではなく、実装基板１００内に形成したことにより、以下のような効果が得られる。
【００３６】
まず、ＭＭＩＣ１１０の内部に集積すると困難であった動作周波数の変更処理も、ドレインバイアス回路部１０１を実装基板１００上に形成することにより容易に行えることとなる。
【００３７】
また、ドレインバイアス回路部１０１をＭＭＩＣ１１０内部から実装基板１００上に移すことにより、高価なＧａＡｓ基板を使用したＭＭＩＣ１１０のチップ面積が削減でき、ＭＭＩＣ１１０自体のコストを低減できることとなる。
【００３８】
さらに、ドレインバイアス回路部１０１の寄生抵抗は、ドレインバイアス回路部１０１をＭＭＩＣ１１０内部に形成した場合に比べ大幅に削減されるため、電源電圧がドレインバイアス回路１０１による電圧降下を受けることなくＦＥＴのドレイン電極に印加される。したがって、飽和出力特性の劣化が抑制され、利得や効率の低下が従来のＭＭＩＣに比べ抑制されるので、平均的に特性が向上するとともに、ＭＭＩＣ１１０の歩留まりも向上することとなる。
【００３９】
なお、本実施形態では、二段電力増幅器の各段のドレインバイアス回路１０１を実装基板１００上に形成したが、本発明はかかる実施形態に限定されるものではなく、少なくともいずれか一方が実装基板１００上に形成されていればよい。１段あるいは３段以上の増幅段を有する増幅器では、任意の１箇所或いは数箇所を実装基板上に形成しても同様の効果を得ることができる。
【００４０】
また、２段以上の増幅器においてストリップ線路とバイパスコンデンサによるドレインバイアス回路とチップインダクタとバイパスコンデンサあるいはチップインダクタだけによるドレインバイアス回路を組み合わせても同様の効果が得られる。
【００４１】
ところで、図１に示すゲートバイアス回路１０２もドレインバイアス回路部１０１と同様に整合条件に影響を与えるが、ドレインバイアス回路部１０１のみならずゲートバイアス回路部１０２においても高周波での調整を行う必要が生じることは、反面、煩雑な処理となる虞れもある。そこで、本実施形態では、ゲートバイアス回路部１０２では直流での調整のみを行い、高周波的に影響を与えないように、ＭＭＩＣ内部にゲートバイアス抵抗器１１６，１１７を形成、配置し高周波的に分離することにより、その影響を無視できるものとしている。図１に示す構成では、ゲートバイアス抵抗器１１６，１１７を各ＦＥＴ１１２，１１４のゲート電極に接続しているが、ゲート電極に直接接続せず、ゲート電極に接続されたインダクタあるいは抵抗器に接続しても、直流を伝達し、高周波を分離するという効果は当然得られる。
【００４２】
一方、このような構成を有する二段電力増幅器においては、各段のＦＥＴゲート電圧供給端子１２３，１２４に所望の電圧を印加することにより、動作バイアス点を変更することができる。ただし、ゲートバイアス調整のためだけに可変電圧源を用意し、特に第１実施形態のように２箇所の調整箇所を個別に調整することは煩雑である場合もある。そこで、次に、固定電圧を供給する電圧源と１箇所における抵抗値の調整で２箇所のＦＥＴの動作バイアス点調整を同時に行うことのできるゲートバイアス回路の構成について、以下に説明する。
【００４３】
図３は、図１に示すゲートバイアス回路部１０２の電気回路図である。同図に示すように、固定抵抗器３０１，３０２と可変抵抗器３０３とがグラウンドとゲート電源Ｖｇｇ間に直列に配置され、この電位差の抵抗分割電位がＭＭＩＣ１１０のゲート電圧供給端子１２３，１２４に与えられる構成になっている。ここでは、上記ゲート電源Ｖｇｇが請求項８にいう第２ゲート電源部であり、可変抵抗器３０３が第２抵抗部材であり、グラウンドが第１ゲート電源部であり、固定抵抗器３０１（又は３０２）が第１抵抗部材に相当する。
【００４４】
次に、本実施形態では、ゲートバイアス回路１０２をＭＭＩＣ１１０内ではなく、実装基板１００内に形成したことにより、以下のような効果が得られる。
【００４５】
例えば、ＭＭＩＣ１１０内のＦＥＴがデプレッション型ＦＥＴであり、ゲート電源Ｖｇｇが負の電位を供給するものである場合には、ＦＥＴのしきい値が負側にばらついたときは可変抵抗器３０３の値を小さくし、ゲートバイアス電位を負側に設定することにより信号無入力時のドレイン電流（以下アイドル電流という）を一定にすることができる。アイドル電流を一定にすることによる歩留りに対する効果は後述する。
【００４６】
また、同じしきい値のＦＥＴに対しても可変抵抗器３０３によりバイアス点を容易に変えることができ、例えばＡ級動作（５０％Ｉｄｓｓバイアス）やＢ級動作（０％Ｉｄｓｓバイアス）を前段ＦＥＴ，後段ＦＥＴ個別に設定することも可能となる。この手段は可変抵抗器により実現できるものであるが、これをＭＭＩＣ内部に形成することは困難であり、本実施形態のように実装基板上に実装することによりはじめて実現できるものとなる。
【００４７】
なお、本実施形態では、ゲートバイアス回路部１０２内に可変抵抗器３０３を配置したが、本発明はかかる実施形態に限定されるものではなく、可変抵抗値３０３が配置される部位を抵抗器取付部として、ＭＭＩＣ１１０を実装基板１００上に組み込む際に、使用する動作周波数に適合した抵抗値を有する固定抵抗器を取り付けるように構成してもよい。このような構成によっても、本実施形態と同様な効果が得られるが、これもゲートバイアス回路部１０２を実装基板１００上に実装することによりはじめて実現できるものとなる。
【００４８】
本実施形態では、ゲートバイアス変更によるＦＥＴのインピーダンス変化量を予め考慮して３箇所の整合回路部１１１，１１３，１１５が設計されているため、容易に異なるゲートバイアス条件で用いることが可能である。
【００４９】
なお、ゲート電位を抵抗分割により与えるゲートバイアス回路については一段或いは三段以上の増幅段を有する電力増幅器においても同様の効果を得ることができる。また、ゲートバイアス回路部を構成する全ての回路素子を実装基板上に形成，実装する必要はなく、少なくとも可変抵抗器もしくは固定抵抗器の取付部を実装基板上に形成，実装し、それ以外の要素をＭＭＩＣ上に形成するように構成しても同様の効果を得ることができる。さらに、多段構成の電力増幅器では、任意の数カ所のゲートバイアス端子についてゲートバイアス回路部を設けることにより同様の効果が得られる。
【００５０】
次に、本実施形態の効果について、図４，図５を参照しながら説明する。
【００５１】
図４は、前段ドレインバイアス回路のストリップ線路長を変えた場合の動作周波数可変性を示す周波数特性図である。図４において、横軸は周波数（ＧＨｚ）、縦軸は順方向利得Ｓ２１（ｄＢ）をそれぞれ示す。なお、入力電力は約０ｄＢｍである。図４に示される通り、前段ドレインバイアス回路１０１のストリップ線路長が１８ｍｍの場合、順方向利得Ｓ２１の最大点は１．８６ＧＨｚであったものが、ストリップ線路長を２ｍｍに変更することにより順方向利得Ｓ２１の最大点が２．１０ＧＨｚに移動することがわかる。この作用は、後段ドレインバイアス回路においても同様である。したがって、本発明の電力増幅器を用いれば実装基板上で電力増幅器の高周波特性の調整を行うことができるので、実装基板或いはＭＭＩＣを変更すること無く、動作周波数を変えることができる。言い換えると、ＭＭＩＣ及び実装基板完成後に高周波調整ができることであり、実装基板の５０Ωからのズレや接地不十分による不都合が生じた場合でも迅速に対応できることとなる。また、電力増幅器設計時のＭＭＩＣ及び実装基板の設計マージンが増大し、短期間で実用化できることとなる。
【００５２】
図５は、サンプル数２３個のＭＭＩＣに対して、可変抵抗器３０３を用い、前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流の和が一定（１５０ｍＡ）となるよう調整を行った場合の電力増幅器の動作電流のばらつきと、この処理を行わなかった場合の電力増幅器の動作電流のばらつきとを示す図である。出力電力は、２２ｄＢｍである。図５に示される通り、ゲートバイアス回路１０２の可変抵抗器３０３の１箇所を調整することにより、ばらつきが緩和され、ＭＭＩＣと電力増幅器の歩留りが向上し、そのコストが低減されることとなる。また、ＦＥＴの動作級が容易に変更できることはいうまでもない。
【００５３】
さて、これまで述べたように、ドレインバイアス回路部１０１，ゲートバイアス回路部１０２を実装基板上に設けることによりそれぞれの効果が得られるが、この両者を併有することにより新たな効果を生じる。例えば、１．９ＧＨｚ帯で用いられるＰＨＳと呼ばれる日本のデジタルコードレス電話のシステムでは、波形歪が問題となるためＦＥＴはＡ級に近い動作で用いられる。一方、１．８８ＧＨｚ〜１．９ＧＨｚで用いられるＤＥＣＴと呼ばれるヨーロッパで用いられるデジタルコードレス電話のシステムでは波形歪はそれほど問題ではなく、効率の良好なＢ級に近い動作で用いられる。従って、ドレインバイアス回路部，ゲートバイアス回路部の両方が実装基板上に設けられている構成であれば動作周波数及び動作級の異なる両者のシステムに対応することができる。
【００５４】
以上詳細に述べたように、本実施形態の電力増幅器の効果は、実装基板上での周波数調整を可能にし、電圧降下による特性劣化を改善し、ＭＭＩＣのチップ面積を削減し、電力増幅器の歩留まりを向上し、ＦＥＴの動作バイアス点を変更し、実装基板設計上のマージンを増大させるというものであり、従来のＭＭＩＣおよびモジュールを用いた場合との比較を行うと表１のようになる。
【００５５】
【表１】
0003559532.tif 000002
【００５６】
ここで、従来のモジュールとは、チップ部品，ＦＥＴなどの個別部品が実装されるためのパターンが形成された基板をパッケージ内部に有するものを示している。
【００５７】
なお、ＦＥＴはＧａＡｓＭＥＳＦＥＴ以外のＦＥＴでも同様の効果が得られる。
【００５８】
ここで、本実施形態で用いた電源の電圧，実装基板，ドレインバイアス回路部，ゲートバイアス回路部，ＭＭＩＣを構成する各素子の素子値，特性を以下にまとめる。
【００５９】
図２に示すドレイン電源の電圧Ｖｄｄは３．５Ｖである。また図３に示すゲート電源の電圧Ｖｇｇは−４．７Ｖである。
【００６０】
図１に示す実装基板１００は比誘電率２．６、厚さ１ｍｍのテフロン基板である。
【００６１】
図２に示すバイパスコンデンサ２０２，２０４，２０６，２０８は１００ｐＦのチップコンデンサであり、ストリップ線路２０１，２０３は線路幅０．５ｍｍで形成し、チップインダクタ２０６，２０８は１．６ｍｍ×０．８ｍｍタイプのチップインダクタを用いた。
【００６２】
図３に示す固定抵抗器３０１，３０２はそれぞれ２．２ｋΩと１５０Ωのチップ抵抗器を用い、可変抵抗器３０３の可変範囲は３００Ω〜５ｋΩである。
【００６３】
図１に示す前段ＦＥＴ１１２及び後段ＦＥＴはＧａＡｓＭＥＳＦＥＴであり、そのしきい値は−３．０Ｖ、ゲート幅は前段ＦＥＴでは１ｍｍ、後段ＦＥＴでは４ｍｍである。また、前段ＦＥＴ１１２のゲートバイアス抵抗器１１６は１ｋΩ、後段ＦＥＴ１１４のゲートバイアス抵抗器１１７は２ｋΩである。
【００６４】
図１に示す入力整合回路部１１１，段間整合回路部１１３，出力整合回路部１１５の詳細は図６Ａ，図６Ｂ，図６Ｃにそれぞれ示されるが、それぞれ信号入力端子１２６と前段ＦＥＴゲート電極６１１間，前段ＦＥＴドレイン電極６１２と後段ＦＥＴゲート電極６１３間，後段ＦＥＴドレイン電極と信号出力端子１２７間に配置され、コンデンサ６０１は１ｐＦ、インダクタ６０２は６ｎＨ、コンデンサ６０３，６０４はそれぞれ３ｐＦ，６ｐＦ、インダクタ６０５は５ｎＨ、インダクタ６０６は３ｎＨ、コンデンサ６０７は２ｐＦである。
【００６５】
また、整合に寄与しないため図示していないが、実装基板上にはそれぞれ１００ｐＦの入力結合コンデンサ、出力結合コンデンサを実装し、図４及び図５の測定を行った。
【００６６】
（第２実施形態）
次に、第２実施形態について説明する。
【００６７】
図７は、本発明で用いた高周波半導体装置であるＭＭＩＣのソースパッド配置を説明するためのＭＭＩＣ７００の平面図であり、図８は、図７中の後段ＭＥＳＦＥＴ７０２の詳細を示したものである。半絶縁性ＧａＡｓ基板上に２つのＭＥＳＦＥＴである前段ＦＥＴ７０１と、後段ＦＥＴ７０２とが配設されており、さらに前段ＦＥＴと入力パッド７０６との間には入力整合回路７０３が配設され、前段ＦＥＴ７０１と後段ＦＥＴ７０２との間には段間整合回路７０４が配設され、後段ＦＥＴ７０２と出力パッド７０７との間には出力整合回路７０５が配設されている。
【００６８】
上記各ＦＥＴ７０１，７０２には、それぞれゲートバイアスパッド７１１，７２１、ドレインパッド７１２，７２２、ソースパッド７１３，７２３が付設されている。また、上記各整合回路７０３，７０４，７０５は、それぞれスパイラルインダクタ７３１，７４１，７５１、ＭＩＭキャパシタ７３２，７４２，７４３，７５２等で構成されている。
【００６９】
ここで、本実施形態の特徴として、後段ＦＥＴ７０２のソースパッド７２３は、ゲート電極の長手方向とほぼ垂直方向にソース配線を引き出した上で、後段ＦＥＴ７０２の両端部かつ半絶縁性ＧａＡｓ基板の両端の部位２か所に配置されている。このように配置することで、ワイヤボンディング作業も円滑に行なうことができるとともに、確実に接地させることができ、かつ接地を行うために用いられる配線とワイヤの接続長の短縮によりソースインダクタンスが減少するため、ＦＥＴ７０２の特性の向上を図ることができる。また、ソースパッド７２３を半絶縁性ＧａＡｓ基板の隅の近傍に配置することで、占有面積の大きいインダクタを半絶縁性ＧａＡｓ基板の内方に配置する余裕を生ぜしめることができ、半絶縁性ＧａＡｓ基板の有効利用による面積の縮小を図ることができる。
【００７０】
また、各キャパシタ７３２，７４２，７４３，７５２をそれぞれソースパッド７１３，７２３に接続したことにより、スペースの節約を図ることができる。
【００７１】
また、ドレインから外部に出力を取り出すためのドレインパッド７２２を後段ＦＥＴ７０２のドレインから出力パッド１２７に向かう経路から外したので、インダクタ７５１を通過することによる電圧降下を生じることなく電源電圧がドレイン電極に印加され、ドレイン電極に入力される電圧のレベルの低下を可及的に抑制することができる利点がある。
【００７２】
また、図８に詳細構造を示すように、後段ＦＥＴ７０２は、ゲート電極７２５の上にソース電極７２６を積層し、さらにその上にドレイン電極７２７を積層した構造となっているが、ゲート電極７２５とソース電極７２６との引き出し方向を共通にしている。このようにゲート電極７２５をソース側に引き出すことにより、ゲート−ドレイン間の容量の増大に起因する特性の悪化を回避するようにしている。
【００７３】
（第３実施形態）
次に、第３実施形態に係る二段電力増幅器について説明する。
【００７４】
図９は、本実施形態の二段電力増幅器の構成を示す電気回路図であり、図１に示した第１実施形態に係るＭＭＩＣ１１０内にゲートバイアス設定用ＦＥＴ９１１を付加し、さらにそのゲート端子９２１，ソース端子９２２及びドレイン端子９２３を設けて、実装基板１００上に実装するとともに、形成されるゲートバイアス回路部９０２の構成を変更したものである。ここで、同図中における図１に示す符号と同じ符号を付した素子、回路部は前述した素子、回路部と同一であり、同一の構成，機能を有する。
【００７５】
本実施形態におけるゲートバイアス設定用ＦＥＴ９０２は、前段ＦＥＴ１１２及び後段ＦＥＴ１１４と同一の拡散条件で、同一のチップ上に作製されるため、しきい値や相互コンダクタンス（ｇｍ）等のばらつきによる前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流のばらつきと同様のばらつきを有することとなる。また、温度依存性も同様となる。つまり、前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流が設定目標値より大きい場合はゲートバイアス設定用ＦＥＴ９０２のアイドル電流も大きく、逆に前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流が設定目標値より小さい場合はゲートバイアス設定用ＦＥＴ９１１のアイドル電流も小さくなる。すなわち、この相関関係を利用し、以下に説明するように、第１実施形態で説明した効果に加え、しきい値ばらつきや温度による前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流のばらつきを抑圧するようにしている。
【００７６】
図１０は、図９に示すゲートバイアス回路部９０２の構成とゲートバイアス回路部９０２とＭＭＩＣ１１０内のゲートバイアス設定用ＦＥＴ９１１との接続関係とを示す電気回路図である。ゲートバイアス設定用ＦＥＴ９１１のゲート端子９２１及びソース端子９２２は負の電源Ｖｇｇに接続され、ドレイン端子９２３は固定抵抗器１００２と可変抵抗器１００１とを介して接地されている。また、前段ＦＥＴゲート電圧供給端子１２３はゲートバイアス設定用ＦＥＴ９１１のドレイン端子９２３に、後段ＦＥＴドレイン電圧供給端子１２４は固定抵抗器１００２と可変抵抗器１００１との間の信号線にそれぞれ接続されている。ここでは、上記ゲート電源Ｖｇｇが請求項８にいう第１ゲート電源部であり、ゲートバイアス設定用ＦＥＴ９１１が第１抵抗部材であり（請求項１８参照）、グラウンドが第２ゲート電源部であり、可変抵抗器１００１が第２抵抗部材に相当する。
【００７７】
この構成にすることにより、前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイドル電流が過大な場合、ゲートバイアス設定用ＦＥＴ９１１のドレイン電流も多く流れるので、固定抵抗器１００２及び可変抵抗器１００１による電圧降下が増大し、前段ＦＥＴ１１２及び後段ＦＥＴ１１４のゲート電圧が下がり、それぞれのアイドル電流が減少することとなる。したがって、アイドル電流のばらつきを抑制することができる。一方、アイドル電流が過小な場合も、逆の作用によりアイドル電流が増大するので、アイドル電流のばらつきを抑制することができる。
【００７８】
以上のようなアイドル電流のばらつきの抑制効果は、具体的には、ゲートバイアス設定用ＦＥＴ９１１のドレイン電流，固定抵抗器１００２及び可変抵抗器１００１の値を適切に設定することにより実現できる。
【００７９】
なお、前段ＦＥＴ１１２，後段ＦＥＴ１１４のゲート電圧を個別に与えるため、固定抵抗器１００２を挿入しているが、同一のゲート電圧でアイドル電流設定を行うのであれば、固定抵抗器１００２を省略しても良い。また、動作級の変更を行わないのであれば可変抵抗器１００１を固定抵抗器としても良い。
【００８０】
また、上記ゲートバイアス設定用ＦＥＴ９１１と前段ＦＥＴゲート電圧供給端子１２３及び後段ＦＥＴゲート電圧供給端子１２４との配置関係は、図１０に示す配置関係に限定されるものではなく、後段ＦＥＴゲート電圧供給端子１２４と第２ゲート電源部との間にゲートバイアス設定用ＦＥＴ９１１のソース・ドレインを接続する（つまりＦＥＴ９１１を介設する）とともに、前段ＦＥＴ電圧供給端子１２３を可変抵抗器を介して第２ゲート電源部に接続してもよい。
【００８１】
（第４実施形態）
次に、第４実施形態について、図１１を参照しながら説明する。
【００８２】
図１１に示すように、本実施形態に係る二段電力増幅器のＭＭＩＣ１１０の構成は、上記第３実施形態におけるＭＭＩＣ１１０の構成と同じである。本実施形態では、ゲートバイアス回路部において、上記第３実施形態と同じ構成に加え、ゲートバイアス設定用ＦＥＴ９１１のソースに固定抵抗器１１０１が挿入されている。
【００８３】
一般に、負の電源Ｖｇｇに流せる電流値には上限があるが、ゲートバイアス設定用ＦＥＴ９１１のゲート幅の設定が大きすぎると、図１０に示す上記第３実施形態におけるゲートバイアス回路部の構成ではその上限値を上回る電流が負の電源Ｖｇｇが流れ込む虞れがある。
【００８４】
しかし、本実施形態の図１１に示す構成では、固定抵抗器１１０１による電圧降下を利用して、ゲートバイアス設定用ＦＥＴ９１１のソース電圧をゲート電圧より高くすることができる。したがって、ドレイン電流を削減し、負の電源Ｖｇｇに流す電流を削減することができ、よって、信頼性が確保される。
【００８５】
また、図９に示す基本的な構成では、ゲートバイアス設定用ＦＥＴ９１１のゲート端子９２１，ソース端子９２２及びドレイン端子９２３と、前段ＦＥＴゲート電圧供給端子１２３と、後段ＦＥＴゲート電圧供給端子１２４とのすべてがＭＭＩＣ１１０の外部で実装基板１００上に形成されているため、ゲートバイアス回路部９０２で任意の回路を構成することができ、実際の動作を確認しながらゲートバイアス設定用ＦＥＴの電流値や各抵抗器の抵抗値の設定を行うことができるため、ＭＭＩＣの設計マージンが増大することとなる。
【００８６】
ところで、移動体通信機器では、小型化のため実装基板上の部品を少なくしたいという場合も多い。このような場合には、以下に説明する図１２，図１３，図１４に示す第５，第６，第７実施形態の構成にしても良い。
【００８７】
（第５実施形態）
図１２は、第５実施形態に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部の構成を示す電気回路図である。本実施形態では、配置されている部材は上記第４実施形態の図１０に示す回路の構成のうち、ゲートバイアス設定用ＦＥＴ９１１のゲート電極とソース電極とをＭＭＩＣ１１０の内部で接続したものである。この構成により、実装基板１００上でのそれらを接続するための作業が不要となり、かつＭＭＩＣ１１０上のパッドが１箇所減少するので、ＭＭＩＣ１１０のチップサイズを小さくすることができる。
【００８８】
（第６実施形態）
図１３は、第６実施形態に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部の構成を示す電気回路図である。本実施形態では、図１２に示す回路において実装基板１００上に実装されていた固定抵抗器１００２をＭＭＩＣ１１０内に集積し、前段ＦＥＴゲート電圧供給端子と後段ＦＥＴゲート電圧供給端子とをＭＭＩＣ１１０内に集積したものである。この構成により、実装基板１００上でのそれらの実装，接続が不要となり、ＭＭＩＣ１１０上のパッドをさらに２箇所削減することができる。
【００８９】
（第７実施形態）
図１４は、第７実施形態に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部の構成を示す電気回路図である。本実施形態では、図１１に示す回路において実装基板１００上に実装されていた固定抵抗器１００２，１１０１をＭＭＩＣ上に集積し、前段ＦＥＴゲート電圧供給端子と後段ＦＥＴゲート電圧供給端子をＭＭＩＣ内に集積したものである。この構成により、実装基板上でのそれらの実装，接続が不要となり、図１１の構成と比較してＭＭＩＣ上のパッドを３箇所削減することができる。
【００９０】
なお、可変抵抗器１００１はＦＥＴの動作級変更を行うためには実装基板１００上に実装することが必要であるが、例えば上記第４〜第７実施形態ではアイドル電流のばらつきに対するアイドル電流変動を抑制する効果があるため、動作級の変更を行わないのであれば、これを固定抵抗器で構成し実装基板１００に実装するか、あるいはＭＭＩＣ１１０に集積しても良い。
【００９１】
（第８実施形態）
図１５は、第８実施形態に係る二段電力増幅器の構成を示す電気回路図である。本実施形態では、ゲートバイアス回路部をＭＭＩＣ１１０内に集積している。すなわち、動作級の変更をしないことを前提としているので、可変抵抗器は設けていない。そして、ゲートバイアス設定用ＦＥＴ９１１のドレインと接地端子１２５との間に、２つの固定抵抗器１２０１，１２０２を介設し、かつ各固定抵抗器１２０１，１２０２間の信号線に後段ＦＥＴゲート電圧供給端子を接続した構成を有している。
【００９２】
本実施形態では、ゲートバイアス回路部は標準的仕様にしてＭＭＩＣ１１０内に組み込み、ドレインバイアス回路部１０１は上記第１実施形態のように変更可能な構成とすることで、最小限必要な部分のみ実装基板１００上に搭載すればよく、簡素な構成で済む利点がある。
【００９３】
（第９実施形態）
図１６は、第９実施形態に係る二段電力増幅器の構成を示す電気回路図である。本実施形態では、上記第８実施形態と同様にゲートバイアス回路部をＭＭＩＣ１１０内に集積するとともに、上記第４実施形態の図１１に示す構成と同様に、ゲートバイアス設定用ＦＥＴ９１１のソースに固定抵抗器１１０１が挿入されている。したがって、本実施形態では、簡素な構成でアイドル電流のバラツキをより確実に抑制しうる利点がある。
【００９４】
なお、上記第３〜第９の実施形態において、チップサイズは１ｍｍ×２ｍｍである。またデートバイアス設定用ＦＥＴのゲート幅は５０μｍと５μｍの２種である。
【００９５】
【発明の効果】
本発明の電力増幅器によれば、増幅用ＦＥＴのアイドル電流の変動をＦＥＴ，抵抗器及び負の電源を介して自動的に調整しうるように構成したので、工程上のバラツキに起因する特性の変動を可及的に低減し、特性の安定化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態における電力増幅器の構成を示すブロック図である。
【図２】第１実施形態におけるドレインバイアス回路部の電気回路図である。
【図３】第１実施形態におけるゲートバイアス回路部の電気回路図である。。
【図４】第１実施形態における動作周波数可変性を示す周波数特性図である。
【図５】第１実施形態における歩留まり改善性を示す特性分布図である。
【図６】第１実施形態における入力整合回路部、段間整合回路部、出力整合回路部の電気回路図である。
【図７】第２実施形態におけるＭＭＩＣの平面図である。
【図８】第２実施形態におけるＭＭＩＣに含まれるＭＥＳＦＥＴの平面図である。
【図９】第３実施形態における電力増幅器の構成を示すブロック図である。
【図１０】第３実施形態におけるゲートバイアス回路部の電気回路図である。
【図１１】第４実施形態におけるゲートバイアス回路部の電気回路図である。
【図１２】第５実施形態におけるゲートバイアス回路部の電気回路図である。
【図１３】第６実施形態におけるゲートバイアス回路部の電気回路図である。
【図１４】第７実施形態におけるゲートバイアス回路部の電気回路図である。
【図１５】第８実施形態における電力増幅器の構成を示すブロック図である。
【図１６】第９の実施形態における電力増幅器の構成を示すブロック図である。
【符号の説明】
１００  実装基板
１０１  ドレインバイアス回路部
１０２  ゲートバイアス回路部
１１０  ＭＭＩＣ
１１１  入力整合回路部
１１２  前段ＦＥＴ
１１３  段間整合回路部
１１４  後段ＦＥＴ
１１５  出力整合回路部
１１６  ゲートバイアス抵抗器
１１７  ゲートバイアス抵抗器
１２１  前段ＦＥＴドレイン電圧供給端子
１２２  後段ＦＥＴドレイン電圧供給端子
１２３  前段ＦＥＴゲート電圧供給端子
１２４  後段ＦＥＴゲート電圧供給端子
１２５  接地端子
１２６  信号入力端子
１２７  信号出力端子
【図１】
0003559532.tif 000003
【図２】
0003559532.tif 000004
【図３】
0003559532.tif 000005
【図４】
0003559532.tif 000006
【図５】
0003559532.tif 000007
【図６】
0003559532.tif 000008
【図７】
0003559532.tif 000009
【図８】
0003559532.tif 000010
【図９】
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【図１０】
0003559532.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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