(57)【特許請求の範囲】
【請求項１】
データ駆動型情報処理装置であって、
プロセッサ情報および世代情報を含む異なる複数種類の情報を格納するデータパケットを入力するための複数の入力ポートを有し、前記入力ポートのいずれかから入力したデータパケットを送出する入力手段と、
前記入力手段から送出された通常のデータパケットを入力し、所定手順に従って処理し出力データパケットを送出する処理手段と、
前記入力手段から送出された特定のデータパケットに含まれる分岐条件データと分岐先特定データを格納するための分岐条件格納手段と、
前記出力データパケットを出力するための複数の出力ポートを有し、前記処理手段から送出された前記出力データパケットを入力し、該出力データパケット中の情報と前記分岐条件格納手段中の前記分岐条件データとを用いて論理演算し、演算結果と前記分岐先特定データとに基づいて前記出力ポートのいずれかを選択し、選択された出力ポートに該出力パケットを送出する出力処理手段とを備え、
前記分岐条件データは、前記出力パケット中の前記プロセッサ情報および世代情報のうち前記論理演算に用いられるべき情報の種類を指定するための情報指定パラメータと、前記論理演算において前記情報指定パラメータにより指定された種類の前記情報と比較されるべきデータパラメータとを含み、
前記プロセッサ情報により前記データパケットを処理する前記データ駆動型情報処理装置を一意に示し、前記世代情報により前記データパケットが前記データ駆動型情報処理装置に入力する時系列に従う順序を示すことを特徴とする、データ駆動型情報処理装置。
【請求項２】
前記入力手段は、前記入力ポートのいずれかから入力したデータパケットを対応の入力ポート情報を付与しながら送出するポート情報付与入力手段を含み、
前記分岐条件データは、前記データパラメータを、前記入力ポート情報のそれぞれに対応して個別に含むことを特徴とする、請求項１に記載のデータ駆動型情報処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はデータ駆動型情報処理装置に関し、特に、複数の情報処理装置を接続して同時に処理を実行する場合に複数の処理装置のデータ経路による接続を容易に設定・変更できるデータ駆動型情報処理装置に関する。
【０００２】
【従来の技術】
データ駆動型情報処理装置（以下、データ駆動型プロセッサと呼ぶ）では、「ある処理に必要なデータがすべて揃い、かつ、その処理に必要な演算処理などの資源が割当てられたときに処理を行なう」という単純な規則に従って処理が並列に進行する。
【０００３】
図１８は、従来の映像信号処理向きデータ駆動型情報処理システムのブロック構成図である。同様のシステム構成が、文献「動的データ駆動型プロセッサによる並列処理方式の検討」（情報処理学会主催のマイクロコンピュータアーキテクチャシンポジウム（１９９１年１１月１２日）において発行）に示されている。
【０００４】
図１８のシステムはデータ駆動型プロセッサ１および画像メモリ部１１を含み、画像メモリ部１１はさらにメモリインタフェース２および画像メモリ３を含む。プロセッサ１は入力ポートＩＡ，ＩＢおよびＩＶを有し、さらに出力ポートＯＡ，ＯＢおよびＯＶを含む。
【０００５】
入力ポートＩＡおよびＩＢには伝送路７および８がそれぞれ接続されて処理されるべき映像信号が与えられる。入力ポートＩＶには伝送路５が接続されて画像メモリ部１１におけるメモリ３のアクセス結果が与えられる。出力ポートＯＡおよびＯＢは伝送路９および１０をそれぞれ接続し該システムにおける処理結果データを送出する。出力ポートＯＶは伝送路４を接続し画像メモリ部１１をアクセスするためのデータを送出する。さらに、メモリインタフェース２と画像メモリ３とはメモリアクセス制御線６を介して接続される。なお、伝送路４，５，７〜１０を介して伝送されるデータはデータパケットである。
【０００６】
図１９は従来およびこの発明の実施例に適用されるデータパケットのフィールド構成図である。データパケットは、プロセッサ１内での処理の内容を示す命令コードＣ、該データパケットが処理されるべきシステム内のデータ駆動型プロセッサを一意に指定するためのプロセッサ番号Ｐｅ♯、処理されるプロセッサ上で実行されるべき命令を一意に指定するためのノード番号Ｎ，図１８のデータ伝送路７あるいは８よりプロセッサ１に対して入力される時点において、入力時系列の順序に従って付けられている識別子であり、プロセッサ１においてはデータの待合せの際に利用され、メモリインタフェース２に対しては画像メモリ３に対するアドレスとしての意味を持つ世代番号ｇｅｎ♯およびデータＤを含む。
【０００７】
図１８に戻って、データ処理時、入力時間順序に従って割当てられた世代番号ｇｅｎ♯を持つ入力パケットが入力ポートＩＡあるいはＩＢを介して時系列的にプロセッサ１に与えられる。プロセッサ１には予め映像処理のためのデータフロープログラムが記憶されており、プログラム１は与えられるデータパケットの内容をプログラムに基づいて処理し、処理結果を格納したデータパケットを出力ポートＯＡおよびＯＢのいずれか一方を介して送出する。プロセッサ１の出力ポートＯＶを介して画像メモリ部１１に送出されるデータパケットは、画像メモリ３に対するアクセス（画像メモリ３に記憶されたデータの参照／更新など）要求を格納する。メモリインタフェース２は、このアクセス要求を受取るとメモリアクセス制御線６を介して画像メモリ３に対しアクセスを行なった後、その結果データを格納したデータパケットを伝送路５を介してプロセッサ１の入力ポートＩＶに与える。プロセッサ１は入力ポートＩＶを介して与えられたデータパケットを受取り、プログラムに基づいて処理を続行する。
【０００８】
図２０は、従来の映像処理向きデータ駆動型プロセッサ１のブロック構成図である。図においてプロセッサ１は、その入力段に入力ポートＩＡおよびＩＢが接続される入力処理部１７、合流部１２、予め記憶されたデータフロープログラムに基づいて処理を実行する本体処理部１３、分岐部１４、その出力段に出力ポートＯＡおよびＯＢが接続されて分岐制御パラメータレジスタ群１８の内容に従って出力動作する出力処理部１５およびネットワークを組むシステム内で該プロセッサ１を一意に識別するための自プロセッサ識別番号ＰＥ♯を記憶するＰＥ♯レジスタ１６を含む。さらにレジスタ群１８は分岐比較マスクパラメータＲＭを格納するためのＲＭ格納レジスタＲ２および分岐比較データパラメータＲＤを格納するためのＲＤ格納レジスタＲ３を含む。
【０００９】
入力処理部１７はＩＡおよびＩＢポートを介して入力されるデータパケットを受取り、該入力パケット中のプロセッサ番号Ｐｅ♯とＰＥ♯レジスタ１６中の自プロセッサ識別番号ＰＥ♯とを比較し、一致すれば該入力パケットを自プロセッサ宛のパケットと判断し、合流部１２に送出する。一致しなければ該入力パケットを他のプロセッサ宛のパケットと判断し、出力処理部１５に送出する。
【００１０】
合流部１２は入力データパケットを合流させ本体処理部１３に送出する。
本体処理部１３は、与えられるデータパケットを入力し予め記憶されたデータフロープログラムに従って処理する。もし、画像メモリ３に対するアクセス処理が生じた場合は、処理部１３はＯＶポートを介して画像メモリ部１１へデータパケットを送出し、メモリ３のアクセスが行なわれた後に、ＩＶポートを介して被処理パケットを受取る。
【００１１】
分岐部１４は本体処理部１３から出力されるデータパケットを入力し、入力処理部１７と同様に該入力データパケットのプロセッサ番号Ｐｅ♯とＰＥ♯レジスタ１６の自プロセッサ識別番号ＰＥ♯とを比較し、一致すれば該入力データパケットを合流部１２に与え、一致しなければ該入力データパケットを出力処理部１５に与える。
【００１２】
出力処理部１５は、与えられるデータパケットを入力し、該入力データパケット中のプロセッサ番号Ｐｅ♯あるいは世代番号ｇｅｎ♯を参照し、予め分岐制御パラメータレジスタ群１８中のパラメータＲＭおよびＲＤによって設定された分岐条件に従って、該入力パケットをＯＡポートおよびＯＢポートのいずれか一方に排他的に送出する。
【００１３】
特開平６−１６２２２８号公報に示されるデータフロープロセッサ装置では、分岐制御パラメータとしてＩＤパラメータ、分岐比較データパラメータおよび分岐比較マスクパラメータの３種のパラメータが用意されている。このうち、ＩＤパラメータは、図２０のＰＥ♯レジスタ１６の内容と同等であり、分岐比較データパラメータおよび分岐比較マスクパラメータは分岐制御パラメータレジスタ群１８の分岐比較データパラメータＲＤと分岐比較マスクパラメータＲＭの２種類と同じである。特開平６−１６２２２８号公報に開示の技術に従えば、出力処理部１５の分岐条件は次式で表わされる。
【００１４】
（ＲＭ．ａｎｄ．Ｐｅ♯）．ｅｘｏｒ．（ＲＭ．ａｎｄ．ＲＤ）  …（１）
ただし、ＲＭおよびＲＤのそれぞれは、分岐比較マスクパラメータレジスタＲ２および分岐比較データパラメータレジスタＲ３に格納されている値である。また、Ｐｅ♯は出力処理部１５に対する該入力パケット中のプロセッサ番号Ｐｅ♯である。さらに、演算子ａｎｄおよびｅｘｏｒはそれぞれビットごとの論理積およびビットごとの排他的論理和を表わす。
【００１５】
式（１）の結果が０の場合、すなわちｅｘｏｒ演算に対する被演算子（ＲＭ．ａｎｄ．Ｐｅ♯）と（ＲＭ．ａｎｄ．ＲＤ）とが一致した場合は、出力処理部１５に対する該入力パケットはＯＡポートに出力され、式（１）の結果が０でない場合、すなわちｅｘｏｒ演算に対する被演算子（ＲＭ．ａｎｄ．Ｐｅ♯）と（ＲＭ．ａｎｄ．ＲＤ）が不一致の場合は、出力処理部１５に対する該入力パケットはＯＢポートに送出される。
【００１６】
また、特願平５−３３００８６号に開示の技術では、分岐条件を決定するパラメータとして、出力処理部１５に対する該入力データパケット中のプロセッサ番号Ｐｅ♯ではなく、世代番号ｇｅｎ♯を用いる例が示されている。特願平５−３３００８６号に開示の図２に従えば、分岐条件は次式で表わされる。
【００１７】
（ＲＭ．ａｎｄ．ｇｅｎ♯）．ｅｘｏｒ．ＲＤ  …（２）
ただし、ＲＭおよびＲＤのそれぞれは分岐比較マスクパラメータレジスタＲ２および分岐比較データパラメータレジスタＲ３に格納されている値である。また、ｇｅｎ♯は出力処理部１５に対する該入力パケット中の世代番号である。さらに、演算子ａｎｄおよびｅｘｏｒのそれぞれはビットごとの論理積およびビットごとの排他的論理和を表わす。
【００１８】
式（２）の結果が０の場合は、出力処理部１５に対する該入力パケットはＯＡポートに送出され、式（２）の結果が０でない場合は、出力処理部１５に対する該入力パケットはＯＢポートに送出される。式（１）と比較して分岐比較データパラメータＲＤに対してマスク処理（分岐比較マスクパラメータＲＭとの論理積）が行なわれていないが、式（１）と式（２）との間で本質的な差はない。
【００１９】
図２１は、従来の映像処理向きデータ駆動型プロセッサ１を４台用いたシステムの第１の構成を示す図である。図２１のシステム中の４台のプロセッサ１のそれぞれには、各プロセッサを一意に識別するための識別番号ＰＥ♯０、ＰＥ♯１、ＰＥ♯２およびＰＥ♯３がそれぞれ割当てられる。これらの識別番号０〜３は、それぞれのプロセッサ１のＰＥ♯レジスタ１６に格納されている。以下、各プロセッサ１に割当てられた識別番号を用いて各プロセッサを特定しながら説明する。
【００２０】
図２１のシステムでは、どのプロセッサからも他の任意のプロセッサにデータパケットを与えることができるようにネットワークが組まれている。たとえばプロセッサＰＥ♯０からプロセッサＰＥ♯１にデータパケットを与えるには、プロセッサＰＥ♯０の出力ポートＯＡからプロセッサ番号Ｐｅ♯をプロセッサＰＥ♯１の識別番号（１）に設定したデータパケットを出力する。該データパケットは、一旦プロセッサＰＥ♯３の入力ポートＩＡに与えられ、その後プロセッサＰＥ♯３の出力ポートＯＡから出力され、プロセッサＰＥ♯１の入力ポートＩＡに与えられる。
【００２１】
このようなネットワークを構成するには、各プロセッサの分岐制御パラメータレジスタの１８の内容を前述の式（１）に基づいて、たとえば図２１のパラメータＲＭおよびＲＤに示すように設定すればよい。すなわち、プロセッサＰＥ♯０の出力分岐条件では出力データパケット中のプロセッサ番号Ｐｅ♯の最下位ビットが１であれば該パケット出力ポートＯＡに送出し、それ以外の場合は出力ポートＯＢに送出する。また、プロセッサＰＥ♯１の出力分岐条件では出力データパケット中のプロセッサ番号Ｐｅ♯の最下位ビットが０であれば該パケットを出力ポートＯＡに送出し、それ以外の場合は出力ポートＯＢに送出する。さらに、プロセッサＰＥ♯２およびプロセッサＰＥ♯３の出力分岐条件では、どちらも出力データパケット中のプロセッサ番号Ｐｅ♯が０〜３であれば出力ポートＯＡに送出し、それ以外の場合は出力ポートＯＢに送出する。
【００２２】
図２２は、従来の映像処理向きデータ駆動型プロセッサ１を１台用いてデータ分類処理を行なう第１のシステム構成図である。このシステム中のプロセッサ１には、識別番号ＰＥ♯０が割当てられている。プロセッサＰＥ♯０の入力ポートＩＡには、データパケットが時系列的に順次入力されており、入力データパケットのそれぞれには、入力時系列の順序に従って世代番号ｇｅｎ♯が付与されている。
【００２３】
このとき、プロセッサＰＥ♯０の入力ポートＩＡに入力されたデータパケットを世代番号ｇｅｎ♯に従って出力ポートを切換えることを考える。もし、該入力データパケットの世代番号ｇｅｎ♯が偶数の場合は出力ポートＯＡに送出し、奇数の場合は出力ポートＯＢに送出するように設定が所望された場合は、式（２）に基づいて、たとえば図２２のパラメータＲＭおよびＲＤを対応の各レジスタに設定すればよい。この設定によれば、プロセッサＰＥ♯０の出力分岐条件では出力データパケットは、その世代番号ｇｅｎ♯の最下位ビットが０（世代番号ｇｅｎ♯が偶数）であれば出力ポートＯＡに送出され、それ以外（世代番号ｇｅｎ♯が奇数）であれば出力ポートＯＢに送出される。
【００２４】
【発明が解決しようとする課題】
図２１および図２２に示された従来の映像処理向きデータ駆動型プロセッサ１は、同様の分岐条件設定機構を持っているが、分岐条件を判断する際の参照値が異なる。特開平６−１６２２２８号公報に開示の技術に基づく図２１の場合は出力データパケット中のプロセッサ番号Ｐｅ♯が参照され、特願平５−３３００８６号に開示の技術に基づく図２２の場合は出力データパケット中の世代番号ｇｅｎ♯が参照される。したがって、図２１および図２２のシステムを構築する場合、それぞれ分岐条件設定機構の異なるプロセッサを個々に準備する必要があり、プロセッサ開発費用の増大を招くという問題が生じる。
【００２５】
図２３は、従来の映像処理向きデータ駆動型プロセッサ１を４台用いたシステムの第２の構成を示す図である。図２１と同じ物理的な接続構造を持ったシステムを用いて、図２３に示されるような４個のプロセッサを直列に接続したネットワーク構成をとることも可能である。図２３の場合、細い実線で示されたデータ伝送路は物理的には接続されているが、データ伝送路としては使用されない。この場合の各プロセッサの分岐制御パラメータレジスタ群１８は、たとえば図２３のパラメータＲＭおよびＲＤに示されるように設定することが考えられる。すなわち、プロセッサＰＥ♯０、ＰＥ♯１およびＰＥ♯３の出力分岐条件では、出力データパケットを、そのプロセッサ番号Ｐｅ♯の値にかかわらず出力ポートＯＡに送出し、出力ポートＯＢには送出しない。
【００２６】
一方、プロセッサＰＥ♯２ではデータパケットをシステム外に送出するために出力データパケットをその中のプロセッサ番号Ｐｅ♯の値にかかわらず出力ポートＯＢに送出するように設定することが要求されるが、従来の分岐制御パラメータレジスタ群１８を用いた場合はこのような設定は不可能である。したがって、プロセッサＰＥ♯２の分岐条件は、出力データパケットをそのプロセッサ番号Ｐｅ♯のすべてのビットが１の場合（プロセッサ識別番号ＰＥ♯のビット幅を９ビットとした場合５１１）のみ出力ポートＯＡに送出し、それ以外の場合は出力ポートＯＢに送出するよう設定される。
【００２７】
このような分岐制御パラメータレジスタ群１８の設定では、もし、プロセッサＰＥ♯２に対してプロセッサ番号Ｐｅ♯のすべてのビットが１であるデータパケットが入力ポートＩＡに入力された場合、プロセッサＰＥ♯２の出力ポートＯＡから出力され、プロセッサＰＥ♯０の入力ポートＩＢに与えられる。図２３に示される分岐制御パラメータレジスタ群１８の設定では、該データパケットはその後、プロセッサＰＥ♯０→ＰＥ♯３→ＰＥ♯１を経由して再びプロセッサＰＥ♯２のＩＡポートに与えられるため、無限に図２３のシステム内を巡回して、システム外部に出力されなくなるという問題が生じる。
【００２８】
図２４は従来の映像処理向きデータ駆動型プロセッサを用いてデータ分類処理を行なう第２のシステム構成を示す図である。図２２に示されたシステム構成では、プロセッサＰＥ♯０の入力ポートＩＡにだけデータパケットが与えられていたが、図２４では入力ポートＩＢにも同時にデータパケットが与えられる。図２４では、プロセッサＰＥ♯０の入力ポートＩＡからの入力データパケットに対しては、図２２と同様に出力データパケット中の世代番号ｇｅｎ♯の最下位ビットが０（世代番号ｇｅｎ♯が偶数）があれば該データパケットを出力ポートＯＡに送出し、それ以外（世代番号ｇｅｎ♯が奇数）の場合は該データパケットを出力ポートＯＢに送出し、入力ポートＩＢからの入力データパケットに対しては図２２とは逆に出力データパケットをその世代番号ｇｅｎ♯が奇数であれば出力ポートＯＡに送出し偶数であれば出力ポートＯＢに送出するような分岐条件設定が所望される。しかし、従来の分岐制御パラメータレジスタ群１８を用いた設定では、データパケット中の世代番号ｇｅｎ♯を操作しなければ図２４で所望されるような設定は不可能である。
【００２９】
図２５（ａ）および（ｂ）は図２４に示されるシステムにおいて、従来の映像処理向きデータ駆動型プロセッサを用いて世代番号変換を行なったうえで所望のデータ分類処理を行なうためのデータフローグラフが示される。入力ポートＩＡから入力されるデータパケットは、図２０の入力処理部１７および合流部１２を通過して本体処理部１３で、図２５に示されるデータフローグラフに基づいて世代番号変換処理を受ける。
【００３０】
フローグラフ中のＳＷＧＥＮＡＮＤ命令はデータパケット中の世代番号ｇｅｎ♯と定数値（図２５の例では１）とのビットごとの論理積をとり、その結果が０であれば該データパケットを左側の出力に流し、０でなければ該データパケットを右側の出力に流す。また、フローグラフ中のＧＥＮＭＵＬ命令はデータパケット中の世代番号ｇｅｎ♯と定数値（図２５の例では２）との積をとって、その結果で該データパケットの世代番号ｇｅｎ♯を更新する。また、フローグラフ中のＧＥＮＡＤＤ命令はデータパケット中の世代番号ｇｅｎ♯と定数値（図２５の例では１）との和をとって、その結果で該データパケットの世代番号ｇｅｎ♯を更新する。
【００３１】
したがって、図２４の入力ポートＩＡより入力されたデータパケットは、図２５（ａ）のフローグラフに従って世代番号が偶数のものは世代番号が２倍され、奇数のものは２倍されたうえでさらに１を加えられる。一方、プロセッサＰＥ♯０の入力ポートＩＢより入力されるデータパケットは、図２５（ｂ）のフローグラフに従って世代番号ｇｅｎ♯が奇数のものは世代番号ｇｅｎ♯が２倍され、偶数のものは２倍されたうえでさらに１を加えられる。
【００３２】
これらの世代番号変換を受けたデータパケットは図２０の分岐部１４をとおり出力処理部１５に与えられる。出力処理部１５は、図２４に示す分岐制御パラメータレジスタ群１８の設定内容に従って、データパケット中の変換後の世代番号ｇｅｎ♯の最下位ビットが０、すなわち偶数であれば該パケットを出力ポートＯＡに送出し、それ以外の場合、すなわち奇数の場合は出力ポートＯＢに送出する。この結果、出力データパケットの世代番号ｇｅｎ♯は変更されているが、図２４で所望されたデータの分類出力が可能になる。しかしながら、データパケットの分類を行なうためだけにプロセッサを用いるのはプロセッサの処理能力を有効利用する観点から望ましいことではない。
【００３３】
それゆえにこの発明の目的は、複数のデータ駆動型情報処理装置を相互に接続してデータを入出力しながら処理を同時に実行する場合に、データ中の各情報に応じて装置間のデータの経路を容易に設定および変更できるデータ駆動型情報処理装置を提供することである。
【００３４】
この発明の他の目的は、複数のデータ駆動型情報処理装置を相互に接続してデータを入出力しながら処理を同時に実行する場合に、装置開発に関するコストを抑制して、装置間のデータの経路を容易に設定および変更できるデータ駆動型情報処理装置を提供することである。
【００３５】
この発明のさらなる他の目的は、複数のデータ駆動型情報処理装置を相互に接続してデータを入出力しながら処理を同時に実行する場合に、装置におけるプログラム処理を必要とせずに装置間のデータの経路を容易に設定および変更できるデータ駆動型情報処理装置を提供することである。
【００３６】
【課題を解決するための手段】
請求項１に記載のデータ駆動型情報処理装置は、プロセッサ情報および世代情報を含む異なる複数種類の情報を格納するデータパケットを入力するための複数の入力ポートを有し、これら入力ポートのいずれかから入力したデータパケットを送出する入力手段と、この入力手段から送出された通常のデータパケットを入力し、所定手順に従って処理し出力データパケットを送出する処理手段と、入力手段から送出された特定のデータパケットに含まれる分岐条件データと分岐先特定データを格納するための分岐条件格納手段と、前述の処理手段から送出された出力データパケットを入力し、該出力データパケット中の情報と前述の分岐条件格納手段中の分岐条件データとを用いて論理演算し、演算結果と分岐先特定データとに基づいて出力ポートのいずれかを選択し、選択された出力ポートに該出力パケットを送出する出力処理手段とを備える。
前述の分岐条件データは、出力パケット中のプロセッサ情報および世代情報のうち前述の論理演算に用いられるべき情報の種類を指定するための情報指定パラメータと、論理演算において情報指定パラメータにより指定された種類の情報と比較されるデータパラメータとを含む。そして、プロセッサ情報によりデータパケットが処理されるべきデータ駆動型情報処理装置が一意に示されて、世代情報によりデータパケットがデータ駆動型情報処理装置に入力する時系列に従う順番が示される。
【００３８】
請求項２に記載のデータ駆動型情報処理装置は、請求項１に係る装置の入力手段が入力ポートのいずれかから入力したデータパケットを対応の入力ポート情報を付与しながら送出するポート情報付与入力手段を含み、前述の分岐条件データはデータパラメータを入力ポート情報のそれぞれに対応して個別に含むことを特徴とする。
【００３９】
【作用】
請求項１に記載のデータ駆動型情報処理装置では、分岐条件格納手段に分岐条件データと分岐先特定データとが格納されて、データパケット出力時には出力処理手段は、出力データパケット中の情報指定パラメータにより選択された情報とデータパラメータを用いた比較による論理演算をし、この演算結果と分岐先特定データとを用いて出力ポートを選択する。
【００４０】
このデータ駆動型情報処理装置では、分岐条件データと分岐先特定データとを用いて出力パケット送出のための出力ポートが段階的に選択されて決定される。
【００４１】
請求項２に記載のデータ駆動型情報処理装置では、請求項１に係る装置においてポート情報付与入力手段により出力パケットにはそれが入力された入力ポート情報が付与されて、分岐条件データは、データパラメータを入力ポート情報のそれぞれに対応して個別に含むので、出力処理手段における出力ポート選択時に出力データパケットは、その入力ポートに対応のデータパラメータにより出力ポートが選択される。
【００４２】
【実施例】
以下、この発明の実施例について図面を参照し詳細に説明する。
【００４３】
図１はこの発明の第１実施例によるデータ駆動型プロセッサのブロック構成図である。図１のプロセッサ１００と図２０に示された従来のプロセッサ１とを比較し異なる点は、図１のプロセッサ１００が図２０のプロセッサ１の分岐制御パラメータレジスタ群１８を参照する出力処理部１５に代替して分岐制御パラメータレジスタ群２８を参照する出力処理部２５を設けた点にある。その他は従来と同様であるので、ここでは分岐制御パラメータレジスタ群２８を参照する出力処理部２５の動作について説明する。
【００４４】
分岐制御パラメータレジスタ群２８には、従来のＲＭ格納レジスタＲ２およびＲＤ格納レジスタＲ３に加えて、プロセッサ番号／世代番号指定パラメータＰ／Ｇを格納するためのＰ／ＧレジスタＲ１が含まれる。パラメータＰ／Ｇが１の場合、出力処理部２５は出力データパケット中のプロセッサ番号Ｐｅ♯を参照してパラメータＲＭおよびＲＤに基づき分岐条件を式（１）を用いて判定する。また、パラメータＰ／Ｇが０の場合、出力処理部２５は出力データパケット中の世代番号ｇｅｎ♯を参照してパラメータＲＭおよびＲＤに基づき分岐条件を式（１）を用いて判定する。
【００４５】
図１９に示されたデータパケットのフィールド構成によれば、プロセッサ番号Ｐｅ♯は９ビット幅、世代番号ｇｅｎ♯は２４ビット幅を有するが、レジスタＲ２およびＲ３のそれぞれのビット幅は２４ビットである必然性はなく、プロセッサ開発費用との兼ね合いで妥当なビット幅を設定すればよい。もし、レジスタＲ２およびＲ３のそれぞれのビット幅を９ビットとした場合は、データパケット中の世代番号ｇｅｎ♯のフィールドの下位９ビットを分岐条件判定時に参照するような方法が可能である。
【００４６】
また、図１のデータ駆動型プロセッサの他の実施例として、パラメータＰ／Ｇに代替して出力データパケットのどのビット位置からデータパケットの内容を参照するかという情報を分岐制御パラメータレジスタ群２８に格納してもよい。たとえば、データパケット中のプロセッサ番号Ｐｅ♯を参照したければ、分岐制御パラメータレジスタ群に４２（図１９を参照すれば、プロセッサ番号Ｐｅ♯の最下位ビットはデータパケットの４２ビット目に相当する）という数値を格納しておき、出力処理部２５で出力データパケット中の４２ビット目から上位ビットを参照して分岐条件を判定する。また同様に、世代番号ｇｅｎ♯を参照したければ、分岐制御パラメータレジスタ群２８に１２（図１９を参照すれば、世代番号ｇｅｎ♯の最下位ビットはデータパケットの１２ビット目に相当する）という数値を格納しておけばよい。この構成であれば、プロセッサ番号Ｐｅ♯や世代番号ｇｅｎ♯だけでなく、出力データパケット中の任意のデータフィールドの内容を分岐条件判定時に参照することができる。
【００４７】
図２は、図１の分岐制御パラメータレジスタ群２８に適用される初期化パケットのフィールド構成図である。図２の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、プロセッサ番号／世代番号指定パラメータＰ／Ｇ、パラメータＲＭおよびＲＤを格納する。このパケットを用いた初期化に先立って、レジスタ群２８中の各レジスタの内容は０に設定されているとする。まず、この初期化パケットが入力されると、該入力パケットの内容がレジスタ群２８の対応する各レジスタに設定された後、該入力パケットは消去される。その後、再度該パケットが入力されると各レジスタの内容は再設定（上書き）される。したがって、この初期化パケットを用いれば、該プロセッサのパケット出力に関する分岐条件を任意に設定・変更できる。
【００４８】
図３は、この発明の第２実施例によるデータ駆動型プロセッサのブロック構成図である。図３のプロセッサ１０１と図１のプロセッサ１とを比較し異なる点は、図３のプロセッサ１０１が図１のプロセッサ１の分岐制御パラメータレジスタ群２８を参照する出力処理部２５に代替して分岐制御パラメータレジスタ群３８を参照する出力処理部３５を設けた点にある。その他は、図１のそれと同様であるので、ここでは分岐制御パラメータレジスタ群３８を参照する出力処理部３５の動作について説明する。
【００４９】
分岐制御パラメータレジスタ群３８にはＲＭ格納レジスタＲ２およびＲＤ格納レジスタＲ３に加えて、出力処理部３５で分岐条件が一致した場合に出力ポートＯＡおよびＯＢのいずれのポートにパケットを出力するかを指定するための一致時出力先指定パラメータＡ／Ｂを格納するためのＡ／Ｂ格納レジスタＲ４が含まれる。
【００５０】
パラメータＡ／Ｂが１の場合、出力処理部３５は出力データパケットの内容、この場合はプロセッサ番号Ｐｅ♯を参照して判定した分岐条件が一致した場合、すなわち式（１）の結果が０の場合、該出力データパケットを出力ポートＯＡに送出し、一致しない場合、すなわち式（１）の結果が０でない場合、該出力データパケットを出力ポートＯＢに送出する。
【００５１】
また、パラメータＡ／Ｂが０の場合、出力データパケットの内容、この例の場合はプロセッサ番号Ｐｅ♯を参照して判定した分岐条件が一致した場合、すなわち式（１）の結果が０の場合、該出力データパケットを出力ポートＯＢに送出し、一致しない場合、すなわち式（１）の結果が０でない場合、該出力データパケットを出力ポートＯＡに送出する。
【００５２】
図４に図２３で示されたシステム構成を、図３のデータ駆動型プロセッサ１０１を用いて再構築した構成図を示す。図４において、プロセッサＰＥ♯０、ＰＥ♯１およびＰＥ♯３は、分岐条件一致時に出力ポートＯＡに出力するよう設定されるので、レジスタＲ４には１が設定され、レジスタＲ２およびＲ３のそれぞれの設定は図２３のそれらと同様である。一方、プロセッサＰＥ♯２は、出力データパケットをその内容にかかわらず出力ポートＯＢに送出したいため、レジスタＲ４に０を設定し、レジスタＲＭおよびＲＤのそれぞれに０を設定している。この設定により、プロセッサＰＥ♯２は出力データパケットをその内容にかかわらず、常に出力ポートＯＢから送出する。
【００５３】
図５は、図３の分岐制御パラメータレジスタ群３８に適用される初期化パケットのフィールド構成図である。図５の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、一致時出力先指定パラメータＡ／Ｂ、パラメータＲＭおよびＲＤを格納する。このパケットを用いたレジスタ群３８の初期化およびデータ設定は前述した図２のレジスタ群２８と同様に行なわれるので、図３のプロセッサ１０１のパケット出力に関する分岐条件を任意に設定・変更できる。
【００５４】
図６はこの発明の第３実施例によるデータ駆動型プロセッサのブロック構成図である。図６のプロセッサ１０２は入力データパケットに関するＩＤ付与部４７１を含む入力処理部４７および分岐制御パラメータレジスタ群４８を参照する出力処理部４５を含む。その他の構成とそれらの動作は前述した図１または図３のプロセッサと同様であるので、ここでは入力処理部４７と出力処理部４５の動作について説明する。
【００５５】
分岐制御パラメータレジスタ群４８は入力ポートＩＡ時分岐比較マスクパラメータＲＭＡを格納するＲＭＡ格納レジスタＲ２ａ、入力ポートＩＢ時分岐比較マスクパラメータＲＭＢを格納するＲＭＢ格納レジスタＲ２ｂ、入力ポートＩＡ時分岐比較データパラメータＲＤＡを格納するＲＤＡ格納レジスタＲ３ａおよび入力ポートＩＢ時分岐比較データパラメータＲＤＢを格納するＲＤＢ格納レジスタＲ３ｂを含む。パラメータＲＭＡおよびＲＤＡは出力パケットが入力ポートＩＡから入力された場合に分岐条件判定のために出力処理部４５により参照される値であり、パラメータＲＭＢおよびＲＤＢは逆に入力ポートＩＢから入力された場合に分岐条件判定のために出力処理部４５により参照される値である。
【００５６】
図７に、図６のデータ駆動型プロセッサ内部におけるデータパケットのフィールド構成が示される。図７のデータパケットは図１９のデータパケットの内容に追加して１ビット幅の入力ポート識別子ＩＤを格納する。入力ポート識別子ＩＤは、入力処理部４７に入力されるデータパケットに対して、ＩＤ付与部４７１により付与される。たとえば、入力データパケットがプロセッサの入力ポートＩＡから入力された場合は入力ポート識別子ＩＤに１が付与され、入力ポートＩＢから入力された場合は０が付与される。入力ポート識別子ＩＤが付与されたデータパケットは入力処理部４７から出力され、合流部４２、本体処理部４３および分岐部４４などを通過した後、出力処理部４５に到達するが、合流部４２、本体処理部４３および分岐部４４ではデータパケット中の入力ポート識別子ＩＤは保存される。
【００５７】
出力処理部４５に到達した出力データパケットは、出力処理部４５で分岐制御レジスタ群４８の内容を参照しながら分岐条件が判定され、出力ポートＯＡおよびＯＢのいずれか一方から出力される。このとき、出力処理部４５は与えられた出力データパケット中の入力ポート識別子ＩＤを参照し、分岐制御パラメータレジスタ群４８にそれぞれ２組用意されているパラメータＲＭおよびＲＤのどちらの組のパラメータを使用するかを判断する。たとえば、該出力データパケット中の入力ポート識別子ＩＤが１の場合はパラメータＲＭＡおよびＲＤＡが参照され、入力ポート識別子ＩＤが０の場合はパラメータＲＭＢおよびＲＤＢが参照される。参照されるパラメータは複数組あるが、どの組のパラメータを参照するかを決定した後の分岐条件の判定は従来と同様である。
【００５８】
図６に示されるブロック構成図では、入出力ポートはそれぞれ２個であるが、３個以上の場合は入力ポート数に対応してデータパケット中の入力ポート識別子ＩＤのビット幅を広げ、かつ分岐制御パラメータレジスタ群４８に準備されるパラメータＲＭおよびＲＤの組を増やすことにより対応可能である。
【００５９】
なお、出力処理部４５から出力データパケットを送出するときに、該出力データパケットはその入力ポート識別子ＩＤが捨てられて図１９に示されるフィールド構成に戻される。
【００６０】
図８に図２４に示されたシステム構成を図６のデータ駆動型プロセッサ１０２を用いて再構築したシステム構成図を示す。図８において、プロセッサＰＥ♯０の入力ポートＩＡより入力されたデータパケットに対して、偶数世代番号ｇｅｎ♯のものを出力ポートＯＡに送出し、奇数世代番号ｇｅｎ♯のものを出力ポートＯＢに送出するようにパラメータＲＭＡおよびＲＤＡが設定されている。また、プロセッサＰＥ♯０の入力ポートＩＢより入力されたデータパケットに対して、奇数世代番号ｇｅｎ♯のものを出力ポートＯＡに送出し、偶数世代番号ｇｅｎ♯のものを出力ポートＯＢに送出するようにパラメータＲＭＢおよびＲＤＢが設定されている。
【００６１】
図９は、図６の分岐制御パラメータレジスタ群４８に適用される初期化パケットのフィールド構成図である。図６の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、パラメータＲＭＡ，ＲＭＢ，ＲＤＡおよびＲＤＢを格納する。このパケットを用いたレジスタ群４８の初期化を含むデータ設定は図１のレジスタ群２８と同様に行なわれるので、図６のプロセッサ１０２のパケット出力に関する分岐条件は任意に設定・変更される。
【００６２】
図１０は、この発明の第４の実施例によるデータ駆動型プロセッサのブロック構成図である。図１０のプロセッサ１０３は図１のプロセッサ１００の分岐制御パラメータレジスタ群２８を参照する出力処理部２５に代替して分岐制御パラメータレジスタ群５８を参照する出力処理部５５を備える。図１０のプロセッサのその他の構成は図１のそれと同様である。
【００６３】
分岐制御パラメータレジスタ群５８には、パラメータＲＭＡを格納するレジスタＲ２ａ、パラメータＲＤＡを格納するレジスタＲ２ｂ、パラメータＰ／Ｇを格納するレジスタＲ１およびパラメータＡ／Ｂを格納するレジスタＲ４を含む。
【００６４】
図１０のプロセッサ１０３は図１と図３のプロセッサの出力処理に関する特徴を有する。出力処理部５５は与えられる出力パケットのプロセッサ番号ＰＥ♯および世代番号ｇｅｎ♯のいずれか一方をレジスタＲ１中のパラメータＰ／Ｇに従って参照し、参照された値とレジスタＲ２ａおよびＲ３ａ中のパラメータＲＭＡおよびＲＤＡとを式（１）および（２）のいずれか一方を用いて処理し、その結果値とレジスタＲ４中のパラメータＡ／Ｂとに従って該出力パケットをポートＯＡおよびＯＢのいずれか一方に送出する。
【００６５】
図１１は、図１０の分岐制御パラメータレジスタ群５８に適用される初期化パケットのフィールド構成図である。図１１の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、パラメータＡ／Ｂ、Ｐ／Ｇ、ＲＭＡおよびＲＤＡを格納する。このパケットを用いたレジスタ群５８の初期化を含むデータ設定は図１のレジスタ群２８と同様に行なわれるので、図１０のプロセッサ１０３のパケット出力に関する分岐条件は任意に設定・変更される。
【００６６】
図１２は、この発明の第５の実施例によるデータ駆動型プロセッサのブロック構成図である。図１２のプロセッサ１０４は図６のプロセッサ１０２の分岐制御パラメータレジスタ群４８を参照する出力処理部４５に代替して分岐制御パラメータレジスタ群６８を参照する出力処理部６５を含む。図１２のプロセッサのその他の構成は図６のそれと同様である。
【００６７】
分岐制御パラメータレジスタ群６８にはパラメータＲＭＡ、ＲＤＡ、ＲＭＢおよびＲＤＢをそれぞれ格納するレジスタＲ２ａ、Ｒ３ａ、Ｒ２ｂおよびＲ３ｂに加えてパラメータＰ／Ｇを格納するレジスタＲ１を含む。
【００６８】
図１２のプロセッサ１０４は図１のプロセッサ１００と図６のプロセッサ１０２の出力処理に関する特徴を有する。出力処理部６５は与えられる出力パケットのプロセッサ番号Ｐｅ♯および世代番号ｇｅｎ♯のいずれか一方をレジスタＲ１中のパラメータＰ／Ｇに従って参照し、参照された値と該出力パケット中の入力ポート識別子ＩＤで決定される２組のパラメータＲＭおよびＲＤのいずれか一方の組のパラメータとを式（１）および（２）のいずれか一方に従って処理し、処理結果値に従って該出力パケットを出力ポートＯＡおよびＯＢのいずれか一方に送出する。
【００６９】
図１３は、図１２の分岐制御パラメータレジスタ群６８に適用される初期化パケットのフィールド構成図である。図１２の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、パラメータＰ／Ｇ，ＲＭＡ，ＲＭＢ，ＲＤＡおよびＲＤＢを格納する。このパケットを用いたレジスタ群６８の初期化を含むデータ設定は図１のレジスタ群２８と同様に行なわれるので、図１２のプロセッサ１０４のパケットの出力に関する分岐条件を任意に設定・変更できる。
図１４は、この発明の第６実施例によるデータ駆動型プロセッサ１０５のブロック構成図である。図１４のプロセッサ１０５は図６のプロセッサ１０２の分岐制御パラメータレジスタ群４８を参照する出力処理部４５に代替して分岐制御パラメータレジスタ群７８を参照する出力処理部７５を含む。図１４のプロセッサ１０５のその他の構成は図６のそれと同様である。分岐制御パラメータレジスタ群７８はパラメータＡ／Ｂ、ＲＭＡ、ＲＭＢ、ＲＤＡおよびＲＤＢをそれぞれ格納するレジスタＲ４、Ｒ２ａ、Ｒ３ａ、Ｒ２ｂおよびＲ３ｂを含む。
【００７０】
図１４のプロセッサ１０５は図３と図６のプロセッサの出力処理に関する特徴を有する。出力処理部７５は与えられた出力パケットのプロセッサ番号Ｐｅ♯と該出力パケット中の入力ポート識別子ＩＤで決定される２組のパラメータＲＭおよびＲＤのいずれか一方の組のパラメータとを式（１）に従って処理し、処理結果値に従って該出力パケットを出力ポートＯＡおよびＯＢのいずれか一方に送出する。
【００７１】
図１５は、図１４の分岐制御パラメータレジスタ群７８に適用される初期化パケットのフィールド構成図である。図１５の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、パラメータＡ／Ｂ、ＲＭＡ、ＲＭＢ、ＲＤＡおよびＲＤＢを格納する。このパケットを用いたレジスタ群７８の初期化を含むデータ設定は図１のレジスタ群２８と同様に行なわれるので、図１４のプロセッサ１０５のパケットの出力に関する分岐条件を任意に設定・変更できる。
【００７２】
図１６はこの発明の第７実施例によるデータ駆動型プロセッサのブロック構成図である。図１６のプロセッサ１０６は図６のプロセッサ１０２の分岐制御パラメータレジスタ群４８を参照する出力処理部４５に代替して分岐制御パラメータレジスタ群８８を参照する出力処理部８５を含む。図１６のプロセッサのその他の構成は図６のそれと同様である。分岐制御パラメータレジスタ群８８はパラメータＰ／Ｇ，Ａ／Ｂ，ＲＭＡ，ＲＭＢ，ＲＤＡおよびＲＤＢをそれぞれ格納するレジスタＲ１，Ｒ４，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａおよびＲ３ｂを含む。
【００７３】
図１６のプロセッサ１０６は図１、図３および図６のプロセッサの出力処理に関する特徴を有する。出力処理部８５はパラメータＰ／Ｇに従って与えられる出力パケットのプロセッサ番号Ｐｅ♯および世代番号ｇｅｎ♯のいずれか一方を参照し、この参照値と該出力パケットの入力ポート識別子ＩＤで決められる２組のパラメータＲＭおよびＲＤのいずれか一方の組のパラメータとを式（１）および（２）のいずれか一方を用いて処理し、その処理結果値とパラメータＡ／Ｂとに従って該出力パケットをポートＯＡおよびＯＢのいずれか一方に送出する。
【００７４】
図１７は、図１６の分岐制御パラメータレジスタ群８８に適用される初期化パケットのフィールド構成図である。図１７の初期化パケットは命令コードＣ、プロセッサ番号Ｐｅ♯、パラメータＰ／Ｇ、Ａ／Ｂ、ＲＭＡ、ＲＭＢ、ＲＤＡおよびＲＤＢを格納する。このパケットを用いたレジスタ群８８の初期化を含むデータ設定は図１のレジスタ群２８と同様に行なわれるので、図１６のプロセッサ１０６のパケットの出力に関する分岐条件を任意に設定・変更できる。
【００７５】
なお、上述の実施例では図２、図５、図９、図１１、図１３、図１５および図１７に示されたように各プロセッサのレジスタＲ２、Ｒ３、Ｒ２ａ、Ｒ２ｂ、Ｒ３ａおよびＲ３ｂは９ビット幅を有するものとして説明したが、これに特定されるものではない。たとえば各レジスタのビット幅が２４ビット幅であってもよい。この場合は、複数のレジスタの初期設定を１個の初期化パケットで行なうことはできないので、１つのレジスタに１つの初期化パケットを用いるようにして各レジスタを順次初期化すればよい。
【００７６】
【発明の効果】
請求項１に記載のデータ駆動型情報処理装置によれば、分岐条件格納手段に所望の分岐条件データおよび分岐先特定データを格納した特定データパケットを与えるだけで出力処理手段において出力データパケット中の情報指定パラメータにより選択されたプロセッサ情報または世代情報とデータパラメータを用いた比較による論理演算をして、この演算結果と分岐先特定データとを用いて特定された出力ポートを選択できる。これにより、複数のデータ駆動型情報処理装置を相互に接続して処理を同時に実行する場合に、この特定データパケットを用いることにより装置間のデータ経路を容易に設定および変更できる。
【００７７】
また、前述の出力ポート選択時には、従来は出力データパケット中の参照される情報の種類に応じて異なる仕様のデータ駆動型情報処理装置が個々に準備されていたが、請求項１に記載のデータ駆動型情報処理装置によれば、同一仕様の装置に異なる特定データパケットを与えるだけでよいので、装置の開発に関するコスト削減を図れる。
【００７８】
上述のデータ駆動型情報処理装置によれば、分岐条件データと分岐先特定データとを用いることにより、出力ポート選択時に出力パケットに対応の出力ポートを段階的に選択し決定できる。これにより、複数のデータ駆動型情報処理装置を相互に接続して処理を同時に実行する場合に、たとえば前段のポート選択時に各装置間をデータパケットが無限に巡回するような出力ポート選択がなされた場合でも、次段のポート選択でこの無限巡回を回避する出力ポートの再選択が行なわれて決定される。このように、装置間で矛盾の無いデータ経路を容易に設定および変更できる。
【００７９】
請求項２に記載のデータ駆動型情報処理装置によれば、請求項１に係る装置において特定データパケットを用いて予め入力ポートに応じた複数のデータパラメータを設定しておけば、出力ポート選択時に出力パケットの対応の入力ポートに応じた出力ポート選択が可能となる。これにより、データパケットの入力ポート対応の出力ポート選択が行なわれて、複数のデータ駆動型情報処理装置を相互に接続して同時に処理を実行するような場合、容易なシステム設計が可能となる。
【００８０】
請求項１または２に記載の各データ駆動型情報処理装置によれば、上述した出力ポート選択は処理手段におけるプログラムなどを用いた処理を含まずに行なわれているので、複数のデータ駆動型情報処理装置を相互に接続して処理を同時に実行するような場合に、各装置の処理手段による処理の効率を維持しながら装置間のデータ経路を容易に設定および変更できる。
【図面の簡単な説明】
【図１】この発明の第１実施例によるデータ駆動型プロセッサのブロック構成図である。
【図２】図１の分岐制御パラメータレジスタ群２８に適用される初期化パケットのフィールド構成図である。
【図３】この発明の第２実施例によるデータ駆動型プロセッサのブロック構成図である。
【図４】従来の図２３に示されたシステム構成を、図３のデータ駆動型プロセッサを用いて再構築したシステム構成図である。
【図５】図３の分岐制御パラメータレジスタ群３８に適用される初期化パケットのフィールド構成図である。
【図６】この発明の第３の実施例によるデータ駆動型プロセッサのブロック構成図である。
【図７】図６のデータ駆動型プロセッサ内部におけるデータパケットのフィールド構成図である。
【図８】従来の図２４に示されたシステム構成を図６のデータ駆動型プロセッサを用いて再構築したシステム構成図である。
【図９】図６の分岐制御パラメータレジスタ群４８に適用される初期化パケットのフィールド構成図である。
【図１０】この発明の第４の実施例によるデータ駆動型プロセッサのブロック構成図である。
【図１１】図１０の分岐制御パラメータレジスタ群５８に適用される初期化パケットのフィールド構成図である。
【図１２】この発明の第５の実施例によるデータ駆動型プロセッサのブロック構成図である。
【図１３】図１２の分岐制御パラメータレジスタ群６８に適用される初期化パケットのフィールド構成図である。
【図１４】この発明の第６実施例によるデータ駆動型プロセッサのブロック構成図である。
【図１５】図１４の分岐制御パラメータレジスタ群７８に適用される初期化パケットのフィールド構成図である。
【図１６】この発明の第７実施例によるデータ駆動型プロセッサのブロック構成図である。
【図１７】図１６の分岐制御パラメータレジスタ群８８に適用される初期化パケットのフィールド構成図である。
【図１８】従来の映像信号処理向きデータ駆動型情報処理システムのブロック構成図である。
【図１９】この発明の実施例および従来例に適用される入出力データパケットのフィールド構成図である。
【図２０】従来の映像処理向きデータ駆動型プロセッサのブロック構成図である。
【図２１】従来の映像処理向きデータ駆動型プロセッサを４台用いたシステムの第１の構成を示す図である。
【図２２】従来の映像処理向きデータ駆動型プロセッサを１台用いてデータ分類処理を行なう第１のシステムの構成図である。
【図２３】従来の映像処理向きデータ駆動型プロセッサを４台用いたシステムの第２の構成を示す図である。
【図２４】従来の映像処理向きデータ駆動型プロセッサを用いてデータ分類処理を行なう第２のシステム構成を示す図である。
【図２５】（ａ）および（ｂ）は図２４に示されるシステムにおいて、従来の映像処理向きデータ駆動型プロセッサを用いて世代番号変換を行なったうえで所望のデータ分類処理を行なうためのデータフローグラフである。
【符号の説明】
１００，１０１，１０２，１０３，１０４，１０５および１０６  データ駆動型プロセッサ
１７および４７  入力処理部
１３および４３  本体処理部
２５，３５，４５，５５，６５，７５および８５  出力処理部
２８，３８，４８，５８，６８，７８および８８  分岐制御パラメータレジスタ群
４７１  ＩＤ付与部
ＩＡおよびＩＢ  入力ポート
ＯＡおよびＯＢ  出力ポート
Ｐ／Ｇ  プロセッサ番号／世代番号指定パラメータ
Ａ／Ｂ  一致時出力先指定パラメータ
ＲＭ  分岐比較マスクパラメータ
ＲＤ  分岐比較データパラメータ
ＲＭＡ  入力ポートＩＡ時分岐比較マスクパラメータ
ＲＭＢ  入力ポートＩＢ時分岐比較マスクパラメータ
ＲＤＡ  入力ポートＩＡ時分岐比較データパラメータ
ＲＤＢ  入力ポートＩＢ時分岐比較データパラメータ
ＩＤ  入力ポート識別子
Ｐｅ♯  プロセッサ番号
ｇｅｎ♯  世代番号
なお、各図中同一符号は同一または相当部分を示す。
【図１】
0003581419.tif 000002
【図２】
0003581419.tif 000003
【図３】
0003581419.tif 000004
【図４】
0003581419.tif 000005
【図５】
0003581419.tif 000006
【図６】
0003581419.tif 000007
【図７】
0003581419.tif 000008
【図８】
0003581419.tif 000009
【図９】
0003581419.tif 000010
【図１０】
0003581419.tif 000011
【図１１】
0003581419.tif 000012
【図１２】
0003581419.tif 000013
【図１３】
0003581419.tif 000014
【図１４】
0003581419.tif 000015
【図１５】
0003581419.tif 000016
【図１６】
0003581419.tif 000017
【図１７】
0003581419.tif 000018
【図１８】
0003581419.tif 000019
【図１９】
0003581419.tif 000020
【図２０】
0003581419.tif 000021
【図２１】
0003581419.tif 000022
【図２２】
0003581419.tif 000023
【図２３】
0003581419.tif 000024
【図２４】
0003581419.tif 000025
【図２５】
0003581419.tif 000026