【事件の表示】
　平成　８年特許願第５０５３５４号「耐圧周縁端部構造を備えた半導体デバイス」拒絶査定不服審判事件〔平成　８年　２月　８日国際公開、ＷＯ９６／０３７７４、平成１０年　３月１７日国内公表、特表平１０−５０３０５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
1．手続の経緯
　本願は、１９９５年７月１４日（パリ条約による優先権主張外国庁受理１９９４年７月２７日、ドイツ連邦共和国）を国際出願日とする出願であって、平成１８年１１月８日付けで拒絶査定がなされ、これに対して平成１９年２月１９日に拒絶査定に対する審判請求とともに手続補正がなされたものである。
　
2．平成１９年２月１９日付けの手続補正（以下、「本件補正」という。）について
2-1．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし１０を、補正後の特許請求の範囲の請求項１ないし９と補正するものであって、補正後の特許請求の範囲の請求項１ないし９に係る発明は以下のとおりである。
「【請求項１】
　第一の導電型（ｎ或いはｐ）の少なくとも１つの半導体領域（２）と、
　該半導体領域（２）に設けられたユニポーラ活性領域（３）に対する周縁端部構造（４）とを備え、
　前記半導体領域（２）は、
ａ１）少なくとも２ｅＶのバンドギャップを持つ所定の導電型（ｎ或いはｐ）の半導体からなり、
ａ２）水平方向の少なくとも１つにおける寸法が垂直方向における寸法よりも大きく形成され、更に
ａ３）少なくとも１つのユニポーラ活性領域（３）に、該活性領域（３）に印加される阻止電圧に応じた、垂直方向の寸法をとる空乏層（２１）を形成し、
　前記周縁端部構造（４）は、半導体層により形成されており、
　該半導体層は、
ｂ１）前記半導体領域（２）と異なる導電型（ｐ或いはｎ）を持ち、かつ少なくとも２ｅＶのバンドギャップを持つ半導体で形成され、更に
ｂ２）ユニポーラ活性領域（３）に直接接し、前記半導体領域（２）の表面（２０）の中に或いはこれに接して配置されている
ものにおいて、
　前記周縁端部構造（４）の水平方向寸法（Ｗ）が、前記半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）の少なくとも５倍の大きさであることを特徴とする半導体デバイス。
【請求項２】
　前記周縁端部構造（４）が、異なるドーピング濃度の少なくとも２つの半導体領域（４１、４２）を含む請求項１記載の半導体デバイス。
【請求項３】
　前記少なくとも２つの半導体領域（４１、４２）が、互いに水平方向に並べて配置されている請求項１又は２記載の半導体デバイス。
【請求項４】
　前記少なくとも２つの半導体領域（４１、４２）が、互いに垂直方向に重なって配置されている請求項２記載の半導体デバイス。
【請求項５】
　前記周縁端部構造（４）が、前記半導体領域（２）の表面（２０）にエピタキシー成長により形成されている請求項１乃至４の１つに記載の半導体デバイス。
【請求項６】
　前記周縁端部構造（４）がイオン注入により形成されている請求項１乃至４の１つに記載の半導体デバイス。
【請求項７】
　前記活性領域（３）に設けられるショットキー接触部（２５）が、少なくとも部分的に前記周縁端部構造（４）を覆っている請求項１乃至６の１つに記載の半導体デバイス。
【請求項８】
　前記半導体領域（２）及び周縁端部構造（４）の半導体として炭化ケイ素（ＳｉＣ）が使用されている請求項１乃至７の１つに記載の半導体デバイス。
【請求項９】
　前記周縁端部構造（４）がホウ素（Ｂ）でドープされている請求項８記載の半導体デバイス。」
　
2-2．補正事項の整理
　〔補正事項１〕
　補正前の請求項１を削除すること。
　〔補正事項２〕
　補正前の請求項２を、独立請求項形式として、補正後の請求項１とすること。
　〔補正事項３〕
　補正前の請求項３ないし１０を、内容を変更せずに補正後の請求項２ないし９とすること。
　なお、補正後の請求項３には、「前記少なくとも２つの半導体領域（４１、４２）が、互いに水平方向に並べて配置されている請求項１又は２記載の半導体デバイス」と記載されているが、補正後の請求項３に記載された「前記少なくとも２つの半導体領域（４１、４２）」は、補正後の請求項２には記載されているものの、補正後の請求項１には記載されていないから、請求項３の「請求項１又は２記載の半導体デバイス」は、「請求項２記載の半導体デバイス」の誤記と認められる。
　
2-3．本件補正についての検討
　〔補正事項１〕ないし〔補正事項３〕は、総合すれば、補正前の請求項１を削除し、補正前の請求項２ないし１０を、それぞれ、補正後の請求項１ないし９とするものであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当し、また、本願の願書に最初に添付された明細書又は図面（以下、「当初明細書」という。）の範囲内でなされたことは明らかであるから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
3．本願発明
　平成１９年２月１９日付けの手続補正は、上記 2．において検討したとおり、適法になされたものであるから、本願の請求項１ないし９に係る発明は、平成１９年２月１９日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであり、そのうち、請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　第一の導電型（ｎ或いはｐ）の少なくとも１つの半導体領域（２）と、
　該半導体領域（２）に設けられたユニポーラ活性領域（３）に対する周縁端部構造（４）とを備え、
　前記半導体領域（２）は、
ａ１）少なくとも２ｅＶのバンドギャップを持つ所定の導電型（ｎ或いはｐ）の半導体からなり、
ａ２）水平方向の少なくとも１つにおける寸法が垂直方向における寸法よりも大きく形成され、更に
ａ３）少なくとも１つのユニポーラ活性領域（３）に、該活性領域（３）に印加される阻止電圧に応じた、垂直方向の寸法をとる空乏層（２１）を形成し、
　前記周縁端部構造（４）は、半導体層により形成されており、
　該半導体層は、
ｂ１）前記半導体領域（２）と異なる導電型（ｐ或いはｎ）を持ち、かつ少なくとも２ｅＶのバンドギャップを持つ半導体で形成され、更に
ｂ２）ユニポーラ活性領域（３）に直接接し、前記半導体領域（２）の表面（２０）の中に或いはこれに接して配置されている
ものにおいて、
　前記周縁端部構造（４）の水平方向寸法（Ｗ）が、前記半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）の少なくとも５倍の大きさであることを特徴とする半導体デバイス。」
（以下、これを「本願発明」という。）
　
4．刊行物に記載された発明
4-1．特開平５−６３２１３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平５−６３２１３号公報（以下、「刊行物１」という。）には、図１及び２とともに以下の事項が記載されている。
「【０００２】
【従来の技術】最近、図１に示すようなプレ−ナ形のｐ+ ｎ接合ダイオ−ドにおいてｐ+ 拡散層の周囲にそれより濃度の低いｐ- 拡散層を形成し、しかも、このｐ- 拡散層の不純物総量を２〜４×１０12［cm-2］にすることによって高い逆耐圧が得られることが知られている（特願昭６２−４１３６２号など参照）。
【０００３】ところがこの構造は、ｐ- 層が完全に空乏化しているうちは安定して高耐圧が得られるが、完全に空乏化しなくなると急激に耐圧が低下するという問題点がある。
【０００４】
【発明が解決しようとする課題】以上のように従来技術では、プレ−ナ形のｐ+ ｎ接合ダイオ−ドにおいてｐ+拡散層の周囲にそれより濃度の低いｐ- 拡散層を形成しても、このｐ- 拡散層が完全に空乏化しなくなると急激に耐圧が低下してしまう、という問題点があった。  本発明は、この点を考慮してなされたものであり、安定した高耐圧を得ることができる半導体装置を提供することを目的とする。」
「【０００６】
【作用】本発明によれば、第２導電型の高濃度層の周囲に形成された第２導電型の低濃度層の濃度及び長さを制御することで、第２導電型の低濃度層が完全に空乏化することができる。従って、急激な耐圧の低下が生じない高耐圧プレーナ素子を提供することができる。
【０００７】
【実施例】以下、本発明の実施例を説明する。
【０００８】図１は一実施例のｐ+ ｎ接合ダイオ−ドの要部構造を示す。比抵抗４００［Ω・cm］のｎ- 型Ｓｉ層１（第１導電型の高抵抗層；ｎ- 基板）表面に高不純物濃度のｐ+ 型層２（第２導電型の高濃度層）が形成され、その周囲に低不純物濃度のｐ- 型層６（第２導電型の低濃度層）が形成されている。ｐ- 型層６の表面から見た単位面積当たりの不純物総量は、２．０×１０12［cm-2］以上、３．０×１０12［cm-2］以下である。ｐ+ 層２から１０００［μｍ］離れた素子周辺にはｎ+ 型層９（第１導電型の高濃度層）が形成されており、ｐ+ 型層２からｎ+ 型層９にまたがって、絶縁膜７を介して、半絶縁物多結晶シリコン膜８（高抵抗膜）が配設されている。なお半絶縁物多結晶シリコン膜８の端部は絶縁膜７上に延在したアノード電極３上に形成されているため低抵抗導電膜を構成する。この長さＬは１０［μｍ］とした。なおこの長さは５〜７０［μｍ］とすることが好ましい。図中１２はＡｌ電極であり、第１導電型の高抵抗層１のｐ+ 層２が形成された反対側の面にはｎ+ 層４を介してカソード電極５が形成されている。なお各不純物層は拡散などの手段で形成される。
【０００９】図２は上記実施例の構造でｐ- 型層６の長さｌをそれぞれ２００［μｍ］、４００［μｍ］、５００［μｍ］、６００［μｍ］に固定し、ｐ- 型層６の素子表面化ら見た時の単位面積当たりの不純物量を２．０×１０12［cm-2］〜３．０×１０12［cm-2］まで変化させた結果である。なおこの長さは、拡散窓の長さである。
【００１０】ｐ- 型層６の素子表面から見たときの単位面積当たりの不純物量が、２．５×１０12［cm-2］〜２．８×１０12［cm-2］までの範囲では、平坦接合の理想耐圧５７００［Ｖ］の約８５％がｐ- 層の長さｌ＝８００［μｍ］以下で得られるが、現実的にこの範囲に不純物量を制御することは難しい。
【００１１】ｐ- 型層６の不純物量が２．０×１０12［cm-2］〜３．０×１０12［cm-2］の範囲において、ｐ- 型層６の長さｌ＝５００［μｍ］以下では急激な耐圧の低下は見られず、安定して高耐圧が得られる。しかし、４００［μｍ］未満になると、理想耐圧の約８０％を得られず、２００［μｍ］未満では耐圧が著しく低くなる。従ってｐ- 層６（第２導電型の低濃度層）の長さｌは２００〜５００［μｍ］、さらには４００〜５００［μｍ］が好ましい。
【００１２】本発明は上記実施例に限られるものではない。上記実施例ではｐ+ 層２（第２導電型の高濃度層）から１０００［μｍ］離れた素子周辺にｎ+ 型層９（第１導電型の高濃度層）が形成されているものであったが、例えば、平坦接合の理想耐圧が１００００［Ｖ］ある上記構成と同じ構造のｐ+ ｎ接合ダイオ−ドの場合には、素子中の電界が同じになるようにこの距離を約２０００［μｍ］とした場合、ｐ- 層６（第２導電型の低濃度層）の長さも４００［μｍ］から１０００［μｍ］となる。すなわち、第２の高濃度層と第１の高濃度層との距離を１としたとき、前記第２の低濃度層の部分の長さを０．２乃至０．５とすることで安定した高耐圧を実現することができる。
【００１３】
【発明の効果】以上述べたように本発明によれば、プレ−ナ形のｐ+ｎ接合ダイオ−ドにおいてｐ+ 拡散層の周囲にそれより濃度の低いｐ- 拡散層を形成しても、不純物濃度及び長さを制御することでこのｐ- 拡散層が完全に空乏化するため、安定して高耐圧プレ−ナ素子を得ることができる。また本発明はダイオードに限らず、この様なダイオード構造を有する素子であればいかなる素子に対しても適用可能である。」
　
　また、０００８段落に記載された「高濃度層」及び「低濃度層」は、各々高不純物濃度層及び低不純物濃度層を意味するものであることは自明である。
　さらに、図１を０００８段落の記載と併せ見ると、「半絶縁物多結晶シリコン膜８」は、一端が図１の「２」で示される領域の電位に固定され、他端が「９」で示される領域の電位に固定されていることは明らかである。
　なお、刊行物１の０００８段落の記載と図１を対照すると、０００８段落の「・・・、ｐ+型層２からｎ+型層９にまたがって、絶縁層７を介して、半絶縁物多結晶シリコン膜８（高抵抗膜）が配設されている。なお半絶縁物多結晶シリコン膜８の端部は絶縁膜７上に延在したアノード電極３上に形成されているため低抵抗導電膜を構成する。」なる記載における、「絶縁膜７」および「半絶縁物多結晶シリコン膜８」は、図１においては、それぞれ「８」及び「７」で示されているが、これらは図１において、それぞれ「７」及び「８」とすべきところを誤記したものと認められる。また、【図面の簡単な説明】欄においても、同様に誤記したものと認められる。
　
　したがって、刊行物１には、以下の発明が記載されているものと認められる。
「第１導電型（ｎ型）のＳｉ層１の表面に、第２導電型（ｐ型）の高不純物濃度層２、および、該第２導電型（ｐ型）の高不純物濃度層２の周囲に接して第２導電型（ｐ型）の低不純物濃度層６が形成され、前記第２導電型（ｐ型）の高不純物濃度層２及び前記低不純物濃度層６から離れた素子周辺に第１導電型（ｎ型）の高不純物濃度層９が形成されており、前記第２導電型（ｐ型）の高不純物濃度層２から前記第１導電型（ｎ型）の高不純物濃度層９にまたがって、絶縁膜７を介して、半絶縁物多結晶シリコン膜８が配設されてなり、該半絶縁物多結晶シリコン膜８の一端が前記第２導電型（ｐ型）の高不純物濃度層２の電位に固定され、他端が前記第１導電型（ｎ型）の高不純物濃度層９の電位に固定されたｐ+ｎ接合ダイオード。」
（以下、これを「刊行物発明」という。）
　
4-2．特開平５−１０２４９７号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平５−１０２４９７号公報（以下、「刊行物２」という。）には、図１ないし６、及び図１７とともに以下の事項が記載されている。
　「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大電流スイッチングを行う高耐圧の電力用半導体素子に関する。
【０００２】
【従来の技術】従来より、電力用半導体素子材料には専らＳｉが用いられている。例えば、電力用ダイオードでアノード・カソード間に順方向電圧を印加すると、良く知られたようにエミッタ・ベース接合のビルトイン電圧を越えたところから指数関数的に電流が流れる。素子の応答速度を速くするため、またダイオードの順方向電圧降下を小さくするためには、ビルトイン電圧は低い方がよい。
【０００３】しかしこのビルトイン電圧は、ｐｎ接合を構成する材料と不純物濃度で決り、材料がＳｉである限り、不純物濃度を変えるしか方法がない。Ｓｉの場合このビルトイン電圧は０．５〜０．８Ｖであるが、耐圧の関係から高抵抗ベース層の不純物濃度と厚みが規定されると、十分に低い順方向電圧降下（すなわちオン電圧）を得ることができず、また高速性能も得られない。例えば、耐圧４５００Ｖの素子の場合、高抵抗ベース層の不純物濃度と厚みはおよそ、１×１０13／cm3 ，４５０μm 程度であり、この高抵抗ベース層によって素子のスイッチング特性やオン電圧が決定されている。」
「【０００９】ここで、ｎ-型ベース層１１およびｎ+型エミッタ層１３はＳｉであり、ｐ+型エミッタ層１２はＳｉＣである。このヘテロ接合ダイオード構造は、例えば、ｐ+型エミッタ層１２となるＳｉＣ単結晶基板の一方の面にｎ-型ベース層１１となるＳｉ単結晶層をエピタキシャル成長させて、これに通常の不純物拡散によってｎ+型エミッタ層１３を形成することにより得られる。この実施例によれば、ｐｎ接合にヘテロ接合構造を採用することにより、低いビルトイン電圧が得られ、従って優れた応答特性と低いオン電圧が得られる。
【００１０】なお図１の実施例では、ｐ+型エミッタ／ｎ-型ベースのｐｎ接合部に、ＳｉＣ／Ｓｉヘテロ接合を用いたが、次のようなバンドギャップの異なる他の材料の組み合わせ、即ちＳｉＣ（バンドギャップ大）／ＳｉＣ（バンドギャップ小），Ｓｉ／ＳｉＧｅ，ＳｉＣ／ＳｉＧｅ，Ｃ／ＳｉＣ，ＧａＮ／ＳｉＣ，ＡｌＮ／ＳｉＣ，ＧａＰ／Ｓｉ，ＧａＰ／ＳｉＣ等を用いることができ、これにより同様の効果が得られる。以下に示す各実施例でも、ＳｉＣ／Ｓｉを用いる場合を説明するが、同様に上述した他の材料の組み合わせを用いることが可能である。
【００１１】図２は、本発明をＧＴＯサイリスタに適用した実施例である。高抵抗のｎ-型ベース層２１の一方の面にｐ型ベース層２２が形成され、このｐ型ベース層２２内にｎ+型エミッタ層２３が形成されている。ｎ-型ベース層２１の他方の面にはｐ+型エミッタ層２４が形成されている。ここで、ｎ-型ベース層２１およびｐ型ベース層２２はＳｉであり、ｐ+型エミッタ層２４はＳｉＣである。ｎ+型エミッタ層２３にカソード電極２５が、ｐ+型エミッタ層２４にアノード電極２７が、ｐ型ベース層２２にゲート電極２６がそれぞれ形成されている。この実施例によっても、アノード側のｐｎ接合がヘテロ接合構造となっており、これにより先の実施例と同様の効果が得られる。
【００１２】図３は、本発明をＩＧＢＴに適用した実施例である。ｎ-型ベース層３１の一方の面にｐ型ベース層３２が形成され、このｐ型ベース層３２内にｎ+型エミッタ層（ソース層）３３が形成されている。ｎ-型ベース層３１の他方の面にはｐ+型エミッタ層（ドレイン層）３４が形成されている。ｐ型ベース層３２のｎ+型エミッタ層３３とｎ-型ベース層３１により挟まれた領域にゲート絶縁膜３５を介してゲート電極３６が形成されている。ｎ+型エミッタ層３３とｐ型ベース層３２に同時にコンタクトするようにソース電極３７が形成され、ｐ+型エミッタ層３４にはドレイン電極３８が形成されている。この実施例においても、ｐ+型エミッタ層３４とｎ-型ベース層３１のｐｎ接合にＳｉＣ／Ｓｉヘテロ接合が用いられている。これにより、先の実施例と同様の効果が得られる。
【００１３】図４は、本発明を横型ダイオードに適用した実施例である。ｎ-型ベース層４１の一方の面にｎ+型エミッタ層４２とｐ+型エミッタ層４３が所定距離をおいて形成されている。ｎ+型エミッタ層４２とｐ+型エミッタ層４３に挟まれた領域の表面は酸化膜４４で覆われ、ｎ+型エミッタ層４２とｐ+型エミッタ層４３にそれぞれ、カソード電極４５とアノード電極４６が形成されている。ｐ+型エミッタ層４３の部分がＳｉＣであり、他の部分がＳｉである。
【００１４】図５は、本発明を横型の絶縁ゲート付サイリスタに適用した実施例である。ｎ-型ベース層５１の一方の表面にｐ型ベース層５２、このｐ型ベース層５２内にｎ+型エミッタ層５３が形成され、ｐ型ベース層５２から所定距離離れてｐ+型エミッタ層５４が形成されている。ｐ型ベース層５２のｎ+型エミッタ層５３とｎ-型ベース層５１により挟まれた領域上にゲート絶縁膜５５を介してゲート電極５６が形成されている。ｎ+型エミッタ層５３，ｐ+ 型エミッタ層５４にそれぞれカソード電極５８，アノード電極５９が形成されている。この実施例でも、ｐ+型エミッタ層５４の部分がＳｉＣであり、他の部分がＳｉである。これら図５，図６の実施例によっても、先の実施例と同様の効果が得られる。
【００１５】ここまでの実施例は、ｐ+型エミッタ層とｎ-型ベース層のｐｎ接合部にＳｉＣ／Ｓｉヘテロ接合を用いて素子特性改善を行ったが、高抵抗ベース層にＳｉＣやＣ（ダイヤモンド）等の広バンドギャップ材料を用いれば、ヘテロ接合を採用しなくても、高抵抗ベース層をＳｉを用いた場合より薄くして同じ素子耐圧を得ることができ、高抵抗ベース層が薄くなった分スイッチング特性を向上させることができる。その様な実施例を以下に説明する。」
「【００２４】図１７は、基板貼り合わせを利用した縦型ＭＯＳＦＥＴの実施例である。この実施例では、低抵抗のｎ+型ドレインとなる第１のＳｉＣ基板２０１と、高抵抗のｎ-型ドレインとなるＳｉＣ基板２０２を直接接着して得られたウェハが用いられている。ｎ+型層２０３は、高抵抗のＳｉＣ基板２０２側の接着すべき面に予め拡散によって形成されている。第１の基板２０１は第２の基板２０２よりも厚い。このようにして得られたウェハの第２の基板２０２側の表面にｐ型ベース層２０４が拡散形成され、その中に更にｎ+型ソース層２０５が拡散形成されている。そしてｐ型ベース層２０４の表面にゲート絶縁膜２０６を介してゲート電極２０７が形成され、ソース層２０５にソース電極２０８が、基板裏面にドレイン電極２０９が形成されている。
【００２５】この実施例によれば、ＳｉＣ基板を用いることによって、高抵抗ドレイン層の厚みを従来より小さくして、従来と同程度の耐圧で優れたオン特性を得ることができる。」
「【００２８】
【発明の効果】以上述べたように本発明によれば、広バンドギャップ材料を用い、特にキャリア注入部のｐｎ接合にヘテロ接合構造を採用することにより、優れた応答特性と低いオン電圧を持つ電力用半導体素子が得られる。」
　
4-3．特開平５−１７５４９５号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平５−１７５４９５号公報（以下、「刊行物３」という。）には、図１，図７及び図１１とともに以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特に、半導体装置の高耐圧化を図ることのできるターミネーション構造（半導体装置の周辺部の構造）を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の高耐圧化を図ることのできるターミネーション構造に関する従来技術として、例えば、「ＩＳＰＳＤ  ８８，ｐ１０７−ｐ１１０」等に記載された技術が知られている。
【０００３】図１１はこの従来技術による半導体の構造を示す断面図である。図１１において、１はｎ型半導体基板、２はｎ型埋込層、３、９は絶縁膜、４は支持基板、５は電極、６は主接合を形成するｐ層、７は電界緩和層である。
【０００４】図１１に示す従来技術による半導体装置は、誘電体分離基板内に形成されたものであり、半導体装置は、支持基板４内に絶縁膜３により分離して形成されている半導体領域内に形成されている。そして、この半導体装置は、高耐圧接合による主接合を形成する第１の半導体層であるｐ層６の端部に、該ｐ層６より低不純物濃度で、かつ、浅いｐ層による第２の半導体層である電界緩和層７を、前記ｐ層６に接触させながら形成し、これにより、ｐ層６とｎ型半導体基板１とにより形成される主接合の端部における電界の集中を緩和して、半導体装置の高耐圧化を図るというものである。
【０００５】この従来技術における等電位線３１は、図示のように、ｐ層による電界緩和層７と電極５との作用により、半導体装置表面で、横方向に電界が緩和されているが、この従来技術は、主接合を形成するｐ層６のコーナ部付近における空乏層がｎ型半導体基板１の方向に伸びにくいため電界集中が大きいものである。
【０００６】また、他の従来技術として、主接合を形成するｐ層から表面接合の近傍における電界集中を、電極の電位によって横方向に緩和し、半導体装置の高耐圧化を図る技術が知られている。
【０００７】
【発明が解決しようとする課題】前述した従来技術は、いずれも、主接合を形成するｐ層の表面付近の電界を半導体の表面方向に緩和することにより、半導体装置の高耐圧化を図るものであるが、主接合が深い場合には深さ方向のｐ層のコーナ部が最大電界となる。そして、前記従来技術は、低不純物濃度のｐ層または電極を横方向に延ばすことにより耐圧を高くすることができるものであるが、素子面積が大きくなってしまうという問題点を有している。」
「【００３９】この例は、本発明をダイオードに適用したものであるが、本発明は、ダイオード以外のトランジスタ、サイリスタ、ＭＯＳＦＥＴ、ＩＧＢＴ等に対しても適用することができ、同様に耐圧を高くすることができる。」
「【００４３】図７は本発明の第５の実施例の構成を示す断面図である。図７において、１９はソース層、２０はゲート電極、２１はソース電極であり、他の符号は図１の場合と同一である。この本発明の第５の実施例は、本発明を縦型のｎＭＯＳＦＥＴに適用した場合の例である。
【００４４】図７に示す本発明の第５の実施例は、チャネル層及び主接合を形成するｐ層６の中にｎ層によるソース層１９を形成し、半導体基板１の表面に前記ソース層１９に掛るように絶縁膜を介してゲート電極２０を設け、前記ソース層１９にソース電極２１を設けて構成されている。
【００４５】このような本発明の第５の実施例によれば、従来の基板抵抗のままで、より高耐圧化を図った縦型のｎＭＯＳＦＥＴを得ることができる。また、従来と同じ耐圧でよければ、より低抵抗の基板を使用することができるので、ＭＯＳＦＥＴのオン抵抗を小さくすることができる。」
　
5．対比・判断
5-1．本願発明と刊行物発明との対比
（ａ）刊行物発明における「第１導電型（ｎ型）のＳｉ層１」は、本願発明の「第一の導電型（ｎ或いはｐ）の少なくとも１つの半導体領域（２）」に相当する。
（ｂ）刊行物発明における、「第１導電型（ｎ型）のＳｉ層１」に形成された「第２導電型（ｐ型）の高不純物濃度層２」は、「ｐ+ｎ接合ダイオード」を構成する部分である。したがって、刊行物発明の「第１導電型（ｎ型）のＳｉ層１」における「第２導電型（ｐ型）の高不純物濃度層２」が設けられている領域は、バイポーラ活性領域であるということができるから、本願発明の「ユニポーラ活性領域（３）」とは、「活性領域」である点で共通する。
（ｃ）刊行物発明において、「第１導電型（ｎ型）のＳｉ層１」における「第２導電型（ｐ型）の高不純物濃度層２」が設けられた領域、すなわちバイポーラ活性領域には、印加される阻止電圧に応じた、垂直方向の寸法をとる空乏層が形成されることは明らかである。
（ｄ）刊行物発明の、「第１導電型（ｎ型）のＳｉ層１の表面」において、「第２導電型（ｐ型）の高不純物濃度層２」の周囲に接して形成された「第２導電型（ｐ型）の低不純物濃度層６」と、本願発明の「半導体領域（２）に設けられたユニポーラ活性領域（３）に対する周縁端部構造（４）」とは、「活性領域」に対する、「半導体層により形成されて」いる周縁端部構造である点で共通している。また、それぞれが、「Ｓｉ層１」および「半導体領域（２）」とは異なる導電型を持つとともに、それぞれ「Ｓｉ層１」および「半導体領域（２）」の表面の中に配置されている点でも共通している。
（ｅ）刊行物発明における「ｐ+ｎ接合ダイオード」は、本願発明の「半導体デバイス」に相当する。
　したがって、刊行物発明と本願発明とは、
「第一の導電型（ｎ或いはｐ）の少なくとも１つの半導体領域（２）と、
　該半導体領域（２）に設けられた活性領域に対する周縁端部構造（４）とを備え、
　前記半導体領域（２）は、
　所定の導電型（ｎ或いはｐ）の半導体からなり、
　少なくとも１つの活性領域に、該活性領域に印加される阻止電圧に応じた、垂直方向の寸法をとる空乏層（２１）を形成し、
　前記周縁端部構造（４）は、半導体層により形成されており、
　該半導体層は、
　前記半導体領域（２）と異なる導電型（ｐ或いはｎ）を持ち、更に
　活性領域に直接接し、前記半導体領域（２）の表面（２０）の中に或いはこれに接して配置されているものである、
　半導体デバイス。」
である点で一致し、以下の点で相違する。
　
・相違点１
　本願発明においては、「活性領域」が「ユニポーラ活性領域（３）」であるのに対し、刊行物発明においては、バイポーラ活性領域である点。
・相違点２
　本願発明においては、「半導体領域（２）」および「半導体層」が「少なくとも２ｅＶのバンドギャップを持つ」「半導体」からなるものであるのに対し、刊行物発明においては「Ｓｉ」よりなる点。
・相違点３
　本願発明においては、「半導体領域（２）」が「水平方向の少なくとも１つにおける寸法が垂直方向における寸法よりも大きく形成され」ているのに対し、刊行物発明においては、そのような特定がなされていない点。
・相違点４
　本願発明においては、「周縁端部構造（４）の水平方向寸法（Ｗ）が、半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）の少なくとも５倍の大きさであること」とされているのに対し、刊行物発明においては、そのような特定がなされていない点。
　
5-2．当審の判断
　以下、前記各相違点について検討する。
・相違点１について
　例えば、刊行物３の００４３段落ないし００４５段落に示されているように、ＭＯＳＦＥＴ等の周知のユニポーラ素子においても、素子を構成するｐｎ接合等の耐圧を向上させることは、周知の技術的課題であるから、高耐圧のユニポーラ素子を得るべく、刊行物発明における「ｐ+ｎ接合ダイオード」を、ＭＯＳＦＥＴ等の周知のユニポーラ素子に置換すること、すなわち、バイポーラ活性領域を「ユニポーラ活性領域」に置換することは、当業者が容易になし得たことである。
・相違点２について
　例えば、刊行物２（特に００１５段落、および００２４段落ないし００２５段落）にも示されているように、高耐圧の半導体デバイスを構成する半導体材料としてＳｉＣは周知のものであり、ＳｉＣは少なくとも２．２ｅＶ程度（３Ｃ−ＳｉＣ）のバンドギャップを有するから、刊行物発明において、半導体材料として用いられているＳｉに代えてＳｉＣを用いること、すなわち「少なくとも２ｅＶのバンドギャップを持つ」「半導体」により構成することは、当業者が適宜になし得ることである。
・相違点３について
　高耐圧の半導体デバイスにおいて、半導体デバイスの表面に平行な方向における大きさを、該半導体デバイスの厚さ方向の大きさよりも大とすること、すなわち「水平方向の少なくとも１つにおける寸法」よりも「垂直方向における寸法」を大きく形成することは、例えば、本願の優先権主張の日前に頒布された特開昭６１−５９８６８号公報（第４頁左上欄第１４行ないし同頁右上欄第５行；第１工程：・・・
厚さが４２５μｍの単結晶珪素の基板１
３０００μｍの幅の表面
・相違点４について
　ｐｎ接合を構成する半導体領域の周縁に、周縁端部構造を設けることにより、前記ｐｎ接合の耐圧を高くする技術は、刊行物１及び刊行物３（０００４段落ないし０００７段落）に限らず、例えば、本願の優先権主張の日前に頒布された特開昭５８−１９２３６８号公報（第２頁右下欄第１７頁ないし第３頁左上欄第９行；一方、第２拡散領域（１３）の不純物濃度を制御し、逆電圧印加時に第２拡散領域（１３）が完全に空乏化する様な条件を設定すると、・・・。第４図に、この様な条件に第２拡散領域（１３）の不純物濃度を設定した場合の素子内部の電位分布を示す。・・・。第２拡散領域（１３）が完全に空乏化すると第２拡散領域（１３）表面での電位は線形に近い分布を示し、第２拡散領域（１３）の終端部近傍に多少電界の集中は見られるが、最大電界は素子の降伏を生じるほどには大きくならない。）にも示されている周知技術である。そして、この周知技術において、前記周縁端部構造を構成する半導体領域の、基板表面に平行な方向の寸法が大きいほど、一般的に前記ｐｎ接合の耐圧が向上する傾向にあることは、刊行物１（「【００１２】・・・上記実施例ではｐ+ 層２（第２導電型の高濃度層）から１０００［μｍ］離れた素子周辺にｎ+ 型層９（第１導電型の高濃度層）が形成されているものであったが、例えば、平坦接合の理想耐圧が１００００［Ｖ］ある上記構成と同じ構造のｐ+ ｎ接合ダイオ−ドの場合には、素子中の電界が同じになるようにこの距離を約２０００［μｍ］とした場合、ｐ- 層６（第２導電型の低濃度層）の長さも４００［μｍ］から１０００［μｍ］となる。」また、図２において、ｐ−層の長さｌが長くなるほど、耐圧が向上することが示されている。）及び刊行物３（段落【０００７】・・・、低不純物濃度のｐ層または電極を横方向に延ばすことにより耐圧を高くすることができるものであるが、・・・）等にも示されているような技術常識であるから、刊行物発明において、「低不純物濃度層６」の長さをより長くすることで、耐圧をより向上させ得ることは当業者に明らかな事項である。この際、「空乏層の最大垂直寸法」は、素子構造に関しては「第１導電型（ｎ型）のＳｉ層１」および「第２導電型（ｐ型）の高不純物濃度層２」それぞれの厚さおよび不純物濃度分布により定まるものであり、これらの事項と独立して「低不純物濃度層６」の長さを延ばして、「第１導電型（ｎ型）のＳｉ層１」に形成される「空乏層の最大垂直寸法の少なくとも５倍の大きさ」と設計することに、何ら困難は見出せない。
　一方、本願明細書には、本願発明の「周縁端部構造（４）の水平方向寸法（Ｗ）が、半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）の少なくとも５倍の大きさであること」に関連する作用効果として、「周縁端部構造の水平寸法が空乏層の垂直寸法に対して大きいことの特別な利点は、半導体デバイスのブレークダウン電圧がドーピングの変動に対して或いは一般的には周縁端部構造のキャリア濃度に対して明らかに鈍感であることにある。」との記載がなされているのみであり、その作用効果が定量的にどの程度顕著であるのかが示されておらず、「周縁端部構造（４）の水平方向寸法（Ｗ）」の、「半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）」に対する比の値の下限値を５とする点についての臨界的な意義も記載されていない。したがって、上述の、刊行物発明において、「低不純物濃度層６」の長さを、「第１導電型（ｎ型）のＳｉ層１」に形成される「空乏層の最大垂直寸法の少なくとも５倍の大きさ」としたものに比して、本願発明がどの程度格別な作用効果を奏するのかを検討する材料がないから、本願発明の格別な作用効果を認めることはできない。
　よって、相違点４は、当業者が容易になし得る範囲内の事項である。
　さらにいえば、空乏層の垂直寸法は、素子構造のみならず、素子の使用時に印加される電圧によっても変化する値であるところ、本願明細書には「空乏層の『最大』垂直寸法（Ｔ）」が何を指すのか具体的に記載されていないから、「空乏層の最大垂直寸法（Ｔ）」は、素子の使用時に印加される電圧によって変化する値と解される。そうすると、物の発明である本願発明において、変化する「空乏層の最大垂直寸法（Ｔ）」には実体的な意味がなく、その寸法を「周縁端部構造（４）の水平方向寸法（Ｗ）」と比較することにも実体的な意味がない。よって、本願発明の「周縁端部構造（４）の水平方向寸法（Ｗ）が、前記半導体領域（２）内に作られる空乏層（２１）の最大垂直寸法（Ｔ）の少なくとも５倍の大きさである」なる発明特定事項にも実体的な意味がないことは明らかである。したがって、このような観点から見ても、相違点４は当業者が適宜なし得る範囲内の事項である。
　
　ところで、請求人は、請求の理由において、「ちなみに、本願発明に従った半導体デバイスにおいては、周縁端部構造のみで電界の広がりを起こしている。この点においても、本願発明は引用文献から公知の構造と比較して基本的に異なっている。即ち、引用文献においては、複数の要素の協働が不可欠である。引用文献１においてはｐ-層６とＳｉＯ2膜８と多結晶シリコン層７、特開昭６１‐５９８６８号公報においては多段のｐ型領域３〜７と酸化物層１０、特開平２‐２５３６５９号公報においてはｐ-領域６とシリコン酸化膜１４と電極１５が、デバイス表面上に電界を広げるために不可欠である。しかしながら、これら付加的な要素は製造コストの上昇をきたし、デバイスの製造を困難にする。」と主張している。しかしながら、本願請求項１の記載は、請求人が言う「複数の要素」を除外するものとはなっておらず、「複数の要素」を有するものも包含するものであるから、前記主張は特許請求の範囲の記載に基づかないものであり、採用できない。
　
　よって、本願発明は、刊行物１ないし３に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
6．むすび
　以上のとおりであるから、本願は、請求項２ないし９に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。