【手続補正書】
【提出日】平成27年3月26日(2015.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記ＮＶＭ領域に第１誘電体層を形成するステップと、
前記第１誘電体層の上に第１導電体層を形成するステップと、
前記キャパシタ領域に、第１の側面および第２の側面を有する下部キャパシタ層を形成するために、前記キャパシタ領域において第１導電体層をパターンエッチングするステップと、
前記下部キャパシタ層上に第２誘電体層を形成するステップと、
前記第２誘電体層上に、かつ前記下部キャパシタ層の前記第１の側面および第２の側面を越えて延びるように、第２導電体層を形成するステップと、
前記第２導電体層のパターンエッチングを実行するステップであって、第１の側面および第２の側面を有するパターニングされた前記第２導電体層を与え、前記下部キャパシタ層の上部は前記パターニングされた前記第２導電体層の前記第１の側面と前記下部キャパシタ層の前記第１の側面との間に露出され、前記パターニングされた前記第２の導電体層の前記第２の側面が前記下部キャパシタ層の前記第２の側面を越えて延びる、前記第２導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極領域のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを含む第２パターンを有する第２マスクを、形成するステップと、
前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部電極を貫通してエッチングを行い、前記下部キャパシタ層の前記第２の側面の上野前記下部キャパシタ層を越えて延びる前記パターニングされた前記第２導電体層から前記上部キャパシタ電極を残し、および前記浮遊ゲート上の前記パターニングされた第２導電体層から前記制御ゲートを残す、前記パターニングされた前記第２導電体層、前記第２誘電体、および前記下部電極を貫通してエッチングを行うステップであって、前記下部キャパシタ層および前記上部電極領域の第３の側面の位置は整合され、前記下部キャパシタ層および前記上部電極領域の前記第３の側面の反対側にある第４の側面の位置は整合され、浮遊ゲート上にパターニングされた第２導電体層から前記制御ゲートを残る、ステップと、
を備える、方法。
【請求項２】
前記第１導電体層の前記露出された部分に第１コンタクトを形成するステップをさらに備える、請求項１に記載の方法。
【請求項３】
前記第１コンタクトおよび第２コンタクトは前記キャパシタのコンタクトであるように、前記第２導電体層に第２コンタクトを形成するステップをさらに備える請求項２に記載の方法．
【請求項４】
基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、
前記酸化物層の上にポリシリコン層を形成するステップと、
前記キャパシタ領域に、第１の側面および該第１の側面と平行な第２の側面を有する下部キャパシタ層を有するパターニング済みポリシリコン層を、および、前記ＮＶＭ領域に浮遊ゲート層を形成するために、前記キャパシタ領域および前記ＮＶＭ領域において前記ポリシリコン層をパターンエッチングするステップと、
前記パターニング済みポリシリコン層上に絶縁体層を形成するステップと、
前記絶縁体層上に、かつ前記キャパシタ領域および前記ＮＶＭ領域にわたるように、導電体層を形成するステップと、
前記キャパシタ領域の上方の前記導電体層から上部電極層を残すように前記導電体層のパターンエッチングを実行するステップであって、前記丈夫電極層は前記下部電極層上の第１の側面および前記下部電極層から離隔した第２の側面を有し、前記上部電極層の第１および第２の側面は前記下部電極層の前記第１および第２の側面と平行である、前記導電体層のパターンエッチングを実行するステップと、
前記キャパシタ領域上に上部キャパシタ電極領域のための第１パターンを有する第１マスクを、および前記ＮＶＭ領域上にＮＶＭビットセルの制御ゲートのパターンを含む第２パターンを有する第２マスクを、形成するステップと、
前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップであって、それによって、前期上部電極層から第１パターンを、前記下部キャパシタ層から下部電極を、前記ＮＶＭ領域の上方の前記導電体層から前記制御ゲートを、および前記浮遊ゲート層から浮遊ゲートを残し、前記上部電極は前記上部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記下部電極は、前記下部電極層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記上部電極の第３の側面の位置は前記下部電極の第３の側面の位置に整合し、前記上部電極の第４の側面の位置は前記下部電極の第４の側面の位置に整合し、前記浮遊ゲートは前記浮遊ゲート層の前記第１および第２の側面の間に第３の側面および該第３の側面に平行な第４の側面を形成し、前記制御ゲートは前記浮遊ゲートの前記第３の側面の位置と整合した第１の側面、および前記浮遊ゲートの前記第４の側面の位置と整合した第２の側面を有する、前記上部電極層、前記絶縁体層、前記下部電極層、前記ＮＶＭ領域常の前記導電体層、および前記浮遊ゲート層を貫通してエッチングを行うステップと、
前記制御ゲートをマスクとして用いて注入を行うステップであって、前記ＮＶＭ領域の前記制御ゲートに隣接したソース／ドレイン領域を与える、注入を行うステップと
を備える、方法。
【請求項５】
基板のキャパシタ領域にキャパシタを、および前記基板のＮＶＭ領域に不揮発性メモリセルを形成するための方法であって、
前記基板の前記キャパシタ領域にウェル領域を形成するステップと、
ゲート誘電体として前記基板の前記ウェル領域および前記ＮＶＭ領域に酸化物層を成長させるステップと、
前記酸化物層の上に第１ポリシリコン層を形成するステップと、
前記ウェル領域に下部電極層および前記ＮＶＭ領域に浮遊ゲート層を形成するために前記ウェル領域および前記ＮＶＭ領域におけるポリシリコン層のパターンエッチングを実行するステップと、
前記ポリシリコン層の上に絶縁層を形成するステップと、
前記ウェル領域および前記ＮＶＭ領域の上方において、前記絶縁層の上に導電体層を形成するステップと、
パターニングされた導電体層を形成するために前記ウェル領域にて前記導電体のパターンエッチングを実行するステップであって、前記下部電極層の第１部分および前記下部電極層から離れて配置される前記第１の側面と平行な第２の側面を露出するために前記パターニングされた導電体層が前記下部電極における第１の側面を有する、前記導電体のパターンエッチングを実行するステップと、
前記下部電極層から下部電極、前記上部電極層から上部電極、前記ＮＶＭ領域上の前記導電体層から制御ゲート、前記浮遊ゲート層から浮遊ゲートを残すために前記導電体層、前記絶縁層、前記下部キャパシタ層、および前記浮遊ゲート層を通してパターンエッチングを実行するステップであって、前記下部電極が前記上部電極に覆われる部分および前記上部電極によって覆わない部分を有し、前記上部電極が前記下部電極から離れて配置されて延びる部分を有し、前記ゲートが第１方向で前記浮遊ゲートを越えて延びて、前記浮遊ゲートの第１の側面に配列される第１の側面および前記浮遊ゲートの第２の側面と配列される第２の側面を有する、ステップと、を備える、方法。