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　特願２０００−２８８３２４「絶縁ゲート型半導体装置」拒絶査定不服審判事件〔平成１４年　４月　５日出願公開、特開２００２−１００７７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成１２年９月２２日の出願であって、平成１７年７月１９日付けで拒絶査定がなされ、これに対して同年８月２５日に拒絶査定に対する審判請求がなされるとともに、同年９月１６日付けで手続補正がなされ、その後当審において、平成１８年８月２２日付けで審尋がなされ、それに対して、同年１０月３０日付けで回答書が提出され、平成２０年１月２３日付けで、平成１７年９月１６日付け手続補正が却下され、同年２月６日付けで最後の拒絶理由が通知され、その指定期間内の同年４月１４日に意見書及び手続補正書が提出されたものである。
　
第２　平成２０年４月１４日付けの手続補正（以下、「本件補正」という。）について
（１）本件補正の内容
　本件補正は、補正前の請求項１を補正後の請求項１とし、補正前の請求項６を削除するとともに、補正前の請求項７を補正後の請求項６とし、なおかつ、補正前の請求項７が引用する請求項１ないし６を補正後の請求項１ないし５とし、補正前の明細書の【００１５】、【００５２】ないし【００５４】を補正後の明細書の【００１５】、【００５２】ないし【００５４】と補正するものであって、補正後の請求項１、６及び明細書の【００１５】、【００５２】ないし【００５４】は以下のとおりである。
「【請求項１】　高抵抗の第１導電型ベース層と、
　この第１導電型ベース層の表面に形成された第２導電型ベース層と、
　前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
　前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記溝に接して選択的に形成された第１導電型エミッタ層と、
　ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
　前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、
　前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、
　前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、
　この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、
　オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止され、
　前記第２導電型ベース層は下部に隣接して第１導電型バリア層を具備することを特徴とする絶縁ゲート型半導体装置。」
「【請求項６】　前記絶縁ゲート型半導体装置は、圧接型パッケージにアセンブリされたことを特徴とする請求項１乃至５のいずれか１つに記載の絶縁ゲート型半導体装置。」
「【００１５】
　具体的には本発明の絶縁ゲート型半導体装置は、高抵抗の第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記溝に接して選択的に形成された第１導電型エミッタ層と、ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、
　オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止され、前記第２導電型ベース層は下部に隣接して第１導電型バリア層を具備することを特徴とする。　さらに、前記第２導電型ベース層は向かい合った一対の前記溝により画定され、前記溝における第１導電型ベース層内部の一定の深さをＤ（ｍ）、前記一対の溝で規定された前記第２導電型ベース層の幅をＷ（ｍ）、前記一対の溝の間に設けられた前記第1の主電極に接する前記第２導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第２導電型ベース層との間の距離をＣ（ｍ）、前記第１導電型エミッタ層下部の前記第２導電型ベース層のシート抵抗をＲｐ（Ω／square）、前記第１導電型エミッタ層の前記溝と平行な方向の幅をｄ１（ｍ）とするとき、Ｒｐ×（ｄ１）２≦２×１０−７、Ｗ／（Ｃ×Ｄ）≦１×１０５（ｍ−１）の条件を満たすことを特徴とする。」
「【００５２】
　しかし、高電圧の短絡事故時において電流が増加し、Ｎ型エミッタ層５の直下におけるＰ型ベース層２のシート抵抗Ｒｐと電流Iの積が、前記ビルトイン電圧（０．５Ｖ）を超えられるようになれば、ラッチアップを生じる恐れがある（ここで、電流Iは、短絡電流Ｉｓｃ（Ａ／ｍ２）×Ｎ型エミッタ層５のＸ方向の幅（ｄ１）２で表される）。理論解析の結果、このようなラッチアップはＲｐ×（ｄｌ）２を一定の範囲に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。
【００５３】
　図４は、高電圧においてラッチアップを生じない本発明の絶縁ゲート型半導体装置の試作品の短絡電流Ｉscとシート抵抗Ｒpとの対比を示す図である。
【００５４】
　本発明の絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Ｒｐと電流Ｉの積が、次式のように、ビルトイン電圧（０．５Ｖ）以下であればよい。
　　　Ｒｐ×Ｉｓｃ×（ｄ１）２≦０．５
　ここで、通常使用する電流密度が１０６（Ａ／ｍ２）であるとすると、短絡時の電流密度は、図４に示すように、通常時の２乃至５倍となる。そこで、上式の短絡電流Ｉｓｃとして、図４に示す最大の短絡電流、例えば５×１０６（Ａ／ｍ２）を代入して変形すると、上式は
　　　Ｒｐ×（ｄ１）２≦１×１０−７となる。さらに、ラッチアップ耐性の余裕を考慮して次式のようになる。
　　　Ｒｐ×（ｄ１）２≦２×１０−７　　　　　　　　　　　…（１）
　一方、ラッチアップを抑えて素子の耐圧を高める他、ＩＥ効果を高めて高抵抗のＮ−ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Ｉｓｃを低減すれば、短絡電流Ｉｓｃによる素子の熱破壊を回避することができる。論理解析の結果ＩＥ効果を高めるにはＷ／（Ｃ×Ｄ）を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」
　
（２）補正内容の整理
　補正事項１
　補正事項１−１
　補正前の請求項１の「最大の電圧」を、補正後の請求項１の「電圧」と補正すること。
　補正事項１−２
　補正前の請求項１の「前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、」を削除すること。
　補正事項１−３
　補正前の請求項１の「ことを特徴とする」の前に、「、前記第２導電型ベース層は下部に隣接して第１導電型バリア層を具備する」を追加すること。
　補正事項２
　補正前の請求項６を削除するとともに、補正前の請求項７を補正後の請求項６とし、なおかつ、補正前の請求項７が引用する請求項１乃至６を補正後の請求項６が引用する請求項１乃至５と補正すること。
　補正事項３
　補正前の明細書の【００１５】を、補正後の明細書の【００１５】と補正すること。
　補正事項４
　補正前の明細書の【００５２】を、補正後の明細書の【００５２】と補正すること。
　補正事項５
　補正前の明細書の【００５３】を補正後の明細書の【００５３】と補正すること。
　補正事項６
　補正前の明細書の【００５４】を補正後の明細書の【００５４】と補正すること。
　
（３）本件補正についての検討
　補正事項１について
　補正事項１−１についての補正は、補正前の請求項１の「最大の電圧」の「最大の」を削除しており、特許請求の範囲の拡張をしているから、特許法第１７条の２第４項各号のいずれを目的とするものにも該当しない。
　補正事項１−２についての補正は、補正前の請求項１の「前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、」を削除しており、特許請求の範囲の拡張をしているから、特許法第１７条の２第４項各号のいずれを目的とするものにも該当しない。
　補正事項１−３についての補正は、補正前の請求項６に記載された発明を特定するための事項を補正前の請求項１に追加しているが、補正前の請求項６は、補正前の請求項１ないし５を引用するものであり、実質的には、補正前の請求項６の構成を有さないものについての削除を行うものであるから、請求項の削除を目的とするものに該当する。
　したがって、補正事項１−１及び補正事項１−２を含む補正事項１についての補正は、特許法第１７条の２第４項各号のいずれを目的とするものにも該当しない。
　
　補正事項２について
　補正事項２についての補正は、補正前の請求項６を削除すると共に、補正前の請求項７を補正後の請求項６として項番を繰り上げ、なおかつ、補正前の請求項７が引用する請求項１乃至６を補正後の請求項６が引用する請求項１乃至５と補正するものであるから、請求項の削除及び明りょうでない記載の釈明を目的とするものに該当する。
　
　補正事項３について
　補正事項３についての補正は、補正前の明細書の【００１５】に記載された、補正前の請求項１に対応する記載を、補正後の請求項１に対応する記載とするものである。
　
　補正事項４について
　補正事項４についての補正は、補正前の明細書の【００５２】の「電流」を「電流Ｉ」とし、「（ここで、電流Iは、短絡電流Ｉｓｃ（Ａ／ｍ２）×Ｎ型エミッタ層５のＸ方向の幅（ｄ１）２で表される）。」との記載を追加するものであるが、願書に最初に添付した明細書又は図面には、「電流Ｉ」が「短絡電流Ｉｓｃ（Ａ／ｍ２）×Ｎ型エミッタ層５のＸ方向の幅（ｄ１）２」で表されることは記載されておらず、また、願書に最初に添付した明細書又は図面から自明な事項であるとも認められない。
　したがって、補正事項４についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。
　
　補正事項５について
　補正事項５についての補正は、補正前の明細書の【００５３】の「図４を用いて、本発明の絶縁ゲート型半導体装置がラッチアップを生じないための条件式は次のように与えられる。」なる記載を削除するものであるから、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
　補正事項６について
　補正事項６についての補正は、補正前の明細書の【００５４】を、補正後の明細書の【００５４】である「本発明の絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Ｒｐと電流Ｉの積が、次式のように、ビルトイン電圧（０．５Ｖ）以下であればよい。
　　　Ｒｐ×Ｉｓｃ×（ｄ１）２≦０．５
　ここで、通常使用する電流密度が１０６（Ａ／ｍ２）であるとすると、短絡時の電流密度は、図４に示すように、通常時の２乃至５倍となる。そこで、上式の短絡電流Ｉｓｃとして、図４に示す最大の短絡電流、例えば５×１０６（Ａ／ｍ２）を代入して変形すると、上式は
　　　Ｒｐ×（ｄ１）２≦１×１０−７となる。さらに、ラッチアップ耐性の余裕を考慮して次式のようになる。
　　　Ｒｐ×（ｄ１）２≦２×１０−７　　　　　　　　　　　…（１）
　一方、ラッチアップを抑えて素子の耐圧を高める他、ＩＥ効果を高めて高抵抗のＮ−ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Ｉｓｃを低減すれば、短絡電流Ｉｓｃによる素子の熱破壊を回避することができる。論理解析の結果ＩＥ効果を高めるにはＷ／（Ｃ×Ｄ）を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」と補正するものであるが、願書に最初に添付した明細書又は図面には、「（Ｒｐ×ｄ１）２≦２×１０−７」と記載されているだけで、その式の導出過程も「Ｒｐ×（ｄ１）２≦２×１０−７」との条件式も記載されておらず、また、願書に最初に添付した明細書又は図面から自明な事項であるとも認められないから、補正事項６についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。
　
　ここで、請求人は、平成２０年４月１４日付け意見書において、「（ｂ）明細書の段落［００５２］［００５３］［００５４］において、「Ｒｐ×（ｄ１）２≦２×１０−７」の式の根拠を補正致しました。絶縁ゲート型半導体装置において、ラッチアップが生じないための条件は、シート抵抗Ｒｐと電流の積が、ビルトイン電圧（０．５Ｖ）以下である必要があります。電流Iは、短絡電流Ｉｓｃ（Ａ／ｍ２）×Ｎ型エミッタ層５のＸ方向の幅（ｄ１）２と表されるため、ラッチアップが生じないための条件は、次式のようになります。
　　　Ｒｐ×Ｉｓｃ×（ｄ１）２≦０．５
　尚、Ｎ型エミッタ層５の直下における電流集中は、通常動作時、Ｎ型エミッタ層５の中央部となるためＮ型エミッタ層５のＸ方向の幅はｄ１／２とすべきですが、短絡時は、何処に電流集中が発生するか分からないため、安全策としてＮ型エミッタ層５のＸ方向の幅はｄ１で表しています。
　ここで、通常使用する電流密度が段落００５６に記載されていますように、１０６（Ａ／ｍ２）であるとすると、短絡時の電流密度は、通常時の２乃至５倍となります。そこで、短絡電流Ｉｓｃとして、図４に示す最大の短絡電流、５×１０６（Ａ／ｍ２）を上式に代入して変形すると、上式はＲｐ×（ｄ１）２≦１×１０−７となります。さらに、ラッチアップ耐性の余裕を考慮して数値を定めた結果、
　　　Ｒｐ×（ｄ１）２≦２×１０−７が導出されます。
　段落［００５２］［００５３］［００５４］の補正は、拒絶理由通知に係る拒絶の理由に対応するものであり、明りょうでない記載を釈明するものです。また、これらの補正は、願書に最初に添付した明細書又は図面に記載されたものであり、新規事項を追加するものではありません。この補正により、上記理由（３）（４）に基づく拒絶は解消されたものと思料致します。」と主張しているので、検討する。
　願書に最初に添付した明細書又は図面には、上記ラッチアップを生じないための条件式を導き出す過程及び「Ｒｐ×（ｄ１）２≦２×１０−７」は記載されておらず、単に、「（Ｒｐ×ｄ１）２≦２×１０−７」としか記載されていないし、また、補正後の明細書の【００５２】ないし【００５４】に記載された事項が、願書に最初に添付した明細書又は図面から自明な事項であるとも認められない。したがって、請求人の主張は採用できない。
　
　したがって、補正事項１、補正事項４、補正事項６についての補正を含む本件補正は、特許法第１７条の２第３項の規定の要件を満たしておらず、また、同法同条第４項各号に規定される、いずれを目的とするものにも該当しないから、同法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
第３　本願明細書等
　平成２０年４月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、平成１６年５月１０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載された事項により特定されるものであり、そのうちの請求項１、２に係る発明は、その請求項１、２に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　高抵抗の第１導電型ベース層と、
　この第１導電型ベース層の表面に形成された第２導電型ベース層と、
　前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、
　前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記溝に接して選択的に形成された第１導電型エミッタ層と、
　ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、
　前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、
　前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、
　前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、
　この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、
　オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される最大の電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されていることを特徴とする絶縁ゲート型半導体装置。
　　【請求項２】　前記第２導電型ベース層は向かい合った一対の前記溝により画定され、前記溝により画定された領域における前記第２導電型ベース層と前記第１導電型ベース層の境界から前記溝の前記第1導電型ベース層内の端部までの距離をＤ（ｍ）、前記一対の溝で規定された前記第２導電型ベース層の幅をＷ（ｍ）、前記一対の溝の間に設けられた前記第1の主電極に接する前記第２導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第２導電型ベース層との間の距離をＣ（ｍ）、前記第１導電型エミッタ層下部の前記第２導電型ベース層のシート抵抗をＲｐ（Ω／square）、前記第１導電型エミッタ層の前記溝と平行な方向の幅をｄ１（ｍ）とするとき、Ｒｐ×（ｄ１）２≦２×１０−７、Ｗ／（Ｃ×Ｄ）≦１×１０５（ｍ−１）の条件を満たすことを特徴とする請求項１記載の絶縁ゲート型半導体装置。」
　
　また、平成１６年５月１０日付けの手続補正書により補正された明細書の【００１５】、【００５２】及び【００５４】は、以下のとおりである。
「【００１５】
　具体的には本発明の絶縁ゲート型半導体装置は、高抵抗の第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面から前記第２導電型ベース層を貫通し、前記第１導電型ベース層内部の一定の深さに達するように形成された複数の溝と、前記第２導電型ベース層の表面で、前記第２導電型ベース層とともに前記溝に接して選択的に形成された第１導電型エミッタ層と、ゲート絶縁膜を介して前記溝を埋め込むように形成されたゲート電極と、前記ゲート電極の誘起により反転している状態で、前記第１導電型エミッタ層から前記第１導電型ベース層に第１導電型キャリアを注入するチャネル領域と、前記第２導電型ベース層の表面及び前記第１導電型エミッタ層の表面に、これらを電気的に接続するように形成され、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧により、前記第１導電型エミッタ層への流入が阻止された前記第２導電型キャリアの電流を排出する第１の主電極と、前記第１導電型ベース層の下面に形成され、前記第１導電型ベース層に第２導電型キャリアを注入する第２導電型エミッタ層と、この第２導電型エミッタ層に接して形成された第２の主電極とを具備し、オン状態における前記第１導電型ベース層から前記第２導電型ベース層への前記第２導電型キャリアの流れを部分的に制御して、前記第１導電型エミッタ層から前記第１導電型ベース層への前記第１導電型キャリアの注入効率を増加させ、且つ、オン状態のままで、オフ状態に印加される最大の電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されていることを特徴とする。
　さらに、前記第２導電型ベース層は向かい合った一対の前記溝により画定され、前記溝における第１導電型ベース層内部の一定の深さをＤ（ｍ）、前記一対の溝で規定された前記第２導電型ベース層の幅をＷ（ｍ）、前記一対の溝の間に設けられた前記第1の主電極に接する前記第２導電型ベース層と、それと隣り合った別の一対の溝の中に設けられた前記第1の主電極に接する前記第２導電型ベース層との間の距離をＣ（ｍ）、前記第１導電型エミッタ層下部の前記第２導電型ベース層のシート抵抗をＲｐ（Ω／square）、前記第１導電型エミッタ層の前記溝と平行な方向の幅をｄ１（ｍ）とするとき、Ｒｐ×（ｄ１）２≦２×１０−７、Ｗ／（Ｃ×Ｄ）≦１×１０５（ｍ−１）の条件を満たすことを特徴とする。」
「【００５２】
　しかし、高電圧の短絡事故時において電流が増加し、Ｎ型エミッタ層５の直下におけるＰ型ベース層２のシート抵抗Ｒｐと電流の前記が、前記ビルトイン電圧（０．５Ｖ）を超えられるようになれば、ラッチアップを生じる恐れがある。理論解析の結果、このようなラッチアップはＲｐ×（ｄｌ）２を一定の範囲に抑えれば発生しないことが明らかになり、その範囲を定める数値が試作結果との対比から求められた。」
「【００５４】
　　　Ｒｐ×（ｄ１）２≦２×１０−７　　　　　　　　　　　…（１）
　
　一方、ラッチアップを抑えて素子の耐圧を高める他、ＩＥ効果を高めて高抵抗のＮ−ベース層の伝導度変調を増加させ、素子のオン抵抗を低減することも重要な課題である。また、オン抵抗を下げながら同時に短絡電流Ｉｓｃを低減すれば、短絡電流Ｉｓｃによる素子の熱破壊を回避することができる。論理解析の結果ＩＥ効果を高めるにはＷ／（Ｃ×Ｄ）を一定値の範囲内にすればよいことが明らかにされ、その範囲を定める数値が試作結果との対比から求められた。」
　
第４　平成２０年２月６日付けの最後の拒絶理由通知について
　当審における、平成２０年２月６日付けで通知した最後の拒絶理由の概要は以下のとおりである。
「（１）平成１６年５月１０日付けでした手続補正は、下記の点で願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないので、特許法第１７条の２第３項の規定に適合しない。 
　
 　　　　　　　　　　　　　　　　　記 
　
・請求項１について 
　「オン状態のままで、オフ状態に印加される最大の電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されている」という記載は、特に、「・・・印加される最大の電圧が・・・印加された場合でも、・・・ビルトイン電圧が維持されている」という記載を有する点で、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。 
　
・請求項２について 
　「Ｒｐ×（ｄ１）２≦２×１０−７」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２≦２×１０−７」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。 
 　 
・【００５２】段落について 
　「Ｒｐ×（ｄ１）２」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。 
 　 
・【００５４】段落について 
　「Ｒｐ×（ｄ１）２≦２×１０−７」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２≦２×１０−７」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。 
　
（２）［略］
　
（３）この出願は、明細書の発明の詳細な説明の記載が下記の点で不備のため、特許法第３６条第４項に規定する要件を満たしていない。 
　
 　　　　　　　　　　　　　　　　記 
　
　請求項２に記載されている、「Ｒｐ×（ｄ１）２≦２×１０−７」の式の根拠が、発明の詳細な説明に記載しておらず、当業者が、その実施することができる程度に明確かつ十分に記載したものではない。 
　
（４）この出願は、明細書の記載が下記の点で不備のため、特許法第３６条第６項第２号に規定する要件を満たしていない。 
　
 　　　　　　　　　　　　　　　　記 
　
　請求項２に記載されている、「Ｒｐ×（ｄ１）２≦２×１０−７」なる式は、その技術的意味が不明確である。
　
＜最後の拒絶理由通知とする理由＞ 
 　最初の拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶の理由のみを通知する拒絶理由通知である。」
　
第５　検討
＜理由（１）について＞
　請求項１について
　請求項１の「オン状態のままで、オフ状態に印加される最大の電圧が前記第１の主電極と前記第２の主電極の間に印加された場合でも、前記第２導電型ベース層と前記第１導電型エミッタ層との間のビルトイン電圧が維持され、前記第２導電型キャリアの前記第１導電型エミッタ層への流入が阻止されている」という記載は、特に、「・・・印加される最大の電圧が・・・印加された場合でも、・・・ビルトイン電圧が維持されている」という記載を有する点で、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。
　
　請求項２について
　請求項２の「Ｒｐ×（ｄ１）２≦２×１０−７」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２≦２×１０−７」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。
　
　明細書の【００５２】段落について
　明細書の【００５２】の「Ｒｐ×（ｄ１）２」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。
　
　明細書の【００５４】段落について
　明細書の【００５４】段落の「Ｒｐ×（ｄ１）２≦２×１０−７」という記載は、願書に最初に添付した明細書又は図面に記載されている、「（Ｒｐ×ｄ１）２≦２×１０−７」とは、全く異なる記載であり、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、願書に最初に添付した明細書又は図面の記載から、自明な事項でもない。
　
＜理由（３）について＞
　「Ｒｐ×（ｄ１）２≦２×１０−７」の式の根拠が、本願明細書又は図面には記載されておらず、単に、ラッチアップを生じない条件式であると記載されているだけで、このような条件式を満たすことで従来技術に比較して十分な効果を奏するものであるのかについて具体的な実験結果等は何ら開示されておらず、当業者がその技術上の意義を理解できないから、本願の請求項２に係る発明が、当業者が実施できる程度に明確かつ十分に記載されていない。
　
＜理由（４）について＞
　本願明細書には、「Ｒｐ×（ｄ１）２≦２×１０−７」の式の根拠が、本願明細書又は図面には記載されておらず、単に、ラッチアップを生じない条件式であると記載されているだけで、このような条件式を満たすことで従来技術に比較して十分な効果を奏するものであるのかについて具体的な実験結果等は何ら開示されていないから、その技術上の意義が不明である。
　したがって、本願の請求項２に係る発明は明確でない。
　
　よって、本件出願は、その特許請求の範囲請求項１及び２についての補正が、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、特許法第１７条の２第３項に規定する要件を満たしておらず、また、本件出願は、特許請求の範囲及び発明の詳細な説明の記載が不備のため、特許法第３６条第４項及び第６項に規定する要件を満たしていない。
　
第６　むすび
　以上のとおりであるから、本願は、特許法第１７条の２第３項の規定する要件並びに特許法第３６条第４項及び第６項に規定する要件を満たしていないから、特許を受けることができない。
　よって、結論のとおり、審決する。