(57)【特許請求の範囲】
【請求項１】
配線用マスクパターンがそれぞれ形成された複数の半導体装置製造用マスク基板のうちの１つであって，複数の前記配線用マスクパターンが第１のパターン密度で形成された第１の領域と，複数の前記配線用マスクパターンが前記第１のパターン密度よりも小さい第２のパターン密度で形成された第２の領域とを備えたマスク基板を準備する工程と，
前記マスク基板の前記第２の領域に，ゲート電極に用いられる前記配線用マスクパターンの線幅以下の寸法を有する疑似パターンを配置させて，該マスク基板と他の前記半導体装置製造用マスク基板とのパターン密度の差を調整する工程と，
パターン密度の差が調整された前記マスク基板および他の前記半導体装置製造用マスク基板をエッチング用マスクに用いて半導体基板上に配線パターンを形成する工程と，
前記配線パターンを覆うように，前記半導体基板上に層間絶縁膜を形成する工程と，
前記半導体基板上に形成された前記層間絶縁膜の表面を研磨する工程と，
を有することを特徴とする，半導体装置の製造方法。
【請求項２】
前記層間絶縁膜を前記半導体基板上に形成する工程は，高密度プラズマＣＶＤ法を用いて行われることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項３】
前記疑似パターンは，一辺が０．２５μｍ以下の正方形であることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項４】
前記疑似パターンは，短辺が０．２５μｍ以下の長方形であることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項５】
前記疑似パターンは，格子状に配置されることを特徴とする，請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子製造用マスク基板，及び，半導体素子の製造方法にかかり，特に，半導体素子の配線パターン密度の相違によって生ずる，層間絶縁膜研磨処理後の残膜厚差が少ない半導体素子を簡便に製造するための半導体素子製造用マスク基板，及び，半導体素子の製造方法に関する。
【０００２】
【従来の技術】
近年，半導体素子の高集積化にともない，内部配線の高密度化，多層化が進んでいる。半導体素子の高密度化のため，フォトリソグラフィーに用いられる露光用の光は短波長化が進んでおり，それによる焦点深度の不足と相俟って，半導体素子製造用マスク基板（以下，単にマスクという。）毎のパターン密度の差が大きい場合には，マスクを用いた配線作成時のエッチングが不完全になったり，用いるマスクによってエッチング条件を変えなければならないという問題が生ずる。このため，マスク毎のパターン密度に差がある場合には，実際のパターン以外に擬似パターン（ダミーパターンとも称される。）を挿入して，エッチング条件を揃えるようにする方法が用いられている。なお，本明細書中，パターン密度とは，マスク内において，パターンが配置される面積が，マスク全体の面積に占める割合をいう。
【０００３】
擬似パターンは，マスクのパターン形状によって，その挿入の仕方に様々な手法が採用されている。マスクのパターン形状の一例として，細いゲート配線を形成するためのパターンが偏りなく配置されるデバイス部と，容量測定用の大パターン（例えば一辺が１００μｍ程度の正方形）が挿入されるなど，パターンの配置に偏りがあり，パターンが配置されていない領域が存在するＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔａｌ  Ｇｒｏｕｐ）部とからなるものがある。このようなマスクの場合，擬似パターンは，ＴＥＧ部のパターンが配置されていない領域に挿入される。
【０００４】
【発明が解決しようとする課題】
ところで，マスクを用いた配線作成後，その上層には，高密度プラズマＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下ＨＤＰ−ＣＶＤという）酸化膜等，層間絶縁膜が形成される。この層間絶縁膜は，下地となる配線の形状により堆積膜厚が異なる。例えば，下地の細い配線パターンの凹凸に依存して，層間絶縁膜表面に局所的な凹凸が生じたり，デバイス部のように細い配線パターンが広範囲に偏りなく入っている場合はマイナスサイジングがかかって堆積量が減り，ＴＥＧ部のように大パターンが存在する領域では厚く堆積される特徴を持っている。このため，このような層間絶縁膜の表面の凹凸および段差を低減するため化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇ：以下ＣＭＰという）により，平坦化処理が行われる。
【０００５】
上述のＣＭＰによる層間絶縁膜の平坦化は，細い配線が偏りなく配置されたデバイス部などに対しては，層間絶縁膜の局所的な凹凸を低減するので有効であるが，大パターンが配置されたＴＥＧ部などについては，研磨速度が遅く，デバイス部など膜厚が小さい部分との差（残膜厚差）を縮めるためにはあまり有効でない。
【０００６】
このＣＭＰ後の残膜厚差（以下，グローバル段差と称する。）があると，さらに上層に材料膜を形成したときに，層間のショートや配線間のショートまたはオープン等の不良が発生しやすくなり，歩留まりや信頼性低下の原因となるため，グローバル段差を低減することが要請されているが，ＴＥＧ部に擬似パターンを挿入することによって，デバイス部とＴＥＧ部との間に配線パターンの一層の不均一が生じ，グローバル段差が増大するという問題点があった。
【０００７】
以上のような観点から，本発明の目的は，半導体素子製造用マスク基板に擬似パターンを挿入する際，ＣＭＰ後の残膜厚を上昇させないような形状で，かつ，マスク毎のエッチング条件を変更する必要がないように，マスク間でのパターン密度均一化して，性能，耐久性ともに信頼性に優れた半導体素子が効率よく製造することの可能な，新規かつ改良された半導体素子製造用マスク基板，及び，半導体素子の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば，複数のゲートマスクパターンが形成され，パターン密度が大きい領域と小さい領域を有する半導体製造用マスク基板において，パターン密度の小さい領域に対応する半導体製造用マスク基板上に形成される複数の疑似パターンであって，各疑似パターンはゲート配線パターンの線幅以下の寸法を有する所定形状から構成されることを特徴とする，半導体製造用マスク基板が提供される。
【０００９】
かかる構成によれば，複数のマスク間でパターン密度を揃え，異なるマスクを用いても同一条件でのエッチング工程が可能になる。さらに，疑似パターンを，ゲート配線パターンの線幅以下の寸法を有する所定形状，例えば，一辺が０．２５μｍ以下の正方形とすることによって，半導体素子の疑似パターンに対応する領域（ＴＥＧ部）にマイナスサイジングがかかり，当該領域における層間絶縁膜の堆積量を減らすことができる。このようにして，ＣＭＰ後の下地パターンの高密度領域における残膜厚上昇を防ぎ，半導体素子内部のグローバル段差の増大を抑制して，信頼性の高い半導体素子を製造することができる。
【００１０】
また，所定形状を，例えば短辺が０．２５μｍ以下の長方形とすることができる。かかる構成によれば，略長方形形状の長辺側の長さを調整することによって，パターン内部に挿入する擬似パターンの図形数を減らし，設計ファイル容量（ＧＤＳ２データ容量）の増加を抑制することができる。
【００１１】
さらにまた，疑似パターンを，格子状に配置することによって，格子の間隔を変化させてパターン密度を容易に最適化することができる。このようにして，さらなるエッチング条件の均一化，およびグローバル段差の増大の抑制が可能であり，高集積化された半導体素子作成時の製造条件のマージンに余裕を持たせて，性能および耐久性において信頼性の高い半導体素子の製造が可能となる。
【００１２】
また，本発明によれば，配線用マスクパターンがそれぞれ形成された複数の半導体装置製造用マスク基板のうちの１つであって，複数の配線用マスクパターンが第１のパターン密度で形成された第１の領域と，複数の配線用マスクパターンが第１のパターン密度よりも小さい第２のパターン密度で形成された第２の領域とを備えたマスク基板を準備する工程と，マスク基板の第２の領域に，ゲート電極に用いられる配線用マスクパターンの線幅以下の寸法を有する疑似パターンを配置させて，該マスク基板と他の半導体装置製造用マスク基板とのパターン密度の差を調整する工程と，パターン密度の差が調整されたマスク基板および他の半導体装置製造用マスク基板をエッチング用マスクに用いて半導体基板上に配線パターンを形成する工程と，配線パターンを覆うように，半導体基板上に層間絶縁膜を形成する工程と，半導体基板上に形成された層間絶縁膜の表面を研磨する工程と，を有することを特徴とする，半導体装置の製造方法が提供される。
【００１３】
層間絶縁膜は，高密度プラズマＣＶＤ法により形成することができる。
【００１４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体素子製造用マスク基板，及び，半導体素子の製造方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１５】
（第１の実施の形態）
図１は，擬似パターンを挿入していない場合の特定の２つの半導体素子製造用マスク基板１００およびマスク１１０を示した平面簡略図である。ここでは，ゲート電極作成用のマスクを一例にして説明する。
【００１６】
マスク１００には実際の配線を形成するためのパターン（以下実パターンという）１０２がほぼ偏りなく配置されており，マスク内におけるパターンが配置される面積が，マスク全体の面積に占める割合をパターン密度とすれば，マスク１００の場合は１５．７４％である。
【００１７】
一方，マスク１１０は，実パターンの配置に偏りがあり，パターン密度を調整するための擬似パターンを挿入するための領域が存在する。このマスク１１０では，実パターン２０２のパターン密度は５．５２％である。
【００１８】
このように，擬似パターンを挿入しない場合，マスク毎にパターン密度が異なる。そこで，実パターンが高密度である場合のエッチングが不完全になることを避けるため，配線パターン作成時のエッチング処理における条件をマスク毎に変える必要が生じてしまう。これを避けエッチング条件を揃える方法として，マスク毎のパターン密度の均一化を図るため，実パターンとは異なる擬似パターンを挿入する。
【００１９】
ここでは，配線パターンの上層に下地パターンの形状によって堆積膜厚が影響を受けるＨＤＰ―ＣＶＤなどによる層間絶縁膜の成膜が行われるので，適切な位置，形状の擬似パターンを挿入することが必要である。
【００２０】
図２は，擬似パターンの一例を示す平面図である。図２に示すように，実パターン２０２が配置されていない領域に，略正方形形状のパターンとして擬似パターン２０４を挿入している。擬似パターン２０４は，実際のゲート配線パターンである実パターン２０２の線幅程度の長さを一辺にもつ略正方形形状を離散的に配置したものである。特に，本実施の形態では，略正方形形状を格子状に配置している。
【００２１】
擬似パターンを，実パターン２０２の線幅程度の長さを一辺にもつ略正方形形状のパターンとし，隣のパターンとの間隔を一辺の長さ程度空け，格子状に配置すると，層間絶縁膜を堆積させた際には，細いゲート配線パターン上に堆積された膜と同様に，マイナスサイジングがかかって厚く堆積されることはない。また，擬似パターン上の層間絶縁膜は突起状に形成されて，ＣＭＰによる平坦化が可能である。
【００２２】
図３は，本実施の形態にかかるパターン密度を調整した半導体素子製造用マスク基板の一例を示す平面簡略図である。図３に示すように，マスク３１０は，実パターン３１２のみの場合は，マスク１１０と同様パターン密度は約５％であるが，領域３１４に擬似パターン２０４のような擬似パターンを挿入することで，パターン密度は１５．０９％となった。すなわち，マスク１００と同等のパターン密度とすることができ，マスク毎のパターン密度均一化が可能となる。
【００２３】
ここで，ＣＭＰによる平坦化処理の効果について説明する。図４は，従来の半導体素子製造用マスク基板の一例を示す平面簡略図，図５は，従来の半導体素子製造用マスク基板４００を用いて作成したパターンの上に層間絶縁膜としてＨＤＰ−ＣＶＤ酸化膜を堆積した後ＣＭＰ処理した際の残膜厚（半導体ウエハ表面から膜表面までの距離をいう）分布を模式的に示す平面図である。
【００２４】
図４（ａ）に示すように，半導体素子製造用マスク基板４００は，露光時の１ショット内に６つの領域を有している。図４（ｂ）は，それらの領域を模式的に表している。図４（ｂ）に示すように，半導体素子製造用マスク基板４００の上記６つの領域は，デバイス部４０２とＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔａｌ  Ｇｒｏｕｐ）部４０４とに分類することができる。
【００２５】
デバイス部４０２は，配線パターンとして，細いゲート配線が偏りなく配置されたパターンである。ＴＥＧ部４０４には，容量測定用の大パターン（例えば一辺が１００μｍ程度の正方形）が挿入される等，実パターンの配置に偏りがあり，実パターンが配置されていない領域が多く存在する。
【００２６】
図５に示すように，ＣＭＰ処理した後のＨＤＰ−ＣＶＤ酸化膜の残膜厚分布を見ると，デバイス部４０２に残膜厚がもっとも薄い領域４３０が存在し，ＴＥＧ部４０４に最も厚い領域４２０が形成されている。
【００２７】
上記のように残膜厚に差が生ずる理由を，図６を参照して説明する。図６は，ＨＤＰ―ＣＶＤ酸化膜形成時の下地依存性を示す図である。図６（ａ）は，ゲート配線パターン５００の平面図，（ｂ）はゲート配線パターン５００上にＨＤＰ―ＣＶＤ酸化膜を堆積した後の（ａ）のＡ―Ｂによる断面図，（ｃ）は，（ｂ）のＣＭＰ研磨後の断面図である。
【００２８】
図６（ａ）に示すように，ゲート配線パターン５００は，例えば幅１μｍ以下の細いゲート配線５１０，および１００μｍ以上の大パターン５２０を有している。このゲート配線パターン５００上にＨＤＰ―ＣＶＤ酸化膜５３０を堆積させる。
【００２９】
ＨＤＰ−ＣＶＤ酸化膜５３０は，細いゲート配線パターン５１０に対しては，マイナスサイジングがかかる特徴があり，図６（ｂ）に示すようにゲート配線パターン５１０上の表面５３２は表面５３６よりも下部に位置することになる。
【００３０】
また，ゲート配線パターン５１０上部には，突起５３４が生ずる。このような突起５３４や表面５３６とその周辺の急峻な段差を除去するためＣＭＰ処理を行う。
【００３１】
ＣＭＰ後の状態を示したのが図６（ｃ）である。このようにＣＭＰ処理を行うと，突起５３４の部分は平面状になる。表面５３２および５３６の段差も少なくなるが，大パターン上のＨＤＰ−ＣＶＤ酸化膜は研磨速度が遅く，他の領域との間の段差が完全には解消されないため，表面５３８および５４２の残膜厚差Ｄが残される。この残膜厚差Ｄをグローバル段差という。
【００３２】
すなわち，ＨＤＰ―ＣＶＤ酸化膜は，デバイス部４０２のような細い配線が広範囲に入っている場合はマイナスサイジングがかかって堆積量が減る特徴を持っており，突起５３４のような突起はＣＭＰにより除去されるため，デバイス部４０２に残膜厚が薄い領域４３０が形成される。一方，ＴＥＧ部４０４は，大パターン５２０のように大きなパターンが存在することが多いため，ＣＭＰの研磨速度が遅く，残膜厚が厚い領域４２０が形成される。
【００３３】
そこで，本実施の形態においては，擬似パターンを，層間絶縁膜が厚く堆積されることのない，細いゲート配線の幅程度の一辺の長さを有する略正方形形状のパターンとし，擬似パターンが挿入された領域の残膜厚の上昇を防ぐようにした。
【００３４】
このように，本実施の形態にかかる半導体素子製造用マスク基板によれば，疑似パターンとして，一辺がゲート配線パターンの線幅程度の略正方形形状のパターンを少なくとも１つ間隔を空けて挿入することにより，異なるマスク間でパターン密度を均一化することができ，高密度領域のエッチングが不完全になることを防止できるので，実パターンのパターン密度が異なるマスクを用いても，同一条件でエッチング処理することが可能となる。
【００３５】
また，擬似パターンを，一辺がゲート配線パターンの線幅程度の長さを持つ正方形形状として配置し，さらに，層間絶縁膜を形成した際に擬似パターン上の膜表面が突起状に形成されるように，隣のパターンとの間隔をゲート配線パターンの線幅程度空けることで，擬似パターンを挿入した部分のＣＭＰ研磨後の残膜厚上昇を抑制し，グローバル段差の増大を防止できる。
【００３６】
なお，本実施の形態にかかる擬似パターンを構成する正方形は，ＨＤＰ―ＣＶＤ酸化膜が厚く堆積されない，例えば一辺が約０．２５μｍ以下の正方形とすることができる。
【００３７】
（第２の実施の形態）
本実施の形態にかかる半導体素子製造用マスク基板においては，第１の実施の形態にかかる正方形の擬似パターンを長方形にする。他の構成においては第１の実施の形態と同様であるので，説明を省略する。
【００３８】
第１の実施の形態にかかる擬似パターンはサイズが小さいため，同一マスク内に多量に挿入されてしまい，挿入前のマスクの設計データファイルと比較して図計数が多くなり，データ容量の増大が避けられない。このため，実用上扱いが不便であるという問題がある。
【００３９】
図７は，第２の実施の形態にかかる擬似パターンの一例を示す平面図である。本実施の形態にかかる擬似パターンでは，形状を，短辺長が第１の実施の形態にかかる擬似パターンの一辺の長さ程度（例えば約０．２５μｍ以下）の略長方形形状とし，これらを第１の実施形態と同等程度の間隔を空けて配置する。
【００４０】
長辺長を長くしても良いのは，ＨＤＰ―ＣＶＤ酸化膜の堆積膜厚が下地パターンの短辺長にのみ大きく依存し，長辺のサイズに影響されての残膜厚上昇は起きないからである。
【００４１】
長辺長を第１の実施の形態にかかる擬似パターンよりも長く例えば０．２５μｍ以上にすることで，擬似パターンの挿入量を減らすことができ，設計データファイルの容量を減らすことが可能となる。これにより，より簡便に信頼性の高い半導体素子が製造できる。なお，長辺長は，すべて同一である必要はない。
【００４２】
（第３の実施の形態）
第１または２の実施の形態にかかる擬似パターンを挿入しても，目標とするパターン密度が得られない半導体素子製造用マスク基板が発生した場合は，上述のようにエッチング条件を変える必要が生ずる。これを避けるため，本実施の形態にかかる擬似パターンは，隣接する擬似パターンとの間隔を操作する。
【００４３】
図８は，本実施の形態にかかる擬似パターン８００を示す平面図である。図８に示すように，擬似パターン８００は，短辺長ａ’，長辺長ｂ’のパターン８１０，短辺側の隣接パターンとの間隔ａおよび長辺側の隣接パターンとの間隔ｂを有するようにする。
【００４４】
図９は，パターン密度の間隔ａおよびｂ依存性を示した図である。図９に示すように，間隔ａおよびｂを変化させると，擬似パターン部分のパターン密度を変動させることができる。これにより，半導体素子製造用マスク基板において所望のパターン密度の微調整が可能となる。
【００４５】
すなわち，第１または２の実施の形態にかかる擬似パターンを挿入してもパターン密度が低い場合には，間隔ａまたは間隔ｂを狭め，擬似パターン自体のパターン密度を高め，半導体素子製造用マスク基板全体のパターン密度を上昇させることができる。
【００４６】
これにより，より的確にパターン密度を調整することができるので，エッチング条件の均一化において製造時のマージンに余裕が生じ，グローバル段差もさらに抑制して，一層信頼性の高い半導体素子を製造することが可能となる。
【００４７】
以上，添付図面を参照しながら本発明にかかる半導体素子製造用マスク基板，及び，半導体素子の製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４８】
例えば，本発明の実施の形態においては，ゲート電極配線パターン作成用のマスクを例に挙げて説明したが，これに限定されない。配線の多層化，半導体素子の３次元化等を図る際には，メタル配線作成用のマスクにおいても適用が可能である。また，層間絶縁膜は，ＨＤＰ−ＣＶＤ酸化膜を例にして説明したが，これに限定されるものではなく，同様の現象が起こるものであれば適用が可能である。
【００４９】
【発明の効果】
以上説明したように，本発明によれば，半導体素子製造用マスク基板の適切な領域に，適切な形状，配置および数の擬似パターンを挿入し，マスク毎および同一マスク上の領域間のパターン密度を均一化して，同一条件でエッチング処理が可能で，かつ，グローバル段差を抑制して配線間のショートや，層間のショート，及びその後のエッチング処理条件のマスク毎の変動等を防ぐことができる，信頼性が高く作業効率の良い半導体素子を製造することの可能な半導体素子製造用マスク基板が提供される。
【図面の簡単な説明】
【図１】擬似パターンを挿入していない場合の特定の２つの半導体素子製造用マスク基板１００およびマスク１１０を示した平面簡略図である。
【図２】第１の実施の形態にかかる擬似パターンの一例を示す平面図である。
【図３】第１の実施の形態にかかるパターン密度を調整した半導体素子製造用マスク基板の一例を示す平面簡略図である。
【図４】従来の半導体素子製造用マスク基板の一例を示す平面簡略図である。
【図５】従来の半導体素子製造用マスク基板を用いて作成したパターン上のＨＤＰ−ＣＶＤ酸化膜をＣＭＰ処理した後の残膜厚分布を模式的に示す平面図である。
【図６】ＨＤＰ―ＣＶＤ酸化膜形成時の下地依存性を示す図である。
【図７】第２の実施の形態にかかる擬似パターンの一例を示す平面図である。
【図８】第３の実施の形態にかかる擬似パターン８００を示す平面図である。
【図９】パターン密度の間隔ａおよびｂ依存性を示した図である。
【符号の説明】
２００  半導体素子製造用マスク基板
２０２  実パターン
２０４  擬似パターン
【図１】
0003556647.tif 000002
【図２】
0003556647.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003556647.tif 000007
【図７】
0003556647.tif 000008
【図８】
0003556647.tif 000009
【図９】
0003556647.tif 000010