(57)【特許請求の範囲】
【請求項１】
第１の入力信号と第２の入力信号に基づいて互いに逆相の第１の出力信号と第２の出力信号を発生する差動回路が周波数ＦVCOで発振動作を行うようにリング状にＮ個接続されてなる発振回路と、
前記Ｎ個の差動回路の第１の出力信号の和に対応する周波数Ｎ×ＦVCOの第１の和信号を作成する第１の手段と、
前記Ｎ個の差動回路の第２の出力信号の和に対応する周波数Ｎ×ＦVCOの第２の和信号を作成する第２の手段と、
前記第１の和信号と前記第２の和信号との和に基づいて周波数２Ｎ×ＦVCOの第３の和信号を作成する第３の手段と、
を具備することを特徴とするリングオシュレータ。
【請求項２】
前記第１の手段が、
前記Ｎ個の差動回路のそれぞれについて第１の出力信号から第２の出力信号を引いた差に対応する正相差信号を得るＮ個のコンパレータと、
前記Ｎ個のコンパレータから出力された正相差信号を合成して前記第１の和信号を得る第１の合成回路と、
を含み、前記第２の手段が、
前記Ｎ個の差動回路のそれぞれについて第２の出力信号から第１の出力信号を引いた差に対応する逆相差信号を得るＮ個のコンパレータと、
前記Ｎ個のコンパレータから出力された逆相差信号を合成して前記第２の和信号を得る第２の合成回路と、
を含むことを特徴とする請求項１記載のリングオシュレータ。
【請求項３】
前記第３の和信号に基づいて出力信号を出力する出力回路をさらに具備することを特徴とする請求項１記載のリングオシュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リングオシュレータに関し、特に、無線携帯電話機やＰＣ用インターフェースや液晶とＰＣとの接続回路等に使用される高速アナログＰＬＬに用いられるリングオシュレータに関する。
【０００２】
【従来の技術】
従来のリングオシュレータの構成例を図７に示す。
【０００３】
図７おいて、複数段の差動回路１〜３がリング状に直列接続されて発振回路を構成している。差動回路１〜３の各々は、非反転入力端子と反転入力端子に供給された２つの信号を差動増幅して、反転出力端子と非反転出力端子から出力する。これらの差動回路は入出力を逆相としてリング状に奇数段接続されているから、１つの差動回路から出力された信号は遅延を伴ってリングを一周し、同じ差動回路に逆相で入力されることになる。従って、この発振回路は、差動回路１〜３の遅延時間で定まる周波数ＦＶＣＯで発振する。
【０００４】
従来のリングオシュレータにおいては、リング状に直列接続された複数段の差動回路の内の１つから出力信号を取り出している。図７おいて、差動回路３から出力されたバランス信号Ａ０とＢ０は、コンパレータ１７によってアンバランス信号に変換され、さらに反転バッファ１８を介して最終出力信号として出力される。
【０００５】
【発明が解決しようとする課題】
ここで、最終出力信号の周波数ＦＯＵＴは発振回路の発振周波数ＦＶＣＯと等しいので、高い出力周波数を得るためには発振回路自体を高速に動作させなければならない。
【０００６】
しかしながら、トランジスタのサイズ、寄生容量、雑音等のため、発振回路自体の高速化には限界がある。また、発振回路自体を高速化すると、消費電力も大幅に増加してしまう。
【０００７】
そこで、上記の点に鑑み、本発明の目的は、発振回路の発振周波数よりも高い周波数を有する最終出力信号を得ることにより、高速化に適し、消費電力を低減できるリングオシュレータを提供することである。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点によるリングオシュレータは、少なくとも１つの入力信号に基づいて入力信号と逆相の少なくとも１つの出力信号を発生する反転回路が周波数ＦＶＣＯで発振動作を行うようにリング状にＮ個接続されてなる発振回路と、Ｎ個の反転回路の出力信号の和に基づいて周波数Ｎ×ＦＶＣＯの和信号を作成する和信号作成手段とを具備することを特徴とする。
【０００９】
ここで、Ｎ個の反転回路の各々が、第１の入力信号と第２の入力信号に基づいて互いに逆相の第１の出力信号と第２の出力信号を発生する差動回路であり、和信号作成手段が、Ｎ個の差動回路のそれぞれについて第１の出力信号と第２の出力信号との差に対応する差信号を得るＮ個のコンパレータと、Ｎ個のコンパレータから出力された差信号を合成して前記和信号を得る合成回路とを含んでも良い。
【００１０】
さらに、このリングオシュレータは、和信号に基づいて出力信号を出力する出力回路を具備しても良い。
【００１１】
また、本発明の第２の観点によるリングオシュレータは、第１の入力信号と第２の入力信号に基づいて互いに逆相の第１の出力信号と第２の出力信号を発生する差動回路が周波数ＦＶＣＯで発振動作を行うようにリング状にＮ個接続されてなる発振回路と、Ｎ個の差動回路の第１の出力信号の和に対応する周波数Ｎ×ＦＶＣＯの第１の和信号を作成する第１の手段と、Ｎ個の差動回路の第２の出力信号の和に対応する周波数Ｎ×ＦＶＣＯの第２の和信号を作成する第２の手段と、第１の和信号と第２の和信号との和に基づいて周波数２Ｎ×ＦＶＣＯの第３の和信号を作成する第３の手段とを具備することを特徴とする。
【００１２】
ここで、第１の手段が、Ｎ個の差動回路のそれぞれについて第１の出力信号から第２の出力信号を引いた差に対応する正相差信号を得るＮ個のコンパレータと、
Ｎ個のコンパレータから出力された正相差信号を合成して第１の和信号を得る第１の合成回路とを含み、第２の手段が、Ｎ個の差動回路のそれぞれについて第２の出力信号から第１の出力信号を引いた差に対応する逆相差信号を得るＮ個のコンパレータと、Ｎ個のコンパレータから出力された逆相差信号を合成して第２の和信号を得る第２の合成回路とを含んでも良い。
【００１３】
さらに、このリングオシュレータは、第３の和信号に基づいて出力信号を出力する出力回路を具備しても良い。
【００１４】
以上の様に構成した本発明に係るリングオシュレータによれば、発振回路の発振周波数よりも高い周波数を有する最終出力信号を得ることにより、高速化に適し、消費電力を低減できる。
【００１５】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して、説明を省略する。
【００１６】
本発明の第１の実施形態においては、Ｎ段の反転回路がリング状に直列接続される。これらの反転回路として、非反転入力端子及び反転入力端子と１組の差動出力端子とを有する差動回路を用いても良い。差動回路を用いることにより、スイッチングノイズを低減することができる。また、Ｎは正の奇数であることが望ましく、以下においては、Ｎ＝３として説明する。
【００１７】
図１は、本発明の第１の実施形態に係るリングオシュレータの回路図である。図１において、３個の差動回路１〜３がリング状に直列接続されて発振回路を構成している。差動回路１〜３の各々は、非反転入力端子と反転入力端子に供給された２つの信号を差動増幅して、反転出力端子と非反転出力端子から出力する。これらの差動回路は入出力を逆相としてリング状に奇数段接続されているから、１つの差動回路から出力された信号は遅延を伴ってリングを一周し、同じ差動回路に逆相で入力されることになる。従って、この発振回路は、差動回路１〜３の遅延時間で定まる周波数ＦＶＣＯで発振する。
【００１８】
差動回路１はバランス信号Ａ１とＢ１を出力し、差動回路２はバランス信号Ａ２とＢ２を出力し、差動回路３はバランス信号Ａ０とＢ０を出力する。バランス信号Ａ０とＢ０はコンパレータ４に供給され、バランス信号Ａ１とＢ１はコンパレータ５に供給され、バランス信号Ａ２とＢ２はコンパレータ６に供給されて、それぞれアンバランス信号（シングル信号）に変換される。コンパレータ４〜６の出力信号は、ＮチャネルトランジスタＱＮ１〜ＱＮ３のゲートにそれぞれ供給される。なお、コンパレータを省略して、バランス信号の内のＡ０〜Ａ２又はＢ０〜Ｂ２のみをトランジスタＱＮ１〜ＱＮ３のゲートにそれぞれ供給する構成としても、同様の動作を行うことができる。
【００１９】
トランジスタＱＮ１〜ＱＮ３のドレインは並列接続されて、ＰチャネルトランジスタＱＰ１のドレインから定電流が供給され、トランジスタＱＮ１〜ＱＮ３のソースは低電位側の電源電圧ＶＳＳに接続されている。並列接続されたトランジスタＱＮ１〜ＱＮ３により、コンパレータ４〜６の出力信号が合成されて、和信号Ｃ０が得られる。定電流供給用トランジスタＱＰ１のソースは高電位側の電源電圧ＶＤＤに接続されており、トランジスタＱＰ１のゲートはＰチャネルトランジスタ用の基準バイアス電圧ＰＢに接続されている。バイアス発生回路９は、Ｐチャネルトランジスタ用の基準バイアス電圧ＰＢ及びＮチャネルトランジスタ用の基準バイアス電圧ＮＢを発生し、各回路に供給する。なお、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳとの一方は、接地電位であっても良い。
【００２０】
ここで、差動回路１〜３の出力は２π／３＝１２０°ずつ位相がずれているので、並列接続されたトランジスタＱＮ１〜ＱＮ３によって合成される和信号Ｃ０は、発振回路の発振周波数ＦＶＣＯの３倍の周波数を有することになる。この和信号Ｃ０は、反転バッファ８を介して最終出力信号として出力される。
【００２１】
一般的に、遅延時間が等しいＮ個の差動回路をリング状に直列接続して発振回路として使用する場合について考えると、各差動回路の出力は２π／Ｎずつ位相がずれることになる。従って、本実施形態によれば、Ｎ個の差動回路に対して得られる最終出力信号の周波数ＦＯＵＴは、発振回路の発振周波数ＦＶＣＯのＮ倍となる。
【００２２】
図２は、図１に示すリングオシュレータに使用される差動回路１〜３の具体的な構成例を示す回路図である。この差動回路は、ＰチャネルトランジスタＱＰ２１〜ＱＰ２３と、ＮチャネルトランジスタＱＮ２１〜ＱＮ２５とを含んでおり、正相（＋）及び逆相（−）の入力端子から入力された２つの信号の電位差を増幅して、逆相（−）及び正相（＋）の出力端子からバランス信号として出力する。
【００２３】
図３は、図１に示すリングオシュレータに使用されるコンパレータ４〜６の具体的な構成例を示す回路図である。この差動回路は、ＰチャネルトランジスタＱＰ３１〜ＱＰ３３と、ＮチャネルトランジスタＱＮ３１〜ＱＮ３２とを含んでおり、非反転入力端子及び反転入力端子から入力された２つの信号の電位差を増幅して、出力端子からアンバランス信号（シングル信号）として出力する。
【００２４】
図４は、図１に示すリングオシュレータの各部の波形を示す図である。図４に示すように、差動回路１〜３の出力Ａ０〜Ａ２は、２π／３＝１２０°ずつ位相がずれている。従って、並列接続されたトランジスタＱＮ１〜ＱＮ３によって合成される和信号Ｃ０は、各差動回路の出力の３倍の周波数を有することになる。
【００２５】
図５は、図１に示すリングオシュレータの各部の信号レベルを示す図である。３つの差動回路１〜３の出力Ａ０〜Ａ２の内、２つ以上がローレベルであれば、並列接続されたトランジスタＱＮ１〜ＱＮ３によって合成される和信号Ｃ０はハイレベルとなる。そのとき、最終出力信号ＦＯＵＴはローレベルとなる。
【００２６】
図６は、本発明の第２の実施形態に係るリングオシュレータの回路図である。
【００２７】
本実施形態においては、和信号Ｃ０と逆相の和信号Ｃ１も作成され、合成回路７により、第１の実施形態に比べて２倍の周波数を有する最終出力信号が得られる。新たに追加されたコンパレータ１４〜１６の出力信号は、ＮチャネルトランジスタＱＮ４〜ＱＮ６のゲートにそれぞれ供給されて、並列接続されたトランジスタＱＮ４〜ＱＮ６のドレインから和信号Ｃ１が出力される。なお、コンパレータを省略して、バランス信号Ａ０〜Ａ２とＢ０〜Ｂ２の各々をトランジスタＱＮ１〜ＱＮ６のゲートにそれぞれ供給する構成としても、同様の動作を行うことができる。
【００２８】
トランジスタＱＮ１〜ＱＮ３から出力される和信号Ｃ０と、トランジスタＱＮ４〜ＱＮ６から出力される和信号Ｃ１は、合成回路７を構成するＮチャネルトランジスタＱＮ７とＱＮ８のゲートにそれぞれ接続される。並列接続されたトランジスタＱＮ７とＱＮ８のドレインには、ＰチャネルトランジスタＱＰ３のドレインから定電流が供給され、トランジスタＱＮ７とＱＮ８のソースは低電位側の電源電圧ＶＳＳに接続されている。定電流供給用トランジスタＱＰ３のソースは高電位側の電源電圧ＶＤＤに接続されており、トランジスタＱＰ３のゲートはＰチャネルトランジスタ用の基準バイアス電圧ＰＢに接続されている。
【００２９】
ここで、和信号Ｃ０と和信号Ｃ１は互いに逆位相となっているので、並列接続されたトランジスタＱＮ７とＱＮ８によって合成される和信号Ｃ２は、発振回路の発振周波数ＦＶＣＯの６倍の周波数を有することになる。この和信号Ｃ２は、反転バッファ８を介して最終出力信号として出力される。
【００３０】
一般的に、遅延時間が等しいＮ個の差動回路をリング状に直列接続して発振回路として使用する場合について考えると、各差動回路の出力は２π／Ｎずつ位相がずれることになる。従って、本実施形態によれば、Ｎ個の差動回路に対して得られる最終出力信号の周波数ＦＯＵＴは、発振回路の発振周波数ＦＶＣＯの２Ｎ倍となる。
【００３１】
【発明の効果】
以上述べた様に、本発明によれば、発振回路の発振周波数よりも高い周波数を有する最終出力信号を得ることにより、高速化に適し、消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るリングオシュレータの回路図である。
【図２】図１に示すリングオシュレータに使用される差動回路の具体的な構成例を示す回路図である。
【図３】図１に示すリングオシュレータに使用されるコンパレータの具体的な構成例を示す回路図である。
【図４】図１に示すリングオシュレータの各部の波形を示す図である。
【図５】図１に示すリングオシュレータの各部の信号レベルを示す図である。
【図６】本発明の第２の実施形態に係るリングオシュレータの回路図である。
【図７】従来のリングオシュレータの構成例を示す回路図である。
【符号の説明】
１〜３  差動回路
４〜６、１４〜１７  コンパレータ
７  合成回路
８、１８  反転バッファ
９  バイアス発生回路
ＱＰ１〜ＱＰ３３  Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ３２  Ｎチャネルトランジスタ
ＰＢ、ＮＢ  バイアス電圧
ＶＤＤ、ＶＳＳ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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