(57)【特許請求の範囲】
【請求項１】
いくつかの動作パラメータにおいて異なる一群の中央処理ユニットから選択された一つの中央処理ユニットと、
前記中央処理ユニットと外部バスとの間に接続されたバスインターフェース回路と、
前記中央処理ユニットと前記バスインターフェース回路とを接続するローカルバスと、
前記中央処理ユニットと前記バスインターフェース回路とに接続され、第１の周波数のクロック信号を供給するためのシステムクロックと、
前記バスインターフェース回路に接続されるととともに、当該回路に接続された中央処理ユニットの形式を示し且つ前記中央処理ユニットまたは前記バスインターフェース回路のいずれが前記ローカルバスのバスマスターであるかを示す信号を前記バスインターフェース回路に供給する制御線と、
を備え、
前記中央処理ユニットが、前記第１の周波数を、前記バスインターフェース回路との間のデータ転送に使用される第２の周波数に変換し、前記バスインターフェース回路が前記ローカルバスのバスマスターである旨の信号が前記制御線から前記バスインターフェース回路に供給されると、前記バスインターフェース回路は、前記第１の周波数を前記第２の周波数に変換することを特徴とするワークステーションのアーキテクチャー。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はワークステーション、または中央処理ユニット（ＣＰＵ）を含む型式の類似のデータプロセスシステムに関し、特に中央処理ユニットの選択に柔軟性があるワークステーションのアーキテクチャーに関する。
【０００２】
【従来の技術】
公知ワークステーションはシステムボードに設けられた特定のＣＰＵ（中処理ユニット）、例えばインテル８６３８６マイクロプロセッサを、メモリ等のチップユニット、種々の周辺インターフェース、およびシステムバス制御器と併せて使用する。中央処理ユニットおよび上記のデバイスは相互に通信し、またバッファを介して制御線、アドレス線およびデータ線を含むローカルバスを通して通信するが、すべてのユニットは該ローカルバスを介して行なわれる中央処理ユニットの厳格な制御の下に置かれる。一般的に、システムは特定の中央処理ユニットに合わせて設計される。このことは、いろいろの中央処理ユニットを使用するワークステーションにおいては非常に広範囲に異なるチップユニットが必要となることを意味する。ローカルバスもまた特定の構成に合わせて設計される。他のシステムとの互換性を維持するためには、いろいろのユニットおよびそれらのＩ／Ｏレジスタ（入出力レジスタ）の特性および機能が詳細な指定条件により厳しく定められてしまう。従ってそのようなシステムを拡張のためまたは性能改良のために変更することは困難である。
【０００３】
【発明が解決しようとする課題】
本発明は特に中央処理ユニットの選択に柔軟性があるワークステーションアーキテクチャーを与えることを課題とする。
【０００４】
本発明の別の課題は改良された性能を有するワークステーションを与えることである。
【０００５】
このために、本発明は、いくつかの動作パラメータにおいて異なる一群の中央処理ユニットから選択された一つの中央処理ユニットと、前記中央処理ユニットと外部バスとの間に接続されたバスインターフェース回路と、前記中央処理ユニットと前記バスインターフェース回路とを接続するローカルバスと、前記中央処理ユニットと前記バスインターフェース回路とに接続され、第１の周波数のクロック信号を供給するためのシステムクロックと、前記バスインターフェース回路に接続されるととともに、当該回路に接続された中央処理ユニットの形式を示し且つ前記中央処理ユニットまたは前記バスインターフェース回路のいずれが前記ローカルバスのバスマスターであるかを示す信号を前記バスインターフェース回路に供給する制御線とを備え、前記中央処理ユニットが、前記第１の周波数を、前記バスインターフェース回路との間のデータ転送に使用される第２の周波数に変換し、前記バスインターフェース回路が前記ローカルバスのバスマスターである旨の信号が前記制御線から前記バスインターフェース回路に供給されると、前記バスインターフェース回路は、前記第１の周波数を前記第２の周波数に変換することを特徴とするワークステーションのアーキテクチャーを提供するものである。
【０００６】
本ワークステーションは高度に統合された、自己完結型の、知能を持つ機能ブロック、および種々の型式の中央処理ユニットを柔軟に結合するためのレジスタをを含む。各機能ブロックはメモリ制御器（ＭＩＢ）、バスインターフェースブロックおよびマイクロチャンネル制御器（ＢＩＢ）、またはローカル周辺機器制御器（ＰＩＢ）のいずれかとして機能するアクティブインターフェースの役目をする。一つまたはそれ以上の機能ブロックＭＩＢ、ＢＩＢ、または一つの機能ブロックＰＩＢがローカルバスを介して、選択された中央処理ユニットと通信する。このローカルバスは、一層の柔軟性と改良された性能が得られるようにするため、在来のワークステーションのローカルバスと比較して特に拡張されている。特に本発明によるローカルバス（ホストＰ／Ｍバス）は該ローカルバスへのアクセスを有するプロセッサ型式を選択する線ＣＴ（０．．１）を含んだ追加的制御線を、含んでいる。さらに、相応するリクエスト信号ＦＲＥＱｂ（０．．３）と相応する付与信号ＢＧＮＴｂ（０．．３）を使用する最大四つのブロックＭＩＢまたはＢＩＢが、ホストＰ／Ｍバス上に存在することができる。これらの信号は実際の機能ブロックを選択する働きをする。ブロックＢＩＢのみ（中央処理ユニット以外に）がバスマスターとなりえるので、ブロックＢＩＢのみがＢＲＥＱｂ線を必要とする。さらにホストＰ／Ｍバスは機能ブロック（ＢＩＢ）の一つで発生されたバースト信号を他の機能ブロック（ＭＩＢまたはＰＩＢ）へ送る。これは特にマイクロチャンネルとメモリとの間の読み取り／書き込み動作におけるストリーミングモードに適用できる有効な手段である。この場合その機能ブロックＢＩＢは機能ブロックユニットＭＩＢを介してメモリへデータを送信するバスマスターの役割を果たす。
【０００７】
各機能ブロックは当該機能ブロック内の各ユニット間の通信を可能にする内部トランザクションバスを含む。各ユニットはＩＤ番号（同定番号）を有し、この番号で内部トランザクションバスの特定の線を介してアドレスすることができる。各機能ブロックにはセットアップの手続きを通して個別的構成を行なうための構成化レジスタが設けられている。その構成化はとりわけホスト中央処理ユニットの周波数とメモリの容量に依存する。
【０００８】
【実施例】
図１は本発明に基づくワークステーションまたはデータ処理システムのアーキテクチャーの好ましい実施例を示す。
【０００９】
基本的には中央処理ユニット１０はホストＰ／Ｍバス２０を介して機能ブロック３０、４０、５０と通信し、特にマイクロチャンネルへのアクセスのための一つまたは複数のバスインターフェース回路またはブロックＢＩＢ３０と、メモリおよびキャッシュ制御のため一つまたは複数のメモリブロックＭＩＢ４０と、ローカル周辺装置およびビデオグラフィックアレー（ＶＧＡ）インターフェース回路またはブロックＰＩＢ５０と通信する。ブロックＢＩＢ３０およびＭＩＢ４０はそれぞれ一つ以上設けることが可能であることに注意されたい。
【００１０】
本発明の重要な特徴の一つは、中央処理ユニット１０はいくつかの動作パラメータにおいて異なる一群の中央処理ユニット１０から選択できることである。例えば、本開示のアーキテクチャーでは中央処理ユニット１０はインテル８０３８６、８０３８６ＳＸ、８０４８６マイクロプロセッサから選択できる。またインテル８０３８７あるいは８０３８７ＳＸ等のコプロセッサ１２も数学的コプロセッサとして追加できる。
【００１１】
機能ブロックＢＩＢ３０はホストＰ／Ｍバス２０と、在来のアダプタボード等のデバイスを装着するための複数のスロット３２ａを備えたマイクロチャンネル３２との間のインターフェースとして与えられ、当該ステーションの他の機能ブロックとの通信におけるマスターユニットとして働くことのできるマイクロプロセッサを備えた在来のアダプタボードを含んでいる。さらに制御器３２ｂは固定ディスクドライブを制御するマイクロチャンネルに接続されている。
【００１２】
機能ブロック（ＭＩＢ）ＭＩＢ４０はホストＰ／Ｍバス２０と、ダイナミックＲＡＭメモリ４２との間に接続されるインターフェース回路を形成する。このＤラムは別のサイズを有してもよい。さらにＭＩＢ４０は通常のＢＩＯＳロム（ＲＯＭ）メモリ４２ａへのアクセスを制御する。
【００１３】
周辺インターフェース機能ブロック（ＰＩＢ）５０はそれぞれの制御ブロックを介してホストＰ／Ｍバス２０と種々の在来のシステムとの間および周辺制御ブロック５２を介して周辺デバイスとの間のインターフェースを形成する。例えばビデオグラフィックアレー制御器５２ａ、周辺機器制御器５２ｂ、フレキシブルディスク制御器５２ｃ、キーボード／マウス制御器５２ｄ、およびＲＴＣ／ＣＭＯＳラム（ＲＡＭ）デバイス５２ｅが設けられている。これらすべてのデバイスは当業者には公知であり、それゆえこれ以上詳述しない。
【００１４】
本実施例によれば、各機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０は各々がホストＰ／Ｍバス２０と各機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に接続される個々のデバイスとの間の通信を達成するに必要なすべての素子、例えばレジスタおよび論理回路等、を含むワンチップとして特に設計されている。
【００１５】
図１に示すようにＭ個の機能ブロックＢＩＢ３０およびＮ個のＭＩＢ４０はすべてホストＰ／Ｍバス２０に接続出来る。これらブロックＢＩＢ３０はそれぞれ、ホストＰ／Ｍバス２０と相応する数のマイクロチャンネルバス３２との間に接続される。ＭＩＢ４０はホストＰ？Ｍバス２０および相応のメモリとの間に接続される。従って異なった中央処理ユニットおよび著しく異なったメモリ容量を備えた非常に広範な種類の構成が達成出来る。各チップはシステムの種々の構成に合致するよう非常に多様に構成できる。
【００１６】
各機能ブロック３０、４０、５０にはシステムのすべての機能を一般的に統制している中央処理ユニットのオペレーションとは比較的独立なオペレーションを与えるある種の能力が与えられていることを理解されたい。
【００１７】
基本的には各機能ブロック３０、４０、５０はホストＰ／Ｍバス２０と個々の内部トランザクションバスとの間のインターフェースユニットを含む。そのタイミングは中央処理ユニットクロックに基づいているが、各機能ブロック内の読み取りあるいは書き込み等のすべてのオペレーションはシステムの一サイクル内で独立に行なわれる。他方中央処理ユニットは少なくとも中央処理ユニットクロックの２サイクルを必要とする。従ってこの型式のシステムアーキテクチャは、中央処理ユニットに必要な待機状態が低減することにより著しく性能が改善され、高い全体的動作速度が得られる。
【００１８】
図３ないし図１１は各機能ブロック３０、４０、５０に含まれるユニットの詳細を示す。
【００１９】
特に図８を見ると、バスインターフェースブロックＢＩＢ３０が示されているが、これは、好ましくは一個のマイクロチップ上に構成されており、ホストＰＭバスインターフェースＨＰＩ３４を含む。このＨＰＩ３４はホストＰ／Ｍバス２０とシンクロナイザ３７への通信接続を与える内部トランザクションバス３５との間のインターフェースを形成する。シンクロナイザ３７はマイクロチャンネル３２へのアクセスのためマイクロチャンネルバス制御ユニットＭＣＡ３８に接続される。
【００２０】
内部トランザクションバス３５にはさらに、直接メモリアクセスを制御するＤＭＡ制御器３６が接続されている。
【００２１】
図４を参照する。ここに示すのは、メモリインターフェースブロックＭＩＢ４０で、好ましくは一チップに造られ、基本的ユニットとしてユニットＨＩＰ３４と同様のホストＰ／Ｍインターフェース４４および内部トランザクションバス４５をを含む。このホストＰ／Ｍインターフェース４４はホストＰ／Ｍバス２０と内部トランザクションバス４５との間のインターフェースとして働く。内部トランザクションバス４５もブロックＢＩＢ３０の内部トランザクションバス３５と同様である。
【００２２】
内部トランザクションバス４５を介してキャッシュ制御器４６へのメモリアクセスが、並びにダイナミックＲＡＭ制御器４８を介してダイナミックＲＡＭメモリ４２に対するシステムメモリインターフェースバス４３へのアクセスが、行なわれる。
【００２３】
図１０および図１１には周辺インターフェースブロックＰＩＢ５０が示されているが、これも好ましくは一チップに造られ、ホストＰ／Ｍバス２０を内部トランザクションバス５５に対して緩衝するホストＰ／Ｍインターフェース５４を含む。このホストＰ／Ｍインターフェース５４および内部トランザクションバス５５は、ブロックＢＩＢ３０およびＭＩＢ４０の要素３４および４４並びに要素３５、４５に対応する。
【００２４】
さらに、ブロックＰＩＢ５０は、ＭＣＡバス制御のための同期ユニット５６、システムおよび前記周辺ユニット５２ａないし５３ｅへのアクセスのためのローカル周辺インターフェースユニット５８を含む。これらのユニットは内部トランザクションバス５５と通信するよう構成されている。
【００２５】
上記のように、本発明のワークステーションは種々の型式の中央処理ユニット１０を使用できる点で高度の柔軟性を与える。さらに加えて、本システムに含められるマイクロチャンネルおよびダイナミックＲＡＭメモリユニットにはそれらの数において柔軟性がある。この事実は、予め定めらた中央処理ユニット１０が一つのマクロチャンネルおよび一つのダイナミックメモリブロックのみとしか通信しない従来のワークステーションと対照的である。本発明のこの特徴は特に拡張されたホストＰ／Ｍバスによって達成される。このホストバスは図３ないし図７に詳細に示されている。
【００２６】
特に中央処理ユニット１０内において、インテル８０３８６等のマイクロプロセッサの在来の入／出力ポートは、アドレスポートＡ（２、．．．３１）、データポートＤ（０、．．．３１）、バイトイネーブルポートＢＥｂ（０、．．．３）およびアドレスステータス出力ＡＤＳｂが示されている。出力ＡＤＳｂは有効なバスサイクル定義およびアドレスが利用できることを示し、アドレスが駆動されると同一のクロックでアクティブに駆動される。出力ＡＤＳｂはアクティブで低レベルとなる。本システムのクロックＰＣＬＫは予定の周波数を有し、クロックオッシレータ６０で発生されて中央処理ユニット１０の入力ポートＰＣＬＫおよび機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０に印加される。これらの入／出力ポートおよび中央処理ユニット１０の他のすべての入／出力ポート、並びにそこに示されている信号は従来のものである。従ってこれ以上これらについては詳述しない。しかしながら、本発明の別の特徴は、種々異なる周波数のオッシレータをオッシレータ６０の代わりにシステムに接続出来ることである。例えばオッシレータ６０は周波数１６ＭＨｚ、２０ＭＨｚ、あるいは３３ＭＨｚを有しても構わない。
【００２７】
図３および図４からわかるように、機能ブロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０は中央処理ユニットの入／出力ポートと同様な入出力ポートを与えられている。しかし、機能ブロックおよび中央処理ユニット１０を相互に接続するための追加的ポートとその付随のバス線がさらに設けられている。
【００２８】
本発明に関し以下のポートおよびこれらに対応する信号が特に注意すべきものである。
表  １
ＣＴ（０．．１）：  これはホストＰ／Ｍバス内に含まれる二線の組み合わせであり、ホストＰ／Ｍバスへのアクセスを持つプロセッサ（または機能ブロック）の型式を示すものである。例えば、ＣＴ１＝１、およびＣＴ０＝０は中央処理ユニット１０がインテル４０４８６を意味するようにできる。これらの二線上の信号はブロックＰＩＢ５０によって任意のブロックＢＩＢ３０およびブロックＭＩＢ４０の各々に送信されることに注意されたい。
ＢＲＥＱｂ（０．．．３）：  これは四個のブロックＢＩＢ３０がそれぞれ一リクエスト線でＰＩＢ５０に接続されていると仮定したときのホストＰ／Ｍバスリクエスト信号である。（詳細は後述する。）
ＢＧＮＴｂ（０．．３）：  これはＢＲＥＱｂ（０．．．３）でホストＰ／Ｍバスへのアクセス要求した機能ブロックＢＩＢ３０に対し、機能ブロックＰＩＢ５０から送信されるホストＰ／Ｍバス付与の信号である。（以下にさらに説明する。）
ＳＢＵＲＳＴＢＬｂ：  これはバーストモードでの転送を一次的に停止するがそのバースト条件を維持するため当該チップの機能ブロックＢＩＢ３０の一つから発生される信号である。このチップは中央処理ユニット１０が現在バスマスターでないときに限り、バーストオペレーションを特定するために発行される信号である。この信号は一次的にバーストモードでなされる転送を一次的に停止しするものの、バーストモードは保持するために使用される。この信号によってマスターユニットはバーストモードによる転送を一時的に停止することができる。
ＲＤＹＢ：  この「非バースト準備完了」は現在のバスサイクルが完了したことを示す。ＲＤＹｂ信号はシステムの機能ユニットが読み取り要求に呼応してバスのデータ線上に有効なデータを提示したことまたはシステムの機能ユニットが書き込みサイクルに呼応してプロセッサから有効なデータを受理したことを示す。
ＲＤＹＢＬｂ：  この「非バースト準備完了ブロック」は当該チップの機能ブロックの一つにより発生されたＲＤＹｂ信号である。
ＢＲＤＹｂ（Ｎ）：  このバースト準備完了入力は、ＲＤＹｂが非バーストサイクルで行なう機能と同一の機能を、バーストサイクルで行なう。ＢＲＤＹｂは読み取り信号に応答してデータ線上に有効なデータが与えられていること、または書き込み信号に応答してデータが線上に受理されていることを示す。データバス線上に与えれられるデータはＢＲＤＹｂ信号がアクティブ状態でサンプル化されているときにプロセッサに格納される。
ＢＲＤＹＢＬｂ（Ｎ）：  このバースト準備完了ブロックは当該チップの機能ブロックの一つにより発生されたＢＲＤＹｂ信号である。
ＬＯＣＫｂ：  このバスロック線は現在のバスサイクルがロックされていることを示す。プロセッサはＬＯＣＫｂが主張されるときはバスの保持を許さない。ＬＯＣＫｂは最初のロックされたバスサイクル（以下、ロックバスサイクルという）の最初のクロックでアクティブ化され、最後のロックバスサイクルの最後のクロックの後に非アクティブにされる。この最後のロックバスサイクルは準備完了信号が戻されたときに終了する。ＬＯＣＫｂはアクティブ時に低レベルである。もしも（ブロックＰＩＢ５０からの）ＣＴＯおよびＣＴ１信号が１１に設定されると、システムがバースト状態に留まるかぎりＬＯＣＫｂはアクティブである。この信号はマイクロチャンネル（ＭＣＡ）ストリーミングモードに使用される。ＣＩＮ：この信号はシステム構成化ルーチンで使用する連鎖入力信号である。（ＣＯＵＴ信号も参照のこと。）
ＣＯＵＴ：この連鎖入力信号はシステム構成化ルーチンで使用する信号である。特に一つの機能ブロックの構成を行なった後、そのブロックが次の機能ブロックにそのＣＯＵＴ信号を送信し、これをＣＩＮ信号として使用させる。
【００２９】
本システムのもう一つの特徴は中央処理ユニット１０が機能ブロックの一つに命令を送った後はそのブロックが中央処理ユニット１０のその後の制御なしにこの命令を実行することである。例えばブロックＢＩＢ３０に送られるそのような命令にマイクロチャンネル３２からダイナミックＲＡＭメモリ４２へ送られる書き込みデータがある。各機能ブロックはそのようなプロセスを実行するためのフリップフロップ等の論理回路を含むことは当業者に明白であろう。これはすべて所謂「状態決定装置」に含まれている。「状態決定装置」は当業者が特定の条件および実行すべきプロセスに応じて用意できる。
【００３０】
ここで図１２を参照すると、上に掲げた信号の流れおよび目的が説明されている。例えば番号３００ないし３０３と記された四つの機能ブロックＢＩＢ０ないしＢＩＢ３が設けられている。また番号４００ないし４０２と記された二つの機能ブロックＭＩＢ０ないしＭＩＢ１が設けられている。
【００３１】
これらの線はすべて、アドレス線Ａ（２、．．．３１）およびデータ線Ｄ（０、．．．３１）と同様、ホストＰ／Ｍバス２０の一部である。
【００３２】
別の特徴として、使用したホストプロセッサの型式を示すか、またはブロックＢＩＢ３０がホストＰ／Ｍバスへのアクセスを有するバスマスターであるかいなかを示す二つの線ＣＴ０およびＣＴ１（場合により一つの線のみで示しまた呼称する）が設けられている。これら二つの線はサイクルに応じて動的に切り替えることができることに注意されたい。この情報はブロックＰＩＢ５０からすべてのブロックＭＩＢ４０およびすべてのブロックＢＩＢ３０に送信される。例えばＣＴ０＝１、ＣＴ１＝０は中央処理ユニット１０が４８６型プロセッサのマスターであり、ＣＴ０＝１、ＣＴ１＝１はバスマスターがブロックＢＩＢ３０であることを示す。
【００３３】
図１０ないし図１２において、オッシレータ６０および特にそのホストＰ／Ｍインターフェース５４が調停器回路５４ｂを含む。各ブロックＢＩＢ３００−３０３はそれぞれホストＰ／Ｍバスリクエスト線ＢＲＥＱ（０）ないしＢＲＥＱ（３）によりブロックＰＩＢ５０に接続される。またブロックＰＩＢ５０はホストＰ／Ｍバス付与信号を得るため線ＢＧＮＴ０ないしＢＧＮＴ３を介して各ブロックＢＩＢ０−３に接続される。
【００３４】
これらの作用を説明する。もしもブロックＢＩＢ３００−３０３の一つがホストＰ／Ｍバス２０にアクセスする必要があると、当該ブロックはブロックＰＩＢ５０に相応のリクエスト信号ＢＲＥＱ０−３を送る。この信号は個々のブロックＢＩＢに割り当てられた予定の優先性に従って調停器５４ｂが調停し、その調停に基づき最高の優先性を持つリクエストＢＩＢ３００−３０３に当該アクセスが付与される。
【００３５】
従ってホスト中央処理ユニット１０はこの仕事から開放されるという改良された性能が得られる。
【００３６】
上述したように本発明に基づくワークステーションは種々の中央処理ユニット１０を使用することができる。さらにワークステーションはいろいろの周波数、例えば１６ＭＨｚないし３３ＭＨｚで動作することができる。従って同一の機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０を使用して非常に多数のシステム構成が利用できる。これらの設計変更には特定の構成に合うように機能ブロックを適合させる必要がある。
【００３７】
この目的で各機能ブロックはそのホストＰ／ＭインターフェースＨＩＰ３４、４４、５４内に、構成化レジスタを含むことが望ましい。これらの構成化レジスタの一つの例として、ホストＰ／Ｍインターフェース５４に含まれる構成化レジスタを図１０に示す。
【００３８】
原理上、すべての機能ブロックは「プログラムオプション選択」手続きとして知られる設定手続きで構成できる。本発明の好ましい実施例に使用した特定の設定手続きは、「ワークステーションのシステム構成法」と題する同時係属出願に詳述してある。
【００３９】
図１２および表１（信号の定義）を参照して、本ワークステーション実施例の基本的動作を説明する。このアーキテクチャーは一群の中央処理ユニット１０、例えばインテル８０３８６、８０３８６ＳＸまたは８０４８６から一つを選択してホストＰ／Ｍバス２０に接続することができる設計となっている。中央処理ユニット群は動作特定の異なるものの群でよい。例えばインテル８０３８６はその動作のタイミングをとるため、システムクロック信号（ＰＣＬＫ）の周波数を二分する。これとは対照的にインテル８０４８６はクロック信号を分割せず、システムクロックと同一の周波数で動作する。
【００４０】
システムが設置されたとき接続される中央処理ユニット１０の型式が与えられる。例えば特定に中央処理ユニット１０の型式を示すべく、設置者によって予定の配置にスイッチ類が設定できる。好ましい実施例ではこれらスイッチ類は中央処理ユニットの型式を示すためＰＩＢボード上で設定される。前に述べたように、制御線ＣＴ（０．．１）はニ本の線を含む。従って開示した実施例では四つの信号（０、０）、（１、０）、（０、１）、（１、１）を与えることができる。これらの内の三つは８０３８６、８０３８６ＳＸ、または８０４８６中央処理ユニット１０がホストＰ／Ｍバス２０に接続されているか否かを示すために予約されている。第四の信号はブロックＢＩＢ３０がバスマスターであるときにアクティブ化される。本ワークステーションの特徴はブロックＢＩＢ３０がホストＰ／Ｍバス２０のバスマスターとなって中央処理ユニット１０を開放することができることを思い起こされたい。もしも三つ以上の異なる型式の中央処理ユニット１０がワークステーションに接続される可能性があれば、明らかにもっと多数のＣＴ線を使用できる。
【００４１】
本システムの動作を開始すると、オッシレータ６０が予定周波数でクロック信号を発生する。ホストＰ／Ｍバス２０に接続されたある種の型式の中央処理ユニット１０はその動作のタイミングをとるためそのクロック信号の周波数を変更する。上記のように、８０３８６中央処理ユニット１０はその周波数を二分する。オッシレータ６０からのクロック信号もまたブロックＢＩＢ３０に与えられる。ブロックＢＩＢ３０は中央処理ユニット１０と同様の方法でクロック信号の周波数を変更することによりＣＴ線上の信号に応答する。例えばもしもＣＴ線上の信号が、中央処理ユニット１０が８０３８６であることを示すと、ブロックＢＩＢ３０はその周波数を二分する。他方、もしも当該プロセッサが８０４８６であることをＣＴ線上の信号が示すと、このプロセスッサはクロック信号の周波数を変更しないので、３０はその周波数を変更しない。
【００４２】
ブロックＢＩＢ３０はこの変更された周波数を使用してブロックＢＩＢ３０と中央処理ユニット１０との間のデータ転送のタイミングをとる。さらにクロック信号の周波数を中央処理ユニット１０と同一の周波数に変更することにより、いろいろの機能ブロックと中央処理ユニット１０との間の通信がシステムの始動時および初期化段階で可能となる。
【００４３】
本システムの動作においてはＣＴ線で与えられる信号は、中央処理ユニット１０がバスマスターであるかぎりホストＰ／Ｍバス２０に接続された中央処理ユニットの型式を示し続ける。もしもブロックＢＩＢ３０は調停後にバスマスターになると、ＣＴ線上の信号は動的に変化し、ブロックＢＩＢ３０がバスマスターであることを指示する。言い換えると、バスマスターの機能は中央処理ユニット１０からブロックＢＩＢ３０へ移されるのである。（これはブロックＭＩＢ４０およびブロックＢＩＢ３０に与えられる信号ＣＴＩＮ（０．．１）（図３ないし図７）の、信号ＣＴ（０．．１）への動的変更によって図示してある）。  従って中央処理ユニットの型式を同定すること、および中央処理ユニット１０もしくはブロックＢＩＢ３０のいずれがバスマスターであるかを同定することの二重の目的でＣＴ信号が使用される。
【図面の簡単な説明】
【図１】本発明に基づくワークステーションアーキテクチャーの全体図で、いろいろの機能ブロックおよびそれらの接続を示す。
【図２】図３ないし図７の配置を示す図である。
【図３】いろいろの機能ブロックを相互に接続するのに使用されるホストＰ／Ｍバスの詳細を示す図の一部である。
【図４】いろいろの機能ブロックを相互に接続するのに使用されるホストＰ／Ｍバスの詳細を示す図の他の一部である。
【図５】いろいろの機能ブロックを相互に接続するのに使用されるホストＰ／Ｍバスの詳細を示す図の他の一部である。
【図６】いろいろの機能ブロックを相互に接続するのに使用されるホストＰ／Ｍバスの詳細を示す図の他の一部である。
【図７】いろいろの機能ブロックを相互に接続するのに使用されるホストＰ／Ｍバスの詳細を示す図の他の一部である。
【図８】バスインターフェースブロックＢＩＢのブロック線図である。
【図９】メモリインターフェースブロックＭＩＢのブロック線図である。
【図１０】ローカル周辺装置およびビデオグラフィックアレーのブロック線図の一部である。
【図１１】ローカル周辺装置およびビデオグラフィックアレーのブロック線図残りの一部である。
【図１２】本発明の一態様にかかる複数のブロックＢＩＢおよびＭＩＢを示す図である。
【符号の説明】
１０  中央処理ユニット
２０  ローカルバス
３２  外部バス
５２  外部バス
３０、４０、５０  インターフェース回路
【図１】
0003550155.tif 000002
【図２】
0003550155.tif 000003
【図３】
0003550155.tif 000004
【図４】
0003550155.tif 000005
【図５】
0003550155.tif 000006
【図６】
0003550155.tif 000007
【図７】
0003550155.tif 000008
【図８】
0003550155.tif 000009
【図９】
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【図１０】
0003550155.tif 000011
【図１１】
0003550155.tif 000012
【図１２】
0003550155.tif 000013