(57)【特許請求の範囲】
【請求項１】
入力されたランダムＮＲＺ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に１／４周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する２系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの２系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備えたことを特徴とする位相同期回路。
【請求項２】
入力されたランダムＮＲＺ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に１／４周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する２系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの２系統のサンプリング回路の出力信号に対して各々波形整形を行って各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備え、
前記波形整形ブロックは、前記サンプリング・ブロックの１の系統のサンプリング回路に接続された第１遅延回路と、該第１遅延回路および前記２系統のサンプリング回路に接続された第１サンプリング回路と、前記サンプリング・ブロックの他の系統のサンプリング回路に接続された第２遅延回路と、該第２遅延回路および前記２系統のサンプリング回路に接続された第２サンプリング回路とを有しており、前記第１サンプリング回路は、前記他の系統のサンプリング回路の出力信号が変化し、かつ前記１の系統のサンプリング回路の出力信号が変化しない場合、第１遅延回路の出力信号をサンプリングして出力し、前記第２サンプリング回路は、前記１の系統のサンプリング回路の出力信号が変化し、かつ前記他の系統のサンプリング回路の出力信号が変化しない場合、第２遅延回路の出力信号をサンプリングして出力するものであり、前記第１遅延回路は、前記第１サンプリング回路がサンプリングに要する時間だけ前記１の系統のサンプリング回路の出力信号を遅延させ、前記第２遅延回路は、前記第２サンプリング回路がサンプリングに要する時間だけ前記他の系統のサンプリング回路の出力信号を遅延させることを特徴とする位相同期回路。
【請求項３】
請求項２記載の位相同期回路において、前記位相比較ブロックは、前記第１サンプリング回路および前記第２サンプリング回路に各々接続された第３および第４サンプリング回路と、第３サンプリング回路および第４サンプリング回路に接続された排他的論理和回路と、第３サンプリング回路と前記排他的論理和回路とに接続された第５サンプリング回路とを有しており、前記第３サンプリング回路は、前記第２サンプリング回路の出力信号の立ち下がりで前記第１サンプリング回路の出力信号をサンプリングし、前記第４サンプリング回路は、前記第２サンプリング回路の出力信号の立ち上がりで前記第１サンプリング回路の出力信号をサンプリングするものであり、前記第５サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第３サンプリング回路の出力信号をサンプリングして出力することを特徴とする位相同期回路。
【請求項４】
入力されたランダムＮＲＺ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に１／４周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する２系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの２系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して、それぞれ片方の出力端子及び他の出力端子から各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備え、
前記位相比較ブロックは、前記波形成形ブロックの片方の出力端子及び他の出力端子に各々接続された第３および第４サンプリング回路と、第３サンプリング回路および第４サンプリング回路に接続された排他的論理和回路と、第３サンプリング回路と前記排他的論理和回路とに接続された第５サンプリング回路とを有しており、前記第３サンプリング回路は、前記波形成形ブロックの他の出力端子からの出力信号の立ち下がりで前記波形成形ブロックの片方の出力端子からの出力信号をサンプリングし、前記第４サンプリング回路は、前記波形成形ブロックの他の出力端子からの出力信号の立ち上がりで前記波形成形ブロックの片方の出力端子からの出力信号をサンプリングするものであり、前記第５サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第３サンプリング回路の出力信号をサンプリングして出力することを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相同期回路に関し、特にランダムＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）形式のデータ信号からクロック信号を抽出する位相同期回路に関する。
【０００２】
【従来の技術】
入力されたランダムＮＲＺ形式のデータ信号からクロック信号を抽出するための用途に用いられる位相同期回路は、入力されたデータ信号には影響されずに安定した同じ周波数のクロック信号を出力し続ける必要がある。例えば、ジッタ（ｊｉｔｔｅｒ）と呼ばれる時間軸方向のパルスの揺れが多く見られるような雑音の多いデータ信号が入力された場合、あるいは同じ符号がしばらく続くようなデータ信号が入力された場合であっても、これらの入力されたデータ信号には影響されずに安定した同じ周波数のクロック信号を出力し続ける必要がある。ここでランダムＮＲＺ形式は、パルス幅が符号の長さと等しいパルス符号形式である。安定したクロック信号を出力するということは、その周波数がずれにくいということを意味するが、これは逆に所望の周波数に合わせにくいことと表裏の関係にある。よって位相同期回路において位相同期可能な周波数範囲を意味するキャプチャ・レンジは必然的に狭くなる。
【０００３】
一方、位相同期回路の構成要素である電圧制御発振回路は、特に集積回路により実現した場合、その製造上の問題から大きな発振周波数ばらつきが存在する。このばらつきにより、位相同期回路の初期状態において、その発振周波数が入力データ信号のビット・レートから大きくずれてしまった場合、周波数が合わせにくいことにより、位相の同期が困難となる。この現象は、上述のキャプチャ・レンジが狭いほどさらに顕著になる。よって、クロック信号抽出の用途に用いられる位相同期回路は、その狭いキャプチャ・レンジにより、電圧制御発振回路の大きな発振周波数ばらつきを許容できないという問題点があった。
【０００４】
上述の問題点を解決するため、従来から２重ループ構成の位相同期回路がしばしば用いられている。図１２は、従来の２重ループ構成の位相同期回路のブロック図を示す。図１２において、符号８０は従来の位相同期回路、１は位相同期回路８０にランダムＮＲＺ形式のデータ信号Ｄを入力する端子、８は端子１に入力されたデータ信号Ｄのビット・レートを分周回路８４（後述）の分周比Ｎで割った値に等しい周波数を持つ参照クロック信号ＲＣを入力する端子、８１は端子１から入力されるランダムＮＲＺ形式のデータ信号Ｄと電圧制御発振回路８３（後述）から出力されるクロック信号ＣＫとの位相比較を行う位相比較回路、８５は分周回路８４（後述）の出力クロック信号と端子８から入力される参照クロック信号ＲＣとの周波数比較を行う周波数比較回路、８２は位相比較回路８１にて得られた位相比較結果と周波数比較回路８５にて得られた周波数比較結果の両方を入力し直流成分を出力するローパス・フィルタ、８３はローパス・フィルタ８２の出力信号により発振周波数を制御する電圧制御発振回路、８４は電圧制御発振回路８３の出力クロック信号ＣＫをＮ分周する分周回路、２は電圧制御発振回路８３の出力端子であって端子１に入力されたデータ信号Ｄから位相同期回路８０によって抽出されたクロック信号ＣＫを出力する端子である。
【０００５】
図１２に示されるように、位相同期回路８０は、位相比較回路８１、ローパス・フィルタ８２および電圧制御発振回路８３の３つの回路から構成される位相比較ループＰと、周波数比較回路８５、ローパス・フィルタ８２、電圧制御発振回路８３および分周回路８４の４つの回路から構成される周波数比較ループＦとの２つのループから構成されている。位相比較ループＰは、端子１から入力されるランダムＮＲＺ形式のデータ信号Ｄに対して、電圧制御発振回路８３の出力クロック信号ＣＫを位相同期するものであり、入力されたデータ信号Ｄから高品質のクロック信号ＣＫを抽出する。一方、周波数比較ループＦは、位相比較ループＰだけではその狭いキャプチャ・レンジにより位相同期しにくいような場合、特に電源投入直後の初期状態のように電圧制御発振回路８３の発振周波数が端子１に入力されるデータ信号Ｄのビット・レートから大きくずれてしまうような場合に機能するものである。すなわち、周波数比較ループＦは、電圧制御発振回路８３の発振周波数を入力データ信号Ｄのビット・レートに近づけ、位相比較ループＰの位相同期が正常に行えるようにするために導入されている。
【０００６】
【発明が解決しようとする課題】
上述の２重ループ構成の位相同期回路８０は、ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相比較Ｐループに周波数比較ループＦを併用することにより、高品質クロック信号ＣＫの抽出に加え、等価的に位相同期回路８０の広キャプチャ・レンジ化を実現できる回路構成である。しかし、周波数比較ループＦに必要となる参照クロック信号ＲＣは、その役割上一般に高い周波数精度が要求されるため、このクロック信号ＲＣを発生する発振回路は集積回路化できなかった。したがって外部回路要素が必要となるため、利便性、コスト面から大きな欠点を有するという問題があった。
【０００７】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号ＲＣを必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号ＣＫの抽出との両立を実現することができる位相同期回路を提供することにある。
【０００８】
【課題を解決するための手段】
この発明の位相同期回路は、入力されたランダムＮＲＺ形式のデータ信号からクロック信号を抽出する位相同期回路であって、該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、前記クロック信号、前記クロック信号に対して近似的に１／４周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、前記周波数比較回路は、前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する２系統のサンプリング回路を含むサンプリング・ブロックと、前記サンプリング・ブロックの２系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して各別に出力信号を生成する波形整形ブロックと、前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備えたことを特徴とする。
【０００９】
ここで、この発明の位相同期回路において、前記波形整形ブロックは、前記サンプリング・ブロックの１の系統のサンプリング回路に接続された第１遅延回路と、該第１遅延回路および前記２系統のサンプリング回路に接続された第１サンプリング回路と、前記サンプリング・ブロックの他の系統のサンプリング回路に接続された第２遅延回路と、該第２遅延回路および前記２系統のサンプリング回路に接続された第２サンプリング回路とを有しており、前記第１サンプリング回路は、前記他の系統のサンプリング回路の出力信号が変化し、かつ前記１の系統のサンプリング回路の出力信号が変化しない場合、第１遅延回路の出力信号をサンプリングして出力し、前記第２サンプリング回路は、前記１の系統のサンプリング回路の出力信号が変化し、かつ前記他の系統のサンプリング回路の出力信号が変化しない場合、第２遅延回路の出力信号をサンプリングして出力するものであり、前記第１遅延回路は、前記第１サンプリング回路がサンプリングに要する時間だけ前記１の系統のサンプリング回路の出力信号を遅延させ、前記第２遅延回路は、前記第２サンプリング回路がサンプリングに要する時間だけ前記他の系統のサンプリング回路の出力信号を遅延させることができる。
【００１０】
ここで、この発明の位相同期回路において、前記位相比較ブロックは、前記第１サンプリング回路および前記第２サンプリング回路に各々接続された第３および第４サンプリング回路と、第３サンプリング回路および第４サンプリング回路に接続された排他的論理和回路と、第３サンプリング回路と前記排他的論理和回路とに接続された第５サンプリング回路とを有しており、前記第３サンプリング回路は、前記第２サンプリング回路の出力信号の立ち下がりで前記第１サンプリング回路の出力信号をサンプリングし、前記第４サンプリング回路は、前記第２サンプリング回路の出力信号の立ち上がりで前記第１サンプリング回路の出力信号をサンプリングするものであり、前記第５サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第３サンプリング回路の出力信号をサンプリングして出力することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１における位相同期回路のブロック図を示す。図１において、符号４０は本発明の位相同期回路、１はランダムＮＲＺ形式のデータ信号Ｄの入力端子、８１は端子１から入力されるデータ信号Ｄと電圧制御発振回路８３（後述）から出力される信号ＣＫとの位相比較を行う位相比較回路、１０は端子１から入力されるデータ信号Ｄと、移相器８６（後述）の端子２ａ、２ｂから出力される信号Ｃａ、Ｃｂとの周波数比較を行って端子３に出力する周波数比較回路、８２は位相比較回路８１にて得られた位相比較結果と周波数比較回路１０にて得られた周波数比較結果の両方を入力し直流成分を出力するローパス・フィルタ、８３はローパス・フィルタ８２の出力信号により発振周波数を制御できる電圧制御発振回路、８６は周波数比較回路１０に必要な近似的に１／４周期の位相差を持つ２つのクロック信号ＣａおよびＣｂを生成する移相器である。移相器８６は、遅延回路のほか、遅延同期回路（ＤＬＬ：Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）等を用いて実現することができる。上述の移相器８６の機能は、電圧制御発振回路８３として、リング型発振回路等、周波数比較回路１０に必要な約１／４周期の位相差を持つ２つのクロック信号Ｃａ、Ｃｂを直接生成できる発振回路を使用することによって、移相器８６を使用しなくても実現することができる。符号２は位相同期回路４０の出力端子であり、端子１に入力されたデータ信号Ｄから位相同期回路４０によって抽出されたクロック信号ＣＫを出力する端子である。
【００１３】
図１に示されるように、位相同期回路４０は、位相比較回路８１、ローパス・フィルタ８２および電圧制御発振回路８３の３つの回路から構成される位相比較ループＰと、周波数比較回路１０、ローパス・フィルタ８２、電圧制御発振回路８３および移相器８６の４つの回路から構成される周波数比較ループＦ２との２つのループから構成されている。図１に示されるように、位相同期回路４０の入力は、端子１に入力されるランダムＮＲＺ形式のデータ信号Ｄのみであり、図１２に示した従来の位相同期回路のように参照クロック信号ＲＣを必要としないため、利便性、コスト面から有利となる。この利点は、周波数比較回路１０が、図１２に示した従来の位相同期回路における周波数比較回路８５とは異なり、参照クロック信号ＲＣを使用せずに動作できるという特徴に起因している。
【００１４】
図２は、本発明の実施の形態１における位相同期回路の構成要素である周波数比較回路のブロック図を示す。図２において、符号１０は周波数比較回路、１はランダムＮＲＺ形式のデータ信号Ｄの入力端子、２ａはクロック信号Ｃａの入力端子、２ｂは端子２ａに入力されたクロック信号Ｃａに対しその位相が近似的に１／４周期遅れた他のクロック信号Ｃｂの入力端子である。図２に示されるように、周波数比較回路１０はサンプリング・ブロックＡ、波形整形ブロックＢおよび移相比較ブロックＣの３つのブロックから構成されている。サンプリング・ブロックＡは、端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂを端子１に入力されたデータ信号Ｄでそれぞれサンプリングする２系統のサンプリング回路１１および１２から構成されている。サンプリング回路１１の端子５ａからの出力信号をＳ５ａ、サンプリング回路１２の端子５ｂからの出力信号をＳ５ｂとする。波形整形ブロックＢはサンプリング・ブロックＡからの２系統の出力信号Ｓ５ａ、Ｓ５ｂの各々に対して波形整形を行う。波形整形ブロックＢの端子６ａからの出力信号をＳ６ａ、端子６ｂからの出力信号をＳ６ｂとする。位相比較ブロックＣは波形整形ブロックＢの２系統の出力信号Ｓ６ａとＳ６ｂとの間の位相の進み若しくは遅れを判定する。符号３は位相比較ブロックＣの出力端子であり周波数比較回路１０の出力端子である。端子３からの出力信号をＳ３とする。
【００１５】
図２に示される波形整形ブロックＢは、サンプリング回路１１（サンプリング・ブロックＡの１の系統のサンプリング回路）の端子５ａに接続された遅延回路１８（第１遅延回路）と、遅延回路１８、サンプリング回路１１の端子５ａおよびサンプリング回路１２の端子５ｂに接続されたサンプリング回路１３（第１サンプリング回路）とを有している。さらに波形整形ブロックＢは、サンプリング回路１２（サンプリング・ブロックＡの他の系統のサンプリング回路）と接続された遅延回路１９（第２遅延回路）と、遅延回路１９、サンプリング回路１１の端子５ａおよびサンプリング回路１２の端子５ｂに接続されたサンプリング回路１４（第２サンプリング回路）とを有している。
【００１６】
図２に示されるように、サンプリング回路１３は、サンプリング回路１２の出力端子５ｂにおける信号Ｓ５ｂが変化して且つサンプリング回路１１の出力端子５ａにおける信号Ｓ５ａが変化しない時に遅延回路１８の出力信号をサンプリングする。一方、サンプリング回路１４は、サンプリング回路１１の出力端子５ａにおける信号が変化して且つサンプリング回路１２の出力端子５ｂにおける信号が変化しないときに遅延回路１９の出力信号をサンプリングする。遅延回路１８は、サンプリング回路１３におけるサンプリングに必要な時間分だけ端子５ａにおける信号Ｓ５ａを遅延させる。遅延回路１９は、サンプリング回路１４においてサンプリングに必要な時間分だけ端子５ｂにおける信号Ｓ５ｂを遅延させる。端子６ａはサンプリング回路１３の出力端子であって波形整形ブロックＢの片方の出力端子、６ｂはサンプリング回路１４の出力端子であって波形整形ブロックＢの他の出力端子である。
【００１７】
図２に示される位相比較ブロックＣは、サンプリング回路１３およびサンプリング回路１４に各々接続されたサンプリング回路１５（第３サンプリング回路）およびサンプリング回路１６（第４サンプリング回路）と、サンプリング回路１５およびサンプリング回路１６に接続された排他的論理和回路３５と、サンプリング回路１５と排他的論理和回路３５とに接続されたサンプリング回路１７（第５サンプリング回路）とを有している。
【００１８】
図２に示されるように、サンプリング回路１５は、波形整形ブロックＢの出力端子６ｂにおける信号Ｓ６ｂの立ち下がりで波形整形ブロックＢの出力端子６ａにおける信号Ｓ６ａをサンプリングする。一方、サンプリング回路１６は、端子６ｂにおける信号Ｓ６ｂの立ち上がりで端子６ａにおける信号Ｓ６ａをサンプリングする。排他的論理和（ＥＸ−ＯＲ）回路３５はサンプリング回路１５および１６の出力信号の排他的論理和を生成する。サンプリング回路１７は、排他的論理和回路３５の出力信号の立ち上がりでサンプリング回路１５の出力信号をサンプリングする。端子３はサンプリング回路１７の出力端子であって位相比較ブロックＣの出力端子である。
【００１９】
図３は、本発明の実施の形態１における周波数比較回路１０の詳細な回路例を示す。図３で、図２と同じ符号を付した個所は、同じ要素を示すため説明は省略する。図３において、符号２０は周波数比較回路１０の詳細な回路例（以下、「周波数比較回路２０」という）、２１ないし２７はＤ型フリップ・フロップ回路、３０ないし３５は排他的論理和（ＥＸ−ＯＲ）回路、４１ないし４４は論理積（ＡＮＤ）回路、９１ないし９３は反転（ＮＯＴ）回路、５０ないし５２は遅延回路である。ここで、遅延回路５０はＥＸ−ＯＲ回路３０とエッジ検出回路を構成しており、同様に遅延回路５１はＥＸ−ＯＲ回路３１と、遅延回路５２はＥＸ−ＯＲ回路３２とそれぞれエッジ検出回路を構成している。ＥＸ−ＯＲ回路３３とＡＮＤ回路４３、ＥＸ−ＯＲ回路３４とＡＮＤ回路４４は、図２に示した周波数比較回路１０において遅延回路１８、１９に各々対応するものであり、遅延補正（後述）の目的で導入されている。周波数比較回路２０の出力端子３には、端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂの周波数と端子１に入力されたデータ信号Ｄのビット・レートとの大小関係に応じた論理値が出力される。このため、周波数比較回路２０を図１に示した位相同期回路４０の周波数比較回路１０として用いた場合、出力端子３に出力される論理値が周波数比較ループＦ２によって負帰還され、クロック信号ＣＫの周波数をデータ信号Ｄのビット・レートに近づける動作を実現することができる。
【００２０】
次に、本発明の位相同期回路４０における周波数比較回路１０の動作原理を、その詳細な回路例である図３の周波数比較回路２０を用いて詳細に説明する。
【００２１】
まず、図３の端子１に入力されるランダムＮＲＺ形式のデータ信号Ｄとして、遷移密度が１の信号（・・・・１０１０・・・）を仮定して説明する。ここで遷移密度とは、その信号が、符号の最小単位であるタイム・スロットの間に変化する確率である。
【００２２】
図４は、本発明の実施の形態１における端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件での理想的なタイミングチャートを示す。図５は、本発明の実施の形態１における端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号のビット・レートより小さい条件での理想的なタイミングチャートを示す。図４（Ａ）および図５（Ａ）は端子２ａに入力されたクロック信号Ｃａ、図４（Ｂ）および図５（Ｂ）は端子２ｂに入力された他のクロック信号Ｃｂ、図４（Ｃ）および図５（Ｃ）は端子１に入力されたデータ信号Ｄ、図４（Ｄ）および図５（Ｄ）はＤ型フリップ・フロップ回路２１の出力端子５ａにおける信号Ｓ５ａ、図４（Ｅ）および図５（Ｅ）はＤ型フリップ・フロップ回路２２の出力端子５ｂにおける信号Ｓ５ｂである。
【００２３】
図４に示されるように、入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件では、図４（Ａ）ないし（Ｃ）に示されるように、端子２ａ、２ｂのクロック信号Ｃａ、Ｃｂは端子１のデータ信号Ｄによりそのクロック周期よりやや大きい周期でサンプリングされる。一方、図５に示されるように、入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより小さい条件では、図５（Ａ）ないし（Ｃ）に示されるように、端子２ａ、２ｂにおけるクロック信号Ｃａ、Ｃｂは端子１のデータ信号Ｄによりそのクロック周期よりやや小さい周期でサンプリングされる。これにより図４（Ｄ）および図４（Ｅ）、図５（Ｄ）および図５（Ｅ）に示したように、端子５ａおよび５ｂには、入力されたクロック信号Ｃａ、Ｃｂやデータ信号Ｄに比べてはるかに周期の長い波形の信号Ｓ５ａ、Ｓ５ｂが現れる。
【００２４】
端子５ａおよび５ｂに現れる信号Ｓ５ａ、Ｓ５ｂの波形は、主に以下に示す２つの特徴を有する。
［１］入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの差にほぼ等しい周波数をもつ。
［２］入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの大小関係に応じて端子５ａ、５ｂに現れる信号Ｓ５ａ、Ｓ５ｂの波形の間に位相の進み／遅れが生じる。
【００２５】
特に上述の［２］については図４および図５に明らかに示されており、入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件では、端子５ａにおける信号Ｓ５ａは端子５ｂにおける信号Ｓ５ｂより位相が進む（図４（Ｄ）および（Ｅ）参照）。一方、入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより小さい条件では、端子５ａにおける信号Ｓ５ａは端子５ｂにおける信号Ｓ５ｂより位相が遅れる（図５（Ｄ）および（Ｅ）参照）。この周波数比較回路２０の基本動作原理は、上述した（２）の特徴を利用して、入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの大小関係を判定するものである。以下、この（２）の特徴を「周波数比較原理」と呼ぶ。上述の機能は、図３に示した周波数比較回路２０において、Ｄ型フリップ・フロップ回路２１および２２と、ＥＸ−ＯＲ回路３０、遅延回路５０から構成されるサンプリング・ブロックＡによって実現することができる。
【００２６】
しかし、入力されたランダムＮＲＺ形式のデータ信号Ｄとして、上述した遷移密度が１の信号を仮定しても、実際にはそのデータ信号Ｄにはジッタと呼ばれる時間軸方向の波形の揺れが生じるため、理想条件を仮定した図４および図５に示したような波形にはならない。上記ジッタを考慮した場合について、図６は本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件でのタイミングチャートを示す。一方、図７は本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより小さい条件でのタイミングチャートを示す。図６（Ａ）および図７（Ａ）はＤ型フリップ・フロップ回路２１の出力端子５ａにおける信号Ｓ５ａ、図６（Ｂ）および図７（Ｂ）はＤ型フリップ・フロップ回路２２の出力端子５ｂにおける信号Ｓ５ｂ、図６（Ｃ）および図７（Ｃ）はＤ型フリップ・フロップ回路２３の出力端子６ａにおける信号Ｓ６ａ、図６（Ｄ）および図７（Ｄ）はＤ型フリップ・フロップ回路２４の出力端子６ｂにおける信号Ｓ６ｂ、図６（Ｅ）および図７（Ｅ）はＤ型フリップ・フロップ回路２７の出力端子３における信号Ｓ３であって、周波数比較回路２０の出力信号である。
【００２７】
図６（Ａ）および図６（Ｂ）、図７（Ａ）および図７（Ｂ）に示したように、端子５ａおよび５ｂに現れる信号Ｓ５ａ、Ｓ５ｂの波形は、ジッタが無い条件における信号Ｓ５ａ、Ｓ５ｂの波形である図４（Ｄ）および図４（Ｅ）、図５（Ｄ）および図５（Ｅ）と比べて、多くの幅の狭いパルスが生じている。これらは、入力されるデータ信号Ｄに含まれるジッタに起因してＤ型フリップ・フロップ回路２１および２２でのサンプリング・タイミングが時間軸方向に揺れることにより生じたものである。このため、このパルス幅の最小値は、入力されたデータ信号Ｄのパルス幅とほぼ同等である。パルスの出現が不規則に見えるのは、入力されたデータ信号Ｄに含まれるジッタの不規則性に起因して、上記サンプリング・ポイントも時間軸方向に不規則に揺れているためである。これらのパルスは上記ジッタが大きくなるほど、そして入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの差が小さくなるほど、多く発生する。これらのパルスの出現によって端子５ａおよび５ｂに現れる信号Ｓ５ａ、Ｓ５ｂの波形が複雑化することにより、上述の「周波数比較原理」が見えにくくなる。
【００２８】
一方、図６（Ｃ）および図６（Ｄ）、図７（Ｃ）および図７（Ｄ）に示したように、端子６ａおよび６ｂに現れる信号Ｓ６ａ、Ｓ６ｂの波形は、上記ジッタに起因するパルスが消え、理想的な条件でのサンプリング・ブロックＡの出力端子５ａ、５ｂにおける波形である図４（Ｄ）および図４（Ｅ）、図５（Ｄ）および図５（Ｅ）と同様の波形が現れており、「周波数比較原理」の特徴を持っている。このことは、端子５ａおよび５ｂにおいて、入力データ信号Ｄに含まれるジッタに埋もれていた「周波数比較原理」が、端子６ａおよび６ｂにおいて掘り出されていることを意味する。この機能は、図３に示した周波数比較回路２０において、Ｄ型フリップ・フロップ回路２３および２４と、ＥＸ−ＯＲ回路３１ないし３４、ＡＮＤ回路４１ないし４４、ＮＯＴ回路９１および９２、遅延回路５１および５２から構成される波形整形ブロックＢによって実現することができる。
【００２９】
ここで、波形整形ブロックＢにおいて波形が整形される原理について、図６を例に説明する。図６に示されるように、端子６ａにおける信号Ｓ６ａは、図６（Ａ）ないし（Ｄ）に示したように、「（１）端子５ｂにおける信号Ｓ５ｂが変化」して且つ「（２）端子５ａにおける信号Ｓ５ａが変化しない」という条件が満たされた時に、端子５ａにおける信号Ｓ５ａをサンプリングすることにより得られる。（１）の条件は、図３において、遅延回路５１とＥＸ−ＯＲ回路３１からなるエッジ検出回路によって実現することができ、（２）の条件は遅延回路５２とＥＸ−ＯＲ回路３２、ＮＯＴ回路９２からなるエッジ検出回路によって実現することができる。ＥＸ−ＯＲ回路３３とＡＮＤ回路４３は、上述したエッジ検出回路およびＡＮＤ回路４１の入出力間遅延を相殺するための遅延補正回路として導入されている。同様に、端子６ｂにおける信号Ｓ６ｂは、図６（Ａ）ないし（Ｄ）に示したように、「（３）端子５ａにおける信号Ｓ５ａが変化」して且つ「（４）端子５ｂにおける信号Ｓ５ｂが変化しない」という条件が満たされたときに、端子５ｂにおける信号Ｓ５ｂをサンプリングすることによって得られる。（３）の条件は、図３において、遅延回路５２とＥＸ−ＯＲ回路３２からなるエッジ検出回路によって実現することができ、（４）の条件は遅延回路５１とＥＸ−ＯＲ回路３１、ＮＯＴ回路９１からなるエッジ検出回路によって実現することができる。ＥＸ−ＯＲ回路３４とＡＮＤ回路４４は、上述したエッジ検出回路およびＡＮＤ回路４２の入出力間遅延を相殺するための遅延補正回路として導入されている。波形整形ブロックＢの動作原理に関する以上の説明から、図３に示した同部分の回路が、図２に示した同部分の実現例の１つであることが確認できる。
【００３０】
以上に示した構成により、図６（Ｃ）および図６（Ｄ）、図７（Ｃ）および図７（Ｄ）に示したように、端子６ａおよび６ｂに現れる信号Ｓ６ａ、Ｓ６ｂの波形は、「周波数比較原理」の特徴を有する。更に、図６（Ｅ）および図７（Ｅ）に示したように、端子３に現れる信号Ｓ３は、端子６ａ、６ｂにおける信号Ｓ６ａとＳ６ｂとの間の位相の進み／遅れに応じた論理信号となっている。これは、「周波数比較原理」から、入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの大小関係を判定したことを意味している。例えば、図６に示されるように、入力されたクロック信号Ｃａ、ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件では、端子６ａに現れる信号Ｓ６ａの波形の位相は端子６ｂにおける位相よりも進み、これにより周波数比較回路２０の出力端子３における信号Ｓ３は低レベルとなる。周波数比較回路２０を図１に示した位相同期回路４０の周波数比較回路１０として用いた場合、上述の低レベル出力信号Ｓ３が周波数比較ループＦ２により負帰還されることによって、電圧制御発振回路８３の出力信号であるクロック信号ＣＫの周波数を下げるように位相同期回路４０全体を制御する。
【００３１】
一方、図７に示されるように、入力されたクロック信号Ｃａ、ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件では、端子６ａに現れる信号Ｓ６ａの波形の位相は端子６ｂにおける位相よりも遅れ、これにより周波数比較回路２０の出力端子３における信号Ｓ３は高レベルとなる。この高レベル出力信号Ｓ３は、位相同期回路４０の周波数比較ループＦ２により負帰還されることによって、クロック信号ＣＫの周波数を上げるように位相同期回路４０全体を制御する。以上に示した、「周波数比較原理」に従って入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの大小関係を判定する機能は、図３に示した周波数比較回路２０において、Ｄ型フリップ・フロップ回路２５ないし２７と、ＥＸ−ＯＲ回路３５、ＮＯＴ回路９３から構成される位相比較ブロックＣにより実現することができる。
【００３２】
以上は、端子１に入力されるランダムＮＲＺ形式のデータ信号Ｄとして、遷移密度が１の信号を仮定して説明してきたが、次に実際の信号を想定して遷移密度が低い信号における動作について説明する。
【００３３】
図８は、本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きく、そのデータ信号Ｄの遷移密度が低い条件でのタイミングチャートを示す。図８（Ａ）は、端子２ａに入力されたクロック信号Ｃａ、図８（Ｂ）は端子２ｂに入力された他のクロック信号Ｃｂ、図８（Ｃ）は端子１に入力されたランダムＮＲＺ形式のデータ信号Ｄであってその遷移密度が低い信号、図８（Ｄ）はＤ型フリップ・フロップ回路２１の出力端子５ａにおける信号Ｓ５ａ、図８（Ｅ）はＤ型フリップ・フロップ回路２２の出力端子５ｂにおける信号Ｓ５ｂ、図８（Ｆ）はＤ型フリップ・フロップ回路２３の出力端子６ａにおける信号Ｓ６ａ、図８（Ｇ）はＤ型フリップ・フロップ回路２４の出力端子６ｂにおける信号Ｓ６ｂ、図８（Ｈ）はＤ型フリップ・フロップ回路２７の出力端子３における信号Ｓ３であって周波数比較回路２０の出力信号である。
【００３４】
図８（Ａ）ないし（Ｈ）に示されるように、端子１に入力されるデータ信号Ｄの低い遷移密度に起因して、Ｄ型フリップ・フロップ回路２１および２２におけるサンプリング・タイミングの欠落が生じる。これにより、端子５ａ、５ｂの信号Ｓ５ａ、Ｓ５ｂの波形はサンプリング・タイミングが欠落した分だけ遅延したものとなる。図８に示されるように、遷移密度がそれほど低くない場合、つまりサンプリング・タイミングの欠落が少ない場合は、端子５ａ、５ｂの信号Ｓ５ａ、Ｓ５ｂの波形は上述の「周波数比較原理」の特徴を依然として有しており、その特徴は波形整形ブロックＢを経た後の端子６ａ、６ｂにおける信号Ｓ６ａ、Ｓ６ｂの波形でも現れる。この波形の特徴から、位相比較ブロックＣにおいて上述の「周波数比較原理」に従って周波数比較が行われる。尚、ここでは入力データ信号Ｄに含まれるジッタを考慮していない。しかし、ジッタを考慮した場合であっても、上述したように波形整形ブロックＢが機能することにより、端子６ａ、６ｂにおける信号Ｓ６ａ、Ｓ６ｂの波形は上述の「周波数比較原理」の特徴をもち、周波数比較回路２０は正常に動作する。
【００３５】
一方、遷移密度がさらに低下した場合、つまりサンプリング・タイミングの欠落が多い場合、端子６ａ、６ｂにおける信号Ｓ６ａ、Ｓ６ｂの波形は上述の「周波数比較原理」の特徴を失う場合がある。
【００３６】
例として、図９は、本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きく、そのデータ信号Ｄの遷移密度が図８の場合よりさらに低い条件でのタイミングチャートを示す。図９（Ａ）は、端子２ａに入力されたクロック信号Ｃａ、図９（Ｂ）は端子２ｂに入力された他のクロック信号Ｃｂ、図９（Ｃ）は端子１に入力されたランダムＮＲＺ形式のデータ信号Ｄであってその遷移密度がさらに低い信号、図９（Ｄ）はＤ型フリップ・フロップ回路２１の出力端子５ａにおける信号Ｓ５ａ、図９（Ｅ）はＤ型フリップ・フロップ回路２２の出力端子５ｂにおける信号Ｓ５ｂ、図９（Ｆ）はＤ型フリップ・フロップ回路２３の出力端子６ａにおける信号Ｓ６ａ、図９（Ｇ）はＤ型フリップ・フロップ回路２４の出力端子６ｂにおける信号Ｓ６ｂ、図９（Ｈ）はＤ型フリップ・フロップ回路２７の出力端子３における信号Ｓ３であって周波数比較回路２０の出力信号である。
【００３７】
図９（Ａ）ないし（Ｈ）に示されるように、端子１に入力されるデータ信号Ｄの遷移密度が図８の場合に比べさらに低いため、サンプリング・タイミングの欠落がより多く生じている。これに起因して、端子６ａ、６ｂの信号Ｓ６ａ、Ｓ６ｂの波形は、上述の「周波数比較原理」の特徴を一時的に失っている。しかし、この間でも周波数比較回路２０の出力端子３の信号Ｓ３は、一定の論理出力レベルを維持しており、安定した周波数比較を行っている。この動作は、上述の「周波数比較原理」に従って、位相比較ブロックＣにおける周波数比較を行う手段として、端子６ｂの信号Ｓ６ｂの立ち上がりで端子６ａの信号Ｓ６ａをサンプリングした結果と、端子６ｂの信号Ｓ６ｂの立ち下がりで端子６ａの信号Ｓ６ａをサンプリングした結果との両方を用いることにより実現することができる。例えば、図８（Ｆ）および（Ｇ）において、端子６ｂの信号Ｓ６ｂの立ち上がりで端子６ａの信号Ｓ６ａをサンプリングした結果が高レベルとなり、端子６ｂの信号Ｓ６ｂの立ち下がりで端子６ａの信号Ｓ６ａをサンプリングした結果が低レベルとなる。これら２つのサンプリング結果から、端子６ａ、６ｂの信号Ｓ６ａ、Ｓ６ｂに所望の波形が現れていると大雑把に判断することができ、さらに端子６ａにおける信号Ｓ６ａが端子６ｂにおける信号Ｓ６ｂより位相が進んでいることも意味する。
【００３８】
一方、図９（Ｆ）および（Ｇ）において、一時的に上述の「周波数比較原理」の特徴が見えなくなっているところでは、端子６ｂの信号Ｓ６ｂの立ち上がりで端子６ａの信号Ｓ６ａをサンプリングした結果と、端子６ｂの信号Ｓ６ｂの立ち下がりで端子６ａの信号Ｓ６ａをサンプリングした結果との両方が高レベルとなる。これは、端子６ａ、６ｂの信号Ｓ６ａ、Ｓ６ｂに所望の波形が現れていないことを意味する。このような一時的な振る舞いに対しては、位相比較ブロックＣは、前の状態を保持するように動作する。この機能により、上述したような安定した周波数比較を実現することができる。
【００３９】
位相比較ブロックとしては、図３に示した位相比較ブロックＣのような回路のほか、端子６ａの信号Ｓ６ａを端子６ｂの信号Ｓ６ｂの立ち下がりでサンプリングするＤ型フリップ・フロップのみから構成するなど、より単純化したものであってもよい。しかし、このような回路には、一時的に上述の「周波数比較原理」の特徴が見えなくなった場合に前の状態を保持するという機能が無い。このため、このような回路の出力は一時的に変化し、周波数比較の判断が安定して行われない可能性がある。このような安定でない判断は、入力されるランダムＮＲＺ形式のデータ信Ｄ号の遷移密度が低いほど、そして入力されたクロック信号Ｃａ、Ｃｂの周波数とデータ信号Ｄのビット・レートとの差が大きいほど生じ易くなるが、図３の位相比較ブロックＣを用いることにより、これに対する耐性は大きく向上される。
【００４０】
次に、以上に示した周波数比較回路、例えば図３に示した周波数比較回路２０を、図１に示した位相同期回路４０の周波数比較回路１０として用いた場合の動作について説明する。
【００４１】
位相同期回路４０の初期状態では、一般に電圧制御発振回路８３から出力されるクロック信号ＣＫの周波数は、データ信号Ｄのビット・レートから大きくずれている。このような時には周波数比較回路１０を中心とした周波数比較ループＦ２が動作し、その負帰還動作によりクロック信号ＣＫの周波数をデータ信号Ｄのビット・レートに近づける。クロック信号ＣＫの周波数が、位相比較回路８１を中心とした位相比較ループＰで位相同期可能な周波数範囲内に入ると、この位相比較ループＰが動作し、その負帰還動作により、入力データ信号Ｄとクロック信号ＣＫの位相同期が実現される。
【００４２】
周波数比較ループＦ２と位相比較ループＰの切替判断は、図１に示した位相同期回路４０とは別に、切替判断用の回路を準備することにより実現される。この切替判断用回路は、特に位相同期回路４０と共に集積回路化する場合には、位相比較回路８１や周波数比較回路１０内の回路の一部を利用することにより回路を単純化することができる。例えば、周波数比較回路１０として、図３に示した周波数比較回路２０を用いた場合には、サンプリング・ブロックＡを利用し、その出力端子５ｂにおける信号Ｓ５ｂを用いる方法や、さらに波形整形ブロックＢも利用し、その出力端子６ｂにおける信号Ｓ６ｂを用いる方法などが考えられる。以上のように、切替判断用回路を単純化することにより、位相同期を行う機能全体としての低消費電力化を実現することができる。
【００４３】
以上より、実施の形態１によれば、ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、周波数比較回路にクロック信号Ｃａ、当該クロック信号Ｃａに対しその位相が近似的に１／４周期遅れた他のクロック信号Ｃｂおよびデータ信号Ｄを入力し、上記クロック信号の周波数とデータ信号Ｄのビット・レートとの大小関係に応じた論理値を出力させることができる。当該論理値を周波数比較ループＦ２により負帰還させることにより、クロック信号の周波数をデータ信号Ｄのビット・レートに近づけることができる。したがって、参照クロック信号を必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供することができる。
【００４４】
実施の形態２．
上述の実施の形態１では、本発明の位相同期回路４０における周波数比較回路２０の動作に関して説明した。当該動作を実現する回路構成は、実施の形態２に示すようにいくつかの多様性が存在する。
【００４５】
図１０は、本発明の実施の形態２におけるサンプリング・ブロックＡ２の回路を示す。図１０で図３と同じ符号を付した箇所は同じ機能を有するため説明は省略する。図１０において、符号６０はサンプリング・ブロックＡを実現する他のサンプリング・ブロックＡ２、６１および６２はＤ型フリップ・フロップ回路である。図３に示された周波数比較回路２０におけるサンプリング・ブロックＡの代わりに、サンプリング・ブロックＡ２（６０）を用いることにより、端子５ａ、５ｂに現れる信号Ｓ５ａ、Ｓ５ｂに含まれるパルス幅の最小値が、サンプリング・ブロックＡを用いた場合の同端子のパルス幅に比べ２倍程度になり、低消費電力化を実現することができる。一方、サンプリング・ブロックＡを用いた場合、上述した入力されるデータ信号Ｄの遷移密度がサンプリング・ブロックＡ２（６０）を用いたものに比べ等価的に高くなる。このため、サンプリング・ブロックＡは低い遷移密度を持つデータ信号に対して高い耐性をもつという特徴を有する。
【００４６】
以上より、実施の形態２によれば、実施の形態１のサンプリング・ブロックＡに替えてサンプリング・ブロックＡ２（６０）を用いることにより、端子５ａ、５ｂに現れる信号Ｓ５ａ、Ｓ５ｂに含まれるパルス幅の最小値が、サンプリング・ブロックＡを用いた場合の同端子のパルス幅に比べ２倍程度になり、低消費電力化を実現することができる。
【００４７】
実施の形態３．
上述の実施の形態１で説明された周波数比較回路２０の位相比較ブロックＣを実現する回路は、本実施の形態３に示されるように他の回路でも実現できる。
【００４８】
図１１は、本発明の実施の形態３における位相比較ブロックＣ２の回路を示す。図１１で図３と同じ符号を付した箇所は同じ機能を有するため説明は省略する。図１１において、符号７０は位相比較ブロックＣを実現する他の位相比較ブロックＣ２、符号７１ないし７５はＤ型フリップ・フロップ回路、６３ないし６８はＡＮＤ回路、６９はＯＲ回路、９４ないし９９はＮＯＴ回路である。図３に示した周波数比較回路２０において、位相比較ブロックＣの代わりに位相比較ブロックＣ２（７０）を用いることにより、端子６ａ、６ｂに入力される信号Ｓ６ａ、Ｓ６ｂに対して上述の「周波数比較原理」の特徴を有しているかどうかの検証の精度を位相比較ブロックＣを用いた場合に比べて上げることができ、周波数比較回路２０が誤判断を起こす確率を低下させることができる。
【００４９】
一方、位相比較ブロックＣを用いた場合、その回路規模は位相比較ブロックＣ２（７０）を用いたものに比べ小さくなる。このため、低消費電力化を実現できるという特徴をもつ。
【００５０】
以上より、実施の形態３によれば、実施の形態１の位相比較ブロックＣに替えて位相比較ブロックＣ２（７０）を用いることにより、端子６ａ、６ｂに入力される信号Ｓ６ａ、Ｓ６ｂに対して上述の「周波数比較原理」の特徴を有しているかどうかの検証の精度を位相比較ブロックＣを用いた場合に比べて上げることができ、周波数比較回路２０が誤判断を起こす確率を低下させることができる。
【００５１】
【発明の効果】
以上説明したように、本発明の位相同期回路によれば、ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、周波数比較回路にクロック信号Ｃａ、当該クロック信号Ｃａに対しその位相が近似的に１／４周期遅れた他のクロック信号Ｃｂおよびデータ信号Ｄを入力し、上記クロック信号の周波数とデータ信号Ｄのビット・レートとの大小関係に応じた論理値を出力させることができる。当該論理値を周波数比較ループＦ２により負帰還させることにより、クロック信号の周波数をデータ信号Ｄのビット・レートに近づけることができる。したがって、参照クロック信号を必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における位相同期回路のブロック図である。
【図２】本発明の実施の形態１における位相同期回路の構成要素である周波数比較回路のブロック図である。
【図３】本発明の実施の形態１における周波数比較回路１０の詳細な回路例を示す図である。
【図４】本発明の実施の形態１における端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件での理想的なタイミングチャートである。
【図５】本発明の実施の形態１における端子２ａ、２ｂに入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号のビット・レートより小さい条件での理想的なタイミングチャートである。
【図６】本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きい条件でのタイミングチャートである。
【図７】本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより小さい条件でのタイミングチャートである。
【図８】本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きく、そのデータ信号Ｄの遷移密度が低い条件でのタイミングチャートである。
【図９】本発明の実施の形態１における入力されたクロック信号Ｃａ、Ｃｂの周波数がデータ信号Ｄのビット・レートより大きく、そのデータ信号Ｄの遷移密度が図８の場合よりさらに低い条件でのタイミングチャートである。
【図１０】本発明の実施の形態２におけるサンプリング・ブロックＡ２の回路を示す図である。
【図１１】本発明の実施の形態３における位相比較ブロックＣ２の回路を示す図である。
【図１２】従来の２重ループ構成の位相同期回路のブロック図である。
【符号の説明】
１  ランダムＮＲＺ形式のデータ信号Ｄの入力端子、  ２  位相同期回路４０の出力端子、  ２ａ、２ｂ  移相器の出力端子、  ３  周波数比較回路１０の出力端子、  ５ａ  サンプリング回路１１の出力端子、  ５ｂ  サンプリング回路１２の出力端子、  ６ａ  サンプリング回路１３の出力端子、  ６ｂ  サンプリング回路１４の出力端子、  ８  参照クロック入力端子、  １０  周波数比較回路、  １１，１２，１３，１４，１５，１６，１７  サンプリング回路、  １８，１９，５０，５１，５２  遅延回路、  ２１，２２，２３，２４，２５，２６，２７，６１，６２，７１，７２，７３，７４，７５  Ｄ型フリップ・フロップ回路、  ３０，３１，３３，３４，３５  排他的論理和（ＥＸ−ＯＲ）回路、  ４０  位相同期回路、  ４１，４２，４３，６３，６４，６５，６６，６７，６８  論理積（ＡＮＤ）回路、  ６０  サンプリング・ブロックＡ２、  ６９  論理和（ＯＲ）回路、  ７０  移相比較ブロックＣ２、  ８０  従来の移相同期回路、  ８１  位相比較回路、  ８２  ローパス・フィルタ、８３  電圧制御発振回路、  ８４  分周回路、  ８６  移相器、  ９１，９２，９３，９４，９５，９６，９７，９８，９９  否定（ＮＯＴ）回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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