【手続補正書】
【提出日】平成27年4月17日(2015.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドープされたソース領域（３０）、ドープされたドレイン領域（２２）、及び、ソース領域（３０）とドレイン領域（２２）との間に位置し、ソース領域（３０）とソース−チャネル界面（２０１）を、ドレイン領域（２２）とドレイン−チャネル界面（２０２）を形成するチャネル領域（２１）、を有するソース−チャネル−ドレイン構造と、
ソース領域（３０）の少なくとも一部を長手方向（Ｌ）に沿って覆うゲート電極（２４）であって、チャネル領域（２１）及びドレイン領域（２２）がゲート電極（２４）によって覆われないようにした電極（２４）と、
ゲート電極（２４）とソース領域（３０）との間の長手方向（Ｌ）に沿ったゲート誘電体（２９）とを備え、
ソース領域（３０）は、第１ドーピング型のドーパント元素を用いた、第１ピーク濃度（１０２１）を有する第１ドーピングプロファイル（１０１１）でドープされた第１ソースサブ領域（２０）と、さらに、第１ドーパント元素と同じドーピング型を有する第２ドーパント元素を用いた、第２ピーク濃度（１０２２）を有する第２ドーピングプロファイル（１０１２）でドープされた、ソース−チャネル界面（２０１）に近接する第２ソースサブ領域（２５）とを含み、
第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間で界面（１０１４）が規定され、
第２ドーピングプロファイル（１０１２）の第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）の位置又は該界面に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２３）より充分に高い、トンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項２】
第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面に近接する位置は、該界面から第１ソースサブ領域に向かって０以上５ｎｍ以下の距離を隔てた位置である、請求項１に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項３】
第２ソースサブ領域（２５）は、幅Ｗによって規定され、
該幅Ｗは、単分子層以上１０ｎｍ以下の範囲内である、請求項１又は２に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項４】
ソース領域（３０）は、ゲート誘電体（２９）に隣接する面を有し、
第２ソースサブ領域は、ゲート誘電体に隣接する面から距離Ｔを隔てた場所に位置し、
該距離Ｔは、０以上１０ｎｍ以下である、請求項１〜３のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項５】
第２ソースサブ領域（２５）は、ソース−チャネル界面（２０１）から距離Ｄを隔てた場所に位置し、
該距離Ｄは、０以上１０ｎｍ以下である、請求項１〜４のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項６】
第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）の位置、又は該界面に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２１）より４倍高い、請求項１〜５のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項７】
ゲート電極（２４）は、完全にソース領域（３０）を覆う、請求項１〜６のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項８】
ゲート電極（２４）は、該ゲート電極（２４）によって覆われないソース領域（３０）の長さによって規定されるアンダーラップ（Ｌｕｎｄｅｒｌａｐ）を残してソース領域（３０）を部分的に覆う、請求項１〜７のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項９】
前記ソース−チャネル−ドレイン構造は、プレーナ構造であり、
ゲート電極（２４）は、該プレーナ型のソース−チャネル−ドレイン構造のソース領域（３０）の上部に位置するシングルゲート構造である、請求項１〜８のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１０】
前記ソース−チャネル−ドレイン構造は、水平構造であり、
前記ゲート電極（２４）は、水平ソース−チャネル−ドレイン構造のソース領域（３０）の側壁に位置するダブルゲート構造である、請求項１〜９のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１１】
ソース−チャネル−ドレイン構造は、水平構造又は垂直方向であり、
ゲート電極（２４）は、水平型又は垂直型のソース−チャネル−ドレイン構造のソース領域（３０）周囲のオールアラウンド型ゲート構造である、請求項１〜１０のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１２】
ＴＦＥＴは、ナノワイヤＴＦＥＴであり、
ナノワイヤは、少なくともＴＦＥＴのチャネル（２１）を形成し、
ゲート電極（２４）は、オールアラウンド型ゲート構造である、請求項１〜１１のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１３】
半導体基板を準備する工程と、
前記基板上にドレイン半導体材料で作成されたドレイン領域（２２）を設ける工程と、
低ドープ又はアンドープ半導体材料で作成されたチャネル領域（２１）であって、前記ドレイン領域（２２）と接触してドレイン領域（２２）と該チャネル領域（２１）との間にドレイン−チャネル界面（２０２）を形成するようにした領域（２１）を設ける工程と、
ソース半導体材料で作成されたソース領域（３０）であって、前記チャネル領域（２１）と接触して該ソース領域（３０）とチャネル領域（２１）との間にソース−チャネル界面（２０１）を形成するようにした領域（３０）を設ける工程と、
ソース領域（３０）の少なくとも一部を長手方向に沿って覆うゲート電極（２４）を設ける工程であって、チャネル領域（２１）及びドレイン領域（２２）が該ゲート電極（２４）によって覆われないようにする工程と、
ゲート電極（２４）と、ソース領域（３０）の覆われた部分との間にゲート誘電体（２９）を設ける工程と、
ソース領域（３０）及びドレイン領域（２２）をドープする工程であって、ソース領域（３０）をドープすることは、第１ドーピング型を有する第１ドーパント元素を用いた、第１ピーク濃度（１０２１）を有する第１ドーピングプロファイルで第１ソースサブ領域（２０）をドープすることと、第１ドーピング型と同じ第２ドーピング型を有する第２ドーパントを用いた、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２３）より充分高い第２ピーク濃度（１０２２）を有する第２ドーピングプロファイルで、ソース−チャネル界面（２０１）に近接する第２ソースサブ領域をドープすることとを含むような工程とを含む、トンネル電界効果トランジスタ（ＴＦＥＴ）（１００）の製造方法（３００）。
【請求項１４】
第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）に近接する位置での第１ドーピングプロファイルの最大ドーピングレベル（１０２３）より４倍高い、請求項１３に記載の方法（３００）。
【請求項１５】
トンネル電界効果トランジスタは、ＮＷ−ＴＦＥＴ半導体デバイスであり、
ソース−チャネル−ドレイン構造を設けることは、半導体材料で作成されたナノワイヤ構造を成長させることを含む、請求項１３または１４に記載の方法（３００）。