(57)【特許請求の範囲】
【請求項１】
ｐ形のシリコン基板と、該シリコン基板に形成された高濃度ｎ形の埋め込み層と、該埋め込み層上に形成された低濃度ｎ形のエピタキシャル層とを有し、前記エピタキシャル層には、高濃度ｐ形のインジェクタ領域，ｐ形のベース領域，及び該ベース領域内に形成された複数のｎ形のコレクタ領域とからなるＩＩＬ素子が複数形成され、それらのＩＩＬ素子によって論理回路部が構成されている半導体装置の設計方法において、
半導体装置に要求される耐圧より必要な低濃度ｎ形のエピタキシャル層厚を設定すると共に、前記ＩＩＬ素子を構成するｎｐｎトランジスタの順方向電流増幅率βup及び前記ＩＩＬ素子を構成するｐｎｐトランジスタの逆方向電流増幅率αr 並びに前記複数のＩＩＬ素子のベース−ベース間に存在する寄生ｐｎｐトランジスタの順方向電流増幅率αsbの３つのパラメータの内βup及びαr を設定した後、
Ｄeff ＝βup（１−αr ）／（１＋２αsb）
の式で定義される前記ＩＩＬ素子の実効駆動能力Ｄeff の値を設定し、前記実効駆動能力Ｄeff の式に従って残りの一つのパラメータのαsbを算出し、前記高濃度ｎ形の埋め込み層と前記複数のＩＩＬ素子間を電気的に分離する高濃度ｎ形領域の重なり厚とαsbとの相関から必要な重なり厚を決定し、この重なり厚と既に設定されている低濃度ｎ形のエピタキシャル層厚から前記高濃度ｎ形領域の拡散深さを決定することを特徴とする半導体装置の設計方法。
【請求項２】
ｐ形のシリコン基板と、該シリコン基板に形成された高濃度ｎ形の埋め込み層と、該埋め込み層上に形成された低濃度ｎ形のエピタキシャル層とを有し、前記エピタキシャル層には、高濃度ｐ形のインジェクタ領域，ｐ形のベース領域，及び該ベース領域内に形成された複数のｎ形のコレクタ領域とからなるＩＩＬ素子が複数形成され、それらのＩＩＬ素子によって論理回路部が構成されている半導体装置の設計方法において、
半導体装置に要求される耐圧より必要な低濃度ｎ形のエピタキシャル層厚を設定すると共に、前記複数のＩＩＬ素子間を電気的に分離する高濃度ｎ形領域の拡散深さを設定し、前記ＩＩＬ素子を構成するｎｐｎトランジスタの順方向電流増幅率βup及び前記ＩＩＬ素子を構成するｐｎｐトランジスタの逆方向電流増幅率αr 並びに前記複数のＩＩＬ素子のベース−ベース間に存在する寄生ｐｎｐトランジスタの順方向電流増幅率αsbの３つのパラメータの内のαsbとβupまたはαr とを設定した後、
Ｄeff ＝βup（１−αr ）／（１＋２αsb）
の式で定義される前記ＩＩＬ素子の実効駆動能力Ｄeff の値を設定し、前記実効駆動能力Ｄeff の式に従って残りの一つのαr またはβupを決定することを特徴とする半導体装置の設計方法。
【請求項３】
半導体装置は、論理回路部と、高耐圧バイポーラトランジスタとが混載された状態で構成されていることを特徴とする請求項１または２記載の半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＩＩＬ素子によって構成される論理回路部を有してなる半導体装置の設計方法に関する。
【０００２】
【発明が解決しようとする課題】
ＩＩＬ（Ｉｎｔｅｇｒａｔｅｄ  Ｉｎｊｅｃｔｉｏｎ  Ｌｏｇｉｃ）素子１は、図６に等価回路で示すように、ｐｎｐトランジスタ２のコレクタとｎｐｎトランジスタ３のベースとを接続して半導体基板上に構成したものである。図７は、このＩＩＬ素子１を半導体基板上に構成した場合の平面図を示すものである。ＩＩＬ素子１は、ｐｎｐトランジスタ２のコレクタ２Ｃとｎｐｎトランジスタ３のベース３Ｂとをｐ形領域４で共有し、また、通常は接地されて使用されるｐｎｐトランジスタ２のベース２Ｂとｎｐｎトランジスタ３のエミッタ３Ｅとを高濃度のｎ形領域５で共有する構造となっている。
【０００３】
尚、ＩＩＬ素子１としては、ｐｎｐトランジスタ２のエミッタ２ＥをインジェクタＩと称し、ｎｐｎトランジスタ３のベース３Ｂ，エミッタ３Ｅ及びコレクタ３Ｃを夫々ベースＢ，エミッタＥ及びコレクタＣと称している。
【０００４】
そして、半導体基板上に多数のＩＩＬ素子を構成する場合についても、ＩＩＬ素子間でｎ形領域５を共有することにより行っているので高集積化を図ることができ、また、負荷抵抗の代わりにｐｎｐトランジスタ２を用いることから消費電力が低いという特徴を有しており、高速性が要求される論理回路を構成する場合などに用いられている。
【０００５】
従来、このＩＩＬ素子１から構成される論理回路部が、例えば自動車のエンジン駆動制御回路などに使用される高耐圧バイポーラトランジスタと共に混載されることにより半導体装置が構成された場合には、ＩＩＬ素子間の分離領域（通常、高濃度ｎ形の深い拡散層が形成されている）が必要以上に広くとられている。これは、低濃度ｎ形のエピタキシャル層は、高耐圧バイポーラトランジスタに対して要求される耐圧の下限値に応じた厚さに形成されており、その厚いエピタキシャル層に形成されたＩＩＬ素子に必要な回路駆動能力とＩＩＬ素子間の分離領域に形成される寄生ｐｎｐトランジスタとの関係が不明であったことによる。
【０００６】
そのため、ＩＩＬ素子間に過剰に拡散させた分離領域を形成しており、結果として、半導体装置の集積度が低くなりコストを上昇させてしまうという問題があった。
【０００７】
本発明は上記課題を解決するものであり、その目的は、ＩＩＬ素子に必要な回路駆動能力とＩＩＬ素子間の分離領域に形成される寄生ｐｎｐトランジスタとの関係を定量的に評価して設計を行うことにより、高い集積度を達成することができる半導体装置の設計方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の半導体装置の設計方法は、ＩＩＬ素子の実効駆動能力Ｄeff を必要な値に設定した上で、
Ｄeff ＝βup（１−αr ）／（１＋２αsb）
の式に基づき、ＩＩＬ素子の順方向電流増幅率βup及び逆方向電流増幅率αr 並びに寄生ｐｎｐトランジスタの順方向電流増幅率αsbの３つのパラメータの内のβup及びαr を設定して、残りのαsbを算出する。そして、高濃度ｎ形の埋め込み層と複数のＩＩＬ素子間を電気的に分離する高濃度ｎ形領域の重なり厚とαsbとの相関から必要な重なり厚を決定し、この重なり厚と既に設定されている低濃度ｎ形のエピタキシャル層厚から最低限必要な高濃度ｎ形領域の拡散深さを得ることにより、半導体装置の集積度を高めることができる。
【０００９】
請求項２記載の半導体装置の設計方法は、複数のＩＩＬ素子間を電気的に分離する高濃度ｎ形領域の拡散深さ及びＩＩＬ素子の実効駆動能力Ｄｅｆｆ  を必要な値に設定した上で、
Ｄｅｆｆ  ＝βｕｐ（１−αｒ  ）／（１＋２αｓｂ）
の式に基づき、ＩＩＬ素子の順方向電流増幅率βｕｐ及び逆方向電流増幅率αｒ  並びに寄生ｐｎｐトランジスタの順方向電流増幅率αｓｂの３つのパラメータの内のαｓｂとβｕｐまたはαｒ  とを設定して、残りの一つのαｒ  またはβｕｐを決定する構成に特徴を有し、請求項１と同様の効果が得られる。
【００１０】
請求項３記載の半導体装置の設計方法は、論理回路部が高耐圧バイポーラトランジスタと混載されることにより、低濃度ｎ形のエピタキシャル層がより厚く形成されている状態の半導体装置についても、適切な高濃度ｎ形領域の拡散深さを得ることによって、半導体装置の集積度を有効に高めることができる。
【００１１】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。先ず、ＩＩＬ素子の実効駆動能力Ｄｅｆｆ  の式を求める。この実効駆動能力Ｄｅｆｆ  は、図１に示すように、複数のＩＩＬ素子によって集積回路が構成された状態において、各素子間に存在する寄生ｐｎｐトランジスタの影響を考慮してＩＩＬ素子の実効的な駆動能力を評価するものである。
【００１２】
図１（ａ）は、半導体装置１０の一部を示す平面図である。３個のＩＩＬ素子１１乃至１３が半導体基板上に配置されて論理回路部１４の一部を構成しており、その論理回路部１４の破断して示す右方には、ｎｐｎ形の高耐圧バイポーラトランジスタ１５が同一の半導体基板上に配置されている。また、同図（ｂ）は、同図（ａ）におけるＸ−Ｘ′断面（ＩＩＬ素子１１及び１２の断面）を示す摸式的な断面図である。尚、以下では、各素子のインジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）を表すのに、各素子の符号に、Ｉ，Ｂ，Ｃ及びＥを付して示す。
【００１３】
図１（ｂ）において、３個のＩＩＬ素子１１乃至１３は、ｐ形のシリコン基板（半導体基板）１６上に形成されている。そのｐ形のシリコン基板１６には、単位面積当たりの濃度１０１８のアンチモン（Ｓｂ）が深さ約７μｍまで拡散されて高濃度ｎ形の埋込み層１７が形成され、その埋込み層１７上に表面濃度１０１５程度の低濃度ｎ形のエピタキシャル層（共通のエミッタＥ）１８が形成されている。
【００１４】
図１（ａ）において３個の内中央に配置されているＩＩＬ素子１１は、エピタキシャル層１８に濃度１０１８程度のボロン（Ｂ）を深さ約３μｍまで拡散させて面積１０×２０μｍの高濃度ｐ形のインジェクタ領域１９（１１Ｉ）を形成し、同じくエピタキシャル層１８にボロン（Ｂ）を拡散させてｐ形のベース領域２０（１１Ｂ）を形成し、更に、このベース領域２０内に濃度１０２０程度の燐（Ｐ）をイオン打込みにより注入した後、熱拡散が施されて面積１０×１４μｍの高濃度ｎ形のコレクタ領域２１ａ，２１ｂ及び２１ｃ（１１Ｃａ，１１Ｃｂ及び１１Ｃｃ）を形成してなるものである。尚、他の素子１２及び１３についても、ＩＩＬ素子１１と同様に形成されている。また、高耐圧バイポーラトランジスタ１５の構成については周知のものであり、説明を省略する。
【００１５】
加えて、エピタキシャル層１８には、濃度１０２０程度の燐（Ｐ）及び砒素（Ａｓ）をイオン打込により深く注入した後、熱拡散が施されて高濃度ｎ形領域２２（Ｅ）が形成されており、その先端部分は、埋込み層１７の一部分とオーバーラップしている。この、高濃度ｎ形領域２２は、図１（ａ）に網目状斜線で示すように、各素子１１乃至１３相互間（分離領域）に形成されており、各ＩＩＬ素子１１乃至１３を夫々電気的に分離するようになっている。尚、この高濃度ｎ形領域２２と埋込み層１７とのオーバーラップ部分の重なり厚は、本実施例の設計方法によって後述するように決定されるものである。
【００１６】
また、実際は、上記各領域にはコンタクト部が設けてあり、そのコンタクト部にスパッタなどによるアルミニウム配線が施されているが、図１（ａ）においては図示を省略している。以上のように構成された半導体装置１０は、論理回路部１４において論理演算された結果得られる出力信号を高耐圧バイポーラトランジスタ１５に与えるようになっており、高耐圧バイポーラトランジスタ１５は、その出力信号に応じて図示しない負荷を駆動するようになっている。
【００１７】
次に、上記構成の半導体装置１０において、本発明において新たに定義するＩＩＬ素子１１の実効駆動能力Ｄｅｆｆ  の算出及び評価方法について図２及び図３をも参照して説明する。
【００１８】
▲１▼負荷電流（ベース電流）Ｉｂの測定を想定した場合
図２は、ＩＩＬ素子１１の負荷電流Ｉｂの測定を想定した場合における、等価回路で表された論理回路部１４の結線状態を示すものである。尚、各ＩＩＬ素子１１乃至１３のコレクタは、１個のみを代表させて“Ｃ”で示している。ＩＩＬ素子１１のベース１１Ｂ及び各ＩＩＬ素子１１乃至１３のエミッタ１１Ｅ乃至１３Ｅを接地し、各ＩＩＬ素子１１乃至１３のコレクタ１１Ｃ乃至１３Ｃを全て開放（オープン）する。そして、ＩＩＬ素子１２及び１３のベース１２Ｂ及び１３Ｂ並びにＩＩＬ素子１１乃至１３のインジェクタ１１Ｉ乃至１３Ｉを高電位（シリコンｐｎ接合の拡散電位相当である約０．７Ｖ）にバイアスする。
【００１９】
この状態で、ＩＩＬ素子１１のベースに流込む負荷電流Ｉｂを測定することを想定すると、この論理回路部１４には、図２において接続を破線で示すように、ＩＩＬ素子１１のベース１１ＢとＩＩＬ素子１２及び１３のインジェクタ１２Ｉ及び１３Ｉとの間には、寄生ｐｎｐトランジスタ２３及び２４が存在し、ＩＩＬ素子１１のベース１１ＢとＩＩＬ素子１２及び１３のベース１２Ｂ及び１３Ｂとの間には、寄生ｐｎｐトランジスタ２５及び２６が存在している。
【００２０】
これらの寄生ｐｎｐトランジスタ２３乃至２６の影響を考慮して、負荷電流Ｉｂを式で表すと、次式のようになる。
Ｉｂ＝αｆ  ・Ｉｉ  ＋２αｓｉ・Ｉｉ  ＋２αｓｂ・ＩＢ          …（１）
但し、Ｉｉ  ：ＩＩＬ素子１１乃至１３のインジェクタ注入電流
ＩＢ  ：ＩＩＬ素子１１乃至１３のベース注入電流
αｆ  ：ＩＩＬ素子１１のｐｎｐトランジスタの順方向電流増幅率
αｓｉ：寄生ｐｎｐトランジスタ２３及び２４の順方向電流増幅率
αｓｂ：寄生ｐｎｐトランジスタ２５及び２６の順方向電流増幅率
【００２１】
尚、実際には、論理回路部１４は、ＩＩＬ素子１１乃至１３以外にも多数のＩＩＬ素子を有して構成されているが、（１）式において評価する場合、インジェクタ−ベース間寄生ｐｎｐトランジスタ及びベース−ベース間寄生ｐｎｐトランジスタについては、夫々ＩＩＬ素子１１のベース領域２０に対して対向長の長いベース領域を有していて、影響が大きいと思われるＩＩＬ素子１２及び１３との間に存在する寄生ｐｎｐトランジスタ２３，２５及び２４，２６のみを考慮すれば良い。
【００２２】
▲２▼コレクタ飽和電流Ｉｃの測定を想定した場合
図３は、ＩＩＬ素子１１のコレクタ飽和電流Ｉｃの測定を想定した場合における、等価回路で表された論理回路部１４の結線状態を示すものである。ＩＩＬ素子１１のベース１１Ｂを開放し、ＩＩＬ素子１２及び１３のベース１２Ｂ及び１３Ｂ並びに各素子１１乃至１３のエミッタ１１Ｅ乃至１３Ｅを接地し、ＩＩＬ素子１２及び１３のコレクタ１２Ｃ及び１３Ｃを開放する。そして、各素子１１乃至１３のインジェクタ１１Ｉ乃至１３Ｉを図２と同様に高電位にバイアスし、ＩＩＬ素子１１のコレクタ１１Ｃを高電位（約０．１Ｖ〜０．７Ｖ）にバイアスする。
【００２３】
この状態で、ＩＩＬ素子１１のコレクタ飽和電流Ｉｃを測定することを想定する。この場合のコレクタ飽和電流Ｉｃを、寄生ｐｎｐトランジスタ２３乃至２６の影響を考慮して式で表すと、次のようになる。先ず、ＩＩＬ素子１１のｎｐｎトランジスタのベースからエミッタに流れ込むベース電流Ｉｂ′は、
Ｉｂ′＝（１−αｒ  ）ＩＢ                            …（２）
となる。ここで、αｒ  はＩＩＬ素子１１のｐｎｐトランジスタの逆方向電流増幅率である。
【００２４】
また、ＩＩＬ素子１１のベース１１Ｂに注入される電流ＩＢ  は、
ＩＢ  ＝αｆ  ・Ｉｉ  ＋２αｓｉ・Ｉｉ                      …（３）
であり、コレクタ飽和電流Ｉｃは、
Ｉｃ＝βｕｐ・Ｉｂ′＝βｕｐ（１−αｒ  ）ＩＢ            …（４）
と表される。但し、βｕｐは、ＩＩＬ素子１１におけるｎｐｎトランジスタの順方向電流増幅率である。
【００２５】
▲３▼実効駆動能力Ｄｅｆｆ  の評価
▲１▼及び▲２▼で得られた負荷電流Ｉｂ及びコレクタ飽和電流Ｉｃから、ＩＩＬ素子１１の実効駆動能力Ｄｅｆｆ  を、以下のように求める。
【００２６】
0003577831.tif 000002
このようにして得られたＩＩＬ素子１１の実効駆動能力Ｄｅｆｆ  は、他のＩＩＬ素子１２及び１３との間に存在している寄生ｐｎｐトランジスタ２３乃至２６の影響をも考慮した駆動能力を表しているものである。
【００２７】
ここで、実効駆動能力Ｄｅｆｆ  の値をどのように評価するかについて述べる。ＩＩＬ素子の論理ハイレベルＶｈ  と出力反転電位Ｖｔｈとは、次式で表される。
0003577831.tif 000003
但し、  Ｖｉ  ：インジェクタ供給電圧（Ｖ）
ｋ：ボルツマン定数（１．３８Ｅ−２３Ｊ／Ｋ）
Ｔ：絶対温度（Ｋ）
ｑ：電子の電荷量（１．６Ｅ−１９Ｃ）
【００２８】
ＩＩＬ素子のノイズマージンをδＶとすると、そのδＶは、論理ハイレベルＶｈ  と出力反転電位Ｖｔｈとの差で表されるので、
0003577831.tif 000004
となる。論理ハイレベルを維持するためには、ノイズマージンδＶは正となる必要がある。従って、（８）式において、δＶ＞０を満たすためにはＤｅｆｆ  ＞１がその条件となる。
【００２９】
次に、以上のようにして得られたＩＩＬ素子１１の実効駆動能力Ｄｅｆｆ  を表す（５）式に基づいて、高濃度ｎ形領域２２の拡散深さＸｊ  を決定する設計方法について述べる。
▲１▼低濃度エピタキシャル層１８の厚さの設定
エピタキシャル層１８の厚さは、パワートランジスタ１５に要求される耐圧の下限に応じて設定される。本実施例では、前記耐圧の下限を２５Ｖとして、その耐圧を得るために必要なエピタキシャル層１８の厚さを５．５μｍに設定する。
【００３０】
▲２▼順方向電流増幅率βｕｐ及び逆方向電流増幅率αｒ  の設定
ＩＩＬ素子１１におけるｎｐｎトランジスタの順方向電流増幅率βｕｐ及びｐｎｐトランジスタの逆方向電流増幅率αｒ  を設定する。これらは、ＩＩＬ素子１１のコレクタ領域２１とベース領域２０との面積比及びインジェクタ領域１９とベース領域２０との間隔を設定することにより設定される。例えば、本実施例では、コレクタ領域２１とベース領域２０との面積比を１０％と設定し、インジェクタ領域１９とベース領域２０との間隔を１１μｍと設定することにより、順方向電流増幅率βｕｐは約２０，逆方向電流増幅率αｒ  は約０．７に設定される。
【００３１】
▲３▼実効駆動能力Ｄｅｆｆ  の設定
実効駆動能力Ｄｅｆｆ  は、前述の（８）式に基づいて説明した様に、理論的には１を超える値となれば良いが、実際には、工程のばらつきを±４σ（σは標準偏差）まで考慮し、更に、半導体装置１０が使用される環境における周囲温度の変動をも加味することによって、例えば５に設定する。
【００３２】
▲４▼寄生ｐｎｐトランジスタの順方向電流増幅率αｓｂの算出
（５）式を、αｓｂを求める式として次式のように変形する。
αｓｂ＝｛βｕｐ（１−αｒ  ）−Ｄｅｆｆ  ｝／（２Ｄｅｆｆ  ）      …（９）
そして、（９）式に、▲２▼において得られた順方向電流増幅率βｕｐ及び逆方向電流増幅率αｒ  と、▲３▼で設定された実効駆動能力Ｄｅｆｆ  の値を代入することにより、順方向電流増幅率αｓｂを算出する。
αｓｂ＝｛２０（１−０．７）−５｝／（２×５）＝０．１    …（１０）
【００３３】
▲５▼埋込み層１７と高濃度ｎ形領域２２との重なり厚の決定
図４は、本発明の発明者によって得られた実測の結果を示すものであり、図１に示す半導体装置１０と同様な構成のものにおいて、エピタキシャル層の厚さを４〜１０μｍの間で変化させると共に，エミッタ領域のイオン打込におけるマスク幅を３μｍとして、埋込み層とエミッタ領域との重なり厚を０〜±１０μｍの間で変化させた時に得られる順方向電流増幅率αｓｂの値を縦軸にとり、横軸に重なり厚（μｍ）をとって示したものである。
【００３４】
この図４に基づいて、重なり厚の値を決定する。即ち、▲４▼において算出された順方向電流増幅率αｓｂの値０．１に対応する重なり厚は、図４から約５．５μｍとして得られる。
【００３５】
即ち、エピタキシャル層１８の厚さは約５．５μｍであり、埋込み層１７と高濃度ｎ形領域２２との重なり厚は約５．５μｍであるから、この場合、ＩＩＬ素子１１乃至１３に必要な実効駆動能力Ｄｅｆｆ  を確保した状態で、各ＩＩＬ素子間を電気的に分離するのに最低限必要な高濃度ｎ形領域２２の半導体装置１０の表面（エピタキシャル層１８の表面）からの拡散深さＸｊ  は、約１１μｍとして求められる。
【００３６】
高濃度ｎ形領域２２を、３μｍのマスク幅によるイオン打込を行った後、熱拡散によって約１１μｍの深さまで拡散させると、横方向の拡散の拡がりは、０．８×Ｘｊ  ×２＝１７．６（μｍ）にマスク幅３μｍを加えて約２１．６μｍとなる。そして、結果として各ＩＩＬ素子１１乃至１３のユニットセルとしての面積は、高濃度ｎ形領域２２による分離領域をも含めると約１００×３０μｍとなり、各素子間の間隔（ベース−ベース領域間の間隔）は、約２３μｍとなる。
【００３７】
以上のように本実施例によれば、ｐ形のシリコン基板１６上において、高耐圧バイポーラトランジスタ１５と共にＩＩＬ素子１１乃至１３によって論理回路部１４を形成する場合に、ＩＩＬ素子１１乃至１３に必要な実効駆動能力Ｄeff を満たした上で、各ＩＩＬ素子１１乃至１３間を電気的に分離するために最低限必要な高濃度ｎ形領域２２の拡散深さＸj を、順方向電流増幅率βup及び逆方向電流増幅率αr を設定して（９）式から順方向電流増幅率αsbの値を算出し、その順方向電流増幅率αsbの値と埋込み層１７及び高濃度ｎ形領域２２の重なり厚との相関を示す実測結果に基づいて、必要な重なり厚を得ることにより決定した。
【００３８】
従って、高耐圧が要求される仕様において用いられる高耐圧バイポーラトランジスタ１５と論理回路部１４とが一つのシリコン基板１６上に混載されることにより、エピタキシャル層１８がより厚く形成される場合でも、各ＩＩＬ素子１１乃至１３間を電気的に分離するために最低限必要な高濃度ｎ形領域２２の拡散深さＸｊを得ることによって、各ＩＩＬ素子１１乃至１３のユニットセルとしての面積を縮小することができて論理回路部１４の集積度を高めることができ、半導体装置１０を小形に構成することが可能となり、チップコストを引き下げることができる。
【００３９】
また、本実施例によれば、高濃度ｎ形領域２２によって各ＩＩＬ素子１１乃至１３間のインジェクタ１１Ｉ乃至１３Ｉをも含めて分離するようにしたので、各ベース１１Ｂ乃至１３Ｂ間の分離が平面内において充分に行われ、寄生ｐｎｐトランジスタ２５及び２６の作用が抑制されて順方向電流増幅率αｓｂがより小さくなるので、高濃度ｎ形領域２２の拡散深さＸｊ  をより浅くすることができる。
【００４０】
（第２実施例）
図５は、本発明の第２実施例であり、図１と同一部分には同一符号を付して示すものである。第２実施例における半導体装置２７は、ＩＩＬ素子２８乃至３０からなる論理回路部３１とパワートランジスタ１５とで構成されている。尚、ＩＩＬ素子２８乃至３０において、夫々のインジェクタ，ベース及びコレクタには夫々の符号にＩ，Ｂ及びＣを付して示す。そして、ＩＩＬ素子２８乃至３０の順方向電流増幅率βｕｐの値は４０，逆方向電流増幅率αｒ  の値は０．６５となるように、各コレクタ，ベース及びインジェクタ領域の設定がなされている。
【００４１】
これらの値及び順方向電流増幅率αｓｂの値を１として（５）式に代入することにより、実効駆動能力Ｄｅｆｆ  を求めると、
Ｄｅｆｆ  ＝４０（１−０．６５）／（１＋２・１）＝４．７      …（１１）
となり、第１の実施例で設定した５に近くなる。即ち、（５）式の分子が大きくなるように順方向電流増幅率βｕｐ及び逆方向電流増幅率αｒ  を設定すれば、順方向電流増幅率αｓｂの値が理論的最大値たる１であっても、必要な実効駆動能力Ｄｅｆｆ  を得ることが可能となる。従って、この様な場合には、各ＩＩＬ素子２８乃至３０の間を第１実施例のように高濃度ｎ形領域２２によって分離する必要がなくなる。
【００４２】
逆に、実効駆動能力Ｄｅｆｆ  を第１実施例と同様に５に設定した場合には、これを（９）式に代入することにより順方向電流増幅率αｓｂを求めると、
αｓｂ＝｛４０（１−０．６５）−５｝／（２・５）＝０．９    …（１２）
となり、このαｓｂ＝０．９から図４を参照して重なり厚−９（μｍ）が得られる。この場合、エピタキシャル層１８の厚みは５．５μｍに設定されているので、第１の実施例のような高濃度ｎ形領域２２は不要となって、論理回路部３１、即ち、半導体装置２７をより小形に構成することができる。
【００４３】
（第３実施例）
第１実施例において、順方向電流増幅率βｕｐ及び逆方向電流増幅率αｒ  から順方向電流増幅率αｓｂを求め、その順方向電流増幅率αｓｂに基づいて高濃度ｎ形領域２２の拡散深さＸｊ  を決定したが、拡散深さＸｊ  が予め設定されている場合には、逆に、拡散深さＸｊ  から図４を参照して順方向電流増幅率αｓｂを決定し、例えば、順方向電流増幅率βｕｐを設定することにより、逆方向電流増幅率αｒ  を決定して（例えば、αｓｂ＝０．３，βｕｐ＝２０ならば、αｒ  ＝０．６）、そこからインジェクタ領域１９とベース領域２０との間隔を設定しても良い。
【００４４】
勿論、逆方向電流増幅率αｒ  を設定することにより、順方向電流増幅率βｕｐを決定して、そこからベース領域２０とコレクタ領域２１ａ，２１ｂ及び２１ｃの面積比を決定するようにしても良い。
この第３の実施例によっても、ＩＩＬ素子の構成と高濃度ｎ形領域の拡散深さとが適正な状態になり、結果として、第１実施例と同様の効果が得られる。
【００４５】
本発明は、上記しかつ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例におけるパワートランジスタ１５の耐圧の下限値や、順方向電流増幅率βｕｐ，逆方向電流増幅率αｒ  及び順方向電流増幅率αｓｂの値並びに実効駆動能力Ｄｅｆｆ  の値は一例であり、適宜変更して良い。第２実施例についても同様である。
半導体装置１０及び２７を、論理回路部１４及び３１と高耐圧バイポーラトランジスタ１５とを混載する構成にしたが、半導体装置を論理回路部１４または３１のみで構成した場合でも、本発明の適用が可能である。
【００４６】
高濃度ｎ形領域２２で取囲むことにより分離された一つの領域の中において、インジェクタ領域を挟んで（図１（ａ）における）上下方向に２つのベース領域を配置して２つのＩＩＬ素子を形成するようにして、半導体装置の論理回路部を構成しても良い。
【００４７】
図４に示す順方向電流増幅率αｓｂと埋込み層１７及び高濃度ｎ形領域２２の重なり厚との実測の結果に基づく相関図は、図示のものに限らず、エピタキシャル層の不純物濃度やエミッタ領域のマスク幅を変化させた場合を加味したものや、インジェクタを高濃度ｎ形領域で分離しない場合などについて実測を行ったものでも良い。
また、順方向電流増幅率αｓｂから、図４に基づいて埋込み層１７と高濃度ｎ形領域２２との重なり厚を決定する代わりに、デバイスシミュレータ等により得られた計算結果から決定しても良い。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体装置の構造を示すものであり、（ａ）は平面図，（ｂ）は（ａ）におけるＸ−Ｘ′断面を摸式的に示す断面図
【図２】負荷電流Ｉｂの測定を想定した場合の論理回路部の等価回路図
【図３】コレクタ飽和電流Ｉｃの測定を想定した場合の図２相当図
【図４】本発明の発明者による実測の結果を示す、寄生ｐｎｐトランジスタの順方向電流増幅率αｓｂと埋込み層及び高濃度ｎ形領域の重なり厚との相関図
【図５】本発明の第２実施例を示す図１相当図
【図６】従来技術を示すＩＩＬ素子の等価回路図
【図７】ＩＩＬ素子を半導体基板上に構成した場合の平面図
【符号の説明】
１０は半導体装置、１１乃至１３はＩＩＬ素子、１４は論理回路部、１５は高耐圧バイポーラトランジスタ、１７は埋込み層、１８はエピタキシャル層、２２は高濃度ｎ形領域、２７は半導体装置、２８乃至３０はＩＩＬ素子、３１は論理回路部を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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