(57)【特許請求の範囲】
【請求項１】
複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、前記行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、前記行電極対の一方に走査パルスを印加すると同時に前記列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、前記行電極対に交互に維持放電パルスを印加して前記発光セルのみを発光維持する維持放電期間とに区分して駆動する駆動方法であって、
前記行電極対の一方に印加されるリセットパルス及び維持放電パルス各々の電圧値を前記行電極対の他方に印加されるリセットパルス及び維持放電パルス各々の電圧値に比して十分低い値に設定したことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、前記行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、前記行電極対の一方に走査パルスを印加すると同時に前記列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、前記行電極対に交互に維持放電パルスを印加して前記発光セルのみを発光維持する維持放電期間とに区分して駆動する駆動方法であって、
前記リセットパルスを前記行電極対の他方のみに印加すると共に前記行電極の一方に印加される維持放電パルスの電圧値を前記行電極対の他方に印加される維持放電パルスの電圧値に比して十分低い値に設定したことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
ＰＤＰは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その１つにマトリクス表示方式のＰＤＰが知られている。
図１は、かかるＰＤＰを含んだＰＤＰ駆動装置の構成を示す図である。
図１において、ＰＤＰ１には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及び行電極Ｘ１〜Ｘｎが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ１〜Ｄｍが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、１画素に対応した放電セルが形成される。
【０００３】
アドレスドライバ２は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに印加する。Ｘ行電極ドライバ３は、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｘ１〜Ｘｎに印加する。
【０００４】
Ｙ行電極ドライバ４は、上記Ｘ行電極ドライバ３と同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを上記行電極Ｙ１〜Ｙｎに印加する。更に、Ｙ行電極ドライバ４は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルス、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて上記発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生し、これらを行電極Ｙ１〜Ｙｎに印加する。
【０００５】
図２はＸ行電極ドライバ３及びＹ行電極ドライバ４の具体的構成を電極Ｘｊ及び電極Ｙｊについて示している。電極Ｘｊは電極Ｘ１〜Ｘｎのうちの第ｊ行の電極であり、電極Ｙｊは電極Ｙ１〜Ｙｎのうちの第ｊ行の電極である。電極ＸｊとＹｊとの間はコンデンサＣ０として作用するようになっている。
Ｘ行電極ドライバ３においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖｒ１（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘｊへの接続ライン１１に接続され、負端子はアース接続されている。接続ライン１１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とが形成され、その双方の直列回路がコンデンサＣ１を共通に介してアース接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ２の負端子はアース接続されている。
【０００６】
Ｙ行電極ドライバ４においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖｓ１（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖｒ１（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖｏｆｆ（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖｈ（例えば、１６０Ｖ、Ｖｈ＞Ｖｏｆｆ）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン１２に接続され、負端子はアース接続されている。接続ライン１２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ４からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。
【０００７】
接続ライン１２はスイッチング素子Ｓ１５を介して電源Ｂ６の正端子への接続ライン１３に接続されている。電源Ｂ４の正端子はアース接続され、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン１３に接続されている。電源Ｂ５の正端子はスイッチング素子Ｓ１７を介して接続ライン１３に接続され、負端子はアース接続されている。
【０００８】
また、接続ライン１３はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続されている。電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。接続ライン１３，１４との間にはダイオードＤ５が接続され、またスイッチング素子Ｓ２３とダイオードＤ６との直列回路が接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【０００９】
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７及び２１〜Ｓ２３のオンオフは図示しない制御回路によって制御される。図２の各スイッチング素子の矢印が制御回路からの制御信号端子である。
なお、Ｙ行電極ドライバ４において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティンドライバ部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセットドライバ部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライバ部を構成している。
【００１０】
次に、かかる構成のＰＤＰ駆動装置の動作について図３のタイミングチャートを参照しつつ説明する。ＰＤＰ駆動装置の動作はリセット期間、アドレス期間及びサスティン（維持放電）期間からなる。
先ず、リセット期間になると、Ｙ行電極ドライバ４のスイッチング素子Ｓ２３がオンとなる。スイッチング素子Ｓ２３はリセット期間及びサスティン期間においてオンとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子８、抵抗Ｒ１を介して電極Ｘｊに電流が流れ、またスイッチング素子Ｓ１６のオンにより電極ＹｊからダイオードＤ５、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘｊの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＰＲｘとなり、電極Ｙｊの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＰＲｙとなる。このリセットパルスＰＲｘは電極Ｘ１〜Ｘｎの全てに同時に印加され、リセットパルスＰＲｙも電極Ｙ１〜Ｙｎ毎に生成されて電極Ｙ１〜Ｙｎ全てに同時に印加される。
【００１１】
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子Ｓ８及びスイッチング素子Ｓ１６はリセットパルスＰＲｘ及びＰＲｙのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＰＲｘ及びＰＲｙは消滅する。
【００１２】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４、Ｓ１５及びＳ２３がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ１７のオンにより電源Ｂ５と電源Ｂ６とが直列に接続された状態となり、電源Ｂ６の負端子には電圧ＶｈとＶｏｆｆとの差を示す負電位が生じ、それが電極Ｙｊに印加される。
【００１３】
アドレス期間においてアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図３に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００１４】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。また、スイッチング素子Ｓ１７はオンのままである。これにより電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ６の負端子の電圧ＶｈとＶｏｆｆとの差を示す負電位が電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ５の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図３に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００１５】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００１６】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ４，Ｓ１３，Ｓ１４及びＳ１５がオンとなる。
サスティン期間において、Ｘ行電極ドライバ３では、スイッチング素子Ｓ４のオンにより電極Ｘｊの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘｊの電位は図３に示すように徐々に上昇する。
【００１７】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘｊには電源Ｂ１の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸｊからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘｊの電位は図３に示すように徐々に低下する。電極Ｘｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００１８】
かかる動作によってＸ行電極ドライバ３は図３に示した如き正電圧の維持放電パルスＩＰｘを電極Ｘｊに印加する。
維持放電パルスＩＰｘが消滅するスイッチング素子Ｓ４のオン時に同時に、Ｙ行電極ドライバ４ではスイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙｊの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、スイッチング素子Ｓ１３、そしてダイオードＤ６を介して電流が電極Ｙｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙｊの電位は図３に示すように徐々に上昇する。
【００１９】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１が印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＹｊからダイオードＤ５、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図３に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００２０】
かかる動作によってＹ行電極ドライバ４は図３に示した如き正電圧の維持放電パルスＩＰｙを電極Ｙｊに印加する。
このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００２１】
【発明が解決しようとする課題】
上記した従来のＰＤＰ駆動装置において、Ｙ行電極ドライバ４内のスキャンドライバ部はスイッチング素子Ｓ２１，Ｓ２２としてＰＭＯＳ−ＦＥＴ及びＮＭＯＳ−ＦＥＴを用いてそれらを直列接続したＣＭＯＳ構成のＩＣからなるが、スイッチング素子Ｓ２１，Ｓ２２には−１９０Ｖ程度の負電位のリセットパルスＰＲｙと１７０Ｖ程度の正電位の維持放電パルスＩＰｙとが印加されるので、それらスイッチング素子の必要耐圧ＶＴは各印加電位の大きさの加算値から３６０Ｖ程度となる。しかしながら、スキャンドライバ部のスイッチング素子Ｓ２１，Ｓ２２の耐圧は現状使用できるものでは、２１０Ｖ程度であるので、安全を見込んで１６０〜１７０Ｖ程度で使用することが一般的である。これは、上記の３６０Ｖ程度の必要耐圧を満たし得ないことを意味するので、スキャンドライバ部が電気的にフローティング状態で使用されている。よって、スキャンドライバ部への制御回路からの制御信号や電源回路もフローティング状態にする必要があるので、制御回路からの制御信号ラインにフォトカプラを設ける等の付属構成を備えなければならず、装置全体の回路規模が大きくなり、コスト高になるという問題点があった。
【００２２】
そこで、本発明の目的は、スキャンドライバ部をフローティング状態にしないようにスキャンドライバ部の各スイッチング素子の必要耐圧を低下させることができるＰＤＰの駆動方法を提供することである。
【００２３】
【課題を解決するための手段】
本発明のＰＤＰの駆動方法は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、行電極対の一方に走査パルスを印加すると同時に列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、行電極対に交互に維持放電パルスを印加して発光セルのみを発光維持する維持放電期間とに区分して表示駆動する駆動方法であって、行電極対の一方に印加されるリセットパルス及び維持放電パルス各々の電圧値を行電極対の他方に印加されるリセットパルス及び維持放電パルス各々の電圧値に比して十分低い値に設定したことを特徴としている。
【００２４】
本発明のＰＤＰの駆動方法は、複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを駆動するに際に、行電極対各々にリセットパルスを印加してリセット放電を生じせしめるリセット期間と、行電極対の一方に走査パルスを印加すると同時に列電極に選択的な画素データパルスを印加してその画素データに応じて発光セル及び非発光セルを選択するアドレス期間と、行電極対に交互に維持放電パルスを印加して発光セルのみを発光維持する維持放電期間とに区分して表示駆動する駆動方法であって、リセットパルスを行電極対の他方のみに印加すると共に行電極の一方に印加される維持放電パルスの電圧値を行電極対の他方に印加される維持放電パルスの電圧値に比して十分低い値に設定したことを特徴としている。
【００２５】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図４は、本発明によるＰＤＰの駆動方法を適用した駆動装置の構成を示しており、図１及び図２に示した従来装置と同一部分は同一符号を用いて示している。この図４のＰＤＰ駆動装置のＹ行電極ドライバ４においては、スイッチング素子Ｓ１５に接続されている接続ライン１３には電源Ｂ６及びスイッチング素子Ｓ２１が直接接続されておらず、電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙｊへの接続ライン１４に接続され、電源Ｂ６の負端子はアース接続されると共にスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。電源Ｂ６の出力電圧Ｖｈは例えば、１４０Ｖである。
【００２６】
接続ライン１３と接続ライン１４との間にダイオードＤ５が接続され、またスイッチング素子Ｓ２３とダイオードＤ６とが直列に接続されていることは従来の装置と同様である。
電源Ｂ３の出力電圧ＶＳ１は電源Ｂ６の出力電圧Ｖｈ以下であり、例えば、１３０Ｖであり、電源Ｂ４の出力電圧Ｖｒ’は例えば、１０〜２０Ｖである。電源Ｂ５はＹ行電極ドライバ４には設けられていない。
【００２７】
Ｘ行電極ドライバ３においては、電源Ｂ１の出力電圧ＶＳ２は例えば、２００Ｖであり、電源Ｂ３の出力電圧ＶＳ１より大である。また、電源Ｂ２の出力電圧Ｖｒは例えば、３４０〜３５０Ｖである。
また、Ｘ行電極ドライバ３においては、電圧Ｖｏｆｆ（例えば、１０〜２０Ｖ）を出力する電源Ｂ７が設けられている。電源Ｂ７の正端子はスイッチング素子９を介して電極Ｘｊへの接続ライン１１に接続され、負端子はアース接続されている。
【００２８】
更に、Ｘ行電極ドライバ３においては、スイッチング素子Ｓ３１〜Ｓ３３、ダイオードＤ７，Ｄ８、コイルＬ５，Ｌ６、コンデンサＣ３及び電源Ｂ８が備えられている。
電源Ｂ８は電圧ＶＳ３（例えば、７０Ｖ）を出力する。電源Ｂ７の正端子はアース接続され、負端子はスイッチング素子Ｓ３３を介して接続ライン１１に接続されている。この接続ライン１１と電源Ｂ８の負端子との間には更にスイッチング素子Ｓ３１、ダイオードＤ７及びコイルＬ５からなる直列回路と、コイルＬ６、ダイオードＤ８及びスイッチング素子Ｓ３２からなる直列回路とが並列に形成され、その双方の直列回路がコンデンサＣ３を共通に介して負端子に接続されている。
【００２９】
その他の構成は図１及び図２に示した従来装置と同一であるので、ここでの説明を省略する。
次に、かかる構成の本発明によるＰＤＰ駆動装置の動作について図５のタイミングチャートを参照しつつ説明する。このＰＤＰ駆動装置の動作がリセット期間、アドレス期間及びサスティン期間からなることは図２の従来装置と同様である。
【００３０】
先ず、リセット期間になると、Ｙ行電極ドライバ４のスイッチング素子Ｓ２３がオンとなる。スイッチング素子Ｓ２３はリセット期間及びサスティン期間においてオンとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなり、Ｙ行電極ドライバ４のスイッチング素子Ｓ１６がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子８、抵抗Ｒ１を介して電極Ｘｊに電流が流れ、またスイッチング素子Ｓ１６のオンにより電極ＹｊからダイオードＤ５、抵抗Ｒ２、スイッチング素子Ｓ１６を介して電源Ｂ４の負端子に電流が流れ込む。電極Ｘｊの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＰＲｘとなり、電極Ｙｊの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に低下してリセットパルスＰＲｙとなる。リセットパルスＰＲｘは最終的に電圧Ｖｒとなり、リセットパルスＰＲｙは最終的に電圧−Ｖｒ’となる。すなわち、電極Ｘｊと電極Ｙｊとの間にはＶｒ＋Ｖｒ’（例えば、３５０〜３７０Ｖ）の電圧が印加され、従来装置と同様のリセット印加電圧が確保されることになる。このリセットパルスＰＲｘは電極Ｘ１〜Ｘｎの全てに同時に印加され、リセットパルスＰＲｙも電極Ｙ１〜Ｙｎ毎に生成されて電極Ｙ１〜Ｙｎ全てに同時に印加される。
【００３１】
これらリセットパルスＲＰｘ及びＲＰｙのＰＤＰ１の全ての放電セルへの同時印加により、全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子Ｓ８及びスイッチング素子Ｓ１６はリセットパルスＰＲｘ及びＰＲｙのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４，Ｓ１４及びＳ１５がオンとなり、電極Ｘｊ及びＹｊは共にアースされる。これによりリセットパルスＰＲｘ及びＰＲｙは消滅する。
【００３２】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４，Ｓ１５及びＳ２３がオフとなり、スイッチング素子Ｓ９がオンとなり、同時にスイッチング素子Ｓ２２がオンとなる。スイッチング素子Ｓ９はアドレス期間に亘ってオン状態であるので、アドレス期間中には電源Ｂ７の正端子の電位Ｖｏｆｆがスイッチング素子Ｓ９を介して電極Ｘｊに印加される。よって、電極Ｘｊは図５に示すようにアドレス期間中に電位Ｖｏｆｆを維持する。
【００３３】
スイッチング素子Ｓ２２のオンにより電極Ｙｊはアース電位（ほぼ０Ｖ）に維持される。
アドレス期間においてアドレスドライバ２は図２の従来装置と同様に映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ１〜ＤＰｎに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに順次印加する。図５に示すように電極Ｙｊ，Ｙｊ＋１に対しては画素データパルスＤＰｊ，ＤＰｊ＋１が印加される。
【００３４】
Ｙ行電極ドライバ４は、正電圧のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに順次印加して行く。更に、各プライミングパルスＰＰの印加直後でありかつ上記画素データパルス群ＤＰ１〜ＤＰｎ各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ１〜Ｙｎに順次印加して行く。
電極Ｙｊについて説明すると、プライミングパルスＰＰを生成する際には、スイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなる。これにより電源Ｂ６の正端子の電位Ｖｈがスイッチング素子Ｓ２１を介して電極ＹｊにプライミングパルスＰＰとして印加される。プライミングパルスＰＰの印加後、アドレスドライバ２からの画素データパルスＤＰｊの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これによりアース電位がスイッチング素子Ｓ２２を介して電極Ｙｊに走査パルスＳＰとして印加される。そして、アドレスドライバ２からの画素データパルスＤＰｊの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖｈがスイッチング素子Ｓ２１を介して電極Ｙｊに印加される。その後、電極Ｙｊ＋１についても図５に示すように、電極Ｙｊと同様にプライミングパルスＰＰが印加され、アドレスドライバ２からの画素データパルスＤＰｊ＋１の印加に同期して走査パルスＳＰが印加される。
【００３５】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００３６】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ９，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ４，Ｓ１４，Ｓ１５及びＳ２３がオンとなる。
サスティン期間において、Ｘ行電極ドライバ３では、スイッチング素子Ｓ４のオンにより電極Ｘｊの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ１の時定数により電極Ｘｊの電位は図５に示すように徐々に上昇する。
【００３７】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘｊには電源Ｂ１の正端子の電位ＶＳ２が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸｊからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘｊの電位は図５に示すように徐々に低下する。電極Ｘｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ３２がオンとなる。スイッチング素子３２のオンにより電極ＸｊからコイルＬ６、ダイオードＤ８、スイッチング素子Ｓ３２及びコンデンサＣ３を介して電源Ｂ７の負端子へ電流が流れ込む。よって、コイルＬ６及びコンデンサＣ３の時定数により電極Ｘｊの電位は図５に示すように更に徐々に低下する。その後、スイッチング素子Ｓ３２がオフとなり、スイッチング素子Ｓ３３がオンとなる。スイッチング素子Ｓ３３のオンにより電極Ｘｊの電位は電源Ｂ８の負端子の電位−ＶＳ３に等しくなる。
【００３８】
そして、スイッチング素子Ｓ３３がオフとなり、スイッチング素子Ｓ３１がオンとなる。スイッチング素子Ｓ３１のオンによりコンデンサＣ３に蓄えられている電荷によりコイルＬ５、ダイオードＤ７、そしてスイッチング素子Ｓ３１を介して電流が電極Ｘｊに達してコンデンサＣ０に流れ込む。よって、コイルＬ５及びコンデンサＣ０の時定数により電極Ｘｊの電位は図５に示すように徐々に上昇する。
【００３９】
かかる動作によってＸ行電極ドライバ３は図５に示した如き正電圧ＶＳ２の維持放電パルスＩＰｘを電極Ｘｊに印加する。
スイッチング素子Ｓ３２のオン時に同時に、Ｙ行電極ドライバ４ではスイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙｊの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、スイッチング素子Ｓ１３、そしてダイオードＤ６を介して電流が電極Ｙｊに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙｊの電位は図５に示すように徐々に上昇する。
【００４０】
次いで、スイッチング素子Ｓ３３のオンと同時に、オンスイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙｊには電源Ｂ３の正端子の電位ＶＳ１が印加される。その後、スイッチング素子３１のオンと同時にスイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＹｊからダイオードＤ５、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙｊの電位は図５に示すように徐々に低下する。電極Ｙｊの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００４１】
かかる動作によってＹ行電極ドライバ４は図５に示した如き正電圧ＶＳ１の維持放電パルスＩＰｙを電極Ｙｊに印加する。このように、サスティン期間においては、維持放電パルスＩＰｘと維持放電パルスＩＰｙとが交互に生成して電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとに交互に印加され、維持放電パルスＩＰｘと維持放電パルスＩＰｙとの間の電位差は従来装置より大きいレベルを確保することができるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００４２】
維持放電パルスＩＰｙの正電圧ＶＳ１は電極Ｘｊに印加される維持放電パルスＩＰｘの正電圧ＶＳ２に比して十分に低く、例えば、１３０Ｖであるので、スイッチング素子Ｓ２１，Ｓ２２の必要耐圧ＶＴは図５に示すように、上記したプライミングパルスＰＰとリセットパルスＰＲｙとによって印加される電圧の合計Ｖｈ＋Ｖｒ’（例えば、１５０〜１６０Ｖ）となる。
【００４３】
図６も本発明によるＰＤＰ駆動装置の構成を示しており、図１及び図２に示した従来装置と同一部分は同一符号を用いて示している。また、図４のＰＤＰ駆動装置と同一部分も同一符号を用いて示している。この図６のＰＤＰ駆動装置のＹ行電極ドライバ４は、スイッチング素子Ｓ１５を備えておらず、図４の装置の接続ライン１２，１３が直結された構成となっている。また、Ｙ行電極ドライバ４には図２及び図４の装置の抵抗Ｒ２、スイッチング素子Ｓ１６及び電源Ｂ４が備えられていない。なお、電源Ｂ３の出力電圧ＶＳ１は例えば、１３０Ｖである。
【００４４】
その他のＹ行電極ドライバ４の構成は図４の装置のものと同一である。
Ｘ行電極ドライバ３の構成も図４の装置のものと同一である。なお、電源Ｂ２の出力電圧Ｖｒは例えば、３６０Ｖである。
次に、かかる図６の構成の本発明によるＰＤＰ駆動装置の動作について図７のタイミングチャートを参照しつつ説明する。このＰＤＰ駆動装置の動作は図４の装置と同様にリセット期間、アドレス期間及びサスティン期間からなるが、アドレス期間及びサスティン期間の動作については図４の装置と同一である。
【００４５】
先ず、リセット期間になると、Ｙ行電極ドライバ４のスイッチング素子Ｓ１２がオンとなる。スイッチング素子Ｓ１２はリセット期間中においてオンとなる。スイッチング素子Ｓ１２のオンにより電極Ｙｊはアース接地されるので、電極Ｙｊの電位は０Ｖとなる。また、同時にＸ行電極ドライバ３のスイッチング素子Ｓ８がオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ８のオンにより電源Ｂ２の正端子からスイッチング素子８、抵抗Ｒ１を介して電極Ｘｊに電流が流れる。電極Ｘｊの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に上昇してリセットパルスＰＲｘとなる。リセットパルスＰＲｘは最終的に電圧Ｖｒとなる。すなわち、電極Ｘｊと電極Ｙｊとの間にはＶｒの電圧が印加され、従来装置と同様のリセット印加電圧が確保されることになる。なお、このリセットパルスＰＲｘは電極Ｘ１〜Ｘｎの全てに同時に印加され、電極Ｙ１〜Ｙｎ全てが同時にフローティング状態とされる。
【００４６】
リセットパルスＲＰｘのＰＤＰ１の全ての放電セルへの同時印加により、全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子Ｓ８はリセットパルスＰＲｘのレベルが飽和した後、リセット期間終了以前にオフとなる。これによりリセットパルスＰＲｘは消滅する。
【００４７】
リセット期間に続くアドレス期間及びサスティン期間の動作については上記したように図４の装置と同一であり、図７に示した通りであるので、更なる説明を省略する。
維持放電パルスＩＰｙの正電圧ＶＳ１は電極Ｘｊに印加される維持放電パルスＩＰｘの正電圧ＶＳ２に比して十分に低く、例えば、１４０Ｖであるので、スイッチング素子Ｓ２１，Ｓ２２の必要耐圧は図７に示すように、上記した維持放電パルスＩＰｙ又はプライミングパルスＰＰの電圧Ｖｈ（例えば、１４０Ｖ）となる。
【００４８】
【発明の効果】
以上の如く、本発明によれば、スキャンドライバ部をフローティング状態にしないようにスキャンドライバ部の各スイッチング素子の必要耐圧を低下させることができるので、装置全体の回路規模を増大することを防止することができる。
【図面の簡単な説明】
【図１】ＰＤＰ駆動装置を示すブロック図である。
【図２】従来の駆動装置の構成を示す回路図である。
【図３】図２の装置の各部のタイムチャートである。
【図４】本発明の実施例を示す回路図である。
【図５】図４の装置の各部のタイムチャートである。
【図６】本発明の実施例を示す回路図である。
【図７】図６の装置の各部のタイムチャートである。
【符号の説明】
１  ＰＤＰ
２  アドレスドライバ
３  Ｘ行電極ドライバ
４  Ｙ行電極ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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