【事件の表示】
　平成１０年特許願第１７７２５８号「半導体装置」拒絶査定不服審判事件〔平成１１年　３月１６日出願公開、特開平１１−　７３７７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年６月２４日（パリ条約による優先権主張１９９７年７月３日、大韓民国）の出願であって、平成１８年３月２８日付けで拒絶査定がなされ、これに対し、同年６月２９日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２０年８月４日付けで審尋がなされ、同年１１月１２日に回答書が提出されたものである。
　
２．平成１８年６月２９日付けの手続補正（以下、「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１８年６月２９日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし１３を補正後の特許請求の範囲の請求項１ないし１０と補正するものであって、補正後の特許請求の範囲の請求項１ないし１０は以下のとおりである。
　
「【請求項１】複数個のバンクを含み、前記各バンクが、複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロックと、
　前記メモリブロックに連結され、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する論理ブロックと、を具備し、
　前記メモリブロックは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部及び前記複数のバンクからの出力データをタイムマルチプレックスして共通の第１データパスを通じて前記論理ブロックに提供し、前記論理ブロックから前記共通の第１データパスと異なる共通の第２データパスを通じで提供される入力データを前記複数のバンクに提供する入出力部と、を具備し、
　前記論理ブロックは、前記メモリブロックの前記ローアドレス及びカラムアドレスを分離して発生し、前記ローアドレス及びカラムアドレスは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加されることを特徴とする半導体装置。
【請求項２】前記メモリブロックは、DRAMを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記DRAMは、シンクロナスDRAMであることを特徴とする請求項２に記載の半導体装置。
【請求項４】複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号により制御される複数個のバンクを含み、
　前記複数個のバンクに共通に連結される入出力部を具備し、
　ローアドレス及びカラムアドレスが相異なるパスを通じて各々入力され、また、入力データ及び出力データが前記入出力部に連結された相異なる第１データパス及び第２データパスを通じて各々入出力され、前記複数個のバンクの各バンクが独立的に制御されるメモリブロックと、
　前記メモリブロックに連結され、正常動作時に、前記ローアドレスストローブ信号、前記カラムアドレスストローブ信号、前記書込イネーブル信号、前記ローアドレス及びカラムアドレスを発生し、前記入力データ及び出力データを前記メモリブロックとの間で相互にやり取りする論理ブロックと、
　テスト時に、外部から直接印加される信号を受けて前記メモリブロックに伝達し、前記メモリブロックから発生した信号を外部に直接伝達するテスト信号入出力部とを具備し、
　前記テスト信号入出力部が、テスト時に外部から印加されるバンク選択信号に応答して、外部から印加される第1、第2、及び第3入力信号を入力するとき、選択されるバンクのローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号として各々前記メモリブロックに伝達するテスト命令入力部と、
　前記ローアドレスのパス及び前記カラムアドレスのパスに共通に連結され、テスト時に外部から順次に入力されるローアドレス及びカラムアドレスを前記ローアドレスのパス及び前記カラムアドレスのパスに各々伝達するテストアドレス入力部と、
　前記入力データの前記第１データパス及び前記出力データの前記第２データパスに共通に連結され、テスト時に、外部から入力される入力データを前記入力データの前記第１データパスに伝達し、前記メモリブロックから前記出力データの前記第２データパスに伝達される出力データを外部に伝達するテストデータ入出力部と、を具備することを特徴とする半導体装置。
【請求項５】前記テスト命令入力部は、
　テスト時に、前記第1、第2、第3入力信号及び前記バンク選択信号が各々印加される第1乃至第4テストパッドと、前記バンク選択信号に応答して前記第1入力信号を入力して、これを前記選択されるバンクのローアドレスストローブ信号として前記メモリブロックに伝達する第1デマルチプレクサと、
　前記バンク選択信号に応答して前記第2入力信号を入力して、これを前記選択されるバンクのカラムアドレスストローブ信号として前記メモリブロックに伝達する第2デマルチプレクサと、
　前記バンク選択信号に応答して前記第3入力信号を入力して、これを前記選択されるバンクの書込イネーブル信号として前記メモリブロックに伝達する第3デマルチプレクサと、を具備することを特徴とする請求項４に記載の半導体装置。
【請求項６】前記テストアドレス入力部は、前記ローアドレスのパス及び前記カラムアドレスのパスに共通に連結され、テスト時に、前記ローアドレス及びカラムアドレスが印加される第5テストパッドを具備することを特徴とする請求項４に記載の半導体装置。
【請求項７】前記テストデータ入出力部は、
　制御信号に応答して前記出力データの前記第２データパスに伝達された前記出力データをバッファリングする出力バッファと、
　前記外部から入力される入力データをバッファリングして前記入力データの前記第１データパスに出力する入力バッファとを含む双方向バッファと、
　前記出力バッファの出力端と前記入力バッファの入力端に共通に連結された第6テストパッドとを具備し、テスト時は、前記第6テストパッドを通じて前記入力データ及び出力データが入出力されることを特徴とする請求項４に記載の半導体装置。
【請求項８】前記制御信号は、前記メモリブロックが発生する信号であることを特徴とする請求項７に記載の半導体装置。
【請求項９】前記メモリブロックは、DRAMを含むことを特徴とする請求項４に記載の半導体装置。
【請求項１０】前記DRAMは、シンクロナスDRAMであることを特徴とする請求項９に記載の半導体装置。」
　
（２）補正事項の整理
［補正事項１］
　補正前の請求項１の「前記メモリブロックは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部を有すると共に、」を、補正後の請求項１の「前記メモリブロックは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部及び前記複数のバンクからの出力データをタイムマルチプレックスして共通の第１データパスを通じて前記論理ブロックに提供し、前記論理ブロックから前記共通の第１データパスと異なる共通の第２データパスを通じで提供される入力データを前記複数のバンクに提供する入出力部と、を具備し、」と補正すること。
　
［補正事項２］
　補正前の請求項１の「ローアドレス及びカラムアドレスを分離して発生し、」を、補正後の請求項１の「前記ローアドレス及びカラムアドレスを分離して発生し、」と補正すること。
　
［補正事項３］
　補正前の請求項４を削除すること。
　
［補正事項４］
　補正前の請求項５を削除すること。
　
［補正事項５］
　補正前の請求項６を補正後の請求項４に繰り上げ、補正前の請求項６の「ローアドレス及びカラムアドレスが相異なるパスを通じて各々入力され、また、入力データ及び出力データが相異なるパスを通じて各々入出力されるメモリブロックと、」を、補正後の請求項４の「前記複数個のバンクに共通に連結される入出力部を具備し、　ローアドレス及びカラムアドレスが相異なるパスを通じて各々入力され、また、入力データ及び出力データが前記入出力部に連結された相異なる第１データパス及び第２データパスを通じて各々入出力され、前記複数個のバンクの各バンクが独立的に制御されるメモリブロックと、」と補正すること。
　
［補正事項６］
　補正前の請求項６の「外部から印加される第1、第2、及び第3入力信号を入力して、これを選択されるバンクのローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号として各々前記メモリブロックに伝達する」を、補正後の請求項４の「外部から印加される第1、第2、及び第3入力信号を入力するとき、選択されるバンクのローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号として各々前記メモリブロックに伝達する」と補正すること。
　
［補正事項７］
　補正前の請求項６の「前記ローアドレスパス」を、補正後の請求項４の「前記ローアドレスのパス」と補正すること。
　
［補正事項８］
　補正前の請求項６の「前記カラムアドレスパス」を、補正後の請求項４の「前記カラムアドレスのパス」と補正すること。
　
［補正事項９］
　補正前の請求項６の「前記入力データパス」を、補正後の請求項４の「前記入力データの前記第１データパス」と補正すること。
　
［補正事項１０］
　補正前の請求項６の「前記出力データパス」を、補正後の請求項４の「前記出力データの前記第２データパス」と補正すること。
　
［補正事項１１］
　補正前の請求項７を補正後の請求項５に繰り上げ、引用請求項を「請求項６」から「請求項４」と補正すること。
　
［補正事項１２］
　補正前の請求項８を補正後の請求項６に繰り上げ、引用請求項を「請求項６」から「請求項４」と補正するとともに、補正前の請求項８の「前記ローアドレスパス」、「前記カラムアドレスパス」を、各々、補正後の請求項６の「前記ローアドレスのパス」、「前記カラムアドレスのパス」と補正すること。
　
［補正事項１３］
　補正前の請求項９を補正後の請求項７に繰り上げ、引用請求項を「請求項６」から「請求項４」に補正するとともに、補正前の請求項９の「前記出力データパス」、「前記入力データパス」を、各々、補正後の請求項７の「前記出力データの前記第２データパス」、「前記入力データの前記第１データパス」と補正すること。
　
［補正事項１４］
　補正前の請求項１０ないし１２を補正後の請求項８ないし１０に繰り上げ、引用請求項を、「請求項９」、「請求項６」、「請求項１１」から、各々、「請求項７」、「請求項４」、「請求項９」と補正すること。
　
［補正事項１５］
　補正前の請求項１３を削除すること。
　
（３）補正の目的の適否について
［補正事項１について］
　補正事項１についての補正は、補正前の請求項１の「前記メモリブロック」が備える構成要素として、「前記複数のバンクからの出力データをタイムマルチプレックスして共通の第１データパスを通じて前記論理ブロックに提供し、前記論理ブロックから前記共通の第１データパスと異なる共通の第２データパスを通じで提供される入力データを前記複数のバンクに提供する入出力部」を追加するものであるが、「入出力部」は補正前のどの請求項にも存在しておらず、補正事項１についての補正は新たな構成要素を追加するものであるから、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　
［補正事項５について］
　補正事項５についての補正は、補正前の請求項６の「前記メモリブロック」が備える構成要素として、「前記複数個のバンクに共通に連結される入出力部」を追加するものであるが、「入出力部」は補正前のどの請求項にも存在しておらず、補正事項１についての補正は新たな構成要素を追加するものであるから、特許法第１７条の２第４項に掲げる請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　
　したがって、補正事項１及び補正事項５についての補正は、同法第１７条の２第４項に規定する要件を満たさないものである。
　
（４）独立特許要件の検討
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定を満たしていないが、仮に、本件補正が、特許法第１７条の２第４項の要件を満たしており、かつ、同法同条第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものとして、以下において、同条第５項において準用する同法第１２６条第５項に規定する要件についても一応検討する。
　
（４−１）補正後の発明
　本件補正による補正後の請求項１ないし１０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１０に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「補正発明」という。）は、請求項１に記載された事項により特定される上記２．（１）の「【請求項１】」に記載されたとおりのものである。
　
（４−２）刊行物に記載された発明
　刊行物１：特開平８−２０４１６１号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平８−２０４１６１号公報（以下、「刊行物１」という。）には、図１、図２、図４、図１７とともに以下の事項が記載されている。
　
「【００１４】
【実施例】以下、図面を参照してこの発明を実施例により説明する。図１はこの発明に係る半導体メモリ装置の第１の実施例を示すブロック図である。この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。メモリマクロ10はそれぞれ独立したメモリとしての機能を有し、一列に配置された第１ないし第４のサブメモリマクロ11〜14で構成されている。また、第２のサブメモリマクロ12と第３のサブメモリマクロ13との間には制御部マクロ15が配置されている。」
　
「【００２０】次に上記第１の実施例の半導体メモリ装置の詳細な回路構成について説明する。図４はその一例として、前記図２に示した第１の実施例の第１の変形例、すなわち、サブメモリマクロが２個設けられている場合の半導体メモリ装置の詳細な回路構成を示している。なお、サブメモリマクロとして、ＤＲＡＭ構成のものが使用されている。
【００２１】第１のサブメモリマクロ11内には、前記図１７に示す従来のものと同様に、図示しない多数のＤＲＡＭメモリセルが設けられたＤＲＡＭメモリセルアレイ21、ローアドレスバッファ22、ロー系制御回路23、ローデコーダ24、カラムアドレスバッファ25、カラム系制御回路26、カラムデコーダ27、センスアンプ回路28、カラムゲート回路29、データ入出力バッファ30が設けられている。」
　
「【００２３】上記ローアドレスバッファ22は、ローアドレス入力１とロー系制御回路23からの出力に応じて上記ローデコーダ24に内部ローアドレスを供給する。上記ロー系制御回路23は、ローアドレスストローブ信号／ＲＡＳを受け、上記ローアドレスバッファ22で上記ローアドレス入力１を取り込むためのタイミング制御信号を上記ローアドレスバッファ22に出力する。」
　
「【００２５】上記カラム系制御回路26は、カラムアドレスストローブ信号／ＣＡＳ１と上記上記カラムアドレスバッファ25からの出力を受け、上記カラムアドレスバッファ25で上記カラムアドレス入力１を取り込むためのタイミング制御信号を上記カラムアドレスバッファ25に出力する。」
　
「【００２８】上記入出力データバッファ30は、ライトイネーブル信号／ＷＥ１を受け、データの書き込み時には書き込み用データを上記信号／ＷＥ１に基づいて取り込み、上記カラムゲート回路29を介して上記センスアンプ回路28に供給し、データの読み出し時には上記センスアンプ回路28で増幅され、上記カラムゲート回路29を介して出力される読み出しデータを出力する。」
　
「【００３０】また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」
　
　ここにおいて、「ロー系制御回路23」及び「カラム系制御回路26」及び「入出力データバッファ30」が、それぞれローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２、ライトイネーブル信号／ＷＥ１，ＷＥ２によって制御されていることから、これら「ロー系制御回路23」及び「カラム系制御回路26」及び「入出力データバッファ30」等によって動作が制御されている第１のサブメモリマクロ11及び第２のサブメモリマクロ12は、結局、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２、ライトイネーブル信号／ＷＥ１，ＷＥ２によって制御されていることは自明である。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「第１のサブメモリマクロ11及び第２のサブメモリマクロ12を含み、前記各サブメモリマクロが、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２のうち対応するカラムアドレスストローブ信号、及び、ライトイネーブル信号／ＷＥ１，／ＷＥ２のうち対応するライトイネーブル信号に応じて制御される半導体メモリマクロと、
　ロジック回路と、を具備し、
　前記半導体メモリマクロは、前記ローアドレスストローブ信号／ＲＡＳに応答して前記各サブメモリマクロを制御するロー系制御回路23、及び、前記各サブメモリマクロに対応する前記カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２に応答して前記各サブメモリマクロを制御するカラム系制御回路26、及び、前記各サブメモリマクロに対応する前記ライトイネーブル信号／ＷＥ１，／ＷＥ２に応答して制御され、読み出しデータを出力し、書き込み用データを取り込む入出力データバッファ30と、を具備し、
　ローアドレス入力１，２及びカラムアドレス入力１，２は、前記半導体メモリマクロの前記各サブメモリマクロに印加されることを特徴とする半導体メモリ装置。」
　
　刊行物２：特開平７−２４８９６３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平７−２４８９６３号公報（以下、「刊行物２」という。）には、図２とともに以下の事項が記載されている。
　
「【００４６】図２に示すように、ＤＲＡＭモジュール３０１は、バンク０ＤＲＡＭモジュール３０２とバンク１ＤＲＡＭモジュール３０３の２バンクから構成される。１つのバンクは、３２ビットのデータ・バス２０６を４分割した１バイトを単位とする各部分にそれぞれ対応する４つのＤＲＡＭユニット１０３から構成される。」
　
「【００４９】バンク０およびバンク１のＤＲＡＭ制御信号であるＲＡＳ，ＣＡＳ信号は、それぞれＲＡＳ０＃４０２，ＣＡＳ０＃［３−０］４０３およびＲＡＳ１＃４０４，ＣＡＳ１＃［３−０］４０５と互いに独立している。」
　
　刊行物３：特開平５−６６５７号公報
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平５−６６５７号公報（以下、「刊行物３」という。）には、図１、図２とともに以下の事項が記載されている。
　
「【０００６】
【実施例】図１は本発明の第１の実施例を示すブロック図である。１はアドレスレジスタバンク０（アドレスＲＥＧ  Ｂ０）、２はアドレスレジスタバンク１（アドレスＲＥＧ  Ｂ１）、３はライトデータレジスタ（ライトデータＲＥＧ）、４はバンク０のＲＡＭアレイ（ＲＡＭアレイ０）、５はバンク１のＲＡＭアレイ（ＲＡＭアレイ１）、６はリードデータレジスタバンク０（リードデータＲＥＧＢ０）、７はリードデータレジスタバンク１（リードデータＲＥＧ  Ｂ１）、８はリードデータ選択回路、１０１から１１１は本半導体メモリ素子の端子を示している。但し電源，グランド端子は省略してある。１０１はバンク選択０信号（Ｂ５０）１０２はバンク選択１信号（ＢＳ１）、１０３はアドレス信号（ＡＤＤ）、１０４はバンク０チップ選択信号（ＣＥ０）、１０５はバンク１チップ選択信号（ＣＥ１）、１０６はバンク０ライト信号（ＷＥ０）、１０７はバンク１ライト信号（ＷＥ１）、１０８はライドデータ信号（ＷＤ）、１０９はリード・データ信号（ＲＤ）１１０はリードデータ選択信号（ＲＤ５）、１１１はクロック（ＣＬＫ）である。」
　
「【０００９】ＲＡＭアレイ（０）４とＲＡＭアレイ（１）５は独立に活性化することができるように、チップイネーブルを独立に有する。このような構成のＤＲＡＭの場合、メモリ素子を限られたパッケージサイズ例えば１６ＰＩＮ，１８ＰＩＮのＤＩＰや２６ＰＩＮのＳＯＪにのせるためのアドレスマルチプレックスは必ずしも必要でないと考えられる。従ってこの例ではアドレスマルチプレックスは採用していない。チップイネーブルＣＥ０  １０４，ＣＥ１  １０５をＯＮにすることで動作可能になる。ＲＡＭアレイは各々の独立であるので任意の時間にアクセスできるが、通常は２つのＲＡＭアレイ間をインターリーブして使うことによりチップとしてのサイクルタイムを改善できる。
【００１０】ＡＤＤ信号１０３にはアクセスするアドレスがクロックサイクル毎に送られてくる。送られてきたアドレスは、バンク選択０信号（ＢＳ０）によりアドレスＲＥＧ  Ｂ０  １に保持される。アドレスが保持されＲＡＭアレイ（０）４に伝搬されるタイミングに応じてチップイネーブル０信号（ＣＥ０）１０４が加えられＲＡＭアクセスが行なわれる。読み出しの場合所定の時間後にリードデータＲＥＧ  Ｂ０  ６に読み出しデータが保持される。また１クロック後にＡＤＤ信号１０３を介して送られてきたアドレス信号はバンク選択１信号（ＢＳ１）によりアドレスＲＥＧ  Ｂ１  ２に保持される。
【００１１】アドレスが保持されＲＡＭアレイ１  ５に伝搬されるタイミングに応じてチップイネーブル１信号（ＣＥ１）１０５が加えられＲＡＭアクセスが行なわれる。読み出しの場合、所定の時間後にリードデータＲＥＧＢ１  ７に読み出しデータが保持される。書き込みの場合にはライトデータＲＥＧ３にデータが保持されるが、書き込みするバンクに対するデータは１クロック間しか保証されないので書き込みデータがある１クロック間に整合させて書き込みパルス（ＷＥ０）１０６または書き込みパルス（ＷＥ１）１０７と、入力して書き込みを行なう。リードデータはリードデータ選択回路８とリードデータ選択信号（ＲＤＳ）１１０によりリードデータ信号パス１０９に１クロック毎に送出する。
【００１２】第１の実施例はアドレスマルチプレックスしない、多ビット構成のＤＲＡＭに対して入出力ピンを増加させることなく、アドレス方向を増加させることなく、インタリーブ動作を可能とするメモリ素子を供給できることにある。
【００１３】図２は本発明の第２の実施例を示すブロック図である。バンク対応にあるアドレスＲＥＧ  Ｂ０  １１とアドレスＲＥＧ  Ｂ１  １２，ＲＡＭアレイ０  １４とＲＡＭアレイ１  １５，リードデータＲＥＧ  Ｂ０  １６とリードデータＲＥＧ  Ｂ１  １７，リードデータ選択回路１８，バンク共通のライトデータＲＥＧ１３，ゲート回路１９からなる。
【００１４】第１の実施例と異なる点はリード・データ出力がドライバー回路１９を介してライトデータ信号入力線に接続され双方向となっていることである。読み出し時には出力制御信号（ＯＥＮ）２０９をＯＮしてゲート回路１９をイネーブル状態とし、読み出しデータを送出する。書き込み時には出力制御信号（ＯＥＮ）１０９とＯＦＦしドライバ回路１９の出力を高インピーダンスとしてドライバ回路１９を切り離し書き込みデータを入力する。その他の動作については第１の実施例と同じである。」
　
（４−３）対比
　補正発明と刊行物発明とを対比する。
　
（ａ）刊行物１の００１４段落に、「メモリマクロ10はそれぞれ独立したメモリとしての機能を有し、一列に配置された第１ないし第４のサブメモリマクロ11〜14で構成されている。」と記載されている。
　半導体メモリ装置において、「バンク」とは、半導体メモリ装置内に複数設けられ、独立に活性化、読み出し、書き込み、プリチャージなどの動作を行う単位のブロックを指し示す用語であるから、刊行物発明の「第１のサブメモリマクロ及び第２のサブメモリマクロ」は、補正発明の「複数個のバンク」に相当する。
　
（ｂ）刊行物発明の「ローアドレスストローブ信号／ＲＡＳ」「に応じて制御される」は、独立した複数の信号を用いていないが、補正発明の「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号」「に応じて独立して制御される」と、ローアドレスストローブ信号に応じて制御される点で共通する。
　
（ｃ）刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されており、第１のサブメモリマクロにはカラムアドレスストローブ信号／ＣＡＳ１及びライトイネーブル信号／ＷＥ１が、第２のサブメモリマクロにはカラムアドレスストローブ信号／ＣＡＳ２及びライトイネーブル信号／ＷＥ２が、それぞれ独立に入力されている。したがって、刊行物発明の「カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２のうち対応するカラムアドレスストローブ信号、及び、ライトイネーブル信号／ＷＥ１，／ＷＥ２のうち対応するライトイネーブル信号に応じて制御される」は、補正発明の「複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御される」に相当する。
　
（ｄ）刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、「ロジック回路」とはロジック混載メモリにおけるロジック部を意味するものであり、「半導体メモリマクロ」とはロジック混載メモリにおけるメモリ部を意味するものである。よって、刊行物発明の「半導体メモリマクロ」、「ロジック回路」は、それぞれ補正発明の「メモリブロック」、「論理ブロック」に相当する。
　
（ｅ）刊行物発明の「ロー系制御回路23」及び「カラム系制御回路26」及び「入出力データバッファ30」は、それぞれローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号によって制御を行うとともに、「入出力データバッファ30」は、読み出しデータを出力し、書き込み用データを取り込んでいるので、補正発明の「制御部」及び「入出力部」に相当する。
　
（ｆ）刊行物１の００２３段落に「上記ローアドレスバッファ22は、ローアドレス入力１とロー系制御回路23からの出力に応じて上記ローデコーダ24に内部ローアドレスを供給する。上記ロー系制御回路23は、ローアドレスストローブ信号／ＲＡＳを受け、上記ローアドレスバッファ22で上記ローアドレス入力１を取り込むためのタイミング制御信号を上記ローアドレスバッファ22に出力する。」と記載されており、ローアドレス入力１は、ローアドレス入力１に専用の経路を通じて、ローアドレスストローブ信号／ＲＡＳに同期して、第１のサブメモリマクロ中のローアドレスバッファに取り込まれている。そして、刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されていることから、ローアドレス入力２も、ローアドレス入力２に専用の経路を通じて、ローアドレスストローブ信号／ＲＡＳに同期して、第２のサブメモリマクロ中のローアドレスバッファに取り込まれている。
　したがって、刊行物発明の「ローアドレス入力１，２」「は、前記半導体メモリマクロの前記各サブメモリマクロに印加される」は、補正発明の「ローアドレス」「は、前記各バンクに対応するローアドレスストローブ信号」「に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」と、「ローアドレスは、ローアドレスストローブ信号に同期して相異なるパスを通じて前記メモリブロックの前記各バンクに印加される」点で共通する。
　
（ｇ）刊行物１の００２５段落に「上記カラム系制御回路26は、カラムアドレスストローブ信号／ＣＡＳ１と上記上記カラムアドレスバッファ25からの出力を受け、上記カラムアドレスバッファ25で上記カラムアドレス入力１を取り込むためのタイミング制御信号を上記カラムアドレスバッファ25に出力する。」と記載されており、カラムアドレス入力１は、カラムアドレス入力１に専用の経路を通じて、カラムアドレス入力１に１対１に対応したカラムアドレスストローブ信号／ＣＡＳ１に同期して、第１のサブメモリマクロ中のカラムアドレスバッファに取り込まれている。そして、刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されていることから、カラムアドレス入力２も、カラムアドレス入力２に専用の経路を通じて、カラムアドレス入力２に１対１に対応したカラムアドレスストローブ信号／ＣＡＳ２に同期して、第２のサブメモリマクロ中のカラムアドレスバッファに取り込まれている。よって、それぞれのカラムアドレス及びカラムアドレスストローブ信号が各サブメモリマクロ毎に個別に存在していることから、カラムアドレスは各サブメモリマクロ毎に独立に印加が可能である。
　したがって、刊行物発明の「カラムアドレス入力１，２カラムアドレス入力１，２は、前記半導体メモリマクロの前記各サブメモリマクロに印加される」は、補正発明の「カラムアドレスは、前記各バンクに対応する」「カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」に相当する。
　
（ｈ）刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、「半導体メモリ装置」とはロジック混載メモリにおけるメモリ部とロジック部を含む装置全体を意味するものである。よって、刊行物発明の「半導体メモリ装置」は、補正発明の「半導体装置」に相当する。
　
　したがって、補正発明と刊行物発明は、
「複数個のバンクを含み、前記各バンクが、ローアドレスストローブ信号に応じて制御され、かつ、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロックと、
　論理ブロックと、を具備し、
　前記メモリブロックは、前記ローアドレスストローブ信号、前記各バンクに対応するカラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部及び入出力部と、を具備し、
　ローアドレスは、ローアドレスストローブ信号に同期して相異なるパスを通じて前記メモリブロックの前記各バンクに印加され、カラムアドレスは、前記各バンクに対応するカラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加されることを特徴とする半導体装置。」である点で一致し、以下の点で相違する。
　
［相違点１］
　補正発明の各バンクは、「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号」「に応じて独立して制御される」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに応じて共通に制御される点。
　
［相違点２］
　補正発明の論理ブロックは、「前記メモリブロックに連結され、前記各サブメモリマクロに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する」のに対して、刊行物発明は、ロジック回路についてそのような記載はない点。
　
［相違点３］
　補正発明の「制御部」は、「各バンクに対応するローアドレスストローブ信号」「に応答して前記各バンクを独立的に制御する」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに応答して制御する点。
　
［相違点４］
　補正発明の入出力部は、「前記複数のバンクからの出力データをタイムマルチプレックスして共通の第１データパスを通じて前記論理ブロックに提供し、前記論理ブロックから前記共通の第１データパスと異なる共通の第２データパスを通じで提供される入力データを前記複数のバンクに提供する」のに対して、刊行物発明の入出力データバッファ３０は、複数のサブメモリマクロからの出力データをタイムマルチプレックスしておらず、入力と出力の経路が共通である点。
　
［相違点５］
　補正発明は、「前記論理ブロックは、前記メモリブロックの前記ローアドレス及びカラムアドレスを分離して発生」するのに対して、刊行物発明は、ロジック回路についてそのような記載はない点。
　
［相違点６］
　補正発明のローアドレスは、「前記各バンクに対応するローアドレスストローブ信号」「に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに同期して相異なるパスを通じて前記半導体メモリマクロの前記各サブメモリマクロに印加される点。
　
（４−４）相違点の検討
　以下、相違点について検討する。
　
［相違点１、３及び６について］
　刊行物２の００４９段落に「バンク０およびバンク１のＤＲＡＭ制御信号であるＲＡＳ，ＣＡＳ信号は、それぞれＲＡＳ０＃４０２，ＣＡＳ０＃［３−０］４０３およびＲＡＳ１＃４０４，ＣＡＳ１＃［３−０］４０５と互いに独立している。」と記載されており、バンク０とバンク１を含み、前記各バンクが、複数個のＲＡＳ信号のうち対応するＲＡＳ信号に応じて独立して制御されることが記載されている。
　ここで、刊行物２に記載された「ＲＡＳ信号ＲＡＳ０＃４０２及びＲＡＳ１＃４０４」は、補正発明の「複数のローアドレスストローブ信号」に相当する。
　そして刊行物発明と刊行物２に記載された発明は、ともにローアドレスストローブ信号及びカラムアドレスストローブ信号によって制御される複数のバンクを備えたメモリ装置という共通の技術分野に属する発明であるから、刊行物発明に対して刊行物２に記載された発明を適用して、カラムアドレスストローブ信号及び書込イネーブル信号と同様に、ローアドレスストローブ信号についても、各バンクが複数のローアドレスストローブ信号のうち対応するローアドレスストローブ信号に応じて独立して制御されるようにして、補正発明の如く、「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロック」、及び、「前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部」、及び、「前記ローアドレス及びカラムアドレスは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」構成とすることは当業者が容易に想到し得た事項である。
　
［相違点２について］
　刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、刊行物発明はロジック回路と半導体メモリマクロとを同一半導体チップ上に混載したものであり、そこで用いられる「ロジック回路」は「半導体メモリマクロ」に連結されており、「半導体メモリマクロ」に適合した信号を発生していることは自明である。ここで、刊行物発明の「半導体メモリマクロ」及び「ロジック回路」は、補正発明の「メモリブロック」及び「論理ブロック」に相当する。
　そして、上記［相違点１、３及び５について］において検討したように、メモリブロックを、各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号によって独立して制御される構成とすることは当業者が容易に想到し得た事項であるが、そのような構成としたならば、メモリブロックに連結されるロジック回路についても、それに適合した信号を発生するようにすることは当業者ならば当然考慮する事項であるから、補正発明の如く、「前記メモリブロックに連結され、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する論理ブロック」とすることは当業者が容易に想到し得た事項である。
　
［相違点４について］
　刊行物３の０００９段落に「２つのＲＡＭアレイ間をインターリーブして使う」こと、具体的には、刊行物３の００１０ないし００１１段落に記載されるように、バンク０のＲＡＭアレイ（４）からの読み出しデータがリードデータレジスタバンク０（６）に保持され、バンク１のＲＡＭアレイ（５）からの読み出しデータがリードデータレジスタバンク１（７）に保持され、リードデータ選択回路（８）とリードデータ選択信号ＲＤＳ（１１０）によりリードデータ信号パスＲＤ（１０９）に１クロック毎に送出する、ことが記載されていることから、ＲＡＭアレイ（０）４からのリードデータとＲＡＭアレイ（１）５からのリードデータとを１クロック毎にタイムマルチプレックスして共通のリードデータ信号パスＲＤ（１０９）に出力しており、リードデータ信号パスＲＤ（１０９）が、補正発明の第１データパスに対応する。
　また、刊行物３の００１１段落に「書き込みの場合にはライトデータＲＥＧ３にデータが保持されるが、書き込みするバンクに対するデータは１クロック間しか保証されないので書き込みデータがある１クロック間に整合させて書き込みパルス（ＷＥ０）１０６または書き込みパルス（ＷＥ１）１０７と、入力して書き込みを行なう。」と記載されており、共通のライトデータＲＥＧ３に保持されたデータをバンク０のＲＡＭアレイ（４）とバンク１のＲＡＭアレイ（５）にタイムマルチプレックスして提供している。図１から明らかなように、ライトデータＲＥＧ３にはライトデータ信号ＷＤ（１０８）のパスからデータが提供されていることは図１から明らかであり、ライトデータ信号ＷＤ（１０８）のパスが、補正発明の第２データパスに対応する。
　そして、刊行物３の第１の実施例はリードデータとライトデータが異なる経路を通じて提供されることは明記されていないが、刊行物３の００１４段落に「第１の実施例と異なる点はリード・データ出力がドライバー回路１９を介してライトデータ信号入力線に接続され双方向となっていることである。」と記載されていることから、第２の実施例はリードデータとライトデータを共通の経路で双方向に提供しているのに対して、第１の実施例はリードデータとライトデータが双方向となっておらず、それぞれ異なる経路を通じて提供されていると解される。
　刊行物発明と刊行物３に記載された発明は、ともに入出力を行う複数のバンクを備えたメモリ装置という共通の技術分野に属する発明であるから、刊行物発明に対して刊行物３に記載された発明を適用して、補正発明の如く、「前記複数のバンクからの出力データをタイムマルチプレックスして共通の第１データパスを通じて前記論理ブロックに提供し、前記論理ブロックから前記共通の第１データパスと異なる共通の第２データパスを通じで提供される入力データを前記複数のバンクに提供する入出力部」とすることは当業者が容易に想到し得た事項である。
　
［相違点５について］
　刊行物発明では、第１のサブメモリマクロ11はローアドレス入力１とカラムアドレス入力１を備えており、ローアドレスとカラムアドレスを分離して入力している。また、第２のサブメモリマクロ12についても、ローアドレス入力２とカラムアドレス入力２を備えており、ローアドレスとカラムアドレスを分離して入力している。
　そして上記［相違点２について］において検討したように、刊行物発明はロジック回路と半導体メモリマクロとを同一半導体チップ上に混載したものであり、ロジック回路を半導体メモリマクロに適合した信号を発生するように構成することは当業者であれば当然考慮する事項であるから、半導体メモリマクロ内の各サブメモリマクロがローアドレスとカラムアドレスを分離して入力する構成である刊行物発明において、補正発明の論理ブロックに対応するロジック回路を、補正発明の如く、「前記メモリブロックの前記ローアドレス及びカラムアドレスを分離して発生」する構成とすることは、当業者が容易になし得た事項である。
　
　以上検討したとおり、補正発明は、刊行物１ないし３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、その特許出願の際、独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。　
　
（５）本件補正についてのむすび
　以上のとおりであるから、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たしているとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　よって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年６月２９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１３に係る発明は、平成１７年１１月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１３に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】複数個のバンクを含み、前記各バンクが、複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロックと、
　前記メモリブロックに連結され、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する論理ブロックと、を具備し、
　前記メモリブロックは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部を有すると共に、
　前記論理ブロックは、前記メモリブロックのローアドレス及びカラムアドレスを分離して発生し、前記ローアドレス及びカラムアドレスは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加されることを特徴とする半導体装置。」
　
４．刊行物に記載された発明
　刊行物１に記載される事項及び発明は、前記２．（４）（４−２）の「刊行物１：特開平８−２０４１６１号公報」に記載したとおりであり、刊行物２に記載される事項は、前記２．（４）（４−２）の「刊行物２：特開平７−２４８９６３号公報」に記載したとおりである。
　
５．対比
　本願発明と刊行物発明とを対比する。
　
（ａ）刊行物１の００１４段落に、「メモリマクロ10はそれぞれ独立したメモリとしての機能を有し、一列に配置された第１ないし第４のサブメモリマクロ11〜14で構成されている。」と記載されている。
　半導体メモリ装置において、「バンク」とは、半導体メモリ装置内に複数設けられ、独立に活性化、読み出し、書き込み、プリチャージなどの動作を行う単位のブロックを指し示す用語であるから、刊行物発明の「第１のサブメモリマクロ及び第２のサブメモリマクロ」は、本願発明の「複数個のバンク」に相当する。
　
（ｂ）刊行物発明の「ローアドレスストローブ信号／ＲＡＳ」「に応じて制御される」は、独立した複数の信号を用いていないが、本願発明の「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号」「に応じて独立して制御される」と、ローアドレスストローブ信号に応じて制御される点で共通する。
　
（ｃ）刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されており、第１のサブメモリマクロにはカラムアドレスストローブ信号／ＣＡＳ１及びライトイネーブル信号／ＷＥ１が、第２のサブメモリマクロにはカラムアドレスストローブ信号／ＣＡＳ２及びライトイネーブル信号／ＷＥ２が、それぞれ独立に入力されている。したがって、刊行物発明の「カラムアドレスストローブ信号／ＣＡＳ１，／ＣＡＳ２のうち対応するカラムアドレスストローブ信号、及び、ライトイネーブル信号／ＷＥ１，／ＷＥ２のうち対応するライトイネーブル信号に応じて制御される」は、本願発明の「複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御される」に相当する。
　
（ｄ）刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、「ロジック回路」とはロジック混載メモリにおけるロジック部を意味するものであり、「半導体メモリマクロ」とはロジック混載メモリにおけるメモリ部を意味するものである。よって、刊行物発明の「半導体メモリマクロ」、「ロジック回路」は、それぞれ本願発明の「メモリブロック」、「論理ブロック」に相当する。
　
（ｅ）刊行物発明の「ロー系制御回路23」及び「カラム系制御回路26」及び「入出力データバッファ30」は、それぞれローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号によって制御を行う回路であり、本願発明の「制御部」に相当する。
　
（ｆ）刊行物１の００２３段落に「上記ローアドレスバッファ22は、ローアドレス入力１とロー系制御回路23からの出力に応じて上記ローデコーダ24に内部ローアドレスを供給する。上記ロー系制御回路23は、ローアドレスストローブ信号／ＲＡＳを受け、上記ローアドレスバッファ22で上記ローアドレス入力１を取り込むためのタイミング制御信号を上記ローアドレスバッファ22に出力する。」と記載されており、ローアドレス入力１は、ローアドレス入力１に専用の経路を通じて、ローアドレスストローブ信号／ＲＡＳに同期して、第１のサブメモリマクロ中のローアドレスバッファに取り込まれている。そして、刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されていることから、ローアドレス入力２も、ローアドレス入力２に専用の経路を通じて、ローアドレスストローブ信号／ＲＡＳに同期して、第２のサブメモリマクロ中のローアドレスバッファに取り込まれている。
　したがって、刊行物発明の「ローアドレス入力１，２」「は、前記半導体メモリマクロの前記各サブメモリマクロに印加される」は、本願発明の「ローアドレス」「は、前記各バンクに対応するローアドレスストローブ信号」「に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」と、「ローアドレスは、ローアドレスストローブ信号に同期して相異なるパスを通じて前記メモリブロックの前記各バンクに印加される」点で共通する。
　
（ｇ）刊行物１の００２５段落に「上記カラム系制御回路26は、カラムアドレスストローブ信号／ＣＡＳ１と上記上記カラムアドレスバッファ25からの出力を受け、上記カラムアドレスバッファ25で上記カラムアドレス入力１を取り込むためのタイミング制御信号を上記カラムアドレスバッファ25に出力する。」と記載されており、カラムアドレス入力１は、カラムアドレス入力１に専用の経路を通じて、カラムアドレス入力１に１対１に対応したカラムアドレスストローブ信号／ＣＡＳ１に同期して、第１のサブメモリマクロ中のカラムアドレスバッファに取り込まれている。そして、刊行物１の００３０段落に、「また、第２のサブメモリマクロ12の内部構成は上記第１のサブメモリマクロ11と同様であり、ローアドレス入力１、カラムアドレス入力１、カラムアドレスストローブ信号／ＣＡＳ１、ライトイネーブル信号／ＷＥ１に代えてローアドレス入力２、カラムアドレス入力２、カラムアドレスストローブ信号／ＣＡＳ２、ライトイネーブル信号／ＷＥ２が入力される点が異なるだけである。」と記載されていることから、カラムアドレス入力２も、カラムアドレス入力２に専用の経路を通じて、カラムアドレス入力２に１対１に対応したカラムアドレスストローブ信号／ＣＡＳ２に同期して、第２のサブメモリマクロ中のカラムアドレスバッファに取り込まれている。よって、それぞれのカラムアドレス及びカラムアドレスストローブ信号が各サブメモリマクロ毎に個別に存在していることから、カラムアドレスは各サブメモリマクロ毎に独立に印加が可能である。
　したがって、刊行物発明の「カラムアドレス入力１，２カラムアドレス入力１，２は、前記半導体メモリマクロの前記各サブメモリマクロに印加される」は、本願発明の「カラムアドレスは、前記各バンクに対応する」「カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」に相当する。
　
（ｈ）刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、「半導体メモリ装置」とはロジック混載メモリにおけるメモリ部とロジック部を含む装置全体を意味するものである。よって、刊行物発明の「半導体メモリ装置」は、本願発明の「半導体装置」に相当する。
　
　したがって、本願発明と刊行物発明は、
「複数個のバンクを含み、前記各バンクが、ローアドレスストローブ信号に応じて制御され、かつ、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロックと、
　論理ブロックと、を具備し、
　前記メモリブロックは、前記ローアドレスストローブ信号、前記各バンクに対応するカラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部を有すると共に、
　ローアドレスは、ローアドレスストローブ信号に同期して相異なるパスを通じて前記メモリブロックの前記各バンクに印加され、カラムアドレスは、前記各バンクに対応するカラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加されることを特徴とする半導体装置。」である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明の各バンクは、「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号」「に応じて独立して制御される」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに応じて共通に制御される点。
　
［相違点２］
　本願発明の論理ブロックは、「前記メモリブロックに連結され、前記各サブメモリマクロに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する」のに対して、刊行物発明は、ロジック回路についてそのような記載はない点。
　
［相違点３］
　本願発明の「制御部」は、「各バンクに対応するローアドレスストローブ信号」「に応答して前記各バンクを独立的に制御する」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに応答して制御する点。
　
［相違点４］
　本願発明は、「前記論理ブロックは、前記メモリブロックのローアドレス及びカラムアドレスを分離して発生」するのに対して、刊行物発明は、ロジック回路についてそのような記載はない点。
　
［相違点５］
　本願発明のローアドレスは、「前記各バンクに対応するローアドレスストローブ信号」「に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」のに対して、刊行物発明は、単一のローアドレスストローブ信号／ＲＡＳに同期して相異なるパスを通じて前記半導体メモリマクロの前記各サブメモリマクロに印加される点。
　
６．相違点の検討
　以下、相違点について検討する。
　
［相違点１、３及び５について］
　刊行物２の００４９段落に「バンク０およびバンク１のＤＲＡＭ制御信号であるＲＡＳ，ＣＡＳ信号は、それぞれＲＡＳ０＃４０２，ＣＡＳ０＃［３−０］４０３およびＲＡＳ１＃４０４，ＣＡＳ１＃［３−０］４０５と互いに独立している。」と記載されており、バンク０とバンク１を含み、前記各バンクが、複数個のＲＡＳ信号のうち対応するＲＡＳ信号に応じて独立して制御されることが記載されている。
　ここで、刊行物２に記載された「ＲＡＳ信号ＲＡＳ０＃４０２及びＲＡＳ１＃４０４」は、本願発明の「複数のローアドレスストローブ信号」に相当する。
　そして刊行物発明と刊行物２に記載された発明は、ともにローアドレスストローブ信号及びカラムアドレスストローブ信号によって制御される複数のバンクを備えたメモリ装置という共通の技術分野に属する発明であるから、刊行物発明に対して刊行物２に記載された発明を適用して、カラムアドレスストローブ信号及び書込イネーブル信号と同様に、ローアドレスストローブ信号についても、各バンクが複数のローアドレスストローブ信号のうち対応するローアドレスストローブ信号に応じて独立して制御されるようにして、本願発明の如く、「複数個のローアドレスストローブ信号のうち対応するローアドレスストローブ信号、複数個のカラムアドレスストローブ信号のうち対応するカラムアドレスストローブ信号、及び、複数個の書込イネーブル信号のうち対応する書込イネーブル信号に応じて独立して制御されるメモリブロック」、及び、「前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び書込イネーブル信号に応答して前記各バンクを独立的に制御する制御部」、及び、「前記ローアドレス及びカラムアドレスは、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号に同期して相異なるパスを通じて独立に前記メモリブロックの前記各バンクに印加される」構成とすることは当業者が容易に想到し得た事項である。
　
［相違点２について］
　刊行物１の００１４段落に「この実施例の半導体メモリ装置は、従来と同様にロジック回路と半導体メモリマクロとを同一半導体チップ上に混載して形成されるものであるが、図１ではそのうちのメモリマクロ付近の構成のみを示している。」と記載されるように、刊行物発明はロジック回路と半導体メモリマクロとを同一半導体チップ上に混載したものであり、そこで用いられる「ロジック回路」は「半導体メモリマクロ」に連結されており、「半導体メモリマクロ」に適合した信号を発生していることは自明である。ここで、刊行物発明の「半導体メモリマクロ」及び「ロジック回路」は、本願発明の「メモリブロック」及び「論理ブロック」に相当する。
　そして、上記［相違点１、３及び５について］において検討したように、メモリブロックを、各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号によって独立して制御される構成とすることは当業者が容易に想到し得た事項であるが、そのような構成としたならば、メモリブロックに連結されるロジック回路についても、それに適合した信号を発生するようにすることは当業者ならば当然考慮する事項であるから、本願発明の如く、「前記メモリブロックに連結され、前記各バンクに対応するローアドレスストローブ信号、カラムアドレスストローブ信号及び、書込イネーブル信号を発生する論理ブロック」とすることは当業者が容易に想到し得た事項である。
　
［相違点４について］
　刊行物発明では、第１のサブメモリマクロ11はローアドレス入力１とカラムアドレス入力１を備えており、ローアドレスとカラムアドレスを分離して入力している。また、第２のサブメモリマクロ12についても、ローアドレス入力２とカラムアドレス入力２を備えており、ローアドレスとカラムアドレスを分離して入力している。
　そして上記［相違点２について］において検討したように、刊行物発明はロジック回路と半導体メモリマクロとを同一半導体チップ上に混載したものであり、ロジック回路を半導体メモリマクロに適合した信号を発生するように構成することは当業者であれば当然考慮する事項であるから、半導体メモリマクロ内の各サブメモリマクロがローアドレスとカラムアドレスを分離して入力する構成である刊行物発明において、本願発明の論理ブロックに対応するロジック回路を、本願発明の如く「前記メモリブロックのローアドレス及びカラムアドレスを分離して発生」する構成とすることは、当業者が容易になし得た事項である。
　
　したがって、本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。