(57)【特許請求の範囲】
【請求項１】
複数個のメモリセル、当該各メモリセルと電気的に接合する互いに直交して配列された複数本のビット線及びワード線、複数の容量コンタクト及び複数のビットコンタクトとから構成されている半導体装置に於て、前記ビット線は、前記容量コンタクトに近接しており、且つ前記容量コンタクトに挟まれた部分の断面積が、前記ビット線のその他の部分の断面積に比べて小さくなる様に構成されている事を特徴とする半導体装置。
【請求項２】
前記ビット線の、前記容量コンタクトに近接しており、且つ前記容量コンタクトに挟まれた部分の厚みが前記ビット線のその他の部分の厚みに比べて薄くなる様に構成されている事を特徴とする請求項１記載の半導体装置。
【請求項３】
前記ビット線は、互いに異なる材料で形成された少なくとも２種の配線層が積層されて形成されたものであって、前記ビット線の前記容量コンタクトに近接しており、且つ前記容量コンタクトに挟まれた部分の前記ビット線は、その内の１層のみで形成されている事を特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ビット線の内、前記ビット線の前記容量コンタクトに近接しており、且つ前記容量コンタクトに挟まれた部分の前記ビット線で、厚み或いは断面積がその他の前記ビット線部分の厚み或いは断面積よりも小さく構成される部分を構成する膜層は、低抵抗を示す材料で構成されるものである事を特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
前記半導体装置は、ＤＲＡＭである事を特徴とする請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
前記半導体装置は、ＣＯＢ構造を有するメモリセルを持つＤＲＡＭである事を特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に詳しくは、ＣＯＢ構造のメモリセルをもつＤＲＡＭにおいて、セル内ビット線と容量コンタクト間の寄生容量を低減することの出来る半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、ＤＲＡＭの様な多数のメモリセルを内蔵した半導体記憶装置に関しては、多数の技術が公開されて来ており、中でも、ＣＯＢ構造ＤＲＡＭメモリセル（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ−ｌｉｎｅ  ＤＲＡＭ）が注目されている。
【０００３】
当該ＣＯＢ構造ＤＲＡＭメモリセルの構成の一例を図６に示す。
当該図６は、後述する本発明に係る半導体装置に於ける平面図で図１のＡ−−Ａ’線から見た断面図である。
処で、係る従来のＣＯＢ構造ＤＲＡＭメモリセルの構造は、平面的に見ると、図１に示す様に、凸型形状の拡散層１５上にワード線５が周期的に配置している。
【０００４】
当該ワード線５間の、各拡散層１５の一部に１個ずつビットコンタクト８が配置されている。ビットコンタクト８の上にはワード線５に直交するようにビット線６が周期的に配置している。
ワード線５間、ビット線６間の、各拡散層１５には２個ずつ容量コンタクト７が配置されている。
【０００５】
各容量コンタクト７の上には、通常スタック電極、さらに容量プレート電極が配置しているが、ここでは図示していない。又各ビット線６は、図１のＡ−−Ａ’線とは直交する方向で見た断面に於いて、その両側に周期的に隣接配置した容量コンタクト７−１、７−２の間に配置している。
図１のＡ−−Ａ’線に対応する断面構造を図６に示す。ビット線６は第１の導電膜１２と第２の導電膜１１から成る積層膜１７で形成している。
【０００６】
第２の導電膜１１として金属シリサイド、第１の導電膜１２として、多結晶シリコンが使用される。当該ビット線６の配線膜厚は第１の導電膜１２と第２の導電膜１１の膜厚を足したものとなっており、この膜厚は全領域で均一である。
然しながら、係る従来の半導体記憶装置に於いては、セル内ビット線６と容量コンタクト７間の寄生容量が大きいことにより、ビット線容量（ＣＢ）が増えＣＢ／ＣＳが増加することでセル特性が悪化する。
【０００７】
また、セル内ビット線６と容量コンタクト７間の寄生容量が大きいことによって、ビット線６駆動時のセルノードに対する容量カップリングのノイズが増大しセル特性が不安定になる。
つまり、上記した構成を有するＣＯＢ型ＤＲＡＭでは高集積化によりメモリセルの縮小が進むと、セル内ビット線と容量コンタクトの間隔は非常に狭くなり、ビット線と容量コンタクト間の寄生容量が増大していくからである。
【０００８】
ビット線の対極となる導電層のうち最もビット線に近接しているのが容量コンタクトであり、ビット線と容量コンタクト間寄生容量のうち最も寄与の大きいのが略平行平板成分であることからビット線と容量コンタクトの間隔及びビット線と容量コンタクトの対向する面積は、ビット線容量に対する重要なパラメータとなっている。
【０００９】
メモリセルの縮小によりこの間隔が縮小することは避けられず、またビット線自体の薄膜化で容量コンタクトとの対向面積を低減することはビット線の高抵抗化を招いてしまう。
すなわち、高集積化によりビット線と容量コンタクト間の寄生容量が増大するのを避けられないからである。
【００１０】
又、特開平１０−２２４０２号公報には、ビット線に於ける各ビット線間の寄生容量を減少させる目的で、隣接するビット線を互いに異なる配線層に形成する技術が開示されており、又特開平９−３３１０３２号公報には、同様の目的で、２本のビット線対を設けると共に、当該各ビット線を折り返し状に形成し、一方のビット線対と他方のビット線の一つに接続する様にした技術が開示されているが、何れの場合でも構成が複雑になると同時に製造工程も大幅に増加すると言う問題が有った。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、簡易な構成によって、セル内ビット線と容量コンタクト間の寄生容量を低減することにより、効果的にビット線駆動時のセルノードに対する容量カップリングのノイズを低減し、それによってセル特性の安定性を高めることができる半導体装置を提供するものである。
【００１２】
【課題を解決するための手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。即ち、本発明に係る第１の態様としては、複数個のメモリセル、当該各メモリセルと電気的に接合する互いに直交して配列された複数本のビット線及びワード線、複数の容量コンタクト及び複数のビットコンタクトとから構成されている半導体装置に於て、前記ビット線は、前記容量コンタクトに近接しており、且つ前記容量コンタクトに挟まれた部分の断面積が、前記ビット線のその他の部分の断面積に比べて小さくなる様に構成されている半導体装置である。
【００１３】
【発明の実施の形態】
即ち、本発明に係る半導体装置は、上記した様な基本的な技術構成を採用しているものであって、特には、ＣＯＢ構造のメモリセルをもつＤＲＡＭにおいて、セル内ビット線と容量コンタクト間の寄生容量を低減することによりＣＢ及びＣＢ／ＣＳを低下させ、セル特性を改善する事が可能となる。
【００１４】
更には、本発明に係る上記構成の特徴は、セル内ビット線のうち容量コンタクトに隣接する部分の配線膜厚を局所的に薄くすることにある。
【００１５】
【実施例】
以下に、本発明に係る半導体装置の一具体例を図面を参照しながら詳細に説明する。
図１及び図２は、本発明に係る当該半導体装置２０の一具体例の構成を説明する図であり、図中、複数個のメモリセル２５、当該各メモリセル２５と電気的に接合する互いに直交して配列された複数本のビット線６及びワード線５、容量コンタクト７及びビットコンタクト８とから構成されている半導体装置２０に於て、当該ビット線６に於ける当該容量コンタクト７に近接している部分１０の断面積Ｓ１が、当該ビット線６のその他の部分１３の断面積Ｓ２に比べて小さくなる様に構成されている半導体装置２０が示されている。
【００１６】
つまり、本発明に於いては、図１の平面図に示す様に、Ｂ−Ｂ線に沿って配列されている容量コンタクトの内で互いに隣接して配置されている当該容量コンタクト７−１と７−２との間を当該Ｂ−Ｂ線と直交する方向に配置されているビット線６との微細な間隙部Ｗ１とＷ２に、問題となる寄生容量ｃ１、ｃ２が形成されるのであり、係る寄生容量ｃ１、ｃ２は、当該容量コンタクト７−１と７−２と対向する当該ビット線６の側面の面積によって決定されるものである。
【００１７】
従って、本発明に於いては、当該ビット線６を形成する際の当該ビット線６の長手方向と直交する方向に見た断面積を変化させる事によって、当該寄生容量の発生程度を調整する様にしたものである。
本発明に於けるより具体的な構成としては、例えば、図２において、当該ビット線６の当該容量コンタクト７−１と７−２に近接する部分１２の厚みｈ１が、当該ビット線６のその他の部分１３の厚みｈ２に比べて薄くなる様に構成されている事が望ましい。
【００１８】
更に本発明に於いては、当該ビット線６は、互いに異なる材料で形成された少なくとも２種の配線層１２、１１が積層されて形成されたものであって、当該ビット線６の当該容量コンタクト７−１と７−２に近接する部分１０の当該ビット線６は、その内の１層１２又は１１のみで形成されており、当該ビット線６のその他の部分１３では、上記した２層の配線層１２、１１によって構成されているものである。
【００１９】
又、本発明に於いては、当該ビット線６の内、当該ビット線６の当該容量コンタクトに近接する部分１０の当該ビット線６で、厚み或いは断面積がその他の当該ビット線部分１３の厚み或いは断面積よりも小さく構成される部分１０を構成する膜層は、低抵抗を示す材料で構成されるものである事が望ましく、例えば金属シリサイドで構成されている事が望ましい。
【００２０】
本発明に係る当該半導体装置２０は、例えばＤＲＡＭの様な半導体記憶装置である事が好ましく、又当該半導体装置２０は、ＣＯＢ構造を有するメモリセルを持つＤＲＡＭである事が特に望ましい。
次に、本発明に係る上記した構成を有する半導体装置２０に関するより詳細な具体例を図面を参照しながら説明する。
【００２１】
即ち、本発明に係る半導体装置２０の平面図を示す図１とそのＡ−Ａ’線で見た断面図である図２を参照すると、本発明に於ける当該半導体装置２０に於いては、図１に示すように、凸型形状の拡散層２５上にワード線５が周期的に配置している。
当該各拡散層２５に於ける、当該ワード線５間に相当する位置に１個ずつビットコンタクト８が配置されている。当該ビットコンタクト８の上にはワード線５に直交するようにビット線６が周期的に配置されている。
【００２２】
当該ワード線５間、当該ビット線６間の、各拡散層２５には、図示の様に２個ずつ容量コンタクト７（７−１と７−２）が配置されている。
各容量コンタクト７の上にはスタック電極、さらに容量プレート電極が配置しているが、ここでは図示していない。
当該各ビット線６は、Ｂ−Ｂ線に沿って周期的に隣接配置されている容量コンタクト７−１と７−２の間に、当該Ｂ−Ｂ線とは直交する方向に延在している。
【００２３】
一方、当該容量コンタクト７の間にあるビット線６は、他と比べて局所的に膜厚が薄くなっている。
この断面構造を図２に示す。当該ビット線６は第１の導電膜１２と第２の導電膜１１から成る積層体１７で構成されているが、容量コンタクト７付近では、第１の導電膜１２は無く、ビット線６は第２の導電膜１１のみから成っている。
【００２４】
従って、ビット線６としての膜厚ｈは容量コンタクト７近傍で薄くなっている。
図２ではスタック容量部分は省略している。導電膜の材料としては、第２の導電膜１１として金属シリサイド、第１の導電膜１２として金属シリサイドまたは多結晶シリコン等が使用可能である。
【００２５】
次に、上記した本発明に係る半導体装置２０を製造する為の製造プロセスについて説明する。
図４は、本発明に係る当該半導体装置２０の製造方法の一工程に於ける断面形状を示す断面図であり、図１のＡ−Ａ’断面に対応している。
図３は、図４の工程に対応した平面図であって、図３中の容量コンタクト７は位置関係をわかりやすくするために、予定されている当該容量コンタクト７の開口部を描かれたものであって、実際にはこの工程においては配置されない。
【００２６】
図４に示すように、シリコン基板１上にＰウェル２を形成し、更に当該Ｐウェル２表面に素子分離絶縁膜４を形成した後、ゲート酸化膜（図示せず）とゲート電極となるワード線５を形成する。
続いて、ソース・ドレインとなるＮ型拡散層３を形成した後、層間絶縁膜９を堆積し当該層間絶縁膜９内に導電膜で埋設したビットコンタクト８を設ける。
【００２７】
次に、第１の導電膜１２を堆積し、図３の開口パターンＡに対応したフォトレジスト２１を使用したパターンをマスクに第１の導電膜１２をエッチングする。ここで、第１の導電膜１２としては不純物ドープした多結晶シリコン膜や金属シリサイド膜等を使用する。また、図３の開口パターンＡは、開口パターンＢのようにビット線６に直交する方向に一体となったパターンでも代用できる。
【００２８】
続いて、図２に示すように、フォトレジスト２１を除去した後に第１の導電膜１２のパターン上に第２の導電膜１１を堆積した後、第２の導電膜１１と第１の導電膜１２を同時にパターニングしてビット線６を形成する。
次に、全面に層間絶縁膜９’を堆積して容量コンタクト７を設ける。以降、容量コンタクト７に接続してスタック電極さらに容量プレート電極を形成していくが、ここではその工程の説明は省略する。
【００２９】
本発明の製造工程は、第１の導電膜１２を堆積する工程、パターニングにより容量コンタクト７近傍の第１の導電膜１２を除く工程、次に第２の導電膜１１を堆積する工程、パターニングにより第２の導電膜１１と第１の導電膜１２をエッチングしてビット線６を形成する工程から成っている。
即ち、本発明に係る当該半導体装置の製造方法としては、複数個のメモリセル、当該各メモリセルと電気的に接合する互いに直交して配列された複数本のビット線及びワード線、容量コンタクト及びビットコンタクトとから構成されている半導体装置を製造するに際し、当該容量コンタクトに近接している当該ビット線部分の断面積を、当該ビット線のその他の部分の断面積に比べて小さく形成する工程を含んでいる。
【００３１】
図５に本発明に係る半導体装置２０の他の具体例であるＣＯＢ構造ＤＲＡＭメモリセルの平面図を示す。
即ち、図１ではメモリセルは１／２ピッチ（セルレイアウトの周期がビット線２本分）で配置しているが、図５では１／４ピッチ（セルレイアウトの周期がビット線２本分）で配置している。
【００３２】
この具体例においても容量コンタクトに隣接するビット線に膜厚の薄い部分を形成することでビット線と容量コンタクト間の寄生容量を低減しセル特性を改善することができる。すなわち、本発明はメモリセルのレイアウト周期に依らず同様の効果を得ることができる。
【００３３】
【発明の効果】
本発明に係る当該半導体装置２０は、上記した様な技術構成を採用しているので、セル内のビット線６と容量コンタクト７間の寄生容量ｃ１、ｃ２を低減することにより、ＣＢ／ＣＳを低下させセル特性を改善することができる。
又、セル内のビット線６と容量コンタクト７間の寄生容量を低減することにより、ビット線６の駆動時のセルノードに対する容量カップリングのノイズを低減しセル特性の安定性を高めることができる。
【００３４】
つまり、本発明に於いては、セル内ビット線６のうち容量コンタクト７に隣接する部分１２の配線膜厚ｈ１を局所的に薄くすることにより、ビット線６と容量コンタクト７間寄生容量ｃ１、ｃ２のうち最も寄与の大きい略平行平板成分の容量面積を低減したからである。
これは、配線膜厚を局所的に薄くするためにビット線を第１の導電膜１２と第２の導電膜１１の積層構造とし局所的に第１の導電膜１２を除いたことによる。従って、単純に配線膜厚を薄くした場合よりも配線抵抗の増大が少ない。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体装置の一具体例の構成を示す平面図である。
【図２】図２は、本発明に係る図１に示す具体例のＡ−Ａ’線で見た断面図である。
【図３】図３は、本発明に係る半導体装置の一具体例に於ける製造工程途中の状態を示す平面図である。
【図４】図４は、図３に於ける本発明の具体例のＡ−Ａ’線で見た断面図である。
【図５】図５は、本発明に係る半導体装置の他の具体例の構成を示す平面図である。
【図６】図６は、従来の半導体装置の具体例を示す断面図である。
【符号の説明】
１…基板
２…Ｐウェル
３…拡散層
４…素子分離絶縁膜
５…ワード線
６…ビット線
７…容量コンタクト
８…ビットコンタクト
９、９’…層間絶縁膜
１０…容量コンタクトに近接する部分
１１…第２の配線層
１２…第１の配線層
１３…その他の部分
１５…拡散層
１７…積層膜
２０…半導体装置
２１…フォトレジスト
２５…メモリセル
【図１】
0003591325.tif 000002
【図２】
0003591325.tif 000003
【図３】
0003591325.tif 000004
【図４】
0003591325.tif 000005
【図５】
0003591325.tif 000006
【図６】
0003591325.tif 000007