(57)【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１の入力端子と第２の入力端子と出力端子を備えるラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第１の入力に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。
【請求項２】
絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が前記第１のＮＡＮＤ回路の一つの入力端子に接続され、前記第２のＮＡＮＤ回路の出力が前記第１のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記ラッチ回路の第２の入力端子が第３のインバータを介して前記第２のＮＡＮＤ回路のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力が前記第２のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。
【請求項３】
絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＯＲ回路と第２のＮＯＲ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が第３のインバータを介して前記第１のＮＯＲ回路の一つの入力端子に接続され、前記第２のＮＯＲ回路の出力が前記第１のＮＯＲ回路の他のひとつの入力端子に接続され、前記ラッチ回路の前記第２の入力端子が前記第２のＮＯＲ回路のひとつの入力端子に接続され、前記第１のＮＯＲ回路の出力が前記第２のＮＯＲ回路の他のひとつの入力端子に接続され、前記第２のＮＯＲ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とする高ヒステリシス幅入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴをもちいた半導体集積回路装置において、入力信号のノイズによる誤動作や不安定さを除去するために入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際にロジックレベルにヒステリシスを設けた入力回路において、低電圧の電源の場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。
【０００２】
【従来の技術】
従来のヒステリシスを有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数βＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数βＮの比を２種設け、該２種のβＰとβＮの比を前の状態によって変える回路構成をとっていた。例えば図７は入力信号が入力したインバータ回路を２個設け、その内の１個を前の状態を記憶した信号によってオン（ＯＮ）、オフ（ＯＦＦ）することによりβＰとβＮの比を変えロジックレベルを変化させることにより、前の状態によってロジックレベルに差をつけていた。つまりヒステリシスを作り出していた。また、図６は別の回路例であり、特開昭５８−１８２９１４号公報に示されたものであるが、この回路もβ比の差によるインバータ回路としてのロジックレベルの差を利用してヒステリシスを作り出していた。
【０００３】
【発明が解決しようとする課題】
さて、前述した従来のヒステリシスを有する入力回路は等価回路としてインバータ回路であるが、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβＰ、βＮとし、またスレッショルド電圧をそれぞれＶＴＰ、ＶＴＮとする。また電源電圧ＶＤＤ、基準の接地電位０、ロジックレベルをＶＧＬとすると、
このとき、
１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＝１／２・βＮ（ＶＧＬ−ＶＴＮ）２が成立ち、ロックレベルＶＧＬは
ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・ＶＴＮ｝／｛１＋（βＮ／βＰ）１／２｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を変えて、
（βＮ／βＰ）を０から無限大まで変えればロジックレベルが変わるので、
ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ
の範囲に限定され、高い方のロジックレベルＶＩＨは（βＮ／βＰ）が０のときで
ＶＩＨ＝ＶＤＤ−ＶＴＰ
となり、また低い方のロジックレベルＶＩＬは（βＮ／βＰ）が無限大のときでＶＩＬ＝ＶＴＮ
である。したがってヒステリシス幅ＶＷＨＬは
ＶＷＨＬ＝ＶＤＤ−ＶＴＰ−ＶＴＮ
となる。ただし、（βＮ／βＰ）を０や無限大にすることは実態として不可であるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧ＶＤＤが低い電圧、例えば１．５Ｖ程度になるとＶＴＰやＶＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。したがって従来のヒステリシスを有する入力回路は低電圧ではヒステリシス幅が大きくとれないという問題点があった。
【０００４】
また、（βＮ／βＰ）を変えるためにＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要があるため大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。
【０００５】
そこで本発明はこのような問題点を解決するもので、その目的とするところは低電圧においても比較的に大きなヒステリシス幅を有する入力回路を提供することである。
【０００６】
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項３に記載の各発明は、以下の様に構成した。
すなわち請求項１に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１の入力端子と第２の入力端子と出力端子を備えるラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第１の入力に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
請求項２に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が前記第１のＮＡＮＤ回路の一つの入力端子に接続され、前記第２のＮＡＮＤ回路の出力が前記第１のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記ラッチ回路の第２の入力端子が第３のインバータを介して前記第２のＮＡＮＤ回路のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力が前記第２のＮＡＮＤ回路の他のひとつの入力端子に接続され、前記第１のＮＡＮＤ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の前記第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
請求項３に記載の発明は、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高ヒステリシス幅入力回路において、
ソース電極が正極の第１の電源に接続された第１のＰ型ＭＯＳＦＥＴとソース電極が負極の第２の電源に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ前記第１のＰ型ＭＯＳＦＥＴと前記第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が前記第１の電源に接続された第２のＰ型ＭＯＳＦＥＴとソース電極が前記第２の電源に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ前記第２のＰ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴのそれぞれのゲート電極は互いに接続され、かつそれぞれのドレイン電極も互いに接続された構成による第２のインバータ回路と、
ソース電極が前記第１の電源に接続され、ドレイン電極は前記第１のインバータ回路の前記第１のＰ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型ＭＯＳＦＥＴと、
ソース電極が前記第２の電源に接続され、ドレイン電極は前記第２のインバータ回路の前記第２のＮ型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型ＭＯＳＦＥＴと、
第１のＮＯＲ回路と第２のＮＯＲ回路と第３のインバータからなるラッチ回路であって、前記ラッチ回路の第１の入力端子が第３のインバータを介して前記第１のＮＯＲ回路の一つの入力端子に接続され、前記第２のＮＯＲ回路の出力が前記第１のＮＯＲ回路の他のひとつの入力端子に接続され、前記ラッチ回路の前記第２の入力端子が前記第２のＮＯＲ回路のひとつの入力端子に接続され、前記第１のＮＯＲ回路の出力が前記第２のＮＯＲ回路の他のひとつの入力端子に接続され、前記第２のＮＯＲ回路の出力端子が前記ラッチ回路の出力端子である前記ラッチ回路とを、
有し、
前記第1のインバータの入力が前記第2のインバータの入力に接続され、前記第３のＰ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第１の入力端子に接続され、前記第３のＮ型ＭＯＳＦＥＴのドレインが前記ラッチ回路の第２の入力端子に接続され、前記第３のＰ型ＭＯＳＦＥＴのゲートと前記第３のＮ型ＭＯＳＦＥＴのゲートが前記ラッチ回路の前記出力端子に接続されていることを特徴とするものである。
【０００８】
【作用】
本発明の上記の構成によれば、ロジックレベルは入力信号によってのみ制御されるインバータ回路の（βＮ／βＰ）比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるＭＯＳＦＥＴとの総合効果によって決定されので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルの設定の自由度の範囲が増す。またＰ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、（βＮ／βＰ）の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。またラッチ回路を設けたことにより、ヒステリシスを持たせられると同時に過渡状態による不安定さが少なくなる。また（βＮ／βＰ）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する。
【０００９】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の高ヒステリシス幅入力回路の第１の実施例を示す回路図である。図１において１１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶＤＤに接続されている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路１３を構成している。
【００１０】
また１５はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶＤＤに接続されている。１６はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されインバータ回路１７を構成している。２１、２２はＮＡＮＤ回路（非論理積回路）である。
【００１１】
ＮＡＮＤ回路２１の出力はＮＡＮＤ回路２２の第２ゲートに入力し、ＮＡＮＤ回路２２の出力はＮＡＮＤ回路２１の第２ゲートに入力している。また、インバータ回路１３の出力はＮＡＮＤ回路２１の第１ゲートに入力している。２３はインバータ回路である。インバータ回路１７の出力はインバータ回路２３のゲートに入力し、インバータ回路２３の出力はＮＡＮＤ回路２２の第１ゲートに入力している。ＮＡＮＤ回路２１、２２およびインバータ回路２３によって図の破線２０に囲まれたラッチ回路を構成している。ラッチ回路の出力端子１９はＮＡＮＤ回路２１の出力に接続されている。１４はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶＤＤに接続され、ドレイン電極はインバータ回路１３の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出力に接続されている。１８はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接続され、ドレイン電極はインバータ回路１７の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出力に接続されている。インバータ回路１３とインバータ回路１７のそれぞれの入力は互いに接続され、入力回路としての入力信号端子１０となっている。
【００１２】
さて、入力信号端子１０が初め低電位であるとする。このときラッチ回路２０の出力１９は低電位であり、Ｐ型ＭＯＳＦＥＴ１４はオン（ＯＮ）、Ｎ型ＭＯＳＦＥＴ１８はオフ（ＯＦＦ）している。つぎに入力信号１０の電位が除々に高くなっていくと、まずインバータ回路１７の出力が高電位から低電位に変わるがＮＡＮＤ回路２１の出力は低電位であるのでラッチ回路２０としての出力は変化しない。そして更に入力信号１０の電位が高くなって行き、Ｎ型ＭＯＳＦＥＴ１２の駆動能力がＰ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４の駆動能力の合計を上回ったとき、インバータ回路１３の出力は高電位から低電位に変わり、ラッチ回路２０の出力１９は低電位から高電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオフし、またＮ型ＭＯＳＦＥＴ１８がオンする。この結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジックレベルは変化するとともに、インバータ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジックレベルも変化する。さて、つぎに入力信号１０の電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１８がオンしているため、まずインバータ回路１３の出力が低電位から高電位に変わるがＮＡＮＤ回路２２の出力は低電位であるのでラッチ回路２０としての出力は変化しない。そして更に入力信号１０の電位が低くくなって行き、Ｐ型ＭＯＳＦＥＴ１５の駆動能力がＮ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１８の駆動能力の合計を上回ったとき、インバータ回路１７の出力は低電位から高電位に変わり、ラッチ回路２０の出力１９は高電位から低電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオンし、またＮ型ＭＯＳＦＥＴ１８がオフする。この結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジックレベルは再度変化するとともに、インバータ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジックレベルも再び変化する。このＰ型ＭＯＳＦＥＴ１４とＮ型ＭＯＳＦＥＴ１８のオン、オフによる相違分がヒステリシスを生じる要因である。
【００１３】
さて、Ｐ型ＭＯＳＦＥＴ１１、１４とＮ型ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβＰ１、βＰ２、βＮとし、またそれぞれのスレッショルド電圧をＶＴＰ、ＶＴＰ、ＶＴＮとし、Ｐ型ＭＯＳＦＥＴ１４がオンしているときの、Ｐ型ＭＯＳＦＥＴ１４とインバータ回路１３によるロジックレベルＶＧＬは
１／２・βＰ１（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＋１／２・βＰ２（ＶＤＤ−ＶＴＰ）２
＝１／２・βＮ（ＶＧＬ−ＶＴＮ）２
が成立ち、ロックレベルＶＧＬ（ＶＩＨ）は分かりやすさの観点からまず、ＶＤＤが低電圧、βＰ１≪βＰ２等の仮定を入れると
ＶＩＨ≒ＶＴＮ＋（βＰ２／βＮ）１／２・（ＶＤＤ−ＶＴＰ）
となる。ここで（βＰ２／βＮ）の値を０から無限大まで変化させると
ＶＴＮ≦ＶＩＮ≦∞
の電源電位を越えての範囲まで設定できることが解る。また、このとき仮に
（βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（ＶＤＤ−ＶＴＰ）
に設定すると
ＶＩＨ≒ＶＤＤ
となり、前述したインバータ回路のＶＩＨの上限が（ＶＤＤ−ＶＴＰ）までしかないのに比較して広がったことが解る。また
（βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（ＶＤＤ−ＶＴＰ）
の設定も容易にできるものであり、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００１４】
さて、Ｎ型ＭＯＳＦＥＴ１６、１８とＰ型ＭＯＳＦＥＴ１５のそれぞれのコンダクタンス定数をβＮ１、βＮ２、βＰとし、またそれぞれのスレッショルド電圧をＶＴＮ、ＶＴＮ、ＶＴＰとし、Ｎ型ＭＯＳＦＥＴ１８がオンしているときの、Ｎ型ＭＯＳＦＥＴ１８とインバータ回路１７によるロジックレベルＶＧＬは
１／２・βＮ１（ＶＧＬ−ＶＴＮ）２＋１／２・βＮ２（ＶＤＤ−ＶＴＮ）２
＝１／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２
が成立ち、ロックレベルＶＧＬ（ＶＩＬ）は分かりやすさの観点からまず、ＶＤＤが低電圧、βＮ１≪βＮ２等の仮定を入れると
ＶＩＬ≒ＶＤＤ−ＶＴＰ−（βＮ２／βＰ）１／２・（ＶＤＤ−ＶＴＮ）
となる。ここで（βＰ２／βＮ）の値を０から無限大まで変化させると
−∞≦ＶＩＬ≦ＶＤＤ−ＶＴＰ
の電源電位を越えての範囲まで設定できることが解る。また、このとき仮に
（βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（ＶＤＤ−ＶＩＮ）
に設定すると
ＶＩＬ≒０
となり、前述したインバータ回路のＶＩＨの下限がＶＴＮまでしかないのに比較して広がったことが解る。また
（βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（ＶＤＤ−ＶＴＮ）
の設定も容易にできるものであり、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００１５】
以上のＶＩＨ，ＶＩＬをラッチ回路によって使いわければ
−∞≦ＶＧＬ≦＋∞
まで原理的には設定可能である。そこまで範囲を広げなくとも前述した自然な条件設定によって
０≦ＶＧＬ≦＋ＶＤＤ
が容易に可能となる。これは従来のインバータ回路の切り替えによる
ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ
に比較すると範囲が大きく広がり、ヒステリシス幅が大きくとれることが解る。またこの効果は低電圧の際に大きい。なお、以上の様子を図示したのが図３である。
【００１６】
さて、図１のラッチ回路は単なる一例であり、別のラッチ回路の例を図２に示す。
【００１７】
また、図１の実施例のとき解り易さのために
βＰ１≪βＰ２やβＮ１≪βＮ２
の仮定を設けたが、これらの仮定は必ずしも必要はない。
【００１８】
【発明の効果】
以上、述べたように本発明によれば、低電圧においてもヒステリシス幅の大きなヒステリシス入力回路が提供できるという効果がある。
【００１９】
したがって、低電圧においてもノイズに強いヒステリシス入力回路が提供できるという効果がある。
【００２０】
また、Ｐ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、ＶＩＨ、ＶＩＬの設定が設計上、容易であり、かつ製造上の変動も安定するという効果がある。
【００２１】
また、Ｐ型ＭＯＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路とラッチ回路を設けることにより、過渡状態においても不安定さの少ないヒステリシス回路を提供できるという効果がある。
【００２２】
また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状比に無理がないので妥当なチップ面積と応答性で具現化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の中に用いるラッチ回路の第２の実施例を示す回路図である。
【図３】本発明の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図４】従来の回路のヒステリシスを持つ様子を図示した電気特性図である。
【図５】本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図である。
【図６】従来回路の例を示す回路図である。
【図７】従来回路の例を示す回路図である。
【符号の説明】
１０・・・入力信号端子
１１、１４、１５・・・Ｐ型ＭＯＳＦＥＴ
１２、１６、１８・・・Ｎ型ＭＯＳＦＥＴ
１３、１７、２３・・・インバータ回路
１９・・・出力端子
２０・・・ラッチ回路
２１、２２・・・ＮＡＮＤ回路
【図１】
0003550954.tif 000002
【図２】
0003550954.tif 000003
【図３】
0003550954.tif 000004
【図４】
0003550954.tif 000005
【図５】
0003550954.tif 000006
【図６】
0003550954.tif 000007
【図７】
0003550954.tif 000008