(57)【特許請求の範囲】
【請求項１】
ＬおよびＮはＬ≦Ｎなる二つの整数であり、Ｌ段と同期したセルを受け取る２N 個の入力端とルーティング・ビット発生器（４２）とを備えた少くとも一つの逆オメガ・ネットワーク（２４；２５；２８）を有する非同期転送モード・データ・セル・ルーティング装置であって、
前記ルーティング・ビット発生器は、
シリアル・シフト・モードと各々がネットワークの２N 個の入力端の一つに割り当てられたセルが自由セルであるか占有セルであるかをか示す２N 個の状態ビット（ＣＡ（０），…，ＣＡ（２N −１））を受け取るパラレル転送モードとを有する２N ビットの状態レジスタ（ＳＲＥ）と、
シリアル・シフト・モードにおいて状態レジスタのシリアル出力端（ＳＳＥ）から得られる状態ビット（ＦＣＡ；ＣＡ）が占有セルを示す場合に１単位だけインクリメントするＬビットの第１のカウンタ（４７）と、
シリアル・シフト・モードにおいて状態レジスタのシリアル出力端（ＳＳＥ）から得られる状態ビット（ＦＣＡ；ＣＡ）が自由セルを示す場合に１単位だけデクリメントするＬビットの第２のカウンタ（４８）と、
シリアル・シフト・モードおよびパラレル転送モードを備え、１≦ｉ≦Ｌである場合にパラレル転送モードにおいて（ｉ＋１）番目のアドレッシング・レジスタがｉ番目のアドレッシング・レジスタの内容を受け取るようカスケード接続された各々２N ビットのＬ個のアドレッシング・レジスタ（ＳＲ０，ＳＲ１，…）と、
各々Ｌ個のアドレッシング・レジスタのシリアル入力端（ＥＳ０，ＥＳ１，…）にアドレスされたＬ個の出力端ビット、Ｌビットの第１のカウンタ（４７）の出力端に接続され、シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビット（ＦＣＡ；ＣＡ）が占有セルを示す場合に選択される第１のＬビット入力端、およびＬビットの第２のカウンタ（４８）の出力端に接続され、シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビット（ＦＣＡ；ＣＡ）が自由セルを示す場合に選択される第２のＬビット入力端を有するマルチプレクサ（５０）と
からなり、
さらに、パラレル転送モードにおいてネットワークの各入力端にアドレスされた各セルの先頭にＬ番目のアドレッシング・レジスタの一つから連続的に受け取るＬ個のアドレス・ビット（ｂ（０），ｂ（１），…）からなるルーティング・ビットを挿入するために、Ｌ番目のアドレッシング・レジスタ（ＳＲ０）から２N 個のアドレス・ビットのＬセットを連続的に受け取るルーティング・ビット挿入手段（４０）を備えた
ことを特徴とする非同期転送モード・データ・セル・ルーティング装置。
【請求項２】
２N×１のマルチプレクサとして作用し、Ｌ＝Ｎで特徴付けられ、フィードバック・ライン（４６）が状態レジスタ（ＳＲＥ）のシリアル出力端（ＳＳＥ）を直接的にそのシリアル入力端（ＥＳＥ）に接続し、パラレル転送モードにおいて第１のアドレッシング・レジスタ（ＳＲ４）が状態レジスタの内容を受け取るよう状態レジスタがＮ個のアドレッシング・レジスタ（ＳＲ０〜ＳＲ４）にカスケード接続され、ルーティング・ビット挿入手段（４０）が２N個のアドレス・ビットのＮセットの後にＮ番目のアドレッシング・レジスタ（ＳＲ０）から２N 個の状態ビットを受け取り、各セルの先頭およびＮ個のアドレス・ビットの後に挿入順に整列し、このセルに対応する状態ビット（ＣＡ）とし、逆オメガ・ネットワーク（Ｒ０〜Ｒ７）の２N 個の出力端（Ｓ（０），Ｓ（１），…）の各々が、このセルの先頭に挿入された状態ビットが占有セルを示す場合にだけセルのデータの書き込みが行われるよう出力キュー（Ｆ（０），Ｆ（１），…）に接続され、２N 個のキューが巡回的に出力端（７０）へ読み出されること
を特徴とする請求項１記載の非同期転送モード・データ・セル・ルーティング装置。
【請求項３】
Ｌ＜Ｎで特徴付けられ、逆オメガ・ネットワーク（２５；２８）のＬ段にＮ−Ｌ個の連続した集結段（２６；２９，３０，３１）が後続し、１≦ｋ≦Ｎ−Ｌのときに２つの入力端（３３）を備えた２N-k 個のＯＲゲートを有するｋ番目の集結段が各々前段の２つの連続的な出力端に接続され、
フィードバック・ライン（４５）が、状態レジスタ（ＳＲＥ）のシリアル出力端（ＳＳＥ）をそのシリアル入力端（ＥＳＥ）に接続し、このフィードバック・ラインは、状態レジスタによる２N 個の状態ビットを並列の１セットとする受け取り以前に転送された占有セルを示す情報ビットの数が２N を超過しない間に、シリアル・シフト・モードで状態レジスタのシリアル出力端から供給される状態ビットを状態レジスタのシリアル入力端に転送し、かつ状態ビットの前記数が２L を越えたとき、自由セルを表す状態ビット値を状態レジスタのシリアル入力端に転送するための抽出手段（５８，５９）を有し、
状態レジスタ（ＳＲＥ）が、第１のアドレッシング・レジスタ（ＳＲ３）がパラレル転送モードで状態レジスタの内容を受け取るようＬ個のアドレッシング・レジスタ（ＳＲ０〜ＳＲ３）にカスケード接続され、
ルーティング・ビット挿入手段（４０）が、Ｌ番目のアドレッシング・レジスタから、２N 個のアドレス・ビットのＬセットの後で、抽出手段によって抽出された２N 個の状態ビットのセットを受け取り、抽出された状態ビット（ＦＣＡ）が自由セルを示すために各セルの情報ビットをゼロに合わせるよう配列される
ことを特徴とする請求項１記載の非同期転送モード・データ・セル・ルーティング装置。
【請求項４】
２N×１のマルチプレクサとして作用し、
ルーティング・ビット挿入手段（４０）が、各セルの先頭およびＬ個のアドレス・ビットの後に、そのセルに対応する抽出された状態ビット（ＦＣＡ）を挿入するために配列され、
Ｎ−Ｌ番目の集結段の２L 個の出力端が各々、このセルの先頭に挿入された状態ビットが占有セルを示す場合にだけセルのデータの書き込みが行われるよう出力キュー（Ｆ（０），…，Ｆ（２L−１））に接続され、２N 個のキューが巡回的に出力端（７０）へ読み出される
ことを特徴とする請求項３記載の非同期転送モード・データ・セル・ルーティング装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、非同期転送モード（ＡＴＭ）での通信の分野に関し、特に、ＡＴＭ型でのバイナリ・データ・パケット（あるいはセル）・スイッチでの逆オメガ・ネットワークの使用に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
ＡＴＭ技術は、音声やビデオ・データ、コンピュータ・データ、その他のデータを表すセルによってデータが運ばれる広帯域統合サービス・ネットワークについて考慮されている。ここでは、「セルの情報ビット」は、ユーザ情報を表すビットとネットワーク情報（ＡＴＭセルのヘッダ）を表すビットとの両方を意味すると理解される。
【０００３】
２Ｎ  個の入力端およびＬ段（Ｌ≦Ｎ）からなる逆オメガ・ネットワークは、バイナリ・スイッチング要素からなる２Ｎ−１  行Ｌ列のマトリックスから構成され、バイナリ・スイッチング要素は以下のルール（各列の入力端と出力端のボトムからトップへｉ＝０〜ｉ＝２Ｎ−１  で番号付ける）に従って相互接続された２つの入力端と２つの出力端を有する。
【０００４】
・０列の２Ｎ  個の入力端は、２Ｎ  オーダーの入力を構成する。
・列Ｊ−１の出力端ｉは、列ｊの入力端Ｒｒｏｔ（ｉ）に接続される。ただし、０≦ｉ≦２Ｎ−１かつ１≦ｊ≦Ｌ−１。
・列Ｌ−１の出力端ｉは、ネットワークの出力端Ｒｒｏｔ（ｉ）を構成する。
ただし、０≦ｉ≦２Ｎ−１。
【０００５】
０と２Ｎ  −１間のｉは、Ｎビットで２進表記され、表記Ｒｒｏｔ（ｉ）は０と２Ｎ  −１間の上記数（ｉを表すＮビットに対応する２進表現）を使用し、右への円順列を示す。例えば、Ｎ＝５かつｉ＝２５＝［１１００１］２  の場合、Ｒｒｏｔ（ｉ）＝［１１１００］２  ＝２８となる。逆オメガ・ネットワークの各段は、２Ｎ−１  バイナリ・スイッチング要素の列と、次の列に向けて配置された相互連結パターンから成る。
【０００６】
バイナリ・スイッチングをしている要素１５は、図１のダイヤグラムに例示されている。下位の入力端ＩＮ０と上位の入力端ＩＮ１は、各々２つの各自のＡＮＤゲート１６，１７と１８，１９の入力端に接続される。ＯＲゲート２０は、それぞれＡＮＤゲート１６と１８の出力端に接続された２つの入力端と、要素１５の下位の出力ＳＳ０を構成する出力端を有する。ＯＲゲート２１は、それぞれＡＮＤゲート１７と１９の出力端に接続された２つの入力端と、要素１５の上位の出力ＳＳ１を構成する出力端を有する。
【０００７】
要素１５は、さらに、クロック信号Ｈｇが入力端され、Ｄ入力端が要素１５の上位の入力端ＩＮ１に接続されるＤフリップフロップ２２を包含する。ＡＮＤゲート１６と１９の第２の入力端は、それぞれフリップフロップ２２のＱ出力端に接続され、ＡＮＤゲート１７と１８の第２の入力端は、それぞれフリップフロップ２２の反転出力端ｉに接続される。
【０００８】
例として、図２は３２個の入力端と図１で示されたタイプのバイナリ・スイッチングをしている要素１５から成る５つの段（Ｎ＝Ｌ＝Ｓ）を有する逆オメガ・ネットワーク２４から構成されるスイッチング・ファブリック（構造）を示す。図３は、３２個の入力端と４つの段（Ｎ＝５，Ｌ＝４）を備え、集結段２６で補われてなる逆オメガ・ネットワーク２５を有するスイッチング・ファブリックを示す。図４は、３２個の入力端と２つの段（Ｎ＝５，Ｌ＝２）を備え、３つの連続した集結段２９，３０および３１で補われた逆オメガ・ネットワーク２８を有するスイッチング・ファブリックを示す。
【０００９】
図３と４の構造において、Ｎ−Ｌ個連続した集結段が各々２／１（総体的な構造は２Ｎ  個の入力端と２Ｌ  個の出力端）の集結比率をそれぞれ有し、ｋ段目の集結段は、列状に整理された２Ｎ−ｋ  のＯＲゲート３３から成る。各ＯＲゲート３３は、それぞれ前段（集結段あるいは逆オメガ・ネットワークの最後の段）の２つの連続的な出力端に接続された２つの入力端を有する。換言すれば、２つの入力端が前段の出力端２ｉおよび２ｉ＋１に接続されるＯＲゲート３３によって、ｋ番目の集結段（１≦ｋ≦Ｎ−Ｌおよび０≦ｉ≦２Ｎ−ｋ  −１）の出力端ｉが、提供される。
【００１０】
図２または３または４で図示されたタイプのファブリックの入力端に達している各データ・セルは、セルをｂ（ｊ）＝１の場合に上位の出力端ＳＳ１へ、ｂ（ｊ）＝０の場合に下位の出力端ＳＳ０へルーティングすることによって、少くともＬビットのヘッダ（逆オメガ・ネットワークの列ｊのバイナリ・スイッチング要素でスイッチングを制御するためのヘッダの（ｊ＋１）番目のビットｂ（ｊ）、ただし、０≦Ｊ≦Ｌ−１）を有する。
【００１１】
このスイッチングは、セルの転送の間だけビットｂ（ｊ）のフリップフロップ２２への記憶を許容するよう調整されたクロック信号Ｈｇを列ｊの要素１５へ送ることによって成し遂げられる。したがって、２つのセルが同時に全く同じルーティング・ビットｂ（ｊ）を有する２つの入力端ＩＮ０およびＩＮ１に達するならば、競合がバイナリ・スイッチング要素１５で起こる虞れがある。
【００１２】
種々のセルのために前述の方法で前述の競合が発生するのを避けるためには、ルーティング・ビットｂ（ｊ）を生成することが望ましい。
逆オメガ・ネットワークは、セルフ・ルーティングの性質を有する。このことは、図２においてＮ＝Ｌの場合、各セルのヘッダの範囲内で包含され、かつ列の逆順で捉えられるルーティング・ビットｂ（Ｎ−１）．．．ｂ（１），ｂ（０）が、出力端アドレスのバイナリ表現であること、すなわち、セルがルーティングされる逆オメガ・ネットワークの出力端の数であることを表す。
【００１３】
このセルフ・ルーティング特性は、Ｌ＜Ｎかつ逆オメガ・ネットワークの第Ｌ段が図３および４に示されたようにＮ−Ｌの集結段に後続するというケースに一般化可能である。Ｌのルーティング・ビットｂ（Ｌ−１）、…、ｂ（０）は同様に出力端アドレス、すなわちセルがルーティングされる総体的なファブリックの出力端の数のバイナリ表現である。
【００１４】
図２または３または４に表されるようなスイッチング・ファブリックにおける競合を排除するルーティング・アルゴリズムが、文献（ＦＲ−Ａ−２  ６７８  ７９４）に開示されている。このアルゴリズムは、各自由セルの到着に伴って、第１のカウント変数のデクリメントの結果として自由または占有セルに出力アドレスを割り当て、各占有セルの到着に伴って、第２のカウント変数のインクリメントの結果として占有セルに出力アドレスを割り当てることからなる。
【００１５】
これは出力端の下降円弧方向の自由セルのルーティング、および出力端の上昇円弧方向の占有セルのルーティングを逆オメガ・ネットワーク中の競合の危険なしで確認する。Ｌ＜Ｎで、２Ｌ  を超えるセルが同時に入力端に到着することが可能であれば、逆オメガ・ネットワークのＬ段で競合は引き起こされないが、集結段に通じるＯＲゲートで衝突を引き起こすかもしれない。前述の衝突を避けるために、そのアルゴリズムは、ゼロに設定されるよう２Ｌ  を超えるセルを提供する。前述の設定はゼロに合わせるので、セルの損失を起こす、しかし、ノックアウト・スイッチの集線装置のように前述の損失の可能性は一般にかなり低い。
【００１６】
各セル時間に、上述のアルゴリズムは、Ｌビットの２Ｎ  個のアドレスの計算とスイッチング・ファブリックの２Ｎ  個の入力端に同時にアドレスされる２Ｎ  個の自由あるいは占有セルの挿入を含む。ソフトウェア・インプリメンテーションは、重要なセル伝逹遅延を導入する連続した計算および挿入を必要とする。同様な困難は、ハードウェア・インプリメンテーションの場合にも存在する。本発明の目的は、過度にそれらの伝逹を遅らせないでセルの間の競合を避けるルーティング・ビット発生器を有する逆オメガ・ネットワークを含んだスイッチング・ファブリックを構築することである。
【００１７】
【課題を解決するための手段】
このように、本発明は、Ｌ段および同期したセルを受信する２つの入力端を有する逆オメガ・ネットワークと、Ｌ≦Ｎである２つの整数ＬおよびＮと、以下を含むルーティング・ビット発生器を有する非同期転送モード・データ・セル・ルーティング装置を提案する。
シリアル・シフト・モードと各々がネットワークの２Ｎ  個の入力端の一つに割り当てられたセルが自由セルであるか占有セルであるかをか示す２Ｎ  個の状態ビットを受け取るパラレル転送モードとを有する２Ｎ  ビットの状態レジスタと、
シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビットが占有セルを示す場合に１単位だけインクリメントするＬビットの第１のカウンタと、
シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビットが自由セルを示す場合に１単位だけデクリメントするＬビットの第２のカウンタと、
シリアル・シフト・モードおよびパラレル転送モードを備え、１≦ｉ≦Ｌである場合にパラレル転送モードにおいて（ｉ＋１）番目のアドレッシング・レジスタがｉ番目のアドレッシング・レジスタの内容を受け取るようカスケード接続された各々２Ｎ  ビットのＬアドレッシング・レジスタと、
各々Ｌ個のアドレッシング・レジスタのシリアル入力端にアドレスされたＬ個の出力端ビット、Ｌビットの第１のカウンタの出力端に接続され、シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビットが占有セルを示す場合に選択される第１のＬビット入力端、およびＬビットの第２のカウンタの出力端に接続され、シリアル・シフト・モードにおいて状態レジスタのシリアル出力端から得られる状態ビットが自由セルを示す場合に選択される第２のＬビット入力端を有するマルチプレクサと
からなり、
さらに、パラレル転送モードにおいてネットワークの各入力端にアドレスされた各セルの先頭にＬ番目のアドレッシング・レジスタの一つから連続的に受け取るＬ個のアドレス・ビットからなるルーティング・ビットを挿入するために、Ｌ番目のアドレッシング・レジスタから２Ｎ  個のアドレス・ビットのＬセットを連続的に受け取るルーティング・ビット挿入手段を備える。
【００１８】
【作用】
本ルーティング装置は、次に述べる通り作用する。逆オメガ・ネットワークの入力端に位置する２Ｎ  個のセルの各グループに対して、状態レジスタは、まず、パラレルに２Ｎ  個の対応する状態ビットを受け取る。次に、２Ｎ  個のセルのアドレスが２つのカウンタのいずれかによって順次計算し、ビット毎にＬ個のアドレッシング・レジスタへロードする２Ｎ  のシフト操作を実行するために、状態およびアドレッシング・レジスタが、シリアル・シフト・モードに置かれる。
【００１９】
このように２Ｎ  のアドレスがロードされると、それらがパラレルに転送され、対応するセルのヘッダとして挿入される。したがって、この手続きは、ルーティング・ビット発生器の１＋２Ｎ  ＋Ｌクロック・サイクルのオーダーのみを要求する。したがって、発生器は、逆オメガ・ネットワークの中でさらに競合がないことを保証する。
【００２０】
Ｎ＞Ｌの場合、Ｌ段の逆オメガ・ネットワークに後続して、図３および図４を参照して説明したように配列されたＮ−Ｌの集結段が好適に設けられる。
状態レジスタのシリアル出力端と入力端の間にシリアル・シフト・モードにおける状態レジスタのシリアル出力端から供給される状態ビットの状態レジスタのシリアル入力端への転送のための抽出手段を含むフィードバック・ラインを設け、これが状態レジスタによる２Ｎ  個の状態ビットを並列の１セットとする受け取り以前に転送された占有セルを示す情報ビットの数が２Ｎ  を超過しない間に、シリアル・シフト・モードで状態レジスタのシリアル出力端から供給される状態ビットを状態レジスタのシリアル入力端に転送し、かつ状態ビットの前記数が２Ｌ  を越えたとき、自由セルを表す状態ビット値を状態レジスタのシリアル入力端に転送するため、優位性が存在する。
【００２１】
第一のアドレッシング・レジスタがパラレル転送モードで状態レジスタの内容を受け取るような方法で、状態レジスタは、Ｌアドレッシング・レジスタにカスケード接続される。このように、ルーティング・ビット挿入手段は、２Ｎ  個のアドレス・ビットのＬセットの後の、抽出手段によって抽出された２Ｎ  状態ビットをＬ番目のアドレッシング・レジスタから受け取る。挿入手段は、抽出された状態ビットが自由セルを示すために情報ビットにゼロをセットするよう配列される。このことは、全ての自由セルと同様、２Ｌ  を超過した占有セルがゼロに設定されるため、集結段における衝突を防止する。
【００２２】
Ｌ＝Ｎの場合、キャパシティのオーバフローが逆オメガ・ネットワークの中で起こらないので、フィードバック・ラインは、状態レジスタのシリアル出力端をそのシリアル入力端に直接に接続することができる。本発明によるそのルーティング装置のもう一つの特性は、その出力端でトラヒック平等化を確実にすることである。換言すれば、２Ｎ  入力端ラインにおける占有セルのどのような分配であろうとも、占有セルは、統計学的にそのスイッチング・ファブリック（Ｌ＜Ｎ）の２Ｌ  の出力端に一様に分布される。
【００２３】
本発明に従う装置は、さらに２Ｎ  対１のマルチプレクサとして作用する。この場合、そのルーティング・ビット挿入手段は、各セルの先頭およびＬ個のアドレス・ビットの後に、このセルに対応する抽出された（Ｌ＜Ｎ）また抽出されていない（Ｌ＝Ｎ）Ｌ個のアドレス・ビットを挿入し、全てのスイッチング・ファブリックの２Ｌ  個の出力端の各々が、このセルの先頭に挿入された状態ビットが占有セルを示す場合にだけセルのデータの書き込みが行われるよう出力キューに接続される。多重送信することは、２Ｌ  のキューを装置の出力端へ巡回的に読み出すことによって成し遂げられる。
Ｎ＜Ｌの場合、そのような２Ｎ  対１のマルチプレクサは、作用的には、ノックアウト・タイプ・スイッチのマルチプレクサに似ている。しかしながら、ノックアウト・システムと比べて、提案されたマルチプレクサは、極めて少ない論理構成要素ですむという利点を有する。
本発明の他の特徴および長所は、以下の好適で制限のない実施例内の記載、および以下の説明する添付の図面を参照して明らかになるであろう。
【００２４】
図１（前出）は、逆オメガ・ネットワークの中で使用できるバイナリ・スイッチング要素のダイヤグラムである。
図２〜図４（前出）は、各々逆オメガ・ネットワークを包含している３つのスイッチング・ファブリックのダイヤグラムである。
図５は、２Ｎ  対１のマルチプレクサとして作用する発明によるルーティング装置の総体的な概要のダイヤグラムである。
図６は、Ｎ＝５かつＬ＝４の場合の図５の装置の中で使用できるルーティング・ビット発生器のダイヤグラムである。
図７は、図６の発生器の一部を形成しているレジスタのより詳細なダイヤグラムである。
図８は、図７に従ってビットをレジスタに格納するための要素のダイヤグラムである。
図９は、図５の装置中のルーティング・ビット挿入手段のマルチプレクサのダイヤグラムである。
図１０は、セルの先頭のルーティング・ビットの挿入を説明しているタイミング・ダイヤグラムを示す。
図１１は、Ｎ＝Ｌ＝Ｓの場合の図５の装置の中で使用できるルーティング・ビット発生器のダイヤグラムである。
【００２５】
【実施例】
図５の中で表された装置は、同期させられた方法で２Ｎ  個の入力端Ｉ（０）．．，Ｉ（２Ｎ  −１）に到着する２Ｎ  個のＡＴＭセルのセットを処理する。ＣＣＩＴＴ  の勧告に従って、各セルは、例えば、８つのビットの５３バイトから成る。図５に示されるように、２Ｎ  の入力端Ｅ（０），…，Ｅ（２Ｎ  −１）、および２Ｌ  の出力端Ｓ（０），…，Ｓ（２Ｌ  −１）は、Ｒ０からＲ７の入力端にアドレスされ、かつこれらのファブリックのランクと同様に出力端にルーティングされた一つの８ビットおよび同様な各バイト８ビットパラレルでルーティングするために供給される。
【００２６】
そのような平行処理（与えられた情報ビット・レートのために処理速度を向上させることを可能にする）は、異なる方法で実現されてもよい。例えば、スイッチング・ファブリックＲ０〜Ｒ７が、図２〜図４のいずれかに従って、Ｌ段と２Ｎ  個の入力端とを有する逆オメガ・ネットワークと後続するＮ−Ｌ集結段によってなる。
【００２７】
２Ｎ  個のマルチプレクサ６０のセット４０は、第１のＬビットｂ（０），…，ｂ（Ｌ−１）が逆オメガ・ネットワークの列０，…，Ｌ−１の中でのスイッチングの制御に使用されるものを含むＬ＋１のルーティング・ビットを各セルの先頭に挿入する。Ｌ＋１のルーティング・ビットは、装置の入力端Ｉ（０）〜Ｉ（２Ｌ  −１）に共通する８ビット・パラレル処理チャネルの各々について同様である。そのルーティング・ビットは、各々が装置の入力端の一つに関している２Ｎ  ビットのＬ＋１だけ連続したセットの形で発生器４２から受け取られる。
【００２８】
前段に位置する設備は、２Ｎ  の入力端セルの情報ビットは別として、０≦ｉ≦２Ｎ  −１の場合、各々が入力端Ｉ（ｉ）に供給されたセルの一つが自由（ＣＡ（ｉ）  ＝０）あるいは占有（ＣＡ（ｉ）＝１）であるか否かを示す２Ｎ  個の状態ビットＣＡ（０），…，ＣＡ（２Ｎ  −１）を供給する。これらの状態ビットは、パラレル入力端４３上のルーティング・ビット発生器４２へ２Ｎ  のバイナリ・ラインによって供給される。
【００２９】
Ｎ＝５かつＬ＝４である場合に使用できるルーティング・ビット発生器４２が図６に示され、ファブリックＲ０〜Ｒ７が図３に示されている。発生器４２は、各々２Ｎ  ＝３２ビットのＬ＋１＝５のレジスタＳＲＥ、ＳＲ０からＳＲ３を包含する。これらのレジスタの各々は、パラレル転送モードおよびシリアル・シフト・モードを備える。レジスタＳＲＥ、ＳＲ３、ＳＲ２、ＳＲ１およびＳＲ０が、パラレル転送モードで、０≦ｉ≦２Ｎ  −１の場合、ｉ＋１番目のアドレッシング・レジスタＳＲ（Ｌ−１−ｉ）にｉ番目のアドレッシング・レジスタＳＲ（Ｌ−ｉ）の内容がロードされ、レジスタＳＲ３にレジスタＳＲＥの内容がロードされ、レジスタＳＲＥに、パラレル入力端４３で受け取られる２Ｎ  個の状態ビットＣＡ（０），…，ＣＡ（２Ｎ  −１）がロードされ、ＳＲ０の内容が挿入手段４０へ転送されるようカスケード接続される。
【００３０】
シリアル・シフト・モードで、各レジスタは、そのシリアル入力端ＥＳＥ、ＥＳ３、ＥＳ２、ＥＳ１、およびＥＳ０（図６の中の左）で１つのビットを受け取り、図中右方向へその内容をシフトする。フィードバック・ライン４５は、状態レジスタＳＲＥのシリアル出力端ＳＳＥをそのシリアル入力端ＥＳＥに接続する。
【００３１】
シフト・レジスタの構造は、図７および図８の中で詳述される。各レジスタは、各々パラレル入力端Ｄ０、シリアル入力端Ｄ１、モード選択入力端ＳＥ、クロック入力端Ｃ、および出力端ＯＰを有する２Ｎ  ＝３２の選択および記憶要素５２からなり、すべての入力端ＳＥが、モード選択信号ＳＨＬＤ（ＳＨＬＤ＝１はシリアル・シフト・モードに対応し、ＳＨＬＤ＝０はパラレル転送モードに対応する）を受け取る。
【００３２】
クロック入力端Ｃは全て、クロック転送のための信号ＣＫ（ビット・クロック）を受け取る。信号ＳＨＬＤとＣＫは、装置の図示せぬ時間ベースによって提供される。要素５２（図８）は、Ｑ出力端が要素５２の出力端ＯＰを構成するクロック入力端Ｃに受け取られた信号によって同期がとられるＤフリップフロップ５４を包含する。フリップフロップ５４のＤ入力端は、２つの入力端がそれぞれ２つのＡＮＤゲート５６、５７の出力端に接続されるＯＲゲート５５の出力端に接続される。
【００３３】
ＡＮＤゲート５６は、要素５２の入力端Ｄ１とＳＥに接続された入力端を有する。ＡＮＤゲート５７は、要素５２の入力端Ｄ０と入力端ＳＥに接続された反転入力端に接続された入力端を有する。したがって、ＳＨＬＤ＝１の場合、シリアル入力端Ｄ１が１つのビットをフリップフロップ５４に格納するために選択され、ＳＨＬＤ＝０の場合、パラレル入力端Ｄ０が選択される。状態レジスタＳＲＥのパラレル入力端Ｄ０は、パラレル転送モード（ＳＨＬＤ＝０）で状態ビットＣＡ（ｉ）を受け取るために入力端４３の３２のラインに接続される。
【００３４】
２つの連続したレジスタをカスケード接続するために、第１のレジスタの要素５２の出力端ＯＰは、第２のレジスタの対応する要素５２のパラレル入力端Ｄ０に接続される。レジスタのシリアル入力端ＥＳＥ、ＥＳ３が、このレジスタ（例えば図７に示されるような状態ビットＣＡ（３１）に対応しているレジスタ）の第１の要素５２のシリアル入力端Ｄ１から成る。次に、レジスタ（２≦ｉ≦３２）のｉ番目の要素５２は、この同じレジスタの中の（ｉ−１）番目の要素５２の出力端ＯＰに接続され、シリアル入力端Ｄ１を有する。状態レジスタＳＲＥのシリアル出力端ＳＳＥは、このレジスタの最後の要素５２の出力端ＯＰから成る。
【００３５】
フィードバック・ライン４５は、ＡＮＤゲート５８とＬ＋１＝５ビットのカウンタ５９から構成される抽出手段（図６に表される例）を包含する。ＡＮＤゲート５８の出力端は、一方では状態レジスタＳＲＥのシリアル入ＥＳＥに、他方ではカウンタ５９のインクリメント入力端に接続される。ＡＮＤゲート５８の入力端が、状態レジスタのシリアル出力端ＳＳＥに接続され、その他の２つの入力端がそれぞれ、モード選択信号ＳＨＬＤとカウンタ５９の最上位ビットＭＳＢの論理的な補数を受け取る。
【００３６】
３２の状態ビットＣＡ（ｉ）の各セットの到着の前に、カウンタ５９がゼロに初期化される。２Ｎ  ＝３２個の状態ビットＣＡ（０），…，ＣＡ（３１）がパラレルに状態レジスタＳＲＥ（ＳＨＬＤ＝０）にロードされると、発生器４２が、セルをルーティングするためのアドレスの設定において計算される３２のシリアル・シフト・サイクル（ＳＨＬＤ＝１）を実行する。発生器４２は、この目的のためにＬ＝４ビットの２つのカウンタ４７，４８を含む。
【００３７】
シリアル・シフト・モードにおいて、カウンタ４７は、フィードバック・ライン４５により転送され抽出された状態ビットＦＣＡ（ｉ）が１（占有セル）に等しいときにはカウント値Ｃ０が１単位だけインクリメントされるよう、インクリメント入力端がゲート５８をＡＮＤゲートの出力端に接続されるよう構成され、カウンタ４８は、状態ビットＦＣＡ（ｉ）が０（自由セル）に等しいときにはカウント値ＣＬが１単位だけデクリメントされるよう、デクリメント入力端がインバータ４９を通してゲート５８をＡＮＤゲートの出力端に接続するよう構成されている。
【００３８】
マルチプレクサ５０は、それぞれカウンタ４７および４８によるカウント値Ｃ０およびカウント値ＣＬを受け取るＬ＝４ビットの２つの入力端を備える。マルチプレクサ５０のＬ＝４ビットの出力端は、それぞれアドレッシング・レジスタＳＲ０〜ＳＲ３のシリアル入力端ＥＳ０〜ＥＳ３にアドレスされる。シリアル・シフト・モードで転送され抽出された状態ビットＦＣＡ（ｉ）に基づいて、フィードバック・ラインによってマルチプレクサ５０の入力端の選択が実行される。ただし、ＦＣＡ（ｉ）＝１（占有セル）の場合には値ＣＬが選択され、ＦＣＡ（ｉ）＝０（自由セル）の場合には値Ｃ０が選択される。
【００３９】
スタートアップ時に、カウンタ４７および４８は、ＣＬ＝Ｃ０−１なる値Ｃ０およびＣＬに初期化される。この初期化条件は、同時にルーティングされるべき２Ｎ  ＝３２個の状態ビットのセットにおける自由セルおよび占有セルの両方へ一つまたは同一のアドレスを送る。与えられた２Ｎ  ＝３２個の状態ビットのセットのために、１に等しい（占有セル）状態ビットＣＡ（ｉ）の数が２Ｌ  ＝１６を超過しない限り、カウンタ５９の最上位ビットＭＳＢは０であり続け、フィードバック・ライン４５は単に状態ビットＦＣＡ（ｉ）＝ＣＡ（ｉ）を転送する。
１６以上の占有セルが存在すると、ＭＳＢビットは値１をとり、ＡＮＤゲート５８をディセーブルとする。そして、フィードバック・ライン４５が同時にルーティングされた占有セルの数を２Ｌ  −１６に制限している値ＦＣＡ（ｉ）＝０を送る。
【００４０】
０≦ｉ≦３１の場合、入力端Ｉ（ｉ）にアドレスされたセルｉに関し、逆オメガ・ネットワークの列ｊのセルｉのルーティングを制御するアドレス・ビットｂｉ  （０），…，ｂｉ  （３）は、それぞれアドレッシング・レジスタＳＲ０〜ＳＲ３に導かれる。逆順ｂｉ  （３），…，ｂｉ  （０）を考慮すると、これらのビットは、セルｉの出力端アドレスのバイナリ表現とみなされる。カウンタ４７、４８のカウント・モード、およびマルチプレクサ５０による選択モードは、逆オメガ・ネットワークにおいて競合がないことを確実にする。
【００４１】
３２のシリアル・シフト・サイクルの後、３２のアドレスはレジスタＳＲ０〜ＳＲ３に存在し、抽出された状態ビットＦＣＡ（ｉ）はレジスタＳＲＥに対応する位置にある。発生器４２はＬ＋１＝５回の転送サイクル（ＳＨＬＤ＝０）を、連続して挿入手段４０に２Ｎ  ＝３２のアドレス・ビットのＬ＝４セットおよび抽出された２Ｎ  ＝３２の状態ビットのセットを送るようパラレルに実行する。
そして、発生器４２は、供給されるセルの次のセットに関する状態ビットを受け取り、処理する準備ができている。
【００４２】
図９は、セルの先頭にアドレスおよび状態ビットを挿入する挿入手段４０のマルチプレクサ６０を示す。入力端Ｂは、発生器４２の最後のアドレッシング・レジスタＳＲ０で、セルに関する位置の出力端に接続される。アドレス・ビットｂ（０）〜ｂ（３）および抽出された状態ビットＦＣＡは、図１０の第２ラインで明確にしたように、この入力端で連続して受け取られる。
【００４３】
マルチプレクサ６０の入力端Ｂは、ビット・クロックＣＫが入力されるＤフリップフロップ６１の入力端Ｄに接続され、時間ベースに基づいて、ビットｂ（０）〜ｂ（３）およびＦＣＡ（図１０の第３ライン参照）の到着の間にＳＥＬＤ＝１（イネーブル）となるような信号ＳＥＬＤによってイネーブルとなる。ビットＦＣＡがフリップフロップ６１（図１０の第４ライン）に保管されてとどまるように、信号ＳＥＬＤは、次に０に反転する。
【００４４】
挿入は、例えば、Ｄフリップフロップ６２（図１０の第５ライン）で１クロックだけ遅延された信号ＳＥＬＤ、あるいは時間ベースにおいて同様な手法で生成されるような信号に対応する選択信号ＳＥＬＭによって制御される。マルチプレクサ６０の８ビットの入力端Ａは、装置の入力端Ｉ（ｉ）の一つから発生している情報ビットを受け取る。
【００４５】
セルの重要な情報（１ラインにつき５３のビット）は、図１０の第６ラインに示されるように、信号ＳＥＬＭの２つのパルスの間が到着すると、ＳＥＬＭ＝１の場合に情報の流れが中断されるよう形成される。マルチプレクサ６０は、２つの入力端がそれぞれフリップフロップ６１と６２のＱ出力端に接続されるＡＮＤゲート６４を包含する。もう一つのＡＮＤゲート６５は、フリップフロップ６１のＱ出力端に接続された入力端と反転入力端が、そのフリップフロップ６２のＱ出力端に接続されるよう構成される。
【００４６】
入力端Ａに関する各バイナリ・ラインにおいて、マルチプレクサ６０は、ＡＮＤゲート６６の出力端に接続された入力端を有するゲート６６とＯＲゲート６７を包含する。ＯＲゲート６７の他の入力端は、ＡＮＤゲート６４の出力端に接続される。ＡＮＤゲート６６の入力端は、それぞれＡＮＤゲート６５の出力端および前記バイナリ・ラインに接続される。マルチプレクサ６０の８ビットの出力端は、スイッチ・ファブリックＲ０〜Ｒ７のランクと同様な入力端にアドレスされたバイナリ・ストリームを提供するＯＲゲート６７からの８つの出力端から成る。
【００４７】
ファブリックＲ０〜Ｒ７のランクと同様な入力端に転送される信号は、図１０の最後の２ラインに図示されている。
ルーティング・ビットは、ＳＥＬＭ＝１の間に、そのセルの先頭に、ＡＮＤゲート６４およびＯＲゲート６７を介して挿入される。セルに関する抽出された状態ビットＦＣＡが１（占有セル）に等しいとき、そのセルの情報ビットは、ＡＮＤゲート６５、ＡＮＤゲート６６およびＯＲゲート６７を介して（図１０の最後から２番目のライン）を経由して次に転送される。
【００４８】
セルが自由あるいは自由にする（ＦＣＡ＝０）場合、ＡＮＤゲート６５は、情報フィールドの期間だけディセーブルであり続け、情報ビットが、図１０の最後のラインに示されるようにゼロに設定される。このゼロへの設定は、ファブリックの集結段での衝突のリスクを排除する。
【００４９】
図５に図示された実施例において、本発明によるルーティング装置は、２Ｎ  対１のチャネル・マルチプレクサとして作用する。各スイッチング・ファブリックＲ０，…，Ｒ７は、２Ｌ  個の出力キューＦ（０），…，Ｆ（２Ｌ  −１）の配列Ｇ０，…，Ｇ７と関連付けられる。このファブリックのＮ−Ｌ番目の集結段からの出力端からなるファブリックの各出力端Ｓ（０），…，Ｓ（２Ｌ  −１）は、ＦＩＦＯ型メモリからなるキューＦ（０），…，Ｆ（２Ｌ  −１）に接続される。
【００５０】
ファブリックＲ０〜Ｒ７のランクと同様な８個の出力端へルーティングされたセルに関する抽出された状態ビットが１に等しい場合、以下に示す情報ビットの書き込みは８個の関連するキューにより処理される。ＦＣＡ＝０であれば、書き込みは行われない。したがって、キューへの書き込みは、情報ビットと同様に何らかのパスを経由して転送されてきた信号（抽出された状態ビット）に応じて決定され、自動的に同期される。
【００５１】
キューから装置の出力端７０への読み出しが、Ｌビットのカウンタの監視のもとに行われる。カウンタ７２が、各セルの転送時間の１単位だけインクリメントされ、キュー配列Ｇ０〜Ｇ７へのＬビットの読み出しアドレスを提供する。セルが送られるキューのアドレス・ポイントが読み出される。配列Ｇ０〜Ｇ７は、出力端７０へそのバイトを格納するために、一緒にグループ化された８ビットを提供する。
【００５２】
配列Ｇ０において待っている占有セルが存在しない場合、カウンタ７２が、インクリメントされず、読み出しも行われない。その出力端（占有セルの到着のオーダー）の上にそのスイッチング・ファブリックでのルーティング・モードとキューによるこの管理は、出力端において、占有セルの到着順序で行われる。
【００５３】
上記装置は、Ｌ＜Ｎで、２Ｎ  ×１のマルチプレクサとして作用できる。例えば、出力キューが省略された場合、発生器４２によって定義されたルーティング・モードのために、その装置は２Ｌ  の出力端において付加的にトラヒック平等化作用を提供する２Ｎ  ×２Ｌ  の集線装置を構成する（８つのビットの出力端が、ファブリックＲ０〜Ｒ７のランクと同様にグループ化することによって構成される）。
【００５４】
Ｌ＝Ｎの場合、ルーティング・ビット発生器４２が、スイッチング・ファブリックＲ０〜Ｒ７が図２のようなものであるために、Ｌ＝Ｎ＝Ｓのために、）図１０のダイヤグラムに従って編集される。このダイヤグラムは、図６のものに似ており、５番目のアドレスビットｂ（４）のための外部アドレッシング・レジスタＳＲ４を備え、カウンタ４７，４８およびマルチプレクサ５０は５ビットで作用する。
【００５５】
Ｌ＝Ｎの場合、フィードバック・ライン４６が、シリアル出力端ＳＳＥを状態レジスタのシリアル入力端へ直接接続し、逆オメガ・ネットワークＲ０〜Ｒ７でキャバシティのオーバーフローが発生したために、抽出手段は５８，５９の存在目的が無くなる。
Ｌ＝Ｎの場合、装置の作用は、先に述べたものと同一である。しかしながら、集結段が存在せず、自由（ＣＡ＝０）としてつきまとったセルは、出力キューに記録されないために、超過したセルをゼロに強制する必要はない。言い換えると、信号ＳＥＬＭの論理的な補数を直接にＡＮＤゲート６６の入力端にアドレスすることによって、ＡＮＤゲート６５を省略できる。
【００５６】
Ｌ＝Ｎの場合、出力キューの配列Ｇ０〜Ｇ７は省略され、その装置は２Ｎ  チャネルのトラヒック・平等化装置として作用する。この場合、セルの先頭に状態ビットを挿入することは絶対に必要という訳ではない。すなわち、レジスタＳＲ４，…，ＳＲ０（図１１）が接続されてはならない状態レジスタＳＲＥのシリアル出力端ＳＳＥと、シリアル出力端ＳＳＥに接続されてはならない状態レジスタのシリアル入力端ＥＳＥと、マルチプレクサ６０とが各セル（図９および図１０）の先頭にアドレス・ビットのみを挿入するように信号ＳＥＬＤによって制御できる。
【図面の簡単な説明】
【図１】図１は逆オメガ・ネットワークの中で使用できるバイナリ・スイッチング要素を示す図である。
【図２】図２は逆オメガ・ネットワークを包含しているスイッチング・ファブリックのダイヤグラムである。
【図３】図３は逆オメガ・ネットワークを包含しているスイッチング・ファブリックのダイヤグラムである。
【図４】図４は逆オメガ・ネットワークを包含している３つのスイッチング・ファブリックのダイヤグラムである。
【図５】図５は、２Ｎ  対１のマルチプレクサとして作用する本発明によるルーティング装置の総体的な概要のダイヤグラムを示す図である。
【図６】図６は、Ｎ＝５かつＬ＝４の場合の図５の装置の中で使用できるルーティング・ビット発生器のダイヤグラムである。
【図７】図７は、図６の発生器の一部を形成しているレジスタのより詳細なダイヤグラムである。
【図８】図８は、図７のビットをレジスタに格納するための要素のダイヤグラムである。
【図９】図９は、図５の装置の中のルーティング・ビット挿入手段のマルチプレクサのダイヤグラムである。
【図１０】図１０は、セルの先頭のルーティング・ビットの挿入を説明しているタイミング・ダイヤグラムを示す。
【図１１】図１１は、Ｎ＝Ｌ＝Ｓの場合の図５の装置の中で使用できるルーティング・ビット発生器のダイヤグラムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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