(57)【特許請求の範囲】
【請求項１】
注目画素を中心とした周辺画素マトリクスを出力する参照画素生成部と、
前記周辺画素マトリクスを参照画素として前記注目画素を所定の分割数で細分化表現した線幅制御情報を出力するルックアップテーブルと、
前記線幅制御情報に基づいて前記注目画素を細分化したデータを前記分割数と同じ数の時分割クロックを用いて生成する線幅制御部と、
前記参照画素生成部と前記線幅制御部の動作を制御するコントローラと、
を含む画像形成回路であって、
前記ルックアップテーブルが、前記線幅制御情報として、注目画素内の変化点アドレスを示すエッジ情報の他に、注目画素を細分化した画データよりなるパターン情報を備え、
前記コントローラは、エッジモードとパターンモードを選択する制御信号と、互いに位相差のある時分割クロックと、前記時分割クロックのうち基準となるクロックを示す選択信号とを前記線幅制御部に対して供給し、
前記線幅制御部が、
エッジモードにおいて、前記ルックアップテーブルからの線幅制御情報を入力として受け、現画素の初期値を演算して出力する初期条件生成回路と、
前記線幅制御情報を入力として受け、前記現画素の初期値を除く、前記現画素の分割データの変化点情報のビットデータを出力するビット選択回路と、
パターンモードにおいて、前記線幅制御情報を入力として受け、現画素の分割データの隣り合ったデータの変化情報を示すビットデータを出力するビット変換回路と、
前記コントローラから供給されるエッジモードとパターンモードを選択する制御信号に基づき、エッジモード時には、前記初期条件生成回路と前記ビット選択回路の出力を選択出力し、パターンモード時には、前記ビット変換回路の出力を選択出力するセレクタと、
前記セレクタからパラレルに出力されるビットデータを、前記コントローラからの前記選択信号で指定されたビット数分シフトした結果をパラレル出力するデータシフタと、
前記コントローラから供給される前記時分割クロックをそれぞれサンプリングクロックとして入力とする複数のフリップフロップと、
前記複数のフリップフロップの出力を入力としこれらの入力の排他的論理和をとる排他的論理和回路と、
前記複数のフリップフロップのそれぞれに対して設けられ、前記各フリップフロップの出力と、前記各フリップフロップの位置に対応するビット位置の前記データシフタの出力とを入力とし、その出力をそれぞれ前記フリップフロップのデータ入力として供給する複数の排他的論理和回路と、
を備えたことを特徴とする画像形成装置。
【請求項２】
前記ビット変換回路が、前記注目画素の隣り合った２ビットデータの排他的論理和を出力し、初期値は、前画素の最終値から現画素の初期値への変化点情報とし、エッジモードの注目画素内の変化点アドレスを示すエッジ情報のビット数に整合させて出力する、ことを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記線幅制御部からの前記注目画素を細分化した画像データを印字すると共に水平同期信号を前記コントローラに出力する電子写真プリンタエンジンを備えたことを特徴とする請求項１記載の画像形成装置。
【請求項４】
前記コントローラが、前記電子写真プリンタエンジンからの水平同期信号を入力し、前記水平同期信号を転送クロックで同期化した信号を、前記転送クロックとともに前記参照画像生成部に供給するとともに、前記時分割クロックと前記選択信号と、エッジモードとパターンモードを選択する制御信号を前記線幅制御部に供給する、ことを特徴とする請求項３記載の画像形成装置。
【請求項５】
前記コントローラは、水平同期信号の立ち上がり又は立ち下がりを基準ポイントとし、前記時分割クロックのうち、前記基準ポイント後、最初に到来したクロックを基準クロックとして選択する、ことを特徴とする請求項１記載の画像形成装置。
【請求項６】
請求項１乃至５のいずれか一に記載の画像形成装置を備えた電子写真プリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子写真プリンタの線幅制御技術に関し、特に、印刷される画像の線幅を制御する画像形成回路に関する。
【０００２】
【従来の技術】
従来、電子写真プリンタにおいて、注目画素の周辺画素を参照画素として、注目画素を細分化表現したルックアップテーブルからの注目画素の分割線幅情報に基づいて線幅制御を行う線幅制御回路では、分割数を多くするほど、高精細の画像を得ることができるが、注目画素の分割数に応じた周波数の転送クロックで、ルックアップテーブルから線幅情報を読み出すことが必要とされている。すなわち、高精細画像を得るためには、ルックアップテーブルからの線幅制御情報に対して、注目画素の分割数に応じた高周波の転送クロックが必要とされている（特開２０００−１３４４３４号公報参照）。  例えば、注目画素を１６分割する場合、入力の線幅制御情報に対して、転送クロックの１６倍のクロックでパラレル−シリアル変換（パラレルデータロード＆データシフト）する必要があった。
【０００３】
近時、電子写真プリンタは高速化が進み、１画素当たりの転送レートが５０ＭＨｚを超えるものも登場している。  この場合、従来の方式で１６分割線幅制御を行おうとすると、８００ＭＨｚ以上のクロックが必要となる。しかしながら、このような高周波数の転送クロックは、現状の通常のデバイスにおけるデータ転送レートを超えるものであり、そのため、ルックアップテーブルを使用する従来の線幅制御回路では、高速化を諦めるか、分割数を減らして高精細かを抑えるかのいずれかしかなかった。
【０００４】
なお、転送クロック周波数を上げることなくドット精度を向上する画像形成回路として、本願発明者は、特願平１０−３０２２６９号（特開２０００−１３４４３４号）において、原画を走査して得られる白（０）、黒（１）の２値化画像を転送クロック及び水平同期信号に応じて、注目画素（図７（ａ）のＸ参照）を中心としたａライン×、ｂビットの周辺画素マトリクスとして出力する参照画素生成部と、周辺画素マトリクスを入力し注目画素の線幅制御情報（注目画素をＮ分割して線幅を細くする情報であり、１画素中で黒で始まる変化点アドレスを示す黒エッジと、１画素中で白で始まる変化点アドレスを示す白エッジとからなるデータ形式をとる）を出力するルックアップテーブルと、線幅制御情報を入力として受けエンジンに１画素を細分化した画像を出力する線幅制御部と、参照画素生成部と、線幅制御部の動作を制御するコントローラとを備えた画像形成回路において、ルックアップテーブルから読み出した注目画素を細分化した画像データを、分割数Ｎと同じ数の時分割クロックを用いて生成することで、原画像の転送クロックの周波数を分割数に関係なく低周波数とすることができるようにして、転送クロック周波数を分割数に応じて上げることなく、ドット精度を高精細化した記録画像を得ることができる回路及び方法を提案している。
【０００５】
【発明が解決しようとする課題】
本願発明者は、鋭意研究した結果、エッジモードのみのときと比べて、より変化の多い画像の表現を可能とする画像形成装置及び方法を創案するに到った。
【０００６】
すなわち、本発明が解決しようとする課題は、転送クロック周波数を上げることなくドット精度を向上し、エッジモードのみのときと比べて、より変化の多い画像の表現を可能とする画像形成装置及び該画像形成装置を備えた電子写真プリンタを提供することにある。
【０００７】
【課題を解決するための手段】
前記課題を解決する本発明は、線幅制御部が、周辺画素を参照画素として、注目画素を細分化表現したルックアップテーブルの出力データを入力として、注目画素のＮ分割線幅制御を行うものである。本発明は、注目画素を中心とした周辺画素マトリクスを出力する参照画素生成部と、前記周辺画素マトリクスを参照画素として前記注目画素を所定の分割数で細分化表現した線幅制御情報を出力するルックアップテーブルと、前記線幅制御情報に基づいて前記注目画素を細分化したデータを前記分割数と同じ数の時分割クロックで用いて生成する線幅制御部と、前記参照画素生成部と前記線幅制御部の動作を制御するコントローラと、を備えた画像形成装置において、前記ルックアップテーブルの前記線幅制御情報として、注目画素内の変化点アドレスを示すエッジ情報の他に、注目画素を細分化した画データよりなるパターン情報を備える。
【０００８】
【発明の実施の形態】
本発明を実施の形態について以下に説明する。本発明は、周辺画素を参照画素として、注目画素を細分化表現したルックアップテーブルの出力データを入力として、注目画素のＮ分割線幅制御を行うものである。具体的には、図７（ａ）に示す原画像の注目画素Ｘ（７０）を加工して、図７（ｂ）に示すような、滑らかな記録画像を生成するものである。
【０００９】
この記録画像の生成のために、図１に示すルックアップテーブル２は、参照画素生成部１から、ａライン×ｂビット（図７の例では３×３）の２値化画像のマトリクスＳ０を受信し、注目画素（図７の７０）の線幅制御情報Ｓ１を出力する。
【００１０】
線幅制御部３は、線幅制御情報Ｓ１をもとに、注目画素をＮビットに細分化した画像Ｓ２を、電子写真プリンタエンジン４に出力する。
【００１１】
本発明は、このルックアップテーブル２において、線幅制御情報Ｓ１として、注目画素内の変化点アドレス情報（エッジモード）の他に、注目画素のパターン情報（パターンモード）を準備することにより、エッジモードのみのときと比べて、より多くの画像変化に対応できるようにしている。
【００１２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明するため、本発明を実施した例について図面を参照して説明する。以下の実施例では、画素を１６分割する例に即して説明するが、本発明は、かかる構成に限定されるものでない。図１は、本発明の一実施例の構成を示すブロック図である。図２は、本発明の一実施例における線幅制御部３の構成を示すブロック図である。図３は、本発明の一実施例における線幅制御部３の論理和回路の構成を示すブロック図である。図４は、本発明の一実施例における線幅制御部３の動作を説明するためのタイミングチャートである。
【００１３】
図１を参照すると、参照画素生成部１と、ルックアップテーブル２と、線幅制御部３と、電子プリンタエンジン（単に「エンジン」とも略記される）４と、コントローラ５と、を備えている。
【００１４】
コントローラ５は、エンジン４から入力される水平同期信号Ｈ２を、図４に示すように、転送クロックＣＬＫで同期化して、Ｈ１として、参照画素生成部１に出力する。本発明の一実施例におけるコントローラ５の動作について説明する。コントローラ５で、水平同期信号Ｈ２を、連続した画素転送クロック（原振ＣＬＫ０）にて同期化した場合、Ｈ１は、最大１画素分の水平方向のゆらぎ（ジッタ）が発生する。
【００１５】
ジッタを抑えるため、通常、原振ＣＬＫ０よりも高次の周波数のクロック（逓倍クロック）によって同期化する。ここでは、画素を１６分割するので、周波数の逓倍率を１６倍とする。
【００１６】
すなわち、コントローラ５は、原振ＣＬＫ０を、逓倍回路（不図示）で１６逓倍したクロックＣＬＫ１６を利用し、ＣＬＫ０を、ＣＬＫ１６により位相を１６分の１づつシフトした時分割クロックＣ０〜Ｃ１５（「多相クロック」ともいう）を生成する。時分割クロックＣ０〜Ｃ１５は、図５に示すようなものとされ、互いに同一周期であり、Ｃ０は、原振ＣＬＫ０とされ、クロックＣ０〜Ｃ１５の遷移エッジは、クロックＣ０〜Ｃ１５の周期（１クロック周期）を１６分割した期間ずつ位相差が設けられている。
【００１７】
転送クロックＣＬＫは、入力の水平同期信号Ｈ２に対して、クロックＣ０からＣ１５を用いて、ライン毎に同期化したものであり、具体的には、Ｈ１の基準ポイント（立ち上がり又は立ち下がり）後、たとえば最初に到来したクロック（Ｃ０〜Ｃ１５の中）が基準クロックとして、選択されて出力される。
【００１８】
結果として、Ｈ１は、Ｈ２に対して、１６分の１画素精度のジッタで出力される。
【００１９】
また、コントローラ５から線幅制御部３に出力される４ビットの制御信号ＳＥＬ０〜３は、Ｃ０〜Ｃ１５を選択する選択信号である。
【００２０】
参照画素生成部１は、原画を走査して得られる白（０）、黒（１）の２値化画像を、転送クロックＣ０および水平同期信号Ｈ１に応じて、注目画素Ｘを中心としたａライン×ｂビットのマトリクスＳ０として出力する。図７に示す例では、３×３の９ビットのデータとなる。
【００２１】
ルックアップテーブル２は、周辺画素マトリクスＳ０を入力として、注目画素Ｘの線幅制御情報Ｓ１を出力するものであり、通常、ＲＯＭ（読み出し専用メモリ）で構成される。
【００２２】
本発明の一実施例において、線幅制御情報Ｓ１は、注目画素ＸをＮ分割して線幅を細くするための制御情報であり、エッジモードとパターンモードの２種類の情報を持つ。
【００２３】
まず、エッジモードについて説明する。エッジモードは、図８（ａ）のデータ形式を持つ。データ幅は８ビットとする。図８（ｂ）乃至図８（ｅ）は、図８（ａ）の説明図である。以下、Ｎ＝１６として説明する。
【００２４】
図８（ａ）において、ｂ７〜ｂ４の４ビット（上位ビット）は、１画素中で黒が始まる変化点アドレスを示す黒エッジ「Ｂ」であり、ｂ３〜ｂ０の４ビット（下位ビット）は、１画素中で白が始まる変化点アドレスを示す白エッジ「Ｗ」である。
【００２５】
図８（ｂ）において、黒エッジＢ＝「４」、白エッジＷ＝「Ａｈ」（ただしｈは１６進表示）である。Ｂ＜Ｗのときは、注目画素Ｘは白で始まり、アドレス「４」から「９」が黒であり、アドレス「Ａｈ」から「Ｆｈ」が白となる。
【００２６】
図８（ｃ）において、黒エッジＢ＝「Ｂｈ」、白エッジＷ＝「３」である。Ｂ＞Ｗのときは、注目画素Ｘは黒で始まり、アドレス「３」から「Ａｈ」が白であり、アドレス「Ｂｈ」から「Ｆｈ」が黒となる。
【００２７】
図８（ｄ）は注目画素Ｘが全黒の場合と、図８（ｅ）は注目画素Ｘが全白の場合を示している。白か黒かのレベルの区別は、ｂ７（＝ｂ４）の値で行う。
【００２８】
次に、パターンモードについて説明する。パターンモードは、図９（ａ）のデータ形式を持つ。データ幅は８ビットとする。図９（ｂ）から図９（ｅ）は、図９（ａ）の説明図である。
【００２９】
パターンモードは、注目画素内の白黒情報そのものであり、Ｎ＝８となる。すなわち、ｂ７が先頭（８分割された画素の左端）の色であり、以下、ｂ６、ｂ５となり、ｂ０が画素の右端の色を意味する。
【００３０】
線幅制御部３は、ルックアップテーブル２から線幅制御情報Ｓ１を入力とし、エンジン４に、図８（ｂ）〜図８（ｅ）に示すように、１画素の中を細分化した画像を出力する。
【００３１】
本発明の一実施例における線幅制御部３の構成について図２を参照して説明する。図２に示すように、線幅制御部３は、初期条件生成回路３１、ビット選択回路３２、論理和回路３３、ビット変換回路３４、セレクタ３５を備えて構成されている。
【００３２】
エッジモードにおいて、  初期条件生成回路３１は、ルックアップテーブル２からの線幅制御情報Ｓ１を入力として受け、現画素の初期値（１６分割したものの最初のデータ）Ｄ０を演算して、出力する。
【００３３】
図８（ａ）〜図８（ｅ）から、Ｄ０が黒となる条件は、以下のとおりである。
【００３４】
｛Ｂ＞Ｗ≠０｝ｏｒ｛（Ｂ＝Ｗ）＆ｂ７＝１｝ｏｒ｛Ｂ＝０≠Ｗ｝  …▲１▼
【００３５】
また、前画素の最終値Ｄ１５´が黒となる条件は、
｛Ｂ´＝Ｗ´｝            …(2)
（但し、Ｂ´、Ｗ´は、前画素の変化点アドレス）
【００３６】
Ｄ０は、前画素の最終値から現画素の初期値への変化点情報であり、
Ｄ０＝  ▲１▼  ＥＸ−ＯＲ  ▲２▼    …▲３▼
となる。
【００３７】
ビット選択回路３２は、線幅制御情報Ｓ１を受け取り、図８に従い、現画素の１６分割データの変化点情報をなすビットデータＤ１〜Ｄ１５をパラレル出力する（初期値Ｄ０を除く）。ビット選択回路３２は、具体的には、２系統のデコーダ（不図示）で構成され、黒エッジ「Ｂ」、白エッジ「Ｗ」で指定される２本の信号線のみ活性化する（１にする）。但し、Ｂ＝Ｗのとき、すべて活性化しない（０にする）。すなわち、図８（ｂ）に示す例では、ビットデータＤ１〜Ｄ１５のうち、Ｄ４とＤ１０のみが１となり、その他は０となる。
【００３８】
パターンモードにおいて、ビット変換回路３４は、線幅制御情報Ｓ１を受け取り、図９に従い、現画素の８分割データの変化点情報ｄ０〜ｄ７を、パラレル出力する。具体的には、ビット変換回路３４は、隣り合った２ビットデータのＥＸ−ＯＲを出力する。すなわち、
ｂ７とｂ６のＥＸ−ＯＲ（排他的論理和）をｄ１、
ｂ６とｂ５のＥＸ−ＯＲをｄ２、…、
ｂ１とｂ０のＥＸ−ＯＲをｄ７、
として出力する。
【００３９】
なお、初期値ｄ０が、前画素の最終値から現画素の初期値への変化点情報であることは、エッジモードのときと同様である。
【００４０】
図９（ｃ）に示す例では、ｄ１、ｄ２、ｄ６、ｄ７が１となり、その他は０となる（ｄ０は前画素との関係で決まるが、説明の便宜上０としている）。
【００４１】
実際には、エッジモードとビット数を整合させるため、ｄ０〜ｄ７を１６ビットに展開する。すなわち、図９（ｄ）に示すように、ｄ０〜ｄ７を、Ｄ０〜Ｄ１５の偶数ビットに展開し、奇数ビットには０を挿入して出力する。
【００４２】
セレクタ３５は、エッジモード時の初期条件生成回路３１、ビット選択回路３２の出力データＤ０〜Ｄ１５と、パタンモード時のビット変換回路の出力Ｄ０〜Ｄ１５を選択制御信号（ＥＤＧＥ／ＰＴＮ）に基づき、選択出力する。
【００４３】
論理和回路３３は、図３に示すように、１６個パラレル入力されるビットデータＤ０〜Ｄ１５を、４ビットのデータ選択信号ＳＥＬ０〜ＳＥＬ３によって、ＤＴ０〜Ｄ１５としてシフト出力するデータシフタ３３３と、位相差のある時分割クロックＣ０〜１５をクロック入力とする１６個のＤ型フリップフロップ３３１（Ｆ／Ｆ０〜Ｆ／Ｆ１５）と、１６個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ１５の出力Ｆ０〜Ｆ１５の排他的論理和をとるＥＸ−ＯＲ３３２と、さらに１６個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ１５のそれぞれに対して、Ｄ型フリップフロップＦ／Ｆの出力とＤＴ０〜ＤＴ１５を個別に入力信号とし、その出力を個々のフリップフロップＦ／ＦのＤ入力とする１６個のＥＸ−ＯＲ３３４と、を備えて構成される。ＥＸ−ＯＲ３３２は、入力の１の数が奇数のときに１を出力する。
【００４４】
本発明の一実施例におけるエッジモードの動作について説明をする。参照画素生成部１から図７（ａ）に示す画像マトリクスが出力されたとき、ルックアップテーブル２（ＲＯＭ）は、データとして、Ｓ１＝８０ｈを出力する。これは、黒エッジＢ＝８、白エッジＷ＝０を意味し、エンジン４に対する注目画素の出力データは、図８（ｆ）が期待される。
【００４５】
線幅制御部３において、初期条件生成回路３１は、Ｓ１＝８０ｈを受け取り、Ｄ０＝０を出力する。
【００４６】
前画素の最終値を白と仮定して、「８０ｈ」は、前項▲３▼の論理を満たさないため、ビット選択回路３２は、線幅制御情報Ｓ１＝８０ｈを受け取り、Ｄ８のみ１を出力し、その他のＤ１〜Ｄ７、Ｄ９〜Ｄ１５は０とする（ただし、Ｄ０は出力しない）。
【００４７】
セレクタ３５は、初期条件生成回路３１の出力Ｄ０＝０と、ビット選択回路３２の出力Ｄ１〜Ｄ１５（Ｄ８のみ１、他は０）を論理和回路３３に出力する。
【００４８】
論理和回路３３の動作は以下のとおりである。
【００４９】
データシフタ３３３は、ＳＥＬ０〜ＳＥＬ３の値に応じて、入力データＤ０〜Ｄ１５をシフトし、ＤＴ０〜ＤＴ１５として出力する。たとえば、ＳＥＬ＝６ｈのとき、基準クロックとして、時分割クロックＣ０〜Ｃ１５のうち、Ｃ６が選択されている。すなわち、１画素はＣ６に始まり、Ｃ７、Ｃ８、…Ｃ１５、Ｃ０…となり、Ｃ５で終端される。
【００５０】
このとき、データシフタ３３３は、Ｄ０〜Ｄ１５を６ビットシフトして、ＤＴ０〜ＤＴ１５として出力する。すなわち、Ｄ０〜Ｄ１５と、ＤＴ０〜ＤＴ１５は、以下のように対応する。
【００５１】
Ｄ０→ＤＴ６、Ｄ１→ＤＴ７、Ｄ２→ＤＴ８、…、Ｄ９→ＤＴ１５、Ｄ１０→ＤＴ０、Ｄ１１→ＤＴ１、…、Ｄ１５→ＤＴ５
【００５２】
フリップフロップＦ／Ｆ０は、ＤＴ０と、自身の出力Ｆ０を入力とするＥＸ−ＯＲ３３４の出力をデータ入力端Ｄに入力し、クロック入力端にクロックＣ０を入力し、クロックＣ０の立ち上がりで、データ入力端Ｄの入力データをサンプル出力する。
【００５３】
フリップフロップＦ／Ｆ１〜１５は、データＤＴ１〜ＤＴ１５と、自身の出力とを入力とするＥＸ−ＯＲ３３４の出力をデータ入力端Ｄに入力し、Ｃ０から１６分の１相づつ遅延したクロックＣ１〜１５をクロック入力端に入力し、Ｃ１〜Ｃ１５の立ち上がりで、データ入力端Ｄの入力データをサンプル出力する。
【００５４】
選択信号ＳＥＬが「６ｈ」であるため、論路和回路３３のフリップフロップＦ／Ｆ６には、Ｄ０をデータシフタ３３３で６ビットシフトしたものが入力され、Ｆ／Ｆ６（Ｃ６に対応）が処理画素（現画素）の基準（初期ビット）となる。
【００５５】
図６は、論理和回路３３の動作を説明するためのタイミングチャートである。ラインの先頭部分において、コントローラ５からのリセット信号によって、１６個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ１５はクリアされ、１６個のフリップフロップの出力Ｆ０〜Ｆ１５＝０となっている。各フリップフロップ３３１は、リセット機能付きのＤ型フリップフロップよりなる。
【００５６】
ここで、第１画素の変化点情報は、データＤ８のみ１であるから、データシフタ３３３のシフト出力のうち、ＤＴ１４が１となる（他のＤＴ０〜Ｄ１３、Ｄ１５は０）。
【００５７】
最初に到来するクロックはＣ６であり、データＤＴ６＝０であるから、フリップフロップＦ／Ｆ６の出力Ｆ６＝０である。また、その時点で、他のフリップフロップの出力も０であるから、ＥＸ−ＯＲ３３２の出力、すなわち論理和回路３３の出力Ｓ２（注目画素を細分化した画像）は０となる。
【００５８】
データＤＴ７も０であるから、次に到来するクロックＣ７によって、フリップフロップＦ／Ｆ７の出力Ｆ７＝０となり、Ｓ２は、０のまま変化しない。
【００５９】
同様に、フリップフロップＦ／Ｆ８〜Ｆ／Ｆ１３は、クロックＣ８〜１３によって次々に駆動され、データＤＴ８〜ＤＴ１３（すべて０）を出力し、Ｓ２は変化しない。
【００６０】
次に、クロックＣ１４が到来したとき、ＤＴ１４＝１であるから、Ｆ／Ｆ１４の出力Ｆ１４＝１となり、Ｓ２は１となる。ＤＴ１５、ＤＴ０〜ＤＴ５＝０であるから、Ｓ２は、クロックＣ１４以後変化せず、１を出力し続ける。
【００６１】
上記の動作により、論理和回路３３の出力Ｓ２は、図６に示すようなパターンを出力し、これはとりもなおさず、期待される図８（ｆ）のパターンと同一である。
【００６２】
次に、第２画素として、同じデータを出力したいとき、ルックアップテーブル２（ＲＯＭ）は、同じデータ（Ｓ１＝８０ｈ）を出力する。
【００６３】
これは、黒エッジＢ＝８、白エッジＷ＝０を意味し、エンジン４に対する注目画素の出力データは、図８（ｆ）が期待されることは、第１画素と同様である。
【００６４】
今、第１画素の出力結果として、論理和回路３３のフリップフロップ３３１の出力は、フリップフロップＦ１４のみ１、その他は０となっている。
【００６５】
一方、第２画素の変化点情報として、第１画素と同様に、Ｄ８＝１となっている他、Ｄ０＝１となっている。前画素の最終データが黒＝１であるため、初期条件生成回路３１は、初期値Ｄ０として、「変化あり」＝１を出力する。
【００６６】
データシフタ３３３におけるシフト結果として、Ｄ０とＤ８を６ビットシフトしたＤＴ６とＤＴ１４のみが１となる。
【００６７】
第２画素も、最初に到来するクロックはＣ６であり、ＤＴ６＝１と、フリップフロップＦ／Ｆ６の出力Ｆ６＝０の排他的論理和をとって、フリップフロップＦ／Ｆ６は、１を出力する。既に、フリップフロップＦ／Ｆ１４の出力Ｆ１４＝１であるから、１の数が２個となり、ＥＸ−ＯＲ３３２は０を出力し、最終の出力Ｓ２は０となり、白が出力される。
【００６８】
以下、クロックＣ１３まで、フリップフロップＦ／Ｆ７〜Ｆ／Ｆ１４は、０を出力し、Ｓ２は０を出力し続ける。
【００６９】
クロックＣ１４の到来時、データシフタ３３３の出力ＤＴ１４＝１と、フリップフロップＦ／Ｆ１４の出力Ｆ１４＝１のＥＸ−ＯＲをとって、フリップフロップＦ／Ｆ１４の出力Ｆ１４は０となる。この時点で、フリップフリップ３３４の出力Ｆ０〜Ｆ１５のうち１を出力しているものは、１個（Ｆ６のみ）であるから、Ｓ２＝１となる。
【００７０】
クロックＣ１５以後クロックＣ５まで、フリップフロップ３３１の値は０を維持し、結果として、Ｓ２は変化しない。
【００７１】
上記動作により、エンジン４は、第１画素、第２画素ともに、Ｓ２として、図８（ｆ）のパターンを受け取り、図７（ｂ）のように、注目画素Ｘの右端に黒を挿入した滑らかな記録画像を得る。
【００７２】
エッジモードにおいては、変化点アドレスの記述を行っているため、注目画素の画データ変化は２回までとなり、このため、エッジモードでは、より複雑な画データの変化を実現することはできない。
【００７３】
これに対して、パターンモードにおいては、図９（ａ）に示すように、画データそのものを表現するため、変化の多い画像の表現が可能である。
【００７４】
次に、図９を参照して、本発明の一実施例（パターンモード）の動作について説明する。
【００７５】
パターンモードにおいて、ビット変換回路３４は、線幅制御情報Ｓ１を受け取り、図９に従い、現画素の８分割データの変化点情報ｄ０〜ｄ７をパラレル出力する。この回路は、具体的には、隣り合った２ビットデータの排他的論理和（ＥＸ−ＯＲ）を出力する。すなわち、（０１１０００１１）が出力される（図９（ｃ））。初期値ｄ０は、前画素の最終値から現画素の初期値への変化点情報であり、ここでは０とする。
【００７６】
さらに、エッジモードとビット数を整合させるため、ｄ０〜ｄ７を１６ビットに展開する。すなわち、図９（ｄ）に示すように、ｄ０〜ｄ７を、Ｄ０−Ｄ１５の偶数ビットに展開し（ｄ０はＤ０とＤ１、ｄ１はＤ２とＤ３、…）、奇数ビットには０を挿入し、Ｄ０〜Ｄ１５を出力する。結果として、以下のデータがＳ２として出力される。
【００７７】
００１０１０００００００１０１０
【００７８】
パターンモードにおいても、論理和回路３３の動作は、エッジモードと同様であるため、その説明は省略する。
【００７９】
【発明の効果】
上記に説明したように、本発明は、ルックアップテーブルにおいて、線幅制御情報として、注目画素内の変化点アドレス情報（エッジモード）の他に、注目画素のパターン情報（パターンモード）を備えたことにより、エッジモードのみのときと比べて、より変化の多い画像を表現することができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における線幅制御部の構成を示す図である。
【図３】本発明の一実施例線における線幅制御部の論理和回路の構成を示す図である。
【図４】本発明の一実施例の動作を示すタイミング図である。
【図５】本発明の一実施例の動作を示すタイミング図である。
【図６】本発明の一実施例の動作を示すタイミング図である。
【図７】本発明の一実施例を説明するための図である。
【図８】本発明の一実施例におけるエッジモードのデータ構成を説明するための図である。
【図９】本発明の一実施例におけるパターンモードのデータ構成を説明するための図である。
【符号の説明】
１  参照画素生成部
２  ルックアップテーブル
３  線幅制御部
４  電子プリンタエンジン（エンジン）
５  コントローラ
３１  初期条件生成回路
３２  ビット選択回路
３４  ビット変換回路
３５  セレクタ
３３  論理和回路
３３１  フリップフロップ
３３２  ＥＸ−ＯＲ（排他的論理和回路）
３３３  データシフタ
３３４  ＥＸ−ＯＲ（排他的論理和回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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