(57)【特許請求の範囲】
【請求項１】
コア基板の両面に、コア基板を貫通する導体部を介して電気的に接続する配線パターンが形成され、
該コア基板の一方の面の配線パターン上に、複数層の配線パターンが絶縁層を介して形成され、
前記コア基板の一方の面側の各配線パターンが、前記各絶縁層を貫通して設けられたビア穴の内壁面に形成されたビアめっき皮膜を介して電気的に接続されて、該コア基板の一方の面側の最外層の配線パターンが、搭載される半導体チップの端子と電気的に接続される配線パターンに形成され、
前記コア基板の他方の面の配線パターン上に複数層の絶縁層が形成され、
該コア基板の他方の面側の最外層の絶縁層上に外部接続用端子を形成する配線パターンが形成され、
前記コア基板の他方の面の配線パターンと前記外部接続用端子を形成する配線パターンとが、前記コア基板の他方の面側の複数層の絶縁層を貫通して設けられたビア穴の内壁面に形成されたビアめっき皮膜を介して電気的に接続されている半導体装置用パッケージであって、
前記コア基板の他方の面の配線パターン上に形成された複数層の絶縁層のうちの最内層または中間層上に、電源プレーンもしくはグランドプレーンが形成され、
前記コア基板の他方の面側に設けられたビア穴は、前記電源プレーンもしくはグランドプレーンが形成される絶縁層から内側が、外側よりも小径に形成されることで、ビア穴の中途部に段差部が形成され、該段差部に露出した前記電源プレーンもしくはグランドプレーンに前記ビアめっき皮膜が形成されて電気的に接続されていることを特徴とする半導体装置用パッケージ。
【請求項２】
前記コア基板の一方の面側の絶縁層と他方の面側の絶縁層とが同数層形成されていることを特徴とする請求項１記載の半導体装置用パッケージ。
【請求項３】
前記外部接続用端子を形成する配線パターンの外部接続用端子にバンプが形成されていることを特徴とする請求項１または２記載の半導体装置用パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用パッケージに関する。
【０００２】
【従来の技術】
半導体装置用パッケージとして、コア基板の両側にビルドアップ法により多段の配線パターンを形成するビルドアップ基板が用いられるようになってきている。
図５にビルドアップ基板１０の一例を示す。
１２は絶縁基板からなるコア基板で、その両面に配線パターン１３、１４が形成されている。両配線パターン１３、１４はスルーホールめっき皮膜１５で電気的に接続している。
【０００３】
両配線パターン１３、１４上に絶縁層１６、１７が形成され、この絶縁層１６、１７にビアホール１６ａ、１７ａが形成されている。
無電解めっき、次いで電解めっきが施されて、絶縁層１６、１７上およびビアホール１６ａ、１７ａ内壁に銅めっき皮膜が形成され、この銅めっき皮膜がエッチングされて、それぞれ配線パターン１３、１４にビアめっき皮膜を介して電気的に接続する第１段目の配線パターン１８、１９が形成されている。
【０００４】
以下同様にしてコア基板１２の両面に多段の配線パターンが形成される。
一方の最外層の配線パターン２０上には、半導体チップ２１がフリップチップ接続されるパッドが形成される。
また他方の最外層の配線パターン２２の外部接続端子には外部接続用のはんだバンプ２３が形成される。
スルーホールやビア穴には樹脂が充填され、また表面には保護用のソルダーレジスト層２４、２４が形成される。
【０００５】
【発明が解決しようとする課題】
上記ビルドアップ基板１０は、絶縁層を樹脂の塗布等によって多層に形成するので薄型に形成できると共に、配線パターン１８、１９、２０、２２はめっきで形成されるので、微細パターンに形成可能で、したがって高密度の半導体チップ２１を搭載できる利点がある。
しかしながら、コア基板１２の両面に、絶縁層を樹脂の塗布等によって形成し、それぞれビア穴をレーザー加工等であけ、まためっき、エッチングを施して、各絶縁層毎に配線パターンを形成するので、工数がかかり、コスト高となるという課題がある。
【０００６】
そこで、本発明は上記課題を解決すべくなされたものであり、その目的とするところは、工数を削減でき、コストの低減化が図れる半導体装置用パッケージを提供するにある。
【０００７】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
すなわち、本発明に係る半導体装置用パッケージによれば、コア基板の両面に、コア基板を貫通する導体部を介して電気的に接続する配線パターンが形成され、該コア基板の一方の面の配線パターン上に、複数層の配線パターンが絶縁層を介して形成され、前記コア基板の一方の面側の各配線パターンが、前記各絶縁層を貫通して設けられたビア穴の内壁面に形成されたビアめっき皮膜を介して電気的に接続されて、該コア基板の一方の面側の最外層の配線パターンが、搭載される半導体チップの端子と電気的に接続される配線パターンに形成され、前記コア基板の他方の面の配線パターン上に複数層の絶縁層が形成され、  該コア基板の他方の面側の最外層の絶縁層上に外部接続用端子を形成する配線パターンが形成され、前記コア基板の他方の面の配線パターンと前記外部接続用端子を形成する配線パターンとが、前記コア基板の他方の面側の複数層の絶縁層を貫通して設けられたビア穴の内壁面に形成されたビアめっき皮膜を介して電気的に接続されている半導体装置用パッケージであって、前記コア基板の他方の面の配線パターン上に形成された複数層の絶縁層のうちの最内層または中間層上に、電源プレーンもしくはグランドプレーンが形成され、前記コア基板の他方の面側に設けられたビア穴は、前記電源プレーンもしくはグランドプレーンが形成される絶縁層から内側が、外側よりも小径に形成されることで、ビア穴の中途部に段差部が形成され、該段差部に露出した前記電源プレーンもしくはグランドプレーンに前記ビアめっき皮膜が形成されて電気的に接続されていることを特徴としている。
【０００８】
前記コア基板の、一方の面側の絶縁層と他方の面側の絶縁層とを同数に形成することにより、コア基板の両面における層構造を同じくでき、反り等を防止できる。
【０００９】
前記外部接続用端子にバンプを形成してパッケージとしてもよい。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図１はビルドアップ基板から成る半導体装置用パッケージ３０の一例を示す概略的な断面図である。
以下製法も含めてその構成を説明する。
【００１１】
３１は絶縁基板からなるコア基板で、その両面に配線パターン３３、３４が形成されている。配線パターン３３、３４を形成するには、両面銅張基板にまずスルーホール３４をドリルで開口し、このスルーホール３４に、無電解銅めっき、次いで電解銅めっきを施してスルーホールめっき皮膜（導体部）３５を形成し、次いで両面の銅箔をエッチング加工して所要の配線パターン３３、３４に形成する。スルーホール３４内は穴埋め樹脂３６を充填する。
なお、配線パターンは銅に限らず、その他の金属でもよい。以下同様である。また、スルーホールめっき皮膜でなく、スルーホール３４内に導電材料を充填して導体部としてもよい（図示せず）。
【００１２】
次いで配線パターン３３（コア基板の一方の面の配線パターン）、配線パターン３４（コア基板の他方の面の配線パターン）上にポリイミド樹脂等の樹脂を塗布、あるいは樹脂シートを積層してそれぞれ絶縁層３８、３９を形成する。
次に、絶縁層３８にレーザー光によりビア穴４０を形成する。絶縁層３９にはこの段階ではビア穴を形成しない。
【００１３】
そして、無電解銅めっき、次いで電解銅めっきを施して、絶縁層３８上、ビア穴４０内壁に銅めっき皮膜を形成する。
次いでこの銅めっき皮膜をエッチング加工して配線パターン４２を形成する。配線パターン４２はビアめっき皮膜４１を介して配線パターン３２に電解的に接続する。
【００１４】
次に、配線パターン４２上および絶縁層３９上に上記と同様にしてそれぞれ絶縁層４４、４５を形成する。
絶縁層４４にビア穴４７を形成し、そして上記と同様にして、ビアめっき皮膜４８で配線パターン４２に電気的に接続する配線パターン５０を形成する。
このようにしてコア基板１の一方の面側には絶縁層を介して多段の配線パターンを形成する。またコア基板３１の他方の面側には多層の絶縁層を形成する。
これらコア基板３１の一方の面側の多段の配線パターンが、搭載される半導体チップの端子を引き回す引回し配線パターンとなる。
配線パターン５０上にソルダーレジスト層５２を形成し、フォトリソグラフィーにより穴開け加工して、半導体チップを搭載するためのパッド５１を露出、形成する。
【００１５】
一方、コア基板３１の他方の面側の絶縁層３９および絶縁層４５には、レーザー光により、両絶縁層３９、４５を同時に貫通するビア穴５３を形成し、配線パターン３３の一部を露出させる。ビア穴５３は比較的深い穴となるがレーザー光により加工が可能である。
次いで最外層の絶縁層４５上およびビア穴５３内壁に無電解銅めっき、電解銅めっきを施して銅めっき皮膜を形成し、この銅めっき皮膜をエッチング加工して、最外層の配線パターン５４を形成する。最外層の配線パターン５４は外部接続用端子５５を含む。最外層の配線パターン５４はビアめっき皮膜５６を介して、コア基板３１の他方の面の配線パターン３３に電気的に接続する。
最外層の配線パターン５４上にソルダーレジスト層５７を形成し、フォトリソグラフィーにより穴開け加工して外部接続用端子５５を露出させる。
これにより半導体装置用パッケージ３０に完成される。
なお、端子５５上にはんだボール等の外部接続用のバンプ５９を形成してパッケージとしてもよい。
【００１６】
上記のように、コア基板３１の一方の面側の、半導体チップが搭載される側の配線パターンは、半導体チップの端子を引き回す引回し配線パターンとなるから、高密度かつ微細であり、これらを各絶縁層上に形成した複数段の配線パターンに分担させて、引回し配線パターンとする。このように、コア基板３１の一方の面側の複数段の配線パターンにより半導体チップの端子の引回し配線パターンを形成してしまい、コア基板の他方の面側の複数層の絶縁層には、最外層を除いて、また後記するように必要に応じて中間層に電源プレーンあるいはグランドプレーンを形成する場合を除いて基本的に配線パターンを形成しないので、工数の削減、コストの低減化が図れる。
【００１７】
図２〜図４は他の実施の形態を示す部分断面図である。
図１に示す実施の形態と同一の部材は同一符号を付して説明を省略する。
本実施の形態では、図２に示すように、コア基板３１の両面に絶縁層３８、３９を形成し、絶縁層３８にはビア穴４０を形成する。絶縁層３９にはこの段階ではビア穴を形成しない。
次に、絶縁層３８およびビア穴４０の内壁、絶縁層３９上に、無電解銅めっきおよび電解銅めっきを施して銅めっき皮膜を形成する。
絶縁層３８上の銅めっき皮膜はエッチング加工して配線パターン４２に形成する。絶縁層３９上の銅めっき皮膜６０はベタパターンのまま残す。
次いで、コア基板３１の一方の面側には上記と同様にして所要段数の配線パターンを形成する。
コア基板３１の他方の面側の銅めっき皮膜６０上には絶縁層４５、４６、・・・のみを形成していく。
【００１８】
次に、図３に示すように、コア基板３１の他方の面側の絶縁層３９、４５、４６にビア穴５３をレーザー光により開口する。
この場合、まず絶縁層４５、４６にビア穴５３ａを形成し、次にレーザー光を絞り込んで、銅めっき皮膜６０に若干小径の穴明けをする。次いで絶縁層３９にビア穴５３ａよりも小径のビア穴５３ｂを開口するようにするとよい。つまり、樹脂からなる絶縁層３９、４５、４６に穴明けをする際よりも高いエネルギーとなるレーザー光で銅めっき皮膜６０に穴明け加工をする。
多層の絶縁層に一度に深いビア穴５３を形成することになるが、レーザー光を用いることにより穴明け加工が可能である。
【００１９】
次に図４に示すように、最外層の絶縁層４６上、ビア穴５３内壁に無電解銅めっき、電解銅めっきを施して銅めっき皮膜を形成し、この銅めっき皮膜をエッチング加工して、最外層の配線パターン５４を形成する。最外層の配線パターン５４は外部接続用端子５５を含む。最外層の配線パターン５４はビアめっき皮膜５６を介して、コア基板３１の他方の面の配線パターン３３に電気的に接続する。
最外層の配線パターン５４上にソルダーレジスト層５７を形成し、フォトリソグラフィーにより穴開け加工して外部接続用端子５５を露出させる。
これにより半導体装置用パッケージ３０に完成される。
なお、端子５５上にはんだボール等の外部接続用のバンプ５９を形成してパッケージとしてもよい。
【００２０】
本実施の形態では、銅めっき皮膜６０は電源プレーンあるいはグランドプレーンとして用いることができる。
図示のように、ビア穴５３の中途部に段差ができ、この段差部に露出した銅めっき皮膜６０にビアめっき皮膜５６が形成されるので、ビアめっき皮膜５６と銅めっき皮膜（電源プレーンあるいはグランドプレーン）６０との接続が確実に行える。
電源プレーンあるいはグランドプレーンは、コア基板３１の他方の面側の絶縁層のうちの最内層または中間層上に形成する。
本実施の形態でも、コア基板３１の他方の面側は、中間層に電源プレーンあるいはグランドプレーンのみを形成し、配線パターンは形成しないので、工数の削減、コストの低減化が図れる。
【００２１】
なお、上記各実施の形態において、コア基板３１の両側に形成する絶縁層の数は同数とするのが好ましく、これによりパッケージの反り等を防止できる。
【００２２】
以上本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。
【００２３】
【発明の効果】
本発明に係る半導体装置用パッケージによれば、コア基板の他方の面側の複数層の絶縁層には、最外層の配線パターンと中間層の電源プレーンあるいはグランドプレーンを除いて基本的に配線パターンを形成しないので、工数の削減、コストの低減化が図れる。
また、段差部に露出した電源プレーンあるいはグランドプレーンにビアめっき皮膜が形成されるので、ビアめっき皮膜と電源プレーンあるいはグランドプレーンとの接続が確実に行える。
【図面の簡単な説明】
【図１】第１の実施の形態を示す断面説明図である。
【図２】図２〜図４は電源プレーンあるいはグランドプレーンを形成する第２の実施の形態を示し、図２は絶縁層を形成した状態の部分断面図である。
【図３】図３はビアホールを形成した状態の部分断面図である。
【図４】図４はビアめっき皮膜等を形成した部分断面図である。
【図５】従来例を示す断面説明図である。
【符号の説明】
３０  半導体装置用パッケージ
３１  コア基板
３２、３３  配線パターン
３４  スルーホール
３５  スルーホールめっき皮膜
３８、３９、４４、４５、４６  絶縁層
４０、４７  ビア穴
４１、４８  ビアめっき皮膜
４２、５０  配線パターン
５１  パッド
５２、５７  ソルダーレジスト層
５３  ビア穴
５４  配線パターン
５５  外部接続用端子
５６  ビアめっき皮膜
５９  バンプ
６０  銅めっき皮膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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