(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが行方向及び列方向にマトリクス状に配置されたメモリセルアレイと、
入力アドレス信号に応じて前記メモリセルアレイの１つの行を選択する行選択手段と、
前記メモリセルアレイを複数の列からなる複数のグループに分割して得られるいずれかのグループを、前記入力アドレス信号に応じて選択して、選択されたそのグループに属する全ての列を同時に選択する列選択手段と、
少なくとも２個設けられており、それぞれが、前記列選択手段により選択されたグループの列のビット線をプリチャージするプリチャージ手段と、
前記行選択手段にて選択された１つの行において前記列選択手段にて選択されたグループのメモリセルを連続してアクセスするか、前記列選択手段にて選択されたグループの列のビット線を前記プリチャージ手段によってプリチャージするかを選択するバーストモードセレクタ部とを備え、
前記列選択手段は連続してアクセスされる複数のグループを同時に選択し、
前記バーストモードセレクタ部は、前記列選択手段にて同時に選択された複数のグループにおける一つのグループのアクセスを開始したときに、前記プリチャージ手段によって次順にアクセスするグループのビット線のプリチャージを開始するように構成され、
前記バーストモードセレクタ部によってアクセスされるメモリセルの情報が読み出し回路によって読み出される、半導体記億装置。
【請求項２】
前記一つのグループに属する列の一連のメモリセルを読み出す期間が、前記ビット線をプリチャージする期間よりも短く設定されている請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速読み出しモードであるバーストモードを有する半導体記憶装置に関し、より詳しくは、チップ面積の増大を抑止した上で、バーストモード動作によるデータの読み出しを連続して行うことができる半導体記憶装置に関する。
【０００２】
【従来の技術】
マイクロプロセッサ（ＭＰＵ）等の高速化に伴い、最近では、半導体記憶装置も高速アクセス可能なものがますます要望されるようになってきている。
【０００３】
そこで、このような要望に応えるために、通常のランダムアクセスを高速化すると共に、アクセス方法は、多少制限されるものの、更に高速読み出しを可能にしたバーストモードを有する半導体記憶装置装置が開発されてきている。
【０００４】
このバーストモードにおける読み出し動作は、入力アドレス信号の行アドレスに対応したメモリセルアレイの複数のメモリセルを同時に複数選択し、列アドレスを高速で切り換えることによりメモリセルに格納されたデータを順次出力することにより行われる。
【０００５】
図５は、バーストモードを有する半導体メモリ（以下では単にメモリと称する）の一従来例を示す。また、図６は、このメモリのＹデコーダ・セレクタ部２３、プリチャージ回路群２４及びバーストモードセレクタ部３２の回路構成を示し、図７は、このバーストモードでの高速読み出し動作を示すタイミングチャートである。
【０００６】
図において、このメモリは、アドレス信号Ａ０〜Ａ１９の内のＡ０〜Ａ６を列アドレス、アドレス信号Ａ７〜Ａ１９を行アドレスとしている。
【０００７】
このメモリ１００は、それぞれ１ビットのデータを格納するメモリセル（Ｍ０ｉ０，Ｍ０ｉ１，…（以下では、これらを総称してメモリセルＭと称する））がマトリクス状に配置されたメモリセルアレイ１０を有している。また、メモリ１００は、行アドレスＡ７〜Ａ１９に対応した行のメモリセルＭを選択する行選択手段を有する。
【０００８】
ここで、この行選択手段は、行アドレスＡ７〜Ａ１９が入力される入力バッファ回路１１と、その出力が入力されるプリ・デコーダＡ回路１２と、このプリ・デコーダＡ回路１２のプリデコード出力によりメモリセルアレイ１０の行ＷＬｉ（図６のワード線ＷＬｉ（ｉ：０，１，２，…ｉ））を選択するＸデコーダ１３とで構成されている。
【０００９】
加えて、このメモリ１００は、列アドレスＡ０〜Ａ６に対応した複数の列のメモリセルを選択する列選択手段を有する。この列選択手段は、列アドレスＡ３〜Ａ６が入力される入力バッファ回路２１と、その出力が入力されるプリ・デコーダＢ回路２２と、このプリ・デコーダＢ回路２２のプリデコード出力ＣＡ０〜ＣＡ７，ＣＢ０〜ＣＢ３が入力されるＹデコーダ・セレクタ部２３と、アドレス信号Ａ０〜Ａ２が入力される入カバッファ回路３０と、その出力が入力されるバーストモードデコーダ回路３１と、このバーストモードデコーダ回路３１の出力ＢＳ０〜ＢＳ７が入力されるバーストモードセレクタ部３２とで構成されている。
【００１０】
上記のＹデコーダ・セレクタ部２３には、列アドレスによって指定されるコモンビット線ＣＢＩＴ０〜ＣＢＩＴ７（以下ではこれらを総称してコモンビット線ＣＢＩＴと称する）のプリチャージを行うプリチャージ回路群２４が接続されている。コモンビット線ＣＢＩＴは、読み出し回路３３内のセンスアンプ（図示せず）に接続されている。また、読み出し回路３３には、出力回路２０が接続されており、出力回路２０は読み出し回路３３の出力Ｄｏｕｔを出力端子２に出力する。
【００１１】
次に、上記構成のメモリ１００のバーストモードでの高速読み出し動作について説明する。まず、行アドレス信号Ａ７〜Ａ１９は、入力バッファ回路１１、プリ・デコーダＡ回路１２及びＸデコーダ１３によりデコードされ、いずれか１つのワード線ＷＬｉが、図７に示すタイミングでアクテイブ（“Ｈｉｇｈ”レベル）となる。
【００１２】
このとき、列アドレス信号Ａ３〜Ａ６は、入力バッファ回路２１に入力され、その出力がプリ・デコーダＢ回路２２によりデコードされ、読み出すべきメモリセルＭに接続されたコモンビット線ＣＢＩＴが選択される。そして、選択されたコモンビット線ＣＢＩＴに対し、プリチャージ回路群２４が一定時間プリチャージを行う。プリチャージが完了すると、コモンビット線ＣＢＩＴの電位を読み出し回路３３内のセンスアンプにより増幅し、出力回路２０により、読み出し回路３３の出力Ｄｏｕｔを図７に示すタイミングで出力端子２に出力する。
【００１３】
以上のバーストモードを有する従来のメモリにおいて、より高速でデータを読み出すためには、次に読み出すブロックのコモンビット線ＣＢＩＴを予め所定の電位にプリチャージすればよく、そのような手法を採用した従来例として、例えば、特開昭６１−２７１６８３号公報、特開平１−１３７４９１号公報で開示されたものがある。
【００１４】
図８及び図９に基づき、このメモリの構成を動作と共に説明する。但し、図８はこのメモリの回路構成を示し、図９はその動作タイミングを示す。
【００１５】
図８に示すように、このメモリは、書き込み回路２０、ライトアドレスポインタ２１、読み出し回路３０、リードアドレスポインタ３１及びメモリセルＭＣｍｎを備えている。
【００１６】
次に、図９に基づきその動作を説明する。同図に示すように、メモリセルＭＣｍｎからデータを読み出すための読み出しサイクルＲＣ０の前に、プリチャージ信号ＰＲＣが“Ｈｉｇｈ”レベルになり、全ての読み出し用ビットラインＲＢＬ０〜ＲＢＬ７が“Ｈｉｇｈ”レベルにプリチャージされている。
【００１７】
次いで、読み出しクロック信号ＲＣＫが立ち上がった後に、プリチャージ信号ＰＲＣは“Ｌｏｗ”レベルになり、全ての読み出し用ビットラインＲＢＬ０〜ＲＢＬ７のプリチャージが終了する。
【００１８】
更に、プリチャージ信号ＰＲＣが“Ｌｏｗ”レベルになったことに応答して、選択された読み出し用ワードラインＲＷＬｎが立ち上がる。これによって、立ち上がった読み出し用ワードラインＲＷＬｎに接続されたメモリセルＭＣｍｎに格納されたデータが読み出し用ビットラインＲＢＬｍに出力される。そして、８本の読み出し用ビットラインＲＢＬ０〜ＲＢＬ７の内の１本が読み出し用ビットライン選択信号ＲＢＳｍ（図８参照）によって選択され、選択されたビットラインＲＢＬｍの電位が読み出し回路４０内のセンスアンプによって検出されて増幅され、その後、データＤｏｕｔとして出力される。
【００１９】
そして、次の読み出しサイクルＲＣ１に移行する前に、センス終了信号等によって読み出し用ワードラインＲＷＬｎを“Ｌｏｗ”レベルに立ち下げた後、次の読み出し用ビット線ＲＢＬｍ＋１に接続されたメモリセルＭＣｍ＋１ｎからデータを読み出すために、プリチャージ信号ＰＲＣを立ち上げて、全ての読み出し用ビット線ＲＢＬ０〜ＲＢＬ７に対してプリチャージを開始する。
【００２０】
また、より高速でデータを読み出すことが可能になったメモリの他の従来例として、本願出願人が特開平８−６３９９０号公報で先に提案したものがある。このメモリは、ぺージデータを連続的に読み出すために、読み出し回路のセンスアンプ部を多分割し、これによってぺージ切り替えを行う際にもタイムラグが発生しない高速読み出しを実現している。
【００２１】
図１０〜図１２に基づき、このメモリの構成を動作とともに説明する。但し、図１０はこのメモリの構成を示すブロック図であり、図１１はその具体的な回路構成を示す回路図、図１２は動作説明のためのタイミングチャートである。なお、このメモリの回路構成は、図５に示すメモリの回路構成と略同様であるので、対応する部分には同一の符号を付してある。
【００２２】
このメモリでは、列選択手段は、入力バッファ回路２１、プリ・デコーダＢ回路２２及びＹデコーダ・セレクタ部１２３によって構成されており、図１２に示すように、時刻ｔ０にて入力アドレス信号の列アドレスに対応したメモリセルアレイ１０の複数の列が、当該列アドレス以外の複数の列とともに選択される。このため、入力アドレス信号の列アドレスに対応したぺージデータを含む２ぺージ分のぺージデータを並行してセンスアンプ部（センスアンプ０回路群２２４ａ，センスアンプ１回路群２２４ｂ）に読み出すことができる。
【００２３】
従って、入力アドレス信号により指定される番地のぺージデータの読み出しが終了して、次の番地のぺージデータの読み出しに移行する時刻ｔ５では、既に次の番地のぺージデータをセンスアンプ部まで読み出しておくことが可能となる。
【００２４】
それ故、このメモリによれば、ぺージデータを連続して読み出す場合のぺージ切り換えを行う際においても、センスアンプ部からの高速な読み出し動作が途切れることがないので、連続した高速読み出しを実現することができる。
【００２５】
【発明が解決しようとする課題】
しかしながら、特開昭６１−２７１６８３号公報及び特開平１−３７４９１号公報に記載された従来のバーストモードを有するメモリにおいては、選択された複数のコモンビット線ＣＢＩＴの全てにプリチャージを行うため、消費電力が比較的大きいという問題点がある。
【００２６】
加えて、近年のメモリの大容量化に伴ってプリチャージすべきコモンビット線ＣＢＩＴの容量は増大傾向にある。このため、センスアンプのセンス時間と比較してコモンビット線ＣＢＩＴのプリチャージ時間が相対的に長くなってきている。この結果、コモンビット線ＣＢＩＴのプリチャージ時間の増大により１つの読み出しサイクルのサイクル時間が長くなるため、その分、メモリの高速読み出しを図る上での制約となっていた。
【００２７】
また、特開平８−６３９９０号公報に記載されたバーストモードを有するメモリにおいては、ぺージデータ数の最低２倍の数のセンスアンプが必要となり、しかも、これらのセンスアンプ全てがバーストモード動作中は常時動作しているため、比較的消費電力が大きくなるという問題点がある。また、チップサイズの増大を招くという問題点もある。
【００２８】
図１１及び１３に基づき上記の問題点を今少し具体的に説明する。このメモリでは、図１１に示すように、ランダムアクセス時及びバーストモードの最初のアクセス時に８本のコモンビット線ＣＢＩＴ（ＣＢＩＴＡ０〜ＣＢＩＴＡ３，ＣＢＩＴＢ０〜ＣＢＩＴＢ３）を常時プリチャージしている。また、バーストモードでの２回目以降のアクセス時においても、同様に、コモンビット線ＣＢＩＴを８本常時プリチャージしている。
【００２９】
ここで、プリチャージは図１１及び図１３に示すプリチャージトランジスタ（ＰチャネルＭＯＳトランジスタ）５０によって行われるが、このプリチャージトランジスタ５０は駆動能力の大きなトランジスタを用いることができないため、第１に、プリチャージ時間が長くなるという問題点がある。
【００３０】
第２に、常時８本のコモンビット線ＣＢＩＴにＶｃｃをプリチャージしているため、消費電力が大きくなる。
【００３１】
第３に、コモンビット線ＣＢＩＴ毎にセンスアンプＳＡを必要とするため、チップ面積当たりのセンスアンプＳＡの占有面積が大きくなるため、チップサイズの増大を招く。
【００３２】
第４に、センスアンプ部が増大するため、この点においても、消費電力が大きくなる。
【００３３】
本発明は、このような現状に鑑みてなされたものであり、サイクル時間を短くできる結果、その分、従来例よりもデータを高速で読み出すことが可能になる半導体記憶装置を提供することを目的とする。
【００３４】
本発明の他の目的は、小さい消費電力で動作させることができる半導体記憶装置を提供することにある。
【００３５】
【課題を解決するための手段】
本発明の導体記億装置は、複数のメモリセルが行方向及び列方向にマトリクス状に配置されたメモリセルアレイと、入力アドレス信号に応じて前記メモリセルアレイの１つの行を選択する行選択手段と、前記メモリセルアレイを複数の列からなる複数のグループに分割して得られるいずれかのグループを、前記入力アドレス信号に応じて選択して、選択されたそのグループに属する全ての列を同時に選択する列選択手段と、少なくとも２個設けられており、それぞれが、前記列選択手段により選択されたグループの列のビット線をプリチャージするプリチャージ手段と、前記行選択手段にて選択された１つの行において前記列選択手段にて選択されたグループのメモリセルを連続してアクセスするか、前記列選択手段にて選択されたグループの列のビット線を前記プリチャージ手段によってプリチャージするかを選択するバーストモードセレクタ部とを備え、前記列選択手段は連続してアクセスされる複数のグループを同時に選択し、前記バーストモードセレクタ部は、前記列選択手段にて同時に選択された複数のグループにおける一つのグループのアクセスを開始したときに、前記プリチャージ手段によって次順にアクセスするグループのビット線のプリチャージを開始するように構成され、前記バーストモードセレクタ部によってアクセスされるメモリセルの情報が読み出し回路によって読み出されるようになっており、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、前記一つのグループに属する列の一連のメモリセルを読み出す期間が、前記ビット線をプリチャージする期間よりも短く設定されている。
【００３９】
以下に本発明の作用について説明する。
【００４０】
本発明においては、列選択手段により、入力アドレス信号の列アドレスに対応したメモリセルの複数の列を、当該列アドレス以外の少なくとも１つの他の列アドレスに対応した複数の列とともに選択する構成をとるため、入力アドレス信号に対応したバーストデータを含む、少なくとも２アドレス分のバーストデータを並行してセンスアンプの前まで読み出しておくことが可能となる。
【００４１】
この結果、同一行アドレスであるバーストデータを連続して出力する場合に、センスアンプ部からの高速な読み出し動作が途切れることなく連続して行えるので、従来例よりもより一層の高速読み出しが可能になる。
【００４２】
ここで、上記の列選択手段は、入力アドレス信号の列アドレスに対応した複数の列を当該列アドレス以外の少なくとも１つの他のアドレスに対応した複数の列とともに選択するものであればよく、例えば、通常の列選択回路において、列アドレスにより指定される複数の列毎に論理回路（例えは、ＮＡＮＤ回路）を１つ追加した簡単な回路構成により実現できる。この結果、チップ面積の増大を抑制することが可能になる。
【００４３】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づき具体的に説明する。
【００４４】
図１〜図４は、本発明半導体記憶装置の一実施形態を示す。但し、図１はバーストモードを有する本発明不揮発性メモリ（以下では単にメモリと称する）のシステム構成を示し、図２はこのメモリの具体的な回路構成を示し、図３は読み出し動作を示す。また、図４はバーストモードセレクタ動作表を示す。
【００４５】
図１及び図２に示すように、本実施形態に係るバーストモードを有するメモリ１０１は、それぞれ１ビットのデータを格納するメモリセルＭ（以下では、上記同様にメモリセルＭ０ｉ０，Ｍ０ｉ１，…を総称してメモリセルＭと称する）がマトリクス状に配置されたメモリセルアレイ１０を有する。
【００４６】
加えて、このメモリ１０１には、行アドレス信号Ａ７〜Ａ１９に対応した行のメモリセルＭを選択する行選択手段が設けられている。この行選択手段は、行アドレス信号Ａ７〜Ａ１９が入力される入力バッファ回路１１と、入力バッファ回路１１に接続され、その出力が入力されるプリ・デコーダＡ回路１２と、プリ・デコーダＡ回路１２のプリデコード出力によりメモリセルアレイ１０の行ＷＬｉ（ワード線ＷＬｉ）を選択するＸデコーダ１３とによって構成されている。
【００４７】
また、このメモリ１０１には、列アドレス信号Ａ０〜Ａ６に対応した複数の列のメモリセルＭを選択する列選択手段が設けられている。この列選択手段は、列アドレス信号Ａ２〜Ａ６が入力される入力バッファ回路２１と、入力バッファ回路２１に接続され、その出力が入力されるプリ・デコーダＢ回路２３と、プリ・デコーダＢ回路のプリデコード出力ＣＡ０〜ＣＡ７，ＣＢ０〜ＣＢ３が入力されるＹデコーダ・セレクタ部１２３とを備えている。
【００４８】
更に、この列選択手段は、列アドレス信号Ａ０，Ａ１が入力される入力バッファ回路３０と、入力バッファ回路３０に接続され、その出力が入力されるバーストモードデコーダ回路１３１と、バーストモードデコーダ回路１３１の出力ＢＳ０〜ＢＳ３及びＰ０，Ｐ１がを入力されるバーストモードセレクタ部１３２とを備えている。
【００４９】
ここで、上記のＹデコーダ・セレクタ部１２３には、図２に示すコモンビット線ＣＢＩＴ（以下では、上記同様に、コモンビット線ＣＢＩＴＡ０，ＣＢＩＴＡ１，…を総称してコモンビット線ＣＢＩＴと称する）が接続されている。また、これらのコモンビット線ＣＢＩＴには、バーストモードセレクタ部１３２の出力により、交互にコモンビット線ＣＢＩＴのプリチャージを行うプリチャージ０回路群１２４ａ及びプリチャージ１回路群１２４ｂが接続されている。更に、これらのコモンビット線ＣＢＩＴ線には、ビット線電位を検出して増幅するセンスアンプ（図示せず）を備えた読み出し回路３３が接続されている。
【００５０】
加えて、読み出し回路３３には、その出力Ｄｏｕｔを出力端子２に出力する出力回路２０が接続されている。
【００５１】
次に、図３に基づき、上記構成のメモリ１０１の動作について説明する。同図に示すように、時刻ｔ０にアドレス信号Ａ０〜Ａ１９の入力が確定する。この場合は、通常のランダムアクセスのモードとなる。
【００５２】
今少し具体的に説明すると、まず、行アドレス信号Ａ７〜Ａ１９は、入力バッファ回路１１、プリ・デコーダＡ回路１２及びＸデコーダ１３によりデコードされ、いずれか１本のワード線ＷＬｉがアクテイブ（“Ｈｉｇｈ”レベル）になる。
【００５３】
また、列アドレス信号Ａ２〜Ａ６に基づき、プリ・デコーダＢ回路２３の出力信号ＣＡ０〜ＣＡ７の内の１つと、出力信号ＣＢ０〜ＣＢ３の内の１つがそれぞれアクテイブ（“Ｈｉｇｈ”レベル）になる。例えば、アドレス信号Ａ２〜Ａ１９は、メモリ番地の内のａ番地を指定し、その時、プリ・デコード出力ＣＡ０及びＣＢ０がアクティブ（“Ｈｉｇｈ”レベル）になり、そのＮＡＮＤ出力ＣＣｏ（図２参照）がアクテイブ（“Ｌｏｗ”レベル）となる。
【００５４】
これにより、図３に示すように、Ｙデコーダ回路１２３ａ（図２参照）の出力信号ＣＳ０がアクテイブ（“Ｈｉｇｈ”レベル）になると共に、次の列アドレスａ＋１に相当する信号ＣＳ１もアクティブ（“Ｈｉｇｈ”レベル）となる。この結果、Ｙデコード出力ＣＳ０及びＣＳ１を入力とする列選択ＭＯＳトランジスタ３（図２参照）が“ＯＮ”となる。
【００５５】
このようにして、列選択ＭＯＳトランジスタ３に接続されたメモリセルＭＯｉ０、…、ＭＯｉ３及びＭ１ｉ０、…、Ｍ１ｉ３が選択され、各メモリセルＭの情報（記憶データ）がＹセレクタ１２３ｂを構成する列選択ＭＯＳトランジスタ３を介して、コモンビット線ＣＢＩＴＡ０、…、ＣＢＩＴＡ３及びＣＢＩＴＢ０、…、ＣＢＩＴＢ３を通じて読み出せる状態になる。
【００５６】
同時に、バーストモードセレクタ１３２は、アドレス信号Ａ０〜Ａ２によって、コモンビット線ＣＢＩＴに対し、プリチャージ０回路群１２４ａ及びプリチャージ１回路群１２４ｂによってプリチャージを行うか、或いは各メモリセルＭの情報を読み出すかの選択を行う。
【００５７】
例えば、アドレス信号Ａ０〜Ａ２が全て“Ｌｏｗ”レベルとなった場合は、図４に示すバーストモードセレクタ動作表に示すように、メモリセルＭＯｉ０〜ＭＯｉ３の情報がコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ３を通してバーストモードセレクタ部１３２のセレクタ１３２ｃまで読み出され、コモンビット線ＣＢＩＴＢ０〜ＣＢＩＴＢ３は、プリチャージ回路０群１２４ａ及びプリチャージ１回路群１２４ｂによりプリチャージされる。
【００５８】
そして、図３に示すように、時刻ｔ１にセレクタ１３２ａ及び１３２ｂの出力が確定し、アドレス信号Ａ２〜Ａ１９により指定されたａ番地のバーストデータの読み出しを完了する。このとき、次の（ａ＋１番地）のバーストデータを記憶しているメモリセルＭ１ｉ０〜Ｍ１ｉ３に接統されているコモンビット線ＣＢＩＴＢ０〜ＣＢＩＴＢ３へのプリチャージを完了する。
【００５９】
更に、アドレス信号Ａ０，Ａ１に従い、バーストモードデコーダ回路１３１の出力信号ＢＳＯがアクティブ（“Ｈｉｇｈ”レベル）となり、これにより、コモンビット線ＣＢＩＴＡ０の情報が読み出し回路３３内のセンスアンプにより増幅され、出力回路２０を介して時刻ｔ２にその出力Ｄｏｕｔが出力端子２に出力される。
【００６０】
その後、アドレス信号Ａ０，Ａ１を１つずつインクリメントし、セレクタ１３２ｃに接続されているコモンビット線ＣＢＩＴのデータが順次選択されて、読み出し回路３３内のセンスアンプにより増幅され、出力回路２０を介して時刻ｔ４にその出力Ｄｏｕｔが出力端子２に出力される。このとき、時刻ｔ３でのアドレス信号Ａ０，Ａ１の変化に対応する応答が時刻ｔ４にて出力端子２に現れる。つまり、時間（ｔ４−ｔ３）で、ランダムアクセスモードから高速読み出しが可能なバーストモードとなる。
【００６１】
続いて、アドレス信号Ａ０，Ａ１がそれぞれＡ０：“Ｌｏｗ”レベル、Ａ１：“Ｈｉｇｈ”レベルとなる時刻ｔ５で、バーストモードデコーダ回路１３１の出力信号Ｐ０が“Ｌｏｗ”レベルとなり、読み出しの完了したコモンビット線ＣＢＩＴＡＯ，ＣＢＩＴＡ１に対してプリチャージを開始し、プリチヤージの完了したコモンビット線ＣＢＩＴＢ０，ＣＢＩＴＢ１のデータをセレクタ１３２ｃの前まで読み出してくる。
【００６２】
そして、時刻ｔ６で、アドレス信号Ａ２〜Ａ１９が次の（ａ＋１）番地になると、図３に示すように、プリ・デコーダＢ回路２２のプリデコード出力ＣＡ０は、アクティブ（“Ｈｉｇｈ”レベル）から非アクティブ（“Ｌｏｗ”レベル）状態に変化する。また、プリデコード出力ＣＡ１は非アクティブ（“Ｌｏｗ”レベル）からアクティブ（“Ｈｉｇｈ”レベル）状態に変化する。更に、プリデコード出力ＣＢ０は、アクティブ（“Ｈｉｇｈ”レベル）状態のままである。このため、ＮＡＮＤ出力ＣＣ０は非アクティブ（“Ｈｉｇｈ”レベル）となり、ＮＡＮＤ出力ＣＣ１はアクティブ（“Ｌｏｗ”レベル）となる。
【００６３】
この結果、Ｙデコーダ・セレクト部１２３のＹデコード出力ＣＳ０は非アクティブ（“Ｌｏｗ”レベル）となり、Ｙデコード出力ＣＳ１はアクティブ（“Ｈｉｇｈ”レベル）を維持し、Ｙデコード出力ＣＳ２は、アクティブ（“Ｈｉｇｈ”レベル）となる。
【００６４】
従って、ａ番地の最後のバーストデータを出力しているときには、（ａ＋１）番地の最初の２アドレス分のデータがセレクタ１３２ｃの前まで読み出しが完了することになるので、Ｙデコーダ・セレクト部１２３の出力ＣＳｉが切り換わった最初のアクセスにおいても、バーストモードによる高速読み出しが可能になる。そして、この状態からアドレス信号Ａ０，Ａ１を１つずつインクリメントすると、セレクタ１３２ｃに接続されているコモンビット線ＣＢＩＴに読み出されているメモリセルＭの情報が順次選択されて、読み出し回路３３内のセンスアンプにより増幅され、出力回路２０を介して時刻ｔ７に出力端子２に出力される。
【００６５】
また、上記の動作に並行して、Ｙデコード出力ＣＳ２がアクティブ（“Ｈｉｇｈ”レベル）になることにより、メモリセルＭ２ｉＯ〜Ｍ２ｉ３が選択され、選択された各メモリセルＭ２ｉＯ〜Ｍ２ｉ３がＹセレクタ１２３ｂの列選択ＭＯＳトランジスタ５０を介して、プリチャージ０回路群１２４ａ及びプリチャージ１回路群１２４ｂに接続されたコモンビット線ＣＢＩＴＡ０〜ＣＢＩＴＡ３に接続される。
【００６６】
そして、アドレス信号Ａ０，Ａ１がそれぞれＡ０：“Ｌｏｗ”レベル、Ａ１：“Ｈｉｇｈ”レベルとなる時刻ｔ８で、バーストモードデコーダ回路１３１の出力信号Ｐ０が“Ｌｏｗ”レベルとなり、読み出しの完了したコモンビット線ＣＢＩＴＡ０，ＣＢＩＴＡ１に対してプリチャージを開始し、プリチャージの完了したコモンビット線ＣＢＩＴＢ０，ＣＢＩＴＢ１に接続されているメモリセルＭ２ｉ０，Ｍ２ｉ１の情報をセレクタ１３２ｃの前まで読み出してくる。
【００６７】
このようにして、順次アドレス信号Ａ２〜Ａ１９により番地が指定されるとともに、指定された番地のバーストデータが高速で読み出される。
【００６８】
以上のようにして、本実施形態の半導体記憶装置では、Ｙデコーダ・セレクタ部１２３により、例えば、入力アドレスＡ２〜Ａ１９に対応した番地のメモリセルＭを選択すると同時に、その次の番地のメモリセルに接続されるコモンビット線ＣＢＩＴを先行してプリチャージし、且つメモリセルＭの情報を読み出すこととしているので、入力アドレス信号Ａ０〜Ａ１９により指定された番地のバーストデータの読み出しが終了した後、直ちに、次の番地のバーストデータの読み出しを行うことができる。
【００６９】
それ故、本実施形態の半導体記憶装置によれば、バーストデータを連続して読み出す場合のアドレス切り換えを行う際においても、高速読み出し動作を途切れることなく連続的に行えるので、上記の従来例に比べて、より一層の高速読み出しが可能になる。
【００７０】
また、本実施形態の半導体記憶装置においては、Ｙデコーダ・セレクタ部１２３では、入力アドレスの列アドレスＡ２〜Ａ１９に対応した番地のメモリセルＭとともに選択するようにしているので、Ｙデコーダ１２３ａは、従来例の各列に対応して設けられているＮＡＮＤ回路に１つＮＡＮＤ回路を追加するだけの簡単な構成により実現できる。このため、バーストデータの連続した読み出しをほとんどチップ面積の増大なく実現できる利点がある。
【００７１】
なお、本実施形態では本発明を不揮発性メモリに適用する場合について説明したが、ＤＲＡＭ等の揮発性メモリにおけるバーストモード読み出しにも容易に適用することが可能である。
【００７２】
【発明の効果】
以上の本発明半導体記憶装置は、列選択手段が、入力アドレス信号の列アドレスに対応したメモリセルアレイの複数の列を、当該列アドレス以外の少なくとも１つの他の列アドレスに対応したメモリセルアレイの複数の列とともに選択するように構成されているので、入力アドレス信号の列アドレスに対応したバーストデータと、次に選択される列アドレス信号に対応したバーストデータの中から先行して２アドレス分のデータをセレクタの前まで読み出すことができる。
【００７３】
このため、入力アドレス信号により指定された番地のバーストデータの読み出しが終了して、次の番地のバーストデータの読み出しに移行する際、あらかじめ次の番地のバーストデータを読み出し回路前のセレクタまで読み出しておくことが可能になる。この結果、バーストデータを連続して読み出す場合のアドレス切り換えを行う際においても、高速読み出しが途切れることなく連続して行えるので、その分、より一層の高速読み出しが可能になる。
【００７４】
ここで、上記の列選択手段は、入力アドレス信号の列アドレスに対応した複数の列を、当該列アドレス以外の少なくとも１つの他の列アドレスに対応した複数の列とともに選択するものであればよく、例えば、通常の列選択回路において、列アドレスにより指定される複数の列ごとに論理回路を１つ付加した簡単な回路構成により実現できる。
【００７５】
よって、本発明の半導体記憶装置によれば、バーストモード動作による連続した高速読み出しをほとんどチップ面積の増大なく実現することができる利点がある。
【００７６】
また、特に請求項２〜請求項４記載の半導体記憶装置によれば、上記の連続的な高速読み出しを確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体記億装置の構成を示すブロック図。
【図２】図１に示す半導体記憶装置を構成するＹデコーダ・セレクタ部、プリチャージ部及びセレクタ部の詳細な構成を示す回路図。
【図３】本発明の半導体記憶装置におけるバーストモードでの高速読み出し動作を説明するためのタイミングチャート。
【図４】バーストモードセレクタの動作を説明するための動作表。
【図５】従来のバーストモードを有する半導体記億装置の構成を示すブロック図。
【図６】図５の半導体記憶装置を構成するＹデコーダ・セレクタ部、プリチャージ部及びセレクタ部の詳細な構成を示す回路図。
【図７】図５の半導体記憶装置におけるバーストモードでの高速読み出し動作を説明するためのタイミングチャート。
【図８】特開昭６１−２７１６８３公報，特開平１−１３７４９１号公報等に記載のバーストモードを有する半導体記憶装置の一部を示すブロック図。
【図９】図８に示す半導体記憶装置の動作を説明するためのタイミングチャート。
【図１０】特開平８−６３９９０号公報に記載のぺージモードを有する半導体記憶装置の構成を示すブロック図。
【図１１】図１０に示す半導体記憶装置を構成するＹデコーダ・セレクタ部、プリチャージ部及びセレクタ部の詳細な構成を示す回路図。
【図１２】図１０に示す半導体記億装置におけるバーストモードでの高速読み出し動作を説明するためのタイミングチャート。
【図１３】図１０の半導体記憶装置の問題点を説明するための図。
【符号の説明】
２  出力端子
１０  メモリセルアレイ
１１，２１，３０  入力バッフア回路
１２  プリ・デコーダＡ回路
１３  Ｘデコーダ
２０  出力回路
２２  プリ・デコーダＢ回路
３３  読み出し回路
１０１  メモリ（半導体記憶装置）
１２３  Ｙデコーダ・セレクタ部
１２３ａ  Ｙデコーダ
１２３ｂ  Ｙセレクタ
１２４ａ  プリチャージ０回路群
１２４ｂ  プリチャージ１回路群
１３１  バーストモードデコーダ回路
１３２  バーストモードセレクタ部
１３２ａ，１３２ｂ  セレクタ（セレクタ１）
１３２ｃ  セレクタ（セレクタ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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