(57)【特許請求の範囲】
【請求項１】
入力されたデータが、ハイレベルかローレベルかの判断を行う信号レベル判断部と、前記信号レベル判断部がデータのレベルを判断した際に、入力されたデータのレベル変換を行うレベル変換部と、前記レベル変換部によってレベル変換されたデータのラッチを行うラッチ部と、前記信号レベル判断部とレベル変換部とをクロック信号に同期して動作させる同期制御部と、クロック信号がローレベルの際に前記ラッチ部の出力を固定するセット信号を生成する信号生成部とからなる入力バッファ回路を備え、前記信号レベル判断部、前記レベル変換部、前記同期制御部、ならびに前記信号生成部を１つの回路により構成したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記同期制御部が、一方の接続部が電源電圧に接続され、ゲートに反転されたクロック信号が入力されるＰチャネルＭＩＳからなる第１のトランジスタよりなり、
前記信号レベル判断部が、一方の接続部に前記第１のトランジスタにおける他方の接続部が接続され、ゲートにデータが入力されるＰチャネルＭＩＳからなる第２のトランジスタと、一方の接続部に前記第１のトランジスタにおける他方の接続部が接続され、ゲートに参照電圧が入力されるＰチャネルＭＩＳからなる第３のトランジスタとよりなり、
前記レベル変換部が、前記第１のトランジスタにおける他方の接続部と基準電位との間にＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第１、第２のインバータよりなり、前記第１のインバータの出力部が、前記第２のトランジスタにおける他方の接続部および前記ラッチ部の一方の入力部に接続され、前記第２のインバータの出力部が、前記第３のトランジスタの他方の接続部ならびに前記ラッチ部の他方の入力部に接続された構成であり、
前記信号生成部が、一方の接続部に前記第１のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部に基準電位が接続されたＮチャネルＭＩＳからなる第４のトランジスタと、一方の接続部が前記第１のインバータの入力部と接続され、他方の接続部が前記第２のインバータの入力部と接続され、ゲートに反転されたクロック信号が入力されるＮチャネルＭＩＳからなる第５のトランジスタと、一方の接続部に前記第２のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部に基準電位が接続されたＮチャネルＭＩＳからなる第６のトランジスタとよりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記同期制御部が、他方の接続部に基準電位が接続され、ゲートにクロック信号が入力されるＮチャネルＭＩＳからなる第７のトランジスタよりなり、
前記信号レベル判断部が、他方の接続部に前記第７のトランジスタにおける一方の接続部が接続され、ゲートにデータが入力されるＮチャネルＭＩＳからなる第８のトランジスタと、他方の接続部に前記第７のトランジスタにおける一方の接続部が接続され、ゲートに参照電圧が入力されるＮチャネルＭＩＳからなる第９のトランジスタとよりなり、
前記レベル変換部が、電源電圧と前記第７のトランジスタにおける一方の接続部との間に、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第３、第４のインバータよりなり、前記第３のインバータの出力部が、前記第８のトランジスタにおける一方の接続部と接続され、前記第４のインバータの出力部が、前記第９のトランジスタにおける一方の接続部と接続された構成であり、
前記信号生成部が、一方の接続部に電源電圧が供給され、ゲートにクロック信号が入力され、他方の接続部に前記第３のインバータの入力部が接続されたＰチャネルＭＩＳからなる第１０のトランジスタと、一方の接続部が前記第３のインバータの入力部と接続され、他方の接続部が前記第４のインバータの入力部と接続され、ゲートにクロック信号が入力されるＰチャネルＭＩＳからなる第１１のトランジスタと、一方の接続部に電源電圧が供給され、ゲートにクロック信号が入力され、他方の接続部に前記第４のインバータの入力部が接続されたＰチャネルＭＩＳからなる第１２のトランジスタとよりなることを特徴とする半導体集積回路装置。
【請求項４】
入力されたデータが、ハイレベルかローレベルかの判断を行う信号レベル判断部と、前記信号レベル判断部がデータのレベルを判断した際に、入力されたデータのレベル変換を行うレベル変換部と、前記レベル変換部によってレベル変換されたデータのラッチを行うラッチ部と、前記信号レベル判断部とレベル変換部とをクロック信号に同期して動作させる同期制御部と、クロック信号がローレベルの際に前記ラッチ部の出力を固定するセット信号を生成する信号生成部と、クロック信号がローレベルからハイレベルに遷移した際に前記ラッチ部に出力するデータの出力動作を高速化するスイッチング部と、クロック信号に基づいて、前記スイッチング部の制御信号を生成するスイッチング制御部とからなる入力バッファ回路を備え、前記信号レベル判断部、前記レベル変換部、前記同期制御部、前記信号生成部、ならびに前記スイッチング制御部を１つの回路により構成したことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記同期制御部が、一方の接続部に電源電圧が供給され、ゲートに反転されたクロック信号が入力されるＰチャネルＭＩＳからなる第１３のトランジスタからなり、
前記スイッチング部が、一方の接続部に前記第１３のトランジスタにおける他方の接続部が接続され、ゲートに前記スイッチング制御部が生成する制御信号が入力されるＰチャネルＭＩＳからなる第１４のトランジスタと、一方の接続部に前記第１３のトランジスタの他方の接続部が接続され、ゲートに前記スイッチング制御部が生成する制御信号が入力されるＰチャネルＭＩＳからなる第１５のトランジスタとからなり、
前記スイッチング制御部が、クロック信号を任意の時間遅延させ、その遅延させた信号を制御信号として前記第１４、第１５のトランジスタに出力する遅延回路からなり、
前記信号レベル判断部が、一方の接続部に前記第１４のトランジスタにおける他方の接続部が接続され、ゲートにデータが入力されるＰチャネルＭＩＳからなる第１６のトランジスタと、一方の接続部に前記第１５のトランジスタにおける他方の接続部が接続され、ゲートに参照電圧が入力されるＰチャネルＭＩＳからなる第１７のトランジスタとよりなり、
前記レベル変換部が、前記第１３のトランジスタにおける他方の接続部と基準電位との間に、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第５、第６のインバータよりなり、前記第５のインバータの出力部が、前記第１６のトランジスタの他方の接続部および前記ラッチ部の一方の入力部と接続され、前記第６のインバータの出力部が、前記第１７のトランジスタの他方の接続部ならびに前記ラッチ部の他方の入力部と接続された構成であり、
前記信号生成部が、一方の接続部に前記第１６のトランジスタにおける一方の接続部が接続され、ゲートにクロック信号が入力され、他方の接続部が前記第１７のトランジスタの一方の接続部と接続されたＰチャネルＭＩＳからなる第１８のトランジスタと、一方の接続部が前記第５のインバータの入力部と接続され、他方の接続部が基準電位と接続され、ゲートに反転されたクロック信号が入力されるＮチャネルＭＩＳからなる第１９のトランジスタと、一方の接続部に前記第６のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部が基準電位と接続されたＮチャネルＭＩＳからなる第２０のトランジスタとよりなることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記データラッチ回路に入力されるデータが、小振幅入力の信号であり、参照電圧を基準とし、その参照電圧よりも電位が高い場合にはハイレベル、その参照電圧よりも電位が低い場合にはローレベルと判断することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、シンクロナスＳＲＡＭ（Ｓｔａｔｉｃ    Ｒａｎｄｏｍ    Ａｃｃｅｓｓ    Ｍｅｍｏｒｙ）における入力バッファの高速化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、シンクロナスＳＲＡＭなどのシンクロナス動作を有した半導体集積回路装置においては、入力バッファ回路としてクロック同期式ＨＳＴＬ（Ｈｉ    Ｓｐｅｅｄ    Ｔｒａｎｓｃｅｉｖｅｒ    Ｌｏｇｉｃ）入力バッファ回路が用いられている。このクロック同期式ＨＳＴＬ入力バッファ回路は、基準電圧に対して±数百ｍＶの振幅の入力信号が入力される。
【０００３】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９４年１１月５日、株式会社培風館発行、伊藤    清男（著）、「アドバンストエレクトロニクスＩ−９    超ＬＳＩメモリ」Ｐ３４４〜Ｐ３４６があり、この文献には、シンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ    Ｒａｎｄｏｍ    Ａｃｃｅｓｓ    Ｍｅｍｏｒｙ）のブロック構成などが記載されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、クロック同期式ＨＳＴＬ入力バッファ回路が、基準電圧に対して±数百ｍＶの振幅の入力信号が入力され、その入力信号がハイレベルであるかローレベルであるかの判断を行う外部レベル受け回路と、その外部レベル受け部に入力された入力信号をラッチするＥＣＬ（Ｅｍｉｔｔｅｒ    Ｃｏｕｐｌｅｄ    Ｌｏｇｉｃ）ラッチ回路と、該ＥＣＬラッチ回路によってラッチされた入力信号を後段のドライバを駆動するためにレベル変換するレベル変換回路との３つの回路が直列接続された構成となっており、動作時の遅延時間が大きくなってしまい、超高速動作化が困難となるという問題がある。
【０００６】
本発明の目的は、入力バッファ回路それ自体の遅延時間を大幅に短縮し、動作速度を安定して大幅に高速化することのできる半導体集積回路装置を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００９】
すなわち、本発明の半導体集積回路装置は、入力されたデータが、ハイレベルかローレベルかの判断を行う信号レベル判断部と、当該信号レベル判断部がデータのレベルを判断した際に、入力されたデータのレベル変換を行うレベル変換部と、当該レベル変換部によってレベル変換されたデータのラッチを行うラッチ部と、該信号レベル判断部とレベル変換部とをクロック信号に同期して動作させる同期制御部と、クロック信号がＬｏ信号の際にラッチ部の出力を固定するセット信号を生成する信号生成部とからなる入力バッファ回路を備え、信号レベル判断部、レベル変換部、同期制御部、ならびに信号生成部を１つの回路により構成したものである。
【００１０】
また、本発明の半導体集積回路装置は、前記同期制御部が、一方の接続部が電源電圧に接続され、ゲートに反転されたクロック信号が入力されるＰチャネルＭＩＳ（Ｍｅｔａｌ    Ｉｎｓｕｌａｔｏｒ    Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる第１のトランジスタよりなり、前記信号レベル判断部が、一方の接続部に第１のトランジスタにおける他方の接続部が接続され、ゲートにデータが入力されるＰチャネルＭＩＳからなる第２のトランジスタと、一方の接続部に第１のトランジスタにおける他方の接続部が接続され、ゲートに参照電圧が入力されるＰチャネルＭＩＳからなる第３のトランジスタとよりなり、前記レベル変換部が、第１のトランジスタにおける他方の接続部と基準電位との間にＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第１、第２のインバータよりなり、該第１のインバータの出力部が、第２のトランジスタにおける他方の接続部およびラッチ部の一方の入力部に接続され、該第２のインバータの出力部が、第３のトランジスタの他方の接続部ならびにラッチ部の他方の入力部に接続された構成であり、前記信号生成部が、一方の接続部に第１のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部に基準電位が接続されたＮチャネルＭＩＳからなる第４のトランジスタと、一方の接続部が第１のインバータの入力部と接続され、他方の接続部が第２のインバータの入力部と接続され、ゲートに反転されたクロック信号が入力されるＮチャネルＭＩＳからなる第５のトランジスタと、一方の接続部に第２のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部に基準電位が接続されたＮチャネルＭＩＳからなる第６のトランジスタとよりなるものである。
【００１１】
さらに、本発明の半導体集積回路装置は、同期制御部が、他方の接続部に基準電位が接続され、ゲートにクロック信号が入力されるＮチャネルＭＩＳからなる第７のトランジスタよりなり、前記信号レベル判断部が、他方の接続部に第７のトランジスタにおける一方の接続部が接続され、ゲートにデータが入力されるＮチャネルＭＩＳからなる第８のトランジスタと、他方の接続部に第７のトランジスタにおける一方の接続部が接続され、ゲートに参照電圧が入力されるＮチャネルＭＩＳからなる第９のトランジスタとよりなり、前記レベル変換部が、電源電圧と前記第７のトランジスタにおける一方の接続部との間に、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第３、第４のインバータよりなり、該第３のインバータの出力部が、第８のトランジスタにおける一方の接続部と接続され、該第４のインバータの出力部が、第９のトランジスタにおける一方の接続部と接続された構成であり、前記信号生成部が、一方の接続部に電源電圧が供給され、ゲートにクロック信号が入力され、他方の接続部に第３のインバータの入力部が接続されたＰチャネルＭＩＳからなる第１０のトランジスタと、一方の接続部が第３のインバータの入力部と接続され、他方の接続部が第４のインバータの入力部と接続され、ゲートにクロック信号が入力されるＰチャネルＭＩＳからなる第１１のトランジスタと、一方の接続部に電源電圧が供給され、ゲートにクロック信号が入力され、他方の接続部に第４のインバータの入力部が接続されたＰチャネルＭＩＳからなる第１２のトランジスタとよりなるものである。
【００１２】
それらにより、入力バッファ回路におけるデータ入出力の遅延時間を大幅に低減することができる。
【００１３】
また、本発明の半導体集積回路装置は、入力されたデータが、ハイレベルかローレベルかの判断を行う信号レベル判断部と、当該信号レベル判断部がデータのレベルを判断した際に、入力されたデータのレベル変換を行うレベル変換部と、当該レベル変換部によってレベル変換されたデータのラッチを行うラッチ部と、該信号レベル判断部とレベル変換部とをクロック信号に同期して動作させる同期制御部と、クロック信号がローレベルの際に前記ラッチ部の出力を固定するセット信号を生成する信号生成部と、クロック信号がローレベルからハイレベルに遷移した際にラッチ部に出力するデータの出力動作を高速化するスイッチング部と、クロック信号に基づいて、スイッチング部の制御信号を生成するスイッチング制御部とからなる入力バッファ回路を備え、信号レベル判断部、レベル変換部、同期制御部、信号生成部、ならびにスイッチング制御部を１つの回路により構成したものである。
【００１４】
さらに、本発明の半導体集積回路装置は、前記同期制御部が、一方の接続部に電源電圧が供給され、ゲートに反転されたクロック信号が入力されるＰチャネルＭＩＳからなる第１３のトランジスタからなり、前記スイッチング部が、一方の接続部に第１３のトランジスタにおける他方の接続部が接続され、ゲートにスイッチング制御部が生成する制御信号が入力されるＰチャネルＭＩＳからなる第１４のトランジスタと、一方の接続部に第１３のトランジスタの他方の接続部が接続され、ゲートにスイッチング制御部が生成する制御信号が入力されるＰチャネルＭＩＳからなる第１５のトランジスタとからなり、前記スイッチング制御部が、クロック信号を任意の時間遅延させ、その遅延させた信号を制御信号として第１４、第１５のトランジスタに出力する遅延回路からなり、前記信号レベル判断部が、一方の接続部に前記第１４のトランジスタにおける他方の接続部が接続され、ゲートにデータが入力されるＰチャネルＭＩＳからなる第１６のトランジスタと、一方の接続部に第１５のトランジスタにおける他方の接続部が接続され、ゲートに参照電圧が入力されるＰチャネルＭＩＳからなる第１７のトランジスタとよりなり、前記レベル変換部が、第１３のトランジスタにおける他方の接続部と基準電位との間に、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとが直列接続して構成され、入出力部が互いに接続された第５、第６のインバータよりなり、第５のインバータの出力部が、第１６のトランジスタの他方の接続部およびラッチ部の一方の入力部と接続され、第６のインバータの出力部が、第１７のトランジスタの他方の接続部ならびにラッチ部の他方の入力部と接続された構成であり、前記信号生成部が、一方の接続部に第１６のトランジスタにおける一方の接続部が接続され、ゲートにクロック信号が入力され、他方の接続部が第１７のトランジスタの一方の接続部と接続されたＰチャネルＭＩＳからなる第１８のトランジスタと、一方の接続部が第５のインバータの入力部と接続され、他方の接続部が基準電位と接続され、ゲートに反転されたクロック信号が入力されるＮチャネルＭＩＳからなる第１９のトランジスタと、一方の接続部に第６のインバータの入力部が接続され、ゲートに反転されたクロック信号が入力され、他方の接続部が基準電位と接続されたＮチャネルＭＩＳからなる第２０のトランジスタとよりなるものである。
【００１５】
それらにより、クロック信号がハイレベルの時に、スイッチング部がＯＦＦとなるので第１３のトランジスタにおける他方の接続部のノードを不定にできるので、第１６のトランジスタまたは第１７のトランジスタを介した電位の上昇を防止できるので、ラッチ部に出力するデータの出力動作を高速化することができる。
【００１６】
また、本発明の半導体集積回路装置は、前記データラッチ回路に入力されるデータが、小振幅入力の信号であり、参照電圧を基準とし、その参照電圧よりも電位が高い場合にはハイレベル、その参照電圧よりも電位が低い場合にはローレベルと判断するものである。
【００１７】
それにより、入力バッファ回路におけるデータ入出力の遅延時間をより大幅に低減することができる。
【００１８】
以上のことにより、アクセス時間ならびにサイクル時間を大幅に低減できるので、半導体集積回路装置を大幅に高速化することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリのブロック図、図２は、本発明の実施の形態１によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図、図３は、本発明の実施の形態１による入力バッファ回路のタイミングチャートである。
【００２１】
本実施の形態１において、シンクロナスＤＲＡＭであるメモリ（半導体集積回路装置）１は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられてメモリアレイ２が設けられている。このメモリアレイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２バンク構成となっている。
【００２２】
また、それぞれのメモリアレイ２には、ローデコーダ３が接続されており、このローデコーダ３は、該メモリアレイ２の内、ロー（行）方向のワード線を選択する。
【００２３】
さらに、各々のメモリアレイ２には、センスアンプ４ならびにカラムデコーダ５が接続されている。センスアンプ４は、カラムデコーダ５のデータの増幅を行い、カラムデコーダ５は、カラム（列）方向のビット線の選択を行う。
【００２４】
これらカラムデコーダ５には、カラムアドレスカウンタ６が接続されている。このカラムアドレスカウンタ６および各々のローデコーダ３には、ロー／カラムアドレスバッファ７が接続されている。
【００２５】
また、カラムアドレスカウンタ６は、ロー／カラムアドレスバッファ７から入力されたアドレス信号に基づいてバーストモードのアドレスを発生する。ロー／カラムアドレスバッファ７は、入力されたカラム方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、カラムアドレスカウンタ６に出力する。
【００２６】
また、ロー／カラムアドレスバッファ７は、入力されるロー方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、それぞれのローデコーダ３に出力する。
【００２７】
さらに、メモリ１には、コントロール回路８が設けられている。このコントロール回路８は、外部から入力されるクロック信号ＥｘＣＬＫ、クロック信号を受け付ける許可信号であるクロックイネーブル信号ＣＫＥ、チップの選択を行うチップセレクト信号／ＣＳ、ロー方向のアドレスを適当なタイミングで読み込むための制御信号であるローアドレスストローブ信号／ＲＡＳ、カラム方向のアドレスを適当なタイミングで読み込むための制御信号であるカラムアドレスストローブ信号／ＣＡＳ、書き込み許可信号であるライトイネーブル信号／ＷＥならびに選択信号である入出力マスク信号ＤＱＭなどの入力信号やコマンド用アドレス信号が入力され、各種の制御信号ならびにコマンドデコード回路によりコマンド信号がデコードされた制御信号を出力する。ここで、前述したコマンドデコード回路は、コントロール回路８内に設けられている。
【００２８】
また、コントロール回路８には、クロック信号ＥｘＣＬＫに同期した信号を生成し、メモリ１の動作の基本となるクロック信号として供給を行うクロック生成回路９が設けられており、該クロック生成回路９によって生成されたクロック信号ＣＬＫが内部クロックバスを介して供給されている。
【００２９】
センスアンプ４には、入力バッファ１０ならびに出力バッファ１１が接続されている。入力バッファ１０は、入力データを所定のタイミングによって取り込み、出力バッファ１１は、出力データを一時的に保管する。
【００３０】
また、ロー／カラムアドレスバッファ７には、リフレッシュカウンタ１２が接続されており、このリフレッシュカウンタ１２は、リフレッシュ動作のカウントを行う。
【００３１】
次に、ロー／カラムアドレスバッファ７および入力バッファ１０における入力バッファ回路１３の回路構成について、図２を用いて説明する。
【００３２】
入力バッファ回路１３には、インバータ１４が設けられている。このインバータ１４の入力部には、クロック信号ＣＬＫが入力されており、その出力部には、トランジスタ１５〜１８のゲートが接続されている。
【００３３】
また、トランジスタ（同期制御部、第１のトランジスタ）１５の一方の接続部には、メモリ１の動作電圧である電源電圧ＶＣＣが供給されており、他方の接続部には、トランジスタ１９〜２２の一方の接続部が、それぞれ接続されている。
【００３４】
さらに、トランジスタ（信号レベル判断部、第２のトランジスタ）１９の他方の接続部には、トランジスタ（信号生成部、第５のトランジスタ）１６、トランジスタ２０の他方の接続部、トランジスタ２１，２３のゲート、トランジスタ（信号生成部、第６のトランジスタ）１８、トランジスタ２５の一方の接続部、否定論理和回路であるＮＯＲ回路２４の一方の入力部が接続されている。
【００３５】
トランジスタ１９のゲートには、入力バッファ回路１３に入力されるデータＤＩＮが入力されるように接続されており、トランジスタ（信号レベル判断部、第３のトランジスタ）２２のゲートには、入力されたデータがＨｉ信号（ハイレベル）かＬｏ信号（ローレベル）かの判定を行う基準の電圧である基準電圧（参照電圧）ＶＲＥＦ  が供給されている。
【００３６】
また、このデータＤＩＮは、小振幅入力となっており、たとえば、基準電圧ＶＲＥＦ  に対して±２００ｍＶ程度の電圧振幅であり、データＤＩＮがＬｏ信号の場合には、基準電圧よりも２００ｍＶ程度低い電圧となり、データＤＩＮがＨｉ信号の場合には、基準電圧よりも２００ｍＶ程度高い電圧となる。
【００３７】
トランジスタ２０のゲートには、トランジスタ２５のゲート、トランジスタ１６、トランジスタ（信号生成部、第４のトランジスタ）１７、トランジスタ２３の一方の接続部、トランジスタ２１，２２の他方の接続部、ならびに否定論理和回路であるＮＯＲ回路２６の他方の入力部が接続されている。また、トランジスタ１７，１８，２３，２５の他方の接続部には、基準電位となるグランド電位ＶＳＳが接続されている。
【００３８】
そして、トランジスタ２０とトランジスタ２５とにより、インバータ（レベル変換部、第１のインバータ）Ｉｖ１が構成され、トランジスタ２１とトランジスタ２３とによってインバータ（レベル変換部、第２のインバータ）Ｉｖ２が構成されている。
【００３９】
さらに、トランジスタ１５，１９〜２２は、ＰチャネルＭＯＳ（Ｍｅｔａｌ    Ｏｘｉｄｅ    Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなり、トランジスタ１６〜１８，２３，２５は、ＮチャネルＭＯＳからなっている。
【００４０】
また、ＮＯＲ回路２４の出力部には、ＮＯＲ回路２６の一方の入力部が接続されている。ＮＯＲ回路２４の他方の入力部には、ＮＯＲ回路２６の出力部が接続されており、これらＮＯＲ回路２４，２６によってフリップフロップのラッチ部Ｒ１が構成されている。
【００４１】
また、ＮＯＲ回路２４の出力部が、入力バッファ回路１３のデータ出力部となり、入力バッファ回路１３のデータ出力部、すなわち、ＮＯＲ回路２４の出力部には、ドライブ用のインバータ２７，２８が直列接続され、インバータ２８の出力部からデータＤＯＵＴ  の出力が行われる。
【００４２】
次に、本実施の形態の作用について、図２ならびに図３のタイミングチャートを用いて説明する。
【００４３】
図３においては、上方から下方にかけて、クロック信号ＣＬＫ、入力バッファ回路１３に入力される基準電圧ＶＲＥＦ  に対して±数百ｍＶの振幅のデータＤＩＮ、該入力バッファ回路１３の後段に設けられたインバータ２８から出力されるデータＤＯＵＴ  を示している。
【００４４】
クロック信号ＣＬＫがＬｏ信号（プリチャージ時）の場合、インバータ１４の出力は、Ｈｉ信号出力となるので、トランジスタ１５はＯＦＦとなる。一方、トランジスタ１６〜１８はＯＮとなるので、ＮＯＲ回路２４の一方の入力部、およびＮＯＲ回路２６の他方の入力部には、それぞれＬｏ信号が入力される。
【００４５】
フリップフロップが構成されるＮＯＲ回路２４の出力は、前のクロックがＨｉ信号時の信号状態であるＬｏ信号の固定となり、インバータ２８の出力であるデータＤＯＵＴ  もＬｏ信号となる。
【００４６】
そして、データＤＩＮがＨｉ信号となり、クロック信号ＣＬＫがＨｉ信号（データリリース時）に立ち上がると、トランジスタ１９のゲートに印加されるデータＤＩＮの電圧よりもトランジスタ２２のゲートに印加される基準電圧ＶＲＥＦ  の電圧が低くなるので、トランジスタ２２が、トランジスタ１９よりもより強くＯＮする。
【００４７】
また、トランジスタ１５〜１８のゲートには、Ｌｏ信号が入力されるのでトランジスタ１５はＯＮ、トランジスタ１６〜１８はＯＦＦとなる。トランジスタ１９がＯＮすることによって、ＮＯＲ回路２６の他方の入力部のノードの電位が徐々に上がり始め、トランジスタ２５のしきい値電圧を超えることによってトランジスタ２５がＯＮとなる。
【００４８】
トランジスタ２５がＯＮすると、トランジスタ２１のゲートにＬｏ信号が入力されるのでトランジスタ２１はＯＮとなり、ＮＯＲ回路２６の他方の入力部におけるノードが電源電圧ＶＣＣ振幅のＨｉ信号となる。よって、ＮＯＲ回路２４の出力部からはＨｉ信号が出力されるので、インバータ２８から出力されるデータＤＯＵＴ  がＨｉ信号となる。
【００４９】
また、データリリース時にデータＤＩＮがＬｏ信号の場合には、トランジスタ２２のゲートに印加される基準電圧ＶＲＥＦ  よりもトランジスタ１９のゲートに印加されるデータＤＩＮの電圧が低くなるので、トランジスタ１９が、トランジスタ２２よりもより強くＯＮし、ＮＯＲ回路２４の一方の入力部のノードの電位が徐々に上がり始めてトランジスタ２３のしきい値電圧を超えることによってトランジスタ２３がＯＮとなる。
【００５０】
トランジスタ２３がＯＮすると、トランジスタ２０のゲートにＬｏ信号が入力されるのでトランジスタ２０はＯＮとなり、ＮＯＲ回路２４の一方の入力部におけるノードが電源電圧ＶＣＣ振幅のＨｉ信号となり、ＮＯＲ回路２４の出力部からはＬｏ信号が出力されるので、インバータ２８から出力されるデータＤＯＵＴ  がＬｏ信号となる。
【００５１】
それにより、本実施の形態１によれば、ロー／カラムアドレスバッファ７ならびに入力バッファ１０を入力バッファ回路１３の回路構成とすることによって、入力されたデータのハイレベル／ローレベルの判断ならびにレベル判断されたデータの電源電圧ＶＣＣ〜グランド電位ＶＳＳ振幅にするレベル変換を１つの回路構成により行うことができるので、データＤＩＮの入力からデータＤＯＵＴ  の出力までの時間を大幅に短縮することができ、メモリ１のアクセス時間ならびにサイクル時間を高速化することができる。
【００５２】
（実施の形態２）
図４は、本発明の実施の形態２によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【００５３】
本実施の形態２においては、シンクロナスＤＲＡＭであるメモリ１（図１）が、前記実施の形態１と同様の回路構成となっている。ロー／カラムアドレスバッファ７および入力バッファ１０における入力バッファ回路１３ａは、データＤＩＮが入力されるトランジスタがＮチャネルＭＯＳとなっている。
【００５４】
入力バッファ回路１３ａは、図４に示すように、ＰチャネルＭＯＳのトランジスタ２９〜３３、ＮチャネルＭＯＳであるトランジスタ３４〜３８、否定論理積回路であるＮＡＮＤ回路３９，４０、ならびにインバータ４１，４２により構成されている。
【００５５】
トランジスタ（信号生成部、第１０のトランジスタ）２９、トランジスタ（信号生成部、第１２のトランジスタ）３０、トランジスタ３２，３３の一方の接続部には、それぞれ電源電圧ＶＣＣが供給されており、トランジスタ２９〜３０、トランジスタ（信号生成部、第１１のトランジスタ）３１、トランジスタ（同期制御部、第７のトランジスタ）３８のゲートには、クロック信号ＣＬＫが入力されている。
【００５６】
また、トランジスタ（信号レベル判断部、第８のトランジスタ）３４のゲートには、入力バッファ回路１３ａに入力されるデータＤＩＮが入力されるように接続されており、このトランジスタ３４の一方の接続部には、トランジスタ３０〜３２の他方の接続部、トランジスタ３１，３５の一方の接続部、トランジスタ３３，３６のゲート、およびＮＡＮＤ回路３９の一方の入力部が接続されている。ここで、データＤＩＮは、前記実施の形態１と同様の小振幅入力となっており、たとえば、基準電圧ＶＲＥＦ  に対して±２００ｍＶ程度の電圧振幅である。
【００５７】
さらに、トランジスタ２９の他方の接続部には、トランジスタ３２，３５のゲート、トランジスタ３１，３６、トランジスタ（信号レベル判断部、第９のトランジスタ）３７の一方の接続部、トランジスタ３３の他方の接続部、ならびにＮＡＮＤ回路４０の他方の入力部が接続されている。
【００５８】
そして、トランジスタ３２とトランジスタ３５とによってインバータ（レベル変換部、第３のインバータ）Ｉｖ３が構成され、トランジスタ３３とトランジスタ４６とによりインバータ（レベル変換部、第４のインバータ）Ｉｖ４が構成されている。また、ＮＡＮＤ回路３９，４０によってフリップフロップのラッチ部Ｒ２が構成されている。
【００５９】
トランジスタ３４の他方の接続部には、トランジスタ３５〜３７の他方の接続部、トランジスタ３８の一方の接続部が接続されており、トランジスタ３８の他方の接続部には、グランド電位ＶＳＳが接続されている。トランジスタ３７のゲートには、基準電圧ＶＲＥＦ  が供給されている。
【００６０】
ＮＡＮＤ回路３９の出力部には、ＮＡＮＤ回路４０の一方の入力部およびインバータ４１の入力部が接続されており、ＮＡＮＤ回路４０の出力部には、ＮＡＮＤ回路３９の他方の入力部が接続されている。このＮＡＮＤ回路３９の出力部から入力バッファ回路１３ａのデータの出力が行われる。
【００６１】
そして、入力バッファ回路１３ａの出力部には、ドライブ用の直列接続されたインバータ４１，４２が接続されており、インバータ４２の出力部からデータＤＯＵＴ  の出力が行われる。
【００６２】
次に、入力バッファ回路１３ａの回路動作について説明する。
【００６３】
ここで、入力バッファ回路１３ａにおける信号のタイムチャートは、前記実施の形態１の図３と同様である。
【００６４】
クロック信号ＣＬＫがＬｏ信号の場合、トランジスタ２９〜３１，３８のゲートにもＬｏ信号が入力されるのでトランジスタ２９〜３１はＯＮ、トランジスタ３８はＯＦＦとなり、ＮＡＮＤ回路３９の一方の入力部、ＮＡＮＤ回路４０の他方の入力部には、それぞれＨｉ信号が入力されるので、フリップフロップが構成されるＮＡＮＤ回路３９の出力は、前のデータリリース時の状態であるＬｏ信号の固定となり、インバータ４２の出力であるデータＤＯＵＴ  もＬｏ信号となる。
【００６５】
そして、データＤＩＮがＨｉ信号となり、クロック信号ＣＬＫがＨｉ信号に立ち上がると、トランジスタ３４のゲートに印加されるデータＤＩＮの電圧よりもトランジスタ３７のゲートに印加される基準電圧ＶＲＥＦ  の電圧が低くなるので、トランジスタ３４が、トランジスタ３７よりもより強くＯＮする。
【００６６】
また、トランジスタ２９〜３１，３８のゲートには、Ｌｏ信号が入力されるのでトランジスタ３８はＯＮ、トランジスタ２９〜３１はＯＦＦとなる。トランジスタ３８がＯＮすることによって、ＮＡＮＤ回路３９の一方の入力部のノードの電位が徐々に下がり始め、トランジスタ３３がＯＮとなる。
【００６７】
トランジスタ３３がＯＮすると、トランジスタ３５がＯＮとなり、ＮＡＮＤ回路３９の一方の入力部は、Ｌｏ信号入力となり、ＮＡＮＤ回路４０の他方の入力部が電源電圧ＶＣＣ振幅のＨｉ信号となる。よって、ＮＡＮＤ回路３９の出力部からはＨｉ信号が出力されるので、インバータ４２のデータＤＯＵＴ  もＨｉ信号となる。
【００６８】
また、データリリース時にデータＤＩＮがＬｏ信号の場合には、トランジスタ３７のゲートに印加される基準電圧ＶＲＥＦ  よりもトランジスタ３４のゲートに印加されるデータＤＩＮの電圧が低くなるので、トランジスタ３７が、トランジスタ３４よりもより強くＯＮし、ＮＡＮＤ回路４０の他方の入力部のノードの電位が徐々に下がり始め、トランジスタ３２がＯＮとなる。
【００６９】
トランジスタ３２がＯＮすると、トランジスタ３６もＯＮし、ＮＡＮＤ回路３９の一方の入力部が電源電圧ＶＣＣ振幅のＨｉ信号となり、ＮＡＮＤ回路４０の他方の入力部がＬｏ信号となって、ＮＡＮＤ回路３９の出力部からはＬｏ信号が出力されるので、インバータ２８から出力されるデータＤＯＵＴ  がＬｏ信号となる。
【００７０】
それにより、本実施の形態２においても、ロー／カラムアドレスバッファ７ならびに入力バッファ１０を入力バッファ回路１３ａの回路構成とすることによって、入力されたデータのハイレベル／ローレベルの判断ならびにレベル判断されたデータの電源電圧ＶＣＣ〜グランド電位ＶＳＳ振幅にするレベル変換を１つの回路構成により行うことができるので、データＤＩＮの入力からデータＤＯＵＴ  の出力までの時間を大幅に短縮することができ、メモリ１のアクセス時間ならびにサイクル時間を高速化することができる。
【００７１】
（実施の形態３）
図５は、本発明の実施の形態３によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【００７２】
本実施の形態３においては、シンクロナスＤＲＡＭであるメモリ１（図１）は、前記実施の形態１，２と同様の構成となっている。ロー／カラムアドレスバッファ７および入力バッファ１０における入力バッファ回路１３ｂは、図５に示すように、ＰチャネルＭＯＳのトランジスタ４３〜５０、ＮチャネルＭＯＳであるトランジスタ５１〜５４、否定論理和回路であるＮＯＲ回路５５，５６、インバータ５７、ならびに遅延回路（スイッチング制御部）５８により構成されている。
【００７３】
インバータ５７の入力部、トランジスタ（信号生成部、第１８のトランジスタ）４８のゲートには、クロック信号ＣＬＫが入力されている。また、遅延回路５８の入力部にもクロック信号ＣＬＫが入力されており、この遅延回路５８の出力部は、トランジスタ（スイッチング部、第１４のトランジスタ）４４、トランジスタ（スイッチング部、第１５のトランジスタ）４５のゲートと接続されている。遅延回路５８は、たとえば、インバータが２段程度直列接続された構成であり、入力された信号を所定の時間遅延して出力を行う。
【００７４】
インバータ５７の出力部には、トランジスタ（同期制御部、第１３のトランジスタ）４３、トランジスタ（信号生成部、第１９のトランジスタ）５３、トランジスタ（信号生成部、第２０のトランジスタ）５４のゲートが接続されている。トランジスタ４３の一方の接続部には、電源電圧ＶＣＣが供給されており、このトランジスタ４３の他方の接続部には、トランジスタ４４〜４７の一方の接続部が接続されている。
【００７５】
また、トランジスタ４４の他方の接続部には、トランジスタ４８、トランジスタ（信号レベル判断部、第１６のトランジスタ）４９の一方の接続部が接続され、トランジスタ４５の他方の接続部には、トランジスタ（信号レベル判断部、第１７のトランジスタ）５０の一方の接続部ならびにトランジスタ４８の他方の接続部が接続されている。
【００７６】
トランジスタ４９のゲートには、入力バッファ回路１３ｂに入力されるデータＤＩＮが入力されており、トランジスタ５０のゲートには、基準電圧ＶＲＥＦ  が供給されてる。ここで、データＤＩＮは、前記実施の形態１，２と同様の小振幅入力となっており、たとえば、基準電圧ＶＲＥＦ  に対して±２００ｍＶ程度の電圧振幅である。
【００７７】
さらに、トランジスタ４９の他方の接続部には、トランジスタ４６の他方の接続部、トランジスタ５１，５４の一方の接続部、トランジスタ４７，５２のゲート、およびＮＯＲ回路５５の一方の入力部が接続されている。
【００７８】
トランジスタ４７の他方の接続部には、トランジスタ５２の一方の接続部が接続され、トランジスタ５０の他方の接続部には、トランジスタ４６，５１のゲート、トランジスタ５３の一方の接続部、ＮＯＲ回路５６の他方の入力部が接続されている。
【００７９】
また、トランジスタ４６とトランジスタ５１とにより、インバータ（レベル変換部、第５のインバータ）Ｉｖ５が構成され、トランジスタ４７とトランジスタ５２によってインバータ（レベル変換部、第６のインバータ）Ｉｖ６が構成されている。さらに、ＮＯＲ回路５５，５６により、フリップフロップのラッチ部Ｒ３が構成されている。
【００８０】
トランジスタ５１〜５４の他方の接続部には、グランド電位ＶＳＳが接続されている。また、ＮＯＲ回路５５の他方の入力部には、ＮＯＲ回路５６の出力部が接続されており、ＮＯＲ回路５６の一方の入力部には、ＮＯＲ回路５５の出力部が接続されている。
【００８１】
そして、このＮＯＲ回路５５の出力部が、入力バッファ回路１３ｂのデータ出力部となっている。また、入力バッファ回路１３ｂのデータ出力部には、直列接続されたドライブ用のインバータ５９，６０が接続されており、インバータ６０の出力部から入力バッファ回路１３ｂのデータＤＯＵＴ  の出力が行われる。
【００８２】
次に、入力バッファ回路１３ｂの回路動作について説明する。
【００８３】
また、入力バッファ回路１３ｂにおける信号のタイムチャートは、前記実施の形態１の図３と同様である。
【００８４】
クロック信号ＣＬＫがＬｏ信号の場合、トランジスタ４４，４５，４８のゲートにＬｏ信号が入力され、トランジスタ４３，５３，５４のゲートにＨｉ信号が入力されるので、トランジスタ４４，４５，４８，５３，５４はＯＮ、トランジスタ４３はＯＦＦとなる。
【００８５】
ＮＯＲ回路５５の一方の入力部およびＮＯＲ回路５６の他方の入力部は、それぞれＬｏ信号となり、フリップフロップが構成されるＮＯＲ回路５５の出力は、前のデータリリース時の状態であるＬｏ信号の固定となり、インバータ６０のデータＤＯＵＴ  もＬｏ信号となる。
【００８６】
そして、データＤＩＮがＨｉ信号となり、クロック信号ＣＬＫがＨｉ信号に立ち上がると、トランジスタ３９のゲートに印加されるデータＤＩＮの電圧よりもトランジスタ５０のゲートに印加される基準電圧ＶＲＥＦ  の電圧が低くなるので、トランジスタ５０が、トランジスタ４９よりもより強くＯＮする。
【００８７】
また、トランジスタ４３，５３，５４のゲートには、Ｌｏ信号が入力され、トランジスタ４４，４５，４８のゲートには、Ｈｉ信号が入力されるので、トランジスタ４３はＯＮ、トランジスタ４４，４５，４８，５３，５４はＯＦＦとなる。
【００８８】
ここで、トランジスタ４４，４５の前段には、前述したように遅延回路５８が接続されているので、トランジスタ４４，４５は、トランジスタ４８よりも所定の時間だけ遅延してＯＦＦすることになる。
【００８９】
トランジスタ５０がＯＮすることによって、トランジスタ４５を介して電源電圧ＶＣＣが供給され、ＮＯＲ回路５６の他方の入力部の電位が徐々に上がり始めてトランジスタ５１がＯＮとなる。
【００９０】
トランジスタ５１がＯＮすると、トランジスタ４７がＯＮとなり、ＮＯＲ回路５６他方の入力部は、電源電圧ＶＣＣ振幅のＨｉ信号、ＮＯＲ回路５６の他方の入力部はＬｏ信号入力となる。よって、ＮＯＲ回路５５の出力部からはＨｉ信号が出力されるので、インバータ６０のデータＤＯＵＴ  もＨｉ信号となる。
【００９１】
また、所定の時間が経過すると、遅延回路５８の出力がＨｉ信号になるので、トランジスタ４４，４５がＯＦＦとなり、トランジスタ４９，５０の一方の接続部におけるノードをハイインピーダンス状態とする。
【００９２】
これらトランジスタ４４，４５を遅延させてＯＦＦすることによって、クロック信号ＣＬＫがＨｉ信号からＬｏ信号に遷移した際に、トランジスタ４９，５０を介して流れる電流が防止される。
【００９３】
よって、トランジスタ４３における他方の接続部のノードの電位の上昇を防ぐことができるので、クロック信号ＣＬＫがＬｏ信号からＨｉ信号に遷移した際のデータ出力を高速化することができる。
【００９４】
また、データＤＩＮがＬｏ信号の場合には、トランジスタ５０のゲートに印加される基準電圧ＶＲＥＦ  よりもトランジスタ４９のゲートに印加されるデータＤＩＮの電圧が低くなるので、トランジスタ４９が、トランジスタ５０よりもより強くＯＮし、ＮＯＲ回路５５の一方の入力部の電位が徐々に上がり、トランジスタ５２がＯＮとなる。
【００９５】
トランジスタ５２がＯＮすると、トランジスタ４６もＯＮとなり、ＮＯＲ回路５５の一方の入力部が電源電圧ＶＣＣ振幅のＨｉ信号となり、ＮＯＲ回路５６の他方の入力部がＬｏ信号となるので、ＮＡＮＤ回路３９の出力部からはＬｏ信号が出力され、インバータ６０のデータＤＯＵＴ  もＬｏ信号となる。
【００９６】
それにより、本実施の形態３でも、ロー／カラムアドレスバッファ７ならびに入力バッファ１０を入力バッファ回路１３ｂの回路構成とすることによって、入力されたデータのハイレベル／ローレベルの判断ならびにレベル判断されたデータの電源電圧ＶＣＣ〜グランド電位ＶＳＳ振幅にするレベル変換を１つの回路構成により行うことができるので、データＤＩＮの入力からデータＤＯＵＴ  の出力までの時間を大幅に短縮することができ、メモリ１のアクセス時間ならびにサイクル時間を高速化することができる。
【００９７】
また、クロック信号ＣＬＫのＬｏ信号時にトランジスタ４３の他方の接続部におけるノードをハイインピーダンス状態とするトランジスタ４４，４５ならびにそれらトランジスタ４４，４５を動作遅延させる遅延回路５８を設けたことによって、クロック信号ＣＬＫがＬｏ信号からＨｉ信号に遷移した際のデータ出力をより高速化することができる。
【００９８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
たとえば、前記実施の形態１においては、入力バッファ回路にフリップフロップのラッチ部を設けた構成としたが、図６に示すように、このラッチ部を設けずに入力バッファ回路１３ｃを構成してもよい。
【０１００】
この場合、インバータ１４ならびにトランジスタ１５〜２４，２６は、前記実施の形態１の図２と同様の構成であり、トランジスタ２１のゲートがインバータ６１の入力部と接続されており、このインバータ６１の出力部が、データＤＯＵＴ  の出力となる。
【０１０１】
また、前記実施の形態１〜３では、シンクロナスＳＲＡＭの半導体集積回路装置について記載したが、たとえば、本発明の入力バッファ回路は、シンクロナスＤＲＡＭなどのシンクロナス動作を有する半導体集積回路装置に用いることによって、より高速化することができる。
【０１０２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０３】
（１）本発明によれば、入力されたデータのハイレベル／ローレベルを判断する回路とレベル判断されたデータをレベル変換する回路とを１つの回路構成として入力バッファ回路に設けることができるので、入力バッファ回路それ自体の遅延時間を大幅に短縮することができる。
【０１０４】
（２）また、本発明では、入力バッファ回路にスイッチング部およびスイッチング制御部を設けたことにより、ラッチ部にデータを安定して出力できるのでデータ出力をより高速化することができる。
【０１０５】
（３）さらに、本発明においては、入力バッファ回路に入力されるデータを小振幅入力の信号とすることによって、入力されたデータのローレベル／ハイレベルの判断をより高速に行うことができる。
【０１０６】
（４）また、本発明によれば、上記（１）〜（３）により、半導体集積回路装置の動作速度を大幅に高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるメモリのブロック図である。
【図２】本発明の実施の形態１によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【図３】本発明の実施の形態１による入力バッファ回路のタイミングチャートである。
【図４】本発明の実施の形態２によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【図５】本発明の実施の形態３によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【図６】本発明の他の実施の形態によるメモリのロー／カラムアドレスバッファおよび入力バッファに設けられた入力バッファ回路の回路図である。
【符号の説明】
１    メモリ（半導体集積回路装置）
２    メモリアレイ
３    ローデコーダ
４    センスアンプ
５    カラムデコーダ
６    カラムアドレスカウンタ
７    ロー／カラムアドレスバッファ
８    コントロール回路
９    クロック生成回路
１０    入力バッファ
１１    出力バッファ
１２    リフレッシュカウンタ
１３〜１３ｃ    入力バッファ回路
１４    インバータ
１５    トランジスタ（同期制御部、第１のトランジスタ）
１６    トランジスタ（信号生成部、第５のトランジスタ）
１７    トランジスタ（信号生成部、第４のトランジスタ）
１８    トランジスタ（信号生成部、第６のトランジスタ）
１９    トランジスタ（信号レベル判断部、第２のトランジスタ）
２０    トランジスタ
２１    トランジスタ
２２    トランジスタ（信号レベル判断部、第３のトランジスタ）
２３    トランジスタ
２４    ＮＯＲ回路
２５    トランジスタ
２６    ＮＯＲ回路
２７，２８    インバータ
２９    トランジスタ（信号生成部、第１０のトランジスタ）
３０    トランジスタ（信号生成部、第１２のトランジスタ）
３１    トランジスタ（信号生成部、第１１のトランジスタ）
３２，３３    トランジスタ
３４    トランジスタ（信号レベル判断部、第８のトランジスタ）
３５，３６    トランジスタ
３７    トランジスタ（信号レベル判断部、第９のトランジスタ）
３８    トランジスタ（同期制御部、第７のトランジスタ）
３９    ＮＡＮＤ回路
４０    ＮＡＮＤ回路
４１，４２    インバータ
４３    トランジスタ（同期制御部、第１３のトランジスタ）４３
４４    トランジスタ（スイッチング部、第１４のトランジスタ）
４５    トランジスタ（スイッチング部、第１５のトランジスタ）
４６，４７    トランジスタ
４８    トランジスタ（信号生成部、第１８のトランジスタ）
４９    トランジスタ（信号レベル判断部、第１６のトランジスタ）
５０    トランジスタ（信号レベル判断部、第１７のトランジスタ）
５１，５２    トランジスタ
５３    トランジスタ（信号生成部、第１９のトランジスタ）
５４    トランジスタ（信号生成部、第２０のトランジスタ）
５５，５６    ＮＯＲ回路
５７    インバータ
５８    遅延回路（スイッチング制御部）
５９〜６１    インバータ
Ｒ１〜Ｒ３    ラッチ部
Ｉｖ１    インバータ（レベル変換部、第１のインバータ）
Ｉｖ２    インバータ（レベル変換部、第２のインバータ）
Ｉｖ３    インバータ（レベル変換部、第３のインバータ）
Ｉｖ４    インバータ（レベル変換部、第４のインバータ）
Ｉｖ５    インバータ（レベル変換部、第５のインバータ）
Ｉｖ６    インバータ（レベル変換部、第６のインバータ）
ＶＣＣ    電源電圧
ＶＲＥＦ  基準電圧（参照電圧）
ＶＳＳ    グランド電位
【図１】
0003575982.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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