(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）と裏面（１ｂ）とを有してなる高濃度な第１導電型の半導体基板（１）上に、パワーＭＯＳＦＥＴと周辺素子とを共に形成してなる半導体装置であって、
前記半導体基板には、前記パワーＭＯＳＦＥＴが配置される領域に第１トレンチが形成されていると共に、前記周辺素子が配置される領域に第２トレンチが形成されており、
前記第１のトレンチ内に配置され、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第２導電型のベース領域（２）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（３）と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ（５）と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（７）と、を備えて前記パワーＭＯＳＦＥＴが構成されており、
前記第２トレンチ内に配置され、前記半導体基板より低濃度とされた第１導電型の半導体層（１１）と、
前記半導体層内に形成された第２導電型のウェル層（１２）と、を備えて前記周辺素子が構成されていることを特徴とする半導体装置。
【請求項２】
前記第２トレンチは、前記ドリフト領域の膜厚以下の深さ（ｄ１）で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２トレンチは、前記ドリフト領域の膜厚（Ｌ１）の倍以下の幅で構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２トレンチは、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ以下の深さ（ｄ２）で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２トレンチは、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ（Ｌ２）の倍以下の幅で構成されていることを特徴とする請求項１又は４に記載の半導体装置。
【請求項６】
主表面（３１ａ）と裏面（３１ｂ）とを有してなる高濃度な第１導電型の半導体基板（３１）と、
前記半導体基板の表面に形成された第２導電型の半導体層（３０）とを有し、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向に形成されたトレンチ（３３）と、
前記トレンチ内に配置され、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第２導電型のベース領域（２）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（３）と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ（５）と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（７）と、を備えたパワーＭＯＳＦＥＴと、
前記半導体層のうち、前記パワーＭＯＳＦＥＴが形成された領域とは異なる領域に形成された周辺素子と、を含んでいることを特徴とする半導体装置。
【請求項７】
主表面（４０ａ）と裏面（４０ｂ）とを有してなる高濃度な第１導電型の半導体基板（４０）と、
前記半導体基板の表面に形成された絶縁膜（４１）と、
前記絶縁膜の表面に形成された第２導電型の半導体層（４２）とを有し、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向に形成されたトレンチ（４５）と、
前記トレンチ内に配置され、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、
前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第２導電型のベース領域（２）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（３）と、
前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたゲート用トレンチ（５）と、
前記ゲート用トレンチの表面に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（７）と、を備えたパワーＭＯＳＦＥＴと、
前記半導体層のうち、前記パワーＭＯＳＦＥＴが形成された領域とは異なる領域に形成された周辺素子と、を含んでいることを特徴とする半導体装置。
【請求項８】
主表面（１ａ）及び裏面（１ｂ）を有してなる高濃度の第１導電型の半導体基板（１）に、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、前記ドリフト領域内に形成された第２導電型のベース領域（２）と、前記ベース領域内に形成された第１導電型のソース領域（３）とを有するパワーＭＯＳＦＥＴ、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板のうち前記パワーＭＯＳＦＥＴの形成予定領域に第１トレンチ（８）を形成する工程と、
前記半導体基板のうち前記周辺素子の形成予定領域に第２トレンチ（９）を形成する工程と、
前記第１トレンチ及び第２トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第１導電型の第１半導体膜（２２）と、第２導電型の第２半導体膜（２３）と、高濃度とされた第１導電型の第３半導体膜（２４）との積層構造を形成する工程と、
前記第１乃至第３半導体膜の表面を平坦化する工程とを含み、
前記第１トレンチ内には、第１乃至第３半導体膜が配置され、前記第１半導体膜にて前記ドリフト領域、前記第２半導体膜にて前記ベース領域、前記第３半導体膜にて前記ソース領域がそれぞれ構成され、この後、前記主表面から垂直に掘って、前記ソース領域から前記ベース領域を貫通するようにゲート用トレンチ（５）を形成し、前記ゲート用トレンチの表面にゲート絶縁膜（６）を形成したのち、前記ゲート絶縁膜の表面にゲート電極（７）を形成して、前記パワーＭＯＳＦＥＴを構成し、
前記第２トレンチ内には、前記第１半導体膜が配置され、この第２トレンチ内の前記第１半導体膜に第２導電型のウェル層（１２）を形成し、このウェル層に前記周辺素子を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２トレンチ形成工程では、前記第１半導体膜の膜厚以下の深さ（ｄ１）となるように前記第２トレンチを形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１トレンチと前記第２トレンチとを同時に形成し、
前記第２トレンチ形成工程では、前記第１半導体膜の膜厚（Ｌ１）の倍以下の幅となるように前記第２トレンチを形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２トレンチ形成工程では、前記第１半導体膜の膜厚と前記第２半導体膜の膜厚とを合わせた厚さ以下の深さ（ｄ２）で前記第２トレンチを形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
主表面（１ａ）及び裏面（１ｂ）を有してなる高濃度の第１導電型の半導体基板（１）に、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、前記ドリフト領域内に形成された第２導電型のベース領域（２）と、前記ベース領域内に形成された第１導電型のソース領域（３）とを有するパワーＭＯＳＦＥＴ、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板のうち前記パワーＭＯＳＦＥＴの形成予定領域に第１トレンチ（８）を形成する工程と、
前記半導体基板のうち前記周辺素子の形成予定領域に第２トレンチ（９）を形成する工程と、
前記第１トレンチ及び第２トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第１導電型の第１半導体膜（２２）と、第２導電型の第２半導体膜（２３）と、高濃度とされた第１導電型の第３半導体膜（２４）との積層構造を形成する工程と、
前記第１乃至第３半導体膜の表面を平坦化する工程とを含み、
前記第１トレンチ内には、第１乃至第３半導体膜が配置され、前記第１半導体膜にて前記ドリフト領域、前記第２半導体膜にて前記ベース領域、前記第３半導体膜にて前記ソース領域がそれぞれ構成されるようにし、
前記第２トレンチには、少なくとも前記第１半導体膜が配置されるようにする半導体装置の製造方法であり、
前記第１トレンチと前記第２トレンチとを同時に形成し、
前記第２トレンチ形成工程では、前記ドリフト領域の膜厚と前記ベース領域の膜厚とを合わせた厚さ（Ｌ２）の倍以下の幅となるように前記第２トレンチを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
主表面（３１ａ）及び裏面（３１ｂ）を有してなる高濃度の第１導電型の半導体基板（３１）に、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、前記ドリフト領域内に形成された第２導電型のベース領域（２）と、前記ベース領域内に形成された第１導電型のソース領域（３）とを有するパワーＭＯＳＦＥＴ、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板の表面に第２導電型の半導体層（３０）を配置する工程と、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向にトレンチ（３３）を形成する工程と、
前記トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第１導電型の第１半導体膜と、第２導電型の第２半導体膜と、高濃度とされた第１導電型の第３半導体膜との積層構造を形成する工程と、
前記第１乃至第３半導体膜の表面を平坦化する工程とを含み、
前記第１トレンチ内には、第１乃至第３半導体膜が配置され、前記第１半導体膜にて前記ドリフト領域、前記第２半導体膜にて前記ベース領域、前記第３半導体膜にて前記ソース領域がそれぞれ構成されるようにし、
前記半導体層のうち、前記パワーＭＯＳＦＥＴが形成された領域とは異なる領域に前記周辺素子が形成されるようにすることを特徴とする半導体装置の製造方法。
【請求項１４】
主表面（４０ａ）及び裏面（４０ｂ）を有してなる高濃度の第１導電型の半導体基板（４０）に、前記半導体基板より低濃度とされた第１導電型のドリフト領域（１ｃ）と、前記ドリフト領域内に形成された第２導電型のベース領域（２）と、前記ベース領域内に形成された第１導電型のソース領域（３）とを有するパワーＭＯＳＦＥＴ、及び周辺素子が共に形成される半導体装置の製造方法であって、
前記半導体基板の前記主表面に絶縁膜（４１）を介して第２導電型の半導体層（４２）を配置する工程と、
前記半導体層の表面から前記半導体基板に達するように、前記半導体基板の垂直方向にトレンチ（４５）を形成する工程と、
前記トレンチ内を含む前記半導体基板上に、前記半導体基板よりも低濃度とされた第１導電型の第１半導体膜と、第２導電型の第２半導体膜と、高濃度とされた第１導電型の第３半導体膜との積層構造を形成する工程と、
前記第１乃至第３半導体膜の表面を平坦化する工程とを含み、
前記第１トレンチ内には、第１乃至第３半導体膜が配置され、前記第１半導体膜にて前記ドリフト領域、前記第２半導体膜にて前記ベース領域、前記第３半導体膜にて前記ソース領域が構成され、この後、前記主表面から垂直に掘って、前記ソース領域から前記ベース領域を貫通するようにゲート用トレンチ（５）を形成し、前記ゲート用トレンチの表面にゲート絶縁膜（６）を形成したのち、前記ゲート絶縁膜の表面にゲート電極（７）を形成して、前記パワーＭＯＳＦＥＴを構成し、
前記半導体層のうち、前記パワーＭＯＳＦＥＴが形成された領域とは異なる領域に前記周辺素子を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記トレンチ内に、高濃度な第４半導体膜（４３）を形成し、この第４半導体膜の上に前記第１乃至第３半導体膜の積層構造を形成することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１乃至第３半導体膜形成工程では、第１乃至第３半導体膜のそれぞれをエピタキシャル成長によって形成することを特徴とする請求項８乃至１５のいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記第１乃至第３半導体膜形成工程では、第１半導体膜をエピタキシャル成長させたのち、前記第１半導体膜の表層部を第２導電型に反転させることによって前記第２半導体膜を形成し、その後、前記第２半導体膜の上に第３半導体膜をエピタキシャル成長させることによって、前記第１乃至第３半導体膜を形成することを特徴とする請求項８乃至１６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴと周辺素子とが共に形成される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
本出願人らは、先に特願２０００−１０３５０号にて、基板深さ方向をチャネル幅とすることにより、オン抵抗のさらなる低減を図れる半導体装置を提案している。
【０００３】
この半導体装置の構造の一例を図８に示して説明する。
【０００４】
図８に示すように、このＭＯＳＦＥＴには、主表面１ａ及び主表面１ａに対して反対面となる裏面１ｂを有するｎ＋型基板１が用いられている。この図の矢印で示すＸ方向がｎ＋型基板１の厚み方向に対応しており、図の矢印で示すＹ方向及びＺ方向がｎ＋型基板１の主表面１ａ及び裏面１ｂと平行な方向に対応している。なお、図のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成している。
【０００５】
ｎ＋型基板１の主表面１ａから所定深さまでｎ−型ドリフト領域１ｃが形成されている。このｎ−型ドリフト領域１ｃ内において、ｎ＋型基板１の主表面１ａから所定深さまでｐ型ベース領域２が形成されている。ｐ型ベース領域２の深さは１〜１００μｍ程度とされている。
【０００６】
また、ｐ型ベース領域２内においてｎ−型基板１の主表面１ａからｐ型ベース領域２よりも接合深さが浅い位置までｎ＋型ソース領域３が形成されている。ｎ＋型ソース領域３の深さは１〜１００μｍ程度とされるが、若干ｐ型ベース領域２よりも浅くされている。
【０００７】
なお、ｎ＋型基板１の濃度は、ｎ＋型ソース領域３と同等程度とされており、ｎ＋型基板１がドレイン領域を構成している。
【０００８】
そして、ｎ＋型基板１の主表面１ａから垂直に、つまりＸ方向に略平行にトレンチ５が掘られている。このトレンチ５は、ｎ＋型基板１の主表面１ａと平行をなすＹ方向及びトレンチ５の深さ方向と平行をなすＸ方向の両方向において、ｎ＋型ソース領域３からｐ型ベース領域２を貫通するように形成されている。
【０００９】
このトレンチ５の表面にはゲート酸化膜６が形成されており、このゲート酸化膜６を介してトレンチ５の内部がゲート電極７で埋め込まれた構成となっている。
【００１０】
このように構成されるパワーＭＯＳＦＥＴは以下のように製造される。
【００１１】
まず、ｎ＋型基板１のうちｎ−型ドリフト領域１ｃの形成予定部分にトレンチを形成する。そして、トレンチを含みｎ＋型基板１の主表面１ａに、ｎ−型のエピタキシャル膜、ｐ型のエピタキシャル膜、ｎ＋型のエピタキシャル膜の３層を成膜したのち、これら３層の表面を平坦化するという平坦化処理を行う。続いて、トレンチ５を形成したのち、トレンチ５の内壁を熱酸化させてゲート酸化膜６を形成し、さらにゲート酸化膜６の上にゲート電極７を形成する。これにより、上記構造のパワーＭＯＳＦＥＴが完成する。
【００１２】
【発明が解決しようとする課題】
半導体装置には、パワーＭＯＳＦＥＴの他に、例えば温度モニター用のＣＭＯＳやダイオード、若しくはパワーＭＯＳＦＥＴ制御用のＭＯＳＦＥＴ等の周辺素子が形成される。従って、パワーＭＯＳＦＥＴと周辺素子とが共に同一基板上に形成されることになる。
【００１３】
しかしながら、上記構造のパワーＭＯＳＦＥＴの形成のためにｎ＋型基板１を使用することから、周辺素子がｎ＋型基板１上に形成されることになる。すなわち、図９に示すように、ｎ＋型基板１を用意し（図９（ａ））、ｎ＋型基板１にトレンチを形成したのち（図９（ｂ））、ｎ＋型基板１のトレンチ内にｎ−型ドリフト領域１ｃ、ｐ型ベース領域２、及びｎ＋型ソース領域３等を形成する（図９（ｃ））ことでパワーＭＯＳＦＥＴが形成されるが、ｎ＋型基板１のうちパワーＭＯＳＦＥＴが形成されない領域に周辺素子が形成される。
【００１４】
このため、周辺素子用の拡散層の濃度制御が困難になるという問題が生じると共に、パワーＭＯＳＦＥＴのドレインと周辺素子形成領域とが同電位となり、素子分離が必要になるという問題が生じる。
【００１５】
本発明は上記点に鑑みて、パワーＭＯＳＦＥＴと周辺素子とを同一基板に形成する場合において、周辺素子の拡散層の濃度制御が容易に行えるようにすることを第１の目的とする。
【００１６】
また、パワーＭＯＳＦＥＴのドレインと周辺素子形成領域との素子分離の必要性をなくすことを第２の目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至５に記載の発明では、半導体基板（１）には、パワーＭＯＳＦＥＴが配置される領域に第１トレンチが形成されていると共に、周辺素子が配置される領域に第２トレンチが形成されおり、第２トレンチ内に第２導電型のウェル層（１２）が備えられていることを特徴としている。
【００１８】
このように、周辺素子が配置される領域に第２トレンチを形成し、この第２トレンチ内に第２導電型のウェル層が配置されるようにすれば、周辺素子の拡散抵抗の濃度制御を容易に行うことができる。
【００１９】
請求項１に記載の発明においては、第２導電型のウェル層と高濃度の第１導電型の半導体基板との間に、半導体基板よりも低濃度の第１導電型の半導体層が形成されているため、ウェル層と第１導電型の半導体層との間に形成される空乏層が第１導電型の半導体層側へも延び易く、ウェル層の耐圧を向上させることができる。
【００２０】
請求項６に記載の発明においては、高濃度な第１導電型の半導体基板（３１）と、半導体基板の表面に形成された第２導電型の半導体層（３０）とを有し、半導体層のうち、パワーＭＯＳＦＥＴが形成された領域とは異なる領域に周辺素子が形成されていることを特徴とする。
【００２１】
このように、半導体基板の表面に第２導電型の半導体層を形成しておけば、この半導体層に周辺素子を形成することができる。そして、この半導体層の濃度は適宜設定可能であるため、周辺素子の拡散抵抗の濃度制御を容易に行うことができる。
【００２２】
なお、請求項７に示すように、高濃度な第１導電型の半導体基板（４０）と、半導体基板の表面に形成された絶縁膜（４１）と、半導体基板の表面に形成された第２導電型の半導体層（４２）とを有するような半導体装置においても、請求項７と同様の効果が得られる。
【００２３】
請求項８乃至１７に記載の発明は、請求項１乃至７に記載の半導体装置の製造方法に関する。
【００２４】
請求項８に記載の発明においては、半導体基板のうちパワーＭＯＳＦＥＴの形成予定領域に第１トレンチ（８）を形成する工程と、半導体基板のうち周辺素子の形成予定領域に第２トレンチ（９）を形成する工程と、第１トレンチ及び第２トレンチ内を含む半導体基板上に、半導体基板よりも低濃度とされた第１導電型の第１半導体膜（２２）と、第２導電型の第２半導体膜（２３）と、高濃度とされた第１導電型の第３半導体膜（２４）との積層構造を形成する工程と、第１乃至第３半導体膜の表面を平坦化する工程とを含み、第１トレンチ内には、第１乃至第３半導体膜が配置され、第１半導体膜にてドリフト領域、第２半導体膜にてベース領域、第３半導体膜にてソース領域がそれぞれ構成され、この後、主表面から垂直に掘って、ソース領域からベース領域を貫通するようにゲート用トレンチ（５）を形成し、ゲート用トレンチの表面にゲート絶縁膜（６）を形成したのち、ゲート絶縁膜の表面にゲート電極（７）を形成して、パワーＭＯＳＦＥＴを構成し、第２トレンチ内には、第１半導体膜が配置され、この第２トレンチ内の第１半導体膜に第２導電型のウェル層（１２）を形成し、このウェル層に周辺素子を形成することを特徴としている。
【００２５】
このように、第１トレンチにドリフト領域を形成する際に、第２トレンチに第１半導体膜が配置されるようにすれば、周辺素子を形成する際に用いる半導体層をドリフト領域と共に形成することができる。
【００２６】
請求項９に記載の発明においては、第２トレンチ形成工程では、第１半導体膜の膜厚以下の深さ（ｄ１）となるように第２トレンチを形成することを特徴としている。
【００２７】
このようにすれば、第２トレンチ内には第１半導体膜のみが配置されるようにすることができる。
【００２８】
請求項１０に記載の発明においては、第１トレンチと第２トレンチとを同時に形成し、第２トレンチ形成工程では、第１エピタキシャル膜の膜厚（Ｌ１）の倍以下の幅となるように第２トレンチを形成することを特徴としている。
【００２９】
このように、第１トレンチと第２トレンチとを同時に形成するようにすれば、製造工程の簡略化を図ることができる。
【００３０】
請求項１１に記載の発明においては、第２トレンチ形成工程では、第１エピタキシャル膜の膜厚と第２エピタキシャル膜の膜厚とを合わせた厚さ以下の深さ（ｄ２）で第２トレンチを形成することを特徴としている。
【００３１】
このようにすれば、第２のトレンチ内に第１半導体膜と第２半導体膜が形成されることになる。このため、第２導電型の第２半導体膜を周辺素子形成用のウェル層とすることができる。
【００３２】
請求項１２に記載の発明においては、第１トレンチと第２トレンチとを同時に形成し、第２トレンチ形成工程では、ドリフト領域の膜厚とベース領域の膜厚とを合わせた厚さ（Ｌ２）の倍以下の幅となるように第２トレンチを形成することを特徴としている。
【００３３】
このように、第１トレンチと第２トレンチを同時に形成するようにすれば、製造工程の簡略化を図ることができる。
【００３４】
請求項１５に記載の発明においては、トレンチ内に、高濃度な第４半導体膜（４３）を形成し、この第４半導体膜の上に第１乃至第３半導体膜の積層構造を形成することを特徴としている。
【００３５】
このようにすれば、請求項１３又は１４で示した半導体層に接する部分にもドレインを形成することができ、効率的に電流経路を形成することができる。
【００３６】
なお、請求項１６に示すように、第１乃至第３半導体膜のそれぞれをエピタキシャル成長によって形成することができる。また、請求項１７に示すように、第１半導体膜をエピタキシャル成長させたのち、第１半導体膜の表層部を第２導電型に反転させることによって第２半導体膜を形成し、その後、第２半導体膜の上に第３半導体膜をエピタキシャル成長させることによって、第１乃至第３半導体膜を形成することもできる。
【００３７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３８】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【００３９】
〔図１（ａ）に示す工程〕
まず、主表面１ａ及び裏面１ｂを有するｎ＋型基板１を用意する。ここでは、ｎ＋型基板１として、例えば不純物濃度が１×１０１９ｃｍ−３程度の（１１０）Ｓｉ基板を用いている。そして、ｎ＋型基板１の主表面１ａの上に厚さ約１μｍ程度のマスク材料としての酸化膜２１を配置すると共に、酸化膜２１の上にレジスト２０ａを配置する。その後、フォト工程により、ｎ−型ドリフト領域１ｃの形成予定領域上においてレジスト２０ａを開口させる。
【００４０】
〔図１（ｂ）に示す工程〕
レジスト２０ａをマスクとして酸化膜２１をエッチングし、ｎ−型ドリフト領域１ｃの形成予定領域において酸化膜２１を開口させる。続いて、酸化膜２１をマスクとしたドライエッチングを施し、ｎ−型ドリフト領域１ｃの形成予定領域にトレンチ（第１トレンチ）８を形成する。
【００４１】
なお、ここではドライエッチングによってトレンチ８を形成しているが、例えば水酸化カリウム水溶液や水酸化テトラメチルアンモニウム水溶液を用いたウェットエッチングでトレンチ８を形成したも良い。また、これらのエッチング液を用いる場合には、（１１０）面に対して垂直な（１−１１）面、（−１１−１）面、（−１１１）面、（１−１−１）面においてエッチングレートが遅くなることから、ｎ＋型基板１として（１１０）Ｓｉ基板を使用し、トレンチ８の内壁面が相対向する（１−１１）面と（−１１−１）面、若しくは（−１１１）面と（１−１−１）面となるように設計すれば、トレンチ８のアスペクト比を高くできるという効果も得られる。
【００４２】
〔図１（ｃ）に示す工程〕
熱処理を行う。これにより、トレンチ８の内壁が熱酸化され、酸化膜２１がトレンチ内壁にも厚さ約５００Å程度で形成される。
【００４３】
〔図１（ｄ）に示す工程〕
酸化膜２１の上にレジスト２０ｂを配置する。その後、周辺素子の形成予定領域上においてレジスト２０ｂを開口させる。この際、トレンチ底面とトレンチ側壁とに形成されるコーナー部は酸化により丸められる。
【００４４】
〔図１（ｅ）に示す工程〕
レジスト２０ｂをマスクとして酸化膜２１をエッチングし、周辺素子の形成予定領域上において酸化膜２１を開口させる。続いて、酸化膜２１をマスクとしたドライエッチングを施し、周辺素子の形成予定領域にトレンチ（第２トレンチ）９を形成する。
【００４５】
なお、この時のトレンチ形成においても、図１（ｂ）に示す工程と同様にウェットエッチングにしても良く、図１（ｂ）に示す工程と同様の効果を得ることも可能である。
【００４６】
〔図２（ａ）に示す工程〕
フッ酸（ＨＦ）を用いて酸化膜２１をエッチングし、約５００Å程度除去する。これにより、ｎ＋型基板１の主表面１ａ上にのみ酸化膜２１が残り、トレンチ８、９内ではｎ＋型基板１が露出した状態となる。
【００４７】
〔図２（ｂ）に示す工程〕
トレンチ８、９内を含み、ｎ＋型基板１の主表面１ａ側にｎ−型エピタキシャル膜（第１半導体膜）２２、ｐ型エピタキシャル膜（第２半導体膜）２３、及びｎ＋型エピタキシャル膜（第３半導体膜）２４を順に積層する。
【００４８】
このとき、ｐ型エピタキシャル膜２３がトレンチ９内に入り込まないように、トレンチ９の深さｄ１よりもｎ−型エピタキシャル膜２２の膜厚が厚くなるようにしている。なお、トレンチコーナー部が丸められていることにより、ｎ−型エピタキシャル膜２２とｐ型エピタキシャル膜２３のコーナー部も丸められるため、電界集中の緩和に効果的である。
【００４９】
〔図２（ｃ）に示す工程〕
酸化膜２１をエッチングストッパーとして、ｎ−型エピタキシャル膜２２、ｐ型エピタキシャル膜２３、及びｎ＋型エピタキシャル膜２４をエッチバックし、パワーＭＯＳＦＥＴが形成される領域及び周辺素子が形成される領域を平坦化する。
【００５０】
これにより、パワーＭＯＳＦＥＴが形成される領域においては、ｎ−型エピタキシャル膜２２にてｎ−型ドリフト領域１ｃが構成され、ｐ型エピタキシャル膜２３にてｐ型ベース領域２が構成され、ｎ＋型エピタキシャル膜２４にてｎ＋型ソース領域３が構成される。また、周辺素子が形成される領域においては、ｎ−型エピタキシャル膜２２にてｎ−型領域（半導体層）１１が構成される。
【００５１】
なお、ここではエッチバックする場合について説明したが、酸化膜２１を終点検出用の膜とした研磨により平坦化を行っても良く、ウェットエッチングを行った後に仕上げ研磨を行うことで平坦化を行っても良い。
【００５２】
〔図２（ｄ）に示す工程〕
ｎ−型ドリフト領域１ｃ、ｐ型ベース領域２、ｎ＋型ソース領域３、及びｎ−型領域１１の表層部を犠牲酸化したのち、犠牲酸化した部分をエッチングする。これにより、ｎ＋型基板１の主表面１ａ側ががほぼ平坦化される。
【００５３】
なお、ｎ＋型基板１の主表面上の酸化膜をエピタキシャル膜成長前に除去しておき、平坦化工程でｎ−型エピタキシャル膜２２、ｐ型エピタキシャル膜２３、及びｎ＋型エピタキシャル膜２４の研磨レート若しくは基板厚みの測定によって平坦化を行えば、犠牲酸化膜処理なしで上記と同様の構造を得ることも可能である。
【００５４】
〔図２（ｅ）に示す工程〕
ｎ−型領域１１の表層部に、イオン注入などによりｐ型ウェル層１２を形成する。これにより、ｎ＋型基板１から離間した位置にｐ型ウェル層１２が形成される。このｐ型ウェル層１２にＣＭＯＳやダイオード等の周辺素子が形成される。
【００５５】
このような構成では、ｐ型ウェル層１２と高濃度のｎ＋型基板１との間に、ｎ＋型基板１よりも低濃度のｎ−型領域１１が形成されているため、ｐ型ウェル層１２とｎ−型領域１１との間に形成される空乏層がｎ−型領域１１側へも延び易く、ｐ型ウェル層１２の耐圧を向上させることができる。
【００５６】
この後、本図では図示しないが、図１に示すように、ｎ＋型基板１の主表面１ａから垂直にトレンチ５を掘り、このトレンチ５の表面にゲート酸化膜６を形成したのち、ゲート酸化膜６の上にゲート電極７を形成することにより、図８に示すようなパワーＭＯＳＦＥＴと共に周辺素子が形成された半導体装置が完成する。
【００５７】
このように、本実施形態では、パワーＭＯＳＦＥＴを形成するためのトレンチ８と共に周辺素子を形成するためのトレンチ９を形成するようにし、トレンチ９内にｎ＋型基板１とは異なる導電型のｐ型ウェル層１２を形成している。このため、周辺素子の拡散抵抗の濃度制御が容易に行えるようにできると共に、パワーＭＯＳＦＥＴのドレインと周辺素子形成領域との素子分離の必要性をなくすことができる。
【００５８】
なお、本実施形態では、パワーＭＯＳＦＥＴを形成するためのトレンチ８と周辺素子を形成するためのトレンチ９とを形成する場合について説明したが、さらにトレンチを形成する場合においても本実施形態を適用可能である。例えば、同一のｎ＋型基板１に少なくとも２種類以上のトレンチが形成されるようにし、周辺素子を形成するためのトレンチ内にｎ＋型基板１とは異なる導電型の半導体層（本実施形態ではｐ型ウェル層１２）を形成するようにすれば、上記と同様の効果を得ることができる。
【００５９】
（第２実施形態）
図３に、本発明の第２実施形態を適用した半導体装置の断面構成を示す。第１実施形態では、図１（ａ）〜（ｅ）に示すようにトレンチ８とトレンチ９とを別々に形成しているが、本実施形態では図１（ｂ）に示す工程で周辺素子の形成予定領域においても酸化膜２１を開口させ、トレンチ８とトレンチ９とが同時に形成されるようにしている。
【００６０】
この場合、図３に示すように、トレンチ９の深さがトレンチ８と同等になるため、トレンチ９内にｐ型エピタキシャル膜２３が入り込まないようにするために、トレンチ９の幅がｎ−型エピタキシャル膜２２の膜厚Ｌ１の倍（Ｌ１×２）以下になるようにしている。
【００６１】
このように、トレンチ８とトレンチ９とを同時に形成するようにすれば、トレンチ８、９の形成工程を簡略化することができ、半導体装置の製造工程の簡略化を図ることができる。
【００６２】
また、ｐ型ウェル層１２をｐ型ベース領域２とは異なる濃度とすることができ、ｐ型ウェル層１２の濃度を任意に制御可能である。
【００６３】
（第３実施形態）
図４に、本発明の第３実施形態を適用した半導体装置の断面構成を示す。第１実施形態では、図２（ｂ）に示すように、トレンチ９内にｎ−型エピタキシャル膜２２のみが配置されるようにしているが、本実施形態では、ｎ−型エピタキシャル膜２２と共にｐ型エピタキシャル２３が配置されるようにしている。このような構成の半導体装置は、図１（ｅ）に示す工程においてトレンチ９を深さｄ２で形成し、トレンチ９内にｎ−型エピタキシャル膜２２とｐ型エピタキシャル２３とが共に配置されるようにすれば、第１実施形態と同様の製造工程で製造される。
【００６４】
このような構成とすれば、ｐ型エピタキシャル層２３によってｐ型ウェル領域１２を構成することができるため、第１実施形態のようにｐ型ウェル領域１２を形成するためのイオン注入等をなくすことができる。すなわち、ｐ型ベース領域２とｐ型ウェル領域とが同じ濃度でもよい場合には、特に本実施形態が好ましいといえる。
【００６５】
（第４実施形態）
図５に、本発明の第４実施形態を適用した半導体装置の断面構成を示す。本実施形態は、第２、第３実施形態を組み合わせたものである。すなわち、トレンチ８、９を同時に形成すると共に、トレンチ９内にｎ−型エピタキシャル膜２２と共にｐ型エピタキシャル２３が配置されるようにしている。
【００６６】
このような構成とすれば、トレンチ８、９の形成工程を簡略化することができると共に、ｐ型ウェル領域１２を形成するためのイオン注入等をなくすことができる。
【００６７】
なお、このような構造の半導体装置は、ｎ−型エピタキシャル膜２２とｐ型エピタキシャル２３とを合わせた膜厚をＬ２とすると、トレンチ９の幅がＬ２の倍（Ｌ２×２）以下となるようにすれば、第１実施形態と同様の製造工程によって製造可能である。但し、この場合には、少なくとも、トレンチ９の幅を第２実施形態で示したｎ−型エピタキシャル膜２２の膜厚Ｌ１の倍（Ｌ１×２）以上とする必要がある。
【００６８】
（第５実施形態）
図６に、本発明の第５実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【００６９】
〔図６（ａ）に示す工程〕
まず、主表面３１ａ及び裏面３１ｂを有するｎ＋型基板３１を用意する。ここでは、ｎ＋型基板３１として、例えば不純物濃度が１×１０１９ｃｍ−３程度の（１１０）Ｓｉ基板を用いている。そして、ｎ＋型基板３１の主表面３１ａの上にｐ−型エピタキシャル層３０を成膜する。
【００７０】
〔図６（ｂ）に示す工程〕
次に、フォト工程により、ｎ−型ドリフト領域１ｃの形成予定領域上が開口したマスクを形成したのち、そのマスクを用いたドライエッチングを行って、ｐ−型エピタキシャル層３０及びｎ＋型基板３１にトレンチ３３を形成する。そして、マスクを除去する。
【００７１】
なお、ここではドライエッチングによってトレンチ３３を形成しているが、例えば水酸化カリウム水溶液や水酸化テトラメチルアンモニウム水溶液を用いたウェットエッチングでトレンチ３３を形成しても良い。また、これらのエッチング液を用いる場合には、（１１０）面に対して垂直な（１−１１）面、（−１１−１）面、（−１１１）面、（１−１−１）面においてエッチングレートが遅くなることから、ｎ＋型基板３１として（１１０）Ｓｉ基板を使用し、トレンチ３３の内壁面が相対向する（１−１１）面と（−１１−１）面、若しくは（−１１１）面と（１−１−１）面となるように設計すれば、トレンチ３３のアスペクト比を高くできるという効果も得られる。
【００７２】
〔図６（ｃ）に示す工程〕
次に、ｎ＋型エピタキシャル膜３２を成膜する。これにより、トレンチ３３の内壁がｎ＋型エピタキシャル膜３２によって覆われる。このｎ＋型エピタキシャル膜３２とｎ＋型基板３１がパワーＭＯＳＦＥＴのドレイン（第１実施形態のｎ＋型基板１に相当）の役割を果たす。そして、第１実施形態における図２（ｂ）以降に示す工程と同様の工程を行う。これにより、ｎ−型ドリフト領域１ｃ、ｐ型ベース領域２、及びｎ＋型ソース領域３が構成される。
【００７３】
このような構成の半導体装置においては、周辺素子が形成される領域にはｐ−型エピタキシャル３０が配置された構造となっているため、このｐ−型エピタキシャル層３０が図１のｐ型ウェル層１２に相当することになる。
【００７４】
このため、ｐ−型エピタキシャル層３０の成膜条件を調整することにより、周辺素子の拡散抵抗の濃度制御が容易に行えるようにできる。また、このような半導体装置は、周辺素子をｎ＋型基板３１に直接形成した構成ではないため、パワーＭＯＳＦＥＴのドレインと周辺素子形成領域との素子分離を行う必要性もない。
【００７５】
また、本実施形態では、パワーＭＯＳＦＥＴを形成する領域にのみトレンチ３３を形成することになり、周辺素子を形成する領域にはトレンチを形成しないため、トレンチ形成用のマスクが１つで済むという効果もある。
【００７６】
また、周辺素子が形成される領域（ここではｐ−型エピタキシャル層３０）の膜厚を任意に設定できるため、周辺素子の選択幅が広がるという効果もある。
【００７７】
さらに、ｐ−型エピタキシャル層３０の濃度を予め所望の濃度としておけば、ｐ型ウェル層１２（図２参照）を形成するためのイオン注入を行う必要性もない。
【００７８】
なお、本実施形態では、ｎ＋型エピタキシャル層３２によってｎ−型ドリフト領域１ｃを囲んでいるが、これは、ｐ−型エピタキシャル層３０に接する部分にもドレインを形成することで、効率的に電流経路を形成できるようにするためである。ただし、ｐ−型エピタキシャル層３０の膜厚は、トレンチ３３の深さ（パワーＭＯＳＦＥＴのチャネル幅）と比べて非常に薄いため、ｎ＋型エピタキシャル３２を形成しなくても良い場合もある。
【００７９】
（第６実施形態）
図７に、本発明の第６実施形態における半導体装置の製造工程を示す。以下、本実施形態における半導体装置の製造方法について説明する。
【００８０】
〔図７（ａ）に示す工程〕
まず、主表面４０ａ及び裏面４０ｂを有するｎ＋型基板４０を用意する。ここでは、ｎ＋型基板４０として、例えば不純物濃度が１×１０１９ｃｍ−３程度の（１１０）Ｓｉ基板を用いている。そして、ｎ＋型基板４０の主表面４０ａの上に絶縁膜４１（例えば酸化膜）を介してｐ−型エピタキシャル層４２を成膜する。これにより、ｎ＋型基板４０、絶縁膜４１、及びｐ−型エピタキシャル層４２からなるＳＯＩ基板が構成される。
【００８１】
〔図７（ｂ）に示す工程〕
次に、フォト工程により、ｎ−型ドリフト領域１ｃの形成予定領域上が開口したマスクを形成したのち、そのマスクを用いたエッチングを行い、トレンチ４５を形成する。このとき、ｐ−型エピタキシャル層４２及びｎ＋型基板４０をエッチングする際には図１（ｂ）に示す工程と同様のドライエッチングを行い、絶縁膜４１をエッチングする際にはドライエッチング又はＨＦ等を用いたウェットエッチングを行う。そして、マスクを除去する。
【００８２】
なお、このときのｐ−型エピタキシャル層４２及びｎ＋型基板４０のドライエッチングも、第５実施形態と同様にウェットエッチングに変更可能である。また、ｎ＋型基板４０として（１１０）Ｓｉ基板を使用し、トレンチ４５の内壁面が相対向する（１−１１）面と（−１１−１）面、若しくは（−１１１）面と（１−１−１）面となるように設計すれば、トレンチ４５のアスペクト比を高くすることも可能である。
【００８３】
〔図７（ｃ）に示す工程〕
次に、ｎ＋型エピタキシャル膜４３を成膜する。これにより、トレンチ４５の内壁がｎ＋型エピタキシャル膜４３によって覆われる。このｎ＋型エピタキシャル膜４３とｎ＋型基板４０がパワーＭＯＳＦＥＴのドレイン（第１実施形態のｎ＋型基板１に相当）の役割を果たす。そして、第１実施形態における図２（ｂ）以降に示す工程と同様の工程を行う。これにより、ｎ−型ドリフト領域１ｃ、ｐ型ベース領域２、及びｎ＋型ソース領域３が構成される。
【００８４】
このようにＳＯＩ基板を用いて半導体装置を形成した場合においても、周辺素子が形成される領域にはｐ−型エピタキシャル４２が配置された構造となっているため、第５実施形態と同様の効果を得ることができる。
【００８５】
なお、このようなＳＯＩ基板を用いる場合、ＳＯＩ基板に形成される各素子を絶縁膜４４によって素子分離する工程が施されるが、この絶縁膜４４によってパワーＭＯＳＦＥＴを囲むようにすれば、より確実に絶縁分離を行うことができる。
【００８６】
（他の実施形態）
上記第１〜第５実施形態では、周辺素子とパワーＭＯＳＦＥＴとの間の素子分離がなされているため、特に素子分離を行っていないが、より確実に素子分離を行うのであれば、ＬＯＣＯＳ分離やＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離を行うようにしてもよい。
【００８７】
また、上記各実施形態では、ｎ−型ドリフト領域１ｃ、ｐ型ベース領域２、及びｎ＋型ソース領域３の３層構造を３層のエピタキシャル膜２２〜２４を成膜することによって行ったが、以下のようにしても良い。
【００８８】
例えば、ｎ−型エピタキシャル膜２２を厚めに形成しておき、ｎ−型エピタキシャル膜２２の表面にｐ型不純物が含まれたｐ型膜を成膜し、このｐ型膜からの固相拡散によってｎ−型エピタキシャル膜２２の表層部をｐ型に反転させ、ｐ型ベース領域２を構成するようにしてもよい。
【００８９】
なお、ここでは固相拡散について説明したが、ｎ−型エピタキシャル膜２２にｐ型不純物を気相拡散、液相拡散させるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】第２実施形態における半導体装置の断面構成を示す図である。
【図４】第３実施形態における半導体装置の断面構成を示す図である。
【図５】第４実施形態における半導体装置の断面構成を示す図である。
【図６】第５実施形態における半導体装置の製造工程を示す図である。
【図７】第６実施形態における半導体装置の製造工程を示す図である。
【図８】本発明者らが先に出願したパワーＭＯＳＦＥＴの模式図である。
【図９】図８に示すパワーＭＯＳＦＥＴと周辺素子とを同じ基板上に形成する場合の製造工程を示す図である。
【符号の説明】
１…ｎ＋型基板、１ｃ…ｎ−型ドリフト領域、２…ｐ型ベース領域、
３…ｎ＋型ソース領域、５…トレンチ、６…ゲート酸化膜、７…ゲート電極、
１１…ｎ−型領域、１２…ｐ型層、２０ａ、２０ｂ…レジスト、２１…酸化膜、
２２…ｎ−型エピタキシャル膜、２３…ｐ型エピタキシャル膜、
２４…ｎ＋型エピタキシャル膜。
【図１】
0003591415.tif 000002
【図２】
0003591415.tif 000003
【図３】
0003591415.tif 000004
【図４】
0003591415.tif 000005
【図５】
0003591415.tif 000006
【図６】
0003591415.tif 000007
【図７】
0003591415.tif 000008
【図８】
0003591415.tif 000009
【図９】
0003591415.tif 000010