【事件の表示】
　平成　８年特許願第　５９３５６号「半導体装置」拒絶査定不服審判事件〔平成　９年　５月　６日出願公開、特開平　９−１２０９９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成８年３月１５日（優先権主張、平成７年８月２２日）の出願であって、平成１７年１０月７日付けの手続補正を平成１７年１２月１５日付で補正却下するとともに、同日付で拒絶査定がなされ、これに対して平成１８年１月２５日に拒絶査定に対する審判請求がなされるとともに、同年２月２３日付けで手続補正がなされたものである。
　
第２　平成１８年２月２３日付けの手続補正（以下、「本件補正」という。）について　
　
１．本件補正の内容
　本件補正は、明細書の発明の詳細な説明を補正するとともに、補正前の請求項１ないし１７を、補正後の請求項１ないし１４に補正するものであって、補正前の請求項１ないし５及び補正後の請求項１及び２は、以下のとおりである。
（補正前）
　「【請求項１】　主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
　前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
　前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
　前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。
　　【請求項２】　前記ソース領域に電気的に接続されたソース引出配線層と、
　前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、
　前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、請求項１に記載の半導体装置。
　　【請求項３】　前記ソース領域に電気的に接続されたソース引出配線層をさらに備え、
　前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接している、請求項１に記載の半導体装置。
　　【請求項４】　前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている、請求項１に記載の半導体装置。
　　【請求項５】　前記ソース領域に電気的に接続されたソース引出配線層をさらに備え、
　前記ソース引出配線層は、前記ソース領域の一部表面の前記シリサイド層に接するように形成されている、請求項４に記載の半導体装置。」
（補正後）
　「【請求項１】　主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
　前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
　前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
　前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の全周を取囲むように形成され、
　前記ソース領域に電気的に接続されたソース引出配線層と、
　前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、
　前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し、
　前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、半導体装置。
　　【請求項２】　前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている、請求項１に記載の半導体装置。」
　
２．補正の内容の整理
　請求項についての補正の内容は以下のとおりである。　
　
　補正事項１
　補正前の請求項２，３及び５を削除すること。
　補正事項２
　補正前の請求項１を、補正後の請求項１と補正すること。
　補正事項３
　補正前の請求項４を、補正後の請求項２と補正すること。
　補正事項４
　補正前の請求項６ないし１７を、補正後の請求項３ないし１４と補正すること。
　
３．各補正事項についての検討
（１）補正事項２について
　ア　補正事項２についての補正は、
　補正前の請求項１の「前記ドレイン領域の周囲を取囲むように形成されている」を、補正後の請求項１の「前記ドレイン領域の全周を取囲むように形成され」とする補正（補正事項２−１）と、
　補正前の請求項１の「半導体装置」を、補正後の請求項１の「前記ソース領域に電気的に接続されたソース引出配線層と、　前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、　前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し、　前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、半導体装置」とする補正（補正事項２−２）に区分できる。
　
　イ　ここで、補正事項２−２についての補正は、実質的に、補正前の請求項１に、「前記ソース領域に電気的に接続されたソース引出配線層と、　前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、　前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している 」（補正前の請求項２に記載される発明特定事項）との発明特定事項、及び、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ている （補正前の請求項３に記載される発明特定事項の一部）との発明特定事項を追加するものである。
　
　ウ　補正事項２−２についての補正は、補正前の請求項１に発明特定事項を追加するものであって、補正前の請求項１に記載される発明特定事項を下位概念化するものではないから、特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当せず、また、同法同項第１号、第３号又は第４号に掲げる事項のいずれを目的とするものにも該当しないことは明らかである。
　
　エ　また、仮に、補正後の請求項１が補正前の請求項２に対応するとしても、補正後の請求項１には、本件補正により、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ている （補正前の請求項３に記載される発明特定事項の一部）との発明特定事項が実質的に追加されており、補正前の請求項３は、補正前の請求項１を引用する請求項であって、補正前の請求項２を引用する請求項ではなく、補正事項２−２についての補正において、少なくとも、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ているとの発明特定事項を追加することは、補正前の請求項２に発明特定事項を追加するものであって、補正前の請求項２に記載される発明特定事項を下位概念化するものではないから、補正前の請求項２を補正後の請求項１と補正することは、特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当せず、また、同法同項第１号、第３号又は第４号に掲げる事項のいずれを目的とするものにも該当しないことは明らかである。　
　
　オ　したがって、補正事項２−２についての補正を含む補正前の請求項１についての補正又は補正前の請求項２についての補正は、特許法第１７条の２第４項に規定される要件を満たしていない。
　
　カ　さらに、仮に、補正後の請求項１が補正前の請求項２に対応し、補正後の請求項１の「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接」するとの発明特定事項は、補正前の請求項２において、「ソース引出配線部」の「ソース領域」への接触状態を限定したものであるとすれば、補正後の請求項１は、補正前の請求項２に対応するとともに、補正事項２−２についての補正は、特許請求の範囲を減縮することを目的とするものに該当する。
　　
（２）補正事項３について
　ア　補正後の請求項２に記載される発明特定事項（「前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている」）は、補正前の請求項４に記載される発明特定事項（「前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている」）と同一であるが、補正前の請求項４は、補正前の請求項１を引用しているのに対して、補正後の請求項２は、補正後の請求項１を引用している。
　イ　ここで、上記（１）で検討したとおり、補正後の請求項１は、補正前の請求項２に記載される発明特定事項及び補正前の請求項３に記載される発明特定事項の一部を含むものであるが、補正前の請求項１は、補正前の請求項２に記載される発明特定事項及び補正前の請求項３に記載される発明特定事項の一部のいずれも含むものではない。
　ウ　したがって、補正後の請求項２に対応する、補正前の請求項は存在せず、本件補正により、補正後の請求項２を追加する補正は、特許法第１７条の２第４項各号に掲げるいずれの目的にも該当しない。
　
　エ　仮に、上記（１）カで検討したとおり、補正後の請求項１が補正前の請求項２に対応するとしても、補正後の請求項２に記載される発明特定事項が記載される補正前の請求項４は、補正前の請求項１を引用するものであって、補正前の請求項２を引用するものではない。
　したがって、この場合においても、補正後の請求項２に対応する補正前の請求項は存在しない。
　
（３）補正事項４について
　上記「（２）補正事項３について」において検討したと同様の理由により、補正後の請求項３ないし１４のいずれの請求項についても、補正前の請求項は存在しないから、本件補正により、補正後の請求項３ないし１４を追加する補正は、特許法第１７条の２第４項各号に掲げるいずれの目的にも該当しない。
　
４．むすび
　補正事項１について検討するまでもなく、補正事項２ないし４を含む本件補正は、特許法第１７条の２第４項に規定される要件を満たしておらず、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年２月２３日付の手続補正は上記のとおり却下され、また、平成１７年１０月７日付けの手続補正は平成１７年１２月１５日付けで補正却下されているので、本願の請求項１ないし１７に係る発明は、平成１７年４月１４日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１７に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。　　
　　
「【請求項１】　主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
　前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
　前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
　前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。」
　
第４　刊行物記載発明
　刊行物１　特開平５−２９６１５号公報
　本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平５−２９６１５号公報（以下、「刊行物１」という。）には、図１、図２、図５、図１０及び図１１とともに以下の事項が記載されている。
　
「【０００１】
【産業上の利用分野】本発明は、伝導度変調型ＭＩＳＦＥＴ（ＩＧＢＴ）の構造に関し、特に同一基板上に複数素子を形成した集積回路内への作り込みに好適な伝導度変調型ＭＩＳＦＥＴの構造とそのソース（エミッタ）部及びドレイン（コレクタ）部の改良、更に伝導度変調型ＭＩＳＦＥＴを含む集積回路の製造方法に関する。」
「【０００５】
【発明が解決しようとする課題】しかしながら、図１１に示す伝導度変調型ＭＩＳＦＥＴは、所謂ｎチャネル型であり、これと同一基板上に逆導電型チャネル（即ち、この場合にはｐチャネル型）の伝導度ＭＩＳＦＥＴを形成する必要が生ずる場合がある。例えば、図９に示す出力段回路では、ｎチャネルの伝導度変調型ＭＩＳＦＥＴを基板内にｐｎ接合分離によって形成すると分離帯との間の寄生電流が大きくなるという問題点があり、更に、回路構成を簡素化して集積度を向上させるために、図１０の領域Ｃに示すように、Ｐ１自体を給電用のトランジスタとすることが考えられる。この場合、Ｐ１をｐチャネルのＤＭＯＳとすることもできるが、占有面積が却って増大し元のもくあみとなってしまうので、集積度向上の目的を達成するためには、ｐチャネルの伝導度変調型ＭＩＳＦＥＴを採用しなければならない。この場合、集積回路は同一基板上に形成されることから、図１１に示す伝導度変調型ＭＩＳＦＥＴの全領域の導電型を完全に逆にすることは、伝導度変調層として大面積かつ深い逆導電型層の形成が必要となるので、集積回路の製造技術から見ると極めて製造が困難であり、製造工程の増加やコスト上昇とともに素子性能の悪化等をも招来する。
【０００６】そこで、本発明は上記問題点を解決するものであり、その課題は、素子構造を変更することによって、製造工程の増加及び製造コストの上昇を抑制できる素子とするとともに、各種改良を施すことにより、従来型素子に比肩する伝導度変調型ＭＩＳＦＥＴとしての動作特性、即ち、高耐圧、大電流容量、及びオンオフ特性等を確保することにある。」
「【００２１】（第１実施例）図１は、本発明に係る伝導度変調型ＭＩＳＦＥＴの第１実施例の構造を示す断面図である。ｐ型のシリコン基板１１の上にｎ+ 型の埋込み層１が形成され、この上にリンドープによるｎ- 型のエピタキシャル層２が形成されている。このエピタキシャル層２の表面側には、１０18ｃｍ-3程度のキャリア濃度としたｎ型のベース領域４及び１０20ｃｍ-3程度のボロンドープによるｐ+ 型のソース領域５が２重拡散によって形成されている。また、これらは絶縁層６によって被覆されており、その開口部を介してソース電極１０がソース領域５及びｎ+ 型のソースコンタクト領域１３に導電接触している。
【００２２】これらソース領域５、ソース電極１０等は環状の平面パターンを有しているが、この環形内側の表面側において、ベース領域４とは非接触状態に１０16ｃｍ-3程度のキャリア濃度でｐ- 型の伝導度変調領域３が形成され、その内部表面側にキャリア濃度１０17ｃｍ-3以上程度のｎ+ 型の少数キャリア注入領域７が拡散形成されている。この少数キャリア注入領域７は表面上のドレイン電極８に導電接触しているが、伝導度変調領域３も少数キャリア注入領域７の周囲面上に位置するドレイン電極８の短絡接合面１０に直接に導電接触している。ドレイン電極８を中心としてこれとソース電極１０との間にポリシリコンからなるゲート電極９が絶縁層６上に環状に形成されている。なお、１２は、素子間分離のためのｐ型のｐｎ接合分離帯である。」
「【００３２】（第２実施例）次に、本発明に係る伝導度変調型ＭＩＳＦＥＴの第２実施例を説明する。この実施例の基本構造は第１実施例とほぼ同様であり、同一部分には同一符号を付して、その説明は省略する。
【００３３】第２実施例では、図２に示すように、誘電体分離法により、酸化層１４とポリシリコン層１５からなる分離帯で素子間分離が行われ、寄生電流を排除して素子の高耐圧化を図っている。
【００３４】伝導度変調領域３の内部表面側に形成された少数キャリア注入領域７は、ドレイン電極８下において環状に形成されており、その中央部分にドレイン電極８の短絡接合面１８が配置されている。この短絡接合面１８の接触抵抗の安定化、及びオーミック性の確保のためにｐ型のコンタクト領域３０が設けられており、更にこのコンタクト領域３０は、少数キャリア注入領域７を包摂している。
【００３５】この構造は、まず、短絡接合面１８が少数キャリア注入領域７に囲まれていることによってピンチ抵抗が発生するとともに、薄型化されている伝導度変調領域３によって、少数キャリア注入領域７とエピタキシャル層２との間でもピンチ抵抗が発生し、図８に示す並列抵抗ＲC を構成する。この並列抵抗ＲC は、少数キャリア注入領域７と伝導度変調領域３との接合によって形成される寄生ダイオードＤ２に充分な順方向電圧降下を与えるので、少数キャリアの注入を促進し、素子のオン状態移行時間（所謂、ターンオン時間）を短縮する効果がある。
【００３６】コンタクト領域３０は、キャリア濃度を１０17ｃｍ-3以上として、確実にドレイン電極８とのオーミック接触が得られるように配慮されている。したがって、整流性接合が形成されるおそれなく、伝導度変調領域３の不純物濃度を低減することができるので、素子の高耐圧化を図ることが可能となる。・・・
【００３７】このコンタクト領域３０は、短絡接合面１８直下にのみ形成されていても上記効果を充分に奏するが、本実施例のように少数キャリア注入領域７を完全に包摂するように形成することによって、更にエピタキシャル層２と少数キャリア注入領域７との間のパンチスルーを防止して耐圧を上げることができる。すなわち、コンタクト領域３０は伝導度変調領域３とエピタキシャル層２との間の接合により、伝導度変調領域３内に形成される空乏層の拡がりを停止するストッパーとしての機能をも兼ね備えていることになる。この機能は、少数キャリア注入領域７と伝導変調領域３、エピタキシャル層２で構成される寄生トランジスタのｈFEを低下させ、ラッチアップをも防止させる効果をもたらす。」
「【００４４】図５に示す伝導度変調型ＭＩＳＦＥＴは、第３実施例とほぼ同様の誘電体分離法によるアイソレーション領域内において形成されているが、上記第４実施例と同様に、少数キャリア注入領域７の周囲側（ＭＩＳ部側）を環状に第２バッファ領域４４が取り巻いている。この場合、第４実施例で形成された第１バッファ領域４３の代わりに、丁度第２バッファ領域４４によって覆われていない少数キャリア注入領域７の下方をｐ型の第３バッファ領域４５が被覆する。したがって、横方向（表面側）の電流経路の伝導率を上昇させることなく、第２バッファ領域４４の延出形状によって表面側電界を緩和して、上記実施例以上に表面側におけるパンチスルーやラッチアップを防止しながら、一方、第２バッファ領域４４の開口部において高濃度の第３バッファ領域４５を設けることによって積極的に縦方向の伝導率を高め、埋込み層５０を介するＵ字型の電流経路を移動するキャリアを増大することができるので、大幅な高耐圧化及び大電流容量化を図ることができる。」
「【００４９】
【発明の効果】以上説明したように、本発明は、半導体基体の表面側において、ソース部たる第１導電型領域及び第２導電型領域とは隔離した領域に伝導度変調領域を形成したことに特徴を有するので、次の効果を奏する。
【００５０】○１半導体基体の導電型に関わりなく任意の導電型チャネルを形成できる構造であり、しかもこの構造は、製造工程の増加、複雑化を来すことなく形成することができるので、集積回路の構成の自由度向上、素子の選択性向上を図ることができる。
【００５１】○２第１バッファ領域及び第２バッファ領域を設けることによって、薄型の伝導度変調領域による表面近傍の電界集中を緩和し、表面側におけるパンチスルー（ブレイクダウン）及びラッチアップを防止できるので、従来型の伝導度変調型ＭＩＳＦＥＴに匹敵する耐圧及び電流容量を確保することが可能である。」なお、（００５０）及び（００５１）段落の「○１」及び「○２」は、○の中に数字が記載されたものを表す。
　
　ここで、「（第２実施例）次に、本発明に係る伝導度変調型ＭＩＳＦＥＴの第２実施例を説明する。この実施例の基本構造は第１実施例とほぼ同様であり、同一部分には同一符号を付して、その説明は省略する。」（００３２段落）との記載から、図２の実施例２においても、１１，１０及び５は「ｐ型シリコン基板１１」、「ソース電極１０」及び「ソース領域５」であり、また、「ソース領域５、ソース電極１０等は環状の平面パターンを有している。」（００２２段落）、「伝導度変調領域３の内部表面側に形成された少数キャリア注入領域７は、ドレイン電極８下において環状に形成されており、その中央部分にドレイン電極８の短絡接合面１８が配置されている。」（００３４段落）、「第２実施例では、図２に示すように、誘電体分離法により、酸化層１４とポリシリコン層１５からなる分離帯で素子間分離が行われ、寄生電流を排除して素子の高耐圧化を図っている。」（００３３段落）との記載より、ソース領域５とソース電極１０は環状の平面パターンを有すると共に、ドレイン領域として機能するコンタクト領域３０とドレイン電極８は、中央部分に配置されていることが記載され、また、酸化層１４とポリシリコン層１５からなる分離帯で、半導体基板１１に形成される他の領域に形成された素子と、素子間分離が行わていることは明らかである。
　そして、ＭＩＳＦＥＴの形成された領域を備えたエピタキシャル層２の他の領域に素子が形成されていることは明らかであるから、前記酸化層１４上に形成されたエピタキシャル層２は、素子を形成する他の領域をも備えていることは明らかである。
　また、「伝導度変調領域３の内部表面側に形成された少数キャリア注入領域７は、ドレイン電極８下において環状に形成されており、その中央部分にドレイン電極８の短絡接合面１８が配置されている。」（００３４段落）及び図２より、ドレイン電極８の下の不純物導入領域であるｐ型のコンタクト領域３０がドレイン領域として動作することは明らかである。
　
　よって、刊行物１には、以下の発明が記載されている。
「半導体基板１１上に形成された酸化層１４と、
　前記酸化層１４上に形成され、ＭＩＳＦＥＴの形成された領域と、素子を形成する他の領域とを備えたエピタキシャル層２と、
　前記エピタキシャル層２の前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板１１に接する酸化層１４まで形成された酸化膜１４とポリシリコン層１５からなる分離帯と、
　前記ＭＩＳＦＥＴのソース領域５と、ドレイン領域として機能するコンタクト領域３０は、前記エピタキシャル層の表面に形成されており、また、
　前記ソース領域５とソース電極１０は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８は、中央部分に配置されていることを特徴とするＭＩＳＦＥＴ。」
　
第５　対比検討
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
　
（ａ）刊行物発明の「半導体基板１１」が「主表面」を備えることは明らかであるから、刊行物発明の「半導体基板１１」は、本願発明の「主表面を有する半導体基板」に相当する。
（ｂ）刊行物発明の「ＭＩＳＦＥＴ」が本願発明の「絶縁ゲートトランジスタ部」に相当し、また、刊行物発明の「酸化膜」が絶縁層であること及び、刊行物発明の「エピタキシャル層２」が半導体層であることも明らかであるから、刊行物発明の「半導体基板１１上に形成された」「前記酸化層１４上に形成され、ＭＩＳＦＥＴの形成された領域と、素子を形成する他の領域とを備えたエピタキシャル層２」は、本願発明の「前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層」に相当する。
（ｃ）刊行物発明の「前記エピタキシャル層２」は、「ＭＩＳＦＥＴの形成された領域」と「前記素子を形成した他の領域」とを備え、刊行物発明の「酸化膜１４とポリシリコン層１５からなる分離帯」は、「前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板１１に接する酸化層１４まで形成され」ているから、本願発明の「前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝」に相当し、そして、刊行物発明の「前記エピタキシャル層２の前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板１１に接する酸化層１４まで形成された酸化膜１４とポリシリコン層１５からなる分離帯」は、本願発明の「前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成され」ていることに対応し、刊行物発明の「酸化膜１４とポリシリコン層１５からなる分離帯」と、本願発明の「溝」は、絶縁分離帯であることにおいて共通している。
（ｄ）刊行物発明の「前記ＭＩＳＦＥＴのソース領域５と、ドレイン領域として機能するコンタクト領域３０は、前記エピタキシャル層の表面に形成され」ることは、本願発明の「前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成され」ることに相当する。
（ｅ）刊行物発明の「前記ソース領域５とソース電極１０は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８は、中央部分に配置されていること」は、刊行物発明の「前記ソース領域５」が「前記ドレイン領域として機能するコンタクト領域３０」の周囲を取囲むように配置されていることを意味することは明らかであるから、刊行物発明の「前記ソース領域５」「は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域３０」「は、中央部分に配置されていること」は、本願発明の「前記ソース領域」「は、前記半導体層の前記表面において」「前記ドレイン領域の周囲を取囲むように形成されている」ことに相当する。
（ｆ）刊行物発明の「ＭＩＳＦＥＴ」は、本願発明の「半導体装置」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
　前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む絶縁分離帯が形成されており、
　前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
　前記ソース領域は、前記半導体層の前記表面において前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。」である点で一致し、以下の点で相違する。　
　相違点１
　本願発明は、「前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成され」ているとの構成を備えているのに対して、
　刊行物発明は、「前記エピタキシャル層２に隣接する前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板１１に接する酸化層１４まで形成された酸化膜１４とポリシリコン層１５からなる分離帯」を備えている点。
　相違点２
　本願発明は、「前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている」との構成を備えているのに対して、
　刊行物発明は、「前記ソース領域５とソース電極１０は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８は、中央部分に配置されている」との構成を備えている点。
　
第６　当審の判断
　以下において、各相違点について検討する。
（１）相違点１について
　「前記半導体層の表面において前記素子の形成領域の周囲を取囲む絶縁分離帯」の「絶縁分離帯」が、本願発明では、「溝」であるのに対して、刊行物発明では、「酸化膜１４とポリシリコン層１５からなる分離帯」である点において相違している。
　ここで、本願明細書の図１の構造を説明した００６７段落には、「溝６３の側壁には酸化膜６５が形成されており、その内部は多結晶シリコン６７によって充填されている。」と記載されているように、本願の実施例においても、絶縁分離のための「溝」は、実質的に、酸化膜と多結晶シリコンにより形成されている。
　したがって、刊行物発明の「酸化膜１４とポリシリコン層１５からなる分離帯」と、本願発明の「溝」とは、実質的に相違しておらず、相違点１については、本願発明と刊行物発明とは実質的に相違しない。
　
　仮に、実質的に相違するとしても、刊行物発明の「酸化膜１４とポリシリコン層１５からなる分離帯」を「溝」の形状とすることは、当業者が容易になし得たものである。　
　
（２）相違点２ついて
　刊行物１の「このエピタキシャル層２の表面側には・・・ボロンドープによるｐ+ 型のソース領域５が・・・形成されている。また、これらは絶縁層６によって被覆されており、その開口部を介してソース電極１０がソース領域５及びｎ+ 型のソースコンタクト領域１３に導電接触している。」（００２１段落）との記載及び刊行物１の図２から、刊行物発明の「ソース電極１０」は、絶縁層６の開口部を介して「ソース領域５」に導電接触していることは明らかであるから、刊行物発明において、「前記ソース領域５」と接続された「ソース電極」及び「前記ソース領域５」は、開口部において接続しており、また、刊行物発明において、「前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８」を中心とした、「前記ソース領域５とソース電極１０は環状の平面パターン」を構成していることは明らかである。
　さらに、刊行物１の図２を参照すると、ソース領域とドレイン領域のエピタキシャル層２の深さ方向（図２の下方向）においても、ソース領域とドレイン領域とが、ドレイン領域を中心として、ソース領域が環状に配置されていることは、当業者にとって明らかである。
　したがって、本願発明の「前記素子の形成領域内」に対応する、刊行物発明の「ＭＩＳＦＥＴ」の形成された領域内において、刊行物発明の「前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８」が中心部分に配置され、「前記ソース領域５とソース電極１０」が「前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８」の周囲に「環状の平面パターン」として形成されていることは明らかである。
　仮に、明らかでないとしても、刊行物発明において、刊行物発明の「ＭＩＳＦＥＴ」の形成された領域内においても、刊行物発明の「前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８」を中心部分に配置し、「前記ソース領域５とソース電極１０」を「前記ドレイン領域として機能するコンタクト領域３０とドレイン電極８」の周囲に「環状の平面パターン」として形成することは、当業者にとって何らの困難性もない。　
（３）小むすび
　したがって、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７　むすび　
　以上のとおりであるから、本願は、請求項２ないし１７に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。