(57)【特許請求の範囲】
【請求項１】
Ｐ型あるいはｎ型の半導体基板にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極が形成されたＭＩＳ構造型半導体装置であって、
ゲート電極領域の下側且つ外側に、前記ゲート電極領域を取り囲むように、前記半導体基板とは逆極性の不純物活性化イオンの拡散層形成領域が配置されていることを特徴とするＭＩＳ構造型半導体装置。
【請求項２】
請求項１記載のＭＩＳ構造型半導体装置において、前記取り囲み領域内で前記ゲート電極領域の全外周端の直下に前記拡散層形成領域の内周端が配置されていることを特徴とするＭＩＳ構造型半導体装置。
【請求項３】
請求項１記載のＭＩＳ構造型半導体装置において、ゲート電極領域及び拡散層形成領域の形状が短冊状あるいは串型状であることを特徴とするＭＩＳ構造型半導体装置。
【請求項４】
ＭＩＳ構造型半導体装置の絶縁膜−半導体界面の界面トラップを評価するＭＩＳ構造型半導体装置評価方法に於いて、請求項１記載のＭＩＳ構造型半導体装置もしくは請求項２記載のＭＩＳ構造型半導体装置を所望の一定温度に維持し、前記装置の基板と前記拡散層形成領域を電気的に短絡した状態で基板−前記ゲート電極の二端子間に微小交流信号を重畳した電圧を印加し、その電圧を掃引しながら、前記ＭＩＳ構造のコンダクタンス成分の周波数分散特性を測定することを特徴とするＭＩＳ構造型半導体装置評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＣＭＯＳプロセス技術におけるＭＩＳ構造型半導体装置のゲート絶縁膜−半導体基板界面の界面トラップの半導体バンドギャップ内での密度分布をバンド端近傍からミッドギャップまでの広い範囲で、特にバンド端近傍で、精度良く測定・評価するのに適したＭＩＳ構造型半導体装置及びその評価方法に関する。
【０００２】
【従来の技術】
ゲート電極（Ｍ）−ゲート絶縁膜（Ｉ）−半導体基板（Ｓ）より構成されるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造型またはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ、以降、総称してＭＩＳと略す）構造型半導体装置におけるゲート絶縁膜−半導体基板界面の界面状態は、その電気的特性及びその動作安定性を決める重要な因子である。界面状態は、一般に界面トラップ密度（記号では、Ｄｉｔ）と呼ばれる物理量によって評価される。界面トラップ密度評価とは、その基板半導体の禁制帯（バンドギャップ）内での界面トラップの密度分布を決定し、かつ界面にあるキャリア（正孔あるいは電子）の捕獲放出割合（または捕獲断面積、記号はσ）を求めることを云う。
【０００３】
界面トラップ密度分布の測定は、簡単な構造のゲート電極−ゲート絶縁膜−半導体基板よりなるＭＩＳ構造型半導体キャパシタ（ダイオード）を評価対象として、容量−電圧（Ｃ−Ｖ）特性や交流微小信号によるコンダクタンスの周波数分散特性等の電気的特性評価により行っている。
【０００４】
従来の代表的な界面トラップ評価技術として、ＭＩＳ構造型半導体キャパシタの高周波容量−電圧特性に着目する高周波Ｃ−Ｖ法（Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ  Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ  Ｍｅｔｈｏｄ、略してＨＦＣＶ法、または発明者の名にちなんでＴｅｒｍａｎ法、Ｌ．Ｍ．Ｔｅｒｍａｎ：  “Ａｎ  ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  ｓｕｒｆａｃｅ  ｓｔａｔｅｓ  ａｔ  ａ  ｓｉｌｉｃｏｎ−ｓｉｌｉｃｏｎ  ｏｘｉｄｅ  ｉｎｔｅｒｆａｃｅｅｍｐｌｏｙｉｎｇ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ  ｄｉｏｄｅｓ，”Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  ５，２８５−２９９（１９６２）．）、あるいは低周波容量−電圧特性に着目する低周波Ｃ−Ｖ法  （ＬＦＣＶ法、Ｃ．Ｎ．Ｂｅｒｇｌｕｎｄ：“Ｓｕｒｆａｃｅ  ｓｔａｔｅｓ  ａｔ  ｓｔｅａｍ−ｇｒｏｗｎ  ｓｉｌｉｃｏｎ−ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ  ｉｎｔｅｒｆａｃｅｓ，”ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ＥＤ−１３（１０），７０１−７０５（１９６６）．）、またはランプ波形電圧に応答する変位電流に着目する準静的Ｃ−Ｖ法（Ｑｕａｓｉ−Ｓｔａｔｉｃ  Ｃ−Ｖ法、略してＱＳＣＶ法、Ｍ．Ｋｕｈｎ：“Ａ  ｑｕａｓｉ−ｓｔａｔｉｃ  ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ＭＯＳ  Ｃ−Ｖ  ａｎｄ  ｓｕｒｆａｃｅ  ｓｔａｔｅ  ｍｅａｓｕｒｅｍｅｎｔ，”Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  １３（６），８７３−８８５（１９７３）、Ｒ．Ｃａｓｔａｇｎｅ  ａｎｄ  Ａ．Ｖａｐａｉｌｌｅ：“Ｄｅｓｃｒｉｐｔｉｏｎ  ｏｆ  ｔｈｅ  ＳｉＯ２  −Ｓｉ  ｉｎｔｅｒｆａｃｅ  ｐｒｏｐｅｒｔｉｅｓ  ｂｙ  ｍｅａｎｓ  ｏｆ  ｖｅｒｙ  ｌｏｗ  ｆｒｅｑｕｅｎｃｙ  ＭＯＳ  ｃａｐａｃｉｔａｎｃｅ  ｍｅａｓｕｒｅｍｅｎｔｓ．”Ｓｕｒｆａｃｅ  Ｓｃｉｅｎｃｅ  ２８（１），１５７−１９３（１９７１）．）等がある。
【０００５】
これらＣ−Ｖ法の原理は、界面トラップ電荷の寄与を含んで測定された実測Ｃ−Ｖ特性を、界面トラップのない理想Ｃ−Ｖ特性と比較することで、Ｃ−Ｖ特性の歪みを界面トラップ容量として検出する。特に、ＱＳＣＶ法では、半導体基板表面が弱反転状態から蓄積状態となる広い範囲にわたり、１０１０ｅＶ−１ｃｍ−２程度の精度で界面トラップ密度分布を求めることができる。しかし、バンド端近傍に近い、強反転状態や強蓄積状態では、測定容量と理想容量との差が表面バンド曲がり（表面ポテンシャルとも云い、記号Ψｓ  で表す）に対して指数関数的に依存するために、バンド端近傍での界面トラップ密度を精度良く求めることは本質的に困難である。
【０００６】
他方、ＭＩＳ構造型半導体キャパシタの端子特性より界面トラップ密度を高精度で評価する原理的に異なる方法として、端子間に正弦的な微小信号を重畳しながら、その正弦的な定常応答としてのアドミッタンスを測定し、その損失成分であるコンダクタンスの周波数分散に着目して評価するコンダクタンス法がある。この方法の原理は、界面トラップが一定の充放電時定数を持って半導体基板と電荷のやりとりをすることに基づいている。この方法では、界面トラップによる充放電時定数（τ）、その多数キャリア捕獲断面積（σ）等も求めることができるが、極めて狭い表面ポテンシャル範囲の界面トラップ密度分布しか得られない。というのは、原理的に、半導体基板が弱反転状態から空乏領域になる表面ポテンシャルでのみ界面トラップによるコンダクタンス成分の測定が可能であり、従って、測定される界面トラップ密度分布も空乏領域近傍の極めて狭いエネルギー範囲に限られる。とは云え、Ｃ−Ｖ法に比較して、理想カーブとの差を取るようなことをせず、界面トラップによる損失そのものを測定しているため、その測定精度は１０９  ｅＶ−１ｃｍ−２程度に迫っており、現在のところ最も高精度な評価法である。但し、表面ポテンシャルの値は、並行して測定するＣ−Ｖ特性より求める必要がある。この測定法は古くから定着している基本的なインピーダンス／アドモッタンス評価による界面トラップ密度評価方法であり、下記文献に詳細がまとめられている。
【０００７】
１）Ａ．Ｇｏｅｔｚｂｅｒｇｅｒ，Ｅ．Ｋｌａｕｓｍａｎｎ，ａｎｄ  Ｍ．Ｊ．Ｓｃｈｕｌｚ，
“Ｉｎｔｅｒｆａｃｅ  ｓｔａｔｅｓ  ｏｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ／ｉｎｓｕｌａｔｏｒ  ｓｕｒｆａｃｅｓ，”
ＣＲＣ  Ｃｒｉｔｉａｌ  Ｒｅｖｉｅｗｓ  ｉｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｓｃｉｅｎｃｅ  ６，１−４３（１９７６）．
２）Ｅ．Ｈ．Ｎｉｃｏｌｌｉａｎ  ａｎｄ  Ｊ．Ｒ．Ｂｒｅｗｓ，
“ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，”
（Ｊｏｈｎ−Ｗｉｌｅｙ，Ｎｅｗ  Ｙｏｒｋ，１９８２）．
３）Ｓｔｅｖｅｎ  Ｃ．Ｗｉｔｃｚａｋ，Ｊｏｈｎ  Ｓ．Ｓｕｅｈｌｅ  ａｎｄ  Ｍｉｃｈａｅｌ  Ｇａｉｔａｎ，
“Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｔｅｃｈｎｉｑｕｅ  ｔｏ  ｅｘｔｒａｃｔ  Ｓｉ−ＳｉＯ２  Ｉｎｔｅｒｆａｃｅ  Ｔｒａｐ  Ｄｅｎｓｉｔｙ，”
Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，３５（３），３４５−３５５（１９９２）．
【０００８】
【発明が解決しようとする課題】
上記のＣ−Ｖ法及びコンダクタンス法は共に、ＭＩＳ構造型キャパシタを評価対象としているため、ゲート電極に電圧を印加することによって半導体基板内の多数キャリア濃度を制御することができても、少数キャリアの生成・消滅に関しては、測定時の基板温度での熱励起以外のキャリア供給源を持たない。このため、半導体基板が反転状態にあるバイアス条件下での電気的特性評価には、反転層を形成するために、光照射による少数キャリア励起や、基板温度の昇温による熱励起量の増加等の本質的に熱平衡を破るような別の手法を取らざるを得ない。
【０００９】
ところで、基板温度を低温にすると、バルクのフェルミ準位（φF ）が半導体のエネルギーギャップ内で、多数キャリアを供給している側のバンド端に近づくことは良く知られている（後述の図６参照）。即ち、ｐ型半導体基板では価電子バンド端側へ、ｎ型半導体基板では伝導電子バンド端側へ近づく。このことを利用すると、原理的に、液体窒素温度程度までＭＩＳ構造型キャパシタを冷却し、その容量−電圧特性やコンダクタンス特性を評価すれば、半導体基板の極性に対応したそれぞれのバンド端近傍の界面トラップによる電荷の充放電を検出できるので、バンド端近傍の界面トラップ密度を評価できる。しかし、実際には、測定時に半導体基板温度を液体窒素温度程度の低温にした場合、基板半導体表面に反転層を形成した後に蓄積状態側へゲート電圧を掃引すると、少数キャリアの消滅速度がゲート電圧掃引速度に追従できずに、過剰な電荷として半導体表面に残留するため、正しいＣ−Ｖ特性が得られないという問題がある（後述の図５（ａ）参照）。
【００１０】
本発明は上記の事情に鑑みてなされたもので、ゲート絶縁膜−半導体基板界面の界面トラップの半導体バンドギャップ内での密度分布をバンド端近傍からミッドギャップまでの広い範囲で、特にバンド端近傍で、精度良く測定・評価するのに適したＭＩＳ構造型半導体装置及びその評価方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために本発明は、Ｐ型あるいはｎ型の半導体基板にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極が形成されたＭＩＳ構造型半導体装置であって、ゲート電極領域の下側且つ外側に、前記ゲート電極領域を取り囲むように、前記半導体基板とは逆極性の不純物活性化イオンの拡散層形成領域が配置されていることを特徴とするものである。
【００１２】
また本発明のＭＩＳ構造型半導体装置は、上記ＭＩＳ構造型半導体装置において、前記取り囲み領域内で前記ゲート電極領域の全外周端の直下に前記拡散層形成領域の内周端が配置されていることを特徴とするものである。
【００１３】
また本発明のＭＩＳ構造型半導体装置は、上記ＭＩＳ構造型半導体装置において、ゲート電極領域及び拡散層形成領域の形状が短冊状あるいは串型状であることを特徴とするものである。
【００１４】
また本発明のＭＩＳ構造型半導体装置評価方法は、ＭＩＳ構造型半導体装置の絶縁膜−半導体界面の界面トラップを評価するＭＩＳ構造型半導体装置評価方法に於いて、上記ＭＩＳ構造型半導体装置を所望の一定温度に維持し、前記装置の基板と前記拡散層形成領域を電気的に短絡した状態で基板−前記ゲート電極の二端子間に微小交流信号を重畳した電圧を印加し、その電圧を掃引しながら、前記ＭＩＳ構造のコンダクタンス成分の周波数分散特性を測定することを特徴とする。
【００１５】
拡散層付きＭＩＳ構造型半導体装置を用いると、拡散層が少数キャリアの供給源となり、ＭＩＳキャパシタ構造では熱励起以外の少数キャリア源がないという問題が解決する。更に、このような拡散層付きＭＩＳ構造型半導体装置を様々な温度に保持することで、そのバルクフェルミ準位（φＦ  ）を、バンド端近傍からミッドギャップの範囲内の任意の位置に設定し、その温度でのＣ−Ｖ特性及びコンダクタンスの周波数分散特性を測定し、詳細に解析することで、バンド端からミッドギャップまでの広い範囲での界面トラップ密度分布を求めることができる。特に、本構造では拡散層より少数キャリアが供給されるので、熱励起による少数キャリア生成が殆ど期待できない低温においても、精度の高いＣ−Ｖ特性評価が可能となる。この事により、Ｃ−Ｖ特性より表面ポテンシャルを精度よく求められるので、併用するコンダクタンス法の適用範囲も広がり、バンド端近傍からミッドギャップ近傍までの広いエネルギー範囲における界面トラップ評価が可能となる。
【００１６】
一般に、界面トラップによる電荷の充放電時間τは、表面ポテンシャルΨｓ  、バルクフェルミ準位φＦ  及び基板温度Ｔに対し、ｑを素電荷量、ｋＢ  をボルツマン定数として、次式で表される依存性を持つ。
【００１７】
【数１】
0003570851.tif 000002
【００１８】
但し、複合±は、ｐ型基板に対しては−を、ｎ型基板に対しては＋をとるものとする。
式（１）より明らかなように、界面トラップによる電荷の充放電時定数τは表面ポテンシャルΨｓ  に対して指数関数的に依存するので、表面ポテンシャルが半導体バンドギャップ中央に近づくにつれ（φＦ  −Ψｓ  がゼロに近づく）、界面トラップによる電荷の充放電時定数は極めて長くなり、逆に、表面ポテンシャルΨｓ  が半導体バンド端近傍に近づくと（φＦ  −Ψｓ  が大きくなる）、時定数が極めて短くなる。同様に、この充放電時定数τは、基板温度Ｔに対しても、その逆数に指数関数的に依存するので、低温測定の場合、同一の表面ポテンシャル値で比較すると、室温よりも充放電時定数は長くなる。
【００１９】
経験より、ミッドギャップ近傍の界面トラップの時定数は数ｓｅｃから数ｍｉｎ程度、バンド端近傍の界面トラップは数十ｎｓｅｃ〜数百ｎｓｅｃと云われている。従って、コンダクタンス法で、ミッドギャップ近傍の界面トラップ密度を検出するには、周波数掃引すべき微小信号の下限周波数を０．２Ｈｚ程度の超低周波にする必要があり、他方、バンド端近傍の界面トラップを検出するには、上限周波数を数ＧＨｚ程度に設定する必要がある。
【００２０】
さて、コンダクタンス法の実際の測定では、広い周波数帯域でのコンダクタンスの周波数分散を求める必要がある。上にも述べたように、精度良くバンドギャップ中央での界面トラップ密度を求めるためには、超低周波域でのコンダクタンスを測定しなくてはならないが、このような低周波帯域での微小信号測定には、位相ロックインの技法を用いた位相敏感検出が有効であり、実測も可能である。
【００２１】
他方、バンド端近傍の界面トラップ検出には、ＧＨｚオーダの微小信号応答を測定しなくてはならないが、面積の大きなキャパシタを用いて、数ＧＨｚの信号を導入することは、空洞共鳴や伝送信号減衰及び損失の問題、試料パッケージングによる信号減衰等、多数の問題がある。しかるに、式（１）によると、測定温度を低温にすると、バンド端近傍の界面トラップによる電荷の充放電時定数は長くなり、ＧＨｚ帯域の応答がＭＨｚ帯域の応答へと低下する。従って、低温でコンダクタンスを測定することにより、（１）バルクフェルミ準位（φＦ  ）をバンド端に近づけられる、（２）バンド端近傍の界面トラップによる電荷の充放電時定数が長くなる結果、測定可能な周波数帯域まで周波数分散のピーク周波数を低下させることができるという、二重の利点が生ずる。本発明による拡散層付きＭＩＳ構造型半導体装置を用いると、この二重の利点を最大限有効に利用することができ、その結果、界面トラップ密度をバンド端近傍からミッドギャップにわたる広い範囲で測定することが可能である。
【００２２】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態例を詳細に説明する。
［実施形態例１］
図１（ａ），（ｂ）はそれぞれ本発明の実施形態例にかかわる拡散層付きＭＩＳ構造型半導体装置の平面パタン、図２（ａ），（ｂ）はそれぞれ対応した図１（ａ），（ｂ）のＡ′−Ａに沿った断面図、図３は図１（ａ），（ｂ）のＢ′−Ｂに沿った断面図である。図において、１はゲート電極、２は拡散層形成領域、３は拡散層の引出し金属電極パッド、４はゲート電極の引出し金属電極パッド、５は半導体基板、６は素子分離絶縁膜、７はゲート絶縁膜、８は表面保護用絶縁膜、９は裏面金属膜であり、ゲート電極１を取り囲むようにして拡散層形成領域２が形成されている。ゲート電極１より引き出し電極構成法に二種類の変形が考えられており、（ａ）はゲート電極１の材料を素子分離絶縁膜６の上まで引き出し、そこで金属電極パッド４とのコンタクトを取るという構成、（ｂ）はゲート電極１の領域上で引出し金属電極パッド４とコンタクトを取るという構成である。拡散層の引出し金属電極パッド３の構成に差はあえて設けていないが、他にも様々なバリエーションが考え得る。
【００２３】
すなわち、ゲート電極１を取り囲むようにして、拡散層形成領域２を形成する。図１及び図２で（ａ）と（ｂ）の違いは、ゲート電極１からの電極パッド４の引き出し方法が異なる点である。その違いは、図２のＡ′−Ａ断面図に示すように、（ａ）ゲート電極１そのものを素子分離絶縁膜６まで引っ張るか、あるいは、  （ｂ）ゲート電極１の上の表面保護用絶縁膜８にコンタクト用の穴を開けて、金属電極材料をゲート電極の引き出し電極パッド４部分まで引っ張るかの点である。構造（ａ）及び（ｂ）を導入する理由は、ゲート電極１の加工に使用するプロセスに起因して、ゲート絶縁膜７に与える損傷、特に、初期状態での界面トラップ密度分布が異なる可能性があるからである。図３のＢ′−Ｂ断面図に示すように、ゲート電極の引き出し電極パッド部分の加工法を除き、（ａ）及び（ｂ）の構造に大きな差はない。
【００２４】
微細加工技術の確立したＳｉ系デバイス・プロセスを念頭に、具体的に説明すると、ｐ型（あるいはｎ型）Ｓｉ半導体基板５を選択酸化（ＬＯＣＯＳ）することで、素子形成領域（アクティブ領域とも云う）の間に素子分離絶縁膜６を形成する。アクティブ領域以上に空乏層が広がらないように、基板のドーピングプロファイル調整用に、チャネルカットなどのイオンインプランテーションを行う。次に、アクティブ領域のＳｉ基板を熱酸化することにより、ゲート絶縁膜（ゲート酸化膜）７を形成する。次に、減圧化学気相堆積（ＬＰＣＶＤ）法などにより、燐をドープしたｎ＋  ポリシリコン（あるいはボロンをドープしたｐ＋  ポリシリコン）をゲート電極１の材料として堆積し、図１（ａ），（ｂ）に示すような平面パタンを与えるマスクを用いて、ゲート電極パタンを転写し、ポリシリコンの加工を行う。次に、拡散層２を形成するために、ゲート電極をマスクとして、基板にドープしてあるのとは逆極性の不純物をイオンインプランテーション法などで打ち込み、アニールによって注入イオンの活性化を行う。続いて、表面保護用絶縁膜８としてＣＶＤ−ＳｉＯ２  膜（ＨＴＯ膜等）等を堆積し、コンタクト用の窓を開けたのち、引出し電極用のＡｌ等の金属を蒸着して、金属電極パッド４を形成する。最後に、裏面にＡｕ等の金属膜９を蒸着し、初期界面トラップ密度低減のための水素処理を行うことで、本構造を形成することができる。もちろん、詳しくは述べないが、各工程の前後に洗浄工程や、リソグラフィ時のレジスト塗布、パタン転写、エッチング、パタン剥離等の必要工程は含まれているものとする。
【００２５】
なお上記のように、ゲート電極１の領域の下側且つ外側に、前記ゲート電極１の領域を取り囲むように拡散層形成領域２が配置されているＭＩＳ構造型半導体装置において、前記取り囲み領域内で前記ゲート電極１の領域の全外周端の直下に前記拡散層形成領域２の内周端が配置されているようにしてもよい。
【００２６】
［実施形態例２］
本発明の他の実施形態例にかかわる拡散層付きＭＩＳ構造型半導体装置であり、拡散層よりの少数キャリア伝搬時間を短縮するためのゲート電極パタンの変形例である。（ａ）は短冊型ゲート電極の平面パタン図、（ｂ）は串型ゲート電極の平面パタン図、（ｃ）は（ａ）または（ｂ）のＣ′−Ｃに沿った断面図である。
【００２７】
すなわち、ゲート電極の面積が大きくなると、周辺の拡散層領域より供給される少数キャリアが、ゲート電極中央部に到達するのに遅延時間が発生する。このような遅延時間は、測定時の上限周波数が数ＭＨｚ帯域にある場合、位相遅れを生じ、コンダクタンスの周波数分散特性の測定精度を劣化させる。このようなゲートパタンに起因する少数キャリア供給の遅延時間を低減するために、ゲート電極のパタン構造として、図４（ａ）に示す短冊型ゲート電極１０や、図４（ｂ）に示す串型ゲート電極１２も可能である。ゲート電極として電流の連続性及び充分な面積さえ確保可能であれば、二次元的な幾何学的パタンとしては、回帰的なパタン形成アルゴリズムにより構築されたフラクタル的パタン（例えば、概観すると短冊型のゲートに見えるが、その短冊を構成している一つの枝を詳しくみると、これもまた短冊型になっているというような回帰的パタン）でも可能である。
【００２８】
図４（ｃ）に、短冊型あるいは串型ゲート電極構造を取った場合の、Ｃ′−Ｃ断面図を示す。短冊型あるいは串型ゲート電極パタンをマスクとして不純物インプラをセルフアラインで拡散層領域を形成するので、短冊型拡散層形成領域１１あるいは対向短冊型拡散層形成領域１３の拡散層領域が構築される。
【００２９】
［実施形態例３］
本実施形態例では、実施形態例１あるいは実施形態例２により作成された拡散層付きＭＩＳ構造型半導体装置の評価方法及びその結果を示す。
【００３０】
図５に、（ａ）通常のＭＯＳ構造型キャパシタ及び（ｂ）本発明の実施形態例１あるいは実施形態例２による拡散層付きＭＯＳ構造型キャパシタの測定温度７７Ｋでの準静的（ＱＳ）Ｃ−Ｖ特性（矢印は電圧掃引方向）の測定例を示す。このＱＳＣＶ特性は、ゲート電極に半導体基板が反転状態になるような電圧を印加した状態で、ゲート電圧掃引開始前に基板に自然光を照射して半導体表面を反転させた後、蓄積状態へと電圧掃引を行うことで測定した。図５（ａ），（ｂ）共に、界面トラップが無い初期状態での測定結果である。拡散層付きＭＯＳキャパシタの場合、拡散層電極と基板とは同電位に保持し、ゲートと基板（拡散層）間に電圧を印加し、その電圧を掃引することで対応する容量を測定している。
【００３１】
ここで、通常のＭＯＳ構造型キャパシタ及び拡散層付きＭＯＳ構造型キャパシタは、微細加工技術の確立した標準的ＣＭＯＳ製造工程により作成されたものであり、拡散層の有無を除き、ゲート面積、ゲート酸化膜厚、Ｓｉ基板の比抵抗値等は全て同一である。図５は、比抵抗０．０５Ωｃｍ（約２×１０１７ｃｍ−３程度のＢ濃度）のｐ型Ｓｉ基板上でＬＯＣＯＳ分離された活性化領域に、ゲート酸化膜厚５．０ｎｍ、ゲート面積５００μｍ角のＭＯＳキャパシタに対して測定された実測データである。（ｂ）の拡散層付きＭＯＳキャパシタの場合、拡散層はゲート電極パタンをマスクとして用いて、砒素（Ａｓ）イオンを注入することで形成した。
【００３２】
図５（ａ）より明らかなように、通常構造のＭＯＳキャパシタの場合、測定を７７Ｋで行うと、少数キャリアの消滅時間が極めて長くなるため、電圧掃引にキャリア消滅が追従できない。このため、反転層を構成している電荷が、電圧が弱反転、空乏状態へと逐次掃引されているのに、消滅速度が掃引速度に追従できず、消滅しきれぬ電荷が過剰電荷として引きずるため、Ｃ−Ｖ特性の空乏領域が極めて狭く観測されている。
【００３３】
他方、本発明を実施した図５（ｂ）の場合、少数キャリアは拡散層を通じて、掃引電圧に追従して必要充分なだけ消滅することができ、低温での理想Ｃ−Ｖ特性に近いＱＳＣＶ特性が得られている。このように、少数キャリアの供給源あるいは消滅先としての拡散層を設けたことにより、ＭＯＳのＣ−Ｖ特性が、従来の構造では不可能であった低温の領域でも正しく測定できるようになった。
【００３４】
図６は、基板温度Ｔと基板のバルクフェルミ準位（φＦ  ）の関係を示したもので、ｎ基板（Ｓｉ基板に約２×１０１７ｃｍ−３程度の燐（Ｐ）をドープしたもの）及びｐ基板（Ｓｉ基板に約２×１０１７ｃｍ−３程度のボロン（Ｂ）をドープしたもの）を想定して、理論計算したものである。図より、ミッドギャップ準位をエネルギーギャップ内のエネルギーの基準として、室温測定（３００Ｋ）でミッドギャップより０．４５ｅＶにあったバルクフェルミ準位が、基板温度を７７Ｋまで低下させることによって、ミッドギャップより０．５５ｅＶ程度までバンド端側へ変位することが判る。Ｓｉ半導体の場合、バンドギャップは約１．２ｅＶであるので、７７Ｋまでの冷却によりほぼバンド端近傍へまでバルクフェルミ準位が変位したことになる。
【００３５】
図７に、ストレスを印加して界面トラップを発生させた拡散層付きＭＯＳキャパシタの（ａ）室温及び（ｂ）７７Ｋで測定したＱＳＣＶ特性を示す。図７（ｂ）より、測定温度７７Ｋであっても、拡散層が存在するため、少数キャリアの生成・消滅がゲート電圧の掃引に充分に追従するため、半導体基板の空乏容量が過剰少数キャリアによって歪むことなく、界面トラップ容量が明瞭に測定されている。このことは、本発明によりＣ−Ｖ特性が低温でも正しく測定できるようになった結果、低温における界面トラップ評価も可能であることを示している。
【００３６】
図８に、ゲート電極−半導体基板間に高電界ストレス等を印加して、意図的に界面トラップを発生させた拡散層付きＭＯＳキャパシタに対して、（ａ）室温及び（ｂ）７７Ｋで測定した等価並列コンダクタンス（Ｇｐ  （ω）／ω）の周波数（ω）分散特性を示す。図中で、ドットは測定点、実線は非線形最小二乗法によるフィッティングカーブである。パラメタは周波数分散を測定したときのゲート印加電圧であるが、図７のＣ−Ｖ特性を介して表面ポテンシャル値（Ψｓ  ）に変換した値を表示してある。図より、室温に限らず、７７Ｋでも周波数分散が観測されることから、界面トラップが７７Ｋでもコンダクタンス法により検出されていることが判る。
【００３７】
図９に、室温及び７７Ｋでの界面トラップによる多数キャリアの捕獲放出時定数（τ）の表面ポテンシャル（Ψｓ  ）依存性を示す。先ず、室温での測定結果より、界面トラップの正孔（多数キャリア）捕獲断面積として５．０８×１０−１４  ｃｍ２  の値が得られるが、文献に報告されている値に近い。また、ミッドギャップを越えたところ（Ψｓ  ＝Ｅ−ＥＭＧ〜０近傍）で傾きが変化するが、これは半導体基板が空乏状態から弱反転層形成状態へと変化し、少数キャリアの寄与が加わったためである。他方、７７Ｋでの時定数直線は、バンド端近傍に測定されている。式（１）示したように、７７Ｋに冷却したことにより、その時定数が数１０μｓｅｃまで長くなった結果、測定可能となったものである。室温での対応する時定数は１０−２ｓｅｃオーダにあり、通常の交流アドミッタンス測定では、測定不可能な値である。
【００３８】
図１０に、以上の結果を総合して、室温及び７７Ｋでのコンダクタンス測定により求めた界面トラップ密度（Ｄｉｔ）分布を示す。ストレス印加によって発生した界面トラップは、バンド端では少なく、ミッドギャップ近傍で逆ベル型の分布をしていることが、拡散層付きＭＩＳ型キャパシタを用いることで、初めて実測されている。
【００３９】
本発明の拡散層付きＭＩＳ型半導体装置により、ＭＩＳ構造型半導体装置のゲート絶縁膜−半導体基板界面の界面トラップの評価に対して、熱励起による少数キャリア供給がない低温でも拡散層より少数キャリアが供給されるので、Ｃ−Ｖ特性の評価が可能となり、従って、コンダクタンス法による界面トラップ評価も可能となり、バンド端近傍の極めて時定数の短い界面トラップの密度分布評価が可能となる。
【００４０】
【発明の効果】
以上述べたように本発明によれば、ゲート絶縁膜−半導体基板界面の界面トラップの半導体バンドギャップ内での密度分布をバンド端近傍からミッドギャップまでの広い範囲で、特にバンド端近傍で、精度良く測定・評価するのに適したＭＩＳ構造型半導体装置及びその評価方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）はそれぞれ本発明の実施形態例にかかわる拡散層付きＭＩＳ構造型半導体装置の平面パタンである。
【図２】（ａ），（ｂ）はそれぞれ対応した図１（ａ），（ｂ）のＡ′−Ａに沿った断面図である。
【図３】図１（ａ），（ｂ）のＢ′−Ｂに沿った断面図である。
【図４】本発明の他の実施形態例にかかわる拡散層付きＭＩＳ構造型半導体装置であり、（ａ）は短冊型ゲート電極の平面パタン図、（ｂ）は串型ゲート電極の平面パタン図、（ｃ）は（ａ）または（ｂ）のＣ′−Ｃに沿った断面図である。
【図５】（ａ）通常のＭＯＳ構造型キャパシタ及び（ｂ）本発明の実施形態例１あるいは実施形態例２による拡散層付きＭＯＳ構造型キャパシタの測定温度７７Ｋでの準静的（ＱＳ）Ｃ−Ｖ特性の測定例を示す特性図である。
【図６】基板温度Ｔと基板のバルクフェルミ準位（φＦ  ）の関係の一例を示す特性図である。
【図７】界面トラップのある拡散層付きＭＯＳキャパシタの（ａ）室温及び（ｂ）７７Ｋで測定したＱＳＣＶ特性の一例を示す特性図である。
【図８】界面トラップのある拡散層付きＭＯＳキャパシタの（ａ）室温及び（ｂ）７７Ｋで測定した等価並列コンダクタンス（Ｇｐ  （ω）／ω）の周波数分散特性の一例を示す特性図である。
【図９】室温及び７７Ｋでの界面トラップによる多数キャリアの捕獲放出時定数（τ）の表面ポテンシャル（Ψｓ  ）依存性の一例を示す特性図である。
【図１０】室温及び７７Ｋでのコンダクタンス測定により求めたＳｉ−ＳｉＯ２  界面の界面トラップ密度（Ｄｉｔ）分布の一例を示す特性図である。
【符号の説明】
１  ゲート電極
２  拡散層形成領域
３  拡散層の引出し金属電極パッド
４  ゲート電極の引出し金属電極パッド
５  半導体基板
６  素子分離絶縁膜
７  ゲート絶縁膜
８  表面保護用絶縁膜
９  裏面金属膜
１０  短冊型ゲート電極
１１  短冊型拡散層形成領域
１２  串型ゲート電極
１３  対向短冊型拡散層形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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