(57)【特許請求の範囲】
【請求項１】
Ｌ（偶数）個の出力を有する回路ブロックを長尺矩形の半導体チップの長尺方向にＭ段配置し、
前記回路ブロック内に、（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置して各段から一極性階調電圧を出力する一導電型ＲＯＭデコーダと、（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置して各段から他極性階調電圧を出力する他導電型ＲＯＭデコーダとをチップ長尺方向に隣接配置し、
前記Ｌ個の各出力として、奇数番目出力と偶数番目出力とで極性が相異なり、前記一極性階調電圧および他極性階調電圧を交互に出力する集積回路装置であって、
前記一導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調の一極性階調電圧が供給されｎビット表示データに基づいて（２のｎ乗）階調のうちの１階調の一極性階調電圧を出力し、前記他導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調の他極性階調電圧が供給されｎビット表示データに基づいて（２のｎ乗）階調のうちの１階調の他極性階調電圧を出力し、
前記一導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調のうちの半分の一極性階調電圧が供給される一導電型の第１分割ＲＯＭデコーダと、前記（２のｎ乗）階調のうちの残り半分の一極性階調電圧が供給される一導電型の第２分割ＲＯＭデコーダとに分割され、それぞれがチップ長尺方向に並置され、前記他導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調のうちの半分の他極性階調電圧が供給される他導電型の第１分割ＲＯＭデコーダと、前記（２のｎ乗）階調のうちの残り半分の他極性階調電圧が供給される他導電型の第２分割ＲＯＭデコーダとに分割され、それぞれがチップ長尺方向に並置された集積回路装置。
【請求項２】
前記一導電型ＲＯＭデコーダと前記他導電型ＲＯＭデコーダとが前記各回路ブロックの隣接する回路ブロックでミラー配置された請求項１記載の集積回路装置。
【請求項３】
前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダの各段が、それぞれの導電型のエンハンスメント形トランジスタとデプレッション形トランジスタとの２個を１対とする（２の（ｎ−１）乗）行で２ｎ対の列からなるトランジスタの（２の（ｎ−１）乗）行４ｎ列のマトリックス配置でなり、
前記それぞれの導電型の第１分割ＲＯＭデコーダが前記マトリックス配置の第１列目から第２ｎ列目のｎ対の列からなり、前記それぞれの導電型の第２分割ＲＯＭデコーダが前記マトリックス配置の第（２ｎ＋１）列目から第４ｎ列目のｎ対の列からなる請求項１記載の集積回路装置。
【請求項４】
前記それぞれの導電型の第１分割ＲＯＭデコーダおよび第２分割ＲＯＭデコーダは、前記（２の（ｎ−１）乗）行の各行毎に前記ｎ対の列のエンハンスメント形トランジスタとデプレッション形トランジスタとをソースとドレインとで接続したトランジスタ直列回路を有すると共に、前記ｎ対の各列毎に１対の一方の１列のトランジスタのゲートが共通接続された一方のゲート列と他方の１列のトランジスタのゲートが共通接続された他方のゲート列とからなるゲート列対を有し、前記各トランジスタ直列回路の一端は前記階調電圧が接続され前記各トランジスタ直列回路の各他端は共通接続されて後段に接続されると共に、前記一方のゲート列が前記表示データの正相に接続され前記他方のゲート列が前記表示データの逆相に接続される請求項３記載の集積回路装置。
【請求項５】
前記一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダの各段が、それぞれの導電型のエンハンスメント形トランジスタとデプレッション形トランジスタとの２個を１対とする（２の（ｎ−１）乗）行で２（ｎ−１）対の列と、それぞれの導電型のエンハンスメント形トランジスタの（２の（ｎ−１）乗）行２列とからなるトランジスタの（２の（ｎ−１）乗）行と２（２ｎ−１）列のマトリックス配置でなり、
前記それぞれの導電型の第１分割ＲＯＭデコーダが、前記マトリックス配置の第１列目から第２（ｎ−１）列目の（ｎ−１）対の列と第（２ｎ−１）列目の１列とでなり、前記それぞれの導電型の第２分割ＲＯＭデコーダが、前記マトリックス配置の第２ｎ列目の１列と第（２ｎ＋１）列目から第２（２ｎ−１）列目の（ｎ−１）対の列とでなる請求項１記載の集積回路装置。
【請求項６】
前記それぞれの導電型の第１分割ＲＯＭデコーダおよび第２分割ＲＯＭデコーダは、前記（２の（ｎ−１）乗）行の各行毎に前記（ｎ−１）対の列のエンハンスメント形トランジスタおよびデプレッション形トランジスタと前記１列のエンハンスメント形トランジスタとをソースとドレインとで接続したトランジスタ直列回路を有すると共に、前記（ｎ−１）対の各列毎に１対の一方の１列のトランジスタのゲートが共通接続された一方のゲート列と他方の１列のトランジスタのゲートが共通接続された他方のゲート列とからなるゲート列対と、前記１列のエンハンスメント形トランジスタのゲートが共通接続された単独のゲート列とを有し、前記各トランジスタ直列回路の一端は前記階調電圧が接続され前記各トランジスタ直列回路の各他端は共通接続されて後段に接続されると共に、前記一方のゲート列および前記第１分割ＲＯＭデコーダの単独のゲート列が前記表示データの正相に接続され前記他方のゲート列および前記第２分割ＲＯＭデコーダの単独のゲート列が前記表示データの逆相に接続される請求項５記載の集積回路装置。
【請求項７】
請求項１記載の集積回路装置が液晶パネルのデータ線駆動用でテープキャリアパッケージに搭載されたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＲＯＭデコーダを有する集積回路装置およびそれを用いたアクティブマトリックス型の液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリックス型でドット反転駆動方式の液晶表示装置の液晶表示モジュールは、図１１に示すように液晶パネル１００と液晶パネル１００の外周に配置した駆動装置２００とを具備している。液晶パネル１００は、液晶を介して互いに対向配置した２枚のガラス基板で構成され、リア側の基板にはＴＦＴ（薄膜トランジスタ）と画素電極が、フロント側の基板にはコモン電極とカラーフィルタが形成されている。リア側の基板にはＴＦＴと画素電極がマトリックス状に形成され、これらのＴＦＴと画素電極を水平方向に延在し、垂直方向に並設されるゲート線と、垂直方向に延在し、水平方向に並設されるデータ線が接続している。駆動装置２００は、ゲート線に接続される垂直ドライバ２１０と、データ線に接続される水平ドライバ２２０とで構成されている。垂直ドライバ２１０からあるゲート線に走査信号が供給されることにより、このゲート線に接続されているＴＦＴがオンし、水平ドライバ２２０からデータ線に供給された表示データ信号がこのオンしたＴＦＴを介して画素電極に供給され、この画素電極とコモン電極で液晶に電界が加わり、光学的変化を起こして表示を行う。
【０００３】
各ドライバ２１０，２２０のモジュールへの実装は、例えばＸＧＡ（１０２４×７６８画素）表示の場合、
▲１▼水平ドライバ２２０は、データ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する水平ドライバ２２０を液晶パネル１００の上側外周に８個をカスケード接続で片側配置される。
▲２▼垂直ドライバ２１０は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する垂直ドライバ２１０を液晶パネル１００の左側外周に４個をカスケード接続で片側配置される。
また、ドライバ２１０，２２０は長尺矩形の半導体チップからなる集積回路装置で構成され、この集積回路装置のモジュールへの実装は、ＴＣＰ（テープキャリアパッケージ）に各集積回路装置を搭載して、液晶パネル１００の対応する辺に半導体チップの長辺側で平行配置される。
【０００４】
本出願の発明は上記ドライバ２１０，２２０のうち水平ドライバ２２０についてのものであり、以下、水平ドライバ２２０の概略構成について図１２を参照して説明する。水平ドライバ２２０は表示データとしてＲ、Ｇ、Ｂ各色６ビット表示データを供給することにより６４階調の負極性および正極性階調電圧を負極性および正極性駆動電圧としてデータ線に奇数線と偶数線とで極性が相異なるようにして１水平期間毎に交互に出力するもので、主回路としてシフトレジスタ２２１、データレジスタ２２２、ラッチ２２３、レベルシフタ２２４、Ｄ／Ａコンバータ２２５およびボルテージフォロア出力回路２２６を有している。シフトレジスタ２２１は、例えば、６４ビット双方向性でシフト方向切換え入力により右シフト・スタートパルス入出力または左シフト・スタートパルス入出力が選択され、クロック入力のエッジでスタートパルスのＨレベルを読込み、データ取込み用の制御信号を順次生成し、データレジスタ２２２に出力する。データレジスタ２２２はシフトレジスタ２２１の各段からの制御信号に基づき６段毎に順次６ビット表示データを読み込み、ラッチ２２３はデータレジスタ２２２に読み込まれた表示データをラッチ入力のエッジで、レベルシフタ２２４を介してＤ／Ａコンバータ２２５に１水平期間毎に一括出力する。Ｄ／Ａコンバータ２２５は各出力に対応する表示データに基づきγ補正電源入力により内部の階調電圧生成回路で生成された６４階調の負極性および正極性階調電圧のうち１つづつを内部のＲＯＭデコーダで選択してボルテージフォロア出力回路２２６を介して各データ線に負極性および正極性駆動電圧として奇数線と偶数線とで極性が相異なるようにして１水平期間毎に交互に出力する。
【０００５】
次に、水平ドライバ２２０としてＴＣＰに搭載される従来の集積回路装置をデータ線３８４本分の駆動能力を有するものとして図６を参照して説明する。図において、３０１は長尺矩形の半導体チップで、半導体チップ３０１には、長辺に沿う中央部に上記で説明した水平ドライバ２２０の回路が内部回路３０２として配置されている。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路３０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路３０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。
【０００６】
次に、内部回路３０２について図７を参照して説明する。尚、説明を簡明にするために、６出力を有するものを図示して説明し、階調電圧生成回路等の共通回路および外部からの電源入力や信号入力の図示を省略する。内部回路３０２は、１段が６出力に対応する１段（３８４出力の場合は６４段）のシフトレジスタ３１１と、６出力分に対応する６段（３８４出力の場合は３８４段）のデータレジスタ３１２と、２入力２出力の切り替えスイッチが３段（３８４出力の場合は１９２段）の第１切り替えスイッチ３１３と、６出力分に対応する６段（３８４出力の場合は３８４段）のラッチ３１４と、６出力分に対応する６段（３８４出力の場合は３８４段）のレベルシフタ３１５と、３段（３８４出力の場合は１９２段）のＮＲＯＭデコーダ３１６Ｎと３段（３８４出力の場合は１９２段）のＰＲＯＭデコーダ３１６Ｐとを半導体チップ３０１の長尺方向に１段づつ交互に配置したＤ／Ａコンバータ３１６と、２入力２出力の切り替えスイッチが３段（３８４出力の場合は１９２段）の第２切り替えスイッチ３１７と、６出力分に対応する６段（３８４出力の場合は３８４段）のボルテージフォロア出力回路３１８とをボルテージフォロア出力回路３１８を半導体チップ３０１の液晶パネル側の長辺側にして順次、段配置して構成し、シフトレジスタ３１１とデータレジスタ３１２間を配線３２１と、データレジスタ３１２と第１切り替えスイッチ３１３間を配線３２２と、第１切り替えスイッチ３１３とラッチ３１４間を配線３２３と、ラッチ３１４とレベルシフタ３１５間を配線３２４と、レベルシフタ３１５とＤ／Ａコンバータ３１６間を配線３２５と、Ｄ／Ａコンバータ３１６と第２切り替えスイッチ３１７間を配線３２６と、第２切り替えスイッチ３１７とボルテージフォロア出力回路３１８間を配線３２７とで接続している。
【０００７】
内部回路３０２の動作は、シフトレジスタ３１１において、シフト方向切換え入力により、例えば、右シフト・スタートパルス入出力が選択されると１水平期間毎にシフトレジスタ３１１にクロック入力のエッジでスタートパルスのＨレベルが読込まれ次段の内部回路３０２に右シフト・スタートパルスとして出力されると共に、データ取込み用の制御信号がデータレジスタ３１２の第１段目から第６段目に出力される。データレジスタ３１２は１水平期間毎にシフトレジスタ３１１の制御信号により第１段目から第６段目の各段に６ビットの表示データを取込み、データレジスタ３１２の奇数段である第ｉ（ｉ＝１，３，５）段目に取込まれた表示データは第１切り替えスイッチ３１３の第（ｉ＋１）／２段目の２入力の一入力側に出力されると共に、データレジスタ３１２の偶数段である第（ｉ＋１）段目に取込まれた表示データは第１切り替えスイッチ３１３の第（ｉ＋１）／２段目の２入力の他入力側に出力される。第１切り替えスイッチ３１３は１水平期間毎に第（ｉ＋１）／２段目の２入力の一入力側と他入力側に供給された表示データをラッチ３１４の第ｉ段目と第（ｉ＋１）段目に交互にそれぞれ出力する。ラッチ３１４は１水平期間毎に第ｉ段目と第（ｉ＋１）段目に供給された表示データをラッチ入力のエッジでレベルシフタ３１５を介してＤ／Ａコンバータ３１６の内部のＮＲＯＭデコーダ３１６ＮとＰＲＯＭデコーダ３１６Ｐの各第（ｉ＋１）／２段目にそれぞれ一括出力する。Ｄ／Ａコンバータ３１６は内部のＮＲＯＭデコーダ３１６Ｎの第１段目から第３段目に供給された表示データに基づき６４階調のうち１階調の負極性階調電圧を第２切り替えスイッチ３１７の第（ｉ＋１）／２段目の２入力の一入力側にそれぞれ出力すると共に、内部のＰＲＯＭデコーダ３１６Ｐの第（ｉ＋１）／２段目に供給された表示データに基づき６４階調のうち１階調の正極性階調電圧を第２切り替えスイッチ３１７の第（ｉ＋１）／２段目の２入力の他入力側にそれぞれ出力する。第２切り替えスイッチ３１７は第（ｉ＋１）／２段目のそれぞれの一入力側に供給された負極性階調電圧と他入力側に供給された正極性階調電圧をボルテージフォロア出力回路３１８の奇数段である第ｉ段目と偶数段である第（ｉ＋１）段目とに極性が相異なるようにして１水平期間毎に交互にそれぞれ出力する。ボルテージフォロア出力回路３１８は第１段目から第６段目の各段に供給された負極性階調電圧と正極性階調電圧を奇数段と偶数段とで極性が相異なるようにして１水平期間毎に交互に奇数データ線と偶数データ線とに出力する。
【０００８】
次に、Ｄ／Ａコンバータ３１６に含まれるＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎの回路構成について説明する。ＰＲＯＭデコーダ３１６Ｐは図８に示すように、Ｐチャネルエンハンスメント形トランジスタ１ＰとＰチャネルデプレッション形トランジスタ２Ｐ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｐとトランジスタ２Ｐ（常時オン状態）とがトランジスタ１Ｐのドレイン及びトランジスタ２Ｐのソース又はトランジスタ１Ｐのソース及びトランジスタ２Ｐのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｐを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｐａと、他方のゲートが列毎に共通接続されたゲート列４Ｐｂとでゲート列対４Ｐを構成している。各トランジスタ直列回路３Ｐの一端側である第１列目のトランジスタ１Ｐ又は２Ｐのソースには図示しない階調電圧発生回路から６４階調の正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ１階調づつ供給される。各ゲート列対４Ｐには前段のレベルシフタ３１５から液晶表示パネルのデータ線に対応する６ビットの表示データＤＰ１，ＤＰ２，…，ＤＰ６がゲート列４Ｐａに正相ＤＰ１，ＤＰ２，…，ＤＰ６で供給され、ゲート列４Ｐｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バーで供給される。各トランジスタ直列回路３Ｐの他端側である第１２列目のトランジスタ１Ｐ又は２Ｐのドレインは共通接続され、後段の第２切り替えスイッチ３１７に正極性階調電圧ＶＰ1〜ＶＰ64のうち表示データに対応する１階調の階調電圧が出力される。
【０００９】
ＮＲＯＭデコーダ３１６Ｎは図９に示すように、Ｎチャネルエンハンスメント形トランジスタ１ＮとＮチャネルデプレッション形トランジスタ２Ｎ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｎとトランジスタ２Ｎ（常時オン状態）とがトランジスタ１Ｎのドレイン及びトランジスタ２Ｎのソース又はトランジスタ１Ｎのソース及びトランジスタ２Ｎのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｎを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｎａと、他方のゲートが列毎に共通接続されたゲート列４Ｎｂとでゲート列対４Ｎを構成している。各トランジスタ直列回路３Ｎの一端側である第１列目のトランジスタ１Ｎ又は２Ｎのドレインには図示しない階調電圧発生回路から６４階調の負極性階調電圧ＶＮ1〜ＶＮ64がそれぞれ１階調づつ供給される。各ゲート列対４Ｎには前段のレベルシフタ３１５から液晶表示パネルのデータ線に対応する６ビットの表示データＤＮ１，ＤＮ２，…，ＤＮ６がゲート列４Ｎａに正相ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲート列４Ｎｂに逆相ＤＮ１バー，ＤＮ２バー，…，ＤＮ６バーで供給される。各トランジスタ直列回路３Ｎの他端側である第１２列目のトランジスタ１Ｎ又は２Ｎのドレインは共通接続され、後段の第２切り替えスイッチ３１７に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示データに対応する１階調の階調電圧が出力される。
【００１０】
以上の構成のＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎの動作を説明する。各トランジスタ直列回路３Ｐ，３Ｎの一端側である第１列目のトランジスタ１Ｐ，１Ｎ又は２Ｐ，２Ｎのソースに６４階調の階調電圧ＶＰ１  〜ＶＰ６４，ＶＮ１  〜ＶＮ６４が与えられる。この状態で各ゲート列対４Ｐ，４Ｎに”Ｈ（ハイレベル）”又は”Ｌ”の所定のデータ信号ＤＰ１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６がゲート列４Ｐａ，４Ｎａに正相ＤＰ１，ＤＰ２，…，ＤＰ６，ＤＮ１，ＤＮ２，…，ＤＮ６で供給され、ゲート列４Ｐｂ，４Ｎｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バー，ＤＮ１バー，ＤＮ２バー，…，ＤＮ６バーでそれぞれ供給されると各トランジスタ直列回路３Ｐ，３Ｎの内選択された１つのトランジスタ直列回路３Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオン状態（トランジスタ２Ｐ，２Ｎは常時オン状態）となり、そのトランジスタ直列回路３Ｐ，３Ｎに与えられている階調電圧が取り出される。
【００１１】
上記回路構成のＰＲＯＭデコーダ３１６ＰとＮＲＯＭデコーダ３１６Ｎの半導体チップ３０１上でのパターン配置は、図１０に示すように３段のＰＲＯＭデコーダ３１６Ｐと３段のＮＲＯＭデコーダ３１６Ｎが半導体チップ３０１の長尺方向に１段づつ交互に配置されている。各ＰＲＯＭデコーダ３１６ＰはＰ型半導体基板１１に配列されたＮウェル１２内に、６４行１２列のマトリックス配置されたトランジスタ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層１３Ｐと、６対のゲート列対４Ｐとなるゲート配線１４Ｐとを含んで構成されている。各第１列目のトランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層１３Ｐは行毎に金属配線１５Ｐにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各正極性階調電圧ＶＰ1 〜ＶＰ64がそれぞれ１階調づつ供給されるようになっている。各第１２列目のトランジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層１３Ｐは列毎に金属配線１６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示データに対応する１階調の階調電圧が出力されるようになっている。各ＮＲＯＭデコーダ３１６ＮはＮウェル１２にチップ長尺方向に隣接してＰ型半導体基板１１内に、６４行１２列のマトリックス配置されたトランジスタ１Ｎ，２ＮのソースおよびドレインとなるＮ型拡散層１３Ｎと、６対のゲート列対４Ｎとなるゲート配線１４Ｎとを含んで構成されている。各第１列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層１３Ｎは行毎に金属配線１５Ｎにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各負極性階調電圧ＶＮ1 〜ＶＮ64がそれぞれ１階調づつ供給されるようになっている。各第１２列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層１３Ｎは列毎に金属配線１６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ1 〜ＶＮ64のうち表示データに対応する１階調の階調電圧が出力されるようになっている。Ｐ型拡散層１３ＰとＮ型拡散層１３Ｎはチップ短尺方向に互いに半ピッチずらして配置している。上記パターン配置において、例えば、ゲート配線１４Ｐ，１４Ｎの配線ピッチは約２μｍであり、金属配線１５Ｐ，１５Ｎは約５μｍである。また、隣接するＲＯＭデコーダ３１６Ｐ，３１６ＮにおいてＲＯＭデコーダ間を分離するためにＮウェル１２とＮ拡散層１３Ｎ間に約５０μｍの離間距離を設けている。
【００１２】
【発明が解決しようとする課題】
液晶表示モジュールは表示領域以外の周辺部（額縁）にドライバを配置しており、液晶表示装置を小型化するにはこの周辺部を極力小さくする必要がある。この周辺部を極力小さくする１つの手段は、ドライバを構成する半導体チップの短尺方向寸法を縮小することである。また、半導体チップの製造コストを低減させるためにチップ面積、すなわち半導体チップの長尺方向および／又は短尺方向寸法を縮小する必要がある。ところで、半導体チップの長尺方向寸法は半導体チップの外周部に配置される出力用パッドのピッチにより規制されるところがあり、出力用パッドピッチを従来の設計基準のままとするとチップ面積を縮小するためにも半導体チップの短尺方向寸法を縮小する必要がある。ところで、上記構成の集積回路装置は、内部回路３０２においてＤ／Ａコンバータ３１６に含まれるＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎは６４行と１２列でトランジスタをマトリックス配置して構成しており、各ＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎ内のトランジスタの配置としては、チップ長尺方向にはトランジスタ１２列分×約２μｍ＝約２４μｍを確保すればよいが、チップ短尺方向にはトランジスタ６４行分×５μｍ＝３２０μｍを確保しなければならない。近年、液晶パネルの高画質化のため水平ドライバに対してさらに高ビット化の要求があり、水平ドライバは表示データとしてＲ、Ｇ、Ｂ各色高ビットの８ビット表示データを入力することにより２５６階調の階調電圧を出力する場合、ＲＯＭデコーダのチップ短尺方向にはトランジスタ２５６行分を確保しなければならなくなりチップの短尺方向の寸法に占める割合がさらに大きくなるという問題がある。また、チップ長尺方向には各ＲＯＭデコーダ間のＮウェル１２とＮ拡散層１３Ｎ間に約５０μｍの離間距離を設けており、トランジスタ１２列分×約２μｍ＝約２４μｍに対して約２倍を占めている。
本発明は上記問題点に鑑みてなされたものであり、半導体チップ上の内部回路をＬ個の出力を有するＭ段の回路ブロックで構成し、各回路ブロック単位にＬ／２段の一導電型ＲＯＭデコーダを隣接して一まとめに配置すると共に、Ｌ／２段の他導電型ＲＯＭデコーダを隣接して一まとめにし一導電型ＲＯＭデコーダに隣接配置することにより、一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダとの隣接個所を各回路ブロック内で１個所にしてチップ長尺方向の余分な領域を減らし、そのチップ長尺方向の余裕が発生した領域に各ＲＯＭデコーダのゲート列を２倍に展開して収め、ＲＯＭデコーダのチップ短尺方向のレイアウトを半分にすることにより、半導体チップの短尺方向の寸法を縮小し、かつチップ面積も縮小した集積回路装置およびそれを用いた液晶表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
（１）本発明の集積回路装置は、Ｌ（偶数）個の出力を有する回路ブロックを長尺矩形の半導体チップの長尺方向にＭ段配置し、回路ブロック内に、（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置して各段から一極性階調電圧を出力する一導電型ＲＯＭデコーダと、（Ｌ／２）段をチップ長尺方向に隣接して一まとめに配置して各段から他極性階調電圧を出力する他導電型ＲＯＭデコーダとをチップ長尺方向に隣接配置し、Ｌ個の各出力として、奇数番目出力と偶数番目出力とで極性が相異なり、一極性階調電圧および他極性階調電圧を交互に出力する集積回路装置であって、一導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調の一極性階調電圧が供給されｎビット表示データに基づいて（２のｎ乗）階調のうちの１階調の一極性階調電圧を出力し、他導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調の他極性階調電圧が供給されｎビット表示データに基づいて（２のｎ乗）階調のうちの１階調の他極性階調電圧を出力し、一導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調のうちの半分の一極性階調電圧が供給される一導電型の第１分割ＲＯＭデコーダと、（２のｎ乗）階調のうちの残り半分の一極性階調電圧が供給される一導電型の第２分割ＲＯＭデコーダとに分割され、それぞれがチップ長尺方向に並置され、他導電型ＲＯＭデコーダの各段は、（２のｎ乗）階調のうちの半分の他極性階調電圧が供給される他導電型の第１分割ＲＯＭデコーダと、（２のｎ乗）階調のうちの残り半分の他極性階調電圧が供給される他導電型の第２分割ＲＯＭデコーダとに分割され、それぞれがチップ長尺方向に並置されている。
本手段によれば、第１分割ＲＯＭデコーダと第２分割ＲＯＭデコーダとをチップ長尺方向に並置することによるチップ長尺方向の配置寸法増加を、一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダとの隣接個所を各回路ブロック内に１個所とすることにより極力吸収して、半導体チップの長尺方向の寸法を極力増加させずに、チップ短尺方向のＲＯＭデコーダの配置寸法を全階調の半分とすることができる。
（２）本発明の集積回路装置は、上記（１）において、一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダとが各回路ブロックの隣接する回路ブロックでミラー配置されている。
本手段によれば、上記（１）において、隣接する回路ブロック間で一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダとの隣接個所がないので各回路ブロック内の１個所のみとすることができ、ミラー配置でないものより第１分割ＲＯＭデコーダと第２分割ＲＯＭデコーダとをチップ長尺方向に並置することによるチップ長尺方向の配置寸法増加を吸収し易くなる。
（３）本発明の集積回路装置は、上記（１）において、一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダの各段が、それぞれの導電型のエンハンスメント形トランジスタとデプレッション形トランジスタとの２個を１対とする（２の（ｎ−１）乗）行で２ｎ対の列からなるトランジスタの（２の（ｎ−１）乗）行４ｎ列のマトリックス配置でなり、それぞれの導電型の第１分割ＲＯＭデコーダが前記マトリックス配置の第１列目から第２ｎ列目のｎ対の列からなり、それぞれの導電型の第２分割ＲＯＭデコーダが前記マトリックス配置の第（２ｎ＋１）列目から第４ｎ列目のｎ対の列からなる。
（４）本発明の集積回路装置は、上記（３）において、それぞれの導電型の第１分割ＲＯＭデコーダおよび第２分割ＲＯＭデコーダは、（２の（ｎ−１）乗）行の各行毎にｎ対の列のエンハンスメント形トランジスタとデプレッション形トランジスタとをソースとドレインとで接続したトランジスタ直列回路を有すると共に、ｎ対の各列毎に１対の一方の１列のトランジスタのゲートが共通接続された一方のゲート列と他方の１列のトランジスタのゲートが共通接続された他方のゲート列とからなるゲート列対を有し、各トランジスタ直列回路の一端は階調電圧が接続され各トランジスタ直列回路の各他端は共通接続されて後段に接続されると共に、一方のゲート列が表示データの正相に接続され他方のゲート列が表示データの逆相に接続される。
（５）本発明の集積回路装置は、上記（１）において、一導電型ＲＯＭデコーダおよび他導電型ＲＯＭデコーダの各段が、それぞれの導電型のエンハンスメント形トランジスタとデプレッション形トランジスタとの２個を１対とする（２の（ｎ−１）乗）行で２（ｎ−１）対の列と、それぞれの導電型のエンハンスメント形トランジスタの（２の（ｎ−１）乗）行２列とからなるトランジスタの（２の（ｎ−１）乗）行と２（２ｎ−１）列のマトリックス配置でなり、それぞれの導電型の第１分割ＲＯＭデコーダが、マトリックス配置の第１列目から第２（ｎ−１）列目の（ｎ−１）対の列と第（２ｎ−１）列目の１列とでなり、それぞれの導電型の第２分割ＲＯＭデコーダが、マトリックス配置の第２ｎ列目の１列と第（２ｎ＋１）列目から第２（２ｎ−１）列目の（ｎ−１）対の列とでなる。
本手段によれば、（３）においてデプレッション形トランジスタのみで構成される第１および第２ＲＯＭデコーダの各１列を省いた構成となり、（３）よりも第１分割ＲＯＭデコーダと第２分割ＲＯＭデコーダとをチップ長尺方向に並置することによるチップ長尺方向の配置寸法増加を抑えることができる。
（６）本発明の集積回路装置は、上記（５）において、それぞれの導電型の第１分割ＲＯＭデコーダおよび第２分割ＲＯＭデコーダは、（２の（ｎ−１）乗）行の各行毎に（ｎ−１）対の列のエンハンスメント形トランジスタおよびデプレッション形トランジスタと１列のエンハンスメント形トランジスタとをソースとドレインとで接続したトランジスタ直列回路を有すると共に、（ｎ−１）対の各列毎に１対の一方の１列のトランジスタのゲートが共通接続された一方のゲート列と他方の１列のトランジスタのゲートが共通接続された他方のゲート列とからなるゲート列対と、１列のエンハンスメント形トランジスタのゲートが共通接続された単独のゲート列とを有し、各トランジスタ直列回路の一端は階調電圧が接続され各トランジスタ直列回路の各他端は共通接続されて後段に接続されると共に、一方のゲート列および第１分割ＲＯＭデコーダの単独のゲート列が表示データの正相に接続され他方のゲート列および第２分割ＲＯＭデコーダの単独のゲート列が表示データの逆相に接続される。
（７）本発明の液晶表示装置は、上記（１）〜（６）のうち１つの集積回路装置が液晶パネルのデータ線駆動用でテープキャリアパッケージに搭載されたことを特徴とする。
【００１４】
【発明の実施の形態】
以下に、本発明に基づき１実施例の水平ドライバ用の集積回路装置を例えば、データ線Ｓ本として３８４本分の駆動能力を有するものとして図１乃至図５を参照して説明する。先ず、図１において、５０１は長尺矩形の半導体チップで、半導体チップ５０１には、長辺に沿う中央部に図１２で説明した水平ドライバ２２０と概略構成が同様の回路が内部回路５０２として配置されている。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路５０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路５０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路５０２内はレイアウト的にＬ個、例えば６個の出力を有する回路ブロック５０３をＭ段＝Ｓ／Ｌ＝６４段、チップ長尺方向に隣接配置し、全体でＳ＝３８４個の出力となるように構成している。回路ブロック５０３は奇数段目の回路ブロック５０３ａと偶数段目の回路ブロック５０３ｂとで回路配置が一部異なっている。
【００１５】
次に、回路ブロック５０３ａ，５０３ｂについて回路ブロック５０３ａを図２に示してして説明する。尚、階調電圧生成回路等の共通回路および外部からの電源入力や信号入力の図示を省略する。回路ブロック５０３ａ，５０３ｂは、１段が６出力に対応する１段のシフトレジスタ５１１と、６段のデータレジスタ５１２と、２入力２出力の３段の第１切り替えスイッチ５１３と、６段のラッチ５１４と、６段のレベルシフタ５１５と、Ｄ／Ａコンバータ５１６と、２入力２出力の３段の第２切り替えスイッチ５１７と、６段のボルテージフォロア出力回路５１８とをボルテージフォロア出力回路５１８を半導体チップ５０１の液晶パネル側の長辺側にして順次、段配置して構成している。そして、シフトレジスタ５１１とデータレジスタ５１２間を配線５２１と、データレジスタ５１２と第１切り替えスイッチ５１３間を配線５２２と、第１切り替えスイッチ５１３とラッチ５１４間を配線５２３と、ラッチ５１４とレベルシフタ５１５間を配線５２４と、レベルシフタ５１５とＤ／Ａコンバータ５１６間を配線５２５と、Ｄ／Ａコンバータ５１６と第２切り替えスイッチ５１７間を配線５２６と、第２切り替えスイッチ５１７とボルテージフォロア出力回路５１８間を配線５２７とで接続している。シフトレジスタ５１１はクロック入力のエッジでスタートパルスのＨレベルを読込むことによりデータ取込み用の制御信号を生成する。データレジスタ５１２はシフトレジスタ５１１からの制御信号により、例えばｎビットとして６ビットの表示データを取り込む。第１切り替えスイッチ５１３はデータレジスタ５１２の奇数段であるｉ段目（ｉ＝１，３，５）と偶数段である（ｉ＋１）段目に取込まれた表示データを交互に出力する。ラッチ５１４は第１切り替えスイッチ５１３からの表示データをラッチ入力のエッジで一括出力する。レベルシフタ５１５はラッチ５１４からの表示データの電圧レベルを次段回路を駆動できるレベルに変換する。Ｄ／Ａコンバータ５１６は、（２のｎ乗）階調である６４階調の一極性である正極性階調電圧が供給されレベルシフタ５１５からの表示データに基づき各段から６４階調のうち１階調の正極性階調電圧を出力する３段をチップ長尺方向に隣接して一まとめにした一導電型ＲＯＭデコーダであるＰＲＯＭデコーダ５１６Ｐと、６４階調の他極性である負極性階調電圧が供給されレベルシフタ５１５からの表示データに基づき各段から６４階調のうち１階調の負極性階調電圧を出力する３段をチップ長尺方向に隣接して一まとめにした他導電型ＲＯＭデコーダであるＮＲＯＭデコーダ５１６Ｎとを半導体チップ５０１の長尺方向に隣接配置している。第２切り替えスイッチ５１７はＤ／Ａコンバータ５１６からの正極性および負極性階調電圧を交互に一出力側と他出力側から出力する。ボルテージフォロア出力回路５１８は第２切り替えスイッチ５１７の一出力側と他出力側からの階調電圧を奇数段と偶数段にそれぞれ出力する。
【００１６】
回路ブロック５０３ａのＤ／Ａコンバータ５１６ではＰＲＯＭデコーダ５１６Ｐが図２に示すようにＮＲＯＭデコーダ５１６Ｎの右側に配置されているが、回路ブロック５０３ｂのＤ／Ａコンバータ５１６ではＰＲＯＭデコーダ５１６ＰがＮＲＯＭデコーダ５１６Ｎの左側に逆配置され、隣接する回路ブロック５０３ａと回路ブロック５０３ｂとでＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎとがミラー配置となるようにしている。従って、隣接する回路ブロック５０３ａと回路ブロック５０３ｂ間でＰＲＯＭデコーダ５１６Ｐ同士の隣接配置とＮＲＯＭデコーダ５１６Ｎ同士の隣接配置が交互に生じる。
【００１７】
配線５２１はシフトレジスタ５１１とデータレジスタ５１２の第１段目から第６段目間を接続している。配線５２２はデータレジスタ５１２の第ｉ（ｉ＝１，３，５）段目と第１切り替えスイッチ５１３の（ｉ＋１）／２段目の２入力の一入力側間、データレジスタ５１２の第（ｉ＋１）段目と第１切り替えスイッチ５１３の（ｉ＋１）／２段目の２入力の他入力側間をそれぞれ６本で接続している。配線５２３は第１切り替えスイッチ５１３の１段目の２出力の一出力側とラッチ５１４の第１段目間、第１切り替えスイッチ５１３の２段目の２出力の一出力側とラッチ５１４の第３段目間、第１切り替えスイッチ５１３の３段目の２出力の一出力側とラッチ５１４の第２段目間、第１切り替えスイッチ５１３の１段目の２出力の他出力側とラッチ５１４の第５段目間、第１切り替えスイッチ５１３の２段目の２出力の他出力側とラッチ５１４の第４段目間、および第１切り替えスイッチ５１３の３段目の２出力の他出力側とラッチ５１４の第６段目間をそれぞれ６本で接続している。配線５２４はラッチ５１４の第ｊ（ｊ＝１，２，…、６）段目とレベルシフタ５１５の第ｊ段目間をそれぞれ６本で接続している。配線５２５は回路ブロック５０３ａの場合、図のとおり、レベルシフタ５１５の第ｋ（ｋ＝１，２，３）段目とＮＲＯＭデコーダ５１６Ｎの第ｋ段目間およびレベルシフタ５１５の第（ｋ＋３）段目とＰＲＯＭデコーダ５１６Ｐの第ｋ段目間をそれぞれ１２本で接続し、回路ブロック５０３ｂの場合、図とは異なり、レベルシフタ５１５の第ｋ（ｋ＝１，２，３）段目とＰＲＯＭデコーダ５１６Ｐの第ｋ段目間およびレベルシフタ５１５の第（ｋ＋３）段目とＮＲＯＭデコーダ５１６Ｎの第ｋ段目間をそれぞれ１２本で接続している。配線５２６は回路ブロック５０３ａの場合、図のとおり、ＮＲＯＭデコーダ５１６Ｎの第１段目と第２切り替えスイッチ５１７の第１段目の２入力の一入力側間、ＮＲＯＭデコーダ５１６Ｎの第２段目と第２切り替えスイッチ５１７の第３段目の２入力の一入力側間、ＮＲＯＭデコーダ５１６Ｎの第３段目と第２切り替えスイッチ５１７の第２段目の２入力の一入力側間、ＰＲＯＭデコーダ５１６Ｐの第１段目と第２切り替えスイッチ５１７の第２段目の２入力の他入力側間、ＰＲＯＭデコーダ５１６Ｐの第２段目と第２切り替えスイッチ５１７の第１段目の２入力の他入力側間、およびＰＲＯＭデコーダ５１６Ｐの第３段目と第２切り替えスイッチ５１７の第３段目の２入力の他入力側間をそれぞれ１本で接続し、回路ブロック５０３ｂの場合、図とは異なり、ＰＲＯＭデコーダ５１６Ｐの第１段目と第２切り替えスイッチ５１７の第１段目の２入力の一入力側間、ＰＲＯＭデコーダ５１６Ｐの第２段目と第２切り替えスイッチ５１７の第３段目の２入力の一入力側間、ＰＲＯＭデコーダ５１６Ｐの第３段目と第２切り替えスイッチ５１７の第２段目の２入力の一入力側間、ＮＲＯＭデコーダ５１６Ｎの第１段目と第２切り替えスイッチ５１７の第２段目の２入力の他入力側間、ＮＲＯＭデコーダ５１６Ｎの第２段目と第２切り替えスイッチ５１７の第１段目の２入力の他入力側間、およびＮＲＯＭデコーダ５１６Ｎの第３段目と第２切り替えスイッチ５１７の第３段目の２入力の他入力側間をそれぞれ１本で接続している。配線５２７は第２切り替えスイッチ５１７の第（ｉ＋１）／２（ｉ＝１，３，５）段目の２出力の一出力とボルテージフォロア出力回路５１８の第ｉ段目間、および第２切り替えスイッチ５１７の第（ｉ＋１）／２段目の２出力の他出力とボルテージフォロア出力回路５１８の第（ｉ＋１）段目間をそれぞれ１本で接続している。
【００１８】
回路ブロック５０３ａ，５０３ｂの動作は、シフトレジスタ５１１において、シフト方向切換え入力により、例えば、右シフト・スタートパルス入出力が選択されると１水平期間毎にシフトレジスタ５１１にクロック入力のエッジでスタートパルスのＨレベルが読込まれ次段の回路ブロック５０３ｂ，５０３ａの右シフト・スタートパルスとして出力されると共に、データ取込み用の制御信号がデータレジスタ回路５１２の第１段目から第６段目に出力される。データレジスタ５１２は１水平期間毎にシフトレジスタ５１１の制御信号により第１段目から第６段目の各段に６ビットの表示データを取込み、データレジスタ５１２の奇数段である第ｉ（ｉ＝１，３，５）段目に取込まれた表示データは第１切り替えスイッチ５１３の第（ｉ＋１）／２段目の２入力の一入力側に出力されると共に、データレジスタ５１２の偶数段である第（ｉ＋１）段目に取込まれた表示データは第１切り替えスイッチ５１３の第（ｉ＋１）／２段目の２入力の他入力側に出力される。尚、回路ブロック５０３ａで、例えば、奇数番目出力である出力Ｓｉに対応する表示データがデータレジスタ５１２の奇数段である第ｉ段目から取込まれ、偶数番目出力である出力Ｓ（ｉ＋１）に対応する表示データがデータレジスタ５１２の偶数段である第（ｉ＋１）段目から取込まれるとすると、回路ブロック５０３ｂでは、奇数番目出力である出力Ｓｉに対応する表示データがデータレジスタ５１２の偶数段である第（ｉ＋１）段目から取込まれ、偶数番目出力である出力Ｓ（ｉ＋１）に対応する表示データがデータレジスタ５１２の奇数段である第ｉ段目から取込まれる。第１切り替えスイッチ５１３は１水平期間毎に、第１段目の２入力の一入力側と他入力側とに供給された表示データが交互にラッチ５１４の第１段目と第５段目とに、第２段目の２入力の一入力側と他入力側とに供給された表示データが交互にラッチ５１４の第３段目と第４段目とに、および第３段目の２入力の一入力側と他入力側とに供給された表示データが交互にラッチ５１４の第２段目と第６段目とにそれぞれ出力される。ラッチ５１４は１水平期間毎に第ｋ（ｋ＝１，２，３）段目および第（ｋ＋３）段目に供給された表示データがラッチ入力のエッジでレベルシフタ５１５を介してＤ／Ａコンバータ５１６の内部のＮＲＯＭデコーダ５１６ＮおよびＰＲＯＭデコーダ５１６Ｐの第ｋ段目に一括出力される。Ｄ／Ａコンバータ５１６は内部のＮＲＯＭデコーダ５１６Ｎの第ｋ段目に供給された表示データに基づき６４階調うち１階調の負極性階調電圧が第２切り替えスイッチ４７の第１段目、第３段目および第２段目の２入力の一入力側にそれぞれ出力されると共に、内部のＰＲＯＭデコーダ５１６Ｐの第ｋ段目に供給された表示データに基づき６４階調のうち１階調の正極性階調電圧が第２切り替えスイッチ５１７の第２段目、第１段目および第３段目の２入力の他入力側にそれぞれ出力される。第２切り替えスイッチ５１７は１水平期間毎に第（ｉ＋１）／２（ｉ＝１，３，５）段目の２入力の一入力側に供給された負極性階調電圧と他入力側に供給された正極性階調電圧をボルテージフォロア出力回路５１８の奇数段である第ｉ段目と偶数段である第（ｉ＋１）段目に交互にそれぞれ出力する。ボルテージフォロア出力回路５１８は第１段目から第６段目の各段に供給された負極性階調電圧と正極性階調電圧を奇数段と偶数段とで極性が相異なるようにして１水平期間毎に交互に奇数データ線と偶数データ線とに出力する。
【００１９】
以下、ＰＲＯＭデコーダ５１６Ｐの１段分の例を図３を参照して説明する。図において、ＰＲＯＭデコーダ５１６Ｐの１段分は、Ｐチャネルエンハンスメント形トランジスタ３１ＰとＰチャネルデプレッション形トランジスタ３２Ｐ（常時オン状態）とを、例えば、表１に示す所定位置に３２行と２４列でマトリックス配置し、そのうちの半分の第１列目から第１２列目の３２行１２列配置を第１分割ＰＲＯＭデコーダ５１６ＰＡ、残りの半分の第１３列目から第２４列目の３２行１２列配置を第２分割ＰＲＯＭデコーダ５１６ＰＢとしている。各分割ＰＲＯＭデコーダ５１６ＰＡ，５１６ＰＢにおいて、各行はトランジスタ３１Ｐとトランジスタ３２Ｐ（常時オン状態）とがトランジスタ３１Ｐのドレイン及びトランジスタ３２Ｐのソース又はトランジスタ３１Ｐのソース及びトランジスタ３２Ｐのドレインで直列接続されたものを一対としてそれらが更に６対組み合わされトランジスタ直列回路３３ＰＡ，３３ＰＢを構成している。また各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列３４ＰＡａ，３４ＰＢａと、他方のゲートが列毎に共通接続されたゲート列３４ＰＡｂ，３４ＰＢｂとでゲート列対３４ＰＡ，３４ＰＢを構成している。各トランジスタ直列回路３３ＰＡ，３３ＰＢの一端側である第１列目，第２４列目のトランジスタ３１Ｐ又は３２Ｐのソースには図示しない階調電圧発生回路から６４階調の正極性階調電圧ＶＰ1 〜ＶＰ32，ＶＰ33 〜ＶＰ64がそれぞれ１階調づつ供給される。各ゲート列対３４ＰＡ，３４ＰＢにはレベルシフタ５１５から液晶表示パネルのデータ線に対応する６ビットの表示データＤＰ１，ＤＰ２，…，ＤＰ６がゲート列３４ＰＡａ，３４ＰＢａに正相ＤＰ１，ＤＰ２，…，ＤＰ６で供給され、ゲート列３４ＰＡｂ，３４ＰＢｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バーで供給される。各トランジスタ直列回路３３ＰＡ，３３ＰＢの他端側である第１２列目，第１３列目のトランジスタ３１Ｐ又は３２Ｐのドレインは共通接続され、第２切り替えスイッチ５１７に正極性階調電圧ＶＰ1 〜ＶＰ64のうち表示データに対応する１階調の階調電圧が出力される。
【００２０】
【表１】
0003551356.tif 000002
【００２１】
以上の構成のＰＲＯＭデコーダ５１６Ｐの１段の動作を説明する。各トランジスタ直列回路３３ＰＡ，３３ＰＢの一端側である第１列目，第２４列目のトランジスタ３１Ｐ又は３２Ｐのソースに６４階調の正極性階調電圧ＶＰ１  〜ＶＰ３２，ＶＰ３３〜ＶＰ６４が与えられる。この状態で各ゲート列対３４ＰＡ，３４ＰＢに”Ｈ（ハイレベル）”又は”Ｌ”の表２に示す所定のデータ信号ＤＰ１，ＤＰ２，…，ＤＰ６がゲート列３４ＰＡａ，３４ＰＢａに正相ＤＰ１，ＤＰ２，…，ＤＰ６で供給され、ゲート列３４ＰＡｂ，３４ＰＢｂに逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バーでそれぞれ供給されると各トランジスタ直列回路３３ＰＡ，３３ＰＢの内選択された１つのトランジスタ直列回路３３ＰＡ，３３ＰＢのトランジスタ３１Ｐ，３２Ｐがすべてオン状態（トランジスタ３２Ｐは常時オン状態）となり、そのトランジスタ直列回路３３ＰＡ，３３ＰＢに与えられている階調電圧が取り出される。尚、ＮＲＯＭデコーダ５１６Ｎの１段分の構成、動作についても、各極性および導電型が替わる以外は同様なため説明を省略する。
【００２２】
【表２】
0003551356.tif 000003
【００２３】
次に、図２に示す回路ブロック５０３ａ内のＤ／Ａコンバータ５１６のＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎの半導体チップ５０１上でのパターン配置は、図５に示すように、３段を一まとめにしたＰＲＯＭデコーダ５１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ５１６Ｎにチップ長尺方向（図面で右側）に隣接して配置されている。ＰＲＯＭデコーダ５１６ＰはＰ型半導体基板４１に配置されたＮウェル４２内に、３２行２４列のマトリックス配置されたトランジスタ３１Ｐ，３２ＰのソースおよびドレインとなるＰ型拡散層４３Ｐと、各段２４本のゲート列３４ＰＡａ，３４ＰＡｂ，３４ＰＢａ，３４ＰＢｂとなるゲート配線４４Ｐとを３段分含んで構成されている。ゲート配線４４Ｐは各段それぞれ、第ｉ（ｉ＝１，２，…，１２）列目と第（２５−ｉ）列目とのゲート列を共通接続している。第１段目の第１列目、第２段目の第２４列目および第３段目の第１列目のトランジスタ３１Ｐ又は３２ＰのソースとなるＰ型拡散層４３Ｐは行毎に金属配線４５ＰＡにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各正極性階調電圧ＶＰ１  〜ＶＰ３２がそれぞれ１階調づつ供給されるようになっている。第１段目の第２４列目、第２段目の第１列目および第３段目の第２４列目のトランジスタ３１Ｐ又は３２ＰのソースとなるＰ型拡散層４３Ｐは行毎に金属配線４５ＰＢにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各正極性階調電圧ＶＰ３３〜ＶＰ６４がそれぞれ１階調づつ供給されるようになっている。各第１２列目および第１３列目のトランジスタ３１Ｐ又は３２ＰのドレインとなるＰ型拡散層４３Ｐは列毎にポリシリコンおよび金属または金属からなる配線４６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ１  〜ＶＰ６４のうち表示データに対応する１階調の階調電圧が出力されるようになっている。ＮＲＯＭデコーダ５１６ＮはＮウェル４２にチップ長尺方向（図面で左側）に隣接してＰ型半導体基板４１内に、３２行２４列のマトリックス配置されたトランジスタ３１Ｎ，３２ＮのソースおよびドレインとなるＮ型拡散層４３Ｎと、各段２４本のゲート列３４ＮＡａ，３４ＮＡｂ，３４ＮＢａ，３４ＮＢｂとなるゲート配線４４Ｎとを３段分含んで構成されている。ゲート配線４４Ｎは各段それぞれ、第ｉ（ｉ＝１，２，…，１２）列目と第（２５−ｉ）列目とのゲート列を共通接続している。第１段目の第１列目、第２段目の第２４列目および第３段目の第１列目のトランジスタ３１Ｎ又は３２ＮのドレインとなるＮ型拡散層４３Ｎは行毎に金属配線４５ＮＡにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各負極性階調電圧ＶＮ１  〜ＶＮ３２がそれぞれ１階調づつ供給されるようになっている。第１段目の第２４列目、第２段目の第１列目および第３段目の第２４列目のトランジスタ３１Ｎ又は３２ＮのドレインとなるＮ型拡散層４３Ｎは行毎に金属配線４５ＮＢにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各負極性階調電圧ＶＮ３３〜ＶＮ６４がそれぞれ１階調づつ供給されるようになっている。各第１２列目および第１３列目のトランジスタ３１Ｎ又は３２ＮのソースとなるＮ型拡散層４３Ｎは列毎にポリシリコンおよび金属または金属からなる配線４６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ１  〜ＶＮ６４のうち表示データに対応する１階調の負極性階調電圧が出力されるようになっている。Ｐ型拡散層４３ＰとＮ型拡散層４３Ｎはチップ短尺方向に互いに半ピッチずらして配置にしている。回路ブロック５０３ｂの場合は、図５とは逆に３段を一まとめにしたＰＲＯＭデコーダ５１６Ｐが３段を一まとめにしたＮＲＯＭデコーダ５１６Ｎにチップ長尺方向（図面で左側）に隣接して図５と同様の構成で配置されている。尚、隣接する回路ブロック５０３ａと回路ブロック５０３ｂはＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎとがミラー配置されているため両者間でＰＲＯＭデコーダ５１６Ｐ同士の隣接配置とＮＲＯＭデコーダ５１６Ｎ同士の隣接配置が交互に生じるが、このＰＲＯＭデコーダ５１６Ｐ同士の隣接配置は回路ブロック５０３ａのＮウェル４２と回路ブロック５０３ｂのＮウェル４２とを１つに一体化して行っている。
【００２４】
以上のように、半導体チップ５０１上の内部回路５０２として６個の出力を有する回路ブロック５０３をチップ長尺方向に６４段配置し、各回路ブロック５０３単位にＰＲＯＭデコーダ５１６Ｐの３段をチップ長尺方向に隣接して一まとめにすると共に、ＮＲＯＭデコーダ５１６Ｎの３段をチップ長尺方向に隣接して一まとめにしＰＲＯＭデコーダ５１６Ｐにチップ長尺方向に隣接配置することにより、ＮＲＯＭデコーダ５１６ＮとＰＲＯＭデコーダ５１６Ｐとの隣接個所は各回路ブロック５０３内で１個所となり、また隣接する回路ブロック５０３間でＰＲＯＭデコーダ５１６ＰとＮＲＯＭデコーダ５１６Ｎとがミラー配置されているために回路ブロック５０３間にはＮＲＯＭデコーダ５１６ＮとＰＲＯＭデコーダ５１６Ｐとの隣接個所は発生せず、Ｎ型拡散層４３ＮとＮウェル４２との全離間距離が減少し、Ｄ／Ａコンバータ５１６のチップ長尺方向の寸法を小さくすることができる。従来の３８４本出力の半導体チップ５０１の場合、ＮＲＯＭデコーダ３１６ＮとＰＲＯＭデコーダ３１６Ｐとの隣接個所は３８３個所あり、Ｎ型拡散層１３ＮとＮウェル１２との全離間距離を３８３×５０μｍ≒１９ｍｍ必要とするのに対して、本実施例の半導体チップ５０１ではＮＲＯＭデコーダ５１６ＮとＰＲＯＭデコーダ５１６Ｐとの隣接個所は回路ブロック５０３内の１個所×６４＝６４個所で、Ｎ型拡散層４３ＮとＮウェル４２との全離間距離は６４×５０μｍ≒３ｍｍとなり、全離間距離は約８０％低減されることになる。また、従来の集積回路装置ではＰＲＯＭデコーダ３１６ＰおよびＮＲＯＭデコーダ３１６Ｎの各段のトランジスタを６４行と１２列のマトリックス配置としていたのを、本実施例の集積回路装置ではＰＲＯＭデコーダ５１６ＰおよびＮＲＯＭデコーダ５１６Ｎの各段のトランジスタを３２行と２４列のマトリックス配置とし、チップ長尺方向には、１２列から２４列とトランジスタの配置が２倍に増加する分の領域は上記のＮ型拡散層４３ＮとＮウェル４２との全離間距離の減少分でほぼ又は完全に吸収し、チップ短尺方向には、６４行から３２行とトランジスタの配置が半分に減少し、半導体チップ５０１の長尺方向の寸法をほぼ又は全く増加させずに短尺方向の寸法を縮小することができる。例えば、トランジスタ３１Ｐ，３２Ｐ，３１Ｎ，３２Ｎのチップ長尺方向のセルピッチを５μｍとすると従来の６４行×５μｍ＝３２０μｍから３２行×５μｍ＝１６０μｍと１６０μｍ縮小することができる。尚、ＲＯＭデコーダ５１６Ｐ，５１６Ｎの各段のチップ長尺方向の寸法は逆に２倍になるが、上述したように、ＮＲＯＭデコーダ５１６ＮとＰＲＯＭデコーダ５１６Ｐとの隣接個所の低減によりチップ長尺方向の寸法をほとんど増加させずに吸収することができる。従って、従来の半導体チップ１の短尺方向の寸法を例えば、１．５ｍｍとすると半導体チップ４１の短尺方向の寸法およびチップ面積を１０％程度縮小できる。
【００２５】
尚、上記実施例において、図３に示すＰＲＯＭデコーダは、ゲート列を２倍に展開したとき第１２列目のゲート列３４ＰＡｂおよび第１４列のゲート列３４ＰＢａは表１に示すようにすべてデプレッション形トランジスタ３２Ｐであるためこれらのゲート列３４ＰＡｂ，３４ＰＢａにはデータ信号を入力する必要がないためこれらのゲート列３４ＰＡｂ，３４ＰＢａを省略することができ、図４に示すように第１および第２分割ＰＲＯＭデコーダ６１６ＰＡ，６１６ＰＢは、行毎にエンハンスメント形トランジスタ３１Ｐとデプレッション形トランジスタ３２Ｐとの２個を１対とする５対と単独のエンハンスメント形トランジスタ３１Ｐとをソースとドレインとで接続した３２個のトランジスタ直列回路５３ＰＡ，５３ＰＢを有し、各対の一方のトランジスタ３１Ｐ，３２Ｐのゲートが列毎に共通接続された一方のゲート列３４ＰＡａ，３４ＰＢａと各対の他方のトランジスタ３１Ｐ，３２Ｐのゲートが列毎に共通接続された他方のゲート列３４ＰＡｂ，３４ＰＢｂとからなるゲート列対３４ＰＡ，３４ＰＢと、単独のエンハンスメント形トランジスタ３１Ｐのゲートが列に共通接続された単独のゲート列５４ＰＡａ，５４ＰＢｂとを有し、各トランジスタ直列回路５３ＰＡ，５３ＰＢの一端は正極性階調電圧ＶＰ１  〜ＶＰ３２，ＶＰ３３〜ＶＰ６４が接続され、各トランジスタ直列回路５３ＰＡ，５３ＰＢの各他端は共通接続されて後段回路に接続されると共に、一方のゲート列３４ＰＡａ，３４ＰＢａおよび第１分割ＰＲＯＭデコーダ６１６ＰＡの単独のゲート列５３ＰＡａが表示データの正相ＤＰ１，ＤＰ２，…，ＤＰ６に接続され他方のゲート列３４ＰＡｂ，３４ＰＢｂおよび第２分割ＰＲＯＭデコーダ６１６ＰＢｂの単独のゲート列５４ＰＢｂが表示データの逆相ＤＰ１バー，ＤＰ２バー，…，ＤＰ６バーに接続される構成となり、トランジスタ２列分の幅を小さくすることができ、図３のＰＲＯＭデコーダ５１６ＰよりさらにＰＲＯＭデコーダのチップ長尺方向の寸法を縮小できる。ＮＲＯＭデコーダ５１６Ｎについても同様にゲート列２列分を減らすことができるが説明を省略する。
【００２６】
また、上記実施例では、一導電型としてＰ型、他導電型としてＮ型、一極性として正極性、および他極性として負極性で説明したが、一導電型としてＮ型、他導電型としてＰ型、一極性として負極性、および他極性として正極性であってもよい。
また、上記実施例では、奇数段目の回路ブロックと偶数段目の回路ブロックとでＰＲＯＭデコーダとＮＲＯＭデコーダとの配置をミラー配置として説明したが、同一配置でもよい。この場合、上記実施例のように回路ブロックの出力数が６個と少なく、回路ブロックが６４段と多いと回路ブロック間のＰＲＯＭデコーダとＮＲＯＭデコーダとの隣接個所が増加するので、例えば、回路ブロックの出力数が９６出力と多く、回路ブロックが４段と少ない場合に適用するとよい。
また、上記実施例では、１個の階調電圧発生回路で正極性階調電圧および負極性階調電圧を供給するために正極性階調電圧を供給する金属配線がＮＲＯＭデコーダ上を介して、また負極性階調電圧を供給する金属配線がＰＲＯＭデコーダ上を介して配置されているが、回路ブロック内のＰＲＯＭデコーダとＮＲＯＭデコーダ間、又は、回路ブロック間に階調電圧発生回路を配置して正極性階調電圧を供給する金属配線はＮＲＯＭデコーダ上を介さずに、負極性階調電圧を供給する金属配線はＰＲＯＭデコーダ上を介さずに配置することもできる。この場合、上記実施例のように回路ブロックの出力数が６個と少なく、回路ブロックが６４段と多いと階調電圧発生回路の個数が増加するので、例えば、回路ブロックの出力数が９６出力と多く、回路ブロックが４段と少ない場合に適用するとよい。この場合、ＰＲＯＭデコーダのＰ型拡散層とＮＲＯＭデコーダのＮ型拡散層との配置関係は規制されることなく、チップ短尺方向のトランジスタのセルピッチも金属配線により規制されることがなくなる。
【００２７】
【発明の効果】
本発明によれば、半導体チップ上の内部回路としてＬ個の出力を有する回路ブロックをチップ長尺方向にＭ段配置し、各回路ブロック単位に一導電型ＲＯＭデコーダの（Ｌ／２）段をチップ長尺方向に隣接して一まとめにすると共に、他導電型ＲＯＭデコーダの（Ｌ／２）段をチップ長尺方向に隣接して一まとめにし一導電型ＲＯＭデコーダにチップ長尺方向に隣接配置したうえで、各ＲＯＭデコーダのゲート列を横方向に２倍に展開することにより、ゲート列を横方向に２倍に展開した分の寸法を一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダの隣接個所が減少した分で吸収して半導体チップの長尺方向の寸法をほとんどまたは全く増加させずにＲＯＭデコーダの行数を半減することができ、半導体チップの短尺方向の寸法を縮小し、かつチップ面積も縮小した集積回路装置およびそれを用いた液晶表示装置を提供することができる。また、ＲＯＭデコーダのゲート列を横方向に展開することによりデプレッション形トランジスタのみで構成されるゲート列を省略することにより、さらに、ＲＯＭデコーダのゲート列を横方向に展開した分の寸法を一導電型ＲＯＭデコーダと他導電型ＲＯＭデコーダの隣接個所が減少した分で吸収しやすくなる。
【図面の簡単な説明】
【図１】本発明の１実施例である集積回路装置としての半導体チップの概略平面図。
【図２】図１の半導体チップに配置された回路ブロックの概略構成図。
【図３】図２の回路ブロックのＤ／Ａコンバータに含まれる１実施例のＰＲＯＭデコーダの回路図。
【図４】図２の回路ブロックのＤ／Ａコンバータに含まれる他の実施例のＰＲＯＭデコーダの回路図。
【図５】図２の回路ブロックのＤ／Ａコンバータに含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図６】従来の集積回路装置としての半導体チップの概略平面図。
【図７】図６の半導体チップに配置された回路ブロックの概略構成図。
【図８】図７の回路ブロックのＤ／Ａコンバータに含まれるＰＲＯＭデコーダの回路図。
【図９】図７の回路ブロックのＤ／Ａコンバータに含まれるＮＲＯＭデコーダの回路図。
【図１０】図７の回路ブロックのＤ／Ａコンバータに含まれるＰＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図１１】液晶表示モジュールの概略構造図。
【図１２】図１１の液晶表示モジュールの水平ドライバの概略構成を示すブロック図。
【符号の説明】
３１Ｐ  Ｐチャネルエンハンスメント形トランジスタ
３１Ｎ  Ｎチャネルエンハンスメント形トランジスタ
３２Ｐ  Ｐチャネルデプレッション形トランジスタ
３２Ｎ  Ｎチャネルデプレッション形トランジスタ
３３ＰＡ，３３ＰＢ、５３ＰＡ，５３ＰＢ  トランジスタ直列回路
３４ＰＡ，３４ＰＢ  ゲート列対
３４ＰＡａ，３４ＰＡｂ，３４ＰＢａ，３４ＰＢｂ，５４ＰＡａ，５４ＰＢｂゲート列
４１  半導体基板
４２  Ｎウェル
４３Ｎ  Ｎ型拡散層
４３Ｐ  Ｐ型拡散層
５０１  半導体チップ
５０２  内部回路
５０３  回路ブロック
５１１  シフトレジスタ
５１２  データレジスタ
５１３  第１切り替えスイッチ
５１４  ラッチ
５１５  レベルシフタ
５１６  Ｄ／Ａコンバータ
５１６Ｐ  ＰＲＯＭデコーダ
５１６Ｎ  ＮＲＯＭデコーダ
５１６ＰＡ，５１６ＮＡ，６１６ＰＡ，６１６ＮＡ  第１分割ＲＯＭデコーダ
５１６ＰＢ，５１６ＮＢ，６１６ＰＢ，６１６ＮＢ  第２分割ＲＯＭデコーダ
５１７  第２切り替えスイッチ
５１８  ボルテージフォロア出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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