【事件の表示】
　平成　９年特許願第２２２４１６号「マルチメディア信号プロセッサの単一命令多重データ処理」拒絶査定不服審判事件〔平成１０年　５月２２日出願公開、特開平１０−１３４０３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　１．手続の経緯と、本願発明
　本願は、パリ条約による優先権主張（１９９６年８月１９日、米国）を伴う、平成９年８月１９日の出願であって、平成１７年６月１３日付けで拒絶理由通知がなされ、同年１２月２０日付けで手続補正がなされたが、平成１８年２月１４日付けで拒絶査定がなされ、これに対し、同年５月３０日に審判請求がなされるとともに、同年６月２６日付けで手続補正がなされ、同年８月２８日付けで前置報告がなされ、平成２０年９月９日付けで審尋がなされたものであり、その特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年６月２６日付けで手続補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める （なお、当該手続補正は、願書に最初に添付された明細書及び図面に記載された事項の範囲内で行われたものであるから特許法第１７条の２第３項の規定に適合し、また、審判請求人が審判請求理由の中で主張するとおり、明りょうでない記載の釈明（特許法第１７条の２第４項第４号）を目的とするものであるから、特許法第１７条の２第４項の規定にも適合するものと認める）。
　
「ベクトルレジスタを含むレジスタファイルと、
　命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記命令を実行する間に、処理されるデータエレメントに対するサイズを識別するデコーダと、
　前記ベクトルレジスタに接続された処理回路とから構成され、
　前記処理回路は前記命令の実行時に、前記選択されたベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルプロセッサ。」
　
　２．引用発明
　これに対し、原査定の拒絶の理由に引用された、本願の優先日（１９９６年８月１９日）よりも前である平成２年１２月５日に頒布された「特開平２−２９４８７３号公報 」（以下、「引用文献」という。）には、図面とともに以下の（ア）〜（キ）の事項が記載されている（なお、下線部は便宜的に当審において付与したもの。以下同じ。）。
　
　（ア）「発明の構成
　本発明によれば、ｎビット幅（ｎは自然数）のデータ形式のベクトルデータと、ｍ×ｎビット幅（ｍは２以上の自然数）のデータ形式のベクトルデータとを処理可能なベクトルデータ処理方式であって、１ワード当りｍ×ｎビットのデータを夫々格納可能な
Ｍ個（Ｍは２以上の自然数）のベクトルレジスタ
命令
前記ベクトルレジスタの各々の各１ワードにベクトルデータの１エレメントを夫々格納し
命令
前記ベクトルレジスタの各々の各１ワードにベクトルデータのｍエレメントを夫々格納し
　
　（イ）「まず、第１の実施例としてｎ＝４，ｍ＝２，Ｍ＝２のときの符号無し２進固定小数データの
加算器
　但し、
切換信号Ｓは“１”のとき、４ビット幅のデータを演算オペランドとして処理することを指示し、０のとき、８ビット幅のデータを演算オペランドとして処理することを指示する
　ベクトルレジスタ１０，１１はそれぞれ入力されたＸ１，Ｘ２をベクトルレジスタライト制御信号の指示に従って格納するとともに、ベクトルレジスタリード制御信号の指示に従ってそれぞれ１ワードずつ出力する。尚、これ等ベクトルレジスタライト制御信号及びベクトルレジスタリード制御信号については、一般にベクトルレジスタを使用する場合、付随して使用されるものとして、ここでは図中への記載及び説明を略す。」（第２頁左下欄第１９行〜第２頁右下欄第１９行）
　
　（ウ）「
切換信号入力レジスタ１５は切換信号Ｓを入力として格納
　ここで、レジスタ１２，１３に格納されたデータをそれぞれＡ１＝（ａ１１，・・・，ａ１８）、Ａ２＝（ａ２１，・・・，ａ２８）とする。演算オペランド入力レジスタ１２に格納されたデータのうち、上位の４ビット（ａ１１，・・・，ａ１４）はデータバス１０２を通して加算器４に出力され、下位４ビット（ａ１５・・・ａ１８）はデータパス１０３を通して加算器３に出力される。また、演算オペランドレジスタ１３に格納されたデータのうち上位の４ビット（ａ２１・・・，ａ２４）はデータパス１０４を通して加算器４に出力され、下位４ビット（ａ２５，・・・，ａ２８）はデータパス１０５を通して加算器３に出力される。加算器３はデータパス１０３を通して（ａ１５，・・・，ａ１８）をデータパス１０５を通して（ａ２５，・・・，ａ２８）を夫々受けると、２つの４ビットデータの加算を実行し、加算結果５ビットのうち最上位の１ビットをデータパス１０６を通して出力し、その他の４ビットをデータバス１０７を通して出力する。」（第２頁右下欄末行〜第３頁右上欄第４行）
　
　（エ）「論理積回路５はデータパス１１２を通して切換信号Ｓの否定信号を入力するとともに、データパス１０６を通して加算器３の出力のうちの最上位１ビットを入力し、これ等２つの入力が共に“１”であるときのみ“１“を出力する。
従って、切換信号Ｓ＝１で、４ビットデータの処理であることを示している場合には、加算器３から加算器４への桁上りは“０”に抑えられる
　加算器４はデータパス１０２を通して（ａ１１，・・・，ａ１４）を、データパス１０４を通して（ａ２１，・・・，ａ２４）を夫々受けると共に、データパス１１７を通して論理積回路５の出力を受けこれ等３つの入力データの加算を実行した後、加算結果５ビットのうちの最上位１ビットをデータパス１０８を通して出力するとともに、残りの４ビットをデータパスｌ０９を通して出力する。」（第３頁右上欄第５行〜同欄末行）
　
　（オ）「結果出力レジスタ１４はデータパス１０９を通して演算器４の出力の下位４ビットを、データパス１０７を通して演算器３の出力の下位４ビットを夫々受けて格納した後、ベクトルデータ処理装置１の１出力Ｂ＝（ｂ１，・・・，ｂ８）として送出する。
　切換信号出力レジスタ１６はデータパス１１１を通して切換信号Ｓを入力格納した後、データパス１１４を通してベクトルデータ処理装置１の一出力Ｔとして送出する。オーバフロー格納レジスタ１７はデータパス１０８を通して加算器４の出力データの最上位１ビットを入力格納した後、データパス１１５を通してベクトルデータ処理装置１の１出力Ｅ１として送出する。
　論理積回路６はデータパス１１１を通して切換信号Ｓを受けるとともにデータパス１０６を通して加算器３の出力データの最上位１ビットを受け、これ等２つの入力が共に１であるときのみ１を出力する。
　従って、切換信号Ｓ＝０で、演算オペランドが８ビット幅のデータであることを示す場合には、論理積回路６の出力は必ず“０”となる。オーバーフロー格納レジスタ１８はデータパス１１３を通して論理積回路６の出力を受けるとともに格納し、データパス１１６を通してベクトルデータ処理装置１の１出力Ｅ２として送出する。」（第３頁左下欄第１行〜第３頁右下欄第５行）
　
　（カ）「以上説明した構成及び動作により、ベクトルデータ処理装置１は
演算オペランドが８ビット幅の時には
８ビットの演算結果データ
　
演算オペランドが４ビット幅の時には
加算と
加算とを
それぞれの演算結果
　
　（キ）「この様に、１ワードにＮ（Ｎ＝ｎ×ｍで　ｎは自然数、ｍは２以上の整数）ビットデータを格納することができるベクトルレジスタを有するベクトルデータ処理装置において、
Ｎビット幅のデータを演算オペランドとする時
ベクトルレジスタ１ワードに１個のＮビットデータを格納し
１個の演算
ｎビット幅のデータを演算オペランドとする時
ベクトルレジスタ１ワードにｍ個のｎビットデータを格納し
ｍ個の演算
　また、ｎビット幅のデータを演算オペランドとする演算を実行する時には、
１度にｍ個の演算
　
　上記（ア）、（キ）の記載から、引用文献のベクトルデータ処理装置はＭ個のベクトルレジスタを有し、各々のベクトルレジスタは１個のＮビット幅の演算オペランド又はｍ個のｎビット幅の演算オペランドを格納するものと解される。
　上記（イ）、（ウ）の記載から、引用文献の切替信号入力レジスタ１５は、命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Ｓを保持するものと解される。
　上記（イ）〜（キ）の記載から、ベクトルレジスタに格納されている演算オペランドのビット幅がＮビット（Ｎ＝８）である場合には演算回路は１個の演算を実行し、ベクトルレジスタに格納されている演算オペランドのビット幅がｎビット（ｎ＝４）である場合には、演算回路はｍ個（ｍ＝２）の演算を並列に実行するようになっており、このように並列して実行される演算の個数（１個又はｍ個）は、引用文献においては、ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定されているものと解される。
　
　したがって、引用文献には次の発明（以下、「引用発明」という。）が記載されていると認められる。  
　
　Ｍ個のベクトルレジスタであって、個々のベクトルレジスタはそれぞれ１個のＮビット幅の演算オペランド又はｍ個のｎビット幅の演算オペランドを格納するものであるようなＭ個のベクトルレジスタと、
　命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Ｓを保持する切替信号入力レジスタ１５と、
　前記ベクトルレジスタに接続された演算回路とから構成され、
　前記演算回路は前記命令の実行時に、前記ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルデータ処理装置。
　
　３．対比
　ここで、本願発明と引用発明とを比較する。
　引用発明の「それぞれ１個のＮビット幅の演算オペランド又はｍ個のｎビット幅の演算オペランドを格納」する「個々のベクトルレジスタ」を上位概念化して把握すると、本願発明の「ベクトルレジスタ」に相当する。
　複数のレジスタの集合を「レジスタファイル」という名称で呼ぶことは、当該技術分野において慣用的に用いられる用語法であるから、引用発明の「Ｍ個のベクトルレジスタ」が、本願発明の「ベクトルレジスタを含むレジスタファイル」に相当する。
　引用発明の「命令」が、本願発明の「命令」に相当する。
　引用発明の「処理される演算オペランドのビット幅」が、本願発明の「処理されるデータエレメントに対するサイズ」に相当する。したがって、引用発明の「命令を実行する間に、処理される演算オペランドのビット幅を指示する切替信号Ｓを保持する切替信号入力レジスタ１５」と、本願発明の「命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記命令を実行する間に、処理されるデータエレメントに対するサイズを識別するデコーダ」は、ともに、「命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構」である点において共通する。
　引用発明の「前記ベクトルレジスタに接続された演算回路」が、本願発明の「前記ベクトルレジスタに接続された処理回路」に相当する。
　引用発明の「前記演算回路は前記命令の実行時に、前記ベクトルレジスタに格納されている演算オペランドのビット幅に対応して決定される同時に並列して行われる演算の数に応じて並列演算を行う」と、本願発明の「前記処理回路は前記命令の実行時に、前記選択されたベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行う」は、ともに、「前記処理回路は前記命令の実行時に、前記ベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行う」である点において共通する。
　引用発明の「ベクトルデータ処理装置」が、本願発明の「ベクトルプロセッサ」に相当する。
　
　よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。
　
　（一致点）
　ベクトルレジスタを含むレジスタファイルと、
　命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構と、
　前記ベクトルレジスタに接続された処理回路とから構成され、
　前記処理回路は前記命令の実行時に、前記ベクトルレジスタのデータエレメントのサイズにより制御される同時に並列して行われる演算の数に応じて並列演算を行うことを特徴とするベクトルプロセッサ。
　
　（相違点１）
　前記「命令を実行する間に、処理されるデータエレメントに対するサイズを特定する機構」が、本願発明では「命令デコーダ」であるのに対し、引用発明では「処理される演算オペランドのビット幅を指示する切替信号Ｓを保持する切替信号入力レジスタ１５」である点。
　
　（相違点２）
　本願発明では、「命令デコーダ」が、命令を復号化する間に、前記レジスタファイルから選択されたベクトルレジスタを識別し、前記選択されたベクトルレジスタのデータエレメントのサイズにより演算の数が制御されるのに対し、引用発明ではベクトルレジスタに格納されている演算オペランドのビット幅に対応して演算の数が決定されているものの、選択されたベクトルレジスタを命令デコーダが識別する機構が存在しない点。
　
　４．当審の判断
　上記相違点１、２について検討する。
　例えば本願の優先日前に頒布された特開平２−１９５４３１号公報に、
「
マクロ命令を命令デコーダ１０で解読し
命令
オペランドのサイズ情報
命令デコーダ１０からのオペランドのサイズに応ずる情報
「第２図に示されるように直接
命令デコーダ１３の出力
命令
オペランドサイズ情報をデコードして
制御情報
生成
命令デコーダ
と記載され（第１図、第２図の記載もあわせて参照されたい）、本願の優先日前に頒布された特開平６−２４２９４５号公報に、
「【０００３】図１１に、従来のデータ処理装置の構成図を示す。
　（中略）
　【０００６】命令デコードユニットＩＤＵは、内部に
命令デコーダ
命令を解読
オペランドデータのサイズopsize
と記載されているように、命令を命令デコーダでデコードすることによってオペランドのサイズ情報を識別する手法は周知技術であり、また、例えば本願の優先日前に頒布された特開昭６３−１８６３７１号公報に、
「第２図において、
ベクトルレジスタ
「命令語レジスタ２には処理装置で実行される命令語が順次格納される。
デコーダ３は命令語レジスタ２の内容を解読するものであり
演算に使用されるベクトルデータを供給しているベクトルレジスタの番号
を出力する
と記載されているように、命令を命令デコーダでデコードすることによって、選択されたベクトルレジスタを識別し、選択されたベクトルレジスタを使用することも周知技術であるから、これらの周知技術に基づいて、引用発明において、演算オペランドのビット幅を指示する切替信号Ｓを発生させるとともに、演算に使用するベクトルレジスタとして選択されたレジスタを識別するために、引用発明の命令をデコードする命令デコーダを設けることは、当業者が容易に想到し得た事項に過ぎない。
　したがって、上記相違点１、上記相違点２はいずれも格別のものではない。
　そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 
　
　５．むすび
　以上のとおり、本願発明は、引用文献に記載された引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。