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　平成１１年特許願第３４９３８８号「不揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成１３年　６月２２日出願公開、特開２００１−１６７５８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年１２月８日の出願であって、平成１８年９月２７日付けで拒絶査定がなされ、これに対し、同年１１月２日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし５に係る発明は、平成１８年７月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】　電気的書き換え可能な不揮発性半導体メモリ装置であって、
　１メモリチップ内に、それぞれ書き込みのシーケンス制御を行う制御回路を有する複数のメモリ回路がデータバスを共有して搭載され、且つ
　前記各メモリ回路毎に活性、非活性を制御するイネーブル端子が設けられ、
　前記イネーブル端子に対応して、各メモリ回路毎に前記メモリチップの外部にレディ／ビジー信号を出力するレディ／ビジー信号端子が設けられている
ことを特徴とする不揮発性半導体メモリ装置。」
　
３．刊行物に記載された発明
　刊行物１：特開平７−２８１９５２号公報
（１）原査定の拒絶の理由に引用された特開平７−２８１９５２号公報（平成７年１０月２７日出願公開。以下、「刊行物１」という。）には、図１、図３とともに以下の事項が記載されている。
　
「【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭなどの不揮発性半導体記憶装置の構造に関するものである。
【０００２】
【従来の技術】複数のメモリＩＣを実装して利用する使い方では、各メモリＩＣは消去、書き込み、読み出しの１機能のみ動作可能であっても、システム全体では、複数の機能が同時に動作可能である。同時に動作させるのは、消去及び書き込み動作が読み出し動作に比べ５桁〜２桁も遅いためである。同時に動作させることにより見かけ上速く動作しているように扱うことができる。ところが、メモリＩＣが大容量化するに従い実装メモリＩＣ数が減り上記の使い方が行いにくくなった。
【０００３】従来の不揮発性半導体記憶装置の構成について図３を参照しながら説明する。図３は、従来の不揮発性半導体記憶装置の構成を示すブロック図である。
【０００４】図３において、１はＩＣ（不揮発性半導体記憶装置）の外わく、２は外部から入力される制御信号、３は同じくデータ、４は同じくアドレス、５は同じく電源である。また、６は命令解析及びステータスデータ生成部であり、ＩＣ全体の制御を行う。７は消去制御部、８は書き込み制御部である。７ａは消去制御部７が動作中であることを命令解析及びステータスデータ生成部６へ伝えるステータス信号、８ａは書き込み制御部８が動作中であることを命令解析及びステータスデータ生成部６へ伝えるステータス信号である。
【０００５】また、図３において、９（９ａ〜９ｈ）は命令解析及びステータスデータ生成部６からのアドレス信号、データ信号、制御信号を運ぶバス、９ｉはバス９と消去制御部７をつなぐバス、９ｊはバス９と書き込み制御部８をつなぐバスである。さらに、１０ａ〜１０ｈはメモリブロックであり、内部はロウデコーダ、カラムデコーダ、センスアンプ及びメモリセルアレイから成る。」
　
「【００１８】この発明の請求項２に係る不揮発性半導体記憶装置は、前記消去書き込み読み出し制御部と前記メモリブロックを接続する信号線に挿入され、前記メモリブロックの動作状態を保持するラッチ回路をさらに備えたものである。」
　
「【００２３】
【実施例】
実施例１．以下、この発明の一実施例の構成について図１を参照しながら説明する。図１は、この発明の実施例１の構成を示すブロック図である。以下、従来例と異なる箇所のみを説明する。各図中、同一符号は同一又は相当部分を示す。
【００２４】図１において、７ｂは消去制御部７がバス９（９ａ〜９ｈ、９ｉ）を使う前に命令解析及びステータスデータ生成部６へ送るリクエスト信号、７ｃは命令解析及びステータスデータ生成部６がリクエスト信号７ｂを受け、バス９（９ａ〜９ｈ、９ｉ）の使用可を消去制御部７へ伝えるアクノリッジ信号である。また、８ｂは書き込み制御部８がバス９（９ａ〜９ｈ、９ｊ）を使う前に命令解析及びステータスデータ生成部６へ送るリクエスト信号、８ｃは命令解析及びステータスデータ生成部６がリクエスト信号８ｂを受けバス９（９ａ〜９ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノリッジ信号である。
【００２５】また、図１において、１１ａ〜１１ｈはラッチ回路であり、バス９ａ〜９ｈからのアドレス・データ・制御の信号を一時記憶し、メモリブロック１０ａ〜１０ｈへ送り、一度ラッチしたデータは命令解析及びステータスデータ生成部６からの制御で変更しない限り変更されない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１ｈとメモリブロック１０ａ〜１０ｈをつなぐバスである。
【００２６】つぎに、この実施例１の動作について説明する。まず、読み出し動作について説明する。
【００２７】制御信号２及びアドレス４からなる読み出し信号が外部から命令解析及びステータスデータ生成部６へ与えられると、命令解析及びステータスデータ生成部６は消去動作中または書き込み動作中のメモリブロックにあたるか確認する。動作中ならエラーのステータスを返し、非動作中なら、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を送り、メモリブロック中のメモリセルからデータを読み出す。
【００２８】そして、メモリブロック１０、バス１２、ラッチ回路１１、バス９、命令解析及びステータスデータ生成部６と順にデータを送り、読み出したデータを外部へ送り読み出しが完了する。なお、動作中のメモリブロックにあたるかの確認は、ラッチ回路１１ａ〜１１ｈまで信号を送ったとき、動作中であることを示すビジィ信号が命令解析及びステータスデータ生成部６へ帰ることにより行える。
【００２９】次に、書き込み動作について説明する。
【００３０】制御信号２、データ３、アドレス４からなる書き込み信号及び書き込みデータが外部から命令解析及びステータスデータ生成部６へ与えられると、命令解析及びステータスデータ生成部６は動作するメモリブロックが消去中（動作中）でないかを確認後、命令解析及びステータスデータ生成部６はバス９ｊを通じて書き込み制御部８へ動作開始信号を送る。
【００３１】書き込み制御部８は、リクエスト信号８ｂにより命令解析及びステータスデータ生成部６へバス９の利用申請を出し、アクノリッジ信号８ｃとして利用許可が返ってくると、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、書き込み動作に入る。
【００３２】書き込みは、一定時間メモリセルへ電圧を与え続ける必要があるのでラッチ回路１１の働きにより、メモリブロック１０をホールド状態にして、バス９の使用を一時停止して、リクエスト信号８ｂをオフにして、命令解析及びステータスデータ生成部６へバス９のあけ渡しを伝える。
【００３３】書き込み制御部８は内部のタイマーにより時間を待ち、その後再びリクエスト信号８ｂをオンにして、アクノリッジ信号８ｃが帰るのを待つ。アクノリッジ信号８ｃでバス９の使用許可が返ってくると、ライトベリファイの動作をメモリセルに行わせるために、バス９、ラッチ回路１１、バス１２、メモリブロック１０と順に信号を伝え、ライトを停止し、ライトベリファイの動作に入る。ベリファイ可（ＯＫ）の場合は、ステータス信号８ａでライト完了を命令解析及びステータスデータ生成部６へ伝え、書き込み制御部８は動作を停止し、ライト完了となる。ベリファイ不可（ＮＧ）の場合は、再びメモリセルを書き込み状態にし、ライトベリファイを行う。この動作を規定回数実施し、不可（ＮＧ）の場合は、命令解析及びステータスデータ生成部６から外部へライトエラーのステータスを返す。」
　
「【００３９】このようにして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。もちろん連続的に読み出しを行っていると、リクエスト信号７ｂ、アクノリッジ信号７ｃの割り込みが時々、間に入るため、部分的に、アクセスタイムが伸びることになる。これは一般に、メモリアクセスにウエイトが入る、ビジィが長い、アクノリッジを返すのが遅いということだけなので、システムの運用上問題はない。」
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　
「ＥＥＰＲＯＭであって、
　ＩＣの外わく１内に、メモリブロック１０ａ〜１０ｈとバス９を備え、
　動作中のメモリブロックにあたるかの確認を、ラッチ回路１１ａ〜１１ｈまで信号を送ったとき、動作中であることを示すビジィ信号が命令解析及びステータスデータ生成部６へ帰ることにより行うＥＥＰＲＯＭ」
　
　刊行物２：特開平５−１３５５８４号公報
（２）原査定の拒絶の理由に引用された特開平５−１３５５８４号公報（平成５年６月１日出願公開。以下、「刊行物２」という。）には、図８ないし図１０とともに以下の事項が記載されている。
　
「【０００３】従来の論理ブロックを中心とする論理ＬＳＩに複数のメモリブロックを実装した半導体記憶装置の一例について図８を用いて説明する。
【０００４】以下では、４個の１Ｋワード×４ビットのメモリブロックを用いて構成した４Ｋワード×４ビット構成のメモリブロックを例にあげて説明する。図８において、１は半導体基板（以下、チップという）、６ａ，６ｂ，６ｃ，６ｄはチップ１に形成された論理ブロック、１１ａ，１１ｂ，１１ｃ，１１ｄはチップ１に形成されたメモリブロック、１２はチップ１に形成されたデコーダブロックである。そして、このメモリブロック１１ａ〜１１ｄは配線により相互接続されている。また、論理ブロック６ａ，６ｄはメモリブロック１１ａ〜１１ｄと接続されている。
【０００５】次に、チップ１内におけるメモリブロック１１ａ〜１１ｄとデコーダブロック１２間の接続を図９に示す。図９において図８と同一符号のものは同一または相当部分を示し、メモリブロック１１ａ，１１ｂ，１１ｃ，１１ｄは１Ｋワード×４ビットの構成であり、ＶDD，ＶSSは電源ライン、Ｒ／Ｗは書き込み制御ライン、Ａ0 〜Ａ11はアドレスライン、ＣＥはチップイネーブル端子、ＱＤ0 〜ＱＤ3 は入出力データラインを示す。電源ラインＶDD，ＶSS、書き込み制御ラインＲ／Ｗ、アドレスラインＡ0 〜Ａ9 及び入出力データラインＱＤ0 〜ＱＤ3 のそれぞれの配線は各々共通に接続されている。そして、その他のアドレスラインＡ10、Ａ11及びチップイネーブル端子ＣＥはデコーダブロック１２の各々の入力端子に接続され、このデコーダブロック１２の出力端子ＣＥ0 〜ＣＥ3 は各々メモリブロック１１ａ〜１１ｄのチップイネーブル端子ＣＥ端子に配線で個別に接続されている。そして、メモリブロック１１ａ〜１１ｄのチップイネーブル端子ＣＥにはメモリブロック等を拡張する場合に使用する信号が入力され、チップイネーブル端子ＣＥを“Ｈ”にすると、メモリブロック１１ａ〜１１ｄを選択してデータを読み書きすることが可能となる。また、チップイネーブル端子ＣＥを“Ｌ”にすると、メモリブロック１１ａ〜１１ｄは非選択となり、データの読み書きが禁止される。
【０００６】次に、図１０に従来のメモリブロック１１ａ〜１１ｄの内部構造を示す。図１０において、１１は従来メモリブロック１１ａ〜１１ｄの任意のメモリブロックを示し、１１ｅ，１１ｆはアドレスバッファ、１１ｇは行デコーダ、１１ｈは列デコーダ、１１ｉはマルチプレクサ、１１ｊは入力回路、１１ｋは出力回路、１１ｌはメモリセルアレイ、１１ｍは内部書き込み可能信号ライン、１１ｎは内部読込可能信号ラインを示す。
【０００７】次に動作について説明する。図１１にデコーダブロック１２の論理回路図を示す。メモリブロック１１ａ〜１１ｄをすべて非選択にする場合は、チップイネーブル端子ＣＥを“Ｌ”にする。図１１のアンド回路の出力はすべて“Ｌ”となり、デコーダブロック１２の出力端子ＣＥ0 〜ＣＥ3 はすべて“Ｌ”となる。従って、図９に示したメモリブロック１１ａ〜１１ｄはすべて非選択となる。また、メモリブロック１１ａ〜１１ｄのいずれかを選択する場合には、チップイネーブル端子ＣＥを“Ｈ”にする。この場合、アドレスラインＡ10，Ａ11を通じて入力される２進データに応じて、デコーダブロック１２の出力端子ＣＥ0 〜ＣＥ3 のいずれか一つが“Ｈ”となり他の３つは“Ｌ”となる。つまり、アドレスラインＡ10，Ａ11よりデコーダブロック１２に“Ｌ”，“Ｌ”が入力した場合、出力端子ＣＥ0 は“Ｈ”となり、アドレスラインＡ10，Ａ11よりデコーダブロック１２に“Ｌ”，“Ｈ”が入力した場合、出力端子ＣＥ2 は“Ｈ”となり、アドレスラインＡ10，Ａ11よりデコーダブロック１２に“Ｈ”，“Ｌ”が入力した場合、出力端子ＣＥ1 は“Ｈ”となり、アドレスラインＡ10，Ａ11よりデコーダブロック１２に“Ｈ”，“Ｈ”が入力した場合、出力端子ＣＥ3 が“Ｈ”になる。この結果、４個のメモリブロック１１ａ〜１１ｄのうち１個のブロックのみが選択されて書き込み読み出し可能となり、他の３つのブロックは非選択となる。ここで、各メモリブロック１１ａ〜１１ｄに接続した入出力データラインＱＤ0 〜ＱＤ3 は各々共通に接続しているが、メモリブロック間で干渉はしない。従って、１Ｋワード×４ビットのメモリブロック１１ａ〜１１ｄを４個使用し、デコーダブロック１２の機能の助けによって、４Ｋワード×４ビットのメモリブロックが構成される。」
　
４．対比
　本願発明と刊行物発明とを対比する。
　
（１）刊行物１の０００１段落に「この発明は、ＥＥＰＲＯＭなどの不揮発性半導体記憶装置の構造に関するものである。」と記載されている。
　ＥＥＰＲＯＭは電気的書き換え可能な不揮発性半導体メモリ装置であるから、刊行物発明の「ＥＥＰＲＯＭ」は、本願発明の「電気的書き換え可能な不揮発性半導体メモリ装置」に相当する。
　
（２）刊行物１の０００４段落に「図３において、１はＩＣ（不揮発性半導体記憶装置）の外わく」と記載されており、図３を参照すると、メモリブロック１０ａ〜１０ｈはこのＩＣの外わく１内に記載されているから、メモリブロック１０ａ〜１０ｈは１つのＩＣ内、すなわち、１メモリチップ内に設けられていると解される。
　そして、刊行物１の０００３段落の「図３は、従来の不揮発性半導体記憶装置の構成を示すブロック図である。」及び、００２３段落の「図１は、この発明の実施例１の構成を示すブロック図である。以下、従来例と異なる箇所のみを説明する。」の記載から、図１においても、メモリブロック１０ａ〜１０ｈは１つのＩＣ内、すなわち、１メモリチップ内に設けられていると解される。
　また、刊行物１の００３９段落に「例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。」と記載されており、各メモリブロックが個別に消去、書き込み、読み出しを行っていることから、それぞれのメモリブロックが個別に書き込みのシーケンス制御を行う制御回路を有していることは明らかである。
　また、刊行物１の図１の記載から、バス９がメモリブロック１０ａ〜１０ｈによって共有されていることは明らかである。
　したがって、刊行物発明の「ＩＣの外わく１内に、メモリブロック１０ａ〜１０ｈとバス９を備え」は、本願発明の「１メモリチップ内に、それぞれ書き込みのシーケンス制御を行う制御回路を有する複数のメモリ回路がデータバスを共有して搭載され」に相当する。
　
（３）刊行物１の００２８段落に「なお、動作中のメモリブロックにあたるかの確認は、ラッチ回路１１ａ〜１１ｈまで信号を送ったとき、動作中であることを示すビジィ信号が命令解析及びステータスデータ生成部６へ帰ることにより行える。」と記載されるように、ビジィ信号が命令解析及びステータスデータ生成部６へ帰って（返って）いることから、命令解析及びステータスデータ生成部６に向かってビジィ信号が出力されていることは明らかである。
　また、刊行物１の００３９段落に「このようにして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。」と記載されるように、各メモリブロック１０ａ〜１０ｈはそれぞれ個別の動作状態となるのだから、ビジィ信号は各メモリブロック毎に出力されていると解される。
　よって、刊行物発明の「動作中のメモリブロックにあたるかの確認を、ラッチ回路１１ａ〜１１ｈまで信号を送ったとき、動作中であることを示すビジィ信号が命令解析及びステータスデータ生成部６へ帰ることにより行う」は、本願発明の「前記イネーブル端子に対応して、各メモリ回路毎に前記メモリチップの外部にレディ／ビジー信号を出力するレディ／ビジー信号端子が設けられている」と、「各メモリ回路毎に」「レディ／ビジー信号を出力する」点で共通する。
　
（４）したがって、本願発明と刊行物発明は、
「電気的書き換え可能な不揮発性半導体メモリ装置であって、
　１メモリチップ内に、それぞれ書き込みのシーケンス制御を行う制御回路を有する複数のメモリ回路がデータバスを共有して搭載され、且つ
　各メモリ回路毎にレディ／ビジー信号を出力する
ことを特徴とする不揮発性半導体メモリ装置。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明は、「前記各メモリ回路毎に活性、非活性を制御するイネーブル端子が設けられ」ているのに対して、刊行物発明は、イネーブル端子について特定されていない点。
　
［相違点２］
　本願発明は、「前記イネーブル端子に対応して、各メモリ回路毎に前記メモリチップの外部にレディ／ビジー信号を出力するレディ／ビジー信号端子が設けられている」のに対して、刊行物発明は、「各メモリ回路毎にレディ／ビジー信号を出力する」点で本願発明と共通するものの、「前記イネーブル端子に対応して、」「前記メモリチップの外部に」「レディ／ビジー信号端子が設けられて」いない点。
　
５．当審の判断
　以下、相違点について検討する。
　
［相違点１について］
（１）刊行物２の０００５段落に「このデコーダブロック１２の出力端子ＣＥ0 〜ＣＥ3 は各々メモリブロック１１ａ〜１１ｄのチップイネーブル端子ＣＥ端子に配線で個別に接続されている。そして、メモリブロック１１ａ〜１１ｄのチップイネーブル端子ＣＥにはメモリブロック等を拡張する場合に使用する信号が入力され、チップイネーブル端子ＣＥを“Ｈ”にすると、メモリブロック１１ａ〜１１ｄを選択してデータを読み書きすることが可能となる。また、チップイネーブル端子ＣＥを“Ｌ”にすると、メモリブロック１１ａ〜１１ｄは非選択となり、データの読み書きが禁止される。」と記載されている。
　チップイネーブル端子ＣＥを“Ｈ”にすると、データを読み書きすることが可能となることから、メモリブロックを活性化しており、チップイネーブル端子ＣＥを“Ｌ”にすると、データの読み書きが禁止されることから、メモリブロックを非活性化している。よって、刊行物２には、各メモリブロック１１ａ〜１１ｄ毎に活性、非活性を制御するチップイネーブル端子ＣＥを設ける技術が記載されており、これは、本願発明の「各メモリ回路毎に活性、非活性を制御するイネーブル端子」に対応するものである。
　一方、刊行物１の００３９段落に「このようにして、消去、書き込み、読み出し動作を行うため、例えばメモリブロック１０ａで消去中、メモリブロック１０ｂで書き込み中に、メモリブロック１０ｃで読み出しを行うことができる。」と記載されるように、刊行物発明の各メモリブロック１０ａ〜１０ｈは各メモリブロック毎に個別に制御されている。
　そして、刊行物発明と刊行物２に記載された発明とは、ともに複数のメモリブロックを制御するものであるから、刊行物発明に刊行物２記載の各メモリブロック１１ａ〜１１ｄ毎に活性、非活性を制御するチップイネーブル端子ＣＥを設ける技術を適用して、本願発明の如く、「前記各メモリ回路毎に活性、非活性を制御するイネーブル端子が設けられ」る構成とすることは、当業者が容易に想到し得た事項である。
　
［相違点２について］
（２）刊行物１の００１８段落に「この発明の請求項２に係る不揮発性半導体記憶装置は、前記消去書き込み読み出し制御部と前記メモリブロックを接続する信号線に挿入され、前記メモリブロックの動作状態を保持するラッチ回路をさらに備えたものである。」と記載され、刊行物１の００２８段落に「なお、動作中のメモリブロックにあたるかの確認は、ラッチ回路１１ａ〜１１ｈまで信号を送ったとき、動作中であることを示すビジィ信号が命令解析及びステータスデータ生成部６へ帰ることにより行える。」と記載されることから、刊行物発明では、メモリブロック１０ａ〜１０ｈが動作中であることを示すそれぞれのビジィ信号がメモリブロックの動作状態の一種としてメモリブロックに対応して設けられたラッチ回路１１ａ〜１１ｈに個別に保持されていると解される。
　ここで、刊行物発明では、ラッチ回路１１ａ〜１１ｈに保持されたそれぞれのビジィ信号を、メモリＩＣ内に設けられた命令解析及びステータスデータ生成部６に伝達しているが、命令解析及びステータスデータ生成部６を、メモリＩＣ内に設けるかメモリＩＣの外部に設けるかは当業者が適宜選択し得る設計事項である。
　そして、命令解析及びステータスデータ生成部６をメモリＩＣの外部に設けたならば、各メモリブロックからのビジィ信号を外部に出力する構成とする必要があることは明らかであり、ビジィ信号を外部に出力するために下記周知文献１及び２に記載されるように、メモリＩＣの外部にビジィ信号を出力する端子を設けることは当業者が容易に想到し得た事項である。
（３）上記５．（１）と５．（２）で検討したように、各メモリブロック毎にチップイネーブル端子を設けることと、各メモリブロック毎にビジィ端子を設けることはともに当業者が容易に想到し得た事項である。
　また、下記周知文献１に記載されるように、メモリの制御信号端子としてチップイネーブル端子に対応してビジィ端子を設けることは従来周知の技術事項である。
　よって、刊行物発明において、各メモリブロック毎にチップイネーブル端子とビジィ端子を設けるに際し、各メモリブロック毎にチップイネーブル端子に対応してビジィ端子を設けることは当業者が容易に想到し得た事項である。
　したがって、刊行物発明において、本願発明の如く、「前記イネーブル端子に対応して、各メモリ回路毎に前記メモリチップの外部にレディ／ビジー信号を出力するレディ／ビジー信号端子が設けられている」構成とすることは当業者が容易に想到し得た事項である。
　
　周知文献１：特開平７−７３６９０号公報（平成７年３月１７日出願公開）
「一括消去型ＥＥＰＲＯＭの概略を図１４に示す。外部制御信号端子として、２０本のアドレス信号端子Ａ０〜Ａ１９、８本のデータ入出力端子Ｄ０〜Ｄ７、チップイネーブル端子バーＣＥ、アウトプットイネーブル端子バーＯＥ、ライトイネーブル端子バーＷＥ、レディー・ビジー端子ＲＹ／バーＢＹを有する。また、内部回路として、６４キロバイトのメモリブロック１６個で構成される１メガバイトのメモリ部１、メモリ部１のアドレス制御を行うアドレス制御部２、メモリ部１からのデータ入出力を行う入出力制御部３、外部制御信号端子バーＯＥ、バーＷＥ、バーＣＥを用いてアドレス制御部２、入出力制御部３をコントロールし、チップの状態をＲＹ／バーＢＹ端子を通じて外部に出力するチップ制御部４を有する。」（０００３段落）
　
　周知文献２：特開平９−２４５４９２号公報（平成９年９月１９日出願公開）
「図１において、ＣＥはチップイネーブル信号端子、ＯＥはアウトプットイネーブル信号端子、ＷＥはライトイネーブル信号端子、ＰＷＤはパワーダウン信号端子、ＲＤＹ／ＢＳＹはレディー／ビジー信号の出力端子を示す。」（００２３段落）
「前記チップイネーブル信号端子ＣＥに供給されるチップイネーブル信号がイネーブルレベルにされると、前記ステータスコントローラＣＯＢは、フラッシュメモリＦＭＲＹをチップ選択状態にする。チップ非選択状態のフラッシュメモリＦＭＲＹはスタンバイ状態とされ、チップ選択状態にされると、代表的に示されたイネーブル信号Ｅ１，Ｅ２によってアドレスバッファＡＤＢやタイミングコントローラＲＷＥＣ等が活性化され、フラッシュメモリＦＭＲに対する外部からのアクセスが可能にされる。」（００３９段落）
　
　よって、本願発明は、従来周知の技術事項を勘案することにより刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。