(57)【特許請求の範囲】
【請求項１】
アドレスデータをＨレベルまたはＬレベルに固定にしてアドレスバッファに入力するか、あるいはアドレスパッドからのアドレスデータをアドレスバッファに入力することを可能とするアドレス入力回路であって、
第１の電源と第１のノードとの間に第１のフューズを有し、第２の電源と第１のノードとの間に第２のフューズを有し、第１のノードが第１の電源に近い電位に設定されている第１の回路と、
第１の電源と第２のノードとの間に第３のフューズを有し、第２の電源と第２のノードとの間に第４のフューズを有し、第２のノードが第２の電源に近い電位に設定されている第２の回路と、
制御ゲートに前記第２のノードが接続され、ソース又はドレインに前記第１のノードが接続され、ドレイン又はソースに前記アドレスバッファが接続されたスイッチングトランジスタと、
前記アドレスパッドと前記アドレスバッファとの間に接続された第５のフューズと、を備えたことを特徴とするアドレス入力回路。
【請求項２】
前記第１の電源は、前記第２の電源よりも高い電源であることを特徴とする請求項１に記載のアドレス入力回路。
【請求項３】
アドレスパッドからのアドレスデータをアドレスバッファに入力する場合は、第１、第２のフューズを切断すると共に、第３及び／又は第４のフューズを切断し、
アドレスデータをＨレベルに固定にしてアドレスバッファに入力する場合は、第２のフューズ、第４のフューズ、及び第５のフューズを切断し、
アドレスデータをＬレベルに固定にしてアドレスバッファに入力する場合は、第１のフューズ、第４のフューズ、及び第５のフューズを切断することを特徴とする請求項２に記載のアドレス入力回路。
【請求項４】
複数組のアドレスパッドとアドレスバッファ間に請求項１から３の何れか１項に記載のアドレス入力回路を設けることを特徴とする半導体メモリ。
【請求項５】
少なくとも最上位のアドレスパッドと最上位のアドレスバッファ間に前記請求項１から３の何れか１項に記載のアドレス入力回路を設けることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリを回路変更無く通常の容量よりも小さな容量に分割し、その分割された領域を回路変更無く選択できるアドレス入力回路及びそれを用いた半導体メモリに関する。
【０００２】
【従来の技術】
従来の半導体メモリには、不良メモリセルが存在する場合に、その不良部分は使用せず記憶容量の小さなメモリとして用いるようにする方法として特開昭５９−４０３９２号公報に開示されているような半導体メモリの従来技術が知られている。以下、図面を参照して説明する。
【０００３】
図５は半導体メモリの上流側にあたるアドレス入力部を表している。参照符号１１−０〜１１−ｎは、各アドレスデータＡ０〜Ａｎが供給されるアドレス入力端子（以下ピンと称する）であり、このピン１１−０〜１１−ｎに対応して、各アドレスデータＡ０〜Ａｎから互いに相補関係にある各１対のアドレスデータＡ０，／Ａ０，Ａ１，／Ａ１，…Ａｎ，／Ａｎのそれぞれを出力するアドレスバッファ１２−０〜１２ｎが設けられている。
【０００４】
上記複数の各ピン１１−０〜１１ｎとそれに対応する複数の各アドレスバッファ１２−０〜１２−ｎそれぞれとの間には、各々エンハンスメント型のＭＯＳＦＥＴ１３−０〜１３−ｎのが挿入されている。また下位の各ピン１１−０から１１−ｎ−１とそれぞれ１ビットだけ上位の各アドレスバッファ１２−１〜１２−ｎの入力端との間には、各々エンハンスメント型のＭＯＳＦＥＴ１４−０から１４−ｎ−１が挿入されている。
【０００５】
上記複数のＭＯＳＦＥＴ１３−  ０〜１３−  ｎの各制御ゲートは共通の配線１５に、又複数のＭＯＳＦＥＴ１４−  ０〜１４−  ｎ−  １の各制御ゲートは配線１６によって接続されている。
そしてこのうち一方の配線１５の図中上側に位置する端部は、デイプレツション型のＭＯＳＦＥＴ１７を介して正極性の電源電圧Ｖｃｃ印加点に接続され、又このＭＯＳＦＥＴ１７のゲートはＶｃｃ印加点に接続されている。また上記配線１５の図中下側に位置する端部はデイプレッション型のＭＯＳＦＥＴ１８を介して基準の電源電圧Ｖｄｄ印加点に接続されている。そしてこのＭＯＳＦＥＴ１８のゲートはＶｄｄの印加点に接続されている。
また上記両ＭＯＳＦＥＴ１７，１８の寸法が適宜設定されて、この間に存在している配線１５のレベルが論理“１”となるように保たれている。
【０００６】
他方の配線１６の図中上側に位置する端部は、デイプレツション型のＭＯＳＦＥＴ１９を介して上記Ｖｃｃ印加点に接続され、さらにこのＭＯＳＦＥＴ１９のゲートもＶｃｃ印加点に接続されている。また配線１６図中下側に位置する端部はデイプレッション型ＭＯＳＦＥＴ２０を介して上記Ｖｄｄ印加点に接続され、さらにこのＭＯＳＦＥＴ２０のゲートもＶｄｄ印加点に接続されている。そして上記両ＭＯＳＦＥＴ１９，２０の寸法が適宜設定されて、この間に存在している配線１６のレベルが論理“０”となるように保たれている。
【０００７】
図６は、上記各アドレスバッファ１２−  ０〜１２−  ｎの各アドレスデータ出力端に設けられるアドレスデータ固定回路図を示している。出力端に与えられるアドレスデータに関わらずその各出力データＡｉ，／Ａｉを制御信号Ｆ１１、Ｆ１２に応じて任意に固定するようにそれぞれ２つのエンハンスメント型のＭＯＳＦＥＴ３１と３２、３３と３４で構成されている。
【０００８】
上記のような構成において、通常の状態ではＭＯＳＦＥＴ１３−  ０〜１３−  ｎはすべてオン、ＭＯＳＦＥＴ１４−  ０〜１４−  ｎ−  １はすべてオフ状態である為、各ピン１１−  ０〜１１−  ｎに供給されるアドレスデータＡ０〜Ａｎはすべてオン状態にある各ＭＯＳＦＥＴ１３−  ０〜１３−  ｎを介して対応する各アドレスバッファ１２−  ０〜１２−  ｎの入力端子に伝えられる。
この場合には、アドレスデータＡ０〜Ａｎによって、図示しないすべてのメモリセルが選択される。すなわちこの場合は不良メモリセルが存在しないときである。
【０００９】
図１は、メモリセルを示す図であり、このメモリセルの左半分をＡｎ＝０で、右半分をＡｎ＝１で選択するものとし、図中のＸ領域に、すなわちＡｎ＝０の領域内に不良メモリセルが発生している場合、第４図に示したアドレスバッファ回路１２−  ｎ内のアドレス固定回路において制御信号Ｆ１２を１に設定する。すると、ピン１１−  ｎに供給されるアドレスデータに関わらずＡｎは“０”、Ａｎは“１”となってＡｎ＝１のメモリ領域は選択されない。したがってこの場合には、本来の１／２の記憶容量を持つメモリセルとして使用する事が出来ることとなる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図５において配線１５のレベルはＭＯＳＦＥＴ１７、１８によって論理“１”に保たれており、配線１６のレベルはＭＯＳＦＥＴ１９、２０によって論理“０”に保たれているが、この時、メモリ領域に不良ビットが無い場合、つまり本来の記憶容量をすべて使用する場合にも配線１５、１６には電流が流れることとなっていた。よって、この従来の回路を使用する事によって消費電流が増加してしまうとう重要な問題を含んでいた。
【００１１】
また、本来の容量よりも小さな容量にて使用する場合、つまり任意のアドレスデータを固定する場合は各アドレスバッファ１２−  ０〜１２−  ｎの各アドレスデータ出力端に設けられるアドレスデータ固定回路に入力される制御信号Ｆ１１、Ｆ１２を入力しなければならないが、その場合には制御信号Ｆ１１、Ｆ１２を生成する回路をチップに搭載するか、もしくは外部より入力しなければならない。もし、Ｆ１１、Ｆ１２を生成する回路をチップに搭載するならば、そのためのエリアを確保しなければならず、チップ自体の面積及び製造コストが増大してしまい、又、制御信号Ｆ１１、Ｆ１２を外部ロジックから入力する場合であってもも同様の問題を有し、更にメモリ単体では使用できなくなってしまうという様々な問題を含むものであった。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的はメモリーデータの容量を本来の容量または本来の容量よりも小さな容量に選択可能であり、その選択内容に係わらず消費電流を少なく抑えることのできるアドレス入力回路を提供し、さらにメモリ単体での使用も可能にするアドレス入力回路及びそれを用いた半導体メモリを提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決する為の本発明の第１の要旨は、アドレスデータをＨレベルまたはＬレベルに固定にしてアドレスバッファに入力するか、あるいはアドレスパッドからのアドレスデータをアドレスバッファに入力することを可能とするアドレス入力回路であって、第１の電源と第１のノードとの間に第１のフューズを有し、第２の電源と第１のノードとの間に第２のフューズを有し、第１のノードが第１の電源に近い電位に設定されている第１の回路と、第１の電源と第２のノードとの間に第３のフューズを有し、第２の電源と第２のノードとの間に第４のフューズを有し、第２のノードが第２の電源に近い電位に設定されている第２の回路と、制御ゲートに前記第２のノードが接続され、ソース又はドレインに前記第１のノードが接続され、ドレイン又はソースに前記アドレスバッファが接続されたスイッチングトランジスタと、前記アドレスパッドと前記アドレスバッファとの間に接続された第５のフューズと、を備えたことを特徴とするアドレス入力回路にある。
【００１４】
また、本発明の第２の要旨は、前記第１の電源は、前記第２の電源よりも高い電源であることを特徴とする要旨１に記載のアドレス入力回路にある。
【００１５】
また、本発明の第３の要旨は、アドレスパッドからのアドレスデータをアドレスバッファに入力する場合は、第１と第２のヒューズを切断すると共に、第３及び／又は第４のフューズを切断し、アドレスデータをＨレベルに固定にしてアドレスバッファに入力する場合は、第２のフューズ、第４のフューズ、及び第５のフューズを切断し、アドレスデータをＬレベルに固定にしてアドレスバッファに入力する場合は、第１のフューズ、第４のフューズ、及び第５のフューズを切断することを特徴とする要旨２に記載のアドレス入力回路にある。
【００１６】
また、本発明の第４の要旨は、複数組のアドレスパッドとアドレスバッファ間に要旨１から３の何れか１の要旨に記載のアドレス入力回路を設けることを特徴とする半導体メモリにある。
【００１７】
さらに、本発明の第５の要旨は、少なくとも最上位のアドレスパッドと最上位のアドレスバッファ間に要旨１から３の何れか１の要旨に記載のアドレス入力回路を設けることを特徴とする半導体メモリにある。
【００１８】
本発明の要旨によれば、半導体メモリの記憶容量すべてを使用する場合、アドレス入力回路の第１の回路及び第２の回路のヒューズを切断しアドレスパッドから入力されるアドレスデータがそのままアドレスバッファの入力となり、その時、第１の回路、第２の回路ではヒューズを切断している為、電流は流れないようになっている。
また、本来の半導体メモリの記憶容量よりも小さな容量で使用する場合には、その選択する容量に対応したアドレスパッドとアドレスバッファの間に挿入されたヒューズを切断してアドレスパッドから入力されるアドレスデータがアドレスバッファに入力されないようにし、その部分の入力は第１の回路と第２の回路内のヒューズを適宜切断する事によって“０”または“１”に固定する。
従って、外部からの制御信号無しでもアドレスデータをＨレベルまたはＬレベルに固定、又はアドレスデータそのものをアドレスバッファに入力することを可能にし、半導体メモリーデータを本来の容量、又は本来の容量よりも小さな容量に選択でき、記憶容量をすべて使用する場合でも消費電流増加を無くし、メモリ単体でも使用可能なアドレス入力回路とそれを備えた半導体メモリを提供することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。
図１において最上位アドレス端子Ａｎの状態が“０”または“１”の時に読み出れるＲＯＭ領域をそれぞれＸ、ＹとするとＲＯＭ領域Ｘ，ＲＯＭ領域Ｙそれぞれは本来、デバイスが持つ容量の半分の容量になる。
この本来のデバイスが持つ容量の半分の容量を使用可能とするために、最上位アドレスＡｎの状態を回路変更無く“０”または“１”に固定する方法として、図２に示すアドレス入力回路を用いる。
【００２０】
図２は、この発明に係わる不揮発性半導体メモリの一部を構成するアドレスデ−タ入力部のうち、最上位のアドレス入力パットに対応する部分のみを示している。
アドレスデ−タ入力部ＡＤＩは、アドレス入力パット１とアドレスバッファ９との間に設けてあり、ポリシリコンヒュ−ズ８と、第１の回路ＣＲ１と、第２の回路ＣＲ２と、及び選択用のスイッチであるトランジスタ７から概略構成されている。
【００２１】
アドレス入力パット１は、最上位アドレス入力パットであり、ポリシリコンヒュ−ズ８（以下、ヒュ−ズ８という）を介しアドレスバッファ９へ接続されている。尚、ヒュ−ズ８の材料は、例えば金属配線等のようにレーザーで切れる配線材料であればよい。
【００２２】
アドレスバッファ９は、図３に示すようにインバータＩＶ１、ＩＶ２を２個直列に接続し、上流側のインバータＩＶ１の反転した出力／Ａｉと下流側のインバータＩＶ２の更なる反転出力Ａｉを出力する。
【００２３】
図２に示すように、第１の回路ＣＲ１は電源電圧Ｖｃｃ、Ｐチャネルトランジスタ２１、ポリシリコンヒューズ３１、５１（以下、ヒュ−ズ３１、５１という）、及びＮチャネルトランジスタ６１から概略構成されている。
Ｐチャネルトランジスタ２１のゲ−トは、ＧＮＤに接続され、ソースは電源電圧Ｖｃｃに接続されておりドレインは直列に接続されたヒュ−ズ３１、５１を介しＮチャネルトランジスタ６１のドレインと接続されている。
そして、前記Ｎチャネルトランジスタ６１のゲートは、電源電圧Ｖｃｃに接続されておりソースはＧＮＤに接続されている。
【００２４】
また、第２の回路ＣＲ２は、電源電圧Ｖｃｃ、Ｐチャネルトランジスタ２２、ヒューズ３２、５２（以下、ヒュ−ズ３２、５２という）、及びＮチャネルトランジスタ６２から概略構成されている。
Ｐチャネルトランジスタ２２のソースは電源電圧Ｖｃｃに接続されておりドレインは直列に接続されたヒューズ３２、５２を介してＮチャネルトランジスタ６２のドレインと接続されている。Ｎチャネルトランジスタ６２のゲートは、電源電圧Ｖｃｃに接続されており、ソースはＧＮＤに接続されている。
【００２５】
次に、Ｎチャネルトランジスタ７の接続関係を説明する。
前記したＰチャネルトランジスタ２１とＮチャネルトランジスタ６１の配線間のノードを４１、Ｐチャネルトランジスタ２２とＮチャネルトランジスタ６２の配線間のノードを４２とすると、Ｎチャネルトランジスタ７のゲートはノード４２に、ソースはノード４１、ドレインはアドレスバッファ９に接続されている。
ここで、Ｐチャネルトランジスタ２１、２２、Ｎチャネルトランジスタ６１、６２の寸法は、ノード４１の電位が論理“１”、ノード４２の電位は論理“０”となるようにＰチャネルトランジスタ２１、２２とＮチャネルトランジスタ６１、６２のチャネル長とチャネル幅を適宜設定する。尚、上記したようにＰチャネルトランジスタ２１、２２、Ｎチャネルトランジスタ６１、６２のチャネル長とチャネル幅の設定によるＯＮ抵抗を使用する代わりに抵抗素子を使用してもよい。
また、上記ノードとは、回路において互いに接続された等電位にすべき（なっている）素子の接続点をいう。
【００２６】
ここで、第１の回路ＣＲ１のノード４１を論理値“Ｈ”にし、第２の回路ＣＲ２のノード４２を論理値“Ｌ”に設定するのは、ウエハーテスト時、Ｎチャネルトランジスタ７（スイッチングトランジスタ）がオンするのを防止するためである。
【００２７】
通常、ウエハーテストは不良のメモリセルがあるか否かを判定するテストであり、アドレスパッドを介してアドレスデータが直接アドレスバッファに入力され、全てのメモリセルの良／不良判定を行う。従って、ウエハーテストを行う際には、図２のアドレス入力回路ＡＤＩの各フューズ３１、３２、５１、５２、及び８は切断せずおく。そして、ウエハーテスト終了後、ウエハーテストの判定結果に応じてフューズ３１、３２、５１、５２、及び８のうちの１以上の特定のフューズを切断することにより特定の大きさの半導体メモリとすることを可能とする。
このため、ウエハーテスト時に、Ｎチャネルトランジスタ７がオン状態にあると、所定のアドレスデータがアドレスバッファに入力されず、ウエハーテストでメモリセルの良、不良の判定ができなくなるため、ノード４１を論理値“Ｈ”にし、ノード４２を論理値“Ｌ”に設定して、Ｎチャネルトランジスタ７を完全にオフさせて、ウエハーテストを行うものである。
【００２８】
ここで、第１の回路ＣＲ１のノード４１を論理値“Ｈ”に設定するには、第１の回路ＣＲ１のＰチャネルトランジスタ２１のオン抵抗を小、Ｎチャネルトランジスタ６１のオン抵抗を大にすることにより、第１の回路ＣＲ１のノード４１を電源電位Ｖｃｃに近い値にすることで可能となる。
【００２９】
また、第２の回路ＣＲ２のノード４２を論理値“Ｌ”に設定する方法は、第２の回路のＰチャネルトランジスタ２２のオン抵抗を大、Ｎチャネルトランジスタ６２のオン抵抗を小にすることにより、第２の回路ＣＲ２のノード４２を接地電位に近い値にすることで可能となる。
尚、上記トランジスタのオン抵抗を大にするためには、チャネル幅に対してチャネル長を長く設定し、又、オン抵抗を小にするためには、チャネル幅に対してチャネル長を短く設定する。
【００３０】
次に、ウエハーテストの判定結果に応じて所定大きさの不揮発性半導体メモリの読み出し手段について説明する。
先ず始めに、デバイス（不揮発性半導体メモリ）本来の容量すべてを読み出し可能とする、すなわち、最上位アドレスバッファ９の入力を最上位アドレスパッド１の入力にする場合は、ヒュ−ズ３１、５１、３２、及び５２を溶断する。尚、ヒュ−ズ５２は、溶断してもよいし溶断しなくてもよい。その理由は、スイッチングトランジスタ７をＮチャネルトランジスタで形成しているため、ヒュ−ズ５２を溶断しなくてもスイッチングトランジスタ７はオフ状態であるためである。また、スイッチングトランジスタ７をＰチャネルトランジスタで形成した場合は、ヒュ−ズ３２は溶断してもよいし、溶断しなくてもよい。
すると、アドレスパッド１からの入力がヒューズ８を介し、そのままアドレスバッファ９へ入力され、デバイス本来の容量すべてを読み出し可能となる。この時、ヒューズ３１、５１、３２、及び５２を切断している為、アドレス入力回路ＡＤＩの電流の増加はない。
【００３１】
次に、ＲＯＭ領域Ｘを読み出す場合、すなわち、最上位アドレスバッファ入力を“０”に固定する場合を説明する。
この時は先ず初めに、最上位アドレスパッド１からの入力がアドレスバッファ９に入らないようにヒューズ８をレーザー等で溶断する。
次に、ヒューズ３１を溶断してノード４１の電位を論理“０”にして、さらにヒューズ５２を溶断してノードの４２の電位を論理“１”にして、Ｎチャネルトランジスタ７をｏｎさせる。
その結果、ノード４１の電位がそのままアドレスバッファ９の入力となり、最上位アドレス入力がどのような状態であっても最上位アドレスバッファ９の入力は“０”に固定される。外部から見るとあたかも最上位アドレス入力が“０”に固定されたように見え、ＲＯＭ領域Ｘを読み出す事ができる。
【００３２】
次にＲＯＭ領域Ｙを読み出す場合、すなわち、最上位アドレスバッファ入力を“１”に固定する場合を説明する。この時も最上位アドレスパッド１からの入力がアドレスバッファ９に入らないようにヒューズ８をレーザー等で溶断する。次にヒユーズ５１を溶断しノード４１の電位を論理“１”にしてさらにヒューズ５２を溶断し、ノードの４２の電位を論理“１”にしてＮチャネルトランジスタ７をｏｎさせる。
その結果、ノード４１の電位がそのままアドレスバッファ入力となり、最上位アドレス入力がどのような状態であっても最上位アドレスバッファ入力は“１”に固定される。外部から見るとあたかも最上位アドレス入力が“１”に固定されたように見え、ＲＯＭ領域Ｙを読み出す事ができる。
【００３３】
上記実施形態では、最上位アドレスパッド−アドレスバッファ間にアドレス入力回路ＡＤＩを設けた場合について説明したが、同様に最上位アドレスに次ぐアドレスデータも同様に固定することで、メモリ領域は本来の容量の１／４に設定できる（図１参照）。
また、全てのアドレスデ−タについて、同様に図２に示した構成にしてもよいし、また、上記したように特定のアドレスデ−タのみ、図２に示した構成としてもよい。
尚、図２の構成とする特定のアドレスデ−タ以外のアドレスパッド−アドレスバッファ間の構成は図４に示すように直接的に接続できる。
【００３４】
また、最上位アドレスデータの固定を“０”または“１”に固定する場合、図１において、ＲＯＭ領域Ｘ，Ｙ（更にその半分の領域等）にそれぞれ異なるＲＯＭデータを書き込んでおくと、アドレス入力回路ＡＤＩを用いて最上位アドレスデータの固定を“０”または“１”に選択できる為、１つのデバイスにも関わらず２種類のデ−タを持つデバイスのうち１種のデ−タを適宜選択して使用することができる。
【００３５】
また、ＲＯＭ領域Ｘ，Ｙに同一のＲＯＭデータを書き込んでおけば、一方に不良ビットが存在しても、もう一方に不良ビットが存在しなければアドレス入力回路ＡＤＩの上記制御により、不良ビットの存在していない領域を選択することにより、本来の容量の１／２の容量の良品デバイスとして使用する事が可能となる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、外部からの制御信号無く、任意のアドレスデータをＨレベルまたはＬレベルに固定でき、それによってメモリーデータの容量を本来の容量または本来の容量の１／２、１／４のような小さな容量に選択でき、その分割されたメモリ領域にそれぞれ異なるＲＯＭデータを書き込む事により１つのデバイスで２種類以上のＲＯＭデ−タを持つデバイスのうち、１種のデ−タを選択して使用することができる。
また、記憶容量をすべて使用する場合でも消費電流の増加が無く、またアドレス固定の際、外部からの制御信号が不必要な為、メモリ単体でも使用できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るメモリアレイを示すの説明図である。
【図２】本発明の実施形態に係るアドレス入力部を示すの説明図である。
【図３】本発明の実施形態に係るアドレスバッファの回路図である。
【図４】本発明の実施形態に係るアドレス入力部を用いないアドレスパッド−アドレスバッファ間の構成を示すブロック図である。
【図５】従来のアドレス入力部を示すの説明図である。
【図６】従来のアドレスバッファの回路図である。
【符号の説明】
ＡＤＩ  アドレス入力回路
Ｖｃｃ  電源電圧Ｖｃｃ
１  アドレスパッド
３１、３２、５１、５２、８  ポリシリコンフューズ
４１、４２  ノード
７  スイッチングトランジスタ
９  アドレスバッファ
【図１】
0003581050.tif 000002
【図２】
0003581050.tif 000003
【図３】
0003581050.tif 000004
【図４】
0003581050.tif 000005
【図５】
0003581050.tif 000006
【図６】
0003581050.tif 000007