(57)【特許請求の範囲】
【請求項１】
ソースが電源に接続され、ドレインが出力パッドに接続された出力バッファのＰ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップまたは緩やかにディスチャージする駆動回路と、この駆動回路により、前記Ｐ型ＭＯＳトランジスタのゲートがディスチャージされるときに、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタのゲートを急峻にディスチャージするディスチャージ回路とを有することを特徴とする出力バッファ回路。
【請求項２】
ソースがグランドに接続され、ドレインが出力パッドに接続された出力バッファのＮ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲートをディスチャージまたは緩やかにチャージアップする駆動回路と、この駆動回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャージアップされるときに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路。
【請求項３】
ソースが各々電源およびグランドに接続され、ドレインが短絡されて出力パッドに接続された出力バッファのＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップまたは緩やかにディスチャージする第１の駆動回路と、この第１の駆動回路により、前記Ｐ型ＭＯＳトランジスタのゲートがディスチャージされるときに、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する第１の制御回路と、この第１の制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第１の駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタのゲートを急峻にディスチャージするディスチャージ回路と、前記内部信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲートをディスチャージまたは緩やかにチャージアップする第２の駆動回路と、この第２の駆動回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャージアップされるときに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する第２の制御回路と、この第２の制御回路により、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第２の駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の出力バッファの出力の変化により、インダクタンス成分に起因して発生するスイッチングノイズを低減することができる出力バッファ回路に関するものである。
【０００２】
【従来の技術】
半導体装置は、一般的に、例えばボンディングワイヤにより、半導体チップのＩＯ（入出力）パッドをリードフレームに接続した後、パッケージ等に封止したもので、プリント基板等に実装されて使用される。従って、半導体チップの内部回路から出力された信号（以下、内部信号という）は、まず、出力バッファ回路により駆動され、上述するＩＯパッド、ボンディングワイヤ、リードフレーム、プリント基板の配線等を経由して外部に伝達される。
【０００３】
すなわち、出力バッファ回路により、ＩＯパッド、ボンディングワイヤ、リードフレーム、プリント基板の配線等を経由し、半導体装置の内部電源から外部負荷の容量成分をチャージアップしてハイレベルを出力し、これとは逆に、外部負荷の容量成分にチャージアップされた電荷を、プリント基板の配線、リードフレーム、ボンディングワイヤ、ＩＯパッド等を経由し、半導体チップの内部グランドにディスチャージしてローレベルを出力している。
【０００４】
以下、従来の出力バッファ回路の構造と、その問題点について説明する。
図４は、従来の出力バッファ回路の一例の構成回路図である。図示例の出力バッファ回路５２は、ＣＭＯＳ構造の半導体装置の出力バッファ回路の一例を示すもので、内部信号に応じて、出力パッド２２に接続された外部負荷の容量成分Ｃを駆動する出力バッファ１２と、この出力バッファ１２を各々駆動する駆動回路５４ａ，５４ｂとを有する。
【０００５】
ここで、出力バッファ１２は、内部信号Ｎ２に応じて、容量成分ＣをチャージアップするＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２４と、内部信号Ｎ３に応じて、容量成分ＣをディスチャージするＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６とを有し、そのソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは、それぞれ内部信号Ｎ２およびＮ３に接続され、そのドレインは短絡され出力パッド２２に接続されている。
【０００６】
なお、内部電源Ｖｄｄおよび内部グランドＶｓｓは、それぞれパッケージ（リードフレーム）の電源ピンおよびグランドピンのインダクタンス成分Ｌ１  ，Ｌ２  を介して、半導体装置に供給される外部電源および外部グランドに接続されている。
【０００７】
続いて、駆動回路５４ａは、内部信号Ｎ１に応じて、出力バッファ１２のＰＭＯＳ２４のゲートである内部信号Ｎ２を駆動するインバータであって、ＰＭＯＳ５６およびＮＭＯＳ５８を有する。これらのＰＭＯＳ５６およびＮＭＯＳ５８のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは短絡されて内部信号Ｎ１に接続され、そのドレインは短絡されて内部信号Ｎ２に接続されている。
【０００８】
また、駆動回路５４ｂは、内部信号Ｎ１に応じて、出力バッファ１２のＮＭＯＳ２６のゲートである内部信号Ｎ３を駆動するインバータであって、ＰＭＯＳ６０およびＮＭＯＳ６２を有する。これらのＰＭＯＳ６０およびＮＭＯＳ６２のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは短絡されて内部信号Ｎ１に接続され、そのドレインは短絡され内部信号Ｎ３に接続されている。
【０００９】
出力バッファ回路１２においては、例えば内部信号Ｎ１がハイレベルからローレベルに変化すると、駆動回路５４ａ，５４ｂのインバータにより、内部信号Ｎ２およびＮ３は、それぞれ反転されてローレベルからハイレベルに変化し、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２６は、各々オフ状態およびオン状態に変化する。すなわち、外部負荷の容量成分Ｃにチャージアップされた電荷が、出力バッファ１２のＮＭＯＳ２６を介してディスチャージされる。
【００１０】
ところが、外部負荷の容量成分Ｃにチャージアップされた電荷をディスチャージするときに、出力バッファ１２のＮＭＯＳ２６の抵抗値が急激に変化すると、すなわち、大電流が急激に流れると、電源ピンやグランドピンにはそれぞれインダクタンス成分Ｌ１  ，Ｌ２  が存在しているため、半導体装置の内部グランドＶｓｓにスイッチングノイズが発生して電位が上昇してしまい、内部回路が誤動作する危険性があるという問題点があった。
【００１１】
これとは逆に、内部信号Ｎ１がローレベルからハイレベルに変化すると、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２６が各々オン状態およびオフ状態に変化し、外部負荷の容量成分Ｃが出力バッファ１２のＰＭＯＳ２４を介してチャージアップされる。このとき、出力バッファ１２のＰＭＯＳ２４の抵抗値が急激に変化すると、半導体装置の内部電源Ｖｄｄにスイッチングノイズが発生して電位が低下するという問題点があった。
【００１２】
この問題点を解決するために、従来の出力バッファ回路５２においては、例えば出力バッファ１２を構成するＰＭＯＳ２４およびＮＭＯＳ２６の、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、駆動回路５４ａのＮＭＯＳ５８および駆動回路５４ｂのＰＭＯＳ６０の駆動能力を低下させ、例えば内部信号Ｎ３の波形例が図５のグラフに示されるように、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩やかに変化させていた。
【００１３】
しかしながら、上述するように、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩やかに変化させると、例えば内部信号Ｎ３の波形例が図６のグラフに示されるように、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩やかにした分だけ、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２６のしきい値電圧に到達するまでの時間が長くなるため、出力バッファ１２の伝搬遅延時間が増大するという問題点があった。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、半導体装置の出力バッファの伝搬遅延時間を増大させることなく、そのスイッチングノイズを低減することができる出力バッファ回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明者は、上記課題を解決すべく鋭意検討を行った結果、ＭＯＳトランジスタは、そのゲート電圧がしきい値電圧に到達するまではオン状態とならず、ほとんど電流も流れないということに着目し、例えば内部信号Ｎ３の波形例が図３のグラフに示されるように、まず、出力バッファ１２の伝搬遅延時間が増大するのを防止するために、出力バッファ１２を構成するＰＭＯＳ２４およびＮＭＯＳ２６がオン状態となるしきい値電圧に到達するまでは、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを急峻に変化させ、続いて、しきい値電圧に到達した後は、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩やかに変化させることにより、上記目的を達成することができることを見い出し、これに基づいて本発明を完成させるに至った。
【００１６】
すなわち、上記目的を達成するために、本発明は、ソースが電源に接続され、ドレインが出力パッドに接続された出力バッファのＰ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップまたは緩やかにディスチャージする駆動回路と、この駆動回路により、前記Ｐ型ＭＯＳトランジスタのゲートがディスチャージされるときに、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタのゲートを急峻にディスチャージするディスチャージ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【００１７】
また、本発明は、ソースがグランドに接続され、ドレインが出力パッドに接続された出力バッファのＮ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲートをディスチャージまたは緩やかにチャージアップする駆動回路と、この駆動回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャージアップされるときに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【００１８】
さらに、本発明は、ソースが各々電源およびグランドに接続され、ドレインが短絡されて出力パッドに接続された出力バッファのＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタと、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップまたは緩やかにディスチャージする第１の駆動回路と、この第１の駆動回路により、前記Ｐ型ＭＯＳトランジスタのゲートがディスチャージされるときに、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する第１の制御回路と、この第１の制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第１の駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタのゲートを急峻にディスチャージするディスチャージ回路と、前記内部信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲートをディスチャージまたは緩やかにチャージアップする第２の駆動回路と、この第２の駆動回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャージアップされるときに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧の絶対値に到達したことを検出する第２の制御回路と、この第２の制御回路により、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第２の駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の出力バッファ回路を詳細に説明する。
図１は、本発明の出力バッファ回路の一実施例の構成回路図である。図示例の出力バッファ回路１０は、ＣＭＯＳ構造の半導体装置の出力バッファ回路の一例を示すもので、出力バッファ１２、駆動回路１４ａ，１４ｂ、制御回路１６ａ，１６ｂ、ディスチャージ回路１８およびチャージアップ回路２０を有する。
【００２０】
図示例の出力バッファ回路１０において、まず、出力バッファ１２は、半導体装置の内部信号Ｎ２，Ｎ３に応じて、出力パッド２２に接続された外部負荷の容量成分Ｃを駆動するもので、図示例においては、内部信号Ｎ２に応じて、容量成分ＣをチャージアップするＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２４と、内部信号Ｎ３に応じて、容量成分ＣをディスチャージするＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６とを有する。
【００２１】
これらのＰＭＯＳ２４およびＮＭＯＳ２６のソースは、それぞれ半導体装置の内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは、それぞれ内部信号Ｎ２およびＮ３に接続され、そのドレインは短絡されて出力パッド２２に接続されている。また、内部電源Ｖｄｄおよび内部グランドＶｓｓは、それぞれ電源ピンおよびグランドピンのインダクタンス成分Ｌ１  ，Ｌ２  を介して、半導体装置に供給される外部電源および外部グランドに接続されている。
【００２２】
続いて、駆動回路１４ａは、内部信号Ｎ１に応じて、出力バッファ１２のＰＭＯＳ２４のゲートである内部信号Ｎ２を駆動するもので、図示例においては、ＰＭＯＳ２８と、比較的駆動能力が低いＮＭＯＳ３０とを有する。これらのＰＭＯＳ２８およびＮＭＯＳ３０のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは短絡されて内部信号Ｎ１に接続され、そのドレインは短絡され内部信号Ｎ２に接続されている。
【００２３】
また、駆動回路１４ｂは、内部信号Ｎ１に応じて、出力バッファ１２のＮＭＯＳ２６のゲートである内部信号Ｎ３を駆動するもので、図示例においては、比較的駆動能力が低いＰＭＯＳ３２と、ＮＭＯＳ３４とを有する。これらのＰＭＯＳ３２およびＮＭＯＳ３４のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは短絡されて内部信号Ｎ１に接続され、そのドレインは短絡され内部信号Ｎ３に接続されている。
【００２４】
ここで、ＮＭＯＳ３０およびＰＭＯＳ３２の駆動能力は、電源ピンおよびグランドピンのインダクタンス成分Ｌ１  ，Ｌ２  に対して、出力パッド２２の出力に発生するスイッチングノイズを低減するために、出力バッファ１２を構成するＰＭＯＳ２４およびＮＭＯＳ２６の、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、すなわち、大電流が急激に流れないように比較的低い方が好ましい。また、ＰＭＯＳ２８およびＮＭＯＳ３４は、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２６をオン状態からオフ状態にするためのものであるから、その駆動能力は、比較的高い方が好ましいのはもちろんである。
【００２５】
続いて、制御回路１６ａは、出力バッファ１２のＰＭＯＳ２４がオフ状態からオン状態に変化するときに、すなわち、内部信号Ｎ２が、駆動回路１４ａによってディスチャージされるときに、ＰＭＯＳ２４のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出するもので、図示例においては、ＰＭＯＳ３６およびＮＭＯＳ３８を有する。これらのＰＭＯＳ３６およびＮＭＯＳ３８のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは、それぞれ内部信号Ｎ２およびＮ３に接続され、そのドレインは短絡されて内部信号Ｎ４に接続されている。
【００２６】
また、制御回路１６ｂは、出力バッファ１２のＮＭＯＳ２６がオフ状態からオン状態に変化するときに、すなわち、内部信号Ｎ３が、駆動回路１４ｂによってチャージアップされるときに、ＮＭＯＳ２６のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出するもので、図示例においては、ＰＭＯＳ４０およびＮＭＯＳ４２を有する。これらのＰＭＯＳ４０およびＮＭＯＳ４２のソースは、それぞれ内部電源Ｖｄｄおよび内部グランドＶｓｓに接続され、そのゲートは、それぞれ内部信号Ｎ２およびＮ３に接続され、そのドレインは短絡されて内部信号Ｎ５に接続されている。
【００２７】
ところで、ＣＭＯＳ構造の半導体装置を構成するＰＭＯＳおよびＮＭＯＳのしきい値電圧は、同一構造を有するトランジスタであっても、トランジスタサイズ等に応じて多少の違いがあるが、通常、意識的にトランジスタのしきい値電圧を変更したものでない限り、同一半導体チップ内のＰＭＯＳはいずれもほぼ等しいしきい値電圧を有し、同様に、同一半導体チップ内のＮＭＯＳはいずれもほぼ等しいしきい値電圧を有している。
【００２８】
従って、図示例の制御回路１６ａにおいては、ＰＭＯＳ３６により、出力バッファ１２のＰＭＯＳ２４のしきい値電圧を検出する、換言すれば、ＰＭＯＳ３６のオンオフによってＰＭＯＳ２４のオンオフを検出するため、例えばプロセス変動により、これらのＰＭＯＳ２４，３６のしきい値電圧が変動したとしても、ＰＭＯＳ２４，３６のしきい値電圧は常に同じように変動し、ほぼ等しいしきい値電圧となるため、ＰＭＯＳ３６によって、出力バッファ１２のＰＭＯＳ２４のしきい値電圧を確実に検出することができる。また、制御回路１６ｂにおいても同じである。
【００２９】
また、既に述べたように、駆動回路１４ａのＮＭＯＳ３０の駆動能力が比較的低いため、内部信号Ｎ２は、急峻にチャージアップされるが、後述するように、ＰＭＯＳ２４のしきい値電圧以降は緩やかにディスチャージされる。また、駆動回路１４ｂのＰＭＯＳ３２の駆動能力も比較的低いため、内部信号Ｎ３は、急峻にディスチャージされるが、後述するように、ＮＭＯＳ２６のしきい値電圧以降は緩やかにチャージアップされる。
【００３０】
従って、図１に示されるように、例えば制御回路１６ｂにおいては、ＰＭＯＳ４０のゲートを内部信号Ｎ２ではなく、内部信号Ｎ３に接続してもよいが、内部信号Ｎ３により、ＮＭＯＳ４２のゲートが、しきい値電圧以降は緩やかにチャージアップされ駆動能力が低くなるので、ＰＭＯＳ４０は、そのゲートが急峻にチャージアップされ、瞬時にオン状態からオフ状態となれるように、緩やかにチャージアップされる内部信号Ｎ３よりも、急峻にチャージアップされる内部信号Ｎ２に接続する方が好ましい。また、制御回路１６ａにおいても同じである。
【００３１】
続いて、ディスチャージ回路１８は、出力バッファ１２のＰＭＯＳ２４がオフ状態からオン状態に変化するときに、制御回路１６ａによって、ＰＭＯＳ２４のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことが検出されるまでの間、すなわち、ＰＭＯＳ２４がオフ状態からオン状態となるまでの間、ＰＭＯＳ２４のゲートを駆動回路１４ａとともにディスチャージするもので、図示例においては、ＰＭＯＳ４４およびＮＭＯＳ４６を有する。これらのＰＭＯＳ４４およびＮＭＯＳ４６のソースは、それぞれ内部信号Ｎ２および内部グランドＶｓｓに接続され、そのゲートは、それぞれ内部信号Ｎ４およびＮ１に接続され、そのドレインは短絡されている。
【００３２】
また、チャージアップ回路２０は、出力バッファ１２のＮＭＯＳ２６がオフ状態からオン状態に変化するときに、制御回路１６ｂによって、ＮＭＯＳ２６のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことが検出されるまでの間、すなわち、ＮＭＯＳ２６がオフ状態からオン状態となるまでの間、ＮＭＯＳ２６のゲートを駆動回路１４ｂとともにチャージアップするもので、図示例においては、ＰＭＯＳ４８およびＮＭＯＳ５０を有する。これらのＰＭＯＳ４８およびＮＭＯＳ５０のソースは、それぞれ内部電源Ｖｄｄおよび内部信号Ｎ３に接続され、そのゲートは、それぞれ内部信号Ｎ１およびＮ５に接続され、そのドレインは短絡されている。
【００３３】
本発明の出力バッファ回路は、基本的に、以上のような構成を有するものである。なお、上記実施例においては、ＣＭＯＳ構造の半導体装置の出力バッファ回路の一例を示したが、本発明の出力バッファ回路はこの実施例に限定されず、ＣＭＯＳ構造の半導体装置においてはもちろん、これ以外であっても、例えばＰＭＯＳ構造の半導体装置や、ＮＭＯＳ構造の半導体装置においても適用可能なことは言うまでもないことである。
【００３４】
次に、本発明の出力バッファ回路の動作について説明する。
図２は、本発明の出力バッファ回路の動作を表す一実施例のタイミングチャートである。このタイミングチャートは、出力パッド２２における出力がハイレベルからローレベルに変化する場合の出力バッファ回路１０の動作を示したもので、図中横軸は時間を表し、縦軸は、出力バッファ回路１０の内部信号Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５および出力パッド２２の出力を表している。
【００３５】
なお、以下の説明において、出力バッファ回路１０を構成する全てのＰＭＯＳは、いずれもほぼ等しいしきい値電圧を有するものとし、同様に、出力バッファ回路１０を構成する全てのＮＭＯＳは、いずれもほぼ等しいしきい値電圧を有するものとする。
【００３６】
このタイミングチャートに示されるように、内部信号Ｎ１がハイレベルからローレベルに変化すると、まず、駆動回路１４ａ，１４ｂにおいて、ＰＭＯＳ２８およびＰＭＯＳ３２はいずれもオフ状態からオン状態となり、ＮＭＯＳ３０およびＮＭＯＳ３４はいずれもオン状態からオフ状態となる。すなわち、内部信号Ｎ２は、ＰＭＯＳ２８により比較的急峻にチャージアップされ、内部信号Ｎ３は、ＰＭＯＳ３２により比較的緩やかにチャージアップされる。
【００３７】
また、内部信号Ｎ１がハイレベルからローレベルに変化すると、ディスチャージ回路１８のＮＭＯＳ４６がオン状態からオフ状態となり、かつ、チャージアップ回路２０のＰＭＯＳ４８がオフ状態からオン状態となる。ここで、内部信号Ｎ５はハイレベルであるから、チャージアップ回路２０のＮＭＯＳ５０はオン状態であり、内部信号Ｎ３は、チャージアップ回路２０のＰＭＯＳ４８およびＮＭＯＳ５０を介して比較的急峻にチャージアップされる。
【００３８】
従って、内部信号Ｎ３は、駆動回路１４ｂのＰＭＯＳ３２と並列に、チャージアップ回路２０のＰＭＯＳ４８およびＮＭＯＳ５０を介してチャージアップされることにより比較的急峻にチャージアップされる。
なお、ディスチャージ回路１８のＰＭＯＳ４４は、内部信号Ｎ４がハイレベルであるからオフ状態であり、ディスチャージ回路１８は、内部信号Ｎ２から電気的に切り離されている。
【００３９】
続いて、内部信号Ｎ２，Ｎ３がチャージアップされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値電圧まで到達すると、制御回路１６ａ，１６ｂにおいて、ＰＭＯＳ３６およびＰＭＯＳ４０がいずれもオン状態からオフ状態となり、ＮＭＯＳ３８およびＮＭＯＳ４２がいずれもオフ状態からオン状態となる。すなわち、内部信号Ｎ４は、ＮＭＯＳ３８によりディスチャージされ、内部信号Ｎ５は、ＮＭＯＳ４２によりディスチャージされる。
【００４０】
また、内部信号Ｎ２，Ｎ３がチャージアップされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値電圧まで到達すると、出力バッファ１２のＰＭＯＳ２４がオン状態からオフ状態となり、ＮＭＯＳ２６がオフ状態からオン状態になる。
このように、出力バッファ１２のＮＭＯＳ２６および制御回路１６ｂのＮＭＯＳ４２のしきい値電圧はほぼ等しいため、ＮＭＯＳ４２により、内部信号Ｎ３がＮＭＯＳ２６のしきい値電圧に到達したことを検出している。
【００４１】
続いて、内部信号Ｎ５がディスチャージされ、ハイレベルからローレベルになると、チャージアップ回路２０のＮＭＯＳ５０がオン状態からオフ状態となる。すなわち、チャージアップ回路２０が内部信号Ｎ３から電気的に切り離されるため、内部信号Ｎ３は、チャージアップ回路２０により急峻にチャージアップされなくなり、これ以後、駆動回路１４ａのＰＭＯＳ３２だけで比較的緩やかにチャージアップされることになる。
【００４２】
内部信号Ｎ３、すなわち、出力バッファ１２のＮＭＯＳ２６のゲートが、比較的緩やかにチャージアップされると、ＮＭＯＳ２６の抵抗値も緩やかに変化する。これにより、容量成分Ｃにチャージアップされた電荷は、出力バッファ１２のＮＭＯＳ２６を介して緩やかにディスチャージされ、出力パッド２２の出力は、電源ピンおよびグランドピンのインダクタンス成分Ｌ１  ，Ｌ２  があっても、スイッチングノイズの発生が低減されつつローレベルとなる。
【００４３】
なお、上記動作説明においては、出力パッド２２における出力がハイレベルからローレベルに変化する場合を例に挙げて説明したが、出力パッド２２における出力がローレベルからハイレベルに変化する場合も同様にして動作する。
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４４】
【発明の効果】
以上詳細に説明したように、本発明の出力バッファ回路は、駆動回路により、内部信号に応じて、出力バッファのＰＭＯＳのゲートが緩やかにディスチャージされる、または、出力バッファのＮＭＯＳのゲートが緩やかにチャージアップされるときに、制御回路により、出力バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出し、この制御回路により、出力バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい値電圧に到達したことが検出されるまでの間、ディスチャージ回路またはチャージアップ回路により、駆動回路と並列に、出力バッファのＰＭＯＳのゲートを急峻にディスチャージする、または、出力バッファのＮＭＯＳのゲートを急峻にチャージアップするように構成したものである。本発明の出力バッファ回路によれば、出力バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達するまでは、出力バッファのＰＭＯＳまたはＮＭＯＳのゲートが、駆動回路およびディスチャージ回路、または、駆動回路およびチャージアップ回路により、高速にディスチャージまたはチャージアップされるため、出力バッファの伝搬遅延時間の増大を防止することができる。
また、本発明の出力バッファ回路によれば、出力バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達した後は、出力バッファのＰＭＯＳまたはＮＭＯＳのゲートが、駆動回路だけで緩やかににディスチャージまたはチャージアップされるため、出力バッファのＰＭＯＳまたはＮＭＯＳが、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになり、出力バッファのＰＭＯＳおよびＮＭＯＳを介して、大電流が急激に流れなくなるため、スイッチングノイズの発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の一実施例の構成回路図である。
【図２】本発明の出力バッファ回路の動作を表した一実施例のタイミングチャートである。
【図３】本発明の出力バッファ回路の動作を表した一実施例のグラフである。
【図４】従来の出力バッファ回路の一例の構成回路図である。
【図５】従来の出力バッファ回路の動作を表した一例のグラフである。
【図６】従来の出力バッファ回路の動作を表した一例のグラフである。
【符号の説明】
１０  出力バッファ回路
１２  出力バッファ
１４ａ，１４ｂ  駆動回路
１６ａ，１６ｂ  制御回路
１８  ディスチャージ回路
２０  チャージアップ回路
２２  出力パッド
２４，２８，３２，３６，４０，４４，４８  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
２６，３０，３４，３８，４２，４６，５０  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５  内部信号
Ｖｄｄ  内部電源
Ｖｓｓ  内部グランド
Ｃ  容量成分
Ｌ１  ，Ｌ２      インダクタンス成分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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