(57)【特許請求の範囲】
【請求項１】
１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第１の負性抵抗素子回路と、その第１の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第２の負性抵抗素子回路とが直列に接続されている第１の直列負性抵抗素子回路と、ドレインを上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点に接続し、ソースを上記第１の直列負性抵抗素子回路の一端または定電圧が与える電源端に接続している第１の電界効果トランジスタとを有し、上記第１の直列負性抵抗素子回路の両端間に２値表示で「０」及び「１」をとることを繰り返すクロック信号電圧が印加されるようになされ、上記第１の電界効果トランジスタのゲートに入力信号電圧が印加されるようになされ、上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点を第１の出力電圧が出力される第１の出力端とするようになされた第１の電圧出力回路と、
上記第１及び第２の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第３の負性抵抗素子回路と、その第３の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第４の負性抵抗素子回路とが直列に接続されている第２の直列負性抵抗素子回路と、ドレインを上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点に接続し、ソースを上記第２の直列負性抵抗素子回路の一端または定電圧が与えられる電源端に接続している第２の電界効果トランジスタとを有し、上記第２の直列負性抵抗素子回路の両端間に上記クロック信号電圧が印加されるようになされ、上記第２の電界効果トランジスタのゲートに上記入力信号電圧が印加されるようになされ、上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点を第２の出力電圧が出力される第２の出力端とするようになされた第２の電圧出力回路と、
上記第１の電圧出力回路の第１の出力端から出力される第１の出力電圧と上記第２の電圧出力回路の第２の出力端から出力される第２の出力電圧とを入力し、両者の差電圧を出力するようになされた差動回路とを有し、
上記差動回路から出力される差電圧を、上記入力信号電圧の予定の閾値電圧と比較された電圧比較出力として出力するようになされていることを特徴とする電圧比較回路。
【請求項２】
請求項１記載の電圧比較回路において、
上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路、及び上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路が有する２端子負性抵抗素子が複数ｎ個であることによって、上記第１の電圧出力回路から出力される第１の出力電圧、及び上記第２の電圧出力回路から出力される第２の出力電圧が、（ｎ＋１）値をとることを特徴とする電圧比較回路。
【請求項３】
請求項１記載の電圧比較回路において、
上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路、及び上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路が有する２端子負性抵抗素子が１個であることによって、上記第１の電圧出力回路から出力される第１の出力電圧、及び上記第２の電圧出力回路から出力される第２の出力電圧が、２値をとることを特徴とする電圧比較回路。
【請求項４】
請求項１記載の電圧比較回路において、
上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路、及び上記第２の直列負性抵抗素子回路の３及び第４の負性抵抗素子回路が有する２端子負性抵抗素子が複数ｎ個であるとする、そのｎが２であることによって、上記第１の電圧出力回路から出力される第１の出力電圧、及び上記第２の電圧出力回路から出力される第２の出力電圧が、３値をとることを特徴とする電圧比較回路。
【請求項５】
直列に接続された複数ｎ個の２端子負性抵抗素子を有する第１の負性抵抗素子回路と、直列に接続された複数ｎ個の２端子負性抵抗素子を有する第２の負性抵抗素子回路とが直列に接続されている第１の直列負性抵抗素子回路と、ドレインを上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点に接続し、ソースを上記第１の直列負性抵抗素子回路の一端または定電圧が与えられる電源端に接続している電界効果トランジスタとを有し、上記第１の直列負性抵抗素子回路の両端間に２値表示で「０」及び「１」をとることを繰り返すクロック信号電圧が印加されるようになされ、上記電界効果トランジスタのゲートに入力信号電圧が印加されるようになされ、上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点を（ｎ＋１）値をとる第１の出力電圧が出力される第１の出力端とするようになされた第１の電圧出力回路と、
直列に接続された複数ｎ個の２端子負性抵抗素子を有する第３の負性抵抗素子回路と、直列に接続された複数ｎ個の２端子負性抵抗素子を有する第４の負性抵抗素子回路とが直列に接続されている第２の直列負性抵抗素子回路を有し、その第２の直列負性抵抗素子回路の両端間に上記クロック信号電圧が印加されるようになされ、上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点を（ｎ＋１）値をとる第２の出力電圧が出力される第２の出力端とするようになされた第２の電圧出力回路と、
上記第１の電圧出力回路の第１の出力端から出力される第１の出力電圧と上記第２の電圧出力回路の第２の出力端から出力される第２の出力電圧とを入力し、両者の差電圧を出力するようになされた差動回路とを有し、
上記差動回路から出力される差電圧を、上記入力信号電圧の予定の閾値電圧と比較された電圧比較出力として出力するようになされていることを特徴とする電圧比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号電圧を予定の閾値電圧と比較し、その結果を電圧比較出力として出力するようになされた電圧比較回路に関する。
【０００２】
【従来の技術】
従来、図５を伴って次に述べる電圧比較回路が提案されている（参考文献：Ｋ．Ｍａｅｚａｗａ  ａｎｄ  Ｔ．Ｍｉｚｕｔａｎｉ，“Ａ  Ｎｅｗ  Ｒｅｓｏｎａｎｔ  Ｔｕｎｎｅｌｉｎｇ  Ｌｏｇｉｃ  Ｇａｔｅ  Ｅｍｐｌｏｙｉｎｇ  Ｍｏｎｏｓｔａｂｌｅ−Ｂｉｓｔａｂｌｅ  Ｔｒａｎｓｉｔｉｏｎ，”Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３２，ｐｐ．４２−４４，１９９３）。
すなわち、１個の２端子負性抵抗素子Ｄ１を有する第１の負性抵抗素子回路Ｂ１と、同じく１個の２端子負性抵抗素子Ｄ２を有する第２の負性抵抗素子回路Ｂ２とが直列に接続されている直列負性抵抗素子回路Ｇと、ドレインを直列負性抵抗素子回路Ｇの第１及び第２の負性抵抗素子回路Ｂ１及びＢ２の接続中点Ｐに接続し、ソースを直列負性抵抗素子回路Ｇの負性抵抗素子回路Ｂ２側の一端に接続している電界効果トランジスタＭとを有する。
【０００３】
そして、直列負性抵抗素子回路Ｇの負性抵抗素子回路Ｂ１側の一端が、低電圧ＶL で意味づけられた２値表示の「０」と高電圧ＶH で意味づけられた２値表示の「１」とを順次交互にとることを繰り返すクロック信号電圧Ｖｃを出力するクロック信号電圧源端Ｅｃに接続され、直列負性抵抗素子回路Ｇの負性抵抗素子回路Ｂ２側の他端が、定電圧Ｖ１を出力する定電圧源端Ｅ１に接続され、それによって、直列負性抵抗素子回路Ｇの両端間にクロック信号電圧Ｖｃが印加されるようになされている。
【０００４】
また、電界効果トランジスタＭのゲートが、入力信号電圧Ｖｉが得られる信号入力端ＩＮに接続され、さらに、直列負性抵抗素子回路Ｇの負性抵抗素子回路Ｂ１及びＢ２の接続中点Ｐから、出力端ＯＵＴが導出されている。
【０００５】
この場合、負性抵抗素子回路Ｂ１の２端子負性抵抗素子Ｄ１、及び負性抵抗素子回路Ｂ２の２端子負性抵抗素子Ｄ２は、図６に示すような、Ｎ字型の電流−電圧特性を有する。
すなわち、電流を零値から正方向に増加させれば、それに応じて電圧が零値から正方向に高くなる電圧値になるが、その電流がピーク電流値ＩP に達すれば、電圧がそのときの電圧値Ｖp からそれに比し高い電圧値Ｖq に転移し、また、その状態から電流を増加させれば、これに応じて電圧が電圧値Ｖq から正方向に高くなる電圧値になり、さらに、その状態から電流を減少させれば、それに応じて電圧が負方向に低くなる電圧値になるが、その電流がバレー電流値Ｉr に達すれば、電圧がそのときの電圧値Ｖr からそれに比し低い電圧値Ｖs に転移し、また、その状態から電流を減少させれば、それに応じて電圧がそのときの電圧値から負方向に低くなる電圧値になる、という特性を有する。
【０００６】
従って、いま、２端子負性抵抗素子Ｄ１の電流−電圧特性上でみたピーク電流値ＩP をＩP1とし、電圧値ＶP 、Ｖq 、Ｖr 及びＶs をそれぞれＶP1、Ｖq1、Ｖr1及びＶs1とし、電流値Ｉr をＩr1とするとき、２端子負性抵抗素子Ｄ１及びそれを有するだけの負性抵抗素子回路Ｂ１は、図７に示すような、電流−電圧特性を有する。
【０００７】
また、２端子負性抵抗素子Ｄ２の電流−電圧特性上でみたピーク電流値ＩP をＩP2とし、電圧値ＶP 、Ｖq 、Ｖr 及びＶs をそれぞれＶP2、Ｖq2、Ｖr2及びＶs2とし、電流値Ｉr をＩr2とするとき、２端子負性抵抗素子Ｄ２及びそれを有するだけの負性抵抗素子回路Ｂ２は、図８に示すような、電流−電圧特性を有する。ただし、この場合、ピーク電流値ＩP2が、２端子負性抵抗素子Ｄ１のピーク電流値ＩP1よりも小さい（ＩP1＞ＩP2）とする。
【０００８】
さらに、電界効果トランジスタＭは、例えばｎ型とするが、この場合、電界効果トランジスタＭは、負性抵抗素子回路Ｂ１及びＢ２接続中点Ｐ及び定電圧源端Ｅ１を通って、ドレイン電流を、ゲートに印加される入力信号電圧Ｖｉが正方向に高くなるのに応じてドレイン電流値を大きくする特性を有する。
【０００９】
また、負性抵抗素子回路Ｂ２と電界効果トランジスタＭとの並列回路を複合回路Ｃとするとき、その複合回路Ｃは、負性抵抗素子回路Ｂ１及びＢ２の接続中点Ｐ及び定電圧源端Ｅ１を通って、２端子負性抵抗素子Ｄ２に流れる電流と電界効果トランジスタＭのドレイン電流とを合わせた電流を流す特性を有する。
【００１０】
従って、複合回路Ｃは、２端子負性抵抗素子Ｄ２の電流−電圧特性でみたピーク電流値ＩP2、電圧値ＶP2、Ｖq2、Ｖr2及びＶs2、電流値Ｉr2に対応する値を、それぞれピーク電流値ＩP2′、電圧値ＶP2′、Ｖq2′、Ｖr2′及びＶs2′、電流値Ｉr2′とするとき、図９に示すように、電界効果トランジスタＭのゲートに印加される入力信号電圧Ｖｉに応じてピーク電流値Ｉp2′が変化する、Ｎ字型の電流−電圧特性を有する。
【００１１】
以上が、従来提案されている電圧比較回路の構成である。
このような構成を有する従来の電圧比較回路によれば、次に述べるようにして、入力信号電圧Ｖｉを予定の閾値電圧（これをＶT とする）と比較し、その結果を電圧比較出力として出力する。ここで、閾値電圧ＶT は、２端子負性抵抗素子Ｄ１のピーク電流値ＩP1と２端子負性抵抗素子Ｄ２のピーク電流値ＩP2とが等しい（ＩP1＝ＩP2）ときの入力信号電圧Ｖｉの値としている。
【００１２】
まず、入力信号電圧Ｖｉが閾値電圧ＶT よりも低い（Ｖｉ＜ＶT ）場合を説明する。
この場合、複合回路Ｃのピーク電流値Ｉp2′が、負性抵抗素子回路Ｂ１のピーク電流値Ｉp1より小である（Ｉp2′＜Ｉp1）。このため、クロック信号電圧Ｖｃがとる２値表示の「０」に意味づけられた低い電圧値ＶL と２値表示の「１」に意味づけられた高い電圧値ＶH とを適当な値に選定しておけば、出力端ＯＵＴに、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかに応じて、２値表示の「０」または「１」をとる出力電圧が得られるが、この状況を次に詳細に説明する。
【００１３】
図５に示す従来の電圧比較回路は、クロック信号電圧Ｖｃを用いて、入力信号電圧Ｖｉの、閾値電圧ＶT と比較された電圧比較出力を、出力端ＯＵＴに出力する機能を有するが、クロック信号電圧Ｖｃが、現時点をｔとし、順次の時点を、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７とするとき、図１１及び図１３に示すように、時点ｔ１から時点ｔ３までの間（ｔ１＜ｔ＜ｔ３）、低電圧値ＶL から高電圧値ＶH まで時間とともに高くなる電圧値をとり、次で、時点ｔ３から時点ｔ４までの間（ｔ３＜ｔ＜ｔ４）、高電圧値ＶH を保ち、時点ｔ４から時点ｔ６までの間（ｔ４＜ｔ＜ｔ６）、高電圧値ＶH から低電圧値ＶL まで時間とともに低くなる電圧値をとり、時点ｔ６から時点ｔ７までの間（ｔ６＜ｔ＜ｔ７）、低電圧値ＶL を保ち、以下、同様のことを繰り返すとする。
【００１４】
一方、負性抵抗素子回路Ｂ１は、複合回路Ｃの負荷回路として機能する。このため、図１０に示すように、複合回路Ｃの図９に示す電流−電圧特性を曲線Ｈ２で表している図上に、負性抵抗素子回路Ｂ１の図７に示す電流−電圧特性を表している曲線を、点線で示すように、負荷線Ｈ１として、複合回路Ｃの電流−電圧特性を表している曲線Ｈ２と交叉して書き表すことができる。
【００１５】
従って、複合回路Ｃのピーク電流値Ｉp2′が、負性抵抗素子回路Ｂ１のピーク電流値Ｉp1より小である（ＩP2′＜ＩP1）とした場合、出力端ＯＵＴに得られる出力電圧が、次に述べる電圧値をとって得られる。
【００１６】
すなわち、時点ｔ１から時点ｔ２までの間（ｔ１＜ｔ＜ｔ２）、負荷線Ｈ１が曲線Ｈ２と交叉する交点Ｑが、図１０Ａに示すように、電圧値ＶL2′の位置から電圧値ＶP2′の位置に向けて時間とともに移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶL2′から電圧値ＶP2′に向けて時間とともに高くなる電圧値をとる。
【００１７】
また、時点ｔ２に達すれば（ｔ＝ｔ２）、交点Ｑが、図１０Ｂに示すように、電圧値ＶP2′の位置から電圧値ＶA1の位置に転移し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶP2′から電圧値ＶA1に転移する。
【００１８】
さらに、時点ｔ２から時点ｔ３までの間において（ｔ２＜ｔ＜ｔ３）、交点Ｑが、図１０Ｃに示すように、電圧値ＶA1の位置から電圧値ＶH2′の位置まで時間とともに移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶA1から電圧値ＶH2′まで高くなる電圧値をとる。
【００１９】
さらに、時点ｔ３から時点ｔ４までの間において（ｔ３＜ｔ＜ｔ４）、交点Ｑが動かず、このため、出力端ＯＵＴに得られる出力電圧が電圧値ＶH2′を保つ。
【００２０】
また、時点ｔ４から時点ｔ５までの間において（ｔ４＜ｔ＜ｔ５）、交点Ｑが、電圧値ＶH2′の位置から電圧値ＶA2の位置に向けて移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶH2′から電圧値ＶA2に向けて時間とともに低くなる電圧値をとる。
【００２１】
さらに、時点ｔ５に達すれば（ｔ＝ｔ５）、交点Ｑが、図１０Ｄに示すように、電圧値ＶA2の位置から電圧値ＶA3の位置に転移し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶA2から電圧値ＶA3に転移する。
【００２２】
また、時点ｔ５から時点ｔ６までの間において（ｔ５＜ｔ＜ｔ６）、交点Ｑが、図１０Ｅに示すように、電圧値ＶA3の位置から電圧値ＶL2′の位置まで時間とともに移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶA3から電圧値ＶL2′まで低くなる電圧値をとる。
【００２３】
さらに、時点ｔ６から後では（ｔ６＜ｔ＜ｔ７）、交点Ｑが動かず、よって、出力端ＯＵＴに得られる出力電圧が、図１１Ｂに示すように、電圧値ＶL2′を保つ。
【００２４】
以上のことから、図５に示す従来の電圧比較回路の場合、入力信号電圧Ｖｉが、図１４Ａに示すように、閾値電圧ＶT よりも低い電圧値から、閾値電圧ＶT よりも高い電圧値まで、時間とともに高くなる電圧値をとる場合、入力信号電圧Ｖｉが閾値電圧ＶT よりも低い電圧値（Ｖｉ＜ＶT ）である区間において、クロック信号電圧Ｖｃが、図１４Ｂに示すように、２値表示の「０」をとるか「１」をとるかに応じて、２値表示で「０」または「１」をとる出力電圧が、出力端ＯＵＴに、図１４Ｃに示すように、図１０及び図１１を伴って上述した電圧値をとって得られる。
【００２５】
次に、入力信号電圧Ｖｉが閾値電圧ＶT よりも高い（Ｖｉ＞ＶT ）場合を説明する。
この場合、複合回路Ｃのピーク電流値Ｉp2′が、負性抵抗素子回路Ｂ１のピーク電流値Ｉp1より大である。このため、［発明が解決しようとする課題］において詳細に説明するが、出力端ＯＵＴに、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかにかかわらず、２値表示の「０」しかとらない出力電圧が得られる。
【００２６】
以上のことから、図５に示す従来の電圧比較回路によれば、入力信号電圧Ｖｉが閾値電圧ＶT よりも低い電圧値を有する場合（Ｖｉ＞ＶT ）、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかに応じて、２値表示の「０」または「１」をとる出力電圧が、出力端ＯＵＴに得られ、また、入力信号電圧Ｖｉが閾値電圧ＶT よりも高い電圧値を有する場合（Ｖｉ＞ＶT ）、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかにかかわらず、２値表示の「０」をとる出力電圧が、出力端ＯＵＴに得られる、という入力信号電圧Ｖｉの閾値電圧ＶT と比較された電圧比較出力を出力する機能が得られる。
【００２７】
【発明が解決しようとする課題】
図５に示す従来の電圧比較回路において、入力信号電圧Ｖｉが閾値電圧ＶT よりも高く（Ｖｉ＞ＶT ）、複合回路Ｃのピーク電流値Ｉp2′が、負性抵抗素子回路Ｂ１のピーク電流値Ｉp1より大である（Ｉp2′＞Ｉp1）場合、出力端ＯＵＴに得られる出力電圧が、次に述べる電圧値をとって得られる。
【００２８】
すなわち、時点ｔ１から時点ｔ２までの間（ｔ１＜ｔ＜ｔ２）、負荷線Ｈ１が曲線Ｈ２と交叉する交点Ｑが、図１２Ａに示すように、電圧値ＶL2′の位置から電圧値ＶB1の位置に向けて時間とともに移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶL2′から電圧値ＶB1に向けて時間とともに高くなる電圧値をとる。
【００２９】
また、時点ｔ２に達すれば（ｔ＝ｔ２）、交点Ｑが、図１２Ｂに示すように、電圧値ＶB1の位置から電圧値ＶB2の位置に転移し、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶB1から電圧値ＶB2に転移する。
【００３０】
さらに、時点ｔ２から時点ｔ３までの間において（ｔ２＜ｔ＜ｔ３）、交点Ｑが、図１２Ｃに示すように、電圧値ＶB2の位置から電圧値ＶB3の位置まで時間とともに移動し、このため、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶB2から電圧値ＶB3まで高くなる電圧値をとる。
【００３１】
さらに、時点ｔ３から時点ｔ４までの間において（ｔ３＜ｔ＜ｔ４）、交点Ｑが動かず、このため、出力端ＯＵＴに得られる出力電圧が電圧値ＶB3を保つ。
【００３２】
また、時点ｔ４から時点ｔ５までの間（ｔ４＜ｔ＜ｔ５）、交点Ｑが、電圧値ＶB3の位置から電圧値ＶB4の位置に向けて移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶB3から電圧値ＶB4に向けて時間とともに低くなる電圧値をとる。
【００３３】
さらに、時点ｔ５に達すれば（ｔ＝ｔ５）、交点Ｑが、図１２Ｄに示すように、電圧値ＶB4の位置から電圧値ＶB5の位置に転移し、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶB4から電圧値ＶB5に転移する。
【００３４】
また、時点ｔ５から時点ｔ６までの間（ｔ５＜ｔ＜ｔ６）において、交点Ｑが、図１２Ｅに示すように、電圧値ＶB5の位置から電圧値ＶL2′の位置まで時間とともに移動し、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶB5から電圧値ＶH2′まで低くなる電圧値をとる。
【００３５】
さらに、時点ｔ６から後では（ｔ６＜ｔ＜ｔ７）、交点Ｑが動かず、よって、出力端ＯＵＴに得られる出力電圧が、図１３Ｂに示すように、電圧値ＶL2′を保つ。
【００３６】
以上のことから、図５に示す従来の電圧比較回路の場合、入力信号電圧Ｖｉが、図１４Ａに示すように、閾値電圧ＶT よりも高い電圧値（Ｖｉ＞ＶT ）である区間において、クロック信号電圧Ｖｃが、図１４Ｂに示すように、２値表示の「０」をとるか「１」をとるかにかかわらず、２値表示の「０」しかとらない出力電圧が、出力端ＯＵＴに、図１４Ｃに示すように、図１２及び図１３を伴って上述した電圧値をとって得られる。
【００３７】
このため、とくに、入力信号電圧Ｖｉが閾値電圧ＶT よりも高い電圧値である区間において、２値表示で「０」しかとらない出力電圧が、高電圧値ＶH 従って２値表示の「１」とみなされるおそれを有する、スパイクを伴っているものとしてしか得られない、という欠点を有していた。
よって、本発明は、上述した欠点を有しない、新規な電圧比較回路を提案せんとするものである。
【００３８】
【課題を解決するための手段】
本願第１番目の発明による電圧比較回路は、（Ａ）１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第１の負性抵抗素子回路と、その第１の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第２の負性抵抗素子回路とが直列に接続されている第１の直列負性抵抗素子回路と、ドレインを上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点に接続し、ソースを上記第１の直列負性抵抗素子回路の一端または定電圧が与える電源端に接続している第１の電界効果トランジスタとを有し、上記第１の直列負性抵抗素子回路の両端間に２値表示で「０」及び「１」をとることを繰り返すクロック信号電圧が印加されるようになされ、上記第１の電界効果トランジスタのゲートに入力信号電圧が印加されるようになされ、上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点を第１の出力電圧が出力される第１の出力端とするようになされた第１の電圧出力回路と、（Ｂ）上記第１及び第２の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第３の負性抵抗素子回路と、その第３の負性抵抗素子回路が２端子負性抵抗素子を１個有するか複数ｎ個有するかに応じて１個の２端子負性抵抗素子または直列に接続された複数ｎ個の２端子負性抵抗素子を有する第４の負性抵抗素子回路とが直列に接続されている第２の直列負性抵抗素子回路と、ドレインを上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点に接続し、ソースを上記第２の直列負性抵抗素子回路の一端または定電圧が与えられる電源端に接続している第２の電界効果トランジスタとを有し、上記第２の直列負性抵抗素子回路の両端間に上記クロック信号電圧が印加されるようになされ、上記第２の電界効果トランジスタのゲートに上記入力信号電圧が印加されるようになされ、上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点を第２の出力電圧が出力される第２の出力端とするようになされた第２の電圧出力回路と、（Ｃ）上記第１の電圧出力回路の第１の出力端から出力される第１の出力電圧と上記第２の電圧出力回路の第２の出力端から出力される第２の出力電圧とを入力し、両者の差電圧を出力するようになされた差動回路とを有し、そして、（Ｄ）上記差動回路から出力される差電圧を、上記入力信号電圧の予定の閾値電圧と比較された電圧比較出力として出力するようになされている。
【００３９】
本願第２番目の発明による電圧比較回路は、（Ａ）直列に接続された複数ｎ個の２端子負性抵抗素子を有する第１の負性抵抗素子回路と、直列に接続された複数ｎ個の２端子負性抵抗素子を有する第２の負性抵抗素子回路とが直列に接続されている第１の直列負性抵抗素子回路と、ドレインを上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点に接続し、ソースを上記第１の直列負性抵抗素子回路の一端または定電圧が与えられる電源端に接続している電界効果トランジスタとを有し、上記第１の直列負性抵抗素子回路の両端間に２値表示で「０」及び「１」をとることを繰り返すクロック信号電圧が印加されるようになされ、上記電界効果トランジスタのゲートに入力信号電圧が印加されるようになされ、上記第１の直列負性抵抗素子回路の第１及び第２の負性抵抗素子回路の接続中点を（ｎ＋１）値をとる第１の出力電圧が出力される第１の出力端とするようになされた第１の電圧出力回路と、（Ｂ）直列に接続された複数ｎ個の２端子負性抵抗素子を有する第３の負性抵抗素子回路と、直列に接続された複数ｎ個の２端子負性抵抗素子を有する第４の負性抵抗素子回路とが直列に接続されている第２の直列負性抵抗素子回路を有し、その第２の直列負性抵抗素子回路の両端間に上記クロック信号電圧が印加されるようになされ、上記第２の直列負性抵抗素子回路の第３及び第４の負性抵抗素子回路の接続中点を（ｎ＋１）値をとる第２の出力電圧が出力される第２の出力端とするようになされた第２の電圧出力回路と、（Ｃ）上記第１の電圧出力回路の第１の出力端から出力される第１の出力電圧と上記第２の電圧出力回路の第２の出力端から出力される第２の出力電圧とを入力し、両者の差電圧を出力するようになされた差動回路とを有し、そして、（Ｄ）上記差動回路から出力される差電圧を、上記入力信号電圧の予定の閾値電圧と比較された電圧比較出力として出力するようになされている。
【００４０】
【本願第１番目の発明の実施の形態１】
次に、図１を伴って、本願第１番目の発明による電圧比較回路の第１の実施の形態を述べよう。
図１において、図５との対応部分には同一符号を付し、詳細説明を省略する。
【００４１】
図１に示す本願第１番目の発明による電圧比較回路の第１の実施の形態は、第１の電圧出力回路Ｕ１と、第２の電圧出力回路Ｕ２と、差動回路Ｆとを有する。
この場合、電圧出力回路Ｕ１は、図５に示す従来の電圧比較回路で述べたと同様に、２端子負性抵抗素子Ｄ１を有する負性抵抗素子回路Ｂ１と、２端子負性抵抗素子Ｄ２を有する負性抵抗素子回路Ｂ２とが直列に接続されている直列負性抵抗素子回路Ｇと、同様に接続されている電界効果トランジスタＭとを有する。
【００４２】
そして、図５に示す従来の電圧比較回路で述べたと同様に、直列負性抵抗素子回路Ｇの一端がクロック信号電圧源端Ｅｃに接続され、他端が定電圧源端Ｅ１に接続され、また、電界効果トランジスタＭのゲートが信号入力端ＩＮに接続され、負性抵抗素子回路Ｂ１及びＢ２の接続中点Ｐから出力端ＯＵＴ（ただし、以下ＯＵＴ１とする）が導出されている。
この場合、２端子負性抵抗素子Ｄ１及びそれを有するだけの負性抵抗素子回路Ｂ１も、図５に示す従来の電圧比較回路の場合と同様の、図７に示すような電流−電圧特性を有する。
【００４３】
また、２端子負性抵抗素子Ｄ２及びそれを有するだけの負性抵抗素子回路Ｂ２も、図５に示す従来の電圧比較回路の場合と同様の、図８に示すような電流−電圧特性を有する。
さらに、電界効果トランジスタＭも、図５に示す従来の電圧比較回路の場合と同様の特性を有する。
また、負性抵抗素子回路Ｂ２と電界効果トランジスタＭとの並列回路でなる複合回路Ｃも、図５に示す従来の電圧比較回路の場合と同様の、図９に示すような電流−電圧特性を有する。
【００４４】
さらに、電圧出力回路Ｕ２は、１個の２端子負性抵抗素子Ｄ３を有する第３の負性抵抗素子回路Ｂ３と、同じく１個の２端子負性抵抗素子Ｄ４を有する第４の負性抵抗素子回路Ｂ４とが直列に接続されている第２の直列負性抵抗素子回路Ｇ２を有する。
【００４５】
そして、直列負性抵抗素子回路Ｇ２の負性抵抗素子回路Ｂ３側の一端が、クロック信号電圧源端Ｅｃに接続され、負性抵抗素子回路Ｂ４側の他端が、定電圧源端Ｅ１に接続され、また、負性抵抗素子回路Ｂ３及びＢ４の接続中点Ｐ２から出力端ＯＵＴ２が導出されている。
この場合、２端子負性抵抗素子Ｄ３及びＤ４、及びそれらをそれぞれ有するだけの負性抵抗素子回路Ｂ３及びＢ４は、２端子負性抵抗素子Ｄ１及びＤ２と同様の電流−電圧特性を有するが、それらのピーク電流値をそれぞれＩP3及びＩP4とするとき、ＩP3＜ＩP4の関係を有する。
【００４６】
また、電圧出力回路Ｕ２は、ドレインを負性抵抗素子回路Ｂ３及びＢ４の接続中点Ｐ２に接続し、ソースを直列負性抵抗素子回路Ｇ２の負性抵抗素子回路Ｂ４側の一端に接続している電界効果トランジスタＭ２を有し、そして、その電界効果トランジスタＭ２のゲートが信号入力端ＩＮに接続されている。
【００４７】
従って、電圧出力回路Ｕ２が、電圧出力回路Ｕ１と同様に、入力信号電圧Ｖｉを予定の閾値電圧（これをＶT2とする）と比較し、その結果を電圧比較出力として出力する。
ただし、この場合、負性抵抗素子回路Ｂ３のピーク電流値ＩP3と負性抵抗素子回路Ｂ４のピーク電流値ＩP4とが、閾値電圧ＶT2が電圧出力回路Ｕ１の閾値電圧ＶT とは異なる値、すなわち、例えば閾値電圧ＶT よりも小さな値をとるように、選定されている。
【００４８】
さらに、差動回路Ｆは、それ自体は公知の種々の構成を有するものとし得るが、図示のように、例えば、２個の電界効果トランジスタＱ１及びＱ２を有し、それらのソースがそれらに共通の定電流回路Ｈを通じて、定電圧源端Ｅ２に接続され、電界効果トランジスタＱ１及びＱ２のドレインが、それぞれ負荷抵抗Ｒ１及びＲ２を通じて、電圧源端ＥＦに接続されている。
【００４９】
そして、電界効果トランジスタＱ１及びＱ２のゲートが、電圧出力回路Ｕ１の出力端ＯＵＴ１及び電圧出力回路Ｕ２の出力端ＯＵＴ２にそれぞれ接続され、また、電界効果トランジスタＱ２のドレインと負荷抵抗Ｒ２との接続中点から、出力端ＯＵＴが導出されている。
この場合、差動回路Ｆは、電圧出力回路Ｕ１の出力端ＯＵＴ１から出力される出力電圧と電圧出力回路Ｕ２の出力端ＯＵＴ２から出力される出力電圧とを入力とし、両者の差電圧を、出力端ＯＵＴに出力する特性を有する。
【００５０】
以上が、本願第１番目の発明による電圧比較回路の第１の実施の形態の構成である。
このような構成を有する本願第１番目の発明による電圧比較回路の第１の実施の形態によれば、電圧出力回路Ｕ１が、図５に示す従来の電圧比較回路の場合と同様の構成を有する。
【００５１】
このため、詳細説明は省略するが、クロック信号電圧Ｖｃが、図１４Ｂに示すと同様の図２Ｂに示すような電圧値をとるとするとき、入力信号電圧Ｖｉが、図１４Ａに示すと同様の図２Ａに示すように、閾値電圧ＶT よりも低い電圧値から、閾値電圧ＶT よりも高い電圧値まで、時間とともに高くなる電圧値をとる場合、入力信号電圧Ｖｉが閾値電圧ＶT よりも低い区間において、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかに応じて、２値表示で「０」または「１」をとる出力電圧が、出力端ＯＵＴ１に、図１４Ｃに示すと同様の図２Ｃに示すように、同様の電圧値をとって得られる。
【００５２】
また、電圧出力回路Ｕ２が、電圧出力回路Ｕ１の閾値電圧ＶT より小である閾値電圧ＶT2を有することを除いて、電圧出力回路Ｕ１と同様の構成を有する。
このため、詳細説明は省略するが、入力信号電圧Ｖｉが閾値電圧ＶT2よりも低い電圧値（Ｖｉ＜ＶT2）である区間において、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかに応じて、２値表示で「０」または「１」をとる出力電圧が、出力端ＯＵＴ２に、図２Ｄに示すように、出力端Ｔ１に入力信号電圧Ｖｉが閾値電圧ＶT よりも低い区間において図１４Ｃに示すように得られるのと同様の電圧値をとって得られる。
【００５３】
また、入力信号電圧Ｖｉが閾値電圧ＶT2よりも高い電圧値（Ｖｉ＞ＶT2）である区間において、クロック信号電圧Ｖｃが２値表示で「０」をとるか「１」をとるかにかかわらず、２値表示の「０」しかとらない出力電圧が、出力端ＯＵＴ２に、図２Ｃに示すように、出力端Ｔ１に入力信号電圧Ｖｉが閾値電圧ＶT よりも高い区間において図１４Ｃに示すように得られるのと同様の電圧値をとって得られる。
【００５４】
さらに、差動回路Ｆが、図２Ｃに示すような出力電圧と図２Ｄに示すような出力電圧とを入力として、差動動作を行う。
このため、入力電圧Ｖｉが閾値電圧ＶT2より低い電圧値（Ｖｉ＜ＶT2）である区間において、クロック信号電圧Ｖｃが２値表示で「０」をとるか「１」をとるかにかかわらず、２値表示の「０」しかとらない出力電圧が、出力端ＯＵＴに、図１４Ｃに示すようなスパイクを伴わない電圧値をとって得られる。
【００５５】
また、入力信号電圧Ｖｉが閾値電圧ＶT2よりも高いが閾値電圧ＶT よりも低い電圧値（ＶT2＜Ｖｉ＜ＶT ）である区間において、クロック信号電圧Ｖｃが２値表示の「０」をとるか「１」をとるかに応じて、２値表示で「０」または「１」をとる出力電圧が、出力端ＯＵＴに、図２Ｅに示すような、図１４Ｃに示すのとほとんど同様の、スパイクを伴わない電圧値をとって得られる。
【００５６】
さらに、入力電圧Ｖｉが閾値電圧ＶT より高い電圧値（Ｖｉ＞ＶT ）である区間において、クロック信号電圧Ｖｃが２値表示で「０」をとるか「１」をとるかにかかわらず、２値表示の「０」しかとらない出力電圧が、出力端ＯＵＴに、図１４Ｃに示すようなスパイクを伴わない電圧値をとって得られる。
【００５７】
以上のことから、図１に示す本発明による電圧比較回路によれば、入力電圧Ｖｉの２個の閾値電圧ＶT 及びＶT2と比較されたリテラルな電圧比較出力をスパイクを伴うことなしに、容易に得ることができる。
【００５８】
【本願第１番目の発明の実施の形態２】
次に、図３を伴って、本願第１番目の発明による電圧比較回路の第２の実施の形態を述べよう。
図３において、図１との対応部分には同一符号を付し、詳細説明を省略する。
【００５９】
図３に示す本願第１番目の発明による電圧比較回路の第２の実施の形態は、次の事項を除いて、図１に示す本発明による電圧比較回路の場合と同様の構成を有する。
すなわち、電界効果トランジスタＭ１及びＭ２のソースが、直列負性抵抗素子回路Ｇ１及びＧ２の一端にそれぞれ接続されているのに代え、定電圧源端Ｅ１に対応している、他の定電圧源端Ｅ１′に接続されている。
【００６０】
また、電圧出力回路Ｕ１及びＵ２の出力電圧を、レベルシフト回路ＳＨ１及びＳＨ２を介して、差動回路Ｆに供給されるようになされている。
この場合、レベルシフト回路ＳＨ１及びＳＨ２は、それ自体は公知の種々の構成を有するものとし得る。
例えば、レベルシフト回路ＳＨ１を、電圧源ＥＳ１及びＥＳ１′間に、電界効果トランジスタＱ１１、ダイオードｄ１１及びｄ１２、電界効果トランジスタＱ１２がそれらの順に直列に接続され、電界効果トランジスタＱ１１のゲートが電圧出力回路Ｕ１の出力端ＯＵＴ１に接続され、電界効果トランジスタＱ１２のゲートが制御電圧源端ＥＣＮに接続され、ダイオードｄ１１及び電界効果トランジスタＱ１２の接続中点が差動回路Ｆの電界効果トランジスタＱ１のゲートに接続されている構成とし得る。
【００６１】
また、レベルシフト回路ＳＨ２も、レベルシフト回路ＳＨ１と同様に、電圧源ＥＳ２及びＥＳ２′間に、電界効果トランジスタＱ２１、ダイオードｄ２１及びｄ２２、電界効果トランジスタＱ２２がそれらの順に直列に接続され、電界効果トランジスタＱ２１のゲートが電圧出力回路Ｕ２の出力端ＯＵＴ２に接続され、電界効果トランジスタＱ２２のゲートが制御電圧源端ＥＣＮに接続され、ダイオードｄ２１及び電界効果トランジスタＱ２２の接続中点が差動回路Ｆの電界効果トランジスタＱ２のゲートに接続されている構成とし得る。
【００６２】
以上が、本願第１番目の発明による電圧比較回路の第２の実施の形態の構成である。
このような構成を有する本願第１番目の発明による電圧比較回路の第２の実施の形態によれば、上述した事項を除いて、図１に示す本願第１番目の発明による電圧比較回路の場合と同様の構成を有する。
【００６３】
このため、詳細説明は省略するが、図１に示す本発明による電圧比較回路の場合と同様の作用・効果が得られる。
ただし、この場合、負性抵抗素子回路Ｂ１及びＢ２の接続中点から定電圧源端Ｅ１及びＥ１′にそれぞれ流れる電流の和が、図１に示す本願第１番目の発明による電圧比較回路の場合において負性抵抗素子回路Ｂ１及びＢ２の接続中点から定電圧源端Ｅ１に流れる電流に対応している。
【００６４】
また、負性抵抗素子回路Ｂ３及びＢ４の接続中点Ｐ２から定電圧源端Ｅ１及びＥ１′に流れる電流の和が、図１に示す本願第１番目の発明による電圧比較回路の場合において負性抵抗素子回路Ｂ３及びＢ４の接続中点から定電圧源端Ｅ１に流れる電流に対応している。
【００６５】
さらに、出力端ＯＵＴ１及びＯＵＴ２にそれぞれ得られる出力電圧を、差動回路Ｆに、その差動動作が効果的に行われるように、レベルシフトして供給することができる。
【００６６】
【本願第１番目の発明の実施の形態３】
次に、図４を伴って、本願第１番目の発明による電圧比較回路の第３の実施の形態を述べよう。
図４において、図１との対応部分には同一符号を付し、詳細説明を省略する。
【００６７】
図４に示す本願第１番目の発明による電圧比較回路は、負性抵抗素子回路Ｂ１、Ｂ２、Ｂ３、及びＢ４が、それぞれ１個の２端子負性抵抗素子Ｄ１、Ｄ２、Ｄ３、及びＤ４を有するのに代え、直列に接続された２個の２端子負性抵抗素子Ｄ１１及びＤ１２、Ｄ２１及びＤ２２、Ｄ３１及びＤ３２、及びＤ４１及びＤ４２をそれぞれ有することを除いて、図１に示す本発明による電圧比較回路の場合と同様の構成を有する。
【００６８】
ただし、この場合、２端子負性抵抗素子Ｄ１１及びＤ１２が、互いに異なる電圧の位置でピーク電流値を有する電流−電圧特性を有し、よって、負性抵抗素子回路Ｂ１が、２個のピーク電流値を有する電流−電圧特性を有する。
同様に、２端子負性抵抗素子Ｄ２１及びＤ２２、Ｄ３１及びＤ３２、及びＤ４１及びＤ４２のそれぞれが、互いに異なる電圧の位置でピーク電流値を有する電流−電圧特性を有し、よって、負性抵抗素子回路Ｂ２、Ｂ３、及びＢ４のそれぞれも、２個のピーク電流値を有する電流−電圧特性を有する。
【００６９】
以上が、本願第１番目の発明による電圧比較回路の第３の実施の形態の構成である。
このような構成を有する本願第１番目の発明による電圧比較回路によれば、それが、上述した事項を除いて、図１に示す本発明による電圧比較回路の場合と同様の構成を有する。
【００７０】
このため、詳細説明は省略するが、３値をとる出力電圧が、出力端ＯＵＴに、スパイクを伴わない電圧値をとって、電圧比較出力として得られることは、明らかである。
【００７１】
【本願第２番目の発明の実施の形態】
次に、本願第２番目の発明による電圧比較回路の実施の形態を述べよう。
本願第２番目の発明による電圧比較回路の実施の形態は、電力出力回路Ｕ２が有する電界効果トランジスタＭ２が省略されていることを除いて、図４に示す本願第１番目の発明による第３の実施の形態と同様の構成を有する。
以上が、本願第２番目の発明による電圧比較回路の実施の形態である。
このような構成を有する本願第２番目の発明による電圧比較回路の実施の形態によれば、上述した事項を除いて、図４に示す本願第１番目の発明による第３の実施の形態と同様の構成を有するので、詳細説明は省略するが、３値をとる出力電圧が、出力端ＯＵＴに、スパイクを伴わない電圧値をとって、電圧比較出力として得られることは明らかである。
【００７２】
なお、上述においては、本発明のわずかな実施の形態を示したに過ぎず、本発明の精神を脱することなしに種々の変型変更をなし得る。
例えば、図１に示す本願第１番目の発明による電圧比較回路において、図３に示す本願第１番目の発明による電圧比較回路の場合に準じて、電界効果トランジスタＭ及びＭ２のソースを定電圧源端Ｅ１とは異なる定電圧源端に接続した構成として、図１に示す本願第１番目の発明による電圧比較回路で述べたと同様の作用・効果を得るようにすることもできる。
【００７３】
また、図３に示す本願第１番目の発明による電圧比較回路において、図１に示す本発明による電圧比較回路の場合に準じて、電界効果トランジスタＭ及びＭ２のソースを定電圧源端Ｅ１に接続した構成とすることもできる。
【００７４】
さらに、図１、図３及び図４に示す本願第１番目の発明による電圧比較回路のそれぞれにおいて、負性抵抗素子回路Ｂ１〜Ｂ４のそれぞれを、直列に接続された複数ｎ個の２端子負性抵抗素子を有するものとし、（ｎ＋１）値をとる出力電圧を、出力端ＯＵＴに、電圧比較出力として出力するようにすることもできる。
【００７５】
また、本願第２番目の発明による電圧比較回路において、直列負性抵抗素子回路Ｕ１及びＵ２の一端をそれらに共通の定電圧源端Ｅ１に接続するのに代え、互いに異なる定電圧の得られる定電圧源端に接続した構成とし、本願第２番目の発明による電圧比較回路で述べたと同様の作用・効果を得るようにすることもできる。
【００７６】
さらに、本願第２番目の発明による電圧比較回路において、図３に示す本願第１番目の発明による電圧比較回路の場合に準じて、電界効果トランジスタＭのソースを定電圧源端Ｅ１′に接続した構成とし、本願第２番目の発明による電圧比較回路の場合と同様の作用・効果を、図３に示す本願第１番目の発明による電圧比較回路で述べた特徴を以って得るようにすることもできる。
【００７７】
また、本願第２番目の発明による電圧比較回路において、負性抵抗素子回路Ｂ１〜Ｂ４のそれぞれを、直列に接続された複数ｎ個の２端子負性抵抗素子を有するものとし、（ｎ＋１）値をとる出力電圧を、出力端ＯＵＴに、電圧比較出力として出力するようにすることもできる。
【００７８】
また、上述においては、電界効果トランジスタが直列負性抵抗素子回路のクロック信号電圧源端Ｖｃ側とは反対側の負性抵抗素子回路側に接続されている場合について述べたが、電界効果トランジスタが直列負性抵抗素子回路のクロック信号電圧源端Ｖｃ側に、上述したのに準じて接続して、同様の作用・効果を得るようにすることもできる。
【００７９】
【発明の効果】
本発明による電圧比較回路によれば、入力信号電圧の、閾値電圧と比較された電圧比較出力を、スパイクを伴うことなしに、容易に得ることができる。
【図面の簡単な説明】
【図１】本願第１番目の発明による電圧比較回路の第１の実施の形態を示す接続図である。
【図２】図１に示す本願第１番目の発明による電圧比較回路の説明に供する電圧波形図である。
【図３】本願第１番目の発明による電圧比較回路の第２の実施の形態を示す接続図である。
【図４】本願第１番目の発明による電圧比較回路の第３の実施の形態を示す接続図である。
【図５】従来の電圧比較回路を示す接続図である。
【図６】本発明による電圧比較回路及び従来の電圧比較回路の説明に供する２端子負性抵抗素子の電流−電圧特性を示す図である。
【図７】本発明による電圧比較回路及び従来の電圧比較回路の説明に供する２端子負性抵抗素子、負性抵抗素子回路及び複合回路の電流−電圧特性を示す図である。
【図８】本発明による電圧比較回路及び従来の電圧比較回路の説明に供する２端子負性抵抗素子及び負性抵抗素子回路の電流−電圧特性を示す図である。
【図９】本発明による電圧比較回路及び従来の電圧比較回路の説明に供する複合回路の電流−電圧特性を示す図である。
【図１０】本発明による電圧比較回路及び従来の電圧比較回路の動作の説明に供する電流−電圧特性曲線を示す図である。
【図１１】本発明による電圧比較回路及び従来の電圧比較回路の動作の説明に供する電圧波形図である。
【図１２】本発明による電圧比較回路及び従来の電圧比較回路の動作の説明に供する電流−電圧特性曲線を示す図である。
【図１３】本発明による電圧比較回路及び従来の電圧比較回路の動作の説明に供する電圧波形図である。
【図１４】従来の電圧比較回路の動作の説明に供する電圧波形図である。
【符号の説明】
Ｂ１〜Ｂ４………負性抵抗素子回路
Ｃ…………………複合回路
Ｄ１〜Ｄ４、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１、
Ｄ４２……………２端子負性抵抗素子
Ｅ１、Ｅ２………定電圧源端
Ｅｃ………………クロック信号電圧源端
ＥＣＮ……………制御電圧源端
ＥＦ………………電圧源端
Ｆ…………………差動回路
Ｇ、Ｇ２…………直列負性抵抗素子回路
Ｈ…………………定電流回路
Ｍ…………………電界効果トランジスタ
ＩＮ………………信号入力端
ＯＵＴ、ＯＵＴ１、ＯＵＴ２…………………………出力端
Ｑ１、Ｑ２、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２……電界効果トランジスタ
Ｒ１、Ｒ２………負荷抵抗
ＳＨ１、ＳＨ２…レベルシフト回路
Ｕ１、Ｕ２………電圧出力回路
【図１】
0003546166.tif 000002
【図２】
0003546166.tif 000003
【図３】
0003546166.tif 000004
【図４】
0003546166.tif 000005
【図５】
0003546166.tif 000006
【図６】
0003546166.tif 000007
【図７】
0003546166.tif 000008
【図８】
0003546166.tif 000009
【図９】
0003546166.tif 000010
【図１０】
0003546166.tif 000011
【図１１】
0003546166.tif 000012
【図１２】
0003546166.tif 000013
【図１３】
0003546166.tif 000014
【図１４】
0003546166.tif 000015