(57)【特許請求の範囲】
【請求項１】
ｋ−１、ｋ、ｋ＋１（但し、ｋは２以上の整数）番目の量子化器が直列接続されたアナログ・ディジタル変換回路であって、
前記ｋ番目の量子化器は、
基準電圧と前記ｋ−１番目の量子化器から出力されるアナログ信号の電圧とが入力され、該アナログ信号の電圧と該基準電圧との電圧レベルを比較してその比較結果を出力する比較手段と、
前記比較結果と前記ｋ−１番目の量子化器から出力された第１のディジタルデータとが入力され、該比較結果と該第１のディジタルデータとに基づいて第２のディジタルデータを生成して出力する出力手段と、
前記アナログ信号の電圧と前記基準電圧とが入力され、該アナログ信号の電圧から該基準電圧を差し引いた電圧を増幅して出力する第１の増幅手段と、
前記アナログ信号の電圧と前記基準電圧とが入力され、該基準電圧から該アナログ信号の電圧を差し引いた電圧を増幅して出力する第２の増幅手段と、
前記第１及び前記第２の増幅手段の出力信号と前記比較結果とが入力され、該比較結果に応じて該第１または第２の増幅手段の出力信号を選択して前記ｋ＋１番目の量子化器に前記アナログ信号として出力するスイッチ手段とを有することを特徴とするアナログ・ディジタル変換回路。
【請求項２】
前記量子化器の間に、前段の量子化器のスイッチ手段から出力される前記アナログ信号と、該前段の量子化器の出力手段から出力される前記第２のディジタルデータをクロック信号に基づいて保持して後段の量子化器に与える保持手段を、設けたことを特徴とする請求項１記載のアナログ・ディジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ電圧をディジタルデータに変換するアナログ・ディジタル（以下、「ＡＤ」という）変換回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来のＡＤ変換回路の一例を示す図であり、同図（ａ）は回路構成図、及び同図（ｂ）はその動作説明図である。
このＡＤ変換回路は、並列型のＡＤ変換器（以下、「ＡＤＣ」という）を直列に複数個接続した直並列型と呼ばれるもので、図２（ａ）に示すように、アナログの入力信号ＡＩが与えられる入力端子１を有している。入力端子１には、Ｍ（例えば、Ｍ＝３）ビットＡＤＣ２が接続されている。ＭビットＡＤＣ２は、２Ｍ−１個の電圧比較器を用いて、入力信号ＡＩをＭビットのディジタルデータＳ２に変換するものである。
【０００３】
ＭビットＡＤＣ２の出力側には、ディジタルデータＳ２をアナログ電圧Ｓ３に変換するディジタル・アナログ変換器（以下、「ＤＡＣ」という）３が接続されている。ＤＡＣ３の出力側は、差分回路４の−入力端子に接続され、この差分回路４の＋入力端子には、入力端子１から入力信号ＡＩが与えられるようになっている。
【０００４】
差分回路４は、＋入力端子に与えられる電圧と、−入力端子に与えられる電圧の差を差分電圧Ｓ４として出力するものであり、この差分回路４の出力側に、２Ｍの増幅度を有する増幅器（ＡＭＰ）５が接続されている。増幅器５の出力側には、Ｎ（例えば、Ｎ＝４）ビットＡＤＣ６が接続されている。
【０００５】
ＭビットＡＤＣ２の出力側には、更にＮビットシフタ７が接続されている。Ｎビットシフタ７は、ディジタルデータＳ２をＮビットだけ上位桁にシフトするもので、この出力側が加算器８の第１の入力側に接続されている。加算器８は、第１及び第２の入力側に与えられるディジタルデータを加算するもので、この第２の入力側にＮビットＡＤＣ６から出力されるディジタルデータＳ６が与えられるようになっている。そして、加算器８の出力側が出力端子９に接続され、この出力端子９からＭ＋ＮビットのディジタルデータＤＯが出力されるようになっている。
【０００６】
次に動作を説明する。
入力端子１には、例えば図２（ｂ）に示すようなアナログの入力信号ＡＩが与えられる。
サンプリング時刻Ｔｓにおいて，入力信号ＡＩの電圧Ｖ１が、（５／８）ＶＤＤと（６／８）ＶＤＤの間であると、ＭビットＡＤＣ２から出力されるディジタルデータＳ２の値は、“１０１”となる。ディジタルデータＳ２は、ＤＡＣ３に与えられ、このＤＡＣ３から（５／８）ＶＤＤのアナログ電圧Ｓ３が出力されて差分回路４の−入力端子に与えられる。
【０００７】
一方、差分回路４の＋入力端子には、入力端子１から入力信号ＡＩの電圧Ｖ１与えられているので、この差分回路４から出力される差分電圧Ｓ４は、Ｖ１−（５／８）ＶＤＤとなる。差分電圧Ｓ４は、増幅器５で２Ｍ倍（＝８倍）に増幅され、アナログ電圧Ｓ５としてＮビットＡＤＣ６に与えられる。アナログ電圧Ｓ５は、ＮビットＡＤＣ６で４ビットのディジタルデータＳ６（例えば、値“０１１０”）に変換されて加算器８に与えられる。
【０００８】
一方、ＭビットＡＤＣ２から出力されたディジタルデータＳ２は、Ｎビットシフタ７に与えられ、４ビットだけ上位桁にシフトされる。これにより、Ｎビットシフタ７から出力されるディジタルデータＳ７の値は、“１０１００００”となる。ディジタルデータＳ７は、加算器８でディジタルデータＳ６と加算され、“１０１０１１０”の値を持つ７ビットのディジタル信号ＤＯが出力される。
【０００９】
このように、直並列型のＡＤ変換回路は、最初のＭビットＡＤＣ２で粗く上位のディジタルデータＳ２を求め、次にＮビットＡＤＣ６で差分電圧Ｓ４から下位のディジタルデータＳ６を求めるようにしている。これにより、必要な電圧比較器の数は、ＭビットＡＤＣ２及びＮビットＡＤＣ６で、それぞれ７個及び１５個となり、合計２２個となる。一方、７ビットの並列一括変換型のＡＤ変換回路の場合、必要な電圧比較器の数は２７−１＝１２７個となる。従って、並列一括変換型のＡＤ変換回路に比べて少ない数の電圧比較器で、比較的高速にＡＤ変換を行うことができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の直並列型のＡＤ変換回路では、次のような課題があった。
即ち、最初のＭビットＡＤＣ２でＡＤ変換を行った後、ディジタルデータＳ２をＤＡＣ３によって、再びアナログ電圧Ｓ３に戻さなければならない。この時、ＤＡ変換によって遅延が生ずる。また、差分回路４及び増幅器５におけるアナログ電圧の処理により、誤差が拡大するおそれがあった。このため、処理時間の遅延と変換精度の劣化を生じやすいという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、誤差の発生と遅延の少ないＡＤ変換回路を提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、ｋ−１、ｋ、ｋ＋１（但し、ｋは２以上の整数）番目の量子化器が直列接続されたＡＤ変換回路において、ｋ番目の量子化器を次のように構成している。
【００１２】
即ち、この量子化器は、基準電圧と前記ｋ−１番目の量子化器から出力されるアナログ信号の電圧とが入力され、該アナログ信号の電圧と該基準電圧との電圧レベルを比較してその比較結果を出力する比較手段と、前記比較結果と前記ｋ−１番目の量子化器から出力された第１のディジタルデータとが入力され、該比較結果と該第１のディジタルデータとに基づいて第２のディジタルデータを生成して出力する出力手段と、前記アナログ信号の電圧と前記基準電圧とが入力され、該アナログ信号の電圧から該基準電圧を差し引いた電圧を増幅して出力する第１の増幅手段と、前記アナログ信号の電圧と前記基準電圧とが入力され、該基準電圧から該アナログ信号の電圧を差し引いた電圧を増幅して出力する第２の増幅手段と、前記第１及び前記第２の増幅手段の出力信号と前記比較結果とが入力され、該比較結果に応じて該第１または第２の増幅手段の出力信号を選択して前記ｋ＋１番目の量子化器に前記アナログ信号として出力するスイッチ手段とを備えている。
【００１３】
第１の発明によれば、以上のようにＡＤ変換回路を構成したので、次のような作用が行われる。
アナログ信号が量子化器に入力されると、比較手段において、そのアナログ信号の電圧と基準電圧が比較される。また、アナログ信号の電圧と基準電圧の差の電圧が、第１の増幅手段でそのまま増幅されると共に、第２の増幅手段で反転して増幅される。第１及び第２の増幅手段の出力信号はスイッチ手段に与えられ、比較手段から与えられる比較結果に基づいていずれか１つの出力信号が選択され、後段の量子化器に出力される。
【００１４】
第２の発明は、第１の発明のＡＤ変換回路において、量子化器の間に、前段の量子化器のスイッチ手段から出力されるアナログ信号と、該前段の量子化器の出力手段から出力される第２のディジタルデータをクロック信号に基づいて保持して後段の量子化器に与える保持手段を設けている。
第２の発明によれば、次のような作用が行われる。
前段の量子化器から出力されるアナログ信号とディジタルデータは、クロック信号に基づいて保持手段に保持され、後段の量子化器に与えられる。これにより、複数段の量子化器によるパイプライン処理が可能になる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＡＤ変換回路の構成図である。
このＡＤ変換回路は、１ビットの量子化器を直列にｎ（例えば、ｎ＝８）個接続して、アナログ電圧をｎビットのディジタルデータに変換するものである。
【００１６】
このＡＤ変換回路は、アナログの入力信号ＡＩが与えられる入力端子１１を有している。入力端子１１には、サンプル・ホールド部（ＳＨ）１２が接続されている。サンプル・ホールド部１２は、図示しないクロック信号のタイミングに従って、入力信号ＡＩの電圧Ｖ１を保持して出力するものである。サンプル・ホールド部１２の出力側には、１ビットの量子化器２０８，２０７，…，２０１が順次直列に接続されている。
【００１７】
各量子化器２０８〜２０１は、いずれも同様の構成であるので、以下、初段の量子化器２０８について説明する。
量子化器２０８は、前段からアナログ電圧が与えられる入力端子２１ａと、前段の量子化結果のディジタルデータが与えられる入力端子２１ｄを有している。入力端子２１ａはサンプル・ホールド部１２の出力側に接続され、入力端子２１ｄは電源電圧ＶＤＤに接続されてレベル“Ｈ”が与えられている。
【００１８】
入力端子２１ａは、比較手段（例えば、電圧比較器）２２の＋入力端子と、増幅手段（例えば、差動増幅器）２３の＋入力端子と、差動増幅器２４の−入力端子に共通に接続されている。また、電圧比較器２２の−入力端子と、差動増幅器２３の−入力端子と、差動増幅器２４の＋入力端子には、電源電圧ＶＤＤを１／２に分圧して生成された基準電圧Ｖｒｅｆが共通に与えられるようになっている。
【００１９】
電圧比較器２２は、＋入力端子と−入力端子に与えられる電圧を比較し、＋入力端子の電圧が−入力端子の電圧よりも高いときに、レベル“Ｈ”の信号Ｓ２２を出力するものである。また、電圧比較器２２は、＋入力端子の電圧が−入力端子の電圧よりも低い時には、レベル“Ｌ”の信号Ｓ２２を出力するようになっている。
【００２０】
差動増幅器２３，２４は、いずれも演算増幅器と入力抵抗及び帰還抵抗で構成され、＋入力端子と−入力端子に与えられる電圧の差を２倍に増幅して出力するものである。差動増幅器２３では、＋入力端子が入力端子２１ａに接続され、−入力端子に基準電圧Ｖｒｅｆが与えられているので、この入力端子２１ａに与えられる電圧と基準電圧Ｖｒｅｆの差の電圧がそのまま２倍に増幅されて出力される。一方、差動増幅器２４では、−入力端子が入力端子２１ａに接続され、＋入力端子に基準電圧Ｖｒｅｆが与えられているので、この入力端子２１ａに与えられる電圧と基準電圧Ｖｒｅｆの差の電圧が反転され、２倍に増幅されて出力されるようになっている。
【００２１】
差動増幅器２３，２４の出力側は、それぞれスイッチ手段（例えば、アナログスイッチ（ＳＷ））２６，２７を介して、アナログの出力端子２９ａに接続されている。アナログスイッチ２６，２７は、ＭＯＳトランジスタを使用したトランスファ・ゲートで、電圧比較器２２から出力される信号Ｓ２２によってオン／オフ制御されるスイッチである。アナログスイッチ２６は、信号Ｓ２２が“Ｈ”のときにオンとなり、“Ｌ”のときにオフとなるように設定されている。一方、アナログスイッチ２７は、信号Ｓ２２が“Ｌ”のときにオンとなり、“Ｈ”のときにオフとなるように設定されている。
【００２２】
入力端子２１ｄは、データ出力手段（例えば、否定的排他的論理和ゲート、以下、「ＥＮＯＲ」という）２８の第１の入力側に接続されている。ＥＮＯＲ２８の第２の入力側には、電圧比較器２２からの信号Ｓ２２が与えられるようになっている。また、ＥＮＯＲ２８の出力側は、量子化結果のディジタルデータを出力するための出力端子２９ｄに接続されている。
【００２３】
ＥＮＯＲ２８は、２つの入力信号が同じ論理レベルのときに“Ｈ”を出力し、異なる論理レベルのときに“Ｌ”を出力するものである。従って、入力端子２１ｄに与えられる信号が“Ｈ”であれば、信号Ｓ２２がそのまま出力端子２９ｄに出力され、この入力端子２１ｄに与えられる信号が“Ｌ”であれば、信号Ｓ２２の論理レベルが反転されて、出力端子２９ｄに出力されるようになっている。
【００２４】
量子化器２０８の出力端子２９ａ，２９ｄは、それぞれ次段の量子化器２０７の入力端子２１ａ，２１ｄに接続されると共に、この出力端子２９ｄからは、ディジタル変換された最上位ビットのディジタルデータＢ８が出力されるようになっている。
【００２５】
図３は、図１の動作の一例を示す説明図である。以下、この図３を参照しつつ、図１のＡＤ変換回路の動作を説明する。
入力端子１１に与えられるアナログの入力信号ＡＩは、図示しないクロック信号のタイミングに従って、サンプル・ホールド部１２に保持されて量子化器２０８の入力端子２１ａに与えられる。
【００２６】
量子化器２０８の入力端子２１ａに与えられた電圧Ｖ１が、例えば図３に示すように、基準電圧Ｖｒｅｆ（＝（１／２）ＶＤＤ）と電源電圧ＶＤＤの間のエリア３Ａに存在すると、この量子化器２０８の電圧比較器２２から出力される信号Ｓ２２は“Ｈ”となる。
【００２７】
一方、量子化器２０８の入力端子２１ｄには、“Ｈ”の信号が固定的に与えられているので、ＥＮＯＲ２８の出力信号は“Ｈ”となり、この量子化器２０８の出力端子２９ｄから出力される最上位ビットのディジタルデータＢ８は、“Ｈ”（＝“１”）となる。
【００２８】
また、“Ｈ”の信号Ｓ２２によって、アナログスイッチ２６がオンとなり、アナログスイッチ２７はオフとなる。これにより、エリア３Ａが差動増幅器２３によって２倍のエリア３Ｂ（ＧＮＤ〜ＶＤＤ）に増幅される。従って、差動増幅器２３の＋入力端子と−入力端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に増幅され、電圧Ｖ２として出力端子２９ａに出力される。電圧Ｖ２は、次段の量子化器２０７の入力端子２１ａに与えられる。
【００２９】
次段の量子化器２０７の入力端子２１ａに与えられた電圧Ｖ２が、基準電圧Ｖｒｅｆと接地電位ＧＮＤの間のエリア３Ｃに存在すると、この量子化器２０７の電圧比較器２２から出力される信号Ｓ２２は“Ｌ”となる。一方、量子化器２０７の入力端子２１ｄには、量子化器２０８から“Ｈ”の信号が与えられているので、ＥＮＯＲ２８の出力信号は“Ｌ”となり、この量子化器２０７の出力端子２９ｄから出力されるディジタルデータＢ７は、“Ｌ”（＝“０”）となる。
【００３０】
また、“Ｌ”の信号Ｓ２２によって、アナログスイッチ２７がオンとなり、アナログスイッチ２６はオフとなる。これにより、エリア３Ｃが差動増幅器２３によって２倍のエリア３Ｄ（ＶＤＤ〜ＧＮＤ）に増幅される。従って、差動増幅器２４の＋入力端子と−入力端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に反転増幅され、電圧Ｖ３として出力端子２９ａに出力される。電圧Ｖ３は、３段目の量子化器２０６の入力端子２１ａに与えられる。
【００３１】
３段目の量子化器２０６の入力端子２１ａに与えられた電圧Ｖ３が、基準電圧Ｖｒｅｆと電源電位ＶＤＤの間のエリア３Ｅに存在すると、この量子化器２０６の電圧比較器２２から出力される信号Ｓ２２は“Ｈ”となる。一方、量子化器２０６の入力端子２１ｄには、量子化器２０７から“Ｌ”の信号が与えられているので、ＥＮＯＲ２８の出力信号は“Ｌ”となり、この量子化器２０７の出力端子２９ｄから出力されるディジタルデータＢ６は、“Ｌ”（＝“０”）となる。
【００３２】
また、“Ｈ”の信号Ｓ２２によって、アナログスイッチ２６がオンとなり、アナログスイッチ２７はオフとなる。これにより、エリア３Ｅが差動増幅器２３によって２倍のエリア３Ｆ（ＧＮＤ〜ＶＤＤ）に増幅される。従って、差動増幅器２３の＋入力端子と−入力端子の差の電圧（Ｖ１−Ｖｒｅｆ）も２倍に増幅され、電圧Ｖ４として出力端子２９ａに出力される。電圧Ｖ４は、４段目の量子化器２０５の入力端子２１ａに与えられる。
以下、同様に、縦続接続された量子化器２０５，２０４，…，２０１の出力端子２９ｄから、量子化されたディジタルデータＢ５，Ｂ４，…，Ｂ１がそれぞれ出力される。
【００３３】
以上のように、この第１の実施形態のＡＤ変換回路は、各段の量子化器２０において、電圧比較器２２と、２つの差動増幅器２３，２４とが同時に動作し、この電圧比較器２２の比較結果の信号Ｓ２２に従って、差動増幅器２３，２４のいずれかの出力信号が選択されるように構成している。これにより、電圧比較器の比較結果に基づいて、差動増幅器の動作が開始する従来のＡＤ変換回路に比べて、処理の遅延時間を短縮することができるという利点がある。
【００３４】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＡＤ変換回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＡＤ変換回路では、図１中の各段の量子化器２０８，２０７，…，２０１の間に、アナログ電圧を保持するためのサンプル・ホールド部１３８，１３７，…，１３２と、ディジタルデータを保持するためのラッチ１４８，１４７，…，１４２を設けている。これらのサンプル・ホールド部１３８〜１３２とラッチ１４８〜１４２は、サンプル・ホールド部１２と共に、クロック信号ＣＬＫのタイミングに従って、アナログ電圧及びディジタルデータを保持するものである。
【００３５】
以上のように、この第２の実施形態のＡＤ変換回路は、各段の量子化器２０の間に、アナログ電圧を保持するサンプル・ホールド部１３とディジタルデータを保持するラッチ１４を有している。これにより、各段の量子化器２０がクロック信号ＣＬＫに同期して順次ＡＤ変換処理を行う、いわゆるパイプライン動作が可能になり、第１の実施形態と同様の利点に加えて、連続してＡＤ変換を行う場合に、動作速度を向上することができるという利点がある。
【００３６】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す２ビットの並列量子化器の構成図である。
この並列量子化器３０は、図１中の各量子化器２０に代えて用いられるもので、３個の電圧比較器を使用することによって、２ビットのディジタルデータを生成することができるようになっている。
【００３７】
並列量子化器３０は、サンプル・ホールド部１２または前段の並列量子化器３０から、アナログの入力電圧ＶＩが与えられる入力端子３１ａと、前段の量子化結果のディジタルデータの上位ビットＤｕが与えられる入力端子３１ｄを有している。入力端子３１ａは、電圧比較器３２ａ，３２ｂ，３２ｃの＋入力端子と、差動増幅器３３３，３３２の＋入力端子と、差動増幅器３４１，３４０の−入力端子に共通に接続されている。
【００３８】
また、この並列量子化器３０では、電源電圧ＶＤＤを１／４に分圧した基準電圧ＶＲ１が電圧比較器３２ｃの−入力端子と差動増幅器３４０の＋入力端子に与えられるようになっている。また、電源電圧ＶＤＤを２／４に分圧した基準電圧ＶＲ２が、電圧比較器３２ｂと差動増幅器３３２の−入力端子と、差動増幅器３４１の＋入力端子に与えられ、電源電圧ＶＤＤを３／４に分圧した基準電圧ＶＲ３が、電圧比較器３２ａと差動増幅器３３３の−入力端子に与えられるようになっている。
【００３９】
電圧比較器３２ａ〜３２ｃは、＋入力端子と−入力端子に与えられる電圧を比較し、＋入力端子の電圧が−入力端子の電圧よりも高いときに、それぞれ“Ｈ”の信号Ｓ３２ａ〜Ｓ３２ｃを出力するものである。信号Ｓ３２ａ〜Ｓ３２ｃは、後述する制御部４０に与えられるようになっている。
【００４０】
差動増幅器３３３，３３２，３４１，３４０は、＋入力端子と−入力端子に与えられる電圧の差を４倍に増幅して出力するものである。差動増幅器３３３，３３２では、＋入力端子が入力端子３１ａに接続され、−入力端子に基準電圧ＶＲ３，ＶＲ２が与えられているので、この入力端子３１ａに与えられる入力電圧ＶＩと基準電圧ＶＲ３，ＶＲ２との差の電圧がそのまま４倍に増幅されて出力される。一方、差動差動増幅器３４１，３４０は、−入力端子が入力端子３１ａに接続され、＋入力端子に基準電圧ＶＲ２，ＶＲ１が与えられているので、この入力端子３１ａに与えられる入力電圧ＶＩと基準電圧ＶＲ２，ＶＲ１の差の電圧が反転され、４倍に増幅されて出力されるようになっている。
【００４１】
差動増幅器３３３，３３２，３４１，３４０の出力側は、それぞれアナログスイッチ３６３，３６２，３６１，３６０を介して、アナログの出力端子３７ａに接続されている。アナログスイッチ３６３〜３６０は、それぞれ制御部４０から与えられる信号Ｓ４０３，Ｓ４０２，Ｓ４０１，Ｓ４００によってオン／オフ制御されるスイッチである。アナログスイッチ３６３〜３６０は、信号Ｓ４０３〜Ｓ４００が“Ｈ”のときにオンとなり、“Ｌ”のときにオフとなるように設定されている。
【００４２】
図６は、図５中の制御部４０の一例を示す構成図である。
この制御部４０は、電圧比較器３２ａ〜３２ｃから出力される信号Ｓ３２ａ〜Ｓ３２ｃに基づいて、アナログスイッチ３６３〜３６０の内のいずれか１つをオンにするための信号Ｓ４０３〜Ｓ４００を生成する機能を有している。また制御部４０は、入力端子３１ｄから与えられる前段の並列量子化器３０の上位ビットＤｕと、電圧比較器３２ａ〜３２ｃの信号Ｓ３２ａ〜Ｓ３２ｃに基づいて、２ビットのディジタルデータＤｕ，Ｄｌを生成して出力する機能を有している。
【００４３】
即ち、制御部４０は、インバータ４１ａ〜４１ｃと３入力の論理積ゲート（以下、「ＡＮＤ」という）４２０〜４２３を組み合わせた論理回路によって、信号Ｓ３２ａ〜Ｓ３２ｃから信号Ｓ４０３〜Ｓ４００を生成するように構成されている。
【００４４】
また、信号Ｓ３２ａ〜Ｓ３２ｃに対応する２ビットのデータＢｕ，Ｂｌを生成するための、排他的論理和ゲート（以下、「ＥＯＲ」という）４３１，４３２を有している。更に、ＥＯＲ４３１，４３２で生成された２ビットのデータＢｕ，Ｂｌは、ＥＮＯＲ４４１，４４２に与えられ、前段から与えられる上位ビットＤｕによって、値の補正が行われて２ビットのディジタルデータＤｕ，Ｄｌが出力されるようになっている。
【００４５】
次に、図６を参照しつつ、図５の並列量子化器３０の動作を説明する。
例えば、入力端子３１ａに入力される入力電圧ＶＩが基準電圧ＶＲ１（＝（１／４）ＶＤＤ）以下であれば、電圧比較器３２ａ〜３２ｃから出力される信号Ｓ３２ａ〜Ｓ３２ｃは、すべて“Ｌ”となる。これに従い、図６の制御部４０において、ＡＮＤ４２０から出力される信号Ｓ４００が“Ｈ”となり、ＡＮＤ４２１〜４２３から出力される信号Ｓ４０１〜Ｓ４０３が“Ｌ”となる。これにより、アナログスイッチ３６０がオンとなり、差動増幅器３４０の出力側が出力端子３７ａに接続される。
【００４６】
差動増幅器３４０では、＋入力端子に基準電圧ＶＲ１が印加され、−入力端子に入力電圧ＶＩが印加されているので、（１／４）ＶＤＤ−ＶＩの電圧が４倍に増幅される。即ち、入力電圧ＶＩは、反転されて増幅される。そして、この差動増幅器３４０で増幅された電圧が、出力端子３７ａからアナログの出力電圧ＶＯとして出力される。
【００４７】
更に、ＥＯＲ４３１，４３２によって、信号Ｓ３２ａ〜Ｓ３２ｃに基づいて２ビットのデータＢｕ，Ｂｌ（＝“００”）が生成され、ＥＮＯＲ４４１，４４２の第１の入力側に与えられる。これにより、ＥＮＯＲ４４１，４４２の第２の入力側に与えられている前段の上位ビットＤｕが“Ｈ”であれば、データＢｕ，ＢｌはそのままディジタルデータＤｕ，Ｄｌ（＝“００”）として、出力端子３７ｄ，３７ｅに出力される。一方、前段の上位ビットＤｕが“Ｌ”であれば、データＢｕ，Ｂｌは反転されて、ディジタルデータＤｕ，Ｄｌ（＝“１１”）として、出力端子３７ｄ，３７ｅに出力される。
【００４８】
また、例えば入力端子３１ａに入力される入力電圧ＶＩが基準電圧ＶＲ２（＝（２／４）ＶＤＤ）と基準電圧ＶＲ３（＝（３／４）ＶＤＤ）の間にあれば、電圧比較器３２ａの信号Ｓ３２ａは“Ｌ”、電圧比較器３２ｂ，３２ｃの信号Ｓ３２ｂ，Ｓ３２ｃは“Ｈ”となる。これにより、信号Ｓ４０２が“Ｈ”となり、アナログスイッチ３６２がオンとなって、差動増幅器３３２の出力側が出力端子３７ａに接続される。
【００４９】
差動増幅器３３２では、＋入力端子に入力電圧ＶＩが印加され、−入力端子に基準電圧ＶＲ２が印加されているので、ＶＩ−（２／４）ＶＤＤの電圧が４倍に増幅される。即ち、入力電圧ＶＩは、反転されずにそのまま増幅される。そして、この差動増幅器３３２で増幅された電圧が、出力端子３７ａから出力電圧ＶＯとして出力される。
【００５０】
更に、ＥＯＲ４３１，４３２によって、信号Ｓ３２ａ〜Ｓ３２ｃに基づいて２ビットのデータＢｕ，Ｂｌ（＝“１０”）が生成され、ＥＮＯＲ４４１，４４２の第１の入力側に与えられる。これにより、データＢｕ，Ｂｌは、前段の上位ビットＤｕの値に応じて補正処理がおこなわれ、ディジタルデータＤｕ，Ｄｌとして、出力端子３７ｄ，３７ｅに出力される。
以上のように、この第３の実施形態の並列量子化器３０は、１回の動作で２ビットの量子化が可能であるので、図１中の量子化器２０の利点に加えて、処理時間を１／２に短縮することができるという利点がある。
【００５１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  図１の量子化器２０は１ビット、図５の並列量子化器３０は２ビットのものであるが、更に多ビットの並列量子化器を用いても良い。
（ｂ）  直列に接続する量子化器２０等の段数は任意であり、所望のディジタルデータのビット数に応じて決定すれば良い。
（ｃ）  差動増幅器２３，２４は、演算増幅器を用いた構成としているが、例えば高入力インピーダンス型等のものに置き換えることができる。
【００５２】
（ｄ）  アナログスイッチ２６，２７は、ＭＯＳトランジスタを使用したトランスファ・ゲートのものを例示したが、アナログ電圧をオン／オフできるものであれば、どのようなものでも良い。
（ｅ）  図５中の制御部４０の回路は、図６に例示したものに限定されない。
（ｆ）  初段の量子化器（例えば、図１中の量子化器２０８）では、前段からディジタルデータが与えられないので、ＥＮＯＲ２８等を削除することができる。また、最終段の量子化器では、アナログ電圧を出力する必要がないので、差動増幅器２３，２４や、アナログスイッチ２６，２７等を削除することができる。
【００５３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、入力されるアナログ電圧と基準電圧の差をそのまま増幅する第１の増幅手段と、反転して増幅する第２の増幅手段を有している。これにより、比較結果を待たずに後段に出力するアナログ電圧を生成することができるので、遅延時間を短縮することができる。また、比較手段と第１及び第２の増幅手段で、同一の基準電圧を使用しているので、変換誤差を小さくすることができる。
【００５４】
第２の発明によれば、各段の量子化器の間にアナログの電圧とディジタルデータをクロック信号に基づいて保持する保持手段を設けている。これにより、パイプライン処理を行うことが可能になり、連続してＡＤ変換を行う場合の変換速度を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＡＤ変換回路の構成図である。
【図２】従来のＡＤ変換回路の一例を示す図である。
【図３】図１の動作の一例を示す説明図である。
【図４】本発明の第２の実施形態を示すＡＤ変換回路の構成図である。
【図５】本発明の第３の実施形態を示す２ビットの並列量子化器の構成図である。
【図６】図５中の制御部４０の一例を示す構成図である。
【符号の説明】
１１，２１，３１    入力端子
１２，１３    サンプル・ホールド部
１４    ラッチ
２０    量子化器
２２，３２    電圧比較器
２３，２４，３３，３４    差動増幅器
２６，２７，３６    アナログスイッチ
２８    ＥＮＯＲ（否定的排他的論理和ゲート）
２９，３７    出力端子
３０    並列量子化器
４０    制御部
【図１】
0003559534.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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