(57)【特許請求の範囲】
【請求項１】
第１の電位と第２の電位との間の動作電圧が外部から入力され該動作電圧を昇圧する昇圧回路と、
上記昇圧回路によって昇圧された昇圧電圧と上記第１の電位との間に設けられたバンドギャップ基準電圧発生回路と、
上記第１の電位と上記昇圧電圧との間に上記バンドギャップ基準電圧発生回路に直列に設けられた第１のスイッチと、
上記バンドギャップ基準電圧発生回路の出力端子にその一端が接続された第２のスイッチと、
上記第２のスイッチの他端と上記第１の電位との間に接続されたコンデンサとを具備し、
上記動作電圧は上記バンドギャップ基準電圧発生回路の所望の特性の電圧を発生させることができない電圧であり、上記昇圧電圧は上記バンドギャップ基準電圧発生回路の所望の特性の電圧を発生させることができる電圧であり、
上記第１のスイッチがオン状態の間に上記第２のスイッチをオン状態とし、上記第２のスイッチをオフ状態とした後に上記第１のスイッチをオフ状態とすることを特徴とする半導体装置。
【請求項２】
ｐ型基板の上に第１のｎ型領域を作成しその中に第２のｐ型領域を作成したｎＭＯＳトランジスタのウエル構造を有する半導体装置中に、
第１のｎ型領域をコレクタとし、
第２のｐ型領域をベースとし、
ｎＭＯＳトランジスタのソース又はドレインの構造をエミッタとするバイポーラトランジスタを作成し、これを用いたことを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【請求項３】
書込み又は消去動作に負電圧を用いるフローティングゲートとコントロールゲートを備えたメモリセルを有し、
負電圧を用い、
ｐ型基板の上に第１のｎ型領域を作成しその中に第２のｐ型領域を作成したｎＭＯＳトランジスタのウエル構造を有する不揮発性半導体装置中に、
第１のｎ型領域をコレクタとし、
第２のｐ型領域をベースとし、
ｎＭＯＳトランジスタのソース又はドレインの構造をエミッタとするバイポーラトランジスタを作成し、これを用いたことを特徴とする請求項１または２に記載のバンドギャップ基準電圧発生装置。
【請求項４】
１トランジスタ１キャパシタのメモリセルを有し、
ｐ型基板の上に第１のｎ型領域を作成しその中に第２のｐ型領域を作成したｎＭＯＳトランジスタのウエル構造を有する揮発性半導体装置又は不揮発性半導体装置中に、
第１のｎ型領域をコレクタとし、
第２のｐ型領域をベースとし、
ｎＭＯＳトランジスタのソース又はドレインの構造をエミッタとするバイポーラトランジスタを作成し、これを用いたことを特徴とする請求項１に記載のバンドギャップ基準電圧発生装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、基準電圧発生回路の低電源電圧動作及び低消費電力化に係わる。
【０００２】
【従来の技術】
図１１に従来例を示す。これは、１９９３シンポジウムオンヴイエルエスアイサーキッツ、ダイジェストオブテクニカルペーパーズ第８７頁〜第８８頁（１９９３  ＳＹＭＰＯＳＩＵＭ  ＯＮ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ，ｐｐ．８８−８９）に記載されている。この方式では、ＭＰ１とＭＰ２のしきい値電圧の差を用いて基準電圧を発生するが、ｆ１とｆ２で制御するスイッチによって、一定期間だけ回路を動作させ発生電圧を容量ＣＨに蓄え、この電圧を基準電圧として用いる。ダイナミック動作のため、常に電流を流していないので、低消費電力となる。
【０００３】
また、ＩＥＥＥ，ジャーナルオブソリッドステートサーキッツ、第２４巻、１９８９年、第５９７頁〜第６０２頁（ＩＥＥＥ，Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２４，ｐｐ．５９７−６０２，１９８９）にはＢｉＣＭＯＳプロセスを用いたバンドギャップジェネレータが記載されている。
【０００４】
【発明が解決しようとする課題】
しきい値電圧の差を用いた基準電圧発生回路の温度依存性はバンドギャップジェネレータよりも劣り、またプロセスばらつきも大きい。このため精度の良い基準電圧の発生にはバンドギャップジェネレータが望ましい。しかしながら、微細化並びに高集積化が進むと高信頼化及び低消費電電力化のために、電源電圧が２．５Ｖ以下となってくる。このような低電源電圧下では従来のバンドギャップジェネレータは動作が困難となってくる。この理由は、バイポーラトランジスタのベースとエミッタ間のオン電圧ＶＢＥは０．８Ｖ程度でありこれはスケーリングできないためである。また、バイポーラの特性を良く出すためには、コレクタ電圧もベース電圧よりも充分高くなければならない。
【０００５】
また、上記第２の文献に記載の従来の方式では、バイポーラトランジスタを作成するのにＣＭＯＳプロセスにいくつかのプロセスを付加していた。よって、バンドギャップジェネレータの温度特性は優れているものの、コスト高となるためＣＭＯＳとバイポーラトランジスタ両者共に優れた性能を実現するいわゆるＢｉＣＭＯＳプロセスはキャッシュ用のＳＲＡＭなど特定の分野でしか採用されていない。
【０００６】
【課題を解決するための手段】
本発明では、バンドギャップジェネレータの電源電圧をチップ内部で昇圧したものを用いる。さらに、バンドギャップジェネレータと電源との間にスイッチを設け、レベル記憶用の容量を設けてこれとバンドギャップジェネレータの出力との間もスイッチを設けてダイナミック動作とした。また、バイポーラトランジスタは、フラッシュメモリにおいて負電圧を用いる時や、ＤＲＡＭにおいて周辺回路の動作でメモリセルに雑音が誘起されないように電気的に分離する時に必須となる３重ウエルを利用して作成する。
【０００７】
【作用】
ダイナミック動作としたことにより、一定時間電流を流してレベル記憶用の容量に基準電圧を発生させ、他の期間はスイッチを切って内部電源から電流が流れないため、駆動能力に限りがあるチップ内部で昇圧した電源が使用できる。
【０００８】
【実施例】
図１は、本発明の第１の実施例を示す図である。ＢＧＲがバンドギャップジェネレータであり温度特性に優れている。ＣＰは内部電源を発生するチャージポンプ回路であり、ＣＲはＢＧＲの出力電圧を保持する容量である。また、Ｓ１はＢＧＲとＣＰの出力である内部電源端子ＶＰと接続するスイッチであり、Ｓ２はＢＧＲの出力とＣＲとを接続するスイッチである。ＶＰの電圧は一般に外部電源電圧Ｖｃｃよりも高い。ＢＧＲとスイッチ及びＣＲを含めて以下ＤＢＧと称する。ＤＢＧには、電源ＶＰが印加され、Ｓ１とＳ２の信号が入力し、ＶＲＦが出力端子である。本実施例によれば、バンドギャップジェネレータをチャージポンプで昇圧した高い電圧下で動作させ、バンドギャップジェネレータへは一定時間だけ電流ＩＲを流して発生した電圧を容量ＣＲに蓄える（ダイナミック動作）。これによって、消費電力を小さくできるので駆動能力に限界のあるチャージポンプで発生した電圧で動作できる。また、バンドギャップジェネレータの出力電圧の電源依存性はちいさくできるので、ＣＰを厳密に制御する必要はない。動作条件によっては、チャージポンプ回路でなくワンショットのブースト回路で作成した高電圧でもよい。以上、本実施例の特長をまとめると、バンドギャップジェネレータを用いたので温度特性の優れた基準電圧を得ることができ、また、ダイナミック動作としたので消費電力が小さく、このために電流供給に限界のあるチャージポンプで発生した外部電源電圧よりも高い電圧で動作できるとなる。このようにして電源電圧が低くなっても安定な基準電圧を発生できるのである。
【０００９】
図２を用いて、第１の実施例の動作を説明する。ここでは、本発明の動作が繰り返されている途中の状態とする。Ｓ１とＳ２の信号では、高レベルのときにスイッチがオンするとする。まず、Ｓ１が高レベルとなると、バンドギャップジェネレータに電源電圧が印加される。これによって、バンドギャップジェネレータが動作し、電流が流れ、出力に電圧が発生する。ここで、Ｓ２を高レベルとしてこのスイッチをオンさせ、バンドギャップジェネレータの出力電圧ＶＢＧを容量ＣＲに取り込む（サンプル）。Ｓ２を低レベルとしスイッチをオフした後に、Ｓ１も低レベルとしスイッチをオフする。しかしながら、ＣＲにはバンドギャップの出力電圧が保たれている。この電圧は様々なリーク電流によって低下していく（ホールド）。そこで、下限の電圧ＶＢＬを決めておき、もしも、ＣＲの保持電圧がＶＢＬよりも低くなったら、再びＳ１とＳ２と切り替えて、電圧をＶＢＧに戻してやる。このようにすれば、バンドギャップに電流を流すのは、ＣＲの電圧が一定値ＶＢＬよりも低くなってから、ＶＢＧに戻るまでの時間だけである。これによって、低電力化を図ることが出来る。
【００１０】
なお、図１には記載されていないが、実際にはＣＲに取り込まれた電圧ＶＲＦを入力とした比較回路が存在し、上記ＶＢＬと比較することによりスイッチＳ１及びＳ２のタイミングを決めている。
【００１１】
図３は、本発明の断面構造例を示す図である。ｐ型基板を用い、ｐウエルと、ｎウエルの中のｐウエルと、ｎウエルを作成している。第１のｎＭＯＳは、ｐ型基板中のｐウエルの中にｎ型高濃度層をソース及びドレインとして作成する。ｐウエルに電圧を与えるためにｐ型高濃度層も作成する。第２のｎＭＯＳは、ｐ基板中にｎ型ウエルの領域をまず作成し、その中にさらにｐ型ウエルを作成して、このｐ型ウエルの領域のなかに作成することが出来る。この中にｎ型高濃度層をソース及びドレインとして作成する。このようにすると、ｐ型基板の電位とほぼ独立にｐ型ウエルの電位を設定できる。間にあるｎ型領域に、ｐ型基板に対してもｐ型ウエルに対しても逆バイアスとなるような電圧を印加すれば良い。これによって、第１のｎＭＯＳとは独立に第２のｎＭＯＳで負電圧を扱うことが出来る。ｐＭＯＳは、ｐ基板中のｎウエル内に作成する。ｎウエルの中にｐ型高濃度層をソース及びドレインとして作成し、ｎウエルに電圧を与えるためにｎ型高濃度層を作成すればよい。この構造では、第２のｎＭＯＳの構造を利用してバイポーラトランジスタも作成することが出来る。すなわち、ｐ基板中にｎ型ウエルの領域をコレクタとし、この中のｐ型ウエルをベースとし、ＭＯＳのｎ型高濃度層をエミッタとすればＮＰＮのバイポーラトランジスタを作成できる。さて、このように、第２のｎＭＯＳの構造を実現するためには、ｐ基板中にｎ型ウエルの領域を作成しその中にさらにｐ型ウエルを作成するというプロセスが必要となる。しかしながら、フラッシュメモリでは既に負電圧を使用するためこの構造を使用しており、また、ＤＲＡＭでも周辺回路の動作でメモリセルに雑音が誘起されないように電気的に分離するため等に３重ウエルを使用している。本発明の実現はこの構造を利用するのみでありプロセスの増加はない。
【００１２】
図４を用いて、フラッシュメモリの場合について電圧印加例を説明し、本発明にプロセス増加は無いことを示す。フラッシュメモリのメモリセルは図４に示したような構造をしており、フローティングゲートとコントロールゲートを持つ。このフローティングゲートに電荷を注入もしくは放出してこれによるしきい値電圧の差で情報を読みだす。ここで、しきい値電圧を低くする、すなわち、フローティングゲートの電子を引く抜く動作を書込みと称し、フローティングゲートに電子を注入する動作を消去と称する。これを実現するために、書込み時には、コントロールゲートに負電圧である−９Ｖを印加し、ドレインに４Ｖを印加する。これによって、コントロールゲートとドレイン間にドレイン側を正として１３Ｖの電圧が印加されることになる。このために、フロティングゲート中の電子がドレインに放出される。この動作は電圧差で決まるのであるから、ドレインに１３Ｖを印加し、コントロールゲートに０Ｖを印加しても良い。しかしながら、このようにすると、この電圧の信号を発生する回路の耐圧を大きく取らなければならず設計困難となる。また、非選択状態のメモリセルを実現するのに、コントロールゲートにたとえば９Ｖの電圧を加えなければならず全体として消費電力も増大する。よって、ゲートに負電圧を用いる。消去の場合は、ゲートに１２Ｖを印加し、基板（ウエル）に−４Ｖを印加する。これによって、コントロールゲートと基板間にコントロールゲート側を正として１６Ｖの電圧が印加されることになる。このために、基板からフロティングゲートへ電子が注入される。やはり、負電圧を用いずにコントロールゲートにのみ１６Ｖを印加しても良いが、これを発生する周辺回路の耐圧設計が困難となる。よって、負電圧を用いる。このように、フラッシュメモリでは負電圧を用いるので図３に示したような断面構造が必須となるのである。
【００１３】
図５は本発明の第２の実施例を示す図である。第１の実施例中のＤＢＧの部分を具体化した例である。この図において、Ｑ１とＱ２及びＲ１とＲ２構成した回路と、Ｑ１とＱ２のコレクタ電圧の差で共通のベースに帰還をかけるＭＰ４とＭＰ５及びＭＮ３とでバンドギャップジェネレータを構成している。バンドギャップジェネレータの出力Ｎ２の電圧は、Ｒ２の電圧差にＱ２のＶＢＥを加えたものである。ここで、Ｒ１の両端にＱ１とＱ２のＶＢＥの差が現われ、これは正の温度係数を持っている。Ｒ２には、ＭＰ４とＭＰ５及びＭＮ３で帰還がかかった平衡状態ではＲ１に流れる電流の２倍の電流が流れるので、この時の電圧差は上のＶＢＥの差の電圧のＲ１とＲ２の比だけ大きな値の２倍であり、やはり正の温度係数である。Ｑ２のＶＢＥは負の温度係数を持っているので、正の温度係数であるＲ２の電圧差によって出力電圧の温度係数をほぼ０にすることができる。他の部品を説明すると、ＭＰ３はこのバンドギャップジェネレータと電源端子ＶＰとの間のスイッチ用ＭＯＳであり、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２及びインバータＩ１はＶｃｃレベルのスイッチング信号Ｓ１によって、ＭＰ３をオンオフする信号をＮ１に発生するレベル変換回路である。ここで、ＶＰはチップ内部のチャージポンプで発生された電圧である。この電圧の制御は厳密である必要はない。なぜなら、上述の説明の様にバンドギャップジェネレータの出力はＶｓｓから決まるからである。ＶＰの電圧によって、Ｑ１とＱ２のコレクタ電圧及び、ＭＰ４とＭＰ５及びＭＮ３の動作点が変わるが、この影響が小さくなるようにＶＰの大まかな電圧及びトランジスタ定数を選ぶことができる。ＭＮ４，ＭＰ６及びインバータＩ２はバンドギャップジェネレータの出力Ｎ２と容量ＣＲを持った出力端子ＶＲＦとを接続するスイッチであり、Ｓ２で駆動される。
【００１４】
図６を用いて第２の実施例の動作を説明する。この図も、動作の始まりは含んでおらず、動作が進んだときの状態である。この図の始まりではＳ１が０Ｖであり、ＭＰ３のゲートであるＮ１はＶＰであるためＭＰ３はオフしている。また、Ｓ２も０Ｖであり、Ｎ２とＶＲＦの間のＭＮ４とＭＰ６はオフしている。この時、ＶＲＦの電圧この図には示していない前回の動作によって、ＶＢＧに充電されたＣＲの電荷が様々な要因のリーク電流によって抜けていき、下がりつつある。この電位がＶＢＬ近くまで下がると、まず、Ｓ１が切り替わる。これによって、バンドギャップジェネレータに電圧が印加され、上述の説明の様に温度依存性の小さな電圧ＶＢＧが発生する。ＶＢＧの電圧が安定したところで、今度はＳ２を切り替える。これによって、Ｎ２とＶＲＦとが接続され、ＶＢＬまで下がっていたＶＲＦの電圧は再びＶＢＧの電圧となる。この後、Ｓ２を切り替えてＮ２とＶＲＦとを切り離し、また、Ｓ１を切り替えてバンドギャップジェネレータをオフする。このＶＲＦの電圧を基準電圧として用いる。ＶＲＦの電圧は再び様々な要因のリーク電流によって低下していく。この電圧がＶＢＬよりも低くならないように、Ｓ１とＳ２を図に示したように制御する。このように本実施例によれば、バンドギャップジェネレータを用いたので温度特性の優れた基準電圧を得ることができ、また、ダイナミック動作としたので消費電力が小さく、このために電流供給に限界のあるチャージポンプで発生した外部電源電圧よりも高い電圧で動作できる。これによって、電源電圧が低くなっても安定な基準電圧を発生できる。図７は本発明の第３の実施例を示す図である。これは、ＶＲＦに現われる１．２Ｖ程度の基準電圧から所望の基準電圧を発生する方式である。ここではＶＲＦをまずＯＰアンプＯＰ１に入力して、出力インピーダンスを下げ、ＶＲＦと同じ電圧をＶＲＦ１に発生する。このＶＲＦ１の電圧を基準として、ＶＲＦ２に発生する所望の基準電圧を分圧した電圧を入力とするＯＰアンプＯＰ２でＶＲＦ２の電圧を制御する。Ｖ１とＶ２は各ＯＰアンプの電源端子であり、外部電源を用いても良いし、チップ内部電源を用いても良い。なお、この図では、Ｒ１とＲ２とでＶＲＦ２の電圧を降圧して用いる場合、すなわちＶＲＦ２の電圧がＶＲＦよりも高い場合を示したが、低い場合も同様なＯＰアンプを２ヶ用いた方式で実現できる。本実施例によれば、ＶＲＦの出力から所望の電圧の基準電圧を発生できる。
【００１５】
図８は本発明の電圧関係を示す図である。Ｖｃｃを横軸に、ＶＰとＶＲＦの例を示している。もし、ＶＰを用いずＶｃｃを用いてバンドギャップジェネレータを動作させようとすると、点線で示したように、Ｖｃｃ＝２Ｖ程度では発生電圧ＶＲＦとの電圧差が０．８Ｖと小さい。このため、所望の特性の電圧が発生できなくなる。一方、ＶＰを用いると、この図の例ではＶｃｃ＝２ＶでＶＰは３Ｖ以上あるのでバンドギャップジェネレータを正常に動作させることができる。このＶＰの電圧はチャージポンプで発生させなければならないが、本発明ではバンドギャップジェネレータをダイナミック動作としたのでチャージポンプで供給する電流は小さい。動作条件によっては、チャージポンプ回路でなくワンショットのブースト回路で作成した高電圧でもよい。Ｖｃｃ＝２Ｖにおいて、電源電圧がプラスマイナス１０％ばらつくと、本発明ではＣＰを厳密に制御しないために、図に示したようにプラスマイナス２０％程度ばらつくが、この電圧範囲ではＶＲＦの変動は図に示したように小さい。
【００１６】
図９は本発明の第４の実施例を示す図である。この実施例の特徴的なことは、チップ内部の絶対値で大きな電圧ＶＨ（正電圧又は負電圧）を発生するチャージポンプを本実施例の基準電圧を用いて制御することである。ＶＨは、例えば、フラッシュメモリにおいて書込み時にワード線に印加する電圧であり、電圧条件で書込み速度は大きく異なるので精度の良い制御が必要である。この実施例では、ＶＨを発生するチャージポンプＣＰＨを制御するクロック発生回路ＰＧを、ＶＨからレベルシフト回路ＬＳでレベルシフトした電圧ＶＨ１とＲＥＦで発生した基準電圧ＶＲＦ２との差をＯＰアンプＯＰ１で検知して制御している。ＯＰ１の出力ＡＮの電位によって、ＰＧの出力ＣＫの例えば周波数を変えるようにする。ＶＲＦ２の変わりに第１又は第２の実施例のＶＲＦを用いても良い。ＲＥＦで発生した基準電圧は、温度特性に優れた安定した電圧であるので、本実施例によって安定にチップ内部で絶対値で大きな電圧（正電圧又は負電圧）を発生できる。
【００１７】
図１０は本発明の第５の実施例である。この実施例の特徴的なことは、チップの出力回路の電流を本実施例の基準電圧を用いて一定に保っている点である。Ｄｏｕｔがチップ出力端子であり、ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がそのドライバであり、例えば、フラッシュメモリではメモリセルの読出し信号を増幅した信号がＲＯＴ，ＲＯＢに現われ、これを出力バッファＤＯＢＦで増幅する。この実施例では、ＤＯＢＦの差動出力によって、インバータＩ１でＭＰ２を駆動し、インバータＩ２でＭＮ２を駆動している。ここで、もし、ＭＰ２とＭＮ２とが直接電源Ｖ０，Ｖｓｓに接続されていたとすると、出力端子が例えば低レベルから高レベルに切り替わる時に大電流が流れてしまい、また、プロセスばらつきによってチップ毎に駆動速度が異なってしまう。本実施例では、本発明の基準電圧発生回路ＲＥＦによって、ＭＮ３及びＭＮ４に定電流を発生させる。このＭＮ３及びＭＮ４のゲータ長はプロセスばらつきを考慮して大きく設定する。また、ＭＮ３，ＭＮ４の温度特性を含めてＲＥＦの温度特性を設計できる。ＭＮ３の定電流は、カレントミラー回路ＭＰ３とＭＰ１によって、出力ドライバの高電位側の電流の上限を一定値に抑えることができる。ＭＮ４の定電流は、カレントミラー回路ＭＰ４とＭＰ５及びＭＮ５とＭＮ１によって、出力ドライバの低高電位側の電流の上限を一定値に抑えることができる。これによって、本実施例を用いれば過剰な電流を流すことなくチップの出力を制御できる。
【００１８】
【発明の効果】
バンドギャップジェネレータを用いたので温度特性の優れた基準電圧を得ることができ、また、ダイナミック動作としたので消費電力が小さく、このために電流供給に限界のあるチャージポンプで発生した外部電源電圧よりも高い電圧動作できる。これによって電源電圧が低くなっても安定な基準電圧を発生できる。
【００１９】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】第１の実施例の動作例を示す図である。
【図３】本発明の断面構造例を示す図である。
【図４】フラッシュメモリの電圧印加例を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】第２の実施例の動作例を示す図である。
【図７】本発明の第３の実施例を示す図である。
【図８】本発明の電圧関係を示す図である。
【図９】本発明の第４の実施例を示す図である。
【図１０】本発明の第５の実施例を示す図である。
【図１１】従来例を示す図である。
【符号の説明】
ＤＢＧ…ダイナミックバンドギャップジェネレータ回路、ＣＰ…チャージポンプ回路、ＶＰ…チャージポンプ出力端子，出力電圧、ＢＧＲ…バンドギャップジェネレータ、ＣＲ…基準電圧記憶容量、ＶＲＦ…基準電圧出力端子，基準電圧、Ｓ１，Ｓ２…ＤＢＧ起動信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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