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　特願２００１−５７３４８２「不揮発性モードレジスタを有するシンクロナスフラッシュメモリ」拒絶査定不服審判事件〔平成１３年１０月１１日国際公開、ＷＯ０１／７５８９０、平成１５年１０月　７日国内公表、特表２００３−５２９８７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００１年３月３０日（パリ条約による優先権主張外国庁受理２０００年３月３０日、アメリカ合衆国）を国際出願日とする出願であって、平成１７年７月２２日付けで拒絶査定がなされ、それに対して同年１０月３１日に拒絶査定に対する審判請求がなされるとともに、同年１１月１４日付けで手続補正がなされ、その後、当審において、平成１９年１１月２７日付けで審尋がなされ、平成２０年３月３日に回答書が提出されたものである。
　
第２．平成１７年１１月１４日付けの手続補正（以下、「本件補正」という。）について
１．本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１を補正後の特許請求の範囲の請求項１と補正するものであって、補正後の請求項１は以下のとおりである。
　「【請求項１】　不揮発性メモリセルのアレイと、
　制御回路と、
　複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、
　前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタとを含み、
　前記制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定を行うことを特徴とするシンクロナス不揮発性メモリ。」
　
２．補正事項の整理
　補正前の請求項１の「前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて
前記
　
３．補正が適法になされたものであるか否かの検討
　上記補正事項についての補正は、「前記処理設定」という記載において、もともと記載する必要のない「前記」の文字を削除するものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。また、当該補正が、本願の願書に最初に添付された明細書又は図面に記載された事項の範囲内でなされたものであることは明らかである。
　したがって、本件補正は、特許法第１７条の２第３項、及び第４項に規定する要件を満たしているから、適法になされたものである。
　
第３．本願発明
　以上のとおり、本件補正は適法になされたものであるから、本願の請求項１ないし請求項１７に係る発明は、平成１７年１１月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１７に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明は、その請求項１に記載されている事項により特定される、上記第２．１．に記載したとおりのものである。
　
第４．刊行物に記載された発明
１．原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平１１−９６７８６号公報（以下、「刊行物１」という。）には、図１とともに、以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は外部クロックに同期的にそして、バーストアクセスモード（ｂｕｒｓｔ　ａｃｃｅｓｓ　ｍｏｄｅ）で動作することができるマスクリードオンリメモリ（ｍａｓｋ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ；ＭＲＯＭ）すなわち、同期型バーストマスクロム（ｓｙｎｃｈｒｏｎｏｕｓ　ｂｕｒｓｔ　ＭＲＯＭ）及びそれのデータ読出方法に関するものである。」
　「【００１７】図１は本発明の一つの実施形態による同期型バーストＭＲＯＭを示している。図１を参照すると、同期型バーストＭＲＯＭ（以下、ＳＢ−ＭＲＯＭという）は３２Ｍ（４０９６×２５６×３２）ビットＣＭＯＳセルアレイ１００，１２個のアドレスピンＡ０〜Ａ１１）及び３２個のデータ出力ピンＤＱ３〜ＤＱ３１を具備している。１２ビットローアドレスＲＡ０〜ＲＡ１１及び８ビットローアドレスＣＡ０〜ＣＡ７はマルチプレクスされ、アドレスバッファ１０１に提供される。又、アドレスバッファ１０１にはモードアドレスＭＡ０〜ＭＡ６が提供される。コマンド＆クロックバッファ１０２にはクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、データ出力マスク信号￣ＤＱＭ、チップ選択信号￣ＣＳ、モードレジスタ書込信号￣ＭＲ及びワード／ダブルワード信号（ＷＯＲＤ）が提供される。
【００１８】クロックイネーブル信号ＣＫＥは次のクロックサイクルからの動作を凍結（ｆｒｅｅｚｅ）するためにクロック信号（ＣＬＫ）をマスキングする。又、クロックイネーブル信号（ＣＫＥ）は待機モード（ｓｔａｎｄ−ｂｙ　ｍｏｄｅ）の間のパワーダウン（ｐｏｗｅｒ　ｄｏｗｎ）のために入力バッファ１０１，１０２をディスエーブルさせる。同一なクロックサイクルでチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ及びモードレジスタ書込信号￣ＭＲが活性化される時、モードアドレスＭＡ０〜ＭＡ６がアドレスバッファ１０１を通じてモードレジスタ１０３に提供される。これで、モードレジスタ１０３の設定が完了される。
【００１９】モードレジスタ１０３に対した書込動作により、ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）、そして、多様な製造社特定オプション（ｖｅｎｄｏｒ−ｓｐｅｃｉｆｉｃ　ｏｐｔｉｏｎｓ）がプログラムされる。データ出力マスク信号￣ＤＱＭが活性化されると、クロック信号ＣＬＫのポジティブエッジ（ｐｏｓｉｔｉｖｅ　ｅｄｇｅ）から所定の時間後にデータ出力がハイインピダンス（ｈｉｇｈ　ｉｍｐｅｄａｎｃｅ）状態にマスクされる。チップ選択信号￣ＣＳはクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ及びデータ出力マスク信号￣ＤＱＭを除いた全ての入力をマスキングしたりイネーブルしてデバイス動作をディスエーブルさせたりイネーブルさせる。」
　「【００２３】再び図１で、バースト制御器１０４はチップ選択信号￣ＣＳ、ローアドレスストロブ信号￣ＲＡＳ、カラムアドレスストロブ信号￣ＣＡＳ、モードレジスタ書込信号￣ＭＲ、ラスレイタンシＲＬ、キャスレイタンシＣＬ、バーストタイプＢＴ及びバースト長さＢＬを受け入れデータ感知動作と関連されたいろいろな信号（ＰＳＡＥ、ＰＤＩＳ、ＰＰＲＥ、ＰＰＺＭ、ＰＯＥ、等）、バーストカウンタ１０７の動作を制御するための信号（カウントイネーブル信号ＣＮＴＥ、等）選択されたバーストモードのタイプによるバーストアドレスＢＡ０、ＢＡ１及びＢＡ２の発生を制御するための各種の制御信号（これらは、本発明が属する技術分野の通常専門家にはよく知られているので、ここでは、これらについての詳細な説明を省略する）を発生する。」
　
　よって、刊行物１には以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
　「ＣＭＯＳセルアレイ１００と、
　　バーストカウンタ１０７の動作を制御するための信号を出力するバースト制御器１０４と、
　書込動作により、ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）がプログラムされるモードレジスタ１０３と、
　前記バースト制御器１０４は、前記モードレジスタ１０３に接続され、前記バースト制御器１０４が前記モードレジスタ１０３にプログラムされたラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）に応じて制御を行う同期型バーストマスクロム（ｓｙｎｃｈｒｏｎｏｕｓ　ｂｕｒｓｔ　ＭＲＯＭ）。」
　
２．また、原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である国際公開第９８／１３８２８号パンフレット（以下、「刊行物２」という。）には、第１図及び第２図とともに、以下の事項が記載されている。
　「第１図は本発明を実施するための最良の態様に係る同期型半導体記憶装置の構成図、
　第２図は第１図に示される記憶部とモードデコーダの動作を説明するためその構成を簡略的に示した構成図である。」（第２頁末行ないし第３頁第３行）
　「図２に示されるように、たとえば、記憶部１１は１ビットの情報を記憶する２個の不揮発性記憶素子１１０，１１１を含み、モードデコーダ１２はインバータやＮＡＮＤ回路から構成される。」（第５頁第１３行ないし第１６行）
　「そして、このモードレジスタセット信号ＭＲＳを受取ったモードレジスタ１３は、アドレスバッファ７に入力される外部アドレス信号Ａ０〜Ａ１１の組合せを記憶部１１に記憶するとともに、その組合せに応じて、／ＣＡＳレイテンシ設定部１３０で／ＣＡＳレイテンシを、バースト長設定部１３１でバースト長をそれぞれ設定する。」（第６頁第３行ないし第８行）
　「ここで、読出制御回路１５は、読出命令信号Ｒｅａｄを受けると、内部クロック信号Ｉｎｔ．ｃｌｋ．に同期してモードレジスタ１３に設定された／ＣＡＳレイテンシおよびバースト長に従って読出回路１７を制御するとともに、出力バッファ１９を活性化させるための出力イネーブル信号ＯＥＭを出力する。」（第６頁第１２行ないし第１７行）
　「ここにおいて、この同期型半導体記憶装置の電源がオフにされれば、モードレジスタ１３に一度設定された／ＣＡＳレイテンシやバースト長などは消滅することになるが、電源を再投入した場合、記憶部１１に記憶されているモードレジスタセット信号ＭＲＳおよび内部アドレス信号に基づいて、モードレジスタ１３に再度電源オフ直前と同じ／ＣＡＳレイテンシおよびバースト長などが設定される。」（第６頁第２２行ないし第７頁第４行）
　「以上の同期型半導体記憶装置によれば、／ＣＡＳレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部１１に記憶させることとするため、電源投入のたびに改めて／ＣＡＳレイテンシなどの動作モードを設定し直す煩わしさを避けることができる。」（第８頁第１行ないし第５行）
　
第５．対比
１．本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１発明とを対比する。
（１）刊行物１発明の「ＣＭＯＳセルアレイ１００」は、「マスクリードオンリメモリ」を構成しているので、本願発明の「不揮発性メモリセルアレイ」に相当している。
　また、刊行物１発明の「ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）」は、本願発明の「モードデータ」に相当している。
　さらに、刊行物１発明において、「ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）」は、「前記モードレジスタ１０３にプログラムされた」ものであるから、「ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）」が「前記モードレジスタ１０３」に格納されていることは自明である。
　
（２）刊行物１発明の「モードレジスタ１０３」が、複数のビットロケーションを有していることは、刊行物１発明の「書込動作により、ラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）がプログラムされるモードレジスタ１０３」の構成から明らかである。
　そして、本願発明は「不揮発性モードレジスタ」によって、外部からの「モードデータ」を受け取り、「揮発性モードレジスタ」によって、モードの制御を行っているから、刊行物１発明の「モードレジスタ１０３」は、本願発明の「不揮発性モードレジスタ」及び「揮発性モードレジスタ」を合わせたものに相当している。
　
（３）本願発明の「前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定を行うこと」における「処理設定」は、発明の詳細な説明００２９段落の「モードレジスタ１４８は、シンクロナスフラッシュメモリの特定の処理モードを定義するために使用される。この定義には、図２に示すように、バースト長、バーストタイプ、ＣＡＳレイテンシ、処理モードの選択が含まれる。」という記載を参酌すると、「バースト長、バーストタイプ、ＣＡＳレイテンシ、処理モード」に応じて、「シンクロナス不揮発性メモリ」の動作を制御することを指していることは明らかである。
　そして、刊行物１発明の「バースト制御器１０４」は、「前記モードレジスタ１０３に接続され」、「前記モードレジスタ１０３にプログラムされたラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）に応じて制御」しているから、本願発明の「制御回路」に相当するものである。
　
（４）刊行物１発明の「同期型バーストマスクロム（ｓｙｎｃｈｒｏｎｏｕｓ　ｂｕｒｓｔ　ＭＲＯＭ）」は、本願発明の「シンクロナス不揮発性メモリ」に相当している。
　
２．したがって、本願発明と刊行物１発明とは、
　「不揮発性メモリセルのアレイと、
　制御回路と、
　複数のビットロケーションを有し、モードデータを格納するモードレジスタとを含み、
　前記制御回路は、前記モードレジスタに接続され、前記制御回路が前記モードレジスタに格納された前記モードデータに応じて処理設定を行うことを特徴とするシンクロナス不揮発性メモリ。」である点で一致し、以下の２点で相違する。
　
［相違点１］
　本願発明は、「モードレジスタ」が、「複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタ」から成る構成であるのに対して、刊行物１発明は、「モードレジスタ１０３」が、そのような構成ではない点。
　
［相違点２］
　本願発明は、「制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定」を行っているのに対して、刊行物１発明は、「前記バースト制御器１０４は、前記モードレジスタ１０３に接続され、前記バースト制御器１０４が前記モードレジスタ１０３にプログラムされたラスレイタンシ（￣ＲＡＳ　ｌａｔｅｎｃｙ；ＲＬ）、キャスレイタンシ（ＣＬ）、バーストタイプ（ｂｕｒｓｔ　ｔｙｐｅ；ＢＴ）、バースト長さ（ＢＬ）に応じて制御を行」っている点。
　
第６．当審の判断
１．相違点１について
　上記相違点１について検討すると、刊行物２には、同期型半導体記憶装置において、／ＣＡＳレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部１１に記憶させ、この動作モードを設定する情報をモードデコーダ１２でデコードし、このデコードして得られた／ＣＡＳレイテンシおよびバースト長を、電源がオフにされれば記憶内容が消失する（すなわち、揮発性の）モードレジスタ１３に転送する発明が記載されている。
　ここにおいて、本願発明の「モードデータのコピー」とは、発明の詳細な説明の【００２８】段落の「不揮発性モードレジスタ（ＮＶモードレジスタ）１４７に対する最初のプログラミングの後、初期化処理の間、コンテンツが自動的に揮発性モードレジスタにロードされる。」という記載から、「コンテンツ」すなわち「モードデータ」の内容がコピーされれば良いことは明らかであり、刊行物２に記載されているような「デコーダ」でデコードしたデータにも元のデータのコンテンツが含まれているから、刊行物２において、記憶部１１に記憶された情報をモードデコーダ１２でデコードし、このデコードして得られた／ＣＡＳレイテンシおよびバースト長を揮発性のモードレジスタ１３に転送することが、本願発明の「コピー」に相当していることは明らかである。
　そして、刊行物２に記載された発明は、刊行物１発明と同様に、同期型半導体記憶装置の技術に関するものであり、かつ、両発明を組み合わせることに関して特段の阻害要因は認められないから、刊行物１発明の「モードレジスタ１０３」として、刊行物２に記載されている「記憶部１１」、「モードデコーダ１２」及び「モードレジスタ１３」からなる構成を採用し、本願発明の如く「複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタ」とすることは、当業者が容易に想到し得た事項である。
　
２．相違点２について
　上記相違点２について検討すると、刊行物２には、同期型半導体記憶装置において、／ＣＡＳレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部１１に記憶させ、この動作モードを設定する情報をモードデコーダ１２でデコードし、このデコードして得られた／ＣＡＳレイテンシおよびバースト長を、揮発性のモードレジスタ１３に転送して、この揮発性のモードレジスタ１３に設定された／ＣＡＳレイテンシおよびバースト長に従って読出回路１７を制御すること、すなわち、不揮発性記憶素子からなる記憶部１１に記憶されている動作モードを設定する情報を揮発性のモードレジスタ１３に転送し、このモードレジスタ１３に記憶された動作モードを設定する情報（すなわち、モードデータ）に応じて、読出回路１７を制御することが記載されている。
　したがって、刊行物１発明において、「モードレジスタ１０３」を、「記憶部１１」および「モードレジスタ１３」によって構成し、この「モードレジスタ１３」に記憶された動作モードを設定する情報、すなわちモードデータに応じて、「バースト制御器１０４」を制御するように構成すること、すなわち、本願発明の如く、「制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定」を行う構成とすることは、当業者が容易に想到し得た事項である。
　
３．補足事項
　なお、仮に、本願発明が、請求人が審尋に対する回答書の中で主張しているように、「不揮発性モードレジスタ（記憶部１１）中のモードデータがそのまま揮発性モードレジスタ（モードレジスタ１３）にコピーされる」ものであると仮定しても、不揮発性メモリに格納されている制御データを揮発性メモリにデコーダを介さずにそのままコピーして、このコピーされた揮発性メモリの制御データを使って電子回路の制御を行うことは、例えば、特開平８−１２９５１２号公報の「【０００３】即ち、マイクロコンピュータ及びＲＡＭに電源が投入された時に、ＥＥＰＲＯＭの記憶内容をＲＡＭに転送する。そして電源供給中には、ＲＡＭに記憶された各種情報の変更を許容すると共に、その記憶内容に基づいてカメラの各種動作を制御し、電源が遮断される前にＲＡＭの記憶内容をＥＥＰＲＯＭに転送する。ところで、ＥＥＰＲＯＭの他にＲＡＭを用いている理由は、ＥＥＰＲＯＭがＲＡＭに比べて格段に読み書きのアクセス時間がかかること、及び書き込みの回数に耐久寿命の限界があるためである。」、及び「【００２６】以上の動作を簡単にまとめると、ＭＣＵ１２は、ＭＣＵ１１によって通常のリセットがかけられた場合はＥＥＰＲＯＭ１４の記憶データをＲＡＭにコピーするが、電圧検出器１３により緊急のリセットがかけられた場合は、ＲＡＭのデータ内容はその直前の状態のまま維持する。」という記載、並びに、特開平１１−８５２２１号公報の「【００１１】【課題を解決するための手段】上述の目的を達成するために、この発明の請求項１の発明方法は、電源投入時に、不揮発性メモリに書き込まれたＲＡＭ内容検査用データとＲＡＭに書き込まれたＲＡＭ内容検査用データとを比較する比較検査ステップと、上記比較検査ステップにおいて、不揮発性メモリに書き込まれたＲＡＭ内容検査用データとＲＡＭに書き込まれたＲＡＭ内容検査用データとが一致しないとき、使用者にＲＡＭ内容破壊を通知する破壊通知ステップと、上記比較検査ステップにおいて、不揮発性メモリに書き込まれたＲＡＭ内容検査用データとＲＡＭに書き込まれたＲＡＭ内容検査用データとが一致しないとき、不揮発性メモリに書き込まれたＲＡＭ内容検査用データ、ユーザプログラムおよびシステム設定用データをＲＡＭにコピーする不揮発性メモリ複写ステップとを有することを特徴とする。」という記載、並びに、特開２０００−５９９８１号公報の「【００１２】【課題を解決するための手段】本発明は、ＲＯＭのデータをＲＡＭにコピーし、ＲＡＭ上のデータを使ってＣＰ∪が命令を実行するにおいて、（ａ）ＲＯＭのアドレスとＲＡＭのアドレスを切り替えることで命令プログラム等をＲＯＭのアドレスイメージのまま作成できるようにすること、（ｂ）ＲＯＭからＲＡＭへのコピー時に正当性をチェックすることで確実なコピーにすること、（ｃ）ＲＡＭデータのパリティ監視やコピーされたＲＡＭエリアヘの書込み禁止をすることでＲＡＭエリアでの命令実行の信頼性を高めること、（ｄ）ＲＡＭエリアのデータ監視で異常発生したときに再起動を可能にすることでシステムの停止時間を短縮すること、（ｅ）異常時の再起動を行うのに異常継続があると再起動を停止することで永久故障に対応できるようにしたもので、以下の構成を特徴とする。」という記載からも明らかなように従来周知の技術であるから、「不揮発性モードレジスタ（記憶部１１）中のモードデータがそのまま揮発性モードレジスタ（モードレジスタ１３）にコピーされる」ように構成することは、上記周知の技術を勘案することにより、当業者が容易になし得た事項である。
　
　したがって、本願発明は、刊行物１及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるし、仮に、本願発明が「不揮発性モードレジスタ（記憶部１１）中のモードデータがそのまま揮発性モードレジスタ（モードレジスタ１３）にコピーされる」ものであるとしても、刊行物１及び刊行物２に記載された発明、並びに従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。