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　特願２００２−５３０９８８「パイプライン方式のプロセッサにおける命令アドレスの生成および追跡」拒絶査定不服審判事件〔平成１４年　４月　４日国際公開、ＷＯ０２／２７４７７、平成１６年　４月　２日国内公表、特表２００４−５１０２４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　第１．手続の経緯
　本願は、平成１３年９月２６日（パリ条約による優先権主張外国庁受理平成１２年９月２９日、米国）を国際出願日とする出願であって、平成１７年１月２５日付けで拒絶理由通知がなされ、同年４月２７日付けで手続補正がなされて特許請求の範囲の請求項１〜請求項２０が、それぞれ対応する請求項１〜請求項２０に補正されるとともに図５が補正され、同年５月２６日付けで再度の拒絶理由通知がなされ、同年１１月３０日付けで手続補正がなされて特許請求の範囲の請求項１５のみが補正されたが、平成１８年１月５日付けで拒絶査定がなされ、これに対し、同年４月１０日に審判請求がなされるとともに、同日付けで手続補正がなされて特許請求の範囲の請求項１〜請求項２０が、それぞれ対応する請求項１〜請求項２０に補正され、同年６月１５日付けで審査官から前置報告がなされ、平成２０年５月１３日付けで当審より審尋がなされ、同年８月１３日付けで回答書が提出されたものである。
　
　第２．平成１８年４月１０日付けの手続補正についての補正却下の決定
　［補正却下の決定の結論］
　平成１８年４月１０日付けの手続補正を却下する。
　
　［補正却下の決定の理由］
　１．補正の内容
　上記「第１．手続の経緯」で述べたように、平成１７年１１月３０日付けの手続補正は請求項１５のみを補正するものであるから、平成１８年４月１０日付けの手続補正（以下「本件補正」という。）は、平成１７年４月２７日付けの手続補正により補正された特許請求の範囲の請求項１（以下「補正前の請求項１」という。）の記載
　
　「解読ステージおよび１またはそれ以上の後続のパイプライン・ステージを少なくとも含むパイプライン内で可変幅命令のためのアドレスを生成する方法において、
　格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階であって、前記計算は前記解読ステージ内で実行される、段階と、
　分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する段階と、
　から構成されることを特徴とする方法。」を、
　
　「解読ステージおよび１またはそれ以上の後続のパイプライン・ステージを少なくとも含むパイプライン内で可変幅命令のためのアドレスを生成する方法において、
　格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階であって、前記計算は前記解読ステージ内で実行される、段階と、
　分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する段階と、
　前記選択された命令に関連する有効ビット・ラッチを設定する段階と、
　プログラム・フローを破壊する破壊的なイベントを処理する段階と、
　最も古い有効ビットを決定する段階と、
　前記最も古い有効ビットを利用して、前記パイプライン中の最も古い有効な命令アドレスを決定する段階と、
　前記最も古い有効な命令アドレスから前記プログラム・フローを回復する段階と、
　から構成されることを特徴とする方法。」（以下、「補正後の請求項１」という。）に補正することを含むものである。　
　そして、補正後の請求項１と補正前の請求項１を対比すると、本件補正は、補正前の請求項１に対し、「前記選択された命令に関連する有効ビット・ラッチを設定する段階と、プログラム・フローを破壊する破壊的なイベントを処理する段階と、最も古い有効ビットを決定する段階と、前記最も古い有効ビットを利用して、前記パイプライン中の最も古い有効な命令アドレスを決定する段階と、前記最も古い有効な命令アドレスから前記プログラム・フローを回復する段階と、」という記述を追加する補正（以下「追加する補正」という。）を行うことを含むものである。
　
　２．補正の適否
　（１）新規事項の有無
　前記追加する補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされており、したがって本件補正は特許法第１７条の２第３項の規定に適合する。
　
　（２）補正の目的要件
　（ａ）前記追加する補正は、請求項の削除を行うものではないから、特許法第１７条の２第４項第１号を目的とするものではない。
　（ｂ）前記追加する補正によって追加された補正後の請求項１の「前記選択された命令に関連する有効ビット・ラッチを設定する段階」、「プログラム・フローを破壊する破壊的なイベントを処理する段階」、「最も古い有効ビットを決定する段階」、「前記最も古い有効ビットを利用して、前記パイプライン中の最も古い有効な命令アドレスを決定する段階」、「前記最も古い有効な命令アドレスから前記プログラム・フローを回復する段階」は、補正前の請求項１に記載されている「格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階であって、前記計算は前記解読ステージ内で実行される、段階」、「分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する段階」のいずれを概念的により下位のものとしたものでもないから、前記追加する補正は、補正前の請求項１の発明特定事項の限定ではない。また、補正前の請求項１記載の発明の課題が、可変幅命令のための次の連続するアドレスを解読ステージ内で計算できるようにするとともに前記次の連続するアドレスと分岐目標アドレスとを選択できるようにすることであったのに対し、補正後の請求項１記載の発明は、プログラム・フローを破壊する破壊的なイベントを処理し、プログラム・フローを回復するという課題を新たに追加するものであり、この補正後の請求項１記載の発明が解決しようとする課題は、補正前の請求項１記載の発明が解決しようとする課題を概念的に下位にしたものでもなく、同種のものでもないから、補正前後の発明の解決しようとする課題は同一ではない。したがって、前記追加する補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものではない。
　（ｃ）また、前記追加する補正が誤記の訂正を目的とするものではないことは明白であるから、当該補正は特許法第１７条の２第４項第３号を目的とするものでもない。
　（ｄ）原審の拒絶査定において、補正前の請求項１に対して記載不備の指摘は行われていなかったので、前記追加する補正は、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）を目的とするものでもない。
　（ｅ）上記（ａ）〜（ｄ）で述べたように、前記追加する補正は特許法第１７条の２第４項第１号乃至第４号のいずれを目的とする補正でもないので、当該追加する補正を含む本件補正は、特許法第１７条の２第４項の規定に違反する。
　
　３．本件補正についての結び
　以上のとおり、本件補正は、特許法第１７条の２第４項（補正の目的）の規定に違反しているから、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。 
　よって、上記［補正却下の決定の結論］のとおり決定する。
　
　第３．本願発明について
　平成１８年４月１０日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成１７年４月２７日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　「解読ステージおよび１またはそれ以上の後続のパイプライン・ステージを少なくとも含むパイプライン内で可変幅命令のためのアドレスを生成する方法において、
　格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階であって、前記計算は前記解読ステージ内で実行される、段階と、
　分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する段階と、
　から構成されることを特徴とする方法。」
　
 （１）引用文献
 　原査定の拒絶の理由に引用された、特開平１０−２５４６９７号公報（以下「引用文献１」という。）には、図面とともに以下の（ア）〜（キ）の事項が記載されている。
　
　（ア）「【０００２】【従来の技術】従来、ＣＰＵのデータアクセス回路においては、図３に示したように、命令を読み出すためのアドレス値を一定に増加させるプログラムカウンター手段１１０と、該プログラムカウンター手段１１０からの出力アドレス値に該当するデータが読み出されるメモリ１２０と、該メモリ１２０からの出力データを復号して命令語を出力する命令デコーダ１３０、該命令デコーダ１３０からの復号された命令語に応じた命令を実行する命令実行部１４０と、から構成されていた。
【０００３】このように構成される従来のＣＰＵのデータアクセス回路の動作過程は次のようである。先ず、プログラムが実行されると、プログラムカウンター手段１１０はクロック（ＣＬＫ）数を計算して、命令を読み出すためのアドレス値を一定に増加させ、このアドレス値をメモリ１２０に出力する。該メモリ１２０からはプログラムカウンター手段１１０からの出力アドレス値により指定される領域のデータが読み出されて、命令デコーダ１３０に出力される。該命令デコーダ１３０は、入力されたデータを解読することにより、元の命令が復号される。
【０００４】次いで、命令実行部１４０は、上記命令デコーダ１３０から出力される復号された命令を実行し、この命令実行結果を上記プログラムカウンター手段１１０に出力する。上記プログラムカウンター手段１１０はクロック（ＣＬＫ）数を計算して、前のアドレス値を一定値だけ増加させて上記メモリ１２０に出力する。該メモリ１２０からは、上記プログラムカウンター手段１１０からの出力アドレス値に該当する領域のデータが出力される。このデータを用いて、上記命令デコーダ１３０及び上記命令実行部１４０は、上述したように動作を行うことにより、命令が実行される。
【０００５】プログラムを実行するには、上述した動作が繰り返される。該繰り返し動作を行うＣＰＵのデータアクセス回路の構造は、パイプライン構造を備えるＣＩＳＣ（Complex Instruction Set Computer）構造及びＲＩＳＣ（Reduced Instruction Set Computer）構造の２つに大別される。ＣＩＳＣ構造及びＲＩＳＣ構造のＣＰＵは、命令語を読み込むフェッチ段階（Ｆ；Fetch ）、読み込んだ命令語を解釈する復号段階（Ｄ；Decode）、解釈された命令を遂行する実行段階（Ｅ；Execute ）、及び実行結果を記憶するライトバック段階（ＷＢ；Write Back）を経ることによりデータを処理する。」（段落【０００２】〜【０００５】）
　
　（イ）「【０００６】これらのＣＩＳＣ構造及びＲＩＳＣ構造のＣＰＵによるデータ処理について、図４及び図５を用いて具体的に説明する。先ず、ＣＩＳＣ構造のＣＰＵは、命令語体系が固定された長さではなく、多様な長さを有するため、１つの命令で複雑な命令語を表現することができる。従って、図４に示したように、１ワードの命令語は１クロックで読み込み、長い命令語は複数のクロックで読み込んで、該当する命令を実行する。」（段落【０００６】）
　
　（ウ）「【０００８】【発明が解決しようとする課題】然るに、このように構成されたＣＩＳＣ構造のＣＰＵにおいては、命令語の長さが多様で、１つの命令で複雑な処理が可能になるが、長さの短い命令語と長い命令語とを読み出すとき、それらの命令語を読み出す時間が相違するため、命令の読み込み動作及び処理動作が複雑になって処理効率が低下し、性能が低下するという不都合な点があった。」（段落【０００８】）
　
　（エ）「【００１１】本発明はこのような従来の課題に鑑みてなされたもので、命令語を読み出すとき、現在読み出される命令語の長さだけアドレス値を増加して、次の命令のアドレス値を指定し、該指定したアドレス値の命令語を該命令語の長さに拘わらず1度に読み出すようにして、高速処理を行い得る中央処理装置のデータアクセス回路を提供するものである。」（段落【００１１】）
　
　（オ）「【００２２】また、プログラムカウンター手段２１０は、直前のアドレス値を現在解読した命令語の長さの値だけ増加させ、次に読み出すべき命令語のアドレス値として出力する。このように、命令デコーダ２３０がデータ整列手段２５０からの出力データ中の有効な命令語を解読し、その解読した命令語の長さの値をプログラムカウンター手段２１０に出力し、該プログラムカウンター手段２１０は前のアドレス値を上記命令デコーダ２３０からの解読された命令語の長さの値だけ増加させて、このアドレス値をメモリ２２０に出力する動作を繰り返すことにより、上記メモリ２２０に記憶されたデータをアクセスして、有効な命令語のみを１度に読み込む動作が繰り返し行われる。」（段落【００２２】）
　
　（カ）「【００２３】また、このような動作の遂行中、命令実行手段２４０は、命令デコーダ２３０から出力される命令語がコール（CALL）又はジャンプ（JAMP）等のような、前のアドレス値に非連続なアドレス値を示すブランチ（Branch）アドレス値による命令語であると判別すると、該ブランチアドレス値をプログラムカウンター手段２１０に出力する。該プラグラムカウンター手段２１０は、前に計算していたアドレス値に拘わらず、上記命令実行手段２４０から出力されたブランチアドレス値をメモリ２２０に出力する。また、上記命令実行手段２４０は、前のアドレス値を内部レジスタ（図示せず）に記憶する。」（段落【００２３】）
　
　（キ）「このように、メモリ２２０から出力されたデータをデータ整列手段２５０で順次整列すると、図２に示したように、命令デコーダ２３０は解読した有効な命令語を１度に出力することができる。」（段落【００２６】の第２文）
　
　上記（ア）に「従来の技術」として記載されているパイプライン構造を備えるＣＩＳＣ構造のＣＰＵ（以下「引用文献１の従来技術」という。）は、上記（ア）に記載されているように、命令語を読み込むフェッチ段階（Ｆ；Fetch ）、読み込んだ命令語を解釈する復号段階（Ｄ；Decode）、解釈された命令を遂行する実行段階（Ｅ；Execute ）、及び実行結果を記憶するライトバック段階（ＷＢ；Write Back）を有している。
　そして、引用文献１の従来技術は、命令語体系が固定された長さではなく、多様な長さを有するため、長い命令語は複数のクロックで読み込んで、該当する命令を実行することが、上記（イ）に記載され、この記載に対応する記述が引用文献１の図４に図示されている（図４では、前記フェッチ段階（Ｆ；Fetch）に長い時間を要するケースが図示されている）。
　そのため、引用文献１の従来技術は、長さの短い命令語と長い命令語とを読み出すとき、それらの命令語を読み出す時間が相違するため、処理効率が低下するという不都合な点があったことが、上記（ウ）には解決しようとする課題として記載されている。
　当該課題を解決するため、引用文献１で「本発明」として提案されている発明（以下「引用発明」という）では、指定されたアドレス値の命令語を該命令語の長さに拘わらず1度に読み出すことが可能なデータアクセス回路を導入するものであるという趣旨の記述が、上記（エ）に記載されている。そして、引用発明を図示説明する図１と、引用文献１の従来技術を図示説明する図３を対比すると、図３のメモリ１２０が図１ではメモリ２２０とデータ整列手段２５０を組み合わせたものに置き換えられており、この置き換えを行ったことにより、指定されたアドレス値の命令語を該命令語の長さに拘わらず1度に読み出すことが可能となるという趣旨の記述が、上記（キ）に記載されている。
　このように引用発明は、引用文献１の従来技術の前記フェッチ段階（Ｆ；Fetch）におけるメモリアクセス効率を向上させるためのものであるから、引用発明において、引用文献１の従来技術と同様に、パイプライン構造を備えるＣＩＳＣ構造のＣＰＵであって、当該パイプライン構造は、命令語を読み込むフェッチ段階（Ｆ；Fetch ）、読み込んだ命令語を解釈する復号段階（Ｄ；Decode）、解釈された命令を遂行する実行段階（Ｅ；Execute ）、及び実行結果を記憶するライトバック段階（ＷＢ；Write Back）を有することを前提としていることは、当業者にとって自明である。
　次に、引用発明では、プログラムカウンター手段２１０は、「前のアドレス値」を命令デコーダ２３０からの解読された命令語の長さの値だけ「増加」させて、このアドレス値をメモリ２２０に出力する動作を「繰り返す」ものであることが、上記（オ）に記載されており、このような動作を実現する以上、前記「増加」を行って得られるアドレスを前述の如く「繰り返す」たびに記憶しておくアドレス記憶手段が前記プログラムカウンター手段２１０の内部に存在すると解される。
　次に、引用発明では、命令語がジャンプのような、前のアドレス値に非連続なアドレス値を示すブランチ（Branch）アドレス値による命令語である場合には、該「ブランチアドレス値」をプログラムカウンター手段２１０に出力し、該プラグラムカウンター手段２１０は、「前に計算していたアドレス値」に拘わらず、前記出力されたブランチアドレス値をメモリ２２０に出力するものであるという趣旨の記述が上記（カ）に記載されており、このような動作を実現する以上、前記「ブランチアドレス値」と、前記「前に計算していたアドレス値」を選択する処理ステップが前記プログラムカウンター手段２１０によって実行されていると解される。
　また、上記（オ）には、直前のアドレス値を現在解読した命令語の長さの値だけ増加させることによって「次に読み出すべき命令語のアドレス値」が得られるという趣旨の記載があり、当該「次に読み出すべき命令語のアドレス値」と上記（カ）の「前に計算していたアドレス値」は同じアドレス値であり、さらに、上記（カ）には、前記「前に計算していたアドレス値」に拘わらず出力される前記「ブランチアドレス値」というのは「非連続なアドレス値」を示すものであるという趣旨の記載があるから、以上を総合すると、引用発明では、直前のアドレス値を現在解読した命令語の長さの値だけ増加させることによって得られる「次に読み出すべき命令語のアドレス値」は、非連続ではないアドレス値であると解される。
　また、上述の如く引用発明の前記パイプライン構造は、読み込んだ命令語を解釈する復号段階（Ｄ；Decode）を有しているから、引用発明において上述の如く解読されている命令語は、パイプライン構造内の命令であると解される。
　
　したがって、引用文献１には以下の「引用発明」が記載されている。
　
　読み込んだ命令語を解釈する復号段階（Ｄ；Decode）、解釈された命令を遂行する実行段階（Ｅ；Execute ）、及び実行結果を記憶するライトバック段階（ＷＢ；Write Back）を有するパイプライン構造内で、多様な長さを有する命令語のアドレス値を生成する方法において、
　プログラムカウンター手段２１０の内部のアドレス記憶手段が記憶しているアドレスを、前記パイプライン構造内の命令語の長さの値だけ増加させることによって、次に読み出すべき命令語の非連続ではないアドレス値を計算する処理ステップと、
　ブランチアドレス値および前記次に読み出すべき命令語の非連続ではないアドレス値のいずれかを選択する処理ステップと、
　から構成されることを特徴とする方法。
　
　（２）対比 
 　そこで、本願発明と引用発明とを対比する。 
　引用発明の「パイプライン構造」は、本願発明の「パイプライン」に相当する。
　引用発明の「パイプライン構造」が有している「復号段階（Ｄ；Decode）」、「実行段階（Ｅ；Execute ）」、「ライトバック段階（ＷＢ；Write Back）」という「段階」は、本願発明の「解読ステージおよび１またはそれ以上の後続」の「パイプライン・ステージ」に相当する。
　また、命令語の「解釈」、「解読」、「復号」、「Decode」が同等の意味であることは当業者にとって明白であることを踏まえると、引用発明の「読み込んだ命令語を解釈する復号段階（Ｄ；Decode）、解釈された命令を遂行する実行段階（Ｅ；Execute ）、及び実行結果を記憶するライトバック段階（ＷＢ；Write Back）を有するパイプライン構造」は、本願発明の「解読ステージおよび１またはそれ以上の後続のパイプライン・ステージを少なくとも含むパイプライン」に相当する。
　そして、引用発明の「多様な長さを有する命令語」が、本願発明の「可変幅命令」に相当する。
　また、引用発明の「アドレス値」が、本願発明の「アドレス」に相当し、引用発明の「プログラムカウンター手段２１０の内部のアドレス記憶手段が記憶しているアドレス」は、本願発明の「格納されたアドレス」に相当する。
　また、引用発明の「前記パイプライン構造内の命令語の長さの値」は、本願発明の「パイプライン内の第１命令の命令幅」に相当する。
　また、引用発明の「非連続ではないアドレス値」は、本願発明の「連続するアドレス」に相当する。
　また、引用発明の「方法」を構成する「処理ステップ」は、本願発明の「方法」を構成する「段階」に相当する。
　したがって、引用発明の「プログラムカウンター手段２１０の内部のアドレス記憶手段が記憶しているアドレスを、前記パイプライン構造内の命令語の長さの値だけ増加させることによって、次に読み出すべき命令語の非連続ではないアドレス値を計算する処理ステップ」は、本願発明の「格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階」に相当する。
　そして、引用発明の「ブランチアドレス値」は本願発明の「分岐目標アドレス」に相当し、上述のように引用発明の「非連続ではないアドレス値」は、本願発明の「連続するアドレス」に相当するから、引用発明の「ブランチアドレス値および前記次に読み出すべき命令語の非連続ではないアドレス値のいずれかを選択する」は、本願発明の「分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する」に相当する。
　
　よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。
　
　（一致点）
　解読ステージおよび１またはそれ以上の後続のパイプライン・ステージを少なくとも含むパイプライン内で可変幅命令のためのアドレスを生成する方法において、
　格納されたアドレスおよび前記パイプライン内の第１命令の命令幅から次の連続するアドレスを計算する段階と、
　分岐目標アドレスおよび前記次の連続するアドレスのいずれかを選択する段階と、
　から構成されることを特徴とする方法。
　
 （相違点）
　本願発明では、前記計算は前記解読ステージ内で実行されるものであるのに対し、引用発明では、前記計算がどのステージ内で実行されるものであるかは不明である点。
　
　（３）判断
　次に、前記相違点について検討する。
　原査定の拒絶の理由に引用された、特開平７−２６２００７号公報（以下「引用文献２」という。）には、「従来の技術」として、図面とともに以下の（Ａ）〜（Ｄ）の事項が記載されている。
　
　（Ａ）「図６において、１０は命令バッファレジスタ（以下、ＩＢＲという）、２０は命令取り出しシフタ、３０は命令レジスタ（以下、ＩＲという）、３２は命令長コード（以下、ＩＬＣという）デコーダ、６０はポインタ（以下、ＩＢＲＯＰという）、７０は加算器、１００は分岐命令検出回路、１１０は命令デコーダ、１３０は制御記憶、１４０はオペランド用アドレス加算器、１５０はオペランド用ＴＬＢ、１６０はオペランド用バッファ記憶装置、１７０は演算実行部、１８０は汎用レジスタ、２００は命令用アドレス加算器、２１０は命令用ＴＬＢ、２２０は命令用バッファ記憶装置である。」（段落【０００２】の第２文）
　
　（Ｂ）「ＩＢＲ１０は、命令の高速アクセスを可能とするために命令を保持しているレジスタであり、命令取り出しシフタ２０は、次に処理を開始すべき命令をＩＢＲ１０から取り出すための機能を備える。ＩＲ３０は、命令取り出しシフタ２０から供給される命令が格納されるレジスタであり、ＩＬＣデコーダ３２は、ＩＲ３０に格納された命令の命令長を示すＩＬＣ３２をデコードして、ＩＲ３０に格納された命令の命令長を求める。加算器７０は、ＩＲ３０に取り出された命令のＩＢＲ１０内における先頭位置を保持するＩＢＲＯＰ６０の内容とＩＬＣデコーダ３２の出力とを加算し、ＩＢＲＯＰ６０の内容を更新する機能を備える。」（段落【０００４】）
　
　（Ｃ）「次に、図８〜図１１を参照して、前述のように構成される従来技術において、前述したような命令を持つある命令列を処理する場合の処理動作を説明する。これらの図において、上部の横軸は、パイプラインの実行サイクルを示しており、参照の都合上番号付けして示している。また、図中のＤ、Ａ、Ｔ、Ｂ、Ｌ、Ｅはパイプラインステージを表わし、それぞれ、次のような処理を行う。」（段落【００１３】）
　
　（Ｄ）「Ｄステージは、ＩＲ３０に格納された命令を解読して、Ａステージで行う論理アドレス生成のために汎用レジスタ１８０を参照する処理を行う。このとき、加算器７０は、ＩＢＲＯＰ６０の内容とＩＬＣデコーダ３２により求まる命令長とを加算することによりＩＢＲＯＰ６０の内容をＩＲ３０に格納された命令の次の命令を指すように更新する。また、この加算結果は、後続命令の取り出しのために命令取り出しシフタ２０にも供給される。従って、次のサイクルには、ＩＲ３０に格納されている命令の後続の命令をＩＲ３０に格納することが可能となる。また、ＩＲ３０に格納された命令は、命令デコーダ１１０に送られその解読が行われる。」（段落【００１４】）
　
　上記（Ａ）〜（Ｄ）の記載からすると、引用文献２には、記憶装置に格納されている命令を読み出すために、前記記憶装置に供給されるアドレスを、前回前記記憶装置に供給されたアドレスと、前回読み出された命令の命令長を加算する処理によって算出するものであって、パイプラインにおいて命令を解読するステージであるＤステージにおいて前記算出を行うという手法（以下「引用文献２記載の手法」という。）が開示されている。
　そして、引用発明も、引用文献２記載の手法も、ともに、前回の命令の読み出しアドレスに命令長を加算して次回の命令の読み出しアドレスを計算するものである点で目的や作用が共通し、また、引用発明も、引用文献２記載の手法も、ともにパイプラインのデコードステージ（復号段階）を有しているという点で前提となる構成も共通しているので、引用発明において前記計算を「復号段階（Ｄ；Decode）」において行うようにすることは、当業者が容易に想到し得たものである。
　したがって、上記相違点は格別のものではない。
　そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 
　
 （４）結び
 　以上のとおり、本願発明は、上記引用発明、及び、引用文献２記載の手法に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、冒頭の結論のとおり審決する。