(57)【特許請求の範囲】
【請求項１】
２個のトランジスタ（１１、１２）を有し、該トランジスタ（１１、１２）のそれぞれのソースは相互に接続され、接続点が電流制御手段（１４）を介して電流を供給され、前記トランジスタ（１１、１２）のそれぞれのゲートに相補信号が入力され、前記トランジスタ（１１、１２）のそれぞれのドレインより相補出力を出力する差動対（１）と、
該差動対（１）の相補出力が入力され、該差動対（１）の相補出力のそれぞれを電流増幅する出力バッファ対（２）と、
該出力バッファ対（２）の相補出力端子（３）を構成する出力端子（Ｏ1）と反転出力端子（Ｏ2）との相互間に接続され、前記出力バッファ対（２）の相補出力振幅を制限する出力制限手段（４）と
を有し、
該出力制限手段（４）は、ゲートとソースとが短絡されたトランジスタ（６）とダイオード（５）との直列回路が逆並列接続されてなる
ことを特徴とする差動増幅回路。
【請求項２】
２個のトランジスタ（１１、１２）を有し、該トランジスタ（１１、１２）のそれぞれのソースは相互に接続され、接続点が電流制御手段（１４）を介して電流を供給され、前記トランジスタ（１１、１２）のそれぞれのゲートに相補信号が入力され、前記トランジスタ（１１、１２）のそれぞれのドレインより相補出力を出力する差動対（１）と、
該差動対（１）の相補出力が入力され、該差動対（１）の相補出力のそれぞれを電流増幅する出力バッファ対（２）と、
該出力バッファ対（２）の相補出力端子（３）を構成する出力端子（Ｏ1）と反転出力端子（Ｏ2）との相互間に接続され、前記出力バッファ対（２）の相補出力振幅を制限する出力制限手段（４）と
を有し、
該出力制限手段（４）は、抵抗（７）とダイオード（５）との直列回路が逆並列接続されてなる
ことを特徴とする差動増幅回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、差動増幅回路の改良に関する。特に、電圧利得が高く、歪みの少ない出力波形を出力し、スイッチングスピードが低下することがないようにする改良に関する。
【０００２】
【従来の技術】
図５参照
図５はガリウム砒素等のＭＥＳＦＥＴ（metal semiconductor FET）を使用した差動対であり、差動増幅回路の基本部分を構成する回路である。図５において、１は差動対である。１１と１２とはエンハンスメント形ＭＥＳＦＥＴからなる第１と第２のＭＥＳＦＥＴであり、それぞれのソースは相互に短絡され、ゲートとソースとが短絡された第３のＭＥＳＦＥＴ（ディプレッション形ＭＥＳＦＥＴ）１３からなる電流制御手段１４を介し、電源のＶSSに接続されている。第３のＭＥＳＦＥＴ１３からなる電流制御手段１４は第１と第２のＭＥＳＦＥＴ１１と１２とに流れる電流の合計値を定電流化している。Ｒ1とＲ2とは、それぞれ第１のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１２のドレインとに接続される負荷抵抗であり、これらの負荷抵抗Ｒ1・Ｒ2の他端はショットキダイオード１５を介して電源の０Ｖに接続されている。
【０００３】
入力は第１のＭＥＳＦＥＴ１１のゲートと第２のＭＥＳＦＥＴ１２のゲートとにそれぞれ、入力端子Ｉ1と反転入力端子Ｉ2とから印加され、出力は第１のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１２のドレインとにそれぞれ接続された出力端子Ｏ1と反転出力端子Ｏ2とから取り出される。出力端子Ｏ1と反転出力端子Ｏ2とで差動対の相補出力端子８が構成されている。
【０００４】
図５の差動対１において、電圧利得を高めるには、差動対１の負荷抵抗Ｒ1とＲ2とを大きくするか、または、電流制御手段１４を構成する第３のＭＥＳＦＥＴ１３のゲート幅を大きくするかすればよい。しかし、差動対１の負荷抵抗Ｒ1とＲ2とを大きくするか、または、電流制御手段１４を構成する第３のＭＥＳＦＥＴ１３のゲート幅を大きくするかだけでは、差動対１の出力特性は図６に示すようになってしまう。
【０００５】
図６参照
図６において、実線は電圧利得が低いときの出力特性であり、破線は電圧利得が高いときの出力特性である。すなわち、電圧利得を高めると、差動対１の出力特性は円Ａの中に示すように、出力が飽和する近辺において折れ曲がった形となり、入力の増加に対して出力は一様に増加せず、出力波形に歪みが出現することゝなる。また、矢印Ｂをもって示すように、出力と反転出力とが非対称になり、不都合である。このような不具合を取り除くため、従来は図７に示すようにダイオードを追加していた。
【０００６】
図７参照
図７は図５の回路を改良した従来技術に係る差動対の回路図である。すなわち、２個のショットキダイオード５が相互に逆極性になるように並列に接続された（以下逆並列接続と云う。）出力制限手段４が、出力端子Ｏ1と反転出力端子Ｏ2との間に接続されている。出力制限手段４が接続されていると、ショットキダイオード５の順方向電圧により出力振幅が制限される。図６の一点鎖線は順方向電圧で出力が飽和した状態を示す（図６再参照）。このようにショットキダイオード５を接続することにより、歪みのない出力を高利得で得ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、この改良された従来技術に係る差動回路は、差動対をスイッチングさせた時スイッチングスピードが低下すると云う欠点がある。
【０００８】
本発明の目的は、この欠点を解消することにあり、歪みのない出力を高利得で得ることができ、しかも、スイッチングスピードが低下するようなことのない差動増幅回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的は、下記いずれの手段によっても達成される。
【００１０】
第１の手段は、２個のトランジスタ（１１、１２）を有し、このトランジスタ（１１、１２）のそれぞれのソースは相互に接続され、接続点が電流制御手段（１４）を介して電流を供給され、そのトランジスタ（１１、１２）のそれぞれのゲートに相補信号が入力され、このトランジスタ（１１、１２）のそれぞれのドレインより相補出力を出力する差動対（１）と、この差動対（１）の相補出力が入力され、その差動対（１）の相補出力のそれぞれを電流増幅する出力バッファ対（２）と、この出力バッファ対（２）の相補出力端子（３）を構成する出力端子（Ｏ1）と反転出力端子（Ｏ2）との相互間に接続され、その出力バッファ対（２）の相補出力振幅を制限する出力制限手段（４）とを有し、この出力制限手段（４）は、ゲートとソースとが短絡されたトランジスタ（６）とダイオード（５）との直列回路が逆並列接続されている差動増幅回路である。
【００１１】
ゲートとソースとが短絡されたＦＥＴ（６）とダイオード（５）との直列回路が逆並列接続されている出力制限手段（４）は、このＦＥＴ（６）のゲート幅やしきい値等を選択することにより、出力振幅の制限の程度を調節することができるので、段落００２７に述べるように、ダイオード（５）の順方向電圧であるΔＶより大きな値の出力振幅を得ることができるから、請求項１の発明に使用すると、予期以上の効果を与え、極めて好適である。また、所望により、ΔＶより小さな値をΔＶに加えることも可能であるから、請求項１の発明に特有の効果を得るに甚だ好適である。
【００１２】
第２の手段は、２個のトランジスタ（１１、１２）を有し、このトランジスタ（１１、１２）のそれぞれのソースは相互に接続され、接続点が電流制御手段（１４）を介して電流を供給され、そのトランジスタ（１１、１２）のそれぞれのゲートに相補信号が入力され、このトランジスタ（１１、１２）のそれぞれのドレインより相補出力を出力する差動対（１）と、この差動対（１）の相補出力が入力され、その差動対（１）の相補出力のそれぞれを電流増幅する出力バッファ対（２）と、この出力バッファ対（２）の相補出力端子（３）を構成する出力端子（Ｏ1）と反転出力端子（Ｏ2）との相互間に接続され、その出力バッファ対（２）の相補出力振幅を制限する出力制限手段（４）とを有し、この出力制限手段（４）は、抵抗（７）とダイオード（５）との直列回路が逆並列接続されている差動増幅回路である。
【００１３】
第２の手段は、第１の手段のＦＥＴ（６）を抵抗（７）に変更したものであるが、第１の手段と同様の効果がある。
【００１４】
【作用】
上記の改良された従来技術に係る差動増幅回路は、差動対１の相補出力端子８相互間に出力制限手段４が接続されている。差動対１は電圧増幅する能力は高いが、負荷を駆動する能力は低い。出力制限手段４は、相補出力電圧がショットキダイオード５の順方向電圧を超えると、内部抵抗が急激に低下する。このため、差動対１の電流駆動能力が不足していると、差動対１のスイッチングスピードを低下させることになる。これに反し、本発明に係る差動増幅回路は、差動対１の相補出力をソースフォロア回路等よりなる出力バッファ対２を介し電流増幅した後、この出力バッファ対２の相補出力端子３相互を出力制限手段４により接続することゝされているので、電流出力容量の大きい出力バッファ対２により出力制限手段４を駆動することゝなる。このため、出力制限手段４に瞬時に大電流を流すことができるので、スイッチング時のスイッチングスピードが低減することはない。また、出力制限手段４は信号振幅を抑制する機能を有しているので、差動対１において電圧増幅利得を増大させても、出力波形が歪むことも、出力が非対称になることもない。
【００１５】
【参考例・実施例】
以下、図面を参照して、２の参考例と２の実施例とを説明する。
【００１６】
第１参考例
図１参照
図１は本願発明の第１参考例に係る差動増幅回路の要部を示す図である。図１において、１は差動対であり、エンハンスメント型ＭＥＳＦＥＴからなる第１のＭＥＳＦＥＴ１１のソースと第２のＭＥＳＦＥＴ１２のソースとが相互に接続されてＳＣＦＬ（source coupled FET logic）回路を構成している。１４は電流制限手段であり、デプレッション型ＭＥＳＦＥＴからなる第３のＭＥＳＦＥＴ１３のゲートとソースとが短絡されて構成されている。そして、第１のＭＥＳＦＥＴ１１と第２のＭＥＳＦＥＴ１２とを流れる電流の合計値が定電流にされている。すなわち、第１のＭＥＳＦＥＴ１１と第２のＭＥＳＦＥＴ１２との共通接続点であるソースに第３のＭＥＳＦＥＴ１３のドレインが接続され、第３のＭＥＳＦＥＴ１３のソースは第３のＭＥＳＦＥＴ１３のゲートと電源のＶSSとに接続されている。Ｒ1とＲ2とは、それぞれ、第１のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１２のドレインとに接続される負荷抵抗であり、これらの負荷抵抗Ｒ1とＲ2の他端はショットキダイオード１５を介して電源の０Ｖに接続されている。
【００１７】
入力は、差動対１をなす第１のＭＥＳＦＥＴ１１のゲートと第２のＭＥＳＦＥＴ１２のゲートとにそれぞれ接続された入力端子Ｉ1と反転入力端子Ｉ2とから印加される。差動対１の相補出力は、第１のＭＥＳＦＥＴ１１のドレインと第２のＭＥＳＦＥＴ１２のドレインとの間に出力される。
【００１８】
２はエンハンスメント形ＭＥＳＦＥＴからなる第４のＭＥＳＦＥＴ１６と第５のＭＥＳＦＥＴ１７とからなり、差動対１の相補出力を入力されて電流増幅する出力バッファ対であり、第４のＭＥＳＦＥＴ１６と第５のＭＥＳＦＥＴ１７とはそれぞれソースフォロアとして機能している。第４のＭＥＳＦＥＴ１６と第５のＭＥＳＦＥＴ１７とのそれぞれのドレインは、電源の０Ｖに接続されている。そして、第４のＭＥＳＦＥＴ１６のソースは２個のショッキダイオード１５と、ゲートとソースとが短絡されたディプレッション形ＭＥＳＦＥＴからなる第６のＭＥＳＦＥＴ１８との直列回路を介し、第５のＭＥＳＦＥＴ１７のソースは２個のショットキダイオード１５と、ゲートとソースとが短絡されたディプレッション形ＭＥＳＦＥＴからなる第７のＭＥＳＦＥＴ１９との直列回路を介し、それぞれ、電源ＶSSに接続されている。
【００１９】
出力バッファ対２の相補出力は、第６のＭＥＳＦＥＴ１８のドレインと第７のＭＥＳＦＥＴ１９のドレインとにそれぞれ接続された出力端子Ｏ1と反転出力端子Ｏ2とから取り出される。そして、出力端子Ｏ1と反転出力端子Ｏ2とをもって、出力バッファ対２の相補出力端子３が構成されている。４は出力バッファ対２の相補出力の振幅を制限する出力制限手段であり、出力端子Ｏ1と反転出力端子Ｏ2との間に接続される。そして、制限される出力振幅は出力制限手段４を構成する素子の特性で決定される。
【００２０】
図１において、出力制限手段４はショットキダイオード５の逆並列回路とされている。この場合、出力振幅はショットキダイオード５の順方向電圧であるΔＶ（約０．６Ｖ）に制限されるので、相補出力振幅はΔＶによって制限される。
【００２１】
このように、出力制限手段４は、出力バッファ対２の相補出力端子３相互間に接続されており、出力バッファ対２の電流駆動能力は高いから、差動増幅回路をスイッチングした時、出力制限手段４にも瞬時に十分な電流が流れ、スイッチングスピードが低下することはない。
【００２２】
なお、本参考例ではＭＥＳＦＥＴを使用して説明したが、ＭＥＳＦＥＴに限ることなくＭＯＳＦＥＴ等通常のＦＥＴにおいても同様の効果を発揮することは云うまでもない。このことは以下の参考例、実施例においても同様である。
【００２３】
第２参考例
図２参照
図２は本発明の第２参考例に係る差動増幅回路の回路図である。第２参考例は、第１参考例に比し、出力制限手段４が複数個のダイオード５を直列接続した組を逆並列接続したものである。
【００２４】
ショットキダイオード５を複数個直列接続することにより、相補出力振幅はｎ×ΔＶとすることができ（但し、ｎは直列接続した個数）、出力振幅を直列接続した個数分大きくすることができる。
【００２５】
第１実施例
図３参照
図３は本発明の第１実施例に係る差動増幅回路の回路図である。第１実施例は、第１参考例に比し、出力制限手段４がゲートとソースとが短絡されたＦＥＴ６とダイオード５との直列回路が逆並列接続されている出力制限手段４が利用されていることが異なる。
【００２６】
制限される相補出力振幅は、第２参考例のように離散した値ではなく、ＦＥＴ６のパラメータ（ゲート幅、しきい値等）を変えることにより、ΔＶより大きな値とすることができる。
【００２７】
第２実施例
図４参照
図４は本発明の第２実施例に係る差動増幅回路の回路図である。第２実施例は、第１実施例が、ゲートとソースとが短絡されたＦＥＴ６とダイオード５との直列回路が逆並列接続されている出力制限手段４を使用しているに反し、抵抗７とダイオード５との直列回路が逆並列接続されている出力制限手段４を使用している点が異なる。
【００２８】
制限される相補出力振幅は、ショットキダイオード５の順方向電圧と抵抗７の電圧降下との和になるので、抵抗７の値を変えることにより、ΔＶより大きな値とすることができる。
【００２９】
【発明の効果】
以上説明したとおり、本発明に係る差動増幅回路においては、差動対の相補出力を出力バッファ対により電流増幅した後の相補出力端子を構成する出力端子と反転出力端子との間に出力制限手段を配設することゝされており、しかも、その出力制限手段は、ゲートとソースとが短絡されたトランジスタとダイオードとの直列回路が逆並列接続されているか、または、抵抗とダイオードとの直列回路が逆並列接続されているので、出力バッファ対の電流出力制限手段の効果により、スイッチングスピードが低下することなく、電圧増幅利得が大きく、しかも、出力の歪が小さくなるという効果に加えて、出力電圧の微細調節が容易・正確にできることになり、本願発明の対象である差動増幅回路に対する効果が大きい。
【図面の簡単な説明】
【図１】第１参考例に係る差動増幅回路の回路図である。
【図２】第２参考例に係る差動増幅回路の回路図である。
【図３】本発明の第１実施例に係る差動増幅回路の回路図である。
【図４】本発明の第２実施例に係る差動増幅回路の回路図である。
【図５】従来技術に係る差動増幅回路の回路図である。
【図６】従来技術に係る差動増幅回路の出力特性図である。
【図７】従来技術に係る差動増幅回路の他の回路図である。
【符号の説明】
１    差動対
２    出力バッファ対
３    出力バッファ対の相補出力端子
４    出力制限手段
５    ショットキダイオード
６    ＦＥＴ
７    抵抗
８    差動対の相補出力端子
１１    第１のＭＥＳＦＥＴ
１２    第２のＭＥＳＦＥＴ
１３    第３のＭＥＳＦＥＴ
１４    電流制御手段
１５    ショットキダイオード
１６    第４のＭＥＳＦＥＴ
１７    第５のＭＥＳＦＥＴ
１８    第６のＭＥＳＦＥＴ
１９    第７のＭＥＳＦＥＴ
Ｒ1・Ｒ2    負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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