(57)【特許請求の範囲】
【請求項１】
複数桁からなるデータを記憶する第１の記憶領域と、
前記データに対応するパリティ・データを記憶する第２の記憶領域と、
前記第１の記憶領域から出力されるデータのうち、所定桁の値に真偽の疑いのあるもののアドレスを冗長アドレスとして記憶すると共に、前記所定桁を桁アドレスとして記憶する冗長アドレス記憶回路と、
前記第１の記憶領域から出力されるデータ及び前記第２の記憶領域から出力されるパリティ・データを入力し、外部から供給されるアドレス信号の所定部分が指定するアドレスが前記冗長アドレスと一致したときは、前記第１の記憶領域から出力されるデータの前記所定桁の値を前記パリティ・データの値と入れ換えた上で所定の処理を行って前記第１の記憶領域から出力されるデータの前記所定桁の正しい値を生成し、前記第１の記憶領域から出力されるデータの前記所定桁の値を前記生成した正しい値で入れ換えたデータを出力する出力訂正回路を有することを特徴とする半導体記憶装置。
【請求項２】
試験用冗長アドレス及び前記第１の記憶領域から出力されるデータの所定桁を桁アドレスとして記憶する試験用冗長アドレス記憶回路と、
前記冗長アドレス記憶回路及び前記試験用冗長アドレス記憶回路を選択的に使用するための制御回路を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、データの記録をチップ製造工程で用いるマスクによってプログラムするマスクＲＯＭ（Ｍａｓｋ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：ＭＲＯＭ）など、半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、マスクＲＯＭとして、図９にその要部を示すようなものが知られている。図中、１１０はチップ本体、１１１０〜１１１１５は正規のデータを記憶するメイン・セルアレイ、１１２はパリティ・データを記憶するパリティ・セルアレイ、１１３は外部から供給されるアドレス信号が入力されるアドレスバッファである。
【０００３】
また、１１４はアドレスバッファ１１３から出力されるロウアドレス信号をデコードしてメイン・セルアレイ１１１０〜１１１１５及びパリティ・セルアレイ１１２のワード線の選択を行うロウデコーダである。
【０００４】
また、１１５はアドレスバッファ１１３から出力されるコラムアドレス信号をデコードしてメイン・セルアレイ１１１０〜１１１１５及びパリティ・セルアレイ１１２のコラムの選択に必要なコラム選択信号を出力するコラムデコーダ、１１６はメイン・セルアレイ１１１０〜１１１１５及びパリティ・セルアレイ１１２から読み出されたデータを増幅するセンスアンプである。
【０００５】
なお、コラムデコーダ１１５から出力されるコラム選択信号に基づいてメイン・セルアレイ１１１０〜１１１１５及びパリティ・セルアレイ１１２のコラムを選択するコラムゲートは、その図示を省略している。
【０００６】
また、Ｄ０、Ｄ１・・・Ｄ１５はメイン・セルアレイ１１１０、１１１１・・・１１１１５から読み出されたデータ、ＰＤはパリティ・セルアレイ１１２から読み出されたパリティ・データ、１１７はメイン・セルアレイ１１１０、１１１１・・・１１１１５から読み出されたデータＤ０、Ｄ１・・・Ｄ１５の訂正を行う出力訂正回路である。
【０００７】
また、１１８は冗長アドレス及びデータ値に疑義のある出力データの桁アドレス（Ｄ０か、Ｄ１か、・・・Ｄ１５かを示すアドレス）を記憶する冗長アドレス記憶回路、１１９は出力バッファである。
【０００８】
出力訂正回路１１７は、例えば、図１０に示すように構成される。図中、１２８はメイン・セルアレイ１１１０〜１１１１５から読み出された出力データＤ０〜Ｄ１５のうち、訂正の対象とされた、いずれか１ビットの出力データを反転し、その他のビットについては、そのまま出力する（例えば、出力データＤ１が訂正の対象とされた場合には、出力データとして、Ｄ０、／Ｄ１、Ｄ２・・・Ｄ１５を出力する）不良出力反転回路である。
【０００９】
また、１２９は冗長アドレス記憶回路１１８から供給されるデータ値に疑義のある出力データの桁アドレス信号をデコードするデータ値疑義出力データ・桁アドレス信号・デコーダである。
【００１０】
また、１３０はメイン・セルアレイ１１１０〜１１１１５から読み出された出力データＤ０〜Ｄ１５から１ビットのパリティを求めるパリティ演算回路、１３１はパリティ演算回路１３０により演算されたパリティと、パリティ・セルアレイ１１２から読み出されたパリティ・データとを比較して、その結果を不良出力反転回路１２８に供給し、データ値疑義出力データ・桁アドレス信号・デコーダ１２９により指示された出力データを訂正する必要があるか否かを指示する比較回路である。
【００１１】
ここに、外部から供給されるアドレス信号が示すアドレスが冗長アドレス記憶回路１１８に記憶されている冗長アドレスと一致した場合に、例えば、データ値疑義出力データ・桁アドレス信号・デコーダ１２９によりデータ値疑義出力データとして出力データＤ１が指示された場合において、比較回路１３１でパリティ演算回路１３０から出力されるパリティとパリティ・セルアレイ１１２から読み出されたパリティ・データとが一致した場合には、不良出力反転回路１２８においては、出力データＤ１の訂正は行われず、出力データとして、Ｄ０、Ｄ１、Ｄ２・・・Ｄ１５が外部に出力され、パリティ演算回路１３０から出力されるパリティとパリティ・セルアレイ１１２から読み出されたパリティ・データとが一致しない場合には、出力データＤ１が反転され、出力データとして、Ｄ０、／Ｄ１、Ｄ２・・・Ｄ１５が外部に出力される。
【００１２】
【発明が解決しようとする課題】
図９に示す従来のマスクＲＯＭが備える出力訂正回路１１７においては、外部から供給されるアドレス信号が示すアドレスが冗長アドレス記憶回路１１８に記憶されている冗長アドレスと一致した場合、パリティ演算回路１３０から出力されるパリティとパリティ・セルアレイ１１２から読み出されたパリティ・データとが一致しない場合には、冗長アドレス記憶回路１１８から出力されるデータ値疑義出力データ・桁アドレス信号で指定されたデータ値疑義出力データを反転させるようにしている。このため、データ値疑義出力データが、例えば、「Ｈ」又は「Ｌ」に固定されない不良データの場合には、正常な出力データを得ることができないという問題点があった。
【００１３】
本発明は、かかる点に鑑み、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータ値疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力することができるようにした半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数桁からなるデータを記憶する第１の記憶領域と、前記データに対応するパリティ・データを記憶する第２の記憶領域と、第１の記憶領域から出力されるデータのうち、所定桁の値に真偽の疑いのあるもののアドレスを冗長アドレスとして記憶すると共に、前記所定桁を桁アドレスとして記憶する冗長アドレス記憶回路と、第１の記憶領域から出力されるデータ及び第２の記憶領域から出力されるパリティ・データを入力し、外部から供給されるアドレス信号の所定部分が指定するアドレスが冗長アドレスと一致したときは、第１の記憶領域から出力されるデータの前記所定桁の値をパリティ・データの値と入れ換えた上で所定の処理を行って第１の記憶領域から出力されるデータの前記所定桁の正しい値を生成し、第１の記憶領域から出力されるデータの前記所定桁の値を前記生成した正しい値で入れ換えたデータを出力する出力訂正回路を有するというものである。
【００１５】
【作用】
本発明においては、出力訂正回路は、第１の記憶領域から出力されるデータ及び第２の記憶領域から出力されるパリティ・データを入力し、外部から供給されるアドレス信号の所定部分が指定するアドレスが冗長アドレスと一致したときは、第１の記憶領域から出力されるデータの真偽の疑いのある所定桁の値をパリティ・データの値と入れ換えた上で所定の処理を行って第１の記憶領域から出力されるデータの前記所定桁の正しい値を生成し、第１の記憶領域から出力されるデータの前記所定桁の値を前記生成した正しい値で入れ換えたデータを出力するので、データ値に疑義のある出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力することができる。
【００１６】
【実施例】
以下、図１〜図８を参照して、本発明の一実施例について、本発明をマスクＲＯＭに適用した場合を例にして説明する。
【００１７】
図１は本発明の一実施例の要部を示すブロック図である。図中、３０９はチップ本体、３１００〜３１０１５は正規のデータを記憶するメイン・セルアレイ、３１１はパリティ・データを記憶するパリティ・セルアレイである。
【００１８】
また、３１２はアドレス信号が入力されるアドレスバッファ、３１３はアドレス信号のうち、ロウアドレス信号をデコードして、ワード線の選択を行うロウデコーダである。
【００１９】
また、３１４はアドレス信号のうち、コラムアドレス信号をデコードして、コラムの選択を行うコラム選択信号を出力するコラムデコーダ、３１５はメモリセルアレイ３１００〜３１０１５から読み出されたデータを増幅するセンスアンプである。
【００２０】
なお、コラムデコーダ３１４から出力されるコラム選択信号に基づいてメイン・セルアレイ３１００〜３１０１５及びパリティ・セレアレイ３１１のコラムの選択を行うコラムゲートは、その図示を省略している。
【００２１】
また、Ｄ０、Ｄ１・・・Ｄ１５はそれぞれメイン・セルアレイ３１００、３１０１・・・３１０１５から出力されたデータ、ＰＤはパリティ・セルアレイ３１１から出力されたパリティ・データである。
【００２２】
また、３１６は冗長アドレス及び外部から供給されたアドレスが冗長アドレスと一致した場合に出力データＤ０〜Ｄ１５のうち、データ値に真偽の疑いのあるデータ値疑義出力データの桁アドレス、即ち、データ値疑義出力データがＤ０〜Ｄ１５のうち、何ビット目の出力データであるかを示すデータ値疑義出力データ・桁アドレスを記憶する冗長アドレス記憶回路であり、記憶素子を不揮発性のメモリセルで構成されるものである。
【００２３】
また、３１７は冗長アドレス記憶回路３１６から出力されるデータ値疑義出力データ・桁アドレス信号の通過を制御するスイッチ回路である。
【００２４】
また、３１８は試験時に使用される試験用の冗長アドレス記憶回路であり、記憶素子がＳＲＡＭセルで構成される点を除き、冗長アドレス記憶回路３１６と同様に構成されるものである。
【００２５】
また、３１９は試験用の冗長アドレス記憶回路３１８から出力されるデータ値疑義出力データ・桁アドレス信号の通過を制御するスイッチ回路である。
【００２６】
試験時は、スイッチ回路３１７＝ＯＦＦ、スイッチ回路３１９＝ＯＮとして、試験用の冗長アドレス記憶回路３１８が使用され、通常使用時は、スイッチ回路３１７＝ＯＮ、スイッチ回路３１９＝ＯＦＦとして冗長アドレス記憶回路３１６が使用される。
【００２７】
また、３２０は冗長アドレス記憶回路３１６又は試験用の冗長アドレス記憶回路３１８からデータ値疑義出力データ・桁アドレス信号が供給されない場合には、メモリセルアレイ３１００〜３１０１５から出力される出力データＤ０〜Ｄ１５を選択して出力し、冗長アドレス記憶回路３１６又は試験用の冗長アドレス記憶回路３１８からデータ値疑義出力データ・桁アドレス信号が供給された場合には、メモリセルアレイ３１００〜３１０１５から出力される出力データＤ０〜Ｄ１５のうち、データ値疑義出力データ・桁アドレス信号により指定された出力データについては、それに代わって、パリティ・セルアレイ３１１から出力されたパリティ・データを考慮して後述のように演算して得た正常なデータを出力する出力訂正回路である。
【００２８】
冗長アドレス記憶回路３１６は、例えば、図２に示すように構成される。図中、３２２〜３２５は、それぞれ、１個の冗長アドレスと、この１個の冗長アドレスに対応するデータ値疑義出力データ・桁アドレスを記憶するブロックである。
【００２９】
また、Ａ１７〜Ａ２０は外部から供給されるアドレス信号のうち、上位４ビットのアドレス信号、ＨＩＴ０〜ＨＩＴ３はそれぞれブロック３２２〜３２５においてアドレス信号Ａ１７〜Ａ２０が冗長アドレスと一致した場合（ヒットした場合）に出力される一致検出信号である。
【００３０】
また、３２６はブロック３２２〜３２５のいずれかから一致検出信号が出力された場合に、一致検出信号ＨＩＴを所定の内部回路に対して出力するＡＮＤ回路、ＳＤＢ０〜ＳＤＢ３はデータ値疑義出力データ・桁アドレス信号である。
【００３１】
ブロック３２２〜３２５は同一の回路構成とされ、ブロック３２２を代表して示すと、例えば、図３に示すように構成される。図中、３２７はブロック３２２を使用状態にするか、不使用状態にするかを設定するブロック使用／不使用状態設定回路であり、３２８は１ビット記憶回路、３２９はインバータである。
【００３２】
ここに、１ビット記憶回路３２８が「Ｌ」を記憶し、インバータ３２９の出力＝「Ｈ」とされる場合には、ブロック３２２は不使用状態とされ、１ビット記憶回路３２８が「Ｈ」を記憶し、インバータ３２９の出力＝「Ｌ」とされる場合には、ブロック３２２は使用状態とされる。
【００３３】
また、３３０は冗長アドレスの上位４ビット部分ＲＡ１７〜ＲＡ２０を記憶し、この記憶した冗長アドレスＲＡ１７〜ＲＡ２０と、外部から供給されるアドレスのうち、上位４ビットのアドレスＡ１７〜Ａ２０とを比較して、その一致を検出する一致検出回路である。
【００３４】
ここに、３３１〜３３４は冗長アドレスＲＡ１７〜ＲＡ２０を１ビットずつ記憶する１ビット記憶回路、３３５〜３３８は比較回路をなすＥＯＲ回路（排他的論理和回路）、３３９は冗長アドレスＲＡ１７〜ＲＡ２０と外部から供給されたアドレスＡ１７〜Ａ２０の一致を検出するＮＯＲ回路である。
【００３５】
また、３４０はＮＯＲ回路３３９の出力に基づいて一致検出信号ＨＩＴ０を出力するＮＡＮＤ回路、３４１はＮＡＮＤ回路３４０の活性化、非活性化を制御するインバータである。
【００３６】
例えば、１ビット記憶回路３２８の記憶データ＝「Ｌ」、インバータ３２９の出力＝「Ｈ」の場合、即ち、ブロック３２２が不使用状態とされる場合には、インバータ３４１の出力＝「Ｌ」となり、ＮＡＮＤ回路３４０は非活性化され、その出力は「Ｈ」に固定される。
【００３７】
これに対して、１ビット記憶回路３２８の記憶データ＝「Ｈ」、インバータ３２９の出力＝「Ｌ」の場合、即ち、ブロック３２２が使用状態とされる場合には、インバータ３４１の出力＝「Ｈ」となり、ＮＡＮＤ回路３４０は活性化され、その出力は、ＮＯＲ回路３３９の出力を反転した値となる。
【００３８】
ここに、例えば、ＥＯＲ回路３３５は、１ビット記憶回路３３１が記憶するアドレスＲＡ１７と、外部から供給されるアドレスＡ１７とが一致すると、「Ｌ」を出力する。他のＥＯＲ回路３３６〜３３８も同様な動作を行う。
【００３９】
この結果、ＮＯＲ回路３３９は、１ビット記憶回路３３５〜３３８に記憶されているアドレスＲＡ１７〜ＲＡ２０と、外部から供給されるアドレスＡ１７〜Ａ２０とが一致した場合にのみ、その出力として、「Ｈ」を出力し、それ以外の場合は、「Ｌ」を出力する。
【００４０】
ここに、ＮＯＲ回路３３９の出力＝「Ｈ」の場合、ＮＡＮＤ回路３４０の出力、即ち、一致検出信号ＨＩＴ＝「Ｌ」となり、一致検出が表示され、ＮＯＲ回路３３９の出力＝「Ｌ」の場合には、ＮＡＮＤ回路３４０の出力、即ち、一致検出信号ＨＩＴ＝「Ｈ」となり、不一致が表示される。
【００４１】
また、３４２はデータ値疑義出力データ・桁アドレスを記憶するデータ値疑義出力データ・桁アドレス記憶回路であり、３４３〜３４６はデータ値疑義出力データ・桁アドレスを１ビットずつ記憶する１ビット記憶回路、３４７〜３５０はスリー・ステート・バッファである。
【００４２】
スリー・ステート・バッファ３４７〜３５０は、一致検出信号ＨＩＴ０＝「Ｌ」の場合（一致を検出した場合）、オンとされ、データ値疑義出力データ・桁アドレス信号ＳＤＢ０〜ＳＤＢ３を出力し、一致検出信号ＨＩＴ０＝「Ｈ」の場合（一致を検出しない場合）、オフとされ、データ値疑義出力データ・桁アドレス信号ＳＤＢ０〜ＳＤＢ３を出力せず、その出力は、ハイ・インピーダンス状態とされる。
【００４３】
また、出力訂正回路３２０は、例えば、図４に示すように構成される。図中、４３９は冗長アドレス記憶回路３１６から出力されるデータ値疑義出力データ・桁アドレス信号ＳＤＢ０〜ＳＤＢ３をデコードするデータ値疑義出力データ・桁アドレス信号・デコーダである。
【００４４】
また、４４０はデータ値疑義出力データ・桁アドレス信号・デコーダ４３９からデータ値疑義出力データ・桁アドレス・デコード信号が供給された場合、メイン・セルアレイ３１００〜３１０１５から出力されたデータＤ０〜Ｄ１５のうち、データ値疑義出力データ・桁アドレス・デコード信号により指定されたデータ値疑義出力データについては、パリティ・セルアレイ３１１から出力されたパリティ・データＰＤと入れ換えるデータ値疑義出力データ／パリティ・データ入換え回路である。
【００４５】
また、４４１はデータ値疑義出力データ／パリティ・データ入換え回路４４０から出力される、データ値疑義出力データをパリティ・データと入れ換えたデータから正しいデータを生成するＥＯＲ回路群である。なお、データ値疑義出力データ／パリティ・データ入換え回路４４０とＥＯＲ回路群４４１とで出力データ生成回路を構成している。
【００４６】
また、４４２はデータ値疑義出力データ・桁アドレス信号・デコーダ４３９からデータ疑義出力データ・桁アドレス・デコード信号が供給された場合、メイン・セルアレイ３１００〜３１０１５から出力されたデータＤ０〜Ｄ１５のうち、データ値疑義出力データ・桁アドレス・デコード信号により指定されたデータ値疑義出力データについては、ＥＯＲ回路群４４１出力されるデータを選択して出力し、その他については、メイン・セルアレイ３１００〜３１０１５の出力を選択して出力する出力切換え回路である。
【００４７】
データ値疑義出力データ・桁アドレス信号・デコーダ４３９は、例えば、図５に示すように構成される。図中、４４３０〜４４６０、４４３１〜４４６１はＮＯＲ回路、４４７０、４４７３、４４７１５はＮＡＮＤ回路、４４８０、４４８３、４４８１５はインバータ、ＳＤＤ０〜ＳＤＤ１５はデータ値疑義出力データ・桁アドレス・デコード信号である。
【００４８】
例えば、外部から供給されるアドレスＡ１７〜Ａ２０が冗長アドレスと一致した場合において、データ値疑義出力データがＤ３とされているる場合には、冗長アドレス記憶回路３１６からデータ値疑義出力データ・桁アドレス信号として、ＳＤＢ０＝「Ｈ」、ＳＤＢ１＝「Ｈ」、ＳＤＢ２＝「Ｌ」、ＳＤＢ３＝「Ｌ」が供給される。また、このとき、ＨＩＴ＝「Ｌ」である。
【００４９】
この結果、データ値疑義出力データ・桁アドレス・デコード信号ＳＤＤ３＝「Ｈ」、データ値疑義出力データ・桁アドレス・デコード信号ＳＤＤ０〜ＳＤＤ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされる。
【００５０】
また、データ値疑義出力データ／パリティ・データ入換え回路４４０は、例えば、図６に示すように構成される。図中、４４９０、４４９３、４４９１５はそれぞれデータ値疑義出力データ・桁アドレス信号・デコーダ４３９から出力されるデータ値疑義出力データ・桁アドレス・デコード信号ＳＤＤ０、ＳＤＤ３、ＳＤＤ１５により切換え動作が制御される切換え回路であり、４５００、４５０３、４５０１５はインバータ、４５１０、４５１３、４５１１５、４５２０、４５２３、４５２１５、４５３０、４５３３、４５３１５はＮＯＲ回路である。
【００５１】
前述のように、データ値疑義出力データがＤ３とされている場合には、ＳＤＤ３＝「Ｈ」、ＳＤＤ０〜ＳＤＤ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされるので、データ値疑義出力データ／パリティ・データ入換え回路４４０においては、切換え回路４４９３のみがパリティ・データＰＤを選択して通過させ、切換え回路４４９０、４４９１５等、他の切換え回路は、出力データＤ０〜Ｄ２、Ｄ４〜Ｄ１５を選択して、これを通過させる。
【００５２】
したがって、この場合には、出力データＤ３については、パリティ・データＰＤと入れ換えた、データＤ０〜Ｄ２、ＰＤ、Ｄ４〜Ｄ１５がＥＯＲ回路群４４１に転送される。
【００５３】
ＥＯＲ回路群４４１は、例えば、図７に示すように構成される。図中、４５４〜４６８はＥＯＲ回路、ＣＤはＥＯＲ回路４６８の出力、即ち、このＥＯＲ回路群４４１の出力である。
【００５４】
また、出力切換え回路４４２は、例えば、図８に示すように構成される。図中、４６９０、４６９３、４６９１５はそれぞれデータ値疑義出力データ・桁アドレス信号・デコーダ４３９から出力されるデータ値疑義出力データ・桁アドレス・デコード信号ＳＤＤ０、ＳＤＤ３、ＳＤＤ１５により切換え動作が制御される切換え回路であり、４７００、４７０３、４７０１５はインバータ、４７１０、４７１３、４７１１５、４７２０、４７２３、４７２１５、４７３０、４７３３、４７３１５はＮＯＲ回路である。
【００５５】
前述のように、データ値疑義出力データがＤ３とされている場合には、ＳＤＤ３＝「Ｈ」、ＳＤＤ０〜ＳＤＤ２、ＳＤＤ４〜ＳＤＤ１５＝「Ｌ」とされるので、この出力切換え回路４４２においては、切換え回路４６９３のみＥＯＲ回路群４４１から出力される正しいデータＣＤを選択して通過させ、切換え回路４６９０、４６９１５等、他の切換え回路は、出力データＤ０〜Ｄ２、Ｄ４〜Ｄ１５を選択して、これを通過させる。
【００５６】
したがって、この場合には、出力データＤ３については、訂正データＣＤと入れ換えた、出力データＤ０〜Ｄ２、ＣＤ、Ｄ４〜Ｄ１５が出力バッファ３２１に転送される。
【００５７】
以上のように、本発明の一実施例においては、冗長アドレス記憶回路３１６を構成するブロック３２２のデータ値疑義出力データ・桁アドレス記憶回路３４２は、外部から供給されるアドレス信号Ａ１７〜Ａ２０が冗長アドレスと一致しない場合には、その出力（スリー・ステート・バッファ３４７〜３５０の出力）をハイ・インピーダンス状態とするようにしている。他のブロック３２３〜３２５も同様である。
【００５８】
したがって、冗長アドレス記憶回路３１６に同一構成の４個のブロック３２２〜３２５を設けるようにしても、データ値疑義出力データ・桁アドレス信号ＳＤＢ０〜ＳＤＢ３を出力訂正回路３２０のデータ値疑義出力データ・桁アドレス信号・デコーダ４３９に供給する信号線を共通化することができるので、チップ面積を縮小化することができる。
【００５９】
また、本発明の一実施例においては、出力訂正回路３２０は、外部から供給されるアドレス信号Ａ１７〜Ａ２０が示すアドレスが冗長アドレスと一致した場合、メイン・セルアレイ３１００〜３１０１５から出力されたデータＤ０〜Ｄ１５のうち、データ値疑義出力データを除く出力データと、ＥＯＲ回路群４４１から出力されるデータとを外部に出力するようにしている。したがって、データ値疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データの場合であっても、正常なデータを外部に出力することができる。
【００６０】
【発明の効果】
以上のように、本発明によれば、出力訂正回路は、第１の記憶領域から出力されるデータ及び第２の記憶領域から出力されるパリティ・データを入力し、外部から供給されるアドレス信号の所定部分が指定するアドレスが冗長アドレスと一致したときは、第１の記憶領域から出力されるデータの真偽の疑いのある所定桁の値をパリティ・データの値と入れ換えた上で所定の処理を行って第１の記憶領域から出力されるデータの前記所定桁の正しい値を生成し、第１の記憶領域から出力されるデータの前記所定桁の値を前記生成した正しい値で入れ換えたデータを出力するので、データ値疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示すブロック図である。
【図２】本発明の一実施例が備える冗長アドレス記憶回路の構成を示すブロック図である。
【図３】図２に示すブロックの構成を示す回路図である。
【図４】本発明の一実施例が備える出力訂正回路の構成を示す回路図である。
【図５】図４に示すデータ値疑義出力データ・桁アドレス信号・デコーダの構成を示す回路図である。
【図６】図４に示すデータ値疑義出力データ／パリティ・データ入換え回路の構成を示す回路図である。
【図７】図４に示すＥＯＲ回路群の構成を示す回路図である。
【図８】図４に示す出力切換え回路の構成を示す回路図である。
【図９】従来のマスクＲＯＭの一例の要部を示すブロック図である。
【図１０】図９に示す従来のマスクＲＯＭが備える出力訂正回路の構成を示す回路図である。
【符号の説明】
ＰＤ  パリティ・データ
【図１】
0003580267.tif 000002
【図２】
0003580267.tif 000003
【図３】
0003580267.tif 000004
【図４】
0003580267.tif 000005
【図５】
0003580267.tif 000006
【図６】
0003580267.tif 000007
【図７】
0003580267.tif 000008
【図８】
0003580267.tif 000009
【図９】
0003580267.tif 000010
【図１０】
0003580267.tif 000011