(57)【特許請求の範囲】
【請求項１】
表示体表示の階調データに基づいて液晶に電圧を印加し所定の駆動をする表示体駆動装置において、
極性信号に基づいて極性制御信号を生成する極性制御回路と、
階調データたる入力信号と前記極性制御信号とに基づいて、入力電圧発生回路から供給された複数の基準電圧又は入力選択回路内で作成された複数の基準電圧、の中から液晶駆動のための所定の基準電圧を選択する前記入力選択回路と、
前記入力信号と前記極性制御信号とに基づいて、演算増幅器の出力電位が入力電位に追従しなくなる非線型動作領域を識別し、非線型領域の入力電位を前記演算増幅するときには前記演算増幅器の出力信号の電流を補うためのオフセット電流発生制御信号を出力する非線型領域識別回路と、
前記入力選択回路が選択した前記基準電圧を入力し、これに応じて演算増幅した出力信号を出力端子に出力する前記演算増幅器と、
前記非線型領域識別回路が出力したオフセット電流発生制御信号に基づいて、前記演算増幅器の出力端子における電流を補うオフセット電流発生回路と、
を有し、
前記非線型領域識別回路は、
前記演算増幅器の入出力特性の線型性が外れる度合いに応じて前記オフセット電流の量が変化するようオフセット電流発生制御信号を出力し、前記階調データたる入力信号の値に応じて前記オフセット電流発生制御信号を決定することを特徴とする表示体駆動装置。
【請求項２】
請求項１に記載の表示体駆動装置において、
前記非線型領域識別回路は、前記階調データたる入力信号の所定の上位ビットに基づき前記オフセット電流発生制御信号を決定することを特徴とする表示体駆動装置。
【請求項３】
請求項１に記載の表示体駆動装置において、
前記非線型領域識別回路は、オフセット電圧発生回路から供給するオフセット電圧を更に入力とすることを特徴とする表示体駆動装置。
【請求項４】
請求項１に記載の表示体駆動装置において、
前記非線型領域識別回路は、前記極性制御信号が所定の値であるとき、前記オフセット電圧側を選択するようにトランジスタ（４２３、４３３）を導通制御し、前記極性制御信号が前記所定の値とは逆極性を示す値であるとき、前記オフセット電流発生回路が電流を流さない極性の電源電圧を選択するようトランジスタ（４２６、４３６）を導通制御するよう構成されたこと特徴とする表示体駆動装置。
【請求項５】
請求項１に記載の表示体駆動装置において、
前記極性制御回路は、偶数列用の極性制御信号と奇数列用の極性制御信号と含む極性制御信号を生成することを特徴とする表示体駆動装置。
【請求項６】
請求項１に記載の表示体駆動装置において、
前記極性制御回路は、極性信号の論理レベルに応じて論理的に反転関係にある表示体の偶数列用の極性制御信号と奇数列用の極性制御信号とを作成し、更に、電圧変換回路を有することを特徴とする表示体駆動装置。
【請求項７】
請求項１に記載の表示体駆動装置において、
前記極性制御回路は、タイミング信号（１０１）をも入力とし、該タイミング信号との関連の下で極性制御信号が出力されることを特徴とする表示体駆動装置。
【請求項８】
請求項１に記載の表示体駆動装置において、
前記演算増幅器は互いに極性の異なるトランジスタを有する第１の差動部と第２の差動部を有し、
前記演算増幅器への入力信号が前記第１の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第２の差動部とが増幅動作し、
前記演算増幅器への入力信号が前記第２の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第１の差動部とが増幅動作し、
前記演算増幅器への入力信号が前記第１の差動部および前記第２の差動部の出力特性のいずれもが線型となる範囲内にある場合には、前記第１の差動部と前記第２の差動部とが増幅動作しつつ、前記第１の差動部と前記第２の差動部により出力を引き合う増幅動作をすることを特徴とする表示体駆動装置。
【請求項９】
請求項８に記載の表示体駆動装置において、
前記オフセット電流発生回路は前記演算増幅器の内部に設けられたことを特徴とする表示体駆動装置。
【請求項１０】
請求項１に記載の表示体駆動装置において、
前記演算増幅器はＰチャネルトランジスタの差動部及びＮチャネルトランジスタの差動部を有し、
前記非線型領域識別回路及びオフセット電流発生回路は、前記演算増幅器から出力すべき電位が低電位側であるときには前記演算増幅器の出力端子へ電荷を供給するようにオフセット電流を供給し、高電位側であるときには前記出力端子から電荷を抜くように前記オフセット電流を補うことを特徴とする表示体駆動装置。
【請求項１１】
請求項１記載の表示体駆動装置は、半導体集積回路であることを特徴とする表示体駆動装置。
【請求項１２】
請求項１記載の表示体駆動装置は、Ｘドライバであることを特徴とする表示体駆動装置。
【請求項１３】
請求項１記載の表示体駆動装置は、アクティブマトリクス型表示体を駆動するソースドライバであることを特徴とする表示体駆動装置。
【請求項１４】
請求項１記載の表示体駆動装置と、液晶表示体とを備える表示装置。
【請求項１５】
請求項１に記載の表示装置を備える携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶やエレクトロ・ルミネセンスなどの表示体を駆動するための表示体駆動装置及び駆動方法に関する。詳しくは、表示体駆動装置の駆動出力の改善に関する。
【０００２】
【従来の技術】
図２１に、フラット表示装置７００の概略構成を示す。フラット表示装置７００は、液晶パネルなどのフラット表示体７１０、Ｘドライバ７２０、Ｙドライバ７３０、コントローラ７４０等を有している。Ｘドライバは、コントローラ７４０からの所定の制御信号７６０に基づいて、表示体１行分の表示データをデータ線７６１より取り込む。Ｙドライバは、コントローラ７４０からの指示により、表示体７１０の第１行目の走査電極から第Ｎ行目の走査電極に対し、順次、行選択電圧を印加する。これと対応して、Ｘドライバは、前記１行分の、表示データに応じた電圧を、表示体７１０の第１列から第Ｍ列の信号電極に出力する。このようにして表示データに応じた表示が実現される。
【０００３】
ここで、従来の表示体駆動装置（例えばＸドライバ）を検討してみる。例えば、特開平４−１０７５９４号公報を検討する。ここでは、第１図１０、第３図１３に示されるように、演算増幅器が用いられている。しかし、差動部に用いるトランジスタとしてＮチャンネル又はＰチャンネルいずれか一方のものを用いた増幅器のみを採用している。このため、この演算増幅器によれば、入力電圧に対する出力電圧の応答をみた場合、図２２のように、例えば正の電源電位付近において、非線型動作領域８２０が存在していた。この特性だと、高階調値のデータに対応して高電圧を信号電極に出力しようとしたとしても、それに見合った十分な電圧を印加することができない。結果、要求される階調表示を得ることが困難となる。図２２ではＮチャンネルトランジスタによる差動部をもつ演算増幅器について示したが、Ｐチャンネルトランジスタの場合でも図２３の様に逆の同様な問題が存在する。
【０００４】
また、隣り合った信号電極（図２１でいえば、例えば７１１と７１２）に、同一の極性をもつ電圧を印加し、次の表示周期でその反対の極性の電圧を印加するような駆動方法に対応する表示体駆動装置（Ｘドライバ）についてみると、例えば特開平８−１２２７３３号公報に別の態様を見ることができる。ここでは、電流を吸い込むタイプのアンプＡ（９）と電流を吐き出すタイプのアンプＢ（１０）を備え、ＣＬに印加すべき電圧に応じて、スイッチＳＡ（１１）とスイッチＳＢ（１２）を開閉制御して、アンプＡ（９）とアンプＢ（１０）を使い分けるものが開示されている。これは、回路的に分離された２種のアンプについて、離散的に接続切り換えを行うものであるので次の様な問題を有していた。すなわち、スイッチＳＡ（１１）とスイッチＳＢ（１２）の２つのスイッチの開閉制御は、片方がオンの場合には理想的には他方はオフであり、その切り替わりは同時に行われるべきである。しかし、厳密にみると、両方のスイッチがオンあるいは両方のスイッチがオフという瞬間が生じる可能性を否定することはできない。この場合、出力ショートあるいは出力オープンの問題が発生する。また仮に、上手に開閉制御が実現できたとしても、個体差をもつ２つのアンプを組み合わせるものであるから、図２４に示すように、継ぎ目の電位不一致による非線型部８９０を生じ、表示ムラ、表示バラツキを発生していた。
【０００５】
また、図示はしないが従来技術における、演算増幅器への入力電圧を選択する回路では、個々のトランジスタに電源電圧が印加される可能性があるため、電源電圧の耐圧を持つトランジスタを用いなければならず、その結果大きな回路面積を必要としていた。
【０００６】
また、１つの出力にＰチャネル又はＮチャネルのどちらか一方の差動部を持つ演算増幅器を用い、前記差動出力と前記差動出力との容量結合により動作する電流源により出力を形成して正／負出力を行う場合、前記容量結合に用いる容量が必要とする面積が、出力トランジスタ大きさに対し、数倍の面積を必要とするため、大きな回路面積の領域を必要としていた。
【０００７】
また、図２５のように前記差動出力（９１２）と、前記容量結合（９２０）により動作する電流源（９３０）とにより出力を形成している片チャンネルタイプの演算増幅器（９００）においては、出力の線型動作領域が狭くなる傾向にあるため、電源電圧Ｖｄｄを上げるか、または、トランジスタのしきい値電圧を下げる方法が用いらなければならなかった。また、出力に定電流源（９３０）が必要なため、常に出力に電流を供給し、多くの電流が必要だった。
【０００８】
【発明が解決しようとする課題】
従来技術による表示体駆動では次の点が課題として指摘される。
【０００９】
すなわち、演算増幅器の非線型動作領域にあっては、階調データに見合った電圧を液晶等に印加できず、要求される階調表示を得ることができなかった。
【００１０】
また、異なる極性の特性をもつ演算増幅器を組み合わせて非線型動作領域をカバーするという発想による駆動においては、出力ショート／出力オープンが発生しうるという問題があった。加えて、組み合わせた演算増幅器が切換わるとき、切り替わりの継ぎ目の電位の不一致により非線型な部分が生じる。これにより、滑らかな階調の変化を得ることができず、表示ムラ、表示バラツキを生ずるという問題があった。
【００１１】
また、電源電圧以上の耐圧を持つトランジスタを用いなければならず、その結果大きな回路面積を必要としていた。大容量を必要とする回路においても回路面積が大きいという問題があった。定電流源（９３０）を必要とする回路の場合には常に多くの電流消費がされているという問題があった。
【００１２】
本願発明は、これらの課題を解決し、出力ショート／出力オープンの問題を解決しつつ、
低電圧側から高電圧側まで全般にわたって線形性を確保し、これにより階調データに見合った電圧を的確に印加できる表示体駆動装置を提案するものである。そして、この装置を使うことにより、表示ムラ・表示バラツキの少ない、要求される階調表示を得ることも目的の一つである。
【００１３】
また、小耐圧のトランジスタで足りる構成とし、あるいは、大きな容量を必要としない構成とし、その結果、回路面積を小さくすることも課題の一つである。更に、従来に消費電流を抑えることも課題の一つである。
【００１４】
【課題を解決するための手段】
発明者は、上記課題を解決するために次の特徴を有する手段を講じた。すなわち、本願発明は、表示体表示の階調データに基づいて液晶に電圧を印加し所定の駆動をする表示体駆動装置において、
極性信号に基づいて極性制御信号を生成する極性制御回路と、
階調データたる入力信号と前記極性制御信号とに基づいて、入力電圧発生回路から供給された複数の基準電圧又は入力選択回路内で作成された複数の基準電圧、の中から液晶駆動のための所定の基準電圧を選択する前記入力選択回路と、
前記入力信号と前記極性制御信号とに基づいて、演算増幅器の出力電位が入力電位に追従しなくなる非線型動作領域を識別し、非線型領域の入力電位を前記演算増幅するときには前記演算増幅器の出力信号の電流を補うためのオフセット電流発生制御信号を出力する非線型領域識別回路と、
前記入力選択回路が選択した前記基準電圧を入力し、これに応じて演算増幅した出力信号を出力端子に出力する前記演算増幅器と、
前記非線型領域識別回路が出力したオフセット電流発生制御信号に基づいて、前記演算増幅器の出力端子における電流を補うオフセット電流発生回路と、
を有し、
前記非線型領域識別回路は、
前記演算増幅器の入出力特性の線型性が外れる度合いに応じて前記オフセット電流の量が変化するようオフセット電流発生制御信号を出力し、前記階調データたる入力信号の値に応じて前記オフセット電流発生制御信号を決定することを特徴とする。
【００１５】
これにより、オフセット電流発生回路が出力する補足的電流により、従来非線型であった電圧領域を線形に補正して出力端子に出力することができる。これにより低電圧側から高電圧側まで全般にわたって線形性を確保することができ、階調データに見合った電圧を的確に印加することができる。また、従来のように定常的に多くの電流を流す必要がない。また、トランジスタの性能バラツキによる出力のバラツキを、互いに補正するように作用するので精度のよい演算増幅出力を得ることができる。加えて差動部のサイズを小さくすることもできる。また、従来のような離散的な制御ではなく連続的な制御であるから、高速動作が可能となる。
【００１７】
これにより、非線型な領域において、線形な特性に近づけることができる。
【００１９】
さらに、データに応じて予め先行してオフセット電流の量を補正することができ、レスポンスのよい線型補正ができる。
【００２０】
また、前記に記載の表示体駆動装置において、前記非線型領域識別回路は、階調データたる入力信号の所定の上位ビットに基づき前記オフセット電流発生制御信号を決定することを特徴とする。
【００２１】
デジタルデータによりオフセット電流の発生量を決定するので比較的簡易な回路構成によることができる。
【００２２】
前記に記載の表示体駆動装置において、前記非線型領域識別回路は、前記極性制御信号が所定の値であるとき、前記オフセット電圧側を選択するようにトランジスタ（４２３、４３３）を導通制御し、前記極性制御信号が前記所定の値とは逆極性を示す値であるとき、前記オフセット電流発生回路が電流を流さない極性の電源電圧を選択するようトランジスタ（４２６、４３６）を導通制御するよう構成されたこと特徴とする。
【００２３】
これにより、前記出力オープン／出力ショートの問題は発生することはない。
【００２４】
前記に記載の表示体駆動装置において、前記極性制御回路は、偶数列用の極性制御信号と奇数列用の極性制御信号と含む極性制御信号を生成することを特徴とする。
【００２５】
これらの偶数列用と奇数列用の極性制御信号は、ドット反転制御方式による液晶表示体の駆動に供することができる。
【００２６】
前記に記載の表示体駆動装置において、前記極性制御回路は、極性信号の論理レベルに応じて論理的に反転関係にある表示体の偶数列用の極性制御信号と奇数列用の極性制御信号とを作成し、更に、電圧変換回路を有することを特徴とする。
【００２７】
これにより、極性制御信号を電気信号レベルの異なる信号として次段に伝えることができる。
【００２８】
本願発明は、前記演算増幅器は互いに極性の異なるトランジスタを有する第１の差動部と第２の差動部を有し、前記演算増幅器への入力信号が前記第１の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第２の差動部とが増幅動作し、前記演算増幅器への入力信号が前記第２の差動部の出力特性が非線型となる範囲内にある場合には前記オフセット電流発生回路と前記第１の差動部とが増幅動作し、前記演算増幅器への入力信号が前記第１の差動部および前記第２の差動部の出力特性のいずれもが線型となる範囲内にある場合には、前記第１の差動部と前記第２の差動部とが増幅動作しつつ、前記第１の差動部と前記第２の差動部により出力を引き合う増幅動作をすることを特徴とする。
【００２９】
これにより、演算増幅器毎の特性バラツキがあったとしても、お互いカバーしあって、全体として線形な特性を得ることができる。
【００３０】
前記に記載の表示体駆動装置において、前記オフセット電流発生回路は前記演算増幅器の内部に設けられたことを特徴とする。
【００３１】
オフセット電流発生回路は、オフセット電流を補うべき出力端子の直近にあるから、回路配線をシンプルにすることができ、かつ、配線インピーダンスも小さくすることができる。
【００３２】
前記に記載の表示体駆動装置において、前記演算増幅器はＰチャネルトランジスタの差動部及びＮチャネルトランジスタの差動部を有し、前記非線型領域識別回路及びオフセット電流発生回路は、前記演算増幅器から出力すべき電位が低電位側であるときには前記演算増幅器の出力端子へ電荷を供給するようにオフセット電流を供給し、高電位側であるときには前記出力端子から電荷を抜くように前記オフセット電流を補うことを特徴とする。
【００３３】
これにより、常にオフセット電流を流す必要はなく、最小限のオフセット電流を流すことで目的が達成できる。
【００３４】
前記に記載の表示体駆動装置は、半導体集積回路であることを特徴とする。
コンパクト化に寄与し、かつ表示装置を構成する際の実装等に便利である。
【００３５】
また本願発明は、前記記載の表示体駆動装置と液晶表示体とを備える表示装置、又は、前記記載の表示装置を備える携帯電子機器も含む。
【００３６】
表示装置及び携帯電子機器が要求する、回路の小ささ、消費電流の低さ、表示ムラ・表示バラツキの少なさに、本願発明は応えることができる。
【００３７】
更に、表示体表示の階調データに基づいて電圧を液晶に印加し所定の駆動をする表示体駆動装置において、極性信号に基づいて極性制御信号を生成する極性制御回路と、階調データたる入力信号と前記極性制御信号とに基づいて、入力電圧発生回路から供給された複数の基準電圧又は入力選択回路内で作成された複数の基準電圧、の中から液晶駆動のための所定の基準電圧を選択する前記入力選択回路と、前記入力選択回路が選択した前記基準電圧を入力し、これに基づいて演算増幅器の出力電位が入力電位に追従しなくなる非線型動作領域を識別し、非線型領域の入力電位を前記演算増幅するときには前記演算増幅器の出力信号の電流を補うためのオフセット電流発生制御信号を出力する非線型領域識別回路と、
前記入力選択回路が選択した前記基準電圧を入力し、これに応じて演算増幅した出力信号を出力端子に出力する前記演算増幅器と、前記非線型領域識別回路が出力したオフセット電流発生制御信号に基づいて、前記演算増幅器の出力端子における電流を補うオフセット電流発生回路と、を有することを特徴とする。
【００３８】
これによれば、非線型領域識別回路は、演算増幅器に入力される電圧を直接取込み非線型領域を判定する。このため、より正確な線形補正をすることができる。
【００３９】
【発明の実施の形態】
（最良の実施の形態）
本発明の表示体駆動装置は、主として液晶表示体を、更に詳しくはＴＦＴ液晶パネル等のアクティブ・マトリクス液晶表示体を、駆動し表示するための駆動装置として用いられる。また、エレクトロ・ルミネセンス（ＥＬ）の駆動に適用してもよい。このような表示体駆動装置の最良の実施の形態は図４に示される。図４において、前記表示体駆動装置は、極性制御回路３５、入力電圧発生回路３９、入力選択回路３３、非線型領域識別回路３４、オフセット電圧発生回路４０及び演算増幅器３７を有する。
【００４０】
この表示体駆動装置は、入力信号１及び極性信号２を扱い、出力信号８を出力する。
【００４１】
入力信号１は、表示体の１画素毎の表示上の階調値を表す信号である。通常、複数ビットからなるデータ信号であり、原始的にはコントローラ７４０から送出され、所定の制御信号のタイミングに従い入力される。
【００４２】
極性信号２は、信号電極に出力される電圧がセンター電圧（図示なし）に対し正負どちらの極性の電圧であるかを表すものである。液晶は交流駆動をする必要がある。交流駆動には、ライン反転制御やドット反転制御の駆動方式が提案されている。ここで、互いに隣り合った列の信号電極に出力された電圧ついて検討してみるに、ライン反転制御方式によって液晶表示体の駆動をする場合には、互いに同じ極性の電圧を印加している。一方、ドット反転制御方式によって駆動をする場合には、正負の逆極性の電圧をそれぞれ印加している。従って、ドット反転制御で駆動する場合には、偶数列と奇数列とが逆極性となるようにお互い関連性を持たせながら電圧の極性制御をする必要がある。この場合、極性信号に基づいて、偶数列に向けて送られる正負極性信号や奇数列に向けて送られる正負極性信号を別個に作成しておくと便利である。
【００４３】
出力信号８は、液晶パネル７１０等の表示体の信号電極に出力され、これによって液晶等を駆動する。
【００４４】
極性制御回路３５は、極性信号２に基づいて極性制御のための信号を生成する回路である。例えば、図９や図１０などに示すような回路がある。ここでは、極性信号ＰＯＬ（８１、１００）の論理レベルに応じて、偶数列用の極性制御信号（９６、９７、１１４、１１５）や、奇数列用の極性制御信号（９４、９５、１１２、１１３）を作成する。図９、図１０その他の何れの回路でもよいが、最良の実施形態としては図１０に示す回路を用いる。タイミング信号ＬＰ（１０１）との関係をも加味した上で極性制御ができるからである。
【００４５】
入力電圧発生回路３９は、液晶表示体を駆動するための、複数の基準電圧を発生する回路である。入力電圧発生回路３９からは、互いに異なる値をもつ複数の基準電圧、例えばＶ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６及びＶ７、が出力される。ここでは、電源電位と接地間とを抵抗で分割した電位を基準電圧として用いてもよい。また、温度補正のために、駆動対象である液晶等の温度係数に応じて補正した基準電圧を作成し出力してもよい。更に、ユーザの指示によって出力電圧を変更しコントラスト調整をする機能を含ませてもよい。
【００４６】
入力選択回路３３は、入力信号と極性制御信号とに基づいて、入力電圧発生回路３９から供給された複数の基準電圧あるいは入力選択回路内で作成された複数の基準電圧の中から液晶駆動の為の所定の基準電圧を選択する回路である。例えば、図１２や図１４などに示すような回路がある。ここでは、入力信号Ｄ＜０＞、Ｄ＜１＞、ＸＤ＜０＞、ＸＤ＜１＞を入力し、これに基づいてデコードをし、Ｖ０乃至Ｖ７のうち一の基準電圧を選択している。更に、極性制御信号ＰＯＬＰ、ＰＯＬＮによって極性に応じた出力を実現している。図１２、図１４その他の何れの回路でもよいが、最良の実施形態としては図１２に示す回路を用いる。図１４と比べて、ウエルの分割が少なくて済むので、チップ面積を小さく出来、コスト安となるからである。
【００４７】
オフセット電圧発生回路４０は、オフセット電流制御用の電圧源であり、異なる値をもつ複数の電圧を出力する。前記オフセット電圧発生回路４０は、電源電位と接地間とを抵抗で分割した電位を出力として用いてもよい。駆動対象である液晶等の温度係数に応じて補正した電圧を出力してもよい。
【００４８】
非線型領域識別回路３４は、次段で用いる演算増幅器の入力電圧に対する出力電圧の特性に対応した動作をする。すなわち、前記入出力特性のうち非線型に動作する領域、例えば図１９の０Ｖ付近及び１０Ｖ付近、図２２の領域８２０及び図２３の領域８５０、の電圧を出力する場合と、線形に動作する領域の電圧を出力する場合とを識別する。そして、非線型領域の電圧を出力すべきときには、図１９、図２２及び図２３等で示される線形性から外れる度合いに応じて出力信号の電流量を補うように信号を出力するものである。
【００４９】
非線型領域識別回路は図１５、図１６その他の何れの回路でもよいが、最良の実施形態としては図１５に示す回路を用いる。因みに図１５は偶数列用の非線型領域識別回路のみ記載している。図１５の回路に依れば、トランジスタ４２１、４２２、４２４、４２５から構成されるデコード回路と、電流補充のための接続制御を行うトランジスタ４２３とを回路設計上独立させることができるので、接続制御を行うトランジスタ４２３に影響を与えることなくデコード回路部分の設計変更を行うことができる等の利点がある。尚、トランジスタ４３１、４３２、４３４、４３５とトランジスタ４３３との関係についても同様である。
【００５０】
演算増幅器７は、演算増幅部本体とオフセット電流発生回路６とを有する。演算増幅器７の実施の形態は例えば図１８に示される。演算増幅器７は差動部１、差動部２、出力部を有する演算増幅部本体と、オフセット電流発生回路６を有する。演算増幅器７は、入力端子５０２で入力選択回路から出力された電位を入力し、これに応じて演算増幅し出力端子５０６に出力信号８を出力する。出力信号が入力電位に追従しなくなる非線型動作領域に入ると、オフセット電流発生回路６で補足的に出力端子５０６に電流を流してやり、結果的に非線型動作領域であっても出力が入力に追従するようになる。
【００５１】
ここで演算増幅器７の動作特性について少し具体的に説明していく。差動部１において、入力端子５０２が電源端子ＶＤＤ５０１の電位に近くなるに従い、出力端子ＯＵＴ５０６も電源端子ＶＤＤ５０１の電位に近くなる。
【００５２】
このとき、トランジスタ５１３のソース電位も同時に電源端子ＶＤＤ５０１の電位に近くなる。これに従い、トランジスタ５２１のゲート電位がトランジスタ５１３のソース電位よりも低くなることが出来なくなり、トランジスタ５２１は、常時オフ状態となる。このため、出力端子ＯＵＴ５０６がある一定の電位よりも上がらなくなる。
【００５３】
また、差動部２において、入力端子ＩＮ５０２が負の電源端子ＶＳＳ５０３の電位に近くなるに従い、出力端子ＯＵＴ５０６も前記端子ＶＳＳ５０３の電位に近くなる。
【００５４】
このとき、トランジスタ５１８のソース電位も同時に前記端子ＶＳＳ５０３の電位に近くなるため、トランジスタ５２２のゲート電位がトランジスタ５１８のソース電位よりも高くなることが出来なくなり、トランジスタ５２２は、常時オフ状態となる。このため、出力端子ＯＵＴ５０６がある一定の電位よりも下がらなくなる。
【００５５】
図１８の演算増幅器で、例えば、電源端子ＶＤＤ５０１の電位を１０Ｖとし、負の電源端子ＶＳＳ５０３の電位を０Ｖとし、端子ＯＦＦ＿Ｐ５０７を電源端子ＶＤＤ５０１と同一の電位に固定し、端子ＯＦＦ＿Ｎ５０８を前記端子ＶＳＳ５０３と同一の電位に固定する。すなわち、オフセット電流発生回路が無いあるいは機能していない場合である。図１９は、この場合の演算増幅器において、試験的に、時点０ｍｓから１０ｍｓの間に入力電圧を０Ｖから１０Ｖにスイープ変化させた場合に出力端子５０６が如何に追従するかを表している。図１９に示すよう、出力が０Ｖ付近と１０Ｖ付近で追従して変化していないことが分かる。
【００５６】
一方、オフセット電流発生回路を有効あらしめた場合はどうか検討してみる。すなわち、非線型領域識別回路を機能させ、演算増幅器が追従しなくなる非線型動作領域において、端子ＯＦＦ＿Ｐ５０７と端子ＯＦＦ＿Ｎ５０８を制御し、トランジスタ５２１とトランジスタ５２２に電流を流し、出力端子に補足的に電流を流す場合である。この場合の入力に対する出力の追従特性を示したのが図２０である。図１９に示した特性とは異なり、０Ｖおよび１０Ｖ付近でも、出力が、入力に追従して変化していることが分かる。
【００５７】
最良の実施の形態たる図４の動作について再度整理する。極性制御回路３５は極性信号２に応じて極性制御信号を出力する。入力選択回路は、前記極性制御信号と、入力信号と、入力電圧発生回路３９の出力である複数の基準電圧を入力し、これらの信号に基づいて所定の基準電圧を選択し演算増幅器に出力する。一方、非線型領域識別回路は、オフセット電圧発生回路からの複数の電圧を入力しつつ、極性制御回路からの極性制御信号と入力信号とに基づいて、非線型動作領域を識別し、出力信号の電流を補うようなオフセット電流が必要かどうかを判定する。このようなオフセット電流が必要な場合には、演算増幅器内部のオフセット電流発生回路６にその旨の制御信号が出力される。演算増幅器は、入力選択回路３３から出力された出力電圧と、制御信号を受けたオフセット電流発生回路３６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号３８として出力することが出来る。
【００５８】
これによって、演算増幅器において出力が入力に追従しなくなる領域を無くすることが出来る。また、線形動作領域のように通常の場合には、図４の演算増幅器の入力端子５０２と出力端子５０６が概略同じ電位になることを前提としているので、トランジスタ５２１及びトランジスタ５２２に流す電流を少なくあるいは無くすることができるため、従来技術のように定常的に多くの電流を流す必要がない。
【００５９】
また、差動部１において、Ｎチャネルトランジスタで構成される差動部および差動部２においてＰチャネルトランジスタで構成される差動対と演算増幅器では、両方で構成される差動部を用いているため、トランジスタの性能バラツキによる出力バラツキを、トランジスタ５２１およびトランジスタ５２２に流れる電流により互いに補正するため、演算増幅器の出力バラツキを小さくすることが出来る。
【００６０】
また、精度の向上により差動部のサイズを小さくすることが可能である。
【００６１】
さらに、電源電圧範囲において入力に出力が追従できるため、従来技術のように演算増幅器の出力について切替え用のスイッチを用いて切り換える必要も無い。従来技術のように離散的な切り換え制御でなく連続的に制御しているので高速動作が可能となる。また、従来技術のようにトランジスタのしきい値電圧をわざわざ下げる必要も無い。
【００６２】
（他の実施の形態）
図１は本発明の第２の実施の形態を示す。図１において、表示体駆動装置は、極性制御回路５、入力選択回路３、非線型領域識別回路４及び演算増幅器７を有する。
【００６３】
入力選択回路３は例えば図１１や図１３に示されるような回路で実現される。入力選択回路３は液晶表示体を駆動するための、互いに異なる値をもつ複数の基準電圧を作成する回路を含む。ここでは、電源電位と接地間とを抵抗で分割した電位を基準電圧として作成しもよい。また、温度補正のために、駆動対象である液晶等の温度係数に応じて補正した基準電圧を作成し出力してもよい。更に、ユーザの指示によって出力電圧を変更しコントラスト調整をする機能を含ませてもよい。入力選択回路３は、入力信号と極性制御信号とに基づいて、入力選択回路内で作成された複数の基準電圧の中から液晶駆動の為の所定の基準電圧を選択する回路である。ここでは、入力信号Ｄ＜０＞、Ｄ＜１＞、ＸＤ＜０＞、ＸＤ＜１＞を入力し、これに基づいてデコードをし、Ｖ０〜Ｖ３及びＶ４〜Ｖ７のうちそれぞれ１つの基準電圧を選択している。更に、極性制御信号ＰＯＬＰ、ＰＯＬＮによって極性に応じた出力を実現している。極性制御回路５及び演算増幅器７の構成は、最良の実施形態と同様である。
【００６４】
極性制御回路５は極性信号２に応じて極性制御信号を出力する。入力選択回路は、前記極性制御信号と、入力信号とを入力し、これらの信号に基づいて内部で作成された複数の基準電圧のうち所定の電圧を選択し演算増幅器に出力する。一方、非線型領域識別回路は、極性制御回路からの極性制御信号と入力信号とに基づいて、非線型動作領域を識別し、出力信号の電流を補うようなオフセット電流が必要かどうかを判定する。このようなオフセット電流が必要な場合には、前記非線型識別回路から、演算増幅器内部のオフセット電流発生回路６にその旨の制御信号が出力される。演算増幅器は、入力選択回路３から出力された出力電圧と、制御信号を受けたオフセット電流発生回路６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号８として出力することが出来る。
【００６５】
図２は本発明の第３の実施の形態を示す。第３の実施の形態は、図１に示す第２の実施の形態に対し、入力電圧発生回路１９を更に設け、図１２や図１４の如き入力選択回路１３に複数の基準電圧を供給するものである。これにより、オフセット電流発生回路６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号８として出力することが出来る。
【００６６】
図３は本発明の第４の実施の形態を示す。第４の実施の形態は、図１に示す第２の実施の形態に対し、オフセット電圧発生回路３０を更に設け、非線型領域識別回路２４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路２６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号２８として出力することが出来る。
【００６７】
図５は本発明の第５の実施の形態を示す。第５の実施の形態は、図１に示す第２の実施の形態と比較して、非線型領域識別回路４４は入力選択回路４３の出力電圧をもとに識別を行っている点が異なる。
【００６８】
非線型領域識別回路４４の例としては、図１７の様な回路を用いることができる。ＩＮ４８３は入力選択回路からの信号を入力する端子である。ＯＦＦＮ４８６とＯＦＦＰ４８７は、オフセット電流制御用の信号を出力する端子である。入力端子ＶＲＥＦＰ４８２と入力端子ＶＲＥＦＮ４８５は、オフセット電圧入力端子である。ＶＤＤ４８１とＧＮＤ４８４は、電源端子である。トランジスタ４９１、４９４及び４９５はＰチャネルトランジスタであり、トランジスタ４９２、４９３及び４９６はＮチャネルトランジスタである。
【００６９】
例えば、入力信号ＩＮ４８３の電位が下降してきた場合について想定する。トランジスタ４９３のゲートの電位はこれに対応して下降する。このことにより、トランジスタ４９３のソース−ドレイン間に流れる電流は減少する。このとき、トランジスタ４９１のゲートに接続されているＶＲＥＦ４８２は変化しないため、トランジスタ４９１は定電流を流そうと働くので、トランジスタ４９１のドレイン−ソース間の抵抗は減少する。よって、信号ＯＦＦＮ４８６はＶＤＤ４８１に近づくように上昇をする。
【００７０】
また、別の角度からの説明をする。ＶＲＥＦＰ４８２に適切な電位が与えられている時、入力信号ＩＮ４８３が前記演算増幅器の線形領域に対応する領域にあるときは、ＯＦＦＮ４８６がＮチャネルトランジスタのしきい値電位よりも、少しだけ（例えば０．１Ｖ）高い電位になるように各々のトランジスタサイズを設定し、入力信号ＩＮ４８３が前記演算増幅器のＧＮＤ４８４電位付近にある非線型動作領域にあるときには、ＯＦＦＮ４８６の電位がＮチャネルトランジスタのしきい値よりも大きく（例えば１．０Ｖ）高い電位になるように、それぞれのトランジスタサイズを与えることにより、ＯＦＦＮ４８３につながるＮｃｈのトランジスタには、線形領域では、ほとんど電流を流さずにでき、非線型領域では、大きな電流を流すことが出きる。
【００７１】
ＶＲＥＦＮ４８５に適切な電位が与えられている時、入力信号ＩＮ４８３が前記演算増幅器の線形領域に対応する領域にあるときは、ＯＦＦＰ４８７がＰチャネルトランジスタのしきい値電位よりも、少しだけ（例えば０．１Ｖ）低い電位になるように各々のトランジスタサイズを設定し、入力信号ＩＮ４８３が前記演算増幅器のＶＤＤ４８１電位付近にある非線型動作領域にあるときには、ＯＦＦＰ４８７の電位がＰチャネルトランジスタのしきい値よりも大きく（例えば１．０Ｖ）低い電位になるように、それぞれのトランジスタサイズを与えることにより、ＯＦＦＰ４８７につながるＰｃｈのトランジスタには、線形領域では、ほとんど電流を流さずにでき、非線型領域では、大きな電流を流すことが出きる。これにより、オフセット電流発生回路４６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号４８として出力することが出来る。
【００７２】
図６は本発明の第６の実施の形態を示す。第６の実施の形態は、図５に示す第５の実施の形態に対し、入力電圧発生回路５９を更に設け、図１２や図１４の如き入力選択回路５３に複数の基準電圧を供給するものである。これにより、オフセット電流発生回路５６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号５８として出力することが出来る。
【００７３】
図７は本発明の第７の実施の形態を示す。第７の実施の形態は、図５に示す第５の実施の形態に対し、オフセット電圧発生回路７０を更に設け、非線型領域識別回路６４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路６６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号６８として出力することが出来る。
【００７４】
図８は本発明の第８の実施の形態を示す。第８の実施の形態は、図６に示す第６の実施の形態に対し、オフセット電圧発生回路８０を更に設け、非線型領域識別回路７４に対し、オフセット電流制御用の、異なる値をもつ複数の電圧を出力するものである。これにより、オフセット電流発生回路７６が出力する補足的電流により、電圧および電流の増幅を行い、従来非線型であった電圧を線形に補正した電圧を出力信号７８として出力することが出来る。
【００７５】
図９は、本発明の極性制御回路の第１例である。図９に示すように、極性信号であるＰＯＬ８１は、フリップフロップ８２のクロック入力に接続され、前記フリップフロップ８２の反転出力であるＸＱは、前記フリップフロップ８２の入力Ｄに接続されている。前記ＰＯＬ８１の状態変化により、前記フリップフロップ８２のＱおよびＸＱはそれぞれ、高電圧レベル（以下、Ｈレベルまたは単にＨと称す），低電圧レベル（以下、Ｌレベルまたは単にＬと称す）およびＬレベル，Ｈレベルと変化する。前記フリップフロップ８２の出力Ｑは、論理回路８６の入力とバッファ８３の入力に接続される。前記バッファ８３の出力はバッファ８４の入力に接続される。前記バッファ８４の出力はバッファ８５の入力に出力される。バッファ８５の出力は前記論理回路８６と論理回路８７に接続される。
【００７６】
前記論理回路８６は、論理積を実現する回路でも良く、前記論理回路８７は、論理和を実現する回路でもよい。前記バッファ８３、前記バッファ８４及び前記バッファ８５は、信号の遅延を目的としている。したがって、バッファでなくとも、インバーターや、遅延素子といった回路でもよい。また、前記遅延素子は、何段になってもよい。
【００７７】
前記論理回路８６の出力は、その立ち上りが、前記論理回路８７の出力に対し、前記バッファ８３、前記バッファ８４及び前記バッファ８５の遅延時間分だけ遅れる。また、立ち下がりは、前記バッファ８３、前記バッファ８４及び前記バッファ８５の遅延時間分だけ早くなる。
【００７８】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が異なる場合には、内部前記論理回路８６の出力にレベルシフタ８８を接続し、前記論理素子８７の出力に、レベルシフタ８９を接続する。
【００７９】
前記レベルシフタ８８の出力はバッファ９０の入力に接続され、前記レベルシフタ８９の出力はバッファ９１に接続される。
【００８０】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が同じ場合には、前記論理回路８６の出力を前記バッファ９０の入力に接続し、前記論理回路８７の出力を前記バッファ９１の入力に接続してもよい。
【００８１】
前記バッファ９０の出力は奇数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＯＤＤ９４と論理回路９２に接続され、前記バッファ９１の出力は奇数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＯＤＤ９５と論理回路９３に接続される。
【００８２】
前記論理回路９２と前記論理回路９３の他方の入力には、出力形式選択信号であるＭＯＤＥ９８が接続される。ここで、例として示すＭＯＤＥ９８による入力信号は、前記極性制御信号として要求される電源系と同じ場合である。図示はしないが、もし、ＭＯＤＥ９８と前記極性制御信号として要求される電源系と異なる場合には、ＭＯＤＥ９８と論理回路９２及び論理回路９３との間に、レベルシフタを付加しても良い。前記論理回路９２の出力は、偶数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＥＶＥＮ９６に接続される。前記論理回路９２の出力は、偶数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＥＶＥＮ９７に接続される。
【００８３】
前記論理回路９２と前記論理回路９３が排他的論理和の機能を持つとき前記ＭＯＤＥ９８がＨの時は、前記バッファ９０と前記バッファ９１の出力を論理反転し、隣り合った出力が逆の極性を出力する様に制御できる。
【００８４】
また、前記ＭＯＤＥ９８がＬの時は、前記バッファ９０と前記バッファ９１の出力をそのまま出力するため、隣り合った出力が同じ極性を出力する様に制御できる。また、ＭＯＤＥ９８を入力しない場合、前記論理回路９２と前記論理回路９３をインバータにすることで、隣り合った出力が逆の極性を出力する様に制御してもよい。また、前記論理回路９２と前記論理回路９３をバッファにすることで、隣り合った出力が同じ極性を出力する様に制御してもよい。
【００８５】
図１０は、本発明の極性制御回路の第２例である。図１０に示すように、極性信号であるＰＯＬ１００はフリップフロップ１０２のＤ入力に接続される。前記フリップフロップ１０２のクロック入力は、極性タイミング信号であるＬＰ１０１に接続される。前記ＬＰ１０１の状態変化により、前記フリップフロップ１０２のＱおよびＸＱはそれぞれ、前記ＰＯＬ１００と同一の論理状態および前記ＰＯＬ１００とは逆の論理状態へと変化する。
【００８６】
前記フリップフロップ１０２の出力Ｑは、論理回路１０４の入力と、論理回路１０５の接続される。前記ＬＰ１０１はインバータ１０３の入力へ接続され、前記インバータ１０３の出力は前記論理回路１０４と前記論理回路１０５の他方の入力に接続され、前記ＬＰ１０１のＨの期間分だけ立ち上りを遅らせることができる。前記論理回路１０４と前記論理回路１０５は、論理積を実現する回路でも良い。
【００８７】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が異なる場合には、内部前記論理回路１０４の出力にレベルシフタ１０６を接続し、前記論理素子１０５の出力に、レベルシフタ１０７を接続する。前記レベルシフタ１０６の出力は、バッファ１０８の入力に接続され、前記レベルシフタ１０７の出力はバッファ１０９に接続される。
【００８８】
前記極性信号の電源系と、極性制御信号として要求される信号の電源系が同じ場合には、前記論理回路１０４の出力を前記バッファ１０８の入力に接続し、前記論理回路１０５の出力を前記バッファ１０９の入力に接続してもよい。
【００８９】
前記バッファ１０８の出力は、奇数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＯＤＤ１１２と論理回路１１０に接続され、前記バッファ１０９の出力は、奇数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＯＤＤ１１３と論理回路１１１に接続される。
【００９０】
前記論理回路１１０と前記論理回路１１１の他方の入力には、出力形式選択信号であるＭＯＤＥ１１８が接続され、前記論理回路１１０の出力は、偶数出力のＰチャネルトランジスタの極性制御端子のＰＯＬ＿Ｐ＿ＥＶＥＮ１１４に接続され、前記論理回路１１０の出力は、偶数出力のＮチャネルトランジスタの極性制御端子のＰＯＬ＿Ｎ＿ＥＶＥＮ１１５に接続される。前記論理回路１１０と前記論理回路１１１が排他的論理和の機能を持つとき前記ＭＯＤＥ９８がＨの時は、前記バッファ１０８と前記バッファ１０９の出力を論理反転し、隣り合った出力が逆の極性を出力する様に制御できる。
【００９１】
また、前記ＭＯＤＥ９８がＬの時は、前記バッファ１０８と前記バッファ１０９の出力をそのまま出力するため、隣り合った出力が同じ極性を出力する様に制御できる。
【００９２】
また、ＭＯＤＥ９８を入力しない場合、前記論理回路１１０と前記論理回路１１１をインバータにすることで、隣り合った出力が逆の極性を出力する様に制御してもよい。
【００９３】
また、前記論理回路１１０と前記論理回路１１１をバッファにすることで、隣り合った出力が同じ極性を出力する様に制御してもよい。
【００９４】
図１１は、本発明の入力選択回路の第１例である。図１１に示すように入力端子ＶＤＤ１２１と入力端子ＧＮＤ１２２は電源端子であり、抵抗１２３〜抵抗１２９は、電源電圧を分割する分割抵抗である。Ｄ＜０＞１３１、ＸＤ＜０＞１３２、Ｄ＜１＞１３３及びＸＤ＜１＞１３４はそれぞれ入力信号である。前記Ｄ＜０＞１３１と前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３と前記ＸＤ＜１＞１３４は、それぞれ、逆の論理を構成する。トランジスタ１４１、１４２、１５１、１５２、１６１、１６２、１７１及び１７２はＰチャネルトランジスタである。トランジスタ１４３、１４４、１５３、１５４、１６３、１６４、１７３及び１７４はＮチャネルトランジスタである。また、トランジスタ１８１はＰチャネルトランジスタであり、トランジスタ１８２はＮチャネルトランジスタである。
【００９５】
ここで、前記Ｄ＜０＞１３１の論理がＨで前記Ｄ＜１＞１３３の論理がＨのとき、前記トランジスタ１５１、１７１、１４４及び１６４がオンになるため、Ｐ点は、ＶＤＤ１２１の電位となり、Ｎ点はＧＮＤ１２２電位となる。
【００９６】
前記Ｄ＜０＞１３１の論理がＬで前記Ｄ＜１＞１３３の論理がＨのとき、前記トランジスタ１４１、１７２、１５４及び１６３がオンになるため、前記Ｐ点は、前記抵抗１２３と抵抗１２４の接続ノードの電位となり、前記Ｎ点は抵抗１２８と前記抵抗１２９の接続ノードの電位となる。同様にして、前記Ｄ＜０＞１３１の論理がＨで前記Ｄ＜１＞１３３の論理がＬのとき、前記Ｐ点は、前記抵抗１２４と抵抗１２５の接続ノードの電位となり、前記Ｎ点は抵抗１２７と前記抵抗１２８の接続ノードの電位となり、前記Ｄ＜０＞１３１の論理がＬで前記Ｄ＜１＞１３２の論理がＬのとき、前記Ｐ点は、前記抵抗１２５と抵抗１２６の接続ノードの電位となり、前記Ｎ点は抵抗１２６と前記抵抗１２７の接続ノードの電位となる。この様にして、前記Ｐ点と前記Ｎ点には、入力信号により前記ＶＤＤ１２１と前記ＧＮＤ１２２が抵抗分割された電圧を選択的に出力できる。
【００９７】
極性制御回路からの信号であるＰＯＬＰ１３５とＰＯＬＮ１３６が、Ｌの場合、前記Ｐ点の電位がＯＵＴ１３７に出力され、前記ＰＯＬＰ１３５と前記ＰＯＬＮ１３６が、Ｈの場合、前記Ｎ点の電位が前記ＯＵＴ１３７に出力される。
【００９８】
また、前記Ｐ点および前記Ｎ点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ１３７端子に存在する容量よりも十分大きいとき、前記Ｐ点は前記ＶＤＤ１２１の電位と前記ＧＮＤ１２２の電位差の半分の値よりも低くなる事はない。また前記Ｎ点も、前記ＶＤＤ１２１と前記ＧＮＤ１２２の電位差の半分の値よりも高くなることがない。このため、前記トランジスタ１４１から前記トランジスタ１７４は、前記ＶＤＤ１２１と前記ＧＮＤ１２２の電位差の半分の耐圧のトランジスタを用いることができる。
【００９９】
また、入力信号は、前記Ｄ＜０＞１３１、前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３、前記ＸＤ＜１＞１３４の４本でなくともよく、入力信号を増やすことで、前記ＯＵＴ１３７に出力できる電位の数を増やすことが出来る。
【０１００】
図１２は、本発明の入力選択回路の第２例である。図１２に示すように入力端子Ｖ０（１９１）からＶ７（１９８）は、前記入力電圧発生回路からの入力をする。Ｄ＜０＞２０１、ＸＤ＜０＞２０２、Ｄ＜１＞２０３及びＸＤ＜１＞２０４は、それぞれ入力信号である。前記Ｄ＜０＞２０１と前記ＸＤ＜０＞２０２、前記Ｄ＜１＞２０３と前記ＸＤ＜１＞２０４とは、それぞれ、逆の論理を構成する。トランジスタ２１１、２１２、２２１、２２２、２３１、２３２、２４１及び２４２は、Ｐチャネルトランジスタである。トランジスタ２１３、２１４、２２３、２２４、２３３、２３４、２４３及び２４４は、Ｎチャネルトランジスタである。また、トランジスタ２５１はＰチャネルトランジスタであり、トランジスタ２５２はＮチャネルトランジスタである。
【０１０１】
ここで、前記Ｄ＜０＞２０１の論理がＨで前記Ｄ＜１＞２０３の論理がＨのとき、前記トランジスタ２２１と前記トランジスタ２４１と前記トランジスタ２１４と前記トランジスタ２３４がオンになるため、Ｐ点は、前記Ｖ０（１９１）の電位となり、Ｎ点は、前記Ｖ７（１９８）の電位となる。前記Ｄ＜０＞２０１の論理がＬで前記Ｄ＜１＞２０３の論理がＨのとき、前記トランジスタ２１１と前記トランジスタ２４２と前記トランジスタ２２４と前記トランジスタ２３３がオンになるため、前記Ｐ点は、前記Ｖ１（１９２）の電位となり、前記Ｎ点は、前記Ｖ６（１９７）の電位となる。同様にして、前記Ｄ＜０＞２０１の論理がＨで前記Ｄ＜１＞２０３の論理がＬのとき、前記Ｐ点は、前記Ｖ２（１９３）の電位となり、前記Ｎ点は、前記Ｖ５（１９６）の電位となり、前記Ｄ＜０＞２０１の論理がＬで前記Ｄ＜１＞２０３の論理がＬのとき、前記Ｐ点は、前記Ｖ３（１９４）の電位となり、前記Ｎ点は、前記Ｖ４（１９５）の電位となる。この様にして、前記Ｐ点と前記Ｎ点には、入力信号により前記Ｖ０（１９１）から前記Ｖ７（１９８）の入力電圧を選択的に出力できる。
【０１０２】
極性制御回路からの信号であるＰＯＬＰ２０５とＰＯＬＮ２０６が、Ｌの場合、前記Ｐ点の電位がＯＵＴ２０７に出力され、前記ＰＯＬＰ２０５と前記ＰＯＬＮ２０６が、Ｈの場合、前記Ｎ点の電位が前記ＯＵＴ２０７に出力される。
【０１０３】
また、前記Ｐ点および前記Ｎ点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ２０７端子に存在する容量よりも十分大きいとき、前記Ｐ点は前記Ｖ０（１９１）と前記Ｖ７（１９８）の電位差の半分よりも低くなる事はなく、前記Ｎ点も、前記Ｖ０（１９１）と前記Ｖ７（１９８）の電位差の半分よりも高くなることがないため、前記トランジスタ２１１から前記トランジスタ２４４は、前記Ｖ０（１９１）とＶ７（１９８）の電位差の半分の耐圧のトランジスタを用いることができる。
【０１０４】
また、入力信号は、前記Ｄ＜０＞２０１、前記ＸＤ＜０＞２０２、前記Ｄ＜１＞２０３、前記ＸＤ＜１＞２０４の４本でなくともよく、また、入力電圧発生回路からの入力端子Ｖ０  （１９１）からＶ７（１９８）も８本でなくともよく、入力信号と入力電圧発生回路からの入力端子数を増やすことで、ＯＵＴ２０７に出力できる電位の数を増やすことが出来る。
【０１０５】
また、前記入力電圧発生回路からの入力端子間を抵抗分割し前記入力電圧発生回路からの入力電圧を擬似的に増やしてもよい。
【０１０６】
図１３は、本発明の入力選択回路の第３例である。図１３に示すように入力端子ＶＤＤ２６１と入力端子ＧＮＤ２６２は、電源端子であり、抵抗２６３から抵抗２６９は電源電圧を分割する分割抵抗である。Ｄ＜０＞２７１、ＸＤ＜０＞２７２、Ｄ＜１＞２７３、ＸＤ＜１＞２７４、Ｄ＜２＞２７８及びＸＤ＜２＞２７９は、それぞれ入力信号である。前記Ｄ＜０＞２７１と前記ＸＤ＜０＞２７２、前記Ｄ＜１＞２７３と前記ＸＤ＜１＞２７４、前記Ｄ＜２＞２７８と前記ＸＤ＜２＞２７９とは、それぞれ、逆の論理を構成する。
【０１０７】
トランジスタ２８１、２８２、２９１、２９２、３０１、３０２、３１１及び３１２は、Ｐチャネルトランジスタである。前記トランジスタ２８１、２９１、３１１及び３１２のＷＥＬＬ電位は、ＶＤＤ２６１で与えられる電位である。前記トランジスタ２８２、２９２、３０１及び３０２のＷＥＬＬ電位は、前記抵抗２６４と前記抵抗２６５の接続ノードで与えられる電位である。トランジスタ２８３、２８４、２９３、２９４、３０３、３０４、３１３及び３１４は、Ｎチャネルトランジスタである。前記トランジスタ２８４、２９４、３０３及び３０４のＷＥＬＬ電位は、ＧＮＤ２６２で与えられる電位である。前記トランジスタ２８３、２９３、３１３及び３１４のＷＥＬＬ電位は、前記抵抗２６７と前記抵抗２６８の接続ノードで与えられる電位である。また、トランジスタ３２１、３２３、３２４は、Ｐチャネルトランジスタである。トランジスタ３２２、３２５及び３２６は、Ｎチャネルトランジスタである。
【０１０８】
前記Ｄ＜０＞２７１の論理がＨで前記Ｄ＜１＞２７３の論理がＨのとき、前記トランジスタ２９１、３１１、２８４及び３０４がオンになるため、Ｐ１点は、ＶＤＤ２６１の電位となり、Ｎ１点はＧＮＤ２６２の電位となる。前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＨのとき、前記トランジスタ２８１、３１２、２９４及び３０３がオンになるため、前記Ｐ１点は、前記抵抗２６３と抵抗２６４の接続ノードの電位となる。前記Ｎ１点は抵抗２６８と前記抵抗２６９の接続ノードの電位となる。
【０１０９】
同様にして、前記Ｄ＜０＞２７１の論理がＨで前記Ｄ＜１＞２７３の論理がＬのとき、Ｐ２点は、前記抵抗２６４と抵抗２６５の接続ノードの電位となる。Ｎ２点は抵抗２６７と前記抵抗２６８の接続ノードの電位となる。前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＬのとき、前記Ｐ２点は、前記抵抗２６５と抵抗２６６の接続ノードの電位となる。前記Ｎ２点は抵抗２６６と前記抵抗２６７の接続ノードの電位となる。また、前記Ｄ＜２＞２７８の論理がＨのとき、トランジスタ３２３とトランジスタ３２６がオンになる。このとき前記Ｐ１の電位がＰ３に出力され、前記Ｎ１の電位がＮ３に出力される。前記Ｄ＜２＞２７８の論理がＬのとき、トランジスタ３２４とトランジスタ３２５がオンになり、前記Ｐ２の電位が前記Ｐ３に出力され、前記Ｎ２の電位がＮ３に出力される。
【０１１０】
この様にして、前記Ｐ３点と前記Ｎ３点には、入力信号により前記ＶＤＤ２６１と前記ＧＮＤ２６２が抵抗分割された電圧を選択的に出力できる。
【０１１１】
極性制御回路からの信号であるＰＯＬＰ２７５とＰＯＬＮ２７６が、Ｌの場合、前記Ｐ３点の電圧がＯＵＴ２７７に出力され、前記ＰＯＬＰ２７５と前記ＰＯＬＮ２７６が、Ｈの場合、前記Ｎ３点の電圧が前記ＯＵＴ２７７に出力される。
【０１１２】
また、前記Ｐ３点および前記Ｎ３点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ２７７端子に存在する容量よりも十分大きいとき、前記Ｐ３点は前記ＶＤＤ２６１と前記ＧＮＤ２６２の電位差の半分よりも低くなる事はなく、前記Ｎ３点も、前記ＶＤＤ２６１と前記ＧＮＤ２６２の電位差の半分よりも高くなることがないため、前記トランジスタ３２３から前記トランジスタ３２６は、前記ＶＤＤ２６１の電位と前記ＧＮＤ２６２の電位差の半分の耐圧のトランジスタを用いることができる。
【０１１３】
同様に前記Ｐ１点と前記Ｐ２点および前記Ｎ１点と前記Ｎ２点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記Ｐ３点と前記Ｎ３点に存在する容量よりも十分大きいとき、前記Ｐ１点と前記Ｐ２点はＶＤＤ２６１の電位と前記抵抗２６５と前記抵抗２６６接続ノードの電位差の半分よりも低くなる事はなく、前記Ｎ１点と前記Ｎ２点も、前記抵抗２６６と前記抵抗２６７の接続ノードの電位と前記ＧＮＤ２６２の電位差の半分よりも高くなることがないため、前記トランジスタ２８１から前記トランジスタ３１４は、前記ＶＤＤ２６１の電位と前記ＧＮＤ２６２の電位差の４分の１の耐圧のトランジスタを用いることができる。
【０１１４】
この様に、適切な、入力電圧に対しＷＥＬＬを分割して、入力電圧の選択を行うことで、小さい耐圧のトランジスタを使用できるため、トランジスタを微細化できる。
【０１１５】
また、入力信号は、前記Ｄ＜０＞１３１、前記ＸＤ＜０＞１３２、前記Ｄ＜１＞１３３、前記ＸＤ＜１＞１３４の４本でなくともよく、入力信号を増やすことで、ＯＵＴ１３７に出力できる電位の数を増やすことが出来る。
【０１１６】
図１４は、本発明の入力選択回路の第４例である。図１４に示すように入力端子Ｖ０（３３１）からＶ７（３３８）は、前記入力電圧発生回路からの入力端子である。Ｄ＜０＞３４１、ＸＤ＜０＞３４２、Ｄ＜１＞３４３、ＸＤ＜１＞３４４、Ｄ＜２＞３４８及びＸＤ＜２＞３４９は、それぞれ入力信号である。前記Ｄ＜０＞３４１と前記ＸＤ＜０＞３４２、前記Ｄ＜１＞３４３と前記ＸＤ＜１＞３４４、前記Ｄ＜２＞３４８と前記ＸＤ＜２＞３４９は、それぞれ、逆の論理を構成する。トランジスタ３５１、３５２、３６１、３６２、３７１、３７２、３８１及び３８２は、Ｐチャネルトランジスタである。前記トランジスタ３６１、３８１、３５１及び３８２のＷＥＬＬ電位は、Ｖ０（３３１）で与えられる電位である。前記トランジスタ３５２、３６２、３７１及び３７２のＷＥＬＬ電位は、Ｖ２（３３３）で与えられる電位である。トランジスタ３５３、３５４、３６３、３６４、３７３、３７４、３８３及び３８４は、Ｎチャネルトランジスタである。前記トランジスタ３５４、３６４、３７３及び３７４のＷＥＬＬ電位は、Ｖ７（３３８）で与えられる電位である。前記トランジスタ３５３、３６３、３８３及び３８４のＷＥＬＬ電位は、Ｖ５（３３６）で与えられる電位である。また、トランジスタ３９１、３９３及び３９４は、Ｐチャネルトランジスタである。トランジスタ３９２、３９５及び３９６は、Ｎチャネルトランジスタである。
【０１１７】
前記Ｄ＜０＞３４１の論理がＨで前記Ｄ＜１＞３４３の論理がＨのとき、前記トランジスタ３６１と前記トランジスタ３８１と前記トランジスタ３５４と前記トランジスタ３７４がオンになるため、Ｐ１点は、Ｖ０（３３１）の電位となり、Ｎ１点はＶ７（３３８）の電位となる。前記Ｄ＜０＞３４１の論理がＬで前記Ｄ＜１＞３４３の論理がＨのとき、前記トランジスタ３５１と前記トランジスタ３８２と前記トランジスタ３６４と前記トランジスタ３７３がオンになるため、前記Ｐ１点は、前記Ｖ１（３３２）の電位となり、前記Ｎ１点は前記Ｖ６（３３７）の電位となる。同様にして、前記Ｄ＜０＞３４１の論理がＨで前記Ｄ＜１＞３４３の論理がＬのとき、Ｐ２点は、Ｖ２（３３３）の電位となり、Ｎ２点はＶ５（３３６）の電位となり、前記Ｄ＜０＞２７１の論理がＬで前記Ｄ＜１＞２７３の論理がＬのとき、前記Ｐ２点は、Ｖ３（３３４）の電位となり、前記Ｎ２点はＶ４（３３５）の電位となる。
【０１１８】
また、前記Ｄ＜２＞３４８の論理がＨのとき、前記トランジスタ３９３と前記トランジスタ３９６がオンになり、前記Ｐ１の電位がＰ３に出力され、前記Ｎ１の電位がＮ３に出力され、前記Ｄ＜２＞３４８の論理がＬのとき、トランジスタ３９４とトランジスタ３９５がオンになり、前記Ｐ２の電圧が前記Ｐ３に出力され、前記Ｎ２の電圧がＮ３に出力される。
【０１１９】
この様にして、前記Ｐ３点と前記Ｎ３点には、入力信号によりＶ０（３３１）からＶ７（３３８）の入力電圧を選択的に出力できる。
【０１２０】
極性制御回路からの信号であるＰＯＬＰ３４５とＰＯＬＮ３４６が、Ｌの場合、前記Ｐ３点の電位がＯＵＴ３４７に出力され、前記ＰＯＬＰ３４５と前記ＰＯＬＮ３４６が、Ｈの場合、前記Ｎ３点の電位が前記ＯＵＴ３４７に出力される。
【０１２１】
また、前記Ｐ３点および前記Ｎ３点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記ＯＵＴ３４７端子に存在する容量よりも十分大きいとき、前記Ｐ３点は、Ｖ０（３３１）とＶ７（３３８）の電位差の半分よりも低くなる事はなく、前記Ｎ３点も、前記Ｖ０（３３１）と前記Ｖ７（３３８）の電位差の半分よりも高くなることがないため、前記トランジスタ３９３から前記トランジスタ３９６は、前記Ｖ０（３３１）の電位と前記Ｖ７（３３８）の電位差の半分の耐圧のトランジスタを用いることができる。
【０１２２】
同様に前記Ｐ１点と前記Ｐ２点および前記Ｎ１点と前記２点に存在するドレイン容量と、その他配線等によって存在する寄生容量が、前記Ｐ３点と前記Ｎ３点に存在する容量よりも十分大きいとき、前記Ｐ１点と前記Ｐ２点はＶ０（３３１）の電位と前記Ｖ３（３３４）の電位差の半分よりも高くなることがなく、前記Ｎ１点と前記Ｎ２点も、前記Ｖ４（３３５）の電位と前記Ｖ７（３３８）の電位差の半分よりも高くなることがないため、前記トランジスタ３５１から前記トランジスタ３８４は、前記Ｖ０（３３１）と前記Ｖ７（３３８）の電位差の４分の１の耐圧のトランジスタを用いることができる。
【０１２３】
この様に、適切な、入力電圧に対しＷＥＬＬを分割して、入力電圧の選択を行うことで、小さい耐圧のトランジスタを使用できるため、トランジスタを微細化できる。
【０１２４】
また、入力信号は、前記Ｄ＜０＞３４１、ＸＤ＜０＞３４２、前記Ｄ＜１＞３４３、前記ＸＤ＜１＞３４４の４本でなくともよく、入力信号を増やすことで、ＯＵＴ３４７に出力できる電位の数を増やすことが出来る。
【０１２５】
また、前記入力電圧発生回路からの入力端子間を抵抗分割し前記入力電圧発生回路からの入力電圧を擬似的に増やしてもよい。
【０１２６】
図１５は本発明の非線型識別回路の偶数端子用回路の第１例である。図１５に示すように入力端子ＶＲＥＦＰ１（４０１）と入力端子ＶＲＥＦＰ２（４０２）と、ＶＲＥＦＮ１（４０４）とＶＲＥＦＮ２（４０５）オフセット電流制御用の電圧を入力する端子であり、オフセット電圧発生回路からの信号を入力する端子である。ＶＤＤ４０３とＧＮＤ４０６は、電源端子である。Ｄ＜４＞４０７、ＸＤ＜４＞４０８、Ｄ＜５＞４０９及びＸＤ＜５＞４１０はそれぞれ入力信号である。前記Ｄ＜４＞４０７と前記ＸＤ＜４＞４０８、前記Ｄ＜５＞４０９と前記ＸＤ＜５＞４１０は、それぞれ、逆の論理を構成する。トランジスタ４２１、４２２、４２４、４２５及び４２３は、Ｐチャネルトランジスタである。トランジスタ４３１、４３２、４３４、４３５及び４３３は、Ｎチャネルトランジスタである。
【０１２７】
前記Ｄ＜４＞４０７の論理がＨで前記Ｄ＜５＞４０９の論理がＨのとき、前記トランジスタ４２１、４２２、４３１及び４３２がオンになるため、Ｐ点は、ＶＲＥＦＰ１（４０１）の電位となり、Ｎ点はＶＲＥＦＮ１（４０４）の電位となる。前記Ｄ＜４＞４０７の論理がＬで前記Ｄ＜５＞４０５の論理がＨのとき、前記トランジスタ４２４、４２５、４３４及び４３５がオンになるため、前記Ｐ点は、前記ＶＲＥＦＰ２（４０２）の電位となり、前記Ｎ点は前記ＶＲＥＦＮ２（４０５）の電位となる。この他の論理のときは、前記Ｐ点と前記Ｎ点は、ハイインピーダンス状態となる。
【０１２８】
ＰＯＬＰ＿ＯＤＤ４１１とＰＯＬＰ＿ＥＶＥＮ４１２とＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＰ＿ＯＤＤ４１４は前記極性制御回路からの入力端子である。信号は周期的に変化する。
【０１２９】
前記ＰＯＬＰ＿ＥＶＥＮ４１２の論理がＨのとき、ＰＯＬＰ＿ＯＤＤ４１１の論理はＬであり、出力端子ＯＦＦＰ＿ＥＶＥＮ４１５にはＶＤＤ４０３の電位が出力される。前記ＰＯＬＰ＿ＥＶＥＮ４１２の論理がＬのとき、ＰＯＬＰ＿ＯＤＤ４１１の論理はＨであり、前記出力端子ＯＦＦＰ＿ＥＶＥＮ４１５には、前記点Ｐの電位が出力される。前記ＰＯＬＮ＿ＥＶＥＮ４１３の論理がＬのとき、前記ＰＯＬＮ＿ＯＤＤ４１１の論理はＨであり、出力端子ＯＦＦＮ＿ＥＶＥＮ４１６にはＧＮＤ４０３の電位が出力される。前記ＰＯＬＮ＿ＥＶＥＮ４１３の論理がＨのとき、前記ＰＯＬＰ＿ＯＤＤ４１１の論理はＬであり、前記出力端子ＯＦＦＮ＿ＥＶＥＮ４１６には、前記点Ｎの電位が出力される。
【０１３０】
このように、入力信号により、複数の電位が選択でき、非選択時には、電源電圧を出力することが出来る。
【０１３１】
また、前記ＰＯＬＰ＿ＥＶＥＮ４１２と前記ＰＯＬＰ＿ＯＤＤ４１１の端子を入れ替え、かつ、前記ＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＮ＿ＯＤＤ４１４の端子を入れ替えることにより、奇数端子出力用の非線型動作領域識別回路を構成することもできる。
【０１３２】
図１６は本発明の非線型識別回路の偶数端子用回路の第２例である。図１６に示すように入力端子ＶＲＥＦＰ１（４４１）と入力端子ＶＲＥＦＰ２（４４２）と、ＶＲＥＦＮ１（４４４）とＶＲＥＦＮ２（４４５）は、オフセット電流制御用の電圧を入力する端子であり、前記オフセット電圧発生回路からの信号を入力する端子である。ＶＤＤ４４３とＧＮＤ４４６は、電源端子である。Ｄ＜４＞４４７、ＸＤ＜４＞４４８、Ｄ＜５＞４４９及びＸＤ＜５＞４５０はそれぞれ入力信号である。前記Ｄ＜４＞４４７と前記ＸＤ＜４＞４４８、前記Ｄ＜５＞４４９と前記ＸＤ＜５＞４５０はそれぞれ、逆の論理を構成する。トランジスタ４６１、４６２、４６４、４６５、４６３及び４６７はＰチャネルトランジスタである。トランジスタ４７１、４７２、４７４、４７５、４７３及び４７７は、Ｎチャネルトランジスタである。ＰＯＬＰ＿ＥＶＥＮ４１１とＰＯＬＰ＿ＯＤＤ４１２とＰＯＬＮ＿ＥＶＥＮ４１３とＰＯＬＰ＿ＯＤＤ４１４は前記極性制御回路からの入力端子である。これらの信号は周期的に変化する。ＰＯＬＰ＿ＥＶＥＮ４１１とＰＯＬＰ＿ＯＤＤ４１２は、論理的に逆の極性であり、ＰＯＬＮ＿ＥＶＥＮ４５３とＰＯＬＮ＿ＯＤＤ４５４は、論理的に逆の特性である。
【０１３３】
前記Ｄ＜４＞４４７の論理がＨで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＰ＿ＥＶＥＮ４５２の論理がＬのとき、前記トランジスタ４６１と前記トランジスタ４６２と前記トランジスタ４６３がオンになるため、ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＲＥＦＰ１（４４１）の電位となる。前記Ｄ＜４＞４４７の論理がＬで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＰ＿ＥＶＥＮ４５２の論理がＬのとき、前記トランジスタ４６４と前記トランジスタ４６５と前記トランジスタ４６７がオンになるため、前記ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＲＥＦＰ２  ４４２の電位となる。また、前記ＰＯＬＰ＿ＯＤＤ  ４５１の論理がＬのとき前記ＯＦＦＰ＿ＥＶＥＮ４５５は、前記ＶＤＤ４４３の電位となる。前記Ｄ＜４＞４４７の論理がＨで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＮ＿ＥＶＥＮ４５３の論理がＨのとき、前記トランジスタ４７１と前記トランジスタ４７２と前記トランジスタ４７３がオンになるため、ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＶＲＥＦＮ１（４４４）の電位となる。前記Ｄ＜４＞４４７の論理がＬで前記Ｄ＜５＞４４９の論理がＨで前記ＰＯＬＮ＿ＥＶＥＮ４５３の論理がＨのとき、前記トランジスタ４７４と前記トランジスタ４７５と前記トランジスタ４７７がオンになるため、前記ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＶＲＥＦＮ２（４４５）の電位となる。また、前記ＰＯＬＮ＿ＯＤＤ  ４５４の論理がＨのとき前記ＯＦＦＮ＿ＥＶＥＮ４５６は、前記ＧＮＤ４４６の電位となる。
【０１３４】
このように、入力信号により、複数の電位が選択でき、非選択時には、電源電圧を出力することが出来る。
【０１３５】
また、前記ＰＯＬＰ＿ＥＶＥＮ４５２と前記ＰＯＬＰ＿ＯＤＤ４５１の端子を入れ替え、かつ、前記ＰＯＬＮ＿ＥＶＥＮ４５３とＰＯＬＮ＿ＯＤＤ４５４の端子を入れ替えることにより、奇数端子出力用の非線型動作領域識別回路を構成することもできる。
【０１３６】
図１８は本発明の演算増幅器およびその内部であるオフセット電流発生回路の１例を示す。図１８に示すように入力端子ＶＤＤ５０１は、前記演算増幅器および前記オフセット電流発生回路の正の電源を供給し、ＶＳＳ５０３は前記演算増幅器および前記オフセット電流発生回路の負の電源を供給する。端子ＩＮ５０２と端子ＶＲＥＦ＿Ｐ５０５と端子ＶＲＥＦ＿Ｎ５０４は、前記演算増幅器の入力端子である。端子ＯＦＦ＿Ｐ５０７と端子ＯＦＦ＿Ｎ５０８は、前記オフセット電流発生回路の入力端子である。端子ＯＵＴ５０６は、前記演算増幅器および前記オフセット電流発生回路の出力端子である。
【０１３７】
トランジスタ５１４とトランジスタ５１５はＰチャネルトランジスタである。トランジスタ５１２、５１３及び５１１は、Ｎチャネルトランジスタである。前記トランジスタ５１２と前記トランジスタ５１３により差動対を構成し、前記トランジスタ５１１、５１２、５１３、５１４及び５１５により、差動部１を構成する。
【０１３８】
前記トランジスタ５１１のゲートには、前記端子ＶＲＥＦ＿Ｎ５０４が接続され、前記差動部１の電流制御を行う。前記トランジスタ５１１のソースには、前記端子ＶＳＳ５０３が接続され、前記トランジスタ５１１のドレインには、前記トランジスタ５１２のソースと前記トランジスタ５１３のソースが接続される。前記トランジスタ５１２のゲートには、前記端子ＩＮ５０２が接続さる。前記トランジスタ５１２のドレインには、前記トランジスタ５１４のドレインと前記トランジスタ５１４のゲートと前記トランジスタ５１５のゲートが接続される。前記トランジスタ５１３のゲートには、前記端子ＯＵＴ５０６が接続される。前記トランジスタ５１３のドレインには、前記トランジスタ５１５のドレインが接続される。前記トランジスタ５１４のソースには、前記端子ＶＤＤ５０１が接続される。前記トランジスタ５１５のソースには、前記端子ＶＤＤ５０１が接続される。前記トランジスタ５１４と前記トランジスタ５１５は、カレントミラー回路を構成し、前記トランジスタ５１４と前記トランジスタ５１５に流れる電流が同じになる様に構成されている。
【０１３９】
トランジスタ５１９とトランジスタ５２０はＮチャネルトランジスタである。トランジスタ５１７とトランジスタ５１８とトランジスタ５１６は、Ｐチャネルトランジスタである。前記トランジスタ５１７と前記トランジスタ５１８により差動対を構成し、前記トランジスタ５１６と前記トランジスタ５１７と前記トランジスタ５１８と前記トランジスタ５１９と前記トランジスタ５２０により、差動部２を構成する。
【０１４０】
前記トランジスタ５１６のゲートには、前記端子ＶＲＥＦ＿Ｐ５０５が接続され、前記差動部２の電流制御を行う。前記トランジスタ５１６のソースには、前記端子ＶＤＤ５０１が接続され、前記トランジスタ５１６のドレインには、前記トランジスタ５１７のソースと前記トランジスタ５１８のソースが接続される。前記トランジスタ５１７のゲートには、前記端子ＩＮ５０２が接続される。前記トランジスタ５１７のドレインには、前記トランジスタ５１９のドレインと前記トランジスタ５１９のゲートと前記トランジスタ５２０のゲートが接続される。前記トランジスタ５１８のゲートには、前記端子ＯＵＴ５０６が接続され、前記トランジスタ５１８のドレインには、前記トランジスタ５２０のドレインが接続される。前記トランジスタ５１９のソースには、前記端子ＶＳＳ５０３が接続され、前記トランジスタ５２０のソースには、前記端子ＶＳＳ５０３が接続される。
【０１４１】
前記トランジスタ５１９と前記トランジスタ５２０は、カレントミラー回路を構成し、前記トランジスタ５１９と前記トランジスタ５２０に流れる電流が同じになる様に構成されている。
【０１４２】
トランジスタ５２１は、Ｐチャネルトランジスタであり、トランジスタ５２２はＮチャネルトランジスタである。
【０１４３】
容量５２３と容量５２４は、本演算増幅器の出力位相補償用の容量である。
【０１４４】
前記トランジスタ５２１と前記トランジスタ５２２と前記容量５２３と前記容量５２４により、出力部を形成する。
【０１４５】
前記トランジスタ５２１のゲートは、前記トランジスタ５１３のドレインに接続される。前記トランジスタ５２１のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２１のソースは、前記端子ＶＤＤ５０１に接続される。前記トランジスタ５２２のゲートは、前記トランジスタ５１８のドレインに接続される。前記トランジスタ５２２のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２２のソースは、前記端子ＶＳＳ５０３に接続される。
【０１４６】
前記容量５２３と前記容量５２４は、一方の端子が、それぞれ、前記トランジスタ５２３のゲートと前記トランジスタ５２２のゲートに接続され、他方の端子は、前記端子ＯＵＴ５０６に接続される。前記容量５２３と前記容量５２４は無くてもよい。
【０１４７】
トランジスタ５２５は、Ｐチャネルトランジスタであり、トランジスタ５２６は、Ｎチャネルトランジスタである。前記トランジスタ５２５と前記トランジスタ５２６により、オフセット電流発生回路を構成する。
【０１４８】
前記トランジスタ５２５のゲートは、前記端子ＯＦＦ＿Ｐ５０７に接続される。前記トランジスタ５２５のドレインは、前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２５のソースは、前記端子ＶＤＤ５０１に接続される。前記トランジスタ５２６のゲートは、前記端子ＯＦＦ＿Ｎ５０８に接続される。前記トランジスタ５２６のドレインは前記端子ＯＵＴ５０６に接続される。前記トランジスタ５２６のソースは、前記端子ＶＳＳ５０３に接続される。
【０１４９】
【発明の効果】
この発明によれば、隣り合った出力が反対の極性を出力するような表示装置用回路装置において、演算増幅器の出力が電源電圧範囲内で線形動作できる。
【０１５０】
また、極性反転時の入力選択回路での電流の突き抜け（ショート）を防止できる。
【０１５１】
また、入力選択回路において、電源電圧の半分の耐圧のトランジスタを使用出来るため回路を小さくできる。
【０１５２】
また、入力選択回路において、電源電圧の数分の１の耐圧のトランジスタを使用出来るため回路を小さくできる。
【０１５３】
また、容量結合による駆動を行わないため、回路を小さく出来る。
【０１５４】
また、演算増幅器の非線型動作領域において、適切なオフセット電流を発生できる。
【０１５５】
また、演算増幅器が、ＰチャネルとＮチャネルの両方のトランジスタにより構成されるため、精度が良く、精度が保証されることにより、演算増幅器の差動部のサイズが、従来と同じ程度で良く、回路のサイズを小さく出来る。
【０１５６】
さらに、電源電圧範囲において入力に出力が追従できるため、切替え用のスイッチを用いる必要が無くなり、高速動作が可能となり、また、トランジスタのしきい値電圧を下げる必要が無いため、トランジスタの耐圧を大きくすることが出来る。
【０１５７】
また、オフセット電流の出力時にのみ、定電流を流す様になったことにより、電流を少なく出来る。
【図面の簡単な説明】
【図１】図１は、本発明の第２の実施形態を表すブロック図である。
【図２】図２は、本発明の第３の実施形態を表すブロック図である。
【図３】図３は、本発明の第４の実施形態を表すブロック図である。
【図４】図４は、本発明の最良の実施の形態を表すブロック図である。
【図５】図５は、本発明の第５の実施形態を表すブロック図である。
【図６】図６は、本発明の第６の実施形態を表すブロック図である。
【図７】図７は、本発明の第７の実施形態を表すブロック図である。
【図８】図８は、本発明の第８の実施形態を表すブロック図である。
【図９】図９は、本発明の極性制御回路の第１例である。
【図１０】図１０は、本発明の極性制御回路の第２例である。
【図１１】図１１は、本発明の入力選択回路の第１例である。
【図１２】図１２は、本発明の入力選択回路の第２例である。
【図１３】図１３は、本発明の入力選択回路の第３例である。
【図１４】図１４は、本発明の入力選択回路の第４例である。
【図１５】図１５は、本発明の非線型領域識別回路の第１例である。
【図１６】図１６は、本発明の非線型領域識別回路の第２例である。
【図１７】図１７は、本発明の非線型領域識別回路の第３例である。
【図１８】図１８は、本発明の演算増幅器及びその内部のオフセット電流発生回路の例である。
【図１９】図１９は、オフセット電流発生回路無き場合の演算増幅器の入出力特性を表すグラフである。
【図２０】図２０は、オフセット電流発生回路が機能している場合の演算増幅器の入出力特性を表すグラフである。
【図２１】図２１は、フラット表示装置の概略構成を示す図である。
【図２２】図２２は、従来のＮチャネルトランジスタによる差動部をもつ演算増幅器の入出力特性を示すグラフである。
【図２３】図２３は、従来のＰチャネルトランジスタによる差動部をもつ演算増幅器の入出力特性を示すグラフである。
【図２４】図２４は、従来の技術による入出力特性における継ぎ目の電位不一致を示すグラフである。
【図２５】図２５は、従来の片チャネルタイプの演算増幅器の回路を示す図である。
【符号の説明】
１      入力信号
２      極性信号
３      入力選択回路
４      非線型領域識別回路
５      極性制御回路
６      オフセット電流発生回路
７      演算増幅器
８      出力信号
１３      入力選択回路
１４      非線型領域識別回路
１５      極性制御回路
１９      入力電圧発生回路
２３      入力選択回路
２４      非線型領域識別回路
２５      極性制御回路
３０      オフセット電圧発生回路
３３      入力選択回路
３４      非線型領域識別回路
３５      極性制御回路
３９      入力電圧発生回路
４０      オフセット電圧発生回路
４３      入力選択回路
４４      非線型領域識別回路
４５      極性制御回路
５３      入力選択回路
５４      非線型領域識別回路
５５      極性制御回路
５９      入力電圧発生回路
６３      入力選択回路
６４      非線型領域識別回路
６５      極性制御回路
７０      オフセット電圧発生回路
７３      入力選択回路
７４      非線型領域識別回路
７５      極性制御回路
７９      入力電圧発生回路
８０      オフセット電圧発生回路
８１      ＰＯＬ
８２      フリップフロップ
８３，８４，８５，９０，９１  バッファ
８６，８７，９２，９３  論理回路
８８，９９    レベルシフタ
９４      ＰＯＬ＿Ｐ＿ＯＤＤ
９５      ＰＯＬ＿Ｎ＿ＯＤＤ
９６      ＰＯＬ＿Ｐ＿ＥＶＥＮ
９７      ＰＯＬ＿Ｎ＿ＥＶＥＮ
９８      ＭＯＤＥ
１００      ＰＯＬ
１０１      ＬＰ
１０２      フリップフロップ
１０３      インバータ
１０４，１０５，１１０，１１１  論理回路
１０６，１０７  レベルシフタ
１０８，１０９  バッファ
１１２      ＰＯＬ＿Ｐ＿ＯＤＤ
１１３      ＰＯＬ＿Ｎ＿ＯＤＤ
１１４      ＰＯＬ＿Ｐ＿ＥＶＥＮ
１１５      ＰＯＬ＿Ｎ＿ＥＶＥＮ
１１８      ＭＯＤＥ
１２１      ＶＤＤ
１２２      ＧＮＤ
１２３，１２４，１２５，１２６，１２７，１２８，１２９    抵抗
１３１      Ｄ＜０＞
１３２      ＸＤ＜０＞
１３３      Ｄ＜１＞
１３４      ＸＤ＜１＞
１３５      ＰＯＬＰ
１３６      ＰＯＬＮ
１３７      ＯＵＴ
１４１，１４２，１５１，１５２，１６１，１６２，１７１，１７２，１８１  Ｐチャネルトランジスタ
１４３，１４４，１５３，１５４，１６３，１６４，１７３，１７４，１８２  Ｎチャネルトランジスタ
１９１      Ｖ０
１９２      Ｖ１
１９３      Ｖ２
１９４      Ｖ３
１９５      Ｖ４
１９６      Ｖ５
１９７      Ｖ６
１９８      Ｖ７
２０１      Ｄ＜０＞
２０２      ＸＤ＜０＞
２０３      Ｄ＜１＞
２０４      ＸＤ＜１＞
２０５      ＰＯＬＰ
２０６      ＰＯＬＮ
２０７      ＯＵＴ
２１１，２１２，２２１，２２２，２３１，２３２，２４１，２４２，２５１  Ｐチャネルトランジスタ
２１３，２１４，２２３，２２４，２３３，２３４，２４３，２４４，２５２  Ｎチャネルトランジスタ
２６１      ＶＤＤ
２６２      ＧＮＤ
２６３，２６４，２６５，２６６，２６７，２６８，２６９  抵抗
２７１      Ｄ＜０＞
２７２      ＸＤ＜０＞
２７３      Ｄ＜１＞
２７４      ＸＤ＜１＞
２７５      ＰＯＬＰ
２７６      ＰＯＬＮ
２７７      ＯＵＴ
２７８      Ｄ＜２＞
２７９      ＸＤ＜２＞
２８１，２８２，２９１，２９２，３０１，３０２，３１１，３１２，３２１，３２３，３２４  Ｐチャネルトランジスタ
２８３，２８２，２９３，２９４，３０３，３０４，３１３，３１４，３２２，３２５，３２６  Ｎチャネルトランジスタ
３３１      Ｖ０
３３２      Ｖ１
３３３      Ｖ２
３３４      Ｖ３
３３５      Ｖ４
３３６      Ｖ５
３３７      Ｖ６
３３８      Ｖ７
３４１      Ｄ＜０＞
３４２      ＸＤ＜０＞
３４３      Ｄ＜１＞
３４４      ＸＤ＜１＞
３４５      ＰＯＬＰ
３４６      ＰＯＬＮ
３４７      ＯＵＴ
３４８      Ｄ＜２＞
３４９      ＸＤ＜２＞
３５１，３５２，３６１，３６２，３７１，３７２，３８１，３８２，３９１，３９３，３９４  Ｐチャネルトランジスタ
３５３，３５４，３６３，３６４，３７３，３７４，３８３，３８４，３９２，３９５，３９６  Ｎチャネルトランジスタ
４０１      ＶＲＥＦＰ１
４０２      ＶＲＥＦＰ２
４０３      ＶＤＤ
４０４      ＶＲＥＦＮ１
４０５      ＶＲＥＦＮ２
４０６      ＧＮＤ
４０７      Ｄ＜４＞
４０８      ＸＤ＜４＞
４０９      Ｄ＜５＞
４１０      ＸＤ＜５＞
４１１      ＰＯＬＰ＿ＯＤＤ
４１２      ＰＯＬＰ＿ＥＶＥＮ
４１３      ＰＯＬＮ＿ＥＶＥＮ
４１４      ＰＯＬＮ＿ＯＤＤ
４１５      ＯＦＦＰ＿ＥＶＥＮ
４１６      ＯＦＦＮ＿ＥＶＥＮ
４２１，４２２，４２３，４２４，４２５，４２６  Ｐチャネルトランジスタ
４３１，４３２，４３３，４３４，４３５，４３６    Ｎチャネルトランジスタ
４４１      ＶＲＥＦＰ１
４４２      ＶＲＥＦＰ２
４４３      ＶＤＤ
４４４      ＶＲＥＦＮ１
４４５      ＶＲＥＦＮ２
４４６      ＧＮＤ
４４７      Ｄ＜４＞
４４８      ＸＤ＜４＞
４４９      Ｄ＜５＞
４５０      ＸＤ＜５＞
４５１      ＰＯＬＰ＿ＯＤＤ
４５２      ＰＯＬＰ＿ＥＶＥＮ
４５３      ＰＯＬＮ＿ＥＶＥＮ
４５４      ＰＯＬＮ＿ＯＤＤ
４５５      ＯＦＦＰ＿ＥＶＥＮ
４５６      ＯＦＦＮ＿ＥＶＥＮ
４６１，４６２，４６３，４６４，４６５，４６６，４６７  Ｐチャネルトランジスタ
４７１，４７２，４７３，４７４，４７５，４７６，４７７  Ｎチャネルトランジスタ
４８１      ＶＤＤ
４８２      ＶＲＥＦＰ
４８３      ＩＮ
４８４      ＧＮＤ
４８５      ＶＲＥＦＮ
４８６      ＯＦＦＮ
４８７      ＯＦＦＰ
４９１，４９４，４９５  Ｐチャネルトランジスタ
４９２，４９３，４９６  Ｎチャネルトランジスタ
５０１      ＶＤＤ
５０２      ＩＮ
５０３      ＶＳＳ
５０４      ＶＲＥＦ＿Ｎ
５０５      ＶＲＥＦ＿Ｐ
５０６      ＯＵＴ
５０７      ＯＦＦ＿Ｐ
５０８      ＯＦＦ＿Ｎ
５１１，５１２，５１３，５１９，５２０，５２２  Ｎチャネルトランジスタ
５１４，５１５，５１６，５１７，５１８，５２１  Ｐチャネルトランジスタ
５２３，５２４  容量
５２５      Ｐチャネルトランジスタ
５２６      Ｎチャネルトランジスタ
【図１】
0003573055.tif 000002
【図２】
0003573055.tif 000003
【図３】
0003573055.tif 000004
【図４】
0003573055.tif 000005
【図５】
0003573055.tif 000006
【図６】
0003573055.tif 000007
【図７】
0003573055.tif 000008
【図８】
0003573055.tif 000009
【図９】
0003573055.tif 000010
【図１０】
0003573055.tif 000011
【図１１】
0003573055.tif 000012
【図１２】
0003573055.tif 000013
【図１３】
0003573055.tif 000014
【図１４】
0003573055.tif 000015
【図１５】
0003573055.tif 000016
【図１６】
0003573055.tif 000017
【図１７】
0003573055.tif 000018
【図１８】
0003573055.tif 000019
【図１９】
0003573055.tif 000020
【図２０】
0003573055.tif 000021
【図２１】
0003573055.tif 000022
【図２２】
0003573055.tif 000023
【図２３】
0003573055.tif 000024
【図２４】
0003573055.tif 000025
【図２５】
0003573055.tif 000026