(57)【特許請求の範囲】
【請求項１】
入力端子が容量を介して接地されたインバータと、このインバータと電源を共通し該容量を充電する充電手段とを有し、該電源投入時にこのインバータの出力端子から電源電位側をオンとするリセット信号を発生するリセット信号発生回路において、この充電手段が、
電源投入時オンに制御される高抵抗スイッチング素子、
エミッタを電源に接続し、コレクタがこの高抵抗スイッチング素子を介して接地されたバイポーラトランジスタ、及び
このバイポーラトランジスタのコレクタ・ベース間電圧で制御される電流制御素子を備え、
この電流制御素子を介して供給される前記バイポーラトランジスタのベース電流により前記容量を充電することを特徴とするリセット信号発生回路。
【請求項２】
入力端子が容量を介して電源に接続されたインバータと、このインバータと電源を共通し該容量を充電する充電手段とを有し、該電源投入時にこのインバータの出力端子から接地電位側をオンとするリセット信号を発生するリセット信号発生回路において、この充電手段が、
電源投入時オンに制御される高抵抗スイッチング素子、
エミッタを接地し、コレクタがこの高抵抗スイッチング素子を介して電源に接続されたバイポーラトランジスタ、及び
このバイポーラトランジスタのコレクタ・ベース間電圧で制御される電流制御素子を備え、
この電流制御素子を介して供給される前記バイポーラトランジスタのベース電流により前記容量を充電することを特徴とするリセット信号発生回路。
【請求項３】
前記電流制御素子は、ベースを前記バイポーラトランジスタのコレクタに接続し、エミッタを前記バイポーラトランジスタのベースに接続した第２のバイポーラトランジスタであり、この第２のバイポーラトランジスタのコレクタ電流により前記容量を充電することを特徴とする請求項１または請求項２に記載のリセット信号発生回路。
【請求項４】
前記電流制御素子は、ゲートを前記バイポーラトランジスタのコレクタに接続し、ソースを前記バイポーラトランジスタのベースに接続したＭＯＳＦＥＴであり、このＭＯＳＦＥＴのドレイン電流により前記容量を充電することを特徴とする請求項１または請求項２に記載のリセット信号発生回路。
【請求項５】
前記高抵抗スイッチング素子の制御端子が、前記インバータの出力端子に接続され、リセット信号終了後は該高抵抗スイッチング素子がオフに制御されることを特徴とする請求項１または請求項２に記載のリセット信号発生回路。
【請求項６】
さらに第２のスイッチング素子を有し、該インバータの入力端子をこの第２のスイッチング素子を介して該電源に接続し、この第２のスイッチング素子の制御端子を前記インバータの出力端子に接続することにより、リセット信号終了後はこの第２のスイッチング素子をオンに制御し該インバータの入力電位を電源電位側に固定することを特徴とする請求項１に記載のリセット信号発生回路。
【請求項７】
さらに第２のスイッチング素子を有し、該インバータの入力端子をこの第２のスイッチング素子を介して接地し、この第２のスイッチング素子の制御端子を前記インバータの出力端子に接続することにより、リセット信号終了後はこの第２のスイッチング素子をオンに制御し該インバータの入力電位を接地電位側に固定することを特徴とする請求項２に記載のリセット信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等のＩＣ回路（半導体集積回路）に内蔵され、電源投入時にその内部回路をリセットするためのリセット信号発生回路に関する。
【０００２】
【従来の技術】
ＬＩＳ等のＩＣ回路に内蔵され、電源投入時にその内部回路をリセットするために用いられるリセット信号発生回路として、従来、例えば、図４や図５に示す構成の回路が使用されていた。
図４の例では、電源ＶＤＤに接続されたコンデンサ１の他端が、電源ＶＤＤによりゲートを制御され数ＭΩのオン抵抗を有するＭＯＳＦＥＴ２を介して接地され、コンデンサ１とＭＯＳＦＥＴ２の接続点の電位を入力信号とし、コンデンサ１と電源ＶＤＤを共通するインバータ４の出力がリセット信号として供給される。
【０００３】
電源ＶＤＤが投入されると、コンデンサ１とＭＯＳＦＥＴ２の接続点の電位は、電源電位まで上昇し、インバータ４から低電位のリセット信号が出力されるが、この接続点の電位はＭＯＳＦＥＴ２のオン抵抗を通じてコンデンサ１が充電されるため徐々に低下し、インバータ４の入力段トランジスタのスレッショルド電圧まで低下した時点でインバータ４の出力は高位に反転し、リセット信号がオフ（高電位）となる。
【０００４】
このようにして、ＩＣ回路の電源投入時に、コンデンサ１の容量とＭＯＳＦＥＴ２のオン抵抗で定まる時定数に比例したパルス幅のリセット信号が供給される。
図５は、コンデンサ１を接地側に接続した例で、電源ＶＤＤ投入後コンデンサ１がＭＯＳＦＥＴ３のオン抵抗を通して徐々に充電されることにより、図４と同様、コンデンサ１の容量とＭＯＳＦＥＴ３のオン抵抗で定まる時定数に比例したパルス幅のリセット信号（高電位）が得られる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＩＣ回路自体の回路特性や、システムに組み込まれた場合の電源回路の能力、周辺回路の立ちあがり特性の差違等を考慮するとき、確実に回路のリセットを行うために、ある程度パルス幅の広いリセット信号を必要とする場合がある。
このような場合には、前述の従来例では、容量素子コンデンサ１の容量値を大きくし、またＭＯＳＦＥＴ（２、３）のオン抵抗を大きくすることで対処することとなるが、例えばリセット信号のパルス幅を１０倍にする場合、容量を１０倍にするためには容量素子の面積を１０倍にする必要があり、またＭＯＳＦＥＴのオン抵抗を１０倍にするためにはそのゲート長を１０倍にしなければならず、いずれにしてもＩＣ基盤の専有面積の増大を招く問題点があった。
【０００６】
本発明はかかる問題点を解決するためになされたものであり、ＩＣ回路において、基盤専有面積を大きく増大することなく、また不要な電流を消費することなく、長いパルス幅のリセット信号を供給でき、また動作の安定したリセット信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明の第１の実施形態に係る、入力端子が容量を介して接地されたインバータと、このインバータと電源を共通し該容量を充電する充電手段とを有し、該電源投入時にこのインバータの出力端子から電源電位側をオンとするリセット信号を発生するリセット信号発生回路においては、この充電手段が、
電源投入時オンに制御される高抵抗スイッチング素子、
エミッタを電源に接続し、コレクタがこの高抵抗スイッチング素子を介して接地されたバイポーラトランジスタ、及び
このバイポーラトランジスタのコレクタ・ベース間電圧で制御される電流制御素子を備え、
この電流制御素子を介して供給される前記バイポーラトランジスタのベース電流により前記容量を充電することを特徴とする。
【０００８】
また、本願発明の第２の実施形態に係る、入力端子が容量を介して電源に接続されたインバータと、このインバータと電源を共通し該容量を充電する充電手段とを有し、該電源投入時にこのインバータの出力端子から接地電位側をオンとするリセット信号を発生するリセット信号発生回路においては、この充電手段が、
電源投入時オンに制御される高抵抗スイッチング素子、
エミッタを接地し、コレクタがこの高抵抗スイッチング素子を介して電源に接続されたバイポーラトランジスタ、及び
このバイポーラトランジスタのコレクタ・ベース間電圧で制御される電流制御素子を備え、
この電流制御素子を介して供給される前記バイポーラトランジスタのベース電流により前記容量を充電することを特徴とする。
【０００９】
また、本願発明のこれら実施形態に係るリセット信号発生回路は、前記電流制御素子が、ベースを前記バイポーラトランジスタのコレクタに接続し、エミッタを前記バイポーラトランジスタのベースに接続した第２のバイポーラトランジスタであり、この第２のバイポーラトランジスタのコレクタ電流により前記容量を充電することを特徴とする。
【００１０】
また、本願発明のこれら実施形態に係るリセット信号発生回路は、前記電流制御素子が、ゲートを前記バイポーラトランジスタのコレクタに接続し、ソースを前記バイポーラトランジスタのベースに接続したＭＯＳＦＥＴであり、このＭＯＳＦＥＴのドレイン電流により前記容量を充電することを特徴とする。
【００１１】
また、本願発明のこれら実施形態に係るリセット信号発生回路は、前記高抵抗スイッチング素子の制御端子が、前記インバータの出力端子に接続され、リセット信号終了後は該高抵抗スイッチング素子がオフに制御されることを特徴とする。
【００１２】
また、本願発明の第１の実施形態に係るリセット信号発生回路は、さらに第２のスイッチング素子を有し、該インバータの入力端子をこの第２のスイッチング素子を介して該電源に接続し、この第２のスイッチング素子の制御端子を前記インバータの出力端子に接続することにより、リセット信号終了後はこの第２のスイッチング素子をオンに制御し該インバータの入力電位を電源電位側に固定することを特徴とする。
【００１３】
さらにまた、本願発明の第２の実施形態に係るリセット信号発生回路は、さらに第２のスイッチング素子を有し、該インバータの入力端子をこの第２のスイッチング素子を介して接地し、この第２のスイッチング素子の制御端子を前記インバータの出力端子に接続することにより、リセット信号終了後はこの第２のスイッチング素子をオンに制御し該インバータの入力電位を接地電位側に固定することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係るリセット信号発生回路の一実施形態を示す回路図であり図４、図５と同一符号は同一又は相当部分を示す。本実施形態は図５の先行例に相当し、高電位をオンとするリセット信号を発生する。
【００１５】
図１に示すように、本実施形態のリセット信号発生回路は、ＭＯＳＦＥＴ２と、コンデンサ１と、インバータ４と、エミッタを電源ＶＤＤに接続しコレクタがＭＯＳＦＥＴ２を介して接地されたバイポーラトランジスタ１０と、バイポーラトランジスタ１０のベースにエミッタが接続され、コレクタにベースが接続され、コレクタがコンデンサ１を介して接地されたバイポーラトランジスタ１１とを備え、バイポーラトランジスタ１１のコレクタとコンデンサ１の接続点の電位が電源ＶＤＤを共通するインバータ４に入力され、高電位をオンとするリセット信号がインバータ４の出力端子から供給される。
【００１６】
また本実施形態ではＭＯＳＦＥＴ２のゲートはこのインバータ４の出力信号で制御され、定常状態で出力信号が低電位、すなわちリセット信号がオフのときオフに制御される。さらに本実施形態では定常状態でインバータ４の入力を高電位に安定させるため、インバータ４の入力端子は、その出力信号で制御され出力信号が低電位のときオンとなるＭＯＳＦＥＴ１２を介して電源ＶＤＤに接続されている。
【００１７】
図２の、本実施形態の電源ＶＤＤの電位Ｖｄｄと、インバータ４の入力信号電位Ｖ１及び出力信号、すなわちリセット信号の電位Ｖｒの関係を示すタイムチャートを参照し本実施形態の動作を説明する。
電源ＶＤＤが接地電位にあるときは、すべての端子電圧は接地電位にある。
電源ＶＤＤが立ちあがり、インバータ４に電源が供給されると、入力端子電圧Ｖ１が接地電位にあるため、インバータ４の出力は高電位となり、リセット信号Ｖｒを立ちあげる。
【００１８】
このことにより、ＭＯＳＦＥＴ２がオンとなり、バイポーラトランジスタ１０には、ＭＯＳＦＥＴ２のオン抵抗Ｒｏｎと、ソース・ドレイン間電圧、すなわち電源電位Ｖｄｄからバイポーラトランジスタ１０及び１１のベースエミッタ間電圧２Ｖｂｅを差し引いた電圧によって規定されるコレクタ電流が流れ、下式（１）で表されるこのコレクタ電流に対応するバイポーラトランジスタ１０のベース電流Ｉｂが、バイポーラトランジスタ１１のコレクタに流れ、インバータ４の入力端子電圧Ｖ１がその入力段トランジスタのスレッショルド電圧Ｖｔｈに達するまで、コンデンサ１を充電する。
【００１９】
Ｉｂ  ＝  （Ｖｄｄ  −  ２Ｖｂｅ）／（Ｒｏｎ・Ｈｆｅ）・・・（１）
ここで、Ｈｆｅはバイポーラトランジスタ１０のエミッタ接地電流増幅率であり、通常５０〜５００程度の値を有する。
【００２０】
（１）式に見られるように、本実施形態では、前述の従来技術にくらべコンデンサの充電電流を１／Ｈｆｅに絞ることができるため、同一の容量素子、同一のオン抵抗を有するＭＯＳＦＥＴを用いた場合、５０〜５００倍のパルス幅をもつリセット信号を発生することができる。
【００２１】
コンデンサ１が充電され、入力端子電圧Ｖ１がインバータ４の入力段トランジスタのスレッショルド電圧Ｖｔｈに達すると、インバータ４の出力であるリセット信号の電位Ｖｒは反転し、リセット信号はオフとなる。
このとき、インバータ４の出力で制御されるＭＯＳＦＥＴ２はオフとなり、またＭＯＳＦＥＴ１２がオンとなり、バイポーラトランジスタ１０、１１のコレクタ電流を遮断し不要な電流消費を押さえると共に、インバータ４の入力端子を電源電圧Ｖｄｄに維持し、リセット信号の不要な立ち上がりを防止する。
【００２２】
図３に、容量素子コンデンサ１を電源ＶＤＤ側に接続した本発明の他の実施形態の回路図を示す。本実施形態は、低電位をオンとするリセット信号を発生する図４の先行例に相当するが、動作原理、効果は図１の実施形態と同様であるので重複した説明を省略する。
【００２３】
なお、図１、図３の実施形態では電源ＶＤＤは、接地電位に対して高電位であるものとして、バイポーラトランジスタ１０、１１はＰＮＰトランジスタ、ＭＯＳＦＥＴ２はｎタイプ、ＭＯＳＦＥＴ１２はｐタイプであり、またバイポーラトランジスタ１３、１４はＮＰＮトランジスタ、ＭＯＳＦＥＴ３はｐタイプ、ＭＯＳＦＥＴ１５はｎタイプであるとして説明したが、電源電位ＶＤＤが接地電位に対し低電位の場合にも、各トランジスタのタイプを反転することによりまったく同等の効果を有するリセット回路を提供できることはいうまでもない。
【００２４】
また、これら実施形態では、バイポーラトランジスタ１０または１３のベース電流をバイポーラトランジスタ１１または１４を介してコンデンサ１に供給することとして説明したが、このベース電流を引き出すためのバイポーラトランジスタ１１及び１４は、例えばゲートをバイポーラトランジスタ１０または１３のコレクタに接続したＭＯＳＦＥＴ等、バイポーラトランジスタ１０または１３のコレクタ・ベース間電圧で制御される他の電流制御素子であってもよい。
【００２５】
また、ノイズや消費電流を考慮する必要がない場合には、ＭＯＳＦＥＴ２、３のゲートをそれぞれ電源ＶＤＤ及び接地電位で制御しても、本発明の主要効果を具現できる。
【００２６】
【発明の効果】
以上説明したように、本発明の電源投入時のリセット信号発生回路によれば、ＭＯＳＦＥＴによりコレクタ電流を制御するバイポーラトランジスタのベース電流で容量素子を充電することにより、従来技術に比較して、小さい容量の容量素子とオン抵抗値のＭＯＳＦＥＴを用いて、容易に大きなパルス幅のリセット信号を発生することができ、また出力信号により該ＭＯＳＦＥＴを制御することにより、回路動作の安定化と消費電力の軽減が可能となり、ＩＣ回路の小型化、高安定化及び低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】図１の実施形態の動作を説明するタイムチャートである。
【図３】本発明の他の実施形態を示す回路図である。
【図４】従来のリセット信号発生回路の一例を示す回路図である。
【図５】従来のリセット信号発生回路の他の例を示す回路図である。
【符号の説明】
１  コンデンサ
２、３、１２、１５  ＭＯＳＦＥＴ
４  インバータ
１０、１１、１３、１４  バイポーラトランジスタ
【図１】
0003580956.tif 000002
【図２】
0003580956.tif 000003
【図３】
0003580956.tif 000004
【図４】
0003580956.tif 000005
【図５】
0003580956.tif 000006