(57)【特許請求の範囲】
【請求項１】
アドレス指定可能で、かつ電気的にプログラム可能な記憶セルのマトリクスを具えた集積記憶装置であって、前記記憶セルの各々が、浮動ゲートを有するMOSトランジスタ（TM）を具えて、前記浮動ゲートの電荷がプログラミング電圧によって制御可能であり、前記MOSトランジスタの各々が制御ゲートも具えて、前記記憶装置が制御回路も具えて、該制御回路が、所望のプログラミング電圧よりも高い高電圧を受ける電圧入力と、前記プログラミング電圧を供給する電圧出力と、前記記憶セルのトランジスタ（TM）と同じ構造を有して、製造公差の観点からほぼ最適値のプログラミング電圧を前記高電圧から導出すべく動作する追加的なトランジスタ（T0）とを具えている記憶装置において、
前記追加的なトランジスタのドレイン（D）を前記電圧出力（Vo）に結合して、前記追加的なトランジスタのソース（S）が、第１スイッチ（T1）経由で制御電圧入力（Vc）に結合可能であり、かつ第２スイッチ（T2）経由で前記電圧入力（Vi）に結合可能であり、前記追加的なトランジスタの制御ゲート（GS）が、第３スイッチ（T3）経由で基準電圧（0V）に結合可能であり、かつ少なくとも第４スイッチ（T4）経由で前記電圧入力に結合可能であることを特徴とする記憶装置。
【請求項２】
前記記憶セルのトランジスタをNMOSトランジスタとして構成する際に、前記第１及び第３スイッチをNMOSトランジスタとして構成し、前記第２及び第４スイッチをPMOSトランジスタとして構成して、前記第１及び第２スイッチのゲートが共に第１制御入力を介して制御可能であり、前記第３及び第４スイッチのゲートが共に第２制御入力を介して制御可能であることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第４スイッチと前記追加的なトランジスタの制御ゲートとの間にさらなるNMOSトランジスタを接続して、該NMOSトランジスタのゲートを、前記第４スイッチに接続した端子に接続して、前記追加的なトランジスタの制御ゲートが、第５スイッチ経由で前記電圧入力に接続可能であり、前記第５スイッチも、PMOSトランジスタとして構成し、かつ前記第１制御入力を介して制御可能であることを特徴とする請求項２に記載の記憶装置。
【請求項４】
請求項１〜３のいずれか１に項記載の記憶装置を動作させる方法において、
通常動作中には、前記プログラミング電圧を前記追加的なトランジスタのドレインに発生させて、前記追加的なトランジスタのソースを前記高電圧に結合して、前記追加的なトランジスタの制御ゲートが本質的に前記高電圧の電位を有し、少なくとも前記記憶装置を最初に活性化させる前の第１調整ステップ中には、前記追加的なトランジスタの完全なプログラミングを行うのに十分な期間だけ、前記追加的なトランジスタの制御ゲートが低電圧を受けて、前記追加的なトランジスタのソースが本質的に高電圧を受けて、これにより、前記追加的なトランジスタを通常のオン状態に設定し、そして第２調整ステップ中には、前記記憶セルのプログラミング期間に相当する期間だけ、前記追加的なトランジスタの制御ゲートに本質的に高電圧を印加して、前記追加的なトランジスタのソースが調整電圧を受けて、該調整電圧が、前記記憶装置の動作中の所望の特性に応じて、前記基準電圧と前記高電圧の分圧値との間の値を取ることを特徴とする記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、アドレス指定可能かつ電気的にプログラム可能な記憶セルのマトリクスを具えた集積記憶装置に関するものであり、これらの各セルは浮動ゲートを有するＭＯＳトランジスタを具えて、これらの浮動ゲートの電荷はプログラミング電圧によって制御可能であり、これらの浮動ゲートの各々は制御ゲートも構成し、この記憶装置は制御回路も具えて、この制御回路は、所望のプログラミング電圧よりも高い高電圧を受ける電圧入力と、このプログラミング電圧を供給する電圧出力と、記憶セルのトランジスタと同じ構成であり、かつ製造公差の観点からほぼ最適値のプログラミング電圧を前記高電圧から導出すべく動作する追加的なトランジスタとを具えている。
【０００２】
【従来の技術】
この種の記憶装置は、米国特許ＵＳ−ＰＳ  ４，９５４，９９０号より既知である。浮動ゲートを有するそれぞれのＭＯＳトランジスタを具えた記憶セルを具えたメモリは、ＥＰＲＯＭ（消去可能なプログラマブルＲＯＭ）と称される。これは、個々の記憶セルが電気的にプログラム可能であることを意味する。各記憶セルは、記憶セルのトランジスタの浮動ゲートが充電されているか否か、すなわちプログラムされているか否かに依存する１ビットの値を含む。プログラミングはプログラミング電圧によって実行し、所望の記憶セルのトランジスタの所定端子にプログラミング電圧を印加して、浮動ゲート上に電荷を蓄積させる。
【０００３】
プログラミング電圧の値はある程度正確に制御しなければならない。プログラミング電圧が高すぎると、プログラミング中に記憶セルが破壊あるいは少なくとも損傷されて、頻繁な再プログラミングがもはや不可能になり得る。プログラミング電圧が低すぎると、個々の記憶セルが明確にプログラムされなくなり、即ちこれらの記憶セルの読出し時に、どのような値を記憶したのかが不明確になる。しかし、記憶セルの損傷も発生しなければ、記憶セルの不明確なプログラミングもあり得ないプログラミング電圧の範囲は、集積メモリの製造公差にある程度依存して、メモリの外部から決定することは非常に困難である。従って、製造した種々のメモリに対して、関連するメモリの個々の最適電圧範囲内に常にあるようなプログラミング電圧の値を指示することは、実際には不可能である。
【０００４】
引例の米国特許ＵＳ−ＰＳ  ４，９５４，９９０号によるメモリ装置では、記憶セルのトランジスタと同じ特性を有する追加的なトランジスタを用いて、より高いプログラミング電圧または高電圧から、実際の記憶マトリックスに印加するプログラミング電圧を導出して、このプログラミング電圧が、関連するメモリ用にほぼ最適な値を有するようにしている。こうするために、前記高電圧の印加中に、前記追加的なトランジスタを通る電流を測定し、そして複数の電流ミラーによって、前記プログラミング電圧に、この電流に応じた影響を与えて、即ち前記プログラミング電圧が電流が大きくなると共に、前記プログラミング電圧を低下させている。しかし、この回路装置は、さらなる分圧器並びに多数の構成要素を必要とし、その動作は必ずしも高信頼性ではない。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、単純かつ高信頼性の方法で、前記プログラミング電圧をほぼ最適値に調整可能な、前述した種類の記憶装置を構成することにある。
【０００６】
【課題を解決するための手段】
この目的は本発明によって達成され、本発明では、前記追加的なトランジスタのドレインを前記電圧出力に結合して、前記追加的なトランジスタのソースを、第１スイッチ経由で制御電圧入力に結合可能にし、かつ第２スイッチ経由で前記電圧入力に結合可能にして、前記追加的なトランジスタの制御ゲートを、第３スイッチ経由で基準電圧に結合可能にし、かつ少なくとも第４スイッチ経由で前記電圧入力に結合可能にする。
【０００７】
本発明による記憶装置の制御回路内のスイッチの適切な制御は、前記追加的なトランジスタのドレインが、製造公差に応じた最適なプログラミング電圧をほぼ正確に出力するように、前記追加的なトランジスタのプログラミングを行うことを可能にする。このプログラミング電圧は、高い信頼性で、ほぼ最適な値に調整することができる、というのは、この調整は、前記追加的なトランジスタの特性のみを利用して、さらなる素子は利用しないからである。
【０００８】
ＥＰＲＯＭ及び特にＥＥＰＲＯＭ（電気的に消去可能なＥＰＲＯＭ）は専らＭＯＳトランジスタを用いて構成されて、プログラミング電圧を発生する制御回路が集積された記憶装置の一部を形成するので、集積記憶装置内のスイッチもＭＯＳトランジスタによって構成することが好ましい。従って、本発明の好適例は、記憶セルのトランジスタをＮＭＯＳトランジスタとして構成する際に、前記第１及び第３スイッチをＮＭＯＳトランジスタとして構成して、前記第２及び第４スイッチをＰＭＯＳトランジスタとして構成して、前記第１及び第２スイッチのゲートを共に、第１制御入力を介して制御可能にして、前記第３及び第４スイッチのゲートを共に、第２制御入力を介して制御可能にしたことを特徴とする。この構成は、所望のプログラミング電圧の発生を調整するための２つの制御入力のみによって、本発明による記憶装置の完全な制御を可能にする。
【０００９】
メモリのプログラミング中には、選択した記憶セルのトランジスタはプログラミング電圧を直接受けずに、アドレスデコード（復号化）回路の少なくとも一部を具えた選択回路経由で受ける。最適なプログラミング電圧を発生する前記追加的なトランジスタの調整において、このことを考慮に入れるために、本発明のさらなる好適例は、前記第４スイッチと前記追加的なトランジスタの制御ゲートとの間にさらなるＮＭＯＳトランジスタを接続して、このＮＭＯＳトランジスタのゲートを、前記第４スイッチに接続した端子に接続したことを特徴とし、前記追加的なトランジスタの制御ゲートを、第５スイッチ経由で前記電圧入力に接続可能にして、この第５スイッチも、ＰＭＯＳトランジスタとして構成し、かつ前記第１制御入力を介して制御可能にする。こうして、このさらなるトランジスタが選択回路のように動作して、通常動作中には、このさらなるトランジスタが前記第５スイッチによって擬似的に橋絡（ブリッジ）されて、前記制御ゲートの電圧はもはや、前記追加的なトランジスタの調整したしきい値に影響を与えない。
【００１０】
本発明による記憶装置を動作させる方法は、単純かつ高信頼性の方法で、ほぼ最適な値を有するプログラミング電圧を高電圧から導出することを意図したものであり、この方法は、前記追加的なトランジスタのゲートに前記プログラミング電圧を発生させて、通常の記憶動作中には、前記追加的なトランジスタのソースを前記高電圧に結合して、前記追加的なトランジスタの制御ゲートが本質的に、前記高電圧の電位を有し、少なくともメモリを最初に活性化する前の第１調整ステップ中に、前記追加的なトランジスタの制御ゲートが低電圧を受けて、前記追加的なトランジスタのソースが本質的に、前記追加的なトランジスタの完全なプログラミングを行ってこのトランジスタを常時オン状態に設定するのに十分な期間だけ高電圧を受けて、第２調整ステップ中に、前記記憶セルのプログラミング期間に相当する期間だけ、前記追加的なトランジスタのゲートに本質的に高電圧を印加して、前記追加的なトランジスタのソースが、前記基準電圧と前記高電圧の分圧値との間の調整電圧を受けて、この分圧値はメモリの動作中の所望特性に応じた値であることを特徴とする。
【００１１】
このように本発明によれば、前記追加的なトランジスタの記憶特性を利用して、メモリを最初に活性化する前に、このトランジスタをしきい値にプログラムして、このしきい値は本質的に、前記高電圧と、前記追加的なトランジスタのプログラミング、従って記憶セルのトランジスタのプログラミングに必要なプログラミング電圧との差に相当する。通常の動作については、前記追加的なトランジスタを、前記プログラムしたしきい値電圧を有するソース・フォロワーとして動作させる。
【００１２】
【実施例】
以下、本発明の実施例について、図面を参照して詳細に説明する。
【００１３】
図１の下部に、ゲートの電荷を制御可能な浮動ゲートを有する記憶トランジスタＴＭを具えた記憶装置の一部の構成要素を示す。ここには多数の選択トランジスタＴＲＳ及びＴＣＳも設けている。各記憶トランジスタＴＭには、選択トランジスタＴＲＳ  が関連している。これらの、記憶トランジスタＴＭ及び選択トランジスタＴＲＳの対は、行及び列のマトリクス（行列）の形態で配置され、簡単のため、最初及び最後の列の最初の２行のみを示す。このマトリクスの個々の行は、行アドレス線Ｘ０、ＸＬ、等をによって選択し、これらの線はアドレスデコーダ（図示せず）によって制御する。各行内のメモリ・ワード（語）のビットは並列的に書込み及び読出しを行い、ここでは簡単のため、各メモリ・ワードの最初及び最後のビットの素子のみを示す。
【００１４】
個々の列は列選択線ＸＳによって選択し、この線には、記憶トランジスタＴＭと選択トランジスタＴＲＳとの直列接続の一端を接続する。選択線ＣＳを列選択トランジスタＴＣＳに接続して、列選択トランジスタＴＣＳは（ｎ＋１列から成るマトリクスについては）列アドレス線Ｙ０〜Ｙｎによって制御し、これらの線自体には、アドレスデコーダ（図示せず）によって給電する。列アドレス線Ｙ０〜Ｙｎは、書込み選択線ＣＷに接続した書込み選択トランジスタＴＣＷも制御し、書込み選択線ＣＷは、書込みモード、及びこれに加えて消去モードのみにおいて活性になる。
【００１５】
選択トランジスタＴＣＳ及びＴＣＷの他端は、３つの位置を具えた選択スイッチＳＳに接続し、選択スイッチＳＳは簡単のため機械的スイッチとして示してあるが、実際にはトランジスタによっても同様に実現することができ、そしてメモリの書込みモード、読出しモード、あるいは消去モードを調整すべく、まとめて制御することができる。
【００１６】
選択スイッチＳＳの左側位置（図１に示す位置と異なる）では、選択トランジスタＴＣＳがプログラミング電圧用の線に接続され、プログラミング電圧は、図１の上部の制御回路Ｃの出力Ｖｏによって供給される。しかし、書き込むべき情報（図１に示さず）によって追加的な制御が行われて、即ち、書き込むべきワードの１つの２進値のビット用の選択トランジスタＴＣＳのみがプログラミング電圧に接続される。従って、列アドレス線Ｙによって駆動される列の列選択線ＣＳも、書き込むべき情報に応じてプログラミング電圧を搬送する。上記のようにしてオン状態にした行選択トランジスタＴＲＳによって、行アドレス線のうちの１本、例えばＸ１のみが駆動されので、プログラミング電圧は、書き込むべき情報に応じて、記憶トランジスタＴＭの群のうちの１つの端子に現われる。
【００１７】
同時に、選択スイッチＳＳのこの左側位置では、例えば接地電位のような基準電位が選択トランジスタＴＣＷに印加されて、選択した列では、選択線ＣＷもこの基準電位を有する。これにより基準電位が、この選択線ＣＷに接続され、同時に行アドレス線によって駆動される選択トランジスタＴＷを介して、記憶トランジスタのゲートに印加されて、記憶トランジスタは、選択した列線ＣＳ及び選択した行選択トランジスタＴＲＳを介してプログラミング電圧を受けるので、記憶トランジスタＴＭの関連端子とゲートとの間にプログラミング電圧が存在して、結果的に、これらの記憶トランジスタの浮動ゲートがトンネル効果によって充電される。
【００１８】
読出しモードでは、選択スイッチＳＳの中央位置（すなわち図に示す位置）で、選択トランジスタＴＣＳの１つの端子が開放されて、同時に、読出しトランジスタＴＲが入力Ｒを介して駆動されて、すべての記憶トランジスタＴＭの１つの端子が基準電位に接続される。そして書込み中に浮動ゲートが充電されている記憶トランジスタＴＭが、この基準電位を、比較的低い抵抗で、関連する行選択トランジスタＴＲＳの１つの端子に接続して、この電位は、行アドレス線Ｘによって選択した行に応じて、この場合には読出し線として動作する線ＣＳに転送される。列アドレス導線Ｙの１本のみが駆動されるので、１列のみの線ＣＳが選択スイッチＳＳに接続されて、選択スイッチＳＳは図に示す位置で、読み出したワードを取得することができる。
【００１９】
メモリの消去モードを決定する選択スイッチＳＳの右側位置では、選択した列の列選択線ＣＳが基準電位に接続されて、この基準電位は、選択した行選択トランジスタＴＲＳを介して、選択したメモリ・ワードの記憶トランジスタＴＭの１つの端子に印加される。同時にプログラミング電圧が、選択した列の選択トランジスタＴＣＷを介して列線ＣＷに印加されて、このプログラミング電圧が、選択した選択トランジスタＴＷを介して、選択したデータ・ワードの記憶トランジスタＴＭのゲートに印加されるので、これらの記憶トランジスタの浮動ゲート上に存在するあらゆる電荷は再び、トンネル効果によって除去される。
【００２０】
従って、書込みモード及び消去モードにおける、選択したメモリ・ワードの記憶トランジスタの１つの端子とゲートとの間に存在するプログラミング電圧は、書込みあるいは消去の継続時間中に適切な電荷量がこれらのトランジスタの浮動ゲートに、あるいは浮動ゲートから転送される程度に高くなくてはならない。他方では、このプログラミング電圧は、高過ぎてもいけない、というのは、高過ぎれば、これらの記憶トランジスタが損傷され、そして書込み及び消去サイクルの回数が減少するかあるいは誤り率が増加するからである。従って、記憶デバイス用のプログラミング電圧は、図１の上部に示す制御回路Ｃによって発生する。
【００２１】
図中では、記憶マトリクスの記憶トランジスタＴＭと同じ構成のトランジスタＴ０が、浮動ゲート兼制御ゲートＧＳを具えている。トランジスタＴ０のドレインＤは電圧出力Ｖｏに接続されて、この出力からメモリ用のプログラミング電圧を導出することができる。トランジスタＴ０のソースＳは点Ｐに接続されて、点Ｐは、第１ＭＯＳトランジスタＴ１を介して調整電圧入力Ｖｃに接続するか、あるいは共にＰＭＯＳトランジスタとして構成した第２トランジスタＴ２と第４トランジスタＴ４との直列接続を介して、高電圧を印加する電圧入力Ｖｉに接続することができる。この高電圧は、慣例のように、メモリの低い動作電圧から高電圧発生器によって発生することができ、この高電圧発生器は、図１に示す回路装置と同様に、メモリ及び関連するアドレス選択回路と共に集積することができる。
【００２２】
トランジスタＴ０の制御ゲートＧＳは、第３トランジスタＴ３を介して基準電圧に接続され、そしてトランジスタＴ６とトランジスタＴ４との直列接続を介して電圧入力Ｖｉに接続され、トランジスタＴ６は、一定電圧降下を有する一種のダイオードとして接続してある。さらに制御ゲートＧＳは、第５ＰＭＯＳトランジスタＴ５を介して点Ｑに接続することができ、点Ｑは、２つのトランジスタＴ２とＴ４との接続を構成する。すべてのトランジスタＴ１〜Ｔ６、換言すればトランジスタＴ０以外のすべてのトランジスタは通常、常時オフ型のＭＯＳトランジスタである。トランジスタＴ１、Ｔ２及びＴ５のゲートは第１制御入力１に接続して、トランジスタＴ３及びＴ４のゲートは第２制御入力２に接続する。
【００２３】
電圧出力Ｖｏにおけるプログラミング電圧を調整するために、制御入力１及び２、並びに調整電圧入力Ｖｃが、２つの連続する調整ステップ及びこれに続く通常動作中に表１に示す電圧を受けて、電圧入力Ｖｉは一定の高電圧Ｖｈを連続して受ける。
【表１】
0003591849.tif 000002
【００２４】
従ってステップ１中には、調整電圧入力は、電圧入力Ｖｉにも存在する高電圧Ｖｈを受ける。制御入力１及び２も、高電圧Ｖｈを受けるか、あるいはより高い電圧を受けて、この電圧から安定化回路によって高電圧Ｖｈを得る。これらの電圧の正確な値は厳密なものではない、というのは、このステップ中に、トランジスタＴ２、Ｔ４及びＴ５がオフ状態になって、トランジスタＴ１及びＴ３がオン状態になることのみが重要だからである。このことは、制御入力１及び２の電圧が既に高電圧Ｖｈに等しい場合である、というのは、トランジスタＴ４はエントンスメント型であり、結果的に、回路点Ｑが浮動状態になって、トランジスタＴ３は通常、前記高電圧よりもずっと低いしきい値電圧を有して、これにより、このトランジスタが確実にオン状態になって、図２ａに示すように、トランジスタＴ０の制御ゲートＧＳを基準電位に接続するからである。トランジスタＴ１によって、回路点Ｐは、制御入力１の電圧よりもトランジスタＴ１のしきい値電圧に等しい分だけ低いが、最大でも調整電圧入力Ｖｃの電圧に等しい電圧を有する。従ってトランジスタＴ０をプログラムすることができ、即ちトランジスタＴ０が常時オンの状態に入って、この状態では、ゲートＧＳがソースＳに接続されると、トランジスタＴ０はほどんど電圧降下なしに導通する。このことは、制御入力１の電圧が、トランジスタＴ０を高い信頼性で図に示す状態に設定するのに十分なものである限り、この電圧を正確に規定する必要がないことを表わしている。
【００２５】
トランジスタＴ０の、このように明確に規定した状態に基づいて、調整手順の第２ステップを実行して、このステップ中には、制御入力２が本質的に基準電位を受けて、調整電圧入力Ｖｃには、基準電圧と前記高電圧の分圧値との間の電圧が印加される。以下、この電圧のより正確な値について詳細に説明する。制御入力１はまだ高電圧を受けている。
【００２６】
図２ｂに、この時点で活性であるトランジスタを示す。既に述べたように、トランジスタＴ３は常時オフ型であり、その１つの端子及びゲートが共に基準電位に接続されているので、トランジスタＴ３はオフ状態であり、従って不活性である。しかし、トランジスタＴ１は電圧降下のない完全な導通状態である、というのは、制御入力１の電圧、従ってトランジスタＴ１のゲートの電圧が、調整電圧入力Ｖｃの電圧よりも十分に大きい正の値だからであり、これにより回路接続点Ｐの電圧、従ってトランジスタＴ０のソースＳの電圧も決まる。
【００２７】
そして制御入力２の電圧が低いために、トランジスタＴ４がオン状態になって、回路節点Ｑも高電圧Ｖｈを有して、この電圧は電圧入力Ｖｉにも印加されて、この電圧からトランジスタＴ６のしきい値電圧を引いた電圧が、トランジスタＴ０のゲートＧＳに印加される。トランジスタＴ６は記憶マトリクス内のアクセストランジスタを表わすので、記憶マトリクスの記憶セル内のトランジスタは、アクセストランジスタのしきい値電圧に等しい分だけ低いプログラミング電圧を受ける。
【００２８】
ここでは、調整電圧入力Ｖｃの電圧が、従って回路点Ｐ及びトランジスタＴ０のソースＳの電圧も、基準電圧に等しいものと仮定する。結果として、トランジスタＴ０が再プログラムされ、即ちＥＥＰＲＯＭ（電気的に消去可能なプログラマブルＲＯＭ）では部分的に消去されて、これによりトランジスタＴ０のしきい値電圧が正の値に移動（シフト）する。この際に生じるしきい値電圧は種々の要因に依存する。まず第１に、前記高電圧の値が高いほど、この移動量が大きくなる。前記高電圧を発生する発生器がメモリ自体のチップ上に集積されているので、この高電圧値に関する連続的な補償が達成される。しかし他方では、トランジスタＴ０の製造に依存する特性が、例えばより低いプログラミング電圧を必要とする際には、ソースＳ及び制御ゲートＧＳに印加する所定電圧に対しては、前記しきい値が自動的に低下し、従って通常動作条件ではプログラミング電圧も低下する、というのは、記憶セルのトランジスタは、追加的なトランジスタＴ０と同様に、より低いプログラミング電圧を必要とするからである。逆の場合、即ちより高いプログラミング電圧が必要な際にも、同様のことが成り立つ。このようにして、個々の記憶トランジスタに必要なプログラミング電圧、あるいは最適なプログラミング電圧に影響を与えるメモリの製造公差は、十分な程度まで自動的に補償される。
【００２９】
指示した電圧を印加する期間である、調整手順の第２ステップの持続期間も、影響を与える。前記追加的なトランジスタのしきい値電圧についての飽和値が存在しても、十分長い期間の後にはこの値に達して、メモリの通常動作中には、最終条件に達する前に十分な期間だけプログラミング手順を中断して、この中断はメモリの書込み及び消去動作を加速すべく行い、このことの効果を考慮に入れるために、調整手順の第２ステップの持続期間は本質的に、通常動作における記憶セルのプログラミング期間に等しいことが好ましい。第２ステップの持続期間を延長することによって、トランジスタＴ０のしきい値電圧を増加させることができ、そして、第２ステップがメモリの動作中の通常のプログラミング期間よりも短い持続期間を有する際には、前記しきい値電圧をより低い値に調整することができ、前記プログラミング期間は往々にして、メモリ・チップ上に集積された発振器によっても決まる。
【００３０】
さらに影響を与える可能性のあるものは、調整電圧入力における調整電圧の値である。この値が基準電圧よりも高い際には、トランジスタＴ０の制御ゲートＧＳとソースＳとの電圧差が、通常動作中に記憶セルのトランジスタが受けるプログラミング電圧よりも小さく、このため、これらのトランジスタが少し増加した電圧ストレスにされされても、これらのトランジスタは短い期間内に、明確にプログラムされた状態に達する。従って調整電圧入力Ｖｃの電圧は、所定の程度まで、プログラミング期間を決定するために用いることができ、このプログラミング期間によって、その後の段階においてメモリを高い信頼性で動作させることができる。
【００３１】
上述した、実質的に製造に依存する最適値を有するプログラミング電圧を得るための調整手順は、メモリを最初に活性化させる前に、例えば製造の終了と試験手順との間に、１回だけ実行する必要がある、というのは、浮動ゲートを有するトランジスタの設定は、長期間にわたって記憶可能なデータと同様に、非常に長期間の安定性を有するからである。しかし所望すれば、前記調整手順は任意の時点で反復することができ、例えばメモリを含む装置を電源投入した際にいつも反復する。
【００３２】
通常動作中には、制御入力１及び２が共に基準電位を受けて、これにより、トランジスタＴ１がオン状態になって、調整電圧入力Ｖｃの電圧は、負でない限り無関係になる。トランジスタＴ３はオフ状態のままである。しかし、制御入力１が低電位であるために、今度はトランジスタＴ２がオン状態になって、これにより、トランジスタＴ０のソースが電圧入力Ｖｉに結合されて高電圧Ｖｈを受けて、さらに、トランジスタＴ５がオン状態になって、これにより、トランジスタＴ０の制御ゲートＧＳが、高電圧Ｖｈを有する回路節点Ｑに直接接続される。結果的に、トランジスタＴ６が不活性になる。この状態を図２ｃに示す。この時トランジスタＴ０のドレインＤ、従って電圧出力Ｖｏには、電圧入力Ｖｉにおける高電圧ＶｈよりもトランジスタＴ０の事前調整したしきい値電圧に等しい分だけ低いプログラミング電圧が生じる。
【００３３】
明らかに、回路節点Ｑも電圧入力Ｖｉに直接接続されて、これによりトランジスタＴ４は、調整手順の第２ステップ中のみに、トランジスタＴ６経由でトランジスタＴ０の制御ゲートに給電することができ、そして通常動作中には実質的に不活性である。このことは、チップ上の素子を実際に実現する問題、あるいは配置する問題である。
【図面の簡単な説明】
【図１】プログラミング電圧用の制御回路を具えた、本発明による記憶装置を示す図である。
【図２】図１の制御回路の構成要素を示し、これらは個々の調整ステップ中及び通常動作中に活性状態である。
【符号の説明】
１  第１制御入力
２  第２制御入力
ＣＳ  列選択線
ＣＷ  選択線
Ｄ  ドレイン
ＧＳ  制御ゲート
Ｐ、Ｑ  回路接続点
Ｒ  入力
Ｓ  ソース
ＳＳ  選択スイッチ
Ｔ０  追加的なトランジスタ
Ｔ１  第１ＭＯＳトランジスタ
Ｔ２  第２トランジスタ（ＰＭＯＳ）
Ｔ３  第３トランジスタ
Ｔ４  第４トランジスタ（ＰＭＯＳ）
Ｔ５  第５トランジスタ（ＰＭＯＳ）
Ｔ６  トランジスタ
ＴＣＷ  制御線選択トランジスタ
ＴＣＳ  列選択トランジスタ
ＴＭ  記憶トランジスタ
ＴＲ  読出しトランジスタ
ＴＲＳ  行選択トランジスタ
ＴＷ  選択トランジスタ
Ｖｃ  調整電圧入力
Ｖｉ  電圧入力
Ｖｏ  制御回路の電圧出力
Ｘ０、ＸＬ  行アドレス線
Ｙ０、Ｙｎ  列アドレス線
【図１】
0003591849.tif 000003
【図２】
0003591849.tif 000004