(57)【特許請求の範囲】
【請求項１】
少なくとも一つの埋込コンタクトを備える絶縁層と、前記埋込コンタクト内に位置する導電層と、前記導電層上に形成されるバリヤー層と、前記バリヤー層上に形成され、前記埋込コンタクトの開口部の縁で膨らむシード層と、前記シード層上に形成された脚柱型の記憶ノードとからなるコンタクトプラグにおいて、前記バリヤー層と前記導電層とを足した高さが前記埋込コンタクトの深さよりも２０〜４０ｎｍ低いことを特徴とするコンタクトプラグ。
【請求項２】
前記埋込コンタクトを備える絶縁層の厚さが２００〜１０００ｎｍであり、前記埋込コンタクト内に位置する導電層の高さが埋込コンタクトの深さよりも７０〜１７０ｎｍ低く、前記バリヤー層と前記導電層とを足した高さが前記埋込コンタクトの深さよりも２０〜４０ｎｍ低く、前記脚柱型の記憶ノードの高さが２００〜１０００ｎｍであることを特徴とする請求項１に記載のコンタクトプラグ。
【請求項３】
前記シード層の厚さが３０〜６０ｎｍであることを特徴とする請求項１又は請求項２に記載のコンタクトプラグ。
【請求項４】
前記絶縁層がＳｉＯ２からなり、前記導電層がポリシリコンからなることを特徴とする請求項１乃至請求項３のいずれか１項に記載のコンタクトプラグ。
【請求項５】
前記バリヤー層がＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ及びＴａＳｉＮのいずれか１つからなることを特徴とする請求項１乃至請求項４のいずれか１項に記載のコンタクトプラグ。
【請求項６】
前記シード層がＰｔ、Ｉｒ、及びＲｕのいずれか１つからなることを特徴とする請求項１乃至請求項５のいずれか１項に記載のコンタクトプラグ。
【請求項７】
前記記憶ノードがＰｔからなることを特徴とする請求項１乃至請求項６のいずれか１項に記載のコンタクトプラグ。
【請求項８】
基板を提供する工程と、前記基板上に第１絶縁層を形成する工程と、前記第１絶縁層に埋込コンタクトを少なくとも１つ形成する工程と、堆積及びエッチングによって前記埋込コンタクト内に導電層を形成する工程と、前記導電層と足した高さが前記埋込コンタクトの深さよりも２０〜４０ｎｍ低くなるように堆積及びエッチングによって前記埋込コンタクト内の前記導電層上にバリヤー層を形成する工程と、前記第１絶縁層及び前記バリヤー層上に前記埋込コンタクト及び前記導電層の形状に対して順応的なシード層を形成する工程と、前記シード層上に第２絶縁層を形成し、第２絶縁層に前記埋込コンタクトと連接するホールを形成する工程と、前記ホール内の前記シード層上に記憶ノードを形成する工程と、前記第１絶縁層上に位置する前記第２絶縁層及び前記シード層を除去する工程と、からなることを特徴とするコンタクトプラグの製造方法。
【請求項９】
前記第１絶縁層の材料としてＳｉＯ２を用いることを特徴とする請求項８に記載のコンタクトプラグの製造方法。
【請求項１０】
前記導電層の材料としてポリシリコンを用いることを特徴とする請求項８又は請求項９に記載のコンタクトプラグの製造方法。
【請求項１１】
前記バリヤー層の材料としてＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ及びＴａＳｉＮのいずれか１つを用いることを特徴とする請求項８乃至請求項１０のいずれか１項に記載のコンタクトプラグの製造方法。
【請求項１２】
前記シード層の材料としてＰｔ、Ｉｒ及びＲｕのいずれか１つを用いることを特徴とする請求項８乃至請求項１１のいずれか１項に記載のコンタクトプラグの製造方法。
【請求項１３】
前記記憶ノードの材料としてＰｔを用いることを特徴とする請求項８乃至請求項１２のいずれか１項に記載のコンタクトプラグの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラグに接触する脚柱型記憶ノード（ｐｅｄｅｓｔａｌ  ｔｙｐｅ  ｓｔｏｒａｇｅ  ｎｏｄｅ）の構造及びその製造方法、特に、ホールが浅いシード層（ｓｅｅｄ  ｌａｙｅｒ）及び面積の大きい脚柱型記憶ノードからなる脚柱型記憶ノード用コンタクトプラグに関するものである。
【０００２】
【従来の技術】
同じ設計規格が適用される条件の下、脚柱型記憶ノードの電気容量面積は凹型（ｃｏｎｃａｖｅ  ｔｙｐｅ）記憶ノードよりも大きいが、現在、従来の方法を用いて脚柱型記憶ノードを製造する場合、プロフィルの角及び限界寸法をエッチングする間やずれ（ｍｉｓａｌｉｇｎｍｅｎｔ）によってバリヤー層が露出されるときに混乱を生じる傾向がある。
【０００３】
そこで、Ｈ．Ｈｏｒｒｉ  らは、「Ａ  Ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  ｕｓｉｎｇ  Ｎｏｖｅｌ  Ｐｔ  Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ  Ｍｅｔｈｏｄ  ｆｏｒ  １  Ｇｂｉｔ  ＤＲＡＭｓ  ａｎｄ  Ｂｅｙｏｎｄ」（Ｓｙｍｐ．Ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．，ｐｐ．１０３〜１０４，１９９９を参照）に開示されるような記憶ノードを得ている。図１に示すように、ルテニウム（Ｒｕ）からなるシード層１３が、直径が１２０ｎｍで深さが２４０ｎｍである埋込コンタクト（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ）１２内に堆積されている。さらに、積層型コンデンサに用いられる自己整合（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）Ｐｔ電気めっき法を用いることにより、白金（Ｐｔ）からなる記憶ノード１４がＲｕシード層１３上に形成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したＰｔ記憶ノードの埋込コンタクト内に堆積によって順応的なシード層を形成することは、埋込コンタクトの深さ対幅の比率が大きいため（２４０ｎｍ／１２０ｎｍ＝２）、極めて困難である。
【０００５】
そこで、本発明は、埋込コンタクト内のシード層が浅い脚柱型記憶ノード用コンタクトプラグ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による脚柱型記憶ノード用コンタクトプラグは、絶縁層、導電層、バリヤー層、シード層、及び記憶ノードからなり、そのうち絶縁層は少なくとも一つの埋込コンタクトを備えている。導電層は埋込コンタクト内に形成されている。バリヤー層は導電層上に形成されており、導電層とバリヤー層とを足した高さは埋込コンタクトの深さよりも低い。さらに、シード層はバリヤー層上に形成されており、埋込コンタクトの開口部の縁で上向きに膨らんでいる。脚柱型記憶ノードはシード層上に形成されている。
【０００７】
この構成では、埋込コンタクトの内部に導電層とバリヤー層が設けられているため、シード層は埋込コンタクト内の上部すなわち浅い部位に位置する。このため、シード層の形成が容易になって、欠陥のないシード層を備えたコンタクトプラグとなる。埋込コンタクトの幅を大きくすることも可能であり、これにより、記憶ノードの電気容量面積を大きくし、また、コンタクトプラグによるずれの許容誤差を大きくすることができる。
【０００８】
本発明による脚柱型記憶ノード用コンタクトプラグの製造方法は、（ａ）基板を提供する工程、（ｂ）基板上に第１絶縁層を形成する工程、（ｃ）第１絶縁層に埋込コンタクトを少なくとも１つ形成する工程、（ｄ）一連の堆積及びエッチングによって、埋込コンタクト内の基板上に導電層とバリヤー層とを形成する工程（導電層とバリヤー層とを足した高さは埋込コンタクトの深さよりも２０〜４０ｎｍ低い）、（ｅ）第１絶縁層及びバリヤー層上に埋込コンタクト及び導電層の形状に対して順応的なシード層を形成する工程、（ｆ）第２絶縁層を形成し、これに埋込コンタクトと連接するホールを形成する工程、（ｇ）シード層上にホールを埋める記憶ノードを形成する工程、及び（ｈ）第１絶縁層上に位置する第２絶縁層及びシード層を除去する工程からなる。
【０００９】
この製造方法では、埋込コンタクトの凹部の深さを浅くすることにより、埋込コンタクト内の深さ対幅の比率を小さくして、シード層をより順応的に堆積させることができる。埋込コンタクトは例えばエッチングによって形成するが、その際、埋込コンタクトの幅を大きくすることは容易であり、したがって、記憶ノードの面積及びコンタクトプラグのずれに対する許容誤差を大きくすることができる。
【００１０】
第１絶縁層上に位置するシード層を除去する工程にはエッチングを採用することができる。ここで、エッチングパラメーターを調整して、シード層のエッチング率とシード層下の絶縁層のエッチング率とを同じにすることで、シード層の残すべき部位が過度にエッチングされるのを防止することができる。その結果、（Ｂａ、Ｓｒ）ＴｉＯ３膜（ＢＳＴ膜）が堆積されうるような、より滑らかな表面を有するコンタクトプラグが得られる。
【００１１】
【発明の実施の形態】
上述した本発明の目的、特徴及び長所をより一層明瞭にするため、以下に本発明の好ましい実施形態を挙げ、図面を参照しながらさらに詳しく説明する。
【００１２】
図２に示すように、脚柱型記憶ノード用コンタクトプラグは、絶縁層（誘電体層）２０と、絶縁層２０に形成された埋込コンタクト２０２と、埋込コンタクト２０２内に形成されコンタクトプラグとして作用する導電層２１と、埋込コンタクト２０２の開口部を超えない高さで導電層２１上に形成されたバリヤー層２２と、バリヤー層２２上に形成され埋込コンタクト２０２の開口部の縁で膨らむシード層２３と、シード層２３上に形成された脚柱型記憶ノード２４とからなる。
【００１３】
ここで、絶縁層２０はＳｉＯ２からなる。導電層２１はポリシリコンからなる。バリヤー層２２はＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、又はＴｉＡｌＮからなる。シード層２３はＰｔ、Ｉｒ、又はＲｕからなる。また、記憶ノード２４はＰｔからなる。
【００１４】
以下に、本発明による脚柱型記憶ノード用コンタクトプラグの製造方法に含まれる工程について、図３〜図１３を参考しながら詳しく説明する。図３〜図１３において、図２の要素に対応する要素は同じ符号で表している。
【００１５】
まず、図３に示すように、ＰＥＣＶＤ法によって、厚さ２００〜１０００ｎｍのＳｉＯ２絶縁層２０をシリコンからなる基板３００上に形成する。
【００１６】
次いで、図４に示すように、絶縁層２０を露光及びエッチング工程によってパターン化して、直径が０．０７〜０．１５μｍの埋込コンタクト２０２を形成する。
【００１７】
次いで、図５に示すように、コンタクトプラグとして作用するポリシリコン導電層２１を埋込コンタクト内に堆積した後、化学ドライエッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ；ＣＤＥ）工程又は反応イオンエッチング（ＲＩＥ）工程によってポリシリコン導電層２１をエッチングバックして、埋込コンタクト２０２の開口部よりも約７０〜１７０ｎｍ低い高さにする。さらに、バリヤー層２２を導電層２１上に堆積するとともに、Ｃｌ２又はＢＣｌ３などの塩素系ガスを用いるＣＤＥ工程又はＲＩＥ工程によってエッチングバックして、埋込コンタクト２０２の開口部よりも約２０〜４０ｎｍ低い高さにする。
【００１８】
そして、図６に示すように、Ｐｔ、Ｉｒ、又はＲｕからなり、厚さが約３０〜６０ｎｍである埋込コンタクト及び導電層の形状に対して順応的なシード層２３を、ＩＭＰ（ｉｏｎｉｚｅｄ  ｍｅｔａｌ  ｐｌａｓｍａ）、スパッタリング、又はＣＶＤ工程によって、バリヤー層２２及び絶縁層２０上に形成する。この埋込コンタクト及び導電層の形状に対して順応的なシード層２３はエッチングに対する停止層（ｓｔｏｐｐｉｎｇｌａｙｅｒ）として、また、電気めっきのための電極として機能する。
【００１９】
次いで、図７に示すように、ＳｉＯ２からなり、厚さが２００〜１０００ｎｍである別の絶縁層３０を、ＰＥＣＶＤ工程によってシード層上に形成する。
【００２０】
そして、図８に示すように、寸法が約（０．０７〜０．１５μｍ）×（０．１４〜０．４５μｍ）のエッチングパターンを用いる露光工程及びエッチング工程によって、シード層２３のホール３０２を形成する。エッチングされたホール３０２のパターンはその後形成される記憶ノード２４（図１０、図１２参照）の表面パターンを規定する。ここで、Ｐｔ記憶ノードの表面積及びＰｔ記憶ノードとプラグとの間のずれに対する許容誤差は、図９に示すように、ウェットエッチング工程を用いてホールの表面パターンを拡大することにより大きくすることができる。
【００２１】
次いで、図１１に示すように、Ｐｔ電気めっき工程によりＰｔ記憶ノード２４を形成する。この工程の間、シード層２３を電極として用いる。ホール３０２の表面パターンを規定し絶縁層３０によって囲まれた領域に、Ｐｔ記憶ノードの表面パターンが形成される。このようにして、垂直プロフィル角度や限界寸法における最小偏差といった長所を備えた記憶ノードが得られる。
【００２２】
そして、図１２に示すように、ウェットエッチング工程又はフッ素系ガスを用いるＲＩＥ工程によって、絶縁層３０を除去する。絶縁層２０の表面に位置するシード層２３もＲＩＥ工程によって除去する。ＳｉＯ２がエッチングされるとき、通常ＯＥＳ（ｏｐｔｉｃａｌ  ｅｍｉｓｓｉｏｎ  ｓｐｅｃｔｒｏｍｅｔｒｙ）のエッチング生成物が伴う。ＯＥＳの出現はエッチング停止信号とみなされる。次に、過度のエッチングが生じる間露出した埋込シード層の多大な損失を防ぐため、Ｐｔ／ＳｉＯ２間およびＩｒ／ＳｉＯ２間のエッチング選択比を、Ａｒ／Ｏ２／Ｃｌ２又はＡｒ／Ｏ２／ＢＣｌ３の流量を調整することにより、約１に変える。バリヤー層２２とその後形成されるＢＳＴ膜（不図示）は、残存しているシード層２３によって分離され、酸化を防止される。
【００２３】
さらに、Ｒｕシード層を上記工程に適用すると、Ｐｔ自体が主に酸素から成るエッチングガスによってエッチングされにくいため、Ｐｔ記憶ノードの表面の損失はより小さくなり、したがって、電気容量面積をより大きくすることができる（図１３参照）。ただし、絶縁層上に位置するＲｕシード層は、Ｐｔ又はＩｒシード層よりも電流漏れがするといった特質がある。これに対し、Ｐｔ又はＩｒシード層を上述の工程に用いると、Ｐｔ記憶ノードの上面の縁はエッチングされて丸くなり、したがって、電気容量面積が小さくなる。一方、Ｐｔ又はＩｒシード層を用いる長所は、ＢＳＴ膜及びその後に形成される上部電極層の堆積に際して、段差をより良好に覆いうることである。
【００２４】
なお、ここでは本発明の好ましい実施形態を記したが、当該技術を熟知する者なら誰でも、本発明の技術思想を脱しない範囲内で種々の修飾を施すことができる。上記の実施形態は例示に過ぎず、本発明の技術範囲はあくまでも特許請求の範囲の記載のとおりである。
【００２５】
【発明の効果】
本発明による脚柱型記憶ノード用コンタクトプラグは、欠陥のないシード層を有し確実に機能を発揮するものとなる。また、記憶ノードの電気容量面積が大きく、記憶ノードとプラグのずれの許容誤差も大きい高性能のコンタクトプラグとなる。
【００２６】
また、本発明による脚柱型記憶ノード用コンタクトプラグの製造方法は、欠陥のないシード層を有しかつ高性能のコンタクトプラグを容易に提供することができる。
【図面の簡単な説明】
【図１】従来の技術による記憶ノードを示す断面図である。
【図２】本発明の具体例による脚柱型記憶ノード用コンタクトプラグの断面図である。
【図３】本発明の具体例による脚柱型記憶ノード用コンタクトプラグ製造の初期工程を示す断面図である。
【図４】図３の工程に続く工程を示す断面図である。
【図５】図４の工程に続く工程を示す断面図である。
【図６】図５の工程に続く工程を示す断面図である。
【図７】図６の工程に続く工程を示す断面図である。
【図８】図７の工程に続く工程を示す断面図である。
【図９】図８の工程を修飾した工程を示す断面図である。
【図１０】図９の工程を経た後の工程を示す断面図である。
【図１１】図８の工程に続く工程を示す断面図である。
【図１２】図１１の工程に続く工程を示す断面図である。
【図１３】図１１の工程に続く工程を示す断面図である。
【符号の説明】
２０…絶縁層、２１…導電層、２２…バリヤー層、２３…シード層、２４…脚柱型記憶ノード、２０２…埋込コンタクト、３００…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003559234.tif 000009
【図９】
0003559234.tif 000010
【図１０】
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【図１１】
0003559234.tif 000012
【図１２】
0003559234.tif 000013
【図１３】
0003559234.tif 000014