(57)【特許請求の範囲】
【請求項１】
第１の基板上にマトリクス表示の行方向に延びる第１及び第２のサステイン電極が設けられ、
放電空間を介して前記第１の基板と対向する第２の基板上に、列方向に延びる第１のアドレス電極が設けられ、
前記第１の基板上の、前記第１及び第２のサステイン電極よりも前記第１のアドレス電極に近づいた位置に、前記行方向に延びる第２のアドレス電極が設けられており、
前記第２のアドレス電極は、前記第２のサステイン電極よりも細く、平面視において前記第１及び第２のサステイン電極の電極間隙から離れ且つ当該第２のサステイン電極と重なるように配置されてなる
ことを特徴とするＡＣ型ＰＤＰ。
【請求項２】
前記第１の基板は前面側の基板であり、
前記第１及び第２のサステイン電極のそれぞれは、透明導電膜とそれの端縁部に重ねられた幅の細い帯状の金属膜とから構成され、
前記第２のアドレス電極は、その幅が前記第２のサステイン電極の金属膜の幅とほぼ等しく、平面視において前記第２のサステイン電極の金属膜と重なるように配置されてなる
請求項１記載のＡＣ型ＰＤＰ。
【請求項３】
請求項１又は請求項２記載のＡＣ型ＰＤＰによる表示に際して、
アドレス期間において、前記第１及び第２のアドレス電極の間で放電を生じさせて、表示内容に応じた壁電荷蓄積状態を形成し、
前記アドレス期間に続くサステイン期間において、前記第１及び第２のサステイン電極の間で周期的に放電を生じさせる
ことを特徴とするＡＣ型ＰＤＰの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、面放電セルを画定する電極対を有したマトリクス表示形式のＡＣ型のＰＤＰ（プラズマディスプレイパネル）に関する。
【０００２】
選択発光に壁電荷を利用するＡＣ駆動形式のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラー表示に適しており、ハイビジョン用の大画面表示デバイスとして注目されている。
【０００３】
【従来の技術】
図７は従来の面放電型ＰＤＰ８０の電極構造を示す平面図、図８は従来の面放電型ＰＤＰ８０の内部構造を示す分解斜視図である。
【０００４】
ＰＤＰ８０は、互いに平行に延びる直線状のサステイン電極（主電極）Ｘｊ，Ｙｊからなる複数の電極対１２ｊと、サステイン電極Ｘｊ，Ｙｊと直交する複数の直線状のアドレス電極Ａｊとを有する。各電極対１２ｊはマトリクス表示の１ライン（行）に対応し、各アドレス電極Ａｊは１列に対応する。つまり、ＰＤＰ８０のセル（表示素子）の電極構造は、電極対１２ｊとアドレス電極Ａｊとが交差する３電極構造である。
【０００５】
図８のように、ＰＤＰ８０は、前面側のガラス基板１１ｊ、サステイン電極Ｘｊ，Ｙｊ、ＡＣ駆動のための誘電体層１７ｊ、保護膜１８ｊ、背面側のガラス基板２１ｊ、アドレス電極Ａｊ、平面視直線状の隔壁２９ｊ、及びフルカラー表示のための蛍光体層２８ｊなどから構成されている。内部の放電空間３０ｊは、隔壁２９ｊによってライン方向（サステイン電極Ｘｊ，Ｙｊの延長方向）にサブピクセルＥＵ毎に区画され、且つその間隙寸法が規定されている。
【０００６】
サステイン電極Ｘｊ、Ｙｊは、ガラス基板１１ｊの内面に配列されており、それぞれが幅の広い透明導電膜４１ｊと導電性を確保するための金属膜４２ｊとから構成されている。透明導電膜４１ｊは、面放電が拡がるように金属膜４２ｊより幅の広い帯状にパターニングされている。
【０００７】
蛍光体層２８ｊは、サステイン電極Ｘｊ，Ｙｊから遠ざけて面放電によるイオン衝撃を軽減するために背面側のガラス基板２１ｊ上の各隔壁２９ｊの間に設けられており、面放電で生じた紫外線によって局部的に励起されて発光する。蛍光体層２８ｊの表層面（放電空間と接する面）で発光した可視光の内、ガラス基板１１ｊを透過する光が表示光となる。
【０００８】
マトリクス画面のピクセル（画素）ＥＧは、ライン方向に並ぶ３つのサブピクセルＥＵからなる。これら発光色（Ｒ，Ｇ，Ｂ）は互いに異なり、Ｒ，Ｇ，Ｂの組み合わせによってカラー表示が行われる。隔壁２９ｊの配置パターンはいわゆるストライプパターンであり、放電空間３０ｊの内の各列に対応した部分は、全てのラインに跨がって列方向に連続している。各列内のサブピクセルＥＵの発光色は同一である。
【０００９】
ＰＤＰ８０による表示に際しては、各サブピクセルＥＵの点灯（発光）／非点灯の選択（アドレッシング）に、アドレス電極Ａｊと電極対１２ｊの一方のサステイン電極Ｙｊとが用いられる。すなわち、ｎ本（ｎはライン数）のサステイン電極Ｙｊに対して１本ずつ順にスキャンパルスを印加することによってライン走査が行われ、サステイン電極Ｙｊと表示内容に応じて選択されたアドレス電極Ａｊとの間での対向放電（アドレス放電）によって、ライン毎に所定の帯電状態が形成される。アドレッシングの後、サステイン電極Ｘｊとサステイン電極Ｙｊとに交互に所定波高値のサステインパルスを印加すると、アドレッシングの終了時点で所定量の壁電荷が存在したセルで面放電（サステイン放電）が生じる。
【００１０】
【発明が解決しようとする課題】
上述のようにアドレス電極Ａｊと電極対１２ｊとが放電空間３０を挟んで対向する構造は、アドレス電極Ａｊと電極対１２ｊとの容量結合を防止できる利点を有する。アドレス電極Ａｊと電極対１２ｊとが同一基板上で交差する構造では、電極間の静電容量が比較的に大きいことから、アドレッシングにおいて必要以上に電流が流れる。
【００１１】
しかし、ＡＣ駆動形式では、電流制限・帯電・電極保護の上で、電極対１２ｊと放電空間３０との間に十分に厚い（例えば３０〜４０μｍ）誘電体層１７ｊを設ける必要がある。このため、従来においては、アドレッシングに際して対向放電を生じさせるために、アドレス電極Ａｊとサステイン電極Ｙｊとの間の電位差を大きくする必要があった。また、放電が生じない放電ミスの発生確率も大きいという問題もあった。
【００１２】
本発明は、アドレッシングのための印加電圧を低くして駆動を容易化することを目的としている。
【００１３】
【課題を解決するための手段】
サステイン電極対を配置する側の基板上にサステイン電極対と同一方向に延びる第４の電極を設け、サステイン放電のための電極対とアドレス放電のための電極対とを分離する。
【００１４】
請求項１の発明のＰＤＰは、第１の基板上にマトリクス表示の行方向に延びる第１及び第２のサステイン電極が設けられ、放電空間を介して前記第１の基板と対向する第２の基板上に、列方向に延びる第１のアドレス電極が設けられ、前記第１の基板上の、前記第１及び第２のサステイン電極よりも前記第１のアドレス電極に近づいた位置に、前記行方向に延びる第２のアドレス電極が設けられており、前記第２のアドレス電極は、前記第２のサステイン電極よりも細く、平面視において前記第１及び第２のサステイン電極の電極間隙から離れ且つ当該第２のサステイン電極と重なるように配置されたものである。
【００１５】
請求項２の発明のＰＤＰにおいては、前記第１の基板は前面側の基板であり、前記第１及び第２のサステイン電極のそれぞれは、透明導電膜とそれの端縁部に重ねられた幅の細い帯状の金属膜とから構成され、前記第２のアドレス電極は、その幅が前記第２のサステイン電極の金属膜の幅とほぼ等しく、平面視において前記第２のサステイン電極の金属膜と重なるように配置されてなる。
【００１６】
請求項３の発明の駆動方法は、アドレス期間において、前記第１及び第２のアドレス電極の間で放電を生じさせて表示内容に応じた壁電荷蓄積状態を形成し、前記アドレス期間に続くサステイン期間において、前記第１及び第２のサステイン電極の間で周期的に放電を生じさせるものである。
【００１７】
【発明の実施の形態】
図１は本発明のＰＤＰ１の要部断面図である。
ＰＤＰ１は面放電形式のＡＣ型ＰＤＰである。前面側のガラス基板１１の内面に、ライン毎に一対のサステイン電極Ｘ，Ｙが配置されている。サステイン電極Ｘ，Ｙは、それぞれが透明導電膜４１と金属膜４２とからなり、ＡＣ駆動のための誘電体層１７で被覆されている。誘電体層１７の表面にはＭｇＯからなる保護膜１８が蒸着されている。
【００１８】
ＰＤＰ１では誘電体層１７の中にライン方向に延びるアドレス電極Ａ２が埋め込まれている。すなわち、誘電体層１７は下層１７１と上層１７２とからなり、下層１７１と上層１７２との間にアドレス電極Ａが設けられている。アドレス電極Ａ２は、平面視においてサステイン電極Ｙの金属膜４２とほぼ完全に重なるように配置されており、サステイン電極Ｘ，Ｙよりも放電空間３０に近い位置に存在する。アドレス電極Ａ２の幅が金属膜４２の幅とほぼ等しいので、アドレス電極Ａ２を設けたことによる表示光量の減少は僅かであって表示に支障はない。
【００１９】
一方、背面側のガラス基板２１の内面には、列方向（ライン方向と直交する方向）に延びるアドレス電極Ａ１、絶縁層２４、図示しない隔壁、及び蛍光体層２８が設けられている。各隔壁は、放電空間３０をライン方向にサブピクセル毎に区画し、且つ放電空間３０の間隙寸法を一定に規定する役割をもつ。ＰＤＰ１の隔壁構造及び蛍光体の配置パターンは、従来のＰＤＰ８０（図７参照）と同一である。
【００２０】
ＰＤＰ１による表示に際しては、背面側のアドレス電極Ａ１と前面側のアドレス電極Ａ２との間で放電を生じさせることによってアドレッシングが行われる。アドレス電極Ａ２は、サステイン電極Ｙよりもアドレス電極Ａ１に近い位置にあり、アドレス電極Ａ２を覆う誘電体層（上層１７２）は薄いので、サステイン電極Ｙとアドレス電極Ａ１との間で放電を生じさせる場合よりも低い電圧の印加でアドレス放電が生じる。
【００２１】
図２は電極端子構造を示す要部拡大図、図３は電極端子構造の他の例を示す要部拡大図である。これらの図において、同一機能を有した構成要素には、形状の差異に係わらず同一の符号を付してある。
【００２２】
図２（Ａ）において、サステイン電極Ｙを構成する金属膜４２は、ガラス基板１１とガラス基板２１とを接合する封止材３１の外側に導出され、ガラス基板１１の端縁に設けられた端子Ｙｔと一体化されている。封止材３１の外側で且つ端子Ｙｔの内側の位置に端子Ａ２ｔが設けられ、この端子Ａ２ｔとアドレス電極Ａ２とが一体化されている。端子Ｙｔ及び端子Ａ２ｔは、図示しないプリント配線板を介して駆動回路と電気的に接続される。図２（Ｂ）のように端子Ｙｔと端子Ａ２ｔとの間には下層１７１の厚さ分の段差がある。つまり、図２では、端子Ｙｔと端子Ａ２ｔとが段違いに配置されている。
【００２３】
これに対して、図３の例では、サステイン電極Ｙの端子Ｙｔとアドレス電極Ａ２の端子Ａ２ｔとが同一平面上に隣接配置されている。端子Ａ２ｔがサステイン電極Ｙの延長線上にないので、アドレス電極Ａ２の端部は屈曲形状にパターニングされている。
【００２４】
図２の電極端子構造には、所定の端子面積を確保しつつサステイン電極Ｙの配列ピッチを縮小することができるという利点がある。図３の電極端子構造には、ガラス基板２１に対するガラス基板１１の張出し幅を小さくすることができるという利点がある。
【００２５】
次にＰＤＰ１の駆動方法を説明する。図４は印加電圧の波形図である。
ＰＤＰ１による表示に際しては、画面（１フレーム）に例えば１つのフィールドを対応づける。ただし、テレビジョンのようにインタレース形式で走査された画面を再生する場合には、１画面（１フレーム）を表示するために２つのフィールドを用いる。
【００２６】
階調表示を行うためにフィールドを例えば６〜８個程度のサブフィールドｓｆに分割する。各サブフィールドｓｆは、リセット期間ＴＲ、アドレス期間ＴＡ、及びサステイン期間ＴＳからなる。各サブフィールドｓｆの輝度に適切な重み付けをして、各サブフィールドｓｆのサステイン期間ＴＳにおける発光回数を設定する。各サブフィールドｓｆは、１つの階調レベルの画面表示期間である。
【００２７】
リセット期間ＴＲは、それ以前の点灯状態の影響を防ぐため、有効表示領域の壁電荷の消去（全面消去）を行う期間である。全てのラインのサステイン電極Ｘに書込みパルスＰＷを印加し、同時に全てのアドレス電極Ａ１にパルスＰａｗ（書込みパルスＰＷと同極性）を印加する。書込みパルスＰＷの立上がりに呼応して全てのラインで強い面放電が生じ、誘電体層１７に一旦、壁電荷が蓄積する。しかし、書込みパルスＰＷの立下がりに呼応して、壁電荷によるいわゆる自己放電が生じ、誘電体層１７の壁電荷が消失する。パルスＰａｗは、背面側の壁面への壁電荷の蓄積を抑えるために印加される。
【００２８】
アドレス期間ＴＡは、ライン順次のアドレッシングを行う期間である。サステイン電極Ｘを接地電位に対して正電位Ｖａｘにバイアスする。この状態で、先頭のラインから１ラインずつ順に各ラインを選択し、アドレス電極Ａ２に負極性のスキャンパルスＰｙを印加する。ラインの選択と同時に、点灯（発光）すべきセルに対応したアドレス電極Ａ１に対して、波高値Ｖａの正極性のアドレスパルスＰａを印加する。選択されたラインにおいて、アドレスパルスＰａの印加されたセルでは、アドレス電極Ａ１とアドレス電極Ａ２との間でアドレス放電が起こる。サステイン電極ＸがアドレスパルスＰａと同極性の電位にバイアスされているので、そのバイアスでアドレスパルスＰａが打ち消され、サステイン電極Ｘとアドレス電極Ａ１との間では放電は起きない。アドレス期間ＴＡにおいて、サステイン電極Ｙとアドレス電極Ａ２との間の電位差が大きい場合には放電ミスが生じ易い。放電ミスを防止するため、全てのサステイン電極Ｙをフローティング状態にする。また、ライン走査に伴うアドレス電極Ａ２の電位変動に係わらず、図中に破線で示すようにサステイン電極Ｙを一定の負電位にバイアスすることによって放電ミスを低減することもできる。
【００２９】
サステイン期間ＴＳは、階調レベルに応じた輝度を確保するために、アドレッシングによって設定された点灯状態を維持する期間である。対向放電を防止するため、全てのアドレス電極Ａ１を正極性の電位（例えばＶｓ／２）にバイアスし、最初に全てのサステイン電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを印加する。その後、サステイン電極Ｘとサステイン電極Ｙとに対して、交互に波高値Ｖｓの正極性のサステインパルスＰｓを印加する。サステインパルスＰｓの印加毎に、アドレス期間ＴＡに壁電荷の蓄積したセルで面放電が生じる。サステイン期間ＴＳにおいては、面放電への影響を防ぐため、アドレス電極Ａ２をフローティング状態とするか、又は図中に破線で示すようにサステイン電極Ｙに対するサステインパルスＰｓの印加と同期させて、アドレス電極Ａ２をサステインパルスＰｓと同極性の電位にバイアスする。
【００３０】
図５は駆動回路の要部のブロック図、図６は図５の各信号の波形図である。
上述の説明から明らかなように、実質的に、アドレス電極Ａ２はアドレス期間ＴＡのみにおいて用いられ、サステイン電極Ｙはサステイン期間ＴＳのみにおいて用いられる。したがって、サステイン電極Ｙとアドレス電極Ａ２とを時分割形式で制御することが可能である。
【００３１】
サステイン電極Ｙに対する駆動電圧の印加はＹドライバ１３２が担い、アドレス電極Ａ２に対する駆動電圧の印加はＡ２ドライバ１３３が担う。そして、これらＹドライバ１３２及びＡ２ドライバ１３３の動作は、１個のパルスジェネレータ１４１によって規定される。パルスジェネレータ１４１は、サステインパルスの印加タイミングを規定する制御信号ＳＹとアドレスデータ信号ＳＡとの合成信号に相当するパルス信号Ｓ１を生成して信号分離回路１４２に出力する。信号分離回路１４２は、図示しないコントローラからのタイミング信号ＳＣ１，ＳＣ２に従って動作し、パルス信号Ｓ１を制御信号ＳＹとアドレスデータ信号ＳＡとに分離する。分離された２つの信号の一方の制御信号ＳＹはＹドライバ１３２に入力され、他方のアドレスデータ信号ＳＡはＡ２ドライバ１３３に入力される。
【００３２】
【発明の効果】
請求項１乃至請求項３の発明によれば、従来よりも低い電圧の印加でアドレッシングを行うことができ、アドレッシングにおける放電ミスの発生確率を低減することができる。また、サステイン電極の配列密度を損なうことなく、壁電荷を効率的に蓄積させることができる。
【００３３】
請求項２の発明によれば、表示光量をほとんど減少させることなくアドレッシングにおける印加電圧を低くすることができる。
【図面の簡単な説明】
【図１】本発明のＰＤＰの要部断面図である。
【図２】電極端子構造を示す要部拡大図である。
【図３】電極端子構造の他の例を示す要部拡大図である。
【図４】印加電圧の波形図である。
【図５】駆動回路の要部のブロック図である。
【図６】図５の各信号の波形図である。
【図７】従来の面放電型ＰＤＰの電極構造を示す平面図である。
【図８】従来の面放電型ＰＤＰの内部構造を示す分解斜視図である。
【符号の説明】
１  ＰＤＰ（ＡＣ型ＰＤＰ）
１１  ガラス基板（第１の基板）
２１  ガラス基板（第２の基板）
３０  放電空間
１７２  上層（誘電体層）
Ａ１  アドレス電極（第１のアドレス電極）
Ａ２  アドレス電極（第２のアドレス電極）
ＴＡ  アドレス期間
ＴＳ  サステイン期間
Ｘ  サステイン電極（第１のサステイン電極）
Ｙ  サステイン電極（第２のサステイン電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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