【事件の表示】
　特願２００１−１２３２２９「ＭＯＳ電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成１４年　２月　８日出願公開、特開２００２−　４３３２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年４月２０日（パリ条約による優先権主張２０００年７月２２日、韓国）の出願であって、平成１７年７月２６日付けで拒絶査定がなされ、これに対し、同年１１月１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成２０年１月１５日付けで審尋がなされ、同年４月２１日に回答書が提出されたものである。
　
第２　平成１７年１１月１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年１１月１日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項ａ
　補正前の請求項１を、「【請求項１】　半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層と、
　前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含み、
　前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするＭＯＳ電界効果トランジスタ。」と補正したこと。
  補正事項ｂ
　補正前の請求項６を、「【請求項６】　半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたＭＯＳ電界効果トランジスタの製造方法において、
　前記ゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記半導体基板内に第１ソース／ドレイン延長領域を形成する段階と、
　前記ゲート電極及びゲート絶縁膜の側壁に第１スペーサを形成する段階と、
　前記第１スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第１ソース／ドレイン延長領域よりも深く第２ソース／ドレイン延長領域を形成する段階と、
　前記第１スペーサの外壁に第２スペーサを形成する段階と、
　前記第２スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第２ソース／ドレイン延長領域よりも深くディープソース／ドレイン領域を形成する段階と、
　前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して、第１厚さをもつ第１シリサイド層を形成する段階と、
　前記第２スペーサを除去して前記第２ソース／ドレイン延長領域の表面を露出させる段階と、
　露出された前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階とを含むことを特徴とするＭＯＳ電界効果トランジスタの製造方法。」と補正したこと。
　
２　本件補正についての検討
２−１　補正事項の整理
・補正事項ａについて
　補正事項ａについての補正は、補正前の請求項１の「前記ディープソース／ドレイン領域の上部表面に形成された第１厚さの第１シリサイド層」を、補正後の請求項１の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層」と補正（以下、「補正事項ａ−１」という。）し、また、補正前の請求項１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に形成されること」を、補正後の請求項１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」と補正（以下、「補正事項ａ−２」という。）したものである。
・補正事項ｂについて
　補正事項ｂについての補正は、補正前の請求項６の「前記ディープソース／ドレイン領域の上部表面に第１厚さをもつ第１シリサイド層を形成する段階」を、補正後の請求項６の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して、第１厚さをもつ第１シリサイド層を形成する段階」と補正（以下、「補正事項ｂ−１」という。）し、また、補正前の請求項６の「露出された前記第２ソース／ドレイン延長領域の上部表面に前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階」を、補正後の請求項６の「露出された前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階」と補正（以下、「補正事項ｂ−２」という。）したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
２−２−１　補正事項ａについて
　補正事項ａについての補正は、補正事項ａ−１と補正事項ａ−２とからなるので、それぞれ検討する。
・補正事項ａ−１について
　補正事項ａ−１についての補正は、補正前の請求項１の「前記ディープソース／ドレイン領域の上部表面に」と、「形成された第１厚さの第１シリサイド層」の間に、補正後の請求項１の「、該上部表面領域に対応して」を加えて、補正後の請求項１の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層」とし、特許請求の範囲を限定的に減縮したものである。
　したがって、補正事項ａ−１についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
・補正事項ａ−２について
　補正事項ａ−２についての補正は、補正前の請求項１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に」と、「形成されること」の間に、補正後の請求項１の「、該上部表面領域に対応して」を加えて、補正後の請求項１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」とし、特許請求の範囲を限定的に減縮したものである。
　したがって、補正事項ａ−２についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ａ−１と補正事項ａ−２についての補正を含む補正事項ａについての補正は、特許法第１７条の２第４項第２号に規定する要件を満たす。
２−２−２　補正事項ｂについて
　補正事項ｂについての補正は、補正事項ｂ−１と補正事項ｂ−２とからなるので、それぞれ検討する。
・補正事項ｂ−１について
　補正事項ｂ−１についての補正は、補正前の請求項６の「前記ディープソース／ドレイン領域の上部表面に」と、「第１厚さをもつ第１シリサイド層を形成する段階」の間に、補正後の請求項６の「、該上部表面領域に対応して、」を加えて、補正後の請求項６の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して、第１厚さをもつ第１シリサイド層を形成する段階」とし、特許請求の範囲を限定的に減縮したものである。
　したがって、補正事項ｂ−１についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
・補正事項ｂ−２について
　補正事項ｂ−２についての補正は、補正前の請求項６の「露出された前記第２ソース／ドレイン延長領域の上部表面に」と、「前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階」の間に、補正後の請求項６の「、該上部表面領域に対応して、」を加えて、補正後の請求項６の「露出された前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階」とし、特許請求の範囲を限定的に減縮したものである。
　したがって、補正事項ｂ−２についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
　よって、補正事項ｂ−１と補正事項ｂ−２についての補正を含む補正事項ｂについての補正は、特許法第１７条の２第４項第２号に規定する要件を満たす。
　
２−３　補正の目的の適否及び新規事項の追加の有無についての検討のむすび
　以上のとおり、補正事項ａ及びｂについての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　
３　独立特許要件についての検討
３−１　特許法第３６条について
３−１−１　請求項１について
　本願の補正後の請求項１に係る発明は、上記の「第２　１」に掲げた補正後の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「【請求項１】　半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層と、
　前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含み、
　前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするＭＯＳ電界効果トランジスタ。」
　そして、請求項１の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層」という記載と「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」という記載は、いずれも、「該上部表面領域に対応して」という記載を有しているが、「該上部表面領域」が「上部表面」のどの範囲を示しているのか明らかでなく、また、「対応」は、「互いに向き合うこと。相対する関係にあること。」を意味するものであるが、第２シリサイド層が「上部表面領域」のどの部分と相対する関係にあるのかも明らかでない。また、明細書の発明の詳細な説明には、「上部表面領域」という記載がなく、「該上部表面領域に対応して」がどのような状態を示すものであるのかも定義されていない。
　したがって、請求項１に係る発明は、明確ではない。
３−１−２　請求項６について
　本願の補正後の請求項６に係る発明は、上記の「第２　１」に掲げた補正後の特許請求の範囲の請求項６に記載された事項により特定される次のとおりのものである。
「【請求項６】　半導体基板上にゲート絶縁膜及びゲート電極が順次形成されたＭＯＳ電界効果トランジスタの製造方法において、
　前記ゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記半導体基板内に第１ソース／ドレイン延長領域を形成する段階と、
　前記ゲート電極及びゲート絶縁膜の側壁に第１スペーサを形成する段階と、
　前記第１スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第１ソース／ドレイン延長領域よりも深く第２ソース／ドレイン延長領域を形成する段階と、
　前記第１スペーサの外壁に第２スペーサを形成する段階と、
　前記第２スペーサ及びゲート電極をイオン注入マスクとして不純物イオン注入を行い、前記第２ソース／ドレイン延長領域よりも深くディープソース／ドレイン領域を形成する段階と、
　前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して、第１厚さをもつ第１シリサイド層を形成する段階と、
　前記第２スペーサを除去して前記第２ソース／ドレイン延長領域の表面を露出させる段階と、
　露出された前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階とを含むことを特徴とするＭＯＳ電界効果トランジスタの製造方法。」
　そして、請求項６の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して、第１厚さをもつ第１シリサイド層を形成する段階」という記載と「露出された前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して、前記第１厚さよりも小さい第２厚さをもつ第２シリサイド層を形成する段階」という記載は、いずれも、「該上部表面領域に対応して」という記載を有しているが、「該上部表面領域」が「上部表面」のどの範囲を示しているのか明らかでなく、また、「対応」は、「互いに向き合うこと。相対する関係にあること。」を意味するものであるが、第２シリサイド層が「上部表面領域」のどの部分と相対する関係にあるのかも明らかでない。また、明細書の発明の詳細な説明には、「上部表面領域」という記載がなく、「該上部表面領域に対応して」がどのような状態を示すものであるのかも定義されていない。
　したがって、請求項６の記載は、明確ではない。
　
３−１−３　特許法第３６条についての独立特許要件の検討のむすび
　本件出願は、明細書の記載が上記の「第２　３−１−１」及び「第２　３−１−２」の点で不備のため、特許法第３６条第６項第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができないものであるので、本件補正は、特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合しない。
　
３−２　特許法第２９条第２項について
　仮に、本件出願が、特許法第３６条第６項第２号に規定する要件を満たすとして、次に、特許法第２９条第２項についての独立特許要件の検討をする。
　
　本願の補正後の請求項１ないし１１に係る発明のうち、本願の補正後の請求項１に係る発明は、上記の「第２　１」および「第２　３−１−１」に掲げた補正後の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「【請求項１】　半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層と、
　前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含み、
　前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されることを特徴とするＭＯＳ電界効果トランジスタ。」
　
３−２−１　引用刊行物及び該引用刊行物記載の発明
　刊行物１．特開平５−３２６５５２号公報
　刊行物２．特開平９−６４３６３号公報
　
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物１（特開平５−３２６５５２号公報）には、図１、図２、図４、図５とともに、
「半導体素子およびその製造方法」（発明の名称）に関して、
「【請求項１】  電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、
ゲート電極の側壁に第１のサイドウォールとさらにその側面に第２のサイドウォールが形成されており、該第１のサイドウォールの主部をマスクとして形成されたソース・ドレイン層と、前記第２のサイドウォールをマスクとして形成された前記第１のサイドウォールによるソース・ドレイン層より深いソース・ドレイン層とを有し、少なくとも前記第２のサイドウォールによるソース・ドレイン層の上部にシリサイド化された層が形成されていることを特徴とする半導体素子。」、
「【００１９】
【実施例】本発明の第１の実施例の構造を図１に、またその製造方法を図２に示し、以下に説明する。本実施例は、Ｔｉ（チタン）を高融点金属としたＮＭＯＳ−ＦＥＴ構造の場合である。
【００２０】図１に示すように本実施例では、従来同様のフィールド酸化膜２で分離された素子形成領域にゲート電極４が形成されており、その側壁に本発明の特徴である第１のサイドウォール６とそのまた側面に第２のサイドウォール８が形成されている。ソース・ドレイン層は前記第１のサイドウォール６をマスクにして形成した浅い層５ａと、第２のサイドウォール８をマスクにして形成した深い層５ｂが存在している。そして、その深い層５ｂの上と、ゲート電極４上にチタンシリサイド９が形成されている。即ち、サリサイド構造となっている。
【００２１】図２はその製造方法であり、まず同図（ａ）に示すように、従来同様、Ｐ型Ｓｉ基板１に素子分離のためのフィールド酸化膜２を約５０００Å程度の厚さ（以下一々厚さと記さない）形成し、素子形成領域にゲート酸化膜３（約１５０Å）を含むゲート電極４（ポリシリコンで約３０００Å）を形成し、ソース・ドレイン層となるＮ-層５ｃを形成するため、Ｐ+を３０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入（以下イオン・インプラと略す）する。
【００２２】その後、ゲート電極４の側壁に通常の方法（酸化膜を堆積して異方性エッチングする方法など）で第１のサイドウォール６を約１５００Åの厚さ形成する。そして、それをマスクにしてソース・ドレイン領域にＡｓ（ヒ素）を５×１０15／ｃｍ2、４０ｋｅＶの条件でイオン・インプラすると浅い層５ａが形成される。
【００２３】その後、全面にＣＶＤ法により、酸化膜７を３０００Å程度堆積する。次に図２（ｂ）のように、異方性エッチングにより酸化膜７をエッチングし、第２のサイドウォール８を約３０００Å形成する。その後、この第２のサイドウォール８をマスクにＰ+（リン）を８０ｋｅＶ、１×１０15／ｃｍ2の条件で注入するとソース・ドレイン領域に深い層５ｂが形成される。さらに、９００℃、２０分程度、窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。以上の条件により、ソース・ドレイン層として、Ｎ-層５ｃは、接合深さ約０．２μｍ、ヒ素によるＮ+ 層５ａは約０．２μｍ、リンによるＮ+層５ｂは、約０．４μｍの接合深さを持った接合となる。
【００２４】次いで図２（ｃ）のように、全面に、スパッタリングによりチタン（Ｔｉ）９ａを５００Å程度堆積する。そして図２（ｄ）のように、７００℃、１０秒程度、窒素雰囲気中でアニールし、ゲート電極４、ソース・ドレイン領域のＳｉ層とＴｉが接している箇所即ち深い層５ｂ上でシリサイド化反応を起こさせる。そして、選択エッチ（アンモニア過水等）により、フィールド酸化膜２上、サイドウォール６、８上の未反応Ｔｉを選択的にエッチング除去する。さらに９００℃、１０秒程度のアニールによりチタンシリサイド９の低抵抗化を行なう。その後、図示しないが、従来同様、中間絶縁膜を堆積し、コンタクト・ホールを開口し、配線層を形成し、最後に保護膜を形成する。」、
「【００２９】図４ないし図５は本発明の第３の実施例の製造方法である。まず図４（ａ）のように、従来同様、Ｐ型基板１にフィールド酸化膜２形成、ゲート酸化膜３、ゲート電極４形成後、通常のホトリソ工程により、ＰｃｈＭＯＳＦＥＴ領域（図４の右半分）をホトレジスト２６ａで被い、ＬＤＤ層（Ｎ-層）として、リン又は、ヒ素をイオン注入することで、ＮｃｈＭＯＳＦＥＴ領域（図４の左半分）にのみソース・ドレイン層のＮ-層２０を形成する。次いで図４（ｂ）に示すように、前記ホトレジスト２６ａを除去し、全面にＣＶＤ法により、酸化膜もしくは、ボロン・リン等を含む酸化膜を堆積し、ＲＩＥ法により、異方性エッチングを行なうことにより、ゲート電極４側壁に、第１のサイドウォール２１を残す。その後、図４（ｃ）のように、ソース・ドレイン領域を形成する前に、８５０〜９００℃の温度でＳｉ表面を酸化させ、１００〜２００Åの熱酸化膜２２を形成する。その後、ＣＶＤ法により、窒化Ｓｉ膜２３（１００〜１０００Å）を全面に堆積させ、さらに、ＣＶＤ法により、酸化膜またはボロン・リン等の不純物を含んだ酸化膜２４を３０００〜６０００Å堆積させる。
【００３０】その後、図４（ｄ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォール２１の側壁に第２のサイドウォール２５を残す。このとき、第２のサイドウォールの幅は、０．２〜０．４μｍとなる。この際、第２のサイドウォール２５のエッチング後、サイドウォール部以外の窒化Ｓｉ膜２３及び熱酸化膜２２もエッチング除去する。
【００３１】その後、図４（ｅ）のように、ホトリソ工程により、ＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト２６ｂで被い、全面に、深い接合の層５ｂを形成させる為のイオン注入を、リンを用いて、５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 の条件で、注入する。
【００３２】その後、図５（ｆ）のように、ＰｃｈＭＯＳＦＥＴ領域のホトレジスト２６は除去せずに、第２のサイドウォール２５をフッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで除去した後、即ち第１のサイドウォール２１は残し、その構造で浅い接合の層５ａ形成のため、ヒ素を、３０〜６０ｋｅＶで３〜８×１０15ｉｏｎｓ／ｃｍ2 の条件で注入する。この場合、サイドウォール２１はほぼＬ字形に残存するが、底辺のはみ出した部分は薄いので、前記注入はその部分を通り抜ける。即ち第１のサイドウォール２１の主部（本説明ではそのように記述する）がマスクとなる。その後図５（ｇ）のように、ホトレジスト２６ｂを除去し、同様のことを、ＰｃｈＭＯＳＦＥＴに関して行なう。従って説明は簡略にする。すなわち、ＮｃｈＭＯＳＦＥＴ形成領域をホトレジスト２７で被い、深い接合を形成させる為のイオン注入を、11Ｂ+、３０〜７０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 又は、49ＢＦ2+ ５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 の条件で行なう。その後図５（ｈ）のように、ＮｃｈＭＯＳＦＥＴ領域のホトレジスト２７は除去せずに、Ｐｃｈ側の第２のサイドウォール２８を、フッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで除去した後、浅い接合の形成のため、第１のサイドウォールの主部をマスクにして、49ＢＦ2+ を、４０〜７０ｋｅＶ、３〜８×１０15ｉｏｎｓ／ｃｍ2 の条件で注入する。
【００３３】その後、ホトレジスト２７を除去し、８５０〜９５０℃、１０〜４０分程度の熱処理を窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。
【００３４】以上の条件により、前記ＮｃｈＭＯＳＦＥＴと同様、Ｎ- 層は、接合深さ０．０５〜０．１５μｍ、ヒ素によるＮ+層は、０．１〜０．２μｍ、リンによるＮ+層は、０．２０〜０．４５μｍの接合深さを持った接合となる。同様に、49ＢＦ2+ によるＰ+層は、接合深さ０．２０〜０．４０μｍ、11Ｂ+ 又は、49ＢＦ2+ によるＰ+層は、０．３５〜０．５０μｍの接合深さを持った接合となる。
【００３５】その後、図５（ｉ）のように、全面に、高融点金属を堆積させ、６００〜１０００℃の熱処理を施すことにより、高融点金属と、Ｐｏｌｙ−Ｓｉ及びＳｉとの間に、シリサイド化反応が生じ、自己整合的に、ゲート電極４及び、ソース・ドレイン部の深い層上に高融点金属のシリサイド２８が形成される。その後、未反応高融点金属２９を除去することにより図５（ｊ）に示す様に、サリサイド構造が完成する。」、
が、記載されている。
　また、「以上の条件により、前記ＮｃｈＭＯＳＦＥＴと同様、Ｎ-層は、接合深さ０．０５〜０．１５μｍ、ヒ素によるＮ+層は、０．１〜０．２μｍ、リンによるＮ+ 層は、０．２０〜０．４５μｍの接合深さを持った接合となる。」（【００３４】段落）という記載によれば、「Ｎ-層」（図２ではＮ-層５ｃに対応）よりも「ヒ素によるＮ+層」（図２ではＮ+層５ａに対応）の接合深さが深く、前記「ヒ素によるＮ+層」（図２ではＮ+層５ａに対応）よりも「リンによるＮ+層」（図２のＮ+層５ｂに対応）の接合深さが深いことが、示されている。
　また、「素子形成領域にゲート酸化膜３（約１５０Å）を含むゲート電極４（ポリシリコンで約３０００Å）を形成し、ソース・ドレイン層となるＮ- 層５ｃを形成するため、Ｐ+を３０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入（以下イオン・インプラと略す）する。」（【００２１】段落）という記載から、「ソース・ドレイン層となるＮ-層５ｃ」が、「ゲート電極４」をマスクとして形成されることは、明らかである。
　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、Ｐ型Ｓｉ基板１と、前記Ｐ型Ｓｉ基板１に形成されたゲート酸化膜３を含むゲート電極４と、前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層と、前記ゲート電極４の側壁に第１のサイドウォールとさらにその側面に第２のサイドウォールが形成されており、前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層と、前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+ 層５ｂからなるソース・ドレイン層とを有し、前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成されたＮ+層５ｂからなるソース・ドレイン層の上部にシリサイド化された層９が形成されていることを特徴とする半導体素子。」
　
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物２（特開平９−６４３６３号公報）には、図１、図３、図５とともに、
「ＭＯＳ型半導体装置およびその製造方法」（発明の名称）に関して、
「【００３０】（ＭＯＳ型半導体装置の実施例１）図１は、本発明によるＭＯＳ型半導体装置の第１の実施例の断面を示している。
【００３１】図１のＭＯＳ型半導体装置は、Ｐ型半導体基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜３、ゲート絶縁膜３上に設けられたゲート電極４、ゲート電極４の側部に形成されたＳｉＯ2サイドウォール５ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域に設けられた浅い接合を有するＮ型ソース／ドレイン拡散層６、及びＰ型半導体基板１のソース／ドレイン領域に設けられた深い接合を有するＮ型ソース／ドレイン拡散層７、及びゲート電極４とソース／ドレイン領域に形成されたシリサイド層８ａ及び８ｂを備えている。
【００３２】図１には、単数のＮチャネル型ＭＯＳ型半導体装置のみが示されているが、実際には、一つのＰ型半導体基板１に複数のＭＯＳ型半導体装置が形成されている。これらのＭＯＳ型半導体装置の各々は、図示される構造を有しており、Ｐ型半導体基板１に形成されたトレンチ分離構造２によって電気的に相互に分離される。Ｐ型半導体基板１にＮ型ウェルを設け、そのＮ型ウェルにＰチャネル型ＭＯＳ型半導体装置を形成しても良い。なお、シリコン基板に代えて、絶縁性表面を有する基板（ガラス基板等）の上に形成されたシリコン層を用いてＭＯＳ型半導体装置（薄膜トランジスタ）を形成しても良い。
【００３３】図１のＭＯＳ型半導体装置の第１の特徴は、浅いソース／ドレイン拡散層６の少なくとも一部を覆うようにシリサイド層８ａが設けられていることにある。従来のシリサイド層は、深いソース／ドレイン拡散層７の上に形成されることはあっても、浅いソース／ドレイン拡散層６の上には形成されていなかった。本実施例では、シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っているため、ソース／ドレイン抵抗が全体として低減される。その結果、各トランジスタに対して割り当てられるソース／ドレインのコンタクトの数を１個にした場合でも、ドレイン電流はほとんど低下しない。
【００３４】第２の特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。このため、ソース／ドレイン拡散層６及び７が半導体基板１との間に形成するＰＮ接合に対して、シリサイド層の形成は悪影響を与えない。もし、浅い接合を持つソース／ドレイン拡散層６の上にも、比較的に厚いシリサイド層８ｂと同じ厚さのシリサイド層を設けると、ＰＮ接合を介して生じるリーク電流が増大するおそれがあると考えられる。リーク電流の増加を避けるためには、浅い接合を持つソース／ドレイン拡散層６の上に設けるシリサイド層８ａの厚さ（最終的な厚さ）を、ソース／ドレイン拡散層６の接合深さの約２０〜５０％程度に設定することが好ましい。」、
「【００４８】（ＭＯＳ型半導体装置の製造方法の第１の実施例）図３（ａ）から（ｅ）を参照しながら、図１のＭＯＳ型半導体装置を製造する方法の第１の実施例を説明する。
【００４９】まず、図３（ａ）に示すように、Ｐ型半導体基板上１の素子分離領域に、深さ６００ｎｍ程度のシャロートレンチ分離構造２を形成する。次に、Ｐ型半導体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ２００ｎｍ程度に堆積する。次に、ゲート電極４の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜４上に形成する。この後、垂直方向に強い異方性を持つエッチング（異方性エッチング）によって、多結晶シリコン膜４のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極４を形成する。その後、フォトレジストマスクを除去する。ゲート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積した後、異方性エッチングによってＨＴＯ膜の平坦部を選択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイドウォール５ａを形成する。次に、ドーズ量４×１０14ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域内に浅い接合を有するＮ型拡散層６を形成する。浅い接合を有するＮ型拡散層６の形成は、ＳｉＯ2サイドウォール５ａの形成前に行っても良い。
【００５０】次に、図３（ｂ）に示すように、第１のＴｉ／ＴｉＮ膜９ａを２０ｎｍ程度、窒化膜１０を７０ｎｍ程度順次堆積させる。ここで、Ｔｉ／ＴｉＮ膜は、下層としてＴｉ層を有し、上層としてＴｉＮ層を有する多層膜である。
【００５１】次に、図３（ｃ）に示すように、異方性エッチングによって、窒化膜１０及び第１のＴｉ／ＴｉＮ層９ａの平坦部を除去して、窒化膜１０のサイドウォールを形成する。このとき、第１のＴｉ／ＴｉＮ層９ａの下層のＴｉは、完全に除去される必要はない。第１のＴｉ／ＴｉＮ層９ａのうち窒化膜１０のサイドウォールで覆われている部分は、除去されずに残る。この後、ドーズ量６×１０15ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー６０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域に深い接合を有するＮ型拡散層７を形成する。このイオン注入に際して、上記Ｎ型の不純物イオンは、同時にゲート電極４に注入され、ゲート電極４に高い導電性が与えられる。
【００５２】次に、図３（ｄ）に示すように、第２のＴｉ／ＴｉＮ層９ｂを３０ｎｍ程度堆積させる。この後、第１のＲＴＡ（Rapid Thermal Anneal）を７００℃、３０ｓｅｃの条件で行い、それに引き続いて第２のＲＴＡを１０００℃、１０ｓｅｃの条件で行う。この２段アニールの結果、ソース／ドレイン領域及びゲート電極４に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、第１のＴｉ／ＴｉＮ層９ａ及び第２のＴｉ／ＴｉＮ層９ｂのうちのシリコンと接触している部分で生じる。まず、第２のＴｉ／ＴｉＮ層９ｂのうちシリサイド化されなかった部分をフッ酸で除去した後、窒化膜１０のサイドウォールを熱リン酸または等方性のドライエッチングで除去する。更にその後、第１のＴｉ／ＴｉＮ層９ａのうちシリサイド化されなかった部分をフッ酸で除去する。こうして、図３（ｅ）に示すように、シリサイド８ａおよび８ｂを含むサリサイド構造が形成される。
【００５３】本実施例によれば、特別なマスクを付加的に用いることなく、厚さの異なる２種類のシリサイド層を自己整合的に形成することができる。
【００５４】本発明では、シリサイド層を形成するための導電性材料としてＴｉを用いたが、ＣｏやＮｉ等の高融点金属を用いてもよい。」、
「【００６２】（ＭＯＳ型半導体装置の製造方法の第３の実施例）図５（ａ）から（ｄ）を参照しながら、図１のＭＯＳ型半導体装置に類似する装置を製造する方法の実施例を説明する。
【００６３】まず、図５（ａ）に示すように、Ｐ型半導体基板上１の素子分離領域に、深さ６００ｎｍ程度のシャロートレンチ分離構造２を形成する。次に、Ｐ型半導体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ２００ｎｍ程度に堆積する。次に、ゲート電極４の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜４上に形成する。この後、垂直方向に強い異方性を持つエッチング（異方性エッチング）によって、多結晶シリコン膜４のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極４を形成する。その後、フォトレジストマスクを除去する。ゲート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積した後、異方性エッチングによってＨＴＯ膜の平坦部を選択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイドウォール５ａを形成する。次に、ドーズ量４×１０14ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域内に浅い接合を有するＮ型拡散層６を形成する。
【００６４】次に、ゲート電極４を覆うように窒化膜を９０ｎｍ程度堆積した後、異方性エッチングによって窒化膜の平坦部を選択的に除去し、比較的に厚い窒化膜１０のサイドウォールを形成する。この後、ドーズ量６×１０15ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー６０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域内に深い接合を有するＮ型拡散層７を形成し、同時にゲート電極にＡｓイオンをドーピングしＮ型ポリシリコンゲート電極４を形成する。
【００６５】第１のＲＴＡ（Rapid Thermal Anneal）を１０００℃、１０ｓｅｃの条件で行う。このアニールの結果、ソース／ドレイン領域及びゲート電極４に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、Ｔｉ／ＴｉＮ層９のうちのシリコンと接触している部分で生じる。
【００６６】次に、Ｔｉ／ＴｉＮ層９を２０ｎｍ程度堆積させた後、第２のＲＴＡを７００℃で行い、ゲートおよびソース／ドレインのシリサイド化を行う。シリサイド化されなかったＴｉ／ＴｉＮ層９をフッ酸でエッチングすることでシリサイド層８を形成する。
【００６７】この後、窒化膜１０のサイドウォールを熱リン酸または等方性のドライエッチングでエッチングした後、シリサイドに覆われていない部分、すなわち窒化膜１０のサイドウォールのあったＰ型基板上１に、選択的にＷ層を２０ｎｍ程度成長させる。Ｗ層は、ＷＦ6／ＳｉＨ4ガスを用いたＣＶＤ法によって形成される。
【００６８】このようにして作製されたたデバイスは、図１の実施例とほぼ同様な効果を発揮する。また、本実施例によれば、ソース／ドレイン領域及びゲート電極に注入された不純物の活性化後に、シリサイド化を行うために、シリサイド化プロセスの条件を広い範囲から選択することができる。」、
「【００７９】
【発明の効果】本発明の半導体装置によれば、浅いソース／ドレイン拡散層および深いソース／ドレイン拡散層の一部に従来無かったシリサイド層または金属があるために、ソース／ドレイン抵抗を低減でき、ソース／ドレインのコンタクトを１個にした場合に生じるドレイン電流の低下を防止できる。」、
が、記載されている。
　
３−２−２　対比・判断
（１）補正後の請求項１に係る発明について
　補正後の請求項１に係る発明（以下、「本願補正後発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比すると、刊行物１発明の「Ｐ型Ｓｉ基板１」、「ゲート酸化膜３」、「ゲート電極４」は、それぞれ、本願補正後発明１の「半導体基板」、「ゲート絶縁膜」、「ゲート電極」に相当する。
　また、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」において、「Ｎ+層５ｂからなるソース・ドレイン層」は、「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成され」ているので、「Ｎ+層５ｂからなるソース・ドレイン層」が、「前記第２のサイドウォール」の外側にあることは明らかであるから、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」は、本願補正後発明１の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域」に相当する。
　また、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成されたＮ+層５ｂからなるソース・ドレイン層の上部にシリサイド化された層９が形成されていること」は、本願補正後発明１の「前記ディープソース／ドレイン領域の上部表面に」「形成された第１厚さの第１シリサイド層」に相当する。
　また、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」は、本願補正後発明１の「第１ソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」において、その接合深さは、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」より浅く、かつ、刊行物１発明の「Ｎ+層５ａからなるソース・ドレイン層」は、「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成され」ているので、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」と「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された」「Ｎ+層５ｂからなるソース・ドレイン層」との間にあることは、明らかであるから、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」は、本願補正後発明１の「この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ- 層５ｃからなるソース・ドレイン層より接合深さが深いＮ+ 層５ａからなるソース・ドレイン層」は、どちらの層も、本願補正後発明１の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域」に相当する、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+ 層５ｂからなるソース・ドレイン層」よりも接合深さが浅いので、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」を併せた構成は、本願補正後発明１の「前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「電界効果型トランジスタを有する半導体素子」は、本願補正後発明１の「ＭＯＳ電界効果トランジスタ」に相当する。
　すると、本願補正後発明１と刊行物１発明とは、
「半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に形成された第１厚さの第１シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含むことを特徴とするＭＯＳ電界効果トランジスタ。」の点で一致し、
本願補正後発明１は、「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層」を有するのに対して、刊行物１発明は、本願補正後発明１の「ディープソース／ドレイン領域」に相当する「前記第２のサイドウォールをマスクとして形成されたＮ+層５ｂからなるソース・ドレイン層」の「上部にシリサイド化された層９が形成されていること」との構成を有するが、「シリサイド化された層９」は、「前記第２のサイドウォールをマスクとして形成されたＮ+層５ｂからなるソース・ドレイン層」の「上部表面領域に対応して形成された」かどうかが定かではない点（以下、「相違点１」という。）、本願補正後発明１は、「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を有するのに対して、刊行物１発明は、「前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を有していない点（以下、「相違点２」という。）、本願補正後発明１は、「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」との構成を有するのに対して、刊行物１発明は、そもそも、「第２シリサイド層」を有していないので、このような構成も有していない点（以下、「相違点３」という。）、で相違している。
　そこで、上記相違点１ないし３について検討する。
ａ．相違点１について
　本願補正後発明１の「前記ディープソース／ドレイン領域の上部表面に、該上部表面領域に対応して形成された第１厚さの第１シリサイド層」の「該上部表面領域に対応して」という文言は、必ずしも明確な記載ではないが、審判請求書の「【本願発明が特許されるべき理由】（４）（ｉｉｉ）」には、「本願発明では、第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して（すなわち、上部表面の全体に）薄い第２シリサイド層が形成されており」という記載があり、「薄い第２シリサイド層が形成され」る場合ではあるが、「該上部表面領域に対応して」は、「上部表面の全体に」（「上部表面の全体に」という文言も、願書に最初に添付した明細書には、記載されていない。）と同義であると主張している。しかしながら、「上部表面」というものの範囲そのものが明確ではないから、「該上部表面領域に対応して」が「上部表面の全体に」を意味するものとしても、依然として「該上部表面領域に対応して」という文言は、明確ではない。
　そこで、発明の詳細な説明をみると、「次に、前記ゲート電極２２０及び第２スペーサ２５２をイオン注入マスクとしてイオン注入工程を行い、所定の導電型をもつ不純物イオンを半導体基板２００内に注入する。前述のように、ｎチャンネルＭＯＳ電界効果トランジスタの場合にはｎ型不純物イオンを注入し、ｐチャンネルＭＯＳ電界効果トランジスタの場合にはｐ型不純物イオンを注入する。不純物イオンを注入した後にはアニーリング工程を行い、ディープソース／ドレイン領域２３０を形成する。このディープソース／ドレイン領域２３０の形成のための不純物イオン注入エネルギは第１及び第２ソース／ドレイン延長領域２４１、２４２の形成のための不純物イオン注入エネルギよりも高いため、ディープソース／ドレイン領域２３０は第１及び第２ソース／ドレイン延長領域２４１、２４２よりも深く形成される。」（【００２４】段落）、「次に、図７を参照すれば、ディープソース／ドレイン領域２３０の上部及びゲート電極２２０の上部に各々第１シリサイド層２６１及びゲートシリサイド層２８０を形成する。この第１シリサイド層２６１及びゲートシリサイド層２８０を形成するために、まず図６の構造体の全面に金属層（図示せず）を形成する。この金属層はコバルト（Ｃｏ）またはチタン（Ｔｉ）を使って形成でき、またはニッケル（Ｎｉ）を使っても形成できる。その他にも、金属層はタングステン（Ｗ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）またはパラジウム（Ｐｄ）などを使っても形成できる。前記金属層を形成した後に所定のアニーリング工程を行う。すると、前記金属層とディープソース／ドレイン領域２３０とが接触する領域に第１シリサイド層２６１が形成される。また前記金属層とゲート電極２２０との間にはゲートシリサイド層２８０が形成される。前記第１シリサイド層２６１の厚さの調節は、前記金属層の厚さを調節して所望の厚さに調節できる。第１シリサイド層２６１が形成されれば、未反応の金属層をよく知られた方法を利用して除去する。」（【００２５】段落）との記載があり、これらの記載と図６，７から、ゲート電極２２０及び第２スペーサ２５２をイオン注入マスクとしてイオン注入を行うことで、半導体基板内にディープソース／ドレイン領域２３０を形成し、その後半導体基板全面に金属層を形成し、アニーリングすることで金属層とディープソース／ドレイン領域２３０とが接触する領域に第１シリサイド層２６１を形成することが示されているものと認められる。そうすると、「該上部表面領域に対応して」は、ディープソース／ドレイン領域２３０をイオン注入により形成する際に露出している半導体基板表面と、第１シリサイド層を形成する際に金属層と接触してシリサイド化される半導体基板表面とが同じであること示しているものと認められる。
　一方、刊行物１の「第２のサイドウォール８をマスクにして形成した深い層５ｂが存在している。そして、その深い層５ｂの上」「にチタンシリサイド９が形成されている。」（【００２０】段落）、「この第２のサイドウォール８をマスクにＰ+（リン）を８０ｋｅＶ、１×１０15／ｃｍ2の条件で注入するとソース・ドレイン領域に深い層５ｂが形成される。」（【００２３】段落）、「ソース・ドレイン領域のＳｉ層とＴｉが接している箇所即ち深い層５ｂ上でシリサイド化反応を起こさせる。」（【００２４】段落）という記載と、図１、図２とを参照すると、刊行物１発明においても、「深い層５ｂ」をイオン注入により形成する際に露出しているＰ型Ｓｉ基板表面と、チタンシリサイド９を形成する際にＴｉと接触してシリサイド化されるＰ型Ｓｉ基板表面とが同じであることは明らかである。
　そうすると、刊行物１発明の「シリサイド化された層９」が、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成されたＮ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」の上に対応するものであることは明らかであるから、相違点１は、実質的なものではない。
ｂ．相違点２について
　刊行物２には、「図１のＭＯＳ型半導体装置は、Ｐ型半導体基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜３、ゲート絶縁膜３上に設けられたゲート電極４、ゲート電極４の側部に形成されたＳｉＯ2サイドウォール５ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域に設けられた浅い接合を有するＮ型ソース／ドレイン拡散層６、及びＰ型半導体基板１のソース／ドレイン領域に設けられた深い接合を有するＮ型ソース／ドレイン拡散層７、及びゲート電極４とソース／ドレイン領域に形成されたシリサイド層８ａ及び８ｂを備えている。」（【００３０】段落）こと、「特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。」（【００３４】段落）ことが、記載されている。
　そして、刊行物２に記載の「浅い接合を有するＮ型ソース／ドレイン拡散層６」は、本願補正後発明１の「ソース／ドレイン延長領域」に相当し、刊行物２に記載の「比較的に厚いシリサイド層８ｂ」、「比較的に薄いシリサイド層８ａ」は、それぞれ、本願補正後発明１の「前記第１シリサイド層」、「前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」に相当しており、また、刊行物２の図１を参照すると、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることが、見て取れるし、ソース／ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることは、当然のことであるので、刊行物２に記載の「浅い接合を持つソース／ドレイン拡散層６の上に」設けた「比較的に薄いシリサイド層８ａ」は、本願補正後発明１の「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」に相当する。
　すると、刊行物１発明も、刊行物２に記載の「浅い接合を有するＮ型ソース／ドレイン拡散層６」と同様に、本願補正後発明１の「ソース／ドレイン延長領域」に相当する、「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」を併せた構成を有するので、刊行物１発明に、刊行物２に記載の「浅い接合を持つソース／ドレイン拡散層６の上に」設けた「比較的に薄いシリサイド層８ａ」を適用して、本願補正後発明１のごとく、「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を備えることは、当業者が、適宜なし得た程度のことと認められる。
ｃ．相違点３について
　刊行物２には、「図１のＭＯＳ型半導体装置は、Ｐ型半導体基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜３、ゲート絶縁膜３上に設けられたゲート電極４、ゲート電極４の側部に形成されたＳｉＯ2サイドウォール５ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域に設けられた浅い接合を有するＮ型ソース／ドレイン拡散層６、及びＰ型半導体基板１のソース／ドレイン領域に設けられた深い接合を有するＮ型ソース／ドレイン拡散層７、及びゲート電極４とソース／ドレイン領域に形成されたシリサイド層８ａ及び８ｂを備えている。」（【００３０】段落）こと、「シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」（【００３３】段落）こと、「特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。」（【００３４】段落）こと、「リーク電流の増加を避けるためには、浅い接合を持つソース／ドレイン拡散層６の上に設けるシリサイド層８ａの厚さ（最終的な厚さ）を、ソース／ドレイン拡散層６の接合深さの約２０〜５０％程度に設定することが好ましい。」ことが、記載されている。
　そして、刊行物２の「シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」（【００３３】段落）という記載によると、「比較的に薄いシリサイド層８ａ」は、「浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」のであり、また、刊行物２の図１を参照すると、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることが、見て取れるし、ソース／ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることは、当然のことであるので、本願補正後発明１の「第２シリサイド層」に相当する、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明に適用する際に、刊行物１発明では、本願補正後発明１の「第１ソース／ドレイン延長領域」と「第２ソース／ドレイン延長領域」に、それぞれ相当する、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」とのうち、刊行物２に記載の「比較的に厚いシリサイド層８ｂ」と接続される「比較的に薄いシリサイド層８ａ」は、まず、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面に、適用されることになり、このとき、当然ながら、「リーク電流の増加を避ける」（刊行物２の【００３４】段落）という配慮もなされるものである。
　そして、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面に、適用するにあたり、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明の「Ｎ+層５ａからなるソース・ドレイン層」の表面の全体に設けるか、一部に設けるか、あるいは、「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面のみならず、さらに、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層」の一部にも設けるかは、当業者が適宜選択できた程度のことと認められる。
　
　また、本願補正後発明１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」の「該上部表面領域に対応して」という文言は、必ずしも明確な記載ではないが、審判請求書の「【本願発明が特許されるべき理由】（４）（ｉｉｉ）」には、「本願発明では、第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して（すなわち、上部表面の全体に）薄い第２シリサイド層が形成されており」という記載があり、「該上部表面領域に対応して」は、「上部表面の全体に」（「上部表面の全体に」という文言も、願書に最初に添付した明細書には、記載されていない。）と同義であると主張している。しかしながら、「上部表面」というものの範囲そのものが明確ではないから、「該上部表面領域に対応して」が「上部表面の全体に」を意味するものとしても、依然として「該上部表面領域に対応して」という文言は、明確ではない。
　そこで、発明の詳細な説明をみると、「次に、図８を参照すれば、図７の第２スペーサ２５２を除去する。この第２スペーサ２５２は第１スペーサ２５０とはエッチング選択比をもつ物質から形成したため、ウェットエッチング法を利用して容易に除去できる。次に、前記第２スペーサ２５２の除去された結果物の全面に金属層２９０を形成して、この金属層２９０及び第２ソース／ドレイン延長領域２４２が接触する領域に第２シリサイド層２６２を形成する。」（【００２６】段落）という記載及び図８から、ディープソース／ドレイン領域を形成するためにイオン注入用マスクとして使用された「第２スペーサ２５２」を除去した後の第２ソース／ドレイン延長領域２４２が形成された半導体基板の露出面に金属層を接触させてシリサイド層２６２を形成していることが示されているものと認められる。そうすると、「該上部表面領域に対応して」は、「第２スペーサ２５２」の直下の半導体基板表面を示していることになる。
　ところで、刊行物２の「まず、図３（ａ）に示すように、Ｐ型半導体基板上１の素子分離領域に、深さ６００ｎｍ程度のシャロートレンチ分離構造２を形成する。次に、Ｐ型半導体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ２００ｎｍ程度に堆積する。次に、ゲート電極４の形状及び位置を規定するフォトレジストマスクをフォトリソグラフィ技術を用いて多結晶シリコン膜４上に形成する。この後、垂直方向に強い異方性を持つエッチング（異方性エッチング）によって、多結晶シリコン膜４のうちフォトレジストマスクで覆われていない部分を選択的に除去し、多結晶シリコンからなるゲート電極４を形成する。その後、フォトレジストマスクを除去する。ゲート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積した後、異方性エッチングによってＨＴＯ膜の平坦部を選択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイドウォール５ａを形成する。次に、ドーズ量４×１０14ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域内に浅い接合を有するＮ型拡散層６を形成する。浅い接合を有するＮ型拡散層６の形成は、ＳｉＯ2サイドウォール５ａの形成前に行っても良い。」（【００４９】段落）、「次に、図３（ｂ）に示すように、第１のＴｉ／ＴｉＮ膜９ａを２０ｎｍ程度、窒化膜１０を７０ｎｍ程度順次堆積させる。ここで、Ｔｉ／ＴｉＮ膜は、下層としてＴｉ層を有し、上層としてＴｉＮ層を有する多層膜である。」（【００５０】段落）、「次に、図３（ｃ）に示すように、異方性エッチングによって、窒化膜１０及び第１のＴｉ／ＴｉＮ層９ａの平坦部を除去して、窒化膜１０のサイドウォールを形成する。このとき、第１のＴｉ／ＴｉＮ層９ａの下層のＴｉは、完全に除去される必要はない。第１のＴｉ／ＴｉＮ層９ａのうち窒化膜１０のサイドウォールで覆われている部分は、除去されずに残る。この後、ドーズ量６×１０15ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）を、加速エネルギー６０ｋｅＶでＰ型半導体基板１に注入し、それによって、ソース／ドレイン領域に深い接合を有するＮ型拡散層７を形成する。このイオン注入に際して、上記Ｎ型の不純物イオンは、同時にゲート電極４に注入され、ゲート電極４に高い導電性が与えられる。」（【００５１】段落）、「次に、図３（ｄ）に示すように、第２のＴｉ／ＴｉＮ層９ｂを３０ｎｍ程度堆積させる。この後、第１のＲＴＡ（Rapid Thermal Anneal）を７００℃、３０ｓｅｃの条件で行い、それに引き続いて第２のＲＴＡを１０００℃、１０ｓｅｃの条件で行う。この２段アニールの結果、ソース／ドレイン領域及びゲート電極４に注入された不純物の活性化と同時にシリサイド化が行われる。このシリサイド化は、第１のＴｉ／ＴｉＮ層９ａ及び第２のＴｉ／ＴｉＮ層９ｂのうちのシリコンと接触している部分で生じる。まず、第２のＴｉ／ＴｉＮ層９ｂのうちシリサイド化されなかった部分をフッ酸で除去した後、窒化膜１０のサイドウォールを熱リン酸または等方性のドライエッチングで除去する。更にその後、第１のＴｉ／ＴｉＮ層９ａのうちシリサイド化され��かった部分をフッ酸で除去する。こうして、図３（ｅ）に示すように、シリサイド８ａおよび８ｂを含むサリサイド構造が形成される。」（【００５２】段落）との記載及び図１、３を参照すると、刊行物２に記載された発明においても、選択的に除去される窒化膜１０のサイドウォールの下の領域にシリサイド８ａを形成していることは明らかである。
　そして、刊行物２には、「シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っているため、ソース／ドレイン抵抗が全体として低減される。」（【００３３】段落）こと、「特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。」（【００３４】段落）こと、「リーク電流の増加を避けるためには、浅い接合を持つソース／ドレイン拡散層６の上に設けるシリサイド層８ａの厚さ（最終的な厚さ）を、ソース／ドレイン拡散層６の接合深さの約２０〜５０％程度に設定することが好ましい。」ことが記載されており、浅い接合を持つソース／ドレイン拡散層６の上に比較的薄いシリサイド層を設けることで、リーク電流の増加を避けつつ、ソース／ドレイン抵抗を下げることが示されている。
　一方で、刊行物１発明においても、浅い接合を持つソース／ドレイン拡散層に相当する「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ- 層５ｃからなるソース・ドレイン層より接合深さが深いＮ+ 層５ａからなるソース・ドレイン層」を備えており、「この発明は、以上述べた様に、微細ＭＯＳＦＥＴにおいて、短チャネル効果を抑制するため、ソース・ドレイン領域の接合深さを、従来以上に浅くし、さらに、ソース・ドレイン領域の寄生抵抗がＭＯＳＦＥＴの性能を低下させない様、ソース・ドレイン領域を、十分に低抵抗化し、さらに、接合リーク電流を増大させない様にし、前述の相反する技術項目（サリサイド化と浅接合化）を同時に実現し、すぐれた性能を持つ半導体素子およびその製造方法を提供することを目的とする」（【００１１】段落）ものであるから、刊行物１発明において、第２のサイドウォール８として、窒化膜を用いて選択的に除去できるようにし、第２のサイドウォールの下の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+ 層５ａからなるソース・ドレイン層」が形成された半導体基板上にチタンシリサイド９よりも薄いシリサイドを設けることにより、本願補正発明１の如く、「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に、該上部表面領域に対応して形成されること」とすることは当業者が適宜になし得た程度のものである。
　
　よって、補正後の請求項１に係る発明は、その出願前に日本国内において頒布された上記刊行物１ないし２に記載の発明に基づいて、当業者が容易に発明をすることができたものである。
　
３−２−３　特許法第２９条第２項についての独立特許要件の検討のむすび
  以上のとおり、補正後の請求項１に係る発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので、補正後の他の請求項に係る発明についての検討をするまでもなく、本件補正は、特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合しない。
　
４　まとめ
　よって、本件補正は、上記の「第２　３−１−３」、及び「第２　３−２−３」に記載の理由により、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
　
第３　本願発明について
　平成１７年１１月１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１１に係る発明は、平成１７年５月２７日付け手続補正書の特許請求の範囲の請求項１ないし１１に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項１に係る発明は、以下のとおりのものである。
「【請求項１】　半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に形成された第１厚さの第１シリサイド層と、
　前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含み、
　前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に形成されることを特徴とするＭＯＳ電界効果トランジスタ。」
　
１　引用刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物１ないし２、及びその記載事項は、上記の「第２　３−２−１」に刊行物１ないし２として記載したとおりである。
　
２　対比・判断
（１）本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１発明とを対比すると、刊行物１発明の「Ｐ型Ｓｉ基板１」、「ゲート酸化膜３」、「ゲート電極４」は、それぞれ、本願発明１の「半導体基板」、「ゲート絶縁膜」、「ゲート電極」に相当する。
　また、刊行物１発明の「前記第２のサイドウォールをマスクとして形成された前記第１のサイドウォールをマスクとして形成されたＮ+ 層５ａからなるソース・ドレイン層より接合深さが深いＮ+ 層５ｂからなるソース・ドレイン層」において、「Ｎ+層５ｂからなるソース・ドレイン層」は、「前記第２のサイドウォールをマスクとして形成され」ているので、「Ｎ+層５ｂからなるソース・ドレイン層」が、「前記第２のサイドウォール」の外側にあることは明らかであるから、刊行物１発明の「前記第２のサイドウォールをマスクとして形成された前記第１のサイドウォールをマスクとして形成されたＮ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」は、本願発明１の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域」に相当する。
　また、刊行物１発明の「前記第２のサイドウォールをマスクとして形成されたＮ+層５ｂからなるソース・ドレイン層の上部にシリサイド化された層９が形成されていること」は、本願発明１の「前記ディープソース／ドレイン領域の上部表面に形成された第１厚さの第１シリサイド層」に相当する。
　また、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層からなるソース・ドレイン層」は、本願発明１の「第１ソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ- 層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」において、その接合深さは、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」より浅く、かつ、刊行物１発明の「Ｎ+層５ａからなるソース・ドレイン層」は、「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成され」ているので、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層」と「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された」「Ｎ+層５ｂからなるソース・ドレイン層」との間にあることは、明らかであるから、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」は、本願発明１の「この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層からなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」は、どちらの層も、本願発明１の「前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域」に相当する、刊行物１発明の「前記第２のサイドウォール及び前記第１のサイドウォールをマスクとして形成された、Ｎ+層５ａからなるソース・ドレイン層より接合深さが深いＮ+層５ｂからなるソース・ドレイン層」よりも接合深さが浅いので、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ-層からなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」を併せた構成は、本願発明１の「前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域」に相当する。
　また、刊行物１発明の「電界効果型トランジスタを有する半導体素子」は、本願発明１の「ＭＯＳ電界効果トランジスタ」に相当する。
　すると、本願発明１と刊行物１発明とは、
「半導体基板と、
　この半導体基板上に形成されたゲート絶縁膜と、
　このゲート絶縁膜上に形成されたゲート電極と、
　前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース／ドレイン領域と、
　前記半導体基板の上部領域で前記ディープソース／ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域と、
　前記ディープソース／ドレイン領域の上部表面に形成された第１厚さの第１シリサイド層とを備え、
　前記ソース／ドレイン延長領域は、
　第１ソース／ドレイン延長領域と、
　この第１ソース／ドレイン延長領域と前記ディープソース／ドレイン領域との間で前記第１ソース／ドレイン延長領域よりは深く、かつ前記ディープソース／ドレイン領域よりは薄い第２ソース／ドレイン延長領域とを含むことを特徴とするＭＯＳ電界効果トランジスタ。」の点で一致し、
本願発明１は、「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を有するのに対して、刊行物１発明は、「前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を有していない点（以下、「相違点４」という。）、本願発明１は、「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に形成されること」との構成を有するのに対して、刊行物１発明は、そもそも、「第２シリサイド層」を有していないので、このような構成も有していない点（以下、「相違点５」という。）、で相違している。
　そこで、上記相違点４ないし５について検討する。
ｄ．相違点４について
　刊行物２には、「図１のＭＯＳ型半導体装置は、Ｐ型半導体基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜３、ゲート絶縁膜３上に設けられたゲート電極４、ゲート電極４の側部に形成されたＳｉＯ2サイドウォール５ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域に設けられた浅い接合を有するＮ型ソース／ドレイン拡散層６、及びＰ型半導体基板１のソース／ドレイン領域に設けられた深い接合を有するＮ型ソース／ドレイン拡散層７、及びゲート電極４とソース／ドレイン領域に形成されたシリサイド層８ａ及び８ｂを備えている。」（【００３０】段落）こと、「特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。」（【００３４】段落）ことが、記載されている。
　そして、刊行物２に記載の「浅い接合を有するＮ型ソース／ドレイン拡散層６」は、本願発明１の「ソース／ドレイン延長領域」に相当し、刊行物２に記載の「比較的に厚いシリサイド層８ｂ」、「比較的に薄いシリサイド層８ａ」は、それぞれ、本願発明１の「前記第１シリサイド層」、「前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」に相当しており、また、刊行物２の図１を参照すると、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることが、見て取れるし、ソース／ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることは、当然のことであるので、刊行物２に記載の「浅い接合を持つソース／ドレイン拡散層６の上に」設けた「比較的に薄いシリサイド層８ａ」は、本願発明１の「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」に相当する。
　すると、刊行物１発明も、刊行物２に記載の「浅い接合を有するＮ型ソース／ドレイン拡散層６」と同様に、本願発明１の「ソース／ドレイン延長領域」に相当する、「前記ゲート電極４をマスクとして形成されたＮ-層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」を併せた構成を有するので、刊行物１発明に、刊行物２に記載の「浅い接合を持つソース／ドレイン拡散層６の上に」設けた「比較的に薄いシリサイド層８ａ」を適用して、本願発明１のごとく、「前記ソース／ドレイン延長領域の上部の一部の表面で前記第１シリサイド層から延びるが、前記第１シリサイド層の第１厚さよりも薄い第２厚さをもつ第２シリサイド層」を備えることは、当業者が、適宜なし得た程度のことと認められる。
ｅ．相違点５について
　刊行物２には、「図１のＭＯＳ型半導体装置は、Ｐ型半導体基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜３、ゲート絶縁膜３上に設けられたゲート電極４、ゲート電極４の側部に形成されたＳｉＯ2サイドウォール５ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域に設けられた浅い接合を有するＮ型ソース／ドレイン拡散層６、及びＰ型半導体基板１のソース／ドレイン領域に設けられた深い接合を有するＮ型ソース／ドレイン拡散層７、及びゲート電極４とソース／ドレイン領域に形成されたシリサイド層８ａ及び８ｂを備えている。」（【００３０】段落）こと、「シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」（【００３３】段落）こと、「特徴は、シリサイド層が異なる２種類の厚さを持つ部分から構成されている点にある。浅い接合を持つソース／ドレイン拡散層６の上には、比較的に薄いシリサイド層８ａを設け、深い接合を持つソース／ドレイン拡散層７の上には比較的に厚いシリサイド層８ｂを設けている。」（【００３４】段落）こと、「リーク電流の増加を避けるためには、浅い接合を持つソース／ドレイン拡散層６の上に設けるシリサイド層８ａの厚さ（最終的な厚さ）を、ソース／ドレイン拡散層６の接合深さの約２０〜５０％程度に設定することが好ましい。」ことが、記載されている。
　そして、刊行物２の「シリサイド層（８ａ）が浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」（【００３３】段落）という記載によると、「比較的に薄いシリサイド層８ａ」は、「浅いソース／ドレイン拡散層６の上面の少なくとも一部の領域、好ましくは約半分の領域を覆っている」のであり、また、刊行物２の図１を参照すると、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることが、見て取れるし、ソース／ドレイン抵抗を低減するためには、「比較的に薄いシリサイド層８ａ」と「比較的に厚いシリサイド層８ｂ」とが、接続されていることは、当然のことであるので、本願発明１の「第２シリサイド層」に相当する、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明に適用する際に、刊行物１発明では、本願発明１の「第１ソース／ドレイン延長領域」と「第２ソース／ドレイン延長領域」に、それぞれ相当する、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」と「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」とのうち、刊行物２に記載の「比較的に厚いシリサイド層８ｂ」と接続される「比較的に薄いシリサイド層８ａ」は、まず、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面に、適用されることになり、このとき、当然ながら、「リーク電流の増加を避ける」（刊行物２の【００３４】段落）という配慮もなされるものである。
　そして、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明の「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面に、適用するにあたり、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を、刊行物１発明の「Ｎ+層５ａからなるソース・ドレイン層」の表面の全体に設けるか、一部に設けるか、あるいは、「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ-層５ｃからなるソース・ドレイン層より接合深さが深いＮ+層５ａからなるソース・ドレイン層」の表面のみならず、さらに、刊行物１発明の「前記ゲート電極４をマスクとして形成されたＮ- 層５ｃからなるソース・ドレイン層」の一部にも設けるかは、当業者が適宜選択できた程度のことと認められる。
　さらに、本願発明１の「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に形成される」ことが、本願明細書の実施例に記載されているように、第２シリサイド層が、第２スペーサ２５２の下の第２ソース／ドレイン延長領域２４２が形成された半導体基板上に形成することを意味するとしても、上記「ｃ．相違点３について」で検討したとおり、当業者が適宜なし得た程度のことにすぎない。
　すると、刊行物１発明の、少なくとも「前記第１のサイドウォール及び前記ゲート電極４をマスクとして形成された、Ｎ- 層５ｃからなるソース・ドレイン層より接合深さが深いＮ+ 層５ａからなるソース・ドレイン層」の表面に、刊行物２に記載の「比較的に薄いシリサイド層８ａ」を適用して、本願発明１のごとく、「前記第２シリサイド層は、前記第２ソース／ドレイン延長領域の上部表面に形成される」ようになすことは、当業者が、容易になし得たことと認められる。
　
　よって、本願の請求項１に係る発明は、その出願前に日本国内において頒布された上記刊行物１ないし２に記載の発明に基づいて、当業者が容易に発明をすることができたものである。
　
第４　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。