(57)【特許請求の範囲】
【請求項１】
導電性基板と該導電性基板上に形成した埋め込み絶縁膜と該埋め込み絶縁膜上に形成した第一導電型の半導体領域とを有する基板の一部に、第二導電型の半導体領域と第一導電型の高濃度半導体領域を形成し、該高濃度半導体領域と第二導電型の半導体領域との間に、上記第一導電型の半導体領域の厚さを制限するように絶縁膜を形成し、導電領域を上記絶縁膜で覆って形成し、
かつ、上記絶縁膜が上記埋め込み絶縁膜と連続して形成され、上記導電性基板と上記導電領域が電気的に連続して形成されており、上記第一導電型の半導体領域の厚さの制限されている領域が上記基板の表面側に形成されていることを特徴とする半導体装置。
【請求項２】
上記第一導電型の半導体領域の底部の、上記厚さの制限されている領域以外の部分に第一導電型の高濃度領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記第一導電型の半導体領域の厚さの制限されている領域の上部に第２の絶縁膜が形成され、その上部に導電膜が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
上記高濃度半導体領域中に該高濃度半導体領域と反対導電型の領域が形成されていることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
【請求項５】
上記高濃度領域を挾んで両側もしくは周囲に上記厚さの制限されている領域が形成され、上記厚さの制限されている領域上の一部に該厚さの制限されている領域と反対導電型で上記絶縁膜に接触する深さの半導体領域が形成され、上記厚みの制限されている領域の両側もしくは周囲に第二導電型の半導体領域が一重にまたは多重繰り返されて形成されていることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置。
【請求項６】
導電性基板と該導電性基板上に形成した埋め込み絶縁膜と該埋め込み絶縁膜上に形成した第一導電型の半導体領域とを有する基板の一部に、第二導電型の半導体領域と第一導電型の高濃度半導体領域を形成し、該高濃度半導体領域と第二導電型の半導体領域との間に、上記第一導電型の半導体領域の厚さを制限するように絶縁膜を形成し、導電領域を上記絶縁膜で覆って形成し、かつ、上記厚さの制限された半導体領域をその他の半導体領域よりもキャリア移動度の大きい半導体材料で形成したことを特徴とする半導体装置。
【請求項７】
上記半導体領域がシリコンで形成されており、上記キャリア移動度の大きい半導体材料がガリウム砒素またはダイヤモンドであることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は高耐圧型の半導体装置に係り、特に、オン抵抗を飛躍的に低減することができ、チップコストの大幅な低減を可能とする構成の半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の構成としては図１８および図１９に示すようなものがある。これは、特開昭６３‐１７３３７１号公報に開示されている技術を用いて横型の  ＵＭＯＳ  を形成した例である。この例においては、Ｐ型の基板９００１表面にＮ型の埋込層９００２を形成し、その上面に該埋込層９００２と接続して引き出し領域９００４を形成して基板表面のドレイン電極と接続し、また、基板表面側に形成されたゲート用ポリシリコン９００７及びその周囲に形成されたソース領域９００６とそれぞれ接続されたゲート電極９００８及びソース電極９００９が基板表面に形成されている。
【０００３】
この構成においては、この半導体装置の耐圧を決定している要因は、耐圧層９００３の不純物濃度及びベース領域９００５から埋込層９００２までの距離であり、通常、この半導体装置を高耐圧化しようとするときは、耐圧層を低濃度（すなわち、高抵抗）にすることとベース領域９００５から埋込層９００２までの距離を長く（すなわち、高抵抗）にすることによって所望の耐圧を得ている。このとき、この半導体装置の耐圧が引き出し領域９００４とベース領域９００５間の部分で下がってしまうことを避けるため、引き出し領域９００４とベース領域９００５間の横方向距離については、少なくとも耐圧層厚さと同程度に間隔を空けておく必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記で説明したように、高耐圧化を行えば必然的に引き出し領域ベース領域間の距離を大きくとる必要があり、半導体装置のサイズが大きくなるという問題点がある。さらには、耐圧層の高抵抗化も必要となり、その結果、半導体装置の端子間抵抗が高抵抗化し、スイッチング装置として使用するときの半導体装置の電力損失が大きくなるという問題点もある。
【０００５】
具体的には、例えば、耐圧３００Ｖの半導体装置を形成しようとすると、耐圧層９００３の不純物濃度を１×１０１５ｃｍ￣３  以下、すなわち比抵抗で５Ω・ｃｍ以上、耐圧層の厚さを１９μｍ以上にする必要があり、また、引き出し領域とベース領域間の距離についても耐圧に応じて耐圧層の厚さと同程度（１９μｍ程度）と長く取る必要がある。さらに、耐圧層の厚さを厚くすることに伴い、引き出し領域も深く拡散形成する必要があり、その結果、引き出し領域の横方向寸法も横拡散により大きくなる。この結果、図１８に示す半導体装置のサイズは、例えばこれを１μｍルールで形成した場合、横方向寸法は２本のゲート用ポリシリコンを含むベース領域幅が９μｍ、ベース領域端から引き出し領域端までの距離が１９μｍ、引き出し領域の幅が４６μｍで合計７４μｍとなる。仮に、引き出し領域を図１９に示すようなトレンチ方式とした場合でも、引き出し領域幅が４６μｍから３μｍに短縮されるのみであり、横方向はかなり縮小されるもののまだ３１μｍと大きく、その大部分を引き出し領域とベース領域間の横方向間隔が占めている。また、本発明者等の計算によれば、この半導体装置の内部抵抗は単位面積当り約２０ｍΩ・ｃｍ２となる。
【０００６】
本発明の目的は、上記従来技術の有していた課題を解決して、オン抵抗を飛躍的に低減することができ、チップコストの大幅な低減が可能となる構成の半導体装置を提供することにある。
【０００７】
上記目的は、導電性基板と該導電性基板上に形成した埋め込み絶縁膜と該埋め込み絶縁膜上に形成した第一導電型の半導体領域とを有する基板の一部に、第二導電型の半導体領域と第一導電型の高濃度半導体領域を形成し、該高濃度半導体領域と第二導電型の半導体領域との間に、上記第一導電型の半導体領域の厚さを制限するように絶縁膜を形成し、導電領域を上記絶縁膜で覆って形成し、かつ、上記絶縁膜が上記埋め込み絶縁膜と連続して形成され、上記導電性基板と上記導電領域が電気的に連続して形成されており、上記第一導電型の半導体領域の厚さの制限されている領域が上記基板の表面側に形成されている半導体装置とすることによって達成することができる。
【０００８】
別の表現によって説明すれば、ドレイン領域とソース領域との間の耐圧層を局所的に狭め、狭めたところに絶縁膜で耐圧層と分離し、接地した導電膜を形成することによってドレイン電界を導電膜に終端させ、その結果として、ドレイン電界がソース側に到達しないようにすることにより、ソース近傍の耐圧層が高電圧にならないようにしてドレイン引き出し領域とベース領域間の距離を小さくすることによって、さらにまた、ソース近傍の耐圧層の不純物濃度を高濃度（すなわち低抵抗）に、耐圧層の厚さを薄く（従って低抵抗に）できるようにすることによって、上記問題点を解決することができる。
【０００９】
なお、上記構成の半導体装置にあっては、狭ドレイン領域を形成している半導体材料がその他の領域の半導体材料と同一材料を用いている場合、ドレイン引き出し領域とドレイン領域間でドレイン耐圧を確保するためには、狭ドレイン領域の長さを或る程度長くとる必要がある。すなわち、この半導体装置がオフの時、従って、狭ドレイン領域がピンチオフしているときのドレイン引き出し領域とドレイン領域との間の電位差は、狭ドレイン領域の不純物濃度を狭ドレイン領域に形成された空乏層の一端から他端へ積分したものとなる。従って、狭ドレイン領域の長さは、積分結果が耐圧と同程度以上になる程度に長くなければならない。一方、狭ドレイン領域は、ドレイン引き出し領域の電圧とゲート電極間の電位差で完全に空乏化する程度に低濃度（すなわち、高抵抗）である必要があるため、半導体装置がオン時における狭ドレイン領域での抵抗は高抵抗の領域を長く形成する必要があるため、他に比べて支配的なものとなるほど大きい。
【００１０】
このためには、狭ドレイン領域の材質をその他の半導体領域よりも高移動度の半導体材料とすることによって、狭ドレイン領域の長さが長くても、狭ドレイン領域での抵抗を小さくすることが有効である。
【００１１】
【発明の効果】
以上述べてきたように、この発明によれば、その構成をドレイン領域とソース領域との間の耐圧層を局所的に狭め、その領域に他の領域と比べてキャリア移動度の大きな材料を充填し、狭めたところに絶縁膜で耐圧層と分離し、接地した導電膜を形成することによって、ドレイン電界を導電膜に終端させ、その結果としてドレイン電界がソース側に到達しないようにすることにより、ソース近傍の耐圧層が高電圧にならないようにしてドレイン引き出し領域とベース領域間の距離を小さくすることによって、さらにまたソース近傍の耐圧層の不純物濃度を高濃度に（すなわち、低抵抗に）、耐圧層の厚さを薄く（従って、低抵抗に）できるようにすることによって、半導体装置のオン抵抗を飛躍的に低減することができ、チップコストの大幅な低減が可能になる、という効果が得られる。
【００１２】
【発明の実施の形態】
以下、本発明構成の半導体装置について、実施の形態によって具体的に説明する。
【００１３】
【実施の形態１】
図１に構成を示す。まず、半導体基板１の上面に第１の絶縁膜２を形成し、その上面の一部にＮ型のドレイン領域７を形成する。ここで、上記の半導体基板１は導電性の基板であれば必ずしも半導体基板に限るものではない。次に、上記ドレイン領域７に接してＰ型のベース領域８、さらに該ベース領域８を貫通してゲート絶縁膜１１及びゲート電極６を形成し、これらに隣接して第２の絶縁膜３及びＮ型高濃度のドレイン引き出し領域４を形成し、さらに、表面から所定の深さまで第２の絶縁膜３で囲んだ形で例えば不純物ドープしたポリシリコンによる埋込電極５を形成する。さらに、ベース領域８に接してＮ型のソース領域９及びＰ型のベースコンタクト領域１０を形成する。さらに、図示していないが、第２の絶縁膜３に接して、紙面の手前または奥行き方向の所定の場所にＰ型の小数キャリア引き出し領域を形成する。また、構成上特徴的なことは、第２の絶縁膜３によってドレイン引き出し領域４からドレイン領域７への電流流路が狭められ、狭ドレイン領域１２が形成されていることである。以上述べた本例の構成は通常のシリコンプロセスで用いられている技術を用いて形成することができる。
【００１４】
以上の結果、図１に示した構成は、いわゆる  ＵＭＯＳ  構造の  ＭＯＳ  トランジスタのドレイン領域にその電流流路を狭めるという工夫をした構造となっている。
【００１５】
次に、上記構造の半導体装置とした場合の作用について説明する。
図１の構造において、半導体基板１及び埋込電極５を接地し、ドレイン引き出し領域４に高電圧、例えば３００Ｖ、を印加する。そして、ＭＯＳ  トランジスタのソース領域９及びベースコンタクト領域１０も接地する。このとき、ゲート電極６を接地すれば、ＭＯＳ  トランジスタはオフとなり、ゲート電極６を正電圧、例えば５Ｖ、にすれば、ＭＯＳ  トランジスタはオンしてドレイン引き出し領域４とソース領域９との間に電流が流れ、ドレイン引き出し領域４の電位も下がる。
【００１６】
次に、ゲート電極６の電位が接地またはしきい値以下の時、すなわち  ＭＯＳ  トランジスタがオフの場合を考える。このとき、ドレイン領域４に印加されたドレイン電圧によるドレイン電界によって、狭ドレイン領域１２は完全に空乏化し、ドレイン電界のベース領域８下への侵入を阻止する。同時に、ドレイン電界の大部分は、第２の絶縁膜３と第１の絶縁膜２を介して、接地された埋込電極５及び接地された半導体基板１へ終端するため、ベース領域８下のドレイン領域７の電位は、ＭＯＳ  トランジスタがオフにもかかわらず、殆ど上昇しない。なお、このとき、第２の絶縁膜３近傍で発生する少数キャリアは上記で説明した少数キャリア引き出し領域（図示していない）から引き出されるため、素子特性に悪影響を及ぼすことはない。
【００１７】
その結果、高耐圧、例えば３００Ｖ、の半導体装置にも拘らず、ベース領域下のドレイン領域７を低耐圧、例えば２０Ｖ系として設計することが可能となり、不純物濃度を５×１０１６ｃｍ￣３  （すなわち比抵抗０．１５Ω・ｃｍ）と低抵抗に、ドレイン領域７の厚さを０．６μｍと極めて薄くすることができる。さらに、ベース領域から第２の絶縁膜３までの距離もドレイン領域７の厚さと同程度で良いので、精々１μｍの間隔を空ければ良い。その結果、例えば１μｍルールで設計すると、ベース領域の幅は従来例と同様に９μｍで、ベース領域端から第２の絶縁膜３端までが１μｍ、そこからドレイン引き出し領域４端までが１μｍ、ドレイン引き出し領域幅が３μｍとして、合計１５μｍ幅の半導体装置を実現することができる。これは、図１９に示す従来技術の改良型に対しても約半分の幅となっている。このことは、この半導体装置を用いてチップを構成したときのチップ面積の低減、チップコストの低減を可能にする。さらに、このようにドレイン領域の濃度を上げ、厚さを狭め、ベース領域〜ドレイン引き出し領域間の距離を狭めたことにより、それぞれの領域での抵抗増加が抑えられ、その結果、８ｍΩ・ｃｍ２  という単位面積当りの内部抵抗が得られることがわかった。これは、従来構造に比較して半分以下と大幅に低減されており、この結果、チップ面積が半減し、さらにそれによる歩留まり向上も併せて、チップコストを大幅に低減されることになる。このほか、チップの内部抵抗減少によりチップ発熱が減少するため、放熱板が小さくあるいは不要になったりするという副次的な効果もある。
【００１８】
【実施の形態２】
図２に本発明の第２の実施の形態を示す。これは、狭ドレイン領域を半導体装置の表面部に形成した場合の例である。
まず、構成について説明する。半導体基板１の上面に、一部に上方への突起を有する埋込電極１０５を形成し、その上面に埋込絶縁膜１０２を形成する。また、その上部の一部にＮ型のドレイン領域７を形成する。ここで、１の半導体基板は導電性の基板であればよく、半導体基板に限るものではない。次に、ドレイン領域７に接してＰ型のベース領域８、さらにベース領域８を貫通してゲート絶縁膜１１及びゲート電極６を形成し、これらに隣接してＮ型高濃度のドレイン引き出し領域１０４を形成する。ここで、埋込電極１０５の突起によってドレイン領域が狭められ、狭ドレイン領域１１２が形成される。さらに、ベース領域８に接してＮ型のソース領域９及びＰ型のベースコンタクト領域１０を形成する。さらに、図示してないが、埋込絶縁膜１０２に接して、紙面の手前方向または奥行方向の所定の場所にＰ型の少数キャリア引き出し領域を形成する。
【００１９】
以上の結果、図２の構成は、いわゆる  ＵＭＯＳ  構造の  ＭＯＳ  トランジスタのドレイン領域にその表面部においてその電流流路を狭めるという工夫を行った構造となっている。
【００２０】
次に、本構成の実現方法について、図１３および図１４によって説明する。
図１３において、（ａ）  まず、素子領域となる素子側半導体基板９０１に通常の反応性イオンエッチング等の手法を用いてトレンチ９０２を形成する。（ｂ）  次に、基板表面及びトレンチ内部を熱酸化等の手法で酸化し、埋込絶縁膜９０４を形成する。その後、例えばドープトポリシリコン等を  ＬＰＣＶＤ  法などの手法でトレンチを埋め込むように形成し、表面を研磨等の手法で平坦化する。（ｃ）  次に、素子側半導体基板表面と他の半導体基板１表面とを貼りあわせ、加熱して強固に接着し、一枚の基板とする。
【００２１】
次に、図１４において、（ｄ）  その後、接着した基板の表面（素子側半導体基板の裏面）を研磨し、ドレイン領域７及び狭ドレイン領域１１２を完成する。（ｅ）  次に、通常のイオン注入、熱拡散等の手法でドレイン引き出し領域１０４、ベース領域８、ソース領域９、ベースコンタクト領域１０を形成する。（ｆ）  最後に、再び表面からのトレンチ形成及びトレンチ側面のゲート酸化、ポリシリコンの埋込によって、ゲート電極６、ゲート絶縁膜１１を形成して、本例の構成を完成する。なお、ここでは、説明の判り易さのために、層間絶縁膜や金属電極等の形成プロセスについては記述を省略した。
【００２２】
本構造においては、実施の形態１で述べた効果に加えて、下記のような付加的効果がある。すなわち、実施の形態１の例においては狭ドレイン領域１２の幅は、第１の絶縁膜上のシリコン層の厚さの精度と第２の絶縁膜３を形成するためのトレンチエッチングの精度とによって決まる。ここで、シリコン層の厚さは厚さをモニタしながら研磨する手法を用いれば±５％程度まで実現できるが、トレンチの深さは±１０％程度の精度しか得られない。このため、上記実施の形態１の例の場合にトレンチエッチングの精度に左右されて狭ドレイン領域の幅精度が悪いのに対して、本例においては、狭ドレイン領域の厚さをモニタしながら研磨する手法が使用できるため、高い精度で狭ドレイン領域を実現できるので、半導体装置の歩留まりが上がり、チップコストを安くすることができる。
【００２３】
【実施の形態３】
図３に本発明の第３の実施の形態の例を示す。これは、上記実施の形態２の例における  ＵＭＯＳ  を  ＤＭＯＳ  に置き換えたものである。
構成について説明すると、半導体基板１の上面に、一部に上方への突起を有する埋込電極１０５を形成し、その上面に埋込絶縁膜１０２を形成し、さらにその上部の一部にＮ型のドレイン領域７を形成する。ここで、１の半導体基板は導電性の基板であれば必ずしも半導体基板に限るものではない。次に、ドレイン領域７に接してＰ型のベース領域２０８、さらにべース領域２０８に接してソース領域２０９及びベースコンタクト領域２１０を形成し、その上面にゲート絶縁膜２１１及びゲート電極２０６を形成し、これらに隣接してＮ型高濃度のドレイン引き出し領域１０４を形成する。ここで、埋込電極の突起によってドレイン領域が狭められ、狭ドレイン領域１１２が形成される。さらに、図示してないが、埋込絶縁膜１０２に接して、紙面の手前方向または奥行方向の所定の場所に、Ｐ型の少数キャリア引き出し領域を形成する。
【００２４】
本例の構成とすることによって、実施の形態２の構成の場合の効果に加えて、ゲート絶縁膜が平坦なため、電界集中が起こらず、ゲート絶縁膜の信頼性のより高い半導体装置を得ることができるという効果が得られる。
【００２５】
【実施の形態４】
図４に本発明の実施の形態の第４の例を示す。この場合は、実施の形態２の例に加えて低抵抗ドレイン領域３０１を加えたものである。
【００２６】
構成について説明する。半導体基板１の上面に、一部に上方への突起を有する埋込電極１０５を形成し、その上面に埋込絶縁膜１０２を形成し、その上部の一部にＮ型のドレイン領域７を形成する。そして、ドレイン領域の底部に低抵抗ドレイン領域３０１を形成しておく。ここで、１の半導体基板は、導電性の基板であれば、半導体基板に限るものではない。次に、ドレイン領域７に接してＰ型のベース領域８、さらにベース領域８を貫通してゲート絶縁膜１１及びゲート電極６を形成し、これらに隣接してＮ型高濃度のドレイン引き出し領域１０４を形成する。ここで、埋込電極の突起によってドレイン領域が狭められ、狭ドレイン領域１１２が形成されている。さらに、ベース領域８に接してＮ型のソース領域９及びＰ型のベースコンタクト領域１０を形成する。さらに、図示していないが、埋込絶縁膜１０２に接して、紙面の手前方向または奥行方向の所定の場所にＰ型の少数キャリア引き出し領域を形成する。
【００２７】
本例の場合には、実施の形態２の効果に加えて、ドレイン‐ソース間のシリーズ抵抗をより減らすことができ、チップ面積の削減すなわちチップコストの低減ができるという効果がある。
【００２８】
【実施の形態５】
図５に本発明の第５の実施の形態の例を示す。これは、実施の形態４の例に加えて、第２のゲート電極を加えたものである。
【００２９】
まず、構成について説明すると、半導体基板１の上面に、一部に上方突起を有する埋込電極１０５を形成し、その上面に埋込絶縁膜１０２を形成し、その上部の一部にＮ型のドレイン領域７を形成し、さらにドレイン領域７の底部に低抵抗ドレイン領域３０１を形成する。ここで、１の半導体基板は導電性の基板であれば半導体基板に限るものではない。次に、ドレイン領域３０１に接して、Ｐ型のベース領域８、さらにベース領域を貫通してゲート絶縁膜１１及びゲート電極６を形成し、これらに接してＮ型高濃度のドレイン引き出し電極１０４を形成する。ここで、埋込電極の突起によってドレイン領域が狭められ、狭ドレイン領域１１２が形成される。さらに、ベース領域に接してＮ型のソース領域９及びＰ型のベースコンタクト１０を形成する。そして、狭ドレイン領域１１２の上面に接して第４の絶縁膜４０２を形成し、該絶縁膜に接して第２のゲート電極４０３を形成する。さらに、図示していないが、埋込絶縁膜１０２に接して紙面の手前方向または奥行き方向の所定の場所にＰ型の少数キャリア引き出し領域を形成する。
【００３０】
本例の場合、第２の電極４０３を接地することによって狭ドレイン領域の電界を上下にシールドするため、狭いドレイン領域における空乏層の形成をより完全なものとすることができる。このことは、狭ドレイン領域の幅に多少のばらつきがあっても、ドレイン引き出し領域の電界がベース領域側に侵入するのを妨げ得ることを意味しており、従って、狭ドレイン領域の形成方法を安価なプロセスに変更できることを意味している。従って、本例においては実施の形態２の効果に加えて、一層のチップコストの低減ができるという効果がある。
【００３１】
なお、以上で説明した本例に特徴的な構成をすでに述べた第２、第３の実施の形態の例や後記第６〜第１０の実施の形態に適用しても同様の効果が得られる。
【００３２】
【実施の形態６】
図６に本発明の第６の実施の形態の例を示す。これは本発明の構成をバイポーラトランジスタに適用した例である。
【００３３】
まず、構成について説明すると、半導体基板１の上面に、一部に上方突起を有する埋込電極１０５を形成し、その上面に埋込絶縁膜１０２を形成、その上部の一部にＮ型のコレクタ領域８０２を形成し、さらに、コレクタ領域の底部に低抵抗コレクタ領域８０７を形成する。ここで、１の半導体基板は、導電性の基板であれば半導体基板に限るものではない。次に、コレクタ領域に接して、Ｐ型のベース領域８０３  、ベース領域に接してＮ型のエミッタ領域８０１及びＰ型のベースコンタクト領域８０６を形成し、さらに、これらに隣接してＮ型高濃度のコレクタ引き出し領域８０４を形成する。ここで、埋込電極の突起によってコレクタ領域が狭められ、狭コレクタ８０５が形成される。さらに、図示していないが、埋込絶縁膜１０２に接して紙面の手前方向または奥行方向の所定の場所にＰ型の少数キャリア引き出し領域を形成する。
【００３４】
本例は、本発明の構成と効果が、ＭＯＳ  型トランジスタのみならず、バイポーラトランジスタにおいても得られることを示すものである。
【００３５】
【実施の形態７】
図７及び図８に本発明の第７の実施の形態の例を示す。これは、図４に示した半導体装置のソース部を多数並列に接続し、大電力用半導体装置として構成したものである。なお、図８のＡ‐Ａ線における断面図が図７である。
【００３６】
まず、図７に示す断面構造について説明すると、半導体装置中の縦方向の構成は図４に示した構成と同様であり、半導体基板上面に、一部に上方への突起を有する埋込電極を形成し、その上面に埋込絶縁膜を形成し、その上部の一部にＮ型のドレイン領域を形成し、ドレイン領域の底部に低抵抗ドレイン領域を形成してある。さらに、ドレイン領域に接してＰ型のベース領域、さらにベース領域を貫通してゲート絶縁膜及びゲート電極を形成し、これらに隣接してＮ型高濃度のドレイン引き出し領域１０４を形成する。ここで、埋込電極の突起によってドレイン領域が狭められ、狭ドレイン領域が形成されている。さらに、ベース領域に接してＮ型のソース領域及びＰ型のベースコンタクト領域を形成する。ここで、２つのゲート電極及びこのゲート電極で挾まれたソース領域及びベースコンタクト領域を単位構造としてソースセル５０１としている。さらに、埋込絶縁膜に接してＰ型の少数キャリア引き出し領域を形成する。本例の構成においては、ドレイン引き出し領域１０４を中心としてソースセル５０１を複数横方向に並列接続して一つのブロックを構成している。そして、図示していないが、必要に応じてこのブロックを複数並列接続して全体を構成する形になっている。
【００３７】
次に、図８に示す平面図について説明する。中心にドレイン引き出し領域１０４を配置し、その周囲に埋込電極１０５を形成してある。ここで、埋込電極は表面には現れないので破線で示してある。そして、埋込電極１０５上部の一部の場所に、埋込電極上面の埋込絶縁膜に接するように、少数キャリア引き出し領域５０２を形成する。さらに、埋込電極１０５の周囲にソースセルを多数並列に形成する。
【００３８】
この構造においては、オフ時においては狭ドレイン領域が完全に空乏化し、ドレイン電界をソース側に到達しないようにできるのは、上記実施の形態４で説明した通りである。さらに、オン時においては、ソースセルから流れだしたキャリアは低抵抗ドレイン領域を経て狭ドレイン領域を通り、ドレイン引き出し領域１０４から引き出される。ここで、本例においては、ソースセルを多数並列接続した構成としているため、ソースセル部の抵抗を小さくすることができ、全体のオン抵抗の低減が可能となる。
【００３９】
なお、本例においては少数キャリア引き出し領域を対角線上の２ケ所に配置した例を示したが、これはこの場所や数に制限されるものではない。さらに、縦方向の構造として実施の形態４の例を用いて説明したが、これまで述べたその他の例についても同様である。
【００４０】
【実施の形態８】
図９に実施の形態８の例の構成を示す。
まず、構成について説明する。中心部にドレイン引き出し領域６０３を配置し、その両側に埋込電極６０４を形成する。ここで、埋込電極６０４は、実施の形態７の場合と同様に表面には露出していないため破線で示してある。次に、埋込電極６０４の上部に、少数キャリア引き出し領域６０２を埋込電極６０４上の埋込絶縁膜に接して形成する。そして、さらに、その外側にソースセル列を形成する。この場合のＡ‐Ａ断面図は図７に示したものと同様である。但し、図７におけるソースセル５０１をソースセル列６０１に、少数キャリア引き出し領域５０２を少数キャリア引き出し領域６０２に言い換える必要がある。なお、この例においては、ソースセル列から流れでたキャリアは埋込電極６０４上部を通ってドレイン引き出し領域から引き出される。
【００４１】
本例においては、実施の形態７の場合に比べて埋込電極上部の電流パスが幅広にできるため、ここでの抵抗増大を小さくすることができる。
【００４２】
【実施の形態９】
図１０に本発明の第９の実施の形態の例を示す。この場合は、実施の形態８において板状に形成していた埋込電極６０４を柱状の埋込電極７０２にしたものである。図１０のＡ‐Ａ断面図は図７に示したものと同様である。但し、図７におけるソースセル５０１をソースセル列６０１に、少数キャリア引き出し領域５０２を少数キャリア引き出し領域７０１に言い換える必要がある。
【００４３】
また、図１０のＢ‐Ｂ断面図は、図１１に示したように、埋込電極７０２及び埋込電極と基板表面との間に形成した狭ドレイン領域７０３とを周期的に形成してある。そして、狭ドレイン領域の一部に少数キャリア引き出し領域７０１を形成してある。さらに、埋込電極７０２同士の間隔は、ドレインと埋込電極との間の電界で完全に空乏化できる程度の狭さに形成され、狭ドレイン領域となっている。
【００４４】
本例の構成によると、オン時の電流通路が、埋込電極上面の狭ドレイン領域に加えて埋込電極側面の狭ドレイン領域も有効に働くため、この部分でのシリーズ抵抗が小さくなり全体のオン抵抗を低減することができる。その結果、チップサイズを縮小でき、チップコストを低減することができる。
【００４５】
【実施の形態１０】
図１２に本発明の第１０の実施の形態の例を示す。
本例の構成は、実施の形態３の場合に加えて、ドレイン引き出し領域の中にＰ型のアノード領域を追加形成した構成としたものである。
【００４６】
本例の構成によれば、オフ時の動作は実施の形態３の場合と同様であり、オン時においてはアノード領域８０１から正孔が注入され、それによって、狭ドレイン領域において伝導度変調が起って、狭ドレイン領域の抵抗を実質的に下げる働きがある。その結果、全体のオン抵抗を低減でき、それによってチップサイズを縮小できチップコストを低減することができる。
【００４７】
さらに、本構成においては、伝導度変調の起る領域は主に狭ドレイン領域であり、その体積はドレイン領域全体を伝導度変調させる場合に比べて大幅に小さい。その結果、本半導体装置をオフさせたときのドレイン領域（狭ドレイン領域を含む）内の少数キャリア消滅に要する時間が大幅に短縮され、半導体装置の高速化に大きな効果がある。
【００４８】
なお、本例で追加した構成及び効果は、ここで述べたような実施の形態３に対する追加のみでなく、他の実施の形態についても追加し、同様の効果を得ることができる。
また、本例においても、実施の形態４における低抵抗ドレイン領域と同様の構成と効果を持つ低抵抗コレクタ領域を形成すれば、より一層効果的である。
【００４９】
【実施の形態１１】
図１５に本発明の実施の形態の第１１の例を示す。
図１５によって本例の構成について説明すれば、まず、半導体基板１の上面に第１の絶縁膜２を形成し、その上面の一部にＮ型のドレイン領域７を形成する。ここで、１の半導体基板は導電性の基板であれば半導体基板に限るものではない。次に、ドレイン領域７に接してＰ型のベース領域８、さらにベース領域７を貫通してゲート絶縁膜１１及びゲート電極６を形成し、これらに隣接して第２の絶縁膜３及びＮ型高濃度のドレイン引き出し領域４を形成し、さらに、表面から所定の深さまで第２の絶縁膜３に囲まれて例えば不純物ドープしたポリシリコンによる埋込電極５を形成する。さらに、ベース領域７に接してＮ型のソース領域９及びＰ型のベースコンタクト領域を形成し、さらに、図示してないが、第２の絶縁膜３に接して紙面の手前方向または奥行方向の所定の場所にＰ型の少数キャリア引き出し領域を形成する。そして、第２の絶縁膜３によってドレイン引き出し領域４からドレイン領域７への電流流路が狭められ、低抵抗狭ドレイン領域１００１が形成されている。
【００５０】
ここで、図１に示す実施の形態１の場合と異なる点は、図１においては狭ドレイン領域と他の半導体領域の材質は特に規定していないのに対して、図１５においては狭ドレイン領域が低抵抗狭ドレイン領域１００１となっていることである。ここで、この領域の材質としては、例えば  ＧａＡｓ  やダイヤモンドなどキャリア濃度が低くてもキャリア移動度の大きい材料を用いれば良い。
【００５１】
以下、図１６および図１７によってこの構成の実現の手法について説明する。
まず、図１６（ａ）において、例えばシリコンからなる半導体基板１とシリコンからなる第２の半導体基板１００２を用意する。半導体基板１の表面には例えば熱酸化等の方法で第１の絶縁膜２を形成し、第２の半導体基板１００２の表面の一部には、凹部を形成した後、例えば  ＣＶＤ  法でダイヤモンド薄膜を形成し、さらに  ＣＭＰ  （メカニカルケミカルポリッシング）等の手法によって凹部以外の領域のダイヤモンド薄膜を除去して埋込ダイヤモンド領域を形成する。
【００５２】
次に、図１６（ｂ）において、第２の半導体基板１００２の上面と半導体基板１の上面とを密着させて貼りあわせ、一枚の半導体基板を形成する。
次に、図１６（ｃ）において、第２の半導体基板１００２の裏面側を所望の厚さまで研磨する。この結果、低抵抗狭ドレイン領域となる領域が内部に埋め込まれた基板が完成する。
【００５３】
次に、図１７（ａ）において、この基板に通常の半導体プロセスを施す。まず、基板内部に埋め込まれた低抵抗狭ドレイン領域の上部にトレンチを形成し、その内部に熱酸化等の手法で第２の絶縁膜３を形成し、さらに埋込電極５を形成する。次に、両側の埋込電極で挾まれた領域に、例えばリンのイオン注入及び熱拡散によってドレイン引き出し領域を形成する。その後、ボロンのイオン注入及び熱拡散によってベース領域８を形成する。
【００５４】
次に、図１７（ｂ）において、砒素及びボロンのイオン注入及び熱拡散でソース領域９及びベースコンタクト領域１０を形成する。
最後に、図１７（ｃ）において、ソース領域及びベース領域を突き抜けるようにトレンチを形成し、その内部にゲート絶縁膜１１及びゲート電極６を形成して本例の半導体装置を完成する。
【００５５】
次に、本発明構成としたときの作用について説明する。図１５の構造においては、ドレイン領域７とドレイン引き出し領域４との間に低抵抗狭ドレイン領域１００１が挿入されている。この領域は、例えばダイヤモンドや  ＧａＡｓ  等キャリア濃度は低くても他の領域を形成しているシリコンに比べて５割増し乃至５倍のキャリア移動度を有する材料で形成されているため、この領域における抵抗増大を従来技術に比べ５割減乃至  １／５  に低減することができる。上記したように、本構造の半導体装置においては狭ドレイン領域の抵抗が他の領域と比べて著しく大きいため、この領域を低抵抗化することは本構造の半導体装置を低抵抗化する上で極めて大きな効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す断面図。
【図２】本発明の第２の実施の形態の構成を示す断面図。
【図３】本発明の第３の実施の形態の構成を示す断面図。
【図４】本発明の第４の実施の形態の構成を示す断面図。
【図５】本発明の第５の実施の形態の構成を示す断面図。
【図６】本発明の第６の実施の形態の構成を示す断面図。
【図７】本発明の第７の実施の形態の構成を示す断面図。
【図８】本発明の第７の実施の形態の構成を示す平面図。
【図９】本発明の第８の実施の形態の構成を示す平面図。
【図１０】本発明の第９の実施の形態の構成を示す平面図。
【図１１】本発明の第９の実施の形態の構成を示す断面図。
【図１２】本発明の第１０の実施の形態の構成を示す断面図。
【図１３】本発明の第２の実施の形態の実現方法を説明するための断面図の一部。
【図１４】本発明の第２の実施の形態の実現方法を説明するための断面図の他の一部。
【図１５】本発明の第１１の実施の形態を示す断面図。
【図１６】本発明の第１１の実施の形態の実現方法を説明するための断面図の一部。
【図１７】本発明の第１１の実施の形態の実現方法を説明するための断面図の他の一部。
【図１８】従来技術における半導体装置の構成を示す断面図。
【図１９】従来技術における半導体装置の他の構成を示す断面図。
【符号の説明】
１…半導体基板                  ２…第１の絶縁膜
３…第２の絶縁膜                ４…ドレイン引き出し領域
５…埋込電極                    ６…ゲート電極
７…Ｎ型ドレイン領域            ８…ベース領域
９…Ｎ型ソース領域              １０…ベースコンタクト領域
１１…ゲート絶縁膜                １２…狭ドレイン領域
１０２…埋込絶縁膜                  １０４…ドレイン引き出し領域
１０５…埋込電極                    １１２…狭ドレイン領域
２０６…ゲート電極                  ２０８…ベース領域
２０９…ソース領域                  ２１０…ベースコンタクト領域
２１１…ゲート絶縁膜                ３０１…低抵抗ドレイン領域
４０２…第４の絶縁膜                ４０３…第２のゲート電極
５０１…ソースセル                  ５０２…少数キャリア引き出し領域
６０２…少数キャリア引き出し領域    ６０４…埋込電極
７０１…少数キャリア引き出し領域    ７０２…柱状埋込電極
７０３…狭ドレイン領域              ８０１…Ｎ型エミッタ領域
８０３…Ｎ型コレクタ領域            ８０５…狭コレクタ領域
８０７…低抵抗コレクタ領域
【図１】
0003551614.tif 000002
【図２】
0003551614.tif 000003
【図３】
0003551614.tif 000004
【図４】
0003551614.tif 000005
【図５】
0003551614.tif 000006
【図６】
0003551614.tif 000007
【図７】
0003551614.tif 000008
【図８】
0003551614.tif 000009
【図９】
0003551614.tif 000010
【図１０】
0003551614.tif 000011
【図１１】
0003551614.tif 000012
【図１２】
0003551614.tif 000013
【図１３】
0003551614.tif 000014
【図１４】
0003551614.tif 000015
【図１５】
0003551614.tif 000016
【図１６】
0003551614.tif 000017
【図１７】
0003551614.tif 000018
【図１８】
0003551614.tif 000019
【図１９】
0003551614.tif 000020