(57)【特許請求の範囲】
【請求項１】
１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と前記発光画素を前記各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、前記サブフレームのうち、前記重み付けが異なる前記サブフレームを複数個連続して配置してサブフレーム群とし、前記サブフレーム群において最初のサブフレームのみ前記アドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、
前記リセット期間において、全画素に一旦壁電荷を形成し、前記サブフレーム群内のいずれか１のアドレス期間においてのみ前記画素データに応じて各画素の壁電荷を選択的に消去することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と前記発光画素を前記各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、前記サブフレームを複数個連続して配置してサブフレーム群とし、前記サブフレーム群において最初のサブフレームのみ前記アドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、
前記サブフレーム群内の最初のサブフレームは、重み付けが最も大きいサブフレームを含む重み付けの大きい複数のサブフレームを分割した分割サブフレームの内の重み付けが最も小さい分割サブフレームからなり、前記サブフレーム群内の最初のサブフレームに続くサブフレームは、重み付けが最も大きい分割サブフレームの内の１つを含むことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３】
１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と前記発光画素を前記各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、前記サブフレームを複数個連続して配置してサブフレーム群とし、前記サブフレーム群において最初のサブフレームのみ前記アドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、
前記サブフレーム群内の所定の少なくとも２つのサブフレームは、重み付けの大きいサブフレームを分割した少なくとも２つの分割サブフレームを含むことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項４】
１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と前記発光画素を前記各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、前記サブフレームを複数個連続して配置してサブフレーム群とし、前記サブフレーム群において最初のサブフレームのみ前記アドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、
前記画素データをｎビットとし、前記１フレームの表示期間をｎ個のサブフレームに分割し、前記サブフレーム群を、前記維持放電期間の発光回数がＬ・２k の第１サブフレームとＬ・（２m −２k ）の第２サブフレームとをこの順に配置したものとし（但し、ｋ、ｍ、ｎ、Ｌは、整数であって、０≦ｋ＜ｍ＜ｎ、Ｌ≦１である）、輝度レベルが２ｍ未満のとき前記第１サブフレームのみを選択的に点灯状態とし、輝度レベルが２ｍ以上のとき前記第１及び第２のサブフレームの両方を点灯状態とすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項５】
前記サブフレーム群内の前記リセット期間において全画素に一旦壁電荷を形成した後前記全画素の壁電荷を消去し、前記サブフレーム群内の各アドレス期間において前記画素データに応じて各画素の壁電荷を選択的に形成し、前記サブフレーム群内の最初のサブフレームの維持放電期間の直後に発光画素の壁電荷を消去する全面消去期間を設けたことを特徴とする請求項２乃至４いずれか１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記サブフレーム群内の最初のサブフレームは、重み付けが小さいサブフレームからなり、前記最初のサブフレームに続くサブフレームは、重み付けが大きいサブフレームからなることを特徴とする請求項１又は４いずれか１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流形のプラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型の表示装置が提供されている。その１つにＡＣＰＤＰが知られている。
係るＡＣＰＤＰは、列電極（アドレス電極）及び列電極と直交し一対にて１行（１走査ライン）を構成する行電極対（維持電極対）を備えており、これら列電極及び行電極対各々は放電空間に対して誘電体層で覆われており、列電極及び行電極対の各交点に放電セルが形成されている。
【０００３】
係るＰＤＰを階調表示させる方法の一つとして１フレーム（１フィールド）の表示期間を、ｎビットの表示データ（画素データ）の各ビット桁の重み付けに対応した時間だけ発光するｎ個のサブフレーム（サブフィールド）に分割して表示する方法（いわゆるサブフレーム法）がある。
このサブフレーム法とは、図１６に示すように、例えば表示データが８ビットの場合、１フレームの表示期間をＳＦ０、ＳＦ１、ＳＦ２、・・・、ＳＦ７なる８個のサブフレームに分割する。この際、各サブフレームＳＦ０〜ＳＦ７では、例えば、順に１回、２回、４回、８回、１６回、３２回、６４回、１２８回の維持放電発光が行われる。
【０００４】
各サブフレームは、例えば、一斉リセット期間、アドレス期間、維持放電期間及び壁電荷消去期間とからなり、図１７に示すように、各種駆動パルスが印加される。図において、まず、負極性のリセットパルスＲＰｘを全ての行電極Ｘ１〜Ｘｊに印加すると同時に、正極性のリセットパルスＲＰｙを全ての行電極Ｙ１〜Ｙｊの各々に印加する。係るリセットパルスの印加により、全ての放電セルに放電が生じ、荷電粒子が発生し、放電終了後各放電セルに壁電荷が蓄積形成される（一斉リセット期間）。
【０００５】
次に、各行毎の表示データに対応した表示データパルスＤＰ１〜ＤＰｋを順次、列電極Ａ１〜Ａｋに印加する。この表示データパルスＤＰ１〜ＤＰｋ各々の印加タイミングに同期して走査パルス（選択消去パルス）ＳＰを行電極Ｙ１〜Ｙｊへ順次印加して行く。この際、係る表示データパルスＤＰ及び走査パルスＳＰが各々列電極及び行電極に同時に印加された放電セル（消灯画素、消灯セル）にのみ放電が生じ上記一斉リセット期間にて形成された壁電荷が消去される。
一方、走査パルスＳＰが印加されたものの表示データパルスＤＰが印加されない放電セル（点灯画素、点灯セル）では上記の如き放電は生じないので上記一斉リセット期間にて形成された壁電荷はそのまま残留する。このように各放電セルの壁電荷は、表示データに応じて選択的に消去され、点灯画素及び消灯画素が選択される（アドレス期間）。
【０００６】
次に、正極性の放電維持パルスＩＰｘを行電極Ｘ１〜Ｘｊの各々に印加すると共に放電維持パルスＩＰｘの印加タイミングとはずれたタイミングにて正極性の放電維持パルスＩＰｙを行電極Ｙ１〜Ｙｊの各々に印加する。このように放電維持パルスＩＰｘ、ＩＰｙが交互に行電極対に印加され、壁電荷が残留している放電セル（点灯画素）は放電発光を繰り返す一方壁電荷が消滅した放電セル（消灯画素）は放電発光しない（維持放電期間）。
次に、全ての行電極Ｙ１〜Ｙｊに一斉に消去パルスＥＰを印加して全放電セルの壁電荷を消去する（壁電荷消去期間）。
【０００７】
以上のように、一斉リセット期間、アドレス期間、維持放電期間、壁電荷消去期間を１つの表示サイクル（１サブフレーム）として、これを繰り返し行うことにより、画像表示が行われる。
【０００８】
【発明が解決しようとする課題】
上記のように、選択消去アドレス法を用いた場合、各サブフレームの始めに全放電セルに対してリセット放電を生じさせ壁電荷を蓄積するリセット期間を設ける必要がある。例えば、８ビットの表示データの場合、最低８回のリセット放電が必要となる。このリセット放電は比較的に強い放電であり、また、階調表示に直接関係ない放電であるためにコントラストを低下させる原因となっていた。
本発明は、上述の事情に鑑みてなされたものであり、コントラストを向上させたプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と発光画素を各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、サブフレームのうち、重み付けが異なるサブフレームを複数個連続して配置してサブフレーム群とし、サブフレーム群において最初のサブフレームのみアドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、リセット期間において、全画素に一旦壁電荷を形成し、サブフレーム群内のいずれか１のアドレス期間においてのみ画素データに応じて各画素の壁電荷を選択的に消去することを特徴とする。
【００１０】
請求項２記載の発明は、１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と発光画素を各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、サブフレームを複数個連続して配置してサブフレーム群とし、サブフレーム群において最初のサブフレームのみアドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、サブフレーム群内の最初のサブフレームは、重み付けが最も大きいサブフレームを含む重み付けの大きい複数のサブフレームを分割した分割サブフレームの内の重み付けが最も小さい分割サブフレームからなり、サブフレーム群内の最初のサブフレームに続くサブフレームは、重み付けが最も大きい分割サブフレームの内の１つを含むことを特徴とする。
【００１１】
請求項３記載の発明は、１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と発光画素を各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、サブフレームを複数個連続して配置してサブフレーム群とし、サブフレーム群において最初のサブフレームのみアドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、サブフレーム群内の所定の少なくとも２つのサブフレームは、重み付けの大きいサブフレームを分割した少なくとも２つの分割サブフレームを含むことを特徴とする。
【００１２】
請求項４記載の発明は、１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と発光画素を各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行い、サブフレームを複数個連続して配置してサブフレーム群とし、サブフレーム群において最初のサブフレームのみアドレス期間に先だって全画素を初期化するリセット期間を設けたプラズマディスプレイパネルの駆動方法であって、画素データをｎビットとし、１フレームの表示期間をｎ個のサブフレームに分割し、サブフレーム群を、維持放電期間の発光回数がＬ・２k の第１サブフレームとＬ・（２m −２k ）の第２サブフレームとをこの順に配置したものとし（但し、ｋ、ｍ、ｎ、Ｌは、整数であって、０≦ｋ＜ｍ＜ｎ、Ｌ≦１である）、輝度レベルが２ｍ未満のとき第１サブフレームのみを選択的に点灯状態とし、輝度レベルが２ｍ以上のとき第１及び第２のサブフレームの両方を点灯状態とすることを特徴とする。
【００１３】
請求項５記載の発明は、請求項２乃至４のいずれか１記載のプラズマディスプレイパネルの駆動方法であって、サブフレーム群内のリセット期間において全画素に一旦壁電荷を形成した後全画素の壁電荷を消去し、サブフレーム群内の各アドレス期間において画素データに応じて各画素の壁電荷を選択的に形成し、サブフレーム群内の最初のサブフレームの維持放電期間の直後に発光画素の壁電荷を消去する全面消去期間を設けたことを特徴とする。
【００１４】
請求項６記載の発明は、請求項１又は４のいずれか１記載のプラズマディスプレイパネルの駆動方法であって、サブフレーム群内の最初のサブフレームは、重み付けが小さいサブフレームからなり、最初のサブフレームに続くサブフレームは、重み付けが大きいサブフレームからなることを特徴とする。
【００１６】
【作用】
１フレームの表示期間を複数のサブフレームに分割し、各サブフレームを画素データに応じて走査ライン毎に発光画素及び非発光画素を選択するアドレス期間と発光画素を各サブフレームの重み付けに応じた回数だけ発光させる維持放電期間とで構成して階調表示を行うプラズマディスプレイパネルの駆動方法であって、サブフレームを複数個連続して配置してサブフレーム群とし、サブフレーム群において最初のサブフレームのみアドレス期間に先だって全画素を初期化するリセット期間を設けたことにより、１回のリセット放電で少なくとも２回のアドレス動作を行い、リセット放電の回数を低減することができる。
【００１７】
画素データをｎビットとし、１フレームの表示期間をｎ個のサブフレームに分割し、サブフレーム群を、維持放電期間の発光回数がＬ・２ｋ  の第１サブフレームとＬ・（２ｍ  −２ｋ  ）の第２サブフレームとをこの順に配置したものとし、輝度レベルが２ｍ  未満のとき第１サブフレームのみを選択的に点灯状態とし、輝度レベルが２ｍ  以上のとき第１及び第２のサブフレームの両方を点灯状態とすることにより、高輝度部のビット数を減らし、１回のリセット放電により少なくとも２回のアドレス動作（選択動作）が可能となる。
【００１８】
【発明の実施の形態】
図１は、本発明の各実施形態によるプラズマディスプレイパネルの駆動方法で駆動される３電極構造の反射型ＡＣＰＤＰの構造図であり、図に基づいて説明する。
図に示されるように放電空間７を介して対向配置された一対のガラス基板１、２の表示面側のガラス基板１の内面に互いに平行に隣接配置された一対の行電極（維持電極）Ｘ、Ｙ、行電極Ｘ、Ｙを覆う壁電荷形成用の誘電体層５、誘電体層５を覆うＭｇＯからなる保護層６がそれぞれ設けられている。尚、行電極Ｘ、Ｙは、それぞれ幅の広い帯状の透明導電膜からなる透明電極４とその導電性を補うために積層された幅の狭い帯状の金属膜からなるバス電極（金属電極）３とから構成されている。
【００１９】
一方、背面側のガラス基板２の内面上に行電極Ｘ、Ｙと交差する方向に設けられ、放電空間７を区画する障壁１０、各障壁１０間のガラス基板２上に行電極
Ｘ、Ｙと交差する方向に配列された列電極（アドレス電極）Ａ及び各列電極、障壁１０の側面を覆う所定の発光色の蛍光体層８がそれぞれ設けられている。
そして、放電空間７にはネオンに少量のキセノンを混合した放電ガスが封入されている。上記の列電極及び行電極対の各交点において放電セル（画素）が形成される。
【００２０】
図２は、本発明の第１の実施形態の駆動方法にてパネル駆動を行う駆動装置の構成を示す図である。
Ａ／Ｄ変換器１２は、入力された映像信号を制御回路１３から供給されるクロック信号に応じてサンプリングすることにより、１画素に対応したｎビット（ｎは整数で２≦ｎ）の画素データ（表示データ）Ｄを得、これを順次ビット数低減回路１４に供給する。
輝度レベル検出回路１９は、Ａ／Ｄ変換器１２から供給される画素データの輝度レベルを検出して輝度レベル検出信号を制御回路１３に供給する。例えば、画素データが５ビットの場合、画素データが輝度レベル０〜１５の範囲内かまたは輝度レベル１６〜３１内かを検出して輝度レベル検出信号を制御回路１３に供給する。
【００２１】
制御回路１３は、輝度レベル検出回路１９から供給される輝度レベル検出信号に応答してビット数低減を制御する制御信号、変換画素データＨＤの生成を制御する選択信号を発生して、これらをビット数低減回路１４、画像データ処理回路１５に供給する。
ビット数低減回路１４は、制御回路１３から供給される制御信号に応じてｎビットの画素データＤをｎ−ｉビット（ｉは整数で１＜ｉ＜ｎ）のビット数変換画素データＢＤに変換してビット数を低減する。例えば、画素データが５ビットの場合、輝度レベル０〜１５では最上位ビットを除く下位４ビットを抽出し（図４参照）、また輝度レベル１６〜３１では、最下位ビットを除く上位４ビットを抽出して（図５参照）、５ビットのデータを４ビットのデータに変換し、これをビット数変換画素データＢＤとして出力している。
【００２２】
画像データ処理回路１５は、制御回路１３から供給されるクロック信号、選択信号に応じてデータ処理を行うデータ変換回路から構成される。画像データ処理回路１５は、ビット数変換画素データＢＤを後述するようにデータ変換して変換画素データＨＤを生成し、これをフレームメモリ１６に供給する。
フレームメモリ１６は、制御回路１３から供給される書き込み制御信号に応じて画像データ処理回路１５から出力される画素データを順次書込む。さらにフレームメモリ１６は、書込まれた画素データを制御回路１３から供給される読み出し制御信号に応じて読み出し、これを列電極ドライバ１７に供給する。ここで、フレームメモリ１６から、サブフレームの表示順に従って各サブフレームに対応するビットデータが順次読み出される。
【００２３】
制御回路１３は、入力される水平及び垂直同期信号に応じてリセットタイミング信号、走査タイミング信号、維持タイミング信号、消去タイミング信号を発生し、リセットタイミング信号、走査タイミング信号、維持タイミング信号、消去タイミング信号を行電極ドライバ１８ａ（Ｘ電極ドライバ）に、またリセットタイミング信号、維持タイミング信号を行電極ドライバ１８ｂ（Ｙ電極ドライバ）に供給する。
行電極ドライバ１８ａ（Ｘ電極ドライバ）は、上記各種のタイミング信号に応じて、全放電セルの壁電荷量を一斉に初期化するためのリセットパルスＲＰｘ、画素データに応じて壁電荷を選択的に消去し点灯画素（セル）及び消灯画素（セル）を選択するための走査パルス（選択消去パルス）ＳＰ、点灯画素及び消灯画素を維持する（即ち、放電発光状態を維持する）ための維持パルスＩＰｘ、全放電セルの壁電荷を消去するための消去パルスＥＰを発生し、これらを行電極Ｘ１〜Ｘｊに供給する。この際、走査パルスは、行電極Ｘ１から行電極Ｘｊへと順次走査にて印加されて行く。
【００２４】
行電極ドライバ１８ｂ（Ｙ電極ドライバ）は、上記各種のタイミング信号に応じて、全放電セルの壁電荷量を一斉に初期化するためのリセットパルスＲＰｙ、点灯画素及び消灯画素を維持する（即ち、放電発光状態を維持する）ための維持パルスＩＰｙをＹ電極Ｙ１〜Ｙｊに供給する。この際、Ｙ電極Ｙ１〜Ｙ２ｎには同一タイミングでリセットパルスＲＰｙ、維持パルスＩＰｙがそれぞれ印加される。
列電極ドライバ１７は、上記フレームメモリ１６から順次供給される各サブフレームに対応するビットデータ（画素駆動データ）の論理値「１」及び「０」に対応した電圧値を有する表示データパルスＤＰを発生してＰＤＰ１１の列電極Ａ１〜Ａｋに供給する。
【００２５】
図３は、上述の画像データ処理回路１５の内部構成を示す図である。
図において、第１変換回路４１は、ビット数低減回路１４から供給される例えば４ビットのビット数変換画素データＢＤを図４に示す如き第１変換テーブルに基づいて５ビットの画素データに変換し、これを変換画素データＡとしてセレクタ４３に供給する。
一方、第２変換回路４２は、ビット数低減回路１４から供給される例えば４ビットのビット数変換画素データＢＤを図５に示す如き第２変換テーブルに基づいて５ビットの画素データに変換し、これを変換画素データＢとしてセレクタ４３に供給する。
【００２６】
セレクタ４３は、上記変換画素データＡ、変換画素データＢを制御回路１３から供給される選択信号に応じた変換画素データを選択し、これを変換画素データＨＤとして出力する。即ち、セレクタ４３は、画素データＤが輝度レベル０〜１５では変換画素データＡを選択し、また輝度レベル１６〜３１では、変換画素データＢを選択して出力する。
図４及び図５の変換画素データＡ、Ｂの各ビットの論理値「０」は、非選択（消去、消灯）、論理値「１」は、選択（非消去、点灯）を示すものであり、１フレームの表示期間内の各サブフレームの構成は、図６に示すようになる。
【００２７】
すなわち、画素データを５ビットとし、図６に示すように１フレームの表示期間を、輝度比が２０  ＝１，２１  ＝２，２２  ＝４，２３  ＝８，２４  −２０  ＝１５の５個のサブフレームＳＦ０〜ＳＦ４に分割し、発光回数がＬ・２ｋ  ＝１・２０  ＝１（Ｌ＝１，ｋ＝０）のサブフレームＳＦ０と発光回数がＬ・（２ｍ  −２ｋ  ）＝１・（２４  −２０  ）＝１５（Ｌ＝１，ｋ＝０，ｍ＝４）のサブフレームＳＦ４とを連続して配置してサブフレーム群としている。
そして、図４に示すように輝度レベルが２ｍ  ＝１６（ｍ＝４）未満では、ＳＦ０のみが選択的に点灯状態となり、図５に示すように輝度レベルが２ｍ  ＝１６（ｍ＝４）以上ではＳＦ０及びＳＦ４の両方が点灯状態となる。尚、ｋ、ｍ、ｎ、Ｌは、整数で、０≦ｋ＜ｍ＜ｎ、Ｌ≦ｌである。
このように、画素データが５ビットの場合、輝度レベル０〜１５では下位４ビットを用い（図４参照）、また輝度レベル１６〜３１では、上位４ビットを用いることにより（図５参照）、輝度レベル１と輝度レベル１６は同時に点灯しないのでサブフレームＳＦ０とサブフレームＳＦ４を隣接配置し、１ブロックにまとめている。即ち、輝度レベル０〜１５の放電セルでは、サブフレームＳＦ４が必ず消灯状態となり、輝度レベル１６〜３１の放電セルでは、サブフレームＳＦ０とサブフレームＳＦ４が必ず点灯状態となる。
【００２８】
このブロックの最初のサブフレームＳＦ０は、行電極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを印加して全放電セルにリセット放電を生じさせ一旦壁電荷を形成するリセット期間と表示データに対応した表示データパルスＤＰを列電極Ａに印加すると共にこの表示データパルスＤＰの印加タイミングに同期して走査パルス（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表示データに応じて各放電セルの壁電荷を選択的に消去して点灯セルと消灯セルを選択するアドレス期間と放電維持パルスＩＰｘ、ＩＰｙを交互に行電極対Ｘ、Ｙに印加し、点灯セルと消灯セルを維持する維持放電期間とで構成し、最初のサブフレームＳＦ０に続くサブフレームＳＦ４を、アドレス期間と維持放電期間と全放電セルの壁電荷を一斉に消去する壁電荷消去期間とで構成している（図７参照）。
【００２９】
この際、各サブフレームＳＦ０〜ＳＦ４では、例えば、順に１回、２回、４回、８回、１５回の維持放電発光が行われる。
このように、１ブロック内の最初のサブフレームＳＦ０に続くサブフレームＳＦ４のアドレス期間で選択動作（点灯セル、消灯セルの選択動作）が行われる放電セルは、必ず最初のサブフレームＳＦ０のアドレス期間で選択（非消去）されて維持放電期間で点灯状態となっている。この最初のサブフレームＳＦ０のアドレス期間で選択（非消去）された放電セルには、維持放電期間が終了した時点で壁電荷が残留しており、この残留壁電荷を用いて１ブロック内の最初のサブフレームＳＦ０に続くサブフレームＳＦ４のアドレス期間で選択動作を行うことができる。
【００３０】
尚、ブロック化されていない各サブフレームＳＦ１、ＳＦ２、ＳＦ３は、リセット期間、アドレス期間、維持放電期間、壁電荷消去期間から構成されている。上記のように、表示データが５ビット、５サブフレームで高輝度部を４ビットにした場合、リセット放電の回数は４回となる。
このように、高輝度部のビット数を減らすと共に少なくとも２つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で少なくとも２回の選択動作を行う）ことにより、ビット数減少による階調劣化が目立ち易い低輝度部ではビット数を減らさずにリセット放電の回数を低減できる。尚、高輝度部で
は、ビット数が減るが階調劣化は目立ち難い。
【００３１】
図８は、本発明の第２の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図である。表示データが８ビットの場合、１フレームの表示期間を、輝度比が２０  ＝１，２１  ＝２，２２  ＝４，２３  ＝８，２４  ＝１６，２５  ＝３２，（２６  −２０  ）＝６３，（２７  −２１  ）＝１２６の８個のサブフレームＳＦ０〜ＳＦ７に分割し、発光回数がＬ・２ｋ  ＝１・２０  ＝１（Ｌ＝１，ｋ＝０）のサブフレームＳＦ０と発光回数がＬ・（２ｍ  −２ｋ  ）＝１・（２６  −２０  ）＝６３（Ｌ＝１，ｋ＝０，ｍ＝６）のサブフレームＳＦ６とを連続して配置してサブフレーム群とし、また、発光回数がＬ・２ｋ  ＝１・２１  ＝１（Ｌ＝１，ｋ＝１）のサブフレームＳＦ１と発光回数がＬ・（２ｍ  −２ｋ  ）＝１・（２７  −２１  ）＝６３（Ｌ＝１，ｋ＝１，ｍ＝７）のサブフレームＳＦ７とを連続して配置してサブフレーム群としてい
る。
そして、輝度レベルが２ｍ  ＝６４（ｍ＝６）未満では、ＳＦ０及びＳＦ１が選択的に点灯状態となり、輝度レベルが２ｍ  ＝６４（ｍ＝６）以上ではＳＦ０及びＳＦ６の両方が点灯状態となる。また、輝度レベルが６４以上で２ｍ  ＝１２８（ｍ＝７）未満では、ＳＦ１が選択的に点灯状態となり、輝度レベルが１２８以上ではＳＦ１及びＳＦ７の両方が点灯状態となる。
このように、重み付けの小さい順にＳＦ０、ＳＦ１、ＳＦ２、……、ＳＦ７なる８個のサブフレームに分割する一方、輝度レベル（階調）０〜６３の範囲で
は、下位６ビットを用い、輝度レベル（階調）６４〜１２７の範囲では、最上位ビット及び最下位ビットを除いた６ビットを用い、輝度レベル（階調）１２８〜２５５の範囲では、下位２ビットを除いた上位６ビットを用いる。即ち、データ値（輝度レベル）が桁上がりする毎に下位ビットを１ビットずつ減らすようにして高輝度部のビット数を減らしている。
【００３２】
このとき、輝度レベル１と輝度レベル６４、輝度レベル２と輝度レベル１２８は、それぞれ同時に点灯しないので、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７をそれぞれ隣接配置させて１ブロックにまとめている。
各ブロックの最初のサブフレームＳＦ０、ＳＦ１は、行電極対Ｘ、ＹにリセットパルスＲＰｘ、ＲＰｙを印加して全放電セルにリセット放電を生じさせ一旦壁電荷を形成するリセット期間と表示データに対応した表示データパルスＤＰを列電極Ａに印加すると共にこの表示データパルスＤＰ各々の印加タイミングに同期して走査パルス（選択消去パルス）ＳＰを行電極Ｙへ順次印加し、表示データに応じて各放電セルの壁電荷を選択的に消去して点灯セルと消灯セルを選択するアドレス期間と放電維持パルスを交互に行電極対Ｘ、Ｙに印加して点灯セルと消灯セルを維持する維持放電期間とで構成し、最初のサブフレームＳＦ０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７を、アドレス期間と維持放電期間と壁電荷を消去する壁電荷消去期間とで構成している。
【００３３】
各放電セルは、輝度レベルが１の場合、ＳＦ０ではアドレス期間で選択（非消去）されて点灯セル、輝度レベルが６４の場合、ＳＦ０ではアドレス期間で選択（非消去）されて点灯セル、ＳＦ６ではアドレス期間で選択（非消去）されて点灯セル、輝度レベル２の場合、ＳＦ１ではアドレス期間で選択（非消去）されて点灯セル、輝度レベル１２８の場合、ＳＦ１ではアドレス期間で選択（非消去）されて点灯セル、ＳＦ７ではアドレス期間で選択（非消去）されて点灯セルとなる。
【００３４】
このように、１ブロック（サブフィールド群）内の最初のサブフレームＳＦ
０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７のアドレス期間で選択動作（点灯セル、消灯セルの選択動作）が行われる放電セルは、必ず最初のサブフレームＳＦ０、ＳＦ１のアドレス期間で選択（非消去）されて維持放電期間で点灯状態となっている。この最初のサブフレームＳＦ０、ＳＦ１のアドレス期間で選択（非消去）された放電セルには、維持放電期間が終了した時点で壁電荷が残留しており、この残留壁電荷を用いて１ブロック内の最初のサブフレームＳＦ０、ＳＦ１に続くサブフレームＳＦ６、ＳＦ７のアドレス期間で選択動作を行うことができる。
【００３５】
１ブロック内の最初のサブフレームＳＦ０、ＳＦ１のアドレス期間で非選択（消去）されて次のサブフレームＳＦ６、ＳＦ７のアドレス期間で選択（非消去）されることはない。
尚、ブロック化されていない各サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５は、リセット期間、アドレス期間、維持放電期間、壁電荷消去期間から構成されている。
上記のように、表示データが８ビット、８サブフレームで高輝度部を６ビットにした場合、リセット放電の回数は６回となる。
【００３６】
このように、高輝度部のビット数を減らすと共に少なくとも２つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で少なくとも２回の選択動作を行う）ことにより、ビット数減少による階調劣化が目立ち易い低輝度部ではビット数を減らさずにリセット放電の回数を低減できる。高輝度部では、ビット数が減るが階調劣化は目立ち難い。
【００３７】
図９は、本発明の第３の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭対策のために上位４ビットに対応する重み付けの大きい４つのサブフレームをそれぞれ２分割して１２サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。
この場合、サブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で非選択（消去）されてサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選択（非消去）されることがないような発光パターンを設定することが可能なので、ＳＦ４ａとＳＦ７ａ、ＳＦ４ｂとＳＦ７ｂをそれぞれ隣接配置させて１ブロックにまとめることができる。
【００３８】
各ブロックの最初のサブフレームＳＦ４ａ、ＳＦ４ｂは、行電極対にリセットパルスを印加して全放電セルにリセット放電を生じさせ一旦壁電荷を形成するリセット期間と表示データに対応した表示データパルスを列電極に印加すると共にこの表示データパルス各々の印加タイミングに同期して走査パルス（選択消去パルス）を一方の行電極へ順次印加し、表示データに応じて各放電セルの壁電荷を選択的に消去して点灯セルと消灯セルを選択するアドレス期間と放電維持パルスを交互に行電極対に印加して点灯セルと消灯セルを維持する維持放電期間とで構成し、最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂを、アドレス期間と維持放電期間と全放電セルの壁電荷を一斉に消去する壁電荷消去期間とで構成している。
【００３９】
尚、ブロック化されていない他のサブフレームは、リセット期間、アドレス期間、維持放電期間、壁電荷消去期間から構成されている。このように、１ブロック内の最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選択（非消去）される放電セルは、必ず最初のサブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で選択（非消去）されて維持放電期間で点灯状態となっている。この最初のサブフレームＳＦ４ａ、ＳＦ４ｂのアドレス期間で選択（非消去）された放電セルには、維持放電期間が終了した時点で壁電荷が残留しており、この残留壁電荷を用いて１ブロック内の最初のサブフレームＳＦ４ａ、ＳＦ４ｂに続くサブフレームＳＦ７ａ、ＳＦ７ｂのアドレス期間で選択動作を行うことができる。
【００４０】
従って、上記の場合には２つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で少なくとも２回の選択動作を行う）ことにより１２個のサブフレームに対してリセット放電の回数を１０回に減らすことができる。
【００４１】
図１０は、本発明の第４の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭対策のために上位４ビットに対応する重み付けの大きい４つのサブフレームをそれぞれ２分割して１２サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。
上述の第３の実施形態との相違は、高輝度部を６ビットに制限した点であり、輝度レベル（階調）０〜６３の範囲では、下位６ビットを用い、輝度レベル（階調）６４〜１２７の範囲では、最上位ビット及び最下位ビットを除いた６ビットを用い、輝度レベル（階調）１２８〜２５５の範囲では、下位２ビットを除いた上位６ビットを用いる。
【００４２】
即ち、データ値（輝度レベル）が桁上がりする毎に下位ビットを１ビットずつ減らすようにして高輝度部のビット数を減らしている。
ここで、ＳＦ０とＳＦ６ａ、ＳＦ１とＳＦ６ｂをそれぞれ隣接配置させて１ブロックにまとめている。
このように、高輝度部のビット数を６ビットに減らすと共に少なくとも２つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で２回の選択動作を行う）ことにより、ビット数減少による階調劣化が目立ち易い低輝度部ではビット数を減らさずにリセット放電の回数を８回に減らすことができる。
【００４３】
図１１は、本発明の第５の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭低減効果を向上させるために最上位ビットを除く上位３ビットに対応するサブフレームＳＦ４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビットに対応するサブフレームＳＦ７を４分割して１４サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。この場合、分割サブフレームＳＦ７ａ１と分割サブフレームＳＦ７ａ２、分割サブフレームＳＦ７ｂ１と分割サブフレームＳＦ７ｂ２は、同時に選択（非消去）されるので、ＳＦ７ａ１とＳＦ７ａ２、ＳＦ７ｂ１とＳＦ７ｂ２をそれぞれ隣接配置させて１ブロックにまとめることができる。
【００４４】
従って、上記の場合には２つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で２回の選択動作を行う）ことにより、１４個のサブフレームに対してリセット放電の回数を１２回に減らすことができる。
【００４５】
図１２は、本発明の第６の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭対策のために上位４ビットに対応する重み付けの大きい４つのサブフレームをそれぞれ２分割して１２サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。
図９との相違点は、１フレーム内のサブフレームの配列を変えた点にある。
即ち、重み付けの小さいサブフレームＳＦ２、ＳＦ３を中央に配置し、これを中心にして分割サブフレームＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５ａ、ＳＦ５ｂを重み付けの大きい順に対称的に配列している。
【００４６】
図１３は、本発明の第７の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭対策のために上位４ビットに対応する重み付けの大きい４つのサブフレームをそれぞれ２分割して１２サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。
図１０との相違点は、１フレーム内のサブフレームの配列を変えた点にある。即ち、重み付けの小さいサブフレームＳＦ２、ＳＦ３を中央に配置し、これを中心にして分割サブフレームＳＦ７ａ、ＳＦ７ｂ、ＳＦ６ａ、ＳＦ６ｂ、ＳＦ５ａ、ＳＦ５ｂを重み付けの大きい順に対称的に配列している。
【００４７】
図１４は、本発明の第８の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する際、偽輪郭低減効果を向上させるために最上位ビットを除く上位３ビットに対応するサブフレームＳＦ４、ＳＦ５、ＳＦ６をそれぞれ２分割し、最上位ビットに対応するサブフレームＳＦ７を４分割して１４サブフレームで階調表示を行う場合の１フレーム内の各サブフレーム構成図である。
【００４８】
図１３との相違は、分割サブフレームＳＦ７ａ、ＳＦ７ｂをさらに２分割し、ＳＦ４ａとＳＦ７ａ１とＳＦ７ａ２、ＳＦ４ｂとＳＦ７ｂ１とＳＦ７ｂ２をそれぞれ１ブロックにまとめている点である。この場合、３つのサブフレームでリセット期間を共用する（即ち、１回のリセット放電で３回の選択動作を行う）ことにより、１４個のサブフレームに対してリセット放電の回数を８回に減らすことができる。
【００４９】
上述の第１乃至第８の実施形態は、選択消去アドレス法に適用した例を示したが選択書込みアドレス法に適用しても同様に不要な放電の回数を減らしコントラストを向上させることができる。
図１５は、選択書込みアドレス法に適用した場合の１フレーム期間内の各サブフレームの構成の一例を示す。ここで、第１の実施形態の場合と同様に画素データを５ビットとし、輝度レベル０〜１５では下位４ビットを用い、輝度レベル１６〜３１では上位４ビットを用い、維持放電期間の発光回数が１のサブフレームＳＦ０と維持放電期間の発光回数が１５のサブフレームＳＦ４を隣接配置し、１ブロックにまとめている。そして、図４、図５と同様に輝度レベル０〜１５の放電セルでは、サブフレームＳＦ４が必ず消灯状態となり、輝度レベル１６〜３１の放電セルでは、サブフレームＳＦ０とサブフレームＳＦ４の双方が必ず点灯状態となる。
【００５０】
このブロックの最初のサブフレームＳＦ０は、行電極対に書込みパルスを印加して全放電セルを放電発光させ壁電荷を形成する全面書込み期間と、行電極対に形成された壁電荷と同一極性の消去パルスを印加して全放電セルを放電発光させ壁電荷を消去する第１全面消去期間と、表示データに対応した表示データパルス（画素データパルス）を列電極に印加すると共に行電極対の一方に操作パルス（選択書込みパルス）を印加して選択書込み放電を生じさせ各放電セルに壁電荷を選択的に形成して点灯セルと消去セルを選択するアドレス期間と、放電維持パルスを交互に行電極対に印加して点灯セルを維持放電発光させ点灯セルと消去セルを維持する維持放電期間と、行電極対に形成された壁電荷と同一極性の消去パルスを印加して点灯放電セルを放電発光させる壁電荷を消去する第２全面消去期間とで構成し、最初のサブフレームＳＦ０に続くサブフレームＳＦ４は、アドレス期間と維持放電期間とで構成している。
【００５１】
このように、１ブロック内の最初のサブフレームＳＦ０に続くサブフレームＳＦ４のアドレス期間で選択動作（点灯セル、消灯セルの選択動作）が行われる放電セルは、必ず最初のサブフレームＳＦ０のアドレス期間で選択（非消去）されて維持放電期間で点灯状態となっている。この最初のサブフレームＳＦ０のアドレス期間で選択動作が行われる放電セルには、維持放電期間が終了した時点で壁電荷が蓄積されており、この壁電荷を用いて続く第２全面消去期間で放電発光させ壁電荷を消去することにより、放電空間内にプライミング粒子を増加させ、最初のサブフレームＳＦ０に続くサブフレームＳＦ４のアドレス期間における選択書込み放電を生じやすくすることができる。
【００５２】
尚、上述のようにブロック化されていない各ＳＦ１、ＳＦ２、ＳＦ３は、全面書込み期間、第１全面消去期間、アドレス期間、放電維持期間から構成されている。このように、表示データを５ビットとし、５サブフレームで高輝度部を４ビットにした場合は、全面書込み期間（全面書込み放電）を５回から４回に低減することができる。
【００５３】
また、上述の図８に示す第２の実施形態と同様に、輝度レベル０〜６３では、下位６ビットを用い、輝度レベル６４〜１２７では、最上位ビット及び最下位ビットを除いた６ビットを用い、輝度レベル６４〜１２７では、下位２ビットを除いた上位６ビットを用い、ＳＦ０とＳＦ６、ＳＦ１とＳＦ７をそれぞれ隣接配置させて１ブロックとし、各ブロック内の最初のサブフレームＳＦ０とＳＦ１を全面書込み期間、第１全面消去期間、アドレス期間、維持放電期間及び第２全面消去期間で構成し、ブロック内の最初のサブフレームに続くサブフレームＳＦ６とＳＦ７をアドレス期間、維持放電期間で構成するようにしても良い。
また、上述の第３乃至第８の実施形態においても、同様にブロック内の最初のサブフレームを全面書込み期間、第１全面消去期間、アドレス期間、維持放電期間及び第２全面消去期間で構成し、ブロック内の最初のサブフレームに続くサブフレームをアドレス期間、維持放電期間で構成するようにしても良い。
【００５４】
【発明の効果】
複数のサブフレームでリセット期間を共用する（即ち、１回のリセット放電で複数回の選択動作を行う）ことにより、リセット放電の回数を低減できることから、プラズマディスプレイパネルのコントラストを向上させることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態によるプラズマディスプレイパネルの駆動方法で駆動される３電極構造の反射型ＡＣＰＤＰの構造図。
【図２】本発明の各実施形態の駆動方法にてパネル駆動を行う駆動装置の構成図。
【図３】画像データ処理回路の内部構成図。
【図４】４ビットのビット数変換画素データＢＤを５ビットの画素データに変換した時の第１変換テーブルを示す図。
【図５】４ビットのビット数変換画素データＢＤを５ビットの画素データに変換した時の第２変換テーブルを示す図。
【図６】１フレームの表示期間内の各サブフレームの構成を示す図。
【図７】本発明の駆動方法の第１の実施形態にてパネル駆動を行う際にＰＤＰに印加される各駆動パルスの印加タイミングを示す図。
【図８】本発明の第２の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図９】本発明の第３の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１０】本発明の第４の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１１】本発明の第５の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１２】本発明の第６の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１３】本発明の第７の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１４】本発明の第８の実施形態の駆動方法に依る、８ビットの表示データを用いて２５６階調表示する場合の１フレーム内の各サブフレーム構成図。
【図１５】選択書込みアドレス法に適用した場合の１フレーム期間内の各サブフレームの構成の一例を示す図。
【図１６】従来例におけるＰＤＰを階調表示させるため１フレームの表示期間を８つのサブフレームに分割したときの各サブフレーム構成図。
【図１７】従来例におけるＰＤＰに印加される各種駆動パルスの印加タイミングを示した図。
【符号の説明】
１１・・ＰＤＰ
１２・・Ａ／Ｄ変換器
１３・・制御回路
１４・・ビット数低減回路
１５・・画像データ処理回路
１６・・フレームメモリ
１７・・列電極ドライバ
１８ａ・・行電極ドライバ（Ｘ電極ドライバ）
１８ｂ・・行電極ドライバ（Ｙ電極ドライバ）
１９・・・輝度レベル検出回路
【図１】
0003591623.tif 000002
【図２】
0003591623.tif 000003
【図３】
0003591623.tif 000004
【図４】
0003591623.tif 000005
【図５】
0003591623.tif 000006
【図６】
0003591623.tif 000007
【図７】
0003591623.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003591623.tif 000014
【図１４】
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【図１５】
0003591623.tif 000016
【図１６】
0003591623.tif 000017
【図１７】
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