(57)【特許請求の範囲】
【請求項１】
基部及びこの基部から延出する先端部からなるエミッタと、前記先端部側に位置する引き出し電極とを有し、前記先端部に少なくとも１つの先鋭端が形成されており、前記引き出し電極への電圧印加で前記先鋭端から電子が放出される冷電子放出素子において、前記エミッタは単結晶シリコンで形成されており、その基部はｎ型、先端部はｐ型に形成し、前記先端部を１０Ωｃｍ以上の抵抗率としたことを特徴とする冷電子放出素子。
【請求項２】
基板上にｎ型単結晶シリコン層を形成する工程と、この単結晶シリコン層にコーン型のエミッタ領域を形成する工程と、このエミッタ領域を除く単結晶シリコン層上に絶縁層及び引き出し電極を形成する工程と、前記エミッタ領域の上部にｐ型不純物を導入して１０Ωｃｍ以上の抵抗率としたｐ型のエミッタ先端部を形成する工程とを有することを特徴とする冷電子放出素子の製造方法。
【請求項３】
前記エミッタ先端部の形成工程は、前記エミッタ領域の表面にＳｉＯ２層を形成する工程と、このＳｉＯ２層を介してｐ型不純物を前記エミッタ領域の表面にイオン注入する工程と、前記ＳｉＯ２層を除去した後、熱処理してｐ型不純物が導入された先端部を形成する工程とを有することを特徴とする請求項２に記載の冷電子放出素子の製造方法。
【請求項４】
基板上にｎ型単結晶シリコン層を形成する工程と、このｎ型単結晶シリコン層をパターニングしてエミッタ基部とこのエミッタ基部から延出するエミッタ先端部とを形成する工程と、前記エミッタ先端部に対向する引き出し電極を形成する工程と、前記エミッタ先端部にｐ型不純物を導入する工程とを有することを特徴とする冷電子放出素子の製造方法。
【請求項５】
前記ｐ型不純物の導入工程は、前記エミッタ先端部の表面にＳｉＯ２層を形成する工程と、このＳｉＯ２層を介してｐ型不純物を前記エミッタ先端部の表面にイオン注入する工程と、前記ＳｉＯ２層を除去した後、熱処理する工程とを有することを特徴とする請求項４に記載の冷電子放出素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はフラットパネルディスプレイ等の画像表示装置、電子顕微鏡、電子ビーム露光装置、超高速電子デバイス、又は各種センサー等の電子装置に使用され、放出電流が安定で、長寿命である冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般的に、画像表示装置、電子顕微鏡及び電子ビーム露光装置等の電子装置には冷電子放出素子が使用されており、従来技術として、単結晶シリコンを使用したものが報告されている（Ｋ．Ｂｅｔｕｉ，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ４ｔｈ  Ｉｎｔ．Ｖａｃｕｕｍ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｎａｇａｈａｍａ，Ｊａｐａｎ，１９９１，  ｐ．２６）。図５は最も典型的な従来技術である単結晶シリコンを使用した冷電子放出素子を示す模式的断面図である。先ず、図５に示すように、抵抗率が数Ωｃｍ程度のｎ型単結晶シリコン層からなるエミッタの基部５１に、高さが１μｍ程度のコーン型のエミッタ先端部５４が形成されている。そして、エミッタ先端部５４を除く単結晶シリコン層上に絶縁層５２及び引き出し電極５３が形成されている。この絶縁層５２には一般的にＳｉＯ２  が使用される。
【０００３】
このように構成された冷電子放出素子においては、引き出し電極５３に８０Ｖ程度の電圧を印加すると、エミッタ先端部５４の先鋭端５４ｃに１０７  Ｖ／ｃｍ以上の強い電界が誘起される。その結果、量子力学的トンネル現象よりエミッタ先端部５４の先鋭端５４ｃから、エミッタの基部５１に垂直の方向に電子ｅ−  が放出される。
【０００４】
このエミッタ先端部５４は、ドライエッチング及び熱酸化を組み合わせた加工法により単結晶シリコン基板から加工され、その先鋭端５４ｃは曲率半径が約５ｎｍ程度となるように先鋭化されている。このように、エミッタの先端部を先鋭化することが１９７０年代から公知であるいわゆるスピント型のエミッタに比して優れた点である。つまり、モリブデン等の高融点金属を真空蒸着することにより形成されたスピント型のエミッタでは、多結晶構造をとるためにエミッタ先端部の先鋭化が困難であり、再現性が不良であったが、単結晶基板を使用することにより加工精度が良好となり、再現性が優れたコーン型のエミッタを加工することができる。しかしながら、この単結晶シリコンを使用する素子において、シリコンが有している半導体としての特徴は活用されていない。
【０００５】
また、前記スピント型の各エミッタに直列抵抗を挿入することにより、放出電流が安定化することが報告されている（Ｒ．Ｍｅｙｅｒ，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ４ｔｈ  Ｉｎｔ．Ｖａｃｕｕｍ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｎｃｅ，Ｎａｇａｈａｍａ，Ｊａｐａｎ，１９９１，ｐ．６  ）。図６はスピント型のエミッタに直列に抵抗を導入した冷電子放出素子を示す模式的断面図である。図６に示すように、導電性の基板６８の表面に抵抗層６６が形成され、その上に、モリブデン等の高融点金属を真空蒸着することによって、スピント型のエミッタ６４が設けられている。そして、図５と同様に、エミッタ６４を除く抵抗層６６上に絶縁層６２及び引き出し電極６３が形成されている。
【０００６】
このように構成されたエミッタ６４に、直列抵抗として抵抗層６６を導入すると、エミッタ６４の先鋭端６４ｃから放出される電子の量に比例して電圧降下が発生する。つまり、電流が増大すると電圧降下が大きくなり、これによってエミッタ６４の先鋭端と引き出し電極との間の実質的な電位差が減少する。従って、電流量を下げるために引き出し電圧を下げたときと同様の効果を生じる。その結果、電流量が大きいエミッタに対しては小さな電圧が印加され、一方、電流量が小さいエミッタに対しては大きな電圧が印加されるため、空間的にも時間的にも電流の安定化及び均質化が実現できる。
【０００７】
また、各エミッタに直列に電界効果トランジスタ（ＦＥＴ）を接続することにより、放出電流を更に一層安定化することが研究されている（Ｋ．Ｙｏｋｏｏ，他，Ｐｒｏｃ．７ｔｈ  Ｉｎｔ．Ｖａｃｕｕｍ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｇｒｅｎｏｂｌｅ，Ｆｒａｎｃｅ，１９９４，ｐ．５８）。図７はエミッタに直列にＦＥＴ７０を接続した冷電子放出素子を示す模式的断面図である。図７に示すように、この冷電子放出素子は、エミッタの基部７１及びエミッタ先端部７４からなるエミッタ７７、絶縁層７２並びに引き出し電極７３から構成されている。各エミッタ７７に直列にＦＥＴ７０を挿入し、このＦＥＴ７０のゲート電極Ｇに入力するゲート電圧によって、ＦＥＴ７０のソースとドレインとの間に流れる電流（ドレイン電流）が制御される。その結果、エミッタ先鋭端７４ｃから放出される電子の量が制御されることになる。これによって、エミッタ先鋭端７４ｃからの放出電流量はこのエミッタ７７に直列に接続したＦＥＴ７０のドレイン電流以下に抑制される。従って、ドレイン電流をエミッタ電流よりも十分小さくすることにより、エミッタから放出される電流がドレイン電流に等しい電流量となって、電子を安定に放出し続けることができる。
【０００８】
上述したように、冷電子放出素子に単結晶基板を使用することにより、形状の再現性が良好なエミッタ先端部を得ることができ、エミッタに外部抵抗又は外部トランジスタを接続することにより、エミッタから放出される電流の安定化を図ることができる。
【０００９】
他に、ｎ型シリコン基板の表面にエミッタの配線としてのｐ型層を形成し、その上にエミッタを形成する技術も公知である（Ｋ．Ｂｅｔｕｉ，他，Ｐｒｏｃ．６ｔｈ  Ｉｎｔ．Ｖａｃｕｕｍ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｎｅｗｐｏｒｔ，Ｒｈｏｄｅ  Ｉｓｌａｎｄ，１９９３，ｐ．１３７）。図８はこのエミッタの下にｐ型層を配線として形成した冷電子放出素子を示す模式的断面図である。図８に示すように、ｎ型シリコン基板８８上にｐ型シリコン層からなるエミッタ配線８７が形成され、このエミッタ配線８７上に複数個のエミッタ８４が形成されている。このエミッタ８４を除くｐ型シリコン層上に絶縁層８２及びこの絶縁層８２上の引き出し電極８３とソース電極９０とが形成されている。この構造においては、ｎ型シリコン基板８８とエミッタ配線８７との境界にｐ−ｎ接合が挿入されたものである。
【００１０】
【発明が解決しようとする課題】
しかしながら、エミッタに単結晶シリコンを使用する図５に示す方法では、電流の安定化については改善されないという問題点がある。また、エミッタに外部抵抗又は外部トランジスタを直列に接続する図６又は７に示す方法では、外部エレメントを接続する工程によって、エミッタを作成する工程自体が増加するために歩留まりが低下し、更に、構造が複雑になることより、逆にエミッタ構造のばらつきが大きくなる。その結果、安定したエミッタ電流の放出が阻害されるため、実用技術としては不十分である。また、仮に所望通りに外部エレメントがエミッタに付加されても、付加することによりエミッタ１個に対する所要面積が増加し、エミッタの集積化を困難にするという問題点もある。
【００１１】
また、ｎ型半導体シリコン基板８８上に、及びｐ型半導体シリコンからなるエミッタ配線８７が設けられた図８に示す従来技術では、ｐ−ｎ接合部に電流を流してエミッタに供給する電流の安定化を図ってみても、複数のエミッタにまたがってｐ−ｎ接合が形成されているために、個々のエミッタに対して放出電流の安定化を図ることができない。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、エミッタ先端部の加工精度及び構造の均一化が優れていると共に、外部エレメントを接続することなく、安定した電流を放出することができ、長寿命である冷電子放出素子及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る冷電子放出素子は、基部及びこの基部から延出する先端部からなるエミッタと、前記先端部側に位置する引き出し電極とを有し、前記先端部に少なくとも１つの先鋭端が形成されており、前記引き出し電極への電圧印加で前記先鋭端から電子が放出される冷電子放出素子において、前記エミッタは単結晶シリコンで形成されており、その基部はｎ型導電性、先端部はｐ型導電性であることを特徴とする。
【００１４】
本発明に係る冷電子放出素子の製造方法は、基板上にｎ型単結晶シリコン層を形成する工程と、この単結晶シリコン層にコーン型のエミッタ領域を形成する工程と、このエミッタ領域を除く単結晶シリコン層上に絶縁層及び引き出し電極を形成する工程と、前記エミッタ領域の上部にｐ型不純物を導入してｐ型のエミッタ先端部を形成する工程とを有することを特徴とする。このエミッタ先端部の形成工程は、前記エミッタ領域の表面にＳｉＯ２層を形成する工程と、このＳｉＯ２層を介してｐ型不純物を前記エミッタ領域の表面にイオン注入する工程と、前記ＳｉＯ２層を除去した後、熱処理してｐ型不純物が導入された先端部を形成する工程とを有するものとすることができる。
【００１５】
また、本発明に係る他の冷電子放出素子の製造方法は、基板上にｎ型単結晶シリコン層を形成する工程と、このｎ型単結晶シリコン層をパターニングしてエミッタ基部とこのエミッタ基部から延出するエミッタ先端部とを形成する工程と、前記エミッタ先端部に対向する引き出し電極を形成する工程と、前記エミッタ先端部にｐ型不純物を導入する工程とを有することを特徴とする。このｐ型不純物の導入工程は、前記エミッタ先端部の表面にＳｉＯ２層を形成する工程と、このＳｉＯ２  層を介してｐ型不純物を前記エミッタ先端部の表面にイオン注入する工程と、前記ＳｉＯ２  層を除去した後、熱処理する工程とを有するものとすることができる。
【００１６】
【作用】
本願発明者が前記課題を解決するために鋭意研究を重ねた結果、基板に半導体シリコンを使用し、その半導体としての性質を十分に利用することによって、構造の均一化及び電流の安定化が実現することを見い出した。即ち、本発明においては、加工精度が高いシリコン単結晶を使用してコーン型のエミッタ先端部を形成し、このコーン型のエミッタに直列にｐ−ｎ接合を挿入することにより、エミッタの外部にＦＥＴを接続する場合と同様の効果が得られ、長寿命で安定な電流が放出する冷電子放出素子を得ることができる。具体的には、少なくとも１つの先鋭端が形成された先端部と、基部とからなるエミッタを構成し、前記基部はｎ型単結晶シリコン、先端部はｐ型単結晶シリコンで形成する。これにより、エミッタにｐ−ｎ接合が形成される。なお、エミッタ先端部は、必ずしもコーン型にする必要はない。
【００１７】
このように、本発明においては、エミッタ先端部のみを好ましくは高抵抗のｐ型単結晶シリコン層にする。そして、引き出し電極に例えば８０Ｖの正の電圧を印加すると、前記先端部と基部との境界に形成されるｐ−ｎ接合には、順方向のバイアスが印加されることになり、エミッタ先端部のｐ型シリコン層の表面にｎ型の反転層、即ち、ｎチャネルが形成される。この反転層とエミッタ先端部との境界のｎ−ｐ接合は、前記引き出し電極への電圧印加で逆バイアスとなるため、電流は流れない。従って、エミッタの先鋭端のｎ型反転層から放出される電流は、ｎチャネル反転層に誘起されるキャリアー量、即ち、電子数で制限されて、それ以上は流れなくなるため、放出電流が安定化する。また、ｎ型反転層とエミッタ先端部との境界において、電流量が制限されることにより、放出電流の突発的な増大によるエミッタの破壊を抑制することができるため、長寿命の冷電子放出素子を得ることができる。これらの効果をより一層顕在化させるには、エミッタ先端部の抵抗は高いほど好ましく、具体的には１０Ωｃｍ以上の抵抗率であることが望ましい。これは、電子を放出するｎ型反転層と電子を供給するエミッタ基部との間のエミッタ先端部の抵抗が高いと、放出電流が過大になった場合にエミッタ先端部における電圧降下が大きくなり、相対的に引き出し電極とｎ型反転層との間の電圧が小さくなって、電流が減少する方向に作用し、結果として放出電流の安定化に寄与するからである。一方、エミッタ基部のｎチャネル領域は電流の供給源となるために、その抵抗は小さいほど好ましく、具体的には１０Ωｃｍ以下の抵抗率であるのが望ましい。
【００１８】
エミッタ先端部をｐ型シリコン層にするために、イオン注入法又は熱拡散法によってエミッタの先端部にｐ型不純物を導入し、その後、不純物の活性化のために熱処理を施す。ｐ型不純物を導入する工程において、引き出し電極等によってエミッタの基部がマスクされているため、基部には不純物が導入されることがなく、所望のｐ−ｎ接合を形成することができる。また、活性化のための熱処理は約８００℃の温度で１時間とすると、エミッタ構造が熱ストレスにより破壊することがない。
【００１９】
【実施例】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る冷電子放出素子の製造方法を工程順に示す模式的断面図である。先ず、図１（ａ）に示すように、ｎ型単結晶シリコンからなるエミッタの基部１に、コーン型のエミッタ先端部４を形成する。そして、このエミッタ先端部４を除くエミッタの基部１上に、絶縁層２及び引き出し電極３を形成する。
【００２０】
次に、図１（ｂ）に示すように、スパッタリング法又は真空蒸着法等により、エミッタ先端部４の表面に例えば５０ｎｍの厚さでＳｉＯ２  層６を堆積する。このＳｉＯ２  層６は、後にイオン注入を行うときに、エミッタ先端部４の表面が汚染されることを防止する効果がある。
【００２１】
その後、図１（ｃ）に示すように、このＳｉＯ２  層６を介して、例えばボロン（Ｂ＋  ）のようなｐ型不純物イオンを約５０ｋｅＶのイオンエネルギーで、エミッタ先端部４の表面にイオン注入し、エミッタ先端部４の抵抗率が１０Ωｃｍ以上のｐ型導電性となるように調整する。
【００２２】
次いで、図１（ｄ）に示すように、例えば緩衝フッ酸などにより、ＳｉＯ２  層６をエッチング除去する。最後に、図１（ｅ）に示すように、絶縁層２及び引き出し電極３が形成されているエミッタ７に、真空中において８００℃の温度で１時間の熱処理を施すことにより、ｎ型導電性のエミッタ基部１とｐ型導電性のエミッタ先端部４ａを形成する。このようにして、冷電子放出素子が完成する。
【００２３】
図２は前記第１の実施例に係る冷電子放出素子の構造を示す拡大図である。これは、エミッタの基部１、絶縁層２、引き出し電極３及びエミッタ先端部４により構成されており、単結晶シリコンからなるエミッタの基部１がｎ型導電性で、エミッタ先端部４がｐ型導電性を有している。
【００２４】
このように構成された本実施例の冷電子放出素子においては、引き出し電極３に例えば約８０Ｖの正の電圧を印加すると、エミッタ先端部４の表面にｎ型反転層４ｂが誘起され、この部分にのみ抵抗が小さいチャネルが生成される。引き出し電極３に８０Ｖの正電圧を印加したときには、基部（ｎ型）１と先端部（ｐ型）４との間に形成されるｐ−ｎ接合は順方向バイアスとなり、先端部（ｐ型）４と反転層（ｎ型）４ｂとの間に形成されるｎ−ｐ接合は逆方向バイアスとなる。このため、先端部４から基部１へは電流が流れるが、反転層４ｂから先端部４へは電流が流れない。従って、反転層４ｂは孤立した状態となり、エミッタ先端部４の先鋭端４ｃから放出される電流量は、ｎ型反転層４ｂからなるチャネル内に誘起された電子数で制限されるため、放出電流が安定化する。その結果、放出電流の著しい増大（暴走）によるエミッタの破壊が防止できる。
【００２５】
図３は本発明の第２の実施例に係る冷電子放出素子の製造方法を工程順に示す斜視図である。これは横型又はくし形エミッタと呼ばれる構造である。先ず、図３（ａ）に示すように、絶縁性基板３８上にｎ型単結晶シリコン層を形成し、このシリコン層をパターニングしてエミッタの基部３１とこのエミッタ基部から延出するエミッタ先端部３４とを形成する。また、エミッタ先端部３４に対向する引き出し電極３３を基板３８上に形成する。
【００２６】
そして、図３（ｂ）に示すように、エミッタの基部３１をイオン注入から保護するために、基部３１を覆うように、マスク３９を形成する。これは、図１に示す工程においては、引き出し電極がエミッタの基部に対してマスクの役割を果たしていたが、本実施例においてはエミッタが全て素子の表面に現れているからである。マスクの材料はＳｉＯ２  又はレジストを使用することができる。
【００２７】
その後、図１に示す工程と同様に、スパッタリング法又は真空蒸着法等により、エミッタ先端部３４の表面に例えば５０ｎｍの厚さでＳｉＯ２  層３６を堆積する。次に、このＳｉＯ２  層３６を介して、例えばボロン（Ｂ＋  ）のようなｐ型不純物イオンを約５０ｋｅＶのイオンエネルギーで、エミッタ先端部３４の表面にイオン注入し、エミッタ先端部３４の抵抗率が１０Ωｃｍ以上のｐ型導電性となるように調整する。
【００２８】
最後に、図３（ｃ）に示すように、例えば緩衝フッ酸などによりマスク３９及びＳｉＯ２  層３６をエッチング除去し、真空中において、エミッタ３７に８００℃の温度で１時間の加熱処理を施すことにより、ｎ型導電性のエミッタの基部３１とｐ型導電性のエミッタ先端部３４ａとを形成する。このようにして、本発明の第２の実施例に係る冷電子放出素子が完成する。
【００２９】
図４（ａ）は前記第２の実施例に係る冷電子放出素子の構造を拡大して示す斜視図、図４（ｂ）はその平面図である。前述の如く、この素子は、絶縁性基板３８、エミッタ３７及び引き出し電極３３により構成されている。また、エミッタ先端部３４ａの形状は矩形であり、その２つの角部が先鋭端３４ｃとなって、この先鋭端３４ｃから電子が放出される。
【００３０】
即ち、第１の実施例と同様に、引き出し電極３３に例えば約８０Ｖの正の電圧を印加すると、ｐ型のエミッタ先端部３４ａの表面にｎ型反転層３４ｂが誘起される。その結果、エミッタ先端部３４ａの先鋭端３４ｃから放出される電子数が制限されるため、放出電流が安定化し、エミッタの破壊が防止される。
【００３１】
【発明の効果】
以上詳述したように、本発明によれば、エミッタ先端部をｐ型にするだけで、エミッタに直列にｎｐｎトランジスタが挿入した状態と同様の構造となるので、安定した電流を放出し、長寿命である冷電子放出素子を得ることができる。また、エミッタは単結晶シリコンで形成されているため、その加工精度が高く、更に外部エレメントを接続しないので、工程数の増加による歩留まりの低下がなく、エミッタの集積化が容易である冷電子放出素子を得ることができる。更に、本発明方法においては、ｐ型不純物をエミッタ先端部に導入するだけでよいので、その製造が容易である。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る冷電子放出素子の製造方法を工程順に示す模式的断面図である。
【図２】本発明の第１の実施例に係る冷電子放出素子の構造を示す拡大図である。
【図３】本発明の第２の実施例に係る冷電子放出素子の製造方法を工程順に示す斜視図である。
【図４】（ａ）は本発明の第２の実施例に係る冷電子放出素子の構造を拡大して示す斜視図、（ｂ）は同じくその平面図である。
【図５】単結晶シリコンを使用した冷電子放出素子を示す模式的断面図である。
【図６】スピント型エミッタに直列に抵抗を導入した冷電子放出素子を示す模式的断面図である。
【図７】エミッタに直列にＦＥＴを接続した冷電子放出素子を示す模式的断面図である。
【図８】エミッタの下にｐ型層を配線として形成した冷電子放出素子を示す模式的断面図である。
【符号の説明】
１、３１、５１、７１；基部
２、５２、６２、７２、８２；絶縁層
３、３３、５３、６３、７３、８３；引き出し電極
４、４ａ、３４、３４ａ、５４、７４；先端部
４ｂ、３４ｂ；ｎ型反転層
６、３６；ＳｉＯ２  層
７、３７、５７、６４、６７、７７、８４；エミッタ
４ｃ、３４ｃ、５４ｃ、６４ｃ、７４ｃ；先鋭端
３８、６８、８８；基板
３９；マスク
６６；抵抗層
７０；ＦＥＴ
８７；エミッタ配線
９０；ソース電極
Ｇ；ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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