(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、
各列のドレインラインを互いに接続する統合ドレインライン、
各列の同一行の不揮発性メモリ素子のメモリゲートを接続するメモリゲートライン、
各行の同一列の不揮発性メモリ素子のソース領域を接続するソースライン、
各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、
を備えた不揮発性メモリ。
【請求項２】
請求項１の不揮発性メモリにおいて、
各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段を設け、
対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したこと
を特徴とするもの。
【請求項３】
請求項１の不揮発性メモリにおいて、さらに
各ドレインラインごとに設けられ、各ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否か、または基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、
各コントロールゲートラインごとに設けられ、各コントロールゲートラインに基準電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段、
を備えたもの。
【請求項４】
請求項３の不揮発性メモリにおいて、前記メモリゲートスイッチング手段は、さらに、各メモリゲートラインに基準電圧を印加するか否かのスイッチングを行なうものであることを特徴とするもの。
【請求項５】
請求項３または請求項４の不揮発性メモリにおいて、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、第１の選択入力をメモリゲートスイッチング手段のオン・オフの少なくとも一条件として用いる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ソーススイッチング手段およびコントロールゲートスイッチング手段をオン・オフさせる第２の選択手段、
を備えたもの。
【請求項６】
請求項３、請求項４または請求項５の不揮発性メモリにおいて、
何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴とするもの。
【請求項７】
請求項１、２、３、４、５または６の不揮発性メモリにおいて、
各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴とするもの。
【請求項８】
請求項７の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とするもの。
【請求項９】
請求項１、２、３、４、５、６または７の不揮発性メモリにおいて、
各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴とするもの。
【請求項１０】
請求項９の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオフとして書き込み動作を行うとともに、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオフとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオンとして読み出し動作を行うことを特徴とするもの。
【請求項１１】
請求項１の不揮発性メモリに情報を書き込む方法であって、
対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、ゼロよりも大きく、設定最大ドレイン電流に対応する電圧よりも小さい基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、対象となっていない不揮発性メモリ素子が接続されたメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに、前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行うこと
を特徴とする書き込み方法。
【請求項１２】
請求項１の不揮発性メモリに書き込まれた情報を読み出す方法であって、
前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間であって設定最大ドレイン電流より十分小さい値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、
ドレインラインに流し得る電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すこと、
を特徴とする読み出し方法。
【請求項１３】
請求項１の不揮発性メモリのスタンバイ方法であって、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加するスタインバイ方法。
【請求項１４】
書き込み時には請求項１１の書き込み方法を用い、読み出し時には請求項１２の読み出し方法を用い、スタンバイ時には請求項１３のスタンバイ方法を用いる請求項１の不揮発性メモリの動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は不揮発性メモリに関するものである。
【０００２】
【従来の技術】
強誘電体を用いた不揮発性メモリが近年注目を集め、その構造や回路構成が種々提案されている。図３２に、米国特許公報４，８８８，７３３号に開示された、不揮発性メモリセルの構成を示す。強誘電体キャパシタ２の両側には、トランジスタ１８，２０が接続されている。トランジスタ１８，２０のゲートは、ワードライン８に接続されている。また、トランジスタ１８のソースはビットライン１４に接続され、トランジスタ２０のソースはビットライン１６に接続されている。
【０００３】
トランジスタ１８，２０を導通させるとともに、ビットライン１４、１６間に電圧を印加すると、強誘電体キャパシタ２が分極する。その後、ビットライン１４、１６間の電圧印加を止めても、分極状態は保持される。印加する電圧の極性を逆にすることにより、分極の極性を逆にすることができる。これにより、情報を不揮発的に記憶することができる。
【０００４】
記憶された情報を読み出す場合には、強誘電体キャパシタ２に電圧を印加し、分極状態が反転するかどうかによって、記憶された分極の状態を知ることができる。なお、読み出しによって記憶内容が破壊されるので、読み出しの直後に再書込を行うようにしている。
【０００５】
また、強誘電体キャパシタを用いた不揮発性メモリとして、２つのキャパシタと２つのトランジスタとによって１セルを構成したものも提案されている（米国特許公報第４，８７３，６６４号）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の不揮発性メモリには、次のような問題点があった。
【０００７】
第一に、米国特許公報４，８８８，７３３号に示されたものでは、１つのセル当たり、強誘電体キャパシタの他に２つのトランジスタが必要であり、構成が複雑であった。同様に、米国特許公報第４，８７３，６６４号に示されたものでは、１つのセル当たり、２つの強誘電体キャパシタと２つのトランジスタが必要であり、構成が複雑であった
第二に、読出時に記憶内容を破壊してしまうので、再書込が必要であり、制御が複雑となっていた。
【０００８】
この発明は上記のような問題点を解決して、簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１の不揮発性メモリは、
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、
メモリゲートの上に形成された強誘電体層、
強誘電体層の上に形成された導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、
各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、
各列のドレインラインを互いに接続する統合ドレインライン、
各列の同一行の不揮発性メモリ素子のメモリゲートを接続するメモリゲートライン、
各行の同一列の不揮発性メモリ素子のソース領域を接続するソースライン、
各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、
を備えている。
【００１０】
請求項２の不揮発性メモリは、請求項１の不揮発性メモリにおいて、
各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段を設け、
対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したことを特徴としている。
【００１１】
請求項３の不揮発性メモリは、請求項１の不揮発性メモリにおいて、さらに
各ドレインラインごとに設けられ、各ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、
各メモリゲートラインごとに設けられ、書き込みのためのＨレベルの電圧またはＬレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、
各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否か、または基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、
各コントロールゲートラインごとに設けられ、各コントロールゲートラインに基準電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段、
を備えている。
【００１２】
請求項４の不揮発性メモリは、請求項３の不揮発性メモリにおいて、前記メモリゲートスイッチング手段は、さらに、各メモリゲートラインに基準電圧を印加するか否かのスイッチングを行なうものであることを特徴としている。
【００１３】
請求項５の不揮発性メモリは、請求項３または４の不揮発性メモリにおいて、
不揮発性メモリ素子の各行に対応して設けられ、第１の選択入力を受けて、前記ドレインスイッチング手段およびメモリゲートスイッチング手段をオン・オフさせる第１の選択手段、
不揮発性メモリ素子の各列に対応して設けられ、第２の選択入力を受けて、前記ソーススイッチング手段およびコントロールゲートスイッチング手段をオン・オフさせる第２の選択手段、
を備えたことを特徴としている。
【００１４】
請求項６の不揮発性メモリは、請求項３、４または５の不揮発性メモリにおいて、
何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。
【００１５】
請求項７の不揮発性メモリは、請求項１、２、３、４、５または６の不揮発性メモリにおいて、
各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。
【００１６】
請求項８の不揮発性メモリは、請求項７の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴としている。
【００１７】
請求項９の不揮発性メモリは、請求項１、２、３、４、５、６または７の不揮発性メモリにおいて、
各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。
【００１８】
請求項１０の不揮発性メモリは、請求項９の不揮発性メモリにおいて、
対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオフとして書き込み動作を行うとともに、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオフとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオンとして読み出し動作を行うことを特徴としている。
【００１９】
請求項１１の書き込み方法は、
対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、ゼロよりも大きく、設定最大ドレイン電流に対応する電圧よりも小さい基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、
対象となっていない不揮発性メモリ素子が接続されたメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに、前記基準電圧よりも大きいＨレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第１の状態に分極させるか、または前記基準電圧よりも小さいＬレベルの電圧を印加して前記強誘電体層を第２の状態に分極させることにより、情報の書き込みを行うことを特徴としている。
【００２０】
請求項１２の読み出し方法は、
前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間であって設定最大ドレイン電流より十分小さい値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、
対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、
ドレインラインに流し得る電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴としている。
【００２１】
請求項１３のスタンバイ方法は、
コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。
【００２２】
請求項１４の動作方法は、
書き込み時には請求項１１の書き込み方法を用い、読み出し時には請求項１２の読み出し方法を用い、スタンバイ時には請求項１３のスタンバイ方法を用いることを特徴としている。
【００２３】
【作用および発明の効果】
請求項１の不揮発性メモリは、強誘電体層の両側にコントロールゲートおよびメモリゲートを設けている。さらに、同一列の素子のコントロールゲートをコントロールゲートラインによって接続し、同一行の素子のメモリゲートをメモリゲートラインによって接続している。したがって、各列のコントロールゲートラインおよび各行のメモリゲートラインに印加する電圧を選択して、所望の素子に対する書き込み、読み出しを行うことができる。
【００２４】
請求項２の不揮発性メモリは、同一行の素子のドレインを接続するドレインラインを、ドレインスイッチング手段を介して、ドレイン電流検出手段に接続された統合ドレインラインに接続している。したがって、読み出し動作の際に、対象となるドレインライン以外のドレインラインの電流による影響を排除することができ、正確な読み出しを行うことができる。
【００２５】
請求項３、４の不揮発性メモリは、各ドレインラインごとにドレインスイッチング手段と、各メモリゲートラインごとにメモリゲートスイッチング手段と、各ソースラインごとにソーススイッチング手段と、各コントロールゲートラインごとにコントロールゲートスイッチング手段とを備えている。したがって、これらのスイッチング素子を制御して、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００２６】
請求項５の不揮発性メモリは、各行ごとに第１の選択手段を備えており、各列ごとに第２の選択手段を備えている。したがって、対象とする素子の属する、行および列に対応する選択手段に選択入力を与えることにより、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【００２７】
請求項６の不揮発性メモリは、何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。したがって、書き込み、読み出しが行われていない際に、強誘電体層の両端に不測の電圧が印加されることがなく、記録内容が変化してしまうおそれがない。
【００２８】
請求項７、請求項８の不揮発性メモリは、各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【００２９】
請求項９、請求項１０の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のメモリゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。また、対象となっていない素子の強誘電体層の一方側に対しても、書き込み電圧の印加がなく、誤書き込み、誤消去等を防止することができる。
【００３０】
請求項１１の書き込み方法および請求項１４の動作方法は、対象となる素子のみに対し、メモリゲートにＨまたはＬの電圧を印加し、かつコントロールゲートに基準電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子に対してのみ書き込みを行うことができる。
【００３１】
請求項１２の読み出し方法および請求項１４の動作方法は、対象となる素子のみに対し、コントロールゲートに基準電圧を印加し、かつメモリゲートをフローティング状態としている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子からの読み出しを行うことができる。
【００３２】
請求項１３のスタンバイ方法および請求項１４の動作方法は、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。したがって、スタンバイ状態において、各素子の書き込み内容が変化するおそれがない。
【００３３】
【実施例】
図２に、この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０に、Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成されている。Ｐ型チャネル領域２６の上には、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等による絶縁層２８が設けられている。絶縁層２８の上には白金等による下部導電体層３０が設けられている。その上にはＰＺＴ等の強誘電体層３２が設けられ、さらにその上には白金等による上部導電体層３４が設けられている。なお、下部導電体層３０、上部導電体層３４としては上記白金の他に、ＲｕＯｘ，ＩｒＯｘ，ＩＴＯ等の酸化物導電体や、Ｐｂ，Ａｕ，Ａｇ，Ａｌ，Ｎｉ等の金属を用いることができる。また、シリコン基板２０をＮ型、ソース領域、ドレイン領域をＰ型としてもよい。
【００３４】
図２の不揮発性メモリ素子Ｍを記号で表すと、図３のようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続され、下部導電体層３０にはメモリゲート電極ＭＧが接続され、ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００３５】
この不揮発性メモリ素子Ｍに情報を記録する場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電圧を印加する。これにより、強誘電体３２が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。たとえば、コントロールゲート電極ＣＧ側に対してメモリゲート電極ＭＧに低い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を負極性として分極する（第１の状態に分極）。反対に、メモリゲート電極ＭＧ側に高い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を正極性として分極する（第２の状態に分極）。このようにして、２つの状態を不揮発的に記録することができる。
【００３６】
コントロールゲート電極ＣＧ側を正極として分極している場合（第２の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は小さくなる。また、コントロールゲート電極ＣＧ側を負極として分極している場合（第１の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は大きくなる。したがって、両電圧の間にある電圧をコントロールゲート電極ＣＧに与え、チャネルが形成されるか否かによって、記録した情報の読み出しを行うことができる。
【００３７】
上記の関係を、図４Ｂの回路によって測定した、図４Ａの特性曲線によって説明する。図４Ａにおいて、曲線βは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧを短絡した場合の、コントロールゲート電圧ＶＣＧとドレイン電流ＩＤの特性を示すものである。コントロールゲート電圧ＶＣＧを上昇させていくと、ドレイン電流ＩＤは増加する。さらにコントロールゲート電圧ＶＣＧを上昇させると、抵抗Ｒによって決定される設定最大ドレイン電流ＩＯＭＡＸにて、ドレイン電流の増加が止る。
【００３８】
曲線αは、コントロールゲート電極ＣＧ側を正極として、強誘電体３２が分極している場合（第２の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、小さなコントロールゲート電圧ＶＣＧにてドレイン電流が流れている。また、小さなコントロール電圧ＶＣＧにてドレイン電流が設定最大ドレイン電流ＩＯＭＡＸに達している。
【００３９】
曲線γは、コントロールゲート電極ＣＧ側を負極として、強誘電体３２が分極している場合（第１の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、大きなコントロールゲート電圧ＶＣＧにてドレイン電流が流れ始めている。また、大きなコントロール電圧ＶＣＧにてドレイン電流が設定最大ドレイン電流ＩＯＭＡＸに達し、増加が止っている。
【００４０】
読み出しの際には、設定最大ドレイン電流ＩＯＭＡＸの半分のドレイン電流値ＩＳに対応するコントロールゲート電圧を、基準電圧Ｖｒｅｆとしてコントロールゲート電極ＣＧに与える。この時のドレイン電流ＩＤが、基準電流ＩＳよりも大きいか（点Ｘ）、小さいか（点Ｙ）により、記憶されている情報を知ることができる。
【００４１】
次に、図３の不揮発性メモリ素子Ｍをマトリクス状に接続して構成した不揮発性メモリを、図１に示す。各列の同一行にあるメモリ素子（たとえば、Ｍ１１、Ｍ１２、Ｍ１３・・・）のドレイン電極Ｄは、ドレインラインＤＬ１、ＤＬ２、ＤＬ３・・・に接続されている。各ドレインラインＤＬ１、ＤＬ２、ＤＬ３・・・は、統合ドレインラインＤＬにまとめられ、抵抗Ｒを介して電源電圧ＶＤＤに接続されている。
【００４２】
各行の同一列にあるメモリ素子（たとえば、Ｍ１１、Ｍ２１、Ｍ３１・・・）の、コントロールゲート電極ＣＧは、コントロールゲートラインＣＧＬ１、ＣＧＬ２、ＣＧＬ３・・・に接続されている。また、各行の同一列にあるメモリ素子（たとえば、Ｍ１２、Ｍ２２、Ｍ３２・・・）の、ソース電極Ｓは、ソースラインＳＬ１、ＳＬ２、ＳＬ３・・・に接続されている。さらに、各列の同一行にあるメモリ素子（たとえば、Ｍ１１、Ｍ１２、Ｍ１３・・・）の、メモリゲート電極ＭＧは、メモリゲートラインＭＧＬ１、ＭＧＬ２、ＭＧＬ３・・・に接続されている。
【００４３】
図５に、メモリ素子Ｍ２２を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【００４４】
書込時には、コントロールゲートラインＣＧＬ２だけを基準電圧Ｖｒｅｆとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、ソースラインＳＬ２だけを接地電圧とし、他のソースラインＳＬはフローティング状態としている。さらに、メモリゲートラインＭＧＬ２だけに、記録する情報の電圧（５Ｖ（ＶＤＤ）または接地電圧）を与え、他のメモリゲートラインＭＧＬには基準電圧Ｖｒｅｆを与えている。これにより、メモリ素子Ｍ２２の強誘電体膜３２のみに、記録する情報の電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモリ素子Ｍ２２の強誘電体層３２が、第１の状態または第２の状態に分極する。
【００４５】
読出時には、コントロールゲートラインＣＧＬ２だけを基準電圧Ｖｒｅｆとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、ソースラインＳＬ２だけを接地電圧とし、他のソースラインＳＬはフローティング状態としている。さらに、メモリゲートラインＭＧＬ２だけをフローティング状態とし、他のメモリゲートラインＭＧＬには基準電圧Ｖｒｅｆを与えている。
【００４６】
基準電圧Ｖｒｅｆが与えられたコントロールゲートラインは、ＣＧＬ２だけである。したがって、他のコントロールゲートラインＣＧＬ１、ＣＧＬ２に接続されているメモリ素子Ｍ１１、Ｍ２１、Ｍ３１、Ｍ１３、Ｍ２３、Ｍ３３のドレインには電流は流れない。メモリ素子Ｍ２２のコントロールゲート電極には基準電圧Ｖｒｅｆが与えられており、メモリゲート電極はフローティング状態とされている。したがって、この実施例では、メモリ素子Ｍ２２の記憶情報に応じて（強誘電体層の分極方向に応じて）、設定最大ドレイン電流ＩＯＭＡＸか（図４の点Ｘ）、０か（図４の点Ｙ）のドレイン電流ＩＤが流れる。この２つの状態を、基準電流ＩＳによって判断し（つまり、基準電流ＩＳよりも大きいか小さいかによって判断し）、情報を読み出すことができる。つまり、非破壊的に記憶情報を読み出すことができる。
【００４７】
なお、メモリ素子Ｍ１２、Ｍ３２のコントロールゲート電極には基準電圧Ｖｒｅｆが与えられているが、メモリゲート電極にも基準電圧Ｖｒｅｆが与えられているので、短絡したと同じ状態になる。したがって、図４Ａの特性曲線βの、基準電圧Ｖｒｅｆにおけるドレイン電流が流れてしまう。このドレイン電流が大きいと、誤った読み出しを行うこととなる。たとえば、図４Ａのような特性曲線βの場合には、メモリ素子Ｍ１２、Ｍ３２のそれぞれにＩＯＭＡＸ／２のドレイン電流が流れてしまい、誤動作を生じる。
【００４８】
したがって、この実施例では、各メモリ素子の動作特性を図６に示すように設定している。つまり、基準電流ＩＳよりもきわめて小さい抑制された基準電流Ｉ０に対応する抑制された基準電圧Ｖｒｅｆ２を用いている。これによれば、メモリ素子Ｍ１２、Ｍ３２に流れるドレイン電流は、極めて小さくなり（Ｉ０となる）、誤読み出しがない。なお、この場合においても、ドレイン電流ＩＤが、図４Ａの基準電流ＩＳ（＝ＩＯＭＡＸ／２）よりも大きいか（電流Ｉｏｘｘ）、否か（電流Ｉｏｙｙ）によって、メモリ素子Ｍ２２の記録情報を読み出す。なお、抑制された基準電流Ｉ０の値は、一列に接続されたメモリ素子の数をＫとするとき、ＩＯＭＡＸ／２Ｋよりも十分に小さいことが好ましい。
【００４９】
このように、抑制された基準電圧Ｖｒｅｆ２を読み出しに用いることにより、誤動作を防止することができる。ただし、書き込み時にも同じ基準電圧Ｖｒｅｆ２を用いるのであれば、この基準電圧Ｖｒｅｆ２は、強誘電体層３２が誘電分極を生じるのに十分な最小の電圧値とすることが好ましい。なお、この実施例では、Ｖｒｅｆ２を１Ｖ程度としている（ＶＤＤ＝５Ｖ）。
【００５０】
以上のようにして、所望のメモリ素子に対して、記録、読み出しを行うことができる。
【００５１】
上記の実施例では、書き込みのためにメモリゲートＭＧに印加する電圧を、読み出しのためにメモリゲートＭＧに印加する電圧と、等しい電圧（基準電圧）としている。したがって、周辺回路が簡素化できる。なお、書き込みのためにメモリゲートＭＧに印加する電圧は、設定最大ドレイン電流とゼロとの間の電流に対応する電圧（中間電圧）であれば、読み出しのためにメモリゲートＭＧに印加する電圧と異なっていてもよい。
【００５２】
ところで、図１の回路を動作させるには、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生する回路が必要である。図４、図６からも明らかなように、メモリを構成するメモリ素子に合致した、正確な基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２が得られなければ、誤動作を生じるおそれがある。この実施例では、図７に示すような基準電圧発生回路４０を用いることによって、適正な基準電圧Ｖｒｅｆ２を得るようにしている。
【００５３】
図において、基準電圧発生用素子４２は、基準電圧Ｖｒｅｆ２を必要としているメモリ素子Ｍと同じ構造のものを用いる。つまり、集積回路において、同じプロセスでメモリ素子Ｍと同時に形成する。コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極Ｄを短絡するとともに、ドレイン電極Ｄに抑制された基準電流Ｉ０（図６参照）の定電流源４４を接続する。この素子４２は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧが短絡されているので、図６のβで示す特性を有する。また、ドレインにはＩ０の電流が与えられているので、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖｒｅｆ２となる。素子４２は、メモリ素子Ｍと同じ構造、同じプロセスで作られる。したがって、製造時や動作時にメモリ素子Ｍの特性が変動しても、素子４２の特性も同じように変動するので、この基準電圧Ｖｒｅｆ２は、当該メモリ素子Ｍとの相対的な関係において適切な値を維持できる。
【００５４】
また、基準電圧Ｖｒｅｆ１が必要な場合には、電流源４４をＩＳの値を有するものとすればよい。同様に、中間電圧が必要な場合には、電流源４４に代えて、その中間電圧に対応した電流源を設ければよい。
【００５５】
また、図１の回路を動作させるには、ドレイン電流を判定する回路が必要である。上記図１の説明においては、統合ドレインラインＤＬに流れるドレイン電流が基準電流ＩＳよりも大きいか小さいかによって、注目するメモリ素子Ｍ２２の記録情報を判定する方法を説明した。つまり、注目するメモリ素子Ｍ２２が第１の状態に分極している場合には、基準電流ＩＳよりも小さいドレイン電流ＩＤしか流れず、第２の状態に分極している場合には、基準電流ＩＳよりも大きいドレイン電流ＩＤが流れるように、ドレインラインＤＬに抵抗Ｒを介して電源電圧ＶＤＤを与えている。このドレインラインＤＬを流れる電流を、電流計測回路で計測すれば、判定を行うことができるが、回路構成が複雑となる。
【００５６】
そこで、図８のような、ドレイン電流判定回路５０を用いることもできる。この場合、図１の抵抗Ｒは不要である。第１の電流判定用素子５２、第２の電流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプロセスで作られたものである。素子５２のドレイン電極Ｄには、設定最大ドレイン電流ＩＯＭＡＸの約１／２の電流ＩＳの定電流源５６が接続されている。また、素子５４のドレイン電極Ｄには、ＩＳ／２の定電流源５８が接続されている。この回路の端子６０に、統合ドレインラインＤＬ（図１）を接続する。
【００５７】
注目するメモリ素子Ｍ２２が、第２の状態に分極しており、ＩＯを越えるドレイン電流を流す能力を有している場合には、定電流源５６の電流ＩＳが、当該メモリ素子Ｍ２２に流れ込み、素子５２には流れ込まない。このため素子５２がｏｆｆとなり、素子５４もｏｆｆとなる。また、注目するメモリ素子Ｍ２２が、第１の状態に分極しており、ＩＯを越えるドレイン電流を流す能力を有していない場合には、定電流源５６の電流ＩＳが、当該メモリ素子Ｍ２２に流れ込まないため、素子５２には流れ込む。このため素子５２がｏｎとなり、素子５４もｏｎとなる。したがって、読み出し出力端子６３から、注目するメモリ素子Ｍ２２に書き込まれた情報に対応した読み出し出力を得ることができる。この判定回路５０においても、図７と同様、素子５６、５８が、メモリ素子Ｍと同じ構造、同じプロセスで作られているので、特性変動による誤動作がない。
【００５８】
なお、動作入力端子６１が「Ｌ」である場合には、トランジスタ５３がｏｆｆであるので、上記のように動作する。しかし、動作入力端子６１が「Ｈ」である場合には、トランジスタ５３がｏｎとなり、定電流源５６の電流がトランジスタ５３を介して流れるので、読み出し出力端子６３は「Ｌ」に固定される。
【００５９】
なお、図７、図８の定電流源は、図９のような回路によって実現できる。メモリ素子Ｍと同じ構成の電流発生用素子６２の、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとを短絡し、これに電源電圧ＶＤＤを与えている。また、ドレイン電極Ｄには、カレントミラー回路５５の入力側が接続されている。したがって、素子６２のドレインには、素子６２のＶＧ・ＶＤＤに応じた設定最大ドレイン電流Ｉｏｍａｘが流れる。カレントミラー回路５５の出力側５５ａには、抵抗Ｒａが接続されている。この抵抗Ｒａの抵抗値を選択することにより、出力側５５ａから、基準電流ＩＳ（Ｉｏｍａｘ／２）を得ることができる。
【００６０】
同様に、出力側５５ｂには、ＩＳ／２（Ｉｏｍａｘ／４）の電流が得られるような抵抗Ｒｂが接続されている。さらに、出力側５５ｃには、抑制された基準電流Ｉｏ（図６参照）が得られるような抵抗Ｒｃが接続されている。
【００６１】
なお、上記実施例では、抵抗値を変えることによって所望の出力電流を得ているが、出力側のトランジスタの幅（トランジスタワイド）を変えてトランジスタの特性を変化させ、所望の出力電流を得るようにしてもよい。また、双方を変化させて所望の出力電流を得てもよい。
【００６２】
この回路においても、メモリ素子Ｍと同じ構造、同じプロセスで作った素子６２によって基本となる設定最大ドレイン電流Ｉｏｍａｘを得ているので、変動誤差をキャンセルすることができる。
【００６３】
図１０に、図７の基準電圧発生回路４０、図８のドレイン電流判定回路５０を用いて不揮発性メモリを構成した場合の回路図を示す。図面では、簡単のため、２×２のマトリクス部分のみを表しているが、ｎ×ｎ個のメモリ素子Ｍを配置している。
【００６４】
記録時における各端子への印加電圧の状況を図１３に示す。なお、ここでは、メモリ素子Ｍ２２を対象として書き込みを行うものとする。図１３にあるように、端子Ｒ／Ｗを「Ｌ」、端子ＩＮに記録したい電圧「Ｈ」または「Ｌ」、端子Ｃ１に「Ｌ」、端子Ｃ２に「Ｈ」、端子Ｌ１に「Ｌ」、端子Ｌ２に「Ｈ」を印加する。
【００６５】
端子Ｒ／Ｗは、書き込みの際には「Ｌ」とする。これにより、ドレイン電流判定回路５０の動作入力端子６１が「Ｈ」となって、ドレイン電流判定回路５０は読み出し動作を行わない（読み出し出力端子６３を「Ｌ」に固定する）。なお、この実施例では、「Ｈ」を５Ｖ、「Ｌ」を０Ｖとした。また、この実施例では、トランジスタＱＩ１、ＱＲ１、ＱＭ１（ＱＩ２、ＱＲ２、ＱＭ２）によってメモリゲートスイッチング手段が構成されている。
【００６６】
書き込みの対象となるメモリ素子Ｍ２２が属する行の端子Ｃ２のみを「Ｈ」とし、他の行の端子Ｃ１・・・を「Ｌ」にする。これを受けて、第１の選択手段ＣＳ１、ＣＳ２・・・のうち、対象となるメモリ素子Ｍ２２が属する行の選択手段ＣＳ２は、トランジスタＱＩ２をオフにする。また、対象となるメモリ素子Ｍ２２が属さない行の選択手段ＣＳ１・・・は、トランジスタＱＩ１・・・をオンにする。したがって、対象となるメモリ素子Ｍ２２が属する行のメモリゲートラインＭＧＬ２がフローティング状態となり、他の行のメモリゲートラインＭＧＬ１・・・には、基準電圧発生回路４０から基準電圧Ｖｒｅｆ２が印加される。
【００６７】
また、書き込みの対象となるメモリ素子Ｍ２２が属する列の端子Ｌ２のみを「Ｈ」とし、他の列の端子Ｌ１・・・を「Ｌ」にする。これにより、対象となるメモリ素子Ｍ２２の属する列のソーススイッチング手段ＱＳ２、コントロールゲートスイッチング手段ＱＴ２がオンとなり、その他の列のソーススイッチング手段ＱＳ１・・・、コントロールゲートスイッチング手段ＱＳ１・・・がオフとなる。したがって、対象となるメモリ素子Ｍ２２が属する列のソースラインＳＬ２が接地され、他の列のソースラインＭＧＬ１・・・がフローティング状態となる。また、対象となるメモリ素子Ｍ２２が属する列のコントロールゲートラインＣＧＬ２に基準電圧Ｖｒｅｆ２が印加接地され、他の列のコントロールゲートラインＣＧＬ１・・・がフローティング状態となる。
【００６８】
この状態で、記録したい電圧（情報）を、端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧は、トラインジスタＱＲ２（端子Ｒ／ＷがＬの時にオン）、トランジスタＱＭ２（端子Ｃ２がＨの時にオン）を介して、対象となるメモリ素子Ｍ２２が属する行のメモリゲートラインＭＧＬ２に印加される。なお、他の行のメモリゲートラインＭＧＬ１・・・には、端子Ｃ１・・・が「Ｌ」であるため、トランジスタＱＭ１・・・がオフとなって、記録したい電圧が印加されない。
【００６９】
メモリ素子Ｍ２２のコントロールゲートには基準電圧Ｖｒｅｆ２が印加され、メモリゲートには記録したい電圧が印加される。したがって、メモリ素子Ｍ２２の強誘電体層は、記録したい電圧に応じて分極する。なお、記録したい電圧は、メモリ素子Ｍ２２と同じ行のメモリ素子Ｍ２１・・・のメモリゲートにも印加される。しかし、メモリ素子Ｍ２１・・・のコントロールゲートは、フローティング状態とされているので、これらの強誘電体層は書き込み電圧の影響を受けない。また、メモリ素子Ｍ２２と同じ列のメモリ素子Ｍ２１・・・のコントロールゲートにも、基準電圧Ｖｒｅｆ２が印加される。しかし、メモリ素子Ｍ１２・・・のメモリゲートには基準電圧Ｖｒｅｆ２が印加され、記録したい電圧が印加されていないので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７０】
なお、対象となるメモリ素子Ｍ２２と行、列の双方が異なるメモリ素子Ｍ１１・・・においては、コントロールゲートがフローティング状態とされ、メモリゲートに基準電圧Ｖｒｅｆ２が印加されているので、これらの強誘電体層は書き込み電圧の影響を受けない。
【００７１】
以上のように、対象となるメモリ素子Ｍ２２のみに対し、選択的に書き込みを行うことができる。
【００７２】
図１１に、読み出しの際の動作状況を示す。なお、ここでは、メモリ素子Ｍ２２を対象として読み出しを行うものとする。図１３にあるように、端子Ｒ／Ｗを「Ｈ」、端子Ｃ１に「Ｌ」、端子Ｃ２に「Ｈ」、端子Ｌ１に「Ｌ」、端子Ｌ２に「Ｈ」を印加する。読み出し出力は、端子ＯＵＴに得られる。
【００７３】
端子Ｒ／Ｗは、読み出しの際には「Ｈ」とする。これにより、ドレイン電流判定回路５０の動作入力端子６１が「Ｌ」となって、ドレイン電流判定回路５０は読み出し動作を行なう。つまり、ドレイン電流に基づいて記録された情報を判定し、端子ＯＵＴから出力する。また、端子Ｒ／Ｗを「Ｈ」とすることにより、トランジスタＱＲ１、ＱＲ２・・・がオフとなって、端子ＩＮの電圧が、メモリゲートラインに影響を与えることがないようにしている。
【００７４】
読み出しの対象となるメモリ素子Ｍ２２が属する行の端子Ｃ２、列の端子Ｌ２のみを「Ｈ」とする点は、書き込みの場合と同様である。したがって、対象となるメモリ素子Ｍ２２が属する行のメモリゲートラインＭＧＬ２がフローティング状態となり、他の行のメモリゲートラインＭＧＬ１・・・には、基準電圧発生回路４０から基準電圧Ｖｒｅｆ２が印加される。また、対象となるメモリ素子Ｍ２２が属する列のソースラインＳＬ２が接地され、他の列のソースラインＭＧＬ１・・・がフローティング状態となる。さらに、対象となるメモリ素子Ｍ２２が属する列のコントロールゲートラインＣＧＬ２に基準電圧Ｖｒｅｆ２が印加接地され、他の列のコントロールゲートラインＣＧＬ１・・・がフローティング状態となる。
【００７５】
メモリ素子Ｍ２２のメモリゲートはフローティング状態とされ、コントロールゲートには基準電圧Ｖｒｅｆ２が印加される。したがって、メモリ素子Ｍ２２の強誘電体が第２の状態に分極していれば図６の点ＸＸの電流に対応するチャネルが形成され、第１の状態に分極していればチャネルが形成されない（点ＹＹ）。さらに、メモリ素子Ｍ２２のソースは接地されているので、メモリ素子Ｍ２２は、形成されたチャネルに応じた電流を流す能力を有する状態となる。
【００７６】
なお、メモリ素子Ｍ２２と同じ行のメモリ素子Ｍ２１・・・においては、コントロールゲートおよびソースがフローティング状態とされるので、電流を流す能力を有する状態とはならない。また、メモリ素子Ｍ２２と行、列の双方が異なるメモリ素子Ｍ１１・・・においても、コントロールゲートおよびソースがフローティング状態とされるので、電流を流す能力を有する状態とはならない。
【００７７】
なお、メモリ素子Ｍ２２と同じ列のメモリ素子Ｍ１２・・・のコントロールゲートにも基準電圧Ｖｒｅｆ２が印加される。しかし、メモリ素子Ｍ１２・・・においては、メモリゲートにも基準電圧Ｖｒｅｆ２が印加されるので、図６の電流ＩＯに対応するチャネルしか形成されない。また、メモリ素子Ｍ１２・・・のソースは接地されるので、電流ＩＯを流し得る能力を有する状態となる。
【００７８】
したがって、メモリ素子Ｍ２２の属する行のドレインラインＤＬ２は、記録内容に応じた電流能力を有し、メモリ素子Ｍ２２の属さない行のドレインラインＤＬ１・・・は、それぞれ、電流ＩＯを流す能力を有する状態となる。このため、統合ドレインラインＤＬは、メモリ素子Ｍ２２の記録内容に応じた電流能力に、電流ＩＯ×（行数−１）の電流能力を加えた電流能力を有する状態となる。しかし、前述のように、電流ＩＯが下式を満たすように基準電圧基準電圧Ｖｒｅｆ２を設定しておけば、読み出しにおいて誤動作を生じない。
【００７９】
ＩＯ＝ＩＳ・（Ｋ−１）
ここで、ＩＳは判定のための電流、Ｋは全行数である。
【００８０】
統合ドレインラインＤＬは、ドレイン電流判定回路５０の判定入力端子６０に接続されている。したがって、メモリ素子Ｍ２２の記録内容に応じて、出力端子ＯＵＴから読み出し出力が得られる。
【００８１】
図１２に、スタンバイ時の動作状況を示す。この実施例では、対象となる素子を選択するための端子Ｃ１、Ｃ２・・・、Ｌ１、Ｌ２・・・を全て「Ｌ」にすれば（アドレス選択を行わなければ）、自動的にスタンバイ状態となるようにしている。全てのメモリ素子Ｍ１１、Ｍ１２・・・、Ｍ２１、Ｍ２２・・・において、メモリゲートに基準電圧が印加され、コントロールゲートがフローティング状態とされて、書き込み内容の変動が防止される。
【００８２】
図１４〜図１６に、他の実施例による不揮発性メモリを示す。図１４が書き込み時、図１５が読み出し時、図１６がズタンバイ時の動作状況である。
【００８３】
この実施例においては、各ドレインラインＤＬ１、ＤＬ２・・・に、ドレインスイッチング手段ＱＯ１、ＱＯ２・・・を設けている。第１の選択手段ＣＳ１、ＣＳ２・・・の制御によって、選択された行のドレインスイッチング手段ＱＯ２のみが、オンとなるように構成されている。したがって、図１５の読み出し時において、統合ドレインラインＤＬには、選択された行（対象となるメモリ素子Ｍ２２の属する行）のドレインラインＤＬ２のみが接続される。これにより、基準電圧を図４に示すＶｒｅｆとしても、読み出し時に誤動作を生じることがない。つまり、余裕をもって動作点を設定することができる。
【００８４】
また、この実施例においては、各列ごとに第２の選択手段ＬＳ１、ＬＳ２・・・を設け、これらの出力によりソーススイッチング手段ＱＳ１、ＱＳ２・・・を制御している。また、コントロールゲートスイッチング手段を、トランジスタＱＴ１、ＱＴ２・・・とトランジスタＱＰ１、ＱＰ２・・・の並列接続体、およびＮＯＲゲート９０によって構成している。図１６のスタンバイ時において、全ての端子Ｌ１、Ｌ２・・・が「Ｌ」である場合には、ＮＯＲゲート９０の出力が「Ｈ」となり、トランジスタＱＰ１、ＱＰ２・・・が全てオンとなる。したがって、全てのコントロールゲートラインＣＧＬ１、ＣＧＬ２・・・に基準電圧Ｖｒｅｆが印加される。全てのメモリゲートラインＭＧＬ１、ＭＧＬ２・・・にも基準電圧Ｖｒｅｆが印加されているので、各メモリ素子Ｍ１１、Ｍ１２・・・、Ｍ２１、Ｍ２２・・・の強誘電体層の両端には、電圧が印加されない。したがって、スタンバイ時に書き込み内容が変化するおそれがない。
【００８５】
ところで、図１０〜図１２に示す回路や図１４〜図１６に示す回路においては、強誘電体の特性やバイアスの選択によっては、次のような誤動作を生じる場合もある。図１７に、図１４〜図１６の回路において、メモリ素子Ｍ２２の読み出しを行う場合の状態を示す。ここでは、読み出し対象となるメモリ素子Ｍ２２を、注目メモリ素子と呼ぶ。注目メモリ素子Ｍ２２の内容を読み出す場合には、前述のように、コントロールゲートラインＣＧＬ２を基準電圧Ｖｒｅｆとし、他のコントロールゲートラインＣＧＬ１、ＣＧＬ３・・・はフローティング状態とする。また、ソースラインＳＬ２を接地し、他のソースラインＳＬ１、ＳＬ３・・・はフローティング状態とする。また、メモリゲートラインＭＧＬ２をフローティング状態とし、他のメモリゲートラインＭＧＬ１、ＭＧＬ３・・・は基準電圧Ｖｒｅｆとする。
【００８６】
したがって、この時、注目メモリ素子Ｍ２２のチャネルが形成されるような方向に分極していれば、ドレインラインＤＬ２は接地状態となる。このため、隣のメモリ素子Ｍ２３のドレインも接地状態となる。一方、斜となりのメモリ素子Ｍ３３のメモリゲートは、基準電圧Ｖｒｅｆとなっている。さらに、メモリ素子Ｍ２３とＭ３３のコントロールゲートラインＣＧＬ３は、フローティング状態である。このため、図中に太線で示すように、メモリ素子Ｍ２３のドレインとメモリ素子Ｍ３３のメモリゲートとの間に、基準電圧Ｖｒｅｆと接地電圧が印加される。これにより、メモリ素子Ｍ２３の強誘電体層とメモリ素子Ｍ３３の強誘電体層に、分極を誘起するような電圧が印加されるおそれがある。したがって、強誘電体の特性によっては、メモリ素子Ｍ２３とメモリ素子Ｍ３３の書き込み内容が変化してしまうおそれがある。
【００８７】
また、上記の読み出し時において、図１８に示すような問題を生じるおそれもある。注目メモリ素子Ｍ２２のコントロールゲートには、基準電圧Ｖｒｅｆが印加されている。注目メモリ素子Ｍ２２の記録内容によっては、そのメモリゲートに基準電圧Ｖｒｅｆよりも高い電圧Ｖｒｅｆ’を生じることがある。この電圧Ｖｒｅｆ’は、となりのメモリ素子Ｍ２３のメモリゲートに印加される。これにより、メモリ素子Ｍ２３の記録内容によっては、そのメモリゲートに電圧Ｖｒｅｆ’よりもさらに高い電圧Ｖｒｅｆ’’を生じることがある。この電圧Ｖｒｅｆ’’は、メモリ素子Ｍ３３のメモリゲートに印加される。また、メモリ素子Ｍ３３のメモリゲートには、基準電圧Ｖｒｅｆが与えられている。したがって、メモリ素子Ｍ３３の強誘電体層には、電圧Ｖｒｅｆ’’と基準電圧Ｖｒｅｆとの差電圧が印加され、強誘電体の特性によっては、書き込み内容が変化してしまうおそれがある。
【００８８】
また、書き込みの際にも上記と同様の問題を生じるおそれがある。
【００８９】
上記のような問題点を解決したのが、図１９〜図２４に示す回路である。この実施例では、各メモリ素子のコントロールゲートにコントロールゲート保護スイッチング手段である保護トランジスタＨ１１、Ｈ１２・・・、Ｈ２１、Ｈ２２・・・を設けている。同一列のメモリ素子は、保護トランジスタを介して、同一のコントロールゲートラインに接続されている。また、この保護トランジスタＨ１１、Ｈ２１・・・は、選択端子Ｌ１に「Ｈ」が与えられているとオンとなり、保護トランジスタＨ１２、Ｈ２２・・・は、選択端子Ｌ２に「Ｈ」が与えられているとオンとなる。つまり、注目メモリ素子の属する列以外の列の保護トランジスタは、オフとなるように構成されている。
【００９０】
図１９、図２０は、書き込み時の動作状態を示すものである。ここでは、メモリ素子Ｍ１１を注目メモリ素子として説明する。この場合には、端子Ｃ１を「Ｈ」、端子Ｃ２・・・を「Ｌ」、端子Ｌ１を「Ｈ」、端子Ｌ２・・・を「Ｌ」とする。これにより、保護トランジスタＨ１１、Ｈ２１・・・がオンとなり、注目メモリ素子Ｍ１１に書き込みに必要な電圧が印加される。一方、保護トランジスタＨ１２、Ｈ２２・・・は、オフであるから、メモリ素子Ｍ１２、Ｍ２２・・・のコントロールゲートは、コントロールゲートラインＣＧＬ２・・・から切り離される。したがって、図１７、図１８の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【００９１】
図２１、図２２は、注目メモリ素子Ｍ１１から読み出す場合の動作状態を示すものである。読み出しの際においても、注目メモリ素子Ｍ１１の属する列以外の列の保護トランジスタＨ１２、Ｈ２２・・・はオフとなる。したがって、図１７、図１８の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【００９２】
図２３、図２４は、スタンバイ時の動作状態を示すものである。スタンバイ時には、端子Ｃ１、Ｃ２・・・、Ｌ１、Ｌ２・・・をすべて「Ｌ」とする。端子Ｌ１、Ｌ２・・・の反転出力Ｒｉは、スタンバイ判定回路であるアンド回路９１に与えられる。したがって、スタンバイ判定回路９１からは、「Ｈ」の判定出力ＲＯが得られる。これにより、トランジスタＱＺ１、ＱＺ２・・・がオンとなって、全ての保護トランジスタＨ１１、Ｈ１２・・・、Ｈ２１、Ｈ２２・・・がオンとなる。したがって、各メモリ素子の強誘電体層の両端のいずれにも基準電圧が印加され、強誘電体層の両端に電位差が生じない。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【００９３】
図１７、図１８に示した問題点を解決した他の実施例を、図２５〜図３０に示す。この実施例では、各メモリ素子のメモリゲートにメモリゲート保護スイッチング手段である保護トランジスタＨ１１、Ｈ１２・・・、Ｈ２１、Ｈ２２・・・を設けている。同一行のメモリ素子は、保護トランジスタを介して、同一のメモリゲートラインに接続されている。また、この実施例では、トランジスタＱＲ１、ＱＭ１（ＱＲ２、ＱＭ２）によって、メモリゲートスイッチング手段を構成している。
【００９４】
図２５、図２６は、書き込み時の動作状態を示すものである。ここでは、メモリ素子Ｍ１１を注目メモリ素子として説明する。この場合には、端子Ｃ１を「Ｈ」、端子Ｃ２・・・を「Ｌ」、端子Ｌ１を「Ｈ」、端子Ｌ２・・・を「Ｌ」とする。なお、書き込み時には「Ｈ」となる電圧（図中▲８▼参照、図１９の参照▲８▼参照）がトランジスタＱＡ１、ＱＡ２・・・に与えられ、トランジスタＱＡ１、ＱＡ２・・・をオンにしている。また、書き込み時には「Ｌ」となる電圧（図中▲７▼参照、図１９の参照▲７▼参照）がトランジスタＱＸ１、ＱＸ２・・・に与えられ、トランジスタＱＸ１、ＱＸ２・・・をオフにしている。したがって、書き込み時には、トランジスタＱＢ１、ＱＢ２・・・がオンであるかオフであるかによって、その列の保護トランジスタがオンとなるかオフとなるかが決定される。
【００９５】
ここでは、トランジスタＱＢ１がオンである。したがって、注目メモリ素子Ｍ１１の属する列の保護トランジスタＨ１１、Ｈ２１・・・がオンとなる。これにより、注目メモリ素子Ｍ１１に書き込みに必要な電圧が印加される。
【００９６】
一方、トランジスタＱＢ２はオフであるから、保護トランジスタＨ１２、Ｈ２２・・・は、オフとなる。したがって、メモリ素子Ｍ１２、Ｍ２２・・・のメモリゲートは、メモリゲートラインＭＧＬ１、ＭＧＬ２・・・から切り離される。このため、図１７、図１８の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれを防止することができる。
【００９７】
図２７、図２８は、注目メモリ素子Ｍ１１から読み出す場合の動作状態を示すものである。この場合にも、端子Ｃ１を「Ｈ」、端子Ｃ２・・・を「Ｌ」、端子Ｌ１を「Ｈ」、端子Ｌ２・・・を「Ｌ」とする。なお、読み出し時には「Ｌ」となる電圧（図中▲８▼参照、図１９の参照▲８▼参照）がトランジスタＱＡ１、ＱＡ２・・・に与えられ、トランジスタＱＡ１、ＱＡ２・・・をオフにしている。また、読み出し時には「Ｈ」となる電圧（図中▲７▼参照、図１９の参照▲７▼参照）がトランジスタＱＸ１、ＱＸ２・・・に与えられ、トランジスタＱＸ１、ＱＸ２・・・をオンにしている。したがって、読み出し時には、トランジスタＱＹ１、ＱＹ２・・・がオンであるかオフであるかによって、その列の保護トランジスタがオンとなるかオフとなるかが決定される。
【００９８】
ここでは、トランジスタＱＹ１がオフである。したがって、注目メモリ素子Ｍ１１の属する列の保護トランジスタＨ１１、Ｈ２１・・・がオフとなる。これにより、注目メモリ素子Ｍ１１の属する列のメモリ素子Ｍ１２・・・のメモリゲートが、メモリゲートラインＭＧＬ１、ＭＧＬ２・・・から切り離される。したがって、注目メモリ素子Ｍ１１からの読み出しを行うことができる。さらに、図１７、図１８の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれを防止することができる。
【００９９】
一方、トランジスタＱＹ２はオンであるから、保護トランジスタＨ１２、Ｈ２２・・・は、オンとなる。したがって、メモリ素子Ｍ１２、Ｍ２２・・・のメモリゲートには、基準電圧Ｖｒｅｆが印加され、書き込み内容の変化を防止することができる。
【０１００】
ところで、図２２の実施例においては、選択された列以外の列のコントロールゲートが、保護トランジスタＨ１２、Ｈ２２・・・のオフによってフローティングにされるので、メモリ素子の強誘電体に電圧が印加されるおそれはない。しかし、選択された行のメモリ素子Ｈ１２においては、フローティング状態となったメモリゲートラインＭＧＬ１によって、メモリ素子Ｈ１１と接続され、強誘電体のメモリゲート側に電圧が印加される。このため、浮遊容量や配線容量によっては、メモリ素子Ｈ１２の内容が変化してしまうおそれがあった。これに対し、この実施例によれば、メモリゲートが保護トランジスタＨ１１、Ｈ２１・・・によって切り離されるので、このような問題が生じるおそれがない。
【０１０１】
図２９、図３０は、スタンバイ時の動作状態を示すものである。スタンバイ時には、端子Ｃ１、Ｃ２・・・、Ｌ１、Ｌ２・・・をすべて「Ｌ」とする。端子Ｌ１、Ｌ２・・・の反転出力Ｒｉは、スタンバイ判定回路であるアンド回路９１に与えられる。したがって、スタンバイ判定回路９１からは、「Ｈ」の判定出力ＲＯが得られる。これにより、全てのソーススイッチング手段ＱＴ１、ＱＴ２・・・がオンとなり、全ての保護トランジスタＨ１１、Ｈ１２・・・、Ｈ２１、Ｈ２２・・・がオンとなる。したがって、各メモリ素子の強誘電体層の両端のいずれにも基準電圧が印加され、強誘電体層の両端に電位差が生じない。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【０１０２】
なお、図２０のコントロールゲート保護スイッチング手段と、図２６のメモリゲート保護スイッチング手段の双方を設けるようにしてもよい。
【０１０３】
また、上記各実施例では、ソーススイッチング手段（トランジスタＱＴ１、ＱＴ２・・・）によって、ソースラインＳＬ１、ＳＬ２・・・を接地電圧とするかフローティング状態とするかをスイッチングするようにしている。しかしながら、ソーススイッチング手段（トランジスタＱＴ１、ＱＴ２・・・）によって、ソースラインＳＬ１、ＳＬ２・・・を基準電圧とするかフローティング状態とするかをスイッチングするようにしてもよい。
【０１０４】
なお、上記各実施例のマトリクス配置に代えて、図３１に示すようなペアセル構造にしてマトリクスを構成してもよい。
【図面の簡単な説明】
【図１】この発明の一実施例による不揮発性メモリの回路図である。
【図２】図１の不揮発性メモリに用いた不揮発性メモリ素子Ｍの構造を示す図である。
【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す図である。
【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す図である。図４Ｂは、図４Ａの特性を測定した時の回路を示す図である。
【図５】図１の回路において、各モードでの印加電圧を示す表である。
【図６】他の実施例に用いた基準電圧Ｖｒｅｆ２を示すグラフである。
【図７】基準電圧発生回路４０を示す図である。
【図８】ドレイン電流判定回路５０を示す図である。
【図９】定電流源を示す図である。
【図１０】この発明の一実施例による不揮発性メモリの書き込みモードに於ける各部の電圧状況を示す図である。
【図１１】この発明の一実施例による不揮発性メモリの読み出しモードに於ける各部の電圧状況を示す図である。
【図１２】この発明の一実施例による不揮発性メモリのスタンバイモードに於ける各部の電圧状況を示す図である。
【図１３】図１０の回路において、各モードでの印加電圧を示す表である。
【図１４】ドレインスイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図１５】ドレインスイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図１６】ドレインスイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図１７】読み出し時における電圧印加経路を示す図である。
【図１８】読み出し時における電圧印加経路を示す図である。
【図１９】コントロールゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図２０】コントロールゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図２１】コントロールゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２２】コントロールゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２３】コントロールゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２４】コントロールゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図２５】メモリゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図２６】メモリゲート保護スイッチング手段を設けた実施例の書き込みモードに於ける各部の電圧状況を示す図である。
【図２７】メモリゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２８】メモリゲート保護スイッチング手段を設けた実施例の読み出しモードに於ける各部の電圧状況を示す図である。
【図２９】メモリゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図３０】メモリゲート保護スイッチング手段を設けた実施例のスタンバイモードに於ける各部の電圧状況を示す図である。
【図３１】他のマトリクス構成を示す図である。
【図３２】従来の不揮発性メモリの回路を示す図である。
【符号の説明】
ＣＧ・・・コントロールゲート
ＣＧＬ１、ＣＧＬ２・・・コントロールゲートライン
ＭＧ・・・メモリゲート
ＭＧＬ１  、ＭＧＬ２・・・メモリゲートライン
ＤＬ・・・ドレインライン
ＳＬ１・・・・ソースライン
Ｍ・・・不揮発性メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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