(57)【特許請求の範囲】
【請求項１】
ＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路の直流出力電圧を基準電圧と比較し誤差量を出力する
誤差検出手段と、
前記ＰＷＭ信号を生成するＰＷＭ手段とを
有した電源回路において、
前記ＰＷＭ手段は、
所定の周波数の第１のクロックと、前記誤差検出手段からの誤差信号と、を用いて、前記誤差信号に応じた第１の三角波信号を生成した後、第1の電位判定回路を用いて第1のＰＷＭ信号を生成する第１のＰＷＭ回路と、
前記第１のクロックと所定の位相ずれた第2のクロックと、前記誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた前記第1の三角波信号と所定の位相ずれた第２の三角波信号を生成した後、第２の電位判定回路を用いて前記第1のＰＷＭ信号と所定の位相ずれた第２のＰＷＭ信号を生成する第２のＰＷＭ回路と、
前記第１、第２のＰＷＭ信号を合成して前記所定の周波数の２倍の周波数のＰＷＭ信号を出力する合成回路とを有することを特徴とする電源回路。
【請求項２】
所定の周波数の第１のクロックと、誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた第１の三角波信号を生成した後、第1の電位判定回路を用いて第１のＰＷＭ信号を生成する第１のＰＷＭ回路と、
前記第１のクロックと所定の位相ずれた第２のクロックと、前記誤差検出手段からの誤差信号とを用いて、前記誤差信号に応じた前記第１の三角波信号と所定の位相ずれた第２の三角波信号を生成した後、第２の電位判定回路を用いて前記第１のＰＷＭ信号と所定の位相ずれた第２のＰＷＭ信号を生成する第２のＰＷＭ回路と、
前記第１、第２のＰＷＭ信号を合成して前記所定の周波数の２倍の周波数のＰＷＭ信号を出力する合成回路とを有することを特徴とするＰＷＭ手段。
【請求項３】
すくなくとも第１のＰＷＭ回路は、
誤差信号に応じて出力電圧を変えるエラーアンプと、
ソースを第１の電源に接続されゲートを前記エアラーアンプの出力に接続されるＭＯＳトランジスタと、
一端を第２の電源に接続され、もう一端を前記ＭＯＳトランジスタのドレインに接続される容量と、
一端を前記第２の電源に接続され、もう一端を前記ＭＯＳトランジスタのドレインに接続されるスイッチング素子と、
所定の論理閾値を有する判定回路とを有し、
前記スイッチング素子を所定の周波数のクロックで制御して、前記エラーアンプの出力電圧に応じた傾きの三角波を生成し、前記判定回路の所定の閾値と前記エラーアンプの出力電圧に応じた傾きの三角波を比較することによってＰＷＭ信号を生成することを特徴とする請求項２記載のＰＷＭ手段。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路及びＰＷＭ回路に関し、特に、同期整流型電源回路などにおいて、出力電圧の変化を監視して誤差信号を得、三角波を用いてＰＷＭ信号を生成する際に、０〜１００％デューティ範囲のＰＷＭ信号を作成可能にし、出力電圧の制御範囲を広げることができるようにした電源回路及びＰＷＭ回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図７に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図７において、電源回路は、ハイサイド側のＰＭＯＳ（以下、上位トランジスタという）（ＱＰ１）とローサイド側のＮＭＯＳ（以下、下位トランジスタという）（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のスイッチングレギュレータ回路と、このＣスイッチングレギュレータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記スイッチングレギュレータ回路の出力を一定となるよう制御するＰＷＭ回路２０と、を有して構成されている。
【０００８】
スイッチングレギュレータ回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ１）のソースＳは端子１に接続し、下位トランジスタ（ＱＮ１）のソースは端子２に接続している。
【０００９】
上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各ゲートには、ＰＷＭ回路２０からのＰＷＭ信号を出力バッファＢＡ１，ＢＡ２で反転して得られた高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００１０】
中間ノードＫと基準電位ＶＳＳを与える端子２との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴが出力される。そして、出力電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還され、基準電位ＶＳＳを与える端子５に接続した基準電圧源Ｅの基準電圧値と比較される。エラーアンプ４０の比較結果である誤差出力ＶｂはＰＷＭ回路２０に供給され、該誤差出力にてＰＷＭ回路２０が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
ところで、従来、上記ＰＷＭ回路２０は、例えば図８に示すようにコンパレータＣＯＭＰで構成されている。コンパレータＣＯＭＰの−端子には上記エラーアンプ４０の誤差出力Ｖｂ〔図９（ａ）参照〕をレファレンス信号として入力し、コンパレータＣＯＭＰの＋端子には図示しない三角波生成回路で作成された所定周波数の三角波信号Ｗｓａｗ〔図９（ａ）参照〕を入力し、その比較結果として、前記誤差出力Ｖｂに応じてパルス幅の変化するＰＷＭ信号〔図９（ｂ）参照〕を出力する。このＰＷＭ信号は図７の上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）にゲートパルスＳＨ，ＳＬとして供給される。ただし、ＰＭＯＳ及びＮＭＯＳが同時にオンして電源電圧ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れることのないように、下位トランジスタ（ＱＮ１）に供給されるゲートパルスＳＬは、そのパルス幅が上位トランジスタ（ＱＰ１）のゲートパルスＳＨより若干狭くなるように成形される。
【００１２】
しかしながら、コンパレータを用いてＰＷＭ回路を構成した場合、三角波信号の周波数を例えば１ＭＨｚ程度の高い周波数にしてＣＭＯＳインバータ回路を高速スイッチングさせようとすると、その高い周波数に応じたＰＷＭ信号を生成することが難しく、高速化が困難であった。
【００１３】
そこで、上記ＰＷＭ回路２０として、所定周波数（例えば１ＭＨｚ）の基準クロックから、前記誤差出力Ｖｂに応じた傾斜を持った三角波信号を作成し、該三角波信号をシュミットトリガ回路などの電位判定回路に供給することにより、誤差出力Ｖｂに応じたパルス幅のＰＷＭ信号を生成することが考えられている。
【００１４】
このようなＰＷＭ回路２０は、例えば図１０に示すように構成されている。即ち、ＰＷＭ回路２０は、例えば１ＭＨｚの基準クロックＣＬＫ〔図１１（ａ）参照〕が供給されるクロック入力端子２１と、電源電圧としての入力電圧ＶＩＮが供給される電源入力端子２２と、前記エラーアンプ４０からの誤差出力Ｖｂが入力される入力端子２３と、基準電位ＶＳＳが与えられる基準電位入力端子２４と、エラーアンプ２０１と基準抵抗Ｒと電流制御用ＰＭＯＳ（ＱＰ２）とを有し、エラーアンプ２０１の−端子に前記誤差出力Ｖｂが入力され、エラーアンプ２０１の＋端子がＰＭＯＳ（ＱＰ２）のドレインと基準抵抗Ｒの直列接続点に接続され、エラーアンプ２０１の出力端がＰＭＯＳ（ＱＰ２）のゲートに接続され、ＰＭＯＳ（ＱＰ２）のソースが電源入力端子２２に接続され、基準抵抗Ｒの一端が基準電位入力端子２４に接続された電圧−電流変換回路と、電流供給用ＰＭＯＳ（ＱＰ３）と充電用コンデンサＣと放電用ＮＭＯＳ（ＱＮ２）とを有し、ＰＭＯＳ（ＱＰ３）のソースが電源入力端子２２に接続されそのドレインがコンデンサＣを介して基準電位入力端子２４に接続され、コンデンサＣの両端に並列にＮＭＯＳ（ＱＮ２）のドレイン，ソースが接続され、ＰＭＯＳ（ＱＰ３）のゲートはＰＭＯＳ（ＱＰ２）のゲート及び前記エラーアンプ２０１の出力端に接続され、ＮＭＯＳ（ＱＮ２）のゲートはクロック入力端子２１に接続され、ＮＭＯＳ（ＱＮ２）がそのゲートに供給される前記基準クロックＣＬＫで周期的にオンして前記コンデンサＣの充電電荷を放電させ、三角波信号Ｗ−ＣＬＫを出力する充放電回路と、前記コンデンサＣの出力端に得られる三角波信号Ｗ−ＣＬＫ〔図１１（ｂ）参照〕を入力し、所定のしきい値ＶＴＨにて矩形波信号〔即ちＰＷＭ信号、図１１（ｃ）参照〕を生成するシュミットトリガ回路２０２と、を有して構成されている。上記のＰＭＯＳ（ＱＰ２）とＰＭＯＳ（ＱＰ３）とは同一サイズで同一形状を有しており、互いにミラーのトランジスタである。
【００１５】
この構成では、電圧−電流変換回路は、基準抵抗Ｒを流れる電流ｉによって生ずる電圧降下ｉ・Ｒがエラーアンプ４０より入力される誤差電圧Ｖｂに等しくなるようにエラーアンプ２０１が働き、電流を制御する結果、ＰＭＯＳ（ＱＰ２）及び抵抗Ｒを通して電流ｉ（＝Ｖｂ／Ｒ）  が流れる。その結果、誤差電圧Ｖｂに対応した電流がＰＭＯＳ（ＱＰ２）に流れ、同時に同じ電流がＰＭＯＳ（ＱＰ３）にも流れる。従って、エラーアンプ４０より入力される誤差電圧Ｖｂの値に応じてＰＭＯＳ（ＱＰ２），ＰＭＯＳ（ＱＰ３）の各トランジスタに流れる電流量が変化し、その結果コンデンサＣに充電される電圧も誤差電圧Ｖｂの値に応じて変化する。例えば、誤差電圧Ｖｂが上がると、コンデンサＣに充電される電流値もリニアに増加するので、一定のクロック周期ごとの充放電にて作成される三角波信号の波高値は電圧Ｖｂの増加に対応したものとなり、結果として図１１（ｂ）の実線波形▲１▼、点線波形▲２▼，▲３▼のようにコンデンサＣの両端に生成される三角波信号の傾斜が変わる。これにより、シュミットトリガ回路２０２でしきい値ＶＴＨによって切り取られるＰＷＭ信号のパルス幅は、図１１（ｃ）の実線波形▲１▼、点線波形▲２▼，▲３▼のように大きくなる。即ち、誤差電圧Ｖｂに応じて、三角波信号の傾きが変わりＰＷＭ信号のパルス幅が制御されることになる。
【００１６】
図１０のＰＷＭ回路によれば、応答性に優れたシュミットトリガ回路を用いることによって、誤差出力Ｖｂの変動に応じた高速のＰＷＭ制御を実現でき、応答性を向上させることができる。
【００１７】
【発明が解決しようとする課題】
上述したように、図１０のＰＷＭ回路では、誤差電圧Ｖｂが上がると、リニアに電流値が上昇するので、三角波信号の傾きが変わってＰＷＭ信号のパルス幅が制御できるが、電圧Ｖｂが上昇したからといって流れる電流値には限界があるので三角波信号の傾きが９０°或いはその近くになることない。
【００１８】
三角波信号の傾きが９０°ならば、ＰＭＯＳ（ＱＰ１）のゲートに供給されるＰＷＭ信号（ＳＨ）のオンに寄与するパルスデューティは１００％〔ＰＭＯＳはローアクティブであるので、図１０のＰＷＭ信号がオールハイのときＰＭＯＳは常時オンとなりオンデューティは１００％となる〕であるが、このデューティ１００％に近いところまでＰＷＭ信号のパルス幅（ローアクティブ）を狭くすることは難しい。
【００１９】
ところで、このようにＰＭＯＳのゲートに、パルス幅の狭い（即ち１００％に近いオンデューティの）ＰＷＭ信号を必要とする理由は次の通りである。
【００２０】
即ち、ＰＷＭ信号をオールハイ、即ちＰＭＯＳのオンデューティを１００％としてＰＭＯＳを常時オンしたい場合もある。その理由を、図１２を参照して説明する。
【００２１】
入力電圧ＶＩＮ（＝ＶＤＤ）が４．０Ｖであるとし、これからスイッチングレギュレータ回路にて７５％デューティのＰＷＭ信号を用いて３．０Ｖの出力電圧ＶＯＵＴを得ているとすると、デューティ幅７５％の電圧比である。ここで、入力電圧ＶＩＮが４Ｖを維持していればよいが、入力電圧ＶＩＮが降下してきて例えば３．０Ｖになった場合、ＰＷＭ信号として出力できる最大のオンデューティは精々８０％位であるので、出力電圧ＶＯＵＴは３．０Ｖの入力電圧ＶＩＮの８０％、即ち２．４Ｖが最大の出力となってしまう。もしも、ＰＷＭ信号として０〜１００％までのデューティ範囲が可能であるとすると、３．０Ｖの入力電圧ＶＩＮに対して１００％デューティ、即ち３．０Ｖの出力電圧を維持でき、これを負荷に供給することが可能となる。
【００２２】
一方、近年、集積回路を低電圧化・低消費電力化するのに伴い、負荷に供給する出力電圧として１Ｖ以下の低い電圧を供給する必要が生ずる。従って、ＰＷＭ信号のオンデューティを例えば５％，１０％といった低いデューティに設定することが必要となる場合もある。
【００２３】
そこで、本発明は、上記の問題に鑑みてなされたもので、０〜１００％デューティ範囲のＰＷＭ制御が可能で、高速応答が可能な電源回路及びＰＷＭ回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路の直流出力電圧を基準電圧と比較し誤差量を出力する誤差検出手段と、前記誤差検出手段の誤差出力に応じて０〜１００％デューティ範囲のＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路に対してＰＷＭ制御を行うＰＷＭ回路と、を具備したものである。
【００２５】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路に対してＰＷＭ制御を行う際に、誤差検出手段の誤差出力に応じて０〜１００％デューティ範囲のＰＷＭ信号を生成して、ＰＷＭ制御を行うことが可能となり、低い出力電圧が必要な場合は、０％に近いデューティの細幅のＰＷＭ信号を生成して、Ｐチャンネルトランジスタを非常に短時間のみオンさせることで、出力電圧として低い電圧を出力できる一方、電池等による電源電圧が降下してきた時でも、１００％デューティのＰＷＭ信号を生成して、Ｐチャンネルトランジスタを常時オンさせることで、出力電圧として電源電圧そのものを出力させることもできる。
【００２６】
また、本発明において、前記ＰＷＭ回路は、前記誤差検出手段からの誤差信号を入力し、互いに半周期ずらされた所定周波数の第１，第２のクロックを用いて、互いに半周期ずらされかつ前記誤差信号に応じた振幅の第１，第２の三角波信号を生成した後、第１，第２の電位判定回路を用いて互いに半周期ずらされた第１，第２のＰＷＭ信号を生成する第１，第２のＰＷＭ回路と、前記第１，第２のＰＷＭ回路からの第１，第２のＰＷＭ信号を合成し、前記所定周波数の２倍の周波数のＰＷＭ信号を出力する合成回路と、を有して構成されることが好ましい。
【００２７】
このような構成によれば、最終的な動作周波数の１／２の周波数でかつ互いに半周期ずれた第１，第２のクロックを用いて、互いに半周期ずらされた第１，第２の三角波信号を生成した後、各々シュミットトリガ回路などで構成される第１，第２の電位判定回路を用いて第１，第２のＰＷＭ信号を生成し、これらを合成して、最終的な動作周波数のＰＷＭ信号を作成するので、誤差信号に応じて０〜１００％デューティ範囲のＰＷＭ信号を生成することができ、しかもノイズの影響を受けにくい高速なＰＷＭ制御を行うことが可能となる。
【００２８】
また、本発明において、前記第１のＰＷＭ回路は、所定周波数のメイン基準クロックに基づいて作成されたデューティ５０％の分周信号が供給される分周信号入力端子と、前記メイン基準クロックを２分周し互いに半周期ずらして作成された第１，第２の分周クロックのうちの第１の分周クロックが供給される第１のクロック入力端子と、電源電圧としての入力電圧が供給される電源入力端子と、前記誤差検出手段からの誤差出力が入力される入力端子と、基準電位が与えられる基準電位入力端子と、第１のエラーアンプと第１の基準抵抗と第１の電流制御用Ｐチャンネルトランジスタとを有し、第１のエラーアンプの−端子に前記誤差出力が入力され、該第１のエラーアンプの＋端子が前記第１の電流制御用Ｐチャンネルトランジスタのドレインと前記第１の基準抵抗の直列接続点に接続され、前記第１のエラーアンプの出力端が前記第１の電流制御用Ｐチャンネルトランジスタのゲートに接続され、前記第１の電流制御用Ｐチャンネルトランジスタのソースが前記電源入力端子に接続され、前記第１の基準抵抗が前記基準電位入力端子に接続された第１の電圧−電流変換回路と、第１の電流供給用Ｐチャンネルトランジスタと第１の充電用コンデンサと第１の放電用Ｎチャンネルトランジスタとを有し、前記第１の電流供給用Ｐチャンネルトランジスタのソースが前記電源入力端子に接続されそのドレインが前記第１の充電用コンデンサを介して前記基準電位入力端子に接続され、前記第１の充電用コンデンサの両端に並列に前記第１の放電用Ｎチャンネルトランジスタのドレイン，ソースが接続され、前記第１の電流供給用Ｐチャンネルトランジスタのゲートは前記第１の電流制御用Ｐチャンネルトランジスタのゲート及び前記第１のエラーアンプの出力端に接続され、前記第１の放電用Ｎチャンネルトランジスタのゲートは前記第１のクロック入力端子に接続され、前記第１の放電用Ｎチャンネルトランジスタが、そのゲートに供給される前記第１の分周クロックで周期的にオンして前記第１の充電用コンデンサの充電電荷を放電させ、第１の三角波信号を出力する第１の充放電回路と、前記第１の充電用コンデンサの出力端に得られる前記第１の三角波信号を入力し、所定のしきい値にて矩形波信号を生成する第１のシュミットトリガ回路と、前記第１のシュミットトリガ回路からの矩形波信号と前記分周信号入力端子からの分周信号とをそれぞれ入力する２つの２入力ＮＯＲ素子を用い、互いにその出力を他のＮＯＲの入力として帰還して、第１のＰＷＭ信号として出力するＲ−Ｓ  ＮＯＲラッチで構成される第１のラッチ回路と、を有して構成され、
前記第２のＰＷＭ回路は、所定周波数のメイン基準クロックに基づいて作成されたデューティ５０％の分周信号が供給される前記分周信号入力端子と、前記メイン基準クロックを２分周し互いに半周期ずらして作成された第１，第２の分周クロックのうちの第２の分周クロックが供給される第２のクロック入力端子と、電源電圧としての入力電圧が供給される前記電源入力端子と、前記誤差検出手段からの誤差出力が入力される前記入力端子と、基準電位が与えられる前記基準電位入力端子と、第２のエラーアンプと第２の基準抵抗と第２の電流制御用Ｐチャンネルトランジスタとを有し、前記第２のエラーアンプの−端子に前記誤差出力が入力され、該第２のエラーアンプの＋端子が前記第２の電流制御用Ｐチャンネルトランジスタのドレインと前記第２の基準抵抗の直列接続点に接続され、前記第２のエラーアンプの出力端が前記第２の電流制御用Ｐチャンネルトランジスタのゲートに接続され、前記第２の電流制御用Ｐチャンネルトランジスタのソースが前記電源入力端子に接続され、前記第２の基準抵抗が前記基準電位入力端子に接続された第２の電圧−電流変換回路と、第２の電流供給用Ｐチャンネルトランジスタと第２の充電用コンデンサと第２の放電用Ｎチャンネルトランジスタとを有し、前記第２の電流供給用Ｐチャンネルトランジスタのソースが前記電源入力端子に接続されそのドレインが前記第２の充電用コンデンサを介して前記基準電位入力端子に接続され、前記第２の充電用コンデンサの両端に並列に前記第２の放電用Ｎチャンネルトランジスタのドレイン，ソースが接続され、前記第２の電流供給用Ｐチャンネルトランジスタのゲートは前記第２の電流制御用Ｐチャンネルトランジスタのゲート及び前記第２のエラーアンプの出力端に接続され、前記第２の放電用Ｎチャンネルトランジスタのゲートは前記第２のクロック入力端子に接続され、前記第２の放電用Ｎチャンネルトランジスタが、そのゲートに供給される前記第２の分周クロックで周期的にオンして前記第２の充電用コンデンサの充電電荷を放電させ、第２の三角波信号を出力する第２の充放電回路と、前記第２の充電用コンデンサの出力端に得られる前記第２の三角波信号を入力し、所定のしきい値にて矩形波信号を生成する第２のシュミットトリガ回路と、前記第２のシュミットトリガ回路からの矩形波信号と前記分周信号入力端子からの分周信号をインバータにて反転した信号とをそれぞれ入力する２つの２入力ＮＯＲ素子を用い、互いにその出力を他のＮＯＲの入力として帰還して、第２のＰＷＭ信号として出力するＲ−Ｓ  ＮＯＲラッチで構成される第２のラッチ回路と、を有して構成されていることが好ましい。
【００２９】
さらに、本発明によるＰＷＭ回路は、制御信号を入力し、互いに半周期ずらされた所定周波数の第１，第２のクロックを用いて、互いに半周期ずらされかつ前記制御信号に応じた振幅の第１，第２の三角波信号を生成した後、第１，第２の電位判定回路を用いて互いに半周期ずらされた第１，第２のＰＷＭ信号を生成する第１，第２のＰＷＭ回路と、前記第１，第２のＰＷＭ回路からの第１，第２のＰＷＭ信号を合成し、前記所定周波数の２倍の周波数のＰＷＭ信号を出力する合成回路と、を有して構成されることを特徴とする。
【００３０】
このような構成によれば、最終的な動作周波数の１／２の周波数でかつ互いに半周期ずれた第１，第２のクロックを用いて、互いに半周期ずらされた第１，第２の三角波信号を生成した後、各々シュミットトリガ回路などで構成される第１，第２の電位判定回路を用いて第１，第２のＰＷＭ信号を生成し、これらを合成して、最終的な動作周波数のＰＷＭ信号を作成するので、制御信号に応じて０〜１００％デューティ範囲のＰＷＭ信号を生成することができ、しかもノイズの影響を受けにくい高速なＰＷＭ制御を行うことが可能となる。このようなＰＷＭ回路は、電源回路に限らず、ＰＷＭ制御が必要な各種の電子回路に応用することが可能である。
【００３１】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態の電源回路の構成を示している。図７の従来回路と同一部分には同一符号を付して説明する。
【００３２】
図１において、電源回路は、入力電圧ＶＩＮと基準電位ＶＳＳとの間に上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）を有し、これらのトランジスタをＰＷＭ信号を用いて交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のスイッチングレギュレータ回路で構成されるＤＣ−ＤＣ変換回路と、このＤＣ−ＤＣ変換回路の出力電圧を基準電圧源Ｅの電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅のデューティを０〜１００％制御することが可能であって、前記ＤＣ−ＤＣ変換回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。
【００３３】
ＤＣ−ＤＣ変換回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ１）のソースは端子１に接続し、下位トランジスタ（ＱＮ１）のソースは端子２に接続している。
【００３４】
上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００３５】
なお、図２（ａ），（ｂ）に示すように下位トランジスタ（ＱＮ１）のゲートパルスＳＬは、上位トランジスタ（ＱＰ１）のゲートパルスＳＨとほぼ同期にしているが負荷の状況によりそのパルス幅は異なる。ゲートパルスＳＬのハイレベルとなる期間は、ゲートパルスＳＨのハイレベルとなる期間より狭い幅となるように形成されており、ＰＭＯＳ及びＮＭＯＳが同時にオンしないようにすることによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、下位トランジスタ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ローサイドトランジスタのオフ時におけるローサイドトランジスタへの過電圧防止と電力供給バックアップを行う。
【００３６】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子２との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００３７】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの電圧値と比較される。
【００３８】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭ回路３０に供給され、該誤差電圧にてＰＷＭ回路３３が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が常に一定となるように制御されるようになっている。
【００３９】
上記の構成においては、ＰＷＭ回路３０からのＰＷＭ信号は、出力バッファＢＡ１，ＢＡ２で反転されて、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳＨ，ＳＬとなって、上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）の各ゲートに印加される。高周波パルスＳＨ，ＳＬは図２（ａ），（ｂ）に示すようなパルスである。上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタが上記のほぼ同期した高周波パルスＳＨ，ＳＬにて交互にオン，オフすることにより、接続点である中間ノードＫに図２（ｃ）に示すような交流電圧ＶＭＡを発生する。この交流電圧ＶＭＡに基づいて電流がコイルＬ１を通り安定化容量Ｃ０に充電されることによって、出力端子４には出力電圧ＶＯＵＴとしての直流電圧が得られる。
【００４０】
図３は上記ＰＷＭ回路３０の構成例を示す回路図である。このＰＷＭ回路３０は、図１０のＰＷＭ回路２０とほぼ同じ構成の２つの第１，第２のＰＷＭ回路を並列に接続し、前記基準クロック（例えば１ＭＨｚ）を２分周し互い半周期ずらした２種類の分周クロック（各５００ｋＨｚ）を作成し、第１，第２のＰＷＭ回路の各充放電回路にて互いに半周期ずらした三角波信号を作り、各三角波信号をそれぞれ第１，第２のシュミットトリガ回路にて第１，第２のＰＷＭ信号とし、それらを合成して、ＣＭＯＳインバータ回路へのＰＷＭ信号として出力する構成としたものである。
【００４１】
従って、ＰＷＭ回路３０は、エラーアンプ４０からの誤差信号Ｖｂを入力し、互いに半周期ずらされ前記誤差信号Ｖｂに応じた振幅の第１，第２の三角波信号を生成し、第１，第２のＰＷＭ信号を作成する第１，第２のＰＷＭ回路と、この第１，第２のＰＷＭ回路からの第１，第２のＰＷＭ信号を合成し、ＰＷＭ信号として出力する合成回路と、を有して構成されている。
【００４２】
上記第１のＰＷＭ回路は、例えば１ＭＨｚのメイン基準クロック〔図４（ａ）参照〕に基づいて作成された分周信号が供給される分周信号入力端子６と、前記メイン基準クロック（例えば１ＭＨｚ）を２分周し互いに半周期ずらして作成された第１，第２の分周クロック（各５００ｋＨｚ）ＣＬＫ１，ＣＬＫ２のうち第１の分周クロックＣＬＫ１が供給される第１のクロック入力端子７と、電源電圧としての入力電圧ＶＩＮが供給される電源入力端子９と、前記エラーアンプ４０からの誤差出力Ｖｂが入力される入力端子１０と、基準電位ＶＳＳが与えられる基準電位入力端子１１と、前記誤差電圧Ｖｂに応じた電流を生成するための第１の電圧−電流変換回路と、この第１の電圧−電流変換回路にて生成する電流を一定クロック周期にてコンデンサＣ１に充電した後放電することにより前記誤差電圧Ｖｂに応じた振幅（立ち上がり傾斜）の三角波信号Ｗ−ＣＬＫ１を生成するための第１の充放電回路と、前記三角波信号Ｗ−ＣＬＫ１を入力し矩形波を生成するための第１のシュミットトリガ回路３０２と、前記矩形波を一定期間ラッチするための第１のラッチ回路と、を有して構成されている。
【００４３】
上記第１の電圧−電流変換回路は、エラーアンプ３０１と基準抵抗Ｒ１と電流制御用ＰＭＯＳ（ＱＰ４）とを有し、エラーアンプ３０１の−端子に前記誤差出力Ｖｂが入力され、エラーアンプ３０１の＋端子がＰＭＯＳ（ＱＰ５）のドレインと基準抵抗Ｒ１の直列接続点に接続され、エラーアンプ３０１の出力端がＰＭＯＳ（ＱＰ４）のゲートに接続され、ＰＭＯＳ（ＱＰ４）のソースが電源入力端子９に接続され、基準抵抗Ｒ１が基準電位入力端子１１に接続された構成となっている。
【００４４】
上記第１の充放電回路は、電流供給用ＰＭＯＳ（ＱＰ５）と充電用コンデンサＣ１と放電用ＮＭＯＳ（ＱＮ３）とを有し、ＰＭＯＳ（ＱＰ５）のソースが電源入力端子９に接続されそのドレインがコンデンサＣ１を介して基準電位入力端子１１に接続され、コンデンサＣ１の両端に並列にＮＭＯＳ（ＱＮ３）のドレイン，ソースが接続され、ＰＭＯＳ（ＱＰ５）のゲートはＰＭＯＳ（ＱＰ４）のゲート及び前記エラーアンプ３０１の出力端に接続され、ＮＭＯＳ（ＱＮ３）のゲートはクロック入力端子７に接続され、ＮＭＯＳ（ＱＮ３）がそのゲートに供給される前記クロックＣＬＫ１で周期的にオンして前記コンデンサＣ１の充電電荷を放電させ、三角波信号Ｗ−ＣＬＫ１〔図４（ｅ）参照〕を出力する構成となっている。
【００４５】
上記第１のシュミットトリガ回路３０２は、前記コンデンサＣ１の出力端に得られる三角波信号Ｗ−ＣＬＫ１を入力し、所定のしきい値ＶＴＨ１にて矩形波信号〔即ち第１のＰＷＭ信号、図４（ｇ）参照〕を生成する構成となっている。
【００４６】
上記第１のラッチ回路は、前記第１のシュミットトリガ回路３０２からのＰＷＭ信号と分周信号入力端子６からの分周信号とをそれぞれ入力する２つの２入力ＮＯＲ素子３０３，３０４を用い、互いにその出力を他のＮＯＲの入力として帰還して、第１のＰＷＭ信号（ＰＷＭ１）として出力するＲ−Ｓ  ＮＯＲラッチで構成されている。
【００４７】
一方、上記第２のＰＷＭ回路も、第１のＰＷＭ回路とほぼ同様な構成となっており、例えば１ＭＨｚのメイン基準クロック〔図４（ａ）参照〕に基づいて作成された分周信号が供給される分周信号入力端子６と、前記メイン基準クロック（例えば１ＭＨｚ）を２分周し互いに半周期ずらして作成された第１，第２の分周クロック（各５００ｋＨｚ）ＣＬＫ１，ＣＬＫ２のうち第２の分周クロックＣＬＫ２が供給される第２のクロック入力端子８と、電源電圧としての入力電圧ＶＩＮが供給される電源入力端子９と、前記エラーアンプ４０からの誤差出力Ｖｂが入力される入力端子１０と、基準電位ＶＳＳが与えられる基準電位入力端子１１と、前記誤差電圧Ｖｂに応じた電流を生成するための第２の電圧−電流変換回路と、この第２の電圧−電流変換回路にて生成する電流を一定クロック周期にてコンデンサＣ２に充電した後放電することにより前記誤差電圧Ｖｂに応じた振幅（立ち上がり傾斜）の三角波信号Ｗ−ＣＬＫ２を生成するための第２の充放電回路と、前記三角波信号Ｗ−ＣＬＫ２を入力し矩形波を生成するための第２のシュミットトリガ回路３１２と、前記矩形波を一定期間ラッチするための第２のラッチ回路と、を有して構成されている。
【００４８】
上記第２の電圧−電流変換回路は、エラーアンプ３１１と基準抵抗Ｒ２と電流制御用ＰＭＯＳ（ＱＰ６）とを有し、エラーアンプ３１１の−端子に前記誤差出力Ｖｂが入力され、エラーアンプ３１１の＋端子がＰＭＯＳ（ＱＰ７）のドレインと基準抵抗Ｒ２の直列接続点に接続され、エラーアンプ３１１の出力端がＰＭＯＳ（ＱＰ６）のゲートに接続され、ＰＭＯＳ（ＱＰ６）のソースが電源入力端子９に接続され、基準抵抗Ｒ２が基準電位入力端子１１に接続された構成となっている。
【００４９】
上記第２の充放電回路は、電流供給用ＰＭＯＳ（ＱＰ７）と充電用コンデンサＣ１と放電用ＮＭＯＳ（ＱＮ４）とを有し、ＰＭＯＳ（ＱＰ７）のソースが電源入力端子９に接続されそのドレインがコンデンサＣ２を介して基準電位入力端子１１に接続され、コンデンサＣ２の両端に並列にＮＭＯＳ（ＱＮ４）のドレイン，ソースが接続され、ＰＭＯＳ（ＱＰ７）のゲートはＰＭＯＳ（ＱＰ６）のゲート及び前記エラーアンプ３１１の出力端に接続され、ＮＭＯＳ（ＱＮ４）のゲートはクロック入力端子７に接続され、ＮＭＯＳ（ＱＮ４）がそのゲートに供給される前記クロックＣＬＫ１で周期的にオンして前記コンデンサＣ２の充電電荷を放電させ、三角波信号Ｗ−ＣＬＫ２〔図４（ｆ）参照〕を出力する構成となっている。
【００５０】
上記第２のシュミットトリガ回路３１２は、前記コンデンサＣ２の出力端に得られる三角波信号Ｗ−ＣＬＫ２を入力し、所定のしきい値ＶＴＨ２にて矩形波信号〔即ち第２のＰＷＭ信号、図４（ｈ）参照〕を生成する構成となっている。
【００５１】
上記第２のラッチ回路は、前記第２のシュミットトリガ回路３１２からのＰＷＭ信号と分周信号入力端子６からの分周信号をインバータ３１４にて反転した信号とをそれぞれ入力する２つの２入力ＮＯＲ素子３１３，３１５を用い、互いにその出力を他のＮＯＲの入力として帰還して、第２のＰＷＭ信号（ＰＷＭ２）として出力するＲ−Ｓ  ＮＯＲラッチで構成されている。
【００５２】
上記合成回路は、前記第１，第２のＰＷＭ信号（ＰＷＭ１），（ＰＷＭ２）の論理和をとるオア回路（又はノア回路３２１とノット回路３２２の組合わせ回路）で構成されている。
【００５３】
次に、図４〜図６を参照して図３の回路の作用・効果を説明する。なお、上記第１，第２のＰＷＭ回路の各動作は、図１０のＰＷＭ回路の動作とほぼ同様であるので説明を省略する。
【００５４】
図４において、（ａ）は例えば１ＭＨｚのメイン基準クロックＭａｉｎ−ＣＬＫ、（ｂ）はメイン基準クロックＭａｉｎ−ＣＬＫに基づいて作成されるデューティ５０％の分周信号Ｄｉｖ−ｍａｉｎ、（ｃ）は（ａ）のメイン基準クロックＭａｉｎ−ＣＬＫを２分周した例えば５００ＫＨｚの分周クロックＣＬＫ１、（ｄ）は（ａ）のメイン基準クロックＭａｉｎ−ＣＬＫを２分周した例えば５００ＫＨｚの分周クロックで、且つ（ｃ）の分周クロックに対して半周期ずれた分周クロックＣＬＫ２、（ｅ）は（ｃ）の分周クロックＣＬＫ１を用いて第１のＰＷＭ回路内で作成される三角波信号Ｗ−ＣＬＫ１、（ｆ）は（ｄ）の分周クロックＣＬＫ２を用いて第２のＰＷＭ回路内で作成される三角波信号Ｗ−ＣＬＫ２、（ｇ）は（ｅ）の三角波信号Ｗ−ＣＬＫ１に基づいて作成されるＰＷＭ信号（ＰＷＭ１）、（ｈ）は（ｆ）の三角波信号Ｗ−ＣＬＫ２に基づいて作成されるＰＷＭ信号（ＰＷＭ２）、（ｉ）は第１，第２のＰＷＭ信号（ＰＷＭ１），（ＰＷＭ２）を合成して得られるＰＷＭ信号で、図１の上位トランジスタ（ＱＰ１）のゲートにゲートパルスＳＨとして供給される。なお、図１の下位トランジスタ（ＱＮ１）のゲートに供給するゲートパルスＳＬは、図示しない回路にて図２（ｂ）に示されるようにゲートパルスＳＨのハイレベル期間内においてその期間よりも若干狭めたハイレベル期間を有したパルスを作成することによって得られる。
【００５５】
上記の図３のＰＷＭ回路３０は、図１０のＰＷＭ回路２０とほぼ同じ構成の第１，第２のＰＷＭ回路を並列に接続し、前記メイン基準クロック（例えば１ＭＨｚ）を２分周し互いに半周期ずらした２種類の分周クロック（各５００ｋＨｚ）を作成し、第１，第２のＰＷＭ回路の各充放電回路にて互い半周期ずらした三角波信号を作成し、各三角波信号をそれぞれ第１，第２のシュミットトリガ回路に入力して第１，第２のＰＷＭ信号を生成し、それらを合成して図４（ｉ）に示すようなＰＷＭ信号として出力する。これにより、レベル状態がオールハイからオールローまで可能なＰＷＭ信号を生成することが可能となる。
【００５６】
図１０のＰＷＭ回路２０のように、単相の発振（Ｗ−ＣＬＫ１のみ）でＰＷＭ波形を生成しようとすると、０％デューティ（常時オフ状態）に近い細い幅のＰＷＭパルス（但しローアクティブパルス）や１００％デューティ（常時オン状態）に近い広い幅（ローアクティブのためハイレベル部分は細い幅）のＰＷＭパルスを作り出すのは難しいが、本実施の形態（図３）による半周期ずらした２つの発振信号の作成（２相化）を行うことで、０〜１００％デューティの範囲でのＰＷＭ信号によるＰＷＭ制御が可能となる。
【００５７】
図５は上記第１のＰＷＭ回路における主要な波形（図４の各部波形に対応）特に三角波を拡大して示す図である。（ａ）は例えば１ＭＨｚのメイン基準クロックＭａｉｎ−ＣＬＫに基づいて作成されるデューティ５０％の分周信号Ｄｉｖ−ｍａｉｎ、（ｂ）はメイン基準クロックＭａｉｎ−ＣＬＫを２分周した例えば５００ＫＨｚの分周クロックＣＬＫ１、（ｃ）は（ｂ）の分周クロックＣＬＫ１を用いて第１のＰＷＭ回路内で作成される三角波信号Ｗ−ＣＬＫ１、（ｄ）は（ｃ）の三角波信号Ｗ−ＣＬＫ１に基づいて作成される第１のＰＷＭ信号（ＰＷＭ１）をそれぞれ示している。
【００５８】
三角波信号Ｗ−ＣＬＫ１はその波形の立ち上がりの傾斜が、前述したようにエラーアンプ４０からの誤差信号Ｖｂの振幅変化に応じて変化し、結果としてシュミットトリガ回路３０２にて作成されるＰＷＭ信号（ＰＷＭ１）の幅が変化する。つまり、図５（ｃ）に示すように誤差信号Ｖｂの電圧が大きければ大きいほど三角波の傾斜は▲１▼，▲２▼，…▲５▼のように大きくなり、これに伴い第１のＰＷＭ信号（ＰＷＭ１）のパルス幅はその立ち上がり部分が▲１▼，▲２▼，…▲５▼のように左側に移動（即ちローアクティブパルスのデューティは１００〜５０％まで変化）する。このことは、半周期ずれた三角波信号Ｗ−ＣＬＫ２の傾斜，及び第２のＰＷＭ信号（ＰＷＭ２）のパルス幅の変化についても同様である。
【００５９】
図６は上記の三角波信号Ｗ−ＣＬＫ１，Ｗ−ＣＬＫ２の傾斜範囲（本実施の形態で必要とされる三角波の最大可変範囲）を示している。三角波Ｗ−ＣＬＫ１，Ｗ−ＣＬＫ２の傾斜は、両者とも符号Ｌにて示す範囲のみで良い。図６に示される三角波Ｗ−ＣＬＫ１，Ｗ−ＣＬＫ２の生成タイミング及び傾斜範囲から分るように２つの三角波Ｗ−ＣＬＫ１，Ｗ−ＣＬＫ２とも実線波形の場合はオールロー（常時オフ状態）のＰＷＭ制御が可能となり、２つの三角波Ｗ−ＣＬＫ１，Ｗ−ＣＬＫ２とも点線波形の場合はオールハイ（常時オン）のＰＷＭ制御が可能となる。
【００６０】
以上述べ実施の形態によれば、誤差電圧に応じたＰＷＭ波形を作成する際に、１つの高い周波数の基準クロックを分周して、互いに半周期ずらした２つの基準クロックを作成し２相化することで、０〜１００％デューティ範囲のＰＷＭ信号を作成でき、制御範囲のより広いＰＷＭ制御を行えると共に、シュミットトリガ回路を使用できるため、ノイズの影響を受けにくくかつ高速なＰＷＭ制御を実現できる。従って、より高い応答性のＰＷＭ回路及びこれを用いた電源回路を実現することができる。
【００６１】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００６２】
【発明の効果】
以上述べたように本発明によれば、０〜１００％デューティ範囲のＰＷＭ制御が可能で、高速応答が可能なＰＷＭ回路及びこれを用いた電源回路を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の電源回路の構成を示す図。
【図２】図１の電源回路のＤＣ−ＤＣ変換回路におけるＰＷＭ信号ＳＨ，ＳＬと中間ノード電位ＶＭＡの関係を示すタイミングチャート。
【図３】図１の電源回路におけるＰＷＭ回路の構成例を示す回路図。
【図４】図３のＰＷＭ回路の各部の信号波形を示すタイミングチャート。
【図５】図３のＰＷＭ回路を構成する第１のＰＷＭ回路の三角波生成及びＰＷＭ信号生成を説明する図。
【図６】図３のＰＷＭ回路を構成する第１，第２のＰＷＭ回路において実現可能な三角波傾斜範囲とそれによる効果を説明する図。
【図７】従来のＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示す図。
【図８】図７におけるＰＷＭ回路の構成例を示す図。
【図９】図８の動作を説明するタイミングチャート。
【図１０】図７におけるＰＷＭ回路の他の構成例を示す図。
【図１１】図１０の動作を説明するタイミングチャート。
【図１２】１００％デューティ（常時オン状態）のＰＷＭ制御を行う必要性を説明する図。
【符号の説明】
１，９…電源入力端子
２，１１…基準電位入力端子
４…出力端子
６…分周信号入力端子
７，８…クロック入力端子
１０…誤差電圧入力端子
１２…ＰＷＭ信号出力端子
３０…ＰＷＭ回路
３２１と３２２…合成回路
４０…エラーアンプ（誤差検出手段）
ＱＰ１…ＰＭＯＳ（上位トランジスタ）
ＱＮ１…ＮＭＯＳ（下位トランジスタ）
Ｅ…基準電圧源
Ｌ１…整流用コイル
Ｃ０…安定化容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003573137.tif 000008
【図８】
0003573137.tif 000009
【図９】
0003573137.tif 000010
【図１０】
0003573137.tif 000011
【図１１】
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【図１２】
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