(57)【特許請求の範囲】
【請求項１】
メモリセルが配列されたメモリセル領域及び冗長メモリセルが配列した冗長メモリセル領域が形成されたメモリ領域と、周辺回路が形成された周辺回路領域とを有する半導体記憶装置であって、
上記メモリセル領域における不良メモリセルから上記冗長メモリセル領域における冗長メモリセルに切り換えるための救済用リンクを上記メモリ領域の上に設けたことを特徴とする半導体記憶装置。
【請求項２】
メモリセルを配列したメモリセル領域及び冗長メモリセルを配列した冗長メモリセル領域が形成されたメモリ領域と、周辺回路が形成された周辺回路領域とを有する半導体記憶装置であって、
上記メモリセル領域における不良メモリセルへの信号線を直接切断することによって上記不良メモリセルを電気的に切り離し、上記不良メモリセルに接続されたスイッチ回路から冗長メモリセルに接続されたスイッチ回路を選択するように共通デコーダから発生する選択信号を切り換えることによって上記不良メモリセルから上記冗長メモリセルへ切り換えて構成したことを特徴とする半導体記憶装置。
【請求項３】
半導体基板上にメモリ回路とロジック回路とを並設し、上記メモリ回路における救済用リンクを上記メモリ回路の活性領域の上に設け、上記ロジック回路における特性調整用のプログラミング素子を上記ロジック回路の活性領域の上に設けたことを特徴とする混成半導体装置。
【請求項４】
半導体基板上にロジック回路と複数の階層からなるメモリ回路とを並設し、該複数の階層からなるメモリ回路を、上記半導体基板上に設けられた第１のメモリ素子と該第１のメモリ素子の上に設けられた複数の層からなる第１の配線層と該第１の配線層の上に設けられた半導体の板状部材と該半導体の板状部材上に設けられた第２のメモリ素子と該第２のメモリ素子の上に設けられた複数の層からなる第２の配線層とで構成したことを特徴とする混成半導体装置。
【請求項５】
メモリセルを配列したメモリセル領域及び冗長メモリセルが配列した冗長メモリセル領域が形成されたメモリ領域と、周辺回路が形成された周辺回路領域とを有する半導体記憶装置の製造方法であって、
不良メモリセルを冗長メモリセルに切り換えるための救済用リンクを半導体記憶装置の活性領域の上に設け、上記救済用リンクの内所望の救済用リンクに対して１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して加工を施して上記不良メモリセルを冗長メモリセルに切り換えて救済することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ、またはメモリとロジックとを有する半導体装置および混成半導体装置並びに半導体装置の製造方法に関する。
【０００２】
【従来の技術】
第１の従来技術としては、特開平１−１６９９４２号公報に記載されているように、Ｓｉ基板上において、外部配線から汚染浸入防止のためのガードリング内に導かれた切断用リンクにレーザ光を照射して切断する技術が知られている。
【０００３】
また、第２の従来技術としては、「レーザ拡散形ポログラム素子を用いた冗長回路の構成法」    電子通信学会論文誌’８３／１２  Ｖｏｌ．Ｊ６６−Ｃ  Ｎｏ．１２  ｐｐ．９０３−９１０  があり、この第３の従来技術には、電気的に絶縁状態にある高抵抗ポリシリコンに、その上からレーザビームを照射して電気的短絡状態にするというレーザ拡散形プログラム素子を開発し、これを用いてラッチ回路と配線を切換えるスイッチとからなる冗長回路を構成し、この冗長回路を８Ｋワード×８ビット構成の６４Ｋビット・スタティックＲＡＭに応用し、列デコーダ出力信号を通常のデコーダ線選択信号と予備のデータ線選択信号に切換えるためのデコーダ出力置換回路に用いることについて、記載されている。
また、第３の従来技術としては、「レーザ    デフュージョン    コネクション    テクノロジー    フォア    ＶＬＳＩ    プログラミング（Ｌａｓｅｒ  Ｄｉｆｆｕｓｉｏｎ  Ｃｏｎｎｅｃｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＶＬＳＩ  Ｐｒｏｇｒａｍｍｉｎｇ）」  Ａｎｎａｌｓ  ｏｆ  ｔｈｅ  ＣＩＲＰ  Ｖｏｌ．  ３２／１／１９８３，ｐｐ．１４１−１４４  があり、この第４の従来技術には、ＶＬＳＩメモリに対してプログラミングするために、ポリシリコン導体を接続するレーザ拡散技術が開発されたことが記載されている。
また、第４の従来技術としては、特開平４−２３４５３号公報に記載されているように、ＬＳＩメモリにおける欠陥ビット救済用リンクの所望の個所に１ｎｓ以下のパルス幅のレーザ光を照射して下層にダメージを与えることなく切断する技術が知られている。
【０００４】
【発明が解決しようとする課題】
上記第１〜第３の従来技術により、ＬＳＩメモリにおいて、救済リンクにレーザ光を照射して切断または高抵抗のものを低抵抗化して欠陥メモリセルを冗長メモリセルに切換える技術が知られていた。
しかしながら、第１〜第３の従来技術では、レーザ光を照射するスポット径を救済用のリンクの幅より大きくして照射する関係で、救済用のリンクのピッチを１０〜１２μｍ程度にせざるえなく、しかも照射されたレーザ光が救済用のリンクの下に存在する絶縁膜を透過して更にその下まで到達することになるため、救済用のリンクを能動素子が存在しない領域上に設けざるを得なかった。
一方、ＬＳＩメモリも高集積化され、配線幅が、６４ＭＤＲＡＭで約０．３５μｍ、２５６ＭＤＲＡＭで約０．２５μｍ、１ＧＤＲＡＭで約０．１５μｍとＳｉの結晶欠陥に近くなっていき、更にビット救済用のリンク数も２０００〜２００００本程度に増大することになる。
【０００５】
その結果、半導体装置において、救済用のリンクを設置する領域が占める割合がおおきくなってしまい、半導体装置全体の大きさをおおきくせざる得ない状況になってしまうことになる。
ところで、上記第４の従来技術には、ＬＳＩメモリにおける欠陥ビット救済用リンクの所望の個所に１ｎｓ以下のパルス幅のレーザ光を照射することによって、救済用リンクを切断でき、しかも救済用リンクより下層にはレーザ光が照射されないことによってダメージが生じないことも知られているが、ＬＳＩ等の半導体装置が高集積化されたとしても、救済用のリンクを設置する領域が占める割合を増大させることなく、半導体装置を構成しようとする点については、考慮されていなかった。
【０００６】
本発明の目的は、上記課題を解決すべく、ＬＳＩ等の半導体装置が高集積化されたとしても、不良メモリセル等の不良回路を冗長メモリセル等の冗長回路に切り換えるための救済用リンクを設置する領域が占める割合を増大させることなく、小形化を実現できるようにした半導体装置およびその製造方法を提供することにある。
また本発明の他の目的は、必要最小限のビット救済により短絡不良を改善することができる半導体装置およびその製造方法を提供することにある。
【０００７】
また本発明の他の目的は、ＬＳＩ等の半導体装置が高集積化されたとしても、電気的特性を調整するプログラミング素子を設置する領域が占める割合を増大させることなく、小形化を実現できるようにした半導体装置およびその製造方法を提供することにある。
【０００８】
また本発明の更に他の目的は、半導体記憶装置において、救済用リンクの本数を低減するために設けたデコーダをなくして冗長回路の占める領域を小さくして小形化を実現できるようにした半導体装置を提供することにある。
また本発明の更に他の目的は、小形化を実現できるようにした混成半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体装置において、欠陥回路から冗長回路に切り換えるための救済用のリンクを活性領域（能動素子の領域）上に設けたことを特徴とする。
また、本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えるための救済用のリンクを周辺回路も含むメモリの活性領域（能動素子の領域）上に設けたことを特徴とする半導体装置である。
【００１０】
また、本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えるための救済用のリンクをメモリの周辺回路上に設けたことを特徴とする半導体装置である。
【００１１】
また、本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、不良メモリセルの信号線を直接切断することによって不良メモリセルを切り離すように構成したことを特徴とする半導体装置である。
【００１２】
また、本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、不良メモリセルの信号線を直接切断し、その上に保護膜を被覆するように構成したことを特徴とする半導体装置である。
【００１３】
また本発明は、基板上にメモリとロジックとを並設し、メモリ救済用のリンクを上記メモリの活性領域（能動素子が設置された領域）上に設け、ロジック特性調整用のプログラミング素子（薄膜抵抗体またはコンデンサまたはインダクタンス等）を上記ロジックの活性領域（能動素子が設置された領域）上に設けたことを特徴とする混成半導体装置である。
また本発明は、基板上にロジックとメモリとを並設し、上記メモリを複数の階層で構成したことを特徴とする混成半導体装置である。
【００１４】
また本発明は、半導体装置において、欠陥回路を冗長回路に切り換えるための救済用のリンクを能動素子を有する領域上に設け、該所望の救済用のリンクに対して１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して加工を施して欠陥回路を冗長回路に切り換えることを特徴とする半導体装置の製造方法である。
【００１５】
また本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えるための救済用のリンクを周辺回路も含むメモリの活性領域上に設け、該所望の救済用のリンクに対して１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して加工を施して欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えることを特徴とする半導体装置の製造方法である。
【００１６】
また本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えるための救済用のリンクをメモリの周辺回路上に設け、該所望の救済用のリンクに対して１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して加工を施して欠陥メモリセルにおける所望のビットを冗長メモリセルに切り換えることを特徴とする半導体装置の製造方法である。
また本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、不良メモリセルの信号線に対して直接１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して切断することによって不良メモリセルを切り離すことを特徴とする半導体装置の製造方法である。
【００１７】
また本発明は、冗長メモリセルとメモリセルとを有する半導体記憶装置において、不良メモリセルの信号線に対して直接１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して切断することによって不良メモリセルを切り離し、その上に保護膜を被覆することを特徴とする半導体装置の製造方法である。
また本発明は、半導体装置において、特性調整用のプログラミング素子を回路の活性領域上に設け、該所望のプログラミング素子に対して１ｎｓ以下のパルス幅のレーザ光束を整合させて照射して特性調整を行なうことを特徴とする半導体装置の製造方法である。
【００１８】
以上説明したように、前記構成によれば、高集積化されたとしても、不良メモリセルを冗長メモリセルに切り換える救済用リンクを設置する領域が占める割合を増大させることなく、半導体記憶装置として小形化を実現することができる。また、前記構成によれば、不良メモリセルの発生原因である短絡欠陥が生じている場合、必要最小限の信号線に直接ピコ秒のパルスレーザ光を照射することによって切り離して短絡欠陥を解消し、電流が流れてロスしたり、局部的に温度が上昇したりすることを防止して、信頼性のあるビット救済を実現することができる。即ち、必要最小限のビットでもって短絡不良を救済または修正することが可能となる。
【００１９】
また、前記構成によれば、高集積化されたとしても、電気的特性を調整するプログラミング素子を設置する領域が占める割合を増大させることなく、マイコン等の半導体装置として小形化を実現することができる。
また、前記構成によれば、半導体記憶装置において、救済用リンクの本数を低減するために設けたデコーダをなくして冗長回路の占める領域を小さくして小形化を実現することができる。
また、前記構成によれば、基板上にロジックとメモリとを並設した混成半導体装置の小形化を実現することができる。
【００２０】
【発明の実施の形態】
本発明に係る実施の形態を図を用いて説明する。
図１は、本発明に係るピコ秒パルスレーザ光を照射して加工するレーザ加工装置に概略構成を示す図である。このレーザ加工装置は、特開平４−２３４５３号公報に記載されているように、数ｍｊｏｕｌでパルス幅が１ｎｓ以下（１００〜３００ｐｓ）のピコ秒のパルスレーザ光２３を発振するレーザ光源２と、ハーフミラー３と、投影する任意のパターンを形成する透過形液晶マスク４と、観察用ハーフミラー５と、投影加工レンズ６と、半導体装置１を載置するＸＹテーブル７と、ＸＹテーブル７を制御する制御装置８と、投影パターン用の照明光源９と、物体用の照明光源１０と、ハーフミラー１１と、被加工物１上に投影されたパターンの光像や、被加工物１上の光学像を撮像する撮像装置１２と、画像判定処理装置１３と、ディスプレイ等の表示手段１４と、液晶マスク４を制御する液晶パターン制御装置１５と、レーザ光源２を制御するレーザ光源制御部１６と、ＸＹテーブル７を微動させる指令信号を入力したり、透過形液晶マスク４に発生させる矩形パターンに関する情報等を入力する入力手段１７と、ＸＹテーブル７のＸＹ軸方向の変位量を高精度に検出するレーザ測長器等で構成された変位計１８とから構成される。上記入力手段１７は、半導体装置を設計するＣＡＤシステム１９や半導体装置の電気的特性を検査するテスタ２０と接続される。
【００２１】
まずメモリ等の半導体装置１は、ＸＹテーブル７上に位置決めして載置される。透過形液晶マスク４は、上記入力手段１７によってテスタ２０によって検査された例えばメモリにおける不良ビットを基にＣＡＤシステム１９から得られる不良ビット救済リンクや不良ビットにつながるデータ線の形状寸法および位置情報に基いて入力される矩形パターンとその位置に関する情報等に基いて、液晶パターン制御装置１５によって制御されて所望の矩形パターンが発生される。この所望の矩形パターンが発生された液晶マスク４に対して投影パターン用の照明光源９から出射された照明光により照明されて、この発生された所望の矩形パターンが投影加工レンズ６により半導体装置１上に投影される。また半導体装置１は、物体用の照明光源１０から出射された照明光によりハーフミラー１１および観察用ハーフミラー５を介して照明される。ハーフミラー１１の後方に設置された撮像装置１２は、半導体装置１から得られる光学像を撮像し、その画像信号を画像判定処理装置１３に入力する。画像判定処理装置１３は、入力された画像信号に基いて投影された所望の矩形パターンの光像（ピコ秒のパルスレーザ光を照射すべき領域）をパターン認識し、その像２１と所望の矩形パターンの光像（ピコ秒のパルスレーザ光を照射すべき領域）２２とを表示手段１４の画面上に表示する。そして、入力手段１７から入力される整合開始指令により、上記入力手段１７によってテスタ２０によって検査された例えばメモリにおける不良ビットを基にＣＡＤシステム１９から得られる不良ビット救済リンクや不良ビットにつながるデータ線の位置情報に基づく変位計１８のフィードバックを受ける制御装置８の制御によりＸＹステージ７を移動させて、所望の矩形パターンの光像（ピコ秒のレーザ光を照射すべき領域）２２を上記不良ビット救済リンクや不良ビットにつながるデータ線にほぼ位置付けする。次に、画像判定処理装置１３は、上記撮像装置１２から検出される所望の矩形パターンの光像の画像２２が上記不良ビット救済リンクや不良ビットにつながるデータ線からはみ出さないよう所望の矩形パターンの光像の画像２２を上記不良ビット救済リンクや不良ビットにつながるデータ線の画像とのずれ量を算出処理し、この算出処理されたずれ量を制御装置８に入力する。制御装置８は、この入力されたずれ量が変位計１８から検出されるようにＸＹステージ７を制御することによって所望の矩形パターンの光像の画像２２が上記不良ビット救済リンクや不良ビットにつながるデータ線からはみ出さないように整合されることになり、その結果を表示手段１４に表示することによって整合状態を確認することができる。
【００２２】
このように整合状態を入力手段１７を用いて入力することによって確認されると、画像判定処理装置１３からピコ秒のパルスレーザ光を照射する開始指令信号がレーザ光源制御部１６に送られ、レーザ光源２からピコ秒のパルスレーザ光２３が発振されて出力され、液晶マスク４に照射されることになる。すると所望の矩形パターンに整形されたピコ秒のパルスレーザ光２４が、半導体装置１上の不良ビット救済リンクや不良ビットにつながるデータ線に投影照射されて加工されることになる。
【００２３】
ところで、パルスレーザ光による配線切断加工において、熱現象としての飛散除去が起こるには、１ｎｓ以上の時間を要する。そこで、パルス幅が１ｎｓ以下のパルスの高出力のレーザ光を配線幅より僅か狭くして、半導体装置１上の配線の所望の個所に高精度に整合して照射を行えば、配線材料が無くなった時点ではパルスレーザ光が照射されない関係からレーザ光が配線の下方へ浸入することなく配線を切断加工することが可能となる。即ち、パルス幅が１ｎｓ以下のパルスレーザ光であれば、配線切断加工ができるように照射レーザのパワーが大きくなってもレーザパルスが続いている間（１ｎｓ以下）は、配線材料が飛散せず元の場所に存在し、全てのレーザエネルギを配線材料が受け止めることになる。このため、半導体装置において、熱伝導率の低いＳｉＯ２等の絶縁膜をはさんで下層はレーザ光にさらされることがなく、ダメージを発生させることがない。なお、配線切断に要するピークパワーＰは概略パルス幅Ｓの２重根に反比例し、次に示す（数１）式の関係にある。
Ｐ＝Ｋ（√（Ｓｏ／Ｓ））Ｐｏ                      （数１）
ここで、Ｐｏは元のピークパワーであり、Ｓｏは元のパルス幅であり、Ｋは比例定数である。
従って、パルス幅を従来の１００ｎｓ前後から、本発明のように、例えば１００ｐｓ〜３００ｐｓ前後に２桁短くすると、ピークパワーＰは従来より約１０〜２０倍前後大きくする必要がある。但し、必要となるエネルギーＥは、ピークパワーＰとパルス幅Ｓとの積、Ｅ＝Ｐ・Ｓであるため、Ｋが１前後の場合はパルス幅Ｓの２重根に比例し、従来より１桁程度少なくて済む。しかし、全てのレーザ光によるエネルギを配線材料が受け止める関係で、下層へのダメージを及ぼすことなく、配線を切断することができる。
【００２４】
１ｎｓ以下の短いパルス幅のレーザ光を、例えばＡｌ等の配線表面に照射すると、そのエネルギの吸収は１０￣１５ｓｅｃ前後の短い時間で行われ、一方そのエネルギがＡｌ等の配線内において熱に変換されるには、１ｎｓ前後の時間が必要となる。従って、１ｎｓ以下の短いパルスレーザ光であれば、いくら強いパルスレーザ光を照射しても、照射された配線が熱現象による変化を起こす前に、レーザパルスの照射が終了するため、熱現象による除去のあとにレーザ光が浸入することは起こりえず、配線の下層にダメージを及ぼすことなく、配線の所望の個所を切断することができる。
また半導体装置１において材料として高抵抗ポリシリコン等で形成された配線に対して、レーザ光を該配線幅より僅か狭くして高精度に整合して照射を行って低抵抗化する場合においても、下層にダメージ及ぼすことをなくすことができる。
【００２５】
図２（ａ）には、上記液晶マスク４において発生されて半導体装置１に投影された所望の矩形パターンの一実施例を示し、図２（ｂ）には、半導体装置１から撮像される光像の一実施例を示す。
【００２６】
図３、図４、図５は、各々通常のメモリセルに対応させて設けられた救済リンクを示す。図３に示す第１の実施例の場合には、通常の配線とほぼ同じ配線幅（６４ＭＤＲＡＭの場合約０．３５μｍ、２５６ＭＤＲＡＭの場合約０．２５μｍ、１ＧＤＲＡＭの場合約０．１５μｍ）とピッチとを有し、一方は通常のメモリセルへ第２層目の例えばＡｌ等の配線３１を通して接続され、他方は共通のデコーダへ第２層目の例えばＡｌ等の配線３２を通して接続された第１層目の例えばＡｌ等の救済用リンク３３が形成され、第２層目に冗長メモリセルへ接続されたＡｌ等の配線３４が形成されている。そこで、テスタ２０において、不良のメモリセルが特定されると、該メモリセルに接続された救済用リンク３３における３８で示す個所に、液晶マスク４に発生された矩形パターンの投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する高出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記３８で示す個所に照射して切断して共通のデコーダから不良メモリセルへの接続を切離しする。次にこの救済用リンクと冗長メモリセルへ接続されたＡｌ等の配線３４とが交差する個所３９に、液晶マスク４に発生された矩形パターンに整形された投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する低出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記交差する個所３９に照射して救済用リンクと配線３４との間に存在するＳｉＯ２等の層間絶縁膜を溶融して救済用リンクと配線３４とを接続し、共通のデコーダから冗長メモリセルへの切り換え接続を行う。この実施例の場合でも、１ｎｓ以下のパルス幅を有するパルスレーザ光を用いて、配線幅より僅か狭くして高精度に整合して照射して切断および接続を行うように構成したので、下層へのダメージを及ぼすことなく、不良メモリセルから冗長メモリセルへの切り換えを行うことができる。
【００２７】
図４に示す第２の実施例の場合には、通常の配線とほぼ同じ配線幅（６４ＭＤＲＡＭの場合約０．３５μｍ、２５６ＭＤＲＡＭの場合約０．２５μｍ、１ＧＤＲＡＭの場合約０．１５μｍ）とピッチとを有し、一方は通常のメモリセルへ第２層目の例えばＡｌ等の配線３１を通して接続され、他方は共通のデコーダへ第２層目の例えばＡｌ等の配線３２を通して接続された第１層目の例えばＡｌ等の救済用リンク３３と、一方は冗長メモリセルへ第２層目の例えばＡｌ等の配線３４および第１層目の例えばＡｌ等の配線３５を通して接続され、他方は上記各救済用リンク３３に接続される例えばＡｌ等の救済用リンク３６とが形成されている。そこで、テスタ２０において、不良のメモリセルが特定されると、該メモリセルに接続された救済用リンク３３における４０で示す個所に、液晶マスク４に発生された矩形パターンに整形された投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する高出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記４０で示す個所に照射して切断して共通のデコーダから不良メモリセルへの接続を切離しする。次にこの救済用リンクと異なる救済用リンクに接続され、且つ冗長メモリセルへ接続されたＡｌ等の配線３４および３５に接続された救済用リンク３６における４１〜４５で示す個所に、液晶マスク４に発生された矩形パターンに整形された投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する高出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記個所４１〜４５に照射して切断することにより共通のデコーダから冗長メモリセルへの切り換えを行う。この実施例の場合でも、１ｎｓ以下のパルス幅を有するパルスレーザ光を用いて、配線幅より僅か狭くして高精度に整合して照射して切断を行うように構成したので、下層へのダメージを及ぼすことなく、不良メモリセルから冗長メモリセルへの切り換えを行うことができる。
【００２８】
図５に示す第３の実施例の場合には、通常の配線とほぼ同じ配線幅（６４ＭＤＲＡＭの場合約０．３５μｍ、２５６ＭＤＲＡＭの場合約０．２５μｍ、１ＧＤＲＡＭの場合約０．１５μｍ）とピッチとを有し、一方は通常のメモリセルへ第２層目の例えばＡｌ等の配線３１を通して接続され、他方は共通のデコーダへ第２層目の例えばＡｌ等の配線３２を通して接続された第１層目の例えばＡｌ等の救済用リンク３３と、一方は冗長メモリセルへ第２層目の例えばＡｌ等の配線３４および第１層目の例えばＡｌ等の配線３５を通して接続され、他方は上記各救済用リンク３３に接続される例えば高抵抗ポリシリコン等の救済用リンク３７とが形成されている。そこで、テスタ２０において、不良のメモリセルが特定されると、該メモリセルに接続された救済用リンク３３における４０で示す個所に、液晶マスク４に発生された矩形パターンに整形された投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する高出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記３８で示す個所に照射して切断して共通のデコーダから不良メモリセルへの接続を切離しする。次にこの救済用リンクと冗長メモリセルへ接続されたＡｌ等の配線３４および３５に接続された例えば高抵抗ポリシリコン等の救済用リンク３７における４７で示す個所に、液晶マスク４に発生された矩形パターンに整形された投影光束２４を配線幅より僅か狭くして高精度に整合し、１ｎｓ以下（例えば１００〜３００ｐｓ）のパルス幅を有する低出力のパルスレーザ光を上記液晶マスク４に照射して矩形パターンに整形された投影光束２４を上記個所４７に照射して救済用リンク３７を低抵抗化することによって配線３２と配線３５とを接続し、共通のデコーダから冗長メモリセルへの切り換え接続を行う。この実施例の場合でも、１ｎｓ以下のパルス幅を有するパルスレーザ光を用いて、配線幅より僅か狭くして高精度に整合して照射して切断および接続を行うように構成したので、下層へのダメージを及ぼすことなく、不良メモリセルから冗長メモリセルへの切り換えを行うことができる。
【００２９】
以上説明したように、不良メモリセルから冗長メモリセルへの切り換えを下層へのダメージを及ぼすことなく行うことができるので、図６および図７に示すように救済用リンク３３、３６、３７が設けられた領域４９を、半導体メモリ装置１ａにおける例えばメモリ素子からなる能動素子５１、５２、５３が形成された領域上の任意の位置に設置することにより、メモリセルが高集積化されたとしても通常のメモリセルや冗長メモリセルから救済用リンクに接続する配線の引き回し距離を最短にして高速性を失うことなく不良メモリセルの救済を行うことができ、しかも半導体メモリ装置１ａとしての小形化を実現することができる。
図６は、半導体メモリ装置１ａにおいて、救済用リンク３３、３６、３７が設けられた領域４９を、例えばメモリ素子からなる能動素子（活性領域）５１、５２、５３が形成された領域上に設置した実施の形態を示す断面図である。ＭＯＳＬＳＩにおいて、５１はｐＭＯＳ領域からなるソース・ドレインを示し、５２はｎＭＯＳ領域からなるソース・ドレインを示し、５３はｎＭＯＳ領域からなるソース・ドレインを示す。このように救済用リンク３３、３６、３７が設けられた領域４９を、例えばメモリ素子からなる能動素子（活性領域）５１、５２、５３が形成された領域上の任意の位置に設置して、メモリセルが高集積化されたとしても高集積化に対応させて小形化を実現することができる。
【００３０】
図７は、メモリ領域６１と周辺回路領域６２と共通のデコーダ領域６３とが形成された半導体メモリ装置１ａにおいて、救済用リンク３３、３６、３７が設けられた領域４９を、メモリ領域６１上に配置した実施の形態を示す平面図である。このように救済用リンク３３、３６、３７が設けられた領域４９を、メモリ領域６１や周辺回路領域６２の任意の位置に配置することによって、メモリセルが高集積化されたとしても高集積化に対応させて小形化を実現することができる。しかしながら、救済用リンク３３、３６、３７が設けられた領域４９をメモリ領域６１上に配置させた場合、当然メモリ領域６１上に救済用リンク３３、３６、３７を設ける成膜・エッチング等のプロセスが必要となり、メモリの全領域に亘って均一なプロセスが施されないことになり、メモリセル特性が不均一になる可能性があるので、周辺回路領域６２上に救済用リンク３３、３６、３７を設けることが望ましい。また周辺回路領域６２においてもスイッチ回路８３を除くデコーダ等の直接周辺回路上に設けて配線を短くして低抵抗化をはかることが良い。図８は、救済用リンクを有する半導体メモリ装置１ａにおける回路構成を示した図である。８１は通常のメモリセルを示す。８２は冗長メモリセルを示す。８３は各列のメモリセルに接続されたスイッチ回路を示す。８４は各スイッチ回路に接続されて不良のメモリセルから冗長メモリセルへの切り換えをおこなう救済用リンクを示す。８５は各スイッチ回路に入力されたデータ信号を選択する信号を発生する共通のデコーダを示す。８６は各行のメモリセルへのワード線、８７は共通線、８８はデータ線を示す。
【００３１】
以上では、救済用リンクを用いて不良メモリセルから冗長メモリセルへの切り換えを行う実施の形態について説明したが、下層へのダメージを及ぼすことなく行うことができるので、図９に示すように、救済用リンクの代わりに各メモリセルに接続されたデータ線やビット線等の信号線の×印の個所９０、９１を上記救済用リンクと同様にピコ秒のパルスレーザ光を照射することによって直接切断して不良メモリセルへのデータの入力をなくし、この代わりに共通のデコーダ８５へのソフト処理によって冗長メモリセルに切り換えることが可能となる。図９は、救済用リンクを有しない半導体メモリ装置１ａにおける回路構成を示した図である。８１は通常のメモリセルを示す。８２は冗長メモリセルを示す。８３は各列のメモリセルに接続されたスイッチ回路を示す。８５は各スイッチ回路に入力されたデータ信号を選択する信号を発生する共通のデコーダを示す。８６は各行のメモリセルへのワード線、８７は共通線、８８はデータ線、８９は相補データ線（相補ビット線）を示す。
また、欠陥メモリセルとして、近接した相補データ線（相補ビット線）８９等の信号線同志が短絡して生じる場合があるので、そのままで冗長メモリセル８２に切り換えただけでは短絡不良による他のメモリセルへの悪さや消費電力の増加による悪さや局部的な温度上昇による悪さを改善することができない。
ところで、相補データ線８９等の信号線の一方はスイッチ回路８３に接続され、他方はロード回路（ＬＡＯＤ）に接続されている関係で、ロード回路またはロード回路に近い個所において、欠陥メモリセルまたは該欠陥メモリセルに近接したメモリセルに接続された相補データ線等の信号線の×印の個所を上記救済用リンクと同様にピコ秒のパルスレーザ光を照射することによって直接切断してロード回路と切り離すことによって、短絡不良を解消させることができる。このように相補データ線等の信号線に直接ピコ秒のパルスレーザ光を照射して切断することができるので、最小限で不良ビットを救済または修正することが可能となる。また、不良メモリセルに接続された信号線でもある電源線についても、直接ピコ秒のパルスレーザ光を照射して切断して切り離すことも可能である。
【００３２】
以上説明した実施の形態では、高集積化に伴って、救済用リンクの周囲に腐食浸入防止用のガードリングを形成しておくことができないので、図１０に示すごとく、半導体装置１の救済リンクやデータ線等の配線１０１に、ピコ秒のパルスレーザ光を照射して切断加工等をした後、例えばＰ−Ｓｉ３Ｎ４なるファイナルパジベーション膜を０．２μｍ程度施すことによって保護することができる。即ち、後述する混成半導体装置１ｂに対しても、ロジック回路１１１におけるロジック特性調整用のプログラミング素子１１３へのピコ秒のパルスレーザ光を照射してトリミング加工等をした後、および救済リンクやデータ線等の配線４９ｂにピコ秒のパルスレーザ光を照射して切断加工等をした後、例えばＰ−Ｓｉ３Ｎ４なるファイナルパジベーション膜を０．２μｍ程度施すことによって保護することができる。
【００３３】
以上説明したように、半導体メモリ装置１ａにおいて、救済用リンクが設けられた領域を、メモリ領域６１および周辺回路領域６２からなる活性領域（能動素子が設置された領域）の外側に配置させる必要がなく、その結果メモリセルが高集積化されて不良メモリセルを冗長メモリセルに切り換える救済用リンク等の配線の本数が増大してもこの増大にあまり影響を受けることなく高集積化に対応させて小形化を実現することができる。
【００３４】
また、半導体メモリ装置１ａにおいて、不良メモリセルに接続された信号線にに直接ピコ秒のパルスレーザ光を照射して切り離すことによって、短絡不良を解消させることができ、その結果必要最小限のビット救済で短絡による不都合を改善することができる。
次にロジック回路とメモリ回路との両方を有する混成半導体装置の実施の形態について説明する。図１１は、マイコンからなるロジック回路とメモリ回路との両方を有する混成半導体装置の一実施の形態を示す平面図である。図１２は、図１１の側面部分断面図である。混成半導体装置１ｂは、マイコンからなるロジック回路１１１と複数段（複数階層）のメモリ回路１２１とから構成される。１３１は外部との接続を行う電極を示す。図１２に示すように、マイコンからなるロジック回路１１１は、Ｓｉ等の基板１１０上にロジック素子とその上に例えば７層以上の多層からなる配線層１１２とを形成して構成され、複数段（複数階層）のメモリ回路１２１は、上記Ｓｉ等の基板１１０上にメモリ素子とその上に複数の層からなる配線層１２２とその上にＳｉ等の板状部材１２３と該板状部材１２３上にメモリ素子とその上に複数の層からなる配線層１２４とを形成して構成される。特にＳｉ等の板状部材１２３は配線層１２２上にＳｉ等を成膜することによって形成する。
【００３５】
そして、ロジック回路１１１において、ロジックの活性領域上における配線層１１２の最上層には、ロジック特性調整用のプログラミング素子（薄膜抵抗体またはコンデンサまたはインダクタンス等）１１３が形成されている。
また、メモリ回路１２１において、各段の配線層１２２、１２４の最上層には、不良メモリセルを冗長メモリセルに切り換える救済用リンク等の配線が形成された領域４９ａ、４９ｂが設置されている。
なお、ロジック特性調整用のプログラミング素子（薄膜抵抗体またはコンデンサまたはインダクタンス等）１１３へのトリミングは、上述したピコ秒のパルスレーザ光を液晶マスク４で所望の矩形パターンに整形して位置およびパターンの形状を整合させた状態で薄膜金属膜の所望の個所に投影照射することによって行う。その結果レーザ光を下層へ浸入させることなくロジック特性調整用のプログラミング素子１１３へのトリミングが実行でき、ロジックの電気特性の最適化をはかることができる。
【００３６】
また、メモリ回路１２１において積み重ねて製造されていく各段の配線層１２２、１２４の最上層に形成された不良メモリセルを冗長メモリセルに切り換える救済用リンク等の配線の所望の個所に対して、上述したピコ秒のパルスレーザ光を液晶マスク４で所望の矩形パターンに整形して位置およびパターンの形状（パターンの幅）を整合させた状態で投影照射することによって、レーザ光を下層へ浸入させることなく不良メモリセルを冗長メモリセルに切り換えることが可能となる。
以上説明したように、ロジック回路とメモリ回路との両方を有する混成半導体装置において、上記メモリ回路を複数の階層で構成したことにより小形化を実現することができる。
また、ロジック回路とメモリ回路との両方を有する混成半導体装置において、ロジック特性調整用のプログラミング素子を設置する領域および救済用リンクが設けられた領域を、ロジックおよびメモリの活性領域（ロジックおよびメモリの能動素子が設置された領域）の外側に配置させる必要がなく、その結果ロジックの電気特性の最適化および不良メモリセルの救済を図って、且つ小形化を実現することができる。
以上では、混成半導体装置１ｂに対する実施の形態について説明したが、半導体装置をロジック回路のみで構成した場合においても適用することができることは明らかである。
【００３７】
次に、半導体メモリ装置１ａ’の他の実施の形態について、図１３〜図１９を用いて説明する。具体的には、特開平５−１８９９９６号公報に記載されている。  図１３は、半導体メモリ装置１ａ’の全体の回路構成を示す図である。外部端子ＢＰには、電源電圧Ｖｃｃ、基準電圧Ｖｓｓの夫々が印加される。電源電圧Ｖｃｃは、例えば回路の動作電圧５［Ｖ］、基準電圧Ｖｓｓは、例えば回路の接地電圧０［Ｖ］である。そして、半導体メモリ装置１ａ’は、電源電圧変換回路（降圧電源回路又はレギュレータ）ＶＲＣが搭載される。電源電圧変換回路ＶＲＣは、外部から供給される電源電圧Ｖｃｃを内部において降圧し、低消費電力化を目的として、周辺回路の一部に降圧された降圧電源電圧Ｖｄｄを供給する。電源電圧Ｖｄｄは、例えば４［Ｖ］またはそれ以下が使用される。
また、外部端子ＢＰの上側、下側の夫々の領域には、アドレスバッファ回路、プリデコーダ回路等、周辺回路のうち間接周辺回路の一部ＲＣが配置される。この間接周辺回路ＲＣは、電源電圧変換回路ＶＲＣで降圧された降圧電源電圧Ｖｄｄが供給される。間接周辺回路ＲＣ以外の間接周辺回路及び直接周辺回路を含む周辺回路、具体的にはデコーダ回路（Ｘデコーダ回路ＸＤＥＣ、Ｙデコーダ回路ＹＤＥＣ）、コントロール回路ＣＣ、センスアンプ回路ＳＡ、出力・入力バッファ回路ＤＯＢ、ＤＩＢ、メモリセルアレイＭＭの夫々には、外部からの電源電圧Ｖｃｃが供給される。
【００３８】
図１４は、本発明に係る半導体メモリ装置１ａ’の一実施の形態を示すチップ平面図である。半導体基板ＳＢの中央部に配置された多数のボンディングパッドＢＰの上方位置には４個のメモリアレイＭＡ１乃至ＭＡ４が、そして下方位置には４個のメモリアレイＭＡ５乃至ＭＡ８が配置される。夫々のメモリアレイＭＡ１乃至ＭＡ８において、ＢＰ寄りの領域は、冗長メモリアレイ領域ＭＡＲ１乃至ＭＡＲ８であり、その外側の領域は、メモリアレイ領域ＭＡＮ１乃至ＭＡＮ８である。また、夫々のメモリアレイＭＡ１乃至ＭＡ８は、特に制限されないが、６４個のメモリマットに分割される。ここで、冗長メモリアレイ領域ＭＡＲ１乃至ＭＡＲ８は、メモリアレイ領域ＭＡＮ１乃至ＭＡＮ８に含まれるメモリセルに欠陥がある場合に、その欠陥のあるメモリセルを代替するための冗長メモリセルが存在する領域である。
本実施の形態の半導体メモリ装置１ａ’は、個々のメモリアレイＭＡ１、…、ＭＡ８の全メモリマットに共通のメインワード線とメモリマット毎に配線されたサブワード線を持つデバイデッドワード線構造が採用される。ＭＷＤＥＣ・ＤＲｖはメモリアレイ領域ＭＡＮ１、…、ＭＡＮ８に対応するメインワード線のドライバ及びアドレスデコーダであり、ＭＷＲＤＲＶは冗長メモリアレイ領域ＭＡＲ１、…、ＭＡＲ８に対応するメインワード線の選択駆動回路である。メモリアレイＭＡ１において、ＳＷＤＥＣ・ＤＲＶ１０１乃至ＳＷＤＥＣ・ＤＲＶ１６４はサブワード線のドライバ及びデコーダであり、メモリアレイＭＡ５においてＳＷＤＥＣ・ＤＲＶ５０１乃至ＳＷＤＥＣ・ＤＲＶ５６４はサブワード線のドライバ及びデコーダであり、その他のメモリアレイも同様にサブワード線のドライバ及びデコーダを有する。ＰＥＲはメモリアレイ単位の各種周辺回路であり、アドレス入力バッファ（ＤＩＢ）、カラムアドレスデコーダ（ＹＤＥＣ）、カラム選択回路（ＣＳＷ）、データ入出力バッファ（ＤＯＢ）、冗長プログラム回路（ＲＰＧＭ）などを含む。なお、ＭＢＲは、冗長線ビット線を設けた冗長メモリセル領域である。
【００３９】
ＢＰを挾んで上下に配置されたメモリアレイの配置構成において、上側に配置されたメモリアレイＭＡ１乃至ＭＡ４のメモリアレイ領域ＭＡＮ１乃至ＭＡＮ４に欠陥メモリセルが存在する場合に、その欠陥メモリセルを代替して救済するための冗長メモリセルは、ＢＰを挾んだ下側の冗長メモリアレイ領域ＭＡＲ５乃至ＭＡＲ８が割り当てられる。同様に下側に配置されたメモリアレイＭＡ５乃至ＭＡ８のメモリアレイ領域ＭＡＮ５乃至ＭＡＮ８に存在する欠陥メモリセルを救済するための冗長メモリセルは、ＢＰを挾んだ上側の冗長メモリアレイ領域ＭＡＲ１乃至ＭＡＲ４が割り当てられる。即ち、冗長メモリセルによって救済されるべきメモリセルとそれを救済すべき冗長メモリセルとは、ＢＰを挾んで相互に異なるメモリアレイ若しくはメモリマットに存在するようにされる。
図１５は、図１４に示すチップ平面図に示される回路ブロックの接続関係に着目した概略ブロック図である。同図において、１５１で示されるブロックには、前記メモリアレイＭＡ１〜ＭＡ８に含まれるメモリセル及び冗長メモリセルがマトリクス配置されている。１５２で示されるブロックは、アドレス信号ｘ０〜ｘ９、ｙ０〜ｙ９に従ってメモリセル及び冗長メモリセルを選択するための信号を形成したり、メインワード線及びサブワード線などを駆動する回路ブロック（デコーダ・ドライバ（ＤＥＣ・ＤＲＶ）である。この回路ブロック１５２に含まれるブロック１５２Ａは、冗長メモリセルで代替すべき欠陥メモリセルのアドレスをプログラムするための冗長プログラム回路（ＲＰＧＭ）である。１５３は、カラム選択スイッチ回路ＣＳＷ等から構成されるカラム選択回路（ＣＳＷ）で、ブロック１５２で生成されるカラム選択信号に従ってデータ線を選択するものである。１５４は、ＡＴＤパルス回路で、回路ブロック１５１に含まれるデータ線や共通データ線を予めイコライズしてその動作上望ましいレベルにするためのスイッチ回路ＣＳＷの制御用タイミング信号φＤＥ、φＣＤ、φＳＡ、φＤＢ、φＭＡを、アドレス信号の変化に同期して形成する回路ブロックである。タイミング信号φＤＥ、φＣＤ、φＳＡ、φＤＢ、φＭＡは、データ線、共通データ線、センスアンプ、データ出力バッファなどの所定のノードを、その非動作時にイコライズして動作上望ましいレベルに初期化するために用いられる。アドレス信号ｘ０〜ｘ９、ｙ０〜ｙ９は、アドレスバッファ１５５を介して回路ブロック１５２、１５４などに供給される。前記カラム選択回路１５３は、センスアンプ回路１５６と書込みアンプ回路１５７に接続される。センスアンプ回路１５６で増幅された読出しデータは、出力バッファ回路１５８を介して外部に出力され、外部から入力バッファ回路１５９に与えられたデータは、書込みアンプ回路１５７を介して所定のメモリセルに書き込まれる。同図において、１６０は、制御回路（ＣＣ）で、特に制限されないが、外部からのアクセス制御信号としてチップセレクト信号ｃｓ＊（記号＊は、これが付されていない信号線若しくは該信号の反転信号線若しくは反転信号を意味し、或はローイネーブルの信号であることを意味する。）、ライトイネーブル信号ｗｅ＊、アウトプットイネーブル信号ｏｅ＊が供給され、これに従って内部の動作モードを決定する。チップセレクト信号ｃｓ＊は、そのハイレベルによってチップ選択を指示する。ライトイネーブル信号ｗｅ＊は、ハイレベルによって書込み動作を指示する。アウトプットイネーブル信号ｏｅ＊は、そのハイレベルによって読出し動作を指示する。
【００４０】
図１６には、メモリマットＭＭ１０１及びＭＭ５０１近傍の詳細な回路が示す。同図において、代表的に示されたメモリマットＭＭ１０１は、メモリセル領域ＭＭＮ１０１（メモリアレイ領域ＭＡＮ１に含まれる）と、冗長メモリセル領域ＭＭＲ１０１（冗長メモリアレイ領域ＭＡＲ１に含まれる）とによって構成される。代表的に示されたメモリマットＭＭ５１は、メモリセル領域ＭＭＮ５０１（メモリアレイ領域ＭＡＮ５に含まれる）と、冗長メモリセル領域ＭＭＲ５０１（冗長メモリアレイ領域ＭＡＲ５に含まれる）とによって構成される。前記冗長メモリセル領域ＭＭＲ１０１は、メモリセル領域ＭＭＮ５０１に不具合によって存在する欠陥メモリセルを代替して救済するための冗長メモリセルＲＭＣの形成領域とされる。同様に、前記冗長メモリセル領域ＭＭＲ５０１は、メモリセル領域ＭＭＮ１０１に不具合によって存在する欠陥メモリセルを代替して救済するための冗長メモリセルＲＭＣの形成領域とされる。
メモリマットＭＭ１０１のメモリセル領域ＭＭＮ１０１には、代表的に１本のメインワード線ＭＷＬ１１を示す。当該メモリセル領域ＭＭＮ１０１において、１本のメインワード線に対応されるサブワード線（図８においては、通常のメモリセル８１に接続されるワード線８６が対応する。）は、実際には４本あるが、図には代表的に２本のサブワード線ＳＷＬ１１，ＳＷＬ１４を示す。冗長メモリセル領域ＭＭＲ１０１には、代表的に１本の冗長メインワード線ＭＷＬＲ１１を示す。当該冗長メモリセル領域ＭＭＲ１０１において、１本の冗長メインワード線に対応されるサブワード線は、実際には４本あるが、図には代表的に２本の冗長サブワード線ＳＷＬＲ１１，ＳＷＬＲ１４（図８においては、冗長メモリセル８２に接続されるワード線８６が対応する。）を示す。前記メインワード線は、例えばタングステンのような金属配線で形成され、サブワード線はメモリセルを構成する選択ＭＯＳＦＥＴのゲートを兼ねる例えばポリシリコン配線で形成される。夫々のサブワード線にはメモリセルＭＣの選択端子に結合され、夫々の冗長サブワード線には冗長メモリセルＲＭＣの選択端子に結合され、同一列に配置されたメモリセルＭＣ及び冗長メモリセルＲＭＣのデータ入出力端子は、相補ビット線（相補データ線）ＢＬ１１、ＢＬ１１＊（図８においては、通常のメモリセル８１及び冗長メモリセル８２に接続されている相補データ線８９が対応する。）に共通接続される。相補ビット線（相補データ線）ＢＬ１１、ＢＬ１１＊の一端は、代表的に示されたカラム選択スイッチ回路ＣＳＷ１１（図８においては、通常のメモリセル８１及び冗長メモリセル８２に設けられたスイッチ回路８３が対応する。）を介して共通データ線ＣＤ１１、ＣＤ１１＊（図８においては、共通線８７およびデータ線８８が対応する。）に接続され、相補ビット線（相補データ線）ＢＬ１１、ＢＬ１１＊の他端は、ロード回路（ＬＯＡＤ）に接続される。共通データ線ＣＤ１１、ＣＤ１１＊には、センスアンプＳＡ１の入力端子が結合されると共に、書き込みアンプＷＡ１の出力端子が結合される。書き込みアンプＷＡ１には入力バッファＤＩＢ１から書き込みデータが与えられる。センスアンプＳＡ１の出力は、出力バッファＤＯＢ１に与えられる。前記入力バッファＤＩＢ１及び出力バッファＤＯＢ１は、選択信号ＸＳがハイレベルにされることによって出力動作可能に制御される。
【００４１】
同図において、メモリマットＭＭ５１のメモリセル領域ＭＭＮ５０１には代表的に１本のメインワード線ＭＷＬ５１と、１本のサブワード線ＳＷＬ５１が示される。冗長メモリセル領域ＭＭＲ５０１には、代表的に１本の冗長メインワード線ＭＷＬＲ５１と、１本の冗長サブワード線ＳＷＬＲ５が示される。前記メインワード線は、例えばタングステンのような金属配線で形成され、サブワード線はメモリセルを構成する選択ＭＯＳＦＥＴのゲートを兼ねる例えばポリシリコン配線で形成される。夫々のサブワード線にはメモリセルＭＣの選択端子に結合され、夫々の冗長サブワード線には冗長メモリセルＲＭＣの選択端子に結合され、同一列に配置されたメモリセルＭＣ及び冗長メモリセルＲＭＣのデータ入出力端子は、相補ビット線ＢＬ１１、ＢＬ１１＊（図８においては、通常のメモリセル８１及び冗長メモリセル８２に接続されている相補ビット線８９が対応する。）に共通接続される。相補ビット線ＢＬ１１、ＢＬ１１＊は、代表的に示されたカラム選択スイッチ回路ＣＳＷ５１（図８においては、通常のメモリセル８１及び冗長メモリセル８２に設けられたスイッチ回路８３が対応する。）を介して共通データ線ＣＤ５１、ＣＤ５１＊（図８においては、共通線８７およびデータ線８８が対応する。）に接続される。共通データ線ＣＤ５１、ＣＤ５１＊には、センスアンプＳＡ５の入力端子が結合されると共に、書き込みアンプＷＡ５の出力端子が結合される。書き込みアンプＷＡ５には入力バッファＤＩＢ５から書き込みデータが与えられる。センスアンプＳＡ５の出力は、出力バッファＤＯＢ５に与えられる。前記入力バッファＤＩＢ５及び出力バッファＤＯＢ５は、選択信号ＸＳ＊がハイレベルにされることによって出力動作可能に制御される。前記出力バッファＤＯＢ１及びＤＯＢ５の出力端子と、入力バッファＤＩＢ１及びＤＩＢ５の出力端子は、所定の１個のボンディングパッドＢＰに共通接続される。
なお、前記メモリセルＭＣ及び冗長メモリセルＲＭＣは、特に制限されないが、相補型ＭＯＳ回路形式の６トランジスタ型スタテック記憶素子とされ、一対のＣＭＯＳインバータの相互に一方の入力を他方の出力に交差結合したスタティック型ラッチを主体とし、双方の入出力端子にはＮチャンネル型選択ＭＯＳＦＥＴが結合されてなる。メモリセルＭＣのデータ入出力端子は、双方の選択ＭＯＳＦＥＴの例えばドレイン電極とされ、メモリセルＭＣの選択端子は選択ＭＯＳＦＥＴのゲート電極とされる。
【００４２】
一つのメモリマットＭＭ１０１において、当該１本のメインワード線ＭＷＬ１１には４本のサブワード線ＳＷＬ１１〜ＳＷＬ１４が接続される。サブワード線を駆動するドライバはナンド・インバータゲートＳＷＤＲＶ１１〜ＳＷＤＲＶ１４とされ、夫々の一方の入力端子はメインワード線ＭＷＬ１１結合され、他方の入力端子には選択制御信号が供給される。ナンド・インバータゲートＳＷＤＲＶ１１に供給される選択制御信号は、ｘ０・ｘ１・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）・ＣＳとされ、ナンド・インバータゲートＳＷＤＲＶ１２に供給される選択制御信号は、ｘ０＊・ｘ１・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）・ＣＳとされ、ナンド・インバータゲートＳＷＤＲＶ１３に供給される選択制御信号は、ｘ０・ｘ１＊・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）・ＣＳとされ、ナンド・インバータゲートＳＷＤＲＶ１４に供給される選択制御信号は、ｘ０＊・ｘ１＊・（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）・ＣＳとされる。それら選択制御信号においてｘ０、ｘ１の２ビットは、４本のサブワード線の中からどれを選択するかを指示するビットとみなされる。ｙ４，ｙ５，ｙ６，ｙ７，ｙ８，ｙ９の６ビットは、メモリマットの選択信号とみなされ、（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）はメモリマット選択用ｙ系アドレスプリデコード信号とされる。ＣＳはチップ選択を意味する内部制御信号である。
【００４３】
１本のメインワード線ＭＷＬ１１を駆動するドライバＭＷＤＲＶは、例えばナンド・インバータゲートによって構成され、ｘ系アドレスビットｘ２，ｘ３，ｘ４をプリデコードした８ビットの信号、ｘ系アドレスビットｘ５，ｘ６，ｘ７をプリデコードした８ビットの信号、及びｘ系アドレスビットｘ８，ｘ９をプリデコードした４ビットの信号と信号ＣＳとの夫々から１ビットづつ選ばれた所定の信号が供給される。
冗長メインワード線の選択駆動回路ＭＷＲＤＲＶは、後述する救済手段によって対応付けされるべき冗長メモリセルのためのメインワード線を当該救済手段の出力とは無関係に選択レベルに強制するレベル強制手段の一例とされ、図１６にその詳細が示される。この回路ＭＷＲＤＲＶは、特に制限されないが、電源端子Ｖｄｄと接地端子ＧＮＤとの間に、前記チップ選択信号ＣＳをゲートに受けてスイッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ１とヒューズ（救済用のリンク）ＦＵＳ１を直列接続し、その結合ノードのレベルを入力して反転出力を得るインバータＩＮＶ１を設け、該インバータＩＮＶ１の出力をゲートを受けてスイッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ２を前記インバータＩＮＶ１の入力と接地端子ＧＮＤとの間に配置して成るヒューズプログラム回路を有する。さらに前記インバータＩＮＶ１の出力を増幅するドライバーとして作用するインバータＩＮＶ２及びＩＮＶ３を設け、当該インバータＩＮＶ３の出力で冗長メインワード線ＭＷＬＲ１１を駆動する。前記ヒューズ（救済用のリンク）ＦＵＳ１の非切断状態では、冗長メインワード線はローレベルのような非選択レベルに強制される。従って、救済に利用されるべき冗長メインワード線は、チップ選択信号ＣＳがハイレベルのようなチップ選択レベルにされれば、ｘ系アドレスのデコード動作のような論理動作を要することなく選択レベルに駆動される。
【００４４】
そして、チップの上下に対応するメモリマットＭＭ１０１とＭＭ５０１に含まれるメモリセル領域ＭＭＮ１０１及びＭＭＮ５０１に対しては、それらに含まれるサブワード線（ＳＷＬ１１〜、ＳＷＬ５１〜）を選択するための信号として、前記（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）で表されるメモリマットの選択信号、並びにサブワード線の選択信号とみなされるデコード信号（ｘ０・ｘ１）、（ｘ０＊・ｘ１）、（ｘ０・ｘ１＊）、（ｘ０＊・ｘ１＊）が共通の利用される。これらの信号は、代表的に示されたナンド・インバータゲートＡＧ１１、ＡＧ１４、ＡＧ５１で論理積が取られて、前記対応するナンド・インバータゲートで代表的に図示されたドライバＳＷＤＲＶ１１、ＳＷＤＲＶ１４、ＳＷＤＲＶ５１に選択制御信号として与えられる。メインワード線ＭＷＬ１１を選択するためのｘ系アドレス信号に含まれる最上位ビットｘ９は、ＢＰを挾んで上下に配置されるメモリアレイの内の上側又は下側の何れかを選択するのかを指示するビットとみなされる。従って、ｙ系のメモリマット選択信号（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）が上下で対をなすメモリマットに共通に与えられても、メインワード線はその何れか一方をメモリマットだけで選択レベルに駆動される。
【００４５】
一方、図１６において、チップの上下で対応するメモリマットＭＭ１０１とＭＭ５０１に含まれる冗長メモリセル領域ＭＭＲ１０１及びＭＭＲ５０１に対しては、それらに含まれるサブワード線（ＳＷＬＲ１１…、ＳＷＬＲ５１…、）を選択するための信号として、前記サブワード線のｙ系のメモリマット選択信号（ｙ４・ｙ５・ｙ６・ｙ７・ｙ８・ｙ９）と共に、冗長メモリセル領域を選択するか若しくは何れの冗長サブワード線を選択するかを指示する信号とみなされる冗長選択信号ＳＩＧ１〜ＳＩＧ４及びＳＩＧ５〜ＳＩＧ８が利用される。これらの信号は、代表的に示されたナンド・インバータゲートＡＧＲ１１、ＡＧＲ１４、ＡＧＲ５１で論理積が取られて前記対応するナンド・インバータゲートで構成される代表的に図示されたドライバＳＷＲＤＲＶ１１、ＳＷＲＤＲＶ１４、ＳＷＲＤＲＶ５１に選択制御信号として与えられる。
図１７には、冗長選択信号ＳＩＧ１〜ＳＩＧ８を形成するための冗長プログラム回路の一例として、冗長メモリセル領域ＭＭＲ１０１及びＭＭＲ５０１に着目した構成例を示す。冗長プログラム回路ＲＰＧＭ１〜ＲＰＧＭ８は、夫々同一の回路構成を基本とする。
図１８には、代表的に冗長プログラム回路ＲＰＧＭ１の詳細例を示す。冗長プログラム回路ＲＰＧＭ１は、ｘ系の１０ビットの内部相補アドレス信号（ｘ０，ｘ０＊）乃至（ｘ９，ｘ９＊）をビット単位で受けて正転／反転何れの相補アドレスビットを選択するのかをプログラムするための１０個のプログラムユニットＰＧＭＵを有する。個々のプログラムユニットＰＧＭＵは、特に制限されないが、正転ビット（例えばｘ０）の伝達経路に配置されたＣＭＯＳトランスファゲートＴＧ１と、反転ビット（例えばｘ０＊）の伝達経路に配置されたＣＭＯＳトランスファゲートＴＧ２とを有し、更に、それらＣＭＯＳトランファゲートＴＧ１、ＴＧ２を相補的にスイッチ制御するためのヒューズプログラム回路を備える。このヒューズプログラム回路は、特に限定されないが、電源端子Ｖｄｄと接地端子ＧＮＤとの間に、前記チップ選択信号ＣＳをゲートに受けてスイッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ３とヒューズ（救済用のリンク）ＦＵＳ２とが直列接続され、その結合ノードのレベルを入力して反転出力を得るインバータＩＮＶ４が設けられ、該インバータＩＮＶ４の出力をゲートに受けてスイッチ制御されるｎチャンネル型ＭＯＳＦＥＴＱ４が前記インバータＩＮＶ４の入力と接地端子ＧＮＤとの間に配置され、更に、インバータＩＮＶ４の出力を受けて反転出力を得るインバータＩＮＶ５が設けられている。前記インバータＩＮＶ４の出力は、ＣＭＯＳトランスファゲートＴＧ１のｐチャンネル型ＭＯＳＦＥＴ及びＣＭＯＳトランスファゲートＴＧ２のｎチャンネル型ＭＯＳＦＥＴのゲートに供給される。前記インバータＩＮＶ５の出力は、ＣＭＯＳトランスファゲートＴＧ１のｎチャンネル型ＭＯＳＦＥＴ及びＣＭＯＳトランスファゲートＴＧ２のｐチャンネル型ＭＯＳＦＥＴのゲートに供給される。
【００４６】
前記ヒューズ（救済用のリンク）ＦＵＳ２の非切断状態においてはトランファゲートＴＧ１がオン状態で、トランスファゲートＴＧ２がオフ状態にされてｘ０に代表されるような正転ビットが選択されて後段に伝達される。前記ヒューズＦＵＳ２の切断状態においては、上記とは逆にｘ０＊に代表されるような反転ビットが選択されて後段に伝達される。
冗長プログラム回路ＲＰＧＭ１において、ＲＳＥＬで示される回路は、冗長選択回路で、プログラムユニットＰＧＭＵと同様に、ヒューズ（救済用のリンク）ＦＵＳ３、ｎチャンネル型ＭＯＳＦＥＴＱ５、Ｑ６、インバータＩＮＶ６、ＩＮＶ７、ＩＮＶ８によって構成される。この冗長選択回路ＲＳＥＬは、冗長メモリセルによって欠陥メモリセルを救済する場合にヒューズＦＵＳ３を切断しておくことによりハイレベルの信号を出力する。
図１８に示すように、１０個のプログラムユニットＰＧＭＵの出力及び冗長選択回路ＲＳＥＬの出力はナンド・インバータゲートＡＮＤに供給され、それら入力信号の論理積によって前記選択信号ＳＩＧ１を形成する。従って、救済すべきｘ系アドレス信号に対してナンド・インバータゲートＡＭＤの入力が全てハイレベルとなるようにヒューズＦＵＳ２及びＦＵＳ３の切断／非切断状態をプログラムすることによって、救済すべきｘ系アドレスのプログラムが行われる。その他の冗長プログラム回路ＲＰＧＭ２〜ＲＰＧＭ８も同様に構成され、前記選択信号ＳＩＧ２〜ＳＩＧ８を形成する。図１７に示すように、選択信号ＳＩＧ１〜ＳＩＧ４はノアゲートＮＯＲ１に供給され、同様に選択信号ＳＩＧ５〜ＳＩＧ８はノアゲートＮＯＲ２に供給される。ノアゲートＮＯＲ１及びＮＯＲ２の出力は、ナンドゲートとインバータで構成されるアンドゲートＡＮＤに供給され、救済信号ＩＮＨ＊を形成する。この救済信号ＩＮＨ＊は、前記信号ＸＳ及びＸＳ＊の生成等に利用される。救済信号ＩＮＨ＊の生成論理より明らかなように、メモリアクセスに際して冗長メモリセルＲＭＣが選択されないアクセス動作時（冗長メモリセル非選択アクセス時）には、救済信号ＩＮＨ＊はハイレベルにされ、冗長メモリセルＲＭＣが選択されるアクセス動作時（冗長メモリセル選択アクセス時）には、救済信号ＩＮＨ＊はローレベルにされる。
【００４７】
図１９には、前記信号ＸＳ及びＸＳ＊を生成する切換え制御回路の一例を示す。切換え制御回路は、インバータＩＮＶ９とＣＭＯＳトランスファゲートＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６とによって構成され、ｘ系アドレス信号の最上位ビットｘ９、ｘ９＊と救済信号ＩＮＨ＊を入力する。前記冗長メモリセル非選択アクセス時には、救済信号ＩＮＨ＊はハイレベルにされる。このとき、トランスファゲートＴＧ３、ＴＧ５がオン状態にされ、これにより選択信号ＸＳはビットｘ９と同一論理レベルにされ、選択信号ＸＳ＊はビットｘ９＊と同一論理レベルにされる。本実施の形態によれば、ｘ９はそのハイレベルにより図１４及び図１６に示す上側のメモリアレイを選択することを指示するビットとみなされ、ｘ９＊はそのハイレベルにより図１４及び図１６に示す下側のメモリアレイを選択することを指示するビットとみなされる。従って、冗長メモリセル非選択アクセス時には、外部から供給されるアドレス信号に応じた内部相補アドレスビットｘ９、ｘ９＊の論理レベルに従って、代表的に図１６に示されるデータ出力バッファＤＯＢ１又はＤＯＢ２の何れか一方の動作が選択される。冗長メモリセル選択アクセス時には、救済信号ＩＮＨ＊はローレベルにされる。このとき、トランスファゲートＴＧ４、ＴＧ６がオン状態にされ、これにより前記冗長メモリセル非選択アクセス時の場合と逆に、選択信号ＸＳはビットｘ９＊と同一論理レベルにされ、選択信号ＸＳ＊はビットｘ９と同一論理レベルにされる。従って、アクセスアドレスが冗長メモリセルによって救済されるべきアドレスであるときに対応される冗長メモリセル選択アクセス時には、冗長メモリセル非選択アクセス時の場合とは反対側のデータ出力バッファＤＯＢ２又はＤＯＢ１の動作が選択される。
【００４８】
データ出力バッファＤＯＢ１は、選択信号ＸＳと外部からデータの読出し動作が指示されることに呼応したデータ出力制御信号ＤＯＣとによって活性化制御される。また、データ出力バッファＤＯＢ２は、選択信号ＸＳ＊と外部からデータの読出し動作が指示されることに呼応したデータ出力制御信号ＤＯＣとによって活性化制御される。また、データ入力バッファＤＩＢ１、ＤＩＢ２は、外部から指示される書込み動作に従って活性化されるデータ入力制御信号と選択信号ＸＳ、ＸＳ＊とに基づいて活性化制御される。
以上説明した構成において、例えば図１６に示すメモリマットＭＭ５０１におけるメモリセル領域ＭＭＮ５０１に示されるメモリセルＭＣ（同図において×印を付したメモリセル）に欠陥がある場合、該欠陥を救済するためには反対側のメモリマットＭＭ１０１に含まれる冗長メモリセル領域ＭＭＲ１０１の冗長メモリセルＲＭＣ（同図において黒く塗りつぶした冗長メモリセル）を割り当てる。そのためには、予め図１６に示される冗長メインワード線ＭＷＬＲ１１のための選択駆動回路ＭＷＲＤＲＶに含まれるヒューズ（救済用のリンク）ＦＵＳ１を切断し、更に、図１８に示される冗長プログラム回路ＲＰＧＭ１に含まれる１０個のプログラムユニットＰＧＭＵ中のヒューズ（救済用のリンク）ＦＵＳ２を、救済すべき欠陥メモリセルのアドレスに応じて切断すると共に、ヒューズ（救済用のリンク）ＦＵＳ３を切断しておく。
【００４９】
ところで、前記半導体メモリ装置１ａ’においても、高集積化、高密度化に伴って、ヒューズ（救済用のリンク）ＦＵＳ２、及びＦＵＳ３の本数が例えば５０００本程度以上に増加することになり、その結果、これらヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵＳ３を設置する面積を多くとる必要が生じる。しかし、前述したように、これらのヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵＳ３に対してこれらのヒューズからはみ出さないように正確に整合させてピコ秒のレーザ光束を照射することによって、下層へはこのレーザ光束にさらされること無く、上記ヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵＳ３のみを切断してプログラミングを行うことができる。
そこで、本数が増加するヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、プログラミング回路ＲＰＧＭに近接した周辺回路ＰＥＲの内の直接周辺回路の領域（上層）に並べて設置することにより、従来の如く、上記ヒューズ（救済用のリンク）ＦＵＳ１、ＦＵＳ２、及びＦＵＳ３を図１４に示すボンデイングパッドＢＰと周辺回路ＰＥＲとの間に設置した場合に比べて、前記半導体メモリ装置１ａ’の平面的な小形化を実現することができる。なお、ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３の内、所定の本数については、従来通りにボンデイングパッドＢＰと周辺回路ＰＥＲとの間に設置してもよい。
また、上記ヒューズ（救済用のリンク）ＦＵＳ１については、冗長メインワード線の選択駆動回路ＭＷＲＤＲＶの領域（上層）またはこの近傍の直接周辺回路の領域（上層）またはメインワード線のアドレスデコーダ及びドライバＭＷＤＥＣ・ＤＲＶの領域（上層）に設置することが可能となる。
【００５０】
また、ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、プログラミング回路ＲＰＧＭに近接したメモリアレイ領域上に設置してもよい。しかしながら、ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、メモリアレイ領域上に設置した場合、当然ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、メモリアレイ領域上に設置するプロセスが必要となり、メモリアレイ領域全てに亘って均一なプロセスを取ることができず、メモリ特性が不均一になる可能性があるため、できるならばヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を、メモリアレイ領域上に設置しないようにすることが望ましい。
なお、ヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３は切断される関係で、直接周辺回路におけるセンスアンプＳＡや書き込みアンプＷＲの領域（上層）はできるだげ除外してヒューズ（救済用のリンク）ＦＵＳ２及びＦＵＳ３を設置した方が好ましい。
【００５１】
また、欠陥メモリセルとして、近接した相補ビット線ＢＬ５１、ＢＬ５１＊等の信号線同志が短絡して生じる場合があるので、そのままで冗長メモリセルに切り換えただけでは短絡不良による他のメモリセルへの悪さや消費電力の増加による悪さや局部的な温度上昇による悪さを改善することができない。
ところで、相補ビット線ＢＬ５１、ＢＬ５１＊等の信号線の一方はスイッチ回路ＣＳＷ５１に接続され、他方はロード回路（ＬＡＯＤ）に接続されている関係で、ロード回路またはロード回路に近い個所において、欠陥メモリセルまたは該欠陥メモリセルに近接したメモリセルに接続された相補データ線等の信号線の×印の個所６１を、上記ヒューズＦＵＳ２及びＦＵＳ３と同様にピコ秒のパルスレーザ光を照射することによって直接切断してロード回路と切り離すことによって、短絡不良を解消させることができる。このように相補ビット線等の信号線に直接ピコ秒のパルスレーザ光を照射して切断することができるので、必要最小限のビットでもって不良を救済または修正することが可能となる。
【００５２】
【発明の効果】
本発明によれば、高集積化されたとしても、不良メモリセルを冗長メモリセルに切り換える救済用リンクを設置する領域が占める割合を増大させることなく、半導体装置として小形化を実現することができる効果を奏する。
また、本発明によれば、不良メモリセルの発生原因である短絡欠陥が生じている場合、必要最小限の信号線に直接ピコ秒のパルスレーザ光を照射することによって切り離して短絡不良を解消し、電流が流れてロスしたり、局部的に温度が上昇したりすることを防止して、信頼性のあるビット救済を実現することができる効果を奏する。即ち、必要最小限のビットでもって短絡不良を救済または修正することが可能となる。
【００５３】
また、本発明によれば、高集積化されたとしても、電気的特性を調整するプログラミング素子を設置する領域が占める割合を増大させることなく、マイコン等の半導体装置として小形化を実現することができる効果を奏する。
また、本発明によれば、半導体記憶装置において、救済用リンクの本数を低減するために設けたデコーダをなくして冗長回路の占める領域を小さくして小形化を実現することができる効果を奏する。
【００５４】
また、本発明によれば、基板上にロジックとメモリとを並設した混成半導体装置において、メモリを複数の階層で構成したことにより小形化を実現することができる効果を奏する。
また、本発明によれば、基板上にロジックとメモリとを並設した混成半導体装置において、ロジック特性調整用のプログラミング素子を設置する領域および救済用リンクが設けられた領域を、ロジックおよびメモリの活性領域（ロジックおよびメモリの能動素子が設置された領域）の外側に配置させる必要がなく、その結果ロジックの電気特性の最適化および不良メモリセルの救済を図って、且つ小形化を実現することができる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るピコ秒のパルスレーザ光による加工装置の概略構成を示す図である。
【図２】（ａ）は、図１に示す液晶マスクにおいて発生されて半導体装置に投影された所望の矩形パターンの一実施例を示す図で、（ｂ）は、半導体装置１から撮像される光像の一実施例を示す図である。
【図３】通常のメモリセルに対応させて設けられた救済リンクの第１の実施例を示す図である。
【図４】通常のメモリセルに対応させて設けられた救済リンクの第２の実施例を示す図である。
【図５】通常のメモリセルに対応させて設けられた救済リンクの第３の実施例を示す図である。
【図６】本発明に係る半導体メモリ装置において、救済用リンクが設けられた領域を、例えばメモリ素子からなる能動素子（活性領域）が形成された領域上に設置した実施の形態を示す断面図である。
【図７】本発明に係るメモリ領域と周辺回路領域と共通のデコーダ領域とが形成された半導体メモリ装置において、救済用リンクが設けられた領域を、メモリ領域上に配置した実施の形態を示す平面図である。
【図８】救済用リンクを有する半導体メモリ装置における回路構成を示した図である。
【図９】救済用リンクを有しない半導体メモリ装置における回路構成を示した図である。
【図１０】本発明に係る半導体装置の救済リンクやデータ線等の配線に、ピコ秒のパルスレーザ光を照射して切断加工等をした後、ファイナルパジベーション膜を施すことによって保護する実施の形態を示す断面図である。
【図１１】本発明に係るマイコンからなるロジック回路とメモリ回路との両方を有する混成半導体装置の一実施の形態を示す平面図である。
【図１２】図１１の側面部分断面図である。
【図１３】本発明に係る半導体メモリ装置における概略回路を示す図である。
【図１４】本発明に係る半導体メモリ装置の一実施の形態を示すチップ平面図である。
【図１５】図１４に示すチップ平面図に示される回路ブロックの接続関係に着目した概略ブロック図である。
【図１６】図１４に示すメモリマット及び該メモリマット近傍の詳細な回路を示す図である。
【図１７】図１６に示す冗長メインワード線の選択系と冗長サブワード線の選択系の一例を説明するための図である。
【図１８】図１７に示す冗長プログラム回路の部分的な一例を示す回路図である。
【図１９】切換え制御回路の一例を説明するための図である。
【符号の説明】
１…半導体装置、  １ａ…半導体メモリ装置、  １ｂ…混成半導体装置、  ２…レーザ光源、  ４…液晶マスク、  ６…投影加工レンズ、  ２３…ピコ秒のパルスレーザ光、  １９…ＣＡＤシステム、  ２０…テスタ、  ３１、３２、３４、３５…配線、  ３３、３６、３７…救済用リンク、  ４９…救済用リンクが設けられた領域、  ４９ａ、４９ｂ…救済用リンク等の配線が形成された領域、  ５１、５２、５３…能動素子、  ６１…メモリ領域、  ６２…周辺回路領域、  ８１…通常のメモリセル、  ８２…冗長メモリセル、  ８３…スイッチ回路、  ８４…救済用リンク、  ８５…共通のデコーダ、  ８６…ワード線、  ８７…共通線、  ８８…データ線、  ８９…相補データ線（相補ビット線）、  １０１…配線、  １１０…基板、  １１１…ロジック回路、  １１２…配線層、  １１３…プログラミング素子、  １２１…メモリ回路、  １２２、１２４…配線層、  １２３…板状部材
ＢＰ…ボンディングパッド、  ＭＡ１乃至ＭＡ８…メモリアレイ、ＭＡＮ１乃至ＭＡＮ８…メモリアレイ領域、  ＭＡＲ１乃至ＭＡＲ８…冗長メモリアレイ領域、  ＭＣ…メモリセル、  ＲＭＣ…冗長メモリセル、  ＭＷＤＥＣ・ＤＲＶ…メインワード線アドレスデコーダ及びドライバ、  ＭＷＲＤＲＶ…冗長メインワード線駆動回路、  ＳＡ…センスアンプ、  ＦＵＳ…ヒューズ（救済用リンク）、  ＲＰＧＭ…冗長プログラム回路、ＰＥＲ…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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