(57)【特許請求の範囲】
【請求項１】
内部ロジック回路と、インターフェイス手段及びバウンダリ・スキャン・レジスタから成るバウンダリ・スキャン・ダミーセルとで構成される集積回路を設計する回路設計工程と、
前記集積回路について所定の検査を行い、所定の要件を満たしていないとき、前記回路設計工程において再び集積回路を設計し直させる工程と、
前記所定の要件を満たしていると、前記バウンダリ・スキャン・ダミーセルを、要件を満たしたときのインターフェイス手段とバウンダリ・スキャン・レジスタを含んだバウンダリ・スキャン・デバイスとに置き換える工程と
を有することを特徴とするバウンダリ・スキャン・ダミーセルを用いた回路設計方法。
【請求項２】
前記インターフェイス手段に対応した前記バウンダリ・スキャン・ダミーセルをあらかじめ登録しておき、前記回路設計工程において、前記インターフェイス手段を前記バウンダリ・スキャン・ダミーセルに自動的に置き換えて設計することを特徴とする請求項１記載のバウンダリ・スキャン・ダミーセルを用いた回路設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバウンダリ・スキャン・ダミーセルを用いた回路設計方法、特に集積回路設計時におけるバウンダリ・スキャン・デバイス挿入に関するものである。
【０００２】
【従来の技術】
バウンダリ・スキャンについては、「ＨＰバウンダリ・スキャン技術資料およびＢＳＤＬリファレンス・ガイド」（１９９１年５月）横河・ヒューレット・パッカードに記載されている。バウンダリ・スキャンとは、外部とのインターフェイスと内部ロジック回路との間にバウンダリスキャンレジスタをシフトレジスタ構造で配した設計のデバイスを対象とするテスト技術であり、ＩＥＥＥ  Ｓｔａｎｄａｒｄ  １１４９．１−１９９０  により規格化されている。
【０００３】
図２はバウンダリ・スキャンに用いる主なデバイスを配した集積回路の概略図である。２１は、内部ロジックであり、集積回路の核となるところである。２２及び２３は、それぞれ入力ピンと出力ピンであり、外部端子となる。２４はバウンダリ・スキャン・レジスタであり、入力ピン２２及び出力ピン２３と内部ロジック２１との間に挿入され、入力ピン２２及び出力ピン２３の制御及び観測に使用される。ＴＡＰコントローラ２５は、クロック信号（ＴＣＫ）やリセット信号（ＴＲＳＴ）等を入力し、デバイスの制御等を行う。２６はインストラクションレジスタであり、デバイスに機能を実行させるものである。ＩＤＣＯＤＥレジスタ２７は、デバイス及び製造メーカーを識別する。バイパスレジスタ２８は、スキャン入力から出力の距離を最短にするものである。ここで最も重要なのは、外部端子であるピンと内部ロジックとの間に挿入されているバウンダリ・スキャン・レジスタである。
【０００４】
通常、これらのデバイスは、内部ロジック設計終了後に内部ロジックの論理シミュレーションを行い、設計通りであることが確認されてから挿入される。その後、回路チェックを受け、不具合が生じた回路については、再度回路設計からやり直す。
【０００５】
【発明が解決しようとする課題】
上記のような従来の集積回路設計では、集積回路の内部ロジックの論理シミュレーションによる検証を行った後で、バウンダリ・スキャン回路の挿入作業を行うので、バウンダリ・スキャン・レジスタの特性を考慮せずに内部ロジックの設計を行うと、その後の擬似配線シミュレーションや実配線シミュレーションの際にバウンダリ・スキャン・レジスタによる遅延が問題となることがある。また、バウンダリ・スキャン・レジスタの挿入箇所において、駆動ゲート超過によるＦＡＮ  ＯＵＴオーバーが発生し、エラーとなる可能性がある。さらに、バウンダリ・スキャン・デバイスの挿入を行うために使用するＣＡＤツールは、専用のツールであるため、一般のＣＡＤと違い、設計者が容易に扱うことができず、その上、デバイス挿入に要する実行時間が長い。
【０００６】
以上の問題により、内部ロジックの設計を検討し直す度に専用ＣＡＤによるバウンダリ・スキャン・デバイス挿入を実行させなければならず、そのために多くの時間が費やされることになり、設計時間の短縮を図るには効率が悪いという問題点があった。
【０００７】
そこで、回路の設計時間の短縮を図るために、専用ＣＡＤによるバウンダリ・スキャン・デバイス挿入の実行回数を減らせるような回路設計方法が望まれていた。
【０００８】
【課題を解決するための手段】
本発明に係るバウンダリ・スキャン・ダミーセルを用いた回路設計方法は、内部ロジック回路と、インターフェイス手段及びバウンダリ・スキャン・レジスタから成るバウンダリ・スキャン・ダミーセルとで構成される集積回路を設計する回路設計工程と、集積回路について所定の検査を行い、所定の要件を満たしていないとき、回路設計工程において再び集積回路を設計し直させる工程と、所定の要件を満たしていると、バウンダリ・スキャン・ダミーセルを、要件を満たしたときのインターフェイス手段とバウンダリ・スキャン・レジスタを含んだバウンダリ・スキャン・デバイスとに置き換える工程とを有している。内部ロジック回路とバウンダリ・スキャン・ダミーセルから構成される回路を設計する工程を、所定の要件を満たすまで繰り返す。要件が整ってから、バウンダリ・スキャン・ダミーセルを、インターフェイス手段及びバウンダリ・スキャン・デバイスに置き換える工程を行う。したがって、集積回路設計の度にバウンダリ・スキャン・デバイスに置き換える必要がなく、時間の短縮となる。
【０００９】
【発明の実施の形態】
図１は本発明の実施の形態に係るバウンダリ・スキャン・ダミーセルを用いた回路設計方法のフローチャートである。図１に基づいて本実施の形態の動作を説明していく。まず、内部ロジックの設計、及び内部ロジックの論理シミュレーションを行う際に用いる機能検証パターンの設計を行う（Ｓ１０１）。
【００１０】
内部ロジックが設計されると、通常は図３に示されているような入力バッファ２、出力バッファ５又は入出力バッファ８を挿入するが、一般のＣＡＤ上で、これらのバッファの代わりに入力バウンダリ・スキャン・ダミーセル１、出力バウンダリ・スキャン・ダミーセル４又は入出力バウンダリ・スキャン・ダミーセル７を仮挿入する（Ｓ１０２）。なお、上記のバウンダリ・スキャン・ダミーセルを総称する時には、単にバウンダリ・スキャン・ダミーセル１、４、７というものとする。
【００１１】
図３はバッファと、本発明の実施の形態に係るバウンダリ・スキャン・ダミーセルの構成図である。（ａ）のような入力側に挿入される入力バウンダリ・スキャン・ダミーセル１は、入力バッファ２の出力側にバウンダリ・スキャン・レジスタ３が接続されたものである。また、（ｂ）のような出力に挿入される出力バウンダリ・スキャン・ダミーセル４は、出力バッファ５の入力側にバウンダリ・スキャン・レジスタ６が接続されたものである。さらに、（ｃ）のような入出力バウンダリ・スキャン・ダミーセル７は、入出力バッファ８の入力側、出力側及び制御側にそれぞれバウンダリ・スキャン・レジスタ９、１０及び１１が接続されたものである。したがってバウンダリ・スキャン・ダミーセルには、バウンダリ・スキャン・レジスタが持つ遅延時間、及びＦＡＮ  ＯＵＴ数が加味されたものとなり、入力バッファ２、出力バッファ５及び入出力バッファ８を挿入するよりも実際に作成される集積回路と内部論理の入出力部は同等のものとなる。
【００１２】
実際には、入力バッファ２、出力バッファ５及び入出力バッファ８を、それぞれ入力バウンダリ・スキャン・ダミーセル１、出力バウンダリ・スキャン・ダミーセル４及び入出力バウンダリ・スキャン・ダミーセル７に自動的に変換するようにあらかじめマクロとして登録しておくことによって、設計者は従来用いられていたこれらのバッファと同じ感覚で用いることができる。また、設計回路の論理機能を入力すると、それに見合う回路図を作成するような論理合成ツールを用いて設計している場合は、ネットリスト上のバッファ名をバウンダリ・スキャン・ダミーセル名にし、バウンダリ・スキャン・ダミーセル１、４、７を合成すれば、バウンダリ・スキャン・ダミーセル入り回路が生成される。
【００１３】
バウンダリ・スキャン・ダミーセル１、４、７の仮挿入が終了すると、回路設計基準チェックを行い、回路の不具合がないかどうかチェックする（Ｓ１０３）。回路設計基準チェックとは、回路図を読み込み、回路設計が正しくできているかどうかをチェックするプログラムである。回路設計基準チェックにおいて、不具合が見つかると、再度回路設計から検討し直す。バウンダリ・スキャン・ダミーセル１、４、７の挿入部分でＦＡＮ  ＯＵＴエラーが発生している場合に対しては、ＦＡＮ  ＯＵＴオーバーを防ぐためのドライバセルをバウンダリ・スキャン・ダミーセルの出力側に挿入し、駆動可能なゲート数を増やすことで対処する。なお、論理合成ツールを用いて設計している場合には、バウンダリ・スキャン・ダミーセル１、４、７の仮挿入時に論理の最適化を行っているため、バウンダリ・スキャン・ダミーセル１、４、７には問題が発生しない。
【００１４】
回路設計基準チェックにおいて、問題が生じなければ、作成した機能検証パターンを用いて、内部ロジックに対して、所望している論理が正しく作成されているかどうか論理シミュレーションを実施して検証する（Ｓ１０４）。論理シミュレーションにおいて、バウンダリ・スキャン・ダミーセル１、４、７の影響でエラーが発生した場合には、回路設計及び機能検証パターン設計の修正を行い、バウンダリ・スキャン・ダミーセルが影響を及ぼさないような設計を行い、再度回路設計基準チェック、及び論理シミュレーションを実施する。
【００１５】
論理シミュレーションにおいて、問題が発生しなければ、バウンダリ・スキャン・ダミーセル１、４、７の役割は完了する。次に、バウンダリ・スキャン・レジスタを含む、他のデバイスを専用ＣＡＤで本挿入するために、バウンダリ・スキャン・ダミーセルを削除し（Ｓ１０５）、通常挿入している入力バッファ２、出力バッファ５及び入出力バッファ８に置き換える。
【００１６】
バウンダリ・スキャン・ダミーセル１、４、７を削除した回路に対して、専用ＣＡＤツールを用いて、上述の図２に示したようなバウンダリ・スキャンに用いるデバイスを本挿入する（Ｓ１０６）。本挿入の終了した回路に再度回路設計基準チェックを行い（Ｓ１０７）、問題が生じれば回路設計及び機能検証パターン設計からやり直す。本挿入した後の回路において、問題が生じなければバウンダリ・スキャン適用工程を終了し、配線シミュレーション等の工程に移る（Ｓ１０８）。
【００１７】
上記のように本実施の形態においては、バウンダリ・スキャン・レジスタ２、５又は８による遅延時間、及びＦＡＮ  ＯＵＴを加味したバウンダリ・スキャン・ダミーセル１、４、７をあらかじめ一般のＣＡＤで挿入しておいて、内部ロジックの論理シミュレーションを行い、不具合を解決してから専用ＣＡＤによるデバイスの本挿入を行うために、実行時間を多く要する専用ＣＡＤを使用する回数が減り、回路設計時間の短縮ができる。
【００１８】
なお、上述の実施例においては、ＣＡＤ上の使用を例示したが、本発明ではそれに限定されるものではなく、他の回路設計においても用いることができる。
【００１９】
【発明の効果】
以上のように本発明によれば、バウンダリ・スキャン・ダミーセルを用いて、集積回路に対して所定の検査を行い、所定の要件を満たした集積回路のバウンダリ・スキャン・ダミーセルを、インターフェイス手段、及びバウンダリ・スキャン・デバイスに置き換えるようにしたので、集積回路を設計し直す度に、置き換える必要がなくなり、集積回路設計時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るバウンダリ・スキャン・ダミーセルを用いた回路設計方法のフローチャートである。
【図２】主なバウンダリ・スキャンのデバイスを配した回路の概略図である。
【図３】バッファと本発明の実施の形態に係るバウンダリ・スキャン・ダミーセルの構成図である。
【符号の説明】
１  入力バウンダリ・スキャン・ダミーセル
２  入力バッファ
３、６、９、１０、１１、２４  バウンダリ・スキャン・レジスタ
４  出力バウンダリ・スキャン・ダミーセル
５  出力バッファ
７  入出力バウンダリ・スキャン・ダミーセル
８  入出力バッファ
２１  内部ロジック
２２  入力ピン
２３  出力ピン
２５  ＴＡＰコントローラ
２６  インストラクションレジスタ
２７  ＩＤＣＯＤＥレジスタ
２８  バイパスレジスタ
【図１】
0003548922.tif 000002
【図２】
0003548922.tif 000003
【図３】
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