(57)【特許請求の範囲】
【請求項１】
励起光が入射される入射有効領域を有する半導体層と、
前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、
第１ゲート絶縁膜を介し、前記半導体層の下方に設けられた第１ゲート電極と、
第２ゲート絶縁膜を介し、前記半導体層の上方に設けられた第１の透明電極層により構成される第２ゲート電極と、
を各々備え、所定方向に互いに離間して配置された複数の光電変換素子と、
前記複数の光電変換素子の前記ドレイン電極または前記ソース電極に共通に接続されたソース、ドレイン端子と、
前記複数の光電変換素子の前記第１ゲート電極に共通に接続された第１ゲート端子と、
前記複数の光電変換素子の前記第２ゲート電極に共通に接続された第２ゲート端子と、
を有し、
前記ソース端子又は前記ドレイン端子又は前記第１ゲート端子は、少なくとも前記第１の透明電極層を有して構成されていることを特徴とするフォトセンサアレイ。
【請求項２】
前記ソース端子又は前記ドレイン端子又は前記第１ゲート端子の最上層が、前記第１の透明電極層により構成されていることを特徴とする請求項１に記載のフォトセンサアレイ。
【請求項３】
前記フォトセンサアレイは、前記複数の光電変換素子の上方に絶縁膜を介して設けられたアース電極を備え、前記ソース端子又は前記ドレイン端子又は前記第１ゲート端子又は前記第２ゲート端子は、少なくとも前記アース電極を構成する第２の透明電極層を有して構成されていることを特徴とする請求項１記載のフォトセンサアレイ。
【請求項４】
少なくとも、前記ソース、ドレイン電極、前記ソース、ドレイン端子、および、前記ソース、ドレイン電極と前記ソース、ドレイン端子とを接続する配線の下層に、前記半導体層が延在して設けられていることを特徴とする請求項１乃至３のいずれかに記載のフォトセンサアレイ。
【請求項５】
前記複数の光電変換素子は、各々前記ソース、ドレイン端子、前記第１ゲート端子および前記第２ゲート端子を介して、各々ドレインドライバ、第１ゲートドライバおよび第２ゲートドライバに接続されることを特徴とする請求項１乃至４のいずれかに記載のフォトセンサアレイ。
【請求項６】
前記各光電変換素子の前記半導体層は、複数に分離され、前記複数の半導体層には、それぞれ前記ソース、ドレイン電極が設けられ、前記ソース電極は互いに接続され、前記ドレイン電極は互いに接続されていることを特徴とする請求項１乃至５のいずれかに記載のフォトセンサアレイ。
【請求項７】
前記半導体層における前記入射有効領域は複数あり、前記半導体層のチャネル長方向に並んで配列されていることを特徴とする請求項１記載のフォトセンサアレイ。
【請求項８】
前記ソース、ドレイン電極は、励起光に対して不透明であることを特徴とする請求項１乃至７のいずれかに記載のフォトセンサアレイ。
【請求項９】
前記複数の光電変換素子の各々の前記複数の半導体層は、半導体層のチャネル長方向に並んで配列されることを特徴とする請求項６記載のフォトセンサアレイ。
【請求項１０】
前記複数の光電変換素子は、デルタ配列されていることを特徴とする請求項１乃至９のいずれかに記載のフォトセンサアレイ。
【請求項１１】
絶縁性基板上に、第１ゲート電極と、第１ゲート端子部に該第１ゲート電極と接続する第１ゲートベースパッドと、を形成する工程と、少なくとも前記第１ゲート電極上および前記第１ゲート端子部に、第１ゲート絶縁膜を形成した後、前記第１ゲート電極の上方に所定の形状を有し、励起光によりキャリアを生成する半導体層を形成する工程と、前記第１ゲート端子部に前記第１ゲートベースパッドを露出する第１開口部を形成する工程と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、ドレイン端子部に該ドレイン電極と接続するドレインベースパッドと、前記第１開口部を介して前記第１ゲート端子部に第１ゲート端子下層を形成する工程と、少なくとも前記第１ゲート端子下層、前記ソース、ドレイン電極および前記ドレイン端子部上に、第２ゲート絶縁膜を形成した後、前記第１ゲート端子下層および前記ドレインベースパッドを露出する第２開口部を形成する工程と、前記半導体層の上方に所定の形状を有する第２ゲート電極と、第２ゲート端子部に該第２ゲート電極と接続する第２ゲートベースパッドと、前記第２開口部を介して第１ゲート端子下層と接続する第１ゲート端子上層又は前記ドレインベースパッドと接続するドレイン端子上層と、を形成する工程と、を有していることを特徴とするフォトセンサアレイの製造方法。
【請求項１２】
少なくとも前記第１ゲート端子上層又は前記ドレイン端子上層は、前記第２ゲート電極と同一の透明電極層により構成されていることを特徴とする請求項１１記載のフォトセンサアレイの製造方法。
【請求項１３】
少なくとも前記第１ゲート端子部、前記ドレイン端子部、前記第２ゲート電極および第２ゲート端子部上に、保護絶縁膜を形成した後、前記第１ゲート端子部、前記ドレイン端子部および前記第２ゲート端子部を露出する第３開口部を形成する工程と、前記保護絶縁膜上に、所定の形状を有するアース電極と、前記第３開口部を介して、前記第１ゲート端子部に第１ゲート端子最上層、又は前記ドレイン端子部にドレイン端子最上層、又は第２ゲート端子部に第２ゲート端子上層と、を形成する工程を有することを特徴とする請求項１１または１２記載のフォトセンサアレイの製造方法。
【請求項１４】
前記第１ゲート端子最上層、又は前記ドレイン端子最上層又は前記第２ゲート端子上層は、前記アース電極と同一の透明電極層により構成されていることを特徴とする請求項１３記載のフォトセンサアレイの製造方法。
【請求項１５】
少なくとも前記ソース、ドレイン電極、前記ソース、ドレイン端子部および前記ソース、ドレイン電極と前記ソース、ドレイン端子部を接続する配線層の下方に、前記半導体層が延在して設けられていることを特徴とする請求項１１乃至１４のいずれかに記載のフォトセンサアレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトセンサアレイおよびその製造方法に関し、特に、共通の半導体層に対して上方および下方に各々トップゲート電極およびボトムゲート電極を備えたダブルゲート構造を有する薄膜トランジスタによる光電変換素子（フォトセンサ）を２次元配列して構成されるフォトセンサアレイ、および、その製造方法に関する。
【０００２】
【従来の技術】
従来、印刷物や写真、あるいは、指紋等の微細な凹凸の形状等を読み取る２次元画像の読取装置として、光電変換素子（フォトセンサ）をマトリクス状に配列して構成されるフォトセンサアレイを有する構造のものがある。このようなフォトセンサアレイとして、一般に、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等の固体撮像デバイスが用いられている。
【０００３】
ＣＣＤは、周知の通り、フォトダイオードやトランジスタ等のフォトセンサをマトリクス状に配列した構成を有し、各フォトセンサの受光部に照射された光量に対応して発生する電子−正孔対の量（電荷量）を、水平走査回路および垂直走査回路により検出し、照射光の輝度を検知している。
このようなＣＣＤを用いたフォトセンサシステムにおいては、走査された各フォトセンサを選択状態にするための選択トランジスタを個別に設ける必要があるため、画素数が増大するにしたがってシステム自体が大型化するという問題を有している。
【０００４】
そこで、近年、このような問題を解決するための構成として、フォトセンサ自体にフォトセンス機能と選択トランジスタ機能とを持たせた、いわゆる、ダブルゲート構造を有する薄膜トランジスタ（以下、ダブルゲート型フォトセンサという）を画像読取装置に適用して、システムの小型化、および、画素の高密度化を図る試みがなされている。
【０００５】
このようなフォトセンサを用いた画像読取装置は、概略、ガラス基板の一面側に、共通の半導体層に対して上方（上層）および下方（下層）に各々トップゲート電極およびボトムゲート電極を備えたダブルゲート型フォトセンサをマトリクス状に形成して、フォトセンサアレイを構成し、例えば、ガラス基板の背面側に設けられた光源から照射光を照射して、フォトセンサアレイ上方の検知面に載置された指から指紋等の２次元画像の画像パターンに応じた反射光を、ダブルゲート型フォトセンサにより明暗情報として検出し、２次元画像を読み取るものである。
【０００６】
ここで、フォトセンサアレイによる画像の読み取り動作は、リセットパルスの印加による初期化終了時から読み出しパルスが印加されるまでの光蓄積期間において、各ダブルゲート型フォトセンサ毎に蓄積されるキャリヤ（正孔）の蓄積量に基づいて、明暗情報が検出される。なお、ダブルゲート型フォトセンサ、および、フォトセンサアレイの具体的な構成および動作については、後述する。
【０００７】
【発明が解決しようとする課題】
ところで、上述したような２次元画像の読取装置に適用されるフォトセンサシステムにおいては、フォトセンサがマトリクス状に配列されるアレイ領域の周囲にパッド部が配置され、このパッド部を介して、フォトセンサアレイを駆動するためのゲートドライバやドレインドライバ等の周辺回路に接続されている。ここで、フォトセンサアレイを構成するダブルゲート型フォトセンサは、上述したように、ガラス基板上に設けられた共通の半導体層に対して上層および下層に各々トップゲート電極およびボトムゲート電極を備えた構成を有しているので、その断面構造は、必然的に積層構造となるうえ、アレイ領域とパッド部における断面構造を異ならせたり、個別の製造プロセスを適用すると、導電層および絶縁層の成膜、パターニング工程が著しく増加し、製造コストの上昇、製造時間の増大を招くという問題を有していた。
【０００８】
また、フォトセンサアレイの積層構造において、比較的下層に形成される導電層と、比較的上層に形成される導電層とでは、周辺回路との接続を行うパッド部における段差に差異が生じ、周辺回路との接合性に劣化を生じやすくなるという問題を有していた。さらに、比較的上層に形成される導電層は、下層の導電層等による段差の影響を受けやすくなり、断線の危険性が高くなるという問題も有していた。
【０００９】
そこで、本発明は、上述した問題点に鑑み、製造プロセスを削減しつつ、フォトセンサアレイと周辺回路との接合性の改善、導電層の断線の抑制を図ることができるフォトセンサアレイの構造と、その製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載のフォトセンサアレイは、励起光が入射される入射有効領域を有する半導体層と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、第１ゲート絶縁膜を介し、前記半導体層の下方に設けられた第１ゲート電極と、第２ゲート絶縁膜を介し、前記半導体層の上方に設けられた第１の透明電極層により構成される第２ゲート電極と、を各々備え、所定方向に互いに離間して配置された複数の光電変換素子と、前記複数の光電変換素子の前記ドレイン電極または前記ソース電極に共通に接続されたソース、ドレイン端子と、前記複数の光電変換素子の前記第１ゲート電極に共通に接続された第１ゲート端子と、前記複数の光電変換素子の前記第２ゲート電極に共通に接続された第２ゲート端子と、を有し、前記ソース端子又は前記ドレイン端子又は前記第１ゲート端子は、少なくとも前記第１の透明電極層を有して構成されていることを特徴とする。
【００１１】
請求項１記載の発明によれば、ソース、ドレイン端子、第１ゲート端子のいずれかが、前記第２ゲート電極を構成する透明電極層を含む積層構造を有しているので、各端子の構成を厚く形成することができるのでシート抵抗を低くし、また端子の形状不良を抑制しつつ、周辺回路との良好な電気的接続状態を実現することができる。特に、透明電極層をＩＴＯとすると、ＩＴＯ以外の金属端子に比べ周辺回路との接合性を向上することができる。
【００１２】
また、請求項２または３記載の発明によれば、ソース、ドレイン端子、第１ゲート端子および第２ゲート端子のいずれかは、構成する積層構造のうち、少なくとも最上層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、各端子を積層形成することができる。
ここで、光電変換素子の最上層に形成される透明電極層に、所定の電位（接地電位）を印加することにより、画像読み取り時に被写体に帯電した電荷を放電することができ、光電変換素子の静電破壊や動作不良を防止することができる。
【００１３】
また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであってもよく、これにより、各端子部の積層構造をより厚く形成することができ、端子の形状不良を一層抑制して、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第２ゲート電極等の導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
また、上記構成を有する複数の光電変換素子は、各端子を介してドレインドライバ、第１ゲートドライバ及び第２ゲートドライバ等の所定の周辺回路に接続されるので、良好な絶縁特性や信号伝達特性、接合性を有するフォトセンサシステムを簡易な製造プロセスにより抵抗することができる。
【００１４】
また、請求項６記載の発明によれば、半導体層のソース、ドレイン電極間の励起光が入射される有効領域が、容易に所定の形状比率を満たすように構成することが可能になり、光検知領域の偏りを改善するように任意に配置することができる。したがって、半導体層の入射有効領域を最適な形状比率になるように設定することができるので、励起光の入射量が微量であっても十分ソース−ドレイン電流を流すことができ、良好な受光感度を実現することができる。
請求項６記載のフォトセンサアレイにおいて、複数の半導体層のソース電極は互いに接続され、複数の半導体層のドレイン電極は互いに接続されていてもよく、ソース電極又はドレイン電極が、複数の半導体層のうち隣接する２つに跨って形成されていてもよい。
【００１５】
また、複数の光電変換素子の各々の複数の半導体層が、半導体層のチャネル長方向に並んで配列されていてもよい。
さらに、複数の光電変換素子がデルタ配列されていれば、２次元的に隣接する光電変換素子間の距離をより均等にすることができるため、同じ被写体をフォトセンサアレイに対し平面的に異なる角度で載置したときの、方向に応じて異なる受光感度の不均一さによる光情報のずれを抑制することができるので、被写体が載置する角度の制限が少なくて済み、一層の画像読み取り特性に優れたフォトセンサアレイを実現することができる。
【００１６】
請求項１１記載のフォトセンサアレイの製造方法は、絶縁性基板上に、第１ゲート電極と、第１ゲート端子部に該第１ゲート電極と接続する第１ゲートベースパッドと、を形成する工程と、少なくとも前記第１ゲート電極上および前記第１ゲート端子部に、第１ゲート絶縁膜を形成した後、前記第１ゲート電極の上方に所定の形状を有し、励起光によりキャリアを生成する半導体層を形成する工程と、前記第１ゲート端子部に前記第１ゲートベースパッドを露出する第１開口部を形成する工程と、前記半導体層の両端側にそれぞれ設けられたソース、ドレイン電極と、ドレイン端子部に該ドレイン電極と接続するドレインベースパッドと、前記第１開口部を介して前記第１ゲート端子部に第１ゲート端子下層を形成する工程と、少なくとも前記第１ゲート端子下層、前記ソース、ドレイン電極および前記ドレイン端子部上に、第２ゲート絶縁膜を形成した後、前記第１ゲート端子下層および前記ドレインベースパッドを露出する第２開口部を形成する工程と、前記半導体層の上方に所定の形状を有する第２ゲート電極と、第２ゲート端子部に該第２ゲート電極と接続する第２ゲートベースパッドと、前記第２開口部を介して第１ゲート端子下層と接続する第１ゲート端子上層又は前記ドレインベースパッドと接続するドレイン端子上層と、を形成する工程と、を有していることを特徴とする。
【００１７】
請求項１１記載の発明によれば、フォトセンサアレイを構成する光電変換素子の各導電層と同一の材料かつ同一の工程で、第１ゲート端子、ドレイン端子、のいずれかを構成する各電極層を積層形成しているので、フォトセンサアレイ全体を共通する一連の製造プロセスで各構成の形成や処理を行うことができ、製造プロセスを削減して、製造コストの低減や製造時間の短縮を図ることができるとともに、第１ゲート端子、ドレイン端子、のいずれかを構成する各電極層を良好に厚くし端子のシート抵抗を低くすることができる。
【００１８】
また、請求項１３記載の発明によれば、保護絶縁膜上に、アース電極と、第１ゲート端子最上層又はドレイン端子最上層又は第２ゲート端子上層と、を同一の工程で形成するものであってもよい。これにより、製造プロセスを増加することなく、被写体に帯電した電荷による光電変換素子の静電破壊や動作不良を防止することができるとともに、各端子の積層構造をより厚く形成して周辺回路との接合性をより向上させることができる。
また、ドレイン端子、第１ゲート端子および第２ゲート端子を構成する積層構造のうち、少なくとも最上層となる導電層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、製造プロセスを増加することなく、各端子を積層形成することができる。
【００１９】
また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであってもよく、これにより、各端子部の積層構造をより厚く形成して低シート抵抗化し、端子の形状不良を一層抑制し、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第２ゲート電極等の導電層に生じる段差を緩和して、絶縁特性や信号伝達特性の劣化等を抑制することができるフォトセンサシステムを簡易な製造プロセスで提供することができる。
【００２０】
【発明の実施の形態】
以下に、本発明に係るフォトセンサアレイおよびその製造方法について、実施の形態を示して詳しく説明する。
まず、本発明に係るフォトセンサアレイに適用されるダブルゲート型フォトセンサについて、図面を参照して説明する。
図１は、ダブルゲート型フォトセンサの基本構造を示す概略断面図である。
【００２１】
図１（ａ）に示すように、ダブルゲート型フォトセンサ１０は、励起光（ここでは、可視光）が入射されると電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル層）２４と、半導体層２４の両端にそれぞれ設けられたｎ＋シリコンからなる不純物層２６ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形成されたクロム、クロム合金、アルミ、アルミ合金等から選択された可視光に対して不透明のドレイン電極２７ａおよびソース電極２７ｂと、半導体層２４の上方（図面上方）にブロック絶縁膜２５および上部（トップ）ゲート絶縁膜２８を介して形成されたＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ：インジウム−スズ酸化物）等の透明導電膜からなり、可視光に対して透過性を示すトップゲート電極２９と、半導体層２４の下方（図面下方）に下部（ボトム）ゲート絶縁膜２３を介して形成されたクロム、クロム合金、アルミ、アルミ合金等の可視光に対して不透明なボトムゲート電極２２と、を有して構成されている。
【００２２】
なお、図１（ａ）において、トップゲート電極２９、トップゲート絶縁膜２８、ボトムゲート絶縁膜２３、および、トップゲート電極２９上に設けられる保護絶縁膜３０は、いずれも半導体層２４を励起する可視光に対して透過率の高い材質により構成され、一方、ボトムゲート電極２２は、可視光の透過を遮断する材質により構成されることにより、図面上方から入射する光のみを検知する構造を有している。
【００２３】
すなわち、ダブルゲート型フォトセンサ１０は、半導体層２４を共通のチャネル領域として、半導体層２４、ドレイン電極２７ａ、ソース電極２７ｂ、およびトップゲート電極２９により形成される上部ＭＯＳトランジスタと、半導体層２４、ドレイン電極２７ａ、ソース電極２７ｂおよびボトムゲート電極２２により形成される下部ＭＯＳトランジスタと、からなる２つのＭＯＳトランジスタを組み合わせた構造が、ガラス基板等の透明な絶縁性基板２１上に形成されている。そして、このようなダブルゲート型フォトセンサ１０は、一般に、図１（ｂ）に示すような等価回路により表される。ここで、ＴＧはトップゲート端子、ＢＧはボトムゲート端子、Ｓはソース端子、Ｄはドレイン端子である。
【００２４】
次に、上述したダブルゲート型フォトセンサを２次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムについて、図面を参照して簡単に説明する。
図２は、ダブルゲート型フォトセンサを２次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムの概略構成図である。
【００２５】
図２に示すように、フォトセンサシステムは、大別して、多数のダブルゲート型フォトセンサ１０を、例えば、ｎ行×ｍ列のマトリクス状に配列したフォトセンサアレイ１００と、各ダブルゲート型フォトセンサ１０のトップゲート端子ＴＧ（トップゲート電極２９）およびボトムゲート端子ＢＧ（ボトムゲート電極２２）を各々行方向に接続して伸延するトップゲートライン１０１およびボトムゲートライン１０２と、各ダブルゲート型フォトセンサ１０のドレイン端子Ｄ（ドレイン電極２７ａ）を列方向に接続したドレインライン１０３と、ソース端子Ｓ（ソース電極２７ｂ）を列方向に接続したソースライン１０４と、フォトセンサアレイ１００の周辺部に配置され、トップゲートライン１０１に接続されたトップゲートパッド群１１１、ボトムゲートライン１０２に接続されたボトムゲートパッド群１２１、ドレインライン１０３に接続されたドレインパッド群１３１、ソースライン１０４に接続されたソースパッド群１４１（ただし、個数は１以上）と、トップゲートパッド群１１１を介して、トップゲートライン１０１に接続されたトップゲートドライバ１１０と、ボトムゲートパッド群１２１を介して、ボトムゲートライン１０２に接続されたボトムゲートドライバ１２０と、ドレインパッド群１３１を介して、ドレインライン１０３に接続されたコラムスイッチ１３２、プリチャージスイッチ１３３、アンプ１３４からなるドレインドライバ（出力回路部）１３０と、を有して構成されている。
【００２６】
ここで、トップゲートライン１０１は、トップゲート電極２９とともに、ＩＴＯ等の透明導電膜で一体的に形成され、ボトムゲートライン１０２、ドレインライン１０３並びにソースライン１０４は、それぞれボトムゲート電極２２、ドレイン電極２７ａ、ソース電極２７ｂと同一の励起光に不透明な材料で一体的に形成されている。また、ソースライン１０４は、ソースパッド群１４１を介して接地電位に接続されている。
なお、図２において、φｔｇおよびφｂｇは、それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、および、読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φｐｇは、プリチャージ電圧Ｖｐｇを印加するタイミングを制御するプリチャージ信号である。
【００２７】
このような構成において、トップゲートドライバ１１０からトップゲートライン１０１を介して、トップゲート端子ＴＧに電圧を印加することにより、フォトセンス機能が実現され、ボトムゲートドライバ１１２からボトムゲートライン１０２を介して、ボトムゲート端子ＢＧに電圧を印加し、ドレインライン１０３を介して検出信号をトレインドライバ１３０に取り込んでシリアルデータ又はパラレルデータとして出力（Ｖｏｕｔ）することにより、選択読み出し機能が実現される。
【００２８】
次に、上述したフォトセンサシステムの駆動制御方法について、図面を参照して説明する。
図３は、フォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図４は、ダブルゲート型フォトセンサの動作概念図であり、図５は、フォトセンサシステムの出力電圧の光応答特性を示す図である。ここでは、上述したダブルゲート型フォトセンサおよびフォトセンサシステムの構成（図１、図２）を適宜参照して説明する。
まず、リセット動作においては、図３、図４（ａ）に示すように、ｉ番目の行のトップゲートライン１０１にパルス電圧（リセットパルス；例えばＶｔｇ＝＋１５Ｖのハイレベル）φＴｉを印加して、各ダブルゲート型フォトセンサ１０の半導体層２４、および、ブロック絶縁膜２５における半導体層２４との界面近傍に蓄積されているキャリア（ここでは、正孔）を放出する（リセット期間Ｔｒｅｓｅｔ）。
【００２９】
次いで、光蓄積動作においては、図３、図４（ｂ）に示すように、トップゲートライン１０１にローレベル（例えばＶｔｇ＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、リセット動作を終了し、キャリヤ蓄積動作による光蓄積期間Ｔａがスタートする。光蓄積期間Ｔａにおいては、トップゲート電極側から入射した光量に応じて半導体層２４の入射有効領域、すなわちキャリア発生領域で生成された電子−正孔対が生成され、半導体層２４、および、ブロック絶縁膜２５における半導体層２４との界面近傍、すなわちチャネル領域周辺に正孔が蓄積される。
【００３０】
そして、プリチャージ動作においては、図３、図４（ｃ）に示すように、光蓄積期間Ｔａに並行して、プリチャージ信号φｐｇに基づいてドレインライン１０３に所定の電圧（プリチャージ電圧）Ｖｐｇを印加し、ドレイン電極２７ａに電荷を保持させる（プリチャージ期間Ｔｐｒｃｈ）。
次いで、読み出し動作においては、図３、図４（ｄ）に示すように、プリチャージ期間Ｔｐｒｃｈを経過した後、ボトムゲートライン１０２にハイレベル（例えばＶｂｇ＝＋１０Ｖ）のバイアス電圧（読み出し選択信号；以下、読み出しパルスという）φＢｉを印加することにより、ダブルゲート型フォトセンサ１０をＯＮ状態にする（読み出し期間Ｔｒｅａｄ）。
【００３１】
ここで、読み出し期間Ｔｒｅａｄにおいては、チャネル領域に蓄積されたキャリア（正孔）が逆極性のトップゲート端子ＴＧに印加されたＶｔｇ（−１５Ｖ）を緩和する方向に働くため、ボトムゲート端子ＢＧのＶｂｇによりｎチャネルが形成され、ドレイン電流に応じてドレインライン１０３のドレインライン電圧ＶＤは、図５（ａ）に示すように、プリチャージ電圧Ｖｐｇから時間の経過とともに徐々に低下する傾向を示す。
【００３２】
すなわち、光蓄積期間Ｔａにおける光蓄積状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄積されていない場合には、図４（ｅ）、図５（ａ）に示すように、トップゲート端子ＴＧに負バイアスをかけることによって、ボトムゲート端子ＢＧの正バイアスが打ち消され、ダブルゲート型フォトセンサ１０はＯＦＦ状態となり、ドレイン電圧、すなわち、ドレインライン１０３の電圧ＶＤが、ほぼそのまま保持されることになる。
【００３３】
一方、光蓄積状態が明状態の場合には、図４（ｄ）、図５（ａ）に示すように、チャネル領域に入射光量に応じたキャリヤ（正孔）が捕獲されているため、トップゲート端子ＴＧの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート端子ＢＧの正バイアスによって、ダブルゲート型フォトセンサ１０はＯＮ状態となる。そして、この入射光量に応じたＯＮ抵抗に従って、ドレインライン１０３の電圧ＶＤは、低下することになる。
【００３４】
したがって、図５（ａ）に示したように、ドレインライン１０３の電圧ＶＤの変化傾向は、トップゲート端子ＴＧへのリセットパルスφＴｉの印加によるリセット動作の終了時点から、ボトムゲート端子ＢＧに読み出しパルスφＢｉが印加されるまでの時間（光蓄積期間Ｔａ）に受光した光量に深く関連し、蓄積されたキャリアが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリアが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Ｔｒｅａｄがスタートして、所定の時間経過後のドレインライン１０３の電圧ＶＤを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【００３５】
上述した一連の画像読み取り動作を１サイクルとして、ｉ＋１番目の行のダブルゲート型フォトセンサ１０にも同等の処理手順を繰り返すことにより、ダブルゲート型フォトセンサ１０を２次元のセンサシステムとして動作させることができる。
なお、図３に示したタイミングチャートにおいて、プリチャージ期間Ｔｐｒｃｈの経過後、図４（ｆ）、（ｇ）に示すように、ボトムゲートライン１０２にローレベル（例えばＶｂｇ＝０Ｖ）を印加した状態を継続すると、ダブルゲート型フォトセンサ１０はＯＦＦ状態を持続し、図５（ｂ）に示すように、ドレインライン１０３の電圧ＶＤは、プリチャージ電圧Ｖｐｇを保持する。このように、ボトムゲートライン１０２への電圧の印加状態により、ダブルゲート型フォトセンサ１０の読み出し状態を選択する選択機能が実現される。
【００３６】
図６は、上述したようなフォトセンサシステムを適用した２次元画像の画像読取装置の要部断面図である。
図６に示すように、指紋等の２次元画像を読み取る画像読取装置においては、ダブルゲート型フォトセンサ１０が形成されたガラス基板（絶縁性基板）２１下方側に設けられたバックライト（面光源）４０から照射光Ｒ１を入射させ、この照射光Ｒ１がダブルゲート型フォトセンサ１０の形成領域を除く、透明な絶縁性基板２１と絶縁膜２３、２８、３０を透過して、保護絶縁膜３０上の被写体５０に照射される。
【００３７】
そして、被写体５０の画像パターン（あるいは、凹凸パターン）によって決まる反射率（明暗情報）に応じた反射光Ｒ２が、透明な絶縁膜３０、２８、２５およびトップゲート電極２９を透過して半導体層２４に入射することにより、被写体５０の画像パターンに対応したキャリヤが蓄積され、上述した一連の駆動制御方法にしたがって、被写体５０の画像パターンを明暗情報として読み取ることができる。
【００３８】
次に、本発明に係るフォトセンサアレイについて、具体的な実施の形態を示して説明する。なお、以下に示す実施形態においては、光電変換素子（フォトセンサ）として、上述したダブルゲート型フォトセンサを適用し、トップゲート電極を第１ゲート電極として電圧を印加することにより、フォトセンス機能を実現するとともに、ボトムゲート電極を第２ゲート電極として電圧を印加することにより、チャネル領域に蓄積された電荷量を読み出す機能を実現するものとして説明する。
【００３９】
＜第１の実施形態＞
図７は、本発明に係るフォトセンサアレイにおける第１の実施形態の一構成例を示す要部断面図である。ここでは、図１に示した構成と同等のダブルゲート型フォトセンサを適用して、フォトセンサアレイを構成する場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した構成（図１）と同等の構成については、同一の符号を付して、その説明を簡略化する。
【００４０】
図７に示すように、本構成例におけるフォトセンサアレイ１００Ａは、大別して、フォトセンサをマトリクス状に配列して構成されるアレイ領域Ａａと、アレイ領域Ａａの周辺部に配置され、ドライバ等の周辺回路との電気的な接続が行われるパッド領域Ａｐと、を有している。
アレイ領域Ａａは、上述した図１の構成と同様に、アモルファスシリコン等の半導体層２４と、半導体層２４の両端にそれぞれ設けられた不純物層２６ａ、２６ｂと、不純物層２６ａ、２６ｂ上に形成されたドレイン電極２７ａおよびソース電極２７ｂと、半導体層２４上に設けられたブロック絶縁膜２５と、半導体層２４の上方にトップゲート絶縁膜２８を介して形成されたトップゲート電極２９と、半導体層２４の下方にボトムゲート絶縁膜２３を介して形成されたボトムゲート電極２２と、を有して構成された複数のフォトセンサ（図７では、便宜的に１個のみを表記）が、絶縁性基板２１上にマトリクス状に配列されている。
【００４１】
ここで、ブロック絶縁膜２５、トップゲート絶縁膜２８、ボトムゲート絶縁膜２３、保護絶縁膜３０は、例えば、窒化シリコン（ＳｉＮ）等の透光性を有する絶縁膜により構成され、また、トップゲート電極２９およびトップゲートライン１０１は、ＩＴＯ等の励起光に透過性を示す導電膜からなり、ともに可視光に対して高い透過率を示す。一方、少なくともボトムゲート電極２２およびボトムゲートライン１０２は、クロム等の励起光の透過を遮断する材質により構成されている。
【００４２】
また、パッド領域Ａｐには、ボトムゲート電極２２から延在するボトムゲートライン１０２の端部に形成されたボトムゲートパッド部Ｐｂ（ボトムゲートパッド群１２１）と、ドレイン電極２７ａから延在するドレインライン１０３の端部に形成されたドレインパッド部Ｐｄ（ドレインパッド群１３１）と、トップゲート電極２９から延在するトップゲートライン１０１の端部に形成されたトップゲートパッド部Ｐｔ（トップゲートパッド群１１１）と、が各々所定のピッチで配列されている。
【００４３】
ここで、ボトムゲートパッド部Ｐｂは、ボトムゲート電極２２およびボトムゲートライン１０２と一体的に形成されたベースパッド２２ａ上に、ドレイン電極２７ａおよびソース電極２７ｂと同一の導電性材料（例えば、クロム）により構成された第１のボトムパッド電極層２２ｂと、トップゲート電極２９と同一の導電性材料（例えば、ＩＴＯ）により構成された第２のボトムパッド電極層２２ｃが積層された構成を有し、最上層となる第２のボトムパッド電極層２２ｃが、保護絶縁膜３０に形成された開口部から露出して、例えば、ボトムゲートドライバ１２０側に設けられたバンプ（外部端子）Ｂｂを介して電気的に接続される。
【００４４】
また、ドレインパッド部Ｐｄは、ドレインライン１０２と一体的に形成されたベースパッド２７ｘ上に、トップゲート電極２９と同一の導電性材料（例えば、ＩＴＯ）により構成された第１のドレインパッド電極層２７ｙが積層された構成を有し、最上層となる第１のドレインパッド電極層２７ｙが、保護絶縁膜３０から露出して、例えば、ドレインドライバ１３０（コラムスイッチ１３２）側に設けられたバンプＢｄを介して電気的に接続される。
【００４５】
さらに、トップゲートパッド部Ｐｔは、トップゲートライン１０１と一体的に形成されたベースパッド２９ａが保護絶縁膜３０から直接露出して、例えば、トップゲートドライバ１１０側に設けられたバンプＢｔを介して電気的に接続される。
すなわち、ダブルゲート型フォトセンサを適用したフォトセンサアレイにおいては、上述したようにフォトセンサの断面構造が積層構造となるため、アレイ領域およびパッド領域に同等の構成を適用した場合、パッド部に形成される開口部の段差が顕著になり、取り出し電極（パッド部の電極層）の形状不良やドライバ側のバンプとの接合不良等を生じる可能性があった。
【００４６】
これに対して、本構成例に係るフォトセンサアレイにおいては、パッド領域に形成されるパッド部（特に、ボトムゲートパッド部Ｐｂおよびドレインパッド部Ｐｄ）を複数の電極層からなる積層構造としているので、電極層を厚く形成して形状不良を抑制することができるとともに、ドライバ側のバンプとの接合性を向上することができる。
また、フォトセンサアレイ１００Ａは、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙの両方を備えていたが、いずれかのみでもよい。そして図示しないがソースパッド群１４１は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１のドレインパッド電極層２７ｙと同様に２層構造としてもよく、またベースパッド２７ｘと同じ層からなる１層構造としてもよい。
【００４７】
図８は、本発明に係るフォトセンサアレイにおける第１の実施形態の他の構成例を示す要部断面図である。ここでは、１素子当たりにフォトセンサ部となる半導体層を２個備えたダブルゲート型フォトセンサによりフォトセンサアレイを構成する場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した構成（図１、図７参照）と同等の構成については、同一の符号を付して、その説明を省略する。
【００４８】
図８に示すように、本構成例におけるフォトセンサアレイ１００Ｂは、図７に示した構成と同様に、アレイ領域Ａａとパッド領域Ａｐとを有して構成され、アレイ領域Ａａには、並列に配置され、可視光が入射されると電子−正孔対を発生するアモルファスシリコン等の半導体層２４ａ、２４ｂと、各半導体層２４ａ、２４ｂの両端にそれぞれ設けられたｎ＋シリコンからなる不純物層２６ａ、２６ｂおよび２６ｃ、２６ｄと、各半導体層２４ａ、２４ｂの不純物層２６ｂ、２６ｃ上に延在し、半導体層２４ａ、２４ｂ間に跨って形成された単一のソース電極２７ｂと、各半導体層２４ａ、２４ｂを挟んでソース電極２７ｂに対向し、不純物層２６ａ、２６ｄ上に形成されるとともに、図示しない部分で電気的に接続されたドレイン電極２７ａ、２７ｃと、半導体層２４ａ上に設けられたブロック絶縁膜２５ａと、半導体層２４ｂの上に設けられたブロック絶縁膜２５ｂと、各半導体層２４ａ、２４ｂの上方に共通のトップゲート絶縁膜２８を介して形成された単一のトップゲート電極２９と、各半導体層２４ａ、２４ｂの下方に共通のボトムゲート絶縁膜２３を介して形成された単一のボトムゲート電極２２と、を有して構成された複数のフォトセンサ（図８では、便宜的に１個のみを表記）が、絶縁性基板２１上にマトリクス状に配列されている。なお、パッド領域Ａｐは、図７に示した構成と同様に、積層構造を有するパッド部を有している。
【００４９】
すなわち、本構成例におけるフォトセンサアレイ１００Ｂに適用されるダブルゲート型フォトセンサは、絶縁性基板２１上に、半導体層２４ａを共通のチャネル領域として、半導体層２４ａ、ドレイン電極２７ａ、ソース電極２７ｂ、トップゲート絶縁膜２８およびトップゲート電極２９により形成される第１の上部ＭＯＳトランジスタと、半導体層２４ａ、ドレイン電極２７ａ、ソース電極２７ｂ、ボトムゲート絶縁膜２３およびボトムゲート電極２２により形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、半導体層２４ｂを共通のチャネル領域として、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電極２７ｃ、トップゲート絶縁膜２８およびトップゲート電極２９により形成される第２の上部ＭＯＳトランジスタと、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電極２７ｃ、ボトムゲート絶縁膜２３およびボトムゲート電極２２により形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサを、並列に連結配置した構成を有している。
【００５０】
このような構成を有するフォトセンサアレイ１００Ｂによれば、上述した構成例と同様に、パッド部を積層構造とすることができるので、電極層の形状不良を抑制することができるとともに、ドライバとの接合性を向上することができる。また、第１および第２のダブルゲート型フォトセンサを構成するトップゲート電極２９とボトムゲート電極２２を、各々共通電極により構成し、かつ、ドレイン電極２７ａ、２７ｃを共通のソース電極２７ｂに対向して、分割（または、分岐）した構成を有しているので、フォトセンサ部となる半導体層が１素子当たり２個備えたダブルゲート型フォトセンサを、上述した駆動制御方法を適用して、１素子当たり１個の半導体層を備えたダブルゲート型フォトセンサと同様に動作させることができる。
【００５１】
次に、上述した構成を有するフォトセンサアレイの製造方法について、図面を参照して詳しく説明する。
図９乃至図１１は、図８に示した構成を有するフォトセンサアレイの製造方法を示す各工程断面図である。なお、図７に示した構成を有するフォトセンサアレイの製造方法も、本製造方法と略同等の製造プロセスにより実現される。また、以下の説明において、「第１の工程」乃至「第７の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。
【００５２】
まず、第１の工程は、図９（ａ）に示すように、ガラス基板等の絶縁性基板２１上に、スパッタリング法や蒸着法等により、例えば、膜厚１００ｎｍ（１０００Å）のクロム等の金属層を成膜した後、この金属層を、フォトリソグラフィ技術および反応性イオンエッチング（ＲＩＥ）法等を用いて選択的にエッチングすることにより、所定の形状を有するボトムゲート電極２２、ベースパッド２２ａおよびボトムゲートライン１０２を形成する。
【００５３】
次に、第２の工程は、図９（ｂ）に示すように、絶縁性基板２１上の全域に、プラズマＣＶＤ法等の成膜法により、例えば、膜厚２５０ｎｍの窒化シリコン等の絶縁膜（以下、ボトムゲート絶縁膜と記す）２３、膜厚５０ｎｍのアモルファスシリコン膜（以下、ａ−Ｓｉ膜と記す）２４ｐ、および、膜厚１００ｎｍの窒化シリコン等の絶縁膜（以下、ＳｉＮ膜と記す）を形成する。
【００５４】
次いで、フォトリソグラフィ技術およびドライエッチング法等を用いて、ボトムゲート電極２２上方のＳｉＮ膜を選択的にエッチングすることにより、所定の形状を有するブロック絶縁膜２５ａ、２５ｂを形成する。
次いで、ブロック絶縁膜２５ａ、２５ｂを含むａ−Ｓｉ膜２４ｐ上の全域に、プラズマＣＶＤ法等により、例えば、リンイオン（Ｐ＋）等のｎ型不純物イオンを含むアモルファスシリコンからなる膜厚２５ｎｍのｎ型シリコン膜２６ｐを堆積する。ｎ型シリコン膜２６ｐは真性アモルファスシリコン膜を形成した後、このアモルファスシリコン膜にイオン注入法や熱拡散法を用いてｎ型不純物イオンを導入しても得ることができる。
【００５５】
次に、第３の工程は、図９（ｃ）に示すように、フォトリソグラフィ技術およびドライエッチング法等を用いて、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐを選択的にエッチングすることにより、ボトムゲート電極２２上方に形成されたブロック絶縁膜２５ａ、２５ｂの各々の下層に、所定の形状を有する半導体層（チャネル層）２４ａ、２４ｂを形成するとともに、半導体層２４ａの両端に、ブロック絶縁膜膜２５ａ上に延在する所定の形状を有する不純物層２６ａ、２６ｂ、および、半導体層２４ｂの両端に、ブロック絶縁膜膜２５ｂ上に延在する所定の形状を有する不純物層２６ｃ、２６ｄを形成する。
次いで、フォトリソグラフィ技術およびドライエッチング法等を用いて、ベースパッド２２ａ上のボトムゲート絶縁膜２３をエッチングすることにより、ベースパッド２２ａが露出する開口部２３ａを形成する。
【００５６】
次に、第４の工程は、図１０（ａ）に示すように、上記第３の工程により形成された半導体層２４ａ、２４ｂ、ブロック絶縁膜２５ａ、２５ｂおよび不純物層２６ａ、２６ｂ、２６ｃ、２６ｄを含むボトムゲート絶縁膜２３上の全域に、スパッタリング法等により、例えば、膜厚５０ｎｍのクロム等の金属層を成膜し、この金属層を、フォトリソグラフィ技術およびＲＩＥ法を用いて、選択的にエッチングすることにより、各半導体層２４ａ、２４ｂ間に跨り、不純物層２６ｂ、２６ｃ上に延在して形成された単一のソース電極２７ｂと、各半導体層２４ａ、２４ｂを挟んでソース電極２７ｂに対向し、各不純物層２６ａ、２６ｄ上に延在して形成されるとともに、図示を省略した配線層により互いに接続されたドレイン電極２７ａ、２７ｃと、所定の位置に配置されたベースパッド２７ｘと、ドレイン電極２７ａとベースパッド２７ｘを接続するドレインライン１０３を形成する。このとき同時に、ボトムゲート絶縁膜２３に形成された開口部２３ａを介して、ベースパッド２２ａに接続された第１のボトムパッド電極層２２ｂを形成する。
【００５７】
次に、第５の工程は、図１０（ｂ）に示すように、上記第４の工程により形成されたドレイン電極２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７ｘ、ドレインライン１０３および第１のボトムパッド電極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、プラズマＣＶＤ法等により、例えば、膜厚１５０ｎｍの窒化シリコン等の絶縁膜（以下、トップゲート絶縁膜と記す）２８を形成した後、フォトリソグラフィ技術およびドライエッチング法等を用いて、第１のボトムパッド電極層２２ｂおよびベースパッド２７ｘ上のトップゲート絶縁膜２８をエッチングすることにより、第１のボトムパッド電極層２２ｂおよびベースパッド２７ｘが露出する開口部２８ａ、２８ｂを形成する。
【００５８】
次に、第６の工程は、図１１（ａ）に示すように、トップゲート絶縁膜２８上の全域に、スパッタリング法やイオンプレーティング法等により、例えば、膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、この透明導電層を、フォトリソグラフィ技術およびウェットエッチング法等を用いて、選択的にエッチングすることにより、半導体層２４ａ、２４ｂの上方に延在して形成された単一のトップゲート電極２９と、所定の位置に配置されたベースパッド２９ａと、トップゲート電極２９とベースパッド２９ａを接続するトップゲートライン１０１を形成する。このとき同時に、開口部２８ａを介して、第１のボトムパッド電極層２２ｂに接続された第２のボトムパッド電極層２２ｃと、開口部２８ｂを介して、ベースパッド２７ｘに接続された第１のドレインパッド電極層２７ｙを形成する。
【００５９】
次に、第７の工程は、図１１（ｂ）に示すように、上記第６の工程により形成されたトップゲート電極２９、ベースパッド２９ａ、トップゲートライン１０１、第２のボトムパッド電極層２２ｃおよび第１のドレインパッド電極層２７ｙを含むトップゲート絶縁膜２８上の全域に、プラズマＣＶＤ法等により、例えば、膜厚２００〜８００ｎｍの窒化シリコン等の絶縁膜（以下、保護絶縁膜と記す）３０を形成した後、フォトリソグラフィ技術およびドライエッチング法等を用いて、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａ上の保護絶縁膜３０をエッチングすることにより、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａが各々露出する開口部３０ａ、３０ｂ、３０ｃを形成する。
【００６０】
そして、上述した一連の工程により製造されたフォトセンサアレイ１００Ｂは、図８に示したように、パッド領域Ａｐに配列され、保護絶縁膜３０に形成された開口部３０ａ、３０ｂ、３０ｃにおいて露出する、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａの各々に接合されるバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔを介して、ボトムゲートドライバ１２０、ドレインドライバ１３０およびトップゲートドライバ１１０に接続される。
【００６１】
したがって、このようなフォトセンサアレイの製造方法によれば、アレイ領域に配置されるダブルゲート型フォトセンサの各導電層と同一の材料および同一の工程で、パッド領域に配置される各パッド部の電極層を積層形成しているので、アレイ領域とパッド領域の構成とを個別の工程により形成する場合に比較して、製造プロセス（特に、フォトリソグラフィ技術およびエッチング法を用いたパターニング工程）を削減（本製造方法では８回）して、製造コストの低減や製造時間の短縮を図ることができるとともに、パッド部における電極層を厚く形成して、形状不良の抑制や周辺回路のバンプとの接合性の向上を図ることができる。
【００６２】
ここで、上述したフォトセンサアレイを構成するダブルゲート型フォトセンサにおける半導体層への励起光の実質的な入射有効領域（キャリア発生領域）の形状と、ダブルゲート型フォトセンサの受光感度との関係について、図７および図８に示した構成毎に説明し、比較検討する。
【００６３】
図１２（ａ）は、図７に示した１素子当たりにフォトセンサ部となる半導体層が１個のダブルゲート型フォトセンサの入射有効領域を示す図であり、図１２（ｂ）は、フォトセンサアレイにおける配置構造を示す図であり、図１３は、図１２（ａ）に示した構成における受光感度のバラツキ（分布特性；以下、「光検知領域の広がり」という）を示す概念図である。また、図１４（ａ）は、図８に示した１素子当たりにフォトセンサ部となる半導体層が２個のダブルゲート型フォトセンサの入射有効領域を示す図であり、図１４（ｂ）は、フォトセンサアレイにおける配置構造を示す図であり、図１５は、図１４（ａ）に示した構成における光検知領域の広がりを示す概略図である。ここで、図１３、図１５に示した光検知領域の広がりは、半導体層（詳しくは、チャネル領域）を中心として、所定の受光感度が得られる領域を模式的に示したものであって、受光感度の分布範囲を厳密に示すものではない。
【００６４】
図１２（ａ）に示すように、図７に示したフォトセンサアレイ１００Ａに適用されるダブルゲート型フォトセンサ１０Ａの平面構造は、半導体層２４の下層に形成されるボトムゲート電極２２、および、半導体層２４の上層に形成されるトップゲート電極２９の各々に対して一体的に、ｘ方向（図面左右方向）に延在するボトムゲートライン１０２、および、トップゲートライン１０１が形成された構成を有している。また、半導体層２４の両端に、互いに対向して形成されたドレイン電極２７ａおよびソース電極２７ｂの各々に対して一体的に、ｙ方向（図面上下方向）に延在するドレインライン１０３およびソースライン１０４が形成された構成を有している。
【００６５】
このような平面構造を有するダブルゲート型フォトセンサ１０Ａにおいて、光量に応じて流れるドレイン電流Ｉｄｓは、一般に、次式のような関係を有している。
Ｉｄｓ  ∝  Ｗ／Ｌ                            ……（１）
ここで、Ｗ、Ｌは、図７、図１２（ａ）に示すように、それぞれ半導体層２４のチャネル幅、チャネル長である。上記（１）式の関係において、光の明時と暗時との電圧比を大きくするためには、ドレイン電流Ｉｄｓが大きい方がよいため、ダブルゲート型フォトセンサ１０Ａのトランジスタ感度はＷ／Ｌが大きい方が望ましく、プリチャージされたドレイン電圧の変位から光の明暗を十分に判断するためには、比Ｗ／Ｌは、３．０以上が望ましく、７．０以上がより望ましい。
【００６６】
一方、上述したようなダブルゲート型フォトセンサを用いて、外部から入射される励起光に応じて電荷を蓄積するフォトセンサとして機能させる場合、その受光感度は、ドレイン電極２７ａ、ソース電極２７ｂから露出した半導体層２４に入射される励起光の入射有効領域の形状、すなわち、実質的に半導体層２４のチャネル長Ｌ方向およびチャネル幅Ｗ方向の長さに大きく依存することが判明している。
ここで、ドレイン電極２７ａ、ソース電極２７ｂは、可視光に対して不透明であるため、半導体層２４のうちドレイン電流Ｉｄｓに有効なキャリアが形成される領域である入射有効領域は、ドレイン電極２７ａおよびソース電極２７ｂに囲まれた領域であり、この領域は、ｘ方向におけるソース電極１２、ドレイン電極１３間の距離Ｋおよびｙ方向におけるチャネル幅Ｗで規定（定義）される。
【００６７】
このように、フォトセンサの感度領域は、チャネル幅Ｗおよびチャネル長方向の長さＫに依存し、トランジスタのソース−ドレイン電流値Ｉｄｓは、半導体層２４のチャネル幅Ｗおよびチャネル長Ｌの比に依存しているため、ダブルゲート型フォトセンサ１０のドレイン電流を向上させるためには、比Ｗ／Ｌの設計値をできるだけ大きく設計する必要があるが、比Ｗ／Ｌを大きくすると、図７、図１２（ａ）に示したダブルゲート型フォトセンサ１０Ａでは、その平面構造は、必然的にチャネル幅方向の長さＷ（または、半導体層２４の長手方向の寸法）が大きく、チャネル長方向の長さＫ（または、半導体層２４の幅方向の寸法）が短い長方形形状となり、これに伴って、高い受光感度を有する光検知領域の広がりがｘ方向に比較してｙ方向に偏ることになる。
【００６８】
具体的には、半導体層２４の入射有効領域が長方形形状となるため、図１３に示すように、半導体層２４上方の光検知領域の広がりは、必然的に半導体層２４の長手方向（図面上下方向；ｙ方向）に延伸する縦長の領域Ｅａ（半導体層２４の入射有効領域の略相似形）となり、図面左右方向（ｘ方向）については、所望の受光感度が得られる領域がｙ方向に対し相対的に狭くなる特性を有している。
したがって、ｘ、ｙ方向における光検知領域の広がりの偏りに起因して、被写体からの明暗情報（読み取り画像）が歪んだ状態で読み取られることになり、高い受光感度と、歪みを抑制した良好な画像情報の読み取り動作とを同時に実現することができないという問題を有していた。
【００６９】
また、このようなダブルゲート型フォトセンサ１０Ａにより構成されるフォトセンサアレイ１００Ａの平面構造は、例えば、図１２（ｂ）に示すように、ダブルゲート型フォトセンサ１０Ａ相互が、直交するｘ、ｙの２方向（行、列方向）にそれぞれ所定のピッチＰｓｐで等間隔に格子（マトリクス）状に配置され、さらに、格子内部の素子間領域Ｒｐを通して、絶縁性基板（ガラス基板）２１面側からの光が被写体に照射されるように考慮されている。そのため、被写体に十分な量の光を照射するためには、素子間領域Ｒｐを極力大きく確保する必要もある。
【００７０】
一方、図１４（ａ）に示すように、図８に示したフォトセンサアレイ１００Ａに適用されるダブルゲート型フォトセンサ１０Ｂの平面構造は、ボトムゲート電極２２およびトップゲート電極２９の各々に対して一体的に、ｘ方向（図面左右方向）に延在するボトムゲートライン１０２およびトップゲートライン１０１が形成された構成を有している。また、平行して配置された２個の半導体層２４ａ、２４ｂ間に延在して形成されたソース電極２７ｂに対して一体的に、ｙ方向（図面上下方向）に延在するソースライン１０４が形成され、さらに、ソース電極２７ｂに対向して、２個の半導体層２４ａ、２４ｂの他端に、個別に形成されたドレイン電極２７ａ、２７ｂに対して一体的に、ｙ方向（図面上下方向）に延在するドレインライン１０３が形成された構成を有している。
【００７１】
このような平面構造を有するダブルゲート型フォトセンサ１０Ｂにおいては、２個の半導体層２４ａ、２４ｂが、幅方向（長手方向）を対向させて、チャネル長方向に並行に連続配置された構成を有しているので、ドレイン電極２７ａ、２７ｃおよびソース電極２７ｂにより規定される、半導体層２４ａ、２４ｂにおける入射有効領域のチャネル幅方向の長さをＷ、チャネル長方向の長さを各々Ｋ１、Ｋ２とした場合、半導体層２４ａ、２４ｂの入射有効領域の長手寸法（チャネル幅方向の長さ）は“Ｗ”に設定され、入射有効領域の幅寸法はそれぞれ半導体層２４ａ、２４ｂのチャネル長方向の長さＫ１、Ｋ２に設定され、半導体層２４ａの受光感度は、幅Ｗ、長さＫ１の略長方形となり、半導体層２４ｂの受光感度は、幅Ｗ、長さＫ２の略長方形となり、ダブルゲート型フォトセンサ１０Ｂとして、この２つの長方形で示す領域が入射有効領域となる。
【００７２】
そして、この場合、各半導体層２４ａ、２４ｂにおける入射有効領域の形状（縦横Ｗ×Ｋ１からなる矩形領域と、縦横Ｗ×Ｋ２からなる矩形領域との合成形状）が、正方形状に近似するほど、半導体層２４ａ、２４ｂへの励起光の入射角度による受光感度のバラツキが補正されることになる。
すなわち、チャネル幅方向の長さＷとチャネル長方向の長さの総和（Ｋ１＋Ｋ２）との比Ｗ／（Ｋ１＋Ｋ２）が１に近づくほど、図１５に示すように、ｘ方向（矢印Ａ；詳しくは、ｘ方向を中心にして、それぞれ±４５°の角度を有する領域）から半導体層２４ａ、２４ｂに入射する光の感度と、ｙ方向（矢印Ｂ；詳しくは、ｙ方向を中心にして、それぞれ±４５°の角度を有する領域）から半導体層２４ａ、２４ｂに入射する光の感度がより等しくなるように作用して、受光感度のバラツキ（方向性）が補正され、光検知領域の広がりは、ｘ、ｙ方向に略均等な広がり（略正方形状に近づいた矩形）を有する領域Ｅｂを得ることができる。
【００７３】
ここで、ダブルゲート型フォトセンサ１０Ｂの受光感度を左右する、チャネル幅方向の長さＷとチャネル長方向の長さの総和（Ｋ１＋Ｋ２）との比Ｗ／（Ｋ１＋Ｋ２）において、チャネル長方向の長さの総和（Ｋ１＋Ｋ２）は、１素子中に形成される半導体層の数に応じて、各半導体層における入射有効領域のチャネル長方向の長さＫｉの総和ΣＫｉと置き換えることができる。
【００７４】
これは、図１２（ａ）、（ｂ）に示した構成においても同様であるが、図１４（ａ）に示した構成によれば、入射光の指向性をより平準化できることはいうまでもない。また、上記条件に加え、図１４（ａ）、図１５において複数の半導体層２４ａ、２４ｂの入射有効領域のｘ方向の両外端部で定義される２辺と、ｙ方向の両外端部で定義される２辺（ドレイン電極２７ａと半導体層２４ａの入射有効領域との境界線、および、ドレイン電極２７ｃと半導体層２４ｂの入射有効領域との境界線）とで囲まれた矩形領域Ａｅの形が正方形に近いほど、受光感度バランスの観点からさらに望ましい。
【００７５】
また、図８、１４（ａ）に示したダブルゲート型フォトセンサ１０Ｂにおいて、光量に応じて流れるドレイン電流Ｉｄｓは、一般に、次式のような関係を有している。
Ｉｄｓ  ∝  Ｗ／Ｌ１＋Ｗ／Ｌ２                  ……（２）
ここで、Ｗは半導体層２４ａ、２４ｂのチャネル幅、Ｌ１、Ｌ２は、それぞれ半導体層２４ａ、２４ｂのチャネル長である。２個の半導体層２４ａ、２４ｂにおけるチャネル長を、Ｌ１＝Ｌ２＝Ｌの関係になるように設定することにより、上記（２）式に基づいて、ソース−ドレイン電流Ｉｄｓを、図１２に示したダブルゲート型フォトセンサ１０Ａに比較して、理論上２倍に増大させることができるので、トランジスタ特性を顕著に向上させることができる。
【００７６】
したがって、このようなダブルゲート型フォトセンサ１０Ｂを、図１４（ｂ）に示すように、マトリクス状に配置してフォトセンサアレイ１００Ｂを構成することにより、光検知領域の広がりを均一化して、２次元画像の読み取り時における歪みを抑制しつつ、高いトランジスタ特性を有する光受光部を備えたフォトセンサアレイ、および、２次元画像の読取装置を実現することができる。
【００７７】
また、上述したダブルゲート型フォトセンサ１０Ｂによれば、トランジスタ特性を大幅に高めたことにより、図７に示したダブルゲート型フォトセンサ１０Ａに比較して、小さな（僅かな）入射光量であっても、明暗情報の読み取り動作を良好に行うことができるので、読取装置に付設される面光源の照度を低減（抑制）することができ、２次元画像の読取装置の消費電力を低減することができる。あるいは、面光源の照度を一定とした場合には、トランジスタ特性の向上に伴い光蓄積時間を大幅に短縮することができ、２次元画像の読み取り性能に優れた読取装置を提供することができる。
【００７８】
さらに、トランジスタ特性が大幅に向上したことにより、ダブルゲート型フォトセンサ１０Ａの場合と同等の入射光量に対して、過度の光オン電流が生じるため、このようなオン電流を抑制する目的で、トップゲート電極およびボトムゲート電極に印加する駆動電圧の最大値と最小値の差を小さくさせて動作を制御することができるので、駆動電圧の低減によって、ダブルゲート型フォトセンサの特性の経時的な劣化を抑制し、フォトセンサアレイの信頼性を長く持続（延命）させることもできる。
【００７９】
なお、図１２、図１４に示したダブルゲート型フォトセンサ１０Ａまたは１０Ｂにおいて、トップゲート電極２９相互を接続するトップゲートライン１０１は、隣接するダブルゲート型フォトセンサ１０Ａ又は１０Ｂ間で、互いに平面的に複数本（本実施形態においては、２本）に分岐して、ｙ方向に均等（対称）な位置関係かつ同等の配線幅、配線厚で平行に延在するように配置形成されている。すなわち、ダブルゲート型フォトセンサ１０Ａ又は１０Ｂの略中央を接続して延伸するボトムゲートライン１０２に対して、トップゲートライン１０１が列方向の上下に略対称な位置関係で配置形成された構成を有している。
【００８０】
このように、ｘ方向に沿ったボトムゲートライン１０２を軸として、分岐して形成されたトップゲートライン１０１相互が実質的に線対称構造を有することにより、トップゲートライン１０１を透過することにより減衰する光が、半導体層２４または２４ａ、２４ｂに入射される際のｙ方向の入射バランスを均一にすることができる。また、半導体層２４または２４ａ、２４ｂの中央からｙ方向に沿った線を軸として、ドレインライン１０３側とソースライン１０４側とが実質的に線対称構造を有することにより、トップゲートライン１０１を透過することにより減衰される光が、半導体層２４または２４ａ、２４ｂに入射される際のｘ方向の入射バランスを均一にすることができる。
【００８１】
したがって、光の入射バランスがそれぞれ上下方向（ｙ方向）および左右方向（ｘ方向）で均等になるようにトップゲートラインを分岐しているので、感知される光の指向性のバランスを良好にすることができる。また、隣接するフォトセンサ１０Ａまたは１０Ｂ相互間に配置されるトップゲートライン１０１とボトムゲートライン１０２との上下方向（ｙ方向）の重なりがほとんどないので、トップゲートライン１０１とボトムゲートライン１０２との間の寄生容量が生じず、信号の遅延や電圧降下を抑制することができる。
【００８２】
＜第２の実施形態＞
次に、本発明に係るフォトセンサアレイの第２の実施形態について、図面を参照して説明する。
図１６は、本発明に係るフォトセンサアレイにおける第２の実施形態を示す要部断面図であり、図１７は、図１６に示したフォトセンサアレイを備えたフォトセンサシステムの一例を示す概略構成図である。ここでは、図８に示した構成と同等のダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態（図８）と同等の構成については、同一の符号を付して、その説明を簡略化する。
【００８３】
本実施形態に係るフォトセンサアレイ１００Ｃは、図８に示したフォトセンサアレイ１００Ｂの構成において、最上層に形成された保護絶縁膜３０上に、アース電極を設けるとともに、該アース電極と同一の導電性材料かつ同一の工程で、パッド部に最上層となる電極層を積層形成した構成を有している。
具体的には、図１６に示すように、本実施形態に係るフォトセンサアレイ１００Ｃは、図８に示したフォトセンサアレイ１００Ｂの構成において、最上層に形成された保護絶縁膜３０のアレイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電膜からなり、所定の電位が印加されたアース電極３１と、保護絶縁膜３０のパッド領域Ａｐに形成された開口部３０ａ、３０ｂ、３０ｃ（図１１（ｂ）参照）の各々に、アース電極３１と同一の導電性材料（例えば、ＩＴＯ）により構成された電極層２２ｄ、２７ｚ、２９ｂが積層された構成を有している。
【００８４】
すなわち、ボトムゲートパッド部Ｐｂにおいては、保護絶縁膜３０に形成された開口部３０ａ内に露出する第２のボトムパッド電極層２２ｃに接続するように、第３のボトムパッド電極層２２ｄが積層形成され、ドレインパッド部Ｐｄにおいては、保護絶縁膜３０に形成された開口部３０ｂ内に露出する第１のドレインパッド電極層２７ｙに接続するように、第２のドレインパッド電極層２７ｚが積層形成され、トップゲートパッド部Ｐｔにおいては、保護絶縁膜３０に形成された開口部３０ｃ内に露出するベースパッド２９ａに接続するように、トップパッド電極層２９ｂが積層形成されている。
【００８５】
また、フォトセンサアレイ１００Ｂは、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙの両方を備えていたが、いずれかのみでもよい。そして、図示しないが、ソースパッド群１４１は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１のドレインパッド電極層２７ｙと同様に２層構造としてもよく、また、ベースパッド２７ｘと同じ層からなる１層構造としてもよい。
【００８６】
このような構成を有するフォトセンサアレイ１００Ｃの製造方法は、まず、図９乃至図１１に示した製造プロセスにより図８に示したフォトセンサアレイ１００Ｂの構成を形成した後、第８の工程として、保護絶縁膜３０上の全域に、スパッタリング法やイオンプレーティング法等により、例えば、膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜し、この透明導電層を、フォトリソグラフィ技術およびウェットエッチング法等を用いて、選択的にエッチングすることにより、アレイ領域Ａａ上に、アース電極３１を形成するとともに、パッド領域Ａｐの開口部３０ａを介して、第２のボトムパッド電極層２２ｃに接続された第３のボトムパッド電極層２２ｄと、開口部３０ｂを介して、第１のドレインパッド電極層２７ｙに接続された第２のドレインパッド電極層２７ｚと、開口部３０ｃを介して、ベースパッド２９ａに接続されたトップパッド電極層２９ｂを形成する。
【００８７】
また、フォトセンサアレイ１００Ｃは、第３のボトムパッド電極層２２ｄ、第２のドレインパッド電極層２７ｚ、トップパッド電極層２９ｂを備えていたが、これらのうち１種又は２種のみを有してもよい。
そして、図示しないがソースパッド群１４１は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１のドレインパッド電極層２７ｙ、及び第２のドレインパッド電極層２７ｚと同様に３層構造としてもよく、またベースパッド２７ｘと同じ層からなる１層構造、或いはベースパッド２７ｘ、第１のドレインパッド電極層２７ｙと同じ層からなる２層構造、或いはベースパッド２７ｘ、第２のドレインパッド電極層２７ｚと同じ層からなる２層構造、或いは第１のドレインパッド電極層２７ｙ、第２のドレインパッド電極層２７ｚと同じ層からなる２層構造のいずれであってもよい。
【００８８】
そして、このような工程により製造されたフォトセンサアレイ１００Ｃは、図１６に示したように、パッド領域Ａｐに配列され、保護絶縁膜３０上に露出して形成された第３のボトムパッド電極層２２ｄ、第２のドレインパッド電極層２７ｚおよびトップパッド電極層２９ｂの各々に、バンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔを接合することにより、ボトムゲートドライバ１２０、ドレインドライバ１３０およびトップゲートドライバ１１０に接続される。
このようなフォトセンサアレイ１００Ｃの構成および製造方法によれば、上述した構成例と同様の作用効果を得ることができるとともに、アース電極により、フォトセンサアレイ上に載置される被写体に帯電していた電荷が放電されるので、フォトセンサアレイを構成するダブルゲート型フォトセンサの静電破壊や動作不良を良好に防止することができる。
【００８９】
なお、アース電極３１は、たとえば、図１７に示すように、アレイ領域Ａａを２分するように、僅かな間隙を介して、互いに離間する第１の電極３１ａおよび第２の電極３１ｂにより構成され、第１の電極３１ａは、所定の正電圧を印加する電源１５１に接続されるとともに、第２の電極３１ｂは、その印加電圧の変化を検出する検出器１５２を介して、接地電位に接続された構成を適用することもできる。
【００９０】
ここで、検出器１５２は、第１の電極３１ａおよび第２の電極３１ｂ上に跨って指等の被写体が載置されると、被写体に帯電していた電荷が放電されるとともに、第１の電極および第２の電極間が短絡することにより生じる電圧変化を検出し、フォトセンサアレイ１００Ｃ上への被写体の載置の有無を判断して、トップゲートドライバ１１０、ボトムゲートドライバ１２０、ドレインドライバ１３０の動作を制御する制御信号を出力するスイッチ機能を有している。
【００９１】
＜第３の実施形態＞
次に、本発明に係るフォトセンサアレイの第３の実施形態について、図面を参照して説明する。
図１８は、本発明に係るフォトセンサアレイにおける第３の実施形態を示す要部断面図である。ここでは、図８に示した構成と同等に、１素子当たりにフォトセンサ部となる半導体層を２個備えたダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態（図８）と同等の構成については、同一の符号を付して、その説明を簡略化する。
【００９２】
図１８に示すように、本構成例におけるフォトセンサアレイ１００Ｄは、アレイ領域Ａａとパッド領域Ａｐとを有して構成され、アレイ領域Ａａには、可視光が入射されると電子−正孔対を発生する単一のアモルファスシリコン等の半導体層２４ｄと、該半導体層２４ｄのチャネル領域となる２つの領域上に設けられたブロック絶縁膜２５ａおよびブロック絶縁膜２５ｂと、ブロック絶縁膜２５ａ、２５ｂ間に跨って設けられた単一の不純物層２６ｆと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）を挟んで不純物層２６ｆに対向し、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）の端部にそれぞれ設けられ、かつ、図示しない部分で接続された不純物層２６ｅ、２６ｇと、ブロック絶縁膜２５ａ、２５ｂ間に設けられた不純物層２６ｆ上に延在し、ブロック絶縁膜２５ａ、２５ｂ間に跨って形成された単一のソース電極２７ｂと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）を挟んでソース電極２７ｂに対向し、不純物層２６ｅ、２６ｇ上に形成されるとともに、図示しない部分で電気的に接続されたドレイン電極２７ａ、２７ｃと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）の上方に共通のトップゲート絶縁膜２８を介して形成された単一のトップゲート電極２９と、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）の下方に共通のボトムゲート絶縁膜２３を介して形成された単一のボトムゲート電極２２と、を有して構成された複数のフォトセンサ（図１８では、便宜的に１個のみを表記）が、絶縁性基板２１上にマトリクス状に配列されている。
【００９３】
また、パッド領域Ａｐには、ボトムゲート電極２２から延在するボトムゲートライン１０２の端部に形成されたボトムゲートパッド部Ｐｂと、ドレイン電極２７ａから延在するドレインライン１０３の端部に形成されたドレインパッド部Ｐｄと、トップゲート電極２９から延在するトップゲートライン１０１の端部に形成されたトップゲートパッド部Ｐｔと、が各々所定のピッチで配列されている。ここで、ドレインライン１０３およびドレインパッド部Ｐｄの下層には、半導体層２４ｅおよび不純物層２６ｈが、同一の形状を有して延在するように設けられているとともに、ボトムゲートパッド部Ｐｂの近傍にも、半導体層２４ｆおよび不純物層２６ｉが設けられている。
【００９４】
すなわち、本実施形態に係るフォトセンサアレイ１００Ｄに適用されるダブルゲート型フォトセンサは、絶縁性基板２１上に、ドレイン電極２７ａおよびソース電極２７ｂ間の半導体層２４ｄを共通のチャネル領域として、半導体層２４ｄ、ドレイン電極２７ａ、ソース電極２７ｂ、トップゲート絶縁膜２８およびトップゲート電極２９により形成される第１の上部ＭＯＳトランジスタと、半導体層２４ｄ、ドレイン電極２７ａ、ソース電極２７ｂ、ボトムゲート絶縁膜２３およびボトムゲート電極２２により形成される第１の下部ＭＯＳトランジスタからなる第１のダブルゲート型フォトセンサ、および、ソース電極２７ｂおよびドレイン電極２７ｃ間の半導体層２４ｄを共通のチャネル領域として、半導体層２４ｄ、ソース電極２７ｂ、ドレイン電極２７ｃ、トップゲート絶縁膜２８およびトップゲート電極２９により形成される第２の上部ＭＯＳトランジスタと、半導体層２４、ソース電極２７ｂ、ドレイン電極２７ｃ、ボトムゲート絶縁膜２３およびボトムゲート電極２２により形成される第２の下部ＭＯＳトランジスタからなる第２のダブルゲート型フォトセンサを、並列に連結配置した構成を有している。
【００９５】
このような構成を有するフォトセンサアレイ１００Ｄによれば、上述した実施形態（図８）に比較して、パッド部（特に、ドレインパッド部）の積層構造をより厚く形成することができるので、電極層の形状不良を一層抑制して、ドライバ側のバンプとの接合性をさらに向上させることができるとともに、ドレインライン１０３およびドレインパッド部Ｐｄの下層に、半導体層２４ｄ、２４ｆおよび不純物層２６ｅ、２６ｉが、半導体層２４ｄ、不純物層２６ｅから延在するように構成されているので、上層に設けられるトップゲート絶縁膜２８およびトップゲート電極２９に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
【００９６】
また、フォトセンサアレイ１００Ｄは、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙの両方を備えていたが、いずれかのみでもよい。そして、図示しないが、ソースパッド群１４１は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１のドレインパッド電極層２７ｙと同様に２層構造としてもよく、また、ベースパッド２７ｘと同じ層からなる１層構造としてもよい。
【００９７】
次に、上述した構成を有するフォトセンサアレイの製造方法について、図面を参照して詳しく説明する。
図１９乃至図２１は、図１８に示した構成を有するフォトセンサアレイの製造方法を示す各工程断面図である。なお、以下の説明において、「第１の工程」乃至「第６の工程」の表記は、説明の都合上、便宜的に用いたものであって、実際の製造プロセスに関連付けられたものではない。また、上述した実施形態と同等の構成および製造プロセスについては、その説明を簡略化する。
【００９８】
まず、第１の工程は、図１９（ａ）に示すように、ガラス基板等の絶縁性基板２１上に、例えば、膜厚１００ｎｍ（１０００Å）のクロム等の金属層を成膜した後、この金属層を選択的にエッチングすることにより、所定の形状を有するボトムゲート電極２２、ベースパッド２２ａおよびボトムゲートライン１０２を形成する。
次いで、絶縁性基板２１上の全域に、例えば、膜厚２５０ｎｍの窒化シリコン等のボトムゲート絶縁膜２３、膜厚５０ｎｍのａ−Ｓｉ膜２４ｐ、および、膜厚１００ｎｍのＳｉＮ膜を形成する。
【００９９】
次いで、ａ−Ｓｉ膜２４ｐのチャネル領域となる領域の上方のＳｉＮ膜を選択的にエッチングすることにより、所定の形状を有するブロック絶縁膜２５ａ、２５ｂを形成し、さらに、ブロック絶縁膜２５ａ、２５ｂを含むａ−Ｓｉ膜２４ｐ上の全域に、例えば、リンイオン（Ｐ＋）等のｎ型不純物イオンを含むアモルファスシリコンからなる膜厚２５ｎｍのｎ型シリコン膜２６ｐを堆積する。ｎ型シリコン膜２６ｐは真性アモルファスシリコン膜を形成した後、このアモルファスシリコン膜にイオン注入法や熱拡散法を用いてｎ型不純物イオンを導入しても得ることができる。
次いで、ベースパッド２２ａ上のボトムゲート絶縁膜２３、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐをエッチングすることにより、ベースパッド２２ａが露出する開口部２３ａを形成する。
【０１００】
次に、第２の工程は、図１９（ｂ）に示すように、不純物層２６ｐ上の全域に、例えば、膜厚５０ｎｍのクロム等の金属層２７ｐを成膜する。ここで、金属層２７ｐは、ボトムゲート絶縁膜２３、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐに形成された開口部２３ａを介して、ベースパッド２２ａに接続されるように形成される。
【０１０１】
次に、第３の工程は、図２０（ａ）に示すように、上記第２の工程により形成された金属層２７ｐ、ａ−Ｓｉ膜２４ｐおよびｎ型シリコン膜２６ｐを、選択的にエッチングすることにより、ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）間に跨るように延在する単一のソース電極２７ｂと、各ブロック絶縁膜２５ａ、２５ｂ（チャネル領域）を挟んでソース電極２７ｂに対向するように延在し、図示を省略した配線層により互いに接続されたドレイン電極２７ａ、２７ｃと、所定の位置に配置されるベースパッド２７ｘと、ドレイン電極２７ａとベースパッド２７ｘを接続するドレインライン１０３を形成するとともに、開口部２３ａおよびその近傍に所定の形状を有する第１のボトムパッド電極層２２ｂを形成する。
【０１０２】
このとき、ドレイン電極２７ａ、２７ｃ、ソース電極２７ｂ等の導電層の形成と同時に、導電層の下層に、不純物層２６ｅ、２６ｆ、２６ｇおよび半導体層２４ｄが同一の形状を有するようにパターニングされる。なお、半導体層２４ｄは、ドレイン電極２７ａ、２７ｃ、ソース電極２７ｂが形成される領域、および、チャネル領域となる領域を含むボトムゲート電極２２上方に形成される。ドレインライン１０３の下層には、ドレインライン１０３と同一形状の不純物層２６ｈ及び半導体層２４ｅが形成され、ベースパッド２７ｘの下方には、ベースパッド２７ｘと同一形状の不純物層２６ｉ及び半導体層２４ｆが形成される。
【０１０３】
次に、第４の工程は、図２０（ｂ）に示すように、上記第３の工程により形成されたドレイン電極２７ａ、２７ｃ、ソース電極２７ｂ、ベースパッド２７ｘ、ドレインライン１０３および第１のボトムパッド電極層２２ｂを含むボトムゲート絶縁膜２３上の全域に、例えば、膜厚１５０ｎｍの窒化シリコン等のトップゲート絶縁膜２８を形成した後、第１のボトムパッド電極層２２ｂおよびベースパッド２７ｘ上のトップゲート絶縁膜２８をエッチングすることにより、第１のボトムパッド電極層２２ｂおよびベースパッド２７ｘが露出する開口部２８ａ、２８ｂを形成する。
【０１０４】
次に、第５の工程は、図２１（ａ）に示すように、トップゲート絶縁膜２８上の全域に、例えば、膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、この透明導電層を選択的にエッチングすることにより、半導体層２４の上方に延在して形成された単一のトップゲート電極２９と、所定の位置に配置されたベースパッド２９ａと、トップゲート電極２９とベースパッド２９ａを接続するトップゲートライン１０１を形成する。このとき同時に、開口部２８ａを介して、第１のボトムパッド電極層２２ｂに接続された第２のボトムパッド電極層２２ｃと、開口部２８ｂを介して、ベースパッド２７ｘに接続された第１のドレインパッド電極層２７ｙを形成する。
【０１０５】
次に、第６の工程は、図２１（ｂ）に示すように、上記第５の工程により形成されたトップゲート電極２９、ベースパッド２９ａ、トップゲートライン１０１、第２のボトムパッド電極層２２ｃおよび第１のドレインパッド電極層２７ｙを含むトップゲート絶縁膜２８上の全域に、例えば、膜厚２００〜４００ｎｍの窒化シリコン等の保護絶縁膜３０を形成し、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａ上の保護絶縁膜３０をエッチングすることにより、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａが各々露出する開口部３０ａ、３０ｂ、３０ｃを形成する。
【０１０６】
そして、上述した一連の工程により製造されたフォトセンサアレイ１００Ｄは、図１８に示したように、保護絶縁膜３０に形成された開口部３０ａ、３０ｂ、３０ｃを介して、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙおよびベースパッド２９ａが、各々ボトムゲートドライバ１２０、ドレインドライバ１３０およびトップゲートドライバ１１０のバンプ（外部端子）Ｂｂ、Ｂｄ、Ｂｔに接合される。
【０１０７】
したがって、このようなフォトセンサアレイの製造方法によれば、アレイ領域およびパッド領域の各構成を、同一の材料および同一の工程を適用して製造することができるとともに、上述した実施形態（図９乃至図１１）に比較して、製造プロセス（特に、フォトリソグラフィ技術およびエッチング法を用いたパターニング工程）をさらに削減（本製造方法では７回）して、製造コストの低減や製造時間の短縮を図ることができる。また、パッド部における電極層（特に、ドレインパッド部）を厚く形成して、形状不良の抑制や周辺回路のバンプとの接合性の向上を図ることができるとともに、半導体層および不純物層を、ドレインラインおよびドレインパッド部下層にまで延在させているので、上層に設けられる絶縁層および導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
【０１０８】
＜第４の実施形態＞
次に、本発明に係るフォトセンサアレイの第４の実施形態について、図面を参照して説明する。
図２２は、本発明に係るフォトセンサアレイにおける第４の実施形態を示す要部断面図である。ここでは、図１８に示した構成と同等のダブルゲート型フォトセンサを適用した場合について説明する。なお、図示の都合上、アレイ領域に形成された単一のダブルゲート型フォトセンサのみを示す。また、上述した実施形態（図１６、図１８）と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１０９】
本実施形態に係るフォトセンサアレイ１００Ｅは、図１８に示したフォトセンサアレイ１００Ｄの構成において、最上層に形成された保護絶縁膜３０のアレイ領域Ａａ上に、ＩＴＯ等の透光性を有する導電膜からなり、所定の電位が印加されたアース電極３１と、保護絶縁膜３０のパッド領域Ａｐに形成された開口部３０ａ、３０ｂ、３０ｃ（図２１（ｂ）参照）の各々を介して、第２のボトムパッド電極層２２ｃ、第１のドレインパッド電極層２７ｙ、ベースパッド２９ａに接続するように、アース電極３１と同一の導電性材料（例えば、ＩＴＯ）により構成された電極層（第３のボトムパッド電極層２２ｄ、第２のドレインパッド電極層２７ｚ、トップパッド電極層２９ｂ）が積層された構成を有している。
【０１１０】
このような構成を有するフォトセンサアレイ１００Ｄの製造方法は、まず、図１９乃至図２１に示した製造プロセスにより図１８に示したフォトセンサアレイ１００Ｄの構成を形成した後、第７の工程として、保護絶縁膜３０上の全域に、例えば、膜厚５０ｎｍのＩＴＯ等の透明導電層を成膜した後、この透明導電層を選択的にエッチングすることにより、アレイ領域Ａａ上に、アース電極３１を形成するとともに、パッド領域Ａｐの開口部３０ａを介して、第２のボトムパッド電極層２２ｃに接続された第３のボトムパッド電極層２２ｄと、開口部３０ｂを介して、第１のドレインパッド電極層２７ｙに接続された第２のドレインパッド電極層２７ｚと、開口部３０ｃを介して、ベースパッド２９ａに接続されたトップパッド電極層２９ｂを形成する。
【０１１１】
また、フォトセンサアレイ１００Ｅは、第３のボトムパッド電極層２２ｄ、第２のドレインパッド電極層２７ｚ、トップパッド電極層２９ｂを備えていたが、これらのうち１種又は２種のみを有してもよい。
そして、図示しないが、ソースパッド群１４１は、ドレインパッド部Ｐｄのベースパッド２７ｘ、第１のドレインパッド電極層２７ｙ、及び第２のドレインパッド電極層２７ｚと同様に３層構造としてもよく、また、ベースパッド２７ｘと同じ層からなる１層構造、或いはベースパッド２７ｘ、第１のドレインパッド電極層２７ｙと同じ層からなる２層構造、或いは、ベースパッド２７ｘ、第２のドレインパッド電極層２７ｚと同じ層からなる２層構造、或いは第１のドレインパッド電極層２７ｙ、第２のドレインパッド電極層２７ｚと同じ層からなる２層構造のいずれであってもよい。
【０１１２】
そして、このような工程により製造されたフォトセンサアレイ１００Ｅは、図２２に示したように、パッド領域Ａｐに配列された第３のボトムパッド電極層２２ｄ、第２のドレインパッド電極層２７ｚおよびトップパッド電極層２９ｂの各々に、バンプＢｂ、Ｂｄ、Ｂｔを接合することにより、ボトムゲートドライバ１２０、ドレインドライバ１３０およびトップゲートドライバ１１０に接続される。
【０１１３】
このようなフォトセンサアレイ１００Ｅの構成および製造方法によれば、上述した実施形態（図１８）と同様の作用効果を得ることができるとともに、アース電極により、フォトセンサアレイ上に載置される被写体に帯電していた電荷が放電されるので、フォトセンサアレイを構成するダブルゲート型フォトセンサの静電破壊や動作不良を良好に防止することができる。
なお、本実施形態においては、アレイ領域の保護絶縁膜上に、単一のアース電極を形成した構成について説明したが、上述した実施形態（図１７）に示したように、複数分割されたアース電極を形成して、被写体に帯電していた電荷を放電するとともに、アース電極間の短絡による電圧変化に基づいて、各ドライバの動作を制御するように構成しても良い。
【０１１４】
次に、本発明に適用されるフォトセンサアレイの他の構成例について、図面を参照して説明する。
図２３は、本発明に係るフォトセンサアレイに適用される他のダブルゲート型フォトセンサであって、１素子当たりにフォトセンサ部となる半導体層が３個のダブルゲート型フォトセンサの概略構成図であり、図２４は、そのダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【０１１５】
図２３（ａ）、（ｂ）に示すように、本構成例に適用されるダブルゲート型フォトセンサ１０Ｆは、並列に配置された半導体層２４ａ、２４ｂ、２４ｃと、半導体層２４ａと２４ｂ間に跨って形成された単一のソース電極２７ｂと、半導体層２４ｂと２４ｃ間に跨って形成された単一のドレイン電極２７ｃと、半導体層２４ａを挟んでソース電極２７ｂに対向して形成されたドレイン電極２７ａと、半導体層２４ｃを挟んでドレイン電極２７ｃに対向して形成されたソース電極２７ｄと、半導体層２４ａとドレイン電極２７ａとの間に介在する不純物層２６ｊと、半導体層２４ａとソース電極２７ｂとの間に介在する不純物層２６ｋと、半導体層２４ｂとソース電極２７ｂとの間に介在する不純物層２６ｍと、半導体層２４ｂとドレイン電極２７ｃとの間に介在する不純物層２６ｎと、半導体層２４ｃとドレイン電極２７ｃとの間に介在する不純物層２６ｐと、半導体層２４ｃとソース電極２７ｄとの間に介在する不純物層２６ｑと、各半導体層２４ａ、２４ｂ、２４ｃの上層に上方に形成されたブロック絶縁膜２５ａ、２５ｂ、２５ｃと、半導体層２４ａ、２４ｂ、２４ｃの上方にトップゲート絶縁膜２８を介して、各半導体層２４ａ、２４ｂ、２４ｃに対して共通に形成された単一のトップゲート電極２９と、各半導体層２４ａ、２４ｂ、２４ｃの下方にボトムゲート絶縁膜２３を介して、各半導体層２４ａ、２４ｂ、２４ｃに対して共通に形成された単一のボトムゲート電極２２と、を有し、これらの構成がガラス基板等の絶縁性基板２１上に形成されている。
なお、各絶縁膜や導電層の材質、また、その製造方法については、上述した実施形態（図８）と同等であるので、その説明を省略する。
【０１１６】
すなわち、ダブルゲート型フォトセンサ１０Ｆは、絶縁性基板２１上に、チャネル長がＬ３、チャネル幅Ｗの半導体層２４ａを共通のチャネル領域として、半導体層２４ａ、ドレイン電極２７ａ、ソース電極２７ｂ、トップゲート絶縁膜２８、ボトムゲート絶縁膜２３、トップゲート電極２９およびボトムゲート電極２２により構成される第１のダブルゲート型フォトセンサと、チャネル長がＬ４、チャネル幅Ｗの半導体層２４ｂを共通のチャネル領域として、半導体層２４ｂ、ソース電極２７ｂ、ドレイン電極２７ｃ、トップゲート絶縁膜２８、ボトムゲート絶縁膜２３、トップゲート電極２９およびボトムゲート電極２２により構成される第２のダブルゲート型フォトセンサと、チャネル長がＬ５、チャネル幅Ｗの半導体層２４ｃを共通のチャネル領域として、半導体層２４ｃ、ドレイン電極２７ｃ、ソース電極２７ｄ、トップゲート絶縁膜２８、ボトムゲート絶縁膜２３、トップゲート電極２９およびボトムゲート電極２２により構成される第３のダブルゲート型フォトセンサとを、並列に連結配置した構成を有している。
【０１１７】
特に、第１乃至第３の各ダブルゲート型フォトセンサを構成するトップゲート電極２９とボトムゲート電極２２を、各々共通電極により構成し、かつ、ドレイン電極２７ａ、２７ｃを共通のドレインライン１０３から突出形成し、また、ソース電極２７ｂ、２７ｄを共通のソースライン１０４から突出形成した構成を有しているので、連結配置された３個のダブルゲート型フォトセンサを、上述した駆動制御方法を適用して、１個のダブルゲート型フォトセンサとして動作させることができる。
【０１１８】
ダブルゲート型フォトセンサ１０Ｆにおいて、光量に応じて流れるドレイン電流Ｉｄｓは、一般に、次式のような関係を有している。
Ｉｄｓ  ∝  Ｗ／Ｌ３＋Ｗ／Ｌ４＋Ｗ／Ｌ５          ……（３）
ここで、チャネル長Ｌ３＝Ｌ４＝Ｌ５＝Ｌの関係になるように設定することにより、上記（３）式に基づいて、ソース−ドレイン電流Ｉｄｓを、図１２に示したダブルゲート型フォトセンサ１０Ａに比較して、理論上３倍に増大させることができるので、トランジスタ特性を顕著に向上させることができる。
【０１１９】
そして、このような構成を有するダブルゲート型フォトセンサ１０Ｆによれば、チャネル領域を構成する半導体層２４ａ、２４ｂ、２４ｃが、各々幅方向（長手方向）を対向させて、チャネル長Ｌ３、Ｌ４、Ｌ５の延在方向に並行に連続配置されているので、各半導体層２４ａ、２４ｂ、２４ｃにおける入射有効領域のチャネル幅方向の長さをＷ、各入射有効領域のチャネル長方向の長さをＫ３、Ｋ４、Ｋ５とし、たとえば、Ｋ３＝Ｋ４＝Ｋ５＝Ｋに設定した場合、チャネル長方向の長さを３倍（３×Ｋ）に設定したダブルゲート型フォトセンサとして取り扱うことができる。
【０１２０】
したがって各半導体層２４ａ、２４ｂ、２４ｃのチャネル長方向（図２４の上下方向；ｙ方向）の光検知領域の広がりが最大でダブルゲート型フォトセンサ１０Ａの３倍となり、より一層光検知領域の広がりを正方形化することができる。
そのため、上述した図７、図８に示した実施形態と同様に、このようなダブルゲート型フォトセンサ１０Ｆを、図２４に示すように、マトリクス状に配列してフォトセンサアレイ１００Ｆを構成することにより、光検知領域の広がりを一層均一化して、２次元画像の読み取り時における歪みを抑制し、さらに、高いトランジスタ特性を有する光受光部を備えたフォトセンサアレイ、および、２次元画像の読取装置を実現することができる。
【０１２１】
なお、上述した各実施形態においては、ダブルゲート型フォトセンサ１０Ａ〜１０Ｆは、半導体層（あるいは、ダブルゲート型フォトセンサ）を１〜３個、並列に連続配置した構成を示したが、本発明は、この形態に限定されるものではない。したがって、連続配置する半導体層の個数に応じて、光受光感度および光検知領域の広がりを任意に設定することができる。
【０１２２】
この場合、図１４（ｂ）又は図２４に示したように、ダブルゲート型フォトセンサ１０Ｂ、１０Ｆをマトリクス状に配置してフォトセンサアレイ１００Ｂ、１００Ｆを構成し、２次元画像の読取装置に適用した場合、マトリクスの格子内部の素子間領域Ｒａ、Ｒｂを通して、絶縁性基板（ガラス基板）２１側からの光が被写体に照射されるので、被写体への照射光量を十分に確保するように素子間領域Ｒａ、Ｒｂを設定した上で、光受光部の形成領域に連続配置される半導体層（ダブルゲート型フォトセンサ）の数を任意に設定する必要がある。
【０１２３】
図２５は、本発明に係るフォトセンサアレイのさらに他の実施形態を示す概略構成図であり、図２６は、本発明に係るフォトセンサアレイを適用した２次元画像の読取装置の概略構成図である。なお、図２６においては、図示の都合上、ダブルゲート型フォトセンサを簡略化して示す。
図２５に示すように、本実施形態に係るフォトセンサアレイ１００Ｇは、上述した図１４（ａ）に示したダブルゲート型フォトセンサ１０Ｂと同等の構成を有するダブルゲート型フォトセンサ１０Ｇを有し、各ダブルゲート型フォトセンサ１０Ｇが、２次元平面に連続して設定された一辺がＰｓａ（＝Ｐｓｐ：図１２（ｂ）に示したダブルゲート型フォトセンサ１０Ａ相互のピッチ）の仮想の正三角形の各頂点位置に配置された、いわゆるデルタ配列構造を有している。
【０１２４】
すなわち、図１２（ｂ）に示したフォトセンサアレイ１００Ａにおけるダブルゲート型フォトセンサ１０Ａの配置と対比すると、図１２（ｂ）におけるフォトセンサアレイ１００Ａの場合には、ダブルゲート型フォトセンサ１０Ａ相互が、ｘ、ｙの直交する２方向にのみ、均等な寸法Ｐｓｐだけ離間するように配置されているため、マトリクスに対応するｘ、ｙ方向に対して、斜め方向（０°、９０°、１８０°、２７０°以外の適当な角度。例えば、４５°や６０°方向）においては、ダブルゲート型フォトセンサ１０Ａ相互のピッチがｘ、ｙ方向に対して増大して不均一となり（例えば、４５°の場合にはＰｓｐの√２倍）、斜め方向に載置された被写体に対して、均一かつ高精度な読み取り動作を実現することができないという問題を有していた。
【０１２５】
これに対して、本実施形態に係るフォトセンサアレイ１００Ｇにおいては、２次元平面に連続して設定された各正三角形の各頂点位置に光受光部となるダブルゲート型フォトセンサ１０Ｇが配置されているので、ｘ方向に均等にダブルゲート型フォトセンサ１０Ｇが配置されるとともに、斜め方向（６０°、１２０°、２４０°、３００°）にも、均等にダブルゲート型フォトセンサ１０Ｇが配置されることになり、光受光部相互間のピッチがＰｓａに均一化される。
【０１２６】
したがって、２次元平面上に配置される全てのダブルゲート型フォトセンサが、略全周方向に隣接するダブルゲート型フォトセンサに対して等間隔なピッチＰｓａで配置されることになるので、読み取り対象となる２次元画像がｘ、ｙ方向に対して斜めに載置された場合であっても、画像読み取り時の歪みを抑制しつつ、高い読み取り精度で正確に読み取ることができる。
また、各ダブルゲート型フォトセンサがデルタ配列されているので、ｘ方向のピッチを図１２（ｂ）のフォトセンサと同等のＰｓａ（＝Ｐｓｐ）に設定した場合、ｙ方向のピッチＰｓｂは、次式により表される。
Ｐｓｂ＝Ｐｓａ×ｓｉｎ６０°                    ……（４）
【０１２７】
このように、ｙ方向のピッチＰｓｂは、ｘ方向のピッチＰｓａ（＝Ｐｓｐ）よりも短くなるため、図１２（ｂ）に示したフォトセンサアレイ１００Ａと同等の平面領域Ｍｐに対して、ｙ方向に縮小された平面領域Ｍｃで、同数のダブルゲート型フォトセンサ１０Ｇを配置することができ、２次元画像の読取装置の小型化を図ることができる。換言すれば、図１２（ｂ）に示したフォトセンサアレイ１００Ａと同等の平面領域Ｍｐに、１／ｓｉｎ６０°倍（≒１．１５倍）の数のダブルゲート型フォトセンサ１０Ｇを配置することができ、高密度化を図ることができる。
なお、デルタ配列においては、各光受光部を構成するダブルゲート型フォトセンサとして、図１４（ａ）に示した実施形態の構成を適用したが、図１２（ａ）や図２３（ａ）に示した実施形態の構成や、さらに他の構成のダブルゲート型フォトセンサを適用してもよいことはいうまでもない。
【０１２８】
以上説明したフォトセンサアレイを、図２６に示すような２次元画像の読取装置（図では、指紋読取装置）に適用することにより、フォトセンサアレイ１００Ｍのガラス基板側に設けられた面光源４０から、素子間領域の透明な絶縁膜を透過して、指等の被写体５０ａに照射された光Ｒの反射光が、マトリクス状に配置された各ダブルゲート型フォトセンサ１０Ｍに入射され、上述したように、読み取り時の歪みを低減しつつ、高精度、かつ、短時間で被写体５０ａの明暗情報の読み取りを実行することができる。
また、フォトセンサアレイ１００Ｍにおけるトランジスタ特性を大幅に向上することができるため、相対的に面光源の照度を低減することができ、読取装置の消費電力を削減することができる。
【０１２９】
【発明の効果】
請求項１記載の発明によれば、ソース、ドレイン端子、第１ゲート端子のいずれかが、前記第２ゲート電極を構成する透明電極層を含む積層構造を有しているので、各端子の構成を厚く形成することができるのでシート抵抗を低くし、また端子の形状不良を抑制しつつ、周辺回路との良好な電気的接続状態を実現することができる。特に透明電極層をＩＴＯとすると、ＩＴＯ以外の金属端子に比べ周辺回路との接合性を向上することができる。
【０１３０】
また、請求項２または３記載の発明によれば、ソース、ドレイン端子、第１ゲート端子および第２ゲート端子のいずれかは、構成する積層構造のうち、少なくとも最上層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、各端子を積層形成することができる。
ここで、光電変換素子の最上層に形成される透明電極層に、所定の電位（接地電位）を印加することにより、画像読み取り時に被写体に帯電した電荷を放電することができ、光電変換素子の静電破壊や動作不良を防止することができる。
【０１３１】
また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであればよく、これにより、各端子部の積層構造をより厚く形成することができ、端子の形状不良を一層抑制して、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第２ゲート電極等の導電層に生じる段差を緩和することができ、絶縁特性や信号伝達特性の劣化等を抑制することができる。
また、上記構成を有する複数の光電変換素子は、各端子を介してドレインドライバ、第１ゲートドライバ及び第２ゲートドライバ等の所定の周辺回路に接続されるので、良好な絶縁特性や信号伝達特性、接合性を有するフォトセンサシステムを簡易な製造プロセスにより抵抗することができる。
【０１３２】
また、請求項６記載の発明によれば、半導体層のソース、ドレイン電極間の励起光が入射される有効領域が、容易に所定の形状比率を満たすように構成することが可能になり、光検知領域の偏りを改善するように任意に配置することができる。したがって、半導体層の入射有効領域を最適な形状比率になるように設定することができるので、励起光の入射量が微量であっても十分ソース−ドレイン電流を流すことができ、良好な受光感度を実現することができる。
請求項６記載のフォトセンサアレイにおいて、複数の半導体層のソース電極は互いに接続され、複数の半導体層のドレイン電極は互いに接続されていてもよく、ソース電極又はドレイン電極が、複数の半導体層のうち隣接する２つに跨って形成されていてもよい。
【０１３３】
また、複数の光電変換素子の各々の複数の半導体層が、半導体層のチャネル長方向に並んで配列されていてもよい。
さらに、複数の光電変換素子がデルタ配列されていれば、２次元的に隣接する光電変換素子間の距離をより均等にすることができるため、同じ被写体をフォトセンサアレイに対し平面的に異なる角度で載置したときの、方向に応じて異なる受光感度の不均一さによる光情報のずれを抑制することができるので、被写体が載置する角度の制限が少なくて済み、一層の画像読み取り特性に優れたフォトセンサアレイを実現することができる。
【０１３４】
請求項１１記載の発明によれば、フォトセンサアレイを構成する光電変換素子の各導電層と同一の材料かつ同一の工程で、第１ゲート端子、ドレイン端子のいずれかを構成する各電極層を積層形成しているので、フォトセンサアレイ全体を共通する一連の製造プロセスで各構成の形成や処理を行うことができ、製造プロセスを削減して、製造コストの低減や製造時間の短縮を図ることができるとともに、第１ゲート端子、ドレイン端子のいずれかを構成する各電極層を良好に厚くし端子のシート抵抗を低くすることができる。
【０１３５】
また、請求項１３記載の発明によれば、保護絶縁膜上に、アース電極と、第１ゲート端子最上層又はドレイン端子最上層又は第２ゲート端子上層と、を同一の工程で形成するものであってもよい。これにより、製造プロセスを増加することなく、被写体に帯電した電荷による光電変換素子の静電破壊や動作不良を防止するすることができるとともに、各端子の積層構造をより厚く形成して周辺回路との接合性をより向上させることができる。
また、ドレイン端子、第１ゲート端子および第２ゲート端子を構成する積層構造のうち、少なくとも最上層となる導電層が、透明電極層により構成されているものであればよい。これにより、半導体層に対する励起光の入射側に形成される電極層と同一の材料かつ同一の工程を用いて、製造プロセスを増加することなく、各端子を積層形成することができる。
【０１３６】
また、少なくとも、ソース、ドレイン電極、ソース、ドレイン端子およびソース、ドレイン配線の下層に、半導体層が延在して設けられているものであればよく、これにより、各端子部の積層構造をより厚く形成して、端子の形状不良を一層抑制し、周辺回路との接合性をさらに向上させることができるとともに、半導体層よりも上層に設けられる絶縁層や第２ゲート電極等の導電層に生じる段差を緩和して、絶縁特性や信号伝達特性の劣化等を抑制することができるフォトセンサシステムを簡易な製造プロセスで提供することができる。
【図面の簡単な説明】
【図１】本発明に適用されるダブルゲート型フォトセンサの基本構造を示す概略断面図である。
【図２】本発明に適用されるダブルゲート型フォトセンサを２次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムの概略構成図である。
【図３】フォトセンサシステムの駆動制御方法の一例を示すタイミングチャートである。
【図４】ダブルゲート型フォトセンサの動作概念図である。
【図５】フォトセンサシステムの出力電圧の光応答特性を示す図である。
【図６】ダブルゲート型フォトセンサを備えたフォトセンサシステムを適用した２次元画像の画像読取装置の要部断面図である。
【図７】本発明に係るフォトセンサアレイにおける第１の実施形態の一構成例を示す要部断面図である。
【図８】本発明に係るフォトセンサアレイにおける第１の実施形態の他の構成例を示す要部断面図である。
【図９】図８に示した構成を有するフォトセンサアレイの製造方法における第１乃至第３の工程を示す各工程断面図である。
【図１０】図８に示した構成を有するフォトセンサアレイの製造方法における第４乃至第５の工程を示す各工程断面図である。
【図１１】図８に示した構成を有するフォトセンサアレイの製造方法における第６乃至第７の工程を示す各工程断面図である。
【図１２】図７に示した１素子当たりにフォトセンサ部となる半導体層が１個のダブルゲート型フォトセンサの入射有効領域と、フォトセンサアレイにおける配置構造を示す図である。
【図１３】図１２（ａ）に示した構成における光検知領域の広がりを示す概念図である。
【図１４】図８に示した１素子当たりにフォトセンサ部となる半導体層が２個のダブルゲート型フォトセンサの入射有効領域と、フォトセンサアレイにおける配置構造を示す図である。
【図１５】図１４（ａ）に示した構成における光検知領域の広がりを示す概略図である。
【図１６】本発明に係るフォトセンサアレイにおける第２の実施形態を示す要部断面図である。
【図１７】図１６に示したフォトセンサアレイを備えたフォトセンサシステムの一例を示す概略構成図である。
【図１８】本発明に係るフォトセンサアレイにおける第３の実施形態を示す要部断面図である。
【図１９】図１８に示した構成を有するフォトセンサアレイの製造方法における第１乃至第２の工程を示す各工程断面図である。
【図２０】図１８に示した構成を有するフォトセンサアレイの製造方法における第３乃至第４の工程を示す各工程断面図である。
【図２１】図１８に示した構成を有するフォトセンサアレイの製造方法における第５乃至第６の工程を示す各工程断面図である。
【図２２】本発明に係るフォトセンサアレイにおける第４の実施形態を示す要部断面図である。
【図２３】１素子当たりにフォトセンサ部となる半導体層が３個のダブルゲート型フォトセンサの概略構成図である。
【図２４】図２３に示したダブルゲート型フォトセンサをマトリクス状に配置したフォトセンサアレイの平面構成図である。
【図２５】本発明に係るフォトセンサアレイのさらに他の実施形態を示す概略構成図である。
【図２６】本実施形態に係るフォトセンサアレイを適用した２次元画像の読取装置の概略構成図である。
【符号の説明】
１０、１０Ａ〜１０Ｇ        ダブルゲート型フォトセンサ
２１      絶縁性基板
２２      ボトムゲート電極
２３      ボトムゲート絶縁膜
２４、２４ａ〜２４ｆ        半導体層
２５、２５ａ〜２５ｃ        ブロック絶縁膜
２６ａ〜２６ｑ        不純物層
２７ａ、２７ｃ        ドレイン電極
２７ｂ、２７ｄ        ソース電極
２８      トップゲート絶縁膜
２９      トップゲート電極
３０      保護絶縁膜
３１      アース電極
１００、１００Ａ〜１００Ｇ  フォトセンサアレイ
１１０    トップゲートドライバ
１２０    ボトムゲートドライバ
１３０    ドレインドライバ
Ｐｂ      ボトムゲートパッド部
Ｐｄ      ドレインパッド部
Ｐｔ      トップゲートパッド部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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