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　平成　７年特許願第　９８３９４号「スタックトゲートエッジを保護するための方法」拒絶査定不服審判事件〔平成　７年１１月２８日出願公開、特開平　７−３１２３９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成７年４月２４日（パリ条約による優先権主張１９９４年４月２５日、米国）の出願であって、平成２０年６月１６日付けで拒絶査定がなされ、これに対し、同年９月１９日に拒絶査定に対する審判請求がなされたものである。
　
第２　本願発明について
　本願の請求項１ないし３に係る発明は、平成１９年４月２７日付け手続補正書の特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項１に係る発明は、以下のとおりのものである。
「【請求項１】　フラッシュＥＰＲＯＭデバイスのスタックトゲートエッジを保護してトンネル酸化物への損傷を最小限にし、半導体デバイスのソース接合部の均一性を維持するための方法であって、
　（ａ）　フィールド酸化物領域を半導体基板上に形成するステップと、
　（ｂ）　スタックトゲートエッジを半導体基板上に与えるステップと、
　（ｃ）　スタックトゲートエッジを与えるステップ（ｂ）の後に、半導体基板内のソース領域に二重拡散注入を行なうステップと、
　（ｄ）　二重拡散注入を行なうステップ（ｃ）の後に、修正ドレイン拡散注入を行なうステップと、
　（ｅ）　修正ドレイン拡散注入を行なうステップ（ｄ）の後に、スペーサをスタックトゲートエッジの上に与えるステップと、
　（ｆ）　スペーサを与えるステップ（ｅ）の後に、フィールド酸化物領域上にＳＡＳマスクを与えるステップと、
　（ｇ）　ＳＡＳマスクをマスクとして用いてフィールド酸化物領域をエッチングするステップとを含む、スタックトゲートエッジを保護するための方法。」
　
１　引用刊行物記載の発明
刊行物１．特開平５−２６７２５０号公報
刊行物２．特開平２−２８４４７３号公報
　
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物１（特開平５−２６７２５０号公報）には、図１〜図６とともに、
「半導体装置及びその製造方法」（発明の名称）に関して、
「【００２１】
【作用】本発明によれば、図１に示されるように、シリコン基板２１上のフィールド酸化膜（図示しない）及びゲート酸化膜２２の表面には、複数のゲート電極２８、２９が所定間隔をおいて平行に配置されている。このゲート電極２８、２９は、フローティングゲート電極２８ａ、２９ａとコントロールゲート電極２８ｂ、２９ｂとがゲート間絶縁膜２８ｃ、２９ｃを介して構成されている。そして、各ゲート電極２８、２９の側壁部には、ＳｉＯ2 のフィールド酸化膜（図示しない）よりエッチングレートが小さい窒化膜（Ｓｉ3 Ｎ4 ）などを使ってサイドウォール３２、３３が形成されている。このため、隣り合うゲート電極２８、２９間の基板２１中に拡散層３０を形成するためのフィールド酸化膜エッチング時には、サイドウォール付のゲート電極２８、２９をマスク又はマスクの一部として使ってエッチングすると、サイドウォール３２、３３がフローティングゲート電極２８ａ、２９ａ下のゲート絶縁膜２２やゲート間絶縁膜２８ｃ、２９ｃを覆って保護し、エッチングイオンに曝されないので、ゲート絶縁膜２２及びゲート間絶縁膜２８ｃ、２９ｃの耐圧性の劣化が防止され、信頼性の高い素子とすることができる。
【００２２】
【実施例】以下、本発明を図面に基づいて説明する。図１は本発明の一実施例に係るフラッシュ型ＥＥＰＲＯＭの構成を説明する断面図であり、図２及び図３は図１のフラッシュ型ＥＥＰＲＯＭの製造工程を説明する図である。図４は本実施例の半導体装置の概略構成を説明する平面図であり、図５は図４ののＡ−Ａ線断面における製造工程図であり、図６は図４のＢ−Ｂ線断面における製造工程図である。
【００２３】これらの図において、２０はシリコン基板の表面に例えばＬＯＣＯＳ法で形成したＳｉＯ2 などからなるフィールド酸化膜、２１は単結晶シリコンなどからなる例えばｐ型のシリコン基板、２２は例えばシリコン基板２１の表面を熱酸化して得られるＳｉＯ2 のゲート酸化膜、２３はフローティングゲート電極を形成するための第１のポリシリコン層、２４はゲート間絶縁膜を形成するためのＳｉＯ2 膜又はＯＮＯ（酸化／窒化／酸化）膜、２５はコントロールゲート電極を形成するための第２のポリシリコン層、２６、２７はレジストマスクである。２８、２９は隣接するゲート電極であって、２８ａ、２９ａはドープトポリシリコンなどの導電材料からなるフローティングゲート電極、２８ｂ、２９ｂはドープトポリシリコンなどの導電材料からなるコントロールゲート電極、２８ｃ、２９ｃはフローティングゲート電極２８ａ、２９ａとコントロールゲート電極２８ｂ、２９ｂとの間に設けられたゲート間絶縁膜である。３０はシリコン基板２１中の基板段差部表面に形成された不純物拡散層、３１はフィールド酸化膜２０よりエッチングレートが小さいＳｉ3 Ｎ4 などからなるサイドウォールを形成するための絶縁体膜、３２、３３は絶縁体膜３１を異方性エッチングしてゲート電極２８、２９の側壁に形成したサイドウォール、３４はレジストマスク、３５はフィールド酸化膜２０のエッチング時にシリコン基板２１中に形成される基板段差部、３６は例えばＣＶＤなどによるＳｉＯ2 の第１の層間絶縁膜、３７は例えばＰＳＧなどによる第２の層間絶縁膜、３８は例えばＡｌなどによる配線層、３９はコンタクトホールである。
【００２４】ここで、本実施例の半導体装置における概略構成とその製造工程を図４〜図６に基づいて説明する。まず、図４に示すように、シリコン基板２１上の所定間隔ごとに形成されたフィールド酸化膜２０は、素子分離領域であり、そのフィールド酸化膜２０の間の素子形成領域には図示しないゲート酸化膜が形成されている。そして、フィールド酸化膜２０とゲート酸化膜の上には、ゲート電極２８、２９が平行に配置されており、この隣接するゲート電極２８、２９の間のフィールド酸化膜２０等を除去した後のシリコン基板２１中に不純物拡散層３０が形成されている。
【００２５】そこで、図４のＡ−Ａ線断面位置における製造工程を以下説明する。まず、図５（ａ）に示すフィールド酸化膜２０上にゲート電極２８、２９を形成するまでは、従来例の図８（ｂ）までと同様であり、ゲート電極２８、２９を覆うように絶縁体膜３１をＣＶＤにより３０００Å程度堆積させる。この絶縁体膜３１は、ゲート電極の側壁にサイドウォールを形成するもので、ＳｉＯ2 のフィールド酸化膜２０よりエッチングレートを小さくできるＳｉ3 Ｎ4 等が使われる。
【００２６】次に、図５（ｂ）に示すように、絶縁体膜３１をＲＩＥ等で異方性エッチングすることにより、サイドウォール３２、３３がゲート電極２８、２９の側壁部に形成される。次に、図５（ｃ）に示すように、フォトレジストをフォトリソグラフィ技術によってフィールド酸化膜２０のエッチングしない部分を覆うと共に、両ゲート電極３２、３３上にレジストマスク３４の開口部のエッジが来るようにパターニングする。このゲート電極３２、３３及びサイドウォール３２、３３は、マスクの一部として使うことができるので、レジストマスク３４の位置合わせが容易に行える。そして、これらをエッチングマスクとしてフィールド酸化膜２０をＲＩＥでエッチングしてシリコン基板２１を露出させる。
【００２７】次に、図５（ｄ）に示すように、露出したシリコン基板２１部分に例えばイオン注入法を使ってＡｓ+ などの不純物を導入し、アニール処理を行ってｎ型の不純物拡散層３０を形成する。図４（ｂ）のＡ−Ａ線断面図が、この図５（ｄ）である。一方、図４のＢ−Ｂ線断面位置における製造工程を以下説明する。
【００２８】まず、図６（ａ）に示すように、ここではフラッシュメモリを形成するため、シリコン基板２１を熱酸化により膜厚１００Å程度の薄いゲート酸化膜２２を形成し、そのゲート酸化膜２２上に従来と同様な工程を経て、厚さ４０００Å程度のゲート電極２８、２９を形成し、その上に絶縁体膜３１を堆積させる。次に、図６（ｂ）に示すように、絶縁体膜３１を上記と同様にして異方性エッチングしてサイドウォール３２、３３をゲート電極２８、２９の側壁部に形成する。
【００２９】次に、図６（ｃ）に示すように、レジストマスク３４を形成して、ゲート電極２８、２９及びサイドウォール３２、３３をマスクとして異方性エッチングする。このエッチングは、上記図５（ｃ）において、フィールド酸化膜２０をエッチングする際にゲート酸化膜２２とシリコン基板２１とが一緒に削られて、基板溝部３５が形成される。
【００３０】従来は、このエッチング工程の際に、ゲート電極２８、２９下のゲート酸化膜２２がエッチングイオンに曝され、浸食が問題となっていた。ところが、本実施例では、ゲート電極２８、２９の側壁部にサイドウォール３２、３３を形成したため、ゲート電極２８の側端面からサイドウォールの幅ｗだけゲート酸化膜２２が覆われて保護されている。従って、ゲート酸化膜２２がエッチングガスに曝されても、浸食される部分が幅ｗよりも小さい場合は、ゲート電極２８下の耐圧特性に影響を与えることなく、ゲート酸化膜２２の信頼性、ひいては素子の信頼性を向上させることができる。
【００３１】次に、図６（ｄ）に示すように、基板段差部３５内に例えばイオン注入法などにより、Ａｓ+ などの不純物を導入し、アニール処理を行って不純物拡散層３０を形成する。このように、本実施例の半導体装置によれば、サイドウォール付のゲート電極をマスクとしてセルフアラインでフィールド酸化膜をエッチング除去して、シリコン基板中に拡散層を形成しても、ゲート絶縁膜の耐圧特性を劣化させることがなくなり、信頼性の高い素子とすることができる。
【００３２】そして、再び図１〜図３に戻って、本実施例におけるフラッシュメモリの製造工程を具体的に説明する。まず、図２（ａ）に示すように、シリコン基板２１表面を熱酸化して１００Å程度のＳｉＯ2 からなるゲート酸化膜２２を形成する。次に、図２（ｂ）に示すように、ゲート酸化膜２１上にＣＶＤ法により２０００Å程度の不純物をドーピングして導電化したフローティングゲート電極となる第１のポリシリコン層２３を堆積させ、さらにその上にゲート間絶縁膜となるＳｉＯ2 膜（３層構造のＯＮＯ膜であってもよい）２４を２００Å程度形成し、さらにその上にコントロールゲート電極となる第２のポリシリコン層２５を２０００Å程度堆積させる。
【００３３】次に、図２（ｃ）に示すように、第２のポリシリコン層２５上にフォトレジストを塗布してフォトリソグラフィ技術によってゲート電極形成部分を残すようにパターニングし、レジストマスク２６、２７を形成する。そして、このレジストマスク２６、２７をエッチングマスクとしてＲＩＥ等によりエッチングして、フローティングゲート電極２８ａ、２９ａ、ゲート間絶縁膜２８ｃ、２９ｃ及びコントロールゲート電極２８ｂ、２９ｂからなるゲート電極２８、２９を形成する。
【００３４】この場合のエッチング条件は、エッチャントにＨＢｒ（ガス圧０．２Ｔｏｒｒ）を使い、ＲＦ周波数１３．５６ＭＨｚ、出力３５０Ｗでポリシリコンをエッチングすると、エッチングレートが３０００Å／分であって、ゲート電極（ポリシリコン）とゲート酸化膜（ＳｉＯ2 ）とのエッチングレート比は１５：１となる。その後、レジストマスク２６、２７をＯ2 アッシングにより除去する。
【００３５】さらに、上記形成したゲート電極２８、２９をマスクとして、ゲート酸化膜２２を通してシリコン基板２１中にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、不純物拡散層３０を形成する。次に、図２（ｄ）に示すように、ゲート電極２８、２９を覆うようにＳｉ3 Ｎ4 などの絶縁体膜３１をＣＶＤにより３０００Å程度堆積させる。この絶縁体膜３１は、ゲート電極２８、２９の側壁部にサイドウォールを形成するもので、ＳｉＯ2 のフィールド酸化膜２０よりエッチングレートが小さくできるＳｉ3 Ｎ4等が使われる。そして、この絶縁体膜３１をＲＩＥ等で異方性エッチングしてサイドウォール３２、３３を形成する。
【００３６】この場合のエッチング条件は、エッチャントにＣＦ4 ＋Ｏ2 （ガス圧０．４Ｔｏｒｒ）を使い、ＲＦ周波数１３．５６ＭＨｚ、出力３５０Ｗで窒化膜をエッチングすると、エッチングレートが３２００Å／分であって、窒化膜（Ｓｉ3 Ｎ4）とゲート酸化膜（ＳｉＯ2 ）とのエッチングレート比は９：５となる。ここで形成されたサイドウォール３２、３３の幅ｗは、０．３μｍ程度であるが、上記したように形成する絶縁体膜３１の膜厚に応じてサイドウォール幅ｗを適宜調整することができる。
【００３７】次に、図３（ｅ）に示すように、フォトレジストをフォトリソグラフィ技術によってゲート酸化膜２２などのエッチングしない部分を覆うと共に、両ゲート電極２８、２９上にレジストマスク３４の開口部のエッジが来るようにパターニングし、そのレジストマスク３４、ゲート電極２８、２９及びサイドウォール３２、３３をマスクとして、図示しないＳｉＯ2 からなるフィールド酸化膜をエッチングしてシリコン基板２１を露出させる。また、この時、図３（ｅ）では、ゲート酸化膜２２とシリコン基板２１とが削られて、基板溝部３５が形成される。
【００３８】この場合のエッチング条件は、本実施例では、エッチャントにＣＦ4 ＋ＣＨＦ3 （ガス圧０．３Ｔｏｒｒ）を使い、ＲＦ周波数１３．５６ＭＨｚ、出力３５０Ｗでフィールド酸化膜のＳｉＯ2 をエッチングすると、エッチングレートが２７００Å／分であって、フィールド酸化膜（ＳｉＯ2  ）とサイドウォール（Ｓｉ3 Ｎ4）とのエッチングレート比は２：１となる。また、フィールド酸化膜（ＳｉＯ2 ）とシリコン基板（ポリシリコン）とのエッチングレート比は９：１となる。そして、基板段差部３５内に例えばイオン注入法などにより、Ａｓ+ などの不純物を導入し、アニール処理を行って不純物拡散層３０を形成し、その後レジストマスク３４を除去する。
【００３９】次に、図２（ｆ）に示すように、ＣＶＤにより全面にＳｉＯ2 膜を２０００Å程度堆積させて第１の層間絶縁膜３６を形成すると共に、その上にＰＳＧなどからなる第２の層間絶縁膜３７を形成し、その後熱処理を加えてメルトさせる。そして、図１に示すように、第２の層間絶縁膜３７の上にレジストマスクを形成してエッチングし、第２の層間絶縁膜３７、第１の層間絶縁膜３６及びゲート酸化膜２２を除去してコンタクトホールを形成し、Ａｌをスパッタ法により埋め込んで配線層３８を形成する。
【００４０】上記のようにして形成された本実施例のフラッシュメモリにおいて、例えばフローティングゲート電極２８ａに書き込まれた情報を一括消去する場合は、ソース拡散層３０ａ側に逆バイアスの高電圧（１２Ｖ程度）を印加し、ドレイン拡散層３０ｂを解放することにより、フローティングゲート電極２８ａとの間に生じた電界によるファウラー・ノーダイムトンネル電流を利用して、フローティングゲート電極２８ａに蓄積された電荷（ｅ- ）がソース拡散層３０ａ側へ抜くものである。このように、フラッシュメモリの場合は、消去時などにソース拡散層３０ａに高電圧が印加されるので、ゲート酸化膜２２の耐圧特性が特に重要となるが、本実施例のようにサイドウォール３２、３３でゲート電極２８、２９下のゲート酸化膜２２が覆われているので、エッチングイオンに曝されることなく、信頼性の高い素子とすることができる。
【００４１】なお、上記工程を経て形成された本実施例に係るフラッシュメモリは、隣り合うゲート電極２８、２９をマスクとしてセルフアラインでフィールド酸化膜をエッチング除去し、シリコン基板２１中に不純物拡散層３０を形成することができるため、微細な構造を形成することができる。
【００４２】
【発明の効果】以上説明したように、本発明の半導体装置及びその製造方法によれば、隣り合うゲート電極間の基板中に拡散層を形成するために、ゲート電極をマスクとしてセルフアラインでフィールド酸化膜をエッチング除去することによって、微細な素子構造が得られると共に、そのフィールド酸化膜のエッチング時におけるゲート電極下のゲート酸化膜の浸食がサイドウォールによって防止され、耐圧性が良好で、信頼性の高い素子を形成することができる。」、
が、記載されている。
　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「フローティングゲート電極２８ａ、２９ａに書き込まれた情報を一括消去する場合は、ファウラー・ノーダイムトンネル電流を利用して、前記フローティングゲート電極２８ａ、２９ａに蓄積された電荷をソース拡散層３０ａ側へ抜くものである、フラッシュ型ＥＥＰＲＯＭを形成する方法であって、ゲート電極２８、２９の側端面からサイドウォール３２、３３の幅ｗだけゲート酸化膜２２が覆われて保護されており、フィールド酸化膜２０のエッチング時におけるゲート電極２８、２９下のゲート酸化膜２２の浸食が前記サイドウォール３２、３３によって防止され、耐圧性が良好で、信頼性の高い素子を形成する方法において、
シリコン基板２１の表面に前記フィールド酸化膜２０を形成する工程と、
前記シリコン基板２１表面に前記ゲート酸化膜２２を形成し、前記フィールド酸化膜２０及び前記ゲート酸化膜２２上に前記フローティングゲート電極２８ａ、２９ａ、ゲート間絶縁膜２８ｃ、２９ｃ及びコントロールゲート電極２８ｂ、２９ｂからなる前記ゲート電極２８、２９を形成する工程と、
前記ゲート酸化膜２２と前記フローティングゲート電極２８ａ、２９ａ、前記ゲート間絶縁膜２８ｃ、２９ｃ及び前記コントロールゲート電極２８ｂ、２９ｂからなる前記ゲート電極２８、２９を形成する工程の後に、前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中のソース領域とドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域と前記ドレイン領域にそれぞれ不純物拡散層３０を形成する工程と、
前記ソース領域と前記ドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域と前記ドレイン領域にそれぞれ前記不純物拡散層３０を形成する工程の後に、前記ゲート電極２８、２９を覆うように絶縁体膜３１を堆積し、前記絶縁体膜３１を異方性エッチングして前記サイドウォール３２、３３を形成する工程と、
前記サイドウォール３２、３３を形成する工程の後に、フォトレジストをフォトリソグラフィ技術によってエッチングしない部分を覆うと共に、隣り合う前記ゲート電極２８、２９上にレジストマスク３４の開口部のエッジが来るようにパターニングする工程と、
前記レジストマスク３４、前記ゲート電極２８、２９及び前記サイドウォール３２、３３をマスクとして、前記フィールド酸化膜をエッチングしてシリコン基板２１を露出させる工程とを含むことを特徴とする方法。」
　
　原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物２（特開平２−２８４４７３号公報）には、第２図、第３図、第５図〜第１２図とともに、
「半導体集積回路装置及びその製造方法」（発明の名称）に関して、
「第３図は、本発明の第１の実施例であるＥＥＰＲＯＭのメモリセル及び周辺回路を構成するＰチャンネル及びＮチャンネルＭＩＳＦＥＴの断面図であり、メモリセル部は、第２図のＡ−Ａに沿う断面図である。」（第６頁左下欄第９〜１３行）、
「フラッシュ型不揮発性メモリ素子Ｑｍは、素子分離用絶縁膜４及びチャネルストッパ領域５で周囲を規定された領域内において、ｐ型ウエル領域３の主面に構成されている。つまり、フラッシュ型不揮発性メモリ素子Ｑｍは、ｐ型ウエル領域３，第１ゲート絶縁膜６，フローティングゲート電極７，第２ゲート絶縁膜８，コントロールゲート電極９，ソース領域及びドレイン領域で構成されている。このフラッシュ型不揮発性メモリ素子Ｑｍは、ｎチャネル電界効果トランジスタで構成され、１素子型で構成されている。」（第６頁右下欄第６〜１６行）、
「ソース領域は高不純物濃度のｎ＋型半導体領域１１及び低不純物濃度のｎ型半導体領域１２で構成されている。ｎ型半導体領域１２はｎ＋型半導体領域１１の外周に沿って設けられている。つまり、ソース領域は所謂２重拡散構造で構成されている。高不純物濃度のｎ＋型半導体領域１１は、主に、不純物濃度を高め、しかも接合深さを深くするために構成されている。低不純物濃度のｎ型半導体領域１２は、主に、接合深さを深くするために構成されている。つまり、ソース領域は、情報消去動作時にコントロールゲート電極９との間に高電圧が印加された場合、表面が空乏化しないようにｎ＋型半導体領域１１で不純物濃度を高めている。また、ソース領域は、高不純物濃度のｎ＋型半導体領域１１又は低不純物濃度のｎ型半導体領域１２又は両者により、チャネル形成領域側への拡散量（拡散距離）を増加し、フローティングゲート電極７との重合面積（オーバラップ量）を増加し、情報消去動作時のトンネル面積を増加している。半導体領域１１，１２の夫々はゲート電極７及び９に対して自己整合で形成されている。
　前記ドレイン領域は高不純物濃度のｎ＋型半導体領域１４で構成されている。このｎ＋型半導体領域１４はフローティングゲート電極７及びコントロールゲート電極９に対して自己整合で形成されている。」（第７頁右上欄第１行〜同頁左下欄第６行）、
「次に、前記ＥＥＰＲＯＭの製造方法について、第５図乃至第１９図（各製造工程毎に示す要部断面図）を用いて簡単に説明する。」（第８頁左上欄第１５〜１７行）、
「次に、フラッシュ型不揮発性メモリセルＱｍの形成領域において、導電膜９Ａ，７Ａの夫々を順次パターンニングし、コントロールゲート電極９及びフローティングゲート電極７を形成する。このパターンニングはＲＩＥ等の異方性エッチングを用いた所謂重ね切り技術で行う。・・・。
　次に、フラッシュ型不揮発性メモリセルＱｍのソース領域の形成領域が開口された不純物導入用マスク３０を形成する。不純物導入用マスク３０は例えばフォトレジスト膜で形成する。この後、第９図に示すように、前記不純物導入用マスク３０を用い、ソース領域の形成領域となるｐ型ウエル領域３の主面部にｎ型不純物１２ｎを導入する。ｎ型不純物１２ｎは、例えば１×１０１４〜Ｉ×１０１５［ａｔｏｍｓ／ｃｍ２〕程度の不純物濃度のＰイオンを用い、５０［ＫｅＶ］程度のエネルギのイオン打込法で導入されている。このｎ型不純物１２ｎは、フローティングゲート電極７及びコントロールゲート電極９に対して自己整合で導入される。
　そして、前記不純物導入用マスク３０を除去する。
　・・・。
　次に、窒素ガス雰囲気中、約１０００［℃］の熱処理を施し、前記導入されたｎ型不純物１２ｎ，ｐ型不純物１３ｐの夫々に引き伸し拡散を施す。前記ｎ型不純物１２ｎの拡散により、ｎ型半導体領域１２を形成することができる。ｎ型半導体領域１２は約０．５〔μｍ〕程度の深い接合深さで形成される。
　・・・。
　次に、フラッシュ型不揮発性メモリ素子Ｑｍの形成領域が開口された不純物導入用マスク３２を形成する。不純物導入用マスク３２は例えばフォトレジスト膜で形成する。この後、第１１図に示すように、フラッシュ型不揮発性メモリセルＱｍのソース領域の形成領域が開口された不純物導入用マスク３２を用い、ソース領域の形成領域となるｐ型ウエル３の主面部にｎ＋型不純物１１ｎ＋を導入する。ｎ＋型不純物１１ｎ＋は、例えば５×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ２のＡｓイオンを用い、６０ＫｅＶ程度のエネルギーのイオン打込み法で導入される。ｎ＋型不純物１１ｎ＋はフローティングゲート電極７及びコントロールゲート電極９に対して自己整合で導入される。そして、前記不純物導入用マスク３２を除去する。
　次に、第１２図に示すようにフラッシュ型不揮発性メモリセルＱｍのドレイン領域の形成領域が開口された不純物導入用マスク３３を用い、ドレイン領域の形成領域となるｐ型ウエル３の主面部にｎ＋型不純物１４ｎ＋を導入する。ｎ＋型不純物１４ｎ＋は、例えば１×１０１５〜５×１０１５ａｔｏｍｓ／ｃｍ２程度のＡｓイオンを６０ＫｅＶ程度のエネルギーのイオン打込み法で導入される。ｎ＋型不純物１４ｎ＋はフローティングゲート電極７及びコントロールゲート電極９に対して自己整合で導入される。
　ここで、ｎ＋型不純物１１ｎ＋，１４ｎ＋を、別工程で導入する場合について説明したが、ｎ＋型不純物１１ｎ＋，１４ｎ＋を等しい不純物濃度にする場合には、同時に導入してもよい。
　次に、窒素ガス雰囲気中、約１０００℃の熱処理を施し、前記導入されたｎ＋型不純物１１ｎ＋，１４ｎ＋の夫々を引き伸し拡散する。この熱処理により、ｎ型不純物領域１１（ｎ＋），１４（ｎ＋）は約０．３μｍ程度の接合深さとなる。」（第８頁右下欄第４行〜第９頁右下欄第１８行）、
が、記載されている。
　
２　対比・判断
２−１　本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比すると、刊行物１発明の「フラッシュ型ＥＥＰＲＯＭ」、「フィールド酸化膜２０」、「シリコン基板２１」、「サイドウォール３２、３３」、「工程」は、それぞれ、本願発明１の「フラッシュＥＰＲＯＭデバイス」、「フィールド酸化物領域」、「半導体基板」、「スペーサ」、「ステップ」に相当する。
　また、刊行物１発明に係るフラッシュ型ＥＥＰＲＯＭは「フローティングゲート電極２８ａ、２９ａに書き込まれた情報を一括消去する場合は、ファウラー・ノーダイムトンネル電流を利用して、前記フローティングゲート電極２８ａ、２９ａに蓄積された電荷をソース拡散層３０ａ側へ抜くものである」から、刊行物１発明の「ゲート酸化膜２２」は、本願発明１の「トンネル酸化物」に相当する。
　また、刊行物１発明の「前記ゲート酸化膜２２と前記フローティングゲート電極２８ａ、２９ａ、前記ゲート間絶縁膜２８ｃ、２９ｃ及び前記コントロールゲート電極２８ｂ、２９ｂからなる前記ゲート電極２８、２９」とは、本願発明１の「スタックトゲート」に相当するので、刊行物１発明の「前記ゲート酸化膜２２と前記フローティングゲート電極２８ａ、２９ａ、前記ゲート間絶縁膜２８ｃ、２９ｃ及び前記コントロールゲート電極２８ｂ、２９ｂからなる前記ゲート電極２８、２９」の側壁部は、本願発明１の「スタックトゲートエッジ」に相当する。
　また、刊行物１発明の「前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中のソース領域」「にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域」に「不純物拡散層３０を形成する工程」は、本願発明１の「半導体基板内のソース領域に」「拡散注入を行なうステップ」に相当し、刊行物１発明の「前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中の」「ドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、」「前記ドレイン領域に」「不純物拡散層３０を形成する工程」は、本願発明１の「ドレイン拡散注入を行なうステップ」に相当する。
　また、刊行物１発明の「フォトレジストをフォトリソグラフィ技術によってエッチングしない部分を覆うと共に、隣り合う前記ゲート電極２８、２９上にレジストマスク３４の開口部のエッジが来るようにパターニングする工程」は、刊行物１の図５（ｂ）、（ｃ）を参照すると、「レジストマスク３４の開口部」に「フィールド酸化膜２０」の表面が表れていることは明らかであるので、本願発明１の「フィールド酸化物領域上にＳＡＳマスクを与えるステップ」に相当する。
　また、刊行物１発明の「前記レジストマスク３４、前記ゲート電極２８、２９及び前記サイドウォール３２、３３をマスクとして、前記フィールド酸化膜をエッチングしてシリコン基板２１を露出させる工程」は、本願発明１の「ＳＡＳマスクをマスクとして用いてフィールド酸化物領域をエッチングするステップ」に相当する。
　また、刊行物１発明の「フラッシュ型ＥＥＰＲＯＭ」の「ゲート電極２８、２９の側端面からサイドウォール３２、３３の幅ｗだけゲート酸化膜２２が覆われて保護されており、フィールド酸化膜２０のエッチング時におけるゲート電極２８、２９下のゲート酸化膜２２の浸食が前記サイドウォール３２、３３によって防止され、耐圧性が良好で、信頼性の高い素子を形成する」ことは、「ゲート酸化膜２２」への損傷がほとんどなく、「フラッシュ型ＥＥＰＲＯＭ」のソース接合部の均一性を維持できることは明らかであるから、本願発明１の「フラッシュＥＰＲＯＭデバイスのスタックトゲートエッジを保護してトンネル酸化物への損傷を最小限にし、半導体デバイスのソース接合部の均一性を維持する」に相当するとともに、本願発明１の「スタックトゲートエッジを保護する」ことに相当する。
　したがって、本願発明１と刊行物１発明とは、
「フラッシュＥＰＲＯＭデバイスのスタックトゲートエッジを保護してトンネル酸化物への損傷を最小限にし、半導体デバイスのソース接合部の均一性を維持するための方法であって、
　フィールド酸化物領域を半導体基板上に形成するステップと、
　スタックトゲートエッジを半導体基板上に与えるステップと、
　スタックトゲートエッジを与えるステップの後に、半導体基板内のソース領域に拡散注入を行なうステップと、
ドレイン拡散注入を行なうステップと、
拡散注入を行なうステップの後に、スペーサをスタックトゲートエッジの上に与えるステップと、
　スペーサを与えるステップの後に、フィールド酸化物領域上にＳＡＳマスクを与えるステップと、
　ＳＡＳマスクをマスクとして用いてフィールド酸化物領域をエッチングするステップとを含む、スタックトゲートエッジを保護するための方法。」の点で一致し、本願発明１は、「（ｃ）　スタックトゲートエッジを与えるステップ（ｂ）の後に、半導体基板内のソース領域に二重拡散注入を行なうステップ」と、「（ｄ）　二重拡散注入を行なうステップ（ｃ）の後に、修正ドレイン拡散注入を行なうステップ」を有するのに対して、刊行物１発明は、「前記ゲート酸化膜２２と前記フローティングゲート電極２８ａ、２９ａ、前記ゲート間絶縁膜２８ｃ、２９ｃ及び前記コントロールゲート電極２８ｂ、２９ｂからなる前記ゲート電極２８、２９を形成する工程の後に、前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中のソース領域とドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域と前記ドレイン領域にそれぞれ不純物拡散層３０を形成する工程」を有する点（以下、「相違点１」という。）、本願発明１は、「（ｅ）　修正ドレイン拡散注入を行なうステップ（ｄ）の後に、スペーサをスタックトゲートエッジの上に与えるステップ」を有するのに対して、刊行物１発明は、「前記ソース領域と前記ドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域と前記ドレイン領域にそれぞれ前記不純物拡散層３０を形成する工程の後に、前記ゲート電極２８、２９を覆うように絶縁体膜３１を堆積し、前記絶縁体膜３１を異方性エッチングして前記サイドウォール３２、３３を形成する工程」を有する点（以下、「相違点２」という。）で、相違している。
　そこで、上記相違点１、２について検討する。
ａ．上記相違点１について
　刊行物２には、「フラッシュ型不揮発性メモリ素子Ｑｍは、素子分離用絶縁膜４及びチャネルストッパ領域５で周囲を規定された領域内において、ｐ型ウエル領域３の主面に構成されている。つまり、フラッシュ型不揮発性メモリ素子Ｑｍは、ｐ型ウエル領域３，第１ゲート絶縁膜６，フローティングゲート電極７，第２ゲート絶縁膜８，コントロールゲート電極９，ソース領域及びドレイン領域で構成されている。このフラッシュ型不揮発性メモリ素子Ｑｍは、ｎチャネル電界効果トランジスタで構成され、１素子型で構成されている。」（第６頁右下欄第６〜１６行）こと、「ソース領域は高不純物濃度のｎ＋型半導体領域１１及び低不純物濃度のｎ型半導体領域１２で構成されている。ｎ型半導体領域１２はｎ＋型半導体領域１１の外周に沿って設けられている。つまり、ソース領域は所謂２重拡散構造で構成されている。」（第７頁右上欄第１〜６行）こと、「半導体領域１１，１２の夫々はゲート電極７及び９に対して自己整合で形成されている。」（第７頁右上欄第２０行〜同頁左下欄欄第１行）ことが、記載されている。
　そして、刊行物２に記載の「第１ゲート絶縁膜６，フローティングゲート電極７，第２ゲート絶縁膜８，コントロールゲート電極９」は、本願発明１の「スタックトゲート」に相当するから、刊行物２の「第１ゲート絶縁膜６，フローティングゲート電極７，第２ゲート絶縁膜８，コントロールゲート電極９」の側壁部分は、本願発明１の「スタックトゲートエッジ」に相当する。また、刊行物２に記載の「ソース領域は所謂２重拡散構造で構成されている」ことから、刊行物２には、本願発明１の「半導体基板内のソース領域に二重拡散注入を行なうステップ」に相当する工程を有することが、示されている。また、「半導体基板内のソース領域に二重拡散注入を行なう」ことは、次の周知文献及び刊行物２にも示されているように、従来周知の技術である。
・周知文献：特開平２−２０６１７７号公報（原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物；第１図、及び、「実施例」の記載に注意）には、「そして、この後のアニール処理により注入不純物を拡散再分布して、第１図（ｄ）のようにソース・ドレイン領域の２重拡散構造を形成することになる。」（第２頁左下欄第１６〜１９行）と記載されている。
・刊行物２の（ソース領域の２重拡散構造である）「半導体領域１１，１２の夫々はゲート電極７及び９に対して自己整合で形成されている。」（第７頁右上欄第２０行〜同頁左下欄欄第１行）という記載から、刊行物２では、本願発明１の「スタックトゲートエッジ」に相当する部分を有するゲート電極７及び９を形成してから、ソース領域の２重拡散構造を形成することが理解できる。
　そうすると、刊行物１発明の「前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中のソース領域」「にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、前記ソース領域」に「不純物拡散層３０を形成する工程」の代わりに、前記の従来周知の技術である、「半導体基板内のソース領域に二重拡散注入を行なう」ことを用いることは、当業者が適宜なし得た程度のことと認められる。
　また、前述したように、刊行物１発明の「前記ゲート電極２８、２９をマスクとして、前記ゲート酸化膜２２を通して前記シリコン基板２１中の」「ドレイン領域にイオン注入法によりＡｓ+ などの不純物を導入し、その後アニール処理して、」「前記ドレイン領域に」「不純物拡散層３０を形成する工程」は、本願発明１の「ドレイン拡散注入を行なうステップ」に相当しており、同様に、刊行物２には、「前記ドレイン領域は高不純物濃度のｎ＋型半導体領域１４で構成されている。このｎ＋型半導体領域１４はフローティングゲート電極７及びコントロールゲート電極９に対して自己整合で形成されている。」（第７頁左下欄第２〜６行）ことが、記載されており、本願発明１の「ドレイン拡散注入を行なうステップ」に相当する。
　そして、本願発明１の「修正ドレイン拡散注入を行なうステップ」における、「修正」の意味については、本願明細書の発明の詳細な説明に、特段の説明がないので、本願発明１の「修正ドレイン拡散注入を行なうステップ」は、通常のドレイン拡散注入を行なうことと実質的に相違しないものと認められる。
　また、刊行物２に記載の「ソース領域」の「２重拡散構造」を形成するために、「ソース領域に二重拡散注入を行なうステップ」と、刊行物１発明、又は刊行物２に記載の、本願発明１の「ドレイン拡散注入を行なうステップ」に相当する工程とは、それらの拡散注入を行なう順序について、どちらの拡散注入を先に行うかは、当業者が適宜選択できた程度のことと認められる。
　したがって、刊行物１発明に、刊行物２の記載を適用して、本願発明１のごとく、「（ｃ）　スタックトゲートエッジを与えるステップ（ｂ）の後に、半導体基板内のソース領域に二重拡散注入を行なうステップと、
　（ｄ）　二重拡散注入を行なうステップ（ｃ）の後に、修正ドレイン拡散注入を行なうステップ」をなすことは、当業者が容易になし得たことと認められる。
ｂ．上記相違点２について
　上記の「ａ．上記相違点１について」で記載したように、刊行物２に記載の「ソース領域」の「２重拡散構造」を形成するために、「ソース領域に二重拡散注入を行なうステップ」と、刊行物１発明、又は刊行物２に記載の、本願発明１の「ドレイン拡散注入を行なうステップ」に相当する工程とは、それらの拡散注入を行なう順序について、どちらの拡散注入を先に行うかは、当業者が適宜選択できた程度のことと認められる。また、本願発明１の「修正ドレイン拡散注入を行なう」ことにおける、「修正」の意味については、本願明細書の発明の詳細な説明に、特段の説明がないので、本願発明１の「修正ドレイン拡散注入を行なうステップ」は、通常のドレイン拡散注入を行なうことと実質的に相違しないものと認められるので、本願発明１の「スペーサをスタックトゲートエッジの上に与えるステップ」に相当する、刊行物１発明の「前記ゲート電極２８、２９を覆うように絶縁体膜３１を堆積し、前記絶縁体膜３１を異方性エッチングして前記サイドウォール３２、３３を形成する工程」について、本願発明１のごとく、「修正ドレイン拡散注入を行なうステップ（ｄ）の後に」行うようになすことは、当業者が適宜なし得た程度のことと認められる。
　
　したがって、本願の請求項１に係る発明は、刊行物１、２に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものである。
　
　
第３　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。