(57)【特許請求の範囲】
【請求項１】
各々が、行および列状に配列される複数のメモリセルと、各前記行に対応して配設されかつ各々に対応の行のメモリセルが接続される複数のワード線とを含む複数のメモリアレイと、
行および列のマトリックス状に配列される複数のメモリセルと、各前記行に対応して配設され各々に対応の行のメモリセルが接続され、かつさらに各前記メモリアレイに含まれるワード線と同一数設けられるスペアワード線を含む少なくとも１個のスペアメモリアレイとを備え、各前記メモリアレイにおけるワード線の各々は、不良ワード線が前記メモリアレイおよびスペアメモリアレイのいずれにも存在しないとき、前記スペアメモリアレイのスペアワード線と１意的に対応付けられ、
前記複数のメモリアレイのうちのメモリアレイにおいて不良ワード線が存在するとき、該不良ワード線を対応のスペアワード線と置換するための置換制御回路とを備える、半導体記憶装置。
【請求項２】
各々が、行および列状に配列される複数のメモリセルと、各前記行に対応して配設されかつ各々に対応の行のメモリセルが接続される複数のワード線と、１行のメモリセルが接続される少なくとも１本の冗長ワード線とを含む複数のメモリアレイと、
行および列のマトリックス状に配列される複数のメモリセルと、各前記行に対応して配設され各々に対応の行のメモリセルが接続され、かつさらに各前記メモリアレイに含まれるワード線と同一数設けられるスペアワード線とを含む少なくとも１個のスペアメモリアレイとを備え、各前記メモリアレイにおけるワード線の各々は、不良ワード線が前記メモリアレイおよびスペアメモリアレイのいずれにも存在しないとき前記スペアメモリアレイのスペアワード線と一意的に対応付けられ、
前記複数のメモリアレイのうちのメモリアレイにおいて不良ワード線が存在するとき、該不良ワード線を対応のスペアワード線と置換するための置換制御回路と、
前記複数のメモリアレイのうちのあるメモリアレイにおいて不良ワード線が存在するとき、該不良ワード線を該あるメモリアレイ内の冗長ワード線と置換するための冗長置換回路とを備える、半導体記憶装置。
【請求項３】
前記置換制御回路は、
各前記スペアワード線に対応して設けられ、与えられた行アドレス信号をデコードして該デコード結果に従って対応のスペアワード線上へスペアワード線駆動信号を発生する複数のスペア行デコーダと、
各前記メモリアレイにおける前記複数のワード線各々に対応して設けられ、与えられた行アドレス信号をデコードし、該デコード結果に従って対応のワード線上へワード線駆動信号を発生するための複数の行デコーダを備え、
前記複数の行デコーダの各々は、前記複数のスペア行デコーダの各々と同じ論理ゲートの接続配置を備える、請求項１記載の半導体記憶装置。
【請求項４】
さらに、前記複数のメモリアレイのうちに不良メモリアレイが存在する場合、該不良メモリアレイを所定の内部電圧を伝達する内部電圧伝達手段から分離しかつ前記内部電圧伝達線を前記スペアメモリアレイへ接続する電圧供給制御手段を備える、請求項１ないし３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のメモリアレイのいずれにおいても置換により救済可能な不良ワード線のみしかその存在が見出されない場合には、所定の内部電圧を前記複数のメモリアレイの各々へ供給する電圧制御素子をさらに備える、請求項１ないし４のいずれかに記載の半導体記憶装置。
【請求項６】
スタンバイ電流テストモード指示信号を発生するためのスタンバイ手段と、
前記スタンバイ電流テストモード指示信号に応答して、メモリアレイを指定するアレイ指示信号を発生しかつ行アドレス信号の発生を禁止するアドレス決定回路と、
前記スタンバイ電流モード指示信号と前記アレイ指示信号とに応答して前記アレイ指示信号が指定するメモリアレイへ所定の内部電圧を供給する接続制御回路を備える、請求項１ないし５のいずれかに記載の半導体記憶装置。
【請求項７】
さらに、複数のメモリアレイそれぞれにおける行を指定する行アドレス信号に従って行指定信号を発生する行選択手段と、アレイアドレス信号に従ってアレイ指定信号を発生するアレイ選択手段と、スタンバイ電流テストモード指示信号の活性化に応答してアレイ選択手段をイネーブルしかつ行選択手段をディスエーブルする選択制御手段を備える、請求項１に記載の半導体記憶装置。
【請求項８】
さらに、前記スペアメモリアレイを指定するためのスペアアレイ指示信号を発生する手段と、
前記スタンバイ電流テストモード指示信号と前記スペアアレイ指示信号とに応答して、所定の内部電圧の前記複数のメモリアレイへの印加を禁止しつつ前記スペアアレイ指示信号が指定するスペアアレイへ所定の内部電圧を供給する手段とを備える、請求項６記載の半導体記憶装置。
【請求項９】
前記複数のメモリアレイおよび前記少なくとも１つのスペアアレイで構成されるメモリブロックが複数個設けられ、かつ前記置換制御回路は各前記メモリブロックに対応して設けられる、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
各々が、行および列状に配列される複数のメモリセルを有する複数のメモリアレイと、各前記メモリアレイと同数の行および列のメモリセルを有する少なくとも１個のスペアメモリアレイと、内部電圧を伝達する内部電圧伝達線とを備える半導体記憶装置のテスト方法であって、
アレイ指示信号に従って、該アレイ指示信号が指定するアレイ以外のアレイを前記内部電圧伝達線から分離しかつ前記アレイ指示信号が指定するアレイに対するスタンバイ電流テストを行なうステップと、
該スタンバイ電流テストにおいてスタンバイ電流が所定値より大きいため該メモリアレイが不良と判別されたとき、スペアアレイのみを内部電圧線に接続して該スペアアレイに対するスタンバイ電流テストを行なうステップと、
該スタンバイ電流テストが前記複数のメモリアレイのすべてに対して行なわれたとき、前記複数のメモリアレイのいずれかにおいて不良行が存在するか否かを判別する機能テストを行なうステップと、
該不良行がスペアアレイの行と置換可能なとき、該スペアアレイにおける行と不良行とを置換するステップとを備える、半導体記憶装置のテスト方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、不良メモリセルを救済するためのスペアメモリアレイを有する半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】
図３３は、たとえばダイナミック型ランダム・アクセス・メモリである従来の半導体記憶装置の要部の構成を概略的に示す図である。図３３において、半導体記憶装置は、各々が、行および列のマトリックス状に配列される複数のメモリセルを有する４つのメモリアレイＭＡ１−ＭＡ４と、メモリアレイＭＡ１−ＭＡ４それぞれに対応して設けられる行デコーダブロックＲＤ１−ＲＤ４と、メモリアレイＭＡ１−ＭＡ４それぞれに対応して設けられるスペアメモリアレイＳＭＡ１−ＳＭＡ４と、メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡ１−ＳＭＡ４に共通に設けられる列デコーダＣＤを含む。
【０００３】
メモリアレイＭＡ１−ＭＡ４の各々は、それぞれに１行のメモリセルが接続される１６本のワード線ＷＬ（ｍ，１）−ＷＬ（ｍ，１６）を含む。ここでｍは１−４のいずれかの整数であり、メモリアレイを特定する。
【０００４】
行デコーダブロックＲＤｍは行アドレス信号およびアレイアドレス信号に従って対応のメモリアレイＭＡｍにおけるワード線ＷＬ（ｍ，ｎ）を選択する。ここで、ｎは１−１６のうちのいずれかである。行アドレス信号はメモリアレイＭＡ１−ＭＡ４のそれぞれにおいて行すなわちワード線を指定し、アレイアドレス信号は４つのメモリアレイのうちの１つのメモリアレイを指定する。
【０００５】
スペアメモリアレイＳＭＡ１−ＳＭＡ４の各々は４本のワード線ＳＷＬ（ｍ，１）−ＳＷＬ（ｍ，４）を含み、対応のメモリアレイＭＡ１−ＭＡ４において最大４つの不良ワード線（不良行）を救済することができる。
【０００６】
スペア行デコーダＳＲＤ１−ＳＲＤ４の各々は、対応のメモリアレイにおける不良ワード線を指定する不良アドレスがそこにプログラムされて格納されており、不良ワード線がアドレス指定されたとき、この不良ワード線を指定する不良アドレスがプログラムされたスペア行デコーダは、対応のスペアメモリアレイにおいて対応のスペアワード線を選択する。
【０００７】
列デコーダＣＤは列アドレス信号に従ってメモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡ１−ＳＭＡ４それぞれにおいて１列を選択する。
【０００８】
図３３に示す構成において、不良ワード線の救済は以下のようにして行なわれる。今、メモリアレイＭＡ１におけるワード線ＷＬ（１，３）が不良であると判別されたとき、このワード線ＷＬ（１，３）はスペアメモリアレイＳＭＡ１におけるスペアワード線ＳＷＬ（１，１）により置き換えられる。スペアメモリアレイＳＭＡ１はメモリアレイＭＡ１における不良ワード線ＷＬ（１，ｎ）の不良ワード線を救済することができるだけであり、他のメモリアレイＭＡ２−ＭＡ４における不良ワード線を救済することはできない。
【０００９】
図３３においては、一例として、ワード線ＷＬ（１，３）がスペアワード線ＳＷＬ（１，１）により置換され、ワード線ＷＬ（１，６）がスペアワード線ＳＷＬ（１，２）で置換され、ワード線ＷＬ（１，１２）がスペアワード線ＳＷＬ（１，３）で置換され、またワード線ＷＬ（１，１６）がスペアワード線ＳＷＬ（１，４）で置換される状態が示される。
【００１０】
図３４は、図３３に示す半導体記憶装置において用いられる置換制御回路の概略構成を示す図である。図３４において、不良ワード線アドレス信号を格納し、不良ワード線がアドレス指定されたか否かを判別するために４つのプログラム回路ＰＲ１−ＰＲ４が設けられる。プログラム回路ＰＲ１−ＰＲ４の各々はスペアメモリアレイＳＭＡ１−ＳＭＡ４それぞれにおいて同じ位置で配置されたスペアワード線で置き換えられる不良ワード線のアドレスを格納する。すなわち、プログラム回路ＰＲ１はスペアワード線ＳＷＬ（１，１）、ＳＷＬ（２，１）、ＳＷＬ（３，１）、およびＳＷＬ（４，１）で置換される不良ワード線のアドレスを格納する。プログラム回路ＰＲ１は、この４つの不良ワード線アドレスを格納するために、スペアワード線ＳＷＬ（１，１）、ＳＷＬ（２，１）、ＳＷＬ（３，１）およびＳＷＬ（４，１）でそれぞれ置換される不良ワード線アドレスを格納する４つのリンク回路ＬＩＮＫ１−ＬＩＮＫ４を含む。プログラム回路ＰＲ４も同様に４つのリンク回路ＬＩＮＫ１−ＬＩＮＫ４を有し、これらのリンク回路ＬＩＮＫ１−ＬＩＮＫ４は、スペアワード線ＳＷＬ（１，４）、ＳＷＬ（２，４）、ＳＷＬ（３，４）およびＳＷＬ（４，４）で置換されて救済される不良ワード線アドレスを格納する。なお、図３４には示していないが、４つのリンク回路を含むプログラム回路がまた残りのスペアワード線ＳＷＬ（ｍ，２）およびＳＷＬ（ｍ，３）に対しても設けられる。
【００１１】
決定回路Ｄ１−Ｄ４が、プログラム回路ＰＲ１−ＰＲ４それぞれに対応して設けられる。決定回路Ｄ１−Ｄ４の各々は、対応のプログラム回路ＰＲ１−ＰＲ４の出力信号に応答して対応のスペアワード線のグループが指定されたか否かを判別し、その判別結果に基づいて制御信号ＳＥＥｘ（ｘ＝１−４）を発生する（活性状態とする）。
【００１２】
スペア行デコーダＳＲＤ（１，１）、ＳＲＤ（２，１）、ＳＲＤ（３，１）およびＳＲＤ（４，１）は決定回路Ｄ１からの制御信号ＳＥＥ１を受け、制御信号ＳＥＥ１が活性状態のときイネーブル状態とされる。一般に、スペア行デコーダＳＲＤ（ｍ，ｘ）はアレイ支持信号ＢＳｍと制御信号ＳＥＥｘを受ける。
【００１３】
行デコーダＲＤ（ｍ，ｎ）の各々に対して、アレイ指示信号ＢＳｍと制御信号ＳＥＥｘに従って対応の行デコーダＲＤ（ｍ，ｎ）をイネーブルまたはディスエーブルとするゲートＧｍｎが設けられる。図３４においては、代表的に行デコーダＲＤ（１，１）、ＲＤ（２，１）、ＲＤ（３，１）およびＲＤ（４，１）に対して設けられたゲートＧ１１、Ｇ２１、Ｇ３１およびＧ４１が示される。これらのゲートＧ１１、Ｇ２１、Ｇ３１およびＧ４１へは、決定回路Ｄ１からの制御信号ＳＥＥ１が与えられる。すなわち、行デコーダＲＤ（ｍ，１）−ＲＤ（ｍ，１６）は制御信号ＳＥＥ１−ＳＥＥ４に従ってグループに分割される。
【００１４】
ゲートＧｍｎは、信号ＢＳｍおよびＳＥＥｘに応答してアレイ要求信号ＢＳＤｍｎを対応の行デコーダＲＤ（ｍ，ｎ）へ与える。このゲートＧｍｎの構成については後に説明するが、ゲートＧｍｎは制御信号ＳＥＥｘが活性状態のとき対応の行デコーダＲＤ（ｍ，ｎ）をディスエーブル状態とする。
【００１５】
図３５は、図３４に示す回路の構成を具体的に示す図である。図３５においては、スペア行デコーダＳＲＤ（ｍ，ｘ）、行デコーダＲＤ（ｍ，ｎ）、プログラム回路ＰＲｘおよび関連の回路が代表的に示される。
【００１６】
プログラム回路ＰＲｘは、先に説明したように、それぞれが同じ構成を備えるリンク回路ＬＩＮＫ１−ＬＩＮＫ４を含む。リンク回路ＬＩＮＫ１は、プリチャージ信号ＰＲに応答してノードＮ１を高電圧ＶＰＰへプリチャージするｐチャネルＭＯＳトランジスタＱＰ１．１と、ノードＮ１に互いに並列に接続されるヒューズ素子Ｆ１．１−Ｆ１．８と、ヒューズ素子Ｆ１．１−Ｆ１．８それぞれと接地ノードとの間に接続されるｎチャネルＭＯＳトランジスタＱＮ１．１−ＱＮ１．８を含む。ＭＯＳトランジスタＱＮ１．１−ＱＮ１．８はそれぞれそのゲート（制御電極）に内部（プリデコード）アドレス信号Ｘｉ（ｉ＝１−４）およびＸｊ（ｊ＝５−８）を受ける。不良ワード線アドレスのプログラム時においては、リンク素子Ｆ１．１−Ｆ１．８が、たとえばレーザ光線のようなエネルギ線照射により切断される。具体的には、ヒューズ素子Ｆ１．１−Ｆ１．８のうち不良ワード線アドレスに対応するヒューズ素子が切断される。
【００１７】
決定回路ＤＸは、リンク回路ＬＩＮＫ１−ＬＩＮＫ４の出力信号を受ける４入力ＮＯＲゲートＮＯ３１と、ＮＯＲゲートＮＯ３１の出力信号を反転して制御信号ＳＥＥｘを発生するインバータＩＮＶ３１を含む。
【００１８】
スペアワード線ＳＷＬ（ｍ，ｘ）に対して設けられたスペア行デコーダＳＲＤ（ｍ，ｘ）は、制御信号ＳＥＥｘとアレイ指定信号ＢＳｍとを受けてスペアワード線指定信号ＳＷＥｍ．ｘを発生する（活性化する）ＮＡＮＤゲートＮＡ３１と、ＮＡＮＤゲートＮＡ３１の出力信号を反転して高電圧ＶＰＰレベルのスペアワード線駆動信号を発生して対応のスペアワード線ＳＷＬ（ｍ，ｘ）へ伝達するインバータＩＮＶＳｍ．ｘを含む。ここで、図３５に示す回路は、高電圧ＶＰＰを一方動作電源電圧として動作しているが、電源電圧Ｖｃｃを動作電源電圧として利用して動作してもよい。
【００１９】
行デコーダＲＤ（ｍ，ｎ）に対して設けられたゲートＧｍｎは、アレイ指定信号ＢＳｍを反転するインバータＩＮＶ３２と、インバータ３２の出力信号と制御信号ＳＥＥｘとを受けてデコーダイネーブル信号ＢＳＤｍｎを発生するＮＯＲゲートＮＯ３２を含む。
【００２０】
行デコーダＲＤ（ｍ，ｎ）は，信号ＢＳＤｍｎと内部（プリデコードされた）アドレス信号ＸｉおよびＸｊを受ける３入力ＮＡＮＤゲートＮＡｍ．ｎと、ＮＡＮＤゲートＮＡｍ．ｎの出力信号を反転して高電圧ＶＰＰレベルのワード線駆動信号を発生してワード線ＷＬ（ｍ，ｎ）へ与えるインバータＩＮＶｍ．ｎを含む。次に、この図３５に示す回路の動作について簡単に説明する。
【００２１】
プリチャージ（スタンバイ）状態においては、プリチャージ信号ＰＲがＬレベルにあり、リンク回路ＬＩＮＫ１−ＬＩＮＫ４に含まれるＭＯＳトランジスタＱＰ１．１はオン状態にあり、ノードＮ１は高電圧ＶＰＰレベルのＨレベルにプリチャージされている。リンク素子Ｆ１．１−Ｆ１．８は、予め、半導体記憶装置の試験結果に従ってプログラムされている（選択的に切断されている）。
【００２２】
このリンク素子Ｆ１．１−Ｆ１．８のプログラムについては後に説明するが、不良行アドレスに対応するリンク素子が切断される。
【００２３】
アクティブサイクルにおいては、プリチャージ信号ＰＲがＨレベルへ立上がり、ＭＯＳトランジスタＱＰ１．１がオフ状態とされる。この状態において、不良ワード線がアドレス指定されたとき、対応のヒューズ素子は切断されているため、ノードＮ１は高電圧ＶＰＰレベルのＨレベルを維持する。正常ワード線が指定されたとき、そのアドレスはリンク回路ＬＩＮＫ１にはプログラムされていないため、ＭＯＳトランジスタＱＮ１．１−ＱＮ１．８のうちの少なくとも１つがオン状態となり、ノードＮ１を接地電位レベルへと放電する。決定回路Ｄｘは、アドレス指定されたワード線がスペアワード線ＳＷＬ（ｍ，ｘ）のいずれかで置換される場合には、高電圧ＶＰＰレベルの制御信号ＳＥＥｘを発生する。不良ワード線が指定されないときには、制御信号ＳＥＥｘはＬレベルを維持する。
【００２４】
制御信号ＳＥＥｘおよびアレイ指定信号ＢＳｍがともにＨレベルへ立上がると、スペア行デコーダＳＲＤ（ｍ，ｘ）が高電圧ＶＰＰレベルのスペアワード線ドライブ信号を対応のスペアワード線ＳＷＬ（ｍ，ｘ）へ伝達する。それ以外のときには、スペア行デコーダＳＲＤ（ｍ，ｘ）はＬレベルの信号を対応のスペアワード線ＳＷＬ（ｍ，ｎ）へ伝達する。
【００２５】
制御信号ＳＥＥｘがＨレベルのとき、ゲートＧｍｎに含まれるＮＯＲゲートＮＯ３２が出力する信号ＢＳＤｍｎがＬレベルとなり、行デコーダＲＤ（ｍ，ｎ）がディスエーブル状態とされる。すなわち、行デコーダＲＤ（ｍ，ｎ）に含まれるＮＡＮＤゲートＮＡｍ．ｎの出力は、アドレス信号ＸｉおよびＸｊの値にかかわらずＨレベルとされる。
【００２６】
制御信号ＳＥＥｘがＬレベルのとき、ＮＯＲゲートＮＯ３２がイネーブル状態とされ、アレイ指定信号ＢＳｍがそのまま信号ＢＳＤｍｎとして発生される。信号ＢＳｍ、ＸｉおよびＸｊがワード線ＷＬ（ｍ，ｎ）を指定している場合には、行デコーダＲＤ（ｍ，ｎ）は高電圧ＶＰＰレベルのワード線駆動信号をワード線ＷＬ（ｍ，ｎ）へ伝達する。
【００２７】
図３６は、メモリアレイＭＡ１に対して設けられた行デコーダおよびスペア行デコーダの配置を概略的に示す図である。図３６において、行デコーダブロックＲＤ１は、各々がＮＡＮＤゲートＮＡ（１，ｎ）とインバータＩＮＶ１．ｎを含む単位行デコーダＲＤ（１，１）、ＲＤ（１，２）…を含む。ＮＡＮＤゲートＮＡ（１，１）、ＮＡ（１，２）…ＮＡ（１，１６）は、それぞれ異なる組合わせのアドレス信号ＸｉおよびＸｊを受ける。デコーダイネーブル信号ＢＳＤ１ｎ（ｎ＝１−１６）は制御信号ＳＥＥｘに従ってグループに分割される。
【００２８】
スペアデコーダＳＲＤ１としては、インバータＩＮＶＳ．１およびＩＮＶＳ１．４が代表的に示される。
【００２９】
図３７は、１つのメモリセルアレイにおける１列に関連する部分の構成を概略的に示す図である。図３７において、１列が、１対のビット線ＢＬおよび／ＢＬを含み、対応の列のメモリセルＭＣが接続される。図３７においては、ビット線ＢＬとワード線ＷＬ（ｍ，ｎ）の交差部に対応して配置されるメモリセルＭＣが代表的に示される。メモリセルＭＣは、情報を電荷の形態で格納するキャパシタＣＳと、ワード線ＷＬ（ｍ，ｎ）上の電位に応答してキャパシタＣＳとビット線ＢＬとを接続する転送ゲートＱＮ３１を含む。キャパシタＣＳは、中間電位（Ｖｃｃ／２）のセルプレート電圧ＶＣＰをその一方電極（セルプレート電極）に受ける。
【００３０】
１対のビット線ＢＬおよび／ＢＬに対して、このビット線ＢＬおよび／ＢＬの電位を差動的に増幅するセンスアンプＳＡと、プリチャージ／イコライズ信号ＥＱに応答してビット線ＢＬおよび／ＢＬを中間電位（Ｖｃｃ／２）レベルのプリチャージ電圧ＶＢＬレベルにプリチャージしかつイコライズするプリチャージ／イコライズ回路ＢＬＥＱが設けられる。センスアンプＳＡは、その内部構成は示していないが、フリップフロップ型の交差結合されたＭＯＳトランジスタを含む。
【００３１】
プリチャージ／イコライズ回路ＢＬＥＱは、ビット線ＢＬおよび／ＢＬを電気的に接続するためのｎチャネルＭＯＳトランジスタＱＮ３２と、中間電圧ＶＢＬをビット線ＢＬへ伝達するためのｎチャネルＭＯＳトランジスタＱＮ３３と、中間電圧ＶＢＬをビット線／ＢＬへ伝達するためのｎチャネルＭＯＳトランジスタＱＮ３４を含む。ＭＯＳトランジスタＱＮ３２−ＱＮ３４は、信号ＥＱがＨレベルとなり、スタンバイ状態を示すときにオン状態とされる。
【００３２】
動作時においては（アクティブサイクルにおいては）、信号ＥＱはロウレベルにあり、ＭＯＳトランジスタＱＮ３２−ＱＮ３４はすべてオフ状態にある。ビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬレベルで電気的にフローティング状態とされる。ワード線ＷＬ（ｍ，ｎ）が選択されたとき、その電位がＨレベルへ立上がり、転送ゲートＱＮ３１がオン状態とされる。これにより、キャパシタＣＳがビット線ＢＬに結合され、このキャパシタＣＳに格納されたデータ（電荷量）に従ってビット線ＢＬの電位が変化する。ビット線／ＢＬはプリチャージされた中間電圧ＶＢＬの電圧レベルを維持する。次いで、センスアンプＳＡが活性化され、ビット線ＢＬおよび／ＢＬの電位を差動的に増幅し、ビット線ＢＬおよび／ＢＬの電位がメモリセルＭＣが記憶するデータに従ってＨレベルおよびＬレベルにまで変化する。
【００３３】
列デコーダ（ＣＤ）からの出力信号に従って、このビット線対ＢＬおよび／ＢＬが選択され、メモリセルＭＣに対するデータの書込または読出が行なわれる。
【００３４】
メモリサイクルが完了すると、ワード線ＷＬ（ｍ，ｎ）の電位が立下がり、転送ゲートＱＮ３１がオフ状態とされる。センスアンプＳＡが次いで非活性状態とされ、その後、信号ＥＱがＨレベルに立上がる。これにより、ＭＯＳトランジスタＱＮ３２−ＱＮ３４がオン状態となり、ビット線ＢＬおよび／ＢＬを中間電圧ＶＢＬへプリチャージし、かつイコライズする。
【００３５】
ワード線ＷＬ（ｍ，ｎ）は動作電源電圧ＶＣＣよりも高い高電圧ＶＰＰまで昇圧されており、動作電源電圧ＶＣＣレベルの電圧を転送ゲートＱＮ３１のしきい値電圧の損失を受けることなくメモリセルキャパシタＣＳへ書込むことができ、また転送ゲートＱＮ３１を高速でオン状態とすることができる。
【００３６】
【発明が解決しようとする課題】
上述のような冗長方式を用いてワード線を置換する場合、メモリセルＭＣ自身に欠陥がある場合またはワード線ＷＬ（ｍ，ｎ）が断線している場合には、ワードＷＬ（ｍ，ｎ）は救済することができる。
【００３７】
しかしながら、ワード線ＷＬ（ｍ，ｎ）とビット線ＢＬが図３８において抵抗Ｒ１で示すように短絡している場合、スタンバイ状態においてビット線ＢＬからワード線ＷＬ（ｍ，ｎ）へ電流が流れ込む。スタンバイ時においては、ワード線ＷＬ（ｍ，ｎ）はワードドライバ（対応の行デコーダに含まれるインバータ）を介して接地電位レベルへ放電されている。したがって、中間電圧ＶＢＬの電圧レベルが低下し、またスタンバイ電流Ｉｃｃ２が増大する。また、ワード線ＷＬ（ｍ，ｎ）が図３８の抵抗Ｒ２で示すようにセルプレート電圧ＶＣＰ供給線と短絡している場合、同様に消費電流が増大し、またセルプレート電圧ＶＣＰが低下する。また、プリチャージ用の中間電圧ＶＢＬ供給線が図３８の抵抗Ｒ３ａまたはＲ３ｂで示すようにビット線ＢＬまたは／ＢＬと短絡している場合、センスアンプＳＡの動作時には、そのセンスアンプＳＡの両動作電源（ＶＣＣおよび接地電位レベル）はともに中間電圧ＶＢＬ供給線に短絡されることになり、センスアンプＳＡの動作時にビット線ＢＬまたは／ＢＬの電位が十分にかつ正しく増幅されず、正確なデータの読出しを行なうことができなくなるとともにセンス動作時における電流が増加するという問題が生じる。
【００３８】
加えて、センスアンプＳＡが電源電圧ＶＣＣ供給線または接地線と短絡している場合、スタンバイ状態においてリーク電流が生じる。この電源線または接地線との短絡によるリーク電流の問題はまたワードドライバにおいても発生する。
【００３９】
このような短絡に起因する不良は、たとえワード線置換が行なわれたとしても、短絡不良がメモリアレイ内において存在し続けるため、従来のワード線置換による冗長方式では救済することができない。
【００４０】
このような短絡不良を救済するために、図３９に示すようなアレイ単位で置換を行なう救済方式が、キッカワ等の「ファイル用途のためのＤＲＡＭ技術」、１９９３ＩＥＥＥ  ＩＳＳＣＣ、ダイジェスト・オブ・テクニカル・ペーパーズ、１９９３年２月２４日、第４８頁第４９頁において提案されている。図３９において、半導体記憶装置は、各々行および列のマトリックス状に配列された複数のメモリセルを有するステップのメモリアレイＭＡ１−ＭＡ４と、メモリアレイＭＡ１−ＭＡ４の各々と同じサイズ（メモリセルの行および列の数）を有するスペアメモリアレイＳＭＡを含む。メモリアレイＭＡ１−ＭＡ４それぞれに対して行デコーダブロックＲＤ１−ＲＤ４が設けられ、スペアメモリアレイＳＭＡには、スペア行デコーダブロックＳＲＤが設けられる。列デコーダＣＤはこれらのアレイＭＡ１−ＭＡ４およびＳＭＡに対し共通に設けられる。
【００４１】
行デコーダブロックＲＤ１−ＲＤ４は、内部電源線１ａ上の高電圧ＶＰＰをそれぞれヒューズ素子Ｆ４１−Ｆ４４を介して受け、スペア行ブロックデコーダＳＲＤは高電圧ＶＰＰをスイッチング素子ＳＷ３を介して受ける。
【００４２】
メモリアレイＭＡ１−ＭＡ４はまた、内部電源線１ｂ上の電圧ＶＢＬ（またはＶＣＰ）をヒューズ素子Ｆ３１ないしＦ３４を介して受け、スペアメモリアレイＳＭＡは電圧ＶＢＬ（またはＶＣＰ）をスイッチング素子ＳＷ２を介して受ける。
【００４３】
ワード線の置換により救済することのできる／できないのいずれかにかかわらず不良がメモリアレイＭＡ１において存在した場合、ヒューズ素子Ｆ３１およびＦ４１が切断（溶断）され、またスイッチング素子ＳＷ２およびＳＷ３がオン状態とされる。また、メモリアレイＭＡ１がアドレス指定された場合には、スペアメモリアレイＳＭＡがアクセスされるようにアレイアドレスがプログラムされる。メモリアレイＭＡ１には、電圧ＶＰＰ、ＶＢＬおよびＶＣＰが供給されないため、短絡不良が存在しても、この短絡部分を介して流れる電流は存在せず、消費電流が低減される。
【００４４】
キッカワは先にも述べた文献の図３において、メモリ容量が増加した場合、ワード線置換方式は十分生産歩留りを上昇させることはできず、またその図５において、メモリ容量が増大するにつれてメモリアレイ（ブロック）の数が増加しまたアレイブロックのサイズが低減されるため、図３９に示すようなアレイ置換によるブロック冗長方式がそれほどチップ占有面積を増加させることはないと述べている。
【００４５】
しかしながら、このようなブロック冗長方式に従えば、ワード線置換により救済することができる不良しか存在しない場合においてさえも、メモリアレイがスペアメモリアレイと置換される。したがって、複数のメモリアレイにわたって分散する傾向のある小さなサイズのパーティクルに起因して複数のメモリアレイにわたって不良ワード線が分散して存在する場合、このような不良ワード線は、たとえその不良ワード線の数がスペアメモリアレイに含まれるワード線の数よりも小さい場合においても救済することができない。
【００４６】
加えて、このようなブロック冗長方式では、ヒューズ素子のみを介して電圧ＶＰＰ、ＶＢＬおよびＶＣＰがメモリアレイへ供給されているため、アレイ単位でのスタンバイ電流テストを行なうことができず、したがって各メモリアレイにおける不良セルの分布パターンを解析して短絡不良があるか否かを判別する必要が生じ、不良アレイを検出するためには長時間を要するという問題が生じる。
【００４７】
製品歩留りを上昇させるためには、したがって、半導体記憶装置においてワード線単位の置換とアレイ単位での置換両者を想定するのが望ましい。
【００４８】
しかしながら、前述のような従来のワード線置換方式と従来のブロック冗長方式両者を１つの半導体記憶装置に搭載した場合、チップ面積が増大し、またヒューズ素子の数が大幅に増加するとともに、置換制御回路の構成が複雑となりまた大規模なものとなる。
【００４９】
それゆえ、この発明の目的は、冗長ワード線方式およびブロック冗長方式両者をチップ占有面積を増加させることなくかつ簡易な置換制御回路により搭載することのできる半導体記憶装置を提供することである。
【００５０】
この発明の他の目的は、不良メモリアレイを容易に検出することのできる半導体記憶装置を提供することである。
【００５１】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、複数のメモリアレイと少なくとも１個のスペアアレイとを含む。メモリアレイの各々は、行および列状に配列される複数のメモリセルと、各行に対応して配設されかつ各々に対応の行のメモリセルが接続される複数のワード線とを含む。少なくとも１つのスペアアレイは、行および列状に配列される複数のメモリセルと、各行に対応して配設されそれぞれに対応の行のメモリセルが接続される複数のスペアワード線とを含む。スペアワード線の数はメモリアレイのそれぞれに含まれるワード線の数と同じであり、また不良ワード線が全く存在しない場合には、メモリアレイそれぞれにおけるワード線の各々は、スペアメモリアレイのスペアワード線と１意的に対応付けられる。
【００５２】
請求項１にかかる半導体記憶装置は、さらに不良ワード線が複数のメモリアレイのうちのあるメモリアレイに存在するとき、その不良ワード線を対応のスペアワード線と置換する置換制御回路を備える。
【００５３】
請求項２に係る半導体記憶装置は、複数のメモリアレイと少なくとも１個のスペアアレイとを含む。メモリアレイの各々は、行および列状に配列される複数のメモリセルと、各行に対応して配設されかつ各々に対応の行のメモリセルが接続される複数のワード線と、１行のメモリセルが接続される少なくとも１本の冗長ワード線とを含む。少なくとも１つのスペアアレイは行および列状に配列される複数のメモリセルと、各行に対応して配設されそれぞれに対応の行のメモリセルが接続される複数のスペアワード線とを含む。スペアワード線の数は、メモリアレイのそれぞれに含まれるワード線の数と同じであり、また、不良ワード線が存在しないときには、メモリアレイそれぞれにおけるワード線の各々は、スペアアレイのスペアワード線と一意的に対応付けられる。請求項２に係る装置は、さらに、不良ワード線が複数のメモリアレイのアレイにおいて存在するとき、その不良ワード線を対応のスペアワード線と置換する置換制御回路と、メモリアレイにおいて不良ワード線があるメモリアレイにおいて存在する場合、その不良ワード線を該アレイに含まれる冗長ワード線で置換する冗長置換回路を含む。
【００５４】
請求項３に係る半導体記憶装置は、請求項１の置換制御回路が、スペアワード線それぞれに対応して設けられ、与えられた行アドレス信号をデコードしてスペアワード線ドライブ信号を対応のスペアワード線へそのデコーダ結果に従って伝達する複数のスペア行デコーダと、メモリアレイそれぞれにおける複数のワード線それぞれに対応して設けられ、与えられた行アドレス信号をデコードして対応のワード線上へワード線ドライブ信号を発生する複数の行デコーダとを備える。これら複数の行デコーダの各々と複数のスペア行デコーダの各々とは、同じ論理構成を備える。
【００５５】
請求項４に係る半導体記憶装置は、請求項１の半導体記憶装置が、さらに所定の内部電圧を伝達する内部電圧線と、複数のメモリアレイにおいて不良メモリアレイが存在するとき該不良メモリアレイを内部電圧線から分離しかつ該内部電圧線をスペアメモリアレイへ接続する電圧供給制御手段を含む。
【００５６】
請求項５に係る半導体記憶装置は、請求項１の半導体記憶装置がさらに、複数のメモリアレイのそれぞれへ所定の内部電圧を供給する内部電圧線と、これら複数のメモリアレイにおいて置換により救済可能な不良ワード線のみが存在すると判定されたときには、これらの複数のメモリアレイへ所定の内部電圧を供給する内部電圧制御素子を備える。
【００５７】
請求項６に係る半導体記憶装置は、請求項１の半導体記憶装置が、さらに、所定の内部電圧を伝達する内部電圧線と、スタンバイ電流テストモード指示信号を発生するための手段と、このスタンバイ電流テストモード指示信号に応答してアレイ指示信号を発生しかつ行アドレス信号の発生を禁止するアドレス判別手段と、スタンバイ電流テストモード指示信号とアレイ指示信号とに応答して内部電圧線をこのアレイ指示信号が指定するアレイに対してのみ接続する接続制御手段を備える。
【００５８】
請求項７に係る半導体記憶装置は、請求項１に係る装置がさらに、複数のメモリアレイそれぞれにおける行を指定する行アドレス信号に従って行指定信号を発生する行選択手段と、アレイアドレス信号に従ってアレイ指定信号を発生するアレイ選択回路と、スタンバイ電流テストモード指示信号の活性化に応答してアレイ選択手段をイネーブルしかつ行選択手段をディスエーブルする選択制御手段を備える。
【００５９】
請求項８に係る半導体記憶装置は、請求項１の半導体記憶装置がさらに、スペアアレイを規定するスペアアレイ指定信号を発生する手段と、スタンバイ電流テストモード指定信号とスペアアレイ指定信号とに応答して所定の内部電圧をこのスペアアレイが指定するスペアアレイへ供給しかつ他のアレイを内部電圧線から分離する手段を備える。
【００６０】
請求項９に係る半導体記憶装置は、請求項１の半導体記憶装置において、複数のメモリアレイおよび上記少なくとも１個のスペアアレイで構成されるメモリブロックを複数個含み、この置換制御回路は各メモリブロックそれぞれに対応して配置される。
【００６１】
請求項１０に係る半導体記憶装置のテスト方法は、それぞれが、行および列状に配列される複数のメモリセルを有する複数のメモリアレイとこのメモリアレイと同一数の行および列のメモリセルを有する少なくとも１つのスペアメモリアレイと、所定の内部電圧を伝達する内部電圧伝達線とを含む装置のテスト方法であって、アレイ指定信号が指定するメモリアレイに内部電圧線を接続してかつ残りのアレイをこの内部電圧線から分離して指定されたメモリアレイのスタンバイ電流テストを行なうステップと、このスタンバイ電流テストにおいて該メモリアレイがその大きなスタンバイ電流により不良であると判別された場合にはこのメモリアレイをスペアアレイと置換するステップと、このスペアアレイと内部電圧線とを接続してスペアアレイに対するスタンバイ電流を行なうステップと、このスタンバイ電流テストがすべてのメモリアレイに対して行なわれたとき、複数のメモリアレイのいずれかにおいて不良行が存在するか否かを決定する機能テストを行なうステップと、この不良行をスペアアレイ内の行と置換することができる場合には置換するステップとを備える。
【００６２】
【作用】
請求項１の半導体記憶装置においては、スペアアレイのワード線とメモリアレイ各々のワード線とは、不良ワード線が存在しないときには１意的に対応付けられており、置換制御回路は不良ワード線の不良モードに従ってワード線置換またはアレイ置換を容易に行なうことができる。
【００６３】
請求項２の半導体記憶装置においては、メモリアレイおよびスペアアレイそれぞれが冗長ワード線を含んでおり、冗長置換回路により不良ワード線を冗長ワード線で置換することにより、各メモリアレイにおいて不良ワード線はスペアワード線または冗長ワード線と置換することができ、不良ワード線の救済効率が改善される。また、スペアアレイにおいても冗長ワード線が設けられており、不良スペアワード線の救済を行なうことができ、応じて不良ワード線または不良アレイの救済効率が改善される。
【００６４】
請求項３に係る半導体記憶装置においては、メモリアレイのワード線に対応して設けられる行デコーダおよびスペアアレイのスペアワード線に対応して設けられるスペアデコーダが同じ論理構成を有しており、両者に共通にアドレス信号を印加することができ、ワード線置換のための置換制御回路の構成が簡略化される。また、不良ワード線救済に起因するアクセス遅延も生じない。
【００６５】
請求項４の半導体記憶装置においては、不良アレイへの内部電圧の供給が禁止され、一方スペアアレイへ内部電圧が印加され、不良アレイのスペアアレイによる置換が実現される。
【００６６】
請求項５に係る半導体記憶装置においては、救済可能な不良ワード線のみが存在する場合には、メモリアレイ各々へ内部電圧が電圧制御素子を介して供給され、ワード線単位での不良ワード線救済が実現される。
【００６７】
請求項６に係る半導体記憶装置においては、スタンバイ電流テストモード時においては、行アドレス信号の発生が禁止され、一方、アレイ指定信号のみが発生され、このアレイ指定信号が指定するアレイへ内部電圧が供給され、残りのアレイへの内部電圧の供給が禁止され、これによりアレイ単位でのスタンバイ電流テストを行なうことができ、不良アレイの検出が容易となる。
【００６８】
請求項７に係る半導体記憶装置においては、スタンバイ電流テストモード時においては、行選択回路の動作が禁止され、アレイ選択回路のみが動作する。これにより、アレイ選択回路から発生されるアレイ指定信号により指定されたアレイに対してスタンバイ電流テストを行なうことができる。
【００６９】
請求項８に係る半導体記憶装置においては、スペアアレイ指定信号発生手段を設け、スタンバイ電流テストモード時にはこのスペアアレイ指定信号発生手段からのスペアアレイ指定信号にはスペアアレイを指定して内部電圧をスペアアレイに供給し、他のアレイへの内部電圧の供給を禁止するため、スペアアレイに対するスタンバイ電流テストをも実現することができる。
【００７０】
請求項９に係る半導体記憶装置において、各々が複数のメモリアレイと少なくとも１個のスペアアレイを含む複数のメモリブロックそれぞれに対して置換制御回路を設けたので、複数のメモリブロックを有する半導体記憶装置においてもメモリブロックそれぞれにおいて不良ワード線および不良アレイの救済を行なうことができる。
【００７１】
請求項１０の半導体記憶装置のテスト方法においては、アレイ単位でスタンバイ電流テストを行ない、不良アレイが存在する場合にはスペアアレイと置換し、次いですべてのアレイに対するスタンバイ電流テストを行なった後に半導体記憶装置の機能テストを行なって不良ワード線の検出および救済を行なうため、アレイ置換を高速で行なうことができるとともに、ワード線単位の置換をも不良アレイが存在しない場合に行なうことができる。
【００７２】
【実施例】
図１は、この発明の一実施例であるたとえばダイナミック・ランダム・アクセスメモリである半導体記憶装置の要部の構成を概略的に示す図である。図１において、半導体記憶装置は、複数のメモリアレイＭＡ１−ＭＡｗ（図１の構成においてはｗ＝４）を含む。メモリアレイＭＡ１−ＭＡｗの各々は、行および列状に配列される複数のメモリセルを含む。この半導体記憶装置は、さらに、不良メモリアレイを置換により救済するための、行および列状に配列される複数のメモリセルを有するスペアメモリアレイＳＭＡを含む。メモリアレイＭＡ１−ＭＡｗの各々は、Ｘ本（図１の配置においては１６）のワード線ＷＬ（ｍ，ｎ）を含む。ここで、ｍは１−ｗであり、ｎは１−Ｘである。ワード線ＷＬ（ｍ，ｎ）は、対応のメモリアレイＭＡｍの各行に対応して配置され、対応の行上のメモリセルが接続される。なお、以下の説明においては、説明を簡略化するために、半導体記憶装置は４つのメモリアレイＭＡ１−ＭＡ４を含み、またメモリアレイＭＡ１−ＭＡ４の各々は１６本のワード線を含むとする。
【００７３】
スペアメモリアレイＳＭＡはメモリアレイＭＡ１−ＭＡ４のそれぞれと同数のスペアワード線ＳＷＬ（ｓ，Ｘ）を含み、スペアワード線ＳＷＬ（ｓ，Ｘ）の各々には、スペアメモリアレイＳＭＡにおける対応の行のメモリセルが接続される。ここで、上述の仮定により、スペアメモリアレイＳＭＡはまた１６本のスペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６）を含む。アレイＭＡ１−ＭＡ４の各々に対して行デコーダブロックＲＤＢｍが設けられる。行デコーダブロックＲＤＢｍは対応のメモリアレイＭＡｍに含まれるワード線ＷＬ（ｍ，ｎ）それぞれに対応して設けられる１６個の行デコーダＲＤ（ｍ，ｎ）を含む。スペアメモリアレイＳＭＡに対しても同様に、スペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（（ｓ，１６）それぞれに対応して設けられる１６個のスペア行デコーダＳＲＤ（ｓ，ｎ）が設けられる。
【００７４】
列デコーダＣＤが、メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡに共通に設けられる。この列デコーダＣＤからの列選択信号を伝達する列選択線ＣＳＬは、メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡにわたって延びる。この列選択線ＣＳＬは、メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡそれぞれにおいて１列（一対のビット線）を選択してもよく、またアレイＭＡ１−ＭＡ４およびＳＭＡそれぞれにおいて複数の列を選択するように構成されてもよい。
【００７５】
メモリアレイＭＡ１−ＭＡ４それぞれに対し、ヒューズ素子（溶断可能なリンク素子）Ｆ１−Ｆ４を介して内部電圧線１上の内部電圧ＶＩが供給される。この内部電圧ＶＩは、ワード線駆動用の高電圧ＶＰＰ、ビット線プリチャージ／イコライズ用の中間電圧ＶＢＬ、およびメモリセルキャパシタへ印加されるセルプレート電圧ＶＣＰを含む。図１においては、これらの所定の基準電圧ＶＰＰ、ＶＢＬ、およびＶＣＰを内部電圧ＶＩで総称的に示す。スペアメモリアレイＳＭＡへは内部電圧ＶＩがスイッチング素子ＳＷ１を介して供給される。スペア行デコーダブロックＳＲＤＢは、この内部電圧ＶＩにより表現される高電圧ＶＰＰをスイッチング素子ＳＷ１を介して受ける。
【００７６】
高電圧ＶＰＰ、ビット線プリチャージ／イコライズ用中間電圧ＶＢＬおよびセルプレート電圧ＶＣＰはそれぞれ異なるヒューズ素子またはスイッチング素子を介して各アレイＭＡ１−ＭＡ４およびＳＭＡへ供給される。しかしながら図１においては、図面を簡略化するために、各メモリアレイＭＡｍに対して１つのヒューズ素子Ｆｍが設けられ、またスペアメモリアレイＳＭＡに対して１つのスイッチング素子ＳＷ１が設けられているように示される。
【００７７】
スペアメモリアレイＳＭＡが用いられるとき（不良ワード線または不良アレイが存在するとき）、スイッチング素子ＳＷ１がオン状態とされる。メモリアレイＭＡｍが大きなリーク電流を生じさせて不良である場合には、対応のヒューズ素子Ｆｍが溶断され、この不良アレイＭＡｍへの内部電圧ＶＩの供給が禁止される。次にこの図１に示す構成における救済方法について簡単に説明する。
【００７８】
ワード線単位での置換（救済）は以下のようにして行なわれる。メモリアレイＭＡｍにおけるｋ番目のワード線ＷＬ（ｍ，ｋ）が不良であり、救済すべき場合には、スペアメモリアレイＳＭＡにおけるスペアワード線ＳＷＬ（ｓ，ｋ）とこのｋ番目のワード線ＷＬ（ｍ，ｋ）が置換される。たとえば、メモリアレイＭＡ１のワード線ＷＬ（１，２）が、スペアメモリアレイＳＭＡのスペアワード線ＳＷＬ（ｓ，２）と置換され、メモリアレイＭＡ２のワード線ＷＬ（２，６）は、スペアメモリアレイＳＭＡのスペアワード線ＳＷＬ（ｓ，６）と置換され、メモリアレイＭＡ３のワード線ＷＬ（３，１２）は、スペアワード線ＳＷＬ（ｓ，１２）と置換され、メモリアレイＭＡ４のワード線ＷＬ（４，１６）は、スペアワード線ＳＷＬ（ｓ，１６）と置換される。
【００７９】
複数のメモリアレイにおいて不良ワード線が存在するとき、それらの番号すなわち行アドレスが異なる場合においては、スペアメモリアレイＳＭＡのスペアワード線よりこれらのすべての不良ワード線を置換することができ、不良ワード線を救済することができる。
【００８０】
このような置換方式を特定のメモリアレイＭＡｍに適応した場合、この特定のメモリアレイＭＡｍはその全体がスペアメモリアレイＳＭＡと置換される。すなわちこの図１に示す置換構成により、ワード線単位での置換およびアレイ単位での置換両者を行なうことができる。ワード線単位での置換が行なわれる場合には、スイッチング素子ＳＷ１はオン状態とされ、またヒューズ素子Ｆ１−Ｆ４もすべて導通状態とされる。アレイ単位での置換が行なわれる場合には、スイッチング素子ＳＷ１がオン状態とされ、不良メモリアレイＭＡｕに対応するヒューズ素子Ｆｕが切断される。これにより、不良メモリアレイＭＡｕへの内部電圧ＶＩの供給が禁止され、この不良メモリアレイＭＡｕにおける電流消費を防止する。
【００８１】
図２は、図１に示すスペアロウデコーダＳＲＤ（ｓ，１）〜ＳＲＤ（ｓ，１６）をイネーブルするためのイネーブル信号を発生するための構成を示す図である。この図２に示す構成はスペアロウデコーダＳＲＤ（ｓ，１）−ＳＲＤ（ｓ，１６）それぞれに対して設けられる。図２において、スペアロウデコーダイネーブル信号発生回路は、対応のスペアワード線ＳＷＬ（ｓ，ｎ）が使用されるか否かをプログラムするための第１のプログラム回路１０と、対応のスペアワード線ＳＷＬ（ｓ，ｎ）をいずれのメモリアレイが使用するかをプログラムするための第２のプログラム回路１２を含む。第１のプログラム回路１０は、高電圧ＶＰＰを受けるノードとノードＮｎの間に接続される抵抗素子Ｒｎと、ノードＮｎと接地電位ノードとの間に接続されるヒューズ素子Ｆｎ．５を含む。
【００８２】
対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられるとき、すなわちメモリアレイＭＡ１−ＭＡ４のいずれかにおけるワード線ＷＬ（ｍ，ｎ）が不良のとき、ヒューズ素子Ｆｎ．５がたとえばレーザビームで溶断される。抵抗素子ＲｎがノードＮｎを高電圧ＶＰＰレベルへプルアップし、信号ＳＥｎがＨレベルへ立上がり、対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられることを示す。
【００８３】
対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられない場合、ヒューズ素子Ｆｎ．５は導通状態を維持する。抵抗素子Ｒｎは大きな抵抗値を有しており、したがってノードＮｎは接地電位レベルへ放電され、信号ＳＥｎはＬレベルとなり、対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられないことを示す。
【００８４】
第２のプログラム回路１２は、後に説明するブロック（アレイ）デコーダから与えられるメモリアレイ指定信号ＢＳ１′−ＢＳ４′それぞれに対応して設けられるＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４と、ＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４のそれぞれの出力に設けられるヒューズ素子Ｆｎ．１−Ｆｎ．４と、インバータＩＮＶｎを含む。
【００８５】
ＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４の各々はその一方入力に第１のプログラム回路１０からの信号ＳＥｎを受け、それぞれの他方入力に対応のアレイ指定信号ＢＳ１′−ＢＳ４′を受ける。ＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４の出力信号は対応のヒューズ素子Ｆｎ．１−Ｆｎ．４を介して信号線５へ与えられる。
【００８６】
インバータＩＮＶｎは、この信号線５上の信号を反転して、スペア行デコーダＳＲＤ（ｓ，ｎ）のイネーブル／ディスエーブルを制御するスペア行デコーダイネーブル信号ＢＳＥｎを発生する。第２のプログラム回路１２におけるメモリアレイのプログラムにおいては、対応のスペアワード線ＳＷＬ（ｓ，ｎ）を使用するメモリアレイＭＡｍを指定するメモリアレイ指定信号ＢＳｍ′を受けるＮＡＮＤゲートＮＡｎ．ｍの出力に設けられたヒューズ素子のみが導通状態とされ、残りのヒューズ素子は切断される。
【００８７】
たとえば、メモリアレイＭＡ１がスペアワード線ＳＷＬ（ｓ，ｎ）を使用するとき、ヒューズ素子Ｆｎ．２−Ｆｎ．４が切断され、ヒューズ素子Ｆｎ．１が導通状態とされる。ＮＡＮＤゲートＮＡｎ．１の出力信号のみが信号線５へ伝達される。このとき、信号ＳＥｎは対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられるため、ヒューズ素子Ｆｎ．５が切断されており、Ｈレベルになる。
【００８８】
メモリアレイＭＡ１がアドレス指定されるとき、すなわちアクセスが要求されたとき、信号ＢＳ１′がＨレベルとなり、ＮＡＮＤゲートＮＡｎ．１の出力信号がＬレベルとなり、応じてインバータＩＮＶｎからの信号ＢＳＥｎがＨレベルとなり、対応のスペアロウデコーダＳＲＤ（ｓ，ｎ）がイネーブルされる。
【００８９】
別のメモリアレイがアドレス指定された場合、信号ＢＳ１′はＬレベルであり、ＮＡＮＤゲートＮＡｎ．１の出力信号はＨレベルにあり、応じて信号ＢＳＥｎもＬレベルにある。対応のスペアワード線ＳＷＬ（ｓ，ｎ）が、メモリアレイＭＡ１−ＭＡ４のいずれによっても使用されない場合、ヒューズ素子Ｆｎ．１−Ｆ１ｎ．４のすべては導通状態とされる。この状態においては、先に説明したように、信号ＳＥｎもＬレベルにあり（ヒューズ素子Ｆｎ．５は導通状態にある）、ＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４は、すべてのディスエーブルされて、メモリアレイ指定信号ＢＳ１′−ＢＳ４′の論理レベルにかかわらず常時Ｈレベルの信号を出力する。したがって、信号線５上の信号はＨレベルであり、信号ＢＳＥｎはＬレベルを維持する。これにより、対応のスペアワード線ＳＷＬ（ｓ，ｎ）は非選択状態に維持される。
【００９０】
この図２に示すプログラム回路１０および１２の構成を用いることにより、後に説明するように、行デコーダＲＤ（ｍ，ｎ）とスペア行デコーダＳＲＤ（ｓ，ｎ）を同一の論理構成とすることができ、行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）のイネーブル／ディスエーブルの制御が簡略化される。
【００９１】
また、ワード線置換（またはアレイ置換）のために利用されるヒューズ素子Ｆｎ．１−Ｆｎ．５の数は、内部電圧ＶＩ上のヒューズ素子Ｆｎ．１−Ｆｎ．４を除いて合計８０であり、従来のワード線置換方式に比べて大幅にヒューズ素子の数が低減される。ここで、ヒューズ素子の数が、ヒューズ素子Ｆ１−Ｆ４を含めた場合、内部電圧として高電圧ＶＰＰおよび中間電圧ＶＢＬそれぞれにヒューズ素子が設けられている場合には、合計８８となる。
【００９２】
上述の構成に従えば、メモリアレイＭＡｍにおける不良ワード線ＷＬ（ｍ，ｎ）は１意的にスペアメモリアレイＳＭＡと同じ番号（同じ行アドレス）のスペアワード線ＳＷＬ（ｓ，ｎ）で置換され、したがって、どの不良ワード線ＷＬ（ｍ，ｎ）が、どのスペアワード線ＳＷＬ（ｓ，ｎ）で置換されるかをプログラムまたは記憶する必要性がなくなる。
【００９３】
ここで、信号ＳＥｎを発生するために高電圧ＶＰＰが用いられているのは以下の理由による。アレイ指定信号ＢＳ１′−ＢＳ４′それぞれは、後に説明するように活性化時に高電圧ＶＰＰレベルとなる。インバータＩＮＶｎおよびＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４は、高電圧ＶＰＰを一方動作電源電圧として動作している。したがって、信号ＢＳ１′−ＢＳ４′の電圧レベルと信号ＳＥｎの電圧レベルを一致させるために高電圧ＶＰＰがプログラム回路１０において用いられる。しかしながら、信号ＢＳ１′−ＢＳ４′それぞれが動作電源電圧ＶＣＣレベルにあり、またＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４およびインバータＩＮＶｎが動作電源電圧ＶＣＣを動作電源電圧として動作している場合には、高電圧ＶＰＰに代えて動作電源電圧ＶＣＣが第１のプログラム回路１０において用いられてもよい。
【００９４】
図３は、ノーマル行デコーダＲＤ（ｍ，ｎ）のイネーブル／ディスエーブルを制御するためのノーマルデコーダイネーブル信号ＢＳｎ（ｍ，ｎ）を発生するための構成を示す図である。図３において、アドレスバッファ３は、外部から与えられるアドレス信号を受けすべて、メモリアレイＭＡ１−ＭＡ４のうちの１つをアドレス指定するアレイアドレス信号ＢＡと、ワード線ＷＬ（ｍ，１）−ＷＬ（ｍ，１６ｎ）の１つをアドレス指定する行アドレス信号ＲＡを発生する。この行アドレス信号ＲＡは行プリデコーダを介してノーマル行デコーダＲＤ（ｍ，ｎ）およびスペアロウデコーダＳＲＤ（ｓ，ｎ）へ与えられる（この構成については後に説明する）。
【００９５】
ブロックデコーダ３は、このアドレスバッファ２からのアレイアドレス信号ＢＡを受けてデコードしてアレイ指定信号ＢＳｍ′を発生する。ブロックデコーダ３は高電圧ＶＰＰを一方動作電源電圧として動作しているが、このブロックデコーダ３は動作電源電圧ＶＣＣに従って動作してもよい。
【００９６】
ブロックデコーダ３からのアレイ指定信号ＢＳｍ′はインバータＩＶｍへ与えられ、インバータＩＶｍの出力信号はＮＯＲゲートＮＯｎ（ｍ）の一方入力へ与えられる。ＮＯＲゲートＮＯｎ（ｍ）の他方入力へは、ノーマルデコーダイネーブル信号ＤＳＥｎが与えられる。このＮＯＲゲートＮＯｎ（ｍ）からノーマルデコーダ要求信号ＤＳｎ（ｍ）が出力される。このＮＯＲゲートＮＯｎ（ｍ）は図４に示すようにノーマル行デコーダＲＤ（ｍ，ｎ）それぞれに対応して設けられる。図４においては、ＮＯＲゲートＮＯｎ（１）−ＮＯｎ（４）が行デコーダＲＤ（１，ｎ）−ＲＤ（４，ｎ）それぞれに対応して設けられる状態が一例として示される。ＮＯＲゲートＮＯｎ（１）−ＮＯｎ（４）はそれぞれその第１の入力に反転アレイ指定信号／ＢＳ１′−／ＢＳ４′を受け、それぞれの第２の入力にノーマル行デコーダイネーブル信号ＤＳＥｎを受ける。次にこの図３および図４に示す構成の動作について説明する。
【００９７】
スペアワード線ＳＷＬ（ｓ，ｎ）が使用されないとき、信号ＢＳＥｎはＬレベルにある。これにより、スペア行デコーダＳＲＤ（ｓ，ｎ）はディスエーブル状態とされる。ＮＯＲゲートＮＯｎ（ｍ）が反転アレイ指定信号／ＢＳｍ′を反転し、信号ＢＳｎ（ｍ）を出力する。このノーマルデコーダ要求信号ＢＳｎ（ｍ）に従って行デコーダＲＤ（１，ｎ）−ＲＤ（４，ｎ）の１つがイネーブルされる。
【００９８】
スペアワード線ＳＷＬ（ｓ，ｎ）が用いられるとき、このスペアワード線ＳＷＬ（ｓ，ｎ）を使用するメモリアレイが指定されたときのみ信号ＢＳＥｎがＨレベルへ立上がる。今、メモリアレイＭＡ１がスペアワード線ＳＷＬ（ｓ，ｎ）を使用していると想定する。すなわち、ワード線ＷＬ（１，ｎ）が不良であり、スペアワード線ＳＷＬ（ｓ，ｎ）で置換される場合を考える。
【００９９】
アレイ指定信号ＢＳ１′がＨレベルへ立上がり、メモリアレイＭＡ１を指定しているとき、信号ＢＳＥｎがＨレベルへ立上がり、ＮＯＲゲートＮＯｎ（ｍ）をディスエーブルし、信号ＢＳｎ（ｍ）（ＢＳｎ（１）−ＢＳｎ（４））はＬレベルを維持し、行デコーダＲＤ（１，ｎ）−ＲＤ（４，ｎ）はディスエーブル状態とされる。不良ワード線ＷＬ（１，ｎ）以外のワード線ＷＬ（１，ａ）が指定されたとき、行デコーダＲＤ（１，ａ）は対応のデコーダイネーブル信号ＢＳａ（１）によりイネーブルされ、信号ＢＳａ（１）がＨレベルのときにはワード線ＷＬ（１，ａ）を選択する。
【０１００】
メモリアレイＭＡ１以外のメモリアレイが指定されたとき、信号ＢＳＥｎはＬレベルになり、ＮＯＲゲートＮＯｎ（ｍ）（ＮＯｎ（１）−ＮＯｎ（４））はイネーブル状態とされる。信号／ＢＳ２′−／ＢＳ４′のうちの１つがＬレベルとなり、対応のＮＯＲゲートＮＯｎ（ｍ）（ｍ≠１）からの出力信号ＢＳｎ（ｍ）がＨレベルへ立上がり、対応の行デコーダＲＤ（ｍ，ｎ）がイネーブル状態とされる。
【０１０１】
図５は、ノーマルワード線ＷＬ（ｍ，ｎ）に対して設けられる行デコーダＲＤ（ｍ，ｎ）の構成を示す図である。図５において、行デコーダＲＤ（ｍ，ｎ）は３入力ＮＡＮＤゲートＮＡｍ．ｎと、インバータＩＮＶｍ．ｎを含む。
【０１０２】
ＮＡＮＤゲートＮＡｍ．ｎは、デコーダイネーブル信号ＢＳｎ（ｍ）とプリデコード信号Ｘｉ（ｉ＝１−４）の１ビットとプリデコード信号Ｘｊ（ｊ＝１−４）の１ビットを受け、与えられた信号ＢＳｎ（ｍ）、ＸｉおよびＸｊがすべてＨレベルのときにＬレベルの信号を出力する。プリデコード信号ＸｉおよびＸｊは、図示しない行プリデコーダにより外部行アドレス信号がプリデコードされて発生される。
【０１０３】
インバータＩＮＶｍ．ｎは、そのソースが高電圧ＶＰＰを受けるように接続され、そのゲートにＮＡＮＤゲートＮＡｍ．ｎの出力信号を受けかつそのドレインが対応のワード線ＷＬ（ｍ，ｎ）に接続されるｐチャネルＭＯＳトランジスタＱＰと、そのソースに接地電位ＶＳＳを受け、そのゲートにＮＡＮＤゲートＮＡｍ．ｎの出力信号を受け、そのドレインが対応のワード線ＷＬ（ｍ，ｎ）に接続されるｎチャネルＭＯＳトランジスタＱＮを含む。
【０１０４】
ＮＡＮＤゲートＮＡｍ．ｎは、非選択時には高電圧ＶＰＰレベルのＨレベルの信号を出力する。ＮＡＮＤゲートＮＡｍ．ｎは信号Ｘｉ，ＸｊおよびＢＳｎ（ｍ）それぞれが高電圧ＶＰＰレベルの信号の場合には、高電圧ＶＰＰを動作電源電圧として動作してもよい。またこれに代えて、ＮＡＮＤゲートＮＡｍ．ｎは、信号ＢＳｎ（ｍ）、ＸａおよびＸｉが選択時、動作電源電圧ＶＣＣレベルの信号の場合には、この動作電源電圧レベルのＨレベルの信号を高電圧ＶＰＰレベルの信号に変換するレベル変換機能を備えていてもよい。
【０１０５】
図６は、スペア行デコーダＳＲＤ（ｓ，ｎ）の構成を具体的に示す図である。図６において、スペア行デコーダＳＲＤ（ｓ，ｎ）は、図５に示す行デコーダＲＤ（ｍ，ｎ）と同じ構成を備え、信号ＢＳＥｎ信号とプリデコード信号Ｘｉの１ビットとプリデコード信号Ｘｊの１ビットとを受けるＮＡＮＤゲートＮＡｍ．ｎと、このＮＡＮＤゲートＮＡｓ．ｎの出力信号を受けるインバータＩＮＶｓ．ｎを含む。
【０１０６】
インバータＩＮＶｓ．ｎは、ｐチャネルＭＯＳトランジスタＱＰｓとｎチャネルＭＯＳトランジスタＱＮｓを含む。インバータＩＮＶｓ．ｎは高電圧ＶＰＰを一方動作電源電圧として動作する。ＮＡＮＤゲートＮＡｓ．ｎは、与えられた信号ＢＳＥｎ、ＸｉおよびＸｊがすべてＨレベルのときにＬレベルの信号を出力し、インバータＩＮＶｓ．ｎからの出力信号が高電圧ＶＰＰレベルとなり、スペワード線ＳＷＬ（ｓ，ｎ）が選択状態とされる。
【０１０７】
図５および図６から明らかに見られるように、行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）は互いに同じ論理構成を備える。この同一論理構成により、たとえスペアワード線が選択される場合においてもアクセス遅延は生じず、また行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）に対して同じレイアウトパターンを繰返すことができ、レイアウト面積を低減することができるとともに、レイアウトが容易となる。
【０１０８】
図７はワード線選択に関連する信号の流れを例示的に示す図である。メモリアレイ指定信号ＢＳ１′−ＢＳ４′は第２のプログラム回路１２へ与えられる。第１のプログラム回路１０は、対応のスペアワード線ＳＷＬ（ｓ，ｎ）が用いられるか否かを示す信号ＳＥｎを発生して第２のプログラム回路１２へ与える。第２のプログラム回路１２は、信号ＢＳ１′−ＢＳ４′およびＢＳＥｎに従ってスペアデコーダイネーブル信号ＢＳＥｎを発生する。ゲート１５は、図３に示すインバータＩＶｍおよびＮＯＲゲートＮＯｎ（ｍ）に対応し、対応のメモリアレイ指定信号ＢＳｍ′およびデコーダイネーブル信号ＢＳＥｎを受けて、対応の行デコーダＲＤ（ｍ，ｎ）に対し信号ＢＳｎ（ｍ）を与える。
【０１０９】
プリデコード信号ＸｉおよびＸｊは、共通に行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）へ与えられる。すなわち、同じ行アドレスのワード線に設けられた行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）は、同じ組合わせのプリデコード信号ＸｉおよびＸｊを受け、信号ＢＳｎ（ｍ）およびＢＳＥｎにより一方がイネーブル状態とされる。
【０１１０】
図８は、行デコーダおよびスペア行デコーダの全体の配置を示す図である。図８においては、メモリアレイＭＡ１のワード線ＷＬ（１，１）−ＷＬ（１，１６）に対してそれぞれ設けられる行デコーダＲＤ（１，１）−ＲＤ（１，１６）、メモリアレイＭＡ４のワード線ＷＬ（４，１）−ＷＬ（４，１６）に対して設けられる行デコーダＲＤ（４，１）−ＲＤ（４，１６）と、スペアメモリアレイＳＭＡのスペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６）に対して設けられるスペア行デコーダＳＲＤ（ｓ，１）−ＳＲＤ（ｓ，１６）を代表的に示す。
【０１１１】
行デコーダＲＤ（１，１）〜ＲＤ（１，１６）の初段の３入力ＮＡＮＤゲートＮＡ（１，１）−ＮＡ（１，１６）は、それぞれの第１の入力に１６ビットバス２０ａ上の信号ＢＳ１（１）−ＢＳ１６（１）をそれぞれ受ける。行デコーダＲＤ（４，１）−ＲＤ（４，１６）の初段のＮＡＮＤゲートＮＡ（４，１）−ＮＡ（４，１６）は、それぞれの第１の入力に１６ビット信号バス２０ｄ上の信号ＢＳ４（１）−ＢＳ４（１６）を受ける。スペア行デコーダＳＲＤ（ｓ，１）−ＳＲＤ（ｓ，１６）の初段の３入力ＮＡＮＤゲートＮＡ（ｓ，１）−ＮＡ（ｓ，１６）は、それぞれの第１の入力に１６ビット信号バス２０ｅ上の信号ＢＳＥ１−ＢＳＥ１６をそれぞれ受ける。
【０１１２】
スペアワード線ＳＷＬ（ｓ，ｎ）は、ワード線ＷＬ（１，ｎ）−ＷＬ（４，ｎ）、すなわちＷＬ（ｍ，ｎ）の１本のみと置換することができる。
【０１１３】
信号ＢＳＥｎが活性状態とされたとき、信号ＢＳｎ（ｍ）が非活性状態とされる。これにより、スペアワード線ＳＷＬ（ｓ，ｎ）の選択時、対応のワード線ＷＬ（ｍ，ｎ）の選択が禁止される。
【０１１４】
図９はスイッチング素子ＳＷ１をプログラムするための構成を示す図である。図９に示す構成において、スイッチング素子ＳＷ１は、高電圧供給線１ａとローカル高電圧線２１ａの間に接続されるｐチャネルＭＯＳトランジスタＰＴａと、中間電圧ＶＢＬ供給線１ｂとローカル電圧線２１ｂの間に接続されるｐチャネルＭＯＳトランジスタＰＴｂと、別の中間電圧ＶＣＰ供給線１ｃとローカル電圧線２１ｃの間に接続されるｐチャネルＭＯＳトランジスタＰＴｃを含む。ローカル線２１ａ、２１ｂおよび２１ｃは、それぞれ高電圧ＶＰＰ、中間電圧（ビット線プリチャージ／イコライズ電圧）ＶＢＬおよび別の中間電圧（セルプレート電圧）ＶＣＰをスペアメモリアレイＳＭＡへ伝達する。
【０１１５】
スイッチング素子ＳＷ１をプログラムするためのプログラム回路２２は、高電圧供給線１ａとノード２２ａの間に接続されるヒューズ素子Ｆｗと、ノード２２ａと接地ノードの間に接続される高抵抗抵抗素子Ｒｗを含む。ノード２２ａがＭＯＳトランジスタＰＴａ、ＰＴｂおよびＰＴｃのゲートに接続される。
【０１１６】
スペアメモリアレイＳＭＡが使用されないとき、ヒューズ素子Ｆｗは導通状態を維持し、ノード２２ａは高電圧ＶＰＰレベルに設定され、ＭＯＳトランジスタＰＴａ、ＰＴｂおよびＰＴｃはすべてオフ状態とされる。これにより、スペアメモリアレイへの電圧ＶＰＰ、ＶＢＬおよびＶＣＰの供給が禁止される。
【０１１７】
スペアメモリアレイＳＭＡが使用される場合には、ヒューズ素子Ｆｗが溶断され、ノード２２ａはプルダウン抵抗Ｒｗにより接地電位レベルに放電され、ＭＯＳトランジスタＰＴａ−ＰＴｃがすべてオン状態となり、スペアメモリアレイＳＭＡへ電圧ＶＣＰ、ＶＢＬおよびＶＰＰが供給される。これによりスペアメモリアレイＳＭＡが動作可能状態とされる。
【０１１８】
図１０は、スイッチング素子ＳＷ１の各構成を示す図である。図１０に示す構成において、センスアンプＳＡに対してスイッチング素子ＳＷ１ａおよびＳＷ１ｂが設けられる。センスアンプＳＡは、ビット線ＢＬおよび／ＢＬに対して設けられ、交差結合されたｎチャネルＭＯＳトランジスタで構成されるＮセンスアンプＮＳＡと、交差結合されたｐチャネルＭＯＳトランジスタで構成されるＰセンスアンプＰＳＡを含む。ＮセンスアンプＮＳＡは、Ｎセンスアンプ活性化信号φＳＮに応答してオン状態となるｎチャネルＭＯＳトランジスタＮＳＤを介してローカルスイッチ線２１ｅ上に与えられた接地電位Ｖｓｓを受ける。ＰセンスアンプＰＳＡは、φＳＰに応答してオン状態となるｐチャネルＭＯＳトランジスタＰＳＤを介してローカル電源線２１ｄ上に与えられた電源電圧Ｖｃｃを受ける。
【０１１９】
ローカル接地線２１ｅに対して、ｎチャネルＭＯＳトランジスタＮＴｄで構成されるスイッチング素子ＳＷ１ａが設けられ、ローカル電源線２１ｄに対して、ｐチャネルＭＯＳトランジスタＰＴｄで形成されるスイッチング素子ＳＷ１ｂが設けられる。スイッチイング素子ＳＷ１ａおよびＳＷ１ｂは、導通時、接地線１ｄ上の接地電位Ｖｓｓおよび電源線１ｄ上の動作電源電圧Ｖｃｃをそれぞれローカル接地線２１ｅおよびローカル電源線２１ｄへ伝達する。スイッチング素子ＳＷ１ａおよびＳＷ１ｂのオン／オフのプログラムは図９に示すノード２２ａの信号をインバータで受ける構成により実現される。センスアンプ活性化信号φＳＰおよびφＳＮに対してもさらにスイッチング素子が設けられる構成が利用されてもよい。
【０１２０】
図１１は、ワード線選択に関連する回路の他の構成を示す図である。図１１に示す構成においては、行デコーダＲＤ（ｍ，ｎ）およびスペア行デコーダＳＲＤ（ｓ，ｎ）に対し２ウェイ方式が適用される。
【０１２１】
行デコーダＲＤ（ｍ，ｎ）は、信号ＢＳｎ（ｍ）を受けるＮＡＮＤゲートＮＡｍ．ｎで構成される。プリデコード信号Ｘｉ（ｉ＝１−４）の１ビットとプリデコード信号Ｘｋ（ｋ＝５−６）の１ビットがまたＮＡＮＤゲートＮＡｍ．ｎへ与えられる。ＮＡＮＤゲートＮＡｍ．ｎは同時に、隣接するワード線ＷＬ１（ｍ、ｎ）およびＷＬ２（ｍ，ｎ）を指定する。
【０１２２】
ＮＡＮＤゲートＮＡｍ．ｎの出力部に、隣接する２つのワード線ＷＬ１（ｍ，ｎ）およびＷＬ２（ｍ，ｎ）の一方を選択するために２ウェイデコーダが設けられる。この２ウェイデコーダは、ワード線ＷＬ１（ｍ，ｎ）に対して設けられ、ウェイ信号ＲＸ１に応答してオン状態となるｎチャネルＭＯＳトランジスタＱＮｍｎ１と、ワード線ＷＬ２（ｍ，ｎ）に対して設けられ、別のウェイ信号ＲＸ２に応答してオン状態となるｎチャネルＭＯＳトランジスタＱＮｍｎ２を含む。１ビットのアドレス信号から生成されるウェイ信号ＲＸ１およびＲＸ２は択一的に活性状態とされる。ウェイ信号ＲＸ１はワード線ＷＬ１（ｍ，ｎ）のグループを指定し、ウェイ信号ＲＸ２はワード線ＷＬ２（ｍ，ｎ）のグループを指定する。このウェイ信号ＲＸ１およびＲＸ２に従ってＭＯＳトランジスタＱｍｎ１およびＱｍｎ２の一方がオン状態とされ、対応のＮＡＮＤゲートＮＡｍ．ｎの出力信号を伝達する。
【０１２３】
ウェイデコーダ（トランジスタＱｍｎ１およびＱｍｎ２）とワード線ＷＬ１（ｍ，ｎ）およびＷＬ２（ｍ，ｎ）の間にワードドライバＷＤｍｎ１およびＷＤｍｎ２が設けられる。ワードドライバＷＤｍｎ１およびＷＤｍｎ２はすべて同じ構成を備えており、図１１においてはワードドライバＷＤ１１１の構成のみを代表的に示す．ワードドライバＷＤ１１１は、ＮＡＮＤゲートＮＡ１．１からＭＯＳトランジスタＱＮ１．１．１を介して与えられる信号を反転し増幅してワード線ＷＬ１（１，１）へ与えるインバータＩＮＶ１．１．１と、インバータＩＮＶ１．１．１の出力信号に応答して高電圧ＶＰＰをインバータＩＮＶ１．１．１の入力部へ伝達するｐチャネルＭＯＳトランジスタＱＰ１．１．２と、リセット信号ＲＳＴに応答して、インバータＩＮＶ１．１．１の入力部を高電圧ＶＰＰレベルにプリチャージするｐチャネルＭＯＳトランジスタＱＰ１．１．１を含む。この図１１に示す構成においては、信号ＢＳＥｎ、ＢＳｎ（ｍ）、Ｘｉ、Ｘｋ、ＲＸ１およびＲＸ２は動作電源電圧ＶＣＣレベルの信号であり、ＮＡＮＤゲートＮＡｍ．ｎは動作電源電圧ＶＣＣの動作電源電圧として動作する。一方、インバータＩＮＶｍ．ｎ．１およびＩＮＶｍ．ｎ．２が、高電圧ＶＰＰを動作電源電圧として動作する。
【０１２４】
スペアワード線ＳＷＬ１（ｓ，ｎ）およびＳＷＬ２（ｓ，ｎ）に対しては、ＮＡＮＤゲートＮＡｓ．ｎで構成されるスペア行デコーダＳＲＤ（ｓ，ｎ）と、ｎチャネルＭＯＳトランジスタＱＮｓｎ１およびＱＮｓｎ２で構成されるウエイデコーダと、ワードドライバＷＤＳｎ１およびＷＤＳｎ２が設けられる。ＭＯＳトランジスタＱＮＳｎ１およびＱＮＳｎ２は、それぞれのゲートにウェイ信号ＲＸ１およびＲＸ２を受ける。この図１１に示す構成から明らかなように、ワード線ＷＬ１（ｍ，ｎ）またはＷＬ２（ｍ，ｎ）は、スペアワード線ＳＷＬ１（ｓ，ｎ）またはＳＷＬ２（ｓ，ｎ）に対して設けられるスペアワード線選択回路と同じ構成を備える。次に動作について簡単に説明する。
【０１２５】
スタンバイ動作時においてはリセット信号ＲＳＴがＬレベルにあり、インバータＩＮＶｍ．ｎ．１およびＩＮＶｍ．ｎ．２の入力部は高電圧ＶＰＰレベルにプリチャージされる。信号ＲＸ１およびＲＸ２はともにＬレベルとなり、ＭＯＳトランジスタＱＮｍｎ１、ＱＮｍｎ２、ＱＮＳｎ１およびＱＮＳｎ２はすべてオフ状態になる。メモリサイクルが始まると信号ＲＳＴがＨレベルに立上がり、ＭＯＳトランジスタＱＰＭ．Ｎ．１．１がオフ状態とされる。しかしながら、ＭＯＳトランジスタＱＰｍ．ｎ．１．２（ＱＰｍ．ｎ．２．２）はオン状態になり、インバータＩＮＶｍ．ｎ．１（ＩＮＶｍ．ｎ．２）の入力部を高電圧ＶＰＰレベルに維持している。
【０１２６】
アドレス信号に従って、ＮＡＮＤゲートＮＡｍ．ｎ．１、ＮＡｍ．ｎ．２、ＮＡｓ．ｎ．１およびＮＡｓ．ｎ．２のいずれかが選択状態を示すＬレベルの信号を出力する。２ウェイデコーダがウェイデコード信号ＲＸ１およびＲＸ２に従ってワード線ＷＬ１（ｍ，ｎ）およびＷＬ２（ｍ，ｎ）の一方、またはスペアワード線ＳＷＬ１（ｓ，ｎ）およびＳＷＬ２（ｓ，ｎ）の一方を選択する。ＮＡＮＤゲートＮＡ１．１がＬレベルの信号を出力しかつ信号ＲＸ１がＨレベルのとき、インバータＩＮＶ１．１．１の入力部はＮＡＮＤゲートＮＡ１．１により接地電位レベルへ放電され、インバータＩＮＶ１．１．１が高電圧ＶＰＰレベルの信号をワード線ＷＬ（１，１）へ伝達する。このときには、応じてＭＯＳトランジスタＱＰ１．１．２がオフ状態となる。
【０１２７】
ＮＡＮＤゲートＮＡ（１，１）が動作電源電圧ＶＣＣレベルのＨレベルの信号を出力しまた信号ＲＸ１が同じＨレベルの場合には、ＭＯＳトランジスタＱＮ１．１．１がそのソースおよびゲートが同じ電圧レベルとなり、オン状態となる。したがって、この状態においては高電圧ＶＰＰはＮＡＮＤゲートＮＡ（１，１）へ伝達されない。
【０１２８】
スペア行デコーダＳＲＤ（ｓ，ｎ）が選択された場合にも、上述の行デコーダが選択されたときと同様の動作が行なわれる。
【０１２９】
この図１１に示すようなウェイデコード方式を用いることにより以下の利点が得られる。ＮＡＮＤゲートＮＡｍ．ｎまたはＮＡｓ．ｎが２つのワード線ＷＬ１（ｍ，ｎ）およびＷＬ２（ｍ，ｎ）または２つのスペアワード線ＳＷＬ１（ｓ，ｎ）およびＳＷＬ２（ｓ，ｎ）に対して設けられており、ＮＡＮＤゲートＮＡｍ．ｎおよびＮＡｓ．ｎのピッチ条件が緩和される。
【０１３０】
また、たとえ１つのメモリアレイに含まれるワード線の数がたとえば３２と増加しても、ＮＡＮＤゲートのサイズは変化しない。すなわち、３入力ＮＡＮＤゲートをこのような３２本のワード線を有するメモリアレイに対する行デコーダとしてそのまま利用することができる。これにより行デコーダの占有面積の増加を抑制することができる。
【０１３１】
図１２は、この発明に従う半導体記憶装置のテストの処理のフローを示す図である。この図１２に示すフロー図を参照して不良アレイまたは不良ワード線を検出してそれを救済するための方法について説明する。
【０１３２】
ステップＳ１において、メモリアレイＭＡ１−ＭＡ４それぞれに対しアレイ単位でのＩｃｃ２テストが行なわれる。このＩｃｃ２おいては、スタンバイモードにおいて半導体記憶装置が消費するスタンバイ電流Ｉｃｃ２が所定値を超えるか否かがチェックされる。このスタンバイ電流Ｉｃｃ２は、１つのメモリアレイにおいて消費される電流である。
【０１３３】
メモリアレイＭＡｎが不良であると判定された場合には、この不良メモリアレイＭＡｍはスペアメモリアレイＳＭＡと置換される（ステップＳ２）。次いで、メモリアレイＭＡｍに対して設けられたヒューズ素子Ｆｍが切断され、かつスイッチング素子ＳＷ１がオン状態とされ、内部電圧源の置換が実行される（ステップＳ３）。次いでＩｃｃ２テストがこのスペアメモリアレイＳＭＡに対して行なわれる（ステップＳ４）。この場合、不良アレイアドレスがスペアメモリアレイによる置換のときにメモリアレイ電源置換と同時に行なわれる構成が利用されてもよく、また外部からスペアアレイアドレスが与えられる構成が利用されてもよい。このステップＳ４においてＩｃｃ２テストによりメモリ装置が不良であると判別された場合には、この記憶装置は欠陥品（チップフェイル）と判定され、不良品として処置される。
【０１３４】
スペアメモリアレイに対するＩｃｃ２テストが良状態を示すと、別のメモリアレイに対するＩｃｃ２テストが実行される（ステップＳ１およびＳ５）。もし別のメモリアレイがまた不良であると判別された場合、スペアメモリアレイは既に使用されており、この新たな不良メモリアレイは救済することができないため、この記憶装置は不良品であると判定される。
【０１３５】
ステップＳ５の後、メモリセルが正常にデータを記憶するか否かをチェックするためのテストのような機能テストが、不良メモリアレイを除くメモリアレイおよびスペアアレイの個々のワード線に対して実行される（ステップＳ６）。
【０１３６】
不良ワード線が見出された場合、まず最初にこの不良ワード線はスペアワード線で置換することができるか否かの判別が行なわれる。対応のスペアワード線が既に使用されている場合には、この記憶装置は不良品であると判定される。ここで、たとえステップＳ２においてメモリアレイ置換が行なわれていても、置換されていないメモリアレイに対しても機能テストが実行される。この機能テストはまたスペアアレイに対しても実行される。
【０１３７】
不良ワード線がスペアワード線で置換することができる場合、図２に示すプログラム回路に対するリンクブローが実行される（ステップＳ７）。
【０１３８】
このリンクブロー（ヒューズ素子の切断）がすべての不良ワード線に対して実行されて、すべての不良ワード線アドレスのプログラムが実行された後、不良ワード線が正常に対応のスペアワード線と置換されて正常に動作するか否かを識別するためのポストテストが実行される（ステップＳ８）。
【０１３９】
このステップＳ６およびＳ８において記憶装置がすべて良品であると判定された場合には、半導体記憶装置は良品（パスチップ）として判定される。もし記憶装置がステップＳ６またはＳ８のテストにおいて不良品と判定された場合にはチップフェイルとして処分される。
【０１４０】
上述のように、半導体記憶装置は、アレイ単位での置換およびワード線単位での置換いずれも行なうことができ、製品歩留りが大幅に増加する。
【０１４１】
ここで、Ｉｃｃ２テストにおいては、電源ピンを介して流れる電流が外部でモニタされるだけであり、Ｉｃｃ２テストに要する時間は機能テストに要する時間に比べて無視することのできるほどの時間である。したがって、冗長テストに要する合計の時間はほぼ従来のワード線置換のみが行なわれる冗長方式で要する時間とほぼ同じである。
【０１４２】
図１３は、このＩｃｃ２テストをアレイ単位で実行するための構成を示す図である。図１３において、行デコード回路（行デコーダブロック）ＲＤ１−ＲＤ４は、内部高圧線１ａ上の高圧ＶＰＰをそれぞれヒューズ素子Ｆ１Ｐ−Ｆ４Ｐおよびスイッチング素子Ｔ１Ｐ−Ｔ４Ｐを介して受ける。スイッチング素子Ｔ１Ｐ−Ｔ４ＰはｎチャネルＭＯＳトランジスタで形成されるように示されるが、これらのスイッチング素子Ｔ１Ｐ−Ｔ４ＰはｐチャネルＭＯＳトランジスタにより形成されてもよい。スイッチング素子Ｔ１Ｐ−Ｔ４Ｐは、それぞれ制御信号ＶＰＢＳ１−ＶＰＢＳ４に応答して選択的にオン状態とされる。
【０１４３】
スペア行デコーダ回路（スペア行デコーダブロック）ＳＲＤは、高圧線１ａ上の内部高電圧ＶＰＰをスイッチング素子ＳＷ１ＰおよびＳＷ２Ｐを介して受ける。このスイッチング素子ＳＷ１Ｐは図９に示すようにして、そのオン／オフ状態がプログラムされる。スイッチング素子ＳＷ２Ｐは制御信号ＶＰＳＢＳに応答して選択的にオン状態とされる。メモリアレイＭＡ１−ＭＡ４はそれぞれ、内部電圧線１ｂ上の中間電圧ＶＢＬをスイッチング素子Ｔ１ｂ−Ｔ４ｂおよびヒューズ素子Ｆ１ｂ−Ｆ４ｂを介して受ける。ヒューズ素子Ｆ１ｂ−Ｆ４ｂは、図１に示すヒューズ素子Ｆ１−Ｆ４に対応する。スイッチング素子ＳＷ１ｂ−ＳＷ４ｂは、選択的に制御信号ＶＢＢＳ１−ＶＢＢＳ４に応答してオン状態とされる。
【０１４４】
スペアメモリアレイＳＭＡは、中間電圧ＶＢＬをスイッチング素子ＳＷ１ｂおよびＳＷ２ｂを介して受ける。スイッチング素子ＳＷ１ｂは、図１に示すスイッチング素子ＳＷ１または図９にスイッチング素子ＰＴｂに対応し、そのオン状態がプログラムされる。スイッチング素子ＳＷ２ｂは、スペアメモリアレイＳＭＡが使用されるとき制御信号ＶＢＳＢＳに応答してオン状態とされる。スイッチング素子Ｔ１ｂ−Ｔ４ｂ、ＳＷ１ｂおよびＳＷ２ｂは、ｐチャネルＭＯＳトランジスタにより構成されてもよい。図１３においては明確には示していないが、セルプレート電圧ＶＣＰに対する構成も同様に設けられる。次に動作について簡単に説明する。
【０１４５】
制御信号ＶＰＢＳ１−ＶＰＢＳ４、ＶＰＳＢＳ、ＶＢＢＳ１−ＶＢＢＳ４およびＶＢＢＳＢＳは、後にその詳細は説明するが、Ｉｃｃ２テストモード以外の動作モード時においてＨレベルの活性状態とされる。スイッチング素子ＳＷ１ｐおよびＳＷ１ｂが、スペアメモリアレイが利用されるときにそのオン状態がプログラムされる。
【０１４６】
Ｉｃｃ２テストにおいては、制御信号ＶＰＢＳｍまたはＶＰＳＢＳ、ＶＢＢＳｍまたはＶＢＳＢＳは、このＩｃｃ２テストを受けるアレイに応じて選択的に活性状態とされる。たとえば、Ｉｃｃ２テストがメモリアレイＭＡ２に対して行なわれる場合には、制御信号ＶＰＢＳ２およびＶＢＢＳ２（およびＶＣＢＳ２）のみが活性状態とされ、残りの制御信号は非活性状態とされる。外部において電源ピン（図示せず）を流れる電流がモニタされる。
【０１４７】
図１４は、この発明に従う半導体記憶装置の全体の構成を概略的に示すブロック図である。図１４において、記憶装置は、メモリアレイＭＡ１−ＭＡ４を含むメモリアレイ部１００と、行デコーダＲＤ（ｍ，ｎ）（およびワードドライバ（ＷＤ））を含む行デコード回路１０４と、スペア行デコーダＳＲＤ（ｓ，ｎ）を含むスペアデコーダ回路１０６を含む。これらの構成要素は、先に説明したものと同様の構成を備える。
【０１４８】
記憶装置は、さらに、メモリアレイ部１００およびスペアアレイ部１０２の各列（各ビット線対）に対して設けられるセンスアンプを含むセンスアンプ回路１１０と、アレイ部１００および１０２の列を選択する列デコーダ（ＣＤ）１１２を含む。
【０１４９】
アレイ部１００および１０２ならびにデコーダ回路１０４および１０６に対して、内部電源電圧ＶＰＰ、ＶＢＬおよびＶＣＰをアレイ単位で供給するための電圧制御回路１０８が設けられる。この電圧制御回路１０８は、図１３に示すヒューズ素子およびスイッチング素子に対応する。
【０１５０】
半導体記憶装置は、さらに、Ｉｃｃ２テストが指定されたことを検出するためのＩｃｃテスト検出器１２０と、外部ロウアドレスストローブ信号ｅｘｔ／ＲＳＡとＩｃｃテスト検出器１２０からのＩｃｃテスト検出信号／ＩＣＣＴＥＳＴに応答して内部行アドレスストローブ信号ｉｎｔ／ＲＡＳおよびｉｎｔ／ＲＡＳＴを発生するＲＡＳバッファ１２２を含む。
【０１５１】
信号ｉｎｔ／ＲＡＳＴはたとえＩｃｃ２テストモード動作においても外部からのロウアドレスストローブ信号ｅｘｔ／ＲＡＳに従って変化する。一方、信号ｉｎｔ／ＲＡＳはＩｃｃ２テストモード動作時においては外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの状態のかかわらず、非活性状態のＨレベルに設定される。
【０１５２】
この半導体記憶装置は、さらに信号ｉｎｔ／ＲＡＳＴに応答してメモリアレイを指定する外部アドレス信号ｅｘＡｂを取込み内部アレイアドレス信号を発生する行アドレスバッファ１２４と、信号ｉｎｔ／ＲＡＳＴに応答して内部アレイアドレス信号をプリデコードしてアレイ要求（指定）信号ＢＳｍ′を発生する行プリデコーダ１２５と、信号ｉｎｔ／ＲＡＳＴに応答してワード線を指定する外部アドレス信号ｅｘＡｗを取込み内部行アドレス信号を発生するアドレスバッファ１２６と、信号ｉｎｔ／ＲＡＳＴに応答してこの内部行アドレス信号をプリデコードして行プリデコード信号ＸｉおよびＸｊを発生する行プリデコーダ１２７を含む。行プリデコード信号ＸｉおよびＸｊは、行デコーダ回路１０４およびスペアデコーダ回路１０６に与えられる。
【０１５３】
半導体記憶装置は、さらに、外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳに応答して内部コラムアドレスストローブ信号ｉｎｔ／ＣＡＳを発生するＣＡＳバッファ１３０と、信号ｉｎｔ／ＲＡＳおよびｉｎｔ／ＣＡＳに応答して外部コラムアドレス信号ｅｘＡｉを取込み内部コラムアドレス信号を発生するコラム列アドレスバッファ１３２と、この内部列アドレス信号をプリデコードし、列プリデコード信号を発生して列デコーダ１２２へ与える列プリデコーダ１３４を含む。
【０１５４】
ワード線／センスアンプ制御回路１２８は、ＲＡＳバッファ１２２からの信号ｉｎｔ／ＲＡＳに応答してデコード回路１０４および１０６ならびにセンスアンプ回路１１０の活性／非活性を制御する。
【０１５５】
この半導体記憶装置はさらに、外部列アドレスストローブ信号ｉｎｔ／ＣＡＳおよび外部書込イネーブル信号ｅｘ／ＷＥに応答して列デコードイネーブル信号およびリード／ライトモード指定信号を発生するＷＥバッファ１３５と、リード／ライトモード指定信号に応答してリード制御信号およびライト制御信号を発生するリード／ライト制御回路１３６と、リード制御信号に応答して、選択されたメモリセルから読出されたデータを増幅してＩ／Ｏバッファ１３９へ与えるプリアンプ１３７と、ライト制御信号に応答してＩ／Ｏバッファ１３９から与えられたデータを選択されたメモリセルへ書込むライトドライバ１３８を含む。
【０１５６】
記憶装置は、さらに、外部電圧ＶＰＰ、ＶＢＬおよびＶＣＰを発生する内部電圧発生器１４０と、信号／ＩＣＣＴＥＳＴおよびアレイ要求信号ＢＳｍ′に応答してＩＣＣアレイ指定信号ＶＣＢＳ，ＶＢＢＳおよびＶＰＢＳ、または信号ＶＣＢＳｍおよびＶＣＳＢＳ、ＶＢＢＳｍおよびＶＢＢＳＢＳ、ならびにＶＰＰＢｍおよびＶＰＳＢの組をそれぞれ発生するＩｃｃテスト制御回路１５０を含む。
【０１５７】
スペア制御回路１４２は、図１０に示すプログラム回路１０および１２に対応する。アレイ指定信号ＢＳｎ（ｍ）を発生するゲート回路１５は図１４においては明確には示していない。
【０１５８】
内部電圧発生器１４０は、外部から与えられる電源電圧を降圧して内部電源電圧を発生する降圧回路を含んでいてもよい。
【０１５９】
この図１４に示す構成において、Ｉｃｃ２テストモード時においては、信号ｉｎｔ／ＲＡＳは非活性状態に維持され、アドレスバッファ１２６、行プリデコーダ１２７、行デコーダ回路１０４、ならびに列アドレスバッファ１３２および列デコード回路１１２のような列選択系回路は、たとえ外部行アドレスストローブ信号ｅｘｔ／ＲＡＳの活性状態のＬレベルとされても動作しない。
【０１６０】
一方、信号ｉｎｔ／ＲＡＳＴは、このＩｃｃ２テストモード時においても外部信号ｅｘｔ／ＲＡＳに従って変化し、アドレスバッファ１２４および行プリデコーダ１２５は、外部アドレス信号ｅｘＡｂに従ってアレイ要求信号ＢＳｍ′を発生する。すなわち、Ｉｃｃ２テストモード時においては、Ｉｃｃテスト制御回路１５０が制御信号ＶＣＥＳ、ＶＰＢＳおよびＶＢＢＳをアレイ要求信号ＢＳｍ′に従って発生し、指定されたメモリアレイまたはスペアメモリアレイのみが内部電圧ＶＰＰ、ＶＢＬおよびＶＣＰを受けてＩｃｃ２テストを受ける。
【０１６１】
図１５は、この図１４に示すＩｃｃテスト制御回路１５０の構成の一例を示す図である。図１５において、制御回路１５０は、信号／ＩＣＣＴＥＳＴおよびＢＳｍ′に応答して信号ＶＰＢＳｍ、ＶＢＢＳｍＶＣＢＳｍを発生するアレイ選択器１５１と、信号ｉｎｔ／ＲＡＳＴ、／ＩＣＣＴＥＳＴおよびアドレス信号Ａｙに応答してスペアアレイ指定信号ＢＳＳを発生するスペア制御回路１５２と、信号ＢＳＳおよび／ＩＣＣＴＥＳＴに応答してスペアメモリアレイＳＭＡに対する信号ＶＰＳＢＳ、ＶＣＳＢＳおよびＶＢＳＤＳを発生するスペアアレイ選択器１５３を含む。
【０１６２】
選択器１５１および１５３は、信号／ＩＣＣＴＥＳＴがＬレベルの活性化時に活性状態とされる。信号／ＩＣＣＴＥＳＴがＨレベルの非活性状態にあり、Ｉｃｃ２テストモードを指定していない場合には、選択器１５１および１５３がディスエーブル状態（非活性状態）とされ、信号ＶＰＢＳｍ、ＶＣＢＳｍ、ＶＰＳＢＳ、ＶＢＳＢＳ、およびＶＣＳＢＳはＨレベルに維持される。選択器１５１および１５３に対する論理は、信号ＢＳｍ′（ＢＳＳ）および／ＩＣＣＴＥＳＴを受けるＯＲゲートによりたとえば容易に実現される。
【０１６３】
スペア制御回路１５２は、信号／ＩＣＣＴＥＳＴおよびｉｎｔ／ＲＡＳＴの活性化時にブロックアドレス（アレイ指定アドレス）以外のアドレス信号Ａｙが所定の状態にされたとき、スペアアレイ指定信号ＢＳＳを発生する。このスペア制御回路１５２は、デコーダを含んでいてもよい。信号Ａｙは未使用のピンを介して与えられたもよく、また所定の信号（制御信号および／またはアドレス信号）の状態の組合わせに基づいて発生される構成が利用されてもよい。アレイ選択器１５１はメモリアレイＭＡ１−ＭＡ４それぞれに対して設けられる。
【０１６４】
図１６は、図１４に示すＲＡＳバッファ１２２の構成の一例を示す図である。図１６において、ＲＡＳバッファ１２２が、接地電位と外部行アドレスストローブ信号ｅｘｔ／ＲＡＳを受ける２入力ＮＯＲゲート１６１と、このＮＯＲゲート１６１の出力信号を受けて信号ｉｎｔ／ＲＡＳＴを発生するインバータ１６２と、ＮＯＲゲート１６１の出力信号とＩＣＣテスト検出器１２０からの信号／ＩＣＣＴＥＳＴを受けて信号ｉｎｔ／ＲＡＳを発生するＮＡＮＤゲート１６３を含む。次にこのＲＡＳバッファ１２２の動作をその動作波形図である図１７を参照して説明する。
【０１６５】
信号／ＩＣＣＴＥＳＴがＨレベルのとき、ＮＡＮＤゲート１６３がインバータとして機能し、信号ｉｎｔ／ＲＡＳおよびｉｎｔ／ＲＡＳＴはともに外部行アドレスストローブ信号ｅｘｔ／ＲＡＳに従って変化する。そこで、ＮＯＲゲート１６１は、単なるバッファとして機能している。
【０１６６】
Ｉｃｃ２テストモード時においては、信号／ＩＣＣＴＥＳＴがＬレベルの活性状態とされ、ＮＡＮＤゲート１６３は、外部行アドレスストローブ信号ｅｘｔ／ＲＡＳの状態にかかわらず信号ｉｎｔ／ＲＡＳをＨレベルに維持する。一方、信号ｉｎｔ／ＲＡＳＴは外部信号ｅｘｔ／ＲＡＳに従って変化する。
【０１６７】
信号ｅｘｔ／ＲＡＳがＬレベルに立下がると、信号ｉｎｔ／ＲＡＳＴがＬレベルとなり、（アレイ）アドレス信号ｅｘｔ．Ａｂがラッチされ、アレイ要求信号ＢＳｍ′がアドレスバッファ１２４および行プリデコーダ１２５を介して発生される。
【０１６８】
ここで、Ｉｃｃ２テストモード動作時においてアドレスバッファ１２４および行プリデコーダ１２５をスタンバイ状態とするために、図１５に示すアレイ選択器１５１および１５３の出力部にそれらの出力信号をラッチするラッチ回路が設けられていてもよい。
【０１６９】
図１８は、図１４および図１６に示すＩＣＣテスト検出器１２０の構成の一例を示す図である。図１８においてＩＣＣテスト検出器１２０は、信号ｅｘｔ／ＲＡＳ、ｅｘｔ／ＣＡＳおよびｅｘｔ／ＷＥに応答してテストモード指定信号ＴＥを発生するテストモード検出器１７０と、テストモード検出信号ＴＥと特定のアドレス信号ｅｘｔＡｎとに応答してＩｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴを発生するＩＣＣＴＥＳＴ発生器１７２を含む。次いで、このテスト検出器１２０の動作をその動作波形図である図１９を参照して説明する。
【０１７０】
テストモード検出器１７０は、外部信号ｅｘｔ／ＷＥおよびｅｘｔ／ＣＡＳがともに外部信号ｅｘｔ／ＲＡＳよりは先にＬレベルとされるというライトＣＡＳビフォアＲＡＳ（ＷＣＢＲ）条件を検出し、Ｈレベルのテストモード指定信号ＴＥを発生する（活性化する）。このライト・ＣＡＳビフォーＲＡＳ条件はＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の分野においてよく知られており、またテストモードを指定するためのＪＥＤＥＣ（ジョイント・エレクトロニック・デバイス・エンジニアリング・カウンセル）の標準として用いられている。
【０１７１】
ＩＣＣＴＥＳＴ発生器１７２は、活性状態のテストモード指定信号ＴＥにより活性化される。特定のアドレス信号ｅｘｔＡｎが、たとえばこの状態において通常のＨレベルよりも高い電圧レベルのスーパーＶＩＨレベルに上昇したとき、ＩＣＣＴＥＳＴ発生器１７２はＬレベルの信号／ＩＣＣＤＥＳＴを発生する。これによりＩｃｃ２テストモードが指定される。このＷＣＢＲ条件とアドレスキーに加えてスーパーＶＩＨ条件を組合わせることにより、確実に必要なときのみＩｃｃ２テストモードに入ることができ、通常動作時において誤ってＩｃｃ２テスト動作モードになるのが確実に防止される。
【０１７２】
図１８に示す構成においては、信号／ＩＣＣＴＥＳＴはＷＣＢＲ条件とアドレスキーとの組合わせにより発生されているが、専用のパッドが設けられ、外部から信号／ＩＣＣＴＥＳＴが与えられる構成が用いられ、このＩｃｃ２テストが、ウェハ上のすべてのチップがテストされるウェハテストにおいて実行される構成が利用されてもよい。
【０１７３】
図２０Ａは、図１４に示す行アドレスバッファ１２６の１ビットに対する構成を示す図である。図２０Ａにおいて、行アドレスバッファ回路（１２６）は、相補アドレスラッチイネーブル信号ＡＬＣおよび／ＡＬＣに応答して外部アドレス信号ｅｘｔＡｗを信号線１８６上へ伝達するトランスミッションゲート１８１と、２段の縦続接続されたインバータを含み、この信号線１８６上の信号をラッチするラッチ１８２と、信号線１８６上の信号を反転するインバータ１８３と、アドレスイネーブル信号／ＡＥと信号線１８６上の信号とを受けるＮＯＲゲート１８４と、アドレスイネーブル信号／ＡＥとインバータ１８３の出力信号を受けるＮＯＲゲート１８５を含む。ＮＯＲゲート１８５から内部アドレス信号ＡＷが出力され、ＮＯＲゲート１８４から内部アドレス信号／ＡＷが出力される。信号ＡＬＣ、／ＡＬＣ、ＡＥおよび／ＡＥの発生態様については後に説明するが、これらの信号ＡＬＣ、／ＡＬＣ、ＡＥおよび／ＡＥは信号ｉｎｔ／ＲＡＳに応答して発生される。次に動作について簡単に説明する。
【０１７４】
信号ｉｎｔ／ＲＡＳが非活性状態にあるスタンバイ状態においては、信号／ＡＬＣおよび／ＡＥはともにＨレベルになる。この状態においては、トランスミッションゲート１８１がオフ状態になり、またＮＯＲゲート１８４および１８５からはＬレベルの信号／ＡｗおよびＡｗが出力される。
【０１７５】
アクティブサイクルにおいては、信号ＡＬＣおよび／ＡＬＣがワンショットパルスの形態で発生され、その間、トランスミッションゲート１８１がオン状態とされる。これにより、外部信号ｅｘｔＡｗが信号線１８６上に伝達され、ラッチ１８２によりラッチされる。次いで、信号／ＡＥがＬレベルとなると、ＮＯＲゲート１８４および１８５がインバータとして動作し、内部アドレス信号／ＡｗおよびＡｗをそれぞれ出力する。
【０１７６】
図２０Ｂは、行（アレイ）アドレスバッファ１２４の１ビットの構成を示す図である。この行アドレスバッファ回路（１２４）は、図２０Ａに示す行アドレスバッファ回路１２６と同じ構成を備える。単に与えられる信号が異なっているだけであるため、動作についてのみ簡単に説明する。
【０１７７】
トランスミッションゲート１９１は、アレイアドレスラッチイネーブル信号ＡＬＣＢおよび／ＡＬＣＢがそれぞれＨおよびＬレベルのときにオン状態となり、外部（アレイ）アドレス信号ｅｘｔＡｂを信号線１９６上に伝達する。この信号ＡＬＣＢおよび／ＡＬＣＢも、活性化時にはワンショットパルスの形態で発生される。ラッチ１９２がこのトランスミッションゲート１９１を介して信号線１９６上に伝達された信号をラッチする。
【０１７８】
アレイアドレスイネーブル信号／ＡＥＢがＬレベルのとき、ＮＯＲゲート１９４および１９５がインバータとして機能し、このラッチ１９２によりラッチされたアドレス信号に従って内部アレイアドレス信号／ＡｂおよびＡｂをそれぞれ発生する。ＮＯＲゲート１９４および１９５は信号／ＡＥＢがスタンバイ状態においてＨレベルのときにはＬレベルの信号を出力する。ここで、インバータ１９３は信号線１９６上の信号を反転してＮＯＲゲート１９５へ与えている。
【０１７９】
信号ＡＬＣＢ、／ＡＬＣＢおよび／ＡＥＢは後に説明するが、信号ｉｎｔ／ＲＡＳＴに応答して発生される。
【０１８０】
図２１Ａは、信号ＡＬＣおよびＡＬＣＢを発生するための構成を示す図である。信号ＡＬＣおよびＡＬＣＢはともに同じ構成を備える回路により発生されるため、図２１Ａにおいては、信号ＡＬＣを発生するための構成のみを示す。図２１Ａにおいて、ディレー回路２００は、信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）を所定期間遅延してインバータ２０１へ与える。このインバータ２０１は、ディレー回路２００の出力信号を反転してＮＯＲゲート２０２の一方入力へ与える。ＮＯＲゲート２０２の他方入力へは信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）が与えられる。信号ＡＬＣ（ＡＬＣＢ）がＮＯＲゲート２０２から発生され、信号／ＡＬＣ（／ＡＬＣＢ）が、このＮＯＲゲート２０２の出力信号を受けるインバータ２０３から発生される。次にこの図２１Ａに示す回路の動作をその動作波形図である図２１Ｂを参照して説明する。
【０１８１】
信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）がＨレベルのとき、ＮＯＲゲート２０２からの信号ＡＬＣはＬレベルになる。信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）がＬレベルに立下がると、ディレー回路２００からの出力信号が所定の遅延時間経過後Ｌレベルとなり、インバータ２０１の出力信号がＨレベルに立上がる。ＮＯＲゲート２０２は、信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）およびインバータ２０１の出力信号がともにＬレベルのときに、Ｈレベルの信号を出力する。したがって、信号ＡＬＣ（ＡＬＣＤ）は信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）が立下がってからディレー回路２００が有する所定の遅延時間の間Ｈレベルになり、この間図２０Ａおよび図２０Ｂに示すトランスミッションゲート１８１および１９１が導通状態とされる。
【０１８２】
図２２Ａは信号／ＡＥおよび／ＡＥＢを発生するための回路の構成を示す図である。アドレスイネーブル信号／ＡＥおび／ＡＥＢは同じ構成を備える回路から発生されるため、図２２Ａにおいては信号／ＡＥおよび／ＡＥＢの一方を発生する回路構成のみを示す。
【０１８３】
図２２Ａにおいて、アドレスイネーブル信号発生系は、信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）を受けて反転するインバータ２１０と、このインバータ２１０の出力信号を所定時間遅延するディレー回路２１１と、インバータ２１０の出力信号とディレー回路２１１の出力信号を受けるＮＡＮＤゲート２１２を含む。ＮＡＮＤゲート２１２から信号／ＡＥ（／ＡＥＢ）が出力される。次にこの図２２Ａに示す回路の動作をその動作波形図である図２２Ｂを参照して説明する。
【０１８４】
信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）がＨレベルのとき、インバータ２１０からの出力信号はＬレベルにあり、ＮＡＮＤゲート２１２からの信号／ＡＥ（／ＡＥＢ）はＨレベルにある。
【０１８５】
信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）がＨレベルに立下がると、インバータ２１０の出力信号がＨレベルに立上がる。このインバータ２１０の出力信号が立上がってから所定時間（リレー回路２１１の有する遅延時間）が経過すると、ディレー回路２１１の出力信号がＨレベルへ立上がり、ＮＡＮＤゲート２１２の両入力へ与えられる信号がともにＨレベルとなり、ＮＡＮＤゲート２１２からの信号／ＡＥ（／ＡＥＢ）がＬレベルに立下がる。信号ｉｎｔ／ＲＡＳ（ｉｎｔ／ＲＡＳＴ）がＨレベルへ立上がると、信号／ＡＥ（／ＡＥＢ）はこの立上がりに応答してＨレベルへ立上がる。
【０１８６】
図２３は、この発明によるアレイ単位でのＩｃｃ２テストを実現するための他の実施例の構成を示す図である。この図２３においては、ＩＣＣテスト制御回路１５０の代替の構成が示される。図２３において、モード検出器２２０は、高電圧ＶＰＰテストモード、中間電圧ＶＢＬテストモードおよびセルプレート電圧ＶＣＰテストモードのいずれのテストモードが指定されたかを信号ＷＣＢＲおよびアドレスキーに従って決定するために設けられる。このモード検出器２２０は、信号／ＩＣＣＴＥＳＴが活性状態のときにイネーブルされ、信号ＷＣＢＲおよびアドレスキーを信号ｉｎｔ／ＲＡＳＴに応答して取込みラッチする。信号ＷＣＢＲはライト・ＣＡＳ・ビフォー・ＲＡＳ条件を満足する状態にある信号ｅｘｔ／ＣＡＳ、ｅｘｔ／ＲＡＳ、ｅｘｔ／ＷＥに対応する。アドレスキーは、特定のアドレス入力ピン端子へ与えられるアドレス信号を示す。
【０１８７】
アレイ選択器１５１は、高圧モードアレイ選択器１５１Ｐと、中間電圧アレイ選択器１５１Ｂと、セルプレート電圧アレイ選択器１５１Ｃを含む。モード検出器２２０の出力信号に応答して選択器１５１Ｐ、１５１Ｂおよび１５１Ｃの１つがイネーブル状態とされる。選択器１５１Ｐ、１５１Ｂおよび１５１Ｃは、アレイ要求信号ＢＳｍ′およびモード検出器２２０の出力信号に従ってそれぞれ制御信号ＶＰＢＳｍ、ＶＢＢＳｍおよびＶＣＢＳｍを発生する。信号ＶＰＢＳｍは、この電圧テストモードを受けるメモリアレイを指定し、信号ＶＢＢＳｍは中間電圧テストモードを受けるメモリアレイを指定し、信号ＶＣＢＳｍは、セルプレート電圧テストモードを受けるメモリアレイを指定する。
【０１８８】
スペアアレイ検出器１５３は、高電圧ＶＰＰに対するスペアアレイ選択器１５３Ｐと、中間電圧ＶＢＬの対するスペアアレイ選択器１５３Ｂと、セルプレート電圧ＶＣＰに対するスペアアレイ選択器１５３Ｃを含む。モード検出器２２０の出力に従って選択器１５３Ｐ、１５３Ｂおよび１５３Ｃの１つがイネーブル状態とされる。選択器１５３Ｐ、１５３Ｂおよび１５３Ｃはスペア制御回路１５２の出力信号に応答してイネーブルされたときには、制御信号ＶＰＳＢＳ、ＶＢＳＢＳ、ＶＣＳＢＳをそれぞれ出力する。
【０１８９】
Ｉｃｃ２テストモードにおいて、高電圧ＶＰＰモード、中間電圧ＶＢＬモードおよびセルプレートモードＶＣＰモードを各メモリアレイに対し順次実行するか、１つのテストモードをすべてのメモリアレイに対し実行し、次いで別のテストモード（ＶＰＰ、ＶＢＬおよびＶＣＰテストモード）を再びすべてのメモリアレイに対して実行する。このように内部電圧のそれぞれに対してＩｃｃ２テストを実行することにより、Ｉｃｃ２テスト時のリーク電流源を、高電圧ＶＰＰ発生源、中間電圧ＶＢＬ発生源およびセルプレート電圧ＶＣＰ発生源それぞれに分類することができ、不良解析を行なう上で極めて効果的となる。
【０１９０】
図１５および図２３に示す構成においては、Ｉｃｃ２テストモードにおいてスペアメモリアレイが選択されたとき、アレイ選択器１５１が、明確には示さないが、図２３においては破線矢印で示すように、スペア制御回路１５２の出力信号に基づいてディスエーブル状態とされる。
【０１９１】
この図１５および図２３に示す構成は、複数のスペアメモリアレイが設けられており、スペア制御回路１５２がこれら複数のスペアメモリアレイから１つのスペアメモリアレイを選択する構成に容易に拡張することができる。この場合、スペア制御回路１５２は特に設ける必要なない。このようなスペア制御回路１５２が設けられていない場合、スペアアレイと置換されるメモリアレイを指定するアレイ要求信号ＢＳｍ′を、図１２に示すステップＳ２におけるブロック置換時においてヒューズ素子をプログラムすることによりスペアアレイ選択器１５３へ転送する構成を用いれば、スペアアレイの選択を行なうことができる。
【０１９２】
図２４は、この発明のさらに他の実施例である半導体記憶装置の全体の構成を概略的に示す図である。図２４に示す構成においては、半導体記憶装置は４つのメモリブロックＭＢ１−ＭＢ４を含む。メモリブロックＭＢ１−ＭＢ４の各々は、４つのメモリアレイＭＡｂｍ（ｂ＝１−４、ｍ＝１−４）、および４つのスペアアレイＳＭＡｂｍを含む。すなわち、図２４に示す構成においては、先に説明した半導体記憶装置のメモリアレイおよびスペアアレイが１つのメモリブロックとして複数個設けられた構成となる。メモリブロックおよびメモリアレイの活性化は、データ入出力ピン端子の構成により適当に決定される。
【０１９３】
メモリアレイＭＡｂｍは、スイッチング素子ＴＺｂｍを介して内部電圧線１−ｂ上の内部電圧（ＶＰＰ、ＶＢＬおよびＶＣＰ）を受け、スペアメモリアレイＳＭＡｂｍは、また内部電圧線１−ｂ上の内部電圧をスイッチング素子ＴＺｂ（ｍ＋４）を介して受ける。スイッチング素子ＴＺｂ１−ＴＺｂ８は、８ビット制御信号ＶＢＳｂにより、そのオンおよびオフ状態が制御される。
【０１９４】
図２５は、図２４に示す構成において高電圧ＶＰＰ、中間電圧ＶＢＬおよびＶＣＰなどの内部電圧を各メモリアレイまたはスペアメモリアレイへ供給するための制御信号を発生するための構成を示す図である。図２５において、ブロックデコーダ３００は、メモリブロックＭＢ（ＭＢ１−ＭＢ４）を指定するブロックアドレス信号ＡＢを受け、信号ｉｎｔ／ＲＡＳＴに応答してこのブロックアドレス信号ＡＢを取込みかつデコードして内部ブロック指定信号を発生する。
【０１９５】
アレイデコーダ３０２は、図１４に示すブロックデコーダ１２５に対応し、アレイアドレス信号ＡＤを受け、信号ｉｎｔ／ＲＡＳＴに応答してこのアレイアドレス信号ＡＤを取込みかつデコードして各メモリブロックにおいてメモリアレイを指定する内部アレイ要求信号ＢＳｍ′を発生する。
【０１９６】
ＩＣＣテスト検出器１２０は、図１４および図１８に示す検出器１２０に対応し、アドレスキーＡＤｌおよびＷＣＢＲ条件を示す信号ＷＣＢＲに応答してＩｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴを発生する。
【０１９７】
スペアアレイＩＣＣテスト検出器３０４は、アドレスキーＡＤｈと信号ＷＣＢＲとに応答してスペアアレイに対するＩｃｃ２テストが要求されたことを検出する。
【０１９８】
メモリブロックＭＢｂのメモリアレイＭＡｂｍに対する制御信号ＶＢＳｂｍはＮＡＮＤゲート３１８およびインバータ３２０により発生される。ＮＡＮＤゲート３１８は、ブロックデコーダ３００からのメモリブロック指定信号と、アレイデコーダ３０２からのアレイ要求信号ＢＳｍ′と、インバータ３１０を介して与えられるＩｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴと、スペアアレイＩＣＣテスト検出器３０４から与えられるスペアアレイ要求信号／ＩＣＳとを受ける。インバータ３２０は、ＮＡＮＤゲート３１８の出力信号を反転して制御信号ＶＢＳｂｍを発生する。
【０１９９】
メモリブロックＭＢｂのスペアメモリアレイＳＭＡｂｍに対する制御信号ＶＳＤＳｂｍは、ＮＡＮＤゲート３１４およびインバータ３１６により発生される。ＮＡＮＤゲート３１４は、ブロックデコーダ３００からのブロック指定信号と、アレイデコーダ３０２からのアレイ要求信号ＢＳｍ′と、インバータ３１０を介して与えられるＩｃｃ２テストモード指定信号／ＩＣＣＴＥＳＴと、インバータ３１２を介して与えられるスペアアレイ要求信号／ＩＣＳとを受ける。次にこの図２５に示す構成の動作について簡単に説明する。
【０２００】
ブロックデコーダ３００およびアレイデコーダ３０２は、それぞれ、外部行アドレスストローブ信号ｅｘｔ／ＲＡＳＴがＬレベルに立下がると、与えられたアドレス信号を取込みデコードする（ｉｎｔ／ＲＡＳＴは外部信号ｅｘｔ／ＲＡＳに従って変化する）。図２５に示す構成において、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳは信号／ＩＣＣＴＥＳＴにより制御される。この信号ｉｎｔ／ＲＡＳにより、Ｉｃｃ２テストモード時におけるメモリアレイまたはスペアアレイ内における行選択動作が禁止される。この図２５に示す信号ｉｎｔ／ＲＡＳＴによりメモリブロックおよびメモリアレイ選択動作が行なわれる。
【０２０１】
特定のアドレスキーＡＤｋおよび信号ＷＢＣＲによりＩｃｃ２テストモードが指定されたとき、Ｉｃｃ２テスト検出器１２０からの信号／ＩＣＣＴＥＳＴがＬレベルの活性状態とされ、インバータ３１０の出力信号がＨレベルへ立上がる。このとき、スペアアレイが指定されていない場合には、スペアアレイＩＣＣテスト検出器３０４からの信号／ＩＣＳは非活性状態のＨレベルにある。次いで、ブロックデコード３００およびアレイデコード３０２がそれぞれブロックアドレスＡＢおよびアレイアドレスＡＤをデコードし、ブロック指定信号およびアレイ要求信号を発生する。これによりメモリブロック指定信号により指定されたメモリブロック内においてアレイ要求信号ＢＳｍ′が指定するメモリアレイＭＡｂｍに対するＩｃｃ２テストが行なわれる。インバータ３２０からの信号ＶＢＳｂｍがＨレベルとなり、この指定されたメモリブロック内の指定されたメモリアレイに対してのみ内部電圧（ＶＰＰ、ＶＣＰおよびＶＢＬ）が供給されるためである。非選択メモリブロックおよび非選択メモリアレイにおいては、信号ＶＢＳｂｍはＬレベルになり、内部電圧は供給されない。
【０２０２】
一方、スペアアレイＩＣＣテスト検出器３０４からの信号／ＩＣＳはＨレベルにあり、インバータ３１２の出力信号がＬレベルであり、ＮＡＮＤゲート３１４はディスエーブル状態とされるため、インバータ３１６から出力されるスペアアレイ用の制御信号ＶＳＢＳｂｍはＬレベルになり、スペアアレイ上に対する内部電圧の供給は禁止される。スペアアレイに対するＩｃｃ２テストを行なう場合、まず信号ＡＤｈおよびＷＣＢＲが特定の状態に設定され、スペアアレイＩＣＣテスト検出器３０４からの信号／ＩＣＳがＬレベルとなる。この状態においては、ＮＡＮＤゲート３１８はディスエーブル状態とされ、メモリアレイＭＡｂｍに対する制御信号ＶＢＳｂｍは非活性状態のＬレベルとされる。
【０２０３】
一方、インバータ３１２がＨレベルの信号を出力し、ＮＡＮＤゲート３１４がデコーダ３００および３０２からの出力信号に従ってＬレベルの信号を出力する。これにより、選択されたメモリブロック内においてアレイデコーダ３０２が指定するスペアアレイに対する制御信号ＶＳＢＳｂｍがＨレベルの活性状態とされる。この指定されたスペアメモリアレイＳＭＡｂｍに対するＩｃｃ２テストが行なわれる。
【０２０４】
Ｉｃｃ２テストが行なわれない場合には、信号／ＩＣＣＴＥＳＴはＨレベルにされる。機能テストを行なう場合には、メモリアレイＭＡｂｍおよび／またはスペアメモリアレイＳＭＡｂｍに対して内部電圧を供給する必要がある。この内部電圧供給を実現するために、インバータ３２０および３１６それぞれの出力部に、一方入力に信号／ＩＣＣＴＥＳＴを受け、他方入力に対応のインバータの出力を受けるＯＲゲートが設けられる。これによりアレイ単位でのＩｃｃ２テスト完了後各メモリアレイに対する個別（個別ワード線）の不良検出のための機能テストを行なうとき、信号／ＩＣＣＴＥＳＴがＨレベルとされても各メモリアレイおよびスペアメモリアレイへ内部電圧を供給することができ、確実に機能テストを行なうことができる。
【０２０５】
不良スペアアレイが検出された場合、この不良スペアアレイは、内部電圧線からそのヒューズ素子を切断することにより分離される。ここで、図２４においては、メモリアレイに対して設けられたヒューズ素子を示していないが、各メモリアレイおよびスペアアレイに対してスイッチング素子と直列にヒューズ素子が設けられている。
【０２０６】
図２６はスペアメモリアレイＳＭＡｂｍの機能テストを実現するための構成を示す図である。図２６においては、メモリブロックＭＡｂのスペアメモリアレイブロックに対して設けられたスペア行デコーダブロックＳＲＤｂに含まれるスペア行デコーダＳＲＤｂ（ｍ，ｎ）を代表的に示す。スペアテストアレイデコーダ３２０は、テストモード指定信号ＴＥによりイネーブルされ、信号ＷＣＢＲおよび特定のアドレスキー（ＡＤｈ）に従ってスペアアレイ指定信号を発生する。
【０２０７】
プログラム回路３２１は、図２に示すプログラム回路１０および１２に対応し、プログラムされたスペアアレイ指定信号ＢＳｎ（ｍ）を発生する。このプログラム回路３２１が、スペア行デコーダＳＲＤｂ（ｍ，ｎ）それぞれに対して設けられる。
【０２０８】
マルチプレクサ３２２は、テストモード指定信号ＴＥに従ってデコーダ３２０の出力信号およびプログラム回路３１２の出力信号の一方を選択する。機能テストモード時においては、テストモード指定信号ＴＥが活性状態にあり、マルチプレクサ３２２はスペアテストアレイデコーダ３２０の出力信号を選択してスペア行デコーダＳＲＤｂ（ｍ，ｎ）へ与えられる。
【０２０９】
スペア行デコーダＳＲＤｂ（ｍ，ｎ）は対応のスペアアレイ内のスペアワード線ＷＬｂ（ｓ，ｎ）に対してそれぞれ設けられる。図２６には明確には示していないが、スペア行デコーダＳＲＤｂ（ｍ，ｎ）は図１４の１２７に示すような行プリデコーダの出力する行プリデコード信号を受ける。この行プリデコーダはメモリブロックＭＢ１−ＭＢ４それぞれに対して設けられている。ブロックアドレス信号により指定されたメモリブロックに対して設けられた行プリデコーダのみがイネーブル状態とされ、指定されたメモリブロックにおいてメモリアレイまたはスペアメモリアレイの機能テストが実行される。
【０２１０】
上述の構成においては、１つのメモリブロックのみが指定されているだけであるが、多ビットデータを入出力するような構成においては４つのメモリブロックＭＢ１−ＭＢ４が同時に指定される構成が利用されてもよい。このような多ビットデータ構成の場合、図２５に示すブロックデコーダ３００は、図２６に示すようなスペアテストアレイデコーダ３２０と同様特定のアドレスキーに従って１つのメモリブロックをＩｃｃ２テストモード時に指定する構成を利用することにより、アレイ単位でのＩｃｃ２テストを行なうことができ、またさらにブロック単位でのＩｃｃ２テストをも行なうことが可能となる。
【０２１１】
また図２４に示す構成においては、メモリブロックＭＢｂは８以上のメモリアレイを含んでもよく、また１つのメモリブロックに含まれるスペアメモリアレイの数は４に限定されない。また、メモリアレイおよびスペアメモリアレイは１６本以上のワード線を含むように構成されてもよい。
【０２１２】
図２７は、この発明のさらに他の実施例の半導体記憶装置の全体の構成を概略的に示す図である。図２７に示す構成においては、メモリアレイＭＡ１−ＭＡ４それぞれが、通常ワード線領域ＷＬｍ（ｍ＝１−４）および冗長ワード線領域ＳＮＷＬｍを含む。同様に、スペアメモリアレイＳＭＡは、スペアワード線領域ＳＷＬとスペア冗長ワード線領域ＳＲＷＬを含む。
【０２１３】
メモリアレイＭＡ１−ＭＡ４およびスペアメモリアレイＳＭＡは互いに同一の構成を備えており、またノーマルワード線領域ＷＬ１−ＷＬ４のそれぞれは、図１に示した構成と同様、不良メモリセルが存在しない場合には、スペアメモリアレイＳＭＡに含まれるスペアワード線領域ＳＷＬのスペアワード線と１対１態様で対応付けられる複数の通常ワード線（１６本）を含む。メモリアレイＭＡ１−ＭＡ４それぞれにおいて設けられる冗長ワード線領域ＲＷＬｍに含まれる冗長ワード線は、同じメモリアレイＭＡｂ内の通常ワード線領域ＷＬｍに含まれる通常ワード線との置換が可能である。スペア冗長ワード線領域ＳＲＷＬのスペア冗長ワード線はスペアワード線領域ＷＬのスペアワード線と置換が可能である。冗長ワード線領域ＲＷＬ１−ＲＷＬ４およびＳＲＷＬそれぞれは、１以上の冗長ワード線を含む。
【０２１４】
ノーマルワード線領域ＷＬ１−ＷＬ４に対してはそれぞれ行デコーダブロックＲＤ１−ＲＤ４が設けられ、冗長ワード線領域ＲＷＬ１−ＲＷＬ４に対してはそれぞれ冗長行デコーダブロックＳＮＤ１−ＳＮＤ４が設けられる。行デコーダブロックＲＤ１−ＲＤ４の各々はノーマルワード線それぞれに対応して設けられるノーマル行デコーダを含む。この行デコーダブロックＲＤ１−ＲＤ４に含まれる行デコーダの構成は、図５に示すものと同じである。冗長行デコーダブロックＳＮＤ１−ＳＮＤ４はそれぞれ、対応の冗長ワード線領域ＲＷＬ１−ＲＷＬ４の冗長ワード線に対応して設けられる冗長行デコーダを含む。この冗長行デコーダの構成については後に説明する。
【０２１５】
スペアワード線領域ＳＷＬおよびスペア冗長ワード線領域ＳＲＷＬに対しては共通にスペア行デコーダブロックＳＲＤが設けられる。このブロックＳＲＤは、スペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６）に対してそれぞれ設けられるスペア行デコーダおよびスペア冗長ワード線領域ＳＲＷＬのスペア冗長ワード線に対して設けられるスペア冗長デコーダを含む。スペア行デコーダは、図６に示すものと同じ構成を備える。
【０２１６】
メモリアレイＭＡ１−ＭＡ４それぞれに対しては、内部伝達線１上の内部電圧ＶＩ（ＶＰＰ，ＶＢＬ，ＶＣＰ）がそれぞれ溶断可能なリンク素子（ヒューズ素子）Ｆ１−Ｆ４を介して供給される。スペアメモリアレイＳＭＡに対しては、スイッチング素子ＳＷ１を介して内部電圧ＶＩが供給される。これらのヒューズ素子Ｆ１−Ｆ４およびスイッチング素子ＳＷ１のオン／オフ状態の設定は、先に説明した実施例におけるものと同じ態様で実施される。次にこの図２７に示す構成における「不良」ノーマルワード線の救済について説明する。
【０２１７】
今、説明を簡略化するために、冗長ワード線領域ＲＷＬ１−ＲＷＬ４は、それぞれ１本の冗長ワード線ＲＷＬ（ｍ，１）を含み、またスペア冗長ワード線領域ＳＲＷＬも１本のスペア冗長ワード線ＳＲＷＬ（ｓ，１）を含むとする。
【０２１８】
図２８に示すように、今メモリアレイＭＡ１の通常ワード線領域ＷＬ１において２本の救済可能な不良ノーマルワード線ＷＬ（１，４）およびＷＬ（１，８）が存在する場合、これらは以下のようにして救済される。まず、ワード線ＷＬ（１，４）が、スペアメモリアレイＳＭＡのスペアワード線領域ＳＷＬに含まれるスペアワード線ＳＷＬ（ｓ，４）と置換され、ワード線ＷＬ（１，８）は、メモリアレイＭＡ１に含まれる冗長ワード線領域ＲＷＬ１の冗長ワード線ＲＷＬ（１，１）と置換される。これにより、別のメモリアレイにおいてワード線ＷＬ（ｍ，８）が不良であると判定された場合においても、この不良ワード線ＷＬ（ｍ，８）はスペアワード線領域ＳＷＬのスペアワード線ＳＷＬ（ｓ，８）で救済することができ、不良ワード線の救済効率が改善される。
【０２１９】
スペアワード線ＳＷＬ（ｓ，４）が不良である場合には、そのスペアワード線ＳＷＬ（ｓ，４）は、スペア冗長ワード線ＳＲＷＬ（ｓ，１）と置換される。このスペアワード線の置換については後に説明する。
【０２２０】
上述のような置換方式をとることにより、同じ行アドレスにおいて複数のワード線が不良である場合にも、これらの不良ワード線を救済することが可能となる。
【０２２１】
次に、１つのメモリアレイＭＡ１が救済可能な不良ノーマルワード線ＷＬ（１，４）を含み、またメモリアレイＭＡ２が救済可能な不良ノーマルワード線ＷＬ（２，４）を含む状態を考える。この場合、図２９に示すように、ワード線ＷＬ（１，４）がスペアワード線ＳＷＬ（ｓ，４）と置換され、ワード線ＷＬ（２，４）はメモリアレイＭＡ２自身の冗長ワード線ＲＷＬ（２，１）と置換される。
【０２２２】
なお、メモリアレイＭＡ１−ＭＡ４それぞれにおいて救済可能なノーマルワード線が１本しか存在しない場合には、この不良ノーマルワード線はそれぞれ対応の冗長ワード線領域の冗長ワード線と置換され、スペアメモリアレイは使用せず、スイッチング素子ＳＷ１をオフ状態に維持する構成が利用されてもよい。このような場合には、スペアメモリアレイＳＭＡにおける電流消費をなくすことができ、消費電流を低減することができる。
【０２２３】
あるメモリアレイにおいて救済不能な不良ノーマルワード線が存在する場合、このメモリアレイはスペアメモリアレイＳＭＡと置換される（アレイ置換）。この場合においても、残りのメモリアレイにおいて救済可能な不良ノーマルワード線が存在する場合においても、それぞれ対応の冗長ワード線領域における冗長ワード線を用いて救済することができる。
【０２２４】
図３０は、メモリアレイＭＡ１−ＭＡ４それぞれにおいてワード線置換を実現するための構成を示す図である。図３０において、不良アドレスプログラム回路ＬＰは、メモリアレイＭＡ１−ＭＡ４それぞれに対応して設けられる４つのリンクプログラム回路Ｌ１−Ｌ４（ＬＩＮＫ１−ＬＩＮＫ４に対応）を含む。リンクプログラム回路Ｌ１−Ｌ４それぞれは、図３５に示す回路と同様の構成を備え、不良アドレスに対応するヒューズ素子を溶断することにより、不良行アドレスのプログラムが行なわれる。
【０２２５】
リンクプログラム回路Ｌ１−Ｌ４のそれぞれは、対応のメモリアレイ（ＭＡ１−ＭＡ４）の冗長ワード線（ＲＷＬ（１，１）−ＲＷＬ（４，１））と置換されるべき不良ノーマルワード線を示す不良行アドレスデータを格納し、与えられた（プリデコードされた）行アドレス信号をその格納された不良行アドレスデータと比較し、そこにプログラムされた不良行がアドレス指定されたか否かを示す信号を出力する。
【０２２６】
この不良アドレスプログラム回路ＬＰのリンクプログラム回路Ｌ１−Ｌ４の出力信号は並列に、判別ゲートＤＣへ与えられる。判別ゲートＤＣは、図３５に示すＮＯＲゲートＮＯ３１およびインバータＩＮＶ３１に対応する。この判別ゲートＤＣは、不良アドレスプログラム回路ＬＰが不良ノーマルワード線がアドレス指定されたことを示すとき、活性状態（Ｈレベル）の信号を出力する。
【０２２７】
冗長デコーダＳＮＤｍは、対応の冗長ワード線領域ＲＷＬｍに含まれる冗長ワード線ＲＷＬ（ｍ，１）に対応して設けられ、判別ゲートＤＣの出力信号とアレイ指定信号ＢＳｍ′とを受け、与えられた信号がともに活性状態のとき、対応の冗長ワード線ＲＷＬ（ｍ，１）を選択状態（高電圧ＶＰＰレベル）へ駆動する。
【０２２８】
図３１はスペアワード線またはスペア冗長ワード線の置換を実現するための構成を示す図である。この図３１に示す構成は、図２に示す構成に対応する。図３１に示す構成においては、高電圧ＶＰＰを供給するノードと信号線５の間に大きな抵抗値を有するプルアップ抵抗ＲＰｎが設けられる。この図３１に示す他の構成が図２に示す構成と同様であり、対応する部分には同一の参照符号を付し、その詳細な説明は省略する。この図３１に示す構成がスペアワード線ＳＷＬ（ｓ，１）−ＳＷＬ（ｓ，１６）およびスペア冗長ワード線ＳＲＷＬ（ｓ，１）それぞれに対応して設けられる。
【０２２９】
プログラム回路１０および１２のプログラムの方法は、図２に示す構成におけるプログラムの方法と同じである。スペアワード線ＳＷＬ（ｓ，ｎ）が不良である場合には、ヒューズ素子Ｆｎ．１，Ｆｎ．２，Ｆｎ．３およびＦｎ，４がすべて切断される。これにより、信号線５はＮＡＮＤゲートＮＡｎ．１−ＮＡｎ．４から分離され、その電位はプルアップ抵抗ＲＰｎにより高電圧ＶＰＰレベルにプルアップされる。インバータＩＮＶｎから出力される信号ＢＳＥｎがＬレベルに固定され、対応のスペアワード線ＳＷＬ（ｓ，ｎ）は常時非選択状態とされる。スペア冗長ワード線ＳＲＷＬ（ｓ，１）に対して設けられたプログラム回路１０および１２において、対応の不良スペアワード線を使用するメモリアレイを指定するアレイ指定信号ＢＳｍ′が選択されるように、ヒューズ素子のプログラムが行なわれる。これにより、不良スペアワード線のスペア冗長ワード線による置換が実現される。
【０２３０】
ここで、後に説明するように、不良スペアワード線の行アドレスそのものは、別のリンク回路（図３０に示すリンクプログラム回路と同様の構成を備える）によりプログラムされる。
【０２３１】
図３２は、メモリアレイそれぞれに冗長ワード線領域が設けられた構成における行選択系の全体の構成を概略的に示す図である。図３２においては図面を簡略化するために、ノーマルワード線ＷＬ（ｍ，ｎ）、冗長ノーマルワード線ＲＷＬ（ｍ，１）、スペアワード線ＳＷＬ（ｓ，ｎ）およびスペア冗長ワード線ＳＲＷＬ（ｓ，１）に対する構成のみが代表的に示される。
【０２３２】
アドレスバッファ１が、外部アドレス信号を受け、内部アドレス信号を生成する。この外部アドレス信号はメモリアレイを特定するブロックアドレス信号およびメモリアレイにおけるワード線アドレス（行アドレス）を指定する行アドレス信号を含む。ブロックデコーダ２は、このアドレスバッファ１から与えられたブロックアドレス信号をデコードし、ブロック指定信号（アレイ要求信号）ＢＳｍ′を発生する。
【０２３３】
行プリデコーダＲＰＤが、このアドレスバッファ１から与えられた内部行アドレス信号をプリデコードし、行プリデコード信号ＸｉおよびＸｊを生成する（図５および図６参照）。
【０２３４】
不良行アドレスプログラム回路ＬＰが、図３０に示すように４つのリンクプログラム回路Ｌ１−Ｌ４を含み、そこに記憶された（プログラムされた）不良行アドレスデータを行プリデコーダＲＰＤから与えられた行プリデコード信号と比較し、その比較結果を示す信号を発生する。
【０２３５】
判別ゲートＤＣは図３５に示すようにＮＯＲゲートおよびインバータを含み、不良行アドレスプログラム回路ＮＰの出力信号に従って冗長デコーダイネーブル信号ＳＥＥを発生する。
【０２３６】
スペアワード線ＳＷＬ（ｓ，ｎ）に対して設けられるスペアプログラム回路ＳＴＤは、図３１に示す構成を備え、ＮＡＮＤゲートとインバータを含み、対応のスペアワード線ＳＷＬ（ｓ，ｎ）を使用するメモリアレイがブロック指定信号ＢＳｍ′により指定されたとき、スペアデコーダイネーブル信号ＢＳＥｎを活性状態とする。スペア冗長ワード線ＳＲＷＬ（ｓ，１）に対して設けられた冗長プログラム回路ＳＳＲＤも図３１に示す構成を有し、スペアプログラム回路ＳＰＤと同様の構成を備え、スペア冗長ワード線ＳＲＷＬ（ｓ，１）を使用するメモリアレイがブロック指定信号ＢＳｍ′により指定されたとき、スペア冗長デコーダイネーブル信号ＢＳＥｓを活性状態とする。
【０２３７】
インバータＩＶｍは、ブロックデコーダ２からのブロック指定信号ＢＳｍ′を反転する。この構成は図３に示す構成と同じである。
【０２３８】
ゲートＧＤは、図３に示すＮＯＲゲートＮＯｎ（ｍ）に対応し、信号ＢＳｍ、ＢＳＥｎ、ＢＳＥｓおよびＳＥＥを受ける。このゲートＧＤは、信号ＢＳＥｍ、ＢＳＥｓおよびＳＥＥがすべて非活性状態でありかつ信号ＢＳｍが活性状態のときに活性状態のワード線イネーブル信号ＢＳｎ（ｍ）を発生する。
【０２３９】
スペア冗長デコーダＳＲＤ（ｓ，ｓ）に対してリンクプログラム回路Ｌ５が設けられる。このリンクプログラム回路Ｌ５は図３５に示すリンクプログラム回路ＬＩＮＫ１−ＬＩＮＫ４と同じ構成を備え、そのヒューズ素子のプログラム（切断）により不良スペアワード線アドレスを格納し、行プリデコーダＲＰＤから与えられるプリデコード信号とそのプログラムされた行スペアワード線アドレスデータとを比較し、その比較結果に従った信号を出力する。リンクプログラム回路Ｌ５を設けることにより、スペア冗長ワード線を用いて不良スペアワード線を救済することができる。
【０２４０】
冗長デコーダＳＮＤｍは、図３５に示す構成と同様ＮＡＮＤゲートとインバータとを含み、信号ＢＳｍおよびＳＥＥを受け、これらの信号ＢＳｍおよびＳＥＥがともに活性状態のとき対応の冗長ワード線ＲＷＬ（ｍ，１）を選択状態へ駆動する。
【０２４１】
行デコーダＲＤ（ｍ，ｎ）は図５に示す行デコーダと同じ構成を備え、行プリデコーダＲＰＤからのプリデコード信号がノーマルワード線ＷＬ（ｍ，ｎ）の行アドレスを指定しかつ信号ＢＳｎ（ｍ）が活性状態のとき、対応のノーマルワード線ＷＬ（ｍ，ｎ）を選択状態へ駆動する。
【０２４２】
スペア行デコードＳＲＤ（ｓ，ｎ）は、図６に示す構成と同じ構成を備え、ＮＡＮＤゲートとインバータとを含み、行プリデコーダＲＰＤからの行プリデコード信号が対応のスペアワード線ＳＷＬ（ｓ，ｎ）の行アドレスを指定しかつ信号ＢＳＥｍが活性状態のときこの対応のスペアワード線ＳＷＬ（ｓ，ｎ）を選択状態へ駆動する。
【０２４３】
スペア冗長行デコードＳＲＤ（ｓ，ｎ）は冗長行デコーダＳＮＤｍと同じ構成を備え、リンクプログラム回路Ｌ５の出力信号と冗長プログラム回路ＳＳＰＤの出力信号ＢＳＥｓがともに活性状態のとき、対応のスペア冗長ワード線ＳＲＷＬ（ｓ，１）を選択状態へ駆動する。
【０２４４】
次に、この図３２に示す構成の動作を具体的に、図２８および図２９を併わせて参照して説明する。
【０２４５】
不良ノーマルワード線ＷＬ（１，４）が指定されたとき（図２８参照）、プログラム回路ＳＰＤにおいては、このメモリアレイＭＡ１を指定するブロック指定信号がプログラムされており、信号ＢＳＥｎが活性状態とされ、ゲートＧＤがディスエーブル状態とされる。これにより、信号ＢＳｎ（ｍ）が非活性状態とされ、ノーマルワード線ＷＬ（ｍ，４）はすべて非選択状態とされる。一方、スペア行デコーダＳＲＤ（ｓ，４）が信号ＤＳＥｎ（この場合ｎ＝４）によりイネーブルされ、行プリデコーダＲＰＤの出力する行プリデコード信号に従って対応のスペアワード線ＳＷＬ（ｓ，４）を選択状態へ駆動する。
【０２４６】
この場合、図２９に示すように、ワード線ＷＬ（２，４）が不良の場合、プログラム回路ＬＰには、ワード線ＷＬ（２，４）に対する行アドレス“２”が格納されており、回路ＬＰおよびＤＣにより信号ＳＥＥが活性状態とされる。しかしながら、インバータＩＶｍ（ｍ＝２）から出力されるブロック指定信号ＢＳ２は非活性状態にあり（メモリアレイＭＡ１が指定されている）、したがって冗長行デコーダＳＮＤｍはディスエーブル状態とされるため、冗長ワード線ＲＷＬ（２，１）は非選択状態を維持する。
【０２４７】
今、ノーマルワード線ＷＬ（２，４）がアドレス指定された場合（図２９参照）、スペアプログラム回路ＳＰＤからの出力信号ＢＳＥ４は、メモリアレイＭＡ１がプログラムされており、今、メモリアレイＭＡ２が指定されるため、非活性状態とされ、スペアワード線ＳＷＬ（ｓ，４）は選択されない（スペア行デコーダＳＲＤ（ｓ，４）はディスエーブル状態とされる）。
【０２４８】
一方、信号ＳＥＥがプログラム回路ＬＰおよび判別ゲートＤＣにより活性状態とされ、メモリアレイＭＡ２を指定するブロック指定信号ＢＳ２も活性状態となり、冗長行デコーダＳＮＤｍが活性化され、冗長ワード線ＲＷＬ（２，１）が選択状態とされる。すなわち、不良ノーマルワード線ＷＬ（２，４）は冗長ワード線ＲＷＬ（２，１）で置換される。
【０２４９】
スペアワード線ＳＷＬ（ｓ，ｎ）をスペア冗長ワード線ＳＲＷＬ（ｓ，１）で置き換えた場合において、スペアワード線ＳＷＬ（ｓ，ｎ）が指定されたとき、信号ＢＳＥｎは非活性状態であり、一方、信号ＢＳＥｓが活性状態とされる。リンクプログラム回路Ｌ５の出力信号が活性状態とされ、デコーダＳＲＤ（ｓ，ｓ）が対応のスペア冗長ワード線ＳＲＷＬ（ｓ，ｓ）を選択状態へ駆動する。このとき、信号ＢＳＥｓによりゲートＤＤはディスエーブル状態とされ、ノーマルワード線ＷＬ（ｍ，ｎ）は非選択状態とされる。
【０２５０】
なお、上述の説明においては、冗長ワード線領域ＷＬ１−ＷＬ４およびスペア冗長ワード線領域ＳＲＷＬは１本の冗長ワード線のみを含むように説明している。しかしながらこの各領域において設けられる冗長ワード線の数は２以上であってもよく、この場合、図３２に示す構成を拡張することにより容易に複数の冗長ワード線から１つの冗長ワード線を選択する構成が実現される。
【０２５１】
またリンクプログラム回路Ｌ１−Ｌ４およびＬ５を用いず、いわゆる「シフトリダンダンシー」に従った冗長ワード線救済方式が利用されてもよい。またこの図２７に示すようにメモリアレイがノーマルワード線と冗長ワード線を含む構成は他のＩｃｃ２テストを行なう構成と組合わせて利用されてもよい。
【０２５２】
【発明の効果】
以上のように、この発明に従えば、スペアアレイおよびメモリアレイが同数のワード線を含んでおり、また不良ワード線が存在しない場合このスペアアレイのワード線とメモリアレイのワード線とは１対１態様で対応付けられるため、ワード線単位での置換およびアレイ単位での置換両者を容易に行なうことができる。
【０２５３】
またアレイそれぞれに対しスイッチング素子を設けることにより、アレイ単位でのＩｃｃ２テストを行なうことができ、高速で不良アレイを検出することが可能となる。
【０２５４】
すなわち請求項１に係る半導体記憶装置においては、メモリアレイそれぞれに含まれるワード線と少なくとも１つのスペアワード線に含まれワード線とを、不良ワード線が存在しない場合には１意的に対応付けるように構成したため、不良ワード線の不良モードに従ってワード線置換またはアレイ置換を簡易な回路構成で容易に実現することができ、不良ワード線救済効率が改善され、製品歩留りが大幅に改善される。
【０２５５】
請求項２に係る半導体記憶装置においては、メモリアレイおよびスペアアレイそれぞれが冗長ワード線を設け、メモリアレイの各ワード線はスペアアレイのスペアワード線またはスペア冗長ワード線またはメモリアレイ自身に含まれる冗長ワード線と置換することができるように構成したため、救済することのできる不良ワード線の数が大幅に増加し、不良ワード線救済効率が改善される。
【０２５６】
請求項３に係る半導体記憶装置においては、メモリアレイに対して設けられたワード線選択のための行デコーダおよびスペアアレイに対して設けられたスペアワード線選択のためのスペアデコーダが同じ論理構成を有しており、両者に共通に行アドレス信号を印加することができ、ワード線置換の制御および構成が簡略化される。また行デコーダおよびスペアデコーダに対し同じレイアウトパターンを繰返すことができ、デコーダのレイアウトが容易となるとともに占有面積が低減される。アクセス遅延も増加しない。
【０２５７】
請求項４に係る半導体記憶装置においては、メモリアレイそれぞれに内部電圧をヒューズ素子を介して供給するように構成しかつスペアアレイへはスイッチング素子を介して内部電圧を供給するように構成したため、ヒューズ素子およびスイッチング素子のプログラムにより容易に不良アレイの置換を行なうことができる。
【０２５８】
請求項５に係る半導体記憶装置においては、メモリアレイそれぞれにヒューズ素子を介して内部電圧を供給しかつスペアアレイにはスイッチング素子を介して内部電圧を供給するように構成しているため、また救済可能な不良ワード線のみが存在する場合にはヒューズ素子をすべて導通状態としかつスイッチング素子をオン状態としているため、ワード線単位の置換を行なうことができる。
【０２５９】
請求項６に係る半導体記憶装置においては、スタンバイ電流テストモード時においては、ブロックデコーダの動作を行なわせかつ行デコーダの動作を禁止するように構成したため、行アドレス信号の発生が禁止され、かつアレイ指定信号のみが発生され、このアレイ指定信号が指定するアレイに対してのみスイッチング素子を選択的にオン状態として内部電圧を供給するように構成したため、アレイ単位でのスタンバイ電流テストを行なうことができ、不良アレイの検出が容易かつ高速に行なうことができる。
【０２６０】
請求項７に係る半導体記憶装置においては、スタンバイ電流テストモード時には、行選択系回路の動作が禁止され、アレイ選択系回路のみが動作するように構成しているため、アレイ単位でのスタンバイ電流テストを容易に行なうことができる。
【０２６１】
請求項８に係る半導体記憶装置においては、スペアアレイ指定信号発生手段を設け、スタンバイ電流テストモード時にはこのスペアアレイ指定信号発生手段からのスペアアレイ指定信号に従ってスペアアレイを指定して内部電圧をこの指定されたスペアアレイへ供給しかつ他のアレイへの内部電圧の供給を禁止するように構成したため、スペアアレイに対するスタンバイ電流テストを行なうことができ、スペアアレイの良／不良を高速で検出することができ、不良ワード線をこの不良スペアアレイ内のスペアワード線で置換する工程が不要とされ、半導体記憶装置のテスト時間が短縮される。
【０２６２】
請求項９に係る半導体記憶装置において、各々が複数のメモリアレイと少なくとも１個のスペアアレイからなるメモリブロックを複数個設け、これら複数のメモリブロックそれぞれに対し不良ワード線をスペアワード線で置換する置換制御回路を設けたため、複数のメモリブロックを有する半導体記憶装置においてもメモリブロックそれぞれにおいて不良ワード線／不良アレイの救済を行なうことができ、製品歩留りが大幅に改善される。
【０２６３】
請求項１０に係る半導体記憶装置のテスト方法においては、アレイ単位でスタンバイ電流テストを行ない、不良アレイが存在するときにはスペアアレイと置換し、このスペアアレイのスタンバイ電流を行ない、次いですべてのアレイに対するスタンバイ電流テスト完了後機能テストを行なって不良ワード線の救済を行なうように構成しているため、ワード線単位の置換およびアレイ単位の置換何れをも容易に実現することができるとともに、不良ワード線および不良スペアアレイが検出されたとき、その半導体記憶装置が不良と判定されるため、不良ワード線を不良スペアアレイ内にスペアワード線で置換する必要がなく、半導体記憶装置のテスト時間が大幅に短縮される。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示すスペア行デコーダをイネーブルするプログラム回路の構成を示す図である。
【図３】図１に示す行デコーダをイネーブルするための信号を発生する回路の構成を概略的に示す図である。
【図４】図２および図３に示す構成とワード線およびスペアワード線との対応関係を説明する図である。
【図５】図１に示す行デコーダの構成を示す図である。
【図６】図１に示すスペア行デコーダの構成を示す図である。
【図７】図１に示す構成における行選択系における信号の流れを説明するための図である。
【図８】図１に示す行デコーダおよびスペア行デコーダの全体の配置を示す図である。
【図９】図１に示すスイッチング素子の構成の一例を示す図である。
【図１０】図１に示すスイッチング素子の他の構成を示す図である。
【図１１】図１に示す行デコーダおよびスペアデコーダの他の構成を示す図である。
【図１２】この発明に従う半導体記憶装置のテスト方法を説明するフロー図である。
【図１３】図１２に示すテスト方法を実現するための半導体記憶装置の構成を示す図である。
【図１４】図１３に示す半導体記憶装置の全体の構成を概略的に示すブロック図である。
【図１５】図１４に示すＩＣＣテスト制御回路の構成を概略的に示す図である。
【図１６】図１４に示すＲＡＳバッファの構成を示す図である。
【図１７】図１６に示すＲＡＳバッファの動作を示す信号波形図である。
【図１８】図１４に示すＩＣＣテスト検出器の構成を示す図である。
【図１９】図１８に示すＩＣＣテスト検出器の動作を示す信号波形図である。
【図２０】図１４に示す行アドレスバッファの構成を示す図である。
【図２１】図２０に示すアレイラッチイネーブル信号を発生するための回路の構成および動作を示す信号波形図である。
【図２２】図２０に示すアドレスイネーブル信号を発生するための回路構成および動作を示す信号波形図である。
【図２３】図１４に示すＩＣＣテスト制御回路の構成を示す図である。
【図２４】この発明の他の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図２５】図２４に示すスイッチング素子制御信号を発生するための構成を示す図である。
【図２６】スペアアレイのＩｃｃ２テストを行なうための構成を示す図である。
【図２７】この発明のさらに他の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図２８】図２７に示す半導体記憶装置における不良ワード線の救済の方法を説明するための図である。
【図２９】図２７に示す半導体記憶装置における不良ワード線の救済の方法を示す図である。
【図３０】図２７に示す冗長行デコーダに対するプログラム回路の構成を概略的に示す図である。
【図３１】図２７に示すスペア行デコーダに対するプログラム回路の構成を示す図である。
【図３２】図２７に示す半導体記憶装置における行選択系の構成を概略的に示す図である。
【図３３】従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図３４】従来の半導体記憶装置における行選択系の構成を概略的に示す図である。
【図３５】従来の半導体記憶装置における行選択系の構成をより詳細に示す図である。
【図３６】従来の半導体記憶装置における行デコーダおよびスペア行デコーダの構成を示す図である。
【図３７】従来の半導体記憶装置における１列のメモリセルに関連する部分の構成を示す図である。
【図３８】従来の半導体記憶装置における問題点を説明するための図である。
【図３９】従来の半導体記憶装置の他の構成を概略的に示す図である。
【符号の説明】
１  内部電圧線、Ｆ１〜Ｆ４  ヒューズ素子、ＳＷ１  スイッチング素子、ＲＤ（１，１）〜ＲＤ（４，１６）  行デコーダ、ＳＲＤ（ｓ，１）〜ＳＲＤ（ｓ，１６）  スペア行デコーダ、１０  第１のプログラム回路、１２  第２のプログラム、２  アドレスバッファ、３  ブロックデコーダ、１ａ，１ｂ，１ｃ  内部電圧線、ＳＷ１ａ，ＳＷ１ｂ  スイッチング素子、ＳＡ  センスアンプ、Ｔ１Ｐ〜Ｔ４Ｐ，Ｔ１ｂ−Ｔ４ｂ  スイッチング素子、ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ２ｂ  スイッチング素子、１００  メモリアレイ部、１０２  スペアアレイ部、１０４  行デコーダ、１０６  スペアデコーダ回路、１０８  電圧制御回路、１１０  センスアンプ回路、１２２  ＲＡＳバッファ  １２４  行アドレスバッファ、１２６  行アドレスバッファ、１２５，１２７  行プリデコーダ、１２８  ワード線／センスアンプコントロール回路、１２０  ＩＣＣテスト検出器、１４０内部電圧発生器、１５０  ＩＣＣテスト制御回路、１５１  アレイ選択器、１５３  スペアアレイ選択器、２２０  モード検出器、ＭＢ１−ＭＢ４  メモリブロック、ＭＡ１１−ＭＡ４４  メモリアレイ、ＳＭＡ１１−ＳＭＡ４４  スペアメモリアレイ、３００  ブロックデコーダ、３０２  アレイデコーダ、３０４スペアアレイＩＣＣテスト検出器、３２０  スペアテストアレイデコーダ、３２１  プログラム回路、３１８  ＮＡＮＤゲート、３１４  ＮＡＮＤゲート、ＲＷＬ１−ＲＷＬ４  冗長ワード線領域、ＳＲＷＬ  スペア冗長ワード線領域、ＳＮＤ１−ＳＮＤ４  冗長行デコード回路、ＬＰ  不良行アドレスプログラム回路、ＳＰＤ  スペアワード線プログラム回路、ＳＳＰＤ  スペア冗長プログラム回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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