(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内にゲート絶縁膜を介して充填されたゲート電極層と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたヘテロ接合半導体領域と、前記ソース領域に接触するソース電極と、ドレイン電極と、前記ゲート電極層に電圧を印加するゲート電極とを備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
前記ヘテロ接合半導体領域が、前記ゲート電極に接続されていることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記第一の溝内にゲート絶縁膜を介して充填されたゲート電極層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第二の溝と、前記第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域と、前記ソース領域に接触するソース電極と、ドレイン電極と、前記ゲート電極層に電圧を印加するゲート電極とを備えたことを特徴とする炭化珪素半導体装置。
【請求項４】
前記へテロ接合半導体領域が、前記ソース電極に接続されていることを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項５】
前記へテロ接合半導体領域が、前記ゲート電極に接続されていることを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項６】
前記第二の溝が前記第一の溝よりも深く形成されていることを特徴とする請求項３乃至５のいずれか記載の炭化珪素半導体装置。
【請求項７】
前記ヘテロ接合半導体領域が、不純物濃度の異なる領域を持つことを特徴とする請求項１乃至６のいずれか記載の炭化珪素半導体装置。
【請求項８】
前記炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項１乃至７のいずれか記載の炭化珪素半導体装置。
【請求項９】
請求項３乃至８のいずれか記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を形成する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第一の溝を形成する工程と、前記溝の側面及び底面に前記ゲート絶縁膜を形成する工程と、前記第一の溝内に、前記ゲート絶縁膜を介して前記ゲート電極層を充填する工程と、前記ゲート電極層に不純物を導入する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第二の溝を形成する工程と、前記第二の溝内に、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより前記ヘテロ接合半導体領域を形成する工程と、前記ヘテロ接合半導体領域に不純物を導入する工程と、前記ソース領域と接続する前記ソース電極を形成する工程と、前記ドレイン電極を形成する工程と、前記ゲート電極層と接続する前記ゲート電極を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）はバンドギャップが広く、また、最大絶縁破壊電界がシリコン（Ｓｉ）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの表面上に熱酸化膜を形成できる。このため、ＳｉＣは、例えば電気自動車のための高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に、非常に優れた材料となることが期待される。
このような電力用半導体素子としては、一般的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用される。そして、溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる点で優れた特性を有している。
図８は、従来の溝ゲート型ＭＯＳＦＥＴの構造を示す断面図であり、例えば特開２０００−８２８１０号公報に開示されている。
図８に示すように、高濃度Ｎ＋型ＳｉＣ半導体基板１５上に、Ｎ−型ＳｉＣからなるエピタキシャル領域２５及びＰ−型ＳｉＣからなるエピタキシャル領域１４０が積層されている。そして、Ｐ−型エピタキシャル領域１４０の表層部における所定領域には、Ｎ＋型ソース領域７５が形成され、また、溝３９がエピタキシャル領域１４０を貫通して、Ｎ−型エピタキシャル領域２５まで達するように形成されている。溝３９内には、ゲート絶縁膜４５を介して多結晶シリコン層５５が充填され、多結晶シリコン層５５は、層間膜６７にて覆われている。ソース領域７５に接するようにソース電極８５が形成されるとともに、Ｎ＋型ＳｉＣ基板１５の裏面には、ドレイン電極１０５が形成されている。
この溝ゲート型ＭＯＳＦＥＴの動作としては、ドレイン電極１０５とソース電極８５との間に電圧が印加された状態で、ゲート電極層５５に正の電圧が印加されると、ゲート電極層５５に対向するＰ−型エピタキシャル領域１４０の表層に反転型のチャネル領域が形成され、ドレイン電極１０５からソース電極８５へと電流を流すことが可能となる。また、ゲート電極層５５に印加された電圧を取り去ることによって、ドレイン電極１０５とソース電極８５との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００３】
【発明が解決しようとする課題】
しかしながら、図８に示すようなＳｉＣ溝ゲート型ＭＯＳＦＥＴでは、チャネルが形成されるゲート絶縁膜４５とエピタキシャル領域１４０との界面に不完全な結晶構造、すなわち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162 (1997) 321.）。このため、ゲート電極層５５に電圧を印加して形成した反転型チャネル領域に多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくできず、結果的にＳｉＣ溝ゲート型ＭＯＳＦＥＴのオン抵抗が高くなるという問題があった。
このように、従来例の構造では、酸化膜／ＳｉＣ界面に存在する多量の界面準位の影響でチャネル抵抗が大きくなるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、低オン抵抗の高耐圧電界効果トランジスタを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
すなわち、請求項１記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内にゲート絶縁膜を介して充填されたゲート電極層と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたヘテロ接合半導体領域と、前記ソース領域に接触するソース電極と、ドレイン電極と、前記ゲート電極層に電圧を印加するゲート電極とを備えたことを特徴とする。
また、請求項２記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記ヘテロ接合半導体領域が、前記ゲート電極に接続されていることを特徴とする。
また、請求項３記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記第一の溝内にゲート絶縁膜を介して充填されたゲート電極層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第二の溝と、前記第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域と、前記ソース領域に接触するソース電極と、ドレイン電極と、前記ゲート電極層に電圧を印加するゲート電極とを備えたことを特徴とする。
また、請求項４記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記へテロ接合半導体領域が、前記ソース電極に接続されていることを特徴とする。
また、請求項５記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記へテロ接合半導体領域が、前記ゲート電極に接続されていることを特徴とする。
また、請求項６記載の炭化珪素半導体装置は、請求項１乃至５記載の炭化珪素半導体装置において、前記第二の溝が前記第一の溝よりも深く形成されていることを特徴とする。
また、請求項７記載の炭化珪素半導体装置は、請求項１乃至６記載の炭化珪素半導体装置において、前記ヘテロ接合半導体領域が、不純物濃度の異なる領域を持つことを特徴とする。
また、請求項８記載の炭化珪素半導体装置は、請求項１乃至７記載の炭化珪素半導体装置において、前記炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
また、請求項９記載の炭化珪素半導体装置の製造方法は、請求項３乃至８記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を形成する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第一の溝を形成する工程と、前記溝の側面及び底面に前記ゲート絶縁膜を形成する工程と、前記第一の溝内に、前記ゲート絶縁膜を介して前記ゲート電極層を充填する工程と、前記ゲート電極層に不純物を導入する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第二の溝を形成する工程と、前記第二の溝内に、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより前記ヘテロ接合半導体領域を形成する工程と、前記ヘテロ接合半導体領域に不純物を導入する工程と、前記ソース領域と接続する前記ソース電極を形成する工程と、前記ドレイン電極を形成する工程と、前記ゲート電極層と接続する前記ゲート電極を形成する工程とを有することを特徴とする。
【０００５】
【発明の効果】
本発明の請求項１記載の炭化珪素半導体装置では、炭化珪素と異なるバンドギャップを有するヘテロ接合半導体領域と、炭化珪素エピタキシャル領域との接触面には、いわゆるヘテロ接合が形成される。ドレイン電極に高電圧を印加した時は、このヘテロ接合から炭化珪素エピタキシャル領域へと空乏層が広がり、ドレイン電界を緩和するので、高ドレイン耐圧素子が得られる。また、炭化珪素半導体装置のオン時には、キャリアは蓄積型チャネルを通過するため、同じく炭化珪素を用いた反転型ＭＯＳＦＥＴに比べて、オン抵抗を低減することができる。このとき、蓄積型チャネルは、素子断面に対して縦方向に形成されるため、狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。以上により、オン抵抗が極めて小さい高耐圧炭化珪素半導体装置を得ることができる。
また、請求項２記載の炭化珪素半導体装置によれば、ヘテロ接合半導体領域をゲート電極に接続したことで、ヘテロ接合に電圧を印加して空乏層の広がりを制御できるため、請求項１記載の炭化珪素半導体装置の効果に加え、チャネルのオフ性を向上させることができる。また、炭化珪素半導体装置のオン時に、ヘテロ接合半導体領域にゲート電圧を印加して、ヘテロ半導体領域を通ってキャリア（ホール）をエピタキシャル層に注入することで伝導度変調を行い、さらなるオン抵抗の低減が図れるように設計することも可能である。
また、請求項３記載の炭化珪素半導体装置によれば、第二の溝を設け、その中にヘテロ接合半導体領域を充填したことで、ゲート電極層とヘテロ接合半導体領域の間に挟まれるエピタキシャル層にチャネル領域を形成することができるから、請求項１記載の炭化珪素半導体装置の効果に加え、ノーマリーオフ特性が得られやすい。さらにドレイン電極に高電界を印加した時は、第二の溝の底部に形成されるヘテロ接合から炭化珪素エピタキシャル領域へと広がる空乏層が、第一の溝の底部のゲート絶縁膜へかかる電界を緩和するので、より高耐圧素子とすることが可能である。
また、請求項４記載の炭化珪素半導体装置によれば、ヘテロ接合半導体領域をソース電極に接続したことで、ヘテロ接合半導体領域の電位をソース電位に固定し、ヘテロ接合の界面で電界をシールドしてヘテロ接合半導体領域中への空乏層の伸張を防げるため、請求項１、３記載の炭化珪素半導体装置の効果に加え、より炭化珪素エピタキシャル層に空乏層が広がりやすいという特長を有する。
また、請求項５記載の炭化珪素半導体装置によれば、ヘテロ接合半導体領域をゲート電極に接続したことで、ヘテロ接合に電圧を印加して空乏層の広がりを制御できるため、請求項１、３記載の炭化珪素半導体装置の効果に加え、チャネルのオフ性を向上させることができる。また、炭化珪素半導体装置のオン時に、ヘテロ接合半導体領域にゲート電圧を印加して、ヘテロ半導体領域を通ってキャリア（ホール）をエピタキシャル層に注入することで伝導度変調を行い、さらなるオン抵抗の低減が図れるように設計することも可能である。
また、請求項６記載の炭化珪素半導体装置によれば、第二の溝を第一の溝よりも深く形成したため、ドレイン電極に高電界を印加した時は、第二の溝の底部に形成されるヘテロ接合から炭化珪素エピタキシャル領域へと広がる空乏層が、第一の溝の底部のゲート絶縁膜へかかる電界をより緩和することが可能である。
【０００６】
また、請求項７記載の炭化珪素半導体装置によれば、ヘテロ接合半導体領域内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる（実施の形態２にて説明）。
また、請求項８記載の炭化珪素半導体装置では、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料として、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかを用いる。これらの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とこれらの材料による接合においては、あたかもショットキー接合のごとき特性が得られる。このため、請求項１乃至７のいずれか記載の炭化珪素半導体装置において、ゲート半導体材料にこれらの材料を用いると、上記記載の効果が得られやすい。また、単結晶シリコン、アモルファスシリコン、または多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易である。また、これらの材料においては、例えば炭化珪素とのビルトイン電圧を、シリコン層の不純物濃度の制御により変えられるため、請求項１乃至７のいずれか記載の炭化珪素半導体装置に使用すれば、チャネルのオフ性に優れ、ノーマリーオフ特性が得られやすいという効果が得られる（実施の形態１にて説明）。
また、請求項９の炭化珪素半導体装置の製造方法によれば、上記記載の効果を有する炭化珪素半導体装置を簡易な製造工程により製造することができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。
なお、以下の実施の形態では、ヘテロ接合半導体領域に多結晶シリコンを用いる例で説明するが、ゲート半導体材料は、この限りではない。また、ここで用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
実施の形態１
図１は、本発明の実施の形態１の溝ゲート型ＭＯＳＦＥＴの構造を示す図である。図１は、構造単位セルが２つ連続した断面図である。
ドレイン領域となるＮ＋型ＳｉＣ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０が積層されたウエハにおいて、Ｎ−型エピタキシャル領域２０の所定の領域に、Ｎ＋型ソース領域７０が形成されている。また、第一の溝３０の内部には、ゲート酸化膜４０を介してゲート電極層（多結晶シリコン層）５０が充填され、ゲート電極層５０は、層間膜６０にて覆われている。Ｎ＋型ソース領域７０を貫通する第二の溝３１内には、多結晶シリコンよりなるヘテロ接合半導体領域（多結晶シリコン層）９０が充填されている。このヘテロ接合半導体領域９０及びＮ＋型ソース領域７０に接触するように、ソース電極８０が形成され、Ｎ＋型ＳｉＣ基板１０の裏面には、ドレイン電極１００が形成されている。なお、ゲート電極層５０は、図示されないところでゲート電極（図示省略）と接続されている。
なお、本実施の形態１のこの構造は、特許請求の範囲の請求項１に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１０）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２０）と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域（Ｎ＋型ソース領域７０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝（３０）と、前記溝内にゲート絶縁膜（ゲート酸化膜４０）を介して充填されたゲート電極層（５０）と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたヘテロ接合半導体領域（９０）と、前記ソース領域に接触するソース電極（８０）と、ドレイン電極（１００）と、前記ゲート電極層に電圧を印加するゲート電極（図示省略）とを備えたことを特徴とする。
また、本実施の形態１のこの構造は、特許請求の範囲の請求項４にも対応する。すなわち、前記ヘテロ接合半導体領域（９０）が、前記ソース電極（８０）に接続されていることを特徴とする。
また、本実施の形態１のこの構造は、特許請求の範囲の請求項３にも対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１０）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２０）と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域（Ｎ＋型ソース領域７０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝（３０）と、前記第一の溝内にゲート絶縁膜（ゲート酸化膜４０）を介して充填されたゲート電極層（５０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第二の溝（３１）と、前記第二の溝内に炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより形成されたヘテロ接合半導体領域（９０）と、前記ソース領域に接触するソース電極（８０）と、ドレイン電極（１００）と、前記ゲート電極層に電圧を印加するゲート電極（図示省略）とを備えたことを特徴とする。
また、本実施の形態１のこの構造は、特許請求の範囲の請求項６にも対応する。すなわち、前記第二の溝（３１）が前記第一の溝（３０）よりも深く形成されていることを特徴とする。
また、本実施の形態１のこの構造は、特許請求の範囲の請求項８にも対応する。すなわち、前記炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料（ヘテロ接合半導体領域９０の材料）が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
【０００８】
次に、本実施の形態１の溝ゲート型ＭＯＳＦＥＴの製造方法の一例を、図２の（ａ）〜（ｆ）、及び図３の（ｇ）、（ｈ）の断面図を用いて説明する。
まず、図２の（ａ）においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
図２（ｂ）の工程においては、例えば燐イオンを注入し、イオン注入した不純物を活性化させるために、例えば１４００℃程度のアニールを行って、Ｎ＋型ソース領域７０を形成する。Ｎ型不純物としては、燐の他に窒素、ヒ素などを用いてもよい。
図２（ｃ）の工程においては、マスク材１２０を用いて、例えば０．１〜１０μｍの深さの溝３０を形成する。
図２（ｄ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、例えば１１００℃のドライ酸化によって厚さ１００ｎｍ程度のゲート酸化膜４０を成長させる。
次に、多結晶シリコン層を、厚さ例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いて、ゲート酸化膜４０上に堆積する。
その後、多結晶シリコンに所望の不純物を導入する。方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により該堆積膜中の不純物を多結晶シリコン中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲート電極層５０を形成する。なお、本例では多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図２（ｅ）の工程においては、ゲート電極層５０の多結晶シリコン層が、例えば厚さ５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層（ゲート電極層５０）の表層に、例えば厚さ５０００Åの層間膜６０を形成する。
その後、マスク材１２１を用いて、例えば０．１〜２０μｍの深さの、溝３０よりも深い溝３１を形成する。なお、溝３１の深さは、溝３０の深さよりも深いのが望ましいが、溝３１の深さは、溝３０の深さと同じであってもよい。
図２（ｆ）の工程においては、多結晶シリコン層９０を、例えば厚さ０．１〜２０μｍ程度、減圧ＣＶＤ法を用いて堆積する。その後、多結晶シリコン層９０に所望の不純物を導入する。
図３（ｇ）の工程においては、溝３１の外部に堆積された多結晶シリコン層をすべて酸化して、多結晶シリコン酸化膜１３０を形成する。
図３（ｈ）の工程においては、多結晶シリコン酸化膜１３０を例えばＨＦ溶液等により除去する。このとき、ソース領域７０上に形成されていたゲート酸化膜（図２（ｄ）の４０参照。図２（ｅ）、（ｆ）、図３（ｇ）において図示省略）も除去される。層間膜６０は残す。
その後、多結晶シリコン層９０及びＮ＋型ソース領域７０に接触するように、ソース電極８０を形成し、ＳｉＣ基板１０の裏面にドレイン電極１００として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート電極層５０はゲート電極（図示省略）と接続される。
このようにして、図１に示した炭化珪素半導体装置が完成する。
なお、本実施の形態１のこの製造方法は、特許請求の範囲の請求項９に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２０）の表層部の所定領域に、前記ソース領域（Ｎ＋型ソース領域７０）を形成する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第一の溝（３０）を形成する工程と、前記溝の側面及び底面に前記ゲート絶縁膜（ゲート酸化膜４０）を形成する工程と、前記第一の溝内に、前記ゲート絶縁膜を介して前記ゲート電極層（５０）を充填する工程と、前記ゲート電極層に不純物を導入する工程と、前記エピタキシャル層の表層部の所定領域に、所定深さを有する第二の溝（３１）を形成する工程と、前記第二の溝内に、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料を充填することにより前記ヘテロ接合半導体領域（９０）を形成する工程と、前記ヘテロ接合半導体領域に不純物を導入する工程と、前記ソース領域と接続する前記ソース電極（８０）を形成する工程と、前記ドレイン電極（１００）を形成する工程と、前記ゲート電極層と接続する前記ゲート電極（図示省略）を形成する工程とを有することを特徴とする。
【０００９】
次に、この炭化珪素半導体装置の動作について説明する。
ドレイン電極１００とソース電極８０との間に電圧が印加された状態で、ゲート電極層５０に電圧が印加されない場合は、ゲート電極層（多結晶シリコン層）５０及びヘテロ接合半導体領域（多結晶シリコン層）９０に挟まれるチャネル領域（チャネル幅）１１０は、それぞれの多結晶シリコン層５０、９０とＳｉＣエピタキシャル領域２０とのビルトイン電圧により空乏化されるため、ノーマリーオフ特性を有する。
一方で、ゲート電極層５０に正の電圧を印加すると、ゲート電極層５０に対向するＮ−型エピタキシャル領域２０の表層に蓄積型のチャネル領域が形成され、ドレイン電極１００からソース電極８０へと電流を流すことが可能となる。
これらの結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧炭化珪素半導体装置を得ることができる。
特に、本発明により、ソース領域７０と同電位の多結晶シリコン層９０によるヘテロ接合と絶縁ゲート電極層５０とによって挟まれた蓄積型チャネルは、酸化膜／ＳｉＣ界面に存在する多量の界面準位がキャリアへ及ぼす影響を減らし、チャネル抵抗を小さくすることが可能であるのはもちろん、多結晶シリコン層５０、９０と炭化珪素エピタキシャル領域２０のチャネル領域１１０でのビルトイン電圧を、多結晶シリコン層５０、９０の不純物濃度の制御により変えることができるため、チャネルのオフ性に優れ、ノーマリーオフ特性が得られやすい。
また、溝３０、３１の側壁のイオンエッチングのダメージによりキャリアが散乱され、チャネル抵抗が高くなるという問題も、本発明のように蓄積型チャネルを形成すれば、キャリアがよりバルク内部を通過するため、回避することができる。
素子の耐圧は、多結晶シリコン層９０とエピタキシャル領域２０との接合に形成されるヘテロ接合から、エピタキシャル領域２０へと広がる空乏層により電界を緩和できるが、このとき、溝３０の底部のゲート絶縁膜４０への電界集中も防ぐことができるので、ＳｉＣ半導体の絶縁電界により素子耐圧が決まるように設計することが可能である。
また、本炭化珪素半導体装置は、Ｐ型伝導層（図８のＰ−型ＳｉＣエピタキシャル領域１４０）のイオン注入による形成を必要としないので、活性化のためのアニールも１４００℃程度で十分であり、面荒れ等が抑制できる。
【００１０】
実施の形態２
図４は、本発明の実施の形態２の溝ゲート型ＭＯＳＦＥＴの構造を示す断面図である。
図１で示した実施の形態１の構造との相違は、溝３３内に充填される多結晶シリコン層（ヘテロ接合半導体領域）が、不純物濃度の異なる領域を有していることである。すなわち、溝３３の下部には、Ｎ−型多結晶シリコン層９２が、溝３３の上部には、Ｐ＋型多結晶シリコン層９１が充填されている。Ｎ−型多結晶シリコン層９２は、例えばＮ−型ＳｉＣとの接合に形成される障壁が大きいため、ドレイン耐圧を大きく設計できる。また、Ｐ＋型多結晶シリコン層９１は、Ｎ−型ＳｉＣとの接合に形成されるビルトインポテンシャルが大きいため、チャネル１１１のオフ性に優れ、ノーマリーオフ特性が得られやすい。
本実施の形態２は、ゲート半導体材料（ヘテロ接合半導体領域）内部で不純物濃度の異なる領域を任意に設定できるという本発明の利点をいかした例であり、実施の形態１で説明した効果に加えて、さらに素子の性能を向上させることができる。
なお、本実施の形態２のこの構造は、特許請求の範囲の請求項７に対応する。すなわち、前記ヘテロ接合半導体領域が、不純物濃度の異なる領域（Ｎ−型多結晶シリコン層９２と、Ｐ＋型多結晶シリコン層９１）を持つことを特徴とする。
【００１１】
実施の形態３
図５は、本発明の実施の形態３の溝ゲート型ＭＯＳＦＥＴの構造を示す断面図である。
図１で示した実施の形態１の構造との相違は２点あり、溝３５が、Ｎ＋型ソース領域７２に接していないことと、多結晶シリコン層９３がゲート電極（図示省略）に接続されていることである。
溝３５は、実施の形態１、２と同様に、ソース領域７２に接していてもよいが、ここでは離した例で説明する。そして、溝３５内に充填されたヘテロ接合半導体領域９３は、層間膜６３によってソース電極８２と分離されている。
本実施の形態３では、実施の形態１に記載した効果に加えて、ヘテロ接合半導体領域（多結晶シリコン層）９３をゲート電極に接続したことで、多結晶シリコン層とＳｉＣとのヘテロ接合に電圧を印加して空乏層の広がりを制御できるため、チャネルのオフ性を向上させることができる。また、オン時にゲート電圧を印加して、ヘテロ接合半導体領域９３を通ってキャリア（ホール）をエピタキシャル層２２に注入することで伝導度変調を行い、さらなるオン抵抗の低減が図れるように設計することも可能である。
なお、本実施の形態３では、多結晶シリコンからなるゲート電極層５２と多結晶シリコンからなるヘテロ接合半導体領域９３に対して同一系統のゲート電極としたが、それぞれの制御のために別系統の電圧源を設けてもよい。
なお、本実施の形態３のこの構造は、特許請求の範囲の請求項２、５に対応する。すなわち、前記ヘテロ接合半導体領域（９３）が、前記ゲート電極（図示省略）に接続されていることを特徴とする。
【００１２】
実施の形態４
図６は、本発明の実施の形態４の溝ゲート型ＭＯＳＦＥＴの構造を示す断面図である。
図５に示した実施の形態３の構造との相違は、ヘテロ接合半導体領域９４が溝内ではなく、Ｎ−型ＳｉＣエピタキシャル領域２３上に形成されている点であるが、動作は実施の形態３と同じである。ヘテロ接合半導体領域を充填する溝を形成しない分、プロセスが容易となる。
なお、本例でも多結晶シリコン５３と多結晶シリコン９４に対して同一系統のゲート電極としたが、それぞれの制御のために別系統の電圧源を設けてもよい。
また、図１に示した実施の形態１、図４に示した実施の形態２においても、ヘテロ接合半導体領域９０、９１及び９２を溝内ではなく、エピタキシャル領域２３上に形成してもよいことは言うまでもない。
なお、本実施の形態４のこの構造は、特許請求の範囲の請求項１乃至２に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１３）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２３）と、前記エピタキシャル層の表層部の所定領域に形成される第一導電型のソース領域（Ｎ＋型ソース領域７３）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝（３６）と、前記溝内にゲート絶縁膜（ゲート酸化膜４３）を介して充填されたゲート電極層（５３）と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたヘテロ接合半導体領域（９４）と、前記ソース領域に接触するソース電極（８３）と、ドレイン電極（１０３）と、前記ゲート電極層に電圧を印加するゲート電極（図示省略）とを備えたことを特徴とする。
【００１３】
実施の形態５
図７（ａ）は、本発明の実施の形態５の溝ゲート型ＭＯＳＦＥＴの構造を示す断面斜視図、図７（ｂ）は（ａ）の溝ゲート型ＭＯＳＦＥＴの上面図である。
図１で示した実施の形態１の構造との相違は、ヘテロ接合半導体領域９５が、図１の断面図では図示されない領域に形成された溝３８の内部に充填されるように形成されている点である。ヘテロ接合半導体領域９５は、実施の形態１と同様に、Ｎ＋型ソース領域７４に接続されている。この図７に図示されるような、ショットキーソース領域の形成がもたらす利点は、デバイス面積に対する素子効率を高め、電流密度を上げることができる点である。
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、上記実施の形態１〜５ではすべて、ドレイン電極をＳｉＣ基板の裏面に形成し、ソース電極をエピタキシャル層の表面に配置して、電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく、エピタキシャル層の表面に配置して、電流を横方向に流す構造の炭化珪素半導体装置でも本発明が適用可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１の溝ゲート型ＭＯＳＦＥＴの断面図。
【図２】（ａ）〜（ｆ）は本発明の実施の形態１の溝ゲート型ＭＯＳＦＥＴの製造工程断面図。
【図３】（ｇ）、（ｈ）は本発明の実施の形態１の溝ゲート型ＭＯＳＦＥＴの製造工程断面図。
【図４】本発明の実施の形態２の溝ゲート型ＭＯＳＦＥＴの断面図。
【図５】本発明の実施の形態３の溝ゲート型ＭＯＳＦＥＴの断面図。
【図６】本発明の実施の形態４の溝ゲート型ＭＯＳＦＥＴの断面図。
【図７】（ａ）は本発明の実施の形態５の溝ゲート型ＭＯＳＦＥＴの断面斜視図、（ｂ）は上面図。
【図８】従来のＳｉＣトレンチ溝型ＭＯＳＦＥＴの断面図。
【符号の説明】
１０、１１、１２、１３、１４、１５、１６…Ｎ＋型ＳｉＣ基板
２０、２１、２２、２３、２４、２５、２６…Ｎ−型ＳｉＣエピタキシャル領域
３０、３１、３２、３３、３４、３５、３６、３７、３８、３９、１５０、１５１…溝
４０、４１、４２、４５、４６…ゲート酸化膜
５０、５１、５２、５３、５４、５５、５６…ゲート電極層（多結晶シリコン層）
６０、６１、６２、６３、６４、６５、６６、６７、６８…層間膜
７０、７１、７２、７３、７４、７５、７６…Ｎ＋型ソース領域
８０、８１、８２、８３、８４、８５、８６…ソース電極
９０、９１、９２、９３、９４、９５…ヘテロ接合半導体領域（多結晶シリコン層）
１００、１０１、１０２、１０３、１０４、１０５、１０６…ドレイン電極
１１０、１１１、１１２、１１３、１１４…チャネル領域（チャネル幅）
１２０、１２１…マスク材
１３０…多結晶シリコン酸化膜
１４０…Ｐ−型ＳｉＣエピタキシャル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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