(57)【特許請求の範囲】
【請求項１】
第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストする方法であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の書込みポートによって書き込まれるデータが第１の読取りポートの一機能であり、
メモリを第１のセクションに分離するステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てるステップとを含む方法。
【請求項２】
第２の書込みポートを使用して第１のセクションにデータを書き込むステップをさらに含む、請求項１に記載の方法。
【請求項３】
第２の読取りポートを使用して書込みデータを読み取るステップをさらに含む、請求項２に記載の方法。
【請求項４】
メモリを第２のセクションに分離するステップをさらに含む、請求項３に記載の方法。
【請求項５】
第２の書込みポートによって書き込まれたデータが第１の読取りポートによって読み取られたデータと同一ではない、請求項４に記載の方法。
【請求項６】
第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てるステップをさらに含む、請求項５に記載の方法。
【請求項７】
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てるステップをさらに含む、請求項６に記載の方法。
【請求項８】
第２の書込みポートを使用して第２のセクションにデータを書き込むステップをさらに含む、請求項７に記載の方法。
【請求項９】
第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取るステップをさらに含む、請求項８に記載の方法。
【請求項１０】
第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストする方法であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の読取りポートの出力が第１の書込みポートへの入力を提供し、
メモリを第１のセクションに分離するステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てるステップと、
第２の書込みポートを使用して第１のセクションにデータを書き込むステップと、
第２の読取りポートを使用して書込みデータを読み取るステップと、
メモリを第２のセクションに分離するステップと、
第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てるステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てるステップと、
第２の書込みポートを使用して第２のセクションにデータを書き込むステップと、
第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取るステップとを含む方法。
【請求項１１】
第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストするための装置であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の読取りポートの出力が第１の書込みポートへの入力を提供し、
メモリを第１のセクションに分離する手段と、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てる手段とを含む装置。
【請求項１２】
第２の書込みポートを使用して第１のセクションにデータを書き込む手段をさらに含む、請求項１１に記載の装置。
【請求項１３】
第２の読取りポートを使用して書込みデータを読み取る手段をさらに含む、請求項１２に記載の装置。
【請求項１４】
メモリを第２のセクションに分離する手段をさらに含む、請求項１３に記載の装置。
【請求項１５】
第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てる手段をさらに含む、請求項１４に記載の装置。
【請求項１６】
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てる手段をさらに含む、請求項１５に記載の装置。
【請求項１７】
第２の書込みポートを使用して第２のセクションにデータを書き込む手段をさらに含む、請求項１６に記載の装置。
【請求項１８】
第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取る手段をさらに含む、請求項１７に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にエラーの有無を調べるためにメモリをテストする方法および装置に関し、より具体的にはエラーの有無を調べるために組込みメモリをテストする方法および装置に関する。
【０００２】
【従来の技術】
電子業界は、より小型の装置でより大きい機能性を可能にした最近の技術変化によって刺激された進化状態にある。この結果、このような小型装置に関して新たに見つかった用途（たとえば、医療、監視など）が爆発的に急増し、ますます小型化した電子装置における機能性が増大した。
【０００３】
この進化により、電子装置は我々の社会の分離できない一部になった。消費者は、空前の速度でより小型かつよりパワフルでより高速の電子装置を購入し必要としている。このような需要により、絶えず電子業界はこれまで最高と見なされていた限界を超えざるを得なくなっている。
【０００４】
改良の機が熟している分野は、集積回路（ＩＣ）内の組込みメモリのテストである。これは、特に、マイクロプロセッサおよび通信装置などの多数の応用例で使用されているマルチポート・メモリに当てはまる。組込みマルチポート・メモリをテストするために使用するこれまでの方法は、周囲のゲート数の多さおよびポート数の多さの結果、適用できない場合が多い。具体的には、ゲート数の多さにより、外部ピンからデータ信号、アドレス信号、制御信号に到達することに関連する問題のために、マルチポート・メモリの完全なテストが不可能になるかまたは極めて困難になる場合が多い。そのうえ、メモリ内のポート数の多さにより、メモリ内およびメモリ外への経路ならびに可能な同時動作の数のために、テストが極めて困難になる。
【０００５】
【発明が解決しようとする課題】
したがって、組込みメモリ自体の各種部分を使用してその完全性についてテストを実行する方法および装置を有することは明確な利点の１つになるだろう。本発明はこのような方法および装置を提供するものである。
【０００６】
【課題を解決するための手段】
本発明は、特にそのポートの１つまたは複数が介在論理回路なしに直接アクセス可能ではないときに、マルチポート化メモリをテストするための方法およびシステムである。この方法およびシステムでは、直接アクセス可能ではない１つまたは複数のポートをテストするためにマルチポート化メモリを少なくとも２つの部分に分離する。
【０００７】
付随の明細書に関連して以下の図面を参照することにより、本発明がよりよく理解され、その多数の目的および利点が当業者にとってより明らかなものになるだろう。
【０００８】
【発明の実施の形態】
以下の説明では、本発明を徹底的に理解するために多数の具体的な詳細を示す。しかし、他の詳細によって本発明を実施できることは当業者には明白になるだろう。その他の事例では、不必要な詳細で本発明を不明確にしないために、周知の回路をブロック図形式で示した。タイミングの考慮事項などに関する詳細は、大部分は、このような詳細が本発明の完全な理解を得るために不要であり、当業者の技能の範囲内であるので、省略されている。
【０００９】
設計通りに動作することを確認するためにメモリをテストする。通常、これらの動作を検証するためにテスト・パターンまたはモデルを使用する。このようなパターンまたはモデルは、通常、メモリが故障する所与の既知の方法（たとえば、縮退、遷移、結合、隣接パターン依存障害）をテストするように設計されている。メモリをテストするためのマーチＣパターンの一例を以下の表Ｉに示す。
【００１０】
表Ｉ
１．メモリ中の各アドレスに０を書き込む。
２．メモリ内の各アドレスごとに増分して、０を読み取って１を書き込む。
３．メモリ内の各アドレスごとに増分して、１を読み取って０を書き込む。
４．メモリ内の各アドレスごとに減分して、０を読み取って１を書き込む。
５．メモリ内の各アドレスごとに減分して、１を読み取って０を書き込む。
６．メモリ中の各アドレスから０を読み取る。
【００１１】
これらのパターンは、メモリの入力および出力に直接アクセスできるときに最も効果的である。ときには、メモリの入力および出力が直接アクセス可能ではなく、図１に示すようにテスト中のメモリにアクセスするために何らかの論理回路または他のメモリを使用しなければならない場合に設計が作成される。
【００１２】
図１は、直接アクセス可能ではない出力を備えたメモリ１０４を有するメモリ・システム１００を示すブロック図である。具体的には、メモリ・システム１００は、直接アクセス可能な制御可能入力１０２と、機能論理回路／メモリ１０６により観察可能出力１０８とを有するテスト中のメモリ１０４を含む。図２に示すように、マルチポート・メモリの各読取りポートからの観察可能出力を有する見込みはごくわずかである。
【００１３】
図２は、マルチポート化メモリ２０６（「テスト中のメモリ」）と機能論理回路／メモリ２１２を有するメモリ・システム２００を示すブロック図である。マルチポート化メモリ２０６は、２つの読取りポート（読取りポート１  ２０８および読取りポート２  ２１０）と２つの書込みポート（書込みポート１  ２０２および書込みポート２  ２０４）とを含む。また、メモリ・システム２００は、読取りポート２  ２１０の出力側に位置し、書込みポート２  ２０４に供給する機能論理回路／メモリ２１２も含む。したがって、書込みポート１  ２０２と読取りポート１  ２０８だけがそれぞれ制御可能であり、観察可能である。このため、機能論理回路／メモリ２１２によりメモリ２０６からのデータを読み取り、同じメモリ２０６に読み戻すことにより、第２の読取りポート２１０のみをテストするしかないという問題が発生する。
【００１４】
本発明は、図３に関連して説明するように、メモリの一部分をスクラッチ領域としてセグメント化し、その部分を「ライトスルー」に使用することにより、上記の問題を緩和するものである。図２に示す２ポート・メモリに関連して本発明を説明するが、当業者であれば、本発明が可変サイズ（たとえば、１６、３２、６、・・・など）のマルチポート・メモリにも等しく適用可能であることを容易に理解するだろう。ただし、読取りポートのうちの少なくとも１つが観察可能である（すなわち、テスト用のデータを効果的に監視できる能力を改変する介在論理回路がまったくない）ことを条件とする。
【００１５】
図３は、本発明の好ましい実施形態により図２のマルチポート化メモリ２０６について障害テストを実行するための本発明のプロセスを示すブロック図である。本発明のプロセスは、メモリ２０６の２つの部分（スクラッチＡ  ３１２およびスクラッチＢ  ３１４）をスクラッチ領域としてセグメント化し、これらのスクラッチ領域Ａ  ３１２およびＢ  ３１４を「ライトスルー」に使用する。第１の部分が欠陥品ではなかったと確認するためには、少なくとも２つの部分が必要である。読取りポート２および書込みポート２（２１０および２０４）にマーチＣテスト・パターンを使用する一例を以下の表ＩＩに示す。この例では、スクラッチ領域Ａ  ３１２がアドレス０にあり、スクラッチ領域Ｂ  ３１４がアドレスＦにあるものと想定することができる。
【００１６】
表ＩＩ
１．書込みポート１を使用して、メモリ中の各アドレスに０を書き込む。
２．メモリ内の各アドレスごとに増分して、０（書込みポート２からアドレス０に書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って１（書込みポート１）を書き込む。
３．メモリ内の各アドレスごとに増分して、１（書込みポート２からアドレス０に書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って０（書込みポート１）を書き込む。
４．メモリ内の各アドレスごとに減分して、０（書込みポート２からアドレス０に書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って１（書込みポート１）を書き込む。
５．メモリ内の各アドレスごとに減分して、１（書込みポート２からアドレス０に書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って０（書込みポート１）を書き込む。
６．読取りポート１を使用して、メモリ中の各アドレスから０を読み取る。
７．メモリ内の各アドレスごとに増分して、０（書込みポート２からアドレスＦに書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って１（書込みポート１）を書き込む。
８．メモリ内の各アドレスごとに増分して、１（書込みポート２からアドレスＦに書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って０（書込みポート１）を書き込む。
９．メモリ内の各アドレスごとに減分して、０（書込みポート２からアドレスＦに書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って１（書込みポート１）を書き込む。
１０．メモリ内の各アドレスごとに減分して、１（書込みポート２からアドレスＦに書き込んで読取りポート１から読み取ることにより読取りポート２）を読み取って０（書込みポート１）を書き込む。
１１．読取りポート１を使用して、メモリ中の各アドレスから０を読み取る。
【００１７】
本発明のプロセスは、メモリ２０６のピンによるかまたは組込み自己診断（ＢＩＳＴ）により適用することができる。
【００１８】
したがって、本発明の動作および構造は上記の説明から明らかになるものと思われる。図示し説明した方法およびシステムは好ましいものとして特徴付けられているが、特許請求の範囲で定義した本発明の精神および範囲を逸脱せずに様々な変更または修正あるいはその両方が可能であることは容易に明らかになるだろう。
【００１９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２０】
（１）第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストする方法であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の書込みポートによって書き込まれるデータが第１の読取りポートの一機能であり、
メモリを第１のセクションに分離するステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てるステップとを含む方法。
（２）第２の書込みポートを使用して第１のセクションにデータを書き込むステップをさらに含む、上記（１）に記載の方法。
（３）第２の読取りポートを使用して書込みデータを読み取るステップをさらに含む、上記（２）に記載の方法。
（４）メモリを第２のセクションに分離するステップをさらに含む、上記（３）に記載の方法。
（５）第２の書込みポートによって書き込まれたデータが第１の読取りポートによって読み取られたデータと同一ではない、上記（４）に記載の方法。
（６）第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てるステップをさらに含む、上記（５）に記載の方法。
（７）第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てるステップをさらに含む、上記（６）に記載の方法。
（８）第２の書込みポートを使用して第２のセクションにデータを書き込むステップをさらに含む、上記（７）に記載の方法。
（９）第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取るステップをさらに含む、上記（８）に記載の方法。
（１０）第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストする方法であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の読取りポートの出力が第１の書込みポートへの入力を提供し、
メモリを第１のセクションに分離するステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てるステップと、
第２の書込みポートを使用して第１のセクションにデータを書き込むステップと、
第２の読取りポートを使用して書込みデータを読み取るステップと、
メモリを第２のセクションに分離するステップと、
第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てるステップと、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てるステップと、
第２の書込みポートを使用して第２のセクションにデータを書き込むステップと、
第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取るステップとを含む方法。
（１１）第１および第２の読取りおよび書込みポートを有するマルチポート化メモリをテストするための装置であって、第１の読取りポートと第１の書込みポートが直接観察可能ではなく、第１の読取りポートの出力が第１の書込みポートへの入力を提供し、
メモリを第１のセクションに分離する手段と、
第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第１のセクションの物理アドレスを割り当てる手段とを含む装置。
（１２）第２の書込みポートを使用して第１のセクションにデータを書き込む手段をさらに含む、上記（１１）に記載の装置。
（１３）第２の読取りポートを使用して書込みデータを読み取る手段をさらに含む、上記（１２）に記載の装置。
（１４）メモリを第２のセクションに分離する手段をさらに含む、上記（１３）に記載の装置。
（１５）第２の読取りポートがこのアドレスに書き込まれたデータを読み取ることができないように、第１のセクションの物理アドレスを割り当てる手段をさらに含む、上記（１４）に記載の装置。
（１６）第２の読取りポートが第１の書込みポートから書き込まれたデータを読み取ることができるように、第２のセクションの物理アドレスを割り当てる手段をさらに含む、上記（１５）に記載の装置。
（１７）第２の書込みポートを使用して第２のセクションにデータを書き込む手段をさらに含む、上記（１６）に記載の装置。
（１８）第１の読取りポートを使用して第２のセクションに書き込まれたデータを読み取る手段をさらに含む、上記（１７）に記載の装置。
【図面の簡単な説明】
【図１】直接アクセス可能ではない出力を備えたメモリを有するメモリ・システムを示すブロック図である。
【図２】マルチポート化メモリ（「テスト中のメモリ」）と機能論理メモリを有するメモリ・システムを示すブロック図である。
【図３】好ましい実施形態によりメモリについて障害テストを実行するための本発明のプロセスを示すブロック図である。
【符号の説明】
２００  メモリ・システム
２０２  書込みポート１
２０４  書込みポート２
２０６  テスト中のメモリ
２０８  読取りポート１
２１０  読取りポート２
２１２  機能論理回路／メモリ
３１２  スクラッチＡ
３１４  スクラッチＢ
【図１】
0003548126.tif 000002
【図２】
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【図３】
0003548126.tif 000004