【事件の表示】
　平成１０年特許願第３３１７００号「独立にバイアスされるサブウェル領域を具備する集積回路メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成１１年　８月１０日出願公開、特開平１１−２２０１０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１０年１１月２０日（パリ条約による優先権主張１９９７年１２月２７日、大韓民国）の出願であって、平成１７年１１月２８日付けで拒絶査定がなされ、これに対して平成１８年３月２日に拒絶査定に対する審判請求がなされるとともに、手続補正がなされ、その後当審において、平成２０年１月１５日付けで審尋がなされ、平成２０年４月２３日に回答書が提出されたものである。
　 
２．平成１８年３月２日付けの手続補正（以下、「本件補正」という。）について 
［補正却下の決定の結論］ 
　平成１８年３月２日付けの手続補正を却下する。 
［理由］ 
（１）本件補正の内容 
　本件補正は、補正前の請求項１ないし９を、補正後の請求項１ないし９と補正し、明細書の００３１段落を補正するものであり、補正後の請求項１、５、７及び９は以下のとおりである。
〈補正後の請求項１〉
「【請求項１】　第１導電型の半導体基板と、
　前記半導体基板内で第１PN整流接合を形成する第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に第２PN整流接合を形成する第１導電型の第１サブウェル領域と、
　前記第１ウェル領域内で前記第２PN整流接合と重ならない位置に第３PN整流接合を形成する第１導電型の第２サブウェル領域とを有し、
　前記第１ウェル領域内の前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み、第１基準信号線と電気的に接続して非整流接合を形成する第２導電型の第１ウェル接触領域を有し、
　前記第１サブウェル領域内に、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体回路を含み、逆バイアス信号線と電気的に接続して非整流接合を形成する第１導電型の第１サブウェル接触領域を有し、
　前記第２サブウェル領域内に、カラム選択回路及びＮ型センスアンプ回路よりなる群から選択された第２半導体回路を含み、第２基準信号線と電気的に接続して非整流接合を形成する第１導電型の第２サブウェル接触領域を有することを特徴とする集積回路メモリ装置。」
〈補正後の請求項５〉
「【請求項５】　第１導電型の半導体基板と、
　前記半導体基板内で第１PN整流接合を形成する第２導電型の第１ウェル領域と、
　前記第１ウェル領域内で第２PN整流接合を形成する第１導電型の第１サブウェル領域と、
　前記第１ウェル領域内で前記第２PN整流接合と重ならない位置に第３PN整流接合を形成する第１導電型の第２サブウェル領域と、
　前記第１ウェル領域内の前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み、第１基準信号線と電気的に接続して非整流接合を形成する第２導電型の第１ウェル接触領域と、
　前記第１サブウェル領域内で、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体回路に該当する第２導電型領域と、
　前記第１サブウェル領域内で、逆バイアス信号線と電気的に接続して非整流接合を形成する第１導電型の第１サブウェル接触領域と、
　前記第２サブウェル領域内で、カラム選択回路及びＮ型センスアンプ回路よりなる群から選択された第２半導体回路に該当する第２導電型領域と、
　前記第２サブウェル領域内で、第２基準信号線と電気的に接続して非整流接合を形成する第１導電型の第２サブウェル接触領域とを含むことを特徴とする集積回路メモリ装置。」
〈補正後の請求項７〉
「【請求項７】　前記半導体基板内で非整流接合を形成する第１導電型の第２ウェル領域と、
　前記半導体基板内で第４PN整流接合を形成する第２導電型の第３ウェル領域とを更に含むことを特徴とする請求項５に記載の集積回路メモリ装置。」
〈補正後の請求項９〉
「【請求項９】　第１導電型の半導体基板内に、第２導電型の第１ウェル領域を形成する工程と、
　前記第１ウェル領域内に、第１導電型の第１サブウェル領域を形成する工程と、
　前記第１ウェル領域内の前記第１サブウェル領域に隣接して重ならない位置に、第１導電型の第２サブウェル領域を形成する工程と、
　前記第１サブウェル領域内に、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体部に該当する第２導電型領域を形成する工程と、
　前記第２サブウェル領域内に、カラム選択回路及びＮ型センスアンプ回路よりなる群から選択された第２半導体部に該当する第２導電型領域を形成する工程と、
　前記第１ウェル領域内の前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み、第１基準信号線と電気的に接続して非整流接合をなす第２導電型の第１ウェル接触領域を形成する工程と、
　前記第１サブウェル領域内に、逆バイアス信号線と電気的に接続して非整流接合をなす第１導電型の第１サブウェル接触領域を形成する工程と、
　前記第２サブウェル領域内に、第２基準信号線と電気的に接続して非整流接合を形成する第１導電型の第２サブウェル接触領域を形成する工程とを含むことを特徴とする集積回路メモリ装置の製造方法。」
　
（２）補正内容の整理
　本件補正のうち、補正後の請求項１、５、７及び９についてなされた補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１の「前記第１ウェル領域内に」を、補正後の請求項１の「前記第１ウェル領域内の、前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み」と補正すること。
〈補正事項２〉
　補正前の請求項１の「カラム選択回路及びセンスアンプ回路」を、補正後の請求項１の「カラム選択回路及びＮ型センスアンプ回路」と補正すること。
〈補正事項３〉
　補正前の請求項５の「前記第１ウェル領域内で」を、補正後の請求項５の「前記第１ウェル領域内の前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み」と補正すること。
〈補正事項４〉
　補正前の請求項５の「カラム選択回路及びセンシング増幅」を、補正後の請求項５の「カラム選択回路及びＮ型センスアンプ回路」と補正すること。
〈補正事項５〉
　補正前の請求項７の「請求項７に記載の集積回路メモリ装置」を、補正後の請求項７の「請求項５に記載の集積回路メモリ装置」と補正すること。
〈補正事項６〉
　補正前の請求項９の「カラム選択回路及びセンスアンプ回路」を、補正後の請求項９の「カラム選択回路及びＮ型センスアンプ回路」と補正すること。
〈補正事項７〉
　補正前の請求項９の「前記第１ウェル領域内に」を、補正後の請求項９の「前記第１ウェル領域内の前記第１及び第２サブウェル領域と重ならない位置に、Ｐ型センスアンプ回路を含み」と補正すること。
　
（３）本件の補正事項についての検討
（３−１）補正の目的の適否について
（３−１−１）補正事項１について
　補正事項１についての補正は、実質的に、請求項１に記載された「集積回路メモリ装置」が、「前記第１ウェル領域内の、前記第１及び第２サブウェル領域と重ならない位置」に含まれる「Ｐ型センスアンプ回路」を有する特定を追加するものである。
　しかし、補正前の請求項１には、「第２サブウェル領域内にカラム選択回路及びセンスアンプ回路よりなる群から選択された第２半導体回路を含」むことについての記載はあるものの、補正前の請求項１に記載された「センスアンプ回路」は「第２サブウェル領域内」に含まれるものであるから、補正後の請求項１に記載された「第１ウェル領域内」に含まれる「Ｐ型センスアンプ回路」とは全く別の構成である。よって、補正事項１についての補正は、補正前の請求項１には記載されていなかった「Ｐ型センスアンプ回路」を追加するものであるから、発明を特定する事項を新たに追加するものであり、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではなく、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものではない。また、補正事項１についての補正が、特許法第１７条の２第４項第１号、第３号及び第４号に掲げる、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもないことは明らかである。
　したがって、補正事項１についてなされた補正は、特許法第１７条の２第４項に規定する要件を満たさないものである。
　
（３−１−２）補正事項３について
　上記「２．（３）（３−１）（３−１−１）補正事項１について」において検討した理由と同様の理由により、補正事項３についてなされた補正は、特許法第１７条の２第４項に規定する要件を満たさないものである。
　
（３−１−３）補正事項７について
　上記「２．（３）（３−１）（３−１−１）補正事項１について」において検討した理由と同様の理由により、補正事項７についてなされた補正は、特許法第１７条の２第４項に規定する要件を満たさないものである。
　
（３−２）むすび
　したがって、その他の補正事項について検討するまでもなく、補正事項１、３及び７についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年３月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし９に係る発明は、平成１６年１２月２８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　第１導電型の半導体基板と、
　前記半導体基板内で第１PN整流接合を形成する第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に第２PN整流接合を形成する第１導電型の第１サブウェル領域と、
　前記第１ウェル領域内で前記第２PN整流接合と重ならない位置に第３PN整流接合を形成する第１導電型の第２サブウェル領域とを有し、
　前記第１ウェル領域内に、第１基準信号線と電気的に接続して非整流接合を形成する第２導電型の第１ウェル接触領域を有し、
　前記第１サブウェル領域内に、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体回路を含み、逆バイアス信号線と電気的に接続して非整流接合を形成する第１導電型の第１サブウェル接触領域を有し、
　前記第２サブウェル領域内に、カラム選択回路及びセンスアンプ回路よりなる群から選択された第２半導体回路を含み、第２基準信号線と電気的に接続して非整流接合を形成する第１導電型の第２サブウェル接触領域を有することを特徴とする集積回路メモリ装置。」
　
４．刊行物に記載された発明
（１）刊行物１：特開平０９−０５５４８３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平０９−０５５４８３号公報（以下、「刊行物１」という。）には、図２及び図１０とともに以下の事項が記載されている。
「【００４９】以上のようにして、図２に示す実施形態２の半導体記憶装置が完成される。
（実施形態３）図１０は本発明の実施形態３による半導体記憶装置を示した断面図である。図１０を参照して、メモリセル領域にはＮ型のＭＯＳトランジスタ５６が形成されている。一方、周辺回路領域には、Ｎ型とＰ型のＭＯＳトランジスタ６０、６１からなるＣＭＯＳトランジスタが形成されている。
【００５０】具体的には、メモリセル領域には、半導体基板１の主表面にＰ型のウェル領域５５が形成されている。Ｐ型のウェル領域５５の主表面にはＮ型のＭＯＳＦＥＴ５６が形成されている。また、Ｐ型のウェル領域５５の電位を固定するためのＰ＋型不純物領域５９が形成されており、Ｐ＋型不純物領域５９には内部回路により発生する基板電位ＶＢＢが印加されている。
【００５１】一方、周辺回路領域には、半導体基板１の主表面に直接Ｎ型のＭＯＳＦＥＴ５８が形成されている。また、半導体基板１の主表面にＰ型のウェル領域５３が形成されている。Ｐ型のウェル領域５３の主表面にはＮ型のＭＯＳＦＥＴ６０が形成されている。Ｐ型のウェル領域５３の電位を固定するためのＰ＋型不純物領域５３ａが形成されており、Ｐ＋型不純物領域５３ａには接地電位ＧＮＤが印加されている。
【００５２】さらに、Ｐ型のウェル領域５３とＰ型のウェル領域５５の両方を覆うように、Ｎ型のウェル領域５７が形成されている。Ｎ型のウェル領域５７の主表面にはＰ型のＭＯＳＦＥＴ６１が形成されている。Ｎ型のウェル領域５７の電位を固定するためのｎ＋型不純物領域５７ａが形成されており、ｎ＋型不純物領域５７ａには電源電位Ｖｃｃが印加されている。
【００５３】以上の図１０に示される実施形態３では、前述の実施形態２のラッチアップを防止する効果に加えて、以下のような効果をも奏する。すなわち、周辺回路領域のＣＭＯＳ構造以外のラッチアップの発生の可能性がない部分は、必要に応じて内部回路により発生する基板電位ＶＢＢが印加された半導体基板の表面部分に形成できる。このため、実施形態３によれば、周辺回路領域を一様に接地電位ＧＮＤに印加する場合に比べ、しきい値電圧の使い分けなどが容易に可能となる。すなわち、各トランジスタの電気的な特性のパラメータの最適化が容易に実施できる。」（００５９段落ないし００６４段落）
　
（ア）刊行物１の図１０には、「半導体基板１」の領域に「ｐ−ｓｕｂ（ＧＮＤ）」と記載されており、前記「半導体基板１」が「Ｐ型」であることは明らかである。また、刊行物１の「Ｎ型のウェル領域５７」が、「Ｐ型」の前記「半導体基板１」内に形成され、前記「半導体基板１」との境界でＰＮ接合を形成することも明らかである。
（イ）刊行物１の図１０より、「Ｐ型のウェル領域５５」が、「Ｎ型のウェル領域５７」内に形成され、前記「Ｎ型のウェル領域５７」との境界でＰＮ接合を形成することは明らかである。
（ウ）刊行物１の図１０より、「Ｐ型のウェル領域５３」が、「Ｎ型のウェル領域５７」内に形成され、前記「Ｎ型のウェル領域５７」との境界でＰＮ接合を形成することは明らかであり、また、前記「Ｐ型のウェル領域５３」が形成するＰＮ接合と、前記「Ｐ型のウェル領域５５」が形成するＰＮ接合とが重ならないことも明らかである。
（エ）刊行物１の図１０より、「ｎ＋型不純物領域５７ａ」が「Ｎ型のウェル領域５７」内に形成され、前記「Ｎ型のウェル領域５７」との境界でＰＮ接合を形成しないことは明らかである。
（オ）刊行物１の図１０には、「ｎ＋型不純物領域５７ａ」に接続する端子に「電源電位Ｖｃｃ」が印加されることが示されており、また、端子に電圧を印加する際、電圧が印加された配線を端子に接続することは明らかであるから、前記「ｎ＋型不純物領域５７ａ」が前記「電源電位Ｖｃｃ」が印加される配線と電気的に接続されることは明らかである。
（カ）刊行物１の図１０より、「Ｎ型のＭＯＳＦＥＴ５６」のソース／ドレイン領域の一方に「メモリセルキャパシタ」が接続されることは明らかである。
（キ）刊行物１の図１０より、「Ｐ＋型不純物領域５９」が「Ｐ型のウェル領域５５」内に形成され、前記「Ｐ型のウェル領域５５」との境界でＰＮ接合を形成しないことは明らかである。
（ク）刊行物１の図１０には、「Ｐ＋型不純物領域５９」に接続する端子に「基板電位ＶＢＢ」が印加されることが示されており、また、端子に電圧を印加する際、電圧が印加された配線を端子に接続することは明らかであるから、前記「Ｐ＋型不純物領域５９」が前記「基板電位ＶＢＢ」が印加される配線と電気的に接続されることは明らかである。
（ケ）刊行物１の図１０より、「Ｐ＋型不純物領域５３ａ」が「Ｐ型のウェル領域５３」内に形成され、前記「Ｐ型のウェル領域５３」との境界でＰＮ接合を形成しないことは明らかである。
（コ）刊行物１の図１０には、「Ｐ＋型不純物領域５３ａ」に接続する端子に「接地電位ＧＮＤ」が印加されることが示されており、また、端子に電圧を印加する際、電圧が印加された配線を端子に接続することは明らかであるから、前記「Ｐ＋型不純物領域５３ａ」が前記「接地電位ＧＮＤ」が印加される配線と電気的に接続されることは明らかである。
　したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。
「Ｐ型の半導体基板１と、
　前記半導体基板１内で前記半導体基板１とＰＮ接合を形成するＮ型のウェル領域５７と、
　前記ウェル領域５７内に前記ウェル領域５７とＰＮ接合を形成するＰ型のウェル領域５５と、
　前記ウェル領域５７内で前記ウェル領域５５が形成するＰＮ接合と重ならない位置に、前記ウェル領域５７とＰＮ接合を形成するＰ型のウェル領域５３とを有し、
　前記ウェル領域５７内に、電源電位Ｖｃｃが印加される配線と電気的に接続され、前記ウェル領域５７とＰＮ接合を形成しないｎ＋型不純物領域５７ａを有し、
　前記ウェル領域５５内に、ソース／ドレイン領域の一方にメモリセルキャパシタが接続され、メモリセル領域に形成されたＮ型のＭＯＳＦＥＴ５６を含み、基板電位ＶＢＢが印加される配線と電気的に接続され、前記ウェル領域５５とＰＮ接合を形成しないＰ＋型不純物領域５９を有し、
　前記ウェル領域５３内に、ＣＭＯＳ構造のラッチアップの発生の可能性がある回路を含み、接地電位ＧＮＤが印加される配線と電気的に接続され、前記ウェル領域５３とＰＮ接合を形成しないＰ＋型不純物領域５３ａを有することを特徴とする半導体記憶装置。」
　
５．対比・判断
　本願発明と刊行物発明とを対比する。
（ア）刊行物発明の「Ｎ型のウェル領域５７」、「Ｐ型のウェル領域５５」、及び、「Ｐ型のウェル領域５３」は、それぞれ、本願発明の「第２導電型の第１ウェル領域」、「第１導電型の第１サブウェル領域」及び「第１導電型の第２サブウェル領域」に相当する。
（イ）刊行物発明の「ｎ＋型不純物領域５７ａ」、「Ｐ＋型不純物領域５９」及び「Ｐ＋型不純物領域５３ａ」は、それぞれ、本願発明の「第２導電型の第１ウェル接触領域」、「第１導電型の第１サブウェル接触領域」及び「第１導電型の第２サブウェル接触領域」に相当する。
（ウ）本願の願書に添付された明細書の発明の詳細な説明に記載された本願発明の実施例において、本願発明の「第１基準信号線」、「逆バイアス信号線」及び「第２基準信号線」に対応する「電源信号線ＶＣＣ」、「逆バイアス信号線ＶＢＢ」及び「接地電位信号線ＶＳＳ」には、それぞれ「正の電源電位ＶＣＣ」、「逆バイアス電位ＶＢＢ」及び「接地電位ＶＳＳ」が印加されているから、刊行物発明の「電源電位Ｖｃｃが印加される配線」、「基板電位ＶＢＢが印加される配線」及び「接地電位ＧＮＤが印加される配線」は、それぞれ、本願発明の「第１基準信号線」、「逆バイアス信号線」及び「第２基準信号線」に相当する。
（エ）刊行物発明の「Ｎ型のＭＯＳＦＥＴ５６」は、メモリセル領域に形成され、そのソース／ドレインの一方がメモリセルキャパシタに接続されていることから、本願発明の「メモリセルアクセストランジスタ」に相当する。
（オ）刊行物発明の「半導体記憶装置」は、本願発明の「集積回路メモリ装置」に相当する。
　したがって、本願発明と刊行物発明とは、
「第１導電型の半導体基板と、
　前記半導体基板内で第１PN整流接合を形成する第２導電型の第１ウェル領域と、
　前記第１ウェル領域内に第２PN整流接合を形成する第１導電型の第１サブウェル領域と、
　前記第１ウェル領域内で前記第２PN整流接合と重ならない位置に第３PN整流接合を形成する第１導電型の第２サブウェル領域とを有し、
　前記第１ウェル領域内に、第１基準信号線と電気的に接続して非整流接合を形成する第２導電型の第１ウェル接触領域を有し、
　前記第１サブウェル領域内に、第１半導体回路を含み、逆バイアス信号線と電気的に接続して非整流接合を形成する第１導電型の第１サブウェル接触領域を有し、
　前記第２サブウェル領域内に、第２半導体回路を含み、第２基準信号線と電気的に接続して非整流接合を形成する第１導電型の第２サブウェル接触領域を有することを特徴とする集積回路メモリ装置。」
である点で一致し、以下の点で相違する。
〈相違点１〉
　本願発明は、「前記第１サブウェル領域内に、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体回路を含」むのに対し、刊行物発明は、「前記ウェル領域５５内に、ソース／ドレイン領域の一方にメモリセルキャパシタが接続され、メモリセル領域に形成されたＮ型のＭＯＳＦＥＴ５６を含」む点。
　
〈相違点２〉
　本願発明は、「前記第２サブウェル領域内に、カラム選択回路及びセンスアンプ回路よりなる群から選択された第２半導体回路を含」むのに対し、刊行物発明は、「前記ウェル領域５３内に、ＣＭＯＳ構造のラッチアップの発生の可能性がある回路を含」むものの、「ＣＭＯＳ構造のラッチアップの発生の可能性がある回路」が「カラム選択回路及びセンスアンプ回路よりなる群から選択された第２半導体回路」であることは特定されていない点。
　
　以下、上記相違点について検討する。
〈相違点１について〉
　刊行物発明の「メモリセル領域に形成されたＮ型のＭＯＳＦＥＴ５６」がメモリセルにアクセスするトランジスタであることが明らかであって、刊行物発明の「前記ウェル領域５５内に、ソース／ドレイン領域の一方にメモリセルキャパシタが接続され、メモリセル領域に形成されたＮ型のＭＯＳＦＥＴ５６を含」む構造は、本願発明の「前記第１サブウェル領域内に、メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群から選択された第１半導体回路を含」む構成において、「メモリセルアクセストランジスタ、等化回路、及び隔離ゲートよりなる群」から、少なくとも「メモリセルアクセストランジスタ」を選択した構造に相当するから、相違点１は実質的なものではない。
　
〈相違点２について〉
　集積回路メモリ装置のセンスアンプ回路として、ＣＭＯＳ構造のセンスアンプ回路を用いること、当該ＣＭＯＳ構造のセンスアンプ回路においてラッチアップを発生する可能性があることは、例えば、以下の周知文献１及び２に記載されるように従来周知である。
（１）周知文献１．特開平０４−１６２５６７号公報（第１頁右下欄第４行ないし第１２行、第２頁左上欄第５行ないし第９行及び第４図参照）には、インバータを交差接続して、ディジット線Ｄ，Ｄ間に接続したセンス増幅器が記載されており、ラッチアップによる不良が起きることを防止するため、基板に所定の電位を印加する対策を施すことが記載されている。
「半導体記憶装置においては、第４図に示すようなＣＭＯＳ構成のセンス増幅器が使用されている。
　このセンス増幅器は、ｐＭＯＳトランジスタＴｒ１とｎＭＯＳトランジスタＴｒ３とで構成されるインバータおよびｐＭＯＳトランジスタＴｒ２とｎＭＯＳトランジスタＴｒＳとで構成されるインバータを交差接続して、デイジット線Ｄ，Ｄ−間に接続したものである。」（第１頁右下欄第４行ないし第１２行）
「以上のような構成にして、各基板に電位をあたえることにより、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのしきい値を安定させたり、ラッチアップによる不良を起こりにくくしている。」（第２頁左上欄第５行ないし第９行）
（２）周知文献２．特開平０６−１３９７７４号公報（００１７段落、００１８段落及び図６）には、ＣＭＯＳ構造のセンス増幅器において、ラッチアップの発生を防ぐため、トランジスタのソース領域及びドレイン領域とＮウェル領域との距離を離す必要がある旨が記載されている。
「【００１７】図６はセンス増幅器を構成するＮチャネル型のトランジスタＱｎ１とＰチャネル型のトランジスタＱｐ１、及び列選択回路４ａのトランジスタＱ１が並んで形成された状態を示した断面図である。
【００１８】図６では、Ｐ型半導体基板１１上にトランジスタを形成しているため、Ｐチャネル型のトランジスタを形成する領域には、Ｎウェルと呼ぶＮ型不純物領域１２を基板の厚さ方向に深く形成する必要がある。この時、トランジスタＱｎ１の又はＱ１のソース領域Ｓ，ドレイン領域ＤとＮウェル１２、及びトランジスタＱｐ１のソース領域Ｓ，ドレイン領域ＤとＮウェル１２とは、電気的に分離するため、ある距離だけ離す必要がある。又、ラッチアップの発生を防ぐためにも、上記間隔は大きくしなければならない。」
　そして、刊行物発明及び上記周知技術は、共に集積回路メモリに関する同一の技術分野に属するものだから、刊行物発明において、センスアンプとして周知技術であるＣＭＯＳ構造のセンスアンプ回路を採用することは当業者が容易に想到し得たことであり、その際、上記周知技術であるＣＭＯＳ構造のセンスアンプ回路においてラッチアップの発生の可能性があることは当業者において認識されていたから、刊行物発明において、上記周知技術であるＣＭＯＳ構造のセンスアンプ回路のＮ型トランジスタから成る回路部分をウェル領域５３内に形成し、本願発明の如く、前記第２サブウェル領域内に、カラム選択回路及びセンスアンプ回路よりなる群から選択された第２半導体回路を含む構造とすることも、当業者が容易に想到し得たことである。
　
　したがって、本願発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし９について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。