(57)【特許請求の範囲】
【請求項１】
ドレイン電極と、
前記ドレイン電極上に形成された第２導電型基板と、
前記第２導電型基板上に形成された第２導電型高抵抗層と、
前記第２導電型高抵抗層よりも低抵抗を有して前記第２導電型高抵抗層に形成された第２導電型埋込層と、
前記第２導電型高抵抗層表面に形成された第２導電型ドレイン層と、
前記第２導電型ドレイン層とは異なる領域で前記第２導電型高抵抗層表面に形成された第１導電型ベース層と、
前記第１導電型ベース層表面に形成された第２導電型ソース層と、
前記第２導電型ソース層に形成されたソース電極と、
前記第２導電型ソース層と前記第２導電型ドレイン層との間で前記第２導電型高抵抗層の途中の深さまで形成された複数のトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極と
を備えたことを特徴とする半導体装置。
【請求項２】
ドレイン電極と、
前記ドレイン電極上に形成された第２導電型ドレイン層と、
前記第２導電型ドレイン層上に形成された第２導電型高抵抗層と、
前記第２導電型高抵抗層上に形成された第１導電型ベース層と、
前記第１導電型ベース層に形成された直線状の第１導電型コンタクト層と、
前記第１導電型コンタクト層とは異なる領域の前記第１導電型ベース層表面に形成された第２導電型ソース層と、
前記第２導電型ソース層の表面から前記ドレイン電極に達する深さを有して前記第２導電型ソース層の表面に形成された複数のトレンチ内に絶縁膜を介して埋込み形成されたゲート電極と、
前記第１導電型コンタクト層及びその近傍の前記第２導電型ソース層にコンタクトして形成されたソース電極とを備え、
前記第２導電型ドレイン層、前記第２導電型高抵抗層、前記第１導電型ベース層、前記第１導電型コンタクト層及び前記第２導電型ソース層は、多結晶シリコンから形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１導電型コンタクト層の長手方向と前記各トレンチの長手方向とは互いに略直交していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主に、多結晶シリコンを用いた半導体装置に係り、特に、平板形状のチャネル領域を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、集積化技術の発展により、携帯電話や電子手帳等の種々の携帯用機器が使用されるようになってきている。
【０００３】
この種の携帯用機器は、電源にバッテリを用い、そのスイッチング損失を低減させる観点から、低耐圧低抵抗のスイッチング素子としてパワーＭＯＳＦＥＴが使用されている。
【０００４】
また、この種の携帯用機器では、低消費電力、長寿命化の観点から電源電圧が低下する傾向にあり、そのスイッチング素子であるパワーＭＯＳＦＥＴにも低オン抵抗化が要求されている。
【０００５】
以上述べたようにスイッチング用の半導体装置は、携帯用機器等にも使用可能な程度に、低オン抵抗化が要求されている。
【０００６】
また一方、８Ｖ〜６０Ｖ程度の低耐圧におけるスイッチング用の半導体装置としては、横型ＭＯＳＦＥＴが知られている。
【０００７】
図６９はこの種の横型ＭＯＳＦＥＴの構成を示す平面図であり、図７０は図６９の７０−７０線矢視断面図である。この横型ＭＯＳＦＥＴでは、ｐ型半導体基板１表面に選択的にｐ型ウェル層２が形成され、ｐ型ウェル層２上に選択的にｎ型ドレイン層３が形成されている。ｐ型ウェル層２上にてｎ型ドレイン層３から離れた位置にはｎ型ソース層４が形成されている。
【０００８】
ｎ型ドレイン層３とｎ型ソース層４の間のｐ型ウェル層２上にはゲート絶縁膜５が形成されている。ゲート絶縁膜５上にゲート電極６が形成されている。ｎ型ドレイン層３上にはドレイン電極７が形成されている。ｐ型ウェル層２上及びｎ型ソース層４上にはソース電極８が形成されている。
【０００９】
この横型ＭＯＳＦＥＴは、以下のように動作する。
【００１０】
ドレイン電極７に正電圧、ソース電極８に負電圧が印加されているとき、ソースよりも正となる正電圧をゲート電極６に印加すると、ゲート絶縁膜５に接したｐ型ウェル層２の表面がｎ型に反転し、電子がｎ型ソース層４から反転層を介してｎ型ドレイン層３に流れる。すなわち、素子が導通状態になる。
【００１１】
このような横型ＭＯＳＦＥＴを大電流のスイッチングに用いた際には、オン状態における抵抗（オン抵抗）を低く抑えることが損失を抑制する上で重要である。ここで、横型ＭＯＳＦＥＴのオン抵抗はチャネル部１０９の抵抗が大部分を占める。このため、横型ＭＯＳＦＥＴのオン抵抗を低減させるためにはチャネル幅を大きくすればよい。しかしながら、チャネル幅を大きくすると、横型ＭＯＳＦＥＴの面積を増大させてしまう。
【００１２】
また、例えば３０Ｖという低耐圧の横型Ｍ０ＳＦＥＴでは、オン抵抗が４０ｍΩ・ｍｍ２  程度であり、これ以上のオン抵抗の低減には限界がある。
【００１３】
以上説明したように横型ＭＯＳＦＥＴでは、チャネル幅を大きくすると、素子の面積を増大させてしまう問題がある。また、横型ＭＯＳＦＥＴは表面のみに電流が流れており、オン抵抗の低減には限界がある。
【００１４】
またさらに、縦型トレンチ構造の半導体装置についても説明する。図７１は縦型トレンチ構造の半導体装置の構成を示す断面図である。この半導体装置は、単結晶シリコンのｎ＋  型基板１１上にｎ−  型ベース層１２が形成され、ｎ−  型ベース層１２表面にｐ型ベース層（ウェル）１３が形成されている。ｐ型ベース層１３表面には選択的にｎ＋  型ソース層１４が形成されている。ｎ＋  型ソース層１４表面には選択的にトレンチ１５がｎ型基板１１に達する深さまで形成されている。トレンチ１５内には絶縁膜１６を介してゲート電極１７が埋込み形成されている。このような半導体層表面には、ｐ型ベース層１３及びその近傍のｎ＋  型ソース層１４を露出させるように選択的に絶縁層１８が形成されている。
【００１５】
絶縁層間のｐ型ベース層１３及びｎ＋  型ソース層１４の表面にコンタクトするようにソース電極１９が形成されている。また、ソース電極１９とは反対側のｎ＋  型基板１１上にはドレイン電極２０が形成されている。
【００１６】
このような縦型トレンチ構造のＭＯＳＦＥＴは、トレンチ１５間の間隔Ｗが最小限でも２μｍ程度となる。係るＭＯＳＦＥＴは、寄生のｎｐｎトランジスタの動作を防ぐため、ソース電極１９がｎ＋  型ソース層１４とｐ型ベース層１３との両層にコンタクトして両層を電気的にショートさせるように形成されている。
【００１７】
また、図７１に示した構造のうち、ｐ層が省略されたｎ＋  ｎ−  ｎ＋  構造が図７２に示すように提案されている。しかし、ｎ＋  ｎ−  ｎ＋  構造は、広いトレンチ間間隔Ｗを要するため、耐圧を低下させる問題がある。
【００１８】
例えば、  ｎ＋  ｎ−  ｎ＋  構造のＭＯＳＦＥＴは、単結晶シリコンから形成された場合、０．５μｍ以下の狭いトレンチ間隔Ｗを形成しても、空乏層内で発生した正孔がｎ−  型ベース層１２に蓄積され、寄生のバイポーラ動作を引起こすため、耐圧が劣化してしまう問題がある。このため、多結晶シリコンから形成される場合よりも低い耐圧となっている。
【００１９】
【発明が解決しようとする課題】
以上説明したように半導体装置では、素子面積を増大させずにオン抵抗を低減するには限界があるという問題がある。
【００２０】
本発明は上記実情を考慮してなされたもので、携帯用機器のスイッチング素子としても使用でき、低耐圧と低オン抵抗を実現し得る半導体装置を提供することを目的とする。
【００２１】
また、本発明の他の目的は、素子の面積を増大させずに大幅にオン抵抗を低減し得る半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の骨子は、縦型トレンチ構造の半導体装置において、トレンチ間のチャネル領域と、ソース電極とのコンタクト領域とが分離して形成されることにより、トレンチ間隔を短縮でき、且つ多結晶シリコンにより形成されることにより、寄生のバイポーラトランジスタ動作を無くした構造である。これにより、狭いトレンチ間隔の構造をもつ半導体装置において、早いスイッチング速度と大電流の遮断とを同時に実現できる。
【００２６】
以上のような本発明の骨子に基づいて、具体的には以下のような手段が講じられる。  
【００３８】
請求項１に対応する発明は、ドレイン電極と、前記ドレイン電極上に形成された第２導電型基板と、前記第２導電型基板上に形成された第２導電型高抵抗層と、前記第２導電型高抵抗層よりも低抵抗を有して前記第２導電型高抵抗層に形成された第２導電型埋込層と、前記第２導電型高抵抗層表面に形成された第２導電型ドレイン層と、前記第２導電型ドレイン層とは異なる領域で前記第２導電型高抵抗層表面に形成された第１導電型ベース層と、前記第１導電型ベース層表面に形成された第２導電型ソース層と、前記第２導電型ソース層に形成されたソース電極と、前記第２導電型ソース層と前記第２導電型ドレイン層との間で前記第２導電型高抵抗層の途中の深さまで形成された複数のトレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極とを備えた半導体装置である。
【００３９】
また、請求項２に対応する発明は、ドレイン電極と、ドレイン電極上に形成された第２導電型ドレイン層と、第２導電型ドレイン層上に形成された第２導電型高抵抗層と、第２導電型高抵抗層上に形成された第１導電型ベース層と、第１導電型ベース層に形成された直線状の第１導電型コンタクト層と、第１導電型コンタクト層とは異なる領域の前記第１導電型ベース層表面に形成された第２導電型ソース層と、第２導電型ソース層の表面からドレイン電極に達する深さを有して第２導電型ソース層の表面に形成された複数のトレンチ内に絶縁膜を介して埋込み形成されたゲート電極と、第１導電型コンタクト層及びその近傍の前記第２導電型ソース層にコンタクトして形成されたソース電極とを備え、第２導電型ドレイン層、第２導電型高抵抗層、第１導電型ベース層、第１導電型コンタクト層及び第２導電型ソース層としては、多結晶シリコンから形成されている半導体装置である。
【００４０】
さらに、請求項３に対応する発明は、請求項２に対応する半導体装置において、第１導電型コンタクト層の長手方向と各トレンチの長手方向とは互いに略直交している半導体装置である。
【００４１】
従って、請求項１〜請求項３のいずれかに対応する発明によれば、上面での二層配線を不要としたことにより、通常Al配線等で問題となる配線抵抗を低減できるため、大電流素子に好適である。
【００４２】
また、請求項１に対応する発明によれば、素子面積を同一としたまま、トレンチの深さや設置密度に応じてチャネルの幅を大きくできるため、素子のチャネル部の抵抗を小さく、すなわち、素子自体の抵抗を小さくすることができ、もって、オン抵抗を低減することができる。
【００４３】
さらに、請求項１に対応する発明は、低抵抗の第２導電型埋込層を備えたことにより、チャネル幅全体に電流が拡大して流れるようになるので、容易且つ確実にオン抵抗を低減させることができる。
【００４４】
また、請求項２に対応する発明によれば、トレンチ構造のゲート電極と、ソース電極へのコンタクト領域とを離して形成したので、狭いトレンチ間隔を実現できる。そして、各半導体層を多結晶シリコンで形成したことにより、寄生トランジスタ動作を無くしたので、早いスイッチング速度と大電流の遮断とを同時に実現させることができる。
【００４５】
さらに、請求項３に対応する発明は、第１導電型コンタクト層の長手方向と各トレンチの長手方向とが互いに略直交する関係にあるので、請求項２に対応する作用に加え、ソース電極から注入される電子がスムーズにトレンチ間のチャネル領域を流れることができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。本説明中、多結晶シリコンは第１〜第６及び第１８の実施形態で用いられ、単結晶シリコンは第７〜第１７並びに第１９〜第２６の実施形態に用いられる。但し、多結晶シリコンは、第１５〜第１７の実施形態中で適宜用いてもよい。
【００４７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成を示す平面図であり、図２は図１の２−２線矢視断面図であり、図３は図１の３−３線矢視断面図である。この半導体装置は、基板２１上に酸化膜２２が形成され、酸化膜２２上にストライプ状にソース電極２３とドレイン電極２４とが形成されている。
【００４８】
ソース電極２３とドレイン電極２４との間は、多結晶シリコンからなる高抵抗のチャネル層２５が形成されている。なお、このチャネル層２５は、５００ｎｍ程度に薄く形成されることがチャネル移動度を向上させる観点から好ましい。このチャネル層２５には、ソース電極２３に接する一端部に高不純物濃度をもつソース層２６が形成され、ドレイン電極２４に接する他端部に高不純物濃度をもつドレイン層２７が形成される。
【００４９】
これらソース層２６、チャネル層２５及びドレイン層２７上には、周囲を酸化膜２８で囲まれた埋込み構造のゲート電極２９が配置される。
【００５０】
以下同様に、ソース電極２３とドレイン電極２４との間において、ソース層２６、チャネル層２５及びドレイン層２７からなる多結晶半導体層３０と、周囲を酸化膜２８で囲まれた埋込み構造のゲート電極２９とが交互に配置される。
【００５１】
なお、ソース電極２３とドレイン電極２４との間の一部領域では、ゲート配線層３１が、最上層のゲート電極２９から酸化膜２２に達する深さまで形成されている。
【００５２】
このゲート配線層３１は、図３に示すように、ゲート電極２９には電気的に接続されるが、チャネル層２５とは酸化膜２８を介して電気的に絶縁されている。
【００５３】
以上のような構成により、本実施形態に係る半導体装置は、多結晶シリコンからなるチャネル層２５の薄膜を埋込み構造のゲート電極２９で挟むことにより、オン状態の時にはチャネル層２５全体をチャネルにして高移動度化を実現できるので、携帯用機器のスイッチング素子としても使用でき、低耐圧と低オン抵抗を実現させることができる。
【００５４】
また、一層であっても単結晶ＭＯＳＦＥＴと同程度の高移動度を期待し得るチャネル層２５を複数層も互いに電気的に並列に配置した構造となるので、単結晶ＭＯＳＦＥＴのオン抵抗よりも、低いオン抵抗を実現させることができる。
【００５５】
さらに、チャネル層２５の厚さが０．８μｍ以下と薄いため、多結晶半導体層の厚さ方向全体がチャネルとなって各チャネル層２５毎に、単結晶シリコンＭＯＳＦＥＴと同等のチャネル移動度を容易且つ確実に達成できるので、より一層オン抵抗を低減させることができる。
【００５６】
（第２の実施形態）
図４は本発明の第２の実施形態に係る半導体装置の構成を示す断面図であり、図１乃至図３と同一部分には同一符号を付してその詳しい説明は省略し、以下同様に、同一符号は同種の要素を示すものとする。
【００５７】
すなわち、この半導体装置は、図１乃至図３に示す多層のチャネル構造とは異なり、上下をゲートで挟まれた１層の多結晶シリコンチャネルからなるｎチャネルＭＯＳＦＥＴである。
【００５８】
具体的にはこの半導体装置は、基板２１上に酸化膜２２及び第１のｐ＋  型ゲート電極２９ｐが形成されている。第１のｐ＋  型ゲート電極２９ｐ上には選択的にゲート配線層３１及び酸化膜２２ａが形成されている。この酸化膜２２ａ上には、ｎ＋  型ソース層２６、ｎ−  型チャネル層２５ｎ及びｎ＋  型ドレイン層２７が横方向に順次配置されている。ｎ＋  型ソース層２６上にはソース電極２３が形成されている。ｎ＋  型ドレイン層２７上にはドレイン電極２４が形成されている。
【００５９】
ｎ＋  型ソース層２６の一部上、ｎ−  型チャネル層２５ｎ上及びｎ＋  型ドレイン層２７の一部上にはゲート酸化膜２８を介して第２のｐ＋  型ゲート電極３２ｐが形成されている。また、第１及び第２のｐ＋  ゲート電極２９ｐ，３２ｐは互いにゲート配線層３１を介して接続されている。
【００６０】
以上のような構成としても、第１の実施形態と同様の効果を得ることができる。なお、本実施形態は、ｎ＋  型ソース層２６及びｎ＋  型ドレイン層２７を夫々ｐ＋  型層に代えて、ｐ＋  型ソース層２６ｐ及びｐ＋  型ドレイン層２７ｐとし、ｐチャネルＭＯＳＦＥＴに変形可能であることは言うまでもない。
【００６１】
（第３の実施形態）
図５は本発明の第３の実施形態に係る半導体装置の構成を示す断面図であり、図６は図５の６−６線矢視断面図である。
【００６２】
すなわち、この半導体装置は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとが並列に配置されたＣＭＯＳとなっている。
【００６３】
具体的には、基板２１上に酸化膜２２が形成され、酸化膜２２上にはｎ−  型高抵抗層３３が形成されている。このｎ−  型高抵抗層３３は、複数の第１のｐ＋  型ゲート電極が選択的に形成されている。ここで、ｎ−  型高抵抗層３３は、ｎ−  型となるように不純物の添加が制御されて形成され、しかる後、選択的にｐ＋  型となるように不純物拡散により、各第１のｐ＋  型ゲート電極２９ｐが形成される。なお、各第１のｐ＋  型ゲート電極２９ｐ間には、ｎ−  型高抵抗層３３があるので、互いに他の第１のｐ＋  型ゲート電極２９ｐから電気的に分離されている。
【００６４】
また、ｎ−  型高抵抗層３３上及び第１のｐ＋  型ゲート電極２９ｐ上には、酸化膜２２ａが形成され、この酸化膜２２ａ上には前述同様にｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴが形成されている。なお、これらｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴは、夫々ｎ−  型チャネル層２５ｎが酸化膜２２ａを介して第１のｐ＋  型ゲート電極２９ｐ上に位置するように設けられている。
【００６５】
以上のような構成としても、第１の実施形態と同様の効果を得ることができる。また、本実施形態は、図７に示すように、第１のｐ＋  型ゲート電極２９ｐをＬＯＣＯＳにより酸化膜２２ａで互いに分離した構成に変形しても、同様の効果を得ることができる。
【００６６】
（第４の実施形態）
図８は本発明の第４の実施形態に係る半導体装置の構成を示す断面図であり、図９は図８の９−９線矢視断面図であって、図１乃至図３に示す構成の変形構成を示している。
【００６７】
すなわち、本実施形態は、第１の実施形態の構造を容易な実現を図るものであり、具体的には図８及び図９に示すように、埋込み構造のゲート電極２９に代えて、ソース電極２３及びドレイン電極２４に接する部分にはｎ−  型高抵抗層４０を有して両電極２３，２４から絶縁されたｐ＋  型ゲート電極４１ｐを備えている。
【００６８】
ここで、ｐ＋  型ゲート電極４１ｐは、Ｂ（ボロン）が添加された多結晶シリコンからなり、ソース電極２３及びドレイン電極２４に接触する部分にはＢが添加されずにｎ−  型高抵抗層４０とされて形成されている。
【００６９】
なお、ｎ−  型チャネル層２５ｎの両端のｎ＋  型ソース層２６及びｎ＋  型ドレイン層２７は、夫々高濃度にＰ（リン）がイオン注入されてアニールされて形成されている。
【００７０】
以上のような構成によると、ｐ＋  型ゲート電極４１ｐはｎ−  型高抵抗層４０によってソース電極２３及びドレイン電極２４から電気的に絶縁され、且つチャネル層の両端のｎ＋  型ソース層２６及びｎ＋  型ドレイン層２７は夫々ソース電極２３及びドレイン電極２４に接続されるので、第１の実施形態の効果に加え、埋込み構造に関する工程を省略でき、製造工程を簡略化することができる。
【００７１】
（第５の実施形態）
図１０は本発明の第５の実施形態に係る半導体装置の構成を示す平面図であり、図１１は図１０の１１−１１線矢視断面図であり、図１２は図１０の１２−１２線矢視断面図である。
【００７２】
この半導体装置は、基材となるドレイン電極２４上に多結晶シリコンを堆積させ、トレンチを掘り、トレンチ表面をゲート酸化させ、ゲートとなる多結晶シリコンを埋込んだ縦型の多結晶シリコンＭＯＳＦＥＴである。
【００７３】
具体的には、ドレイン電極２４上に第１のｎ＋  型多結晶シリコン層５１、ｎ−  型多結晶シリコン層５２、及び第２のｎ＋  型多結晶シリコン層５３が順次形成されている。第２の多結晶シリコン層５３のうち、ゲート電極が埋込まれる領域には、ｎ−  型多結晶シリコン層５２及び第１の多結晶シリコン層５１を介してドレイン電極２４に達する深さまで選択的にトレンチが形成される。トレンチ表面は酸化膜５４が形成される。酸化膜５４形成後、トレンチ内にｐ＋  型ゲート電極５５ｐが埋込み形成され、しかる後、図１１に示すように、ソース電極２３が形成される領域ではゲート電極５５ｐ上に酸化膜５６が選択形成され、図１２に示すように、ゲート配線層３１が形成される領域ではトレンチ間の第２のｎ＋  型多結晶シリコン層５３上に酸化膜５７が選択形成される。
【００７４】
以上のような構成としても、第１の実施形態と同様な効果を得ることができ、さらに、縦型の素子構造としたことにより、多数の多結晶シリコン層の積層工程を省略することができ、もって、製造工程を簡略化することができる。
【００７５】
（第６の実施形態）
図１３乃至図１７は第１乃至第４の実施形態に係る半導体装置の変形構成を示す断面図であり、それぞれ各実施形態に係る半導体装置に並列的に、酸化膜２２，２２ａ上にＣＭＯＳ回路が形成されている。
【００７６】
ここで、ＣＭＯＳ回路のうちのｎＭＯＳと各半導体装置とは、夫々ｎ＋  型ソース層２６及びｎ＋  型ドレイン層２７が同時に形成されている。
【００７７】
また、ＣＭＯＳ回路と各半導体装置とは、夫々ｎ−  型チャネル層２５ｎが同時に形成されている。さらに、ＣＭＯＳ回路のうちのｐＭＯＳと各半導体装置とは、夫々ｐ＋  型ソース層２６ｐ、ｐ＋  ドレイン層２７ｐ及びｐ＋  型ゲート電極３２ｐとが同時に形成されている。
【００７８】
従って、本実施形態によれば、第１乃至第４の実施形態の効果に加え、ＣＭＯＳからなる制御回路とパワー素子とからなるインテリジェントな半導体装置を製造工程を共通化させながら実現させることができる。なお、第５の実施形態に係る半導体装置に関しては、図１８に示す如き構成となるため、ＣＭＯＳとパワー素子との製造工程の共通化はできないものの、本実施形態と同様に、ＣＭＯＳからなる制御回路とパワー素子とからなるインテリジェントな半導体装置を実現させることができる。
【００７９】
（第７の実施形態）
図１９は本発明の第７の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図２０（ａ）は図１９の２０Ａ−２０Ａ線矢視断面図であって、図２０（ｂ）は図１９の２０Ｂ−２０Ｂ線矢視断面図である。この横型トレンチＭＯＳＦＥＴは、ｐ型基板１１１上にｎ型高抵抗層１１２が形成されている。ｎ型高抵抗層１１２上には選択的にストライプ状にｐ型ウェル層１１３が形成されている。ｐ型ウェル層１１３表面には選択的にストライプ状にｎ型ソース層１１４が形成されている。一方、ｎ型ソース層１１４から離れた位置のｎ型高抵抗層１１２表面に、ｎ型ソース層１１４とは平行となるようにストライプ状のｎ型ドレイン層１１５が形成されている。
【００８０】
ｎ型ドレイン層１１５の端部からｎ型高抵抗層１１２、ｐ型ウェル層１１３及びｎ型ソース層１１４の端部に至る中間領域には、ｐ型ウェル層１１３を貫通してｎ型高抵抗層１１２の途中の深さまで複数のトレンチ（溝）１１６が形成されている。なお、各トレンチ１１６は、ｎ型ソース層１１４及びｎ型ドレイン層１１５とは直交する方向のストライプ状の平面形状を有し、互いに略平行に配置されている。また、トレンチ１１６の表面の面方位は例えば（１００）面が使用可能である。
【００８１】
また、ドレイン−ソース間の中間領域及び各トレンチ１６には、ゲート絶縁膜１１７を介してポリシリコンからなるゲート電極１１８が形成されている。ｎ型ソース層１１４上にはソース電極１１９が形成されている。ｎ型ドレイン層１１５上にはドレイン電極１２０が形成されている。
【００８２】
次に、このような横型トレンチＭＯＳＦＥＴの作用について説明する。
【００８３】
前述同様に、ドレイン電極１２０に正電圧、ソース電極１１９に負電圧が印加されているとき、ソースよりも正となる正電圧をゲート電極１１８に印加すると、ｐ型ウェル層１１３のゲート電極１１８に接した表面がｎ型に反転し、電子がｎ型ソース層１１４から反転層を介してｎ型高抵抗層１１２に注入され、ｎ型高抵抗層１１２中をｎ型ドレイン層１１５に向かって流れ、ｎ型ドレイン層１１５へ到達する。すなわち、素子が導通状態になる。
【００８４】
このとき、ｎ型高抵抗層１１２もトレンチ１１６に沿って内部にチャネルが形成され、図２０（Ｂ）に示すように、電子ｅが内部に広がって流れる。よって、この内部のチャネルの幅に応じてオン抵抗を低減させることができる。このオン抵抗の低減の度合は、素子設計にもよるが、従来のプレーナ構造と比べて１／１０以下が期待できる。
【００８５】
例えば、図２１は単結晶シリコンに形成した横型トレンチＭＯＳＦＥＴのオン抵抗におけるトレンチ間隔の依存性を対数目盛で示す図である。図示するように、トレンチ間隔Ｗ２が狭くなるに従い、単位面積当りのチャネル幅が増加するので、オン抵抗を低減できる。特に、トレンチ間隔Ｗ２が０．８〜０．０１μｍの範囲内にあるとき、オン抵抗が実用上、充分に低い値となっているために好ましい。但し、０．０１μｍ以下のトレンチ間隔は、チャネル移動度を表面散乱の影響で低下させ、オン抵抗を増大させるため、好ましくない。
【００８６】
なお、従来の３０Ｖ耐圧の横型プレーナＭＯＳＦＥＴのオン抵抗は４０ｍΩ・ｍｍ２  であり、従来の縦型トレンチＭＯＳＦＥＴのオン抵抗は３０ｍΩ・ｍｍ２  である。
【００８７】
一方、本発明に係る横型トレンチＭＯＳＦＥＴのオン抵抗は、トレンチ間隔Ｗ２とトレンチ幅Ｗ１の両方を０．１μｍとすれば実に１ｍΩ・ｍｍ２  以下が期待できる。この値は従来の縦型トレンチＭＯＳＦＥＴの１／１０以下である。また、トレンチ間隔Ｗ２とトレンチ幅Ｗ１の両方を０．０５μｍとすると、本発明に係る横型トレンチＭＯＳＦＥＴのオン抵抗は、０．３ｍΩ・ｍｍ２  となり、従来の縦型トレンチＭＯＳＦＥＴの１／１００にも低減される。
【００８８】
このように、本発明に係る横型トレンチＭＯＳＦＥＴが同一寸法のトレンチを用いた縦型ＭＯＳＦＥＴよりも圧倒的に優れていることが分かる。また、一般的に、横型素子は縦型素子に比べて特性が悪いので、本発明によるオン抵抗の低減効果が極めて顕著であることが分かる。
【００８９】
なお、本発明に係る横型トレンチＭＯＳＦＥＴは、一般的な縦型トレンチＭＯＳＦＥＴが約６０Ｖよりも低い耐圧のとき、この縦型素子よりもオン抵抗を低減できる。その理由は、本発明に係る横型トレンチＭＯＳＦＥＴは、トレンチ間の間隔を幾らでも小さくできることにある。
【００９０】
例えば、縦型トレンチＭＯＳＦＥＴでは、図２２に示すように、ｎ型ソース層１２１及びｐ型コンタクト層１２２と、ソース電極１２３とが上部でコンタクトする必要がある。ここで、縦型トレンチＭＯＳＦＥＴでは、コンタクトの為のコンタクトホール１２４を必要とするため、トレンチ間隔Ｗ２を現状では３μｍ以下に狭くできない。
【００９１】
一方、横型トレンチＭＯＳＦＥＴにおいては、この制約がないためトレンチ間隔Ｗ２を０．１μｍ程度にも狭くでき、単位面積当たりのチャネル幅が縦型よりも５倍以上大きい。この結果、横型トレンチＭＯＳＦＥＴは、前述したように、オン抵抗を低減できる。
【００９２】
上述したように本実施形態によれば、素子面積を増大させずにオン抵抗を低減することができる。
【００９３】
（第８の実施形態）
図２３は本発明の第８の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図２４（ａ）は図２３の２４Ａ−２４Ａ線矢視断面図であって、図２４（ｂ）は図２３の２４Ｂ−２４Ｂ線矢視断面図である。図２３、図２４（Ａ）及び図２４（Ｂ）において図１９と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても、同一内容の重複をさけるように説明する。
【００９４】
本実施形態は、第７の実施形態の変形構成であり、図示するように、トレンチ１１６の深さｄをｐ型ウェル層１１３よりも浅くし、且つトレンチ間隔Ｗ２とトレンチ幅Ｗ１とを更に小さくした構成となっている。
【００９５】
このような構成によれば、第７の実施形態の効果に加え、さらに、０．１μｍ以下のトレンチ間隔Ｗ２としたとき、各トレンチ１１６に挟まれたｎ型高抵抗層１１２全体がチャネルとなってオン抵抗を飛躍的に低減させることができる。これは、横型にして初めて達成できる効果である。
【００９６】
（第９の実施形態）
図２５は本発明の第９の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図２６（ａ）は図２５の２６Ａ−２６Ａ線矢視断面図であって、図２６（ｂ）は図２５の２６Ｂ−２６Ｂ線矢視断面図である。
【００９７】
本実施形態は、第７の実施形態の変形構成であり、図示するように、ｎ型高抵抗層１１２に代えて、ｐ型高抵抗層１３１が形成されている。また、ｐ型ウェル層１１３とｎ型ドレイン層１１４との間のｐ型高抵抗層１３１表面にはｎ型リサーフ拡散層１３２が形成されている。
【００９８】
このような構成によれば、第７の実施形態の効果に加え、ｎ型リサーフ拡散層１３２による電界緩和によって、高耐圧化を図ることができる。
【００９９】
（第１０の実施形態）
図２７は本発明の第１０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図２８（ａ）は図２７の２８Ａ−２８Ａ線矢視断面図であって、図２８（ｂ）は図２７の２８Ｂ−２８Ｂ線矢視断面図である。
【０１００】
本実施形態は、第７の実施形態の変形構成であり、ｐ型ウェル層１１３とｎ型ドレイン層１１５との間のｎ型高抵抗層１１２表面にはｎ型リサーフ拡散層１３２が形成されている。
【０１０１】
このような構成によれば、第７の実施形態の効果に加え、ｎ型リサーフ拡散層１３２による電界緩和によって、高耐圧化を図ることができる。
【０１０２】
また、本実施形態は、第８の実施形態の変形構成としても適用可能である。
【０１０３】
（第１１の実施形態）
図２９は本発明の第１１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図３０（ａ）は図２９の３０Ａ−３０Ａ線矢視断面図であって、図３０（ｂ）は図２９の３０Ｂ−３０Ｂ線矢視断面図である。
【０１０４】
本実施形態は、第７の実施形態の変形構成であり、ｎ型ドレイン層１１５とｎ型高抵抗層１１２との間に、ｎ型高抵抗層１１２よりも高抵抗のｎ型オフセット層１３３が形成されている。
【０１０５】
このような構成によれば、第７の実施形態の効果に加え、ｎ型オフセット層１３３の抵抗分によって、素子耐圧の増大を図ることができる。なお、本実施形態は、第７〜第１０の実施形態のいずれにも適用可能である。
【０１０６】
また、本実施形態において、Ｄｉｆｆｕｓｉｏｎ  セルフアライン（ＤＳＡ）を用いずに、ｐ型ウェル層１１３を拡散により形成し、その後、ｎ型ソース層１１４を拡散により形成した場合について補足する。この場合、ｎ型ソース層１１４との接合近傍のｐ型ウェル層１１３は、ｎ型ソース層１１４側面の１１３Ａの部分よりも、ｎ型ソース層１１４下面の１１３Ｂの部分の方が低濃度である。このため、電子ｅは、図３１に示すように、しきい値電圧の低い１１３Ｂの部分からチャネル内に注入される。従って、各トレンチ１１６間の１１３Ｂの部分を大きく形成することにより、電子が容易に注入され、素子抵抗を低減させることができる。
【０１０７】
（第１２の実施形態）
図３２は本発明の第１２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図３３（ａ）は図３２の３３Ａ−３３Ａ線矢視断面図であって、図３３（ｂ）は図３２の３３Ｂ−３３Ｂ線矢視断面図である。
【０１０８】
本実施形態は、第１１の実施形態の変形構成であり、ｎ型オフセット層１３３直下にｎ型高抵抗層１１２よりも低抵抗のｎ型埋込み層１３４が形成されている。なお、ｎ型埋込み層１３４はそのソース側端部を、ｎ型オフセット層１３３のソース側端部と上下方向で略同一位置とするように形成される。
【０１０９】
このような構成によれば、導通状態において、ｎ型高抵抗層１１２に注入された電子ｅはトレンチ１１６側面を通ってｎ型埋込み層１３４に至り、ｎ型埋込み層１３４からｎ型オフセット層１３３を通ってｎ型ドレイン層１１５へと流れる。
【０１１０】
すなわち、ｎ型オフセット層１３３直下にｎ型埋込み層１３４を設けたことにより、電子がトレンチ１１６側面のチャネル幅内で充分に広がってｎ型埋込み層１３４に流入するので、オン抵抗をより低減させることができる。
【０１１１】
なお、本実施形態では、他にも電子の流れを広げるために、図３３（Ａ）及び図３３（Ｂ）に示すように、ｎ型ドレイン層１１５の位置をｎ型ソース層の位置よりも下げて形成したが、これは変形例であり、ｎ型ドレイン層１１５の位置をｎ型ソース層の位置と同一平面上にしても良いことは言うまでもない。
【０１１２】
（第１３の実施形態）
図３４は本発明の第１３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図３５（ａ）は図３４の３５Ａ−３５Ａ線矢視断面図であって、図３５（ｂ）は図３４の３５Ｂ−３５Ｂ線矢視断面図である。
【０１１３】
本実施形態は、第１２の実施形態の変形構成であり、ｎ型オフセット層１３３直下に形成された低抵抗のｎ型埋込み層１３５がドレイン−ソース間の中央近傍まで延長されて設けられている。
【０１１４】
このような構成によれば、第１２の実施形態と同様に、電子ｅがトレンチ側面のチャネル幅内で充分に広がってｎ型埋込み層１３５に流入するので、オン抵抗をより低減させることができる。さらに、本実施形態では、ｎ型埋込み層１３５がドレイン−ソース間の中央近傍まで設けられているので、図３５（Ｂ）に示すように、電子ｅの流れの広がり度合を第１２の実施形態よりも増大させることができ、さらにオン抵抗を低減させることができる。
【０１１５】
なお、第１２及び第１３の実施形態においては、ｎ型埋込み層１３４，１３５をソース側に延ばすに従い、オン抵抗の低減を図ることができたが、さらに、ｎ型オフセット層１３３を深く形成して耐圧の向上を図ってもよい。
【０１１６】
（第１４の実施形態）
図３６は本発明の第１４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図３７（ａ）は図３６の３７Ａ−３７Ａ線矢視断面図であって、図３７（ｂ）は図３６の３７Ｂ−３７Ｂ線矢視断面図である。
【０１１７】
本実施形態は、第７の実施形態の変形構成であり、具体的には第１０と第１１の実施形態の組合せ構成であって、ｎ型ドレイン層１１５とｎ型高抵抗層１１２との間に、ｎ型高抵抗層１１２よりも高抵抗のｎ型オフセット層１３３が形成され、且つｐ型ウェル層とｎ型オフセット層１３３との間のｎ型高抵抗層１１２表面にはｎ型リサーフ拡散層１３２が形成されている。
【０１１８】
このような構成によれば、第７、第１０及び第１１の実施形態の効果を同時に得ることができる。すなわち、素子面積を増大させずにオン抵抗を低減でき、さらに、素子の耐圧を増大させることができる。
【０１１９】
（第１５の実施形態）
図３８は本発明の第１５の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。この縦型トレンチＭＯＳＦＥＴは、第１１の実施形態の変形構成であり、具体的には、ｐ型ウェル層１１３の表面に選択的にｐ型基板１１１に達する深さまでｐ型拡散層１３６が形成され、且つソース電極１１９を電気回路（図示せず）に接続不可とするように絶縁層１３７で覆って単なる金属層１１９ｘに代える一方、新たにソース電極３８がｐ型基板１１１の裏面に形成されている。また、ドレイン電極１２０ａは、ドレイン層１１５にコンタクトしつつ、絶縁層１３７上に一面に形成されている。
【０１２０】
すなわち、ｐ型拡散層１３６を介してｐ型ウェル層１１３とｐ型基板１１１とを電気的に接続することにより、ソース電極１３８をｐ型基板１１１の裏面に形成する構成とした。この構成は、上面での二層配線を不要としたことにより、通常Ａｌ配線等で問題となる配線抵抗を低減できるため、大電流素子に好適である。
【０１２１】
なお、動作としては、前述同様に、各電極１２０ａ，１３８，１１８に所定の電圧を印加すると、図３９に示すように、電流ｉがドレイン電極１２０ａからドレイン層１１５、ｎ型オフセット層１３３を介してトレンチ１１６側面のチャネルを通過してｐ型ウェル層１１３に至り、ｐ型ウェル層１１３からｎ型ソース層１１４及び金属層１１９ｘを介してｐ型ウェル層１１３及びｐ型拡散層１３６を通ってｐ型基板１１１に行き、ソース電極１３８へと流れる。
【０１２２】
上述したように本実施形態によれば、第１１の実施形態の効果に加え、大電流素子に好適な構成を実現することができる。また、ドレイン層１１５は、ＩＧＢＴを構成するためのｐ型層に置き換えることができる。すなわち、本実施形態は、ドレイン層１１５に代えてｐ型層を設けることにより、ＩＧＢＴに適用させることができる。
【０１２３】
（第１６の実施形態）
図４０は本発明の第１６の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図４１は図４０の４１−４１線矢視断面図である。
【０１２４】
この縦型トレンチＭＯＳＦＥＴは、ｎ型基板１１１ｎ上にｎ型バッファ層１１２ｂ及びｎ型エピタキシャル層１１２ｃが順次形成され、ｎ型エピタキシャル層１１２ｃ表面に選択的に互いに略平行となるストライプ状のｐ型ウェル層１１３が形成されている。ｐ型ウェル層１１３表面には選択的に互いに略平行のストライプ状のｎ型ソース層１１４が形成されている。
【０１２５】
ここで、一方のｎ型ソース層１１４端部からｐ型ウェル層１１３及びｎ型エピタキシャル層１１２ｃを介して他方のｐ型ウェル層１１３及びｎ型ソース層１１４端部に至る中間領域には、ｐ型ウェル層１１３及びｎ型エピタキシャル層１１２ｃを貫通してｎ型バッファ層１１２ｂの途中の深さまでトレンチ１１６ａが形成されている。なお、このトレンチ１１６ａの平面形状は、連続した略十字型であり、具体的には各ｎ型ソース層１１４とは略直交する方向のストライプ状の平面形状に対してその中間を各ｎ型ソース層１１４とは略平行にストライプ状の平面形状が貫いている。
【０１２６】
また、トレンチ１１６ａ内には、ＳｉＯ２  からなるゲート絶縁膜１１７を介してポリシリコンからなるゲート電極１１８が形成されている。また、各ソース間の中間領域上には、ゲート電極１１８上を含めてＳｉＯ２  からなる絶縁層１３７が形成されている。ソース電極１３８ｂは、ｎ型ソース層１１４にコンタクトしつつ、絶縁層１３７上に一面に形成されている。一方、ｎ型基板１１１ｎにおけるソース電極１３８ｂとは反対側の面上には、ドレイン電極１２０ｂが形成されている。
【０１２７】
以上のような構成により、導通状態では、図４１に示すように、ソース電極１３８ｂから供給される電子ｅがｎ型ソース層１１４を介しｐ型ウェル層１１３におけるトレンチ１１６ａ界面の反転層を通ってｎ型エピタキシャル層１１２ｃに注入され、トレンチ１１６ａ側面のチャネルに沿ってｎ型バッファ層１１２ｂに到達し、ｎ型基板１１１ｎを通ってドレイン電極１２０ｂへと流れる。
【０１２８】
従って、本実施形態によっても、第１５の実施形態と同様の効果を得ることができる。
【０１２９】
また、本実施形態は、図４２に示す平面図、図４３に示す図４２の４３−４３線矢視断面図、及び図４４に示す図４２の４４−４４線矢視断面図のように、各トレンチの中間を略直交して貫通するトレンチを省略した構造に変形しても良い。このような構造としても、本実施形態と同様の効果を得ることができる。また、本実施形態及びその変形例は、図４５又は図４６に示す断面図のように、ｎ＋  型基板１１１ｎに代えて、ｐ＋  型基板１１１ｐを用いたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ）に変形してもよい。
【０１３０】
（第１７の実施形態）
図４７は本発明の第１７の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。この縦型トレンチＭＯＳＦＥＴは、ｎ型基板１１１ｎ上にｎ型エピタキシャル層１１２ｃが形成され、且つｎ型エピタキシャル層１１２ｃとｎ型基板１１１ｎとの界面には、ｎ型エピタキシャル層１１２ｃよりも低抵抗を有するストライプ状のｎ型埋込み層１３５ａが選択的に形成されている。ｎ型エピタキシャル層１１２ｃ表面には、ｎ型埋込み層１３５ａとは略平行に且つｎ型埋込み層１３５ａに到達する深さまで選択的にストライプ状のｎ型オフセット層１３３ａが形成されている。ｎ型オフセット層１３３ａの表面には、ｎ型オフセット層１３３ａとは略平行となるように選択的にストライプ状のｎ型低抵抗層１１５ａが形成されている。
【０１３１】
一方、ｎ型エピタキシャル層１１２ｃ表面におけるｎ型オフセット層１３３ａとは異なる領域には、ｎ型オフセット層１３３ａとは略平行となるように選択的にストライプ状のｐ型ウェル層１１３が形成されている。このｐ型ウェル層１１３の端部は、上下方向においてｎ型エピタキシャル層１１２ｃを介してｎ型埋込み層１３５ａの端部と重なっている。ｐ型ウェル層１１３表面には、ｐ型ウェル層１１３とは略平行となるように選択的にストライプ状のｎ型ソース層１１４が形成されている。
【０１３２】
ここで、ｎ型ソース層１１４端部からｐ型ウェル層１１３及びｎ型エピタキシャル層１１２ｃを介してｎ型オフセット層１３３ａに至る中間領域には、ｐ型ウェル層１１３及びｎ型エピタキシャル層１１２ｃを貫通してｎ型埋込み層１３５ａに到達する深さまで複数のトレンチ１１６が形成されている。なお、各トレンチ１１６は、前述同様に、ｎ型ソース層１１４及びｎ型低抵抗層１１５ａとは略直交する方向のストライプ状の平面形状を有し、互いに略平行に配置されている。
【０１３３】
また、各トレンチ１１６にはゲート絶縁膜１１７を介してゲート電極１１８が形成されている。また、ｎ型ソース層１１４−ｎ型低抵抗層１１５ａ間の中間領域上には、ゲート電極１１８上を含めて絶縁層１３７が形成されている。ソース電極１３８ｂは、ｎ型ソース層１１４にコンタクトしつつ、絶縁層１３７上に一面に形成されている。一方、ｎ型基板１１１ｎにおけるソース電極１３８ｂとは反対側の面上には、ドレイン電極１２０ｂが形成されている。
【０１３４】
以上のような構成により、導通状態では、図４８に示すように、ソース電極１３８ｂから供給される電子ｅがｎ型ソース層１１４を介しｐ型ウェル層１１３表面の反転層を通ってｎ型エピタキシャル層１１２ｃに注入され、トレンチ１１６側面のチャネルに沿ってｎ型埋込み層１３５ａを介し又は介さずにｎ型オフセット層１３３ａからｎ型低抵抗層１１５ａに到達する。この電子ｅは、ｎ型低抵抗層１１５ａからｎ型オフセット層１３３ａ及びｎ型埋込み層１３５ａを通ってｎ型基板１１１ｎに到達し、ｎ型基板１１１ｎからドレイン電極１２０ｂへと流れる。
【０１３５】
従って、本実施形態によっても、第１５の実施形態と同様の効果を得ることができる。また、ｎ型埋込み層１３５ａを備えたことにより、電子ｅをトレンチ側面のチャネル幅内で充分に広がらせてｎ型低抵抗層１１５ａに流入させることができるので、オン抵抗をより低減させることができる。
【０１３６】
また、図３８〜図４８に示す構造は、単結晶シリコン又は多結晶シリコンのいずれでも実現可能となっている。但し、単結晶シリコンを用いた方が容易に製造可能である。
【０１３７】
（第１８の実施形態）
図４９は本発明の第１８の実施形態に係る縦型トレンチＭＯＳＦＥＴの半導体層の表面構成を示す平面図であり、図５０は図４９の５０−５０線矢視断面図である。図５１は図４９の５１−５１線矢視断面図である。
【０１３８】
この半導体装置は、トレンチ間隔を短縮可能な構造であり、また、寄生のｎｐｎトランジスタ動作を無くす観点から半導体層が多結晶シリコンで形成されている。
【０１３９】
具体的には、図５０及び図５１に示すように、金属層のドレイン電極１２０ｂ上に、０．２μｍ厚のｎ＋  型ドレイン層１１５ｘ、０．５μｍ厚のｎ−  型ベース層１１２ｘ、０．３μｍ厚のｐ型ベース層１１３ｘ、ｐ＋  型コンタクト層１００及び０．２μｍ厚のｎ＋  型ソース層１１４ｘが順次形成されている。ここで、ｐ＋  型コンタクト層１００は、直線状の平面形状を有し、ｐ型ベース層１１３ｘ表面に選択的に形成されている。また、ｎ＋  型ソース層１１４ｘは、ｐ＋  型コンタクト層１００とは異なる領域のｐ型ベース層１１３ｘ表面に選択的に形成されている。
【０１４０】
ｎ＋  型ソース層１１４ｘには、ｐ＋  型コンタクト層１００の長手方向とは略直交する方向に長手方向を有し、且つドレイン電極１２０ｂに達する深さを有する複数のトレンチ１１６ｘが形成されている。各トレンチ１１６ｘは、０．４μｍの幅と１０μｍの長さとを有し、互いに横方向には０．４μｍの間隔Ｗをもち、且つ長手方向には２μｍの間隔をもって配列されている。なお、この２μｍの間隔内には、トレンチ１１６ｘの長手方向に略直交する方向に沿って直線状のｐ＋  型コンタクト層１００が形成されている。
【０１４１】
なお、これらの寸法は一例であり、例えば各トレンチ１１６ｘの間隔Ｗは０．０３〜０．８μｍの間で任意に設定可能である。各トレンチ１１６ｘ内には絶縁膜１１７を介してゲート電極１１８が埋込形成されている。
【０１４２】
また、ｐ＋  型コンタクト層１００及びその近傍のｎ＋  型ソース層１１４ｘにコンタクトするようにソース電極１３８ｂが形成されている。
【０１４３】
次に、このような半導体装置の製造方法について述べる。
【０１４４】
ドレイン電極１２０ｂとしての金属層上に、０．２μｍ厚のｎ＋  型アモルファスシリコン層及び１μｍ厚のｎ−  型高抵抗層が順次堆積される。
【０１４５】
続いて、６００℃、２０時間の条件のアニールにより、アモルファスシリコンが多結晶シリコンに変質されてｎ＋  型ドレイン層１１５ｘに形成される。続いて、１００ｋｅＶでボロンがイオン注入され、１５ｋｅＶでＡｓとボロンをイオン注入することにより、１μｍ厚のｎ−  型高抵抗層が０．５μｍ厚のｎ−  型ベース層１１２ｘ、０．３μｍ厚のｐ型ベース層１１３ｘ及び０．２μｍ厚のｎ＋  型ソース層１１４ｘ、０．３μｍ厚のｐ＋  型コンタクト層１００の積層構造に形成される。
【０１４６】
以下、単結晶シリコンのときの周知の製造方法により、トレンチ構造のＭＯＳＦＥＴが形成される。例えばＲＩＥ  法により、ｎ＋  型ソース層１１４ｘの表面からドレイン電極１２０ｂに達する深さの複数のトレンチ１１６ｘが選択的に形成される。続いて、基板全面に絶縁膜１１７が形成された後、各トレンチ１１６ｘ内の絶縁膜１１７上にゲート電極１１８としての多結晶シリコンが埋込形成される。
【０１４７】
この多結晶シリコンは、各ゲートを接続する部分を残して他を取り除く。次に、多結晶シリコンにリンを拡散して低抵抗化する。
【０１４８】
また、基板上に、ｐ＋  型コンタクト層１００及びその近傍領域を露出させるためのコンタクトホール１０１を有して層間絶縁層１０２が選択的に形成される。その後、ｐ＋  型コンタクト層１００及びその近傍のｎ＋  型ソース層１１４ｘにコンタクトしてソース電極１３８ｂが形成される。
【０１４９】
上述したように本実施形態によれば、トレンチ構造のゲート電極１１８と、ソース電極１３８ｂのコンタクト領域とを離して形成したので、０．５μｍ以下という狭いトレンチ間隔Ｗを実現でき、且つ半導体層を多結晶シリコンで形成したので、早いスイッチング速度と大電流の遮断とを同時に実現させることができる。
【０１５０】
すなわち、縦型ＭＯＳＦＥＴが多結晶シリコンで製造されることにより、寄生のｎｐｎトランジスタの増幅率が実質的に０となるため、ＭＯＳＦＥＴは、大電流を遮断でき、また、スイッチング速度を向上できる。
【０１５１】
補足すると、本実施形態の構造は、単結晶シリコンを用いた場合、ｐ型ベース層１１３ｘとｎ＋  型ソース層１１４ｘとをショートさせた部分から離れた部分で寄生のｎｐｎトランジスタが動作するため、スイッチング速度が遅く、また、大電流を遮断できない問題がある。
【０１５２】
例えば、本実施形態の構造のＭＯＳＦＥＴは、単結晶シリコンから形成された場合、遮断可能な電流が１Ａである。一方、本実施形態の構造のＭＯＳＦＥＴは、多結晶シリコンから形成された場合、遮断可能な電流が２０Ａであり、単結晶シリコンの場合よりも２０倍大きい電流を遮断できる。
【０１５３】
また、多結晶シリコンからなるＭＯＳＦＥＴは、寄生のｎｐｎトランジスタが動作しないので、ターンオフ時のスイッチング速度を単結晶シリコンのＭＯＳＦＥＴよりも高速化することができる。
【０１５４】
また、ｐ＋  型コンタクト層１００の長手方向と各トレンチ１１６ｘの長手方向とは互いに略直交する関係にあるので、ソース電極１３８ｂから注入される電子がスムーズにトレンチ間のチャネル領域を流れることができる。
【０１５５】
（第１９の実施形態）
以上の第７〜第１８の実施形態がトレンチ構造に係る本発明の基本構成である。次に、トレンチ構造に係る実施形態のうち、ウェル層内にソース層とドレイン層とをもつものについて単結晶シリコンを例に挙げて述べる。
【０１５６】
図５２は本発明の第１９の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図５３（ａ）は図５２の５３Ａ−５３Ａ線矢視断面図であって、図５３（ｂ）は図５２の５３Ｂ−５３Ｂ線矢視断面図である。
【０１５７】
この横型トレンチＭＯＳＦＥＴは、ｐ型基板１４１ｐ上に選択的にｐ型ウェル層１４２ｐが形成されている。ｐ型ウェル層１４１ｐ表面は、選択的にストライプ状にｎ型ソース層１４３ｎが形成され、且つｎ型ソース層１４３ｎから離れた位置にｎ型ソース層１４３ｎとは平行となるようにストライプ状のｎ型ドレイン層１４４ｎが選択的に形成されている。
【０１５８】
ｎ型ドレイン層１４４ｎの端部からｐ型ウェル層１４２ｐ及びｎ型ソース層１４３ｎの端部に至る中間領域には、ｐ型ウェル層１４２ｐの途中の深さまで複数のトレンチ１４５が形成されている。なお、各トレンチ１４５は、ｎ型ソース層１４３ｎ及びｎ型ドレイン層１４４ｎとは直交する方向のストライプ状の平面形状を有し、互いに略平行に配置されている。
【０１５９】
また、ドレイン−ソース間の中間領域及び各トレンチ１４５には、ゲート絶縁膜１４６を介してゲート電極１４７が形成されている。ｎ型ソース層１４３ｎ上にはソース電極１４８が形成されている。ｎ型ドレイン層１４４ｎ上にはドレイン電極１４９が形成されている。
【０１６０】
このような構成によれば、前述同様に、ドレイン電極１４９に正電圧、ソース電極１４８に負電圧が印加されているとき、ソースよりも正となる正電圧をゲート電極１４７に印加すると、ｐ型ウェル層１４２ｐのゲート電極１４７に接した表面がｎ型に反転し、電子がｎ型ソース層１４３ｎから反転層を介してｎ型ドレイン層１４４ｎに流れる。すなわち、素子が導通状態になる。
【０１６１】
このとき、ｐ型ウェル層１４２ｐはトレンチ１４５に沿って内部にチャネルが形成され、前述同様に、電流が内部に広がって流れる。よって、この内部のチャネルの幅に応じてオン抵抗を低減させることができる。
【０１６２】
ここで、トレンチ１４５の幅をＷ１、トレンチ１４５の間隔をＷ２、トレンチ１４５の深さをｄとすると単位面積当りのチャネル幅は、従来例と比較して（Ｗ１＋Ｗ２＋２ｄ）／（Ｗ１＋Ｗ２）倍に増加させることができる。
【０１６３】
例えばＷ１＝Ｗ２＝Ｗとし、深さｄ＝１μｍとしたとき、オン抵抗とＷの関係を図５４に示す。このようにＷが狭くなると、単位面積当りのチャネル幅が増加するためにオン抵抗は低減される。また、０．６μｍ以下のＷ２では、トレンチ１４５に挟まれた部分がゲートオンの際に完全に空乏化するので、チャネルに直交する方向の電界が無くなり、オン抵抗の低減が顕著になる。しかし、０．０３μｍ以下のＷ２は、表面の凹凸による散乱の効果が大きくなってオン抵抗が低下しなくなる。また、０．０１μｍよりも狭いＷ２は、オン抵抗を増加させてしまう。よって、前述同様に、Ｗ２は０．０１〜０．８μｍの範囲内にあることが好ましい。
【０１６４】
上述したように本実施形態によればｐウェル層１４２ｐにｎ型ソース層１４３ｎとｎ型ドレイン層１４４ｎとを設けた構成としても、第７の実施形態と同様の効果を得ることができる。
【０１６５】
（第２０の実施形態）
図５５は本発明の第２０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図５６（ａ）は図５５の５６Ａ−５６Ａ線矢視断面図であって、図５６（ｂ）は図５５の５６Ｂ−５６Ｂ線矢視断面図である。
【０１６６】
本実施形態は、第１９の実施形態の変形構成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ及びｎ型ドレイン層１４４ｎの導電型を反転させたものであり、具体的には、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ及びｐ型ドレイン層１４４ｐを備えている。
【０１６７】
以上のような構成としても、第１９の実施形態と同様な効果を得ることができる。また、本実施形態は、第１９の実施形態と組合せることにより、ブリッジ回路や、プッシュプル回路を構成することができる。
【０１６８】
（第２１の実施形態）
図５７は本発明の第２１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図５８（ａ）は図５７の５８Ａ−５８Ａ線矢視断面図であって、図５８（ｂ）は図５７の５８Ｂ−５８Ｂ線矢視断面図である。
【０１６９】
本実施形態は、第１９の実施形態の変形構成であり、ｐ型ウェル層の周辺構造の変形例であって、具体的には、ｐ型基板１４１ｐ表面に選択的に低抵抗のｐ型埋込層１５１ｐが形成され、ｐ型埋込層１５１ｐ上にはｎ型エピタキシャル層１５２ｎが形成され、ｎ型エピタキシャル層１５２ｎ表面にはｐ型ウェル層１４２ｐがｐ型埋込層１５１ｐに到達するように形成されている。ｐ型ウェル層１４２ｐ内の構造は第１２の実施形態と同様である。
【０１７０】
このような構成としても、第１９の実施形態と同様の効果を得ることができる。
【０１７１】
（第２２の実施形態）
図５９は本発明の第２２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図６０（ａ）は図５９の６０Ａ−６０Ａ線矢視断面図であって、図６０（ｂ）は図５９の６０Ｂ−６０Ｂ線矢視断面図である。
【０１７２】
本実施形態は、第２１の実施形態の変形構成であり、ｐ型埋込み層１５１ｐ、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ及びｎ型ドレイン層１４４ｎの導電型を反転させたものであり、具体的には、ｐ型埋込み層１５１ｐ、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４４ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型埋込み層１５１ｎ、ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ及びｐ型ドレイン層１４４ｐを備えている。
【０１７３】
以上のような構成としても、第２１の実施形態と同様な効果を得ることができる。また、本実施形態は、第２１の実施形態と組合せることにより、ブリッジ回路や、プッシュプル回路を構成することができる。
【０１７４】
（第２３の実施形態）
図６１は本発明の第２３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図６２（ａ）は図６１の６２Ａ−６２Ａ線矢視断面図であって、図６２（ｂ）は図６１の６２Ｂ−６２Ｂ線矢視断面図である。
【０１７５】
本実施形態は、第１９の実施形態の変形構成であり、具体的には、ｎ型ドレイン層１４４ｎとｐ型ウェル層１４２ｐとの間に、ｎ型ドレイン層１４４ｎよりも高抵抗のｎ型オフセット層１６１ｎを備えている。
【０１７６】
ここで、ｎ型オフセット層１６１ｎは、例えば、ゲート電極１４７をマスクとして自己整合的に形成可能となっている。また、ｎ型ドレイン層１４４ｎは、例えば、ｎ型オフセット層１６１ｎの形成後、少なくともゲート電極１４７上及びｎ型オフセット層１６１ｎ上に酸化膜が形成され、ＲＩＥにより酸化膜が除去されてゲート電極１４７に酸化膜からなる側壁１６２が形成され、さらに、ゲート電極１４７及びその側壁１６２をマスクとして自己整合的に拡散により形成可能となっている。
【０１７７】
このような構成としても、第１９の実施形態の効果を得ることができる。また、第１９の実施形態と比べ、ゲート絶縁膜１４６が薄くなり、ｐ型ウェル層１４２ｐが高濃度になっても、ゲート下におけるドレイン端の電界を緩和できるので、耐圧を維持することができる。
【０１７８】
（第２４の実施形態）
図６３は本発明の第２４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図６４（ａ）は図６３の６４Ａ−６４Ａ線矢視断面図であって、図６４（ｂ）は図６３の６４Ｂ−６４Ｂ線矢視断面図である。
【０１７９】
本実施形態は、第２３の実施形態の変形構成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ、ｎ型オフセット層１６１ｎ及びｎ型ドレイン層１４４ｎの導電型を反転させたものであり、具体的には、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ、ｎ型オフセット層１６１ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ、ｐ型オフセット層１６１ｐ及びｐ型ドレイン層１４４ｐを備えている。
【０１８０】
以上のような構成としても、第２３の実施形態と同様な効果を得ることができる。また、本実施形態は、第２３の実施形態と組合せることにより、ブリッジ回路や、プッシュプル回路を構成することができる。
【０１８１】
（第２５の実施形態）
図６５は本発明の第２５の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図６６（ａ）は図６５の６６Ａ−６６Ａ線矢視断面図であって、図６６（ｂ）は図６５の６６Ｂ−６６Ｂ線矢視断面図である。
【０１８２】
本実施形態は、第２３の実施形態の変形構成であり、具体的には、ｎ型ソース層１４３ｎとｐ型ウェル層１４２ｐとの間に、ｎ型ソース層１４３ｎよりも高抵抗のｎ型低濃度層１７１ｎを備えている。
【０１８３】
ここで、ｎ型低濃度層１７１ｎは、前述したｎ型オフセット層１６１ｎと同様の形成工程により、ｎ型オフセット層１６１ｎと同時に形成される。また同様に、ｎ型ソース層１４３ｎは、前述したｎ型ドレイン層１４４ｎと同様の形成工程により、ｎ型ドレイン層１４４ｎと同時に形成される。
【０１８４】
このような構成としても、第２３の実施形態の効果を得ることができる。また、本実施形態は、第２３の実施形態と比べ、ｎ型ソース層１４３ｎとｎ型ドレイン層１４４ｎとを同時に形成できるので、工程数を削減することができる。
【０１８５】
（第２６の実施形態）
図６７は本発明の第２６の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、図６８（ａ）は図６７の６８Ａ−６８Ａ線矢視断面図であって、図６８（ｂ）は図６７の６８Ｂ−６８Ｂ線矢視断面図である。
【０１８６】
本実施形態は、第２５の実施形態の変形構成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ、ｎ型低濃度層１７１ｎ、ｎ型オフセット層１６１ｎ及びｎ型ドレイン層１４４ｎの導電型を反転させたものであり、具体的には、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ、ｎ型低濃度層１７１ｎ、ｎ型オフセット層１６１ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ、ｐ型低濃度層１７１ｐ、ｐ型オフセット層１６１ｐ及びｐ型ドレイン層１４４ｐを備えている。
【０１８７】
以上のような構成としても、第２５の実施形態と同様な効果を得ることができる。また、本実施形態は、第２５の実施形態と組合せることにより、ブリッジ回路や、プッシュプル回路を構成することができる。
【０１８８】
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではない。例えば、上述の実施形態ではｐ型を第１導電型、ｎ型を第２導電型としたが、導電型を全て逆にしても良い。
【０１８９】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【０１９０】
【発明の効果】
以上説明したように本発明によれば、携帯用機器のスイッチング素子としても使用でき、低耐圧と低オン抵抗を実現できる半導体装置を提供できる。
【０１９１】
また、素子の面積を増大させずに大幅にオン抵抗を低減できる半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す平面図
【図２】図１の２−２線矢視断面図
【図３】図１の３−３線矢視断面図
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図
【図５】本発明の第３の実施形態に係る半導体装置の構成を示す断面図
【図６】図５の６−６線矢視断面図
【図７】
同実施形態における変形構成を示す断面図
【図８】本発明の第４の実施形態に係る半導体装置の構成を示す断面図
【図９】図８の９−９線矢視断面図
【図１０】本発明の第５の実施形態に係る半導体装置の構成を示す平面図
【図１１】図１０の１１−１１線矢視断面図
【図１２】図１０の１２−１２線矢視断面図
【図１３】本発明の第６の実施形態における第１の実施形態の変形構成を示す断面図
【図１４】同実施形態における第２の実施形態の変形構成を示す断面図
【図１５】同実施形態における第３の実施形態の変形構成を示す断面図
【図１６】同実施形態における第３の実施形態の変形構成の変形構成を示す断面図
【図１７】同実施形態における第４の実施形態の変形構成を示す断面図
【図１８】同実施形態における第５の実施形態の変形構成を示す断面図
【図１９】本発明の第７の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図２０】図１９の２０Ａ−２０Ａ線及び２０Ｂ−２０Ｂ線矢視断面図
【図２１】同実施形態における横型トレンチＭＯＳＦＥＴのオン抵抗におけるトレンチ間隔の依存性を対数目盛で示す図
【図２２】同実施形態における効果を説明するための従来素子の断面図
【図２３】本発明の第８の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図２４】図２３の２４Ａ−２４Ａ線及び２４Ｂ−２４Ｂ線矢視断面図
【図２５】本発明の第９の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図２６】図２５の２６Ａ−２６Ａ線及び２６Ｂ−２６Ｂ線矢視断面図
【図２７】本発明の第１０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図２８】図２７の２８Ａ−２８Ａ線及び２８Ｂ−２８Ｂ線矢視断面図
【図２９】本発明の第１１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図３０】図２９の３０Ａ−３０Ａ線及び３０Ｂ−３０Ｂ線矢視断面図
【図３１】同実施形態における最適な態様を説明するための模式図
【図３２】本発明の第１２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図３３】図３２の３３Ａ−３３Ａ線及び３３Ｂ−３３Ｂ線矢視断面図
【図３４】本発明の第１３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図３５】図３４の３５Ａ−３５Ａ線及び３５Ｂ−３５Ｂ線矢視断面図
【図３６】本発明の第１４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図３７】図３６の３７Ａ−３７Ａ線及び３７Ｂ−３７Ｂ線矢視断面図
【図３８】本発明の第１５の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す断面図
【図３９】同実施形態における電流の経路を説明するための模式図
【図４０】本発明の第１６の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す平面図
【図４１】図４０の４１−４１線矢視断面図
【図４２】同実施形態の変形構成を示す平面図
【図４３】図４２の４３−４３線矢視断面図
【図４４】図４２の４４−４４線矢視断面図
【図４５】同実施形態の変形構成を示す断面図
【図４６】同実施形態の変形構成の変形構成を示す断面図
【図４７】本発明の第１７の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成を示す平面図
【図４８】同実施形態における電流の経路を説明するための模式図
【図４９】本発明の第１８の実施形態に係る縦型トレンチＭＯＳＦＥＴの半導体層の表面構成を示す平面図
【図５０】図４９の５０−５０線矢視断面図
【図５１】図４９の５１−５１線矢視断面図
【図５２】本発明の第１９の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図５３】図５２の５３Ａ−５３Ａ線及び５３Ｂ−５３Ｂ線矢視断面図
【図５４】同実施形態におけるオン抵抗とトレンチ寸法との関係を示す図
【図５５】本発明の第２０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図５６】図５５の５６Ａ−５６Ａ線及び５６Ｂ−５６Ｂ線矢視断面図
【図５７】本発明の第２１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図５８】図５７の５８Ａ−５８Ａ線及び５８Ｂ−５８Ｂ線矢視断面図
【図５９】本発明の第２２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図６０】図５９の６０Ａ−６０Ａ線及び６０Ｂ−６０Ｂ線矢視断面図
【図６１】本発明の第２３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図６２】図６１の６２Ａ−６２Ａ線及び６２Ｂ−６２Ｂ線矢視断面図
【図６３】本発明の第２４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図６４】図６３の６４Ａ−６４Ａ線及び６４Ｂ−６４Ｂ線矢視断面図
【図６５】本発明の第２５の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図６６】図６５の６６Ａ−６６Ａ線及び６６Ｂ−６６Ｂ線矢視断面図
【図６７】本発明の第２６の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
【図６８】図６７の６８Ａ−６８Ａ線及び６８Ｂ−６８Ｂ線矢視断面図
【図６９】従来の横型ＭＯＳＦＥＴの構成を示す平面図
【図７０】図６９の７０−７０線矢視断面図
【図７１】従来の縦型ＭＯＳＦＥＴの構成を示す断面図
【図７２】従来の縦型ＭＯＳＦＥＴの構成を示す断面図
【符号の説明】
２１…基板
２２，２２ａ，５４，５６，５７…酸化膜
２３…ソース電極
２４…ドレイン電極
２５…チャネル層
２５ｎ…ｎ−  型チャネル層
２６…ソース層
２６ｐ…ｐ＋  型ソース層
２７…ドレイン層
２７ｐ…ｐ＋  型ドレイン層
２８…酸化膜
２９…ゲート電極
２９ｐ，３２ｐ，４１ｐ，５５ｐ…ｐ＋  型ゲート電極
３０…多結晶半導体層
３１…ゲート配線層
３３，４０…ｎ−  型高抵抗層
５１，５３…ｎ＋  型多結晶シリコン層
５２…ｎ−  型多結晶シリコン層
１００…ｐ＋  型コンタクト層
１１１，１４１ｐ…ｐ型基板
１１１ｎ…ｎ型基板
１１２…ｎ型高抵抗層
１１２ｂ…ｎ型バッファ層
１１２ｃ，１５２ｎ…ｎ型エピタキシャル層
１１２ｘ…ｎ−  型ベース層
１１３，１４２ｐ…ｐ型ウェル層
１１３ｘ…ｐ型ベース層
１１４，１１４ｘ，１４３ｎ…ｎ型ソース層
１１５，１１５ｘ，１４４ｎ…ｎ型ドレイン層
１１５ａ…ｎ型低抵抗層
１１６，１１６ａ，１１６ｘ，１４５…トレンチ
１１７，１４６…ゲート絶縁膜
１１８，１４７…ゲート電極
１１９，１３８，１３８ｂ，１４８…ソース電極
１１９ｘ…金属層
１２０，１２０ａ，１２０ｂ，１４９…ドレイン電極
１３１…ｐ型高抵抗層
１３２…ｎ型リサーフ拡散層
１３３，１３３ａ…ｎ型オフセット層
１３４，１３５，１３５ａ，１５１ｎ…ｎ型埋込み層
１３６…ｐ型拡散層
１３７…絶縁層
１４２ｎ…ｎ型ウェル層
１４３ｐ…ｐ型ソース層
１４４ｐ…ｐ型ドレイン層
１５１ｐ…ｐ型埋込層
１６１ｎ…ｎ型オフセット層
１６１ｐ…ｐ型オフセット層
１６２…側壁
１７１ｎ…ｎ型低濃度層
１７１ｐ…ｐ型低濃度層
【図１】
0003550019.tif 000002
【図２】
0003550019.tif 000003
【図３】
0003550019.tif 000004
【図４】
0003550019.tif 000005
【図５】
0003550019.tif 000006
【図６】
0003550019.tif 000007
【図７】
0003550019.tif 000008
【図８】
0003550019.tif 000009
【図９】
0003550019.tif 000010
【図１０】
0003550019.tif 000011
【図１１】
0003550019.tif 000012
【図１２】
0003550019.tif 000013
【図１３】
0003550019.tif 000014
【図１４】
0003550019.tif 000015
【図１５】
0003550019.tif 000016
【図１６】
0003550019.tif 000017
【図１７】
0003550019.tif 000018
【図１８】
0003550019.tif 000019
【図１９】
0003550019.tif 000020
【図２０】
0003550019.tif 000021
【図２１】
0003550019.tif 000022
【図２２】
0003550019.tif 000023
【図２３】
0003550019.tif 000024
【図２４】
0003550019.tif 000025
【図２５】
0003550019.tif 000026
【図２６】
0003550019.tif 000027
【図２７】
0003550019.tif 000028
【図２８】
0003550019.tif 000029
【図２９】
0003550019.tif 000030
【図３０】
0003550019.tif 000031
【図３１】
0003550019.tif 000032
【図３２】
0003550019.tif 000033
【図３３】
0003550019.tif 000034
【図３４】
0003550019.tif 000035
【図３５】
0003550019.tif 000036
【図３６】
0003550019.tif 000037
【図３７】
0003550019.tif 000038
【図３８】
0003550019.tif 000039
【図３９】
0003550019.tif 000040
【図４０】
0003550019.tif 000041
【図４１】
0003550019.tif 000042
【図４２】
0003550019.tif 000043
【図４３】
0003550019.tif 000044
【図４４】
0003550019.tif 000045
【図４５】
0003550019.tif 000046
【図４６】
0003550019.tif 000047
【図４７】
0003550019.tif 000048
【図４８】
0003550019.tif 000049
【図４９】
0003550019.tif 000050
【図５０】
0003550019.tif 000051
【図５１】
0003550019.tif 000052
【図５２】
0003550019.tif 000053
【図５３】
0003550019.tif 000054
【図５４】
0003550019.tif 000055
【図５５】
0003550019.tif 000056
【図５６】
0003550019.tif 000057
【図５７】
0003550019.tif 000058
【図５８】
0003550019.tif 000059
【図５９】
0003550019.tif 000060
【図６０】
0003550019.tif 000061
【図６１】
0003550019.tif 000062
【図６２】
0003550019.tif 000063
【図６３】
0003550019.tif 000064
【図６４】
0003550019.tif 000065
【図６５】
0003550019.tif 000066
【図６６】
0003550019.tif 000067
【図６７】
0003550019.tif 000068
【図６８】
0003550019.tif 000069
【図６９】
0003550019.tif 000070
【図７０】
0003550019.tif 000071
【図７１】
0003550019.tif 000072
【図７２】
0003550019.tif 000073