(57)【特許請求の範囲】
【請求項１】
入力ビット列に少なくとも一の予め定められた特定ビットを予め定められた位置に挿入して情報ビット列を出力する挿入器と、
前記挿入器から出力される情報ビット列を符号化して第１パリティビット列を出力し、符号器のターミネーションのための第１テールビットを発生し、該第１テールビットの入力に応じて符号化した第１テールパリティビットを発生して、前記第１テールビット及び第１テールパリティビットを出力する第１構成符号器と、
前記挿入器から出力される情報ビット列をインタリービングするインタリーバと、
前記インタリーバの出力を符号化して第２パリティビット列を出力し、符号器のターミネーションのための第２テールビットを発生し、該第２テールビットの入力に応じて符号化した第２テールパリティビットを発生して、前記第２テールビット及び第２テールパリティビットを出力する第２構成符号器と、を備えることを特徴とするチャネル符号化装置。
【請求項２】
第１及び第２構成符号器は各々再帰的組織構成符号器である請求項１記載のチャネル符号化装置。
【請求項３】
挿入器は、第１構成符号器に入力される情報ビット列の後部に予め定められた特定ビットを挿入する請求項１記載のチャネル符号化装置。
【請求項４】
特定ビットは、予め定められたビットであり、入力ビット列に等間隔に挿入される請求項１記載のチャネル符号化装置。
【請求項５】
入力ビット列に少なくとも一の予め定められた特定ビットを予め定められた位置に挿入して情報ビット列を出力する挿入器と、
前記挿入器から出力される情報ビット列を符号化して第１パリティビット列を出力し、符号器のターミネーションのための第１テールビットを発生し、該第１テールビットの入力に応じて符号化した第１テールパリティビットを発生して、前記第１テールビット及び第１テールパリティビットを出力する第１構成符号器と、
前記挿入器から出力される情報ビット列をインタリービングするインタリーバと、
前記インタリーバの出力を符号化して第２パリティビット列を出力し、符号器のターミネーションのための第２テールビットを発生し、該第２テールビットの入力に応じて符号化した第２テールパリティビットを発生して、前記第２テールビット及び第２テールパリティビットを出力する第２構成符号器と、
前記挿入器、第１構成符号器及び第２構成符号器の出力を選択してチャネル符号化シンボル列として出力する選択器と、を備えることを特徴とするチャネル符号化装置。
【請求項６】
第１及び第２構成符号器は各々再帰的組織構成符号器である請求項５記載のチャネル符号化装置。
【請求項７】
挿入器は、第１構成符号器に入力される情報ビット列の後部に予め定められた特定ビットを挿入する請求項５記載のチャネル符号化装置。
【請求項８】
予め定められた特定ビットは‘0'ビットである請求項７記載のチャネル符号化装置。
【請求項９】
入力ビット列に少なくとも一の予め定められた特定ビットを予め定められた位置に挿入して情報ビット列を出力する過程と、
前記挿入器から出力される情報ビット列を符号化して第１パリティビット列を出力し、符号器のターミネーションのための第１テールビットを発生し、該第１テールビットの入力に応じて符号化した第１テールパリティビットを発生して、前記第１テールビット及び第１テールパリティビットを出力する過程と、
前記予め定められた位置に特定ビットが挿入された情報ビット列をインタリービングする過程と、
前記インタリーバから出力される情報ビット列を符号化して第２パリティビット列を出力し、符号器のターミネーションのための第２テールビットを発生し、該第２テールビットの入力に応じて符号化した第２テールパリティビットを発生して、前記第２テールビット及び第２テールパリティビットを出力する過程と、を含むことを特徴とするチャネル符号化方法。
【請求項１０】
第１パリティビット列、第１テールビット、第１テールパリティビット、第２パリティビット列、第２テールビット及び第２テールパリティビットを出力する過程は、再帰的組織構成符号器により行われる請求項９記載のチャネル符号化方法。
【請求項１１】
特定ビットは、予め定められたビットであり、入力ビット列の後部に挿入される請求項９記載のチャネル符号化方法。
【請求項１２】
特定ビットは、予め定められたビットであり、入力ビット列に等間隔に挿入される請求項９記載のチャネル符号化方法。
【請求項１３】
入力ビット列に少なくとも一の予め定められた特定ビットを予め定められた位置に挿入して情報ビット列を出力する過程と、
前記挿入器から出力される情報ビット列を符号化して第１パリティビット列を出力し、符号器のターミネーションのための第１テールビットを発生し、該第１テールビットの入力に応じて符号化した第１テールパリティビットを発生して、前記第１テールビット及び第１テールパリティビットを出力する過程と、
前記予め定められた位置に特定ビットが挿入された情報ビット列をインタリービングする過程と、
前記インタリーバから出力される情報ビット列を符号化して第２パリティビット列を出力し、符号器のターミネーションのための第２テールビットを発生し、該第２テールビットの入力に応じて符号化した第２テールパリティビットを発生して、前記第２テールビット及び第２テールパリティビットを出力する過程と、
予め定められた特定ビットが挿入された情報ビット列、第１パリティビット列、第１テールビット、第１テールパリティビット、第２パリティビット列、第２テールビット列及び第２テールパリティビットをマルチプレキシングしてチャネル符号化シンボル列として出力するマルチプレキシング過程と、を含むことを特徴とするチャネル符号化方法。
【請求項１４】
第１パリティビット列、第１テールビット、第１テールパリティビット、第２パリティビット列、第２テールビット及び第２テールパリティビットを出力する過程は、再帰的組織構成符号器により行われる請求項13記載のチャネル符号化方法。
【請求項１５】
特定ビットは、予め定められたビットであり、入力ビット列の後部に挿入される請求項13記載のチャネル符号化方法。
【請求項１６】
予め定められた特定ビットは‘0'ビットである請求項15記載のチャネル符号化方法。
【発明の詳細な説明】
【０００１】
発明の背景
【０００２】
1.発明の属する技術分野
本発明は、フレーム単位のデータを通信する装置及び方法に関し、特に、チャネル符号化装置及び方法に関する。
【０００３】
2.従来の技術
音声、文字、画像及び映像などの信号を処理する通信システムで使用される大部分のデータは、フレーム単位で伝送される。そして、このようなフレームデータを通信するシステムにおいてはエラー訂正のためのチャネル符号器もフレーム単位でデータを符号化する必要がある。この場合、チャネル符号器は、その状態を把握できるようデータフレームの終わりにテールビットを挿入してたたみ込み符号器をリセットすることで、この情報に基づき復号器が有効に復号化を行えるようにしている。一般的に、IS−95方式で広く用いられているたたみ込み符号器は非再帰的組織たたみ込み符号器であり、この非再帰的組織たたみ込み符号器（non−recursive systemic convolutional encoder）のターミネーション（termination）はフレーム最後の位置に遅延器に対応する数だけの‘0'ビットを加えて実現する。しかし、再帰的組織符号器では、フレームの終わりの部分に遅延器に対応する数だけの‘0'ビットを加えてもターミネーションがなされない。これは、入力データがフィードバックされて再び遅延器に入力されるためである。
【０００４】
図１は、再帰的組織ターボ符号器のブロック図である。ターボ符号器（turbo encoder）は、Ｎ情報ビットのフレームからなる入力を二つの簡単な構成符号器（constituent encoder）を用いてパリティシンボル（parity symbol）に符号化するシステムであって、並列又は直列構造を有することができる。そして、ターボ符号器の構成符号は、再帰的組織たたみ込み符号を用いる。
【０００５】
図１は、従来の並列構造を有するターボ符号器のブロック図であって、Berrowによって発明された米国特許番号第5,446,747号に開示されている。図１のような構成を有するターボ符号器は、第１構成符号器110と第２構成符号器130との間にインタリーバ120を接続する。そして、このインタリーバ120は、入力される情報ビットのフレーム長さＮと同一の大きさを有して第２構成符号器130に入力される情報ビットの順序を変更することで、パリティビット間の相関（correlation）を低減させる。
【０００６】
第１構成符号器110は入力される情報ビットを符号化し、インタリーバ130は設定された規則に基づいて情報ビットをインタリービングして情報ビットの順序を変える。第２構成符号器130はインタリーバ120の出力を符号化する。この場合、第１及び第２構成符号器110,130は同一の構成を有する。
【０００７】
図２は、図１のような構成を有する再帰的組織たたみ込み符号器でターミネーションする構造を示している［参照:D.Divsalar and F.Pollara,‘On the Design of Turbo Codes',TDA Progress Report 42−123,Nov.15,1995］。ここで、構成符号器110,130に入力されるフレームデータを20ビットのデータと仮定する。図２でD1〜D4は遅延器であり、XOR1〜３、XOR5、XOR6は排他的論理和器（exclusive OR gate）を意味する。
【０００８】
図２を参照すれば、まず、符号化をする場合、スイッチSW1はオンの状態にあり、スイッチSW2はオフの状態を維持する。この状態で、入力される20ビットのフレームデータは、D1〜D4に順次に入力され、排他的論理和器XOR6で符号化して出力される。この方法で20ビットのデータを完全に符号化すると、ターミネーションのためにスイッチSW1をオフの状態にし、スイッチSW2をオンの状態にする。すると、排他的論理和器XOR1〜XOR3は、遅延器の出力情報ビットとそれに該当するフィードバック情報ビットを各々排他的論理和で演算して‘0'ビットを発生し、この‘0'ビットは再び遅延器D1〜D4に順次に入力されて蓄積される。この場合、遅延器D1〜D4に入力される‘0'値がテールビットになり、この値はマルチプレクサ（MUX）に印加される。
【０００９】
マルチプレクサMUXは、構成符号器から出力される符号化したデータ及びテールパリティビットをマルチプレクシングする。ここで、テールビットは、構成符号器110,130の内部に位置する遅延器の数に対応するよう発生し、図２のようなターミネーション構造では、フレーム当たり４テールビットが生成されて、これら各々のテールビットについて符号化した４テールパリティビットが発生する。このように最終的に符号化したビットの数が増加するため伝送率が低下するという問題が生じてしまう。即ち、伝送率を（入力情報のビット数）／（出力情報のビット数）と定義すると、図１のような構造を有するターボ符号器の伝送率は、（入力情報のビット数）／｛（入力情報のビット数）＋（第１構成符号器の符号化情報ビットの数＋第１テールビット＋第１テールパリティビット）＋（第２構成符号器の符号化情報ビットの数＋第２テールビット＋第２テールパリティビット）｝となる。このため、図１ではフレームデータが20ビットからなり、遅延器の数が４個であるため、伝送率は20/｛（20）＋（20＋４＋４）＋（20＋４＋４）｝となる。
【００１０】
このような再帰的組織たたみ込み符号器はテーリング（tailing）する方法によってその性能が異なる。これは、ターボ符号を完璧にテーリングすることが困難であることに基づくものである。
【００１１】
発明の概要
【００１２】
このため、本発明の目的は、通信システムで再帰的組織符号器において、ターミネーション効果を有するフレーム構造を用いてチャネル符号化を実行できる装置及び方法を提供することにある。
【００１３】
本発明の他の目的は、通信システムにおいて、フレームデータの定められた位置に特定値を有するビットを挿入したあと、チャネル符号化してターミネーション効果が得られる再帰的組織チャネル符号化装置及び方法を提供することにある。
【００１４】
また、本発明の他の目的は、通信システムにおいて、フレームデータの定められた位置に特定値を有するビットを挿入したあと、チャネル符号化し、チャネル符号化をする場合のフレーム長さを超える符号化データを情報ビットの挿入ビット位置に穿孔してターミネーション効果が得られる再帰的組織チャネル符号化装置及び方法を提供することにある。
【００１５】
さらに、本発明の他の目的は、通信システムにおいて、フレームデータの定められた位置に特定値を有するビットを挿入した後、再帰的組織構成符号器を用いてチャネル符号化及びテールビットを発生し、このテールビットを情報ビットの挿入ビット位置に穿孔して出力するチャネル符号化装置及び方法を提供することにある。
【００１６】
このような目的を達成するために、本発明の再帰的組織チャネル符号化装置は、エラーの発生率の高いビット位置に特定値を有するビットを挿入して情報ビットを発生するビット挿入器と、ビット挿入器の出力を符号化する構成符号器と、ビット挿入器の出力と構成符号器の出力を選択してチャネル符号化データとして出力する選択器と、を備えることを特徴とする。
【００１７】
実施形態に対する詳細な説明
【００１８】
以下、本発明の実体形態を添付図面に基づき詳細に説明する。なお、図面中、同一な構成要素及び部分には、可能な限り同一な符号及び番号を共通して使用するものとする。
【００１９】
そして、以下の説明では、具体的な特定事項が示しているが、本発明をこれに限ることなく実施できることは、当該技術分野における通常の知識を有する者には自明である。また、関連する周知技術については適宜説明を省略するものとする。
【００２０】
以下の説明で‘情報ビット’という用語は、符号化されていないデータを意味し、‘パリティビット’という用語は、構成符号器を通じて符号化されたデータを意味する。
【００２１】
通常、通信システムで、送信器は送信データをチャネル符号化して伝送し、受信器は送信器から受信した信号を復号して元の信号に変換する。この場合、チャネル符号化装置は、送信データをフレーム単位に符号化し、テールビットを発生してそれを送信フレームの各フレームに加えてフレームのターミネーションを表示する。本発明の実施形態では、チャネル符号化装置でターミネーション効果を有するフレーム構造を提案する。
【００２２】
このようなチャネル符号化装置でターミネーション効果を有するフレーム構造は次の９の方法によって実現できる。
【００２３】
第１に、チャネルフレーム構造内でエラー発生率の高いテールビットの数に対応する位置に特定ビットを挿入して伝送する方法がある。この場合、再帰的組織構成符号器はテールビットを発生しない構成を有しても良い。また、エラー発生率は実験的に求め、挿入位置はチャネル符号化装置及びチャネル復号化装置が互いに認識（know）している必要がある。挿入ビット位置は、呼セットアップ又はチャネル割当てをする場合に関連メッセージを伝送することによって確認できる。この場合、挿入される特定ビットは、伝送が行われない場合でも通信性能に大きな影響を与えないビットからなり、また、符号化ビットや受信側と別に約束された情報ビットになり得る。この特定ビットをここでは‘0'ビットと仮定する。
【００２４】
第２に、チャネルフレーム構造内でエラー発生率の高いテールビットの数に対応する位置に特定ビットを挿入して伝送する方法は第１の方法と同一であるが、チャネルフレーム構造内の情報ビットに特定ビットを挿入する場合、設定されたフレーム長さを超える特定ビットの数を挿入する。また、これら特定ビットが挿入された情報ビットを構成符号器を用いて符号化したあと、チャネル符号化データを出力するときには、チャネル符号化データの設定されたフレーム長さを超える残りのビットを入力情報のうち挿入ビットが位置したビット位置に穿孔して伝送する方式がある。この場合、再帰的組織構成符号器はテールビットを発生せず、チャネル復号化装置も特定ビットの挿入された位置を予め認識している必要がある。
【００２５】
第３に、ターミネーション効果を有するフレーム構造を用いてチャネル符号化信号を発生する場合、チャネルフレーム構造内でエラー発生率の最も高い位置にテールビットの数に対応する特定ビットを挿入し、構成符号器はターミネーションのためのテールビット及びテールビット符号化データを発生したあと、情報ビット内の特定挿入位置に構成符号器のテールビット及びテールビット符号化データを穿孔して伝送する方式がある。
【００２６】
第４に、テールビットを発生せず、特定ビットをフレーム上のエラー発生率の高い情報ビット位置に挿入してターミネーション機能を行い、その挿入位置に挿入ビットの代わりに多数の符号化データを繰り返し伝送する方式がある。
【００２７】
第５に、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理（specific logic）を有するビットを挿入し、構成符号器で特定ビットの挿入された情報ビットを符号化したあと、テールビットを発生して符号化情報ビットに加える方法がある。即ち、構成符号器は、ビット挿入及びテールビット付加を通じてターミネーション機能を行う。
【００２８】
第６に、第５の方法と同一の動作を実行するとともに、さらに、挿入ビットを穿孔して、この穿孔位置に第１構成符号器から４テールパリティビットを繰り返し伝送する。
【００２９】
第７に、第６の方法と同一の動作を実行するとともに、さらに、挿入ビットを穿孔して、この穿孔位置に第２構成符号器から最後の４ビットを繰り返し伝送する。
【００３０】
第８に、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有するビットを挿入し、構成符号器で特定ビットが挿入された情報ビットを符号化したあと、構成符号器で独立してテールビットを発生して符号化した情報ビットに加える。
【００３１】
第９に、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有する６個の情報ビットを挿入し、ビット挿入位置でビット挿入器が挿入ビットを穿孔する。第１構成符号器が前記穿孔位置にテーリングを行い、このテールビットを含む情報ビットがインタリービングされる。この第１構成符号器の出力を符号化する場合、第２構成符号器がフレームの大きさを超える６ビットを穿孔された挿入ビット位置に挿入する方式がある。
【００３２】
以下、上述したビット挿入方法を用いる９個の異なる実施形態の動作について述べる。
【００３３】
第１実施形態
【００３４】
本発明の第１実施形態による符号化装置は、テールビットを発生することなく、設定した位置に特定ビット情報を挿入してターミネーション機能を果たす。この第１実施形態では、１フレームが16ビット情報からなり、各々‘0'ビットの８個のビット符号をフレーム上のエラー発生率の高いビット位置に挿入する。ここで、特定ビットの挿入位置は、符号化したデータを復号化する場合、最も多くエラーの生ずる位置を実験的に測定して設定する。また、ターボ符号器は、1/3符号化率（coding rate）を使用すると仮定する。
【００３５】
第１実施形態による方法では、符号化する場合、フレームデータに特定ビットを挿入したその総数のフレームデータ（即ち、16ビットのフレームデータ＋８ビットの特定ビット数＝24ビット）を1/3符号化率を使用するターボ符号器を用いて符号化する。この場合、復号をする際に発生するエラー率の最も高い位置を実験的に求める。ここで、エラー発生率が相対的に高い８個の位置を決定し、これらの位置で、特定ビットを入力フレームの情報ビットに挿入して符号化する。また、復号器は特定ビットが挿入され符号化されたフレームデータを復号する場合、特定ビットの挿入位置を予め認識している。
【００３６】
そして、特定ビットが‘0'である場合（実際には‘0'ビットが‘−1'として伝送される）、信頼度を高めるために挿入位置で‘0'ビットは復号前にごく大きい負の値（例えば、−５）に変わる。このような方法を用いると、実際に24ビットの情報符号中1/3を知っている状態で復号することになるため、他のターミネーション方法に比べて優れた性能が得られ、フレームが短いほど高精度となる。
【００３７】
図３は、本発明の第１実施形態による特定値を挿入するビット挿入器を備えたターボ符号器の構成を示している。ビット挿入器310は、入力情報ビットを処理して特定ビットを発生するビット発生器を備え、設定したビット位置にビット発生器から発生する特定ビットを挿入してフレーム単位の情報ビットを発生する。第１構成符号器320は、ビット挿入器310から出力される情報ビットを符号化して出力する。インタリーバ330は、ビット挿入器310から出力されるフレーム単位の情報ビットを設定した規則に基づいてインタリービングして情報ビットの順序を変える。本発明の実施形態ではインタリーバ330として対角（diagonal）インタリーバを使用すると仮定する。第２構成符号器340は、インタリーバ330から出力されるインタリービングされたフレーム単位の情報ビットを符号化して出力する。ここで、第１構成符号器320及び第２構成符号器340は、再帰的組織たたみ込み符号器になり得る。マルチプレクサ（MUX）350は、ビット挿入器310、第１構成符号器320及び第２構成符号器340の出力を制御器（図示せず）の制御下でマルチプレクシング（multiplexing）する。ここで、ビット挿入器310の出力は情報ビットIkになり、第１構成符号器320の出力は第１パリティビットP1kになり、第２構成符号器340の出力は第２パリティビットP2kになる。
【００３８】
図４は、図３のような構成を有するターボ符号器のビット挿入器310の構成を示している。図４を参照すれば、ビット発生器430は、情報ビットに挿入するための特定ビットを発生する。ここで、特定ビットを‘0'と仮定する。遅延器412〜426はフリップフロップなどのメモリ素子で構成することができ、ビットクロックに基づいて入力される情報ビットをシフトする直列シフトレジスタ構造を有する。スイッチ432は制御器（図示せず）の制御下にスイッチングされて遅延器412〜426の出力を選択して出力する。このスイッチ432は、情報ビットにビット発生器430から出力される特定ビットを挿入する位置で制御器（図示せず）の制御下にスイッチングされて次の遅延器の出力端に接続される。即ち、スイッチ432は、特定ビットが選択されて情報ビット間に挿入される場合、出力される情報ビットを１ビット遅延させた情報ビットを選択する。このスイッチ432はマルチプレクサで実現できる。スイッチ434は、制御器（図示せず）の制御下に、ビット発生器430の出力とスイッチ432の出力端に接続されて情報ビットIkを発生する。このスイッチ434は、制御器の制御下に、情報ビットの設定された位置に特定ビットを挿入して出力する。
【００３９】
図４を参照して情報ビットに特定ビットを挿入する動作を調べてみれば、入力される情報ビットは、ビットクロックに基づいて遅延器412〜426で遅延され、最初に、スイッチ432は入力される情報ビットを選択し、スイッチ434はスイッチ432と接続される。このため、入力される情報ビットはスイッチ432,434を通じて出力される。このような出力過程で特定ビットが挿入される位置になると、制御器の制御下に、スイッチ432は遅延器412の出力端に接続され、スイッチ434はビット発生器430の出力端に接続される。その結果、情報ビットの経路が遮断されて該当ビット位置にビット発生器430から出力される‘0'ビットが挿入される。そして、‘0'ビットを挿入した後、情報ビットを出力する必要が生じると、スイッチ434は制御器の制御下にスイッチ432に接続される。このため‘0'ビットが挿入された後、１ビットだけ遅延した情報ビットが選択されて出力されることから、‘0'ビットが設定された位置で情報ビットの損失なく挿入されることが判る。
【００４０】
上記の過程を繰り返し行って情報ビットに‘0'ビットを挿入し、これら‘0'ビットを完全に挿入した後、次のフレームの情報ビットが入力されると、スイッチ432を情報ビット入力端に接続して同様の動作を繰り返し実行する。情報ビットを符号化して通信する場合、エラー発生率は各構成符号器に入力される情報ビット列の後部に多く発生する。このため、ビット発生器430から発生する‘0'ビットの挿入位置は、各構成符号器に入力される情報ビット列の後部に多く設定され、情報ビットに特定ビットが挿入される形態は下記の＜表１＞で示される。
【００４１】
【表１】
0003546063.tif 000002
【００４２】
＜表１＞で、Ixは情報ビットを意味し、Ibxは挿入ビットを意味する。
【００４３】
前述したように入力される情報ビット列に特定ビットを挿入して伝送する理由は、受信側での復号率を向上させるためである。このため、特定ビットは、チャネルフレーム構造内でエラー発生率の高い位置でテールビット数に相応するよう挿入して伝送するのが好ましい。この場合、エラー発生率の高い位置は、構成符号器に印加される情報ビット列の後部になる。そして、表１に示すように、特定ビットの挿入される位置は、第１構成符号器320に印加される情報ビット列の後部と第２構成符号器340に入力される情報ビット列の後部になる。ここで、第２構成符号器340に入力される特定ビットは、インタリーバ330から出力されるインタリービングされた情報ビットの後部に挿入する必要がある。このため、ビット挿入器310は、第２構成符号器340に入力される挿入ビットの位置をインタリービングを考慮して情報ビット列の任意の位置に決定すべきである。
【００４４】
＜表１＞のように、ビット挿入器310から出力される情報ビットは、第１構成符号器320及びインタリーバ330に印加される。そして、インタリーバ330から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器340で符号化される。図５は、図３の第１構成符号器320及び第２構成符号器340の構成を示している。図５に示すように、構成符号器320,340は、再帰的組織たたみ込み符号器である。また、構成符号器320,340は、図５に示すように、テールビットを発生しない構成を有することが判る。
【００４５】
ここで、第１構成符号器320は、ビット挿入器310から出力される＜表１＞のような情報ビットを符号化して出力する。この第１構成符号器320から符号化されて出力されるデータは次の＜表２＞の通りである。
【００４６】
【表２】
0003546063.tif 000003
【００４７】
＜表２＞で、Cxは第１構成符号器320によって符号化したシンボルを意味し、Cbxは第１構成符号器320によって符号化した挿入ビットのシンボルを意味する。ここで、第１構成符号器320の符号化率は1/3である。
【００４８】
さらに、インタリーバ330は、ビット挿入器310から出力される情報ビットをインタリービングし、インタリービングされた情報ビットは第２構成符号器340に印加される。第２構成符号器340はインタリーバ330から出力されるインタリービングされた情報ビットを符号化して出力する。この第２構成符号器340から符号化して出力されるデータは次の＜表３＞の通りである。
【００４９】
【表３】
0003546063.tif 000004
【００５０】
＜表３＞で、Dxは第２構成符号器340によって符号化したシンボルを意味し、Dbxは第２構成符号器340によって符号化した挿入ビットのシンボルを意味する。ここで、第２構成符号器340の符号化率は1/3である。なお、＜表３＞で挿入ビットの位置は、実際には、インタリービングによって変わっているが、説明の便宜上、同一位置として表示した。
【００５１】
この場合、マルチプレクサ350は、ビット挿入器310、第１構成符号器320及び第２構成符号器340の出力を制御器（図示せず）の制御下にマルチプレクシングする。＜表４＞に、マルチプレクサ350から出力されるチャネル符号化情報ビットを示す。
【００５２】
【表４】
0003546063.tif 000005
【００５３】
特定ビットの挿入位置に従ってチャネル符号器の性能は異なる。たとえば、入力情報ビット列の特定間隔ごとに特定ビットを挿入することによって、チャネル符号器の性能を改善できる。情報ビットに特定ビットが挿入される形態は下記の＜表５＞で示される。
【００５４】
【表５】
0003546063.tif 000006
【００５５】
＜表５＞で、Ixは情報ビットを意味し、Ibxは挿入ビットを意味する。
【００５６】
＜表５＞に示すように、特定ビットが挿入される位置は、構成符号器のメモリ数に対応するよう特定ビットを連続して挿入し（例えば、拘束長が３の場合、２ビットの特定ビットを連続して挿入する）、入力される情報ビット列に特定ビットを挿入する位置は等間隔に設定することが好ましい。
【００５７】
図６は、図３のような構成を有する第１実施形態のターボ符号器の構造において‘0'ビットを挿入し符号化した後、その出力のタイミングを示す図（チャート）である。図６を参照すれば、ビット挿入器310がT1区間で611のように設定されたフレームビット位置に‘0'ビットを挿入して＜表１＞のような情報ビットIkを発生する。この‘0'ビットの挿入された情報ビットIkは、T2区間でマルチプレクサ350,第１構成符号器320及びインタリーバ330に同時に印加される。すると、第１構成符号器320は、612のように、‘0'ビットの挿入された情報ビットIkを符号化して第１パリティビットである第１符号化データCkを発生し、インタリーバ330は、613のように、‘0'ビットの挿入された情報ビットIkを設定した方式でインタリービングして出力する。その後、T3区間で、マルチプレクサ350はビット挿入器310から出力される情報ビットIkを１フレーム周期遅延させ、第１構成符号器320は第１符号化データCkをマルチプレクサ350に入力して及び第２構成符号器340はインタリーバ330から出力されるインタリービングされた情報ビットIkを符号化して第２パリティビットである第２符号化データDkを発生する。この場合、第２構成符号器340から第２パリティビットDkを発生すると、マルチプレクサ350は、T4区間で、情報ビットIk、第１パリティビットCk、第２パリティビットDkをマルチプレクシングして出力する。
【００５８】
図６は、情報ビットIkとパリティビットCk、Dkを並列処理する構造の一例を示しているが、それらが発生する順序に従ってビット挿入器310の出力、第１構成符号器320の出力、及び第２構成符号器340の出力を順次に選択して直列出力しても良い。
【００５９】
このように本発明の第１実施形態による再帰的組織ターボ符号化装置では、各構成符号器はターミネーションのためのテールビットを発生することなくエラー発生率の高いビット位置に特定ビット（‘0'ビット）を挿入して伝送する。
【００６０】
第２実施形態
【００６１】
本発明の第２実施形態による符号化装置は、エラー発生率の高いビット位置に特定ビットを挿入する。ここで、挿入されるビットは設定されたフレームの大きさを超えるビットの数を設定する。
【００６２】
第２実施形態において、入力されるデータのビット数は16ビットであり、挿入されるビット数は12ビットである。ここで、出力される情報ビットIk、及びパリティビットCk、Dkは28ビットでなければならないため、挿入されたビットは穿孔され、余分のパリティビットCk及びDkがビットIkにおいて穿孔された位置に挿入される。
【００６３】
挿入ビットの数は、符号器の入力情報ビット数、出力符号シンボルの数、及び符号化率によって決定される。即ち、符号器の入力情報ビット数をＮ、符号器の出力符号のシンボル数をＭ、符号化率を1/Kと仮定すれば、挿入ビット数は（Ｍ−KN）／（Ｋ−１）である。このため、符号器の入力情報ビット数が16、出力符号シンボルの数が72、符号化率が1/3であれば、挿入ビット数は12である。
【００６４】
実際に、挿入ビットの数が増加するほど符号器の性能は向上するため、上記の方式による符号器では、与えられた符号器の入力情報ビット数と出力符号シンボルの数について挿入可能な最大限のビット挿入を行うことで、最大の性能改善を図ることができる。第２実施形態のように、12ビットの挿入ビットを使用し、符号化過程のあとに符号化シンボルを伝送する場合、情報ビット部分の挿入ビットを送信せずに、符号化シンボルのみを伝送することによって、最大限のビット挿入を通じた性能改善を実現できる。
【００６５】
図７は、本発明の第２実施形態によるチャネル符号化装置の構成を示す図であって、ビット挿入器710は入力される情報ビットを処理して特定ビットを発生するビット発生器を備え、設定されたビット位置に特定ビット発生器から発生する特定ビットを挿入し、設定されたフレームの大きさを超える情報ビットを発生する。第１構成符号器720は、ビット挿入器710から出力される情報ビットを符号化して第１パリティビットCkを発生する。インタリーバ730は、ビット挿入器710から出力されるフレーム単位の情報ビットを設定された規則に基づいてインタリービングして情報ビットの順序を変える。本発明の実施形態ではインタリーバ730として対角インタリーバを用いると仮定する。第２構成符号器740は、インタリーバ730から出力されるインタリービングされたフレーム単位の情報ビットを符号化して第２パリティビットDkを発生する。ここで、第１構成符号器720及び第２構成符号器740は再帰的組織たたみ込み符号器になり得る。マルチプレクサ750は、ビット挿入器710、第１構成符号器720及び第２構成符号器740の出力を制御器（図示せず）の制御に基づいてマルチプレクシングし、フレーム情報を設定された大きさで出力する。ここで、ビット挿入器710の出力は情報ビットIkになり、第１構成符号器720の出力は第１パリティビットP1kになり、第２構成符号器740の出力は第２パリティビットP2kになる。
【００６６】
図７を参照すれば、16ビットの入力ビットは、第１実施形態のビット挿入器310と同様の動作をするビット挿入器710に入力される。このビット挿入器710は12個の遅延器を備えることを除いては図４と同様の構成を有する。このため、ビット挿入器710は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の12個の情報ビット位置に各々12個の‘0'ビットを挿入する。その結果、第２実施形態でビット挿入器710から出力される情報ビットIkは28ビットからなり、ビット挿入器710から出力される情報ビットIkは、各々マルチプレクサ750,第１構成符号器720及びインタリーバ730に入力される。そして、インタリーバ730から出力されるインタリービングされた情報ビットIkは第２構成符号器740に印加される。ここで、第１及び第２構成符号器720,740は、図５のように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【００６７】
次いで、第１構成符号器720は、ビット挿入器710から出力される12個の‘0'ビットが挿入された28ビットの情報ビットIkを第１符号化して28ビットの第１パリティビットCkを出力する。この出力されたパリティビットCkはマルチプレクサ750に入力される。インタリーバ730は、ビット挿入器710から出力される28ビットの情報ビットIkをインタリービングして第２構成符号器740に入力する。第２構成符号器740は第１構成符号器720と同様の方法でインタリービングされた情報ビットを符号化し、第１パリティビットとは異なる28ビットの第２パリティビットDkを発生する。この第２構成符号器740から出力される第２パリティビットDkもマルチプレクサ750に印加される。
【００６８】
その後、マルチプレクサ750は、情報ビットIkから挿入されたビットを穿孔し、この穿孔位置に４ビットの第１パリティビットCk及び４ビットの第２パリティビットDkを各々挿入した後、残り24ビットの第１パリティビットCk及び残り24ビットの第２パリティビットDkを出力する。
【００６９】
図８を参照すれば、マルチプレクサ750は、まずビット挿入器710から出力される28ビットの情報ビットIkを受信する。この情報ビットIkを受信すると、マルチプレクサ750のスイッチ812は、ビット挿入器710から出力される28ビットの情報ビットIkのうち、24ビットの情報ビットを受信するまで遅延器822に接続される。ここで、遅延器822は入力される情報ビットIkを遅延する。その後、スイッチ812は、ビット挿入器710から出力される28ビットの情報ビットIkのうち、残り４ビットの情報ビットを入力する段階になると遅延器824に接続される。遅延器824は情報ビットIkの残り４ビットを遅延させる。
【００７０】
その後、マルチプレクサ750は、第１構成符号器720から出力される28ビットの第１パリティビットCkを受信する。この第１パリティビットCkを受信すると、マルチプレクサ750のスイッチ814は、第１構成符号器720から出力される28ビットの第１パリティビットCkのうち、24ビットの第１パリティビットが入力されるまで遅延器826に接続される。ここで、遅延器826は入力される第１パリティビットCkを遅延する。その後、スイッチ814は、第１構成符号器720から出力される28個の情報ビットCkのうち、残り４ビットの第１パリティビットが入力される段階になると遅延器828に接続される。遅延器828は第１パリティビットCkの残り４ビットを遅延させる。
【００７１】
次いで、マルチプレクサ750は、第２構成符号器740から出力される28ビットの第２パリティビットDkを受信する。この第２パリティビットDkを受信すると、マルチプレクサ750のスイッチ816は、第２構成符号器740から出力される28ビットの第２パリティビットDkのうち、24ビットの第１パリティビットが入力されるまで遅延器830に接続される。ここで、遅延器830は入力される第２パリティビットDkを遅延する。その後、スイッチ816は、第２構成符号器740から出力される28ビットの第２パリティビットDkのうち、残り４ビットの第２パリティビットが入力される段階になると遅延器832に接続される。遅延器832は第２パリティビットDkの残り４ビットを遅延させる。
【００７２】
このように順次に発生する28ビットの情報ビットIk、第１パリティビットCk、第２パリティビットDkは、それぞれ順次にマルチプレクサ750に入力される。このマルチプレクサ750は順次に入力される28ビットの情報ビットIk、第１パリティビットCk、第２パリティビットDkが入力される順に24ビット及び残り４ビットに分けて各々対応する遅延器に蓄積する。この場合、スイッチ812〜816は制御器（図示せず）によって制御される。また、遅延器822〜832はメモリ素子が直列に接続された構成を有し、入力される各ビットを上記のような遅延過程が終了するまで蓄積する。
【００７３】
前記の遅延動作が終了すると、スイッチ844はスイッチ842に接続され、スイッチ842は遅延器822に接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844と接続された状態を維持し、遅延器824に接続される。このため、スイッチ842,844を通じて遅延器824に蓄積された情報ビットのうち、１ビットが出力される。即ち、遅延器822に蓄積された情報ビットを穿孔して遅延器824に蓄積された情報ビットを出力する。その後、スイッチ842は続けてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返し、遅延器822に蓄積された情報ビットを穿孔して、そして遅延器824に蓄積された４ビットの情報ビットを穿孔位置に挿入する。
【００７４】
次いで、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器822と接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器828と接続される。このため、遅延器828に蓄積された第１パリティビットの残り４ビットのうち、１ビットがスイッチ842,844を通じて出力される。その後、スイッチ842は続いてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返し、遅延器822に蓄積された情報ビットを穿孔して、そして、遅延器828に蓄積された残り４ビットの第１パリティビットを穿孔位置に挿入する。
【００７５】
上記の方法を通じて情報ビットと第１パリティビットの残り４ビットを交互に出力する。次いで、スイッチ842はスイッチ844に接続された状態を維持し、遅延器822と接続される。このため、遅延器822の出力はスイッチ842,844を通じて出力される。遅延器822に蓄積された１ビットの情報ビットが出力されると、スイッチ842は、スイッチ844に接続された状態を維持し、遅延器832と接続される。このため、遅延器832に蓄積された第２パリティビットの４ビットのうち、１ビットがスイッチ842,844を通じて出力される。その後、スイッチ842は続いてスイッチ844と接続された状態を維持し、再び遅延器822に接続される。この動作を４回繰り返して遅延器822に蓄積された情報ビットを穿孔し、そして、遅延器832に蓄積された残り４ビットの第２パリティビットを穿孔位置に挿入する。
【００７６】
上記の過程を通じて、遅延器822に蓄積された24ビットの情報ビットは穿孔され、そして、遅延器824に蓄積された４ビットの情報ビット、遅延器828に蓄積された残り４ビットの第１パリティビット、遅延器832に蓄積された残り４ビットの第２パリティビットが穿孔位置に挿入される。その結果、ビット挿入器710から出力されるデータビットIkはマルチプレクサ750で穿孔された挿入ビット位置に８ビットのパリティビットを挿入して24ビットの情報ビットとして出力される。
【００７７】
上述した動作が完了すると、スイッチ844は、遅延器826の出力を選択し、遅延器826に蓄積された24ビットの第１パリティビットCkを出力する。その後、スイッチ844は、遅延器830にスイッチング接続されて遅延器830に蓄積された24ビットの第２パリティビットDkを出力する。
【００７８】
図７のような構造を有する第２実施形態による符号化装置は、図９に示すように、ビット挿入器710が16ビットの入力データに12ビットを挿入して28ビットの情報ビットIkを発生し、これにより、第１構成符号器720及び第２構成符号器740も各々28ビットの第１パリティビットCk、及び第２パリティビットDkを発生する。その結果、マルチプレクサ750は28の情報ビットIk上の12の挿入ビット位置を穿孔した後、そこに情報ビットの残り４ビット、第１パリティビットCkの残り４ビット及び第２パリティビットDkの残り４ビットを挿入する。その後、マルチプレクサ750は、情報ビットIk、第１パリティビットCk、第２パリティビットDkを順次に出力する。
【００７９】
復号化過程では、マルチプレクサ750の出力値を情報ビット部分、第１パリティビット部分及び第２パリティビット部分でデマルチプレクシングするが、この場合、情報ビット部分のビット挿入部分に−５の値を穿孔する。この過程を経た情報ビットは既存の復号器によって復号化される［参照:Claude Berrou,Alain Glavieux and Punya Thitmajshima‘Near Shannon Limit Error−Correcting Coding and Decoding:Turbo−Codes（１）’］。
【００８０】
第３実施形態
【００８１】
本発明の第３実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高いビット位置に特定論理を有するビットを情報ビットに挿入し、構成符号器で特定ビットの挿入された情報ビットを符号化した後、テールビット及びテールパリティビットを発生して符号化した情報ビットに加える構成を有する。即ち、第３実施形態の符号化装置は、ビット挿入、テールビット及びテールパリティビット付加を通じてターミネーション機能を行う。
【００８２】
図10は、第３実施形態による符号化装置の構成を示している。図10を参照すれば、16ビットの入力ビットがビット挿入器1010に入力される。ここで、ビット挿入器1010は、第１実施形態のビット挿入器310と同様の構成を有する。ビット挿入器1010は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の８個の情報ビット位置に各々８個の‘0'ビットを挿入する。このため、第３実施形態で、ビット挿入器1010から出力される情報ビットIkは24ビットからなり、このビット挿入器1010から出力される情報ビットIkは各々マルチプレクサ1050,第１構成符号器1020及びインタリーバ1030に入力される。そして、インタリーバ1030から出力されるインタリービングされた情報ビットIkは第２構成符号器1040に印加される。ここで、第１構成符号器1020は、図11に示すように、再帰的組織構成符号器であって、テールビット及びテールパリティビットを発生して符号化した情報ビットに加える構造を有する。そして、第２構成符号器1040は、第１実施形態の図５のように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【００８３】
図11を参照して第３実施形態の第１構成符号器1020の動作を調べてみれば、まず、符号化をする場合、スイッチ1111は入力端と排他的論理和器1131を接続する。そしてスイッチ1113はオフの状態を維持し、スイッチ1115が排他的論理和器1135に接続される。この状態で、24ビットの情報ビットIkはスイッチ1111及び排他的論理和器1131を通じて遅延器1121〜1127に順次に入力され、排他的論理和器1135で符号化される。このような過程を通じて情報ビットIkが完全に遅延器1121〜1127及び排他的論理和器1135によって符号化されると、ターミネーションのためにスイッチ1111は排他的論理和器1133と1131とを接続し、スイッチ1113はオンの状態となり、スイッチ1115はスイッチ1113と接続される。すると、排他的論理和器1133から出力されたテールビットがフィードバックされ排他的論理和器1131の排他的論理和演算によって‘0'ビットが発生し、この値が遅延器1121〜1127に入力されて蓄積されると同時に、テールビットがスイッチ1115を通じて出力される。この場合、遅延器1121〜1127に蓄積される‘0'値が排他的論理和器1135に出力されテールパリティビットになり、この値はスイッチ1115を通じて出力される。ここで、テールビットは構成符号器1020内に位置する遅延器の数に対応するよう発生し、図11で第１構成符号器1020はフレーム当たり４個のテールビットを発生して、これら各々のテールビットに対する符号化したビット（テールパリティビット）が発生する。
【００８４】
このように、第１構成符号器1020が32ビットの第１パリティビットCkを発生する過程で最後の24番目の情報を完全に処理すると、スイッチ1111が排他的論理和器1133に接続され、スイッチ1113がスイッチ1111に接続され、及びスイッチ1115がスイッチ1113に接続される。スイッチ1115がスイッチ1113と排他的論理和器1135に接続される動作を４回繰り返すことで、４ビットのテールビットと４ビットのテールパリティビットを発生し出力する。この過程を通じて32ビットの第１パリティビットCkが出力されてマルチプレクサ1050に入力される。
【００８５】
また、インタリーバ1030は、ビット挿入器1010から出力される24ビットの情報ビットIkをインタリービングして第２構成符号器1040に入力し、第２構成符号器1040は、第１構成符号器1040と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる24ビットの第２パリティビットDkを発生する。この第２構成符号器1040から出力される第２パリティビットDkもマルチプレクサ1050に印加される。
【００８６】
この場合、インタリーバ1030から出力されるインタリービングされたフレーム単位の情報ビットは、第２構成符号器1040に印加されて符号化される。第２構成符号器1040は第１実施形態の図５のような構造を有する。即ち、第２構成符号器1040は、図５に示すように、再帰的組織たたみ込み符号器である。また、第２構成符号器1040は、図５に示すように、テールビットを発生しない構成を有することを確認できる。
【００８７】
次いで、マルチプレクサ1050は、情報ビットIkから特定ビットを穿孔し、この穿孔位置に、32ビットの第１パリティビットCkのうちの８ビットを挿入して出力し、残り24ビットの第１パリティビットCk及び第２パリティビットDkを選択して出力する。
【００８８】
図12はマルチプレクサ1050の構成を示す図である。図12を参照すれば、まずマルチプレクサ1050はビット挿入器1010から出力される24ビットの情報ビットIkを受信する。マルチプレクサ1050の遅延器1222は受信した24ビットの情報ビットIkを蓄積する。
【００８９】
その後、マルチプレクサ1050は、第１構成符号器1020から出力される32ビットの第１パリティビットCkを受信する。このマルチプレクサ1050のスイッチ1212は、第１構成符号器1020から出力される32ビットの第１パリティビットCkのうち、24ビットの第１パリティビットを受信するまで遅延器1224に接続される。この遅延器1224は入力される第１パリティビットCkを蓄積する。その後、スイッチ1212は、第１構成符号器1020から出力される32ビットの第１パリティビットCkのうち、残り８ビットの第１パリティビットが入力される場合に遅延器1226に接続され、この遅延器1226は第１パリティビットCkの残り８ビットを蓄積する。
【００９０】
次いで、マルチプレクサ1050は、第２構成符号器1040から出力される24ビットの第２パリティビットDkを受信し、マルチプレクサ1050の遅延器1228は受信する24ビットの第２パリティビットDkを蓄積する。
【００９１】
このように順次に発生する24ビットの情報ビットIk、32ビットの第１パリティビットCk、24ビットの第２パリティビットDkは、順次にマルチプレクサ1050に入力され、このマルチプレクサ1050は順次に入力される情報ビットIk、第１パリティビットCk、第２パリティビットDkを入力する順に対応する遅延器に蓄積し、32ビットの第１パリティビットCkを入力する場合には、24ビットと残り８ビットとに分けて各々対応する遅延器に蓄積する。遅延器1222〜1228はメモリ素子が直列接続されている構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【００９２】
この遅延動作が終了すると、スイッチ1236はスイッチ1234に接続され、スイッチ1234は遅延器1222に接続される。このため、遅延器1222の出力はスイッチ1234,1236を通じて出力される。遅延器1222に蓄積された１ビットの特定ビットが出力されると、スイッチ1234は、スイッチ1236に接続された状態を維持し、遅延器1226に接続される。すると、スイッチ1234,1236を通じて遅延器1226に蓄積された第１パリティビットCkのうち、１ビットが出力される。即ち、遅延器1222に蓄積された情報ビットが穿孔され、この穿孔位置に遅延器1226に蓄積された第１パリティビットが挿入される。その後、スイッチ1234は続いてスイッチ1236と接続された状態を維持し、再び遅延器1222に接続される。このような動作を８回繰り返して遅延器1222に蓄積された特定ビットを穿孔して、その穿孔位置に遅延器1226に蓄積された残り８ビットの第１パリティビットを出力する。その結果、24ビットの情報ビットIkが穿孔されて、その穿孔位置に８ビットの第１パリティビットが挿入され24ビットとして出力される。
【００９３】
次いで、スイッチ1236は、遅延器1224の出力を選択し、この遅延器1224に蓄積された24ビットの第１パリティビットCkがスイッチ1236を通じて出力される。その後、スイッチ1236が遅延器1228にスイッチング接続されて遅延器1228に蓄積された24ビットの第２パリティビットDkが出力される。
【００９４】
図10のような構造を有する第３実施形態による符号化装置は、図13に示すように、ビット挿入器1010が16ビットの入力データに８ビットを挿入して24ビットの情報ビットIkを発生し、構成符号器はテールビットを発生する再帰的組織構成符号器を使用する。この場合、第１構成符号器は、24ビットの符号化データ、４ビットのテールビット及び４ビットのテールビットの符号化データ（テールパリティビット）からなる計32ビットの符号化データを発生する。そして、符号化データを出力する場合、入力情報ビットIkが穿孔され、その穿孔位置に第１パリティビットの残り８ビットが挿入される。
【００９５】
復号化過程では、マルチプレクサ1050の出力値である情報ビット部分、第１パリティビット部分及び第２パリティビット部分をデマルチプレクシングするが、この場合、情報ビット部分のビット挿入部分に−５の値を穿孔する。この過程を経たビットは既存の復号器によって復号化される［参照:Claude Berrou,Alain Glavieux and Punya Thitmajshima‘Near Shannon Limit Error−Correcting Coding and Decoding:Turbo−Codes（１）’］。
【００９６】
前述した実施形態では特定ビットを‘0'ビットと定義したが、符号化ビットや受信側との約束されたデータを特定ビットとして使用することもできる。
【００９７】
第３実施形態で第２構成符号も第１構成符号と同様にテールビットを有するようターミネーションすることができる。また、第２テールビット及びテールパリティビットも除去されたビット位置に挿入される。第１構成符号及び第２構成符号はパリティビット、テールビット、及びテールパリティビットを出力し、挿入されるビットは第１構成符号の出力及び第２構成符号の出力の一部になり得る。
【００９８】
第４実施形態
【００９９】
本発明の第４実施形態による符号化装置は、テールビットを発生することなく特定ビット情報を設定された位置に挿入してターミネーション機能を行い、その挿入位置に挿入ビットの代わりに特定数の符号化したビットを繰り返して出力する。第４実施形態では、１フレームが16ビットからなり、特定ビットが‘0'ビットであって、８ビットの特定ビットをフレーム上のエラー発生率の高いビット位置に挿入する。ここで、特定ビットの位置は、符号化したデータを復号化する場合に最も多くエラーの生ずる位置を実験し測定して設定する。また、各ターボ符号器は1/3符号化率を使用すると仮定する。
【０１００】
第４実施形態による方法は、符号化する場合に、フレームデータに特定ビットを挿入した総数のフレームデータ（即ち、16ビットのフレームデータ＋８ビットの特定ビットの数＝24ビット）を1/3符号化率を使用するターボ符号器によって符号化することで、復号をする場合にエラー発生率の最も高い位置を実験的に求める。このように、エラー発生率の相対的に高い８個の位置を決定し、この位置に情報ビットを使用することなく特定ビットを挿入して符号化する。この符号化のあと、各々のパリティビットの最後の４ビットが繰り返して特定ビットの代わりにビット挿入位置に挿入される。復号器は、特定ビットが挿入されて符号化されたフレームデータを復号する場合、符号化過程で４個の繰り返しパリティビットの挿入位置を予め知っている必要がある。なお、復号をする場合にビットはパリティビットに再結合（recombining）される。
【０１０１】
ここで、特定ビットが‘0'である場合（実際には‘0'ビットが‘−1'として伝送される）、信頼性を高めるために挿入位置で‘0'ビットは復号前にごく大きい負の値（例えば、−５）に変わる。このような方法を用いると、復号器は実際に24ビットの情報符号のうち1/3である８ビットを認識している状態で復号することになるため、他のターミネーション方法に比べて優れた性能が得られ、フレームが短いほど高精度となる。
【０１０２】
図14は、本発明の第４実施形態によって特定ビットを挿入するビット挿入器を備えたターボ符号器の構成を示している。ビット挿入器1410は、入力される情報ビットを処理して特定ビットを発生するビット発生器を備え、設定されたビット位置にビット発生器から発生する特定ビットを挿入してフレーム単位の情報ビットを発生する。第１構成符号器1420は、ビット挿入器1410から出力される情報ビットを符号化して出力する。インタリーバ1430は、ビット挿入器1410から出力されるフレーム単位の情報ビットを設定された規則に基づいてインタリービングして情報ビットの順序を変える。本発明の実施形態では、インタリーバ1430として対角インタリーバを使用すると仮定する。第２構成符号器1440は、インタリーバ1430から出力されるインタリービングされたフレーム単位の情報ビットを符号化して出力する。ここで、第１構成符号器1420及び第２構成符号器1440は、再帰的組織たたみ込み符号器になり得る。マルチプレクサ1450は、ビット挿入器1410、第１構成符号器1420及び第２構成符号器1440の出力を制御器（図示せず）の制御下にマルチプレクシングする。ここで、ビット挿入器1410の出力は情報ビットIkになり、第１構成符号器1420の出力は第１パリティビットP1kになり、第２構成符号器1440の出力は第２パリティビットP2kになる。
【０１０３】
図15Aは、図14のような構成を有するターボ符号器におけるビット挿入器1410の構成を示している。図15Aを参照すれば、ビット発生器1530は情報ビットに挿入するための特定ビットを発生する。ここで、特定ビットを‘0'と仮定する。遅延器1512〜1526はフリップフロップなどのメモリ素子から構成でき、ビットクロックに基づいて入力される情報ビットをシフトする直列シフトレジスタ構造を有する。スイッチ1532は、制御器（図示せず）の制御下にスイッチングされて遅延器1512〜1526の出力を選択して出力する。このスイッチ1532は、情報ビットにビット発生器1530から出力される特定ビットを挿入する位置で制御器（図示せず）の制御によってスイッチングされて次の遅延器の出力端に接続される。即ち、スイッチ1532は、特定ビットが選択された情報ビット間に挿入される場合、出力される情報ビットを１ビット遅延させた情報ビットを選択する。このスイッチ1532はマルチプレクサで実現できる。スイッチ1534は、制御器（図示せず）の制御下に、ビット発生器1530の出力とスイッチ1532の出力端に接続されて情報ビットIkを発生する。スイッチ1534は、制御器の制御下に情報ビットの設定された位置に特定ビットを挿入して出力する。
【０１０４】
図15Aを参照して情報ビットに特定ビットを挿入する動作を調べてみれば、入力される情報ビットはビットクロックに基づいて遅延器1512〜1526で遅延され、一方、スイッチ1532は入力される情報ビットを選択し、スイッチ1534はスイッチ1532と接続される。すると、入力される情報ビットはスイッチ1532,1534を通じて出力される。このような出力過程で特定ビットが挿入される位置になると、制御器の制御下に、スイッチ1532は遅延器1512の出力端に接続され、スイッチ1534は、ビット発生器1530に接続される。このため、情報ビットの経路が遮断されて、該当ビット位置にビット発生器1530から出力される‘0'ビットが挿入される。そして、‘0'ビットを挿入したあと、情報ビットを出力する必要が生じると、スイッチ1534は制御器の制御下にスイッチ1532に接続される。ここで、‘0'ビットが挿入されたあと、１ビット遅延した情報ビットが選択されて出力されるため、‘0'ビットが設定された位置で情報ビットを損失することなく挿入されることを確認できる。
【０１０５】
前記の過程を繰り返して情報ビットに‘0'ビットを挿入し、これら‘0'ビットを完全に挿入した後、次のフレームの情報ビットが入力される場合は、スイッチ1532が情報ビットの入力端に接続されて同様の動作を繰り返し行う。情報ビットを符号化して通信する場合、エラーはフレームの後部において多く発生する率が高い。このため、ビット発生器1530から発生する‘0'ビットが挿入される位置は、フレームの後部に多く設定されることになる。
【０１０６】
ビット挿入器1410から出力される情報ビットは第１構成符号器1420及びインタリーバ1430に各々印加される。そして、インタリーバ1430から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器1440で符号化される。図15Bは、図14の第１構成符号器1420及び第２構成符号器1440の構成を示している。この構成符号器1420,1440は、再帰的組織たたみ込み符号器である。また、構成符号器1420,1440は、図15Bに示すように、テールビットを発生しない構成を有することが判る。
【０１０７】
第１構成符号器1420がビット挿入器1410の出力を符号化しているあいだ、インタリーバ1430は、ビット挿入器1410から出力される情報ビットをインタリービングする。このインタリービングされた情報ビットは第２構成符号器1440に印加される。第２構成符号器1440はインタリーバ1430から出力されるインタリービングされた情報ビットを符号化して出力する。この場合、マルチプレクサ1450は、制御器（図示せず）の制御下に、ビット挿入器1410、第１構成符号器1420及び第２符号器1440の出力をマルチプレクシングする。
【０１０８】
図16を参照すれば、前記したように順次に発生する24ビットの情報ビットIk、第１パリティビットCk、第２パリティビットDkは、順次にマルチプレクサ1450に入力され、マルチプレクサ1450は順次に入力される24ビットの情報ビットIk、第１パリティビットCk、第２パリティビットDkを各々対応する遅延器に蓄積したあと、各パリティビットの残り４ビットを各々対応する遅延器に蓄積する。この場合、スイッチ1601〜1640は制御器（図示せず）によって制御される。また、遅延器1621〜1625はメモリ素子が直列に接続されている構成を有し、入力される各ビットを前記の遅延過程が終了するまで蓄積する。
【０１０９】
この遅延動作が終了すると、スイッチ1640はスイッチ1630に接続される。そして、スイッチ1630は遅延器1621に接続される。このため、遅延器1621の出力はスイッチ1630,1640を通じて出力される。遅延器1621に蓄積された１ビットの挿入ビットが出力されると、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1623に接続される。このため、スイッチ1630,1640を通じて遅延器1623に蓄積された情報ビットの４ビットのうち、１ビットが出力される。即ち、遅延器1621に蓄積された情報ビットを穿孔して遅延器1623に蓄積された情報ビットを出力する。その後、スイッチ1630は続いてスイッチ1640と接続された状態を維持し、再び遅延器1621に接続される。このような動作を４回繰り返して遅延器1621に蓄積された情報ビットに遅延器1623に蓄積された残り４ビットの第１パリティビットを穿孔して出力する。
【０１１０】
次いで、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1621と接続される。このため、遅延器1621の出力はスイッチ1630,1640を通じて出力される。遅延器1621に蓄積された１ビットの挿入ビットが出力されると、スイッチ1630は、スイッチ1640に接続された状態を維持し、遅延器1625に接続される。このため、遅延器1625に蓄積された第２パリティビットの４ビットのうち、１ビットがスイッチ1630,1640を通じて出力される。その後、スイッチ1630は続いてスイッチ1640と接続された状態を維持し、再び遅延器1621に接続される。このような動作を４回繰り返して遅延器1621に蓄積された情報ビットが穿孔されて、この穿孔位置に遅延器1625に蓄積された４ビットの第２パリティビットが挿入される。
【０１１１】
前記の過程を通じて、遅延器1621に蓄積された24ビットの情報ビットのうち、８個の挿入ビットを穿孔して、その穿孔位置に遅延器1632に蓄積された残り４ビットの第１パリティビット及び遅延器1625に蓄積された残り４ビットの第２パリティビットを交互に挿入して24ビットを出力する。このため、ビット挿入器1410から出力される情報ビットIkはマルチプレクサ1450で穿孔されて、その穿孔ビット位置に８ビットのパリティビットが挿入され24ビットの情報ビットとして出力される。
【０１１２】
前記の動作が完了すると、スイッチ1640は、遅延器1622の出力を選択して遅延器1622に蓄積された24ビットの第１パリティビットCkを出力する。その後、スイッチ1640は、再び遅延器1624にスイッチング接続して遅延器1624に蓄積された24ビットの第２パリティビットDkを出力する。
【０１１３】
図17は、図14のような構造を有する第４実施形態のターボ符号器のタイミング図である。図17を参照すれば、ビット挿入器1410がT1区間で1711のように設定されたフレームビット位置に‘0'ビットを挿入して＜表１＞のような情報ビットIkを発生する。そして、‘0'ビットの挿入された情報ビットIkは、T2区間で、マルチプレクサ1450,第１構成符号器1420及びインタリーバ1430に同時に印加される。すると、第１構成符号器1420は、1712のように、‘0'ビットの挿入された情報ビットIkを符号化して第１パリティビットの第１符号化データCkを発生し、インタリーバ1430は、1713のように、‘0'ビットの挿入された情報ビットIkを設定された方式でインタリービングして出力する。その後、T3区間で、マルチプレクサ1450はビット挿入器1410から出力される情報ビットIkを１フレーム周期遅延させ、第１構成符号器1420は、第１符号化データCkをマルチプレクサ1450に入力し、第２構成符号器1440はインタリーバ1430から出力されるインタリービングされた情報ビットIkを符号化して第２パリティビットの第２符号化データDkを発生する。この場合、第２構成符号器1440から第２パリティビットDkを発生すると、T4区間で、マルチプレクサ1450は情報ビットIk、第１パリティビットCk、第２パリティビットDkをマルチプレクシングして出力する。
【０１１４】
図17では情報ビットIkとパリティビットCk、Dkを並列処理する構造の一例を示したが、それらが発生する順序に従ってビット挿入器1410の出力、第１構成符号器1420の出力、及び第２構成符号器1440の出力を順次に選択して直列出力しても良い。
【０１１５】
前述の如く、本発明の第４実施形態による再帰的組織ターボ符号化装置で、各構成符号器はターミネーションのためのテールビットを発生することなくエラー発生率が高いビット位置に特定ビット（‘0'ビット）を挿入して伝送する。
【０１１６】
第５実施形態
【０１１７】
本発明の第５実施形態による符号化装置は、ターミネーション機能を行うためにエラー発生率の高い情報ビット位置に特定論理を有するビットを挿入し、構成符号器で特定ビットの挿入された情報ビットを符号化したあと、テールビットを発生して符号化した情報ビットに加える構成を有する。即ち、第５実施形態の符号化装置はビット挿入及びテールビット付加を通じてターミネーション機能を行う。
【０１１８】
挿入ビットの数は、符号器の入力情報ビット数、出力符号シンボルの数、拘束長（constraint length）、及び符号化率によって決定される。即ち、符号器の入力情報ビット数をＮ、符号器の出力符号のシンボル数をＭ、符号化率を1/K、拘束長をＬと仮定すれば、挿入ビット数は（Ｍ−KN−２（Ｋ−１）（Ｌ−１））／（Ｋ−１）になる。このため、符号器の入力情報ビット数が16、出力符号シンボルの数が72、符号化率が1/3、拘束長が５であれば、挿入ビット数は４になる。
【０１１９】
実際に、挿入ビットの数が増加するほど符号器の性能は向上するため、前記の方式を有する符号化器は、与えられた符号器の入力情報ビット数と出力符号シンボルの数について最大限のビット挿入を行うことで、最大限に性能を向上させることができる。この実施形態のように、12個の挿入ビットを使用し、符号化過程が終了したあと、符号化シンボルを伝送する場合、情報ビット部分の挿入ビットを送信せずに、符号化シンボルのみを伝送することによって、最大限のビット挿入を通じた性能改善を実現できる。
【０１２０】
図18は、本発明の第５実施形態による符号化装置の構成を示す図である。図18を参照すれば、16個の入力ビットがビット挿入器1810に入力される。ここで、ビット挿入器1810は、図19に示すように、４個のメモリだけを使用することを除いては図15Aのビット挿入器1410と同一の構成を有する。また、ビット挿入器1810は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の４個の情報ビット位置に各々４個の‘0'ビットを挿入し、図19のように構成する。
【０１２１】
このように、第５実施形態でビット挿入器1810から出力される情報ビットIkは20ビットからなり、また、ビット挿入器1810から出力される情報ビットIkは各々マルチプレクサ1850,第１構成符号器1820及びインタリーバ1830に入力される。そして、インタリーバ1830から出力されるインタリービングされた情報ビットIkは第２構成符号器1840に印加される。ここで、第１構成符号器1820は、図20のように再帰的組織構成符号器であって、テールビットを発生して符号化ビットに加える構造を有する。そして、第２構成符号器1840は、図15Bに示すように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【０１２２】
図20を参照して第５実施形態の第１構成符号器1820の動作を調べてみれば、まず、符号化をする場合、スイッチ2011は入力端と排他的論理和器2031を接続し、スイッチ2013はオフの状態を維持し及びスイッチ2015は排他的論理和器2035に接続される。この状態で、20ビットの情報ビットIkはスイッチ2011及び排他的論理和器2031を通じて遅延器2021〜2027に順次に入力され、排他的論理和器2035で符号化される。このような過程で情報ビットIkが完全に遅延器2021〜2027及び排他的論理和器2035によって符号化されると、ターミネーションのためにスイッチ2011は排他的論理和器2033と2031とを接続させる。このため、フィードバックされる出力の排他的論理和演算によって‘0'ビットを発生し、この値が遅延器2021〜2027に入力されて蓄積されると同時に、スイッチ2015を通じて出力される。この場合、遅延器2021〜2027に蓄積される‘0'値がテールビットになり、この値はスイッチ2015を通じて出力される。また、テールビットは構成符号器1820内に位置する遅延器の数に対応するよう発生され、図20で第１構成符号器1820はフレーム当たり４個のテールビットを発生し、これら各々のテールビットに対する符号化した４個のビットが発生する。
【０１２３】
このため、第１構成符号器1820は、20ビットの第１パリティビットCkを発生する上で最後の20番目の情報を完全に処理されると、スイッチ2011が排他的論理和器2033に接続され、スイッチ2013がスイッチ2011に接続され及びスイッチ2015がスイッチ2013に接続される動作を４回を繰り返すことで、４ビットのテールビットTkを発生し出力する。この過程を通じて24ビットの第１パリティビットCkと４ビットのテールビットTkが発生しマルチプレクサ1850に入力される。また、スイッチ1860は、インタリーバ1830にスイッチング接続されてテールビットTkをインタリーバ1830に入力し、スイッチ1870がマルチプレクサ1850に接続されてテールビットTkがマルチプレクサ1850に印加される。
【０１２４】
また、インタリーバ1830は、ビット挿入器1810から出力される20ビットの情報ビットIkと第１構成符号器1820から出力される４ビットのテールビットの計24ビットをインタリービングして第２構成符号器1840に入力し、第２構成符号器1840は、図14の第１構成符号器1440と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる24ビットの第２パリティビットDkを発生する。この第２構成符号器1840から出力される第２パリティDkもマルチプレクサ1850に印加される。
【０１２５】
この場合、インタリーバ1830から出力されるインタリービングされたフレーム単位の情報ビットは、第２構成符号器1840で符号化される。第２構成符号器1840は図15Bのような構造を有する。即ち、第２構成符号器1840は、図15Bに示すように、再帰的組織たたみ込み符号器である。また、第２構成符号器1840は、テールビットを発生しない構成を有することが判る。
【０１２６】
次いで、マルチプレクサ1850は、情報ビットIkを穿孔し、その穿孔位置に第１パリティビットCkの４ビットを挿入して出力し、残り24ビットの第１パリティビットCk及び第２パリティビットDkを選択して出力する。４ビットの入力ビットは第１構成符号又はテールビットパリティになり得る。
【０１２７】
図21はマルチプレクサ1850の構成を示す図である。図21を参照すれば、マルチプレクサ1850は、まずビット挿入器1810から出力される20ビットの情報ビットIkを受信し、マルチプレクサ1850の遅延器2122は受信した20ビットの情報ビットIkを蓄積する。
【０１２８】
その後、マルチプレクサ1850は、第１構成符号器1820から出力される24ビットの第１パリティビットCkを受信して遅延器2124に蓄積し、第１構成符号器1820から出力される４ビットのテールビットTkを受信して遅延器2122に蓄積する。次いで、マルチプレクサ1850は、第２構成符号器1840から出力される24ビットの第２パリティビットDkを受信して遅延器2126に蓄積する。
【０１２９】
遅延器2122〜2126は、メモリ素子を直列接続した構成を有し、入力された各ビットを前記の遅延過程が終了されるまで蓄積する。
【０１３０】
この遅延動作が終了すると、スイッチ2101は遅延器2122と接続されて遅延器2122に蓄積されたビットを出力し、スイッチ2101は遅延器2124と接続されて遅延器2124に蓄積されたビットを出力する。その後、スイッチ2101は遅延器2126に接続されて遅延器2126に蓄積されたビットを出力する。
【０１３１】
第６実施形態
【０１３２】
本発明の第６実施形態によるターボ符号化装置は、第５実施形態と同一の動作過程を有し、ビット挿入位置で挿入ビットを穿孔し、この位置に第１構成符号器から４ビットのテールパリティビットを繰り返し出力する。図22は、本発明の第６実施形態による符号化装置の構成を示す図であって、マルチプレクサ2250前までの動作過程は第５実施形態と同一である。
【０１３３】
図23を参照すれば、まず、マルチプレクサ2250は、ビット挿入器2210から出力される20ビットの情報ビットIkを受信し、マルチプレクサ2250の遅延器2321は、受信した20ビットの情報ビットIkを蓄積する。その後、マルチプレクサ2250は、第１構成符号器2220から出力される24ビットの第１パリティビットCkを受信して遅延器2322に蓄積し、第１パリティビットの最後の４ビットを再び遅延器2323に蓄積し、第１構成符号器2220から出力される４ビットのテールビットTkを受信して遅延器2321に蓄積する。次いで、マルチプレクサ2250は、第２構成符号器2240から出力される24ビットの第２パリティビットDkを受信して遅延器2324に蓄積する。
【０１３４】
遅延器2321〜2324は、メモリ素子を直列接続した構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１３５】
この遅延動作が終了すると、スイッチ2340はスイッチ2330に接続され、スイッチ2330は遅延器2321に接続される。このため、遅延器2321の出力はスイッチ2330,2340を通じて出力される。遅延器2321に蓄積された１個の挿入ビットが出力されると、スイッチ2330は、スイッチ2340に接続された状態を維持し、遅延器2323に接続される。このため、スイッチ2330,2340を通じて遅延器2323に蓄積された第１パリティビットCkの４ビットのうち、１ビットが出力される。即ち、遅延器2321に蓄積された情報ビットを穿孔し遅延器2323に蓄積された第１パリティビットを出力する。その後、スイッチ2330は続いてスイッチ2340と接続された状態を維持し、再び遅延器2321に接続される。このような動作を４回繰り返して遅延器2321に蓄積された情報ビットを穿孔して、この穿孔位置に遅延器2323に蓄積された４ビットの第１パリティビットを出力する。
【０１３６】
前記の動作を通じて、遅延器2321に蓄積された24ビットの情報ビットに遅延器2323に蓄積された残り４ビットの第１パリティビットを交互に挿入して24ビットを出力する。このため、ビット挿入器2210から出力される24ビットの情報ビットIkが穿孔されて、マルチプレクサ2250で挿入ビット位置に４ビットのパリティビットが挿入され24ビットの情報ビットとして出力される。
【０１３７】
次いで、スイッチ2340は、遅延器2322の出力を選択し、これにより、遅延器2322に蓄積された24ビットの第１パリティビットCkがスイッチ2340を通じて出力される。その後、スイッチ2340は遅延器2324にスイッチング接続されて遅延器2324に蓄積された24ビットの第２パリティビットDkを出力する。
【０１３８】
第７実施形態
【０１３９】
本発明の第７実施形態による符号化装置は、第５実施形態と同一の動作過程を有し、ビット挿入位置で挿入ビットが穿孔され、その位置に第２構成符号器からのパリティビットの最後の４ビットが繰り返し伝送される。図24は本発明の第７実施形態による符号化装置の構成図であって、マルチプレクサ2450前までの動作は第５実施形態と同一である。
【０１４０】
図24及び図25を参照すれば、まず、マルチプレクサ2450は、ビット挿入器2410から出力される20ビットの情報ビットIkを受信し、マルチプレクサ2450の遅延器2521は、この受信した20ビットの情報ビットIkを蓄積する。その後、マルチプレクサ2450は、第１構成符号器2420から出力される24ビットの第１パリティビットCkを受信して遅延器2522に蓄積するとともに、４ビットのテールビットを受信して遅延器に2521に蓄積する。次いで、マルチプレクサ2450は、第２構成符号器2440から出力される24ビットの第２パリティビットDkを受信する。図25のような構成を有するマルチプレクサ2450はビット挿入器2410、第１構成符号器2420及び第２構成符号器2440から各々出力される情報ビットIk、パリティビットCk、Dkをマルチプレクシングして出力する。
【０１４１】
図25は、本発明の第７実施形態によって入力されるビットを出力するマルチプレクサ2450の構成を示す図である。図25を参照すれば、マルチプレクサ2450の遅延器2523は24ビットの第２パリティビットDkを受信して蓄積し、第２パリティビットの最後の４ビットを遅延器2524に蓄積する。この場合、スイッチ2501は制御器（図示せず）によって制御される。また、遅延器2521〜2524は、メモリ素子が直列接続された構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１４２】
この遅延動作が終了すると、スイッチ2540はスイッチ2530に接続され、スイッチ2530は遅延器2521に接続される。このため、遅延器2521の出力はスイッチ2530,2540を通じて出力される。遅延器2521に蓄積された１ビットの挿入ビットが出力されると、スイッチ2540は遅延器2524と接続されて遅延器2524に蓄積された第２パリティビットの４ビットのうち、１ビットが出力される。即ち、情報ビットを穿孔し、この穿孔されたビット挿入位置に遅延器2524に蓄積された第２パリティビットを挿入する。その後、スイッチ2530は続いてスイッチ2540と接続された状態を維持し、再び遅延器2521に接続される。このような動作を４回繰り返して遅延器2521に蓄積された情報ビットを穿孔し、この穿孔位置に遅延器2524に蓄積された４ビットの第２パリティビットを挿入して出力する。
【０１４３】
このような動作を通じて、遅延器2521に蓄積された24ビットの情報ビットIkが穿孔されて、その穿孔位置に遅延器2524に蓄積された４ビットの第２パリティビットを交互に挿入して24ビットとして出力する。このため、ビット挿入器2410から出力される情報ビットIkは、マルチプレクサ2450で挿入ビット位置で穿孔されて、その穿孔位置に４ビットの第２パリティビットを挿入して24ビットの情報ビットとして出力される。
【０１４４】
次いで、スイッチ2540は遅延器2522の出力を選択し、遅延器2522に蓄積された24ビットの第１パリティビットCkがスイッチ2540を通じて出力される。その後、スイッチ2540はスイッチ2530に接続され、このスイッチ2530が遅延器2523にスイッチング接続されて遅延器2523に蓄積された24ビットの第２パリティビットDkを出力する。
【０１４５】
第８実施形態
【０１４６】
本発明の第８実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有するビットを挿入し、構成符号器で特定ビットが挿入された情報ビットを符号化したあと、テールビットを発生して符号化した情報ビットに加える構成を有する。即ち、第８実施形態の符号化装置は、ビット挿入及びテールビット付加を通じてターミネーション機能を行う。
【０１４７】
図26は、第８実施形態による符号化装置の構成を示している。図26を参照すれば、16ビットの入力ビットがビット挿入器2610に入力される。ここで、ビット挿入器2610は、第５実施形態のビット挿入器1810（図19）と同一の構成を有する。ビット挿入器2610は、制御器（図示せず）の制御下に、エラー発生率の高いフレーム内の４個の情報ビット位置に各々４個の‘0'ビットを挿入する。このため、第８実施形態で、ビット挿入器2610から出力される情報ビットIkは20ビットからなり、ビット挿入器2610から出力される情報ビットIkは、各々マルチプレクサ2650,第１構成符号器2620及びインタリーバ2630に入力される。そして、インタリーバ2630から出力されるインタリービングされた情報ビットIkは第２構成符号器2640に印加される。ここで、第１構成符号器2620と第２構成符号器2640は図20のように再帰的組織構成符号器であって、テールビットを発生して符号化した情報ビットに加える構造を有する。
【０１４８】
第１構成符号器2620は、24ビットの第１パリティビットCkと４個のテールビットTkを出力し、この出力された第１パリティビットCkはマルチプレクサ2650に入力され、テールビットTkはスイッチ2670に入力される。スイッチ2670は、マルチプレクサ2650に接続され、制御器（図示せず）の制御下に、ビット挿入器2610から出力される情報ビットIk及び第１構成符号器2620から出力されるテールビットTkを受信してスイッチング出力する。スイッチ2670は情報ビットIkにおいて挿入ビットが位置する区間を穿孔して、第１構成符号器2620から出力されるテールビットTkを挿入してマルチプレクサ2650に出力する。
【０１４９】
インタリーバ2630は、ビット挿入器2610から出力される20個の情報ビットIkをインタリービングして第２構成符号器2640に入力し、第２構成符号器2640は24ビットの第２パリティビットDk及び４ビットのテールビットTkを発生する。スイッチ2660は第２構成符号器2640から出力される第２パリティビットDkと４ビットのテールビットTkをマルチプレクサ2650に選択して印加する。
【０１５０】
図27はマルチプレクサ2650の構成を示す図である。図27を参照すれば、マルチプレクサ2650は、まずビット挿入器2610から出力される20ビットの情報ビットIkを受信し、マルチプレクサ2650の遅延器2721は受信した20ビットの情報ビットIkを蓄積する。
【０１５１】
その後、マルチプレクサ2650は、第１構成符号器2620から出力される24ビットの第１パリティビットCkを受信して遅延器2722に蓄積するとともに、第１構成符号器2620から出力される４ビットのテールビットTkを受信して遅延器2721に蓄積する。次いで、マルチプレクサ2650は、第２構成符号器2640から出力される24ビットの第２パリティビットDkを受信して遅延器2723に蓄積し、また、第２構成符号器2640から出力される４ビットのテールビットTkを受信して遅延器2724に蓄積する。
【０１５２】
遅延器2721〜2724は、メモリ素子が直列接続された構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１５３】
この遅延動作が終了されると、スイッチ2740はスイッチ2730に接続され、スイッチ2730は遅延器2721に接続される。このため、遅延器2721の出力はスイッチ2730,2740を通じて出力される。遅延器2721に蓄積された１ビットの挿入ビットが出力されると、スイッチ2730は、スイッチ2740と接続された状態を維持し、遅延器2724に接続される。その結果、スイッチ2730,2740を通じて遅延器2724に蓄積された４ビットのテールビットのうち、１ビットが出力される。即ち、遅延器2721に蓄積された情報ビットが穿孔され、この穿孔されたビット挿入位置に遅延器2724に蓄積されたテールビットが挿入される。その後、スイッチ2730は続けてスイッチ2740と接続された状態を維持し、再び遅延器2721に接続される。この動作を４回繰り返して遅延器2721に蓄積された情報ビットに遅延器2724に蓄積された４個のテールビットを穿孔して出力する。
【０１５４】
その後、スイッチ2740が遅延器2722の出力端に接続された遅延器2722に蓄積された第１パリティビットCkを出力する。次いで、スイッチ2740は遅延器2723に接続された遅延器2723に蓄積された第２パリティビットDkを出力する。
【０１５５】
前述の如く、本発明の第８実施形態による再帰的組織符号化装置で、各構成符号器はターミネーションのためにテールビットを発生することなくエラー発生率の高いビット位置に特定ビット（‘0'ビット）を挿入する。
【０１５６】
第９実施形態
【０１５７】
本発明の第９実施形態による符号化装置は、ターミネーション機能を行うために、エラー発生率の高い情報ビット位置に特定論理を有する６ビットを挿入する。情報ビットはビット挿入位置で穿孔され、この穿孔位置に第１構成符号器がテーリングを行い、テールビットを含む情報ビットをインタリービングする。このインタリービングされた情報ビットを符号化する場合、第２構成符号器がフレームの大きさを超える６ビットを穿孔した挿入位置に挿入する。
【０１５８】
図28は、第９実施形態による符号化装置の構成を示している。図28を参照すれば、16個の入力ビットはビット挿入器2810に入力される。ここで、ビット挿入器2810は６個の遅延器を使用することを除いては図15Aのビット挿入器1410と同一の構成を有する。ビット挿入器2810は制御器（図示せず）の制御下にエラー発生率の高いフレーム内の６個の情報ビット位置に各々６個の‘0'ビットを挿入する。
【０１５９】
このため、第９実施形態で、ビット挿入器2810から出力される情報ビットIkは22ビットからなり、ビット挿入器2810から出力される情報ビットIkはマルチプレクサ2850,第１構成符号器2820及びインタリーバ2830に各々入力される。そして、インタリーバ2830から出力されるインタリービングされた情報ビットIkは第２構成符号器2840に印加される。ここで、第１構成符号器2820は、図20のような再帰的組織構成符号器であって、テールビットを発生して符号化したビットに加える構造を有する。そして、第２構成符号器2840は、図15Bのように、ターミネーションのためのテールビットを発生しない構造の符号器を用いる。
【０１６０】
図20と同様の構造を有する第１構成符号器2820は、フレーム当たり４ビットのテールビットを発生するとともに、各々のテールビットに対する符号化した４個のビットを発生する。このため、第１構成符号器2820は、26ビットの第１パリティビットCkを発生する過程で最後の22番目の情報ビットを完全に処理すると、スイッチ2011が排他的論理和器2033に接続され、スイッチ2013がスイッチ2011に接続され及びスイッチ2015がスイッチ2013に接続されて、この動作を４回繰り返することで、４ビットのテールビットを発生して出力する。この過程を通じて第１構成符号器2820は24ビットの第１パリティビットCkと４ビットのテールビットTkを発生し、これら第１パリティビットCkはマルチプレクサ2850に入力され、テールビットTkはインタリーバ2830に入力されると同時に、スイッチ2870を通じてマルチプレクサ2850に入力される。
【０１６１】
また、インタリーバ2830は、ビット挿入器2810から出力される22ビットの情報ビットIkと第１構成符号器2820から出力される４ビットのテールビットの計26ビットをインタリービングして第２構成符号器2840に入力する。この第２構成符号器2840は、第１構成符号器2820と同一の方法でインタリービングされた情報ビットを符号化して第１パリティビットとは異なる26ビットの第２パリティビットDkを発生する。そして、第２構成符号器2840から出力される第２パリティDkもマルチプレクサ2850に印加される。即ち、インタリーバ2830から出力されるインタリービングされたフレーム単位の情報ビットは第２構成符号器2840で符号化される。第２構成符号器2840は図15Bのような構造を有する再帰的組織たたみ込み符号器である。また、第２構成符号器2840はテールビットを発生しない構成を有することを確認できる。
【０１６２】
図30は、マルチプレクサ2850の構成を示す図である。図30を参照すれば、マルチプレクサ2850は、まず、ビット挿入器2810から出力される22ビットの情報ビットIkを受信し、マルチプレクサ2850の遅延器3022は、受信した22ビットの情報ビットIkを蓄積する。
【０１６３】
その後、マルチプレクサ2850は、第１構成符号器2820から出力される26ビットの第１パリティビットCkを受信して、26ビットのうち、前の24ビットだけを遅延器3026に蓄積し、スイッチ3014を遅延器3028に接続することで最後の２ビットを遅延器3028に蓄積する。また、マルチプレクサ2850は、４ビットのテールビットTkを受信してこの４ビットのうち、前の２ビットを遅延器3022に蓄積し、残りの２ビットはスイッチ3012を遅延器3024に接続することで遅延器3024に蓄積する。次いで、マルチプレクサ2850は第２構成符号器2840から出力される26ビットの第２パリティビットDkを受信して、26ビットのうち前の24ビットだけを遅延器3030に蓄積し、残りの２ビットはスイッチ3016を遅延器3032に接続することで遅延器3032に蓄積される。
【０１６４】
遅延器3022〜3032はメモリ素子が直列接続される構成を有し、入力された各ビットを前記の遅延過程が終了するまで蓄積する。
【０１６５】
この遅延動作が終了すると、スイッチ3042はスイッチ3044に接続され、スイッチ3042は遅延器3022に接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3024と接続される。これにより、スイッチ3042,3044を通じて遅延器3024に蓄積されたテールビットの残り２ビットの内１ビットが出力される。即ち、遅延器3022に蓄積された情報ビットを穿孔し、この穿孔された位置に遅延器3024に蓄積されたテールビットを挿入する。その後、スイッチ3042は続けてスイッチ3044と接続された状態を維持し、再び遅延器3022に接続される。この動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3024に蓄積された２ビットのテールビットを挿入し出力する。
【０１６６】
次いで、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3022と接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042はスイッチ3044と接続状態を維持し、遅延器3028に接続される。このため、遅延器3028に蓄積された第１パリティビットの２ビットのうち、１ビットがスイッチ3042,3044を通じて出力される。その後、スイッチ3042はスイッチ3044に接続された状態を維持し、再び遅延器3022と接続される。このような動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3028に蓄積された２ビットの第１パリティビットを挿入し出力する。
【０１６７】
次いで、スイッチ3042は、スイッチ3044に接続された状態を維持し、遅延器3022に接続される。このため、遅延器3022の出力はスイッチ3042,3044を通じて出力される。遅延器3022に蓄積された１個の挿入ビットが出力されると、スイッチ3042はスイッチ3044に接続された状態を維持し、遅延器3032と接続される。このため、遅延器3032に蓄積された第２パリティビットの２ビットのうち、１ビットがスイッチ3042,3044を通じて出力される。その後、スイッチ3042は続いてスイッチ3044と接続された状態を維持し、再び遅延器3022に接続される。このような動作を２回繰り返して遅延器3022に蓄積された情報ビットを穿孔して遅延器3032に蓄積された２ビットの第２パリティビットを挿入し出力する。
【０１６８】
前述の説明では挿入ビットを‘0'ビットと仮定しているが、符号化ビットや受信側と約束された情報ビットを使用しても良い。
【０１６９】
一方、本発明の詳細な説明では具体的な実施形態を挙げて説明したが、本発明の範囲内で様々な変形が可能であることは当該技術分野における通常の知識を持つものには明らかである。このため、本発明の範囲は実施形態によって限られることなく、特許請求の範囲とそれに均等なものによって定められるべきである。
【図面の簡単な説明】
【図１】
図１は、従来の通信システムにおけるチャネル符号化装置のブロック図。
【図２】
図２は、図１の構成符号器110又は130の構成図。
【図３】
図３は、本発明の第１実施形態によるチャネル符号化装置のブロック図。
【図４】
図４は、図３のビット挿入器310の構成図。
【図５】
図５は、図３の構成符号器320又は340の構成図。
【図６】
図６は、第１実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図７】
図７は、本発明の第２実施形態によるチャネル符号化装置のブロック図。
【図８】
図８は、図７のマルチプレクサ750の構成図。
【図９】
図９は、第２実施形態で時間の経過によるビットの処理過程を説明するための図。
【図１０】
図10は、本発明の第３実施形態によるチャネル符号化装置のブロック図。
【図１１】
図11は、図10の構成符号器1020又は1040の構成図。
【図１２】
図12は、図10のマルチプレクサ1050の構成図。
【図１３】
図13は、第３実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図１４】
図14は、本発明の第４実施形態によるチャネル符号化装置のブロック図。
【図１５Ａ】
図15Aは、図14のビット挿入器1410の構成図。
【図１５Ｂ】
図15Bは、図14の構成符号器1420又は1440の構成図。
【図１６】
図16は、図14のマルチプレクサ1450の構成図。
【図１７】
図17は、本発明の第４実施形態で時間の経過によるビットの処理過程を説明するためのタイミングチャート。
【図１８】
図18は、本発明の第５実施形態によりチャネル符号化装置のブロック図。
【図１９】
図19は、図18のビット挿入器1810の構成図。
【図２０】
図20は、図18の構成符号器1820又は1840の構成図。
【図２１】
図21は、図18のマルチプレクサ1850の構成図。
【図２２】
図22は、本発明の第６実施形態によりチャネル符号化装置のブロック図。
【図２３】
図23は、図22のマルチプレクサ2250の構成図。
【図２４】
図24は、本発明の第７実施形態によるチャネル符号化装置のブロック図。
【図２５】
図25は、図24のマルチプレクサ2450の構成図。
【図２６】
図26は、本発明の第８実施形態によるチャネル符号化装置のブロック図。
【図２７】
図27は、図26のマルチプレクサ2650の構成図。
【図２８】
図28は、本発明の第９実施形態によるチャネル符号化装置のブロック図。
【図２９】
図29は、図28のビット挿入器2810の構成図。
【図３０】
図30は、図28のマルチプレクサ2850の構成図。
【図１】
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【図２】
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【図３】
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【図５】
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【図１０】
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【図４】
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【図６】
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【図７】
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【図１３】
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【図８】
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【図１４】
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【図９】
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【図１１】
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【図１２】
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【図１５Ｂ】
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【図２１】
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【図１５Ａ】
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【図１６】
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【図２０】
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【図１７】
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【図１８】
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【図１９】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図３０】
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【図２９】
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