(57)【特許請求の範囲】
【請求項１】
第１の基準周波数である一定周期の基準パルスとこの第１の基準周波数と位相の異なる第２の基準周波数の基準パルスおよび第３の基準周波数の基準パルスとを発生する基準パルス発生器と、
第１の基準値をビット反転処理をする反転器と、
前記第１の基準値を前記第２の基準周波数で除算して得られる時間当たりのパルス数として設定される設定値と前記反転器で前記第１の基準値のビット反転処理されたデータとを選択するデータセレクタと、
このデータセレクタが前記反転器で前記第１の基準値のビット反転処理されたデータを選択した場合はこのデータに１を加えた値を加算し、それ以外の場合は前記設定値を加算するデジタル加算器と、
前記デジタル加算器のデータを前記第１の基準周波数の基準パルスの発生タイミングで順次取込み、データとして保持し出力する第１のデータ保持回路と、
この第１のデータ保持回路からの出力と第１の基準値との大小比較を行い、比較結果および前記第１のデータ保持回路からの出力が第１の基準値より大きい場合に基準値オーバー信号として１を出力する第１のデータ比較器と、
前記第１のデータ保持回路からの出力と前記第１の基準値の１／２である第２の基準値との大小比較を行い、比較結果を出力する第２のデータ比較器と、
前記第１のデータ比較器および前記第２のデータ比較器から出力される比較結果を基にパルスのハイレベル、ロウレベルを判定・決定するパルス発生回路と、
第２の基準周波数の基準パルスの発生タイミングで前記パルス発生回路のデータを順次取込み、データとして保持し出力する第２のデータ保持回路と、
前記第１のデータ比較器の出力する基準値オーバーの信号が入力された場合に前記第３の基準周波数の基準パルスに基づきオーバーフロー防止信号を前記第１のデータ保持回路に出力する加算器オーバーフロー防止回路と、を備え、
前記第１の基準値は出力パルスの最大周期と前記第２の基準周波数とを乗算した値とし、
前記データセレクタは前記第１のデータ比較器の出力する基準値オーバー信号が１の時前記反転器で前記第１の基準値のビット反転処理されたデータを選択するようにし、
前記第１の基準周波数は前記オーバーフロー防止信号がアクティブになって前記第１のデータ保持回路の出力が安定し、前記デジタル加算器の出力が安定するまでの時間遅れを考慮して前記オーバーフロー防止信号より遅れた位相であり、
前記第２の基準周波数は前記パルス発生回路の出力が安定するまでの時間遅れを考慮して前記第１の基準周波数より遅れた位相であり、
前記第３の基準周波数は前記パルス発生回路の出力が安定してからオーバーフロー防止信号をアクティブとするように考慮して前記第２の基準周波数より遅れた位相であるようにしたことを特徴とする可変周波数パルス発生装置。
【請求項２】
第１の基準周波数である一定周期の基準パルスとこの第１の基準周波数と位相の異なる第２の基準周波数の基準パルスおよび第３の基準周波数の基準パルスとを発生する基準パルス発生器と、
第１の基準値をビット反転処理をする反転器と、
前記第１の基準値を前記第２の基準周波数で除算して得られる出力パルスの周期当たりのパルス数として設定される設定値と前記反転器で前記第１の基準値のビット反転処理されたデータとを選択するデータセレクタと、
このデータセレクタが前記反転器で前記第１の基準値のビット反転処理されたデータを選択した場合はこのデータに１を加えた値を加算し、それ以外の場合は前記設定値を加算するデジタル加算器と、
前記デジタル加算器のデータを前記第１の基準周波数の基準パルスの発生タイミングで順次取込み、データとして保持し出力する第１のデータ保持回路と、
この第１のデータ保持回路からの出力と第１の基準値との大小比較を行い、比較結果および前記第１のデータ保持回路からの出力が第１の基準値より大きい場合に基準値オーバー信号として１を出力する第１のデータ比較器と、
前記第１のデータ保持回路からの出力と前記第１の基準値以下の値である第２の基準値との大小比較を行い、比較結果を出力する第２のデータ比較器と、
前記第１のデータ保持回路からの出力と前記第２の基準値を超えかつ前記第１の基準値未満の範囲に設定される第３の基準値との大小比較を行い、比較結果を出力する第３のデータ比較器と、
前記第１のデータ比較器、前記第２のデータ比較器および前記第３のデータ比較器から出力される比較結果を基にパルスのハイレベル、ロウレベルを判定・決定するパルス発生回路と、
第２の基準周波数の基準パルスの発生タイミングで前記パルス発生回路のデータを順次取込み、データとして保持し出力する第２のデータ保持回路と、
前記第１のデータ比較器の出力する基準値オーバーの信号が入力された場合に前記第３の基準周波数の基準パルスに基づきオーバーフロー防止信号を前記第１のデータ保持回路に出力する加算器オーバーフロー防止回路と、を備え、
前記第１の基準値は出力パルスの最大周期と前記第２の基準周波数とを乗算した値とし、
前記データセレクタは前記第１のデータ比較器の出力する基準値オーバー信号が１の時前記反転器で前記第１の基準値のビット反転処理されたデータを選択するようにし、
前記第１の基準周波数は前記オーバーフロー防止信号がアクティブになって前記第１のデータ保持回路の出力が安定し、前記デジタル加算器の出力が安定するまでの時間遅れを考慮して前記オーバーフロー防止信号より遅れた位相であり、
前記第２の基準周波数は前記パルス発生回路の出力が安定するまでの時間遅れを考慮して前記第１の基準周波数より遅れた位相であり、
前記第３の基準周波数は前記パルス発生回路の出力が安定してからオーバーフロー防止信号をアクティブとするように考慮して前記第２の基準周波数より遅れた位相であるようにしたことを特徴とする可変周波数パルス発生装置。
【請求項３】
前記第１の基準値を、前記第２の基準周波数の整数倍としたことを特徴とする請求項１または請求項２に記載の可変周波数パルス発生装置。
【請求項４】
前記第２のデータ保持回路の初期値を０または１に設定可能にしたことを特徴とする請求項１から請求項３のいずれかに記載の可変周波数パルス発生装置。
【請求項５】
前記デジタル加算器の初期値を第１の基準値以下の任意の値に設定可能にしたことを特徴とする請求項１から請求項４のいずれかに記載の可変周波数パルス発生装置。
【請求項６】
前記第１のデータ比較器および前記第２のデータ比較器の前段に第１の基準値以下の任意の値を加算可能とする加算器を設けたことを特徴とする請求項１から請求項４のいずれかに記載の可変周波数パルス発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一定周波数の基準クロックパルスから任意所望の指定された周波数を持つパルス列を作成して出力する周波数可変のパルス発生装置に関するものである。
【０００２】
【従来の技術】
一定周期の基準クロック信号から任意の周波数のパルス信号を発生するパルス回路として、ｎ段（ここで、ｎは自然数）のフリップフロップから構成されたパルス回路がある。このパルス発生回路においては、初段のフリップフロップに入力した基準クロック信号（パルス入力）は、フリップフロップを通過する度に１／２に分周されるので、ｎ段のフリップフロップを通過すると２ｎ分の１に分周されたパルス信号が出力される。
例えば、フリップフロップの段数ｎ＝１、２、３、４、・・・・の場合、１／２、１／４（＝１／２２）、１／８（＝１／２３）、１／１６（＝１／２４）、・・・・に分周されたパルス信号が出力される。
【０００３】
このパルス発生回路の出力信号を駆動パルスとして、パルスモータの速度制御を行うと、制御部からの加減速動作指示に対応して駆動パルスが基準クロック信号の２ｎ倍の出力周波数で変化するので、分周による周波数の変化が大きく、パルスモータが脱調（駆動パルスの周波数にモータの回転速度が追いつけない現象）し、加減速ができないという問題点があった。
【０００４】
また、基準クロック信号を任意の周波数に分周するｍビットカウンタ（ここで、ｍは自然数）を備えたパルス発生回路もあるが、パルスモータの速度制御を行うためには、大きな周波数を得る必要があり、その周期が有限値で無く数値を丸める必要のある（例えば、３０ｋＨｚの場合、周期は３３．３３３・・・μｓとなる。）場合には、カウンタに対する設定値の丸め誤差が大きくなり、正確な速度（周波数）を出力できないので、周波数精度が悪くなる。パルス出力数を多くすればするほど、この誤差は累積されて大きくなり、時間のずれが大きくなるという問題点があった。
【０００５】
図１４は特開昭６０−１８７１２３号公報に開示されている可変周波数パルス発生装置の回路構成を示す図である。図において、６０は可変周波数パルス発生装置、６１は２進のデジタル加算器、６２はデータ保持回路、６３は基準パルス発生器、ｆｂは基準クロックの周波数、ｆｃは基準パルス発生器６３が基準パルスを発生する周波数である基準周波数である。また、ｆｓは（２ｍ／ｆｃ）時間当りのパルス数設定値として、２進のデータとして与えられる設定データであり、ｆｃ＝２ｍとなる様にした時、設定データｆｓは所望の任意の周波数設定値を表わす設定周波数になる。また、ｆｏｕｔは出力パルスの周波数、ｆｍは出力周波数である。
【０００６】
次に、従来の可変周波数パルス発生装置６０の動作について説明する。
デジタル加算器６１は、任意の設定周波数ｆｓを表す設定データとデータ保持回路６２から順次出力される出力データθ１との間で順次加算を行い、各加算結果を加算器出力θ２（＝ｆｓ＋θ１）として、データ保持回路６２に出力する。
データ保持回路６２は、この出力データθ２を基準パルス発生器６３からの基準パルスの発生タイミングで順次取り込み、データとして保持し、出力データθ１として出力する。この場合、デジタル加算器６１から出力される出力データθ２は、毎秒（ｆｓ×ｆｃ）の割合でデータ値が増加する。
この出力データθ１における特定ビット桁θｍ（但し、θｍは設定周波数ｆｓの最上位桁に等しいか、あるいはそれより高い任意特定のビット桁）に注目すると、出力データθ２が、毎秒（ｆｓ×ｆｃ）の割合で増加するのに対応して特定ビット桁θｍの論理値（０または１）が変化するが、その周期的変化は設定周波数ｆｓに比例する。
【０００７】
図１５はデジタル加算器６１における初期値を０とし、ｆｓ＝１の場合の出力データθ１の増加を２進データとして示した表である。ｆｓ＝１の場合、出力データθ１の値は、毎秒ｆｃ回の割合で１（１０進数）ずつ増加してゆく。
図１６はデジタル加算器６１における初期値を０とし、ｆｓ＝２の場合の出力データθ１の増加を２進データとして示した表である。ｆｓ＝２の場合、出力データθ１の値は、毎秒ｆｃ回の割合で２（１０進数）ずつ増加していく。
【０００８】
ここで、図１５、図１６における２進表示の２３の桁に注目する。図１５における２３の桁の論理値をθｍ１、図１６における２３の桁の論理値をθｍ２として、それぞれ各表において上から順に論理値（０または１）を抜き出して並べると次の様になる。
θｍ１＝００００００００１１１１１１１１００００００００
θｍ２＝００００１１１１００００１１１１００００１１１１
【０００９】
図１７は、図１５および図１６における２進表示の２３の桁におけるパルス波形を示す図であり、（ａ）はθｍ１を表わすパルス波形、（ｂ）はθｍ２を表わすパルス波形である。図において、同じ期間においてθｍ２はθｍ１の２倍の周波数、つまりθｍ２はθｍ１に対してｆｓの比と同じ倍数分の周波数となっている。
上述のように、従来の可変周波数パルス発生装置では、データ保持回路６２から順次出力される出力データの特定ビット桁における論理値の周期的変化を検出することにより設定周波数ｆｓに等しい周波数をもつたパルス列を得る。
【００１０】
図１８は従来の可変周波数パルス発生装置における加減速処理の制御方法を示す図であり、（ａ）は加減速処理パターン、（ｂ）は出力パルス周波数の形状である。（ａ）において、横軸は時間ｔ、縦軸は速度Ｖであり、ｔ１は加速時間、Ｖ１は目標周波数（速度）である。また、（ｂ）は基準周波数ｆｃ＝２０Ｈｚ、２ｍ＝２４とした場合の出力パルス周波数の形状であり、図に示すように、出力パルス周波数は１．２５Ｈｚ（＝２０Ｈｚ／２４）の倍数となる。
【００１１】
【発明が解決しようとする課題】
上述のような従来の可変周波数パルス発生装置では、出力パルス周波数を（ｆｃ／２ｍ）のｆｓ倍にしているため、１Ｈｚ単位の任意な出力パルス周波数を得るには、ｆｃ＝２ｍにしなけらばならないが、ＣＰＵの基準クロックは、例えば５ＭＨｚ、１０ＭＨｚ等といったもので、２ｍの整数倍であることは滅多に無いために、発振器を共通化するとｆｃ＝２ｍにならず、１Ｈｚ単位の任意な出力パルス周波数を得ることができないという問題点があった。
【００１２】
また、１Ｈｚ単位の任意な出力パルス周波数を得るために、別に発振器を設けた場合にはコストが上がるという問題点があり、さらに発振器を別にしてｆｃ＝２ｍとし、１Ｈｚ単位の任意な出力パルス周波数を得られる様にしたとしても、ＣＰＵに対しての割込み処理は必要であるため、ＣＰＵへの負担が重くなり、他の処理速度が遅くなるという問題点があった。
【００１３】
図１５は従来の可変周波数パルス発生装置における定速領域処理の制御方法を示す図であり、（ａ）は定速領域パターン、（ｂ）は出力パルス周波数の形状である。
上述のような従来の可変周波数パルス発生装置では、ｆｃ≠２ｍの場合は、定速時の速度が１Ｈｚ単位の任意な出力パルス周波数にならないため、定速領域でも、随時、補正のための割込み処理が必要となるため（例えば図（ｂ）に示すように、定常時はｎ×１．２５Ｈｚの出力であるが、定期的に端数を出力して指令速度（ｎ＋１）×１．２５Ｈｚとする補正を行う。）、ＣＰＵへの負担が重くなり、他の処理速度が遅くなる上、ソフトウエアへの負担が増しＯＳメモリの増加も招くという問題点があった。
【００１４】
また、出力パルスｆｏｕｔの周波数を変化させる度にＣＰＵへ割込みが入るので出力信号ｆｏｕｔの周波数を多段で変化させると、タイミング発生回路からＣＰＵへの割込み回数が多くなってしまうという問題があった。
【００１５】
さらに低コストに抑えるべく、１つのＣＰＵで多くの処理をさせる場合には、割込み処理が多くなると他の処理に与える影響が大きくなる。
例えば、プログラマブルコントローラの様に、シーケンスプログラムを実行するＣＰＵ機能部と周辺機器との交信機能部と通信機能部と位置決め機能部を一体化し、１つのＣＰＵにて処理することは、従来の方式では不可能であった。この場合、従来では、位置決め用の専用ＣＰＵ、メモリテーブル用のデータＲＡＭ、ワークＲＡＭ、システムＲＯＭが必要であった。
【００１６】
上述のような従来の可変周波数パルス発生装置では、基準クロック信号ｆｂを１／２ｍに分周して割込み信号を得るので、加速時間、減速時間ｔの設定に制限があった。任意の２ｍで表現できない値は加減速時間としての設定ができないという問題があった。また、このことから加減速域の多段な周波数変化における段数に対しても制約となり、パルスモータが脱調しやすくなるという問題もあった。
【００１７】
上述のような従来の可変周波数パルス発生装置では、データレジスタへ転送するデータ（加減速域での多段の変化に対応した周波数（速度））を、テーブル形式のデータとしてメモリテーブルに記憶させる必要があるので、大きなメモリ空間が必要となる。このため、コストが高くなるし、製品サイズも大きくなる。また、目標周波数（速度）Ｖ１や起動周波数（速度）Ｖ０、加減速域での多段の変化に対応した周波数（速度）などに関するデータを再設定する時には、大量のデータからなるメモリテーブルを新たに作らなければならず、ＣＰＵへの負担が大きくなるという問題もあった。
【００１８】
この発明は、上述のような課題を解決するためになされたもので、ＣＰＵへの割込み処理や大きなメモリ空間を不要とし、任意の周波数のパルス信号を発生させることができ、例えば、パルスモータ等の速度制御、位置制御に使用できる脱調し難いパルス発生回路を提供することを目的としている。
【００１９】
【課題を解決するための手段】
この発明に係る可変周波数パルス発生装置は、第１の基準周波数である一定周期の基準パルスとこの第１の基準周波数と位相の異なる第２の基準周波数の基準パルスおよび第３の基準周波数の基準パルスとを発生する基準パルス発生器と、第１の基準値をビット反転処理をする反転器と、
第１の基準値を第２の基準周波数で除算して得られる時間当たりのパルス数として設定される設定値と反転器で第１の基準値のビット反転処理されたデータとを選択するデータセレクタと、
このデータセレクタが反転器で第１の基準値のビット反転処理されたデータを選択した場合はこのデータに１を加えた値を加算し、それ以外の場合は設定値を加算するデジタル加算器と、
デジタル加算器のデータを第１の基準周波数の基準パルスの発生タイミングで順次取込み、データとして保持し出力する第１のデータ保持回路と、
この第１のデータ保持回路からの出力と第１の基準値との大小比較を行い、比較結果および第１のデータ保持回路からの出力が第１の基準値より大きい場合に基準値オーバー信号として１を出力する第１のデータ比較器と、
第１のデータ保持回路からの出力と第１の基準値の１／２である第２の基準値との大小比較を行い、比較結果を出力する第２のデータ比較器と、
第１のデータ比較器および第２のデータ比較器から出力される比較結果を基にパルスのハイレベル、ロウレベルを判定・決定するパルス発生回路と、
第２の基準周波数の基準パルスの発生タイミングでパルス発生回路のデータを順次取込み、データとして保持し出力する第２のデータ保持回路と、
第１のデータ比較器の出力する基準値オーバーの信号が入力された場合に第３の基準周波数の基準パルスに基づきオーバーフロー防止信号を第１のデータ保持回路に出力する加算器オーバーフロー防止回路と、を備え、
第１の基準値は出力パルスの最大周期と第２の基準周波数とを乗算した値とし、データセレクタは第１のデータ比較器の出力する基準値オーバー信号が１の時反転器で第１の基準値のビット反転処理されたデータを選択するようにし、
第１の基準周波数はオーバーフロー防止信号がアクティブになって第１のデータ保持回路の出力が安定し、デジタル加算器の出力が安定するまでの時間遅れを考慮してオーバーフロー防止信号より遅れた位相であり、
第２の基準周波数はパルス発生回路の出力が安定するまでの時間遅れを考慮して第１の基準周波数より遅れた位相であり、
第３の基準周波数はパルス発生回路の出力が安定してからオーバーフロー防止信号をアクティブとするように考慮して第２の基準周波数より遅れた位相であるようにしたものである。
【００２０】
また、この発明に係る可変周波数パルス発生装置は、第１の基準周波数である一定周期の基準パルスとこの第１の基準周波数と位相の異なる第２の基準周波数の基準パルスおよび第３の基準周波数の基準パルスとを発生する基準パルス発生器と、
第１の基準値をビット反転処理をする反転器と、
第１の基準値を第２の基準周波数で除算して得られる出力パルスの周期当たりのパルス数として設定される設定値と前記反転器で第１の基準値のビット反転処理されたデータとを選択するデータセレクタと、
このデータセレクタが反転器で第１の基準値のビット反転処理されたデータを選択した場合はこのデータに１を加えた値を加算し、それ以外の場合は設定値を加算するデジタル加算器と、
デジタル加算器のデータを第１の基準周波数の基準パルスの発生タイミングで順次取込み、データとして保持し出力する第１のデータ保持回路と、
この第１のデータ保持回路からの出力と第１の基準値との大小比較を行い、比較結果および第１のデータ保持回路からの出力が第１の基準値より大きい場合に基準値オーバー信号として１を出力する第１のデータ比較器と、
第１のデータ保持回路からの出力と第１の基準値以下の値である第２の基準値との大小比較を行い、比較結果を出力する第２のデータ比較器と、
第１のデータ保持回路からの出力と第２の基準値を超えかつ第１の基準値未満の範囲に設定される第３の基準値との大小比較を行い、比較結果を出力する第３のデータ比較器と、
第１のデータ比較器、第２のデータ比較器および第３のデータ比較器から出力される比較結果を基にパルスのハイレベル、ロウレベルを判定・決定するパルス発生回路と、
第２の基準周波数の基準パルスの発生タイミングでパルス発生回路のデータを順次取込み、データとして保持し出力する第２のデータ保持回路と、
第１のデータ比較器の出力する基準値オーバーの信号が入力された場合に第３の基準周波数の基準パルスに基づきオーバーフロー防止信号を第１のデータ保持回路に出力する加算器オーバーフロー防止回路と、を備え、
第１の基準値は出力パルスの最大周期と第２の基準周波数とを乗算した値とし、データセレクタは第１のデータ比較器の出力する基準値オーバー信号が１の時反転器で第１の基準値のビット反転処理されたデータを選択するようにし、
第１の基準周波数はオーバーフロー防止信号がアクティブになって第１のデータ保持回路の出力が安定し、デジタル加算器の出力が安定するまでの時間遅れを考慮してオーバーフロー防止信号より遅れた位相であり、
第２の基準周波数はパルス発生回路の出力が安定するまでの時間遅れを考慮して第１の基準周波数より遅れた位相であり、
第３の基準周波数はパルス発生回路の出力が安定してからオーバーフロー防止信号をアクティブとするように考慮して第２の基準周波数より遅れた位相であるようにしたものである。
【００２１】
さらに、第１の基準値を、第２の基準周波数の整数倍とするようにしたものである。
【００２２】
また、第２のデータ保持回路の初期値を０または１に設定可能にするようにしたものである。
【００２３】
さらに、記デジタル加算器の初期値を第１の基準値以下の任意の値に設定可能にするようにしたものである。
【００２４】
また、第１のデータ比較器および第２のデータ比較器の前段に第１の基準値以下の任意の値を加算可能とする加算器を設けるようにしたものである。
【００２５】
【発明の実施の形態】
実施の形態１．
図１はこの発明の一実施の形態である可変周波数パルス発生回路のブロックを示す図である。
図において、１ａは可変周波数パルス発生回路、１０はデジタル加算器、１１は第１のデータ保持回路、１２は第１のデータ比較器、１３は第２のデータ比較器、１４はパルス発生回路、１５は第２のデータ保持回路、１６は第１のデータセレクタ、１７は第１の基準値Ｄ１をビット反転処理をする第１の反転器、１８は第１の基準周波数ｆｃ１である一定周期の基準パルスと第１の基準周波数ｆｃ１と位相の異なる第２の基準周波数ｆｃ２の基準パルスおよび第３の基準周波数ｆｃ３の基準パルスとを発生する基準パルス発生器、１９は加算器オーバーフロー防止回路である。
また、Ｐｓは設定値、Ｄ２は第２の基準値、ｆｂは基準クロックの周波数、ｆ４はオーバーフロー防止信号、ｆｐはパルス発生回路１４の出力、ｆｏｕｔは出力パルスの周波数、Ｓは基準値オーバー信号、Ｙはデータセレクタ１６の出力である。
【００２６】
ここで、第１の基準値Ｄ１は出力パルスの最大周期と第２の基準周波数ｆｃ２とを乗算した値とし、第２の基準値Ｄ２は第１の基準値Ｄ１の１／２とする。
また、設定値Ｐｓは、第１の基準値Ｄ１を第２の基準周波数ｆｃ２で除算して得られる時間（以下、Ｄ１／ｆｃ２時間）当たりのパルス数として設定される２進のデータであり、第１の基準値Ｄ１の１／２以下の値とする。言い換えると、第１の基準値Ｄ１はパルス数設定値Ｐｓの最大値の２倍以上の値となるように設定する。
【００２７】
また、第１の基準周波数ｆｃ１、第２の基準周波数ｆｃ２および第３の基準周波数ｆｃ３は、基準クロックの周波数ｆｂを１／ｋで分周して得られるもので、第１の基準周波数ｆｃ１はオーバーフロー防止信号ｆ４がアクティブになって第１のデータ保持回路１１の出力が安定し、デジタル加算器１０の出力が安定するまでの時間遅れを考慮してオーバーフロー防止信号ｆ４より遅れた位相であり、第２の基準周波数ｆｃ２はパルス発生回路１８の出力が安定するまでの時間遅れを考慮して第１の基準周波数ｆｃ１より遅れた位相であり、第３の基準周波数ｆｃ３はパルス発生回路１４の出力が安定してからオーバーフロー防止信号ｆ４をアクティブとするように考慮して第２の基準周波数ｆｃ２より遅れた位相であるようにしたものである。
0003551002.tif 000002
の関係にある（ここで、ｋは自然数）。
【００２８】
次に、動作について以下に説明する。
第１のデータ比較器１２は、第１のデータ保持回路１１からの出力データθ１と第１の基準値Ｄ１とを比較し、比較結果をパルス発生回路１４に出力すると共に、第１のデータ保持回路１１からの出力データθ１が第１の基準値Ｄ１より大きい場合に基準値オーバー信号Ｓを、Ｓ＝１として出力し、また第１のデータ保持回路１１からの出力データθ１が第１の基準値Ｄ１以下場合にはＳ＝０として出力する。
また、第２のデータ比較器１３は、第１のデータ保持回路１１からの出力データθ１と第２の基準値Ｄ２とを比較し、比較結果をパルス発生回路１４に出力する。
【００２９】
データセレクタ１６は、Ｄ１／ｆｃ２時間当たりのパルス数として設定される設定値Ｐｓと反転器１７で第１の基準値Ｄ１のビット反転処理されたデータとを選択するものであり、第１のデータ比較器１２から出力される基準値オーバー信号Ｓにより、
Ｓ＝１の場合は、「出力データθ１＞第１の基準値Ｄ１」として、反転器１７で第１の基準値Ｄ１のビット反転した値（第１の基準値Ｄ１の１の補数）を選択し、Ｓ＝０の場合は、「出力データθ１≦第１の基準値Ｄ１」として、設定値Ｐｓを選択する。
【００３０】
出力データθ１が初期値の場合、データセレクタ１６は「出力データθ１≦第１の基準値Ｄ１」として（Ｓ＝０）、設定値Ｐｓが選択され、続いて出力データθ１に対して、次段のデジタル加算器１０以降で加算処理が実行される。
その後、出力データθ１が加算処理が繰り返され、「出力データθ１＞第１の基準値Ｄ１」になると、第２のデータ比較器１３はデータセレクタ１６に対してＳ＝１と指示する。
【００３１】
データセレクタ１６は、Ｓ＝１（出力データθ１＞第１の基準値Ｄ１）と指示された場合、デジタル加算器１０、第１のデータ比較器１２および第２のデータ比較器１３がオーバーフローしないように、デジタル加算器１０に第１の基準値Ｄ１の２の補数を加算するためのデータとして、反転器１７で第１の基準値Ｄ１のビット反転した値（第１の基準値Ｄ１の１の補数）を選択する。
【００３２】
デジタル加算器１０では、データセレクタ１６の出力データと第１のデータ保持回路１１から出力される出力データθ１との加算値θ２＝（データセレクタ１６の出力データ＋θ１）を演算し、出力する。
この演算時、「出力データθ１＞第１の基準値Ｄ１」の場合には、デジタル加算器１０では、第１の基準値Ｄ１のビット反転された値（第１の基準値Ｄ１の１の補数）に１を加えた値（第１の基準値Ｄ１の２の補数）とθ１とを加算（θ１−第１の基準値）して、出力データθ２とする。
【００３３】
第１のデータ保持回路１１は、この出力データθ２を基準周波数ｆｃ１の基準パルスの発生タイミングで順次取込み、データとして保持しθ１として出力する。
【００３４】
パルス発生回路１４は、第１のデータ比較器１２および第２のデータ比較器１３から出力される比較結果とからパルスのハイレベルかロウレベルかを判定し、ｆｐを出力する。
ここでパルス発生回路１４の論理は、例えば加算結果θ１が１以上でかつ第２の基準値Ｄ２以下の場合はｆｐを０、θ１が第２の基準値Ｄ２を越え第１の基準値Ｄ１以下の場合はｆｐを１、θ１が第１の基準値Ｄ１を越えた場合はｆｐを０とするといったものである。
【００３５】
第２のデータ保持回路１５は、第２の基準周波数ｆｃ２の基準パルスの発生タイミングでパルス発生回路１４のデータｆｐを順次取込み、データとして保持しｆｏｕｔとして出力する。
ここで、周波数ｆ２は周波数ｆ１より位相が遅れており、その遅れはｆｐが安定するまでの時間であり、ゲートの遅延を考慮した時間であり、例えば数１０ｎｓである。
第２のデータ保持回路１５の初期値は０とすると、θ１が初期状態で０、ｆｐ＝１としても、ｆｏｕｔは１ではなく０になる。また、第２のデータ保持回路１５の初期値は１とすると、θ１が初期状態で１、ｆｐ＝０としても、ｆｏｕｔは１になる。
【００３６】
加算器オーバーフロー防止回路１９は、第１のデータ比較器１２の出力する基準値オーバー信号Ｓが入力された場合に第３の基準周波数ｆｃ３の基準パルスに基づきオーバーフロー防止信号ｆ４を第１のデータ保持回路１１に出力する。
第１のデータ保持回路１１は、ｆ４の基準パルスの発生タイミングで出力データθ２が保持され、出力データθ１として出力されるので、デジタル加算器１０がオーバーフローすることはない。
【００３７】
上述の一連の動作を繰り返すことにより、パルス列出力ｆｏｕｔを得られる。
【００３８】
ここで、出力パルスの周波数ｆｏｕｔ、設定値Ｐｓ、第１の基準値Ｄ１および第２の基準周波数ｆｃ２の関係を以下に記す。
ｆｏｕｔ＝（Ｐｓ／（Ｄ１／ｆｃ２）
ｆｏｕｔの最小値：ｆｏｕｔ（ｍｉｎ）＝ｆｃ２／Ｄ１
（なぜならば、Ｐｓ＝１）
ｆｏｕｔ（ｍｉｎ）の周期：１／ｆｏｕｔ（ｍｉｎ）＝Ｄ１／ｆｃ２
ｆｏｕｔの最大値：ｆｏｕｔ（ｍａｘ）＝ｆｃ２／２
【００３９】
上述の式より、ｆｏｕｔは、
「ｆｃ２／Ｄ１≦ｆｏｕｔ≦ｆｃ２／２」であり、「ｆｃ２／Ｄ１」単位で変化できることになる。
また、「ｆｏｕｔ（ｍａｘ）＝ｆｃ２／２」より、
0003551002.tif 000003
となり、設定値Ｐｓの最大値Ｐｓ（ｍａｘ）は、「Ｐｓ（ｍａｘ）＝Ｄ１／２」と表され、さらにＰｓを自然数とすれば、「１≦Ｐｓ≦Ｄ１／２」となることから、１単位で変化できることになる。
【００４０】
この実施の形態においては、設定値Ｐｓを「第１の基準値Ｄ１／第２の基準周波数ｆｃ２」時間当りのパルス数設定値とすることにより、ｆｏｕｔは「第１の基準値Ｄ１／第２の基準周波数ｆｃ２」秒間にＰｓのパルス出力となるパルス列を得ることができる。
ここで、Ｐｓ＝１の場合には「第１の基準値Ｄ１／第２の基準周波数ｆｃ２」秒間にｆｏｕｔが１パルス出力となるパルス列を得ることができる。
【００４１】
図２はこの発明の一実施の形態である可変周波数パルス発生回路におけるθ１とｆｏｕｔとの経過時間に対する変化を示した表である。これは、Ｐｓ＝１、第１の基準値Ｄ１＝２０、第２の基準値Ｄ２＝１０、第２の基準周波数ｆｃ２＝２０Ｈｚ、パルス発生回路１４を「加算結果θ１が１から１０までならｆｐを０、θ１が１１から２０（＝０）までならｆｐを１、θ１が２０より大きければｆｐを０とする論理」に組んだ場合である。また、第１のデータ保持回路１１の初期値および第２のデータ保持回路１５の初期値を０とする。
この場合、経過時間は５０ｍｓ＝１／２０ｓ（＝１／ｆｃ２）周期で更新される。
【００４２】
経過時間０／２０ｓ＝初期状態においては、Ｐｓ＝０、θ１＝０から、デジタル加算器１０の演算結果はθ２＝０となり、ｆｏｕｔの初期値は０となる。
経過時間１／２０ｓでは、Ｐｓ＝１、θ１＝０から、デジタル加算器１０の演算結果はθ２＝１となり、第１のデータ保持回路１１においてθ１＝１となり、１≦θ１≦１０なのでｆｐ＝０であり、第２のデータ保持回路１５の値は０で、ｆｏｕｔの値も０である。
経過時間２／２０ｓでは、Ｐｓ＝１、θ１＝１から、デジタル加算器１０の演算結果はθ２＝２となり、第１のデータ保持回路１１においてθ１＝２となり、１≦θ１≦１０なのでｆｐ＝０であり、第２のデータ保持回路１５の値は０で、ｆｏｕｔの値も０である。・・・・・
【００４３】
経過時間１１／２０ｓでは、Ｐｓ＝１、θ１＝１０から、デジタル加算器１０の演算結果はθ２＝１１となり、第１のデータ保持回路１１においてθ１＝２となり、１１≦θ１≦２０なのでｆｐ＝１であり、第２のデータ保持回路１５の値は１で、ｆｏｕｔの値も１となる。・・・・
【００４４】
経過時間２１／２０ｓでは、Ｐｓ＝１、θ１＝２０から、デジタル加算器１０の演算結果はθ２＝２１となり、第１のデータ保持回路１１においてθ１＝２１となり、θ１＞２０なのでｆｐ＝０となり、第２のデータ保持回路１５の値は０で、ｆｏｕｔの値も０となる。
【００４５】
図３はこの発明の一実施の形態である可変周波数パルス発生回路におけるパルス列出力ｆｏｕｔの波形を示す図である。図において、（ａ）は、Ｐｓ＝１、第１の基準値Ｄ１＝２０、第２の基準値Ｄ２＝１０、第２の基準周波数ｆｃ２＝２０Ｈｚ、パルス発生回路１４を「加算結果θ１が１から１０までならｆｐを０、θ１が１１から２０（＝０）までならｆｐを１、θ１が２０より大きければｆｐを０とする論理」に組んだ場合（上述の図２）のパルス列出力ｆｏｕｔの波形を示し、（ｂ）はＰｓ＝２とした場合のパルス列出力ｆｏｕｔの波形を示す。
また、θ１の更新は５０ｍｓ（＝１／ｆｃ２）周期で行われ、
（ａ）の場合（Ｐｓ＝１）はｆｏｕｔ＝１Ｈｚ、
（ｂ）の場合（Ｐｓ＝２）はｆｏｕｔ＝２Ｈｚとなる。
【００４６】
上述のように、第２の基準周波数ｆｃ２＝２０Ｈｚと２ｍの整数倍でなくとも、１Ｈｚ単位の任意な出力パルス周波数を得ることができる。
【００４７】
図４はこの発明の一実施の形態である可変周波数パルス発生装置における定速領域処理の制御方法を示す図であり、（ａ）は定速領域パターン、（ｂ）は出力パルス周波数の形状である。
図（ｂ）に示すように、ＣＰＵに対しての割込み処理によらずに任意の周波数の出力パルスが実現できるようにしたので、ＣＰＵへの負担が軽くなり、他の処理速度が速くすることができるとともに、割込み処理が不要となることから、ソフトウエアへの負担が減り、ＯＳメモリの削減ができる。
【００４８】
実施の形態２．
図５はこの発明の一実施の形態に係る可変周波数パルス発生回路のブロック構成を示す図である。図において、１０〜１３、１５〜１９、Ｐｓ、ｆｂ、ｆｃ１、ｆｃ２、ｆｃ３、ｆ４、ｆｐ、ｆｏｕｔは上述の実施の形態１における図１と同様であり、その説明を省略する。１ｂは可変周波数パルス発生回路、２０は第３のデータ比較器、２１はパルス発生回路である。
【００４９】
実施の形態１では、第２の基準値Ｄ２を第１の基準値Ｄ１の１／２とし、第１のデータ比較器１２からの比較結果および第２のデータ比較器１３からの比較結果を基に、パルス発生回路１４でｆｐを出力するようにしたものを示したが、
実施の形態２においては、第２の基準値Ｄ２を第１の基準値Ｄ１の１／１以下の任意の値とし、さらに第２の基準値Ｄ２を超えかつ第１の基準値Ｄ１未満の範囲に設定される第３の基準値を設け、第３のデータ比較器２０で第１のデータ保持回路１１からの出力θ１と第３の基準値Ｄ３との大小比較を行い、比較結果を出力するようにし、パルス発生回路２１は第１のデータ比較器１２からの比較結果、第２のデータ比較器１３からの比較結果および第３のデータ比較器２０からの比較結果を基に、ｆｐを出力するようにしたものである。
【００５０】
図６はこの発明の一実施の形態に係る可変周波数パルス発生回路におけるＰｓ＝１の場合のθ１とｆｏｕｔとの経過時間に対する変化を示した表である。これは、Ｐｓ＝１、第１の基準値Ｄ１＝２０、第３の基準値Ｄ３＝１６、第２の基準値Ｄ２＝６、ｆｃ２＝２０Ｈｚ、パルス発生回路２１を「加算結果θ１が０から６までならｆｐを０、θ１が７から１６までならｆｐを１、θ１が１７から２０（＝０）までならｆｐを０、θ１が２０より大きければｆｐを０とする論理」に組んだ場合である。また、第１のデータ保持回路１１の初期値および第２のデータ保持回路１５の初期値を０とする。
この場合、経過時間は５０ｍｓ＝１／２０ｓ（＝１／ｆｃ２）周期で更新される。
【００５１】
図７はこの発明の一実施の形態に係る可変周波数パルス発生回路におけるパルス列出力ｆｏｕｔの波形を示す図である。
図において、（ａ）はＰｓ＝１、第１の基準値Ｄ１＝２０、第３の基準値Ｄ３＝１６、第２の基準値Ｄ２＝６、ｆｃ２＝２０Ｈｚ、パルス発生回路２１を「加算結果θ１が０から６までならｆｐを０、θ１が７から１６までならｆｐを１、θ１が１７から２０（＝０）までならｆｐを０、θ１が２０より大きければｆｐを０とする論理」に組んだ場合（上述の図６）のパルス列出力ｆｏｕｔの波形を示し、（ｂ）はＰｓ＝２とした場合のパルス列出力ｆｏｕｔの波形を示す。
また、θ１の更新は５０ｍｓ（＝１／ｆｃ２）周期で行われ、
ｆｏｕｔ（（ａ）の場合（Ｐｓ＝１）はｆｏｕｔ＝１Ｈｚ、（ｂ）の場合（Ｐｓ＝２）はｆｏｕｔ＝２Ｈｚ）は、実施の形態１の図３のものに比べ７２°位相が速いものが得られる。
0003551002.tif 000004
【００５２】
上述においては、第２の基準値Ｄ２を第１の基準値の１／２未満とし、第３の基準値Ｄ３を第２の基準値Ｄ２に第１の基準値の１／２を加えた値とした例を示したが、第２の基準値Ｄ２を第１の基準値の１／１以下の任意の値とし、第３の基準値Ｄ３を第２の基準値Ｄ２を超えかつ第１の基準値Ｄ１未満の範囲であればよい。
第３のデータ比較器２０で第１のデータ保持回路１１からの出力θ１と第３の基準値Ｄ３との大小比較を行い、比較結果を出力するようにし、パルス発生回路２１は第１のデータ比較器１２からの比較結果、第２のデータ比較器１３からの比較結果および第３のデータ比較器２０からの比較結果を基に、ｆｐを出力するようにしたことにより、他のデジタル加算器等の回路を共用でき、回路のゲート数を節約して、複数の位相ずれパルスを得ることができる。
また、変調波を表現するように比較器と判定回路を組めば、任意の変調波を得られる。（例えば、正弦波の変調波を得られる）
【００５３】
実施の形態３．
第１の基準値Ｄ１を、「第１の基準値Ｄ１＝第２の基準周波数ｆｃ２×ｎ」とすると（ただし、ｎ＝整数）、ｆｏｕｔは、
0003551002.tif 000005
となり、最小単位を「１／ｎ」Ｈｚとし、設定値Ｐｓの１／ｎ倍の周波数となるパルス列を得ることができる。
ｎ＝１の場合、１Ｈｚ単位で設定値Ｐｓの周波数となるパルス列を得ることができる。この場合は、ｆｏｕｔ＝Ｐｓとなり、Ｐｓはｆｏｕｔの周波数（速度）となる。
また、ｎ＝２の場合、０．５Ｈｚ単位で設定値Ｐｓの１／２の周波数となるパルス列を得ることができる。
【００５４】
上述の実施の形態１〜３において、デジタル加算器１０の初期値、第１のデータ保持回路１１の初期値および第２のデータ保持回路１５の初期値を０の場合で説明したが、第２のデータ保持回路１５の初期値を０または１に設定可能にすることにより位相ずれしたパルス列を得ることができる。
【００５５】
また、デジタル加算器１０の初期値を第１の基準値Ｄ１以下の任意の値に設定可能にすることにより、「位相ずれ＝３６０°×（（初期値×ｎ）／（第１の基準値Ｄ１×ｎ））」と任意の位相ずれしたパルス列を得ることができる。
【００５６】
さらに、第１のデータ比較器および第２のデータ比較器の前段に第１の基準値Ｄ１以下の任意の値を加算可能とする加算器（図示せず）を設けることにより、「位相ずれ＝３６０°×（（初期値×ｎ）／（第１の基準値Ｄ１×ｎ））」と任意の位相ずれしたパルス列を得ることができる。
【００５７】
実施の形態４．
上述の実施の形態１〜３においては、設定値Ｐｓを第１の基準値Ｄ１を第１の基準周波数ｆｃ１で除算して得られる時間当たりのパルス数として設定される一定値のものとして説明したが、この実施の形態においては、設定値Ｐｓを可変値とし、設定値Ｐｓの与え方（データおよびタイミング）、第１のデジタル加算器１０での減算をさせるためのデータおよびタイミングの制御を追加したものを説明する。
【００５８】
図８はこの発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置のブロック構成を示す図である。図において、１０〜１７、１９、Ｐｓ、ｆｂ、ｆｃ１、ｆｃ２、ｆｃ３、ｆ４、ｆｐ、ｆｏｕｔは上述の実施の形態１における図１と同様であり、その説明を省略する。
また、１ｃは可変周波数パルス発生回路、９１は基準パルス発生器、９２は第２のデータセレクタ、９３は第３のデータセレクタ、９４はＸＯＲ回路、９５はダウンカウンタ、１００は加減速データ生成手段、１１０は加速／定速／減速切換制御手段である。
ここでは、第１の基準値Ｄ１＝（ｆｃ×ｎ）とし、ｆｏｕｔ＝Ｐｓ／ｎになるような設定をしている（ただし、ｎは自然数）。
【００５９】
基準パルス発生器９１は、第１の基準周波数ｆｃ１である一定周期の基準パルスと第１の基準周波数ｆｃ１と位相の異なる第２の基準周波数ｆｃ２および第３の基準周波数ｆｃ３の基準パルスとを発生する図１に記載の基準パルス発生器１８において、更に第１の基準周波数ｆｃ１より位相が進んだ基準周波数ｆｃ０の基準パルスを発生するようにしたものである。
第２のデータセレクタ９２は、加減速信号＝１の時、加減速データ生成手段１００の出力を選択して出力し、加減速信号＝０の時、定速時のデータである（Ｖ１×ｎ）を選択して出力する。
第３のデータセレクタ９３は、基準値オーバー信号Ｓ＝０の時（θ１≦第１の基準値Ｄ１）、第２のデータセレクタ９２の出力を選択し、
基準値オーバー信号Ｓ＝１の時（θ１＞第１の基準値Ｄ１）、第１の基準値Ｄ１を選択し、出力する。
ＸＯＲ回路９４は、基準値オーバー信号Ｓと減速開始信号を入力とし、その排他的論理和であるＸＯＲをとって減算信号として出力する。
ダウンカウンタ９５は、減速開始パルス数設定値からｆｏｕｔの立上りエッジを契機（１パルス出し切る０．５パルス前のタイミング）にダウンカウントし、カウントアップ信号（減速停止信号）を出力する。
【００６０】
図９は加減速データ生成手段１００のブロック構成を示す図である。図において、１０１は第２のデジタル加算器、１０２は第３のデータ保持回路、１０３は第３のデジタル加算器、１０４は第４のデータセレクタ、１０５は第２の反転器、１０６は第３の反転器、１０７はＡＮＤ回路である。
また、定速時の速度データをＶ１、起動時の速度データ（初期値）をＶ０とした場合、加減速域での速度データの変動分（＝Ｖ１−Ｖ０）を加減速域で時間とともに変化させる速度の最小単位をΔＶとし、速度の最小単位ΔＶをｎ倍したもの（＝ΔＶ×ｎ）をΔｙＡ２、起動時の速度データ（初期値）Ｖ０をΔｙＢ２とする。
また、Δｔ１はΔｔ１設定値と基準周波数ｆｃ０によって基準周波数ｆｃ０を分周して得られる信号である。
加減速データ生成手段１００は、ΔｙＡ２、ΔｙＢ２×ｎ、Δｔ１、減速開始信号を入力とし、（ΔｙＡ３＋ΔｙＢ２×ｎ）を出力する。
【００６１】
加減速データ生成手段１００の動作について説明する。
第２の反転器１０５は、ΔｙＡ２（＝ΔＶ×ｎ）を入力し、ビット反転して第４のデータセレクタ１０４に出力する。
第４のデータセレクタ１０４は、減速開始信号が０の時はΔｙＡ２（＝ΔＶ×ｎ）を選択し、減速開始信号が１の時は第２の反転器１０５の出力データを選択して、第２のデジタル加算器１０１に出力する。
第２のデジタル加算器１０１は、第３のデータ保持回路１０２の出力データと第４のデータセレクタ１０４の出力データと減速開始信号とを加算して、第３のデータ保持回路１０２に出力する。
第３の反転器１０６は、α＝−１信号を入力してビット反転して、ＡＮＤ回路１０７に出力する。
ＡＮＤ回路１０７は、第３の反転器１０６の出力とΔｔ１を入力して論理積した結果を、第３のデータ保持回路１０２に出力する。
第３のデータ保持回路１０２は、ＡＮＤ回路１０７の出力の立上りエッジを契機として第２のデジタル加算器１０１の出力データを取り込み、保持し、第２のデジタル加算器１０１および第３のデジタル加算器１０３にΔｙＡ３のデータとして出力する。
第３のデジタル加算器１０３は、第３のデータ保持回路１０２の出力データΔｙＡ３とΔｙＢ２×ｎのデータとを加算して、（ΔｙＡ３＋ΔｙＢ２×ｎ）を出力する。
【００６２】
図１０は加速／定速／減速切換制御手段１１０のブロック構成を示す図である。図において、１１１はΔｔ１／加減速信号生成回路、１１２は減算開始信号、１１３は減速開始信号である。
加速／定速／減速切換制御手段１１０は、θ１、ｆｃ０、ｆｏｕｔ、加減速時間分割数α、Δｔ１設定値、減速停止外部信号、カウントアップ信号（減速停止信号）、出力パルス数（偶数／奇数判別）を入力し、Δｔ１、加減速信号、減算開始信号、減速開始信号、α＝−１信号を出力する。
【００６３】
図８〜図１０に基づき、この実施の形態における制御装置の動作について説明する。
定速時の速度データをＶ１、起動時の速度データ（初期値）をＶ０とし、加減速域での速度指令データで「定速時の速度データＶ１−起動時の速度データ（初期値）Ｖ０」の速度データ（変動分＝Ｖ１−Ｖ０）を加減速域で時間とともに変化させる最小速度の単位をΔＶとし、そのｎ倍をΔｙＡ２とし（ΔｙＡ２＝（ΔＶ×ｎ））、（起動時の速度データ（初期値）＝Ｖ０）＝ΔｙＢ２とする。
加減速域での速度データの変動分（Ｖ１−Ｖ０）のΔＶによる分割数をＡ２とすると、Ａ２＝（（（Ｖ１−Ｖ０）／ΔＶ）の小数点以下切り上げ）
＝（速度の階段の数）≒（（Ｖ１−Ｖ０）／ΔＶ）、
Ｖ１≒（ΔＶ×Ａ２＋Ｖ０）＝Ｖ１’である。
Ａ２＝（α＋１）とおき、加減速時間分割数α＝（Ａ２−１）、加減速時間をｔ１とすれば、加減速域での速度変更タイミングΔｔ１は、
Δｔ１＝（（ｔ１／α）の（１／ｆｃ０）倍で小数点以下切り捨て）
＝Δｔ１設定値＝（ｔ１’／α）≒（ｔ１／α）、
（ｔ１’／α）≧（２／ｆｃ０）とできる。
【００６４】
減速開始パルス数設定値をｙ５、出力パルス数をｙ６とし、加減速域でのパルス出力数を「ｙ０’＋ｙ１’」（ここで、ｙ０’＝Ｖ０×ｔ１’、ｙ１’＝（Ｖ１’−Ｖ０）×ｔ１’／２）とすれば、
「ｙ６／２≧（ｙ０’＋ｙ１’）」の場合は、ｙ５＝（ｙ６−（ｙ０’＋ｙ１’）の小数点以下切り捨て）とし、
（ｙ６／２）＜（ｙ０’＋ｙ１’）の場合は、ｙ５＝（（ｙ６／２）の小数点以下切り捨て）とする。尚、ΔｙＡ３は加速域ではΔｔ１の立上りエッジごとにΔｙＡ３がΔｙＡ２ずつ加算していき、定速域では加算を１回のみ行い、減速域ではΔｔ１の立上りエッジごとにΔｙＡ２ずつ減算していく。この時の１０２のデータ保持回路の出力であるΔｙＡ３の初期値は０とする。
【００６５】
加速／定速／減速切替制御手段１１０で、出力パルス数（偶数／奇数判別）は、出力パルス数ｙ６の最下位ビットをみて、出力パルス数が偶数か奇数かを判別するためのものであり、少なくとも最下位ビットがあれば良い。
Δｔ１は、Δｔ１設定値と「ｆｃ１より位相が進んだ動作タイミングであるｆｃ０」によってｆｃ０を分周して得られる信号で、加速／定速／減速切替制御手段１１０の動作開始後加速域に入ると、Δｔ１が０から１に変化して、Δｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。
加速域から定速域に移る際にΔｔ１が０から１に変化して、αカウンタ＝αとなりＡＥＡＨ＝１（Ｈ）に保持され（αカウンタの初期値＝０から、Δｔ１の立上りエッジでカウントする。減速開始信号＝０の時にαカウンタを加算カウント、減速開始信号＝１の時にαカウンタを減算カウントする。但しΔｔ１の最初の立上りエッジが実施例の動作開始と同時であるとした場合、Δｔ１の最初の立上りエッジでは、αカウンタの値はカウントせずに、Δｔ１の２回目の立上りエッジ以降でαカウンタの値がカウントされる。）、定速域に入る。
【００６６】
定速域に入ると、第２のデータセレクタ９２では加減速信号＝０（定速時）となり、（Ｖ１×ｎ）が選択され、第１のデータ保持回路１１へと伝わり、これはｆｃ１のタイミング前に伝わっているようなタイミングである。その後の定速域では、Δｔ１が０固定となり、定速から減速に移る際にΔｔ１が０から１に変化してΔｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。加速から定速にならずに減速になる場合は、ｆｏｕｔの（ｙ６／２）のエッジの直前のΔｔ１からｆｏｕｔの（ｙ６／２）のエッジまでのｆｃ０の数を加算カウントし、これをｆｏｕｔの（ｙ６／２）のエッジから減算カウントして減算カウント中は、Δｔ１が０固定となり、カウント値＝０になったところでΔｔ１が０から１に変化してΔｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。Δｔ１からｆｏｕｔの（ｙ６／２）のエッジが来ない場合はΔｔ１の立上りエッジでｆｃ０のカウント値＝０にクリアする。
【００６７】
α＝−１信号は、αカウンタ値＝−１になると１（Ｈ）になる信号である。加減速信号は、加減速域では１、定速域では０となる。
定速から減速に移る際には、減算開始信号が０から１になると、ＡＥＡＨが０から１（Ｈ）に保持されてから最初のｆｏｕｔのエッジまでのｆｃ０の数をカウントして保持しておいた値を減算カウントしカウント値＝０になると加減速信号は１となる。加速から定速にならずに減速する場合は、加減速信号は１のままである。ＡＥＡＨが０から１（Ｈ）に保持されてから最初のｆｏｕｔのエッジがきた時には、この時のθ１を保持し、減算開始信号が０から１になった時にθ１の値を、保持しておいたθ１の値（ＡＥＡＨが０から１（Ｈ）に保持されてから最初のｆｏｕｔのエッジがきた時のθ１の値）に置き換え、それ以後はこの置き換えた値にて処理していく。
【００６８】
定速から減速になる場合は、加減速信号が０から１になるため、「Ｖ１×ｎ」から「（ΔｙＡ２×α（＝ΔｙＡ３））＋ΔｙＢ２×ｎ」に切換る。この時および加速から減速する時、Δｔ１の立上りを契機にαカウンタ値＝（α−１）となる。これに合わせてΔｙＡ３がΔｙＡ２ずつ減算される。この後、Δｔ１の立上りを契機にαは、１ずつ減算され、α＝０の次はα＝−１となり、α＝−１信号が出力されて、α＝−１では、ΔｙＡ３からΔｙＡ２を減算しない。この後ｆｏｕｔ＝０（初期値）になってパルス出力が終了すると、全ての動作が完了となる。
0003551002.tif 000006
（但し、α＝−１では、α＝０に置き換える）
【００６９】
加速から定速にならずに減速する場合は、ＡＥＡＨが０固定であり、このＡＥＡＨ＝０かつ減速開始信号が１になった時に、減算開始信号は０から１になる。
加速から定速になる場合には、ＡＥＡＨが０から１（Ｈ）に保持されてから最初のｆｏｕｔのエッジが立下りなのか立上りなのかを保持し、カウントアップ信号（減速停止信号）または減速停止外部信号のいずれかが入って（１になって）から、ｆｏｕｔのエッジが、保持しておいたエッジ（ＡＥＡＨが０から１（Ｈ）に保持されてから最初のｆｏｕｔのエッジが立下りなのか立上りなのかを保持しておいた）と同じエッジになった時に、減算開始信号は０から１に保持される。カウントアップ信号（減速停止信号）または減速停止外部信号のいずれかが入ったら（１になったら）減速開始準備信号として、０から１に保持される。
【００７０】
減速開始信号は、加速から定速になる場合はＡＥＡＨが０から１（Ｈ）に保持されて、その後、加減速信号が１になり、カウントアップ信号（減速停止信号）または減速停止外部信号のいずれかが入って（減速開始準備信号＝１になって）から、ｆｏｕｔのビット反転した信号が０から１になる（１パルス出し切る）と減速開始信号が０から１に保持される。
加速から定速にならずに減速する場合は、出力パルス数ｙ６が偶数なら、カウントアップ信号（減速停止信号）が入って（１になって）からｆｏｕｔの立下りエッジで、減速開始信号が０から１に保持され、出力パルス数ｙ６が奇数なら、カウントアップ信号（減速停止信号）が入って（１になって）からｆｏｕｔの立上りエッジで、減速開始信号が０から１に保持される。
ここで、ΔｙＡ２、ΔｙＢ２×ｎ、Ｖ１×ｎ、加減速時間分割数＝α、Δｔ１設定値、出力パルス数（偶数／奇数判別）の各設定値は、あらかじめ決定しておく値である。
【００７１】
加速から定速になってから減速する場合は、出力パルス数が偶数でも奇数でも処理内容は同じであるが、加速から減速する場合は、出力パルス数が偶数の場合と、奇数の場合とで処理内容が異なるため、以下説明する。
【００７２】
図１１は、この発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置におけるｆｏｕｔの生成状況の動作を示す図で、「（ｙ６／２）＜（ｙ０’＋ｙ１’）」＝三角形＝加速から定速にならずに減速になる場合で、出力パルス数ｙ６＝８、出力パルス数（偶数／奇数判別）は最下位ビットが０なので偶数の場合で、減速開始パルス数設定値ｙ５＝（（ｙ６／２）の小数点以下切り捨て）＝４とする。
【００７３】
ｆｃ０＝２０、ｎ＝１、Ｖ０＝２０Ｈｚ、Ｖ１＝５Ｈｚ、ｔ１＝２秒、ΔＶ＝１Ｈｚとすると、
Ｄ１＝ｆｃ０×ｎ＝２０×１＝２０、Ｄ２＝Ｄ１／２＝２０／２＝１０、Ａ２＝Ｖ１／ΔＶ＝５／１＝５、α＝Ａ２−１＝５−１＝４、Δｔ１＝ｔ１／αの小数点以下切り捨て＝２／４＝０．５秒、ΔｙＢ２＝Ｖ０×ｎ＝０×１＝０、ΔｙＡ２＝ΔＶ×ｎ＝１×１＝１、となる。
【００７４】
Δｔ１は、Δｔ１設定値と「ｆｃ１より位相が進んだ動作タイミングであるｆｃ０」によってｆｃ０を分周して得られる信号で、加速／定速／減速切替制御手段１１０の動作開始後加速域に入ると、Δｔ１が０から１に変化して、Δｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。αカウンタの初期値＝０から、Δｔ１の立上りエッジでカウント。加速域では減速開始信号＝０でありαカウンタを加算カウントする。但しΔｔ１の最初の立上りエッジが加速／定速／減速切替制御手段１１０の動作開始と同時であるとした場合、Δｔ１の最初の立上りエッジでは、αカウンタの値はカウントせずに、Δｔ１の２回目の立上りエッジ以降でαカウンタの値がカウントされる。加速域ではΔｔ１の立上りエッジごとにΔｙＡ３がΔｙＡ２ずつ加算していく。この時の第３のデータ保持回路１０２の出力であるΔｙＡ３の初期値は０とする。
【００７５】
ｆｏｕｔの「ｙ６／２」＝４のエッジの直前のΔｔ１からｆｏｕｔの「ｙ６／２」のエッジまでのｆｃ０の数を加算カウントし、これをｆｏｕｔの「ｙ６／２」のエッジから減算カウントして減算カウント中は、Δｔ１が０固定となり、カウント値＝０になったところでΔｔ１が０から１に変化してΔｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。Δｔ１からｆｏｕｔの「ｙ６／２」のエッジが来ない場合はΔｔ１の立上りエッジでｆｃ０のカウント値＝０にクリアする。
【００７６】
加速から定速にならずに減速する場合は、加減速信号は１のままである。また、出力パルス数ｙ６が偶数なので、カウントアップ信号（減速停止信号）が入って（１になって）からｆｏｕｔの立下りエッジで、減速開始信号が０から１に保持される。加速から定速にならずに減速する場合は、ＡＥＡＨが０固定であり、このＡＥＡＨ＝０かつ減速開始信号が１になった時に、減算開始信号は０から１になる。減速開始信号＝１の時にαを減算カウントする。加速から減速する時、Δｔ１の立上りを契機にαカウンタ値＝（α−１）となる。これに合わせてΔｙＡ３がΔｙＡ２ずつ減算される。この後、Δｔ１の立上りを契機にαは、１ずつ減算され、α＝０の次はα＝−１となり、α＝−１信号が出力されて、α＝−１では、ΔｙＡ３からΔｙＡ２を減算しない。
【００７７】
この後ｆｏｕｔ＝０（初期値）になってパルス出力が終了すると、全ての動作が完了となる。つまり、ｆｏｕｔの「ｙ６／２」＝４パルスを境に加速域と減速域に分かれ、加速域と減速域が対称になる。言い換えれば、ｆｏｕｔの「ｙ６／２」＝４パルスを境に減速域になって、加速域で辿った通りにｆｏｕｔの論値を反転して戻ることになる。
【００７８】
図１２は、この発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置におけるｆｏｕｔの生成状況の動作を示す図で、「（ｙ６／２）＜（ｙ０’＋ｙ１’）」＝三角形＝加速から定速にならずに減速になる場合で、出力パルス数ｙ６＝７、出力パルス数（偶数／奇数判別）は最下位ビットが１なので奇数の場合で、減速開始パルス数設定値ｙ５＝（（ｙ６／２）の小数点以下切り捨て）＝３とする。
【００７９】
Δｔ１の生成ロジックは上述の図１１と同様であり、その説明を省略する。
ｆｏｕｔの「ｙ６／２」＝３．５のエッジの直前のΔｔ１からｆｏｕｔの「ｙ６／２」のエッジまでのｆｃ０の数を加算カウントし、これをｆｏｕｔの「ｙ６／２」のエッジから減算カウントして減算カウント中は、Δｔ１が０固定となり、カウント値＝０になったところでΔｔ１が０から１に変化してΔｔ１の１／２時間の間Δｔ１が１、Δｔ１の１／２時間の間Δｔ１が０となる。Δｔ１からｆｏｕｔの「ｙ６／２」のエッジが来ない場合はΔｔ１の立上りエッジでｆｃ０のカウント値＝０にクリアする。
【００８０】
加速から定速にならずに減速する場合は、加減速信号は１のままである。また、出力パルス数ｙ６が奇数なので、カウントアップ信号（減速停止信号）が入って（１になって）からｆｏｕｔの立上りエッジで、減速開始信号が０から１に保持される。加速から定速にならずに減速する場合は、ＡＥＡＨが０固定であり、このＡＥＡＨ＝０かつ減速開始信号が１になった時に、減算開始信号は０から１になる。減速開始信号＝１の時にαを減算カウントする。加速から減速する時、Δｔ１の立上りを契機にαカウンタ値＝（α−１）となる。これに合わせてΔｙＡ３がΔｙＡ２ずつ減算される。この後、Δｔ１の立上りを契機にαは、１ずつ減算され、α＝０の次はα＝−１となりα＝−１信号が出力されて、α＝−１では、ΔｙＡ３からΔｙＡ２を減算しない。
【００８１】
この後、ｆｏｕｔ＝０（初期値）になってパルス出力が終了すると、全ての動作が完了となる。
つまり、ｆｏｕｔの「ｙ６／２」＝３．５パルスを境に加速域と減速域に分かれ、加速域と減速域が対称になる。言い換えれば、ｆｏｕｔの「ｙ６／２」＝３．５パルスを境に減速域になって、加速域で辿った通りにｆｏｕｔの論値を反転して戻ることになる。
【００８２】
図１３は、この発明の一実施の形態に係る可変周波数パルス発生回路における加速域でのパルス列出力ｆｏｕｔの波形を示す図である。図において、（ａ）はＰｓ＝１→２［Ｈｚ］、Δｔ１＝１秒、第１の基準値Ｄ１＝２０、第２の基準値Ｄ２＝１０、ｆｃ０＝２０Ｈｚ、パルス発生回路１４の論理を「加算結果θ１が１から１０までならｆｐを０、θ１が１１から２０（＝０）までならｆｐを１とする論理」に組んだ場合のパルス列出力ｆｏｕｔの波形を示し、（ｂ）はＰｓ＝１→２→３→４［Ｈｚ］、Δｔ１＝０．５秒、第１の基準値Ｄ１＝２０、第２の基準値Ｄ２＝１０、ｆｃ０＝２０Ｈｚ、パルス発生回路１４の論理を「加算結果θ１が１から１０までならｆｐを０、θ１が１１から２０（＝０）までならｆｐを１とする論理」に組んだ場合のパルス列出力ｆｏｕｔの波形を示す。
【００８３】
図１３（ａ）の、０秒から１秒の間のパルス列出力ｆｏｕｔの波形は上述の図３（ａ）と同様であり、また１秒から２秒（図示せず）の間のパルス列出力ｆｏｕｔの波形は上述の図３（ｂ）と同様である。
また、図１３（ｂ）は、上述の図１１、図１２の加速部分を示したものである。
【００８４】
上述の実施の形態に係る周波数可変のパルス発生装置は、パルスモータの速度制御、位置制御などのため、任意所望の周波数、パルス数のパルス信号を出力することができる。
また、ＰＷＭインバータの制御装置における、インバータ周波数に比例した高周波の周波数精度が高いクロックパルスなど、周波数精度が要求される用途に使用できる。
【００８５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００８６】
この発明の可変周波数パルス発生装置においては、第１の基準値Ｄ１／第２の基準周波数ｆｃ２の周期で、「Ｄ１／ｆｃ２」時間当りの設定値Ｐｓを繰り返し加算し、加算結果を第１の基準値Ｄ１および第１の基準値Ｄ１の１／２の値である第２の基準値Ｄ２と比較演算することによりパルスの値を決定するようにしたので、出力パルスを設定値に比例した任意の周波数にすることができる。
また、任意の基準クロックでも任意の周波数の出力パルスが実現できるようにしたので、ＣＰＵと発振器との共用化が図れ、コスト、実装スペースの削減ができる。
さらに、任意の周波数が得られるようにしたので、加減速域の多段な周波数変化における段数、速度変化量を細かく設定できるようになり、滑らかな加速、減速ができ、パルスモータが脱調しにくいという効果が得られる。
【００８７】
また、第２の基準値Ｄ２を第１の基準値Ｄ１の１／１以下の任意の値とし、さらに第２の基準値Ｄ２を超えかつ第１の基準値Ｄ１未満の範囲に設定される第３の基準値を設け、第３のデータ比較器２０で第１のデータ保持回路１１からの出力θ１と第３の基準値Ｄ３との大小比較を行い、比較結果を出力するようにし、パルス発生回路２１は第１のデータ比較器１２からの比較結果、第２のデータ比較器１３からの比較結果および第３のデータ比較器２０からの比較結果を基に、ｆｐを出力するようにしたので、回路のゲート数を節約して、複数の位相ずれパルスを得ることができる。
【００８８】
さらに、第１の基準値Ｄ１を、第２の基準周波数ｆｃ２の整数倍とするようにしたので、定速域において補正のための割込み処理をしなくても、定速時の速度が１Ｈｚ単位の任意な出力パルス周波数が得られる。
【００８９】
また、第２のデータ保持回路の初期値を０または１に設定可能にしたので、位相ずれしたパルス列を出力することができる。
【００９０】
さらに、デジタル加算器の初期値を第１の基準値以下の任意の値に設定可能にしたので、任意の位相ずれしたパルス列を出力することができる。
【００９１】
また、第１のデータ比較器および第２のデータ比較器の前段に第１の基準値以下の任意の値を加算可能とする加算器を設けたので、任意の位相ずれしたパルス列を出力することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態である可変周波数パルス発生回路のブロックを示す図である。
【図２】この発明の一実施の形態である可変周波数パルス発生回路におけるθ１とｆｏｕｔとの経過時間に対する変化を示した表である。
【図３】この発明の一実施の形態である可変周波数パルス発生回路におけるパルス列出力ｆｏｕｔの波形を示す図である。
【図４】この発明の一実施の形態である可変周波数パルス発生装置における定速領域処理の制御方法を示す図である。
【図５】この発明の一実施の形態に係る可変周波数パルス発生回路のブロック構成を示す図である。
【図６】この発明の一実施の形態に係る可変周波数パルス発生回路におけるＰｓ＝１の場合のθ１とｆｏｕｔとの経過時間に対する変化を示した表である。
【図７】この発明の一実施の形態に係る可変周波数パルス発生回路におけるパルス列出力ｆｏｕｔの波形を示す図である。
【図８】この発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置のブロック構成を示す図である。
【図９】加減速データ生成手段１００のブロック構成を示す図である。
【図１０】加速／定速／減速切換制御手段１１０のブロック構成を示す図である。
【図１１】この発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置におけるｆｏｕｔの生成状況の動作を示す図である。
【図１２】この発明の一実施の形態に係る可変周波数パルス発生回路およびその周辺装置とで構成される制御装置におけるｆｏｕｔの生成状況の動作を示す図である。
【図１３】この発明の一実施の形態に係る可変周波数パルス発生回路における加速域でのパルス列出力ｆｏｕｔの波形を示す図である。
【図１４】特開昭６０−１８７１２３号公報に開示されている可変周波数パルス発生装置の回路構成を示す図である。
【図１５】デジタル加算器６１における初期値を０とし、ｆｓ＝１の場合の出力データθ１の増加を２進データとして示した表である。
【図１６】デジタル加算器６１における初期値を０とし、ｆｓ＝２の場合の出力データθ１の増加を２進データとして示した表である。
【図１７】図１５および図１６における２進表示の２３の桁におけるパルス波形を示す図である。
【図１８】従来の可変周波数パルス発生装置における加減速処理の制御方法を示す図である。
【符号の説明】
１ａ，１ｂ，１ｃ  可変周波数パルス発生回路、  １０  デジタル加算器、  １１  第１のデータ保持回路、  １２  第１のデータ比較器、  １３  第２のデータ比較器、  １４  パルス発生回路、  １５  第２のデータ保持回路、  １６第１のデータセレクタ、  １７  第１の反転器、  １８  基準パルス発生器、１９  加算器オーバーフロー防止回路、  ２０  第３のデータ比較器、  ２１パルス発生回路、  ９１  基準パルス発生器、  ９２  第２のデータセレクタ、  ９３  第３のデータセレクタ、  ９４  ＸＯＲ回路、  ９５  ダウンカウンタ、１００  加減速データ生成回路手段、１０１  第２のデジタル加算器、１０２  第３のデータ保持回路、１０３  第３のデジタル加算器、１０４  第４のデータセレクタ、１０５  第２の反転器、  １０６  第３の反転器、  １０７  ＡＮＤ回路、１１０  加速、定速、減速切替制御回路、１１１  Δｔ１／加減速信号生成回路、１１２  減算開始信号生成回路、１１３  減速開始信号生成回路、Ｐｓ  設定値、  Ｄ１  第１の基準値、  Ｄ２  第２の基準値、  Ｄ３  第３の基準値、  ｆｂ  基準クロックの周波数、  ｆｃ１  第１の基準周波数、  ｆｃ２  第２の基準周波数、  ｆｃ３  第３の基準周波数、  ｆ４  オーバーフロー防止信号、  ｆｐ  パルス発生回路１４の出力、  ｆｏｕｔ  出力パルスの周波数、  Ｓ  基準値オーバー信号、  Ｙ  データセレクタ１６の出力。
【図１】
0003551002.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003551002.tif 000019
【図１４】
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【図１５】
0003551002.tif 000021
【図１６】
0003551002.tif 000022
【図１７】
0003551002.tif 000023
【図１８】
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