【事件の表示】
　特願２０００−６０３０９１「半導体集積回路装置」拒絶査定不服審判事件〔平成１２年　９月　８日国際公開、ＷＯ００／５２７５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９９年１２月１０日（特許法第４１条に基づく優先権主張１９９９年３月３日）を国際出願日とする出願であって、平成１８年６月８日付けで拒絶査定がなされ、それに対して、同年７月１３日に拒絶査定に対する審判の請求がなされるとともに、同年８月１０日付けで手続補正がなされ、その後、前置審査において、平成１８年１０月１２日付けで拒絶の理由が通知されたものである。
　
２．平成１８年８月１０日付けの手続補正について
　平成１８年８月１０日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし３、及び５ないし２８を削除するとともに、補正前の特許請求の範囲の請求項４を補正後の特許請求の範囲の請求項１と補正し、それに合わせて発明の詳細な説明を補正したものである。
　したがって、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に規定する請求項の削除を目的とするものに該当し、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　よって、本件補正は適法になされたものである。
　
３．本願発明
　上記２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものである。
　
　「【請求項１】　基板の主面上に、素子分離溝によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が第１方向に所定の間隔を有するように配置され、前記複数の活性領域のそれぞれに半導体素子が形成された半導体集積回路装置であって、
　前記第１方向における前記活性領域の幅と、前記活性領域間の間隔との和は、フォトリソグラフィの解像限界で決まる最小加工寸法の２倍で構成され、前記活性領域の幅は、前記最小加工寸法以上であり、前記活性領域間の間隔は、前記最小加工寸法以下である
　ことを特徴とする半導体集積回路装置。」
　
４．刊行物に記載された発明
（１）それに対して、平成１８年１０月１２日付けで通知した拒絶の理由において提示した本願の優先権主張の日前に日本国内において頒布された特開平８−３３０５３２号公報（以下、「刊行物」という。）には、図１ないし７とともに以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセル装置およびその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置、すなわちダイナミックランダムアクセスメモリセル装置では、ほとんど専らいわゆるワントランジスタメモリセルが使用される。ワントランジスタメモリセルは読出しトランジスタおよびメモリコンデンサを含んでいる。メモリコンデンサでは情報は論理値である０または１を表す電荷の形態で記憶される。ワード線を介しての読出しトランジスタの駆動によりこの情報がビット線を介して読出される。」
　「【０００７】
【発明が解決しようとする課題】本発明の課題は、メモリセルとしてワントランジスタメモリセルを含んでおり、また１ＧＢｉｔ世代に対して必要な実装密度で製造可能であるＤＲＡＭセル装置を提供することにある。さらに、このようなＤＲＡＭセル装置に対する製造方法が示されなければならない。」
　「【００２２】
【実施例】以下、図面に示す実施例により本発明を一層詳細に説明する。
【００２３】出発材料は、たとえば１０１７ｃｍ−３のドーピング濃度を有するたとえばｐドープされた単結晶シリコンから成る範囲１と、たとえば１０２０ｃｍ−３のドーピング濃度を有するｎ＋ドープされたシリコンから成る第１の層２と、たとえば３×１０１７ｃｍ−３のドーピング濃度を有するｐドープされたシリコンから成る第２の層３と、たとえば１０２１ｃｍ−３のドーピング濃度を有するｎ＋ドープされたシリコンから成る第３の層４とを有する基板である（図１参照）。第１の層２、第２の層３および第３の層４は好ましくはエピタキシャル成長より形成される。第３の層４は基板の主面５を形成する。第１の層２はたとえば５００ｎｍの厚みを、第２の層３はたとえば２００ｎｍの厚みを、また第３の層４はたとえば１００ｎｍの厚みを有する。
【００２４】主面５の上に第１のＳｉＯ２層６が被覆され、また構造化される。第１のＳｉＯ２層６はたとえばＴＥＯＳ法で１５０ｎｍの厚みに析出される。第１のＳｉＯ２層６を構造化するためホトレジストマスク（図示せず）が使用される。構造化は乾式エッチングプロセスで行われる。その際に主面５が露出される。
【００２５】ホトレジストマスクの除去後に構造化された第１のＳｉＯ２層６の垂直な側面にＳｉＯ２ スペーサ７が形成される。加えて第２のＳｉＯ２層がＴＥＯＳ法でたとえば８０ｎｍの厚みに析出される。異方性の乾式エッチングによりシリコンに対して選択的に第２のＳｉＯ２ 層からスペーサ７が形成される（図２参照）。
【００２６】構造化された第１のＳｉＯ２層６およびＳｉＯ２スペーサ７の使用のもとに異方性乾式エッチングプロセスで第１のトレンチ８がエッチングされる。エッチングプロセスとしてはたとえばＨＢｒ、ＮＦ３、Ｈｅ、Ｏ２が適している。第１のトレンチ８はたとえば１０００ｎｍの深さで形成される。それによって第１のトレンチ８は半導体基板のｐドープされた範囲１内まで達する。第１のトレンチ８は第１の層２、第２の層３および第３の層４を切断する。主面５に対して平行に第１のトレンチ８はストリップ状の横断面を有する。第１のトレンチ８はセル領域全体にわたりほぼ平行に延びている。第１のトレンチ８はたとえば９０ｎｍの幅および６４ｎｍの長さを有する。隣接する第１のトレンチ８の中心間の間隔はたとえば５００ｎｍであり、これは使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２倍に相当する。
【００２７】続いてたとえばＮＨ４Ｆ（３０％）／ＨＦ（６％）による湿式エッチングにより構造化された第１のＳｉＯ２ 層６およびＳｉＯ２ スペーサ７が除去される。
【００２８】ＴＥＯＳ法により１００ｎｍの層厚に別のＳｉＯ２層を析出することにより第１のトレンチ８が第１の絶縁構造９（図７）で満たされる。第１の絶縁構造９を形成するため、トレンチ８の外側に主面５が露出されるまで、ＳｉＯ２層がバックエッチングされ、またプレーナ化される。バックエッチングはたとえばＣＨＦ３ 、Ｏ２により乾式エッチングプロセスで行われる。
【００２９】続いて、第２のトレンチ１０をエッチングするためのエッチングマスクとして使用される別のトレンチマスクがホトリソグラフ法を用いて形成される（図３参照）。第２のトレンチ１０を形成するためには、シリコンをＳｉＯ２に対して選択的に侵食するエッチング法が使用されなければならない。特にそのためにＨＢｒ、Ｃｌ２ 、Ｈｅ、Ｏ２ が適している。第２のトレンチ１０はたとえば第１のトレンチ８に対して垂直に延びている（図３は図２に対して垂直に装置を通る断面を示す）。後で短絡が生じるのを防止するため、第２のトレンチ１０のエッチングの際に第１の絶縁構造９の側壁におけるシリコンが残滓なしに除去されることが重要である。このことを確実にするため、異方性の乾式エッチングの後にたとえばコリン（Cholin）による湿式エッチングも追加される。第２のトレンチ１０はたとえば５００ｎｍの深さにエッチングされる。第２のトレンチ１０は第１の層２内まで達するが、これを切断はしない。完成したＤＲＡＭセル装置において第１の層２の通しの部分はそれぞれビット線として作用する。主面５に対して平行に第２のトレンチ１０はストリップ状の横断面を有する。それらはほぼ平行に延びており、また２５０ｎｍの幅および１２８μｍの長さを有する。隣接する第２のトレンチ１０の中心間隔はたとえば５００ｎｍ、すなわち２Ｆである。
【００３０】トレンチマスクを除去した後に第２のトレンチ１０はたとえば３００ｎｍの層厚でＴＥＯＳ法でＳｉＯ２ 層１１´を析出することにより満たされる。
【００３１】たとえばＣＨＦ３、Ｏ２による異方性乾式エッチングによりＳｉＯ２層１１´がバックエッチングされる。その際に第２のトレンチ１０内に第２の絶縁構造１１が形成される（図４）。異方性乾式エッチングプロセスはＳｉＯ２をシリコンに対して選択的に侵食する。エッチングプロセスは、第２の絶縁構造１１の表面が主面５の下４００ｎｍに位置するまで継続される。この乾式エッチングプロセスで第１の絶縁構造９も侵食され、その表面は乾式エッチングプロセスの後に第２の絶縁構造１１の表面と等しい高さに位置する。バックエッチングの際に第１のトレンチ８および第２のトレンチ１０内でそのつどのトレンチの側面に境を接する第３の層４および第２の層３の表面は完全に露出される。必要な場合には、これはたとえばＨＦ（１％）による追加的な湿式エッチング過程により確実にされる。
【００３２】第２の層３の表面にゲート酸化物１２を形成するため、続いて、たとえば８００℃において熱的酸化が行われる。ゲート酸化物１２はたとえば５ｎｍの厚みに形成される。熱的酸化の際にすべての露出したシリコン表面に５ｎｍ厚みのＳｉＯ２層が生ずる。最後に、本来の場所にドープされたポリシリコン層１３´が析出される。ドープされたポリシリコン層、たとえば燐により１０２１ｃｍ−３のドーピング濃度でｎドープされたポリシリコン層は８０ｎｍの厚みに析出される（図４参照）。ドープされたポリシリコン層１３´は同一のエッジカバリングを有するものとして析出される。それにより第２のトレンチ１０は満たされない。しかし、その際に、第２のトレンチ１０よりも小さい幅を有する第１のトレンチ８は満たされる。
【００３３】ゲート電極１３を形成するため、ドープされたポリシリコン層１３´が異方性乾式エッチングプロセスでバックエッチングされる。その際に第２のトレンチ１０内で第２の絶縁構造１１の表面が露出される。第２のトレンチ１０内に配置されているゲート電極１３の部分は第２のトレンチ１０の側面に沿うスペーサとして生ずる。異方性エッチングがたとえばＨＢｒ、Ｃｌ２、Ｈｅ、Ｏ２により行われ、その際に１５０ｎｍのポリシリコンの厚みがエッチングされる。すなわちエッチングは、ゲート酸化物で覆われた第３の層４の側面が第２のトレンチ１０の範囲内で露出されるように、強く覆われている（図５参照）。主面５の範囲内の第３の層４の表面にゲート酸化の際に形成される薄いＳｉＯ２ 層は異方性エッチングの際にエッチングストップとして作用する。
【００３４】ゲート電極１３を形成するための異方性エッチングの際に、ドープされたポリシリコン層１３´により満たされている第１のトレンチ８内のドープされたポリシリコン層１３´は主面５の高さの下側までバックエッチングされる（図７参照）。ゲート電極１３はそれぞれ、２つの隣接する第１のトレンチおよび２つの隣接する第２のトレンチにより境される第２の層３の部分をリング状に囲んでいる（図６参照）。第１のトレンチ８の幅は小さいので、隣接するゲート電極１３はそのつどの第１のトレンチ８内に配置されている部分を介して互いに接続されている。
【００３５】別のＳｉＯ２層がＴＥＯＳ法でたとえば１５０ｎｍの厚みに析出され、また乾式エッチング法で異方性にバックエッチングされる。それにより第３の絶縁構造１４が形成される。第３の絶縁構造１４は同一の第２のトレンチ１０の向かい合う側面に配置されているゲート電極１３を互いに絶縁する（図５参照）。第１のトレンチ内で第３の絶縁構造１４はゲート電極１３を覆う。第２のトレンチ１０は同じく第３の絶縁構造１４によりほぼ満たされている。より大きい厚みでＳｉＯ２層を析出することにより避けられ得るわずかな非平坦性だけが残留する。
【００３６】続いてコンデンサ誘電体１５が被覆される。コンデンサ誘電体１５は高い相対的誘電定数εr を有する材料から製造される。好ましくはコンデンサ誘電体１５はバリウム‐ストロンチウム‐チタン酸塩、ストロンチウム‐チタン酸塩または鉛‐ジルコニア‐チタン酸塩の１つから形成される。これらの強誘電性および常誘電性層はたとえばスパッタリングにより、またはＣＶＤまたはゾル‐ゲル法により被覆される。コンデンサ誘電体１５はたとえば５０ｎｍの層厚で形成される。
【００３７】コンデンサ誘電体１５の材料による第３の層４のシリコンの侵害が危惧される場合に、第３の層４とコンデンサ誘電体１５との間にたとえばＴｉＮ、Ｐｔ、ＷまたはＲｕＯ２から成る中間層を設けることは本発明の範囲内にある。
【００３８】メモリ応用に対してコンデンサ誘電体内の漏れ電流が受け入れられない場合には、コンデンサ誘電体が構造化され得る。しかし、そのためには追加的なマスクが必要である。
【００３９】コンデンサ誘電体の上に全面にコンデンサ板１６が被覆される。そのためにたとえばＴｉＮ、Ｐｔ、Ｗ、ＲｕＯ２またはｎ＋ドープされたポリシリコンから成る導電層が析出される。コンデンサ板１６はたとえば１００ｎｍの厚みに形成される。
【００４０】ＤＲＡＭセル装置内で各メモリセルは、それぞれ隣接する第１のトレンチおよび隣接する第２のトレンチにより境されており、またそこに配置されているソース／ドレイン領域としての第１の層２、チャネル領域としての第２の層３およびソース／ドレイン領域としての第３の層４の部分を含んでいる垂直ＭＯＳトランジスタから成る読出しトランジスタを含んでいる。第１の層２の通しの部分（図５参照）はビット線として作用する。ビット線方向に対して垂直に隣接しておりまた第１のトレンチ８の範囲内で互いに接続されているゲート電極１３は、埋められたワード線を形成する。隣接するワード線は第３の絶縁構造により互いに絶縁されている。メモリセルはさらに、メモリ節点としての第３の層４のそのつどの部分、コンデンサ誘電体１５およびコンデンサ板１７から形成されるメモリコンデンサを含んでいる。」
　
（２）ここにおいて、刊行物に記載された「ＤＲＡＭセル装置」は、刊行物の図６において「３」で示されているように、「基板の主面５」上に、「第１のトレンチ８」及び「第２のトレンチ１０」によって周囲を囲まれた長方形の領域を有しており、当該長方形の領域には、「チャネル領域としての第２の層３」及び「ソース／ドレイン領域としての第３の層４」が存在することが明らかである。
　また、刊行物に記載された「ＤＲＡＭセル装置」は、刊行物の図２における横方向、すなわち図６における縦方向（以下において、当該方向を「所定の方向」という。）に、図６における「３」で示された長方形の領域、すなわち、「チャネル領域としての第２の層３」及び「ソース／ドレイン領域としての第３の層４」が存在する長方形の領域が、「第１のトレンチ８」の幅である「９０ｎｍ」おきに配置されていることも明らかである。
　
　したがって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「基板の主面５上に、第１のトレンチ８及び第２のトレンチ１０によって周囲を囲まれた、チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域が所定の方向に９０ｎｍおきに配置され、当該長方形の領域のそれぞれに垂直ＭＯＳトランジスタが形成されたＤＲＡＭセル装置であって、
　前記所定の方向に隣接する第１のトレンチ８の中心間の間隔は５００ｎｍであり、これは使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍの２倍に相当するものであることを特徴とするＤＲＡＭセル装置。」
　
５．本願発明と刊行物発明との対比
（１）刊行物発明の「基板の主面５」は、本願発明の「基板の主面」に相当する。
　また、刊行物発明の「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」は、本願発明の「活性領域」に相当し、刊行物発明の「所定の方向」は、本願発明の「第１の方向」に相当する。
　そして、刊行物発明においては、「第１のトレンチ８及び第２のトレンチ１０」により、隣接する「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」同士が絶縁されていること、換言すれば、「第１のトレンチ８及び第２のトレンチ１０」が各「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」同士を分離していることが明らかであるから、刊行物発明の「第１のトレンチ８及び第２のトレンチ１０」が本願発明の「素子分離溝」に相当する。
　また、刊行物発明において、「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」が島状の平面パターンを有していることは、刊行物の図６等からも明らかである。
　したがって、刊行物発明の「基板の主面５上に、第１のトレンチ８及び第２のトレンチ１０によって周囲を囲まれた、チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域が所定の方向に９０ｎｍおきに配置され」る構成は、本願発明の「基板の主面上に、素子分離溝によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が第１方向に所定の間隔を有するように配置され」る構成に相当する。
　さらに、刊行物発明の「当該長方形の領域のそれぞれに垂直ＭＯＳトランジスタが形成された」構成は、本願発明の「前記複数の活性領域のそれぞれに半導体素子が形成された」構成に相当し、刊行物発明の「ＤＲＡＭセル装置」は、本願発明の「半導体集積回路装置」に相当する。
　
（２）刊行物発明の「使用されるテクノロジーでの最小構造寸法Ｆ」が本願発明の「フォトリソグラフィの解像限界で決まる最小加工寸法」に相当することは当業者に自明な事項である。
　そして、刊行物発明においては「前記所定の方向に隣接する第１のトレンチ８の中心間の間隔は５００ｎｍであ」るが、刊行物発明は「第１のトレンチ８」と「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」とが「前記所定の方向」に交互に配列する構成となっているから、「前記所定の方向に隣接する第１のトレンチ８の中心間の間隔」が、「前記所定の方向」における「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」の幅と、「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」間の間隔との和に等しいことは数学的に明らかである。
　したがって、刊行物発明においても、「前記所定の方向に」おける、「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」の幅と、「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」間の間隔との和が、「隣接する第１のトレンチ８の中心間の間隔」と同様に、「使用されるテクノロジーでの最小構造寸法Ｆ」「の２倍に相当するもの」となっているから、刊行物発明も本願発明のように、「前記第１方向における前記活性領域の幅と、前記活性領域間の間隔との和は、フォトリソグラフィの解像限界で決まる最小加工寸法の２倍で構成され」ている。
　
（３）刊行物発明において、「前記所定の方向に」おける「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」の幅が、「隣接する第１のトレンチ８の中心間の間隔」である「５００ｎｍ」と「第１のトレンチ８」の幅である「９０ｎｍ」との差である４１０ｎｍとなることは、刊行物の図２、６及び７等から明らかである。そして、当該「４１０ｎｍ」は「使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍ」よりも大きいから、刊行物発明も、本願発明のように「前記活性領域の幅は、前記最小加工寸法以上であ」る構成を備えている。
　また、刊行物発明において、「チャネル領域としての第２の層３及びソース／ドレイン領域としての第３の層４が存在する長方形の領域」間の間隔は、「第１のトレンチ８」の幅である「９０ｎｍ」になっており、当該「９０ｎｍ」は「使用されるテクノロジーでの最小構造寸法Ｆ＝２５０ｎｍ」よりも小さいから、刊行物発明も、本願発明のように「前記活性領域間の間隔は、前記最小加工寸法以下である」構成を備えている。
　
（４）以上を総合すると、本願発明と刊行物発明とは、
　「基板の主面上に、素子分離溝によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が第１方向に所定の間隔を有するように配置され、前記複数の活性領域のそれぞれに半導体素子が形成された半導体集積回路装置であって、
　前記第１方向における前記活性領域の幅と、前記活性領域間の間隔との和は、フォトリソグラフィの解像限界で決まる最小加工寸法の２倍で構成され、前記活性領域の幅は、前記最小加工寸法以上であり、前記活性領域間の間隔は、前記最小加工寸法以下である
　ことを特徴とする半導体集積回路装置。」
　
　である点で一致し、相違点は存在しない。
　したがって、本願発明は、刊行物発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
６．むすび
　本願は、前置審査において平成１８年１０月１２日付けで通知した拒絶の理由のとおり、請求項１に係る発明が特許法第２９条第１項第３号に該当し、特許を受けることができないものであるから、拒絶をすべきものである。
　よって、上記結論のとおり審決する。