(57)【特許請求の範囲】
【請求項１】
集積回路において、
複数の内部データ処理装置と、
データ・バッファであって、前記複数の内部データ処理装置と前記集積回路に対して外部の１以上の外部データ処理装置との間でデータ転送を可能にする前記データ・バッファと、
オリジナル・クロック信号に応答して、前記データ処理装置間のデータ転送を制御するようにクロック信号を供給する制御手段であって、前記オリジナル・クロック信号を遅延させて遅延クロック信号を発生させるように動作可能な遅延回路を含む前記制御手段と、
（ｉ）前記遅延回路の動作を禁止し、かつ前記オリジナル・クロック信号を選択してある内部データ処理装置から他のデータ処理装置へのデータ転送を制御し、かつ
（ii）前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択してある外部データ処理装置からある内部データ処理装置へのデータ転送を制御するように
動作可能な選択手段と
を備えることを特徴とする集積回路。
【請求項２】
前記選択手段は、前記複数の内部データ処理装置に供給されるクロック・パルスが少なくとも所定の最小パルス幅を有するように、前記オリジナル・クロック信号と前記遅延クロック信号との間での切り換えの時間を制御する手段を備えることを特徴とする請求項１記載の集積回路。
【請求項３】
前記複数の内部データ処理装置のうちの一つは、ある内部データ処理装置から他のデータ処理装置へデータ転送中に、前記選択手段の動作を無効にして前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択させるプログラム可能な論理手段を備えていることを特徴とする請求項１記載の集積回路。
【請求項４】
前記オリジナル・クロック信号を発生する手段を備えていることを特徴とする請求項１記載の集積回路。
【請求項５】
前記データ・バッファは、
ある内部データ処理装置からある外部データ処理装置へデータ転送するように動作可能な出力データ・バッファであって、転送されるデータをある出力遅延期間だけ遅延する前記出力データ・バッファと、
ある外部データ処理装置からある内部データ処理装置へデータ転送するように動作可能な入力データ・バッファであって、転送されるデータをある入力遅延期間だけ遅延させる前記入力データ・バッファと
を備えていることを特徴とする請求項１記載の集積回路。
【請求項６】
前記遅延回路は、
前記オリジナル・クロック信号を前記出力遅延期間だけ遅延させてある中間クロック信号を発生させる第１の遅延装置と、
前記中間クロック信号を受け取るように接続され、かつ前記中間クロック信号を前記入力遅延期間だけ遅延させて前記遅延クロック信号を発生するように動作可能な第２の遅延装置と
を備えていることを特徴とする請求項５記載の集積回路。
【請求項７】
前記第１の遅延装置は前記クロック発生器と前記集積回路の出力端子との間に接続された出力クロック・バッファを備えていることを特徴とする請求項６記載の集積回路。
【請求項８】
前記第２の遅延装置は前記集積回路の前記出力端子に接続された入力クロック・バッファを備えていることを特徴とする請求項７記載の集積回路。
【請求項９】
１以上の前記外部データ処理装置に前記入力クロック信号を供給する手段を備えていることを特徴とする請求項６記載の集積回路。
【請求項１０】
前記中間クロック信号を前記第２の遅延装置から一時的に切り離す論理手段を備え、かつ前記中間クロック信号が前記第２の遅延装置から切り離されているときに、前記第２の遅延装置はある試験クロック信号を受け取る手段を備えていることを特徴とする請求項６記載の集積回路。
【請求項１１】
前記内部データ処理装置のうちの一つはマイクロプロセッサであることを特徴とする請求項１記載の集積回路。
【請求項１２】
データ処理装置において、
請求項１による集積回路と、
前記集積回路に接続された１以上の外部データ処理装置と
を備えていることを特徴とするデータ処理装置。
【請求項１３】
複数の内部データ処理装置と、データ・バッファであって、前記内部データ処理装置と前記集積回路に対して外部の１以上の外部データ処理装置との間でデータ転送を可能にさせる前記データ・バッファと、オリジナル・クロック信号に応答して前記データ処理装置間のデータ転送を制御するようにクロック信号を供給する制御手段であって、前記オリジナル・クロック信号を遅延させて遅延クロック信号を発生させるように動作可能な遅延回路を含む前記制御手段とを備えた集積回路を動作させる方法において、
（ｉ）前記遅延回路の動作を禁止し、かつ前記オリジナル・クロック信号を選択してある内部データ処理装置から他のデータ処理装置へのデータ転送を制御するステップと、
（ii）前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択してある外部データ処理装置からある内部データ処理装置へのデータ転送を制御するように動作可能にするステップと
備えている集積回路を動作させる方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、集積回路及びそのデータ転送の動作を制御する方法に関する。
【０００２】
【従来の技術】
データ処理をするいくつかの集積回路は、マイクロプロセッサ、ランダム・アクセス・メモリ（ＲＡＭ）、複数のデータ・バッファ、又は単一の半導体チップとして製作された複数の他の周辺論理機能のような多数のデータ処理装置を備えている。これらのオン・チップ・データ処理装置（「内部」データ処理装置と呼ぶ。）は、例えば共通データ・バスにより、これらのデータ処理装置間でデータ通信を可能にさせるように相互接続される。
【０００３】
内部データ処理装置間のデータ通信中は、通信している複数の内部データ処理装置を共通クロック信号のクロック・パルスにより制御することができる。各内部データ処理装置が物理的に近いということはこれら内部データ処理装置間のデータ転送における伝搬遅延が無視できることを意味しているので、前述のようにして通信している内部データ処理装置は同期して動作することができる。
【０００４】
ある内部データ処理装置と、外部ＲＡＭ装置のような外部（オフ・チップ）データ処理装置との間のデータ通信に関するクロッキングは、それ程単純なものではない。一般的に、データのバッファリングは内部データ処理装置と外部データ処理装置との間でインタフェースをするために必要とされる。特に、ある内部データ処理装置からある外部データ処理装置へ転送されるデータは出力データ・バッファによりバッファリングされ、またある外部データ処理装置からある内部データ処理装置へ転送されるデータは入力データ・バッファによりバッファリングされる。これらのデータ・バッファはいずれも伝搬遅延を導入するものであり、この伝搬遅延はその集積回路の基本的な動作速度、温度、動作電圧およびデータ・バッファの容量負荷のような多数の要素に依存し得る。
【０００５】
データ・バッファにより導入された伝搬遅延は、ある内部データ処理装置が発生したデータ信号をその内部データ処理装置のクロッキングに対してやや遅れてある外部データ処理装置が受信し、更にその外部データ処理装置から返送されるデータ信号をその内部データ処理装置が後に受信することを意味する。これは、外部データ処理装置から返送されるデータ信号が内部データ処理装置のクロッキングと同期していないことを意味する。
【０００６】
この問題に対してこれまでに提起された一解決法は、いわゆるウエイト・ステートを採用することであり、これにより１以上のクロック・サイクルでオン・チップ処理を保留して外部データ処理装置から受け取るデータ信号を内部データ処理装置のクロックと再同期させている。しかし、ウエイト・ステートを使用すると、特に外部データ処理装置を頻繁にアクセスすることが必要な応用において集積回路の総合動作を遅くするものである。
【０００７】
更に、多くの集積回路に要求される条件には低消費電力の条件がある。このことは、特に、バッテリ駆動されたポータブル装置に使用することを意図した集積回路の場合にいえる。この条件は、前記問題に対して可能な他の解決法、即ちより高速のデータ・バッファ及び外部データ処理装置の使用が望ましくないということを意味する。なぜならば、このような装置の電力消費はそのデータ処理速度と共に増加するためである。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、集積回路の電力消費を低減すると共に、オン・チップ・データ処理装置とオフ・チップ・データ処理装置との間で同期した通信を可能にすることにある。
【０００９】
【課題を解決するための手段】
本発明は、
複数の内部データ処理装置と、
データ・バッファであって、前記複数の内部データ処理装置と前記集積回路に対して外部の１以上の外部データ処理装置との間でデータ転送を可能にする前記データ・バッファと、
オリジナル・クロック信号に応答して、前記データ処理装置間のデータ転送を制御するようにクロック信号を供給する制御手段であって、前記オリジナル・クロック信号を遅延させて遅延クロック信号を発生させるように動作可能な遅延回路を含む前記制御手段と、
（ｉ）前記遅延回路の動作を禁止し、かつ前記オリジナル・クロック信号を選択してある内部データ処理装置から他のデータ処理装置へのデータ転送を制御し、かつ
（ｉｉ）前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択してある外部データ処理装置からある内部データ処理装置へのデータ転送を制御するように
動作可能な選択手段と
を備える。
【００１０】
本発明は、遅延クロック信号を必要とするときにのみこの遅延クロック信号を発生する制御手段を備えることにより、前述の２つの問題、即ち複数の内部データ処理装置のクロッキングによりある外部データ処理装置から受け取るデータの同期及び低電力消費の要求に対処する。換言すれば、前記遅延クロック信号は、外部データ処理装置から内部データ処理装置へデータ転送するときに発生されるが、前記遅延回路の動作はその他の時間では禁止される。これは、前記遅延回路における不必要な電力消費を避けることを意味する。
【００１１】
前記オリジナル・クロック信号と前記遅延クロック信号との間の切り換え時に不規則なクロック・パルスが供給されることによって発生する不必要なデータ処理をなくすために、前記選択手段は、前記内部データ処理装置に供給されるクロッキング・パルスが少なくとも所定の最小パルス幅を有するように、前記オリジナル・クロック信号と前記遅延クロック信号との間での切り換えの時間を制御する手段を備えることが好ましい。
【００１２】
いくつかの状況において、例えば外部データ処理装置からの連続する急速な短いデータの転送中は、前記オリジナル・クロック信号と前記遅延クロック信号との間での切り換えを阻止することが好ましい。この場合に、少なくとも一つの内部データ処理装置は、該内部データ処理装置から他のデータ処理装置へデータ転送中は、前記選択手段の動作を無効にして前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択するプログラム可能な論理手段を備えることが好ましい。
【００１３】
外部（オフ・チップ）クロック発生器から適当な入力バッファを介して前記オリジナル・クロック信号を供給してもよいが、前記集積回路は前記オリジナル・クロック信号を発生する手段を備えることが好ましい。
【００１４】
前記データ・バッファは、好ましくは、ある内部データ処理装置からある外部データ処理装置へデータ転送するように動作可能な出力データ・バッファであって、転送されたデータを出力遅延期間だけ遅延する前記出力データ・バッファと、ある外部データ処理装置からある内部データ処理装置へデータ転送するように動作可能な入力データ・バッファであって、転送されたデータをある入力遅延期間だけ遅延させる前記入力データ・バッファとを備えている。
【００１５】
好ましい一実施例において、前記遅延回路は、前記オリジナル・クロック信号を前記出力遅延期間だけ遅延させて中間クロック信号を発生させる第１の遅延装置と、前記中間クロック信号を受け取るように接続され、かつ前記中間クロック信号を前記入力遅延期間だけ遅延させて前記遅延クロック信号を発生するように動作可能な第２の遅延装置とを備えている。従って、前記中間クロック信号は前記集積回路から出力されるデータと同期され、例えば外部装置の動作を制御するクロック信号のように、使用することができる。
【００１６】
効果的な簡単な実施例において、前記第１の遅延装置は前記クロック発生器と前記集積回路の出力端子との間に接続された出力データ・バッファを備えている。更に、前記第２の遅延装置は前記集積回路の前記出力端末に接続された入力データ・バッファを備えていることが好ましい。前記集積回路の出力端子に接続された入力データ・バッファ及び出力データ・バッファを使用することは、前記入力データ・バッファ及び前記出力データ・バッファの遅延期間における温度又はその他の影響は、前記入力データ・バッファ及び前記出力データ・バッファによる付加される対応の遅延変動により、自動的に補償されることを意味する。
【００１７】
前記集積回路は１以上の前記外部データ処理装置に前記中間クロック信号を供給する手段を備えることが好ましい。このようにして、クロック信号を必要とするこれら外部データ処理装置を中間クロック信号により制御することができ、この中間クロック信号は内部データ処理装置から外部データ処理装置へ転送されるデータと同期される。
【００１８】
外部クロック信号に対して前記集積回路のデータ入力及び出力を特徴付けるために、前記集積回路は、前記中間クロック信号を前記第２の遅延装置から一時的に切り離す論理手段を備えることが好ましく、かつ前記集積回路において前記中間クロック信号が前記第２の遅延装置から切り離されているときに、前記第２の遅延装置は、ある試験クロック信号を受け取る手段を備えている。これは、前記中間クロック信号に代わって外部試験クロック信号を導入できるようにする。
【００１９】
前記内部データ処理装置のうちの一つは、好ましくは、マイクロプロセッサである。
【００２０】
本発明は、第２の観点から見ると、以上で定めた集積回路を試験する装置を提供するものであり、前記装置は、
試験クロック信号を発生する手段と、
前記中間クロック信号を前記第２の遅延装置から一時的に切り離すように前記論理手段を制御する手段と、
前記試験クロック信号を前記第２の遅延装置に供給する手段と、
試験データ転送を１以上の内部データ処理装置へ及びから開始する手段と、
前記試験クロック信号のクロック・パルスと前記集積回路により出力されるデータ信号のクロック・パルスとの間の伝搬遅延を検出する手段と
を備えている。
【００２１】
本発明は、第３の観点から見ると、複数の内部データ処理装置と、データ・バッファであって、前記内部データ処理装置と前記集積回路に対して外部の１以上の外部データ処理装置との間でデータ転送を可能する前記データ・バッファと、オリジナル・クロック信号に応答して、前記データ処理装置間のデータ転送を制御するようにクロック信号を供給する制御手段であって、前記オリジナル・クロック信号を遅延させて遅延クロック信号を発生させるように動作可能な遅延回路を含む前記制御手段とを備えた集積回路を動作させる方法を提供するものであり、前記方法は、
（ｉ）前記遅延回路の動作を禁止し、かつ前記オリジナル・クロック信号を選択させてある内部データ処理装置から他のデータ処理装置へのデータ転送を制御するステップと、
（ｉｉ）前記遅延回路を動作可能にし、かつ前記遅延クロック信号を選択してある外部データ処理装置からある内部データ処理装置へのデータ転送を制御するように動作を可能にするステップと
備えている。
【００２２】
本発明の以上の目的及び他の目的、特徴及び効果は、添付する図面に関連させて読むべき実施例についての以下の詳細な説明から明らかとなる。
【００２３】
【実施例】
図１は外部ランダム・アクセス・メモリ（ＲＡＭ）２０に接続された集積回路１０の概略ブロック図である。集積回路１０は共通データ・バス３０に接続された多数のデータ処理装置を含むモジュラー構造のものである。図１に示す実施例において、複数のデータ処理装置（これらは集積回路１０の一部として製作されているので、「内部」データ処理装置と呼ばれる。）は、マイクロプロセッサ（ＣＰＵ）４０及び内部ＲＡＭ５０を含む。
【００２４】
データ・バッファ６０は共通データ・バス３０に接続された装置と外部ＲＡＭ２０との間で通信を可能にさせるものである。データ・バッファ６０の外部側では内部データ処理装置から外部ＲＡＭ２０へ転送されるデータのバッファリングをし、またデータ・バッファ６０の内側では外部ＲＡＭ２０から受け取るデータのバッファリングをする。
【００２５】
クロック・コントローラ７０はＣＰＵ４０及び内部ＲＡＭ５０に対するクロック信号の供給を制御している。これを達成するために、クロック・コントローラ７０は（「初期」クロック信号と呼ばれる）マスタ・クロック信号を受け取り、このマスタ・クロック信号から他のクロック信号を導き出している。本願請求項等に記載されるオリジナル・クロック信号の一例であるこの初期クロック信号は、（バッファ１００を介して）外部クロック発生器９０から、又は内部（オン・チップ）クロック発生器１１０からクロック・コントローラ７０に供給される。クロック・コントローラ７０については以下で詳細に説明する。
【００２６】
図２はクロック・コントローラ７０の概要ブロック図である。図２に示すものでは、クロック・コントローラ７０は入力端子即ちパッド１２０を介して外部クロック発生器９０が発生したクロック信号を受け取るように構築されている。外部的に発生したクロック信号は入力バッファ１００によりバッファリングされて、初期クロック信号８０を形成する。
【００２７】
内部（オン・チップ）データ処理装置はバス・クロック信号１３０により制御されている。クロック・セレクタ１４０は、以下で説明するように、２つのマルチプレクサ１５０、１６０を制御してバス・クロック信号１３０の発生を制御している。
【００２８】
クロック・セレクタ１４０は、集積回路１０の外側、即ち外部ＲＡＭ２０のような外部データ処理装置からデータがアクセスされているのを検出する。この検出は、共通データ・バス３０上に送出されている外部データ処理装置のアドレスをクロック・セレクタ１４０が検出することにより、又は内部データ処理装置のうちの一つがクロック・セレクタ１４０に供給する外部アクセス信号により、行なわれる。
【００２９】
クロック・セレクタ１４０が現在、外部データ処理装置からデータを受け取っていないことを検出すると、スイッチ１５０が図２に示す位置にセットされるので、バス・クロック信号１３０に従って初期クロック信号を内部データ処理装置に供給する。この場合に、スイッチ１６０は開放されている。
【００３０】
クロック・セレクタ１４０が外部データ処理装置からアクセスされていることを検出すると、クロック・セレクタ１４０はスイッチ１５０を制御してその逆の位置に移動させて初期クロック信号８０を出力バッファ１８０に供給する。更に、スイッチ１６０も閉成する。出力バッファ１８０は第１の遅延装置として作用するものであり、これが初期クロック信号８０をデータ・バッファ６０の外側により付加される遅延に等しい遅延期間だけ遅延させる。出力バッファ１８０により遅延された初期クロック信号８０は、集積回路の出力端子即ちパッド１９０に供給される。パッド１９０は集積回路の外部ピンに接続されてもよいので、（「外部」クロック信号と呼ばれる）出力バッファ１８０により遅延されたクロック信号を用いて１以上の外部データ処理装置を制御することができる。その代りに、パッド１９０は外部ピンに接続されないままでもよい。この場合に、パッド１９０へ及びパッド１９０からの接続は、データ・バッファ６０と集積回路の入力端子及び出力端子との間のデータ経路で同様の遅延を得るために、用いられてもよい。
【００３１】
入力バッファ２００はパッド１９０に接続されており、第２の遅延装置として機能してクロック信号をデータ・バッファ６０の入力側で付加される遅延に等しい期間だけ更に遅延させる。次いで、入力バッファ２００により遅延クロック信号は、スイッチ１６０を介して内部データ処理装置にバス・クロックとして供給される。
【００３２】
更に、クロック・セレクタは初期クロック信号８０の相対タイミング、及び入力バッファ２００が発生する遅延クロック信号を検出し、かつ最小クロッキング・パルス幅を保持するようにスイッチ１５０及び１６０のスイッチング時間を制御する。これは、所定の最小幅に満たないクロック・パルスに応答してデータ処理装置が余計な動作をする問題をなくすものである。
【００３３】
試験ディセーブル・パッド２０５は試験手順中に出力バッファ１８０に供給して出力バッファ１８０の動作をディセーブルさせる。この特徴については以下で更に詳細に説明する。
【００３４】
以上で説明したように、図２の構成は、外部データ処理装置からデータを読み出していないときに、バス・クロック信号１３０として初期クロック信号８０を用い、集積回路１０内で処理を実行可能にさせるものである。出力バッファ１８０及び入力バッファ２００は、外部データ処理装置からのデータ転送中に遅延クロック信号を発生してバス・クロック信号として用いることが要求されているときを除き、初期クロック信号８０から切り離される。これは、出力バッファ１８０及び入力バッファ２００を駆動することによって電力が不必要に消費されないことを意味する。
【００３５】
図３はある外部データ処理装置からある内部データ処理装置へのデータ転送中に、図２のクロック・コントローラの動作を説明する概要タイミング図である。図３は、初期クロック信号８０、出力バッファ１８０の出力における外部クロック信号１８５、及び入力バッファ２００の出力に発生するバス・クロック信号１３０を示す。図３は、更に、初期クロック信号８０に同期された内部データ信号８５、外部ＲＡＭ２０により発生されると共に外部クロック信号１８５により同期されている外部信号１８８、及び外部ＲＡＭ２０から受け取ると共にデータ・バッファ６０の入力側によりバッファリングされているデータを表わすバス整合信号１３５を示す。バス整合信号１３５はバス・クロック信号１３０により同期されている。
【００３６】
図３に示すように、外部クロック信号１８５は初期クロック信号８０に対して出力遅延期間Ｔｏｕｔだけ遅延されており、またバス・クロック信号１３０は外部クロック信号１８５に対して入力遅延期間Ｔｉｎだけ遅延されている。出力遅延期間Ｔｏｕｔはデータ・バッファ６０の出力側の伝搬遅延に等しく、また入力遅延期間Ｔｉｎはデータ・バッファ６０の入力側の伝搬遅延に等しい。
【００３７】
図４はクロック・セレクタ１４０の一実施例の概要ブロック図であり、クロック・セレクタ１４０には更にスイッチ１５０、１６０のうちのいくつかの機能も含まれている。
【００３８】
図４において、初期クロック信号８０は第１のＤ型フリップ・フロップ２１０のクロック入力に供給され、また入力バッファ２００により発生される遅延クロック信号は第２のＤ型フリップ・フロップ２２０のクロック入力に供給される。第１のＤ型フリップ・フロップ２１０及び第２のＤ型フリップ・フロップ２２０の“Ｄ”入力はハイに保持されている。
【００３９】
２つのＤ型フリップ・フロップ２１０及び２２０は非同期、ロー・アクティブのクリア（反転ＣＬＲ）入力及び立下りエッジ・クロック入力を有する。従って、反転ＣＬＲ入力の状態変化は即時に作用する。２つのＤ型フリップ・フロップ２１０及び２２０の反転ＣＬＲ入力は、（第１のＤ型フリップ・フロップ２１０の場合はインバータ２３０を介して）外部アクセス信号により制御される。外部アクセス信号は、現在選択されているバス・クロック信号により同期されており、外部データ処理装置がアクセスされているかどうかを表わす。
【００４０】
第１及び第２のＤ型フリップ・フロップ２１０及び２２０の“Ｑ”出力は、「それぞれの初期クロック信号及び遅延クロック信号と共に、アンド−オア−インバータ」型のマルチプレクサ２４０の入力として供給される。具体的には、Ｄ型フリップ・フロップ２１０のＱ出力は初期クロック信号と共にＡＮＤゲート２５０に供給され、またＤ型フリップ・フロップ２２０のＱ出力は遅延クロック信号と共にＡＮＤゲート２６０に供給される。２つのＡＮＤゲート２５０、２６０の出力はＮＯＲゲート２７０により組合わせられ、その出力はインバータ２８０により反転されてバス・クロック信号が形成される。
【００４１】
図５は、遅延クロック信号から初期クロック信号への切り換える時の図４のクロック・セレクタの動作を示す概要タイミング図である。図５は初期クロック信号、入力バッファ２００が発生する遅延クロック信号、インバータ２８０が出力するバス・クロック信号、外部アクセス信号、第１のＤ型フリップ・フロップ２１０のＱ出力、及び第２のＤ型フリップ・フロップ２２０のＱ出力を示す。外部アクセス信号は、ハイ状態にあるときは外部アクセスを表わす。
【００４２】
図５において、外部アクセス信号はハイからローへ変化して外部データ処理装置の現在のアクセスの終了を表わす。この遷移は現在のバス・クロック信号（遅延クロック信号）の立下りエッジに同期している。この時点で、Ｄ型フリップ・フロップ２２０に対する反転ＣＬＲが選択され、かつＤ型フリップ・フロップ２１０の反転ＣＬＲ入力が非選択にされる。これは、Ｄ型フリップ・フロップ２２０のＱ出力がローにセットされることを意味し、Ｄ型フリップ・フロップ２１０のＱ出力が初期クロック信号の次の立下り端で（フリップ・フロップのＤ入力と同一の）ハイにセットされる。
【００４３】
インバータ２８０により出力されたバス・クロック信号は、各初期クロック信号及び遅延クロック信号とそれぞれのフリップ・フロップのＱ出力との論理積による組合わせを表わす。Ｄ型フリップ・フロップ２２０のＱ出力は現在ローにセットされているので、これ以上、遅延クロック信号のパルスがマルチプレクサ２４０を通過することはない。実際には、マルチプレクサ２４０を通過する次のクロック・パルスは、初期クロック信号のパルスである。遅延クロック信号はこれ以上必要とされないので、出力バッファ１８０及び入力バッファ２００はスイッチ・オフ（又はスイッチ１５０により非選択）にされる。
【００４４】
図６は図５と同様のものであり、初期クロック信号から遅延クロック信号への切り換えを示す。この場合に、外部アクセス信号は、スイッチ１５０を用いて、切り換えを開始させるため、及び出力バッファ１８０及び入力バッファ２００により遅延クロック信号の発生を開始させるために使用される。第５図の場合のように、初期クロック信号から遅延クロック信号への切り換えのときに、最小パルス幅が保持されている。
【００４５】
従って、図４のクロック・セレクタの作用は、２つのクロック信号間の切り換えのときに、最小パルス幅が保持されることである。
【００４６】
他の実施例（図示なし）において、外部アクセス信号はＣＰＵ４０の直接的な制御によるものであってもよい。そのときに、ＣＰＵ４０は、例えば外部データ処理装置をアクセスする短いバースト間で初期クロック信号へ切り返すのを阻止できる。更なる実施例において、単安定回路を用いて外部アクセス信号を保持させて外部アクセスを終了した後の短い所定期間における外部アクセスを表わすようにしてもよい。
【００４７】
図７は集積回路１０の入出力を特徴付ける試験装置の概要ブロック図である。データ入出力の特徴付けることは、広く用いられている試験手順であり、これらの入出力が有効となる最初及び最後の時点を判断することを含む。
【００４８】
図７において、試験装置３１０は外部クロック発生器９０を備えており、入力バッファ１００にクロック信号を供給する外部クロック発生器９０と、パッド１９０に試験クロック信号を供給する試験クロック発生器３２０と、試験ディセーブル・パッド２０５に接続され、かつクロック・コントローラ７０の出力バッファ１８０をディセーブルように動作する制御ロジック３３０と、標準回路アナライザ３４０とを備えている。標準回路アナライザ３４０は、試験データ信号を集積回路１０に供給するのを制御し、かつ信号ａｃタイミング測定が入力および出力に対して判断可能にさせる。標準セットアップ及び保持時間は標準的な方法により測定されてもよい。
【００４９】
図７の試験装置は、図２のクロック・コントローラに関連して出力バッファ１８０をディセーブルすることにより、初期クロック信号が駆動する全てのデータ出力を外部クロック発生器９０からパッド１２０へ供給されるクロック信号により特徴付け、かつ外部クロック基準に対して動作する全てのデータ入力を、パッド１９０を介する試験クロック信号によって入力バッファ２００を外部的に駆動することにより、特徴付けるようにする。
【００５０】
図８は、図７の試験装置に接続されたときのクロック・コントローラの動作を示す概要タイミング図である。
【００５１】
図８はクロック信号が外部クロック発生器９０から供給され、かつ入力バッファ１００によりバッファリングされて初期クロック信号８０を形成させるのを示す。初期クロック信号８０と整合された内部信号４１０と、データ・バッファ６０により出力として供給される外部バス信号４２０との間のタイミング差は、外部出力特徴付け時間４１５を形成する。
【００５２】
試験クロック発生器３２０が発生する試験クロック信号４３０は、入力バッファ２００が試験クロック信号４３０から発生したバス・クロック信号と、バス・クロック信号４４０に整合されたデータ信号４５０と共に示されている。
【００５３】
添付する図面を参照して本発明の実施例を詳細に説明したが、本発明はこれら明確な実施例に限定されず、かつ請求の範囲の記載により定められる本発明の範囲及び精神から逸脱することなく、当該技術分野に習熟する者により、種々の変更及び変形を行ない得ることを理解すべきである。
【図面の簡単な説明】
【図１】外部ランダム・アクセス・メモリに接続された集積回路の概要ブロック図。
【図２】クロック・コントローラの概要ブロック図。
【図３】図２のクロック・コントローラの動作を説明する概要タイミング図。
【図４】クロック・セレクタの概要ブロック図。
【図５】図４のクロック・セレクタの動作を説明する概要タイミング図。
【図６】図４のクロック・セレクタの動作を説明する概要タイミング図。
【図７】試験装置の概要ブロック図。
【図８】図７の試験装置に接続されたときの図２のクロック・コントローラの動作を説明する概要タイミング図。
【符号の説明】
１０  集積回路
２０  外部ＲＡＭ
４０  ＣＰＵ
５０  内部ＲＡＭ
６０  データ・バッファ
７０  クロック・コントローラ
９０  外部クロック発生器
１００、２００  入力バッファ
１１０  内部クロック発生器
１４０  クロック・セレクタ
１８０  出力バッファ
２１０、２２０  Ｄ型フリップ・フロップ
２４０  マルチプレクサ
３１０  試験装置
３２０  試験クロック発生器
３３０  制御ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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