(57)【特許請求の範囲】
【請求項１】
外部から入力された信号を内部では並列処理する伝送装置の、故障を検出するに当たり、
予め定めたビット列を含む監視セルを伝送装置内の回路に適宜送り、かつ、該回路を経た前記監視セル内のビット列が、前記予め定めたビット列を維持しているか否かを判定することにより、該伝送装置の故障を検出すると共に、
前記予め定めたビット列として、
互いに背反な第１のビット列および第２のビット列と、互いに背反な第３のビット列および第４のビット列とを含むビット列であって、
前記第１のビット列を、前記並列処理時のビット数以上のビット数を持つビット列が形成される個数連続させ、その後に前記第３のビット列を付加し、該第３のビット列の後に、前記第２のビット列を、前記並列処理時のビット数以上のビット数を持つビット列が形成される個数連続させ、その後に前記第４のビット列が付加してあるビット列を用い、
前記第１のビット列と前記第３のビット列とは、パリティビットが互いに異なるビット列であり、前記第２のビット列と前記第４のビット列とは、パリティビットが互いに異なるビット列であること
を特徴とする伝送装置の故障検出方法（ただし、伝送装置が並列処理部を複数含む場合で、これらの中に並列処理時のビット数が異なる並列処理部がある場合は、前記第１および第２のビット列に関する並列処理時のビット数は、並列処理時のビット数が最大である並列処理部のビット数とする。）。
【請求項２】
外部から入力された信号を内部の並列処理部にて並列処理する伝送装置に適用され、予め定めたビット列を含む監視セルを伝送装置内の回路に適宜送り、かつ、該回路を経た前記監視セル内のビット列が、前記予め定めたビット列を維持しているか否かを判定することにより、該伝送装置の故障を検出する伝送装置の故障検出方法において、
前記予め定めたビット列は、互いに背反なビット数ｍの第１のビット列およびビット数ｍの第２のビット列と、互いに背反な第３のビット列および第４のビット列とを有し、
該伝送装置内の前記並列処理部のうち、並列処理時のビット数が最大である並列処理部のビット数をＮとすると、前記予め定めたビット列は、前記第１のビット列がＮ／ｍ以上連続して付加された後、前記第３のビット列が付加され、前記第３のビット列の後、前記第２のビット列がＮ／ｍ以上連続して付加され、前記第２のビット列の後、前記第４のビット列が付加されて形成されるとともに、
前記第１のビット列と前記第３のビット列とは、パリティビットが互いに異なるビット列であり、前記第２のビット列と前記第４のビット列とは、パリティビットが互いに異なるビット列であること
を特徴とする伝送装置の故障検出方法。
【請求項３】
請求項１又は２に記載の伝送装置の故障検出方法において、
１６進法で表して、前記第１のビット列を５５、前記第２のビット列をＡＡ、前記第３のビット列を５７、前記第４のビット列をＡ８とすること
を特徴とする伝送装置の故障検出方法。
【請求項４】
請求項１から３のいずれか一項に記載の伝送装置の故障検出方法において、
前記伝送装置がＡＴＭ（非同期転送モード）伝送網中の伝送装置であること
を特徴とする伝送装置の故障検出方法。
【請求項５】
請求項１から３のいずれか一項に記載の伝送装置の故障検出方法において、
前記伝送装置がＡＴＭ（非同期転送モード）伝送網中の交換機であること
を特徴とする伝送装置の故障検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＡＴＭ（非同期転送モード）交換機などの伝送装置の、故障検出方法に関する。
【０００２】
【従来の技術】
ＡＴＭ伝送網をはじめとするパケット伝送網では、該網を構成する個々の伝送装置が故障すると、所望の伝送が行えない。そこで、伝送装置に故障が生じた場合、それを速やかに検出して対策をとる必要がある。
【０００３】
伝送装置の故障を検出するための１つの方法として、予め定めたビット列を含む監視セル（パケットも含む概念とする）を、伝送装置自らが、装置内の回路に適宜送り、かつ、該回路を経てきた監視セル内のビット列が、前記予め定めたビット列を維持しているかどうかを調べる方法がある。
【０００４】
この方法は、伝送装置自身に故障があると、監視セル内の予め定めたビット列の論理状態が変化することに着目した故障検出方法である。すなわち、伝送装置内の回路を経てきた監視セルが予め定めたビット列を維持していない場合、伝送装置自身に故障の疑いがあると推定する方法である。監視セルの特定は、例えば、セルのヘッダにその旨の情報を予め付加しておくことで行われる。
【０００５】
【発明が解決しようとする課題】
上記の方法をＡＴＭ交換機の故障検出に利用するために、この出願に係る出願人は、図３（Ａ）に示した様に、監視セル１０に含ませる予め定めたビット列２０として、背反な関係にある第１のビット列Ｗおよび第２のビット列Ｘを所定個数ずつ連続させたビット列２０を、用いている。具体的には、ＡＴＭ交換機で用いるセル１０の、ヘッダ領域を除いた４８バイト中の１８バイトを、上記のビット列２０とし、残りをオール０としてあるパターンを、監視セル１０のペイロードパターンとして用いている。
【０００６】
なお、背反な第１および第２のビット列とは、互いのビット数が同じで、然も、同じ桁のビットの論理レベル同士が反対となっているビット列である。図３（Ａ）の例で言えば、１６進法で表した５５（２進法なら０１０１０１０１）と、ＡＡ（２進法なら１０１０１０１０）とが、これに当たる。
【０００７】
監視セルに含ませる予め定めたビット列として、「オール０」や「オール１」を用いた場合、伝送装置自体の故障とは別の何らかの故障、例えば、ＬＳＩ内部メモリ等の故障等が原因で生じる「オール０」や「オール１」等と区別が付かない。これに対して、上記のような背反な関係にある第１および第２のビット列を所定個数ずつ連続させたビット列を、故障検出のためのビット列として用いると、伝送装置以外の故障との見分けがつき易いので、好ましい。
【０００８】
ところで、ＡＴＭ伝送における信号の伝送速度は、ＡＴＭ交換機外部では、高速である。しかし、ＡＴＭ交換機を構成している各種のＬＳＩの処理速度は、いまのところ、外部の伝送速度に追いつけない。従って、ＡＴＭ交換機内部で信号を直列処理したのでは、伝送速度を低下させてしまう。そのため、ＡＴＭ交換機内部では、外部から入力された信号を並列処理することで、伝送速度の低下を回避している。また、ＡＴＭ交換機内の各種のＬＳＩの処理能力に違いがあるため、並列処理のビット数は多岐にわたることも多い。これらについて具体的に説明する。図４はそのための説明図である。
【０００９】
外部から例えば３１１．０４ＭＨｚの速度で伝送された信号は、伝送装置３０内のＬＳＩの処理能力が例えば３８．８８ＭＨｚである場合、デマルチプレクサ３１によって８分岐されて８ビット並列処理の形態３３に変更される。そして、図示しない第１の並列処理部は、８ビットずつ、信号を並列処理する。また、その信号が、次に、１９．４４ＭＨｚの処理速度のＬＳＩで処理される場合、その信号は、デマルチプレクサ３５によって結果的に１６分岐となるように分岐されて１６ビット並列の形態３７に変更される。そして、図示しない第２の並列処理部は、１６ビットずつ、信号を並列処理する。伝送装置３０は、信号を外部に出力するときは、並列処理された信号をマルチプレクサ３９によって３１１．０４ＭＨｚの信号に戻した後、出力する。
【００１０】
このように並列処理が行われる場合、上記の監視セル内の予め定めたビット列も分岐されて並列処理される。監視セル内に含ませる予め定めたビット列として、背反な関係にある第１および第２のビット列を所定個数ずつ連続させたビット列を用いると、このビット列が上記の様にデマルチプレクサで分岐されて並列処理されたとしても、装置の故障検出に依然好ましいことが、この出願に係る出願人は経験的に知っている。
【００１１】
しかしながら、背反な関係にある第１および第２のビット列を所定個数ずつ連続させて構成したビット列を、並列処理するためにｎビットずつ分岐した分岐ビット列それぞれは、１の数（０の数）が同じになる。具体例で言えば、図３（Ａ）に示したビット列２０を１６ビットずつ並列処理することとした場合、分岐ビット列の構成は、図３（Ｂ）に示したように「５５５５」、「５５５５」・・・・「ＡＡＡＡ」になるので、各分岐ビット列２０ａそれぞれの１の数（０の数）はいずれも８個になる。このような場合で伝送装置の故障検出とは別に、分岐ビット列２０ａ単位でパリティチェックを行おうとした場合、これら分岐ビット列それぞれに付加されるパリティビットは、すべて同じ論理レベルになってしまう。このようにパリティビットが一方の値に固定されてしまうと、例えば、ＬＳＩ内部メモリ等の故障等が原因で生じる「オール０」や「オール１」等の場合のパリティビットと区別が付かないため、パリティビットの異常を検出できないという問題点が生じる。
【００１２】
従って、背反な関係にある第１および第２のビット列を組み合わせた所定のビット列を含んだ監視セルを、伝送装置に適宜送って、該伝送装置の故障を検出する方法であって、パリティチェックをも可能にする方法が望まれる。
【００１３】
【課題を解決するための手段】
そこで、この発明の伝送装置の故障検出方法によれば、外部から入力された信号を内部では並列処理する伝送装置の、故障を検出するに当たり、予め定めたビット列を含む監視セルを伝送装置内の回路に適宜送り、かつ、該回路を経た前記監視セル内のビット列が、前記予め定めたビット列を維持しているか否かを判定することにより、該伝送装置の故障を検出する。然も、前記予め定めたビット列として、互いに背反な第１のビット列および第２のビット列と、互いに背反な第３のビット列および第４のビット列とを含むビット列であって、前記第１のビット列を、前記並列処理時のビット数以上のビット数を持つビット列が形成される個数連続させ、その後に前記第３のビット列を付加し、該第３のビット列の後に、前記第２のビット列を、前記並列処理時のビット数以上のビット数を持つビット列が形成される個数連続させ、その後に前記第４のビット列が付加してあるビット列を用いる。ここで、前記第１のビット列と前記第３のビット列とは、パリティビットが互いに異なるビット列であり、前記第２のビット列と前記第４のビット列とは、パリティビットが互いに異なるビット列である。
【００１４】
ただし、伝送装置が並列処理部を複数含む場合で、これらの中に並列処理時のビット数が異なる並列処理部がある場合は、前記第１および第２のビット列に関する並列処理時のビット数は、並列処理時のビット数が最大である並列処理部のビット数とする。すなわち、図４の例で説明すれば、伝送装置３０は８ビット並列処理、１６ビット並列処理という２つの並列処理部を含むので、第１のビット列および第２のビット列それぞれを、１６ビット以上のビット列が形成されるだけの個数連続させる。
【００１５】
なお、この発明において、上述した伝送装置内の回路とは、伝送装置の、故障検出を行いたい任意の領域の意味である。伝送装置の例えば入力端子から出力端子の間の全域でも良いし、一部分（複数領域の場合も含む）の場合でも良い。
【００１６】
【発明の実施の形態】
以下、図面を参照してこの発明の伝送装置の故障検出方法の実施の形態について説明する。しかしながら、以下の説明で用いる各図はこの発明を理解出来る程度に各構成成分の寸法、形状および配置関係を概略的に示してあるにすぎない。
【００１７】
図１（Ａ）は、ＡＴＭ交換機の故障検出に本発明の方法を適用した例を説明する図であり、特に、監視セル５０の構成を説明する図である。また、図１（Ｂ）は監視セル５０のより具体的な例を説明する図である。ただし、図１（Ａ）、（Ｂ）いずれも、ペイロードパターンのみ示し、ヘッダ部の図示は省略してある。
【００１８】
この発明では、監視セル５０に含ませる予め定めたビット列５１を、互いに背反な第１のビット列Ｗおよび第２のビット列Ｘと、互いに背反な第３のビット列Ｙおよび第４のビット列Ｚとを含むビット列５１とする。然も、第１のビット列Ｗを、並列処理時のビット数以上のビット数を持つビット列が形成されるだけの個数連続させた後、第３のビット列Ｙを付加し、この第３のビット列Ｙの後に、第２のビット列Ｘを、並列処理時のビット数以上のビット数を持つビット列が形成されるだけの個数連続させた後、第４のビット列Ｚを付加した構成の、ビット列５１とする。然も、第１のビット列Ｗと第３のビット列Ｙとは、パリティビット（パリティチェック符号）が異なる、互いに異なるビット列であり、第２のビット列Ｘと第４のビット列Ｚとは、パリティビット（パリティチェック符号）が異なる、互いに異なるビット列である。
【００１９】
ここで、並列処理時のビット数以上のビット数を持つビット列が形成されるだけの個数とは、並列処理のビット数をＮで表し、かつ、第１のビット列Ｗ（第２のビット列Ｘ）のビット数をｍで表した場合、Ｎ／ｍ以上の数のことである。すなわち、１６ビットの並列処理で、かつ、第１のビット列Ｗ（第２のビット列Ｘ）が８ビットである場合なら、第１のビット列Ｗおよび第２のビット列Ｘそれぞれを、１６／８＝２以上連続させる。ただし、その上限は、ビット列５１を書き込むために予め与えられている容量の半分から、上記の第３のビット列分のビット数を引いた容量である。図１（Ａ）の例でいえば、ビット列５１を書き込むための容量は１８バイトであり、第１および第３のビット列Ｗ、Ｘそれぞれは、１バイトであるので、第１のビット列Ｗを連続させる数の最大値は、１８／２−１＝８バイトになる。もちろん、ビット列５１を書き込むための容量は１８バイトに限られず、設計に応じて変更することができる。例えば、ＡＴＭセルのヘッダ部を除く４８バイト全部としても良い。その場合は、第１のビット列Ｗを連続させる数の最大は、４８／２−１＝２３になる。
【００２０】
ただし、ＡＴＭ交換機が、図４を参照して説明した様に、並列処理部を複数含み、然も、並列処理時のビット数が異なる並列処理部を含む場合は、上記のＮ／ｍを決めるためのＮは、これら複数の並列処理部の中の並列処理時のビット数の最大の値とする。すなわち、図４の例で説明すれば、８ビット並列処理部と、１６ビット並列処理部の２つの並列処理部があるので（図示せず）、上記のＮ／ｍを決めるためのＮを１６とする。
【００２１】
図１（Ｂ）は、図１（Ａ）を用いて説明した故障検出用のビット列５１の好ましい具体例を示した図である。１６進法で示して、第１のビット列Ｗを「５５」、第２のビット列Ｘを「ＡＡ」、第３のビット列Ｙを「５７」、第４のビット列Ｚを「Ａ８」とした例である。従って、この場合の監視セル５０は、「５５」を８個連続させた後に、「５７」が付加され、この「５７」の後に、「ＡＡ」を第１のビット列と同じ個数、すなわち８個連続して付加させた後に、さらに「Ａ８」を付加した構成のビット列５１を含み、さらにこのビット列５１の後に「オール０」を含むセルである。
【００２２】
第１のビット列Ｗを「５５」、第２のビット列Ｘを「ＡＡ」とすると、互いに背反な１バイトのビット列が実現できるので好ましい。第３のビット列を「５７」とし、第４のビット列を［Ａ８」とすると、互いに背反な１バイトのビット列であって、然も、「５５」、［ＡＡ」に対して「１」のビット数が１つ違うビット列が実現出来るので、好ましい。
【００２３】
この図１（Ａ）、（Ｂ）を用いて説明したセル５０は、伝送装置内でＮビットずつ並列処理される。たとえば、１６ビットずつとか、３２ビットずつとか、４８ビットずつとか、６４ビットずつとか、７２ビットずつという具合に、並列処理される。もちろん、図４を用いて説明したように、２以上の並列処理部であって並列処理のビット数が異なる２以上の並列処理部で処理されることもある。
【００２４】
図２（Ａ）は、図１（Ｂ）を用いて説明したセル５０が、伝送装置内で、１６ビット並列処理される場合の説明図、図２（Ｂ）〜（Ｄ）は、それぞれ、４８ビット並列処理、６４ビット並列処理、７２ビット並列処理される場合の説明図である。
【００２５】
例えば、図２（Ａ）に示した１６ビット並列処理の場合、図１（Ｂ）を用いて説明したセル５０は、１６進法で示して、「５５５５」、「５５５５」、・・・「ＡＡＡ８」、・・という単位で並列処理される。すると、第５行目のビット列が「５７ＡＡ」になり、第９行目のビット列が「ＡＡＡ８」になる。そのため、この図２（Ａ）の例の場合、第１〜第９行までの各ビット列での１の数（０の数）は、第１行から第９行の順で言って、８，８，８，８，９，８，８，８，７になる。そのため、これら第１〜第９行のビット列に付加されるパリティビットは、例えば、０，０，０，０，１，０，０，０，１になる。すなわち、第４行と第５行との間、第５行と第６行との間、第８行と第９行との間、そして、第９行とその後のオール０のビット列との間で、それぞれパリティビットが変化するようになる。図２（Ｂ）〜（Ｄ）の各例でも、パリティビットの変化が生じる。それを明確にするため、図２（Ａ）〜（Ｄ）それぞれ中の、パリティビットが変化する点に、符号Ｐを付した。
【００２６】
上述した説明から分かるように、この発明によれば、パリティビットの異常を検出できることが理解できる。
【００２７】
なお、伝送装置に内部インターフェースの故障などがあるか否かの判定は、伝送装置（ＡＴＭ交換機）の回路を経由してきた上記の監視セル５０内の、予め定めたビット列が書かれている領域のデータを抽出し、次に、この抽出したデータを予め定めたビット列と照合することで行える。
【００２８】
もっと簡単には、回路を経て来た監視セル５０の、ビット列５１中の背反なビット列同士の同じ桁同士の論理レベルが互いに逆になっているか否かを確認することによっても、判定することができる。具体例で説明すれば、図２（Ａ）の場合であれば、第１行目の「５５５５」と第６行目の「ＡＡＡＡ」との、同じ桁同士の論理レベルが反転していれば、故障なしと判定する。図２（Ｂ）の場合であれば、第１行目の「５５５５５５５５５５５５」と第２〜３行目の「ＡＡＡＡＡＡＡＡＡＡＡＡ」との、同じ桁同士の論理レベルが反転していれば、故障なしと判定する。図２（Ｃ）の場合であれば、第１行目の「５５５５５５５５５５５５５５５５」と第２〜３行目の「ＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡ」との、同じ桁同士の論理レベルが反転していれば、故障なしと判定する。図２（Ｄ）の場合であれば、第１行目の「５５５５５５５５５５５５５５５５５７」と第２行目の「ＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡＡ８」との、同じ桁同士の論理レベルが反転していれば、故障なしと判定する。同じ桁同士の論理レベルが反転しているかどうかは、排他的論理和回路により容易に判定できる。
【００２９】
上述においては、この発明の実施の形態を説明した。しかし、この発明は上述の実施の形態になんら限定されず、多くの変形または変更を加えることができる。たとえば、上述の例では、第１の〜第４のビット列を、１６進法でいって５５、ＡＡ、５７、Ａ８とそれぞれしていたが、第１〜第４のビット列はこれらに限られず、この発明で言う要件を満たすなら他のビット列でも良い。
【００３０】
また、上述した実施例では伝送装置自身が監視セルを装置内に送る例を説明した。しかし、例えば上位装置が監視対象の伝送装置に監視セルを送り、そして、伝送装置を経由した監視セルを伝送装置自身または上位装置がチェックすることで、伝送装置の故障を検出する場合があっても良い。ただし、伝送装置自身が監視セルを装置内に送り、かつ、装置内を経由した監視セルをチェックする構成（セルフチェック）の方が、例えば、ＡＴＭ交換機等に適合し易い。
【００３１】
また、上述においては、この発明をＡＴＭ交換機の故障検出に適用した例を説明したが、この発明は、ＡＴＭ交換機の故障検出に限られず、装置内監視を行う監視セルを用いることができる種々の伝送装置、たとえば種々のパケット伝送装置の故障検出に適用できる。
【００３２】
【発明の効果】
上述した説明から明らかなように、この発明によれば、予め定めたビット列を含む監視セルを伝送装置内の回路に適宜送り、かつ、該回路を経た前記監視セル内のビット列が、前記予め定めたビット列を維持しているか否かを判定することにより、該伝送装置の故障を検出する。然も、予め定めたビット列として、第１〜第４のビット列を含む所定のビット列を用いる。そのため、伝送装置内で信号が並列処理されても、伝送装置の故障検出と信号のパリティチェックとを行うことができる。
【図面の簡単な説明】
【図１】実施の形態を説明する図であり、特に（Ａ）図は監視用セルの構成を説明する図、（Ｂ）図は監視用セルのより具体的な構成を説明する図である。
【図２】実施の形態を説明する図であり、特に、１６ビット、４８ビット、６４ビット、７２ビットで並列処理をそれぞれする時の、パリティビットの様子と故障検出の動作とを説明する図である。
【図３】課題を説明する図である。
【図４】並列処理を説明する図である。
【符号の説明】
３０：伝送装置
３１、３５：デマルチプレクサ
３３：８ビット並列処理の形態
３７：１６ビット並列処理の形態
３９：マルチプレクサ
５０：監視セル
５１：予め定めたビット列
Ｗ：第１のビット列
Ｘ：第２のビット列
Ｙ：第３のビット列
Ｚ：第４のビット列
【図１】
0003587238.tif 000002
【図２】
0003587238.tif 000003
【図３】
0003587238.tif 000004
【図４】
0003587238.tif 000005