【事件の表示】
　平成１０年特許願第　５３５２７号「メモリ装置、およびデータ転送方法」拒絶査定不服審判事件〔平成１０年１２月　８日出願公開、特開平１０−３２６４８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年３月５日（パリ条約による優先権主張１９９７年３月７日、アメリカ合衆国）の出願であって、平成１８年２月８日付けで拒絶査定がなされ、それに対して、同年５月１０日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明について
　本願の請求項１ないし１６に係る発明は、平成１７年７月２６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１６に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
「【請求項１】　シングルチップ上に、
　データ入力および出力を提供するための多数の入出力ポートと、
　データを記憶するための第１のメモリと、
　前記第１のメモリよりも小さい記憶容量を有しかつ前記入出力ポートに結合されて、前記入出力ポートから出力されるべきデータを記憶しかつ前記入出力ポートから入力されるデータを受取るための第２のメモリと、
　前記第１のメモリと前記第２のメモリとの間に結合されて、前記第２のメモリと前記入出力ポートとの間でデータを転送するのと同時に、前記第１のメモリと前記第２のメモリとの間にデータブロックの双方向の転送を提供するためのグローバルバスとを含む、メモリ装置。」
　
３．刊行物記載の発明
（１）特開平６−１９５２６１号公報
　本願の優先日前に日本国内において頒布され、原査定の根拠となった平成１７年１月２５日付けの拒絶理由通知において引用した特開平６−１９５２６１号公報（「以下、「刊行物１」という。）には、図１、８ないし１１、３２、３５、３６、４１ないし４３、及び６９とともに以下の事項が記載されている。
　「【０１３５】
【実施例】
［実施例１］図１はこの発明の一実施例による半導体記憶装置の全体の構成を示すブロック図である。
この半導体記憶装置は、ＤＲＡＭ部分とＳＲＡＭ部分とを備え、かつＳＲＡＭ部分はキャッシュメモリとして利用されるため、以下の説明においては、キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）
【０１３６】図１において
、ＣＤＲＡＭ１００は、行および列のマトリックス状に配列された複数のダイナミック型メモリセルを備えるＤＲＡＭアレイ１０２と、行および列のマトリックス状に配列された複数のスタティック型メモリセルを備えるＳＲＡＭアレイ１０４と、ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデータ転送を行なうためのデータ転送回路１０６とを含む。
【０１３７】ＳＲＡＭアレイ１０４も同様に、４つのメモリプレーン１０４ａ、１０４ｂ、１０４ｃ、および１０４ｄを含む。またこのＤＲＡＭアレイメモリプレーン１０２ａ〜１０２ｄとＳＲＡＭアレイメモリプレーン１０４ａ〜１０４ｄとの間でそれぞれメモリプレーンごとにデータの転送を行なうために、データ転送回路１０６も４面１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄを含む。
【０１３８】ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆動するために、外部から与えられるＤＲＡＭ用アドレスＡｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッファ１０８からの内部行アドレスＲＯＷ０〜１１を受け、ＤＲＡＭアレイ１００における対応の行を選択するロウデコーダ１１０と、ＤＲＡＭアドレスバッファからの内部列アドレス信号のうち所定のビットすなわちコラムブロックアドレスＣｏｌ４〜９を受け、ＤＲＡＭアレイにおいて複数の列（本実施例においては１６ビットのメモリセル）を同時に選択するコラムブロックデコーダ１１２と、ＤＲＭＡアレイにおいて選択されたメモリセルのデータを検知増幅するセンスアンプおよびＤＲＡＭアレイ１０２における選択されたメモリセルとデータ転送回路との間でのデータ転送を行なうためのＩＯコントロールとを含む。図１においてはセンスアンプおよびＩＯコントロールを１つのブロック１１４で示す。」
　「【０１４０】ＣＤＲＡＭ１００は、さらに、外部から与えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受け、内部アドレスを発生するＳＲＡＭアドレスバッファ１１６と、ＳＲＡＭアドレスバッファ１１６からのアドレスＡｓ４〜Ａｓ１１をデコードし、ＳＲＡＭアレイ１０４の対応の行を選択するロウデコーダ１１８と、ＳＲＡＭアドレスバッファ１１６からの列アドレスＡｓ０〜Ａｓ３をデコードし、ＳＲＡＭアレイ１０４の対応の列を選択するとともに、データ転送回路１０６における対応の転送ゲートを選択するコラムデコーダ１２０と、ＳＲＡＭアレイ１０４において選択されたメモリセルのデータを検知増幅するとともにコラムデコーダ１２０の出力によりＳＲＡＭアレイ１０４の選択列および選択された転送ゲートを内部データバスへ接続するＩＯ回路とを含む。
【０１４１】ＳＲＡＭ用のセンスアンプおよびＩＯ回路はブロック１２２により示される。ＳＲＡＭアレイ１０４の１行は１６ビットを備える。ＳＲＡＭアレイ１０４において選択された１行の１６ビットと１６個の転送ゲートを備えるデータ転送回路１０６との間でデータ転送が同時に実行される。したがって、このＣＤＲＡＭは、メモリプレーン１つに対し１６ビットのデータ転送、すなわち合計６４ビットのデータ転送を同時に実行する。
【０１４２】ＣＤＲＡＭ１００は、さらに、外部から与えられるたとえばシステムクロックであるクロックＫを受け内部クロックを発生するためのＫバッファ１２４と、Ｋバッファ１２４からの内部クロックに対して外部から与えられる制御信号ＣＭｄに従ってマスクをかけるためのクロックマスク回路１２６と、クロックマスク回路１２６からのクロック信号に同期して外部から与えられる制御信号ＲＡＳ＃、ＣＡＳ＃、およびＤＴＤ＃を取込み各信号の状態に従って必要な制御信号を発生するＤＲＡＭコントロール回路１２８と、Ｋバッファ１２４からの内部クロック信号に対し外部から与えられる制御信号ＣＭｓに従ってマスクをかけるクロックマスク回路１３０と、クロックマスク回路１３０からの内部クロック信号に従って外部制御信号Ｅ＃、ＷＥ＃、ＣＣ１＃およびＣＣ２＃を取込み各制御信号の状態の組合せに従ってデータ転送回路１０６、ＳＲＡＭアレイ１０４および後に説明する入出力部の動作を制御するための制御信号を発生するＳＲＡＭコントロール回路１３２と、外部から与えられる制御信号Ｇ＃に同期して活性化され
内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、
外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４と、
　「【０２０１】［
ＳＲＡＭリード］ＳＲＡＭリードモードはＳＲＡＭアレイからデータを読出すモードである
【０２０２】出力イネーブルＧ＃を“Ｈ”に設定すれば、メインアンプ回路１３８は出力ハイインピーダンス状態となる。
【０２０３】図９はＳＲＡＭリードモード時におけるデータの流れを示す図である。このとき、図１に示すＳＲＡＭロウデコーダ１１８に対応するドライブ１１８ａがＳＲＡＭアドレスＡｓ４〜Ａｓ１１をデコードしＳＲＡＭアレイ１０４における１行を選択する。ＳＲＡＭアレイ１０４において１行には１６ビットのメモリセルが接続される。この１６ビットのうちの１つのメモリセルがコラムデコーダ１２０により選択される。コラムデコーダ１２０はＳＲＡＭアドレスＡｓ０〜Ａｓ３をデコードし、１６ビットのうちの１ビットのメモリセルを選択する。ＳＡ＋ＩＯコントロール回路１２２はこのＳＲＡＭアレイ１０４において選択されたメモリセルのデータを読出す。
【０２０４】
［ＳＲＡＭライト］ＳＲＡＭライトモードはＳＲＡＭアレイのメモリセルへデータを書込む動作モードである。
　「【０２１２】
図９および図１１に示すようにＳＲＡＭリードモードおよびＳＲＡＭライトモードにおいては、データ転送回路およびＤＲＡＭアレイの動作と無関係にＳＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイからのデータの読出しが実行されている。したがってＳＲＡＭアレイへのアクセス時において、これと並行してデータ転送回路とＤＲＡＭアレイとの間のデータ転送を実行することができる
　「【０２９３】［チップレイアウト］図３２はＣＤＲＡＭのアレイの具体的レイアウトを示す図である。図３２において、ＣＤＲＡＭ１００は、矩形状のチップに配置される。ＣＤＲＡＭ１００は、各々が４Ｍビットの記憶容量を備える４つのＤＲＡＭメモリマットＤＭ１、ＤＭ２、ＤＭ３、およびＤＭ４と、チップ中央部にＤＲＡＭメモリマットそれぞれに対応して配置され、各々が４Ｋビットの記憶容量を備えるＳＲＡＭメモリマットＳＭ１、ＳＭ２、ＳＭ３、およびＳＭ４と、ＤＲＡＭメモリマットＡＭ１〜ＤＭ４とＳＲＡＭメモリマットＳＭ１〜ＳＭ４のそれぞれの間に配置されるデータ転送回路ＤＴＢ１、ＤＴＢ２、ＤＴＢ３、およびＤＴＢ４を含む。
【０２９４】ＤＲＡＭメモリマットＤＭ１〜ＤＭ４の各々は、図３２においては、４×１６の６４個のメモリブロックＭＢＡに分割された状態が示される。メモリブロックＭＢＡは２５６行２５６列に配置されたメモリセルを備える。ＤＲＡＭメモリマットＤＭ１〜ＤＭ４それぞれは、図示された行ブロックＲＢすべてを横切るように配置される１６対のグローバルＩＯ線対を含む。図３２において、それぞれが４対のグローバルＩＯ線対を含む大グローバルＩＯ線対ＢＧＩＯを示す。一本のグローバルＩＯ線に対しＤＲＡＭアレイの６４列が対応する。この６４列のうちの１列が１つのグローバルＩＯ線対に接続される。１つのＤＲＡＭメモリマットにおいて１６列が同時に選択される。メモリブロックＭＢＡにおいては同時に４列が選択される。
【０２９５】同時に選択された４列をグローバルＩＯ線対に接続するために４対のローカルＩＯ線対が設けられる。ローカルＩＯ線対は対応のメモリブロックＭＢＡにおいてのみ利用される。ＤＲＡＭメモリマットＤＭ１〜ＤＭ４それぞれにおいては、選択された行（ワード線）を含むメモリブロックのみが活性化され、残りのメモリブロックはプリチャージ状態を維持する。この部分活性化方式（ブロック分割方式）で駆動することにより消費電力の低減を図る。
【０２９６】この選択されたＤＲＡＭ行に接続されるメモリセルのうち、１６列のメモリセルが選択され、この選択された１６ビットのメモリセルのデータがローカルＩＯ線対へ伝達され、続いてグローバルＩＯ線対へ伝達される。図３２においてＬＩＯ４分割として示すのは、この分割ブロックにおいて４対のローカルＩＯ線対ＬＩＯが設けられており、対応のブロックに設けられたグローバルＩＯ線対ＢＧＩＯ（４対のグローバルＩＯ線対）にそれぞれ接続される構成を示す。
【０２９７】データ転送回路ＤＴＤ１〜ＤＴＤ４はそれぞれグローバルＩＯ線対に対応して１６個設けられる。ＳＲＡＭメモリマットＳＭ１〜ＳＭ４のそれぞれは２５６行１６列に配置されたスタティック型メモリセルを備える。データ転送時においてはこのＳＲＡＭメモリマットＳＭ１〜ＳＭ４それぞれにおいて１行が選択され、この１行に接続される１６ビットのスタティック型メモリセルとデータ転送回路との間でのデータ転送が実行される。」
　「【０３１６】［データ転送動作：ページモード転送］次に、このＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送動作について説明する。以下の説明においては、アレイ間のデータ転送動作を説明するために、データ転送ゲートは簡略化して考える。
【０３１７】図３５は双方向転送ゲートＢＴＧの原理的構成を示す図である。図３５において双方向転送ゲートＢＴＧは、転送指示信号φＴＳＤに応答して、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバルＩＯ線対ＧＩＯへ伝達する３状態バッファＤＲ１と、転送指示信号φＴＤＳに応答して活性化され、グローバルＩＯ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達する３状態バッファＤＲ２を含む。このバッファＤＲ１およびＤＲ２はまた実際の機能としてラッチ機能を備える。双方向転送ゲートの詳細構成については後に説明する。まず、図３６に示す動作波形図を併せて参照してＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送動作について説明する。」
　「【０３３９】上述の説明においては、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送が一段階で実行されている。本発明のＣＤＲＡＭにおいては、ＤＲＡＭアレイからデータ転送回路へのデータ転送動作とこの双方向データ転送回路からＳＲＡＭアレイへのデータ転送動作とは独立に実行される。しかしながらその動作原理はここで示すものと同様であり、ＤＲＡＭアレイにおけるＤＲＡＭセンスアンプをラッチ手段として利用することにより、ＤＲＡＭのページモードを利用してＳＲＡＭアレイへ高速でデータを大量に転送することができる。」
　「【０３６１】図４１は、
双方向転送ゲートのより具体的な構成を示す図である。この双方向転送ゲートは、ＤＲＡＭアレイからのデータすなわちグローバルＩＯ線対ＧＩＯのデータを受けるためのリード転送バッファ２１０と、ＳＲＡＭアレイからのデータ（ＳＲＡＭアレイに格納されたデータまたは外部から与えられるデータ）を受けるためのライト転送バッファ２５０を含む
【０３６２】リード転送バッファ２１０は、データ転送指示信号φＴＤＳ１に応答して導通するゲート２１２と、ゲート２１２を介して与えられたデータをラッチするためのラッチ回路２３０と、ラッチ回路２３０のラッチデータを反転するインバータ回路２１８と、転送指示信号φＴＤＳ２に応答して導通し、インバータ回路２１８の出力データをＳＲＡＭビット線対ＳＢＬ上へ伝達するゲート２２０を含む。ラッチ回路２３０は、大きな駆動能力を有するインバータ回路２１４と、小さな駆動力を有するインバータ回路２１６を含む。インバータ回路２１４の出力はインバータ回路２１６の入力に接続され、インバータ回路２１６の出力がインバータ回路２１４の入力に接続される。このインバータ回路２１４および２１６の駆動力に違いを設けることにより、データのラッチ機能とともに一方方向へのデータ転送を高速で実行することができる。
【０３６３】ライト転送バッファ２５０は、転送指示信号φＴＳＤ２に応答して導通し、ＳＲＡＭビット線対ＳＢＬ上のデータを伝達するゲート２６０と、ゲート２６０を介して与えられるデータを反転するインバータ回路２５８と、インバータ回路２５８の出力をラッチするためのラッチ回路２３２と、転送指示信号φＴＳＤ１に応答してラッチ回路２３２の出力をグローバルＩＯ線対ＧＩＯ上へ伝達するゲート２５２を含む。ラッチ回路２３２は、大きな駆動能力を有するインバータ回路２５４と、小さな駆動能力を有するインバータ回路２５６を含む。インバータ回路２５４の出力がインバータ回路２５６の入力に接続され、インバータ回路２５６の出力がインバータ回路２５４の入力に接続される。
【０３６４】転送指示信号φＴＤＳ１およびφＴＳＤ１は、ロウアドレスストローブＲＡＳ＃、コラムアドレスストローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃に従って、図１に示すＤＲＡＭコントロール回路から発生される。
【０３６５】転送指示信号φＴＤＳ２およびφＴＳＤ２は、チップイネーブルＥ＃、ライトイネーブルＷＥ＃、制御クロックＣＣ１＃およびＣＣ２＃にしたがって図１に示すＳＲＡＭコントロール回路１３２から発生される。図４１に示す双方向転送バッファの動作についてその動作波形図である図４２を参照して説明する。
【０３６６】上述のごとく、ＤＲＡＭアレイとＳＲＡＭアレイとはそれぞれ独立に駆動することができる。図４２において、ＳＲＡＭ部分に対しては、マスタクロックＫの第１サイクルないし第６サイクルまではチップイネーブルＥ＃が“Ｌ”にあり、ライトイネーブルＷＥ＃および制御クロックＣＣ１＃およびＣＣ２＃がともに“Ｈ”であるため、ＳＲＡＭリードモードが指定されており、マスタクロックＫの立上がりエッジで与えられたＳＲＡＭアドレスＡｓに従ってスタティック型メモリセルの選択が行なわれ、この選択されたメモリセルのデータが読出される。
【０３６７】ＤＲＡＭ部分においては、マスタクロックＫの第３クロックにおいてロウアドレスストローブＲＡＳ＃が“Ｌ”に立下がる。これによりＤＲＡＭアクティベートモードが指定され、そのときに与えられているＤＲＡＭアドレスＡｄが行アドレスとして取込まれ、行選択動作が実行される。ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過すると、コラムアドレスストローブＣＡＳ＃が“Ｌ”に立下がる。転送方向指示ＤＴＧ＃は“Ｈ”である。これによりＤＲＡＭリードトランスファモードが指定され、そのときに与えられていたＤＲＡＭアドレスＡｄをブロックアドレスとして、ＤＲＡＭアレイにおいてメモリセルブロックが選択され、この選択されたメモリセルのデータがリード転送バッファ２１０へ伝達される（図４１において転送制御信号φＴＤＳ１が“Ｈ”となる）。
【０３６８】ＤＴＢＲロックアウト期間が経過すると（この期間はレイテンシにより決定される）、ＳＲＡＭ部分において、制御クロックＣＣ１＃が“Ｌ”に立下がり、バッファリードトランスファ／リードモードが指定される。これにより図４１に示す転送制御信号φＴＤＳ２が“Ｈ”となり、ラッチ回路２３０にラッチされていたデータがＳＲＡＭビット線対ＳＢＬに伝達される。このＳＲＡＭビット線対ＳＢＬに伝達されたデータは、ＳＲＡＭリードトランスファ／リードモード指示時に与えられたＳＲＡＭアドレスＡｓによりさらに選択され、データが読出される。すなわち図４２においてマスタクロックＫの第８サイクルからＤＲＡＭアレイから転送された新たなデータｂ１…が連続的に読出される。
【０３６９】マスタクロックＫの第８サイクルにおいて、ロウアドレスストローブＲＡＳ＃および転送方向指示ＤＴＤ＃がともに“Ｌ”となり、ＤＲＡＭプリチャージモードが指定され、ＤＲＡＭはプリチャージ状態に復帰する。
【０３７０】図４３はＤＲＡＭとＳＲＡＭの並列動作を模式的に示す図である。図４３（Ａ）において、ＳＲＡＭアレイにおいては、外部から与えられるＳＲＡＭアドレスＡｓにしたがってデータの読出が実行される。このＳＲＡＭアレイにおけるデータ読出動作と並行して、ＤＲＡＭにおいて行およびメモリセルブロックＭＤＢ０の選択が実行され、この選択されたメモリセルブロックＭＤＢ０が転送バッファＤＴＢＲへ転送され、そこに保持される。
【０３７１】図４３（Ｂ）において、バッファリードトランスファ／リード動作が実行され、リード転送バッファＤＴＢＲに配置されているデータがＳＲＡＭアレイへ転送され、このメモリセルデータブロックＭＤＢ０（１６ビット）から１ビットのデータが同時に読出される。この動作を繰返すことにより、高速でアクセスすることができる。」
　「【０４５２】［ピン配置］図６９はこの発明に従う
ＣＤＲＡＭを収納するパッケージの外観およびピン配置を示す図である。このＣＤＲＡＭは、リードピッチ０．６５ｍｍ、４００ｍｉｌのＴＳＯＰ（シン・スモール・アウトラインパッケージ）のタイプＩＩに収納される
　
　以上を総合すると、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「リードピッチ０．６５ｍｍ、４００ｍｉｌのＴＳＯＰ（シン・スモール・アウトラインパッケージ）のタイプＩＩに収納され、ＤＲＡＭ部分とＳＲＡＭ部分とを備え、かつＳＲＡＭ部分はキャッシュメモリとして利用されるキャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）１００であって、
　内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４とを備え、
　前記ＤＲＡＭ部分は、行および列のマトリックス状に配列され複数のダイナミック型メモリセル及びグローバルＩＯ線対とからなるＤＲＡＭアレイ１０２であり、
　前記ＳＲＡＭ部分は、前記内部データバス１２３を介して、前記メインアンプ回路１３８とＤｉｎバッファ回路１３４に接続される行および列のマトリックス状に配列された複数のスタティック型メモリセルとからなるＳＲＡＭアレイ１０４であり、
　前記ＤＲＡＭアレイ１０２と前記ＳＲＡＭアレイ１０４とは、グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６によって接続されたキャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）１００において、
　前記ＳＲＡＭアレイ１０４から外部へデータを読出すＳＲＡＭリードモードおよび前記ＳＲＡＭアレイ１０４のメモリセルへ外部からデータを書込むＳＲＡＭライトモードにおいては、前記データ転送回路１０６および前記ＤＲＡＭアレイ１０２の動作と無関係にＳＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイからのデータの読出しが実行でき、前記ＳＲＡＭアレイ１０４へのアクセス時において、これと並行して前記データ転送回路１０６と前記ＤＲＡＭアレイ１０２との間のデータ転送を実行することができる、キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）１００。」
　
（２）特開平８−２１２７７６号公報
　本願の優先日前に日本国内において頒布され、平成１７年１月２５日付けの拒絶理由通知において引用した特開平８−２１２７７６号公報（「以下、「刊行物２」という。）には、図１とともに、以下の事項が記載されている。
　「【００１３】
【実施例】図１は本発明による多ポートＲＡＭの構成の一実施例である。同図において、ＭＢ（ｉ，ｊ）はメモリ・ブロック、ＭＡ（ｉ，ｊ）はメモリ・アレー、ＰＣ（ｉ，ｊ）はプリチャージ回路、ＳＷ（ｉ，ｊ）はビット線選択回路、ＭＣはメモリセル、ＢＬ，ＢＬＢはビット線、ＥＱはイコライズ信号線、ＬＣは負荷制御線、ＰＡ，ＰＢはポート制御線、ＧＢＬａ，ＧＢＬａＢはＡポート用グローバル・ビット線、ＧＢＬｂ，ＧＢＬｂＢはＢポート用グローバル・ビット線、ＲＣ（ｉ）はロウ制御回路、ＰＣＣ（ｉ）はプリチャージ制御回路、ＭＸ（ｉ）はアドレス・マルチプレクサ、ＸＤ（ｉ）はＸアドレス・デコーダ、ＰＳ（ｉ）はポート選択回路、ＩＯＣ（ｊ）は入出力制御回路、
ＩＯａ（ｊ）はＡポート入出力回路、ＩＯｂ（ｊ）はＢポート入出力回路、
　
４．対比
　本願発明と刊行物発明とを対比する。
（１）刊行物発明の「リードピッチ０．６５ｍｍ、４００ｍｉｌのＴＳＯＰ（シン・スモール・アウトラインパッケージ）のタイプＩＩに収納され」は、本願発明の「シングルチップ上に」に相当している。
（２）刊行物発明の「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」は、「キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）１００」の外部とのデータの入出力を行うためのものであり、データ入力および出力を提供するための入出力ポートであるといえるので、本願発明の「データ入力および出力を提供するための多数の入出力ポート」に対応しており、両者は、「データ入力および出力を提供するための入出力ポート」である点で共通している。
　
（３）刊行物発明の「ＤＲＡＭアレイ１０２」は、データを記憶するためのメモリであるから、本願発明の「データを記憶するための第１のメモリ」に相当している。
　
（４）刊行物発明の「ＳＲＡＭアレイ１０４」は、キャッシュメモリとして利用されているので、「ＤＲＡＭアレイ１０２」よりも小さい記憶容量であることは当業者にとって自明であり、かつ「内部データバス１２３」を介して、入出力ポートとして機能している「メインアンプ回路１３８とＤｉｎバッファ回路１３４」に接続されているから、刊行物発明の「ＳＲＡＭアレイ１０４」は、本願発明の「前記第１のメモリよりも小さい記憶容量を有しかつ前記入出力ポートに結合されて、前記入出力ポートから出力されるべきデータを記憶しかつ前記入出力ポートから入力されるデータを受取るための第２のメモリ」に相当している。
　
（５）刊行物発明の「前記ＳＲＡＭアレイ１０４から外部へデータを読出すＳＲＡＭリードモードおよび前記ＳＲＡＭアレイ１０４のメモリセルへ外部からデータを書込むＳＲＡＭライトモードにおいては、前記データ転送回路１０６および前記ＤＲＡＭアレイ１０２の動作と無関係にＳＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイからのデータの読出しが実行でき、前記ＳＲＡＭアレイ１０４へのアクセス時において、これと並行して前記データ転送回路１０６と前記ＤＲＡＭアレイ１０２との間のデータ転送を実行することができる」という構成における「外部へデータを読出す」あるいは「外部からデータを書込む」処理は、刊行物発明の「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」を介して行っていることは明らかであり、また、刊行物発明の「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」は、複数ビットを並列に転送できるものであるから、データブロックの転送をしているということができる。　
　したがって、刊行物発明の「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」は、「ＤＲＡＭアレイ１０２」の「グローバルＩＯ線対」と「ＳＲＡＭアレイ１０４」との間に結合されていて、「ＳＲＡＭアレイ１０４」と「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」との間でデータ転送するのと並行して、「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」との間にデータブロックの双方向の転送を提供するための「転送手段」として機能していることは明らかである。
　したがって、刊行物発明の「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」は、本願発明の「双方向の転送を提供するためのグローバルバス」に対応するものであり、両者は、双方向の転送を提供するための転送手段である点で共通している。　
　そして、本願発明の「前記第２のメモリと前記入出力ポートとの間でデータを転送するのと同時に」における「同時に」という概念は、刊行物発明の「これと並行して前記データ転送回路１０６と前記ＤＲＡＭアレイ１０２との間のデータ転送を実行することができる」における「並行して」という概念に対応していて、両者は、並行して行う点で共通している。
　
（６）刊行物発明の「キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）１００」は、本願発明の「メモリ装置」に相当している。
　
（７）したがって、本願発明と刊行物発明は、
「シングルチップ上に、
　データ入力および出力を提供するための入出力ポートと、
　データを記憶するための第１のメモリと、
　前記第１のメモリよりも小さい記憶容量を有しかつ前記入出力ポートに結合されて、前記入出力ポートから出力されるべきデータを記憶しかつ前記入出力ポートから入力されるデータを受取るための第２のメモリと、
　前記第１のメモリと前記第２のメモリとの間に結合されて、前記第２のメモリと前記入出力ポートとの間でデータを転送するのと並行して、前記第１のメモリと前記第２のメモリとの間にデータブロックの双方向の転送を提供するための転送装手段を含む、メモリ装置。」である点で一致し、以下の点で相違する。
　
相違点１
　本願発明では、「多数の入出力ポート」が備えられているのに対して、刊行物発明では、本願発明の「入出力ポートに」相当する「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」が１つしか備えられていない点。
　
相違点２
　本願発明では、「第１のメモリ」と「第２のメモリ」との間を「グローバルバス」により結合して、「前記第２のメモリと前記入出力ポートとの間でデータを転送するのと同時に、前記第１のメモリと前記第２のメモリとの間にデータブロックの双方向の転送を提供」しているのに対して、刊行物発明では、「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」との間を「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」により結合して、「ＳＲＡＭアレイ１０４」と「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」との間でデータを転送するのと並行して、「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」との間にデータブロックの双方向の転送を提供しているが、それらの転送が同時に行われることが特定されていない点。　
５．当審の判断
（１）相違点１について
　半導体記憶装置において、入出力ポートを複数備えることは、例えば、上記刊行物２の「【００１３】【実施例】図１は本発明による多ポートＲＡＭの構成の一実施例である。同図において、ＭＢ（ｉ，ｊ）はメモリ・ブロック、ＭＡ（ｉ，ｊ）はメモリ・アレー、ＰＣ（ｉ，ｊ）はプリチャージ回路、ＳＷ（ｉ，ｊ）はビット線選択回路、ＭＣはメモリセル、ＢＬ，ＢＬＢはビット線、ＥＱはイコライズ信号線、ＬＣは負荷制御線、ＰＡ，ＰＢはポート制御線、ＧＢＬａ，ＧＢＬａＢはＡポート用グローバル・ビット線、ＧＢＬｂ，ＧＢＬｂＢはＢポート用グローバル・ビット線、ＲＣ（ｉ）はロウ制御回路、ＰＣＣ（ｉ）はプリチャージ制御回路、ＭＸ（ｉ）はアドレス・マルチプレクサ、ＸＤ（ｉ）はＸアドレス・デコーダ、ＰＳ（ｉ）はポート選択回路、ＩＯＣ（ｊ）は入出力制御回路、
ＩＯａ（ｊ）はＡポート入出力回路、ＩＯｂ（ｊ）はＢポート入出力回路、
　
（２）相違点２について
　本願発明において、「前記第２のメモリと前記入出力ポートとの間でデータを転送するのと同時に、前記第１のメモリと前記第２のメモリとの間にデータブロックの双方向の転送を提供」できるのは、本願発明では、「第１のメモリ」と「第２のメモリ」との間をラッチ機能の無い「グローバルバス」で結合しているからであると認める。
　一方、刊行物発明において、「ＳＲＡＭアレイ１０４」と「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」との間のデータを転送と、「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」との間のデータブロックの双方向の転送を同時ではなく、並行して行なっているのは、刊行物発明では、双方向のデータ転送を「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」を介して行い、クロック周波数レベルでみると２段階の転送となっているからであると認める。
　しかしながら、刊行物１には、本願発明の双方向転送ゲートＢＴＧの原理的構成を示す図３５に関して、【０３１７】段落に「図３５は双方向転送ゲートＢＴＧの原理的構成を示す図である。図３５において双方向転送ゲートＢＴＧは、転送指示信号φＴＳＤに応答して、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバルＩＯ線対ＧＩＯへ伝達する３状態バッファＤＲ１と、転送指示信号φＴＤＳに応答して活性化され、グローバルＩＯ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達する３状態バッファＤＲ２を含む。このバッファＤＲ１およびＤＲ２はまた実際の機能としてラッチ機能を備える。双方向転送ゲートの詳細構成については後に説明する。まず、図３６に示す動作波形図を併せて参照してＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送動作について説明する。」と記載され、また、【０３３９】段落には「上述の説明においては、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送が一段階で実行されている。本発明のＣＤＲＡＭにおいては、ＤＲＡＭアレイからデータ転送回路へのデータ転送動作とこの双方向データ転送回路からＳＲＡＭアレイへのデータ転送動作とは独立に実行される。しかしながらその動作原理はここで示すものと同様であり、ＤＲＡＭアレイにおけるＤＲＡＭセンスアンプをラッチ手段として利用することにより、ＤＲＡＭのページモードを利用してＳＲＡＭアレイへ高速でデータを大量に転送することができる。」と記載されていて、刊行物１には、「双方向転送ゲートＢＴＧ」として、図３５示されるようにラッチ機能の無い「３状態バッファＤＲ」を用いて、「ＤＲＡＭアレイ１０２」から「ＳＲＡＭアレイ１０４」へのデータ転送を一段階で実行することが示されている。
　また、ＤＲＡＭアレイとＳＲＡＭアレイとの間をラッチ機能のない双方向転送ゲートで接続して、両者間のデータ転送を一段階で行うことは、平成１７年１月２５日付けの拒絶理由通知において引用した特開平６−１０３７５０号公報（「【０１２２】図１０は、図８に示す双方向転送ゲートの具体的構成を示す図である。図１０において、双方向転送ゲートＢＴＧは、転送指示信号φＴＳＤに応答して導通し、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバルＩＯ線対ＧＩＯへ伝達する３状態バッファＤＲ１と、転送指示信号φＴＤＳに応答して活性化され、グローバルＩＯ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達する３状態バッファＤＲ２を含む。次に、図８、図９および図１０を参照して、ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送動作について説明する。まず、図１１に示す動作波形図をあわせて参照して、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送動作について説明する。」参照）、及び特開平４−２５２４８６号公報（「【００９１】図３は双方向転送ゲートＢＴＧの構成の一例を示す図である。図３において双方向転送ゲートＢＴＧ（ＢＴＧａまたはＢＴＧｂ）は、データ転送指示信号φＴＳＤに応答して活性化され、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバルＩ／Ｏ線対ＧＩＯへ伝達するドライブ回路ＤＲ１と、データ転送指示信号φＴＤＳに応答して活性化され、グローバルＩ／Ｏ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達するドライブ回路ＤＲ２を含む。ドライブ回路ＤＲ１およびＤＲ２は、データ転送指示信号φＴＳＤおよびφＴＤＳが不活性状態の場合には出力ハイインピーダンス状態に設定される。」参照）、又は特開平４−３１８３８９号公報（「【００７６】図４は双方向転送ゲートＢＴＧの構成の一例を示す図である。図４において双方向転送ゲートＢＴＧ（ＢＴＧａまたはＢＴＧｂ）は、データ転送指示信号φＴＳＤに応答して活性化され、ＳＲＡＭビット線対ＳＢＬ上のデータをグローバルＩ／Ｏ線対ＧＩＯへ伝達するドライブ回路ＤＲ１と、データ転送指示信号φＴＤＳに応答して活性化され、グローバルＩ／Ｏ線対ＧＩＯ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達するドライブ回路ＤＲ２を含む。ドライブ回路ＤＲ１およびＤＲ２は、データ転送指示信号φＴＳＤおよびφＴＤＳが不活性状態の場合には出力ハイインピーダンス状態に設定される。」参照）に記載されているように従来周知の技術事項である。　
　してみると、刊行物発明において、「グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２から前記ＳＲＡＭアレイ１０４へデータを転送する、ラッチ機能のあるリード転送バッファ２１０、及び前記ＳＲＡＭアレイ１０４から前記グローバルＩＯ線対ＧＩＯを介して前記ＤＲＡＭアレイ１０２へデータを転送する、ラッチ機能のあるライト転送バッファ２５０を含む双方向転送ゲートで構成されるデータ転送回路１０６」をラッチ機能のない構成とし、刊行物発明の「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」とを「グローバルＩＯ線対ＧＩＯ」を介して直接接続する構成として、刊行物発明の「ＳＲＡＭアレイ１０４」と「内部データバス１２３上のデータから外部読出データを生成するメインアンプ回路１３８と、外部書込データを取込み内部書込データを生成するＤｉｎバッファ回路１３４」との間のデータの転送と、「ＤＲＡＭアレイ１０２」と「ＳＲＡＭアレイ１０４」との間のデータブロックの双方向の転送を同時に行うようにして、本願発明のように構成することは、当業者がその必要に応じて適宜なし得る程度の技術事項に過ぎないものである。
　
　よって、本願発明は、刊行物１及び２に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
６．むすび　
　以上のとおりであるから、本願は、請求項２ないし１６について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。