(57)【特許請求の範囲】
【請求項１】
ビット線に接続された一方の通電電極、ワード線に接続されたゲート電極及び他方の通電電極を有するＦＥＴと、該他方の通電電極に接続された一方の電極、酸化物及び他方の電極を有するコンデンサとを有し、該コンデンサの前記一方の電極が記憶ノードとして働くＤＲＡＭセルを複数個有し、一部のＤＲＡＭセルの前記酸化物が破壊されてＥＰＲＯＭセルとして働く部分不揮発性ＤＲＡＭアレイであって、
前記複数のＤＲＡＭセルのそれぞれの前記コンデンサの他方の電極に接続された電圧信号線ＮＰＬＴと、
１つのＤＲＡＭセルを、該セルの前記コンデンサの酸化物を破壊して該コンデンサの記憶ノードを前記電圧信号線ＮＰＬＴに接続したＥＰＲＯＭとして働かせるために、前記１つのＤＲＡＭセルのコンデンサの記憶ノードを基準電圧に維持し、そして残りのＤＲＡＭセルのそれぞれの記憶ノードを前記基準電圧よりも大きく且つ前記酸化物を破壊する電圧以下の電圧に維持した後に、前記電圧信号線ＮＰＬＴに前記酸化物を破壊する電圧を印加する手段とを備える部分不揮発性ＤＲＡＭアレイ。
【請求項２】
前記１つのＤＲＡＭセルのビット線に接続されたビット線センス増幅器が前記１つのＤＲＡＭセルのコンデンサの記憶ノードを基準電圧に維持することを特徴とする請求項１に記載の部分不揮発性ＤＲＡＭアレイ。
【請求項３】
前記セルがＤＲＡＭセルまたはＥＰＲＯＭセルとして作用するかに関わらず、リフレッシュされる、請求項１記載の部分不揮発性ＤＲＡＭアレイ。
【請求項４】
前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが読出しモード、書込みモード、またはＥＰＲＯＭプログラミング・モードで動作するとき、ワードライン（ＷＬ）及びカラム選択ライン（ＣＳＬ）が前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルを選択する、請求項１記載の部分不揮発性ＤＲＡＭアレイ。
【請求項５】
前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが主メモリを形成し、前記セルがＢＩＯＳシステム情報を提供する、請求項１記載の部分不揮発性ＤＲＡＭアレイ。
【請求項６】
前記主メモリを形成する前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが、オペレーティング・システム情報を提供する、請求項１記載の部分不揮発性ＤＲＡＭアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関し、特に、ＤＲＡＭセル及びＥＰＲＯＭセルとして使用される複数の単一トランジスタ・セルにより形成される、部分的に不揮発性のＤＲＡＭに関する。
【０００２】
【従来の技術】
ＣＭＯＳ技術の進歩により、コンピュータ市場は幅広い消費者に急速に広がった。今日のマルチメディア・コンピュータは、一般に６４Ｍｂのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）による６４ＭＢの主メモリを使用する。近い将来、１ＧＢの主メモリが一般的となることが予想され、このことは極めて深いサブミクロン技術による、１ＧＢ及びそれ以上のＤＲＡＭの潜在的に強力な研究開発を示唆する。主メモリの密度要求にも関わらず、メモリ市場では、システム内に不揮発性メモリ・フィーチャを有することが、なおさら重要である。典型的なＮＶＲＡＭ（不揮発性ランダム・アクセス・メモリ）には、マスクＲＯＭ、ＥＰＲＯＭ（電気的にプログラマブルな読出し専用メモリ）、またはフラッシュＲＡＭがあり、ＩＤ、ＢＩＯＳ、またはＯＳ（オペレーティング・システム）のコアとして使用される。しかしながら、これらのＮＶＲＡＭは、ＤＲＡＭにより構成される主メモリとして使用されるＤＲＡＭ規格とは異なる、固有の規格を有する。その結果、システム初期化段階の間に、ＮＶＲＡＭに記憶される情報をＤＲＡＭにコピーすることになる。ＤＲＡＭ互換のフラッシュＲＡＭは直接実行を可能にし、これは理想的な解決策である。しかしながら、チップ密度がチップ設計段階において予め決定されているので、構成的に柔軟性がない。未使用のビットを汎用の主メモリとして使用することは、その劣った書込みスピード及び限定された持続性のために、困難である。
【０００３】
【発明が解決しようとする課題】
従って、本発明の目的は、部分的に不揮発性のダイナミック・ランダム・アクセス・メモリ（ＰＮＤＲＡＭ）を提供することである。
【０００４】
本発明の別の目的は、好適にはそれぞれがＤＲＡＭセル及びＥＰＲＯＭセルを含む１トランジスタ・セル（１Ｔセル）により、ＰＮＤＲＡＭを構造化することである。
【０００５】
更に本発明の別の目的は、ＩＤ、ＢＩＯＳまたはオペレーティング・システム（ＯＳ）のコアがＥＰＲＯＭセルに記憶されることを可能にする、ＰＮＤＲＡＭを提供することである。
【０００６】
更に本発明の別の目的は、ＥＰＲＯＭセルとして使用されずに、従来型のＤＲＡＭとして振る舞う１Ｔセルを提供することである。
【０００７】
更に本発明の別の目的は、既存のＤＲＡＭ規格と完全に互換にＤＲＡＭセル及びＥＰＲＯＭセルをアクセスするための制御プロトコルを提供することである。
【０００８】
【課題を解決するための手段】
ここでは部分的に不揮発性のダイナミック・アクセス・メモリ（ＰＮＤＲＡＭ）と呼ばれる半導体メモリについて述べる。ＰＮＤＲＡＭは、ＤＲＡＭセル及びＥＰＲＯＭセルとして作用する、複数の１トランジスタ（１Ｔ）・セルまたは２トランジスタ（２Ｔ）・セルを含む。ＰＮＤＲＡＭは製造中または市場において、ＢＩＯＳまたはＯＳのコアがＥＰＲＯＭセルに記憶されることを可能にする。１Ｔ（または２Ｔ）セルは、ＥＰＲＯＭセルとしては使用されず、主メモリ用の従来型のＤＲＡＭセルとして作用する。ＤＲＡＭセル及びＥＰＲＯＭセルをアクセスする制御プロトコルは、既存のＤＲＡＭ規格と完全に互換であり、複雑な論理を要求することなく、直接実行を可能にする。ＤＲＡＭセル及びＥＰＲＯＭセルとしてのアドレス指定空間もまた、柔軟に構成可能である。
【０００９】
本発明の１態様では、複数のセルにより形成される部分的に不揮発性のＤＲＡＭアレイが提供される。複数のセルの第１のサブセットはＤＲＡＭセルとして作用し、複数のセルの第２のサブセットはＥＰＲＯＭセルとして作用する。
【００１０】
本発明の第２の態様では、複数のＤＲＡＭセルにより形成される部分的に不揮発性のＤＲＡＭアレイが提供され、複数のＤＲＡＭセルのサブセットがＥＰＲＯＭセルとして振る舞うようにプログラムされる。
【００１１】
本発明の第３の態様では、部分的に不揮発性のメモリにおいて、複数のセルから成るＤＲＡＭを構造化する方法が提供される。この方法は、ＤＲＡＭセルとして作用する複数のセルの第１のサブセットを有するステップと、ＥＰＲＯＭセルとして作用する複数のセルの第２のサブセットを有するステップとを含む。
【００１２】
【発明の実施の形態】
【数１】
0003605549.tif 000002
は、以降Ｘバーと記載する。
【００１３】
図１を参照すると、ＰＮＤＲＡＭセル１００の構成図が示され、コンデンサ１２０に接続されるＮＭＯＳトランジスタ１１０を含む。図解的には、これは従来型のＤＲＡＭ単一トランジスタ（１Ｔ）・セルと見分けがつかない。コンデンサはプレーナ、トレンチ、またはスタック化セル技術を用いて形成され得る。ＮＭＯＳトランジスタ１１０は、ワードライン（ＷＬ）が立ち上がるときオンし、記憶ノードＮＳをビットラインＢＬに接続する。
【００１４】
従来型のＤＲＡＭセルと異なり、ＰＮＤＲＡＭセルは２つの代替機能を特徴とする。すなわち、
１）コンデンサ１２０がデータを容量電荷として記憶する一時記憶。
２）コンデンサ１２０がデータを酸化物破壊により生じるアンチ・ヒューズ（ａｎｔｉ−ｆｕｓｅ）として記憶する永久記憶。
【００１５】
コンデンサ１２０の酸化物が破壊状態でない場合、ワードラインＷＬが低電位のとき、コンデンサ１２０は常にデータをノードＮＳにおいて保持する。物理１データを保持するために、ノードＮＳにおける電圧は周期的にリフレッシュされなければならない。このリフレッシュは従来型のＤＲＡＭリフレッシュ動作と同様である。物理ゼロ・データは、リフレッシュを必要としない。なぜなら、ノードＮＳのリーク電流の根源は、ＮＭＯＳトランジスタ１１０のｎ＋拡散により生成され、その基板がグラウンド（０Ｖ）に接続されるからである。その結果、不揮発性メモリは、セルが物理１に上書きされない限り、物理ゼロ・データを記憶することができる。コンデンサ１２０の酸化物が破壊すると、ノードＮＳがノードＮＰＬＴに短絡する。このノードＮＰＬＴはＶｄｄ（１．５Ｖ）に接続される。その結果、不揮発性メモリは物理１データを記憶する。
【００１６】
詳細なアレイ構成、及び１）プログラミング・モード、及び２）読出し／書込みモードにおける制御方法について、次の述べることにする。
【００１７】
図２は、ＰＮＤＲＡＭのブロック図及び内部タイミングを示す。ＰＮＤＲＡＭ２００はセル・アレイ２０５、ロウ・デコーダ（ＲＤＥＣ）２５０、カラム・デコーダ（ＣＤＥＣ）２６０、センス増幅器２１０、及びカラム・スイッチ２２０を含むコア２３０を含む。ＰＮＤＲＡＭコア２３０はアドレス・バッファ・ブロック２４０、制御ブロック２８０、データ入出力（ＤＱ）ブロック２７０により、既知のＤＲＡＭプロトコルに従いサポートされる。すなわち、こうしたプロトコルは、従来型のロウ・アドレス・ストローブ信号（ＸＲＡＳバー）、カラム・アドレス・ストローブ信号（ＸＣＡＳバー）、及び書込み許可信号（ＸＷＥバー）を含む。以下の議論では、ＰＮＤＲＡＭの制御ピンが、ロウ・アドレス・ストローブ（ＲＡＳバー）及びカラム・アドレス・ストローブ（ＣＡＳバー）を有する、既存の非同期ＤＲＡＭ規格に従うものと仮定する。
【００１８】
ＤＲＡＭセル読出し及び書込みモード：
信号ＸＲＡＳバーが立ち下がるとき、制御ブロック２８０はロウ内部信号ＲＩＮＴを生成する。ＲＩＮＴはアドレス・バッファ２４０を活動化し、コア２３０内のＲＤＥＣ２５０をトリガする。次に、アレイ２０５内の１つのＷＬ２０２が、デコード結果に従い立ち上がる。これによりセル・データ１００がビットラインＢＬ／ＢＬバー２０４上に読出され、ＢＬ／ＢＬバー対の間に小さな電圧差を生成する。信号がＢＬ／ＢＬバー対上に十分に生成されると、センス増幅器２１０がイネーブルされて、データをラッチする。信号ＸＣＡＳバーが立ち下がると、制御ブロック２５０がカラム内部信号ＣＩＮＴを生成する。ＸＣＡＳバーが立ち下がるとき、読取り／書込み内部信号ＲＷＩＮＴの状態がＸＷＥバーの極性により決定される。ＸＷＥバーがＸＣＡＳバーの立下りエッジにおいてハイの場合、ＲＷＩＮＴはハイに切り替わり、読出しモードを示す。ＸＷＥバーがＸＣＡＳバーの立下りエッジにおいてロウの場合、ＲＷＩＮＴはロウに切り替わり、書込みモードを示す。アドレス・バッファ２４０はカラム・アドレスを生成し、これは次にカラム・デコーダＣＤＥＣ２６０に転送される。カラム・スイッチ２２０はデコーディング結果の関数として活動化され、それにより対応するセンス増幅器内のビット情報がデータ入出力バス（ＩＯ−ＩＯバー対）を介して、Ｉ／Ｏ回路２７０に転送される。読出しモードで動作しているとき、データはＩ／Ｏピン上に表される。書込みモードは反対の態様で動作する。
【００１９】
図３は、ＰＮＤＲＡＭコア２３０（図２）の詳細構成を示し、これはアレイ・マトリックス２０４（図２）に配列される複数の１Ｔセル１００、ＣＭＯＳ相互結合センス増幅器２１０、及びカラム・スイッチ２２０を含む。単純化のため、センス増幅器２１０は他のアレイと共有されないが、標準のＤＲＡＭアレイ設計では、センス増幅器は一般にビットライン多重化（図示せず）により共有される。従って、図２に示されるロウ・デコーダ（ＲＤＥＣ）２５０は及びカラム・デコーダ（ＣＤＥＣ）２６０は、削除される。ＤＲＡＭと異なり、ＰＮＤＲＡＭアレイは新たにプログラミング・モードを含み、電圧信号ＮＰＬＴ２０６及びΦＥＱ２０８を制御することにより、任意の１Ｔセル１００がＥＰＲＯＭセルまたはアンチ・ヒューズとして、電気的にプログラムされる。
【００２０】
以下の議論では、ＮＰＬＴとノードＮＳ間に７Ｖが印加されるとき、セル１００のコンデンサ酸化物が破壊モードであると仮定する。ＰＮＤＲＡＭはプレート電圧制御モードを提供され、このモードはデータ・マスク・ピン（ＤＱＭ）または他の代替ピン（図示せず）を多重化することにより、ノードＮＰＬＴが外部的に強制されることを可能にする。ＰＮＤＲＡＭにおける詳細なＥＰＲＯＭプログラミング・モードは、後述のプロシージャにより実現される。
【００２１】
ＥＰＲＯＭセル・プログラミング・モード：
ステップ１：信号ＲＡＳバー（図示せず）がハイに維持されるとき、ＥＰＤＲＡＭはスタンバイ・モードであり、全てのワードラインＷＬ、ΦＰバー、ΦＮ、ΦＥＱ、ＣＳＬは、それぞれｇｎｄ（０Ｖ）、Ｖｄｄ（１．５Ｖ）、ｇｎｄ（０Ｖ）、Ｖｄｄ（１．５Ｖ）、ｇｎｄ（０Ｖ）との間で交互する。ビットラインＢＬは１／２Ｖｄｄ（０．７５Ｖ）にプリチャージされ、全ての記憶ノードＮＳはそれぞれのビットラインＢＬから分離される。ノードＮＰＬＴ及び１０ラインの電圧は、それぞれｇｎｄ（０Ｖ）及びＶｄｄ（１．５Ｖ）に接続される。（注釈：ノードＮＰＬＴはアレイの全てのセルに共通である。）
【００２２】
ステップ２：プレート電圧制御モードがイネーブルされ、ノードＮＰＬＴをピンＤＱＭ（図示せず）に、またはＤＲＡＭ標準パッケージに典型的な任意の等価なピンに接続する。次に、ノードＮＰＬＴがＤＱＭピンにおけるその値から５Ｖに強制される。全ての記憶ノードＮＳはビットラインＢＬから分離されるので、ＮＰＬＴにおける電圧振れ幅０Ｖ乃至５Ｖは、ノードＮＳを５Ｖに接続する。ＮＭＯＳアレイのために、ＮＳ電圧は初期には０Ｖ（または約０Ｖ）と仮定される。任意的に、ＤＲＡＭ書込みを用いて、物理０データが全てのノードＮＳに書込まれ、０Ｖ電圧を保証する。従って、ＮＳ電圧が５Ｖとなる。
【００２３】
ステップ３：信号ＲＡＳバーがイネーブルされて、ＰＮＤＲＡＭリフレッシュ・モードを開始する。これは任意の典型的なＤＲＡＭリフレッシュ・プロトコルと同様である。これはΦＥＱをロウに切り替え、ビットラインＢＬ等化器を不能にする。以下の議論では、セル１００＜ｉ、ｊ＞がＥＰＲＯＭセルとしてプログラムされる必要があるものと仮定する。対応するＷＬ＜ｉ＞が、昇圧されたＷＬ電圧（３Ｖ）に立ち上がる。セル１００＜ｉ、ｊ＞及び１００＜ｉ＋１、ｊ＞が、信号を開始する。ノードＮＳ＜ｉ、ｊ＞及びＮＳ＜ｉ＋１、ｊ＞が、それぞれビットラインＢＬ＜ｉ＞及びＢＬ＜ｉ＋１＞に接続される。ＢＬ＜ｉ＞及びＢＬ＜ｉ＋１＞における電圧が、特定の量（例えば３００ｍＶ）増加する。次に信号ΦＮ及びΦＰが、それぞれハイ及びロウに切り替わる。従来型のＤＲＡＭ１／２Ｖｄｄ検出機構で実施されるように、ＣＭＯＳセンス増幅器２１０が活動化される。一旦センス増幅器２１０がビットラインＢＬ電圧を増幅すると、ＢＬ＜ｉ＞、ＢＬバー＜ｉ＞、ＢＬ＜ｉ＋１＞及びＢＬバー＜ｉ＋１＞は、それぞれ１．５Ｖ、０Ｖ、１．５Ｖ及び０Ｖになる。
【００２４】
ステップ４：従来型のＤＲＡＭ書込みモードでは、信号ＣＡＳバー及びＷＥバー（図示せず）が活動化され、物理０データをセル＜ｉ、ｊ＞に書込む。ＩＯ及びＩＯバーは、それぞれ０Ｖ及び１．５Ｖに強制されて、対応するＣＳＬ＜ｉ＞をハイ（１．５Ｖ）に切り替える。ＢＬ＜ｉ＞及びＢＬバー＜ｉ＞がＩＯ（０Ｖ）及びＩＯバー（１．５Ｖ）により強制され、それに対応して、ＢＬ＜ｉ＞及びＢＬバー＜ｉ＞が、それぞれロウ（０Ｖ）及びハイ（１．５Ｖ）に切り替わる。これによりノードＮＳ＜ｉ、ｊ＞が０Ｖに切り替わる。（注釈：ＮＳ＜ｉ＋１、ｊ＞が１．５Ｖに維持される間、ＢＬ＜ｉ＋１＞及びＢＬバー＜ｉ＋１＞は、それぞれ１．５Ｖ及び０Ｖに維持される。）
【００２５】
ステップ５：ノードＮＰＬＴは５Ｖから７Ｖに昇圧される。ノードＮＳ＜ｉ、ｊ＋１＞及びＮＳ＜ｉ＋１、ｊ＋１＞は、ノードＮＰＬＴの振れ幅により、７Ｖに切り替わる。他方、ノードＮＳ＜ｉ、ｊ＞及びＮＳ＜ｉ＋１、ｊ＞は、それぞれ０Ｖ及び１．５Ｖに維持される。なぜなら、それらは対応するセンス増幅器２１０により強制されるからである。（注釈：ノードＮＳ＜ｉ、ｊ＞とノードＮＰＬＴ間の電圧差は７Ｖであり、セル酸化物破壊を生じる。）その結果、ノードＮＳ＜ｉ、ｊ＞はノードＮＰＬＴに短絡される。他方、ノードＮＳ＜ｉ＋１、ｊ＞はノードＮＰＬＥに短絡されない。なぜなら、５．５Ｖしかセル１００＜ｉ＋１、ｊ＞のコンデンサに印加されないとき、ＮＳ＜ｉ＋１、ｊ＞の電圧はハイ（１．５Ｖ）に維持されるからである。同様に、セル１００＜ｉ、ｊ＋１＞及び１００＜ｉ＋１、ｊ＋１＞のコンデンサの電圧は０Ｖであり、酸化物破壊の発生を防止する。
【００２６】
ステップ６：設計により、または利用者の要求により、任意のセルをＥＰＲＯＭセルとしてプログラムするために、ステップ０乃至ステップ５が繰り返される。
【００２７】
ＥＰＲＯＭセル読出しモード：
ＰＮＤＲＡＭ読出しモード動作は、上述のＤＲＡＭセル読出しモードの場合に実行されたのと、本質的に同じである。ノードＮＰＬＴがＶｄｄ（１．５Ｖ）に接続される。セル１００のノードＮＳがノードＮＰＬＴに短絡されない場合、セルは従来型のＤＲＡＭセルとして、または物理０のＥＰＲＯＭセルとして振る舞う。ノードＮＰＬＴに短絡される場合、読出し結果は物理１となり、セルは物理１のＥＰＲＯＭセルとして振る舞う。後述のワンタイム・プログラミング・モードを除き、ＰＮＤＲＡＭには書込みモードは存在しない。
【００２８】
ＤＲＡＭセルは従来のリフレッシュ動作において、リフレッシュされる必要がある。ＥＰＲＯＭセルはそれを必要としないが、リフレッシュが従来型のＤＲＡＭセルに対して定期的に実行されるとき、任意的にリフレッシュされ得る。これは既存のＤＲＡＭ規格の保守を可能にする。
【００２９】
図４は試験的な１２８ＭｂのＰＮＤＲＡＭコア２３０を示し、これは３２個の４Ｍｂアレイ（２０５）と、ロウ・デコーダ（ＲＤＥＣ）２５０と、カラム・デコーダ（ＣＤＥＣ）２６０を含む。ＰＮＤＲＡＭの概念は、１個の４Ｍｂアレイ（２０５）により、提案されたＰＮＤＲＡＭプロトコル及び方法論を可能にすることにより、試験的な１２８ＭｂのＤＲＡＭにより確認された。また、Ｔ字型を示すセルが電気的にプログラムされたビットマップが示される。（注釈：他のセルはＤＲＡＭセルとして作用する。）電気的にプログラムされたセルは、チップがパワーオフされた後も、データを保持する。任意的に、全てのセルはＤＲＡＭまたはＥＰＲＯＭセルかに関わらず、パワーオン・モードとして、物理０データ・パターンを書込み得る。このパワーオン・モードは、この物理０データを有するＥＰＲＯＭセルが、実際に物理０を記憶することを保証する。パワーオン・モードは外部ＰＮＤＲＡＭコマンドにより、または内部的にオンチップ制御論理により、イネーブルされ得る。
【００３０】
本発明は好適な実施例では、８Ｆ２の１Ｔトランジスタ・セルを使用するが、本概念は７Ｆ２、６Ｆ２、５Ｆ２及び４Ｆ２などの、任意のタイプのセルに適用可能である。
【００３１】
要するに、本発明は、１Ｔ（または２Ｔ）セルがＤＲＡＭセル及びＥＰＲＯＭセルとして振る舞うことを可能にする制御方法及びアプリケーションを提供する。酸化物破壊電圧が、ＷＬ、ＣＳＬ、センス増幅器、及びプレート電圧制御により選択されるＥＰＲＯＭセルに印加される。本発明はまた、１／２Ｖｄｄ検出機構を想定するが、任意のＶｄｄプリチャージ検出技法が所与の基準電圧として適用可能である。
【００３２】
本発明は８Ｆの１／２Ｖｄｄ検出機構を有する好適な実施例に関して述べてきたが、当業者であれば、本発明の範囲及び趣旨に影響することなく、他の変化及び変更が導入され得ることが理解できよう。
【００３３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３４】
（１）複数のセルを含む部分的に不揮発性のＤＲＡＭアレイであって、前記複数のセルの第１のサブセットがＤＲＡＭセルとして作用し、前記複数のセルの第２のサブセットがＥＰＲＯＭセルとして作用する、部分不揮発性ＤＲＡＭアレイ。
（２）前記セルの各々がコンデンサ及びスイッチング手段を含み、前記スイッチング手段がオンにスイッチするとき、前記コンデンサがビットラインに接続される、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（３）前記セルの各々内のトランジスタのゲートが、前記コンデンサを前記ビットラインに接続するワードラインに接続される、前記（２）記載の部分不揮発性ＤＲＡＭアレイ。
（４）前記セルが１トランジスタ（１Ｔ）・セルである、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（５）前記１Ｔセルの各々がコンデンサを含み、前記１ＴセルがＥＰＲＯＭとして作用するとき、前記１Ｔセルがそのコンデンサの破壊により、物理１状態を永久に記憶する、前記（４）記載の部分不揮発性ＤＲＡＭアレイ。
（６）ｎ＋ソースから０Ｖ基板へのリークにより、前記１Ｔセル内に物理ゼロが一時的に記憶され、パワーがオンされている限り、前記物理ゼロが維持される、前記（４）記載の部分不揮発性ＤＲＡＭアレイ。
（７）前記セルが２トランジスタ（２Ｔ）・セルである、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（８）前記セルがＤＲＡＭセルまたはＥＰＲＯＭセルとして作用するかに関わらず、リフレッシュされる、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（９）前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが読出しモード、書込みモード、またはＥＰＲＯＭプログラミング・モードで動作するとき、ワードライン（ＷＬ）及びカラム選択ライン（ＣＳＬ）が前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルを選択する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１０）前記ＥＰＲＯＭセルを物理ゼロにより初期化するパワーアップ・モードを含む、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１１）前記パワーアップ・モードが外部コマンドにより、または内部的にオンチップ制御論理によりイネーブルされる、前記（１０）記載の部分不揮発性ＤＲＡＭアレイ。
（１２）ビットライン・センス増幅器が前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルを検出し、前記ビットライン・センス増幅器が、ＥＰＲＯＭセルとして作用する前記セルの対応する１つに降伏電圧を選択的に印加する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１３）第１の複数の前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが一時電圧記憶セルとして作用し、第２の複数の前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが永久電圧記憶セルとして作用する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１４）前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが主メモリとして、及び識別（ＩＤ）ヒューズとして構造化される、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１５）前記ＩＤヒューズが製品情報、製造情報またはプロセス情報を記憶する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１６）前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが主メモリを形成し、前記セルがＢＩＯＳシステム情報を提供する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１７）前記主メモリを形成する前記ＤＲＡＭセル及び前記ＥＰＲＯＭセルが、オペレーティング・システム情報を提供する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１８）前記ＥＰＲＯＭセルが欠陥アドレスを記憶する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（１９）前記ＥＰＲＯＭセルが欠陥素子を置換できる冗長アドレスを記憶する、前記（１）記載の部分不揮発性ＤＲＡＭアレイ。
（２０）複数のＤＲＡＭセルを含む部分的に不揮発性のＤＲＡＭアレイであって、前記複数のＤＲＡＭセルのサブセットが、ＥＰＲＯＭセルとして作用するようにプログラムされる、部分不揮発性ＤＲＡＭアレイ。
（２１）前記ＤＲＡＭセルが１Ｔセルである、前記（２０）記載の部分不揮発性ＤＲＡＭアレイ。
（２２）前記ＤＲＡＭセルが２Ｔセルである、前記（２０）記載の部分不揮発性ＤＲＡＭアレイ。
（２３）部分的に不揮発性のメモリにおいて、複数のセルから成るＤＲＡＭを構造化する方法であって、
ＤＲＡＭセルとして作用する前記複数のセルの第１のサブセットを有するステップと、
ＥＰＲＯＭセルとして作用する複数のセルの第２のサブセットを有するステップと
を含む方法。
【図面の簡単な説明】
【図１】本発明の実施例に従うＰＮＤＲＡＭセルの概略図である。
【図２】本発明に従うＰＮＤＲＡＭに適用可能なブロック図及びタイミング図である。
【図３】アレイ・マトリックスに配列される複数の１Ｔセルを含むＰＮＤＲＡＭコアの詳細構成、並びにセンス増幅器及びカラム・スイッチを示す図である。
【図４】３２個の４Ｍｂアレイを含み、ロウ・デコーダ及びカラム・デコーダに隣接する１２８ＭｂのＰＮＤＲＡＭコアを示す図である。
【符号の説明】
１１０  ＮＭＯＳトランジスタ
１２０  コンデンサ
２００  ＰＮＤＲＡＭ
２０２  ＷＬ
２０４  アレイ・マトリックス
２０５  セル・アレイ
２０６  圧信号ＮＰＬＴ
２０８  ΦＥＱ
２１０  センス増幅器
２２０  カラム・スイッチ
２３０  コア
２４０  アドレス・バッファ・ブロック
２５０  ロウ・デコーダ（ＲＤＥＣ）
２６０  カラム・デコーダ（ＣＤＥＣ）
２７０  データ入出力（ＤＱ）ブロック
２８０  制御ブロック
【図１】
0003605549.tif 000003
【図２】
0003605549.tif 000004
【図３】
0003605549.tif 000005
【図４】
0003605549.tif 000006