(57)【特許請求の範囲】
【請求項１】
送信されるデータを物理的なメディアに適した形に符号化する物理コーディングサブレイヤと、伝送するためのパケットのシリアライズ及びデシリアライズを行う物理メディアアタッチメントとを含む物理層と、前記物理層へのアクセスを制御してデータの送受信のスケジューリングを行う媒体アクセス制御と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格の物理層を内蔵するＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ）モジュールと、前記ＧＢＩＣモジュールの種別に応じて前記物理コーディングサブレイヤの動作制御を行う制御手段と、接続される前記ＧＢＩＣモジュールの種別を判別する手段と、その判別された前記ＧＢＩＣモジュールの種別に応じて前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間の信号制御とを行う信号制御手段とを有し、
前記信号制御手段は、前記媒体アクセス制御から前記ＧＢＩＣモジュール内の物理層を制御するためにＧＢＩＣコネクタで定義されている送信不可と送信失敗と受信損失との信号線を介して媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号の制御データクロックと制御データ入出力と送信クロックとを前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間で接続するようにしたことを特徴とするＧＢＩＣ通信インタフェース装置。
【請求項２】
前記信号制御手段は、前記ＧＢＩＣモジュールの種別に合わせて制御データクロックと制御データ入出力と送信クロックと受信クロックとの前記ＧＢＩＣモジュールへの供給を制御するようにしたことを特徴とする請求項１記載のＧＢＩＣ通信インタフェース装置。
【請求項３】
前記制御手段は、予め設定された所定のＧＢＩＣモジュール以外のＧＢＩＣモジュールが接続されている場合に前記物理コーディングサブレイヤを動作させないように制御するようにしたことを特徴とする請求項１または請求項２記載のＧＢＩＣ通信インタフェース装置。
【請求項４】
前記ＧＢＩＣモジュール内の物理層の前記媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号を前記媒体アクセス制御に繋げるための送信データと送信イネーブルと送信エラーと受信データと受信イネーブルと受信エラーとに接続するためのブリッジ回路を前記ＧＢＩＣモジュールに含むことを特徴とする請求項１から請求項３のいずれか記載のＧＢＩＣ通信インタフェース装置。
【請求項５】
送信されるデータを物理的なメディアに適した形に符号化する物理コーディングサブレイヤと、伝送するためのパケットのシリアライズ及びデシリアライズを行う物理メディアアタッチメントとを含む物理層と、前記物理層へのアクセスを制御してデータの送受信のスケジューリングを行う媒体アクセス制御と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格の物理層を内蔵するＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ）モジュールとが配設され、
接続される前記ＧＢＩＣモジュールの種別に応じて前記物理コーディングサブレイヤの動作制御及び前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間の信号制御を行い、
前記媒体アクセス制御から前記ＧＢＩＣモジュール内の物理層を制御するためにＧＢＩＣコネクタで定義されている送信不可と送信失敗と受信損失との信号線を介して媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号の制御データクロックと制御データ入出力と送信クロックとを前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間で接続するようにしたことを特徴とするＧＢＩＣ通信インタフェース方法。
【請求項６】
前記ＧＢＩＣモジュールの種別に合わせて制御データクロックと制御データ入出力と送信クロックと受信クロックとの前記ＧＢＩＣモジュールへの供給を制御するようにしたことを特徴とする請求項５記載のＧＢＩＣ通信インタフェース方法。
【請求項７】
予め設定された所定のＧＢＩＣモジュール以外のＧＢＩＣモジュールが接続されている場合に前記物理コーディングサブレイヤを動作させないように制御するようにしたことを特徴とする請求項５または請求項６記載のＧＢＩＣ通信インタフェース方法。
【請求項８】
前記ＧＢＩＣモジュール内の物理層の前記媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号を前記媒体アクセス制御に繋げるための送信データと送信イネーブルと送信エラーと受信データと受信イネーブルと受信エラーとに前記ＧＢＩＣモジュール内のブリッジ回路で接続するようにしたことを特徴とする請求項５から請求項７のいずれか記載のＧＢＩＣ通信インタフェース方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＧＢＩＣ通信インタフェース装置及びＧＢＩＣ通信インタフェース方法に関し、特にＩＥＥＥ  ８０２．３で規定されている通信インタフェース方式に関する。
【０００２】
【従来の技術】
ＩＥＥＥ  ８０２．３で規定されている１０００ＢＡＳＥ−Ｘ（１０００ＢＡＳＥ−ＳＸ／ＬＸ／ＣＸ）、１０００ＢＡＳＥ−Ｔ、１０／１００ＢＡＳＥ−ＴＸにおけるＭＡＣ及びＰＨＹの関係をそれぞれ図５〜図７に示す。
【０００３】
図５において、１０００ＢＡＳＥ−ＸのＰＨＹ（物理層）５はＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ：物理コーディングサブレイヤ）５１と、ＰＭＡ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ  ｓｕｂｌａｙｅｒ：物理メディアアタッチメント）５２と、ＰＭＤ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ｄｅｐｅｎｄｅｎｔ  ｓｕｂｌａｙｅｒ：物理メディアディペンデント）５３とからなり、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ：媒体アクセス制御）４にＧＭＩＩ（Ｇｉｇａｂｉｔ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：ギガビット速度媒体独立型インタフェース）（８ビットパラレルデータ信号＋４ビット制御信号＋送受信クロック信号）（１２５ＭＨｚ）で接続され、１０００ＢＡＳＥ−Ｘに差動シリアルデータ信号（１．２５ＧＨｚ）を送出する。
【０００４】
ここで、ＭＡＣ４はＰＨＹ５へのアクセスを制御してデータの送受信のスケジューリングを行う。また、ＰＣＳ５１は送信されるデータを物理的なメディアに適した形に符号化し、ＰＭＡ５２は伝送するためのパケットのシリアライズ（直列化）と、その逆の処理であるデシリアライズとを行う。さらに、ＰＭＤ５３は送られてくる電圧変化のパターンを光の波あるいはパルスに変換し、ケーブルで送れるようにする。
【０００５】
１０００ＢＡＳＥ−ＸではＰＣＳ５１、ＰＭＡ５２が共通化されているため、ＧＢＩＣ（ギガビットインタフェースコンバータ）インタフェースにＰＭＤ５３として、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ：ギガビットインタフェースコンバータ）モジュール、１０００ＢＡＳＥ−ＬＸ  ＧＢＩＣモジュール、１０００ＢＡＳＥ−ＣＸ  ＧＢＩＣモジュールを接続することができる。
【０００６】
図６において、１０００ＢＡＳＥ−ＴのＰＨＹ７はＴ＿ＰＣＳ７１と、Ｔ＿ＰＭＡ７２とからなり、ＭＡＣ６にＧＭＩＩ（８ビットパラレルデータ信号＋４ビット制御信号＋送受信クロック信号）（１２５ＭＨｚ）で接続され、１０００ＢＡＳＥ−Ｔに差動パラレルデータ信号（１２５ＭＨｚ）を送出する。Ｔ＿ＰＣＳ７１及びＴ＿ＰＭＡ７２は１０００ＢＡＳＥ−ＸのＰＣＳ５１／ＰＭＡ５２とは異なる。
【０００７】
図７において、１０／１００ＢＡＳＥ−ＴＸのＰＨＹ９はＴＸ＿ＰＣＳ９１と、ＴＸ＿ＰＭＡ９２と、ＴＸ＿ＰＭＤ９３とからなり、ＭＡＣ８にＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：媒体独立型インタフェース）（４ビットパラレルデータ信号＋４ビット制御信号＋送受信クロック信号）（２５／２．５ＭＨｚ）で接続され、１０／１００ＢＡＳＥ−ＴＸに差動シリアルデータ信号（１２５／２５ＭＨｚ）を送出する。ＴＸ＿ＰＣＳ９１及びＴＸ＿ＰＭＡ９２は１０００ＢＡＳＥ−ＸのＰＣＳ５１／ＰＭＡ５２とは異なる。
【０００８】
【発明が解決しようとする課題】
上述した従来の通信インタフェース方式では、１０００ＢＡＳＥ−Ｔが１０００ＢＡＳＥ−ＸのＰＣＳ／ＰＭＡとは異なるＴ＿ＰＣＳ、Ｔ＿ＰＭＡで構成されているため、ＧＢＩＣインタフェースに対応することができない。
【０００９】
また、１０／１００ＢＡＳＥ−ＴＸにおいても１０００ＢＡＳＥ−ＸのＰＣＳ／ＰＭＡとは異なるＴＸ＿ＰＣＳ、ＴＸ＿ＰＭＡで構成されるため、ＧＢＩＣインターフェースに対応することができない。
【００１０】
さらに、１０００ＢＡＳＥ−Ｘで使用されるＧＭＩＩの４ｂｉｔ制御信号及び送受信クロック信号はＧＢＩＣインタフェースに供給されないため、入出力信号として４ｂｉｔ制御信号及び送受信クロック信号が必要な１０００ＢＡＳＥ−ＴＰＨＹ及び１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹをＧＢＩＣインタフェースに接続することができない。
【００１１】
上述したように、従来のＧＢＩＣインタフェースでは、１０００ＢＡＳＥ−Ｔ及び１０／１００ＢＡＳＥ−ＴＸがＧＢＩＣインタフェースに対応することができないという問題がある。
【００１２】
そこで、本発明の目的は上記の問題点を解消し、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格のサポートを実現することができるＧＢＩＣ通信インタフェース装置及びＧＢＩＣ通信インタフェース方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるＧＢＩＣ通信インタフェース装置は、送信されるデータを物理的なメディアに適した形に符号化する物理コーディングサブレイヤと、伝送するためのパケットのシリアライズ及びデシリアライズを行う物理メディアアタッチメントとを含む物理層と、前記物理層へのアクセスを制御してデータの送受信のスケジューリングを行う媒体アクセス制御と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格の物理層を内蔵するＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ）モジュールと、前記ＧＢＩＣモジュールの種別に応じて前記物理コーディングサブレイヤの動作制御を行う制御手段と、接続される前記ＧＢＩＣモジュールの種別を判別する手段と、その判別された前記ＧＢＩＣモジュールの種別に応じて前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間の信号制御とを行う信号制御手段とを備え、
前記信号制御手段は、前記媒体アクセス制御から前記ＧＢＩＣモジュール内の物理層を制御するためにＧＢＩＣコネクタで定義されている送信不可と送信失敗と受信損失との信号線を介して媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号の制御データクロックと制御データ入出力と送信クロックとを前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間で接続するようにしている。
【００１４】
本発明によるＧＢＩＣ通信インタフェース方法は、送信されるデータを物理的なメディアに適した形に符号化する物理コーディングサブレイヤと、伝送するためのパケットのシリアライズ及びデシリアライズを行う物理メディアアタッチメントとを含む物理層と、前記物理層へのアクセスを制御してデータの送受信のスケジューリングを行う媒体アクセス制御と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格の物理層を内蔵するＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ）モジュールとが配設され、
接続される前記ＧＢＩＣモジュールの種別に応じて前記物理コーディングサブレイヤの動作制御及び前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間の信号制御を行い、
前記媒体アクセス制御から前記ＧＢＩＣモジュール内の物理層を制御するためにＧＢＩＣコネクタで定義されている送信不可と送信失敗と受信損失との信号線を介して媒体独立型インタフェース／ギガビット速度媒体独立型インタフェース信号の制御データクロックと制御データ入出力と送信クロックとを前記媒体アクセス制御と前記ＧＢＩＣモジュール内の物理層との間で接続するようにしている。
【００１５】
すなわち、本発明のＧＢＩＣ通信インタフェース装置は、ＩＥＥＥ８０２．３のイーサネット（登録商標）通信インタフェースに対応したＳＦＦ−８０５３  ＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｖｅｒｔｅｒ：ギガビットインタフェースコンバータ）通信インタフェースにおいて、１０ＢＡＳＥ／１００ＢＡＳＥ／１０００ＢＡＳＥのイーサネット機能をサポートするために、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ：媒体アクセス制御）と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格のＰＨＹ（物理層）を内蔵するＧＢＩＣモジュールとの間に、接続されるＧＢＩＣモジュールの種別に応じてＧＭＩＩ（Ｇｉｇａｂｉｔ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：ギガビット速度媒体独立型インタフェース）とＧＢＩＣインタフェースとの間を制御するＧＢＩＣ  Ｉ／Ｆ（インタフェース）制御部を有し、またＧＢＩＣモジュール内に、データの送受信を可能にするＧＢＩＣインタフェースとＧＭＩＩとを接続するＧＭＩＩブリッジ部とを有している。
【００１６】
より具体的に説明すると、本発明のＧＢＩＣ通信インタフェース装置では、ＧＢＩＣ通信インタフェースにおいて、ＭＡＣからＧＢＩＣモジュール内のＰＨＹを制御するために、ＧＢＩＣ（ギガビットインタフェースコンバータ）コネクタで定義されているＴＸ＿ＤＩＳＡＢＬＥ（送信不可）、ＴＸ＿ＦＡＵＬＴ（送信失敗）、ＲＸ＿ＬＯＳ（受信損失）の各信号を介して、ＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：媒体独立型インタフェース）／ＧＭＩＩインタフェース信号のＭＤＣ（制御データクロック），ＭＤＩＯ（制御データ入出力），ＧＴＸ＿ＣＬＫ（ギガビット送信クロック）を接続している。
【００１７】
また、本発明のＧＢＩＣ通信インタフェース装置では、接続されるＧＢＩＣモジュールの種別に合わせて、ＭＤＣ／ＭＤＩＯ／ＧＴＸ＿ＣＬＫ／ＲＸ＿ＣＬＫ信号及び１０００ＢＡＳＥ−Ｘ  ＰＨＹ回路の８Ｂ１０Ｂ（８ビット１０ビット符号化）の制御を行うＧＢＩＣ  Ｉ／Ｆ制御回路を有している。
【００１８】
さらに、本発明のＧＢＩＣ通信インタフェース装置では、ＧＢＩＣ通信インタフェースにおいて、ＧＢＩＣモジュール内にあるＰＨＹのＭＩＩ／ＧＭＩＩインタフェース信号をＭＡＣに繋げるための、ＴＸＤ（送信データ）＜０−７＞，ＴＸ＿ＥＮ（送信イネーブル），ＴＸ＿ＥＲ（送信エラー），ＲＸＤ（受信データ）＜０−７＞，ＲＸ＿ＤＶ（受信イネーブル），ＲＸ＿ＥＲ（受信エラー）を接続するためのＧＭＩＩブリッジ回路を有している。
【００１９】
これによって、ＧＢＩＣ  Ｉ／Ｆを利用した通信インタフェースにおいて、従来、ＩＥＥＥ８０２．３で定義されている１０００ＢＡＳＥ−Ｘ、つまり１０００ＢＡＳＥ−ＳＸ，１０００ＢＡＳＥ−ＬＸ，１０００ＢＡＳＥ−ＣＸのみのサポートが可能であるのに対し、本発明によって１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格のサポートを実現することが可能となる。
【００２０】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例によるＧＢＩＣ通信インタフェース装置の構成を示すブロック図である。図１において、スイッチングハブ１はデータの蓄積保持に利用するメモリ１１と、外部管理用コンソール端末（図示せず）を接続するためのコンソールＩ／Ｏ８入出力回路）１２と、パケットのスイッチを行うパケットスイッチング機構１３と、ルーティング処理等を行うＣＰＵ（中央処理装置）１４と、インタフェースカード２，３とから構成されている。
【００２１】
インタフェースカード２はパケットの転送を行うパケットフォワーディング機構２１と、パケットの処理及びを行うＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ：媒体アクセス制御）２２，２３と、ＰＨＹ（物理層）２４，２５と、ＧＢＩＣ（Ｇｉｇａｂｉｔ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：ギガビットインタフェースコンバータ）Ｉ／Ｆ（インタフェース）制御部２６，２７と、１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８と、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９とを搭載している。
【００２２】
インタフェースカード３はパケットの転送を行うパケットフォワーディング機構３１と、パケットの処理及びを行うＭＡＣ３２，３３と、ＰＨＹ３４，３５と、ＧＢＩＣ  Ｉ／Ｆ制御部３６，３７と、１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８と、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール３９とを搭載している。
【００２３】
尚、ＰＨＹ２４，２５，３４，３５は１０００ＢＡＳＥ−Ｘ（１０００ＢＡＳＥ−ＳＸ，１０００ＢＡＳＥ−ＬＸ，１０００ＢＡＳＥ−ＣＸ）の物理層であり、１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９、１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール３９にはそれぞれ１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格（１０００ＢＡＳＥ−Ｔ、１０００ＢＡＳＥ−ＳＸ、１０／１００ＢＡＳＥ−ＴＸ）の物理層（図示せず）を備えている。
【００２４】
図２は図１のインタフェースカード２のポート＃１を構成するＭＡＣ２２とＰＨＹ２４とＧＢＩＣ  Ｉ／Ｆ制御部２６と１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８とにおける詳細な構成を示すブロック図である。図２において、ＰＨＹ２４はＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ：物理コーディングサブレイヤ）２４１と、ＰＭＡ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ  ｓｕｂｌａｙｅｒ：物理メディアアタッチメント）２４２とから構成されている。
【００２５】
ここで、ＭＡＣ２２はＰＨＹ２４へのアクセスを制御してデータの送受信のスケジューリングを行う。また、ＰＣＳ２４１は送信されるデータを物理的なメディアに適した形に符号化し、ＰＭＡ２４２は伝送するためのパケットのシリアライズ（直列化）と、その逆の処理であるデシリアライズとを行う。
【００２６】
ＧＢＩＣ  Ｉ／Ｆ制御部２６はクロックリカバリ回路２６１と、スイッチ回路２６２と、比較回路２６３と、信号制御回路２６４と、ＧＢＩＣ検出回路２６５とから構成されている。
【００２７】
１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８はＧＭＩＩ（ＧｉｇａｂｉｔＭｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：ギガビット速度媒体独立型インタフェース）ブリッジ部２８１と、シリアルロム２８４と、１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５とから構成されている。ＧＭＩＩブリッジ部２８１はシリアルパラレル変換回路２８２と、パラレルシリアル変換回路２８３とから構成されている。
【００２８】
すなわち、インタフェースカード２のポート＃１側においては、ＭＡＣ２２とＧＢＩＣインタフェースとの間に、接続されるＧＢＩＣモジュールの種別によって、ＧＭＩＩの［ＭＤＣ（制御データクロック）／ＭＤＩＯ（制御データ入出力）／ＴＸ＿ＣＬＫ（送信クロック）／ＲＸ＿ＣＬＫ（受信クロック）］の信号及びＰＣＳ２４１を、データの送受信を行うために制御するＧＢＩＣ  Ｉ／Ｆ制御部２６と、ＭＡＣ２２と１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５との間のデータの送受信を可能にするためのＧＢＩＣブリッジ部２８１及びＧＭＩＩで接続される１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５とが１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８内部に配設されている。
【００２９】
これによって、ＩＥＥＥ８０２．３のイーサネット（登録商標）通信インタフェースに対応したＳＦＦ−８０５３  ＧＢＩＣ通信インタフェースにおいて、１０ＢＡＳＥ／１００ＢＡＳＥ／１０００ＢＡＳＥのイーサネット機能をサポートすることができる。
【００３０】
図３は図１のインタフェースカード２のポート＃２を構成するＭＡＣ２３とＰＨＹ２５とＧＢＩＣ  Ｉ／Ｆ制御部２７と１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９とにおける詳細な構成を示すブロック図である。図３において、ＰＨＹ２５はＰＣＳ２５１と、ＰＭＡ２５２とから構成されている。
【００３１】
ＧＢＩＣ  Ｉ／Ｆ制御部２７はクロックリカバリ回路２７１と、スイッチ回路２７２と、比較回路２７３と、信号制御回路２７４と、ＧＢＩＣ検出回路２７５とから構成されている。１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２９はシリアルロム２９１と、１０００ＢＡＳＥ−ＳＸ  ＰＭＤ（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ｄｅｐｅｎｄｅｎｔ  ｓｕｂｌａｙｅｒ：物理メディアディペンデント）２９２とから構成されている。
【００３２】
図４は図１のインタフェースカード３のポート＃３を構成するＭＡＣ３２とＰＨＹ３４とＧＢＩＣ  Ｉ／Ｆ制御部３６と１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８とにおける詳細な構成を示すブロック図である。図４において、ＰＨＹ３４はＰＣＳ３４１と、ＰＭＡ３４２とから構成されている。
【００３３】
ＧＢＩＣ  Ｉ／Ｆ制御部３６はクロックリカバリ回路３６１と、スイッチ回路３６２と、比較回路３６３と、信号制御回路３６４と、ＧＢＩＣ検出回路３６５とから構成されている。
【００３４】
１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８はＧＭＩＩブリッジ部３８１と、シリアルロム３８４と、１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５とから構成されている。ＧＭＩＩブリッジ部３８１はシリアルパラレル変換回路３８２と、パラレルシリアル変換回路３８３とから構成されている。
【００３５】
すなわち、インタフェースカード３のポート＃３側においては、ＭＡＣ３２と１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５との間のデータの送受信を可能にするためのＧＭＩＩブリッジ部３８１及びＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ：媒体独立型インタフェース）で接続される１０／０００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５とが１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８内部に配設されている。
【００３６】
これら図１〜図４を参照して本発明の一実施例においてポート＃１〜ポート＃３でのデータが送受信される時の全体的な流れについて説明する。まず、ポート＃１でのデータの送受信動作を図２を用いて説明する。
【００３７】
送信データはインタフェースカード２においてパケットフォワーディング機構２１からＭＡＣ２２へと送られ、ＧＭＩＩのＴＸＤ（送信データ）＜０−７＞、ＴＸ＿ＥＮ（送信イネーブル）、ＴＸ＿ＥＲ（送信エラー）としてＰＨＹ２４のＰＣＳ２４１に送られる。
【００３８】
この時、ＰＣＳ２４１に送られたデータはＧＢＩＣ  Ｉ／Ｆ制御部２６によってＰＣＳ２４１の内部機能が動作しないように制御されるため、データは何も処理されずにＰＭＡ２４２に送られる。ＧＢＩＣ  Ｉ／Ｆ制御部２６の詳細動作に関しては後述する。ＰＭＡ２４２に送られたデータはシリアル信号に変換され、１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８に送信データとして送られる。
【００３９】
１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８に送られた送信データは、ＧＭＩＩブリッジ部２８１へ送られ、シリアルパラレル変換回路２８２によってパラレル信号に変換され、ＧＭＩＩのＲＸＤ（受信データ）＜０−７＞、ＲＸ＿ＤＶ（受信イネーブル）、ＲＸ＿ＥＲ（受信エラー）として１０００ＢＡＳＥ−Ｔ
ＰＨＹ２８５に入力される。
【００４０】
この時、受信データ用のクロックＲＸ＿ＣＬＫはＭＡＣ２２からＧＢＩＣ  Ｉ／Ｆ制御部２６を経由して、１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５に供給され、ＲＸＤ＜０−７＞に入力されたデータはＲＸ＿ＣＬＫと同期して、１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５の内部処理を経てポート＃１へと送信される。
【００４１】
ＧＢＩＣ  Ｉ／Ｆ制御部２６，２７，３６の詳細な動作について以下説明する。ＧＢＩＣ  Ｉ／Ｆ制御部２６，２７，３６は既存の１０００ＢＡＳＥ−Ｘ  ＧＢＩＣモジュール（図示せず）、１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９、１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８が接続できるように、各種信号の切替え等を行う働きを持つ。
【００４２】
１０００ＢＡＳＥ−Ｘ  ＧＢＩＣモジュール、１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール２８，１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９、１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８が接続されると、ＧＢＩＣ検出回路２６５，２７５，３６５は接続されたＧＢＩＣモジュールの種別が記載されているシリアルロム２８４，２９１，３８４をＩ２Ｃ  Ｉ／Ｆ（インタフェース）を用いてリードし、接続されるＧＢＩＣモジュールの種類を認識する。
【００４３】
次に、ＧＢＩＣ  Ｉ／Ｆ制御部２６，２７，３６は比較回路２６３，２７３，３８３を用いて、そのＧＢＩＣモジュールが１０００ＢＡＳＥ−Ｘ  ＧＢＩＣモジュールであるか否かを判断し、スイッチ回路２６２，２７２，３６２を用いて、接続されるＧＢＩＣモジュールの種別に応じて、ＰＣＳ２４１，２５１，３４１の動作制御とＲＸ＿ＣＬＫ、ＴＸ＿ＣＬＫ、ＭＤＩＯ、ＭＤＣの信号制御とを行う。各信号制御は次のように行われる。
【００４４】
１０００ＢＡＳＥ−Ｘ  ＧＢＩＣモジュールが接続されている場合には、ＰＣＳ２４１，２５１，３４１を動作させるように制御を行う。この時、クロックリカバリ回路２６１，２７１，３６１はＲＸ＿ＣＬＫを出力しないように制御を行い、信号制御回路２６４，２７４，３６４はＴＸ＿ＣＬＫ、ＭＤＩＯ、ＭＤＣをＧＢＩＣモジュールに供給しないように制御が行われる。
【００４５】
次に、１０００ＢＡＳＥ−Ｘ  ＧＢＩＣモジュール以外のＧＢＩＣモジュールが接続されている場合には、ＰＣＳ２４１，２５１，３４１を動作させないように制御を行う。この時、クロックリカバリ回路２６１，２７１，３６１はＲＸＤ＜０＞からクロックを抽出し、ＲＸ＿ＣＬＫをＭＡＣ２２，２３，３２に供給するように制御を行い、信号制御回路２４はＭＡＣ２２，２３，３２のＧＭＩＩのＴＸ＿ＣＬＫ（送信クロック）、ＭＤＩＯ（制御データ入出力）、ＭＤＣ（制御データクロック）をＧＢＩＣモジュールに供給するように動作させる。
【００４６】
一方、受信データは下記のように処理される。ポート＃１が受信したデータは１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５のＧＭＩＩのＴＸＤ（送信データ）＜０−７＞、ＴＸ＿ＥＮ（送信イネーブル）、ＴＸ＿ＥＲ（送信エラー）を通してＧＭＩＩブリッジ部２８１へ送られる。
【００４７】
ＧＭＩＩブリッジ部２８１では受信データをシリアル変換し、そのシリアル変換された受信データはＧＢＩＣインタフェースに送信された後、ＰＭＡ２４２に入力される。ＰＭＡ２４２ではデータをパラレル変換してＰＣＳ２４１に送信する。その際、ＰＣＳ２４１はＧＢＩＣ  Ｉ／Ｆ制御部２６によって動作しないように制御されているので、データはそのまま、ＲＸＤ（受信データ）＜０−７＞、ＲＸ＿ＤＶ（受信イネーブル）、ＲＸ＿ＥＲ（受信エラー）としてＭＡＣ２２のＧＭＩＩへ送られる。
【００４８】
この時、受信用のデータクロックＲＸ＿ＣＬＫはＧＢＩＣ  Ｉ／Ｆ制御部２６のクロックリカバリ回路２６１から供給され、ＭＡＣ２２へ送られた信号はパケットフォワーディング機構２１へと送られて受信データとして処理される。
【００４９】
また、ＭＡＣ２２、１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５間の通信制御信号、ＭＤＩＯとＭＤＣとはＧＢＩＣ  Ｉ／Ｆ制御部２６及びＧＢＩＣインタフェースで定義されるＴＸ＿ＦＡＵＬＴ（送信失敗）、ＲＸ＿ＬＯＳ（受信損失）を経由して接続され、リンク確立時等の場合には、１０００ＢＡＳＥ−Ｔ  ＰＨＹ２８５からＭＡＣ２２へと情報が送られる。
【００５０】
ポート＃２でのデータの送受信動作について図３を用いて説明する。送信データはインタフェースカード２のパケットフォワーディング機構２１からＭＡＣ２３へと送られ、ＧＭＩＩのＴＸＤ（送信データ）＜０−７＞、ＴＸ＿ＥＮ（送信イネーブル）、ＴＸ＿ＥＲ（送信エラー）としてＰＣＳ２５１へ送られる。
【００５１】
ＰＣＳ２５１に送られたデータは８Ｂ１０Ｂエンコーディングされ、ＰＭＡ２５２に送られる。ＰＭＡ２５２に送られたデータはシリアル信号に変換され、１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９に送信データとして送られる。
【００５２】
１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール２９に送られた送信データは、１０００ＢＡＳＥ−ＳＸ  ＰＭＤ２９２へ送られ、１０００ＢＡＳＥ−ＳＸ  ＰＭＤ２９２で電気信号が光信号へと変換されてポート＃２に送信される。
【００５３】
受信データは以下のように処理される。ポート＃２が受信したデータは１０００ＢＡＳＥ−ＳＸ  ＰＭＤ２９２で光信号から電気信号へと変換され、受信データとしてＧＢＩＣインタフェースへ送られ、ＰＭＡ２５２に入力される。
【００５４】
その受信データはＰＭＡ２５２でパラレル変換されてＰＣＳ２５１に送信され、ＰＣＳ２５１で１０Ｂ８Ｂデコーディングされ、ＲＸＤ（受信データ）＜０−７＞、ＲＸ＿ＤＶ（受信イネーブル）、ＲＸ＿ＥＲ（受信エラー）としてＭＡＣ２３のＧＭＩＩへと送られる。ＭＡＣ２３へと送られた信号はインタフェースカード２のパケットフォワーディング機構２１に送られて受信データとして処理される。
【００５５】
ポート＃３でのデータの送受信動作について図４を用いて説明する。送信データはインタフェースカード３のパケットフォワーディング機構３１からＭＡＣ３２へ送られ、ＧＭＩＩのＴＸＤ（送信データ）＜０−３＞、ＴＸ＿ＥＮ（送信イネーブル）、ＴＸ＿ＥＲ（送信エラー）としてＰＣＳ３４１へ送られる。
【００５６】
この時、ＰＣＳ３４１の内部機能はＧＢＩＣ  Ｉ／Ｆ制御部３６によって動作しないように制御されているため、ＰＣＳ３４１に送られたデータは何も処理されずにＰＭＡ３４２に送られる。ＰＭＡ３４２に送られたデータはシリアル信号に変換され、１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８に送信データとして送られる。
【００５７】
１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール３８に送られた送信データはＧＭＩＩブリッジ部３８１へ送られ、シリアルパラレル変換回路３８２によってパラレル信号に変換され、ＭＩＩのＲＸＤ（受信データ）＜０−３＞、ＲＸ＿ＤＶ（受信イネーブル）、ＲＸ＿ＥＲ（受信エラー）として１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５に入力される。
【００５８】
この時、受信データ用のクロックＲＸ＿ＣＬＫはＭＡＣ３２からＧＢＩＣ  Ｉ／Ｆ制御部３６を経由して１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５に供給され、ＲＸＤ＜０−３＞に入力されたデータはＲＸ＿ＣＬＫと同期して、１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５の内部処理を経てポート＃３へ送信される。
【００５９】
受信データは以下のように処理される。ポート＃３が受信したデータは１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５のＭＩＩのＴＸＤ（送信データ）＜０−３＞、ＴＸ＿ＥＮ（送信イネーブル）、ＴＸ＿ＥＲ（送信エラー）を通してＧＭＩＩブリッジ部３８１へ送られる。
【００６０】
ＧＭＩＩブリッジ部３８１に送られた受信データはシリアル変換されてＧＢＩＣインタフェースに送信された後、ＰＭＡ３４２に入力される。その受信データはＰＭＡ３４２でパラレル変換されてＰＣＳ３４１へ送信されるが、その際、ＰＣＳ３４１はＧＢＩＣ  Ｉ／Ｆ制御部３６によって動作しないように制御されるので、データはそのまま、ＲＸＤ（受信データ）＜０−３＞、ＲＸ＿ＤＶ（受信イネーブル）、ＲＸ＿ＥＲ（受信エラー）としてＭＡＣ３２のＧＭＩＩへ送られる。
【００６１】
この時、受信用のデータクロックＲＸ＿ＣＬＫはＧＢＩＣ  Ｉ／Ｆ制御部３６のクロックリカバリ回路３６１から供給され、ＭＡＣ３２へ送られた信号はインタフェースカード３のパケットフォワーディング機構３１へ送られて受信データとして処理される。
【００６２】
また、ＭＡＣ３２、１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５間の通信制御信号、ＭＤＩＯとＭＤＣとはＧＢＩＣ  Ｉ／Ｆ制御部３６及びＧＢＩＣインタフェースで定義されるＴＸ＿ＦＡＵＬＴ（送信失敗）、ＲＸ＿ＬＯＳ（受信損失）を経由して接続され、リンク確立時等の際には、１０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ３８５からＭＡＣ３２へと情報が送られる。
【００６３】
このように、ＧＢＩＣ  Ｉ／Ｆを利用した通信インタフェースにおいて、従来は、ＩＥＥＥ８０２．３で定義されている１０００ＢＡＳＥ−ＳＸ，１０００ＢＡＳＥ−ＬＸ，１０００ＢＡＳＥ−ＣＸのみがサポート可能であるが、本発明によって、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格のサポートも実現することができる。
【００６４】
【発明の効果】
以上説明したように本発明によれば、送信されるデータを物理的なメディアに適した形に符号化する物理コーディングサブレイヤと、伝送するためのパケットのシリアライズ及びデシリアライズを行う物理メディアアタッチメントとを含む物理層と、その物理層へのアクセスを制御してデータの送受信のスケジューリングを行う媒体アクセス制御と、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格の物理層を内蔵するＧＢＩＣモジュールとが配設されたＧＢＩＣ通信インタフェース装置において、接続されるＧＢＩＣモジュールの種別に応じて物理コーディングサブレイヤの動作制御と、媒体アクセス制御とＧＢＩＣモジュール内の物理層との間の信号制御とを行うことによって、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓの各種規格のサポートを実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるＧＢＩＣ通信インタフェース装置の構成を示すブロック図である。
【図２】図１のインタフェースカードのポート＃１を構成するＭＡＣとＰＨＹとＧＢＩＣ  Ｉ／Ｆ制御部と１０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュールとにおける詳細な構成を示すブロック図である。
【図３】図１のインタフェースカードのポート＃２を構成するＭＡＣとＰＨＹとＧＢＩＣ  Ｉ／Ｆ制御部と１０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュールとにおける詳細な構成を示すブロック図である。
【図４】図１のインタフェースカードのポート＃３を構成するＭＡＣとＰＨＹとＧＢＩＣ  Ｉ／Ｆ制御部と１０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュールとにおける詳細な構成を示すブロック図である。
【図５】ＩＥＥＥ  ８０２．３で規定されている１０００ＢＡＳＥ−ＸにおけるＭＡＣ及びＰＨＹの関係を示す図である。
【図６】ＩＥＥＥ  ８０２．３で規定されている１０００ＢＡＳＥ−ＴにおけるＭＡＣ及びＰＨＹの関係をそれぞれ図５〜図７に示す図である。
【図７】ＩＥＥＥ  ８０２．３で規定されている１０／１００ＢＡＳＥ−ＴＸにおけるＭＡＣ及びＰＨＹの関係を示す図である。
【符号の説明】
１  スイッチングハブ
２，３  インタフェースカード
１１  メモリ１１
１２  コンソールＩ／Ｏ
１３  パケットスイッチング機構
１４  ＣＰＵ
２１，３１  パケットフォワーディング機構
２２，２３，３２，３３  ＭＡＣ
２４，２５，３４，３５  ＰＨＹ
２６，２７，３６，３７  ＧＢＩＣ  Ｉ／Ｆ制御部
２８  １０００ＢＡＳＥ−Ｔ  ＧＢＩＣモジュール
２９  １０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール
３８  １０／１００ＢＡＳＥ−ＴＸ  ＧＢＩＣモジュール
３９  １０００ＢＡＳＥ−ＳＸ  ＧＢＩＣモジュール
２４１，２５１，３４１  ＰＣＳ
２４２，２５２，３４２  ＰＭＡ
２６１，２７１，３６１  クロックリカバリ回路
２６２，２７２，３６２  スイッチ回路
２６３，２７３，３６３  比較回路
２６４，２７４，３６４  信号制御回路
２６５，２７５，３６５  ＧＢＩＣ検出回路
２８１，３８１  ＧＭＩＩブリッジ部
２８２，３８２  シリアルパラレル変換回路
２８３，２９３  パラレルシリアル変換回路
２８４，２９１，３８４  シリアルロム
２８５  １０００ＢＡＳＥ−Ｔ  ＰＨＹ
２９２  １０００ＢＡＳＥ−ＳＸ  ＰＭＤ
３８５  １０／１００ＢＡＳＥ−ＴＸ  ＰＨＹ
【図１】
0003551934.tif 000002
【図２】
0003551934.tif 000003
【図３】
0003551934.tif 000004
【図４】
0003551934.tif 000005
【図５】
0003551934.tif 000006
【図６】
0003551934.tif 000007
【図７】
0003551934.tif 000008