(57)【特許請求の範囲】
【請求項１】
制御極に印加される共通の制御信号によって制御され、対応する各主電極同士と制御極同士が夫々直接又は必要に応じ直列のインピーダンス素子を介して並列接続された複数の可制御半導体素子の出力電流をバランスする回路であって、
各可制御半導体素子のエミッタ電流を検出する電流検出手段と、
各可制御半導体素子の制御極に印加される前記制御信号の電圧を、該電流検出手段の電流検出信号に基づいて、前記可制御半導体素子の出力電流が均等となるように制御する制御極電圧制御手段とを備えたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
【請求項２】
請求項１に記載の電流バランス回路において、
前記可制御半導体素子を電流センスエミッタ付ＩＧＢＴとし、前記電流検出手段をこの電流センスエミッタ付ＩＧＢＴの電流センスエミッタとメインエミッタとの間に接続されたセンス抵抗としたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
【請求項３】
請求項１に記載の電流バランス回路において、
前記可制御半導体素子をＩＧＢＴとし、前記電流検出手段をこのＩＧＢＴのエミッタに直列に挿入されたシャント抵抗としたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
【請求項４】
請求項１ないし３のいずれかに記載の電流バランス回路において、
前記可制御半導体素子の並列接続数を２つとし、前記制御極電圧制御手段が２つの半導体素子についての電流検出手段の電流検出信号を比較し、大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにしたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
【請求項５】
請求項１ないし３のいずれかに記載の電流バランス回路において、
前記制御極電圧制御手段が各半導体素子についての電流検出手段の電流検出信号の平均値を求め、この平均値よりも大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、この平均値よりも小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにしたことを特徴とする並列接続・可制御半導体素子の電流バランス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電力変換装置などに用いられる、並列接続のＩＧＢＴなどの可制御半導体素子の電流をバランスさせる回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
電力変換装置においてスイッチングすべき電流が１つの可制御半導体素子としての半導体スイッチングデバイスの定格を越える場合、半導体スイッチングデバイスを並列接続することが行われる。
半導体スイッチングデバイスを２個直接並列接続した回路図を図７に、半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性の例を図８に示す。図８に示されるようにゲート電圧が同じであっても特性にばらつきがあるため、オン抵抗が異なる。つまり図７の接続においてある一定のコレクタ電流（ドレイン電流）を流した時のオン抵抗をＶ１とする。この時の半導体スイッチングデバイス１−１および１−２のコレクタ電流（ドレイン電流）はそれぞれＩ１  およびＩ２  となり電流はアンバランス状態となる。図８に示す例では半導体スイッチングデバイス１−２に対して１−１の方がコレクタ電流（ドレイン電流）が多く流れているため発生損失が大きくなる。このため並列で使用する場合は半導体スイッチングデバイス１−１の最大許容損失以下で使用せざるを得ないため電流定格を下げる必要がある。
【０００３】
図５，図６は従来の半導体スイッチングデバイスの並列接続回路の構成例を示す。図５において１（１−１，１−２）は夫々コレクタ同士及びエミッタ同士が共通に接続された、例えばチップ状のＩＧＢＴであり、この２つのＩＧＢＴ１−１，１−２のゲートは夫々直列のゲート抵抗２を介して共通に接続されている。
また、図６において９はチップ状のＩＧＢＴ１に外部接続の容易な端子等を付加して電力変換装置等への組込が容易となるように構成されたＩＧＢＴモジュールであり、この場合もモジュール９内の並列接続対象の各ＩＧＢＴ１−１，１−２は図５と同様に接続されている。なお、３はこの並列のＩＧＢＴ１−１，１−２のゲート，エミッタ間を共通に駆動するゲート駆動ユニットである。
【０００４】
この図５，図６のようにスイッチングデバイス（この例ではＩＧＢＴ）を並列に接続した場合には、個々のデバイスの持つオン抵抗にバラツキがあるため電流アンバランスが生ずる。このため並列接続のスイッチングデバイスが平等に電流を分担するものと見做した電流を並列接続デバイスに流すと、特定のデバイスの電流が過大となり熱破壊してしまう。そこでスイッチングデバイスを並列に使用するときには、各デバイスが平等に電流を分担すると見做したときのデバイスの電流計算値をデバイスの電流定格よりも下げて使用している。
【０００５】
【発明が解決しようとする課題】
しかしながら並列接続時に半導体スイッチングデバイスに流す電流を、その電流定格より下げて使用することは、資源の無駄使いであり、装置のコスト増や大型化を招くことになるので、スイッチングデバイスの電流をバランスさせ各デバイスをその定格一杯で利用することが望まれている。
【０００６】
そこで本発明は半導体スイッチングデバイスを並列に接続した場合に電流アンバランスが生じたとき、回路動作でオン抵抗を同じに補正することができる並列接続・可制御半導体素子の電流バランス回路を提供することを課題とする。
【０００７】
【課題を解決するための手段】
半導体スイッチングデバイスのオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性のゲート電圧ＶＧＥ依存性を図９に示す。半導体スイッチングデバイスはゲート電圧ＶＧＥによりオン抵抗を変えることが可能であることがわかる。そこで、オン抵抗の異なる素子を並列に接続した場合でも、電流のアンバランスを検出してゲート駆動回路あるいはゲート電圧を制御する回路にフィードバックしゲート電圧を調整することで電流をバランスさせることができる。
【０００８】
前記の課題を解決するために、請求項１の並列接続・可制御半導体素子の電流バランス回路は、
制御極（ゲートなど）の電圧によってオン抵抗を制御でき、対応する各主電極同士（コレクタ同士，エミッタ同士など）と制御極同士が夫々直接又は必要に応じ直列のインピーダンス素子（ゲート抵抗２など）を介して並列接続された複数の可制御半導体素子（ＩＧＢＴ１，電流センスエミッタ付ＩＧＢＴ１０など）の電流をバランスする回路であって、
各可制御半導体素子のエミッタ電流を検出する電流検出手段と、
この電流検出手段の電流検出信号に基づいて各可制御半導体素子の制御極の電圧を各可制御半導体素子の電流が均等となるように制御する制御極電圧制御手段とを備えたものとする。
【０００９】
また請求項２の並列接続・可制御半導体素子の電流バランス回路は、請求項１に記載の電流バランス回路において、
前記可制御半導体素子を電流センスエミッタ付ＩＧＢＴ（１０）とし、前記電流検出手段をこの電流センスエミッタ付ＩＧＢＴの電流センスエミッタ（７）とメインエミッタ（６）との間に接続されたセンス抵抗（８）とする。
【００１０】
また請求項３の並列接続・可制御半導体素子の電流バランス回路は、請求項１に記載の電流バランス回路において、
前記可制御半導体素子をＩＧＢＴ（１）とし、前記電流検出手段をこのＩＧＢＴのエミッタに直列に挿入されたシャント抵抗（８０）とする。
また請求項４の並列接続・可制御半導体素子の電流バランス回路では、請求項１ないし３のいずれかに記載の電流バランス回路において、
前記可制御半導体素子の並列接続数を（１０−１，１０−２のように）２つとし、前記制御極電圧制御手段が（オペアンプ５−１，５−２を介し）２つの可制御半導体素子についての電流検出手段の電流検出信号を比較し、（ＦＥＴ４−１，４−２を介し）大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにする。
【００１１】
また請求項５の並列接続・可制御半導体素子の電流バランス回路では、請求項１ないし３のいずれかに記載の電流バランス回路において、
前記制御極電圧制御手段が（Ａ／Ｄ変換器２０−１，〜２０−３、演算器２１、Ｄ／Ａ変換器２２等を介し）各可制御半導体素子についての電流検出手段の電流検出信号の平均値を求め、（オペアンプ５−１，〜５−３、ＦＥＴ４−１，〜４−３等を介し）この平均値よりも大きい電流検出信号に対応する可制御半導体素子の制御極の電圧を下げ、この平均値よりも小さい電流検出信号に対応する可制御半導体素子の制御極の電圧を上げるようにする。
【００１２】
本発明の作用は次の如くである。即ち可制御半導体素子を並列に接続したときオン抵抗が低い素子に電流が多く流れるため、並列素子の電流分担のアンバランスが生じる。そこでオン抵抗が低い素子のゲート電圧を絞る（下げる）ことでオン抵抗を上げアンバランスをなくす。また、この方式では温度によりオン抵抗が変化する素子でも電流分担のアンバランスがなくなる。
【００１３】
【発明の実施の形態】
（実施例１）
図１は本発明の第１の実施例としての構成を示す。同図において１０（１０−１，１０−２）はチップ状の電流センスエミッタ付のＩＧＢＴで、６はこのＩＧＢＴのメインエミッタ、７は電流センスエミッタである。この２つのＩＧＢＴ１０−１，１０−２のコレクタ同士とメインエミッタ同士は図５の場合と同様に夫々共通に接続され、またゲート同士も夫々ゲート抵抗２を介して共通に接続されている。
【００１４】
また、各ＩＧＢＴ１０−１，１０−２の電流センスエミッタ７は夫々センス抵抗８（８−１，８−２）を介してメインエミッタ６に接続されている。ここでセンス抵抗８−１と８−２は同じ値とする。なお、このセンス抵抗８には当該のＩＧＢＴのメインエミッタ６の電流に比例した電流が流れるように構成されており、このセンス抵抗８の両端の電圧から当該のＩＧＢＴのメイン電流を検出することができる。ここで便宜上、各ＩＧＢＴ１０−１，１０−２の電流センスエミッタ７の出力点（つまり各電流センスエミッタ７とセンス抵抗８−１，８−２との接続点）を夫々▲１▼，▲２▼とする。
【００１５】
次に４（４−１，４−２）は夫々各ＩＧＢＴ１０−１，１０−２のゲート・メインエミッタ間に並列に接続されたＦＥＴ、５（５−１，５−２）は夫々ＦＥＴ４−１，４−２のゲートを制御するオペアンプである。そしてオペアンプ５−１の（＋）と（−）の各入力端子は夫々点▲１▼と▲２▼に接続され、オペアンプ５−２の（＋）と（−）の各入力端子は夫々点▲２▼と▲１▼に接続されている。
【００１６】
この図１の回路では、仮にＩＧＢＴ１０−１のオン抵抗がＩＧＢＴ１０−２のオン抵抗より低く、ＩＧＢＴ１０−１の主電流（メインエミッタ電流）がＩＧＢＴ１０−２の主電流より大きいとすると、ＩＧＢＴ１０−１のセンス抵抗８−１の両端電圧はＩＧＢＴ１０−２のセンス抵抗８−２の両端電圧より大、つまり点▲１▼の電位が点▲２▼の電位より高くなる。これによりオペアンプ５−１はＦＥＴ４−１をオン側に制御してＩＧＢＴ１０−１のゲート電圧を下げ、その主電流を減少させる。他方、オペアンプ５−２はＦＥＴ４−２をオフ側に制御してＩＧＢＴ１０−２のゲート電圧を上げ、その主電流を増加させる。このようにして２つのＩＧＢＴ１０−１，１０−２の主電流がバランスする。
【００１７】
図２は電流センスエミッタ付ＩＧＢＴ１０−１，１０−２を夫々ＩＧＢＴモジュール９に組込んだ場合の接続を示し、この構成は図１と基本的に同じである。（実施例２）
図３は並列接続の通常の（つまり電流センスエミッタ７を持たない）チップ状のＩＧＢＴ１−１と１−２に本発明を適用した場合の実施例を示す。この図３においては各ＩＧＢＴ１−１，１−２の基本接続は図５に対し、エミッタ同士が直列のシャント抵抗８０（８０−１，８０−２）を介して共通に接続されている点が異なる。
【００１８】
ここでＩＧＢＴ１−１のエミッタとシャント抵抗８０−１との接続点を▲１▼とし、ＩＧＢＴ１−２のエミッタとシャント抵抗８０−２との接続点を▲２▼とする。また、シャント抵抗８０−１，８０−２の共通接続点をＥ’とする。なお、各シャント抵抗８０−１，８０−２は同じ値とする。
この図３ではさらに従来のＩＧＢＴのエミッタの共通接続点に相当する点Ｅ’と各ＩＧＢＴ１−１，１−２のゲートとの間に並列に夫々ＦＥＴ４−１，４−２が接続され、（＋）と（−）の各入力端子が夫々点▲１▼と▲２▼に接続されたオペアンプ５−１がＦＥＴ４−１のゲートを制御し、（＋）と（−）の各入力端子が夫々点▲２▼と▲１▼に接続されたオペアンプ５−２がＦＥＴ４−２のゲートを制御するように構成されている。
【００１９】
この図３のオペアンプ５−１，５−２及びＦＥＴ４−１，４−２の動作は基本的には図１と同様である。即ち仮にＩＧＢＴ１−１のオン抵抗がＩＧＢＴ１−２のオン抵抗より低いものとすると、ＩＧＢＴ１−１の電流分担がＩＧＢＴ１−２の電流分担より大きくなり、点▲１▼の電位が点▲２▼の電位より上昇する。このためオペアンプ５−１はＦＥＴ４−１をオン側に制御してそのゲート電圧を下げ、オペアンプ５−２はＦＥＴ４−２をオフ側に制御してそのゲート電圧を上げる。これによりＩＧＢＴ１−１の電流は減少し、ＩＧＢＴ１−２の電流は増加して両電流がバランスする。
【００２０】
（実施例３）
図４はＩＧＢＴを３個以上並列に接続する場合の実施例を示し、ここでは３個のチップ状の電流センスエミッタ付ＩＧＢＴ１０（１０−１，〜１０−３）を並列接続した構成を示す。この場合もＩＧＢＴ１０−１，１０−２，１０−３のコレクタ同士及びメインエミッタ同士は夫々共通に接続され、またゲート同士は夫々ゲート抵抗２を介して共通に接続されている。
【００２１】
また、各ＩＧＢＴ１０−１，１０−２，１０−３の夫々の電流センスエミッタ７とメインエミッタ６との間には、同じ値のセンス抵抗８（８−１，８−２，８−３）が接続されている。ここでＩＧＢＴ１０−１，１０−２，１０−３の電流センスエミッタ７とセンス抵抗８−１，８−２，８−３との接続点を夫々▲１▼，▲２▼，▲３▼とする。
【００２２】
また、各ＩＧＢＴ１０−１，１０−２，１０−３のゲートとメインエミッタ６との間には夫々ＦＥＴ４（４−１，４−２，４−３）が並列に接続され、この各ＦＥＴ４−１，４−２，４−３のゲートは夫々オペアンプ５（５−１，５−２，５−３）によって制御される。
２０−１，２０−２，２０−３はＡ／Ｄ変換器で、夫々センス抵抗８−１，８−２，８−３の両端電圧をデジタル値に変換して演算器２１に与える。演算器２１は各入力電圧の平均値の電圧データを出力する。この平均値電圧データはＤ／Ａ変換器２２を介しアナログ電圧に変換され、各オペアンプ５−１，５−２，５−３の（−）入力端子に与えられる。
【００２３】
各オペアンプ５−１，５−２，５−３の（＋）入力端子には夫々点▲１▼，▲２▼，▲３▼の電位が与えられている。これにより当該のセンス抵抗８の電圧が各センス抵抗８−１，８−２，８−３の電圧の平均値よりも高い（つまり電流分担が平均よりも大きい）ＩＧＢＴ１０のオペアンプ５は対応するＦＥＴ４をオン側に制御し、当該のＩＧＢＴ１０のゲート電圧を下げてそのメインエミッタ電流を減少させる。
【００２４】
逆に当該のセンス抵抗８の電圧が各センス抵抗８−１，８−２，８−３の電圧の平均値よりも低い（つまり電流分担が平均よりも少ない）ＩＧＢＴ１０のオペアンプ５は対応するＦＥＴ４をオフ側に制御し、当該のＩＧＢＴ１０のゲート電圧を上げてそのメインエミッタの電流を増加させる。このようにして各ＩＧＢＴ１０−１，１０−２，１０−３の電流分担はバランスする。
【００２５】
（実施例４）
図１０は本発明の第４の実施例を示す。この例は図１の改良型であり、センス抵抗８−１、８−２の両端の電圧▲１▼および▲２▼を１個のオペアンプ５−１で比較し、オン抵抗の低い側のＩＧＢＴ１０−１のゲートに接続されているＦＥＴ４−４をオペアンプ５−１でオンさせ、ＩＧＢＴ１０−１のゲート電圧を下げることによってＩＧＢＴ１０−１と１０−２の電流分担をバランスさせる。なおセンス抵抗８−１と８−２は同じ値とする。
【００２６】
本実施例では部品点数の削減を図ることが出来る。また２個のオペアンプを使用した場合には２個のオペアンプが交互にオン−オフを繰り返すため発振を起こしやすいが、本実施例ではターンオン、ターンオフ等の過渡動作時にオペアンプの出力の発振現象が起こりにくくなるという利点がある。
（実施例５）
図１１は本発明の第５の実施例を示す。オペアンプ５−１、５−２の出力をゲート駆動回路２４の出力段のＭＯＳＦＥＴ２５−１、２５−２のゲートに各接続することによって、ＩＧＢＴ１０−１、１０−２のゲート電圧を制御しＩＧＢＴ１０の電流分担をバランスさせる。
【００２７】
本実施例ではＩＧＢＴ１０のゲート−エミッタ間にＦＥＴ４は使用していないためＦＥＴ４に流れる電流はなく、回路の消費電力を低減することが出来る。
【００２８】
【発明の効果】
本発明によれば、例えば並列接続した電流センスエミッタ付ＩＧＢＴのセンス抵抗、又は同じく並列接続したＩＧＢＴのエミッタ挿入のシャント抵抗の電圧などから並列接続・可制御半導体素子の電流を検出し、この電流検出信号が等しくなるように各並列スイッチング素子のゲート電圧を制御する手段を設けるようにしたので、各並列接続・可制御半導体素子の能力を一杯に利用することができ、装置の小形化、低コスト化を計ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての構成を示す回路図
【図２】図１のＩＧＢＴチップをモジュールとした場合の回路図
【図３】本発明の第２の実施例としての構成を示す回路図
【図４】本発明の第３の実施例としての構成を示す回路図
【図５】従来の並列接続されたＩＧＢＴチップの構成を示す回路図
【図６】従来の並列接続されたＩＧＢＴモジュールの構成を示す回路図
【図７】２個の半導体スイッチングデバイスを直接並列接続した回路図
【図８】図７の半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性例を示す図
【図９】半導体スイッチングデバイスの飽和領域のオン抵抗−コレクタ電流Ｉｃ（ドレイン電流Ｉｄ）特性のゲート電圧依存性の例を示す図
【図１０】本発明の第４の実施例としての構成を示す回路図
【図１１】本発明の第５の実施例としての構成を示す回路図
【符号の説明】
１（１−１，１−２）  ＩＧＢＴ
２    ゲート抵抗
４（４−１，〜４−４）  ＦＥＴ
５（５−１，〜５−３）  オペアンプ
６    メインエミッタ
７    電流センスエミッタ
８（８−１，〜８−３）  センス抵抗
９    ＩＧＢＴモジュール
１０（１０−１，〜１０−３）  電流センスエミッタ付ＩＧＢＴ
２０−１，〜２０−３    Ａ／Ｄ変換器
２１    演算器
２２    Ｄ／Ａ変換器
２３    抵抗
２４    ゲート駆動回路
２５（２５−１，２５−２）  出力段ＭＯＳＦＥＴ
８０（８０−１，８０−２）  シャント抵抗
【図１】
0003580025.tif 000002
【図２】
0003580025.tif 000003
【図３】
0003580025.tif 000004
【図４】
0003580025.tif 000005
【図５】
0003580025.tif 000006
【図６】
0003580025.tif 000007
【図７】
0003580025.tif 000008
【図８】
0003580025.tif 000009
【図９】
0003580025.tif 000010
【図１０】
0003580025.tif 000011
【図１１】
0003580025.tif 000012