(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに接続され、メモリセル本体としてのＧＭＲ素子とからなるメモリセルがマトリクス状に配列形成されていることを特徴とする磁気装置。
【請求項２】
前記ＧＭＲ素子の磁化の方向を制御する磁化制御手段をさらに有することを特徴とする請求項１に記載の磁気装置。
【請求項３】
前記ＭＯＳトランジスタのゲートは前記ＧＭＲ素子を介して定電圧源に接続され、かつ第１の抵抗を介して接地され、前記ＭＯＳトランジスタのソースは前記第１の抵抗よりも低抵抗の第２の抵抗に直列に接続され、前記ＭＯＳトランジスタのドレインは接地されていることを特徴とする請求項１に記載の磁気装置。
【請求項４】
前記ＧＭＲ素子は、磁性トンネル接合素子であるか、またはベース層が磁性積層膜で形成されたホットエレクトロン・トランジスタであることを特徴とする請求項１に記載の磁気装置。
【請求項５】
前記磁性トンネル接合素子の電極は、前記磁性トンネル接合素子のトンネル絶縁膜に接している磁性膜、または前記トンネル絶縁膜に接している磁性膜と該磁性膜の前記トンネル絶縁膜と接している面と反対側に形成された絶縁膜との積層膜で形成されていることを特徴とする請求項４に記載の磁気装置。
【請求項６】
前記ホットエレクトロン・トランジスタのエミッタ層は、Ｎｂがドープされたチタン酸ストロンチウム膜で形成されていることを特徴とする請求項４に記載の磁気装置。
【請求項７】
ＭＯＳトランジスタと、
このＭＯＳトランジスタのゲートに接続され、磁気ヘッド本体としてのＧＭＲ素子と
を具備しなり、
前記ＭＯＳトランジスタのゲートは前記ＧＭＲ素子を介して定電圧源に接続され、かつ第１の抵抗を介して接地され、前記ＭＯＳトランジスタのソースは前記第１の抵抗よりも低抵抗の第２の抵抗に直列に接続され、前記ＭＯＳトランジスタのドレインは接地されていることを特徴とする磁気装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ヘッドや磁気メモリなどの磁気装置および電極として磁性体電極を用いた磁性体素子に関する。
【０００２】
【従来の技術】
磁気記録の高密度化および高速化は、磁気記録媒体の改良と並んで、磁気記録装置の進歩、なかでも磁気記録の書込みおよび読出しに用いられる磁気ヘッドの進歩に負うところが多い。
【０００３】
近年、磁気記録媒体の小型や大容量化が進んでいる。このような小型や大容量化に伴って、磁気記録媒体と読み出し用磁気ヘッドとの相対速度が小さくなり、磁束密度の時間変化率（出力）が小さくなってきている。
【０００４】
その場合でも、大きな出力が取り出せる新しいタイプの読出し用磁気へッドとして、巨大磁気抵抗効果ヘッド（ＧＭＲヘッド）の開発が進められている。ＧＭＲヘッドは、従来のＭＲヘッドよりも、磁気抵抗比（ＭＲ比）が大きいという優れた特性を持っている。
【０００５】
このようなＧＭＲヘッドとしては、例えば、図２６に示すように、ベース層が磁性積層膜で構成され、ベース層への電子の注入がトンネル接合を介して行なわれるトンネル注入型のホットエレクトロン・トランジスタを用いたものが急速に注目を集めている。
【０００６】
また、さらに桁違いに大きい（数１００％）のＭＲ比を示すＧＭＲヘッドとしては、例えば、図２７に示すように、ベースが磁性積層膜で構成され、ベース層への電子の注入がショットキー接合を介して行なわれるショットキー注入型のホットエレクトロン・トランジスタを用いたものも報告されている。
【０００７】
ＧＭＲヘッド等の磁気ヘッドにより磁気記録媒体から読み出された情報は、コンピュータ内の半導体メモリ（例えばＤＲＡＭ、ＳＲＡＭ）に読み込まれた後に利用される。
【０００８】
半導体メモリは多くの優れた特性を持っているが、情報保持のために大量の電力を消費するという大きな欠点も持っている。近年、情報保持のための電力が不要な半導体メモリとして、フラッシュメモリやＦＲＡＭなどの開発が進められているが、いずれも書き換え回数が限定されるという大きな欠点を持っている。
【０００９】
一方、実質的に書き換えが無限回可能な磁気メモリ（ＭＲＡＭ）の開発も始められている。その実現のためには大きなＭＲ比を示す材料や素子の開発が必要である。
【００１０】
スピンバルク膜（積層数が２の磁性積層膜）よりも大きなＭＲ比を示す素子としては、磁性体トンネル接合素子や、上述したベース層が磁性積層膜で構成されたホットエレクトロン・トランジスタが注目されている。
【００１１】
また、近年、磁性体トンネル接合素子またはホットエレクトロン・トランジスタを単独で用いて磁気ヘッドや磁気メモリを形成する他に、それらとＭＯＳ型トランジスタとを組み合わせて磁気ヘッドや磁気メモリを形成する試みが始められている。その理由は、磁性体トンネル接合素子やホットエレクトロン・トランジスタなどの大きなＭＲ比を示す素子（ＧＭＲ素子）は電力利得を持たないからである。
【００１２】
しかしながら、ＧＭＲ素子とＭＯＳ型トランジスタとを組み合わせて構成した磁気ヘッドや磁気メモリには以下のような問題がある。この問題を磁気メモリを例にあげて具体的に説明する。
【００１３】
図２８に、従来の磁性体トンネル接合素子とＭＯＳトランジスタとからなる磁気メモリセルを示す。この磁気メモリセルは、通常のＤＲＡＭセルのキャパシタを磁性体トンネル接合素子で置き換えた構成になっている。
【００１４】
図中、８１は磁性体トンネル接合素子、８２はＭＯＳトランジスタ、８３は比較抵抗、ＢＬはビット線、ＷＬはワード線、Ｃ１はビット線による浮遊容量を示している。また、ワード線ＷＬは図示しない定電圧源に接続されている。この定電圧源のレベルは、ＭＯＳトランジスタ８２のしきい値電圧よりも高い値が選ばれている。
【００１５】
情報（１，０）の書込みは、図示しない磁化手段により、磁性体トンネル接合素子８１の磁化を平行または反平行にすることにより行なう。
【００１６】
また、情報の読出しは、磁性体トンネル接合素子８１の磁気抵抗が磁化が平行か反平行によって変わることを利用する。磁化が反平行のときのほうが磁気抵抗は高くなる。比較抵抗８３の値には磁化が反平行のときの磁気抵抗の値が選ばれている。
【００１７】
したがって、磁化が反平行の場合には磁気抵抗は大きく、センスアンプで検出される比較抵抗８３による電圧降下は大きいものとなる。逆に磁化が平行の場合には磁気抵抗は小さく、センスアンプで検出される比較抵抗８３による電圧降下は小いものとなる。このようにしてセンスアンプで検出される比較抵抗８３による電圧降下の大小で情報の読出しを行なうことが可能となる。
【００１８】
ところで、ビット線ＢＬによる浮遊容量Ｃ１は３００ｆＦ程度である。このため、ＣＲ時定数を小さくして、ｎｓｅｃ以下程度の時間で読出しを行なうためには、比較抵抗８３の値は約３ｋΩ以下でなければならない。
【００１９】
この抵抗値は、磁性体トンネル接合素子８１のトンネル接合の大きさを１μｍ×１μｍとすると、単位面積当たり３０μΩｃｍ２  に相当し、極めて小さい値である。
【００２０】
ここで、トンネル絶縁膜を薄くすることにより、単位面積当たり３０μΩｃｍ２  のトンネル接合を形成することは可能であるが、以下の問題がある。
【００２１】
センスアンプによる読出しには数１００ｍＶの電圧変化が必要なので、トンネル接合は数１００ｍＶの耐圧を持たなければならない。
【００２２】
しかし、単位面積当たり３０μΩｃｍ２  のトンネル接合は、トンネル絶縁膜が薄いので、絶縁破壊が発生し易く、数１００ｍＶの耐圧を持たせることは困難である。
【００２３】
したがって、従来の磁気メモリは、読出し速度を速くすることが困難であるという問題があった。このような問題は接合サイズがサブミクロンになるとさらに顕著になる。なお、ワード線による浮遊容量（〜３００ｆＦ）も存在するが、ワード線には比較抵抗８３のような大きな抵抗が接続されていないので問題はない。
【００２４】
ところで、従来の磁性体トンネル接合素子は、数１０ｍＶ以下の低電圧領域では３０％を越える大きなＭＲ比を示すが、数１００ｍＶ以上の実用電圧領域ではトンネル電子のスピンフリップ現象によって、ＭＲ比が数％以下に低下してしまうという問題を抱えていた。
【００２５】
【発明が解決しようとする課題】
上述の如く、磁性体トンネル接合素子とＭＯＳトランジスタとからなる従来の磁気メモリセルを用いた磁気メモリでは、ビット線に接続された比較抵抗の値として、磁化が反平行のときの磁性体トンネル接合素子の抵抗値が選ばれていた。
【００２６】
読出し速度を速くするためには、比較抵抗の値を小さくしてＣＲ時定数を小さくする必要がある。そのためには、磁性体トンネル接合素子のトンネル絶縁膜を薄くする必要がある。
【００２７】
しかしながら、トンネル絶縁膜を薄くすると、絶縁破壊が発生し易くなり、センスアンプによる読出しに必要な電圧変化に耐えることができなくなる。このため、従来の磁気メモリは、読出し速度を速くすることが困難であるという問題があった。
【００２８】
また、従来の磁性体トンネル接合素子は、数１００ｍＶ以上の実用電圧領域ではトンネル電子のスピンフリップ現象によって、十分なＭＲ比が得られないという問題があった。
【００２９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、読出し速度の速い、ＧＭＲ素子を用いた磁気装置を提供することにある。
【００３０】
また、本発明の他の目的は、実用電圧領域における電子のスピンフリップ現象に起因する特性劣化を抑制できる磁性体素子を提供することにある。
【００３２】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明に係る磁気装置（磁気メモリ）は、ＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに接続され、メモリセル本体としてのＧＭＲ素子とからなるメモリセルがマトリクス状に配列形成されていることを特徴とする（請求項１）
ここで、上記磁気メモリに、ＧＭＲ素子の磁化の方向を制御する磁化制御手段を追加することにより、ＲＡＭを実現することができる（請求項２）。
【００３３】
ここで、ＭＯＳトランジスタのゲートはＧＭＲ素子を介して定電圧源に接続され、かつ第１の抵抗を介して接地され、前記ＭＯＳトランジスタのソースは第２の抵抗に直列に接続され、ＭＯＳトランジスタのドレインは接地されていることが好ましい（請求項３）。
【００３４】
また、ＧＭＲ素子は、磁性トンネル接合素子であるか、またはベース層が磁性積層膜で形成されたホットエレクトロン・トランジスタであることが好ましい（請求項４）。
【００３５】
この場合、磁性トンネル接合素子の電極は、磁性膜、または磁性膜と絶縁膜との積層膜で形成されていることが好ましい（請求項５）。ここで、磁性膜は膜厚が５ｎｍ以下の磁性体超薄膜であることが好ましい。
【００３６】
また、ホットエレクトロン・トランジスタのエミッタ層は、Ｎｂがドープされたチタン酸ストロンチウム膜で形成されていることが好ましい（請求項６）。
【００４０】
［作用］
本発明（請求項１〜７）によれば、遅延時間の原因となるＣＲ時定数は、ＧＭＲ素子の抵抗とゲート容量とにより決定される。このゲート容量はビット線などの配線容量に比べて十分に小さい。
【００４１】
したがって、本発明（請求項１〜７）によれば、遅延時間の原因となるＣＲ時定数が従来のそれよりも十分に小さくなるので、読出し速度の速い磁気装置を実現できるようになる。
【００４５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００４６】
（第１の実施形態）
図１に、本発明の第１の実施形態に係る磁性体トンネル接合素子とＭＯＳトランジスタとからなる磁気メモリセルを示す。
【００４７】
図中、１は磁性体トンネル接合素子、２はＭＯＳトランジスタ、３は比較抵抗、４はゲート電圧発生用の抵抗（ゲート抵抗）を示している。また、ＢＬはビット線、ＷＬはワード線、Ｃ１はビット線による浮遊容量、Ｃ２はＭＯＳトランジスタ２の入力キャパシタンスを示している。
【００４８】
ワード線ＷＬは図示しない定電圧源に接続され、この定電圧源のレベルは、ＭＯＳトランジスタ２のしきい値電圧よりも高い値が選ばれている。また、ゲート抵抗４の値には磁性体トンネル接合素子１の磁化が平行のときの磁気抵抗の値が選ばれている。磁性体トンネル接合素子１の磁化は図示しない磁化手段（例えば配線に電流を流して磁場を発生させるもの）により行なわれる。
【００４９】
本実施形態の磁気メモリセルが、図１６に示した従来の磁気メモリセルと主として異なる点は、磁性体トンネル接合素子１の一端がＭＯＳトランジスタ２のゲートに接続され、他端がワード線ＷＬに接続されていることにある。
【００５０】
ＭＯＳトランジスタ２の入力キャパシタンスＣ２は１ｆＦ程度なので、磁化が平行のときの磁性体トンネル接合素子１の磁気抵抗が１ＭΩ程度であっても、入力キャパシタンスＣ２と磁性体トンネル接合素子１との時定数で決まる情報の読出しの遅延時問はｎｓｅｃ程度となる。
【００５１】
一方、比較抵抗３は、従来の比較抵抗８３のように磁性体トンネル接合素子８１と接続していないので、ＭＯＳトランジスタ２のオン抵抗より大きければ任意に小さくできる。このため、浮遊容量Ｃ１の値が３００ｆＦであっても、浮遊容量Ｃ１と比較抵抗３との時定数で決まる情報の読出しの遅延時間はｎｓｅｃ程度となる。
【００５２】
かくして本実施形態によれば、情報の読出しの遅延時間をｎｓｅｃ程度に抑制できるので、高速な情報の読出しが可能なＧＭＲ素子を用いた磁気メモリセルを実現できるようになる。また、このような磁気メモリセルをマトリクス状に配列形成することにより、ｎｓｅｃ程度の時間で情報を読み出せる高速の磁気メモリ装置（ＲＡＭ）を実現できるようになる。なお、ＲＯＭの場合には磁化手段は不要である。
【００５３】
ところで、現在報告されている磁性体トンネル接合素子のＭＲ比は室温で２０％程度であるが、ＭＯＳトランジスタのしきい値電圧や利得にはばらつきが存在するので、メモリセルの情報内容を正しく判別するためには、ＭＲ比の大きいＧＭＲ素子を用いることが望ましい。
【００５４】
ＭＲ比が大きなＧＭＲ素子として、近年、ＬａＳｒＭｎＯ３  などの酸化物磁性体からなる磁性体電極を用いた磁性体トンネル接合素子が注目されている。これらの酸化物磁性体中では伝導電子がほぼ１００％スピン分極しているため大きなＭＲ比が得られる。
【００５５】
しかし、この種の磁性体トンネル接合素子は、低温でしか動作しないこと、磁化反転のために大きな磁場が必要であることなどの理由のために実用化が懸念されている。
【００５６】
このような状況のなか発明者等の研究によれば、磁性体電極として、数ｎｍ以下の磁性体超薄膜、または磁性体超薄膜と絶縁膜との積層膜を用いることによって、ＭＲ比が増大することを見出した。以下にその原理について述べる。
【００５７】
Ｆｅ、Ｃｏ，Ｎｉなどの強磁性金属中では、図２に示すように、局在性の強いｄバンドと自由電子に近いｓバンドの電子が共存している。図２から分かるように、ｄバンドの電子は１００％に近いスピン分極をしているが、ｓバンドの電子の分極率は低い。
【００５８】
これから、強磁性金属からなる磁性体電極を用いた磁性トンネル接合素子のＭＲ比が２０％程度と小さい理由は、分極率の小さいｓ電子のトンネル電流への寄与が大きいためと考えられている。したがって、何らかの方法でｓ電子のトンネル電流への寄与を減少させることにより、ＭＲ比を増大させることができると考えられる。
【００５９】
ところで、厚さ数ｎｍの超薄膜中では、よく知られているように、膜厚方向    （ｚ方向）の電子の運動が量子化され、そのエネルギーは、
【数１】
0003566531.tif 000002
【００６０】
となり、状態密度は図３に示すように階段状になる。なお、式（１）において、ｌは膜厚をしめしている。一方、トンネル電流の角度依存性
【数２】
0003566531.tif 000003
【００６１】
を考慮すると、絶縁膜をトンネルする電子の波数ベクトルは図４に示すようにトンネル接合面にほぼ垂直（θｃ  〜１０゜）であり、図３の状態のうち斜線を施した部分の電子のみがトンネル電流に寄与することが分かる。なお、式（２）において、ｓはトンネル障壁の厚さを示している。
【００６２】
ここで、斜線を施した部分のエネルギー幅は約１００ｍｅＶであり、ｌ＝４ｎｍの場合、フェルミエネルギーＥＦ  を５ｅＶ程度とすると、フェルミエネルギーＥＦ  近くでの斜線を施した部分のエネルギー間隔は約１．０ｅＶと大きい。すなわち、磁性体超薄膜中のｓ電子はトンネル接合においてあたかも絶縁膜中の電子のように振る舞い、トンネル電流には寄与しない。
【００６３】
なお、ここでは、磁性体超薄膜の膜厚を４ｎｍとしたが、一般には５ｎｍ以下とすれば、トンネル電流を少なくできる。要はフェルミエネルギーＥＦ  近くでの斜線を施した部分のエネルギー間隔が大きくなり、ｓ電子がトンネル電流に寄与しなくなる薄い厚さを選べば良い。
【００６４】
しかしながら、磁性体超薄膜のみを電極に用いるとシート抵抗が増大してしまうので、図５に示すように、磁性体電極を磁性体超薄膜８と十分な厚さをもった導電性のバックアップ膜６とで構成することが好ましい。
【００６５】
その際、磁性体超薄膜８の２次元性（２ＤＥＧ）を損なわないためには、磁性体超薄膜８とバックアップ膜６との間に絶縁物からなるバリア膜７を設けることが必要になるが、そのバリア膜７の厚さはトンネル絶縁膜のそれよりも十分に薄くなければならない。なお、図中、５はＳｉ基板を示している。
【００６６】
また、これまでの説明から分かるように、磁性体超薄膜を一層だけでなく、図６に示すように、磁性体超薄膜８の積層膜を用いることも可能である。その場合にもバリア膜７の厚さはトンネル絶縁膜のそれよりも十分薄いことが必要である。
【００６７】
磁性体トンネル接合素子１としては、例えば図７に示すように、Ｃｏ／ＡｌＯｘ／Ｃｏトンネル接合を有するものがあげられる。
【００６８】
これを製造工程に従って説明すると、まず、Ｓｉ（１００）基板１０の表面に厚さ５ｎｍのＳｉＯ２  膜１１を熱酸化法により形成する。
【００６９】
次にＳｉＯ２  膜１１上に下部電極としての厚さ５０ｎｍ、幅０．２ｍｍのＣｏ膜１２を真空蒸着法により形成する。ここで、真空蒸着の際の真空度、基板温度はそれぞれ１×１０−８ｔｏｒｒ、７７Ｋに設定する。さらに、５００Ｏｅの外部磁場を印加し、磁気容易軸が一方向に揃うようにする。
【００７０】
次にＣｏ膜１２上に厚さ１．２ｎｍのＡｌ膜を真空蒸着法により形成した後、基板温度を室温に戻し、続いて酸素雰囲気中でのグロー放電により上記Ａ１膜を酸化し、Ａｌｘ  Ｏからなるトンネル絶縁膜１３を形成する。真空蒸着の際の真空度、基板温度は前と同じである。
【００７１】
次に再び基板温度を７７Ｋに設定し、トンネル絶縁膜１３上に上部電極としての厚さ４ｎｍ、幅０．２ｎｍのＣｏ超薄膜１４を真空蒸着法により形成する。真空蒸着の際の真空度は前と同じである。
【００７２】
次に基板温度を室温に戻した後、Ｃｏ超薄膜１４の表面を１×１０−３ｔｏｒｒの酸素雰囲気中に１分間曝すことにより、Ｃｏ超薄膜１４の表面にバリア膜１５を形成する。
【００７３】
最後に、バリア膜１５上にＡｕからなる厚さ５０ｎｍのバックアップ膜１６を形成する。
【００７４】
このようにして作成された磁性体トンネル接合素子の磁気抵抗効果を測定してみた。この測定は、交流ブリッジを用い、トンネル接合面内に外部磁場を印加して行なった。
【００７５】
図８に、その測定結果を示す。磁化曲線を反映した磁気抵抗特性が見られ、ＭＲ比は約２６％である。また、飽和磁場の下での接合抵抗の絶対値は約２０Ωであった。
【００７６】
図９に、他のＣｏ／ＡｌＯｘ／Ｃｏトンネル接合からなる磁性体トンネル接合素子の断面図を示す。なお、図７の磁性体トンネル接合素子と対応する部分には図７と同一符号を付してあり、詳細な説明は省略する。
【００７７】
図７の磁性体トンネル接合素子と異なる点は、上部電極だけではなく、下部電極にもＣｏ超薄膜１４を用い、さらに下部電極側にもバックアップ膜１７およびバリア膜１８を形成したことにある。バックアップ膜１７としては、厚さ５０ｎｍのＣｕ膜を用いている。このようにして下部電極側にもトンネル接合が形成される。
【００７８】
バックアップ膜１７であるＣｕ膜は基板温度を７７Ｋにして真空蒸着法により形成し、バリア膜１８はバックアップ膜１７の形成後に基板温度を室温に戻して、バックアップ膜１７を１×１０−３ｔｏｒｒの酸素雰囲気中に１分晒すことにより形成する。その他の膜の形成方法は図７の素子の場合と同じである。
【００７９】
図７の磁性体トンネル接合素子の場合と同様な方法で本素子の磁気抵抗効果を測定したところ、飽和磁場下の接合抵抗は２２Ωであったが、ＭＲ比は３５％に増大していた。
【００８０】
また、比較例として、図７の磁性体トンネル接合素子において、上部電極である厚さ４ｎｍのＣｏ超薄膜を厚さ５０ｎｍのＣｏ膜に置き換えた磁性体トンネル接合素子を形成した。その形成は図７の磁性体トンネル接合素子のそれに準じる。
【００８１】
図７の磁性体トンネル接合素子と同様な方法で本素子の磁気抵抗効果を測定したところ、飽和磁場下の接合抵抗は１８Ωであったが、ＭＲ比は１５％であり、図７、図８の素子のＭＲ比よりも小さかった。
【００８２】
（第２の実施形態）
図１０に、本発明の第２の実施形態に係る磁気メモリセルを示す。なお、図１の磁気メモリセルと対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００８３】
本実施形態は、ＧＭＲ素子としては、ホットエレクトロン・トランジスタを用いた例である。ホットエレクトロン・トランジスタは、磁性体トンネル接合素子よりも大きなＭＲ比を示すＧＭＲ素子である。ホットエレクトロン・トランジスタのＭＲ比は２００％を越える。したがって、メモリセルの情報を正しく読出すことがより容易になり、読取りエラーを少なくできる。
【００８４】
しかし、ホットエレクトロン・トランジスタの電流利得は小さく、ベース接地の場合、コレクタ電流がエミッタ電流より１桁以上減少してしまう。
【００８５】
このため、ｎｓ程度の高速動作をさせるためには、磁性体トンネル接合素子の場合と同様に、図１０に示すように、ホットエレクトロン・トランジスタ９（のコレクタ）はＭＯＳトランジスタ２のゲートに接続することが好ましい。
【００８６】
ところで、ベース接地での電流利得は高々０．１程度と推定されるので、高速動作のためにはエミッタ電流を大きくすること好ましい。
【００８７】
大きなエミッタ電流を流すには、図２６のトンネル注入型のホットエレクトロン・トランジスタよりも、図２７のショットキー注入型のホットエレクトロン・トランジスタのほうが好ましい。
【００８８】
図２６のホットエレクトロン・トランジスタを形成する場合、ＭＯＳ型トランジスタと同一基板上に形成するので、コレクタ層の材料にはＳｉを用いることになる。コレクタ層としてはＳｉ層で良いが、エミッタ層としては以下の条件を満足する半導体層であることが好ましい。すなわち、バンドギャップが広く、かつ成膜温度が低い半導体層が好ましい。
【００８９】
成膜温度が低いことが好ましい理由は、エミッタ層はベース層の後に形成するため、成膜温度が高いと、ベース層である磁性積層膜の特性が劣化する恐れがあるからである。
【００９０】
また、バンドギャップが広いことが好ましい理由は、エネルギーの高い電子を用いることにより、ベース／コレクタ界面の量子力学的反射を低減できるからである。
【００９１】
このような２つの条件を満たす半導体層としては、Ｎｂがドープされたｎ型のチタン酸ストロンチュウム（ＳＴＯ）層（Ｎｂドープｎ型ＳＴＯ層）が最も適している。
【００９２】
図１１に、エミッタ層としてＮｂドープｎ型ＳＴＯ層を用いた場合のエミッタ電流（ＩＥ  ）のコレクタ・ベース間電圧（ＶＥＢ）の依存性を示す。
【００９３】
図から、０．９Ｖ程度の電圧をコレクタ・ベース間に印加することにより、１０３  Ａ／ｃｍ２  程度のエミッタ電流が流れることが分かる。この場合、電流利得が０．１であるとすると読出し時間は０．１ｎｓとなり、また、電流利得が０．０１であっても読出し時間１ｎｓとなる。
【００９４】
（第３の実施形態）
図１２に、本発明の第３の実施形態に係る磁気ヘッドを示す。なお、図１の磁気メモリセルと対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００９５】
本実施形態の磁気ヘッドは、図１の磁気メモリセルからビット線ＢＬ、ワード線ＷＬ、磁化手段を取り除いた構成になっている。
【００９６】
磁性体トンネル接合素子１の磁気抵抗は、磁気記録媒体上を走査する際に変化し、これに対応した電圧変化をセンスアンプで検出することにより、磁気記録媒体に書き込まれた情報を読み出すことができる。
【００９７】
本実施形態の磁気ヘッドも、第１の実施形態の磁気メモリの場合と同様の理由により、高速な読出しが可能となる。
【００９８】
（第４の実施形態）
図１３に、本発明の第４の実施形態に係る磁気ヘッドを示す。なお、図１０の磁気メモリセルと対応する部分には図１０と同一符号を付してあり、詳細な説明は省略する。
【００９９】
本実施形態の磁気ヘッドは、図１０の磁気メモリセルからビット線ＢＬ、ワード線ＷＬ、磁化手段を取り除いた構成になっている。
【０１００】
ホットエレクトロン・トランジスタ９の磁気抵抗は、磁気記録媒体上を走査する際に変化し、これに対応した電圧変化をセンスアンプで検出することにより、磁気記録媒体に書き込まれた情報を読出すことができる。
【０１０１】
本実施形態の磁気ヘッドも、第２の実施形態の磁気メモリの場合と同様の理由により、高速な読出しが可能となる。また、磁性体トンネル接合素子よりも大きなＭＲ比が得られるので、読取りエラーを少なくできる。
【０１０２】
（第５の実施形態）
ところで、本発明者の研究によれば、磁性体電極として、数ｎｍ以下の磁性体超薄膜、または磁性体超薄膜と異種金属膜等のバリア膜との積層膜を用いることによって、ＭＲ比が増大することを見出した。
【０１０３】
先に説明したように、Ｆｅ、Ｃｏ，Ｎｉなどの強磁性金属中では、局在性の強いｄバンドと自由電子に近いｓバンドの電子が共存しているが、トンネル電流は主としてｓ電子によって担われている。
【０１０４】
磁性体トンネル接合のＭＲ比が実用電圧領域で著しく低下する原因は、電子のスピンが反転すること、つまり電子のスピンフリップ現象によるものと考えられる。したがって、実用電圧領域で大きなＭＲ比を示すトンネル接合を得るためには、何らかの方法でこのスピンフリップ現象を抑制することが必要である。
【０１０５】
ここで、図３に示したように、磁性体超薄膜中のｓ電子はトンネル接合において離散的なエネルギー準位に量子化されるが、本発明者は、そのエネルギー準位がアップスピン電子とダウンスピン電子とで異なっていることを今回初めて見出した。
【０１０６】
例えば、磁性体超薄膜として厚さ１ｎｍのＦｅ超薄膜を用いた場合、アップスピン電子とダウンスピン電子とのエネルギー準位の差は１ｅＶ程度という極めて大きな値となる。
【０１０７】
このように磁性体超薄膜からなる電極を用いた磁性体トンネル接合では、トンネル電子がスピン反転するためには、１ｅＶ程度のエネルギーが関与した非弾性散乱を受けなければならないため、スピンフリップ現象の起こる確率は著しく低くなる。
【０１０８】
このようなスピンフリップ現象の発生確率の低減化により、実用電圧領域で１０％を越える大きなＭＲ比を示す磁性体トンネル接合素子を実現することが可能となる。
【０１０９】
なお、磁性体超薄膜のみを電極に用いるとシート抵抗が増大してしまうので、図５に示したように、磁性体電極を磁性体超薄膜８と十分な厚さをもった導電性のバックアップ膜６とで構成することが好ましい。
【０１１０】
この場合も、先に説明したように、磁性体超薄膜８の２次元性（２ＤＥＧ）を損なわないためには、薄いバリア膜７を設けると良い。また、図６に示したように、磁性体超薄膜８の積層膜を用いることも可能であり、その場合にも薄いバリア膜７を設けると良い。
【０１１１】
以下、本実施形態のＧＭＲ素子（トンネル注入型のホットエレクトロン・トランジスタ）について具体的に説明する。
【０１１２】
本ＧＭＲ素子は、図１４に示すように、ｎ型Ｓｉからなるコレクタ２１（半導体領域）と、Ａｕ膜（膜厚：１．５ｎｍ）／Ｆｅ膜（膜厚：１．５ｎｍ）／Ａｌ膜（膜厚：１０ｎｍ）の積層膜からなるベース２２と、ＡｌＯｘ  膜（トンネル絶縁膜）／Ｆｅ膜の積層膜からなるエミッタ２３（磁性体電極）と、Ａｕ膜（膜厚：１００ｎｍ）からなるバックアップ膜（不図示）が順次接合した構成になっている。
【０１１３】
このＧＭＲ素子のＭＲ比を調べたところ、その大きさはエミッタ２３のＦｅ膜の膜厚に大きく依存することが分かった。本発明者は、エミッタ２３のＦｅ膜の膜厚ｄが異なる３種類のＧＭＲ素子（ｄ＝０．８ｎｍ、１ｎｍ、２ｎｍ）を作成し、そのＭＲ比のエミッタ電圧依存性を調べた。
【０１１４】
図１５にその結果を示す。測定は温度７７Ｋの環境で行った。また、図１４に示すように、エミッタ２３にはコレクタ２１に対して負のエミッタ電圧を印加した。図１５から、同じエミッタ電圧でも、エミッタ２３のＦｅ膜の膜厚ｄが薄いほどＭＲ比は大きいことが分かる。
【０１１５】
また、本発明者は、ＭＲ比のエミッタ２３のＦｅ膜の膜厚依存性を調べた。図１６にその結果を示す。なお、エミッタ電圧は１Ｖである。また、図には、これまでに報告されているベース中の伝導パラメータを利用してＭＲ比から求めたスピン偏極度も示してある。
【０１１６】
図１６から、エミッタ（Ｆｅ）膜厚が５ｎｍでもＭＲ比は得られるが、２ｎｍを下ると、ＭＲ比は急激に増加し、例えば０．８ｎｍでは２倍（１００％）を越え、そして０．６ｎｍでＭＲ比が急激に低下し、０．５ｎｍを下るとＭＲ比が得られなくなる。
【０１１７】
また、図１６から、３ｎｍを越えるとスピン偏極度は０．０５（５％）未満になり、一方、２ｎｍを下るとスピン偏極度は急激に増加し、例えば０．８ｎｍでは０．４（４０％）を越えることが分かる。
【０１１８】
０．８ｎｍにおける結果は、これまでに報告されている数ｍＶの低電圧領域で測定されたトンネル電子のスピン偏極度にほぼ等しい。すなわち、エミッタ２３のＦｅ膜の膜厚を１ｎｍ以下にすると、１Ｖ程度の高い電圧を印加しても電子はほとんどスピンフリップせずにトンネルリングするため、スピン偏極した電子電流を流すことができる。
【０１１９】
以上の結果から、エミッタ（Ｆｅ）膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、０．６ｎｍ以上２ｎｍ以下がより好ましい
かくして本実施形態によれば、エミッタ２３のＦｅ膜を薄膜化することによって、１Ｖ程度の高い電圧、つまり実用電圧領域の電圧をエミッタ２３に印加しても、十分に大きなＭＲ比を示すＧＭＲ素子を実現できるようになる。
【０１２０】
（第６の実施形態）
図１７は、本発明の第６の実施形態に係る磁性体トンネル接合素子を示す断面図である。
【０１２１】
これを製造工程に従って説明すると、まず、Ｓｉ（１００）基板３１（半導体領域）上に厚さ５ｎｍのＳｉＯ２  膜３２を形成する。次に基板温度を７７Ｋに設定し、ＳｉＯ２  膜３２上にＣｕからなるバックアップ膜３３を形成する。この後、室温に戻して１×１１０−６Ｔｏｒｒの酸素雰囲気中での１分間の酸化により、バックアップ膜３３の表面にバリア膜３４を形成する。
【０１２２】
次にバリア膜３４上に下部電極としての厚さ０．８ｎｍのＣｏ超薄膜３５を真空蒸着により形成する。このとき、５００ｅの外部磁場を印加し、磁気容易軸が一方向に揃うようにする。また、真空蒸着の際の真空度、基板温度はそれぞれ１×１０−８ｔｏｒｒ、７７Ｋである。
【０１２３】
次にＣｕ超薄膜３５上に厚さ１．２ｎｍのＡｌ膜（不図示）を形成した後、基板温度を室温に戻し、続いて酸素雰囲気中でのグロー放電により上記Ａ１膜を酸化し、Ａｌｘ  Ｏからなるトンネル絶縁膜３６を形成する。真空蒸着の際の真空度、基板温度は前と同じである。
【０１２４】
次に再び基板温度を７７Ｋに設定し、トンネル絶縁膜３６上に上部電極としての厚さ１ｎｍのＣｏ超薄膜３７を真空蒸着法により形成する。真空蒸着の際の真空度、基板温度は前と同じである。
【０１２５】
次に基板温度を室温に戻した後、Ｃｏ超薄膜３７の表面を１×１０−６ｔｏｒｒの酸素雰囲気中に１分間曝すことにより、Ｃｏ超薄膜３７の表面にバリア膜３８を形成する。
【０１２６】
最後に、バリア膜３８上にＡｕからなる厚さ５０ｎｍのバックアップ膜３９を形成する。
【０１２７】
このようにして作成された磁性体トンネル接合素子の磁気抵抗効果を測定してみた。この測定は、交流ブリッジを用い、トンネル接合面内に外部磁場を印加して行なった。
【０１２８】
その結果、磁化曲線を反映した磁気抵抗特性が見られ、ＭＲ比は約３０％である。また、飽和磁場の下での接合抵抗の絶対値は約２０Ωであった。
【０１２９】
また、比較例として、本実施形態の磁性体トンネル接合素子の上部電極および下部電極３５，３７を厚さ５０ｎｍのＣｏ膜に置き換えたものを形成した。その形成は本実施形態のそれに準じる。
【０１３０】
同様な方法で比較例の磁気抵抗効果を評価したところ、飽和磁場下の接合抵抗は１８Ωであったが、ＭＲ比は５％であり、本実施形態の磁性体トンネル接合素子のＭＲ比よりもはるかに小さかった。
【０１３１】
（第７の実施形態）
図１８は、本発明の第７の実施形態に係る磁性体素子を示す断面図である。
【０１３２】
図中、４１は半導体基板（半導体領域）を示しており、この半導体基板４１の一端側には磁性体超薄膜からなる第１の磁性体電極４２が設けられ、他端側には磁性体超薄膜からなる第２の磁性体電極４３が設けられている。半導体基板としては、例えばＳｉ基板、磁性体超薄膜としては、例えばＦｅ超薄膜を用いる。
【０１３３】
半導体基板４１と第１の磁性体電極４２はショットキー接合を形成し、同様に半導体基板４１と第２の磁性体電極４３もショットキー接合を形成する。また、第１および第２の磁性体電極４２，４３の膜厚は、０．５ｎｍ以上（好ましくは０．６以上）５ｎｍ以下（好ましくは２ｎｍ以下）である。
【０１３４】
このように構成された磁性体素子によれば、第１の磁性体電極４２に第２の磁性体電極４３に対して負の電圧を印加すると、スピンフリップ現象を招かずに、第１の磁性体電極４２からショットキー接合を介して半導体基板４１に電子を注入できる。
【０１３５】
したがって、本実施形態によれば、第１の磁性体電極４２から第２の磁性体電極４３に向かってスピン偏極した電子電流Ｉｅを半導体基板４１内に流すことができるようになる。
【０１３６】
図１９に、本実施形態の変形例を示す。これは上下方向に電子電流Ｉｅを流す場合の構造を示している。また、本実施形態では、磁性体電極４２，４３として磁性体超薄膜の単層膜を用いたが、例えば磁性体超薄膜と電子に対してのバリア膜との積層膜を用いても良い。バリア膜としては、バリアとして働くものであればその膜種には制限はなく、例えば絶縁膜、半導体膜、半金属膜、異種金属膜を用いることができる。
【０１３７】
（第８の実施形態）
図２０は、本発明の第８の実施形態に係る磁性体素子を示す断面図である。なお、図１８の磁性体素子と対応する部分には図１８と同一符号を付してあり、詳細な説明は省略する（以下の他の実施形態についても同様）。
【０１３８】
本実施形態は、第１の磁性体電極（ソース電極）４２と第２の磁性体電極（ドレイン電極）４３との間の半導体基板４１の表面にゲート電極４４を設け、ＦＥＴを構成したことにある。半導体基板４１とゲート電極４４とはショットキー接合を形成する。
【０１３９】
本実施形態によれば、スピン偏極した電子電流Ｉｅをゲート電圧で制御することができるので、アップスピン電子とダウンスピン電子が混在した電子電流を制御する場合に比べて、相互コンダクタンスｇｍ  の大きなＦＥＴを実現できるようになる。
【０１４０】
なお、半導体基板４１上にゲート絶縁膜を形成し、その上に第１の磁性体電極（ソース電極）４２、第２の磁性体電極（ドレイン電極）４３、ゲート電極４４を形成しても良い。
【０１４１】
（第９の実施形態）
図２１は、本発明の第９の実施形態に係る磁性体素子を示す断面図である。
【０１４２】
本実施形態は本発明をＬＥＤに適用した例であり、第１の磁性体電極４２からアンドープの半導体基板４１にスピン偏極した電子電流Ｉｅを注入し、第２の磁性体電極４３から半導体基板４１にスピン偏極した正孔電流Ｉｈを注入する。これにより、電子と正孔との再結合が起こり、発光が生じる。
【０１４３】
本実施形態によれば、スピン偏極した電子電流Ｉｅと正孔電流Ｉｈとで再結合を起こすことができるので、アップスピン電子とダウンスピン電子が混在した電子電流と正孔電流とで再結合を起こす場合に比べて、発光に必要な電圧が低くて済む。
【０１４４】
なお、図中、４５をアンドープの半導体層を示している。この半導体層４５の印加電圧で再結合速度を制御することができる。
【０１４５】
（第１０の実施形態）
図２２は、本発明の第１０の実施形態に係る磁性体素子を示す断面図である。本実施形態も本発明をＬＥＤに適用した例である。
【０１４６】
本実施形態が第９の実施形態と異なる点は、不純物ドープ半導体を用いてＬＥＤを構成したことにある。第１の磁性体電極４２はｐ型半導体層４５ｐを介してｎ型半導体基板４１に接合している。また、アンドープの半導体層４５の代わりに、ｐ型半導体層４５ｐを用いている。本実施形態でも第９の実施形態と同様な効果が得られる。
【０１４７】
（第１１の実施形態）
図２３は、本発明の第１１の実施形態に係る磁性体素子を示す断面図である。本実施形態は本発明をレーザに適用した例である。図中、４６ｐはｐ型半導体層（半導体領域）、４６ｉはｉ型半導体層（半導体領域）、４６ｎはｎ型半導体層（半導体領域）を示している。
【０１４８】
本実施形態によれば、スピン偏極した電子電流Ｉｅと正孔電流Ｉｐとで反転分布を形成することができるので、アップスピン電子とダウンスピン電子が混在した電子電流と正孔電流とで反転分布を形成する場合に比べて、レーザ発振に必要な電圧（しきい値電圧）が低くなる。
【０１４９】
（第１２の実施形態）
図２４は、本発明の第１２の実施形態に係る磁性体素子を示す断面図である。本実施形態は本発明をスピン・トランジスタに適用した例である。図中、４７はトンネル絶縁膜、４８は常磁性体層（磁性体領域）を示している。常磁性体層４８は接地されている。
【０１５０】
本実施形態によれば、第１の磁性体電極４２からスピン偏極した電子電流Ｉｅを常磁性体層４８に注入できるので、アップスピン電子とダウンスピン電子が混在した電子電流を注入する場合に比べて、第２の磁性体電極４３と常磁性体層４８との間により大きな電圧差を発生させることができる。
【０１５１】
（第１３の実施形態）
図２５は、本発明の第１３の実施形態に係る磁性体素子を示す断面図である。本実施形態は本発明をホットエレクトロン・トランジスタに適用した例である。図中、４９は強磁性体層、５０は半導体層（半導体領域）を示している。
【０１５２】
本実施形態によれば、第１の磁性体電極４２からスピン偏極した電子電流Ｉｅをトンネル絶縁膜４７を介して半導体層５０に注入できるので、アップスピン電子とダウンスピン電子が混在した電子電流を注入する場合に比べて、より大きなＭＲ比が得られる。
【０１５３】
【発明の効果】
以上詳述したように本発明（請求項１〜７）によれば、遅延時間の原因となるＣＲ時定数を小さくできるので、読出し速度の速い磁気装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る磁性体トンネル接合素子とＭＯＳトランジスタとからなる磁気メモリセルを示す図
【図２】磁性体の状態密度のスピン依存性を示す図
【図３】超薄膜の状態密度を示す図
【図４】絶縁膜をトンネルする電子の波数ベクトルを示す図
【図５】磁性体電極を示す断面図
【図６】他の磁性体電極を示す断面図
【図７】磁性体トンネル接合素子を示す断面図
【図８】図７の磁性体トンネル接合素子の磁気抵抗効果の測定結果を示す図
【図９】他の磁性体トンネル接合素子を示す断面図
【図１０】本発明の第２の実施形態に係る磁気メモリセルを示す図
【図１１】エミッタ層としてＮｂドープｎ型ＳＴＯ層を用いた場合のエミッタ電流のコレクタ・ベース間電圧の依存性を示す図
【図１２】本発明の第３の実施形態に係る磁気ヘッドを示す図
【図１３】本発明の第４の実施形態に係る磁気ヘッドを示す図
【図１４】本発明の第５の実施形態に係る磁性体素子を示す断面図
【図１５】ＭＲ比のエミッタ電圧依存性を示す図
【図１６】ＭＲ比のエミッタ中のＦｅ膜の膜厚依存性を示す図
【図１７】本発明の第６の実施形態に係る磁性体素子を示す断面図
【図１８】本発明の第７の実施形態に係る磁性体素子を示す断面図
【図１９】図７の磁性体素子の変形例を示す断面図
【図２０】本発明の第８の実施形態に係る磁性体素子を示す断面図
【図２１】本発明の第９の実施形態に係る磁性体素子を示す断面図
【図２２】本発明の第１０の実施形態に係る磁性体素子を示す断面図
【図２３】本発明の第１１の実施形態に係る磁性体素子を示す断面図
【図２４】本発明の第１２の実施形態に係る磁性体素子を示す断面図
【図２５】本発明の第１３の実施形態に係る磁性体素子を示す断面図
【図２６】従来のトンネル注入型のホットエレクトロン・トランジスタを示す図
【図２７】従来のショットキー注入型のホットエレクトロン・トランジスタを示す図
【図２８】従来の磁性体トンネル接合素子とＭＯＳトランジスタとからなる磁気メモリセルを示す図
【符号の説明】
１…磁性体トンネル接合素子（メモリセル本体，磁気ヘッド本体）
２…ＭＯＳトランジスタ
３…比較抵抗（第２の抵抗）
４…ゲート抵抗（第１の抵抗）
５…Ｓｉ基板
６…バックアップ膜
７…バリア膜
８…磁性体超薄膜
９…ホットエレクトロン・トランジスタ（メモリセル本体，磁気ヘッド本体）
１０…Ｓｉ基板
１１…ＳｉＯ２  膜
１２…Ｃｏ膜（下部電極）
１３…トンネル絶縁膜
１４…Ｃｏ超薄膜（上部電極）
１５…バリア膜
１６，１７…バックアップ膜
１８…バリア膜
２１…コレクタ（半導体領域）
２２…ベース
２３…エミッタ（磁性体電極）
３１…Ｓｉ基板（半導体領域）
３２…ＳｉＯ２  膜
３３，３９…バックアップ膜
３４，３８…バリア膜
３５，３７…Ｃｏ超薄膜（磁性体電極）
３６…トンネル絶縁膜
４１…半導体基板（半導体領域）
４１ｎ…ｎ型半導体基板（半導体領域）
４２，４３…磁性体電極
４４…ゲート電極
４５…半導体層（アンドープ）
４６ｐ…ｐ型半導体層（半導体領域）
４６ｎ…ｎ型半導体層（半導体領域）
４６ｉ…ｉ型半導体層（半導体領域）
４７…トンネル絶縁膜
４８…磁性体層（磁性体領域）
４９…強磁性体層
５０…半導体層（半導体領域）
Ｃ１…浮遊容量
Ｃ２…入力キャパシタンス
ＢＬ…ビット線
ＷＬ…ワード線
【図１】
0003566531.tif 000004
【図２】
0003566531.tif 000005
【図３】
0003566531.tif 000006
【図４】
0003566531.tif 000007
【図５】
0003566531.tif 000008
【図６】
0003566531.tif 000009
【図７】
0003566531.tif 000010
【図８】
0003566531.tif 000011
【図９】
0003566531.tif 000012
【図１０】
0003566531.tif 000013
【図１１】
0003566531.tif 000014
【図１２】
0003566531.tif 000015
【図１３】
0003566531.tif 000016
【図１４】
0003566531.tif 000017
【図１５】
0003566531.tif 000018
【図１６】
0003566531.tif 000019
【図１７】
0003566531.tif 000020
【図１８】
0003566531.tif 000021
【図１９】
0003566531.tif 000022
【図２０】
0003566531.tif 000023
【図２１】
0003566531.tif 000024
【図２２】
0003566531.tif 000025
【図２３】
0003566531.tif 000026
【図２４】
0003566531.tif 000027
【図２５】
0003566531.tif 000028
【図２６】
0003566531.tif 000029
【図２７】
0003566531.tif 000030
【図２８】
0003566531.tif 000031