(57)【特許請求の範囲】
【請求項１】
少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子と、を含む半導体装置であって、
前記トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えている半導体装置において、
前記トランジスタ素子は、第１の半導体領域と、前記ソース領域およびドレイン領域のうちの少なくともいずれか一方の前記チャネル幅方向における少なくとも一方の端部に前記チャネル長方向において沿うように前記支持基板表面上に設けられた第１導電型の第２の半導体領域とを有し、
前記第１の半導体領域は、前記第２の半導体領域に沿うように該第２の半導体領域と前記ソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、
前記第２の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、
前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の半導体領域が第２導電型の半導体であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の半導体領域が第１導電型の半導体であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記第１の半導体領域が第２導電型の半導体であり、前記LDD領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域の導電型で形成されるトランジスタ素子を相補するトランジスタ素子に形成されるLDD領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれかに記載の半導体装置において、
前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記支持基板が単結晶シリコンであることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、
前記支持基板がガラスであることを特徴とする半導体装置。
【請求項１３】
少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子を複数個配列している半導体ゲートアレイであって、
前記各トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えたトランジスタ素子を複数個配列している半導体ゲートアレイにおいて、
前記各トランジスタ素子は、第１の半導体領域と、前記ソース領域およびドレイン領域のうちの少なくともいずれか一方の前記チャネル幅方向における少なくとも一方の端部に前記チャネル長方向において沿うように前記支持基板表面上に設けられた第１導電型の第２の半導体領域とを有し、
第１の半導体領域は、前記第２の半導体領域に沿うように該第２の半導体領域と前記ソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、
前記第２の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、
前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いトランジスタ素子を複数個配列していることを特徴とする半導体ゲートアレイ。
【請求項１４】
請求項１３に記載の半導体ゲートアレイにおいて、
前記各トランジスタ素子の前記第１の半導体領域が第２導電型の半導体であることを特徴とする半導体ゲートアレイ。
【請求項１５】
請求項１３に記載の半導体ゲートアレイにおいて、
前記各トランジスタ素子の前記第１の半導体領域が第１導電型の半導体であることを特徴とする半導体ゲートアレイ。
【請求項１６】
請求項１３に記載の半導体ゲートアレイにおいて、
前記各トランジスタ素子の前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイ。
【請求項１７】
請求項１３に記載の半導体ゲートアレイにおいて、
前記各トランジスタ素子の前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体ゲートアレイ。
【請求項１８】
請求項１３に記載の半導体ゲートアレイにおいて、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記各トランジスタ素子の前記第１の半導体領域が第２導電型の半導体であり、前記LDD領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイ。
【請求項１９】
請求項１３に記載の半導体ゲートアレイにおいて、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記各トランジスタ素子の前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域の導電型で形成されるトランジスタ素子を相補するトランジスタ素子に形成されるLDD領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイ。
【請求項２０】
請求項１３乃至請求項１９のいずれかに記載の半導体ゲートアレイにおいて、
前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体ゲートアレイ。
【請求項２１】
請求項２０に記載の半導体ゲートアレイにおいて、
前記支持基板が単結晶シリコンであることを特徴とする半導体ゲートアレイ。
【請求項２２】
請求項２０に記載の半導体ゲートアレイにおいて、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体ゲートアレイ。
【請求項２３】
請求項２０に記載の半導体ゲートアレイにおいて、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体ゲートアレイ。
【請求項２４】
請求項２０に記載の半導体ゲートアレイにおいて、
前記支持基板がガラスであることを特徴とする半導体ゲートアレイ。
【請求項２５】
少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子を複数個直列接続している構成と、を含む半導体装置であって、
前記各トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えたトランジスタ素子を複数個直列接続している半導体装置において、
前記各トランジスタ素子は、第１の半導体領域と、第１導電型の第２の半導体領域と、第１導電型の第３の半導体領域とを有し、
前記各トランジスタ素子の電源と直接接続していないソース領域またはドレイン領域の前記チャネル幅方向における少なくとも一方の端部には、前記第２の半導体領域が前記チャネル長方向においてソース領域またはドレイン領域に沿うように前記支持基板表面上に設けられ、前記第１の半導体領域が、前記第２の半導体領域に沿うように該第２の半導体領域と前記電源と直接接続していないソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、
前記各トランジスタ素子の電源と直接接続しているソース領域またはドレイン領域の前記チャネル幅方向における少なくとも一方の端部には、前記第３の半導体領域が前記チャネル長方向においてソース領域またはドレイン領域に沿うように前記支持基板表面上に設けられ、
前記第２の半導体領域および前記第３の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、
前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いことを特徴とする半導体装置。
【請求項２６】
請求項２５に記載の半導体装置において、
前記第１の半導体領域が第２導電型の半導体であることを特徴とする半導体装置。
【請求項２７】
請求項２５に記載の半導体装置において、
前記第１の半導体領域が第１導電型の半導体であることを特徴とする半導体装置。
【請求項２８】
請求項２５に記載の半導体装置において、
前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項２９】
請求項２５に記載の半導体装置において、
前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体装置。
【請求項３０】
請求項２５に記載の半導体装置において、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記第１の半導体領域が第２導電型の半導体であり、前記LDD領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項３１】
請求項２５に記載の半導体装置において、
前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のLDD領域が形成され、前記第１の半導体領域が第１導電型の半導体であり、前記チャネル領域の導電型で形成されるトランジスタ素子を相補するトランジスタ素子に形成されるLDD領域と不純物濃度が実質的に同一であることを特徴とする半導体装置。
【請求項３２】
請求項２５乃至請求項３１のいずれかに記載の半導体装置において、
前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体装置。
【請求項３３】
請求項３２に記載の半導体装置において、
前記支持基板が単結晶シリコンであることを特徴とする半導体装置。
【請求項３４】
請求項３２に記載の半導体装置において、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体装置。
【請求項３５】
請求項３２に記載の半導体装置において、
前記支持基板が石英であり、且つ、前記第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体装置。
【請求項３６】
請求項３２に記載の半導体装置において、
前記支持基板がガラスであることを特徴とする半導体装置。
【請求項３７】
請求項２５乃至３６のいずれかに記載の半導体装置において、
直列接続された複数個のトランジスタ素子のソース領域およびドレイン領域のうち、接地されるソース領域とそれに隣接する前記第３の半導体領域とに跨ってこれらソース領域および第３の半導体領域の双方に電気的に接続されたコンタクト配線が設けられたことを特徴とする半導体装置。
【請求項３８】
請求項１乃至１２のいずれかに記載の半導体装置、または請求項１３乃至２４のいずれかに記載の半導体ゲートアレイ、または請求項２５乃至３７のいずれかに記載の半導体装置を構成する支持基板と、
該支持基板上の絶縁体層上に形成された半導体層と対向するように配置された他の基板と、
これら２枚の基板の間に挟持され、前記半導体層に形成されたトランジスタ素子により駆動される液晶と
を具備することを特徴とする電気光学装置。
【請求項３９】
光源と、
前記光源から出射される光が入射されて画像情報に対応した変調を施す請求項３８に記載の電気光学装置と、
前記電気光学装置により変調された光を投射する投射手段と
を具備することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、基板浮遊効果を防止した、絶縁体層上の半導体層に形成されたＭＯＳトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
絶縁体上に単結晶シリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化等の利点を有し、液晶装置等の電気光学装置に適用することが可能である。
【０００３】
ところで、一般的なバルク半導体部品では、ＭＯＳトランジスタのチャネル領域は下地基板を通じて、該チャネル領域を所定の電位に保持することができるため、チャネル部の電位変化によって起こる寄生バイポーラ効果などによって素子の耐圧などの電気的特性を劣化させることがない。
【０００４】
しかしながら、ＳＯＩ構造のＭＯＳトランジスタではチャネル下部が下地絶縁膜により完全に分離されているため、チャネル領域を上記のように所定の電位に固定させることができず、該チャネル領域が電気的に浮いた状態となる。このとき、ドレイン領域近傍の電界で加速されたキャリアと結晶格子との衝突によるインパクトイオン化現象により発生した余剰キャリアがチャネルの下部に蓄積する。このようにしてチャネル下部に余剰キャリアが蓄積してチャネル電位が上昇すると、ソース・チャネル・ドレインのＮＰＮ（Ｎチャネル型の場合）構造が見かけ上のバイポーラ素子として動作するため、異常電流により素子のソース・ドレイン間耐圧が劣化するなど電気的な特性が悪化する、という課題がある。これらのチャネル部が電気的に浮いた状態であることに起因する一連の現象を基板浮遊効果と呼ぶ。
【０００５】
そこで、従来、チャネル領域と所定の経路で電気的に接続されたボディコンタクト領域を設け、チャネル領域に蓄積された余剰キャリアをこのボディコンタクト領域から引き抜くことで、基板浮遊効果を抑制していた。
この種のボディコンタクト領域を有したＳＯＩ構造のＭＯＳトランジスタを含む半導体装置としては、特開平９−２４６５６２号公報（以下、引用例１）に開示されているものがある。
【０００６】
【発明が解決しようとする課題】
液晶装置などの電気光学装置で使用されるような１５Ｖ程度の中耐圧ＭＯＳトランジスタおよびこの中耐圧ＭＯＳトランジスタを複数個配列した半導体ゲートアレイおよびこの中耐圧ＭＯＳトランジスタを複数個直列接続した半導体装置では、高いドレイン電界によって大量の余剰キャリアが発生する。この余剰キャリアを効率をよく引き抜くためには引き抜き領域の不純物濃度を高くして抵抗を下げるとよい。しかし、上述した引用例１の構造で引き抜き領域の不純物濃度を高くすると駆動電圧が高いためにソース・ドレイン領域との間のＰＮ接合耐圧がもたない問題がある。
【０００７】
本発明の目的は、上述したような問題を解消するために、前記引き抜き領域とソース・ドレイン領域との接合耐圧を向上させた、絶縁体層上の半導体層に形成されたＭＯＳトランジスタを備えた半導体装置を提供することにある。
【０００８】
また、本発明の他の目的は、上記の絶縁体層上の半導体層に形成されたＭＯＳトランジスタを複数個配列した半導体ゲートアレイを提供することにある。
【０００９】
また、本発明の他の目的は、上記の絶縁体層上の半導体層に形成されたＭＯＳトランジスタを複数個直列接続した半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような半導体装置を提供する。
【００１１】
本発明の半導体装置は、少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子と、を含む半導体装置であって、前記トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えている半導体装置において、前記トランジスタ素子は、第１の半導体領域と、前記ソース領域およびドレイン領域のうちの少なくともいずれか一方の前記チャネル幅方向における少なくとも一方の端部に前記チャネル長方向において沿うように前記支持基板表面上に設けられた第１導電型の第２の半導体領域とを有し、前記第１の半導体領域は、前記第２の半導体領域に沿うように該第２の半導体領域と前記ソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、前記第２の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いことを特徴とする。
【００１２】
本発明のかかる構成によれば、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に不純物濃度の低い前記第１の半導体領域を有しており、第２の半導体領域とソース領域およびドレイン領域との間における不純物濃度勾配が緩和されるので、第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００１３】
本発明によれば、前記第１の半導体領域が第２導電型の半導体で前記ソース領域およびドレイン領域よりも不純物濃度が低いことを特徴とする半導体装置が得られる。
【００１４】
本発明のかかる構成によれば、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に第２導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００１５】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記第２の半導体領域よりも不純物濃度が低いことを特徴とする半導体装置が得られる。
【００１６】
本発明のかかる構成によれば、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に第１導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００１７】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００１８】
本発明のかかる構成によれば、チャネル領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００１９】
本発明によれば、前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体装置が得られる。
【００２０】
本発明のかかる構成によれば、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に実質的に不純物を注入されていない前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００２１】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第２導電型の半導体で前記ＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００２２】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００２３】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域の導電型で形成されるＭＯＳトランジスタを相補するＭＯＳトランジスタに形成されるＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００２４】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００２５】
本発明によれば、上記本発明のいずれかの半導体装置を含み、前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体装置が得られる。
【００２６】
そして、支持基板が単結晶シリコンであることを特徴とする半導体装置が得られる。
【００２７】
本発明のかかる構成によれば、反射型の液晶装置などの電気光学装置の素子基板として使用できる。さらに、バルクシリコンの装置をそのまま使用することができるメリットがある。
【００２８】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体装置が得られる。
【００２９】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、駆動周波数を高めた高品質で高精細な電気光学装置を得ることができる。
【００３０】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体装置が得られる。
【００３１】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、基板上に容易に成膜することができ、高精細な電気光学装置を容易に得ることができる。
【００３２】
本発明によれば、上記支持基板がガラスであることを特徴とする半導体装置が得られる。
本発明のかかる構成によれば、支持基板が安価な透明基板であるため、液晶装置などの透過型の電気光学装置の素子基板を低コストで提供できる。
【００３３】
本発明の半導体ゲートアレイは、少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子を複数個配列している半導体ゲートアレイであって、前記各トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えたトランジスタ素子を複数個配列している半導体ゲートアレイにおいて、前記各トランジスタ素子は、第１の半導体領域と、前記ソース領域およびドレイン領域のうちの少なくともいずれか一方の前記チャネル幅方向における少なくとも一方の端部に前記チャネル長方向において沿うように前記支持基板表面上に設けられた第１導電型の第２の半導体領域とを有し、第１の半導体領域は、前記第２の半導体領域に沿うように該第２の半導体領域と前記ソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、前記第２の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いトランジスタ素子を複数個配列していることを特徴とする。
【００３４】
本発明によれば、前記第１の半導体領域が第２導電型の半導体で前記ソース領域およびドレイン領域よりも不純物濃度が低いことを特徴とする半導体ゲートアレイが得られる。
【００３５】
本発明のかかる構成によれば、  ＭＯＳトランジスタを複数個配列した半導体ゲートアレイにおいても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に第２導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００３６】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記第２の半導体領域よりも不純物濃度が低いことを特徴とする半導体ゲートアレイが得られる。
【００３７】
本発明のかかる構成によれば、  ＭＯＳトランジスタを複数個配列した半導体ゲートアレイにおいても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に第１導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００３８】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイが得られる。
【００３９】
本発明のかかる構成によれば、チャネル領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００４０】
本発明によれば、前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体ゲートアレイが得られる。
【００４１】
本発明のかかる構成によれば、  ＭＯＳトランジスタを複数個配列した半導体ゲートアレイにおいても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域およびドレイン領域との間に実質的に不純物を注入されていない前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域およびドレイン領域との間の接合耐圧を高く保つことができる。
【００４２】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第２導電型の半導体で前記ＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイが得られる。
【００４３】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００４４】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域の導電型で形成されるＭＯＳトランジスタを相補するＭＯＳトランジスタに形成されるＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体ゲートアレイが得られる。
【００４５】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００４６】
本発明によれば、上記本発明のいずれかの半導体ゲートアレイを含み、前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体装置が得られる。
【００４７】
そして、支持基板が単結晶シリコンであることを特徴とする半導体装置が得られる。
【００４８】
本発明のかかる構成によれば、反射型の液晶装置などの電気光学装置の素子基板として使用できる。さらに、バルクシリコンの装置をそのまま使用することができるメリットがある。
【００４９】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体ゲートアレイが得られる。
【００５０】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、駆動周波数を高めた高品質で高精細な電気光学装置を得ることができる。
【００５１】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体ゲートアレイが得られる。
【００５２】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、基板上に容易に成膜することができ、高精細な電気光学装置を容易に得ることができる。
【００５３】
本発明によれば、上記支持基板がガラスであることを特徴とする半導体ゲートアレイが得られる。
【００５４】
本発明のかかる構成によれば、支持基板が安価な透明基板であるため、液晶装置などの透過型の電気光学装置の素子基板を低コストで提供できる。
【００５５】
本発明の半導体装置は、少なくとも表面が絶縁性を有する支持基板と、該支持基板表面上に形成された半導体層と、該半導体層に形成されたトランジスタ素子を複数個直列接続している構成と、を含む半導体装置であって、前記各トランジスタ素子が、前記支持基板表面上に形成された第１導電型のチャネル領域と、前記チャネル領域を挟むように前記支持基板表面上に形成された第２導電型のソース領域およびドレイン領域と、前記チャネル領域上に形成された第２の絶縁体層と、該第２の絶縁体層上に形成された電極とを備えたトランジスタ素子を複数個直列接続している半導体装置において、前記各トランジスタ素子は、第２導電型の第１の半導体領域と、第１導電型の第２の半導体領域と、第１導電型の第３の半導体領域とを有し、前記各トランジスタ素子の電源と直接接続していないソース領域またはドレイン領域の前記チャネル幅方向における少なくとも一方の端部には、前記第２の半導体領域が前記チャネル長方向においてソース領域またはドレイン領域に沿うように前記支持基板表面上に設けられ、前記第１の半導体領域が、前記第２の半導体領域に沿うように該第２の半導体領域と前記電源と直接接続していないソース領域またはドレイン領域とで挟むようにして前記支持基板表面上に設けられ、前記各トランジスタ素子の電源と直接接続しているソース領域またはドレイン領域の前記チャネル幅方向における少なくとも一方の端部には、前記第３の半導体領域が前記チャネル長方向においてソース領域またはドレイン領域に沿うように前記支持基板表面上に設けられ、前記第２の半導体領域および前記第３の半導体領域は、前記チャネル領域に隣接し、且つ、前記チャネル領域より不純物濃度が高くされており、前記第１の半導体領域は、前記ソース領域およびドレイン領域よりも不純物濃度が低く、且つ、前記第２の半導体領域よりも不純物濃度が低いことを特徴とする。
【００５６】
本発明のかかる構成によれば、論理回路で用いられるように前記ＭＯＳトランジスタを複数個直列接続した半導体装置においても余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域との間に不純物濃度の低い前記第１の半導体領域を有しており、第２の半導体領域とソース領域との間における不純物濃度勾配が緩和されるので、前記第２の半導体領域とソース領域との間の接合耐圧を高く保つことができる。更に、電源と直接接続していない各ＭＯＳトランジスタのソース領域にのみ前記第１の半導体領域を有しているため、低抵抗の半導体装置を得ることができる。
【００５７】
本発明によれば、前記第１の半導体領域が第２導電型の半導体で前記ソース領域およびドレイン領域よりも不純物濃度が低いことを特徴とする半導体装置が得られる。
【００５８】
本発明のかかる構成によれば、ＭＯＳトランジスタを複数個直列接続した半導体装置においても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域との間に第２導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域との間の接合耐圧を高く保つことができる。
【００５９】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記第２の半導体領域よりも不純物濃度が低いことを特徴とする半導体装置が得られる。
【００６０】
本発明のかかる構成によれば、  ＭＯＳトランジスタを複数個直列接続した半導体装置においても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域との間に第１導電型の不純物濃度の低い前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域との間の接合耐圧を高く保つことができる。
【００６１】
本発明によれば、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００６２】
本発明のかかる構成によれば、チャネル領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００６３】
本発明によれば、前記第１の半導体領域に実質的に不純物が注入されていないことを特徴とする半導体装置が得られる。
【００６４】
本発明のかかる構成によれば、  ＭＯＳトランジスタを複数個直列接続した半導体装置においても、余剰キャリアの引き抜き領域である前記第２の半導体領域とソース領域との間に実質的に不純物を注入されていない前記第１の半導体領域を有しているため、前記第２の半導体領域とソース領域との間の接合耐圧を高く保つことができる。
【００６５】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第２導電型の半導体で前記ＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００６６】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００６７】
本発明によれば、前記チャネル領域と前記ソース領域およびドレイン領域との間に第２導電型のＬＤＤ領域が形成され、前記第１の半導体領域が第１導電型の半導体で前記チャネル領域の導電型で形成されるＭＯＳトランジスタを相補するＭＯＳトランジスタに形成されるＬＤＤ領域と不純物濃度が実質的に同一であることを特徴とする半導体装置が得られる。
【００６８】
本発明のかかる構成によれば、ＬＤＤ領域への不純物注入と同じ工程で前記第１の半導体領域を形成でき、工程数を増やさない利点がある。
【００６９】
本発明によれば、上記本発明のいずれかの半導体装置を含み、前記少なくとも表面が絶縁性を有する支持基板が、支持基板と該支持基板上に形成された第１の絶縁体層とからなることを特徴とする半導体装置が得られる。
【００７０】
そして、支持基板が単結晶シリコンであることを特徴とする半導体装置が得られる。
【００７１】
本発明のかかる構成によれば、反射型の液晶装置などの電気光学装置の素子基板として使用できる。さらに、バルクシリコンの装置をそのまま使用することができるメリットがある。
【００７２】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が単結晶シリコンであることを特徴とする半導体装置が得られる。
【００７３】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、駆動周波数を高めた高品質で高精細な電気光学装置を得ることができる。
【００７４】
本発明によれば、上記支持基板が石英であり、且つ、第１の絶縁体層上に形成された半導体層が多結晶シリコンであることを特徴とする半導体装置が得られる。
【００７５】
本発明のかかる構成によれば、支持基板が透明であるため、液晶装置などの透過型の電気光学装置の素子基板として使用できる。また、支持基板がガラスでは行えない高温プロセスが採用できるため、良質の絶縁膜などを得ることができ、信頼性の高いデバイスを提供できる。さらに、前記半導体層が単結晶シリコンであるため、基板上に容易に成膜することができ、高精細な電気光学装置を得ることができる。
【００７６】
本発明によれば、上記支持基板がガラスであることを特徴とする半導体装置が得られる。
【００７７】
本発明のかかる構成によれば、支持基板が安価な透明基板であるため、液晶装置などの透過型の電気光学装置の素子基板を低コストで提供できる。
本発明の電気光学装置は、半導体装置において、直列接続された複数個のトランジスタ素子のソース領域およびドレイン領域のうち、接地されるソース領域とそれに隣接する前記第３の半導体領域とに跨ってこれらソース領域および第３の半導体領域の双方に電気的に接続されたコンタクト配線が設けられたことを特徴とする。
【００７８】
本発明の電気光学装置は、上記本発明の半導体装置または半導体ゲートアレイを構成する支持基板と、該支持基板上の絶縁体層上に形成された半導体層と対向するように配置された他の基板と、これら２枚の基板の間に挟持され、前記半導体層に形成されたトランジスタ素子により駆動される液晶とを具備することを特徴とする。
【００７９】
本発明の電子機器は、光源と、前記光源から出射される光が入射されて画像情報に対応した変調を施す、上記の電気光学装置と、前記電気光学装置により変調された光を投射する投射手段とを具備することを特徴とする。
【００８０】
【発明の実施の形態】
以下に、本発明の絶縁体層上の半導体層に形成された半導体装置および絶縁体層上の半導体層に形成された半導体装置を複数個配列した半導体ゲートアレイおよび絶縁体層上の半導体層に形成された半導体装置を複数個直列接続した半導体装置を様々な実施の形態を挙げて説明する。
尚、本発明をより具体的に説明するためにＮＭＯＳを一例としてあげ、チャネル領域はＰ型（第１導電型）とする。
【００８１】
（第１の実施の形態）
本発明の第１の実施の形態は、絶縁体層上の半導体層に形成されたＭＯＳトランジスタを含む半導体装置に関するものであり、以下に述べる他の実施の形態の基本となるものである。
【００８２】
本発明の第１の実施の形態の絶縁体層上の半導体層に形成された半導体装置は、図１乃至図５に示される構造を有している。図１は、第１の実施の形態を示す平面図である。なお、図１の左右方向を「チャネル幅方向」と呼び、チャネル幅方向と直交する方向を「チャネル長方向」と呼ぶことにする。図２は  本発明の第１の実施の形態の絶縁体層上の半導体層に形成された半導体装置において、ソース／ドレイン領域と同一面上の構成を示す図である。図３、図４、図５は図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面をそれぞれ示した図である。なお、以下の全ての図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに平面寸法や膜厚等の縮尺を適宜異ならせてある。
【００８３】
図１乃至図５を参照すると、この第１の実施の形態において、例えば石英からなる支持基板１の上には例えばＮＳＧからなる膜厚６００〜１０００ｎｍ、好ましくは８００ｎｍ程度の第１の絶縁体層２が形成されている。第１の絶縁体層２の上には、例えば単結晶シリコンからなる膜厚１５０〜２００ｎｍ、好ましくは１７０ｎｍ程度の半導体層の所定の領域に、不純物として例えばボロンが導入されたＰ−型のチャネル領域３、不純物として例えばリンが導入されたＮ＋型（第２導電型）のソース／ドレイン領域４、５が設けられており、チャネル領域３の上に形成された第２の絶縁体層（ゲート絶縁膜）６、ゲート電極７とともにＭＯＳトランジスタを構成している。さらに、図３に示すように、ゲート電極７の側壁にサイドウォール絶縁体層８が形成されており、ＭＯＳトランジスタ全体は層間絶縁膜１４に覆われている。
【００８４】
また通常のＭＯＳトランジスタと同様に、図２に示すように、チャネル領域３とソース／ドレイン領域４、５の間には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域９としてソース／ドレイン領域４、５よりも低い不純物濃度を有する、不純物として例えばリンが導入されたＮ−型の半導体層が形成されている。
【００８５】
さらに、第１の絶縁体層２上であってソース／ドレイン領域４、５のチャネル幅方向の端部にチャネル長方向に沿うように設けられた不純物として例えばリンが導入された第１の半導体領域３０と、第１の半導体領域３０をソース／ドレイン領域４、５とで挟むようにして第１の絶縁体層２上に設けられた不純物として例えばボロンが導入されたＰ＋型の引き抜き領域１１（第２の半導体領域）とを有している。
【００８６】
引き抜き領域１１はチャネル領域３よりも高い不純物濃度を有しており、第１の半導体領域３０はＮ−型でＬＤＤ領域９と実質的に同一の不純物濃度を有している。本実施の形態の場合、各半導体領域を形成する際の不純物注入条件は、一例として、チャネル領域３がイオン種：Ｂ＋、注入エネルギー：２５〜４５ｋｅＶ、好ましくは３５ｋｅＶ、ドーズ量：５×１０１１〜７×１０１１／ｃｍ２、好ましくは６×１０１１／ｃｍ２、ソース／ドレイン領域４，５がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：３×１０１５〜５×１０１５／ｃｍ２、好ましくは４×１０１５／ｃｍ２、引き抜き領域１１がイオン種：ＢＦ２＋、注入エネルギー：８０〜１００ｋｅＶ、好ましくは９０ｋｅＶ、ドーズ量：１×１０１５〜３×１０１５／ｃｍ２、好ましくは２×１０１５／ｃｍ２、ＬＤＤ領域９および第１の半導体領域３０がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：５×１０１２〜７×１０１２／ｃｍ２、好ましくは６×１０１２／ｃｍ２、である。また、平面的な寸法については、チャネル長が４〜６μｍ、好ましくは５μｍ、チャネル幅が１５〜２５μｍ、好ましくは２０μｍ、ＬＤＤ領域９の幅（チャネル長方向の寸法）が０．２〜０．３μｍ、好ましくは０．２５μｍ、引き抜き領域１１の幅（チャネル幅方向の寸法）が０．９〜１．１μｍ、好ましくは１μｍ、第１の半導体領域３０の幅（チャネル幅方向の寸法）が１．４〜１．６μｍ、好ましくは１．５μｍである。
【００８７】
また図５に示すように、引き抜き領域１１は、コンタクト配線１２を介して、層間絶縁膜１４上に設けられた配線層１３に接続されている。さらに、図１中の符号１５および１６は、ソース／ドレイン領域４，５に電気的に接続されたコンタクト配線である。
【００８８】
この第１の実施例の半導体装置では、インパクトイオン化でチャネル領域３内で発生した余剰キャリアが、引き抜き領域１１、コンタクト配線１２、配線層１３を介して外部に引き抜かれる。
【００８９】
従って、チャネル領域が電気的に浮遊していることに起因する基板浮遊効果を防ぎ、また、引き抜き領域１１とソース／ドレイン領域４、５との間には不純物濃度の低い第１の半導体領域３０が設けられているため、液晶装置などの電気光学装置で使用するような１５Ｖ程度の駆動電圧においても引き抜き領域１１とソース／ドレイン領域４、５との接合が破壊するのを防ぐことができる。例えば本実施の形態の各領域の不純物濃度を適用した場合、接合耐圧を１５Ｖ以上まで保持することができる。
【００９０】
尚、本発明の第１の実施の形態において、第１の半導体領域３０はＮ−型で不純物濃度はＬＤＤ領域９と実質的に同一としているため、ＬＤＤ領域への不純物注入と同じ工程で第１の半導体領域３０を形成でき、第１の半導体領域３０に対して別個に不純物を導入する工程を設ける必要がないので、工程数が増えないという利点が得られる。
【００９１】
これに対して、例えば、図６に示されるように、不純物濃度がチャネル領域３と実質的に同一のＰ−型の第１の半導体領域３０Ａを設けてもよい。この構成とした場合には、チャネル領域３への不純物注入と同じ工程で第１の半導体領域３０Ａを形成できるため、工程数が増えないという利点が得られる。
【００９２】
また、図７に示されるように、実質的に不純物を注入していない第１の半導体領域３０Ｂを設けてもよい。
【００９３】
また、本実施の形態においては、支持基板１上の第１の絶縁体層２の上にＭＯＳトランジスタをなす半導体層が形成された例を示したが、本発明は少なくとも表面が絶縁性を有する支持基板を有する半導体装置全てに有効であり、図１のＣ−Ｃ’線における断面図に対応する図８に例示したように、例えば石英、ガラス等からなる支持基板１Ａ上にソース／ドレイン領域５を有する半導体層を直接形成した構成の半導体装置に適用することも可能である。
【００９４】
また、チャネル幅がより大きくなった場合には、チャネル幅方向の両端部に引き抜き領域１１を設けただけではチャネル領域３からの余剰キャリアの引き抜きの効率が悪いことも考えられる。特にそのような場合、図９に示すように、チャネル幅方向の両端部のみならず、中央部に引き抜き領域１１を設けてもよい。この場合も中央の引き抜き領域１１の両側にチャネル長方向に沿って第１の半導体領域３０を形成すればよく、これにより引き抜き領域１１とソース／ドレイン領域４，５間の接合破壊を防止することができる。
【００９５】
また、本発明の第１の実施の形態において、素子分離はメサ分離で行っているが、公知のあらゆる素子分離方法、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）分離やトレンチなどを用いても構わない。
【００９６】
また、本発明の第１の実施の形態はＮＭＯＳに限ったものではなく、ＰＭＯＳに適用しても構わない。さらに、ＬＤＤ領域を持たない構成に本発明を適用しても良い。
【００９７】
また、本発明の第１の実施の形態においてあげた半導体領域を形成する際の不純物注入条件は一例であり、これに限定するものではない。
【００９８】
（第２の実施の形態）
本発明の第２の実施の形態は、第１の実施の形態の半導体装置の形状における特徴を応用してアレイ化したものである。
【００９９】
図１０は、本発明の第２の実施の形態の半導体ゲートアレイを示す平面図であり、第１の実施の形態の半導体装置をアレイ状に配列したものである。なお、図１０の左右方向を「チャネル幅方向」と呼び、チャネル幅方向と直交する方向を「チャネル長方向」と呼ぶことにする。尚、図１０においてソース／ドレイン領域４、５とのコンタクト配線は図示していない。図１１は  本実施の形態の半導体装置において、ソース／ドレイン領域と同一面上の構成を示す図である。図１２は図１０におけるＤ−Ｄ’断面を示した図である。
【０１００】
図１０乃至図１２を参照すると、第２の実施の形態においては、支持基板１上に第１の絶縁体層２が形成されている。第１の絶縁体層２上には、半導体層の所定の領域に２つのＰ−型のチャネル領域３、２つのチャネル領域３によって区画された３つの領域からなるソース／ドレイン領域４、５が設けられ、さらにチャネル領域３の上に形成された第２の絶縁体層（ゲート絶縁膜）６、ゲート電極７とを有してなる２つのＭＯＳトランジスタがアレイ状に配列された構成となっている。さらに、図１２に示すように、ゲート電極７の側壁にサイドウォール絶縁体層８が形成されており、ＭＯＳトランジスタ全体は層間絶縁膜１４に覆われている。
【０１０１】
また、図１１に示すように、チャネル領域３とソース／ドレイン領域４、５の間には、ＬＤＤ領域９としてソース／ドレイン領域４、５よりも低い不純物濃度を有するＮ−型の半導体層が形成されている。
【０１０２】
さらに、第１の絶縁体層２上であってソース／ドレイン領域４、５のチャネル幅方向の端部にチャネル長方向に沿うように設けられた第１の半導体領域３０と、第１の半導体領域３０をソース／ドレイン領域４、５とで挟むようにして第１の絶縁体層２上に設けられたＰ＋型の引き抜き領域１１（第２の半導体領域）とを有している。引き抜き領域１１はチャネル領域３よりも高い不純物濃度を有しており、第１の半導体領域３０はＮ−型でＬＤＤ領域９と実質的に同一の不純物濃度を有している。
【０１０３】
また図１２に示すように、引き抜き領域１１は、コンタクト配線１２を介して層間絶縁膜１４上に設けられた配線層１３に接続されている。
【０１０４】
このようにＭＯＳトランジスタをアレイ状に配列した本実施の形態の半導体ゲートアレイの場合においても、チャネル領域３で発生した余剰キャリアが引き抜き領域１１、コンタクト配線１２、配線層１３を介して外部に引き抜かれる。
【０１０５】
従って、チャネル領域が電気的に浮遊していることに起因する基板浮遊効果を防ぎ、また、引き抜き領域１１とソース／ドレイン領域４、５との間には不純物濃度の低い第１の半導体領域３０が設けられているため、液晶装置などの電気光学装置で使用するような１５Ｖ程度の駆動電圧においても引き抜き領域１１とソース／ドレイン領域４、５との接合が破壊するのを防ぐことができる。
【０１０６】
更に、引き抜き領域１１とソース／ドレイン領域４、５との接合耐圧が向上しているので、１５Ｖ程度の駆動電圧においても各ＭＯＳトランジスタのボディコンタクト領域を共通にすることが可能であり、効率のよいレイアウト設計ができる。
【０１０７】
尚、本実施の形態においても、第１の実施の形態と同様、第１の半導体領域３０の導電型をＮ−型として不純物濃度をＬＤＤ領域９と実質的に同一とする構成に代えて、図１３に示すように、不純物濃度をチャネル領域３と実質的に同一のＰ−型とした第１の半導体領域３０Ａを設ける構成、図１４に示すように、実質的に不純物を注入しない第１の半導体領域３０Ｂを設ける構成、等を採用することができる。その他、第１の絶縁体層２を持たない構成、ＬＤＤ領域９を持たない構成等を採用できることも第１の実施の形態と同様である。
【０１０８】
（第３の実施の形態）
本発明の第３の実施の形態は、第１の実施の形態の半導体装置の形状における特徴を応用して論理回路などで用いられるように複数個直列接続したものである。
【０１０９】
図１５は、本発明の第３の実施の形態の半導体装置を示す平面図であり、第１の実施の形態の半導体装置を直列接続したものである。なお、図１５の左右方向を「チャネル幅方向」と呼び、チャネル幅方向と直交する方向を「チャネル長方向」と呼ぶことにする。図１６は  本実施の形態の半導体装置において、ソース／ドレイン領域と同一面上の構成を示す図である。図１７は図１５におけるＥ−Ｅ’断面を示した図である。
【０１１０】
図１８に示すように、ＮＡＮＤ回路などの論理回路にはＭＯＳトランジスタを直列に接続する箇所がある。このような箇所において、２個のＭＯＳトランジスタを直列に接続した部分を示したのが図１５である。
【０１１１】
図１５乃至図１７を参照すると、第３の実施の形態においては、支持基板１上に第１の絶縁体層２が形成されている。第１の絶縁体層２上には、半導体層の所定の領域に２つのＰ−型のチャネル領域３、２つのチャネル領域３によって区画された３つの不純物拡散領域があるが、本実施の形態の場合、２個のＭＯＳトランジスタが直列に接続されているため、各不純物拡散領域は、図１５の下側からそれぞれソース領域１００４、ソース／ドレイン領域１００５、ドレイン領域１００６となる。そして、各チャネル領域３上に第２の絶縁体層（ゲート絶縁膜）６、ゲート電極７が形成されている。さらに、図１７に示すように、ゲート電極７の側壁にサイドウォール絶縁体層８が形成されており、ＭＯＳトランジスタ全体は層間絶縁膜１４に覆われている。
【０１１２】
また、図１６に示すように、チャネル領域３とソース領域１００４、ソース／ドレイン領域１００５、ドレイン領域１００６との間には、ＬＤＤ領域９としてソース領域１００４、ソース／ドレイン領域１００５、ドレイン領域１００６よりも低い不純物濃度を有するＮ−型の半導体層が形成されている。
【０１１３】
さらに、第１の絶縁体層２上であってソース／ドレイン領域１００５のチャネル幅方向の端部にチャネル長方向に沿うように設けられた第１の半導体領域３０と、第１の半導体領域３０をソース／ドレイン領域１００５とで挟むようにして第１の絶縁体層２上に設けられたＰ＋型の引き抜き領域１１（第２の半導体領域）とを有している。引き抜き領域１１はチャネル領域３よりも高い不純物濃度を有しており、第１の半導体領域３０はＮ−型でＬＤＤ領域９と実質的に同一の不純物濃度を有している。
【０１１４】
本実施の形態の場合、ソース領域１００４のチャネル幅方向の端部にも同様の引き抜き領域１１が設けられており、図１５に示すように、ソース領域１００４と引き抜き領域１１の双方に跨るようにこれらソース領域１００４と引き抜き領域１１で共通のコンタクト配線１２が設けられている。一般に、ソース領域１００４と引き抜き領域１１はともに接地して使用するので、これら領域のコンタクト配線を共通にしても何ら支障はない。これにより、ソース領域１００４と引き抜き領域１１は同電位になるので、接合耐圧の問題はなく、この部分に第１の半導体領域３０を設ける必要はない。
【０１１５】
一方、ドレイン領域１００６のチャネル幅方向の端部には引き抜き領域１１を設けていない。これは、ＮＡＮＤなどの論理回路ではソース・ドレインが入れ替わらず、ソース領域は固定されているので引き抜き領域１１は接地側のみに設ければよいからである。
【０１１６】
図１７に示すように、ソース領域１００４および引き抜き領域１１は、コンタクト配線１２を介して層間絶縁膜１４上に設けられた配線層１３に電気的に接続されている。また、ドレイン領域１００６は、コンタクト配線１７を介して層間絶縁膜１４上に設けられた配線層１８に電気的に接続されている。
【０１１７】
このようにＭＯＳトランジスタを直列接続した本実施の形態の半導体装置の場合においても、チャネル領域３で発生した余剰キャリアが引き抜き領域１１、コンタクト配線１２、配線層１３を介して外部に引き抜かれる。
【０１１８】
従って、チャネル領域が電気的に浮遊していることに起因する基板浮遊効果を防ぎ、また、引き抜き領域１１とソース／ドレイン領域１００５との間には不純物濃度の低い第１の半導体領域３０が設けられているため、液晶装置などの電気光学装置で使用するような１５Ｖ程度の駆動電圧においても引き抜き領域１１とソース／ドレイン領域１００５との接合が破壊するのを防ぐことができる。
【０１１９】
更に、引き抜き領域１１とソース／ドレイン領域１００５との接合耐圧が低下するのを防いでいるので、１５Ｖ程度の駆動電圧においても各ＭＯＳトランジスタのボディコンタクト領域を共通にすることが可能であり、効率のよいレイアウト設計ができる。
【０１２０】
更に、電源と直接接続していない各ＭＯＳトランジスタのソース／ドレイン領域１００５にのみ前記第１の半導体領域３０を設けているため、低抵抗の半導体装置を得ることができる。
【０１２１】
更に、ソース領域１００４と引き抜き領域１１の双方に跨るように共通のコンタクト配線１２を設けたことでソース領域１００４のコンタクトと引き抜き領域１１とのコンタクトを兼ねているため、レイアウトの効率がよい。
【０１２２】
尚、本実施の形態ではソース領域１００４のコンタクトと引き抜き領域１１とのコンタクトを兼ねているが、勿論別々にとっても構わない。ただし、ソース領域１００４と引き抜き領域１１との間には不純物濃度の低い領域を有していないので、別々にコンタクトをとる場合でも、これらの領域を同電位にすることが望ましい。
【０１２３】
尚、本実施の形態においても、第１、第２の実施の形態と同様、第１の半導体領域３０の導電型をＮ−型として不純物濃度をＬＤＤ領域９と実質的に同一とする構成に代えて、図１９に示すように、不純物濃度をチャネル領域３と実質的に同一のＰ−型とした第１の半導体領域３０Ａを設ける構成、図２０に示すように、実質的に不純物を注入しない第１の半導体領域３０Ｂを設ける構成、等を採用することができる。その他、第１の絶縁体層２を持たない構成、ＬＤＤ領域９を持たない構成等を採用できることも第１、第２の実施の形態と同様である。
【０１２４】
尚、本発明の第３の実施の形態はＮＡＮＤ回路に限ったものではなく、ＭＯＳトランジスタを複数個直列接続した論理回路すべてに適用できる。
【０１２５】
（第４の実施の形態）
また、第３の実施の形態の半導体装置の変形例として、図２１に示したような構成を挙げることができる。図２１の本実施の形態の場合、直列に接続された２個のＭＯＳトランジスタのゲート間の寸法が３μｍ、ＬＤＤ領域の幅（チャネル長方向の寸法）が１．５μｍに設定されているので、２個のＭＯＳトランジスタのソース／ドレイン領域１００５Ａとなる領域には、図１５の第３の実施の形態のソース／ドレイン領域１００５と同じ濃度の不純物は導入されておらず、それよりも低い濃度（ＬＤＤ領域としての濃度）の不純物が導入されているのみである。他の構成は第３の実施の形態と同様である。したがって、本実施の形態の場合、ソース／ドレイン領域１００５Ａにおいて、引き抜き領域１１との間の接合耐圧を確保するための第１の半導体領域３０Ｃは、元来のソース領域、ドレイン領域よりも不純物濃度が低いＬＤＤ領域が兼ねている。
【０１２６】
本構成において、具体的な寸法の一例としては、引き抜き領域１１の幅（チャネル幅方向の寸法）は１μｍ、、ＬＤＤ領域の幅（チャネル長方向の寸法）が１．５μｍ（これはマスクオフセットによるもの。因みに、第３の実施の形態の場合はサイドウォールによるものなので０．２５μｍ程度である）、ＭＯＳトランジスタのＬ（チャネル長）／Ｗ（チャネル幅）は５μｍ／１８μｍ（引き抜き領域１１の幅の分を含めると２０μｍ）である。ゲート酸化膜厚が６０ｎｍ、ＭＯＳトランジスタの半導体層をなす単結晶シリコン層の膜厚が１７０ｎｍである。また、各半導体領域を形成する際のイオン注入条件は、クロックドインバータを構成するＮチャネルトランジスタ側のチャネル領域がイオン種：Ｂ＋、注入エネルギー：２５〜４５ｋｅＶ、好ましくは３５ｋｅＶ、ドーズ量：５×１０１１〜７×１０１１／ｃｍ２、好ましくは６×１０１１／ｃｍ２、ソース／ドレイン領域がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：３×１０１５〜５×１０１５／ｃｍ２、好ましくは４×１０１５／ｃｍ２、ＬＤＤ領域（第１の半導体領域）がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：５×１０１２〜７×１０１２／ｃｍ２、好ましくは６×１０１２／ｃｍ２、引き抜き領域がイオン種：ＢＦ２＋、注入エネルギー：８０〜１００ｋｅＶ、好ましくは９０ｋｅＶ、ドーズ量：１×１０１５〜３×１０１５／ｃｍ２、好ましくは２×１０１５／ｃｍ２、である。
【０１２７】
一方、Ｐチャネルトランジスタ側のチャネル領域がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：１×１０１１〜３×１０１１／ｃｍ２、好ましくは２×１０１１／ｃｍ２、ソース／ドレイン領域がイオン種：ＢＦ２＋、注入エネルギー：８０〜１００ｋｅＶ、好ましくは９０ｋｅＶ、ドーズ量：１×１０１５〜３×１０１５／ｃｍ２、好ましくは２×１０１５／ｃｍ２、ＬＤＤ領域（第１の半導体領域）がイオン種：ＢＦ２＋、注入エネルギー：８０〜１００ｋｅＶ、好ましくは９０ｋｅＶ、ドーズ量：２×１０１３〜４×１０１３／ｃｍ２、好ましくは３×１０１３／ｃｍ２、引き抜き領域がイオン種：Ｐ＋、注入エネルギー：６０〜８０ｋｅＶ、好ましくは７０ｋｅＶ、ドーズ量：３×１０１５〜５×１０１５／ｃｍ２、好ましくは４×１０１５／ｃｍ２、である。
【０１２８】
上記本実施の形態に基づいてクロックドインバータを試作したところ、駆動電圧１５Ｖで問題なく回路が動作していることを確認した。
【０１２９】
（第５の実施の形態）
第１から第４の実施の形態のいずれかを含む薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，  以下、ＴＦＴと略記する）アレイ基板１０を用いた液晶装置１００の全体構成を図２２乃至図２４を参照して説明する。尚、図２２は、本実施の形態の液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等を含む等価回路図、図２３は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図２４は、対向基板２０を含めて示す図２３のＨ−Ｈ’断面図である。
【０１３０】
本実施の形態の液晶装置において、図２２に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素は、画素電極１０９と当該画素電極１０９を制御するためのＴＦＴ１３０がマトリクス状に複数形成されており、画像信号を供給するデータ線１６０（信号線）が当該ＴＦＴ１３０のソース領域に電気的に接続されている。データ線１６０に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線１６０同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ１３０のゲート電極に走査線１０３ａ（信号線）が電気的に接続されており、所定のタイミングで走査線１０３ａに対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１０９は、ＴＦＴ１３０のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ１３０を一定期間だけそのスイッチを閉じることにより、データ線１６０から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【０１３１】
画素電極１０９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極１０９と対向電極との間に形成される液晶容量と並列に蓄積容量部１７０を付加する。符号１０３ｂは、蓄積容量部１７０の上部電極をなす容量線である。この蓄積容量部１７０により、画素電極１０９の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、蓄積容量部を形成する方法としては、容量線を設ける代わりに、前段の走査線との間で容量を形成しても良い。
【０１３２】
図２３において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、遮光性材料からなる周辺見切り５３が設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画面表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線は画面表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画面表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図２４に示すように、図２３に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１３３】
以上の液晶装置のＴＦＴアレイ基板１０上には、更に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【０１３４】
以上説明した液晶装置は、例えばカラー液晶プロジェクタ（投射型表示装置）に適用される場合には、３枚の液晶装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、その場合には上記実施の形態で示したように、対向基板２０に、カラーフィルタは設けられていない。しかしながら、対向基板２０において画素電極に対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施の形態における液晶装置を適用できる。更に、対向基板２０上に１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１３５】
（第６の実施の形態）
上記の液晶装置を用いた電子機器の一例として、投射型表示装置の構成について、図２５を参照して説明する。図２５において、投射型表示装置１１００は、上述した液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型液晶装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、前述した光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【０１３６】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【０１３７】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４からプリズムユニット９１０の側に出射される。
【０１３８】
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【０１３９】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【０１４０】
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、不図示の駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。尚、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【０１４１】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
【０１４２】
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【０１４３】
本例では、液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂには、ＴＦＴの下側に遮光層が設けられているため、当該液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂからの投射光に基づく液晶プロジェクタ内の投射光学系による反射光、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶装置から出射した後に投射光学系を突き抜けてくる投射光の一部等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴのチャネルに対する遮光を十分に行うことができる。
【０１４４】
このため、小型化に適したプリズムユニットを投射光学系に用いても、各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとプリズムユニットとの間において、戻り光防止用のフィルムを別途配置したり、偏光手段に戻り光防止処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１４５】
また、本実施の形態では、戻り光によるＴＦＴのチャネル領域への影響を抑えることができるため、液晶装置に直接戻り光防止処理を施した偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂを貼り付けなくてもよい。そこで、図２５に示されるように、偏光手段を液晶装置から離して形成、より具体的には、一方の偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂはプリズムユニット９１０に貼り付け、他方の偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂは集光レンズ９５３、９４５、９４４に貼り付けることが可能である。このように、偏光手段をプリズムユニットあるいは集光レンズに貼り付けることにより、偏光手段の熱は、プリズムユニットあるいは集光レンズで吸収されるため、液晶装置の温度上昇を防止することができる。
【０１４６】
また、図示を省略するが、液晶装置と偏光手段とを離間形成することにより、液晶装置と偏光手段との間には空気層ができるため、冷却手段を設け、液晶装置と偏光手段との間に冷風等の送風を送り込むことにより、液晶装置の温度上昇をさらに防ぐことができ、液晶装置の温度上昇による誤動作を防ぐことができる。
【０１４７】
上述の本実施形態では液晶装置を用いて説明したが、これに限るものではなく、エレクトロルミネッセンス、あるいはプラズマディスプレイ等の電気光学装置にも本実施形態は適用可能である。
【０１４８】
【発明の効果】
以上、説明してきたように、本発明によれば、チャネル領域に蓄積された余剰キャリアを取り出すための引き抜き領域とソース／ドレイン領域との間には不純物濃度の低い半導体領域を有しているため、引き抜き領域とソース／ドレイン領域との接合耐圧を高く保った半導体装置が得られる。
また、本発明によれば、上記の半導体装置を複数個配列した半導体ゲートアレイを得ることができる。
更に、本発明によれば、上記の半導体装置を複数個直列接続した半導体装置を得ることができる。
【０１４９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の絶縁体層上の半導体層に形成された半導体装置において、ソース／ドレイン領域のコンタクト配線層と層間絶縁膜を省略したものを上面からみた図である。
【図２】同、半導体装置において、ソース／ドレイン領域と同一面上の構成を示す図である。
【図３】図１におけるＡ−Ａ’断面を示す図である。
【図４】図１におけるＢ−Ｂ’断面を示す図である。
【図５】図１におけるＣ−Ｃ’断面を示す図である。
【図６】同、半導体装置において、ソース／ドレイン領域と同一面上の構成の他の例を示す図である。
【図７】同、半導体装置において、ソース／ドレイン領域と同一面上の構成のさらに他の例を示す図である。
【図８】同、半導体装置において、図１におけるＣ−Ｃ’断面で見た構成の他の例を示す図である。
【図９】同、半導体装置において、ソース／ドレイン領域のコンタクト配線層と層間絶縁膜を省略したものを上面からみた構成の他の例を示す図である。
【図１０】本発明の第２の実施の形態の絶縁体層上の半導体層に形成された半導体ゲートアレイの層間絶縁膜を省略したものを上面からみた図である。
【図１１】同、半導体ゲートアレイにおいて、ソース／ドレイン領域と同一面上の構成を示す図である。
【図１２】図１０におけるＤ−Ｄ’断面を示す図である。
【図１３】同、半導体ゲートアレイにおいて、ソース／ドレイン領域と同一面上の構成の他の例を示す図である。
【図１４】同、半導体ゲートアレイにおいて、ソース／ドレイン領域と同一面上の構成のさらに他の例を示す図である。
【図１５】本発明の第３の実施の形態の絶縁体層上の半導体層に形成された半導体装置の層間絶縁膜を省略したものを上面からみた図である。
【図１６】同、半導体ゲートアレイにおいて、ソース／ドレイン領域と同一面上の構成を示す図である。
【図１７】図１５におけるＥ−Ｅ’断面を示す図である。
【図１８】ＮＡＮＤ回路図である。
【図１９】同、半導体装置において、ソース／ドレイン領域と同一面上の構成の他の例を示す図である。
【図２０】同、半導体装置において、ソース／ドレイン領域と同一面上の構成のさらに他の例を示す図である。
【図２１】本発明の第４の実施の形態の絶縁体層上の半導体層に形成された半導体装置の層間絶縁膜を省略したものを上面からみた図である。
【図２２】本発明の第５の実施の形態の液晶装置の等価回路図である。
【図２３】同、液晶装置のＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２４】図２３のＨ−Ｈ’断面図である。
【図２５】液晶装置を用いた電子機器の一例である投射型表示装置の構成図である。
【符号の説明】
１，１Ａ  支持基板
２  第１の絶縁体層
３  チャネル領域
４  ソース／ドレイン領域
５  ソース／ドレイン領域
６  第２の絶縁体層（ゲート絶縁膜）
７  ゲート電極
８  サイドウォール絶縁体層
９  ＬＤＤ領域
１０  ＴＦＴアレイ基板
１１  引き抜き領域
１２  コンタクト配線
１３  配線層
１４  層間絶縁膜
１５  コンタクト配線
１６  コンタクト配線
１７  コンタクト配線
１８  配線層
２０  対向基板
３０，３０Ａ，３０Ｂ，３０Ｃ  第１の半導体領域
５２  シール材
５３  周辺見切り
１００  液晶装置
１０１  データ線駆動回路
１０２  実装端子
１０３ａ  走査線
１０３ｂ  容量線
１０４  走査線駆動回路
１０６  上下導通材
１３０  薄膜トランジスタ（ＴＦＴ）
１６０  データ線
１７０  蓄積容量部
１００４  ソース領域
１００５，１００５Ａ  ソース／ドレイン領域
１００６  ドレイン領域
【図１】
0003573056.tif 000002
【図２】
0003573056.tif 000003
【図３】
0003573056.tif 000004
【図４】
0003573056.tif 000005
【図５】
0003573056.tif 000006
【図６】
0003573056.tif 000007
【図７】
0003573056.tif 000008
【図８】
0003573056.tif 000009
【図９】
0003573056.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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