【事件の表示】
　特願２００３−３８５２０４「デジタル周波数合成」拒絶査定不服審判事件〔平成１７年　１月２０日出願公開、特開２００５−　２０６９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年１１月１４日（パリ条約による優先権主張２００３年６月２７日、米国）の出願であって、平成１７年１１月２９日付けで拒絶査定がなされ、これに対し、平成１８年３月１日に拒絶査定に対する審判請求がなされ、平成１８年３月１日付け及び平成１８年３月３１日付けで手続補正がなさたものである。
　
２．平成１８年３月３１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年３月３１日付けの手続補正を却下する。
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項３は、
「デジタル周波数合成器であって、
　周波数選択入力に基づいて選択された、記憶されたデルタ・シグマ変調されていない複数の周波数パターンの１つを提供する周波数ソースと、
　前記選択された１つの周波数パターンの関連する処理に基づき、デルタ・シグマ変調された信号をデジタル・アナログ・コンバータに提供するように結合されたデルタ・シグマ変調器と、
　前記選択された複数の周波数パターンの１つに関連付けられる前記デルタ・シグマ変調された信号を受け、また、前記デルタ・シグマ変調された信号を対応するアナログ信号に変換するデジタル・アナログ・コンバータと、
　を備える合成器。」
と補正された。
　
　上記補正は、補正前の請求項３に記載した発明を特定するために必要な事項である「周波数選択入力に基づいて選択された複数の周波数パターンの１つを提供する周波数ソース」を「周波数選択入力に基づいて選択された、記憶されたデルタ・シグマ変調されていない複数の周波数パターンの１つを提供する周波数ソース」と補正し、「前記デルタ・シグマ変調された信号」の「前記」を削除し、「デルタ・シグマ変調された信号を受け」を「前記デルタ・シグマ変調された信号を受け」と補正するものであり、特許法第１７条の２第４項第２号の特許請求の範囲の減縮、及び第３号の誤記の訂正を目的とするものに該当する。
　そこで、本件補正後の前記請求項３に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された国際公開第９８／３３１３７号パンフレット（以下、「引用例１」という。）には、図面とともに以下の記載がある。
　「As shown in FIG. 1, a new ΔΣ digital waveform generator 10 includes a memory 12 that stores an integral number of periods of p-bit ΔΣ ADC data 14 for at least one periodic analog waveform at a specific frequency, a p-bit DAC 16 that converts the data as it is cyclically read out from the memory into a multi-level analog waveform 18, and an analog filter 20 that averages the multi-level analog waveform and rejects its shaped quantization noise to generate a synthesized waveform 22 that approximates the desired analog waveform at the specified frequency. In this implementation the memory 12, DAC 16 and filter 20 are fabricated with the same high speed low integration technology, such as indium phosphide (InP) or gallium arsenide (GaAs), so that the data can be read out at the DAC's clocking rate. Because the ΔΣ modulation function is not implemented in hardware, the performance of the waveform generator is limited by the performance of the DAC 16.
　　The memory 12 stores L samples of p-bit ΔΣ ADC simulation data, in which the desired waveform is oversampled and the quantization noise is shaped to shift the noise away from the waveform frequency. The data is simulated at a clock frequency equal to that of the DAC 16. The waveform's frequency is selected such that the L samples represent one or more integral periods. Specifically, the waveform's frequency is equal to an integer multiple of the simulation frequency divided by the number of samples L. Lower waveform frequencies are thus represented with fewer periods at higher oversampling rates, whereas higher frequency waveforms have more periods at lower oversampling rates. Higher oversampling can reduce distortion in a given period, whereas reading out a sequence of more periods can benefit from error averaging.
　　The high speed low resolution DAC 16, typically 1-bit, converts the data 14 as it is cyclically read out from the memory 12 into a multi-level analog waveform 18. With current high speed technologies, a 1-bit DAC can be clocked up to frequencies of 40 GHz without introducing distortion into the waveform. The 1-bit DAC does not have the mismatch problems associated with the higher rate DACs used in known digital waveform generators and can be clocked at much higher speeds. The amplitude of the synthesized waveform is preferably adjusted by scaling the output levels of the DAC. As a result, the noise floor tracks the desired amplitude so that the synthesized waveform's SNR remains constant.
　　The analog filter 20 averages the otherwise meaningless output of the DAC 16 to generate the selected periodic analog waveform, remove the shaped quantization noise that resides outside the waveform bandwidth, and reject any images of the selected waveform that occur due to sampling. As shown in FIGS. 3a and 3b the analog filter 20 can be a low pass or band pass filter, depending upon the waveform frequency and SNR requirements. In either case, the order of the filter 20 should be at least one more than the filter used in the simulation to ensure that out-of-band quantization noise is rejected.」
（８頁１３行−９頁３２行）
 
　（図１に示されるように、新しいΔΣディジタル波形発生器１０は、所定の周波数における少なくとも一つの周期的なアナログ波形に対応した、整数個の周期のｐビットのΔΣＡＤＣデータ１４を記憶するメモリ１２、メモリから循環的に読み出されるデータを多値のアナログ波形１８へ変換するｐビットのＤＡＣ１６、所定の周波数の所望のアナログ波形を近似するところの合成された波形２２を生成するために多値のアナログ波形を平均化し、そのシェイプされた量子化雑音を取り除くアナログフィルタ２０を含んでいる。この実装では、メモリ１２，ＤＡＣ１６及びフィルタ２０は、ＩｎＰやＧａＡｓのような、同様の高速で低集積度の技術で作成されることにより、データはＤＡＣのクロック周期で読み出されることができる。ΔΣ変調機能はハードウェアで実装されないので、波形発生器の性能はＤＡＣ１６の性能で決定される。
　メモリ１２は、所望の波形がオーバーサンプリングされており、量子化雑音はノイズを波形の周波数から遠ざけるためにシェイプされているところの、ｐビットのΔΣＡＤＣシミュレーションデータのＬ個のサンプルを記憶している。データは、ＤＡＣ１６のクロック周波数に等しいクロック周波数でシミュレートされている。波形の周波数は、Ｌ個のサンプルが整数の周期を表現するように選択される。具体的には、波形の周波数は、シミュレーション周波数の整数倍をサンプル数Ｌで割ったものに等しい。低い周波数の波形は、高いオーバーサンプリングレートでの少数の期間で表されるのに対して、高い周波数の波形は低いオーバーサンプリングレートでの多数の期間を有している。高いオーバーサンプリングは、所定の周期の歪みを減少できるのに対して、多数の期間のシーケンスの読み出しは誤差を平均化する利益がある。
　高速で低分解能の、典型的には１ビットのＤＡＣ１６は、メモリ１２から循環的に読み出されるデータ１４を多値のアナログ波形１８に変換するものである。最近の高速化技術によれば、１ビットＤＡＣは、波形の歪みなしに４０ＧＨｚの周波数にクロックアップすることができる。１ビットＤＡＣは、従来のディジタル波形発生器における高速のＤＡＣの使用に伴うミスマッチの問題をもたず、より高速にクロックされることができる。合成された波形の振幅は、好ましくはＤＡＣの出力レベルで調整される。結果として、ノイズは、合成された波形のＳＮＲが一定となるように所望の振幅に制御される。
　アナログフィルタ２０は、選択された周期的なアナログ波形を生成し、波形の帯域幅の外側にあるシェイプされた量子化雑音を取り除き、サンプリングにより生じた選択された波形のイメージを取り除くために、ＤＡＣ１６の無意味な出力を平均化する。図３ａと３ｂに示されるように、アナログフィルタ２０は、波形の周波数と求められるＳＮＲに応じて、ローパスフィルタ又は、バンドパスフィルタとされる。いずれの場合も、フィルタ２０の次数は、帯域外の量子化雑音を取り除くように、シミュレーションに使用されたフィルタより少なくとも一つは高くするべきである。）
　
　したがって、引用例１には、以下の発明（以下、「引用例発明」という。）が開示されているものと認められる。
「デジタル波形発生器であって、
　所定の周波数のアナログ波形に対応したΔΣＡＤＣデータを記憶するメモリと、
　メモリから読み出されたΔΣＡＤＣデータを多値のアナログ波形に変換するＤＡＣとを備えるデジタル波形発生器。」
　
　同じく、原査定の拒絶の理由に引用された特表２００２−５１９９２４号公報（以下、「引用例２」という。）には、図面とともに以下の記載がある。
　「【００２８】
  図２に、本発明の教示に従って構成された信号発生器６０のブロック図を示す。本発明による信号発生器６０は、ＤＤＳ４２に接続された基準発振器４４と、それに続くΔΣ変調器６２と、１ビットＤＡＣ６８と、帯域通過フィルタ７２と、ＰＬＬ５０とを含んでいるが、これらは全てこの順に直列に接続されている。
    【００２９】
  発振器４４によって駆動されるＤＤＳ４２は、合成されたディジタル周期信号６４をΔΣ変調器６２に出力する。ΔΣ変調器６２は、合成された周期信号６４中の量子化雑音を帯域外に押し出す雑音成形器として動作し、帯域中の量子化雑音を抑制する。周期信号６４はディジタル化された正弦波である。」
　
　同じく、原査定の拒絶の理由に引用された　M.Bellanger，A DSP PERSPECTIVE OF SIGMA-DELTA TECHNIQUES AND APPLICATIONS IN COMMUNICATIONS，Signals,Systems,and Electronics,1995.ISSSE'95,Proceedings.,1995 URSI International Symposium on，１９９５年１０月，p.195-198（以下、「引用例３」という。）には、図面とともに以下の記載がある。
「IV−　DIRECT  DIGITAL  FREQENCY  SYNTHESIZER 
 The flexibility of digital circuits can be exploited in frequency synthesis[6]. The bottleneck is generally the need for an accurate and exremely fast D/A converter. In some applications,like microwave communications,the frequency domain in which the sinewaves have to be generated is significantly smaller then the values of the freqencies of the sinewaves themselves,giving rise to a sort of reduced band DDS.For example,it can be 50 MHz around 200 MHz.
 In those conditions, a SIGMA-DELTA circuit can produce a quantization noise shaping and,thus,attenuate the noise in the critical band, which, for a given D/A converter,  improves the spurious performance. The concept is shown in fig.6. The noise frequency above the loop filter bandwadth, through noise shaping. An efficient scheme  is shown n fig.7, for order 3.」
（１９７頁−１９８頁）    
　
（IV　ダイレクトデジタル周波数合成器
　デジタル回路の柔軟性は、周波数合成に利用することができる［６］。問題点は、通常正確で非常に高速のＤ／Ａ変換器を必要とすることである。マイクロ波通信のような応用においては、生成されるべき正弦波の周波数領域は、正弦波自体の周波数の値よりも実質的に小さいものであり、狭帯域のＤＤＳにより発生される。例えば、それは２００ＭＨｚ周辺の５０ＭＨｚでありうる。
　このような条件で、シグマ・デルタ回路は、量子化雑音のシェイピングを行うことができ、重要な帯域の雑音を減少させて、ＤＡ変換器に対して、スプリアス性能を改善することができる。この概念は図６に示されている。ノイズ周波数はノイズシェイピングによって、ループフィルタの帯域外とされる。有効な例が、図７に示された３次のものである。）
　　
（３）対比
　本願補正発明と引用例発明とを対比すると次のことが認められる。
　引用例発明の「デジタル波形発生器」は、本願補正発明の「デジタル周波数合成器」又は「合成器」に相当する。
　引用例発明の「ΔΣＡＤＣデータ」、「多値のアナログ波形」、「ＤＡＣ」は、本願補正発明の「デルタ・シグマ変調された信号」、「対応するアナログ波形」、「デジタル・アナログ・コンバータ」にそれぞれ相当する。
　引用例発明は、メモリに記憶されたΔΣＡＤＣデータを有しており、それは、所定の周波数のアナログ波形に対応したものであるから、記憶された周波数パターンであるということができる。
　また、引用例発明のメモリは、デルタ・シグマ変調された周波数パターンを記憶するものであるので、「周波数ソース」であるということができる。
　　　
　したがって、両者は、
「デジタル周波数合成器であって、
　記憶された周波数パターンを提供する周波数ソースと、
デルタ・シグマ変調された信号を受け、また、前記デルタ・シグマ変調された信号を対応するアナログ信号に変換するデジタル・アナログ・コンバータと、
　を備える合成器。」
の点で一致し、以下の点で相違している。
　　
［相違点１］
　周波数ソースに関して、本願補正発明は、複数の周波数パターンを記憶し、周波数選択入力に基づいて複数の周波数パターンの１つを選択するものであるのに対し、引用例発明は、複数の周波数パターンを記憶しておらず、周波数選択入力に基づいて周波数パターンを選択するものではない点。
［相違点２］
　記憶された周波数パターンに関して、本願補正発明は、デルタ・シグマ変調されていないものであるのに対して、引用例発明は、デルタ・シグマ変調されたものである点。
［相違点３］
　本願補正発明は、「前記選択された１つの周波数パターンの関連する処理に基づき、デルタ・シグマ変調された信号をデジタル・アナログ・コンバータに提供するように結合されたデルタ・シグマ変調器」を備えるのに対して、引用例発明は、デルタ・シグマ変調器を備えていない点。
　　
（４）判断
［相違点１］について
　周波数合成器は、周波数を設定することにより任意の周波数の波形を発生する機能を有するものであることは技術常識であり、引用例発明が対象とするデジタル周波数合成器（デジタル波形発生器）において、任意の周波数の波形を発生させるために、周波数選択入力を行うようにすることに困難性は認められない。
　また、例えば、特開平１−１５７６０４号公報、特開平１−２８６５０３号公報（第９図及び関連する説明）、特開平４−１４９０１号公報（第５図及び関連する説明）、特開平８−３１６７３４号公報に示されているように、周波数合成器において、メモリに複数の周波数パターンを記憶しておき、発生する信号に応じた周波数パターンの１つを選択することは周知技術であり、当該周知技術を引用例発明に適用することは容易なことである。
　したがって、相違点１に係る構成を採用することに困難性は認められない。
　
［相違点２、３］について
　引用例２、３の記載を参照すれば、デジタル波形を、デルタ・シグマ変調器を用いて、デルタ・シグマ変調された信号とし、デルタ・シグマ変調された信号をＤ／Ａ変換して、アナログ波形とすることは周知技術であると認められる。引用例発明における記憶された周波数パターンは、デジタル波形をデルタ・シグマ変調したものであるが、記憶された周波数パターンとして、デルタ・シグマ変調されていないデジタル信号とし、そのデジタル信号をデルタ・シグマ変調器によりデルタ・シグマ変調された信号とすることは、当該周知技術を考慮すれば、当業者が容易に想到し得たものと認められる。
　そして、相違点１について検討したように、周波数ソースに複数の周波数パターンを記憶し、周波数選択入力に基づいて複数の周波数パターンの１つを選択することに困難性は認められないから、デルタ・シグマ変調器が、選択された１つの周波数パターンの関連する処理に基づき動作するようにすることにも困難性は認められない。
　したがって、相違点２、３に係る構成を採用することに困難性は認められない。
　
　そして、本願補正発明の作用効果も、引用例発明及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、引用例発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１８年３月３１日付けの手続補正は上記のとおり却下されたので、本願の請求項３に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１８年３月１日付け手続補正書の特許請求の範囲の請求項３に記載された事項により特定される、以下のとおりのものである。
「デジタル周波数合成器であって、
　周波数選択入力に基づいて選択された複数の周波数パターンの１つを提供する周波数ソースと、
　前記選択された１つの周波数パターンの関連する処理に基づき、前記デルタ・シグマ変調された信号を前記デジタル・アナログ・コンバータに提供するように結合されたデルタ・シグマ変調器と、
　前記選択された複数の周波数パターンの１つに関連付けられるデルタ・シグマ変調された信号を受け、また、前記デルタ・シグマ変調された信号を対応するアナログ信号に変換するデジタル・アナログ・コンバータと、
　を備える合成器。」
　また、本願発明は、平成１７年１１月１５日付けの手続補正書の特許請求の範囲の請求項１０に記載されたものである。
　
（１）引用例
　原査定の拒絶理由に引用された引用例、およびその記載事項は、前記「２．（２）」に記載したとおりである。
　　
（２）対比・判断
　本願発明は、前記「２．（１）」で検討した本願補正発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成要件を全て含むように限定されたものに相当する本願補正発明が、前記「２．（４）」に記載したとおり、引用例発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用例発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の他の請求項に係る発明について検討するまでもなく本願は拒絶されるべきものである。
　よって、結論のとおり審決する。