【事件の表示】
　平成　８年特許願第５１１８８９号「可変ゲート電圧によるメモリの状態センス」拒絶査定不服審判事件〔平成　８年　４月　４日国際公開、ＷＯ９６／１０２５６、平成１０年　７月　７日国内公表、特表平１０−５０７０２６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　
　本願は、平成７年９月２２日（パリ条約による優先権主張外国庁受理１９９４年９月２９日、米国）を国際出願日とする出願であって、平成１７年１０月２０日付けで拒絶査定がなされ、これに対して平成１８年１月３０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、更に、平成１８年２月２８日付けで手続補正がなされたものである。　
　　
第２．平成１８年１月３０日付けの手続補正（以下、「本件第１補正」という。）について
［補正の適否］
　平成１８年１月３０日付けの手続補正を認める。
　［理由］
１．本件第１補正の内容
　本件第１補正は、補正前の特許請求の範囲の請求項２ないし５を削除するものであって、補正後の特許請求の範囲の請求項１は以下のとおりである。
　「【請求項１】　複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路と；
　固定基準電流を供給する基準電流回路と；
　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と；
　電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路とを備えることを特徴とする装置。」
　
２．本件第１補正についての検討
　補正の目的の適否及び新規事項の追加について
　本件第１補正は、補正前の請求項２ないし５を削除するものであるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものであり、また、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　したがって、本件第１補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．平成１８年２月２８日付けの手続補正（以下、「本件第２補正」という。）について
　［補正却下の決定の結論］　
　平成１８年２月２８日付けの手続補正を却下する。　
［理由］　
１．本件第２補正の内容　
　本件第２補正は、本件第１補正によって補正された特許請求の範囲の請求項１を補正後の請求項１とすると共に、請求項２ないし５を新たに追加するものであって、補正前の請求項１及び補正後の請求項１ないし５（以下、「補正後請求項１ないし５」という。）は、それぞれ以下のとおりである。
〈補正前〉　
　「【請求項１】　複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路と；
　固定基準電流を供給する基準電流回路と；
　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と；
　電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路とを備えることを特徴とする装置。」
　
〈補正後〉
　「【請求項１】　複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路と；
　温度、電源、および相互コンダクタンスの変動に対する感応性を小さくできる固定基準電流を供給する基準電流回路と；
　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と；
　電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路と
を備えることを特徴とする装置。
【請求項２】メモリ・セルがフローティング・ゲートに蓄積された電荷の量に対応する複数の状態の１つにプログラムされ、トップ・ゲートとソースとドレインとを有し、フローティング・ゲートを有するメモリ・セルと；
　メモリ・セルのソースとドレインの間に固定電圧を確立するためにメモリ・セルのドレインとソースの間に結合されているバイアス回路と；
　メモリ・セルのトップ・ゲートに結合され、データ読取りオペレーション中にメモリ・セルのトップ・ゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる可変電圧回路と；
　温度、電源、および相互コンダクタンスの変動に対する感応性を小さくできる固定基準電流を供給する基準電流回路と；
　基準電流回路とメモリ・セルとに結合され、可変電圧がメモリ・セルの状態を反映する電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを示すセンス回路と；
　可変電圧回路に結合され、可変電圧の電圧値に対応するデジタル値を発生する第１の回路と；
　第１の回路に結合され、センス回路に応答し、セル電流が固定基準電流とほぼ等しいときにデジタル値をラッチし、そのラッチされたデジタル値がメモリ・セルの状態を表すラッチとを備えることを特徴とする装置。
【請求項３】　複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印可し、メモリ・セルが可変電圧に比例するセル電流を発生させる手段と；
　温度、電源、および相互コンダクタンスの変動に対する感応性を小さくできる固定基準電流を供給する手段と；
　可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する手段と；
　セル電流が固定基準電流にほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する手段とを備えることを特徴とする装置。
【請求項４】　複数の状態の１つにプログラムされたメモリ・セルの状態をセンスする方法であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが前記可変電圧に比例するセル電圧を発生させるステップと；
　温度、電源、および相互コンダクタンスの変動に対する感応性を小さくできる固定基準電流を供給するステップと；
　可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出するステップと；
　セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断し、セル電流が固定基準電流とほぼ等しいときに可変ゲート電圧の値に従ってメモリ・セルの状態を判断するステップとを含むことを特徴とする方法。
【請求項５】　メモリ・セルの状態をセンスする方法であって：
　センスするメモリ・セルを選択するステップと；
　データ読取りオペレーション中に選択されたメモリ・セルのゲートに可変ゲート電圧を印可し、メモリ・セルが可変ゲート電圧に比例するセル電流を発生させるステップと；
　温度、電源、および相互コンダクタンスの変動に対する感応性を小さくできる固定基準電流を供給するステップと；
　可変ゲート電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいかどうかを判断するステップと；
　セル電流が固定基準電流とほぼ等しいときに可変ゲート電圧の第１の電圧値に対応するデジタル値を供給するステップと；
　セル電流が固定基準電流とほぼ等しいときにデジタル値をラッチし、ラッチされたデジタル値がメモリ・セルの状態を表すステップとを含むことを特徴とする方法。」
　
２．本件第２補正についての検討　
　本件第２補正は、請求項２ないし５を追加する補正を含むものであるから、請求項を増加する補正を含む本件第２補正は、特許法第１７条の２第４項に掲げる事項の請求項の削除、特許請求の範囲の減縮、誤記の訂正、及び明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　したがって、本件第２補正は、特許法第１７条の２第４項に規定する要件を満たさないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。　
　　
第３．本願発明　
　平成１８年２月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成１８年１月３０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路と；
　固定基準電流を供給する基準電流回路と；
　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と；
　電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路とを備えることを特徴とする装置。」
　
第４．刊行物に記載された発明
（１）刊行物１．特開昭５７−１４３７９７号公報
　原査定の拒絶の理由に引用され、本願の優先日前に日本国内において頒布された特開昭５７−１４３７９７号公報には、「読み出し専用メモリ」（発明の名称）に関して、第２図とともに、以下の事項が記載されている。
　
（ａ）「第２図は本発明のＲＯＭの一実施例の一部の回路を示している。これは複数のＲＯＭセルを含んでおり、
その１つ２４が示されている。このセル内にはＦＥＴ２６があり、このＦＥＴはこれがオンとなる３つの異なつたしきい値（例えば、−２．０ボルト、＋０．１ボルト、又は＋０．７ボルト）の中の１つを持つ
　
（ｂ）「
傾斜信号発生器２８は、行選択線３０からセル２４に傾斜信号を印加する。この傾斜電圧は、例えば１マイクロ秒の間に−２．５ボルトから＋２．５ボルトまで５ボルト上昇するものである
　
（ｃ）「セル２４が列選択ゲート３１上の１つのパルスによつてセンスされるものと仮定すると、行選択線３０上の上昇傾斜電圧により、トランジスタ２６は、１００ナノ秒（ｎｓ）後の−２．０ボルトにおいてオンになるか、５２０ｎｓ後の＋０．１ボルトでオンになるか、あるいは６４０ｎｓ後の＋０．７ボルトでオンになるかのいずれかであるか、あるいはトランジスタ２６が切断されている時には全く動作しない。
セル２４からの出力信号は出力３２に現れ、センスアンプ３４に印加されて整形及び増幅される。
　
（ｄ）「
傾斜信号は行選択線から３つのトランジスタ３６、３８及び４０にも同時に印加される。これらのトランジスタは、セル内のトランジスタが持ちうる３つの異なつたしきい値レベルのいずれかをそれぞれ持つている。一例として、トランジスタ３６は−２．０ボルトで導通し、トランジスタ３８は０．１ボルトで導通し、トランジスタ４０は０．７ボルトで導通する。すなわちこれらは傾斜信号が開始した後、それぞれほぼ１００ｎｓ、５２０ｎｓ、及び６４０ｎｓで導通する。これら３つのトランジスタの出力は３つのセンスアンプに印加された後、それぞれ３つのフリツプフロツプ４２、４４及び４６の１つの入力に印加される。
　
（ｅ）「
これらのフリツプフロツプの各々は第２の入力を持ち、セルから３２及びアンプ３４を介して送られる出力を受信するよう接続されている。各フリツプフロツプの両方の入力上の信号が一致すると、このフリツプフロツプの状態が変化し、その出力に信号が発生する。
　
このように、３つのフリツプフロツプの状態はセル２４内のトランジスタ２６の状態すなわちしきい値に応じて決まり
　
（ｆ）「
フリツプフロツプ４２、４４、及び４６の出力はエンコーダ４８に接続されており、このエンコーダはこれらの２進コード信号に変換して一対の線５０に出力する。」
　
（ｇ）「このようにして、１つのセル２４から４状態の情報が線５０に得られる。
　第２図のＲＯＭチツプは、他のセルの他に、波形整形アンプ、バツフア、入力及び出力ポート、マルチプレクサ、センサ回路等を含んでいることはいうまでもない。」（第６頁右下欄第１２行〜同欄第１７行）
　そして、第２図において、電源ＶとＲＯＭセル２４との間には、負荷トランジスタと列選択ゲート３１が直列接続され、この負荷トランジスタと列選択ゲート３１の接続点を出力３２としていることは明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
　「オンとなる３つの異なつたしきい値（例えば、−２．０ボルト、＋０．１ボルト、又は＋０．７ボルト）の中の１つを持つ、ＲＯＭセル２４内のＦＥＴ２６と、
　行選択線３０を介して、セル２４に、１マイクロ秒の間に−２．５ボルトから＋２．５ボルトまで５ボルト上昇する傾斜電圧の傾斜信号を印加する傾斜信号発生器２８と、
　電源Ｖと前記ＲＯＭセル２４との間に接続された負荷トランジスタと列選択ゲート３１の直列接続回路と、
　前記負荷トランジスタと列選択ゲート３１の接続点である出力３２に現れた前記ＲＯＭセル２４からの出力信号を整形及び増幅するセンスアンプ３４と、
　３つの異なつたしきい値レベルのいずれかをそれぞれ持ち、行選択線から前記傾斜信号が供給される３つのトランジスタ３６、３８及び４０と、
　前記３つのトランジスタ３６、３８及び４０の出力が、３つのセンスアンプを介してそれぞれ供給される、３つのフリツプフロツプ４２、４４及び４６と、
　前記フリツプフロツプ４２、４４、及び４６の出力を受けて、２進コード信号に変換して一対の線５０に出力するエンコーダ４８と、からなる読み出し専用メモリにおいて、
　前記フリツプフロツプの各々は、前記センスアンプ３４を介して送られる出力を受信する第２の入力を持ち、各フリツプフロツプの両方の入力上の信号が一致すると、このフリツプフロツプの状態が変化して、前記ＲＯＭセル２４内の前記トランジスタ２６の状態すなわちしきい値に応じた信号を出力することを特徴とする、読み出し専用メモリ。」
　
（２）刊行物２．特開平３−７１４９５号公報
　原査定の拒絶の理由に引用され、本願の優先日前に日本国内において頒布された特開平３−７１４９５号公報には、「紫外線消去型不揮発性メモリ装置」（発明の名称）に関して、従来例を示す第５図とともに以下の事項が記載されている。
　
（イ）「第５図は、そのカレントミラー回路を用いたセンスアンプを示している。このカレントミラー回路は、一対のｐＭＯＳトランジスタ７１，７２からなり、各ソースには電源電圧Ｖｃｃが供給されている。ｐＭＯＳトランジスタ７１のドレイン７８は、各ｐＭＯＳトランジスタ７１，７２の各ゲートに共通に接続される。ｐＭＯＳトランジスタ７２のドレインは、センシングノード７３とされ、インバーター７４，７４等により増幅されて出力される。このセンシングノード７３には、インバーター８１によりリミッターとして機能する閾値電圧Ｖｔｈの低いｎＭＯＳトランジスタ７５，列選択トランジスタ７６をそれぞれ介して、情報が記憶されるメモリセル７７が接続される。」（第２頁左上欄第１８行ないし右上欄第１１行）
　
（ロ）「また、ｐＭＯＳトランジスタ７１のドレイン７８は、同様にインバーター８２によりリミッターとして機能する閾値電圧Ｖｔｈの低いｎＭＯＳトランジスタ７９を介して、比較セル８０に接続される。メモリセル７７，比較セル８０は、それぞれ絶縁膜を介しながらフローティングゲート，コントロールゲートを積層させた構造を有する。比較セルのコントロールゲートには電源電圧Ｖｃｃが供給される。メモリセル７７のコントロールゲートはワード線である。」（第２頁右上欄第１１行ないし左下欄第１行）
　
（ハ）「このような構成のセンスアンプは、センシングノード７３の電位が、比較セル８０の電流駆動能力とメモリセル７７の電流駆動能力の差によって上下し、その電位差が増幅されて読み出しが行われる。」（第２頁左下欄第２行ないし同欄第６行）
　
第５．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「オンとなる３つの異なつたしきい値（例えば、−２．０ボルト、＋０．１ボルト、又は＋０．７ボルト）の中の１つを持つ、ＲＯＭセル２４内のＦＥＴ２６」は、本願発明の「複数の状態の１つにプログラムされたメモリ・セル」に相当しているので、刊行物発明の「読み出し専用メモリ」は、本願発明の「複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置」に相当している。
　
（ｂ）刊行物発明は「読み出し専用メモリ」であるので、刊行物発明において、「行選択線３０を介して、セル２４に、１マイクロ秒の間に−２．５ボルトから＋２．５ボルトまで５ボルト上昇する傾斜電圧の傾斜信号を印加する」のは、読み出し時であることは明らかであり、また、刊行物発明において、「セル２４に、１マイクロ秒の間に−２．５ボルトから＋２．５ボルトまで５ボルト上昇する傾斜電圧の傾斜信号を印加する」ことによって、「セル２４」が可変電圧に比例するセル電流を発生させていることも明らかであるから、刊行物発明の「行選択線３０を介して、セル２４に、１マイクロ秒の間に−２．５ボルトから＋２．５ボルトまで５ボルト上昇する傾斜電圧の傾斜信号を印加する傾斜信号発生器２８」は、本願発明の「データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路」に相当してる。
　
（ｃ）刊行物発明の「出力３２に現れた前記セル２４からの出力信号を整形及び増幅するセンスアンプ３４」は、本願発明の「固定基準電流を供給する基準電流回路と；　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と；　電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路」に対応しており、刊行物発明の「出力３２に現れた前記セル２４からの出力信号を整形及び増幅するセンスアンプ３４」における「出力３２に現れた前記セル２４からの出力信号」が得られるのは、「傾斜電圧」値の増加によって、「セル２４」に電流が流れる始めた時点であることは明らかである。
　そして、本願発明の「セル電流が固定基準電流とほぼ等しくなる」ことを検出するということは、「可変電圧」値の増加によって、「メモリ・セル」に流れ始める電流を検出していることに他ならないから、両者は、「セル電流」が流れ始める可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路」である点で共通している。
　
　よって、本願発明と刊行物発明とは、
　「複数の状態の１つにプログラムされたメモリ・セルの状態を判断する装置であって：
　データ読取りオペレーション中にメモリ・セルのゲートに可変電圧を印加し、メモリ・セルが可変電圧に比例するセル電流を発生させる電圧回路と、
　セル電流が流れ始める可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路とを備えることを特徴とする装置。」である点で一致し、以下の点で相違する。　
　
　相違点１
　本願発明では、「固定基準電流を供給する基準電流回路と；　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路と」を備えているのに対して、刊行物発明では、「基準電流回路」及び「電流比較回路」に対応する構成を備えていない点。
　
　相違点２
　本願発明では、「状態センス回路」が、「電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する」ものであるのに対して、刊行物発明では、「状態センス回路」に対応する「センスアンプ３４」が「電流比較回路」に相当する回路に接続することが記載されていない点。
　
第６．当審の判断
　まず、相違点１について検討する。
　刊行物２には、「第５図は、そのカレントミラー回路を用いたセンスアンプを示している。このカレントミラー回路は、一対のｐＭＯＳトランジスタ７１，７２からなり、各ソースには電源電圧Ｖｃｃが供給されている。ｐＭＯＳトランジスタ７１のドレイン７８は、各ｐＭＯＳトランジスタ７１，７２の各ゲートに共通に接続される。ｐＭＯＳトランジスタ７２のドレインは、センシングノード７３とされ、インバーター７４，７４等により増幅されて出力される。このセンシングノード７３には、インバーター８１によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７５、列選択トランジスタ７６をそれぞれ介して、情報が記憶されるメモリセル７７が接続される。（第２頁左上欄第１８行ないし右上欄第１１行）、「また、ｐＭＯＳトランジスタ７１のドレイン７８は、同様にインバーター８２によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７９を介して、比較セル８０に接続される。メモリセル７７、比較セル８０は、それぞれ絶縁膜を介しながらフローティングゲート、コントロールゲートを積層させた構造を有する。比較セルのコントロールゲートには電源電圧Ｖｃｃが供給される。メモリセル７７のコントロールゲートはワード線である。」（第２頁右上欄第１１行ないし左下欄第１行）、「このような構成のセンスアンプは、センシングノード７３の電位が、比較セル８０の電流駆動能力とメモリセル７７の電流駆動能力の差によって上下し、その電位差が増幅されて読み出しが行われる。」（第２頁右左下欄第２行〜同第６行）と記載されている。
　そして、刊行物２の「ｐＭＯＳトランジスタ７１」、「インバーター８２によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７９」及び「比較セル８０」からなる回路部は、固定基準電流を供給する機能を有しているので、本願発明の「固定基準電流を供給する基準電流回路」に相当している。
　また、刊行物２の「メモリセル７７」は、本願発明の「メモリ・セル」に相当しており、刊行物２の「ｐＭＯＳトランジスタ７２」は、「メモリセル７７」及び基準電流回路を構成している「ｐＭＯＳトランジスタ７１」に結合されていることは、第５図の記載から明らかであるから、刊行物２の「ｐＭＯＳトランジスタ７１」と「ｐＭＯＳトランジスタ７２」とは、カレントミラー回路を構成している。そうすると、刊行物２の「ｐＭＯＳトランジスタ７２」は、「メモリセル７７」のゲートに印加される電圧が、「メモリセル７７」の状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する機能を有していることは明らかである。
　したがって、刊行物２の「ｐＭＯＳトランジスタ７２」は、本願発明の「メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路」に相当している。
　よって、固定基準電流を供給する基準電流回路と、メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路を備えた紫外線消去型不揮発性メモリ装置は、刊行物２に記載されているように、従来知られている技術事項である。
　一方、上記第５．（ｃ）において検討したとおり、刊行物発明の「出力３２に現れた前記セル２４からの出力信号を整形及び増幅するセンスアンプ３４」における「出力３２に現れた前記セル２４からの出力信号」が得られるのは、「傾斜電圧」値の増加によって、「セル２４」に電流が流れ始めた時点であることは明らかであり、この意味においては、刊行物２に記載された「ｐＭＯＳトランジスタ７１」、「インバーター８２によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７９」、「比較セル８０」及び「ｐＭＯＳトランジスタ７２」を用いた読み出しも同様のことを行っているものである。
　そうすると、刊行物発明において、セルに電流が流れ始める時点に対応する出力信号を得るための手段として、刊行物２に記載された「ｐＭＯＳトランジスタ７１」、「インバーター８２によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７９」、「比較セル８０」及び「ｐＭＯＳトランジスタ７２」からなる回路部を適用することにより、本願発明の如く「固定基準電流を供給する基準電流回路と；　メモリ・セルおよび基準電流回路に結合され、可変電圧がメモリ・セルの状態を反映する第１の電圧値をとるときに固定基準電流とほぼ等しくなるセル電流が、固定基準電流とほぼ等しいときを検出する電流比較回路」を備えるものとすることは、当業者が容易に想到し得る程度のものと認める。
　
　相違点２について検討する。
　刊行物発明は、「ＲＯＭセル２４からの出力信号を整形及び増幅するセンスアンプ３４」を備えたものであり、上記相違点１について検討したとおり、刊行物発明において、刊行物２に記載された「ｐＭＯＳトランジスタ７１」、「インバーター８２によりリミッターとして機能する閾値電圧の低いｎＭＯＳトランジスタ７９」、「比較セル８０」及び「ｐＭＯＳトランジスタ７２」からなる回路部を適用することは、当業者が容易になし得たものであり、その結果、刊行物発明の「センスアンプ３４」には、「ｐＭＯＳトランジスタ７２」のドレインであるセンシングノード７３からの出力が接続されることになるから、必然的に、本願発明の如く、「電流比較回路に結合され、セル電流が固定基準電流とほぼ等しくなる可変電圧の第１の電圧値に従ってメモリ・セルの状態を判断する状態センス回路」を備えるものとなることは明らかである。
　
　よって、本願発明は、刊行物１及び刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は拒絶すべきものである。
　よって、結論のとおり審決する。