(57)【特許請求の範囲】
【請求項１】
低しきい値電圧を有するｎＭＯＳトランジスタからなるプルダウンネットワークと、低しきい値電圧を有するｎＭＯＳトランジスタからなるディスチャージトランジスタと、高しきい値電圧を有するｐＭＯＳトランジスタからなるプリチャージトランジスタとより構成される単位ダイナミック回路を複数段有し、前段の単位ダイナミック回路と後段の単位ダイナミック回路との間にスタティック型ＣＭＯＳ論理ゲートを接続してドミノ回路を構成し、
該スタティック型ＣＭＯＳ論理ゲートを高しきい値電圧を有するｎＭＯＳトランジスタと低しきい値電圧を有するｐＭＯＳトランジスタにより構成し、
スリープ時に前記ドミノ回路へのデータ入力信号の全てを論理レベル「１」に固定し、動作時に該入力信号をそのまま加える入力制御回路を有し、
スリープ時に前記プリチャージトランジスタを非導通状態にすると共に前記ディスチャージトランジスタを導通状態にし、且つ動作時のプリチャージ期間にプリチャージトランジスタを導通状態にすると共にディスチャージトランジスタを非導通状態とし、該動作時の論理評価期間に前記プリチャージトランジスタを非導通状態にすると共にディスチャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を有することを特徴とするダイナミック型論理回路。
【請求項２】
低しきい値電圧を有するｐＭＯＳトランジスタからなるプルアップネットワークと、高しきい値電圧を有するｎＭＯＳトランジスタからなるプリディスチャージトランジスタと、低しきい値電圧を有するｐＭＯＳトランジスタからなるチャージトランジスタとより構成される単位ダイナミック回路を複数段有し、前段の単位ダイナミック回路と後段の単位ダイナミック回路との間にスタティック型ＣＭＯＳ論理ゲートを接続してドミノ回路を構成し、
該スタティック型ＣＭＯＳ論理ゲートを低しきい値電圧を有するｎＭＯＳトランジスタと高しきい値電圧を有するｐＭＯＳトランジスタにより構成し、
スリープ時に前記ドミノ回路へのデータ入力信号の全てを論理レベル「０」に固定し、動作時に該入力信号をそのまま加える入力制御回路を有し、
スリープ時に前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタを導通状態にし、且つ動作時のプリディスチャージ期間に前記プリディスチャージトランジスタを導通状態にすると共に前記チャージトランジスタを非導通状態とし、該動作時の論理評価期間に前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を有することを特徽とするダイナミック型論理回路。
【請求項３】
低しきい値電圧を有するｎＭＯＳトランジスタからなるプルダウンネットワークと、低しきい値電圧を有するｎＭＯＳトランジスタからなるディスチャージトランジスタと、高しきい値電圧を有するｐＭＯＳトランジスタからなるプリチャージトランジスタより構成される第１の単位ダイナミック回路と、
低しきい値電圧を有するｐＭＯＳトランジスタからなるプルアップネットワークと、高しきい値電圧を有するｎＭＯＳトランジスタからなるプリディスチャージトランジスタと、低しきい値電圧を有するｐＭＯＳトランジスタからなるチャージトランジスタより構成される第２の単位ダイナミック回路とを具備し、
前記第１の単位ダイナミック回路と前記第２のダイナミック回路を交互に連続接続してｎｐ−ＣＭＯＳ回路構成とし、
スリープ時に該ｎｐ−ＣＭＯＳ回路に対するデータ入力信号の内で前記第１の単位ダイナミック回路に接続されているものを論理レベル「１」に固定すると共に前記第２の単位ダイナミック回路に接続されているものを論理レベル「０」に固定し、且つ動作時に前記入力信号をそのまま加える入力制御回路を有し、
スリープ時に前記プリチャージトランジスタと前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを導通状態にし、且つ動作時のプリチャージ／プリディスチャージ期間に前記プリチャージトランジスタと前記プリディスチャージトランジスタを導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを非導通状態にし、該動作時の論理評価期間に前記プリチャージトランジスタと前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を具備することを特徴とするダイナミック型論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高、低２種類のしきい値電圧のＭＯＳトランジスタにより構成されたスリープ機能を有するダイナミック型論理回路に関するものである。
【０００２】
【従来の技術】
集積回路の消費電力を削減することを目的として、標準値より低電源電圧で動作するスタティック型ＣＭＯＳ回路が提案されている。現在の大規模集積回路のほとんどを占めるスタティック型ＣＭＯＳ回路において、消費電力は電源電圧の２乗にほぼ比例するため、電源電圧を下げることにより、効果的にその消費電力を削減することができる。
【０００３】
低電源電圧スタティック型ＣＭＯＳ回路の一例であるＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ）回路を図２３に示す。図中、ＭＰはｐＭＯＳトランジスタ、ＭＮはｎＭＯＳトランジスタを表す（以下、同じ。）。ＭＰａ，ＭＰｂは高しきい値ＭＯＳトランジスタであり、ＭＰｃ，ＭＰｄ，ＭＰｅ，ＭＮａ，ＭＮｂ，ＭＮｃは低しきい値ＭＯＳトランジスタである。ＳＬは回路の動作モードをスリープ状態と動作状態の間で切替えるための制御信号であり、このＳＬの論理レベルが「０」のとき高しきい値ＭＯＳトランジスタＭＰａ、ＭＰｂが導通して回路は動作状態にあり、「１」のとき非導通となりスリープ状態にある。
【０００４】
動作状態にあるとき、低しきい値電圧のＭＯＳトランジスタＭＰｃ，ＭＰｄ，ＭＰｅ，ＭＮａ，ＭＮｂ，ＭＮｃが論理動作に関わるため、低電源電圧においても回路は高速に動作する。またスリープ状態にあるとき、高しきい値電圧のＭＯＳトランジスタＭＰａ，ＭＰｂがリーク電流をカットするため、リーク電流を削減することができる。
【０００５】
【発明が解決しようとする課題】
ところが、こうした低電源電圧ＣＭＯＳ回路の速度性能は、標準的な電源電圧のＣＭＯＳ回路の速度性能に比べてかなり劣るといった問題がある。これは、電源電圧の低電圧化の程度が高い程、より一層顕著である。しきい値電圧には物理的下限があるため、電源電圧の低電圧化に合わせてしきい値電圧を低下させることが次第に困難となり、しきい値電圧が電源電圧に対し相対的に高くなる。この結果、デバイスの飽和電流値が減少し、回路の動作速度が低下する。
【０００６】
本発明の目的は、電源電圧の低化に伴って劣化する回路動作速度を、ＭＯＳトランジスタのしきい値電圧を低くするだけでなく、スタティック型からダイナミック型への回路形式の変更により補償し、且つ、スリープ時の静的なリーク電流も抑制して消費電力の低減を図ることである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するための第１の発明は、低しきい値電圧を有するｎＭＯＳトランジスタからなるプルダウンネットワークと、低しきい値電圧を有するｎＭＯＳトランジスタからなるディスチャージトランジスタと、高しきい値電圧を有するｐＭＯＳトランジスタからなるプリチャージトランジスタとより構成される単位ダイナミック回路を複数段有し、前段の単位ダイナミック回路と後段の単位ダイナミック回路との間にスタティック型ＣＭＯＳ論理ゲートを接続してドミノ回路を構成し、該スタティック型ＣＭＯＳ論理ゲートを高しきい値電圧を有するｎＭＯＳトランジスタと低しきい値電圧を有するｐＭＯＳトランジスタにより構成し、スリープ時に前記ドミノ回路へのデータ入力信号の全てを論理レベル「１」に固定し、動作時に該入力信号をそのまま加える入力制御回路を有し、スリープ時に前記プリチャージトランジスタを非導通状態にすると共に前記ディスチャージトランジスタを導通状態にし、且つ動作時のプリチャージ期間にプリチャージトランジスタを導通状態にすると共にディスチャージトランジスタを非導通状態とし、該動作時の論理評価期間に前記プリチャージトランジスタを非導通状態にすると共にディスチャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を有するようにした。
【０００８】
第２の発明は、低しきい値電圧を有するｐＭＯＳトランジスタからなるプルアップネットワークと、高しきい値電圧を有するｎＭＯＳトランジスタからなるプリディスチャージトランジスタと、低しきい値電圧を有するｐＭＯＳトランジスタからなるチャージトランジスタとより構成される単位ダイナミック回路を複数段有し、前段の単位ダイナミック回路と後段の単位ダイナミック回路との間にスタティック型ＣＭＯＳ論理ゲートを接続してドミノ回路を構成し、該スタティック型ＣＭＯＳ論理ゲートを低しきい値電圧を有するｎＭＯＳトランジスタと高しきい値電圧を有するｐＭＯＳトランジスタにより構成し、スリープ時に前記ドミノ回路へのデータ入力信号の全てを論理レベル「０」に固定し、動作時に該入力信号をそのまま加える入力制御回路を有し、スリープ時に前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタを導通状態にし、且つ動作時のプリディスチャージ期間に前記プリディスチャージトランジスタを導通状態にすると共に前記チャージトランジスタを非導通状態とし、該動作時の論理評価期間に前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を有するようにした。
【０００９】
第３の発明は、低しきい値電圧を有するｎＭＯＳトランジスタからなるプルダウンネットワークと、低しきい値電圧を有するｎＭＯＳトランジスタからなるディスチャージトランジスタと、高しきい値電圧を有するｐＭＯＳトランジスタからなるプリチャージトランジスタより構成される第１の単位ダイナミック回路と、低しきい値電圧を有するｐＭＯＳトランジスタからなるプルアップネットワークと、高しきい値電圧を有するｎＭＯＳトランジスタからなるプリディスチャージトランジスタと、低しきい値電圧を有するｐＭＯＳトランジスタからなるチャージトランジスタより構成される第２の単位ダイナミック回路とを具備し、前記第１の単位ダイナミック回路と前記第２のダイナミック回路を交互に連続接続してｎｐ−ＣＭＯＳ回路構成とし、スリープ時に該ｎｐ−ＣＭＯＳ回路に対するデータ入力信号の内で前記第１の単位ダイナミック回路に接続されているものを論理レベル「１」に固定すると共に前記第２の単位ダイナミック回路に接続されているものを論理レベル「０」に固定し、且つ動作時に前記入力信号をそのまま加える入力制御回路を有し、スリープ時に前記プリチャージトランジスタと前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを導通状態にし、且つ動作時のプリチャージ／プリディスチャージ期間に前記プリチャージトランジスタと前記プリディスチャージトランジスタを導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを非導通状態にし、該動作時の論理評価期間に前記プリチャージトランジスタと前記プリディスチャージトランジスタを非導通状態にすると共に前記チャージトランジスタと前記ディスチャージトランジスタを導通状態にするクロック信号を加えるクロックツリー回路を具備するようにした。
【００１０】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のダイナミック型論理回路の構成を示す図であり、ｎＭＯＳトランジスタのプルダウンネットワークにより論理機能を実現したドミノ回路によるダイナミック型論理回路全体のブロック図である。本回路は、ドミノ回路１、クロックツリー回路２、入力制御回路３の３つの回路ブロックからなる。
【００１１】
ドミノ回路１の構成例を図２に示す。ＭＰ１、ＭＰ２はプリチャージトランジスタ、ＭＮ３，ＭＮ６はディスチャージトランジスタである。１０１はｎＭＯＳプルダウンネットワークを構成するトランジスタＭＮ１、ＭＮ２と前記したトランジスタＭＰ１，ＭＮ３からなる単位ダイナミック回路である。１０２はトランジスタＭＰ３，ＭＮ４からなるスタティック型ＣＭＯＳインバータである。１０３はｎＭＯＳプルダウンネットワークを構成するトランジスタＭＮ５と前記トランジスタＭＰ２，ＭＮ６からなる単位ダイナミック回路である。１０４はトランジスタＭＰ４，ＭＮ７からなるスタティック型ＣＭＯＳインバータである。これらのトランジスタの内、ＭＰ１，ＭＰ２，ＭＮ４，ＭＮ７は高しきい値電圧を有するＭＯＳトランジスタであり、その他は低しきい値電圧を有するＭＯＳトランジスタである。
【００１２】
入力制御回路３の構成例を図３（ａ）に示す。この回路３は、制御信号であるＣＮＴと入力ベクタであるＩＮ［ｎ：０］を入力として出力ベクタであるＸ［ｎ：０］を出力する。その内部構成は、図３（ｂ）に示す論理ゲート３０１を入力ベクタのビット数だけアレイ上に配置した構成をとっている。図３（ｃ）に、図３（ｂ）の論理ゲート３０１の回路図を示す。トランジスタＭＰ５〜ＭＰ７，ＭＮ８〜ＭＮ１０の内、ＭＮ１０は高しきい値ＭＯＳトランジスタであり、その他は低しきい値電圧を有するＭＯＳトランジスタである。
【００１３】
入力制御回路３の動作について説明する。ＣＮＴの論理レベルが「１」の場合、出力ベクタＸ［ｎ：０］には、入力ベクタＩＮ［ｎ：０］がそのまま出力される。ＣＮＴの論理レベルが「０」の場合、出力ベクタＸ［ｎ：０］の全てのビットが論理レベル「１」に固定される。このとき同時に、図３（ｃ）における高しきい値ＭＯＳトランジスタＭＮ１０が非導通となるので、該論理ゲート３０１の静的リーク電流を削減することができる。
【００１４】
なお、図３（ａ）に示した入力制御回路３の構成では、リーク電流カット用の高しきい値トランジスタＭＮ１０を個々の論理ゲート３０１で独立に用意したが、図４（ａ）に示すように論理ゲート３０１からそのＭＯＳトランジスタＭＮ１０を取り外した論理ゲート３０２を使用し、その各論理ゲート３０２間でそのＭＯＳトランジスタＭＮ１０を共有するようにしても良い。図４（ｂ）は論理ゲート３０２のシンボル、図４（ｃ）はその論理ゲート３０２の回路図である。
【００１５】
クロックツリー回路２の構成例を図５（ａ）に示す。ここでは、２入力ＮＡＮＤゲート２０１をツリー状に配置した構成をとっている。２入力ＮＡＮＤゲート２０１のシンボルを図５（ｂ）に、その回路図を図５（ｃ）に示す。図５（ａ）において制御信号であるＣＮＴは全て、２入力ＮＡＮＤゲート２０１の入力端子であるＡ２に接続していることに注意されたい。制御信号ＣＮＴの論理レベルを「１」とすることにより、クロック信号ＣＫを＊ＳＴ１（＊はＳＴ１の相補信号であることを表す。以下同じ。）に出力し、ＣＮＴの論理レベルを「０」とすることにより、論理レベル「１」を＊ＳＴ１に出力する。後者の時同時に、図５（ｃ）における高しきい値ＭＯＳトランジスタＭＮ１２を非導通とすることができるので、該２入力ＮＡＮＤゲート２０１の静的リーク電流を削減することができる。
【００１６】
なお、図５（ａ）に示したクロックツリー回路２の構成では、リーク電流カット用の高しきい値トランジスタＭＮ１２を個々の２入力ＮＡＮＤゲート２０１で独立に用意したが、図６（ａ）に示すように２入力ＮＡＮＤゲート２０１からそのＭＯＳトランジスタＭＮ１２を取り外した２入力ＮＡＮＤゲート２０２を使用し、その各２入力ＮＡＮＤゲート２０２間でそのＭＯＳトランジスタＭＮ１２を共有するようにしても良い。図６（ｂ）は２入力ＮＡＮＤゲート２０２のシンボル、図６（ｃ）はその２入力ＮＡＮＤゲート２０２の回路図である。
【００１７】
次に、図１のダイナミック型論理回路全体の動作について説明する。制御信号ＣＮＴの論理レベルが「０」の場合、本回路は、静的リーク電流の少ないスリープ状態となる。このとき、入力制御回路３の出力信号であるＸ［ｎ：０］の全ビットは論理レベル「１」となり、クロックツリー回路２からの出力信号である＊ＳＴ１は論理レベル「１」となる。
【００１８】
この結果、図２に示したドミノ回路１において、＊ＳＴ１＝「１」、Ｘ［０］＝「１」、Ｘ［１］＝「１」であるので、ＭＰ１，ＭＰ２，ＭＮ４，ＭＮ７が非導通、その他のＭＯＳトランジスタが導通状態となる。非導通となっているのは、高しきい値ＭＯＳトランジスタため、低しきい値ＭＯＳトランジスタに起因する静的リーク電流を抑制することができる。また、図３（ａ）の入力制御回路３でも、ＣＮＴ＝「０」であるので、内部の論理ゲート３０１（図３（ｃ））において、高しきい値ＭＯＳトランジスタＭＮ１０が非導通となるため、静的リーク電流を小さくすることができる。さらに、図５（ａ）のクロックツリー回路２でも、Ａ２＝ＣＮＴ＝「０」であるので、内部の２入力ＮＡＮＤゲート２０１（図５（ｃ））において、高しきい値ＭＯＳトランジスタＭＮ１２が非導通となるため、リーク電流を削減することができる。
【００１９】
一方、制御信号であるＣＮＴの論理レベルが「１」の場合、本回路は動作状態となる。この時、入力制御回路３の出力であるＸ［ｎ：０］には、入力データであるＩＮ［ｎ：０］がそのまま伝えられ、クロックツリー回路２からの出力である＊ＳＴ１には、クロック信号ＣＫがそのまま伝えられる。
【００２０】
プリチャージ期間中は、＊ＳＴ１の論理レベルが「０」となり、図２のダイナミック回路本体１では、高しきい値ｎＭＯＳトランジスタＭＰ１，ＭＰ２を介して各タイナミックノードＮ１，Ｎ３がプリチャージされる。この時、ディスチャージトランジスタＭＮ３，ＭＮ６が非導通となっているため、各ダイナミックノードＮ１、Ｎ３は、単位ダイナミック回路１０１、１０３ごとに並列にプリチャージされる。このため、高しきい値ｐＭＯＳトランジスタＭＰ１，ＭＰ２を介してプリチャージ動作を行っているものの、プリチャージ時間の増大を最小とすることができる。
【００２１】
論理評価期間中は、＊ＳＴ１の論理レベルが「１」となり、図２のダイナミック回路本体１では、低しきい値ｎＭＯＳトランジスタＭＮ３，ＭＮ６を介して各ダイナミックノードＮ１，Ｎ３が個々のプルダウンネットワークの導通条件に応じてディスチャージされる。プルダウンネットワークは低しきい値ｎＭＯＳトランジスタにより構成されているため、本動作を高速に行うことができる。
【００２２】
図７はドミノ回路１の第２の構成例を示す回路図である。ＭＰ１０，ＭＰ１１，ＭＰ１５，ＭＮ１６，ＭＮ１７，ＭＮ２０は高しきい値電圧を有するＭＯＳトランジスタであり、その他は、低しきい値電圧を有するＭＯＳトランジスタである。
【００２３】
ＭＰ１０，ＭＮ１３〜ＭＮ１５からなる単位ダイナミック回路１０５の出力ノードＮ４と、ＭＰ１５，ＭＮ２１〜ＭＮ２３からなる単位ダイナミック回路１０６の出力ノードＮ５が、ＭＰ１２，ＭＰ１３，ＭＮ１６，ＭＮ１７からなるＣＭＯＳスタティック型２入力ＮＡＮＤゲート１０７に入力されている。該２入力ＮＡＮＤゲート１０７の出力ノードＮ６は、ＭＰ１１，ＭＮ１８，ＭＮ１９からなる単位ダイナミック回路１０８に入力され、該単位ダイナミック回路１０８の出力ノードＮ７は、ＭＰ１４，ＭＮ２０からなるスタティック型ＣＭＯＳインバータ１０９に入力され、その出力がドミノ回路１の出力Ｙとなる。各トランジスタの内、ＭＰ１０，ＭＰ１１，ＭＰ１５はプリチャージトランジスタ、ＭＮ１５，ＭＮ１９，ＭＮ２３はディスチャージトランジスタ、ＭＮ１３，ＭＮ１４，ＭＮ１８，ＭＮ２１，ＭＮ２２はｎＭＯＳプルダウンネットワークを構成するトランジスタである。
【００２４】
図２の回路と同様に、スリープ時には、＊ＳＴ１＝「１」となり、Ｘ［０］，Ｘ［１］，Ｘ［２］，Ｘ［３］は全て論理レベル「１」となる。その結果，各高しきい値ＭＯＳトランジスタが非導通となり、静的リーク電流を削減することができる。また、動作時には、＊ＳＴ１にはＣＫがそのまま伝えられ、Ｘ［０］〜Ｘ［３］には入力がそのまま伝えられる。その結果，高しきい値ｐＭＯＳトランジスタを介したプリチャージ動作に要する時間の増大を最小限に押さえながら、低しきい値ｎＭＯＳトランジスタにより論理動作を高速に行うことができる。
【００２５】
図８はドミノ回路１の第３の構成例を示す回路図である。ＭＰ１６，ＭＰ１７，ＭＰ１９，ＭＰ２０，ＭＮ２７，ＭＮ３０は高しきい値電圧を有するＭＯＳトランジスタであり、その他は、低しきい値電圧を有するＭＯＳトランジスタである。
【００２６】
ＭＰ１６，ＭＮ２４〜ＭＮ２６からなる単位ダイナミック回路１１０の出力ノードＮ８が、ＭＰ１８，ＭＮ２７からなるスタティック型ＣＭＯＳインバータ１１１に入力されている。該ＣＭＯＳインバータ１１１の出力ノードＮ９は、ＭＰ１９，ＭＮ２８，ＭＮ２９からなる単位ダイナミック回路１１２に入力され、該単位ダイナミック回路１１２の出力ノードＮ１０は、ＭＰ２１，ＭＮ３０からなるスタティック型ＣＭＯＳインバータ１１３に入力され、その出力がドミノ回路１の出力Ｙとなる。各トランジスタの内、ＭＰ１６，ＭＰ１９はプリチャージトランジスタ、ＭＮ２６，ＭＮ２９はディスチャージトランジスタ、ＭＮ２４，ＭＮ２５，ＭＮ２８はｎＭＯＳプルダウンネットワークを構成するトランジスタである。
【００２７】
この回路では、論理評価期間中、論理レベル「１」にあるダイナミックノードＮ８，Ｎ１０の保持電圧を論理しきい値以上に維持するため、保持トランジスタＭＰ１７，ＭＰ２０をそのダイナミックノードＮ８，Ｎ１０にそれぞれ付加している。該保持トランジスタＭＰ１７，ＭＰ２０のゲートには、後続するＣＭＯＳインバータ１１１や１１３の出力を接続し、ドレインには各ダイナミックノードを、ソースにはＶＤＤを接続している。
【００２８】
図２の回路と同様に、スリープ時には、＊ＳＴ１＝「１」となり、Ｘ［０］，Ｘ［１］は全て論理レベル「１」となる。その結果，各高しきい値ＭＯＳトランジスタが非導通となり、静的リーク電流を削減することができる。また、動作時には、＊ＳＴ１にはＣＫがそのまま伝えられ、Ｘ［０］，Ｘ［１］には入力がそのまま伝えられる。その結果，高しきい値ｐＭＯＳトランジスタを介したプリチャージ動作に要する時間の増大を最小限に押さえながら、低しきい値ｎＭＯＳトランジスタにより論理動作を高速に行うことができる。
【００２９】
［第２の実施形態］
図９は本発明の第２の実施形態のダイナミック型論理回路の構成を示す図であり、ｐＭＯＳトランジスタのプルアップネットワークにより論理機能を実現したドミノ回路によるダイナミック型論理回路全体のブロック図である。本回路は、ドミノ回路４、クロックツリー回路５、入力制御回路６の３つの回路ブロックからなる。７はインバータである。
【００３０】
ドミノ回路４の構成例を図１０に示す。ＭＮ４１，ＭＮ４３はプリディスチャージトランジスタ、ＭＰ４１，ＭＰ４２はチャージトランジスタである。４０１はｐＭＯＳプルアップネットワークを構成するトランジスタＭＰ４３，ＭＰ４４、前記したトランジスタＭＰ４１，ＭＮ４１からなる単位ダイナミック回路である。４０２はトランジスタＭＰ４５，ＭＮ４２からなるスタティック型ＣＭＯＳインバータである。４０３はｐＭＯＳプルアップネットワークを構成するトランジスタＭＰ４６、前記したトランジスタＭＰ４２、ＭＮ４３からなる単位ダイナミック回路である。４０４はトランジスタＭＰ４７，ＭＮ４４からなるスタティック型ＣＭＯＳインバータである。これらのトランジスタの内、ＭＮ４１，ＭＮ４３，ＭＰ４５，ＭＰ４７は高しきい値電圧を有するＭＯＳトランジスタであり、その他は低しきい値電圧を有するＭＯＳトランジスタである。
【００３１】
入力制御回路６の構成例を図１１（ａ）に示す。制御信号ＣＮＴの相補信号である＊ＣＮＴと、入力ベクタであるＩＮ［ｎ：０］を入力として、出力ベクタであるＸ［ｎ：０］を出力する。その内部構成は、図１１（ｂ）に示す論理ゲート６０１を入力ベクタのビット数だけアレイ上に配置した構成をとっている。図１１（ｃ）に、図１１（ｂ）の論理ゲート６０１の回路図を示す。図１１（ｃ）において、ＭＰ４８は高しきい値ｐＭＯＳトランジスタであり、その他のＭＯＳトランジスタは低しきい値電圧を有するＭＯＳトランジスタである。
【００３２】
入力制御回路６の動作について説明する。＊ＣＮＴの論理レベルが「０」の場合、出力ベクタであるＸ［ｎ：０］には、入力ベクタであるＩＮ［ｎ：０］がそのまま出力される。＊ＣＮＴの論理レベルが「１」の場合、出力ベクタであるＸ［ｎ：０］の全てのビットが論理レベル「０」に固定される。このとき同時に、図１１（ｃ）における高しきい値ｐＭＯＳトランジスタＭＰ４８が非導通となるので、該論理ゲート６０１の静的リーク電流を削減することができる。
【００３３】
なお、図１１（ａ）に示した入力制御回路６の構成では、リーク電流カット用の高しきい値トランジスタＭＰ４８を個々の論理ゲート６０１で独立に用意したが、図１２（ａ）に示すように論理ゲート６０１からそのＭＯＳトランジスタＭＰ４８を取り外した論理ゲート６０２を使用し、その各論理ゲート６０２間でそのＭＯＳトランジスタＭＰ４８を共有するようにしても良い。図１２（ｂ）はその論理ゲート６０２のシンボル、図１２（ｃ）はその論理ゲート６０２の回路図である。
【００３４】
クロックツリー回路５の構成例を図１３（ａ）に示す。ここでは、２入力ＮＯＲゲート５０１をツリー状に配置した構成をとっている。２入力ＮＯＲゲート５０１のシンボルを図１３（ｂ）に、その回路図を図１３（ｃ）に示す。図１３（ａ）において、制御信号の相補信号である＊ＣＮＴは全て、２入力ＮＯＲゲート５０１の入力端子であるＡ２に接続していることに注意されたい。＊ＣＮＴの論理レベルを「０」とすることにより、クロック信号ＣＫの相補信号である＊ＣＫをＳＴ１に出力し、＊ＣＮＴの論理レベルを「１」とすることにより、論理レベル「０」をＳＴ１に出力する。後者の時同時に、図１３（ｃ）における高しきい値ｐＭＯＳトランジスタＭＰ５１を非導通とすることができるので、該２入力ＮＯＲゲート５０１の静的リーク電流を削減することができる。
【００３５】
なお、図１３（ａ）に示したクロックツリー回路５の構成では、リーク電流カット用の高しきい値ｐＭＯＳトランジスタＭＰ５１を個々の２入力ＮＯＲゲート５０１で独立に用意したが、図１４（ａ）に示すようにその２入力ＮＯＲゲート５０１からＭＯＳトランジスタＭＰ５１を外した２入力ＮＯＲゲート５０２を使用し、その各２入力ＮＯＲゲート５０２間でそのＭＯＳトランジスタＭＰ５１を共有するようにしても良い。図１４（ｂ）はその２入力ＮＯＲゲート５０２のシンボル、図１４（ｃ）はその２入力ＮＯＲゲート５０２の回路図である。
【００３６】
次に、図９のダイナミック型論理回路全体の動作について説明する。制御信号ＣＮＴの論理レベルが「０」の場合、本回路は、静的リーク電流の少ないスリープ状態となる。このとき、入力制御回路６の出力信号であるＸ［ｎ：０］の全ビットは、論理レベル「０」となり、クロックツリー回路５からの出力信号であるＳＴ１は論理レベル「０」となる。
【００３７】
この結果、図１０に示したドミノ回路４において、ＳＴ１＝「０」、Ｘ［０］＝「０」、Ｘ［１］＝「０」であるので、ＭＮ４１，ＭＮ４３，ＭＰ４５，ＭＰ４７が非導通、その他のＭＯＳトランジスタが導通状態となる。非導通となっているのは、高しきい値ＭＯＳトランジスタため、低しきい値ＭＯＳトランジスタに起因する静的リーク電流を抑制することができる。また、図１１（ａ）の入力制御回路６でも、＊ＣＮＴ＝「１」であるので、内部の論理ゲートである図１１（ｃ）において、高しきい値ｐＭＯＳトランジスタＭＰ４８が非導通となるため、静的リーク電流を小さくすることができる。さらに、図１３（ａ）のクロックツリー回路５でも、Ａ２＝＊ＣＮＴ＝「１」であるので、内部の２入力ＮＯＲゲート５０１である図１３（ｃ）において、高しきい値ｐＭＯＳトランジスタＭＰ５１が非導通となるため、リーク電流を削減することができる。
【００３８】
一方、制御信号であるＣＮＴの論理レベルが「１」の場合、本回路は動作状態となる。この時、入力制御回路６の出力であるＸ［ｎ：０］には、入力データであるＩＮ［ｎ：０］がそのまま伝えられ、クロックツリー回路５からの出力であるＳＴ１には、クロック信号ＣＫの相補信号＊ＣＫが伝えられる。
【００３９】
プリディスチャージ期間中は、ＳＴ１の論理レベルが「１」となり、図１０のダイナミック回路本体４では、高しきい値ｎＭＯＳトランジスタＭＮ４１，ＭＮ４３を介して各ダイナミックノードであるＮ４１，Ｎ４３がそれぞれプリディスチャージされる。この時、チャージトランジスタＭＰ４１，ＭＰ４２が非導通となっているため、各ダイナミックノードＮ４１、Ｎ４３は、単位ダイナミック回路４０１，４０３ごとに並列にプリディスチャージされる。このため、高しきい値ｎＭＯＳトランジスタＭＮ４１，ＭＮ４３を介してプリディスチャージ動作を行っているものの、本動作に要する時間の増大を最小とすることができる。
【００４０】
論理評価期間中は、ＳＴ１の論理レベルが「０」となり、図１０のダイナミック回路本体４では、低しきい値ＭＯＳトランジスタＭＰ４１，ＭＰ４２を介して各ダイナミックノードであるＮ４１，Ｎ４３が個々のプルアップネットワークの導通条件に応じてチャージされる。プルアップネットワークは低しきい値ｐＭＯＳトランジスタにより構成されているため、本動作を高速に行うことができる。
【００４１】
図１５はドミノ回路４の第２の構成例を示す回路図である。ＭＰ５９，ＭＰ６０，ＭＰ６３，ＭＮ５０，ＭＮ５１，ＭＮ５４は高しきい値電圧を有するＭＯＳトランジスタであり、その他は、低しきい値電圧を有するＭＯＳトランジスタである。
【００４２】
ＭＰ５３〜ＭＰ５５，ＭＮ５０からな単位ダイナミック回路４０５の出力ノードＮ４４と、ＭＰ５６〜ＭＰ５８，ＭＮ５１からなる単位ダイナミック回路４０６の出力ノードＮ４５が、ＭＰ５９，ＭＰ６０，ＭＮ５２，ＭＮ５３からなるＣＭＯＳスタティック型２入力ＮＡＮＤゲート４０７に入力されている。該２入力ＮＡＮＤゲート４０７の出力ノードＮ４６は、ＭＰ６１，ＭＰ６２，ＭＮ５４からなる単位ダイナミック回路４０８に入力され、該単位ダイナミック回路４０８の出力ノードＮ４７は、ＭＰ６３，ＭＮ５５からなるスタティック型ＣＭＯＳインバータ４０９に入力され、その出力がドミノ回路４の出力Ｙとなる。各トランジスタの内、ＭＮ５０，ＭＮ５１，ＭＮ５４はプリディスチャージトランジスタ、ＭＰ５３，ＭＰ５６，ＭＰ６１はチャージトランジスタ、ＭＰ５４，ＭＰ５５，ＭＰ５７，ＭＰ５８，ＭＰ６２はｐＭＯＳプルアップネットワークを構成するトランジスタである。
【００４３】
図１０の回路と同様に、スリープ時には、ＳＴ１＝「０」となり、Ｘ［０］，Ｘ［１］，Ｘ［２］，Ｘ［３］は全て論理レベル「０」となる。その結果，各高しきい値ＭＯＳトランジスタが非導通となり、静的リーク電流を削減することができる。また、動作時には、ＳＴ１＝「１」となり、Ｘ［０］〜Ｘ［３］には入力がそのまま伝えられる。その結果，高しきい値ｎＭＯＳトランジスタを介したプリディスチャージ動作に要する時間の増大を最小限に抑えながら、低しきい値ｐＭＯＳトランジスタにより論理動作を高速に行うことができる。
【００４４】
図１６はドミノ回路４の第３の構成例を示す回路図である。ＭＰ６７，ＭＰ７０，ＭＮ５６，ＭＮ５７，ＭＮ５９，ＭＮ６０は高しきい値電圧を有するＭＯＳトランジスタであり、その他は、低しきい値電圧を有するＭＯＳトランジスタである。
【００４５】
ＭＰ６４〜ＭＰ６６，ＭＮ５６からなる単位ダイナミック回路４１０の出力ノードＮ４８が、ＭＰ６７，ＭＮ５８からなるスタティック型ＣＭＯＳインバータ４１１に入力されている。該ＣＭＯＳインバータ４１１の出力ノードＮ４９は、ＭＰ６８，ＭＰ６９，ＭＮ５９からなる単位ダイナミック回路４１２に入力され、該単位ダイナミック回路４１２の出力ノードＮ５０は、ＭＰ７０，ＭＮ６１からなるスタティック型ＣＭＯＳインバータ４１３に入力され、その出力がドミノ回路４の出力Ｙとなる。各トランジスタの内、ＭＮ５６，ＭＮ５９はプリディスチャージトランジスタ、ＭＰ６４，ＭＰ６８はチャージトランジスタ、ＭＰ６５，ＭＰ６６，ＭＰ６９はｐＭＯＳプルアップネットワークを構成するトランジスタである。
【００４６】
この回路では、論理評価期間中、論理レベル「０」にあるダイナミックノードＮ４８，Ｎ５０の保持電圧を論理しきい値以下に維持するため、保持トランジスタＭＮ５７，ＭＮ６０を単位ダイナミック回路４１０，４１２のダイナミックノードＮ４８，Ｎ５０にそれぞれ付加している。該保持トランジスタＭＮ５７，ＭＮ６０のゲートには、後続するＣＭＯＳインバータ４１１，４１３の出力を接続し、ドレインには各ダイナミックノードを接続し、ソースにはＧＮＤを接続している。
【００４７】
図１０の回路と同様に、スリープ時には、ＳＴ１＝「０」となり、Ｘ［０］，Ｘ［１］は全て論理レベル「０」となる。その結果，各高しきい値ＭＯＳトランジスタが非導通となり、静的リーク電流を削減することができる。また、動作時には、ＳＴ１＝「１」となり、Ｘ［０］，Ｘ［１］には入力がそのまま伝えられる。その結果，高しきい値ｎＭＯＳトランジスタを介したプリディスチャージ動作に要する時間の増大を最小限に抑えながら、低しきい値ｐＭＯＳトランジスタにより論理動作を高速に行うことができる。
【００４８】
［第３の実施形態］
図１７は本発明の第３の実施形態のダイナミック型論理回路の構成を示す図であり、ｎｐ−ＣＭＯＳ回路により論理機能を実現したダイナミック型論理回路全体のブロック図である。本回路は、ｎｐ−ＣＭＯＳ回路８、クロックツリー回路９、第１入力制御回路１０、第２入力制御回路１１の４つの回路ブロックからなる。１２，１３はインバータである。
【００４９】
ｎｐ−ＣＭＯＳ回路８の構成例を図１８（ａ）、（ｂ）に示す。図１８（ａ）は入力信号を受ける初段の単位ダイナミック回路８０１がｎＭＯＳプルダウンネットワークによるものであり、図１８（ｂ）は入力信号を受ける初段の単位ダイナミック回路８０４がｐＭＯＳプルアップネットワークによるものを示している。
【００５０】
図１８（ａ）に示すｎｐ−ＣＭＯＳ回路において、ＭＰ８１，ＭＰ８４はプリチャージトランジスタ、ＭＰ８２はチャージトランジスタ、ＭＮ８３，ＭＮ８６はディスチャージトランジスタ、ＭＮ８４はプリディスチャージトランジスタである。前記した単位ダイナミック回路８０１はｎＭＯＳプルダウンネットワークを構成するトランジスタＭＮ８１，ＭＮ８２、前記したトランジスタＭＰ８１，ＭＮ８３からなる。８０２はｐＭＯＳプルアップネットワークを構成するトランジスタＭＰ８３、前記したトランジスタＭＰ８２，ＭＮ８４からなる単位ダイナミック回路である。８０３はｎＭＯＳプルダウンネットワークを構成するトランジスタＭＮ８５、前記したトランジスタＭＰ８４，ＭＮ８６からなる単位ダイナミック回路である。ＭＰ８１，ＭＰ８４，ＭＮ８４は高しきい値電圧を有するＭＯＳトランジスタであり、その他は低しきい値電圧を有するＭＯＳトランジスタである。このように、この図１８（ａ）のｎｐ−ＣＭＯＳ回路は初段をｎＭＯＳプルダウンネットワークの単位ダイナミック回路（第１のダイナミック回路）として、それとｐＭＯＳプルアップネットワークの単位ダイナミック回路（第２のダイナミック回路）を交互に連続接続したものである。
【００５１】
一方、図１８（ｂ）に示すｎｐ−ＣＭＯＳ回路において、ＭＰ８８はプリチャージトランジスタ、ＭＮ８９はディスチャージトランジスタ、ＭＰ８５，ＭＰ８９はチャージトランジスタ、ＭＮ８７，ＭＮ９０はプリディスチャージトランジスタである。前記した単位ダイナミック回路８０４はｐＭＯＳプルアップネットワークを構成するトランジスタＭＰ８６，ＭＰ８７、前記したトランジスタＭＰ８５，ＭＮ８７から構成されている。８０５はｎＭＯＳプルダウンネットワークを構成するトランジスタＭＮ８８、前記したトランジスタＭＰ８８，ＭＮ８９からなる単位ダイナミック回路である。８０６はｐＭＯＳプルアップネットワークを構成するトランジスタＭＰ９０、前記したトランジスタＭＰ８９，ＭＮ９０からなる単位ダイナミック回路である。ＭＰ８８，ＭＮ８７，ＭＮ９０は高しきい値電圧を有するＭＯＳトランジスタであり、その他は低しきい値電圧を有するＭＯＳトランジスタである。このように、この図１８（ｂ）のｎｐ−ＣＭＯＳ回路は、初段をｐＭＯＳプルアップネットワークの単位ダイナミック回路（第２のダイナミック回路）として、それとｎＭＯＳプルダウンネットワークの単位ダイナミック回路（第１のダイナミック回路）を交互に連続接続したものである。
【００５２】
第１入力制御回路１０の構成例を図１９（ａ）に示す。制御信号であるＣＮＴと入力ベクタであるＩＮＡ［ｍ：０］を入力として、出力ベクタであるＸＡ［ｍ：０］を出力する。その内部構成は、図１９（ｂ）に示す論理ゲート１００１を入力ベクタのビット数だけアレイ上に配置した構成をとっている。図１９（ｃ）に図１９（ｂ）の論理ゲート１００１の回路図を示す。ＭＮ９３は高しきい値ＭＯＳトランジスタであり、その他のＭＯＳトランジスタは低しきい値電圧を有するＭＯＳトランジスタである。
【００５３】
第１入力制御回路１０の動作について説明する。ＣＮＴの論理レベルが「１」の場合、出力ベクタであるＸＡ［ｍ：０］には、入力ベクタであるＩＮＡ［ｍ：０］がそのまま出力される。ＣＮＴの論理レベルが「０」の場合、出力ベクタであるＸＡ［ｍ：０］の全てのビットが論理レベル「１」に固定される。このとき同時に、図１９（ｃ）における高しきい値ＭＯＳトランジスタＭＮ９３が非導通となるので、該論理ゲートの静的リーク電流を削減することができる。
【００５４】
なお、図１９（ａ）に示した第１入力制御回路１０の構成では、リーク電流カット用の高しきい値ｎＭＯＳトランジスタＭＮ９３を個々の論理ゲート１００１で独立に用意したが、図２０（ａ）に示すようにその論理ゲート１００１からそのＭＯＳトランジスタＭＮ９３を取り外した論理ゲート１００２を使用し、その各論理ゲート１００２間でそのＭＯＳトランジスタＭＮ９３を共有するようにしても良い。図２０（ｂ）はその論理ゲート１００２のシンボル、図２０（ｃ）はその論理ゲート１００２の回路図である。
【００５５】
第２入力制御回路１１の構成例を図２１（ａ）に示す。制御信号ＣＮＴの相補信号である＊ＣＮＴと、入力ベクタであるＩＮＢ［ｎ：０］を入力として、出力ベクタであるＸＢ［ｎ：０］を出力する。その内部構成は、図２１（ｂ）に示す論理ゲート１１０１を入力ベクタのビット数だけアレイ上に配置した構成をとなっている。図２１（ｃ）に、図２１（ｂ）の論理ゲート１１０１の回路図を示す。ＭＰ９６は高しきい値ＭＯＳトランジスタであり、その他のＭＯＳトランジスタは低しきい値電圧を有するＭＯＳトランジスタである。
【００５６】
第２入力制御回路１１の動作について説明する。＊ＣＮＴの論理レベルが「０」の場合、出力ベクタであるＸＢ［ｎ：０］には、入力ベクタであるＩＮＢ［ｎ：０］がそのまま出力される。＊ＣＮＴの論理レベルが「１」の場合、出力ベクタであるＸＢ［ｎ：０］の全てのビットが論理レベル「０」に固定される。このとき同時に、図２１（ｃ）における高しきい値ｐＭＯＳトランジスタＭＰ９６が非導通となるので、該論理ゲート１１０１の静的リーク電流を削減することができる。
【００５７】
なお、図２１（ａ）に示した第２入力制御回路１１の構成では、リーク電流カット用の高しきい値ｐＭＯＳトランジスタＭＰ９６を個々の論理ゲート１１０１で独立に用意したが、図２２（ａ）に示すようにその論理ゲート１１０１からそのＭＯＳトランジスタＭＰ９６を取り外した論理ゲート１１０２を使用し、その各論理ゲート１１０２間でそのＭＯＳトランジスタＭＰ９６を共有するようにしても良い。図２２（ｂ）はその論理ゲート１１０２のシンボル、図２２（ｃ）はその論理ゲート１１０２の回路図である。
【００５８】
クロックツリー回路９には図５（ａ）と図１３（ａ）に示したものを同時に用い、＊ＳＴ１とＳＴ１の両方を生成する。制御信号ＣＮＴの論理レベルを「１」とすることにより、クロック信号ＣＫを＊ＳＴ１に、その相補信号である＊ＣＫをＳＴ１に出力する。また、ＣＮＴの論理レベルを「０」とすることにより、＊ＳＴ１を論理レベル「１」に、ＳＴ１を論理レベル「０」に固定する。後者の時同時に、クロックツリー回路９を構成する論理ゲート内部の高しきい値ＭＯＳトランジスタを非導通とすることができるので、該論理ゲートの静的リーク電流を削減することができる。
【００５９】
なお、図５（ａ）、図１３（ａ）の構成では、リーク電流カット用の高しきい値ＭＯＳトランジスタを個々の論理ゲートで独立に用意したが、図６（ａ）および図１４（ａ）に示したように論理ゲート間で共有するようにしても良い。
【００６０】
図１７のダイナミック型論理回路全体の動作について説明する。制御信号であるＣＮＴの論理レベルが「０」の場合、本回路は、静的リーク電流の少ないスリープ状態となる。このとき、第１入力制御回路１０の出力信号であるＸＡ［ｍ：０］の全ビットは論理レベル「１」となり、第２入力制御回路１１の出力信号であるＸＢ［ｎ：０］の全ビットは論理レベル「０」となる。また、クロックツリー回路９からの出力信号である＊ＳＴ１とＳＴ１は、それぞれ＊ＳＴ１＝「１」、ＳＴ１＝「０」となる。
【００６１】
この結果、図１８（ａ）のｎｐ−ＣＭＯＳ回路においては、ＭＰ８１，ＭＮ８４，ＭＰ８４が非導通、その他のＭＯＳトランジスタが導通状態となる。また図１８（ｂ）のｎｐ−ＣＭＯＳ回路においては、ＭＰ８８，ＭＮ８７，ＭＮ９０が非導通、その他のＭＯＳトランジスタが導通状態となる。どちらのｎｐ−ＣＭＯＳ回路においても、非導通となっているのは高しきい値ＭＯＳトランジスタであるため、低しきい値ＭＯＳトランジスタに起因する静的リーク電流を抑制することができる。また、図１９の第１入力制御回路１０および図２１の第２入力制御回路１１でも、内部の論理ゲート１００１，１１０１の高しきい値ＭＯＳトランジスタが非導通となるため、静的リーク電流を小さくすることができる。さらに、図５（ａ）および図１３（ａ）のクロックツリー回路でも、ツリーを構成する個々の論理ゲート２０１，５０１において、高しきい値ＭＯＳトランジスタが非導通となるため、リーク電流を削減することができる。
【００６２】
制御信号であるＣＮＴの論理レベルが「１」の場合、本回路は動作状態となる。この時、第１入力制御回路１０の出力であるＸＡ［ｍ：０］には、入力データであるＩＮＡ［ｍ：０］がそのまま伝えられ、第２入力制御回路１１の出力であるＸＢ［ｎ：０］には、入力データであるＩＮＢ［ｎ：０］がそのまま伝えらる。また、クロックツリー回路９からの出力信号である＊ＳＴ１とＳＴ１は、それぞれ＊ＳＴ１＝ＣＫ、ＳＴ１＝＊ＣＫとなる。
【００６３】
ｎｐ−ＣＭＯＳ回路の動作を、図１８（ａ）の回路をもとに説明する。図１８（ｂ）の回路においても同様である。プリチャージあるいはプリディスチャージ期間中においては、＊ＳＴ１の論理レベルが「０」、ＳＴ１の論理レベルが「１」となる。図１８（ａ）のｎｐ−ＣＭＯＳ回路では、高しきい値ＭＯＳトランジスタＭＰ８１，ＭＮ８４、ＭＰ８４を介して各ダイナミックノードＮ８１，Ｎ８２，Ｙがプリチャージあるいはプリディスチャージされる。この時、チャージトランジスタＭＰ８２、ディスチャージトランジスタＭＮ８３、ＭＮ８６が非導通となっているため、各ダイナミックノードは、単位ダイナミック回路８０１，８０２，８０３ごとに並列にプリチャージあるいはプリディスチャージされる。このため、高しきい値ＭＯＳトランジスタを介してはいるものの、本動作に要する時間の増大を最小とすることができる。
【００６４】
論理評価期間においては、＊ＳＴ１の論理レベルが「１」，ＳＴ１の論理レベルが「０」となる。図１８（ａ）のｎｐ−ＣＭＯＳ回路では、低しきい値ＭＯＳトランジスタＭＮ８３，ＭＰ８２，ＭＮ８６を介して各ダイナミックノードＮ８１，Ｎ８２，Ｙが、個々のプルアップ、あるいはプルダウンネットワークの導通条件に応じてチャージあるいはディスチャージされる。プルアップ、プルダウンネットワークは低しきい値ＭＯＳトランジスタにより構成されているため、本動作を高速に行うことができる。
【００６５】
【発明の効果】
以上のように本発明によれば、スリープ時は、高しきい値電圧のプリチャージトランジスタやプリディスチャージトランジスタが非導通となるので、低しきい値電圧のチャージトランジスタやディスチャージトランジスタが導通し、低しきい値電圧のｎＭＯＳプルダウンネットワークトランジスタやｐＭＯＳプルアップネットワークトランジスタが導通となっても、リーク電流を削減できる。また、こうすることにより、スリープ時に回路内のノードの電位が不安定になることを防止できる。さらに、動作時は、プリチャージやプリディスチャージに要する時間の増大を最小限に抑えながら、低しきい値のトランジスタにより高速な論理動作が行われ、低電源電圧において、スタティック型回路を用いた場合よりＣＭＯＳ回路を高速動作させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のダイナミック型論理回路全体のブロック図である。
【図２】図１におけるドミノ回路の構成例を示す回路図である。
【図３】（ａ）は図１における入力制御回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図４】（ａ）は図３（ａ）に示した入力制御回路を変形した第２構成例の回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図５】（ａ）は図１におけるクロックツリー回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図６】（ａ）は図５（ａ）に示したクロックツリー回路を変形した第２構成例の回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図７】図２に示したドミノ回路の変形した第２構成例の回路図である。
【図８】図２に示したドミノ回路の変形した第３構成例の回路図である。
【図９】本発明の第２の実施形態のダイナミック型論理回路全体のブロック図である。
【図１０】図９におけるドミノ回路の構成例を示す回路図である。
【図１１】（ａ）は図９における入力制御回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図１２】（ａ）は図１１（ａ）に示した入力制御回路を変形した第２構成例の回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図１３】（ａ）は図９におけるクロックツリー回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図１４】（ａ）は図１３（ａ）に示したクロックツリー回路を変形した第２構成例の回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図１５】図９に示したドミノ回路の変形した第２構成例の回路図である。
【図１６】図９に示したドミノ回路の変形した第３構成例の回路図である。
【図１７】本発明の第３の実施形態のダイナミック型論理回路全体のブロック図である。
【図１８】（ａ）は図１７におけるｎｐ−ＣＭＯＳ回路のうちｎＭＯＳプルダウンネットワークを入力とする構成例を示す回路図、（ｂ）は同様のｐＭＯＳプルアップネットワークを入力とする構成例を示す回路図である。
【図１９】（ａ）は図１７における第１入力制御回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図２０】（ａ）は図１９（ａ）に示した第１入力制御回路を変形した第２構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図２１】（ａ）は図１７における第２入力制御回路の構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図２２】（ａ）は図２１（ａ）に示した第１入力制御回路を変形した第２構成例を示す回路図、（ｂ）はその個々の単位論理ゲートのシンボルを示す図、（ｃ）はその単位論理ゲートの回路図である。
【図２３】従来の低電圧スタティック型ＣＭＯＳ回路の一例であるＭＴＣＭＯＳ回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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