(57)【特許請求の範囲】
【請求項１】
高電位電圧が給電される第１の電源端子と低電位電圧が給電される第２の電源端子とを備え、イネーブル信号に基づいて出力端子から信号を出力するか、あるいは前記出力端子をハイインピーダンス状態にするかを制御可能なバッファ回路であって、
前記第１の電源端子と前記出力端子との間に接続される第１のＰチャネルトランジスタと、
前記出力端子と前記第２の電源端子との間に接続される第１のＮチャネルトランジスタと、
ゲート電極が前記出力端子と接続されるとともに、前記出力端子とノードとの間に設けられた第２のＰチャネルトランジスタと、
ゲート電極が前記第１の電源端子と接続されるとともに、前記出力端子と前記ノードとの間に設けられた第３のＰチャネルトランジスタと、
ゲート電極が前記第１の電源端子と接続されるとともに、前記出力端子と前記第１のＰチャネルトランジスタのゲート電極との間に設けられた第４のＰチャネルトランジスタと、
ゲート電極に前記イネーブル信号を反転した信号が供給されるとともに、前記第１の電源端子と前記第１のＰチャネルトランジスタのゲート電極との間に設けられた第５のＰチャネルトランジスタと、
前記第１乃至第５のＰチャネルトランジスタと共通のバルク上に形成され、ドレイン電極が前記バルクと接続され、ソース電極が前記第１の電源端子に接続され、ゲート電極が前記ノードと接続される第６のＰチャネルトランジスタと、
ゲート電極に反転した前記イネーブル信号が供給されるとともに、前記ノードと前記第２の電源端子との間に設けられた第２のＮチャネルトランジスタと、
前記イネーブル信号がアクティブの場合に入力信号を反転した信号を前記第１のＰチャネルトランジスタのゲート電極と前記第１のＮチャネルトランジスタのゲート電極とに印加する論理回路と
を備えたことを特徴とするバッファ回路。
【請求項２】
請求項１に記載のバッファ回路であって、前記論理回路は、第１の回路と第２の回路とを備え、
前記第１の回路は、前記イネーブル信号がアクティブの場合に前記入力信号を反転した信号を前記第１のＮチャネルトランジスタのゲート電極に印加する一方、前記イネーブル信号が非アクティブの場合に当該ゲート電極に前記高電位電圧を印加するものであり、
前記第２の回路は、
前記第１の電源端子と接続点との間に直列に設けられた第７及び第８のＰチャネルトランジスタと、
前記第１の電源端子と前記接続点との間に直列に設けられた第９及び第１０のＰチャネルトランジスタと、
前記接続点と前記第２の電源端子との間に設けられた第３及び第４のＮチャネルトランジスタとを備え、
前記第７乃至第１０のＰチャネルトランジスタは前記バルク上に形成されており、
前記第７のＰチャネルトランジスタと前記第３のＮチャネルトランジスタの各ゲート電極には、前記入力信号が供給され、
前記第９のＰチャネルトランジスタと前記第４のＮチャネルトランジスタの各ゲート電極には、前記イネーブル信号が供給され、
前記第８及び第１０のＰチャネルトランジスタのゲート電極は前記ノードと接続される
ことを特徴とするバッファ回路。
【請求項３】
前記第５のＰチャネルトランジスタに他のトランジスタに比較してオン抵抗の大きなものを用いることを特徴とする請求項１または２に記載のバッファ回路。
【請求項４】
前記イネーブル信号を反転した信号を遅延して前記第２のＮチャネルトランジスタのゲート電極に出力する遅延回路を備えたことを特徴とする請求項３に記載のバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを双方向に入出できる出力端子を備えたバッファ回路に関する。
【０００２】
【従来の技術】
半導体集積回路技術でにおいては、素子の集積度を高めるとともに消費電力を低減することが重要である。集積回路の消費電力を低減させるためには電源電圧をより低電圧にするのが効果的である。従来、電源電圧を５Ｖから３．３Ｖに、変更されるまでの過渡期においては、集積回路中の一部の回路は標準の５ボルトの電圧で動作するように設計され、他の回路はこれより低い３．３ボルトの電圧で動作するように設計された多電源電圧の混合回路が使用されることになる。このような混合回路において、５Ｖ動作の回路から３．３Ｖ動作の回路に信号が入力されると、３．３Ｖ動作の回路中の一部の素子に、電流漏れ通路が形成されたり、あるいは入力端子に電源電圧より高い電圧が印加されたとき、ＰＭＯＳとＮＭＯＳとのｐｎｐｎの構造のＳＣＲが導通し、大電流が流れ発熱するラッチアップといった問題が生じる。
【０００３】
上記問題を解決する回路として、特公平７−７９２３２号公報には、図４に示すドライバ回路が開示されている。このドライバ回路の電源電圧ＶＤＤは３．３Ｖであり、出力イネーブル端子１０に供給されるイネーブル信号ＥＮがＨレベル（３．３Ｖ）のとき、データ入力端子２８に供給されるデータＤをデータ出力端子２４から取り出すことができる一方、イネーブル信号ＥＮがＬレベル（０Ｖ）のときデータ出力端子２４の出力インピーダンスがハイインピーダンス状態となる。したがって、データ出力端子２４に接続されるバスに外部から５Ｖの信号を供給できるようになっている。また、このドライバ回路は、ｐ形シリコン基板を用いて作られており、Ｎチャンネルトランジスタは、ｐ形シリコン基板上に形成されたＮウェル上に形成される。特に、Ｎチャネルトランジスタ３０，３２，３６，及び３８は、フローティング状態とされる同一のＮウェル上に形成されている。
【０００４】
まず、イネーブル信号ＥＮがＨレベルである場合を考える。この場合、Ｎチャネルトランジスタ１２がオン状態となるため、トランジスタ３４もオン状態になりＰチャネルトランジスタ３２のゲート電圧がＬレベルとなる。Ｐチャネルトランジスタ３２はオン状態となる。また、Ｎチャネルトランジスタ２６のゲート電圧は常にＶＤＤであるから、このトランジスタもオン状態となっている。一方、Ｐチャネルトランジスタ３０およびＮチャネルトランジスタ２２の各ゲート電圧は、ともにデータＤを反転したものとなる。したがって、データＤがＨレベルであるとき、データ出力端子２４の電圧はＨレベルとなる一方、データＤがＬレベルであるときデータ出力端子２４の電圧はＬレベルとなる。
【０００５】
次に、イネーブル信号ＥＮがＬレベルである場合を考える。この場合には、
Ｎチャネルトランジスタ１２がオフ状態となり、Ｎチャネルトランジスタ２２のゲート電圧がＬレベルとなって、Ｎチャネルトランジスタ２２はオフ状態となる。また、Ｐチャネルトランジスタ３０のゲート電圧がＨレベルとなって、これがオフ状態となる。したがって、データ出力端子２４の出力インピーダンスがハイインピーダンス状態となる。
【０００６】
このとき、スイッチ４４をオン状態にすると、５Ｖ動作の外部機器４２から、Ｌレベルが０Ｖ、Ｈレベルが５Ｖである出力信号Ｓがドライバ回路に供給されたとする。Ｐチャネルトランジスタ３０の閾値電圧が０．７Ｖ、信号Ｓの電圧が５Ｖであるとすれば、Ｐチャネルトランジスタ３０はオン状態になる。すると、ノードＢの電圧が５Ｖとなる一方、Ｐチャネルトランジスタ３６のゲート電圧は０Ｖであるため、トランジスタ３６がオン状態となる。このため、Ｐチャネルトランジスタ３２がオフ状態になり、電流が第１の電圧源２８（ＶＤＤ）側に漏れるのを防止できる。
【０００７】
また、Ｐチャネルトランジスタ３０，３２，及び３６のＮウェルは、それらのドレインとＮウェルとの間に形成された寄生ダイオードにより自己バイアスされる。したがって、Ｎウェルとｐ形シリコン基板を含む寄生ｐｎｐトランジスタを介した電流のフィードバックがなくなる。
さらに、Ｐチャネルトランジスタ３８を設けることにより、データ出力端子２４の電圧がＬレベルのときは常に、Ｎウェルは電源電圧ＶＤＤにバイアスされる。これにより、信号ＳがＬレベルからＨレベルに遷移する間に、寄生ｐｎｐトランジスタがオンになる可能性が最小になる。
このように、図４に示すドライバ回路によれば、半導体基板に通じる電流漏れ経路が無く、ラッチアップ問題を防止することができる。
【０００８】
【発明が解決しようとする課題】
ところで、上述したドライバ回路において、データ出力端子２４からデータＤを出力する際に、出力電流を大きく取ろうとすると、Ｐチャネルトランジスタ３２，３０、およびＮチャネルトランジスタ２２，２６から取り出す電流を大きくする必要があり、ゲート幅を増大させる必要がある。したがって、チップサイズが大きくなる。実際の回路では、複数のトランジスタを並列に接続して、Ｐチャネルトランジスタ３２，３０、およびＮチャネルトランジスタ２２，２６が各トランジスタを構成することとなる。
しかしながら、このように、ドライバ回路のチップサイズが大きくなると製造コストが上昇するとともに、多数の素子を使用する必要があるため回路の製造歩留まりが低下するといった問題がある。
【０００９】
本発明は、上述した事情に鑑みてなされたものであり、半導体基板に通じる電流漏れ経路が無くしつつ、チップサイズを縮小できるドライバ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決するため、本発明のバッファ回路は、高電位電圧が給電される第１の電源端子と低電位電圧が給電される第２の電源端子とを備え、イネーブル信号に基づいて出力端子から信号を出力するか、あるいは前記出力端子をハイインピーダンス状態にするかを制御可能なものであって、前記第１の電源端子と前記出力端子との間に接続される第１のＰチャネルトランジスタと、前記出力端子と前記第２の電源端子との間に接続される第１のＮチャネルトランジスタと、ゲート電極が前記出力端子と接続されるとともに、前記出力端子とノードとの間に設けられた第２のＰチャネルトランジスタと、ゲート電極が前記第１の電源端子と接続されるとともに、前記出力端子と前記ノードとの間に設けられた第３のＰチャネルトランジスタと、ゲート電極が前記第１の電源端子と接続されるとともに、前記出力端子と前記第１のＰチャネルトランジスタのゲート電極との間に設けられた第４のＰチャネルトランジスタと、ゲート電極に前記イネーブル信号を反転した信号が供給されるとともに、前記第１の電源端子と前記第１のＰチャネルトランジスタのゲート電極との間に設けられた第５のＰチャネルトランジスタと、前記第１乃至第５のＰチャネルトランジスタと共通のバルク上に形成され、ドレイン電極が前記バルクと接続され、ソース電極が前記第１の電源端子に接続され、ゲート電極が前記ノードと接続される第６のＰチャネルトランジスタと、ゲート電極に反転した前記イネーブル信号が供給されるとともに、前記ノードと前記第２の電源端子との間に設けられた第２のＮチャネルトランジスタと、前記イネーブル信号がアクティブの場合に入力信号を反転した信号を前記第１のＰチャネルトランジスタのゲート電極と前記第１のＮチャネルトランジスタのゲート電極とに印加する論理回路とを備えたことを特徴とする。
【００１１】
このバッファ回路において、前記論理回路は、第１の回路と第２の回路とを備え、前記第１の回路は、前記イネーブル信号がアクティブの場合に前記入力信号を反転した信号を前記第１のＮチャネルトランジスタのゲート電極に印加する一方、前記イネーブル信号が非アクティブの場合に当該ゲート電極に前記高電位電圧を印加するものであり、前記第２の回路は、前記第１の電源端子と接続点との間に直列に設けられた第７及び第８のＰチャネルトランジスタと、前記第１の電源端子と前記接続点との間に直列に設けられた第９及び第１０のＰチャネルトランジスタと、前記接続点と前記第２の電源端子との間に設けられた第３及び第４のＮチャネルトランジスタとを備え、前記第７乃至第１０のＰチャネルトランジスタは前記バルク上に形成されており、前記第７のＰチャネルトランジスタと前記第３のＮチャネルトランジスタの各ゲート電極には、前記入力信号が供給され、前記第９のＰチャネルトランジスタと前記第４のＮチャネルトランジスタの各ゲート電極には、前記イネーブル信号が供給され、前記第８及び第１０のＰチャネルトランジスタのゲート電極は前記ノードと接続されることが好ましい。
【００１２】
さらに、上述したバッファ回路は、前記第５のＰチャネルトランジスタに他のトランジスタに比較してオン抵抗の大きなものを用いることが望ましい。
くわえて、上述したバッファ回路は、前記イネーブル信号を反転した信号を遅延して前記第２のＮチャネルトランジスタのゲート電極に出力する遅延回路を備えることが好ましい。
【００１３】
【発明の実施の形態】
［Ａ．第１実施形態］
以下、本発明の第１実施形態に係るバッファ回路を図面を参照しつつ、説明する。
【００１４】
［１．第１実施形態の構成］
図１は、本発明の一実施形態に係るバッファ回路の主要構成を示す回路図である。また図５は、バッファ回路の要部断面図である。図１に示すようにバッファ回路１００は、ＰチャネルトランジスタＰ１〜Ｐ６およびＰ１１，Ｐ１２、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ５，Ｎ６、ナンド回路ＮＡＮＤ、ノア回路ＮＯＲ、インバータ回路ＩＮＶ１、入力端子Ｔ１、イネーブル端子Ｔ２、及び入出力端子Ｔ３を備えている。なお、Ｄ１はＰチャネルトランジスタＰ１のドレイン電極とバルクとの間に形成される寄生ダイオードである。
【００１５】
またバッファ回路１００は、第１及び第２の電源端子を備えており（図示略）、第１の電源端子から高電位側の電源電圧ＶＤＤが給電され、第２の電源端子には低電位側の電源電圧ＧＮＤが給電されるようになっている。ＶＤＤは、例えば、３．３Ｖである。イネーブル端子Ｔ２には、Ｌレベルでアクティブとなるイネーブル信号ＯＥが供給され、入力端子Ｔ１には、第１入力データＤｉｎ１が供給されるようになっている。イネーブル信号ＯＥと第１入力データＤｉｎ１の論理レベル電圧は、ＬレベルがＧＮＤとなる一方、ＨレベルがＶＤＤとなる。
【００１６】
また、イネーブル信号ＯＥがＬレベルのとき、入出力端子Ｔ３から出力データＤｏｕｔが出力されるようになっている。出力データＤｏｕｔの論理レベル電圧は、ＬレベルがＧＮＤとなる一方、ＨレベルがＶＤＤとなる。これに対して、イネーブル信号ＯＥがＨレベルの場合には、入出力端子Ｔ３の出力インピーダンスはハイインピーダンス状態となる。このとき、外部回路１１０から第２入力データＤｉｎ２が供給されるようになっている。第２入力データＤｉｎ２の論理レベル電圧は、ＬレベルがＧＮＤとなる一方、ＨレベルがＶＤＤ’となる。ＶＤＤ’は、例えば、５Ｖである。すなわち、このバッファ回路１００には、第１入力データＤｉｎ１をバッファリングして入出力端子Ｔ３から出力データＤｏｕｔを出力させる出力モードと、第２入力データＤｉｎ２を入出力端子Ｔ３を介して取り込む入力モードとがある。
【００１７】
次に、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１は、電流増幅用の出力トランジスタであって、それらのセル面積は大きく、現実の集積回路上では複数のトランジスタを並列接続して構成される。
【００１８】
図５に示すように、ＰチャネルトランジスタＰ２，Ｐ３，…，Ｐ６と後述するナンド回路ＮＡＮＤを構成するＰチャネルトランジスタＰ７〜Ｐ１０とは、共通のバルク領域１０３ａを有している。なお、図１と後述する図２において、共通バルクの部分は太線で示す。この例では、シリコン基板１０１にｐ形を用いており、当該バルク領域１０３ａはｐ形シリコン基板１０１上に形成されるｎウエルである。なお、シリコン基板１０１にｎ形を用いる場合には、当該バルク領域はｎ形シリコン基板となる。また、共通バルク領域１０３ａには、電源電圧ＶＤＤや接地電圧ＧＮＤを給電するための端子が設けられておらず、共通バルク領域１０３ａはフローティング状態となっている。以下の説明では共通バルク領域１０３ａの電圧をＶｄｄｆと称することにする。
【００１９】
より詳細には、ｐ形シリコン基板１０１上に、ｐウエル１０３とｎウエル１０４とが形成されている。ｐウエル１０３とｎウエル１０５とは、例えばＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄｏｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により形成された酸化シリコン層１０７により分離されている。
【００２０】
ｐウエル１０３は、酸化シリコン層１０７により分離された複数の領域を含んでいる。図５においては、第１のｐウエル領域と第２のｐウエル領域１０３ｂとが示されており、第１のｐウエル領域を特に共通バルク領域１０３ａと称する。共通バルク領域１０３ａには、第１のＰチャネルトランジスタＰ１と、第２から第６までのＰチャネルトランジスタＰ２〜Ｐ６までとが形成されている。加えて、共通バルク領域１０３ａには、後述する出力バッファ回路ＢＵＦに含まれる第７から第１０までのＰチャネルトランジスタＰ７〜Ｐ１０が形成されている。
【００２１】
各トランジスタは、酸化シリコンにより形成されるゲート絶縁膜１１１を介して形成されたゲート電極Ｇ、ソース電極Ｓ、及びドレインＤ電極を有している。第６のＰチャネルトランジスタＰ６のドレイン電極Ｄに接して、高濃度のｎ型領域１１３が形成されている。ドレインＤと高濃度のｎ型領域１１３との上に、共通電極１１５が形成されている。
ｎウエル１０５内には、第１のｎ型トランジスタＮ１が含まれる。第１のｎチャネルトランジスタＮ１のドレイン電極Ｄと、第１のＰチャネルトランジスタＰ１とが結線され、出力端子Ｔ３を形成する。
共通バルク領域は、複数の領域からなり、それぞれが共通に配線されていても良い。
【００２２】
次に、ＰチャネルトランジスタＰ２及びＰ３は、ノードＸと入出力端子Ｔ３との間に介挿されており、スイッチとして作用する。特に、ＰチャネルトランジスタＰ３は、入力モードにおいて、入出力端子Ｔ３の電圧Ｖｔ３が電源電圧ＶＤＤを越える場合、すなわち、第２入力データＤｉｎ２がＨレベルのときに、オン状態となりノードＸにＶｔ３を給電する機能がある。
【００２３】
次に、ＰチャンネルトランジスタＰ５は、出力モードにおいてオン状態となり、ＰチャネルトランジスタＰ１のゲート電極に電源電圧ＶＤＤを印加して、これを確実にオフ状態とする機能がある。また、ＰチャネルトランジスタＰ４は、電圧Ｖｔ３が電源電圧ＶＤＤを越える場合にオン状態となりＶＤＤを給電する機能がある。
【００２４】
次に、ＰチャネルトランジスタＰ６は、出力モードにおいてオン状態となり、共通バルク領域１０３ａに電源電圧ＶＤＤを給電する一方、入力モードにおいてオフ状態となって共通バルク領域１０３ａに電源電圧ＶＤＤを給電しない機能がある。さらに、ＮチャネルトランジスタＮ２は、出力モードにおいてオン状態となりノードＸを０Ｖにバイアスする機能がある。
【００２５】
次に、ナンド回路ＮＡＮＤの構成を示す回路図を図２に示す。この図に示すようにナンド回路ＮＡＮＤは、ＰチャンネルトランジスタＰ７〜Ｐ１０とＮチャンネルトランジスタＮ３，Ｎ４とを備えている。このナンド回路ＮＡＮＤは、第１に、ＰチャネルトランジスタＰ７〜Ｐ１０のバルクとして上述した共通バルク領域１０３ａが用いられている点、第２に、ＰチャネルトランジスタＰ８及びＰ１０が設けられている点に特徴がある。
ＰチャネルトランジスタＰ８及びＰ１０の各ゲート電極には、ノードＸの電圧Ｖｘが給電されているから、当該電圧ＶｘがＨレベルのとき、これらのトランジスタＰ８及びＰ１０はオフ状態となる。
【００２６】
以上の構成において、出力段のトランジスタはＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１のみによって構成されているから、出力モードにおいて大きな出力電流を入出力端子Ｔ３から取り出す場合であっても、これらのトランジスタＰ１及びＮ１についてのみトランジスタサイズを大きくすれば足りるので、バッファ回路１００のチップ面積を小さくすることが可能となる。
また、ＰチャネルトランジスタＰ２〜Ｐ１０の共通バルク領域１０３ａはフローティング状態とされているから、入力モードにおいて入出力端子の電圧Ｖｔ３が電源電圧ＶＤＤを越えたとしても、寄生ダイオードＤ１を介して共通バルク領域１０３ａがバイアスされるだけであり、大きなリーク電流が流れて、ラッチアップを起こすといったことがない。
【００２７】
図１に示すように、バッファ回路１００は出力端子Ｔ３に接続される出力バッファ回路ＢＵＦを有している。出力バッファ回路ＢＵＦは、第１１のＰ型トランジスタＰ１１と、第５のｎ型トランジスタＮ５よりなる第１のＣＭＯＳインバータＯＢ１と、第１２のＰ型トランジスタＰ１２と、第６のｎ型トランジスタＮ６よりなる第２のＣＭＯＳインバータＯＢ２とを含む。出力バッファ回路ＢＵＦにより、出力信号を増幅する。
【００２８】
［２．第１実施形態の動作］
次に、バッファ回路１００の動作を出力モードと入力モードに分けて説明する。
［２−１：入力モード］
入力モードでは、イネーブル信号ＯＥがＨレベルとなる。
［２−１−１：０Ｖ＜Ｖｔ３＜ＶＤＤ］
ＰチャネルトランジスタＰ１〜Ｐ６により、ＶＤＤとＶｄｄｆの間にｐｎ接合ダイオードが挿入された状態となる。したがってＶｄｄｆは、ＶＤＤよりダイオードの順方向のオン電圧Ｖｆだけ低い値となる。
【００２９】
ところで、端子Ｔ２に供給されるイネーブル信号ＯＥがＨレベルであるから、ナンド回路ＮＡＮＤの出力信号ｎａ１はＨレベルとなり、その電圧は本来電源電圧ＶＤＤと一致するはずである。しかし、その出力信号ｎａ１の電圧は、電源電圧ＶＤＤ→Ｐ７，Ｐ８又はＰ９，Ｐ１０→ｎａ１の経路で与えられる。このため、ナンド回路ＮＡＮＤのみでは、ＰチャネルトランジスタＰ１のゲート電圧を確実に電源電圧ＶＤＤと一致させることができない。この問題を解決するため、ＰチャネルトランジスタＰ５が設けられている。すなわち、ＰチャネルトランジスタＰ５のゲート電極には、反転イネーブル信号ＥＮＮが供給されているので、入力モードではこれがオン状態となる。したがって、出力信号ｎａ１の電圧を電源電圧ＶＤＤと一致させることができ、これにより、ＰチャネルトランジスタＰ１を確実にオフ状態とすることができる。したがって、バッファ回路１００は、不要なリーク電流が流れることがなく、正常に動作する。
【００３０】
［２−１−２：Ｖｔ３＞ＶＤＤ］
次に、Ｖｔ３＞ＶＤＤの場合を考える。例えば、第２入力データＤｉｎ２の電圧が５Ｖとなった場合である。この場合にも信号ｎｒ１の電圧は０Ｖになるから、ＮチャネルトランジスタＮ１はオフ状態になる。
また、Ｖｔ３＞ＶＤＤより、ＰチャネルトランジスタＰ２がオフ状態となる一方、ＰチャネルトランジスタＰ３はオン状態となる。したがって、ノードＸの電圧ＶｘはＶｔ３と一致し、ＰチャネルトランジスタＰ６がオフ状態になる。
【００３１】
ところで、ＰチャンネルトランジスタＰ１のドレイン電極と共通バルクとの間には寄生ダイオードＤ１が付随している。入出力端子Ｔ３の電圧Ｖｔ３が電源電圧ＶＤＤを上回ると、この寄生ダイオードＤ１がオン状態となる。寄生ダイオードＤ１の順方向降下電圧をＶｆで表すことにすると、共通バルクの電圧Ｖｄｄｆは、Ｖｄｄｆ＝Ｖｔ３−Ｖｆとなる。
次に、反転イネーブル信号ＥＮＮは０Ｖであるから、ＮチャンネルトランジスタＮ２はオフ状態となる。また、Ｖｔ３＞ＶＤＤより、ＰチャネルトランジスタＰ３がオン状態となり、ノードＸに電圧Ｖｔ３が給電される。
また、ＶｘがＶｔ３と一致するとともにＶｄｄｆ＝Ｖｔ３−Ｖｆとなることから、ナンド回路ＮＡＮＤを構成するＰチャネルトランジスタＰ８及びＰ１０はオフ状態となる。さらに、反転イネーブル信号ＥＮＮの電圧は０Ｖであるから、ＮチャネルトランジスタＮ４は、オフ状態となる。
【００３２】
また、ＥＮＮ＝０Ｖ、ＰチャネルトランジスタＰ４がオンすることにより、ｎａ１＝Ｖｔ３、Ｖｄｄｆ＝Ｖｔ３−Ｖｆであるから、ＰチャネルトランジスタＰ５のドレイン電圧はＶｔ３となる。一方、ＰチャネルトランジスタＰ５のソース電圧はＶＤＤとなるから、ＰチャネルトランジスタＰ５はオン状態となり、電流が若干流れる。このとき、ＰチャネルトランジスタＰ１のゲート電圧はＶｔ３となる。電圧Ｖｔ３は共通バルクの電圧Ｖｄｄｆより高いため、ＰチャネルトランジスタＰ１はオフ状態となる。
したがって、この場合には、ＰチャネルトランジスタＰ５を除いて不要なリーク電流が流れる経路はない。なお、ＰチャネルトランジスタＰ２は、Ｖｔ＞ＶＤＤのとき、Ｖｘ＝Ｖｔ３とＶｔ３が０Ｖになったときに、Ｖｘを０Ｖに引き下げる。但し、ＰチャネルトランジスタＰ３のみで、Ｐ２がない場合でも、同じ動作を行うことができ、トランジスタＰ２は任意に設ければ良い。
【００３３】
［２−２：出力モード］
次に、出力モードの動作を説明する。出力モードではイネーブル信号ＯＥがＬレベルとなる。
反転イネーブル信号ＥＮＮの電圧はＶＤＤとなるから、ＮチャネルトランジスタＮ２はオン状態となり、ノードＸの電圧Ｖｘは０Ｖととなる。出力モードでは、入出力端子Ｔ３の電圧Ｖｔ３は電源電圧ＶＤＤ以上にはならないので、ＰチャネルトランジスタＰ２及びＰ３は、オフ状態となる。
【００３４】
一方、ＰチャネルトランジスタＰ６のゲート電極には電圧Ｖｘ（＝０Ｖ）が供給されるので、これがオン状態となる。このため、共通バルクに電源電圧ＶＤＤが給電され、その電圧ＶｄｆｆはＶＤＤと一致する。したがって、ナンド回路ＮＡＮＤを構成するＰチャネルトランジスタＰ７〜Ｐ１０のバルク電圧もＶＤＤとなるので、ナンド回路ＮＡＮＤは一般的な論理積反転回路として動作する。より具体的には、Ｖｘ＝０ＶであるからＰチャネルトランジスタＰ７及びＰ８は常時オン状態となり、また、ＥＮＮ＝ＶＤＤであるからＰチャネルトランジスタＰ９がオフ状態となる一方、ＮチャネルトランジスタＮ４がオン状態となる。このため、ナンド回路ＮＡＮＤは、ＰチャネルトランジスタＰ７とＮチャネルトランジスタＮ３とを直列接続したインバータ回路と等価になる。したがって、ナンド回路ＮＡＮＤの出力信号ｎａ１は第１入力データＤｉｎ１を反転したものとなる。
さらに、ＰチャネルトランジスタＰ５のゲート電圧はＶＤＤとなるので、ＰチャネルトランジスタＰ５はオフ状態となる。くわえて、ＰチャネルトランジスタＰ４もオフ状態となる。
【００３５】
これらより、出力モードのバッファ回路１００は、第１の反転回路（ナンド回路ＮＡＮＤ及びノア回路ＮＯＲが相当）と、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１から構成される第２の反転回路とを直列に接続したものと等価になる。したがって、バッファ回路１００は、第１入力データＤｉｎ１と同一極性でかつ電流増幅された出力データＤｏｕｔを入出力端子Ｔ３から出力することができる。
また、出力モードでは、不要なリーク電流が流れる経路がない。
【００３６】
［２−３：ＰチャネルトランジスタＰ５のサイズ］
ここで、ＰチャネルトランジスタＰ５のサイズについて検討する。まず、入力モードにおいては、Ｖｔ３＞ＶＤＤの場合にＰチャネルトランジスタＰ５にリーク電流が若干流れるものの、これを積極的にオン状態にしているのは、０Ｖ＜Ｖｔ３＜ＶＤＤの場合であり、その目的はＰチャネルトランジスタＰ１のゲート電極にＶＤＤをバイアスしてトランジスタＰ１を確実にオフさせるためにある。したがって、ＰチャネルトランジスタＰ５のトランジスタサイズは、小さいもので足りる。
【００３７】
このように、第１実施形態のバッファ回路１００にあっては、入力モードでＶｔ３＞ＶＤＤの場合にＰチャネルトランジスタＰ５に若干のリーク電流が流れるものの、他の場合には不要な電流が流れず、ラッチアップ等の問題が発生することはない。さらに、図４に示す従来のバッファ回路に比べて、出力段のＰチャネルトランジスタとＮチャネルトランジスタの数を削減することができるので、バッファ回路１００が占有するチップ面積を大幅に削減することが可能となる。
【００３８】
［Ｂ．第２実施形態］
上述した第１実施形態では、入力モードでＶｔ３＞ＶＤＤの場合にＰチャネルトランジスタ５に若干のリーク電流が流れた。第２実施形態は、この点に鑑みてなされたものであり、回路の消費電流をより一層削減することを目的とする。
【００３９】
図３は、第２実施形態に係るバッファ回路２００の構成を示す回路図である。この図に示すようにバッファ回路２００は、ＰチャネルトランジスタＰ５よりゲート長が長いＰチャネルトランジスタＰ５’を用いた点、反転イネーブル信号ＥＮＮを遅延させる遅延回路ＤＬをインバータＩＮＶ１とＮチャンネルトランジスタＮ２のゲート電極との間に設けた点を除いて、図１に示す第１実施形態のバッファ回路１００と同様に構成されている。
【００４０】
ＰチャネルトランジスタＰ５’は、ゲート長が長くなっているためＰチャネルトランジスタＰ５と比較してオン抵抗が大きくなる。このため、出力モードにおいて、当該トランジスタのソース電極とドレイン電極との間に電圧（Ｖｔ３−ＶＤＤ）が印加されたとき、そこを流れる電流値は、ＰチャネルトランジスタＰ５’の方が小さくなる。一般に、集積回路のトランジスタは、同一のセルによって形成されるが、この例では、ＰチャネルトランジスタＰ５’は別のセルによって形成される。例えば、他のＰチャネルトランジスタＰ２〜Ｐ１２のゲート長が１０μｍである場合に、ＰチャネルトランジスタＰ５’のゲート長は１００μｍに設定する。これにより、入力モードにおいてＶｔ３＞ＶＤＤの場合にＰチャネルトランジスタＰ５’を流れる電流値を約１／１０に削減することが可能となる。
【００４１】
ところで、ＰチャネルトランジスタＰ１のゲート電極には配線の引き回し等に起因して浮遊容量が付随している。このため、ＰチャネルトランジスタＰ５’のオン抵抗を大きくすると、時定数が大きくなる。したがって、出力モードにおいて仮に信号ｎａ１が０Ｖであるときに、出力モードから入力モードに切り替えたとすると、大きな時定数によって、ＰチャネルトランジスタＰ１のゲート電圧が次第に（ゆっくりと）０ＶからＶｔ３に向けて上昇することになり、ＰチャネルトランジスタＰ１を確実に（迅速に）オフすることができなくなることがある。そこで、この例では、モードに切り替わり直後にＰチャネルトランジスタＰ１のゲート電極に電圧ＶＤＤを給電すべく遅延回路ＤＬを設けている。
【００４２】
遅延回路ＤＬは、図３に示すようにバッファＢ、インバータＩＮＶ２，ＩＮＶ３、ＰチャネルトランジスタＰ１３、およびＮチャネルトランジスタＮ７を備えている。この遅延回路ＤＬによれば、各構成要素の伝搬遅延によって、反転イネーブル信号ＥＮＮが遅延され、遅延反転イネーブル信号ＥＮＮ’として出力されることになる。
【００４３】
これにより、ＮチャネルトランジスタＮ２は、反転イネーブル信号ＥＮＮがＨレベルからＬレベルに切り替わったとき、すなわち、出力モードから入力モードに切り替わったとき、やや遅れてオン状態からオフ状態に遷移する。この結果、モードが入力モードに切り替わった直後では、ＮチャネルトランジスタＮ２がオン状態にあり、ノードＸの電圧Ｖｘが０Ｖに維持されるから、図２に示すＰチャネルトランジスタＰ８，Ｐ１０がオン状態となる。このとき、ＰチャネルトランジスタＰ９のゲート電圧は既にＬレベルとなっているから、ナンド回路ＮＡＮＤの出力信号ｎａ１の電圧は電源電圧ＶＤＤと一致する。
この後、一定時間（例えば１５ｎｓ）が経過すると、ＮチャネルトランジスタＮ２はオフ状態に遷移する。すると、第１実施形態と同様にＰチャネルトランジスタＰ５がオン状態となり、ＰチャネルトランジスタＰ１のゲート電極をＶｔ３にバイアスすることになる。
【００４４】
このように第２実施形態においては、ＰチャネルトランジスタＰ５’のゲート長を長くしてオン抵抗を大きくすることによってリーク電流を削減するとともに、遅延回路ＤＬを用いることにより、入力モードにおいてＰチャネルトランジスタＰ１を確実にオフ状態とすることが可能となる。
【００４５】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、出力端子をハイインピーダンス状態に制御可能なバッファ回路において、電源電圧を上回る電圧が出力端子に印加されたとしても、リーク電流やラッチアップを防止しつつ、出力段のトランジスタを削減することができる。この結果、大きな電流を出力端子から取り出す場合であっても、バッファ回路のチップサイズを縮小して、コストを削減させるともに歩留まりを低下させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るバッファ回路の構成を示す回路図である。
【図２】同実施形態に用いられるナンド回路の回路図である。
【図３】本発明の第２実施形態に係るバッファ回路の回路図である。
【図４】従来のバッファ回路の構成を示す図である。
【図５】本発明の第１実施形態に用いられるバッファ回路の一部構成を示す断面図である。
【符号の説明】
Ｐ１〜Ｐ１２，Ｐ５’……Ｐチャネルトランジスタ、Ｎ１〜Ｎ６……Ｎチャネルトランジスタ、ＮＡＮＤ……ナンド回路（第２の回路）、ＮＯＲ……ノア回路（第１の回路）、ＤＬ……遅延回路、１００，２００……バッファ回路。
【図１】
0003551926.tif 000002
【図２】
0003551926.tif 000003
【図３】
0003551926.tif 000004
【図４】
0003551926.tif 000005
【図５】
0003551926.tif 000006