【手続補正書】
【提出日】平成27年9月11日(2015.9.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウィークセルロウ（ｗｅａｋ    ｃｅｌｌ    ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ    ｃｅｌｌ    ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、
コマンドを受信するコマンドデコーダと、
対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルと、
前記メモリセルアレイの動作を制御して前記複数の揮発性メモリセルのロウを周期的にリフレッシュするリフレッシュ制御回路とを有し、
前記リフレッシュ制御回路は、前記コマンドデコーダが、前記アドレステーブルに保存されたウィークセルロウアドレスによって識別されたウィークセルロウを書き込むための書き込みコマンドを受信することに応答して前記ウィークセルロウのリフレッシュ動作を起こさせることを特徴とするメモリ装置。
【請求項２】
前記リフレッシュ制御回路は、前記ウィークセルロウを書き込むための前記書き込みコマンドを受信した後、第１時間周期の間、リフレッシュ動作のシークエンスをモニタすることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記リフレッシュ制御回路は、前記第１時間周期の間、前記ウィークセルロウがリフレッシュされなかったと判断された場合、前記リフレッシュ動作のシークエンスにリフレッシュ動作を追加することを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記リフレッシュ制御回路は、前記第１時間周期より長い第２時間周期でノーマルセルロウをリフレッシュすることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記リフレッシュ制御回路は、第１ロウのスケジュールされたリフレッシュ動作を前記ウィークセルロウのリフレッシュ動作に差し替えることを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記リフレッシュ制御回路は、前記ウィークセルロウのリフレッシュ動作後、直ちに前記第１ロウのリフレッシュ動作を起こさせることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記リフレッシュ制御回路は、第１ロウのリフレッシュ動作と前記ウィークセルロウに対するリフレッシュ動作が同時に起こるようにさせることを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記リフレッシュ制御回路は、所定の時間内にリフレッシュスケジュールが前記ウィークセルロウのリフレッシュ動作を含むか否かを判断するために、前記リフレッシュスケジュールを分析することを特徴とする請求項１に記載のメモリ装置。
【請求項９】
メモリ装置であって、
ウィークセルロウ（ｗｅａｋ    ｃｅｌｌ    ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ    ｃｅｌｌ    ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、
コマンドを受信するコマンドデコーダと、
第１タイムウインドウでウィークセルロウに対する第１書き込み動作を遂行し、前記第１タイムウインドウより小さい第２タイムウインドウでノーマルセルロウに対する第２書き込み動作を遂行するロウデコーダとを有することを特徴とするメモリ装置。
【請求項１０】
前記コマンドデコーダは、前記第１タイムウインドウでの前記第１書き込み動作を示す第１書き込みコマンドと、前記第２タイムウインドウでの前記第２書き込み動作を示す第２書き込みコマンドを受信することを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記第１書き込みコマンドと前記第２書き込みコマンドは、それぞれ異なるコマンドコードを含むことを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記コマンドデコーダは、前記第１及び第２書き込みコマンドのそれぞれを受信すると共に、書き込み動作が遂行されるロウを識別するそれぞれのアドレスと、前記識別されたロウに書き込む時に用いられる書き込みタイムを識別するそれぞれのコードとを受信することを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記メモリセルアレイは、対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルをさらに含むことを特徴とする請求項９に記載のメモリ装置。
【請求項１４】
前記メモリ装置は、前記ウィークセルロウアドレスをメモリコントローラに転送することを特徴とする請求項１３に記載のメモリ装置。
【請求項１５】
メモリコントローラであって、
メモリ装置に転送されるリフレッシュコマンドと書き込みコマンドとを含む複数のコマンドを生成する制御回路と、
前記メモリ装置の複数のウィークセルロウアドレスを保存するテーブルと、
前記メモリ装置に転送される第１書き込みコマンドと関連した第１アドレスが前記複数のウィークセルロウアドレスの内のいずれか一つに該当するか否かを判断するアドレス比較部とを有し、
前記制御回路は、前記アドレス比較部の前記判断に応答して前記第１アドレスと関連したリフレッシュコマンドをスケジュールすることを特徴とするメモリコントローラ。
【請求項１６】
前記メモリコントローラは、前記メモリ装置から前記複数のウィークセルロウアドレスを受信し、前記受信された複数のウィークセルロウアドレスを前記テーブルに保存することを特徴とする請求項１５に記載のメモリコントローラ。
【請求項１７】
前記制御回路は、前記第１アドレスに該当する第１セルロウをリフレッシュする第１リフレッシュコマンドを生成し、
前記第１セルロウは、前記第１セルロウに対する書き込み動作後、第１時間周期内にリフレッシュされることを特徴とする請求項１５に記載のメモリコントローラ。
【請求項１８】
前記制御回路は、第２時間周期内に第２セルロウをリフレッシュする少なくとも一つの第２リフレッシュコマンドを生成し、
前記第２時間周期は前記第１時間周期より大きいことを特徴とする請求項１７に記載のメモリコントローラ。
【請求項１９】
前記制御回路は、前記アドレス比較部に応答して前記テーブルに保存されたウィークセルロウに対する第１書き込みコマンドと、前記テーブルで識別されなかったノーマルセルロウに対する第２書き込みコマンドとを生成することを特徴とする請求項１５に記載のメモリコントローラ。
【請求項２０】
前記第１書き込みコマンドは、前記メモリ装置が第１時間周期の間、書き込み動作を遂行するようにさせ、前記第２書き込みコマンドは前記メモリ装置が前記第１時間周期より小さい第２時間周期の間、書き込み動作を遂行するようにさせることを特徴とする請求項１９に記載のメモリコントローラ。
【請求項２１】
前記第１書き込みコマンドのコマンドコードは、前記第２書き込みコマンドのコマンドコードと異なることを特徴とする請求項２０に記載のメモリコントローラ。
【請求項２２】
前記制御回路は、第１時間インジケータを有する前記第１書き込みコマンドと、第２時間インジケータを有する前記第２書き込みコマンドとを生成し、
前記メモリ装置は、前記第１及び第２時間インジケータに応答して前記第１及び第２時間周期の間、それぞれ書き込み動作を起こさせることを特徴とする請求項２０に記載のメモリコントローラ。
【請求項２３】
メモリ装置と、
メモリコントローラとを備え、
前記メモリ装置は、ウィークセルロウ（ｗｅａｋ    ｃｅｌｌ    ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ    ｃｅｌｌ    ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、
コマンドを受信するコマンドデコーダと、
対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルと、
前記メモリセルアレイの動作を制御して前記複数の揮発性メモリセルのロウを周期的にリフレッシュするリフレッシュ制御回路とを含み、
前記リフレッシュ制御回路は、前記コマンドデコーダが前記アドレステーブルに保存されたウィークセルロウアドレスによって識別されたウィークセルロウを書き込むための書き込みコマンドを受信することに応答して前記ウィークセルロウのリフレッシュ動作を起こさせ、
前記メモリコントローラは、前記メモリ装置と通信して前記メモリ装置にコマンドを発行することを特徴とするメモリシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
前記コマンドデコーダは、前記第１タイムウインドウでの前記第１書き込み動作を示す第１書き込みコマンドと、前記第２タイムウインドウでの前記第２書き込み動作を示す第２書き込みコマンドを受信することが好ましい。
前記第１書き込みコマンドと前記第２書き込みコマンドは、それぞれ異なるコマンドコードを含むことが好ましい。
前記コマンドデコーダは、前記第１及び第２書き込みコマンドのそれぞれを受信すると共に、書き込み動作が遂行されるロウを識別するそれぞれのアドレスと、前記識別されたロウに書き込む時に用いられる書き込みタイムを識別するそれぞれのコードとを受信することが好ましい。
前記メモリセルアレイは、対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルをさらに含むことが好ましい。
前記メモリ装置は、前記ウィークセルロウアドレスをメモリコントローラに転送することが好ましい。