【事件の表示】
　平成　９年特許願第　７８０３５号「マルチビットＤ／Ａ変換器」拒絶査定不服審判事件〔平成１０年１０月１３日出願公開、特開平１０−２７６０９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件出願は、平成９年３月２８日の出願であって、平成１７年１２月１３日付けで拒絶理由が通知され、平成１８年９月１４日付けで拒絶査定され、同年１０月１９日に審判請求がなされ、同年１１月１７日付けで手続補正がされたものである。
　
第２　平成１８年１１月１７日付け手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年１１月１７日付け手続補正を却下する。
　
［理由］
（１）本件補正
　平成１８年１１月１７日付け手続補正（以下、「本件補正」という。）による特許請求の範囲は、以下のとおりである。
　
（補正後）
　「【請求項１】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源にアドレス番号を設定すると共に、上記各々の定電流源の電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える場合には、最後のアドレス番号から最初のアドレス番号を選択し再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて、上記２N 個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
　上記選択手段によって選択されたＤｉ個の定電流源の各定電流源の値を加算する電流加算手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項２】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM　: M=２N ）であって、各々の定電流源の値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループと定電流源の値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定すると共に、上記アドレス設定手段によって奇数アドレス番号および偶数アドレス番号に設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N)）の定電流源と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレス番号の順番に従って１回ずつ、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える場合には、最後のアドレス番号から最初のアドレス番号を選択し再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、
　入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて、上記２N 個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
　上記選択手段によって選択されたＤｉ個の定電流源の各定電流源の値を加算する電流加算手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項３】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の各々の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM  : M=２N）であって、各定電流値がｉ1 、ｉM 、ｉ2、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1)の順番になるようにアドレス番号を設定すると共に、上記複数の各々の定電流源の値が互いに等しい２N 個（但し、Ｎ＝２、３、４、…………、（Ｍ＝２N ））の定電流源と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越えた場合に、最後のアドレスから最初のアドレスを選択し再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力信号の語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて、上記２N 個の定電流源の中からＤｉ個の定電流源を選択する選択手段と、
　上記選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項４】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされる２N 個の上記第１及び上記第２のスイッチング素子からの電流を各々加算する第１の電流加算手段及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力信号語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項５】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、各々の定電流源にアドレスを設定すると共に、各々の定電流源の値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされる２N 個の上記第１及び上記第２のスイッチング素子からの電流を各々に加算する第１の電流加算手段及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレス設定によって設定されたアドレスの順番に従って１回ずつ使用するように、入力信号語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N−Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするマルチビットＤ／Ａ変換器。
【請求項６】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM : M=２N）であって、各々の定電流源の値がｉ1 、ｉ2 、ｉ３、………、ｉＭ／２ となるＭ／２個の定電流源からなる第１のグループと定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定すると共に、上記アドレス設定によって奇数アドレス番号および偶数アドレス番号に設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N) ）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされた２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ（使用するように）、入力信号語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項７】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM : M=２N）であって、各々の定電流源の値がｉ1 、ｉ2 、ｉ3、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループと定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源には順次奇数アドレス番号を設定し、他方のグループに属する定電流源には順次偶数アドレス番号を設定すると共に、上記アドレス設定によって奇数アドレス番号および偶数アドレス番号に設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N) ）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされる２N 個の上記第１及び第２のスイッチング素子からの電流を各々加算する第１の電流加算手段及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える場合に、最後のアドレスから最初のアドレスを選択し再び上記２N 個の定電流源を上記アドレス番号の順番に従って１回ずつ使用するように、入力信号語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項８】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM : M=２N）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレス番号を設定すると共に、上記アドレス設定によって設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N)）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされる２N個の第１及び第２のスイッチング素子よりの電流を各々加算する第１の電流加算手段及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N−１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項９】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM : M=２N）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレス番号を設定すると共に、上記アドレス設定によって設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N) ）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段によってスイッチングされる２N 個の上記第１及び上記第２のスイッチング素子よりの電流を各々加算する第１の電流加算手段及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える場合に、最後のアドレスから最初のアドレスを選択し再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力信号語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記スイッチング手段の上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有する
　ことを特徴とするマルチビットＤ／Ａ変換器。
【請求項１０】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記第1及び第２のスイッチング素子から出力される上記定電流源からの出力をデグリッチするデグリッチ手段と、
を有することを特徴とするマルチビットＤ／Ａ変換器。
【請求項１１】　複数の定電流源を備えたマルチビットＤ／Ａ変換器において、上記複数の定電流源の値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM : M=２N）であって、各々の定電流値がｉ1 、ｉ2 、ｉ3、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流源の値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループのどちらか一方のグループに属する定電流源には順次奇数アドレス番号を設定し、他方のグループに属する定電流源には順次偶数アドレス番号を設定すると共に、上記アドレス設定によって設定された２N 個（但し、Ｎ＝２、３、４、…………、(Ｍ＝２N) ）の定電流源と、
　上記２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように上記２N 個の定電流源をスイッチングする第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記第1及び第２のスイッチング素子から出力される上記定電流源からの出力をそれぞれデグリッチする第1及び第２のデグリッチ手段とを有し、
　上記第1及び第２のデグリッチ手段によって出力された２N 個の電流源をそれぞれ電流加算することを特徴とするマルチビットＤ／Ａ変換器。」
　
　一方、本件補正前の特許請求の範囲は、願書に最初に添付した明細書による以下のとおりである。
　
（補正前）　
　「【請求項１】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項２】　それぞれアドレスが付加され、定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項３】　それぞれアドレスが付加され、定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源のうち選択された定電流源よりの定電流を出力するスイッチング手段と、
　該スイッチング手段より出力された上記選択された定電流源よりの定電流を加算する電流加算手段と、
　上記入力データＤｉが供給されるＮビット加算手段及び該Ｎビット加算手段の加算出力が１サンプル周期分だけ遅延された後、該Ｎビット加算手段に供給されて上記入力データＤｉと加算される遅延手段を備え、該遅延手段から１サンプル前に用いられたスイッチング信号の最後のアドレスを検出し、該検出された１サンプル前に用いられたスイッチング信号の最後のアドレス及び現サンプルデータに基づいて、上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて選択されたＤｉ個の定電流源よりの各定電流を出力するように、上記スイッチング手段を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項４】　それぞれアドレスが付加され、定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源のうち選択された定電流源よりの定電流を出力するスイッチング手段と、
　該スイッチング手段より出力された上記選択された定電流源よりの定電流を加算する電流加算手段と、
　上記入力データＤｉが供給されるＮビット加算手段、該Ｎビット加算手段の加算出力が１サンプル周期分だけ遅延された後、該Ｎビット加算手段に供給されて上記入力データＤｉと加算される遅延手段及び該遅延手段から１サンプル前に用いられたスイッチング信号の最後のアドレスを検出し、該検出された１サンプル前に用いられたスイッチング信号の最後のアドレス及び現サンプルデータが供給されて、Ｎビットのデータが出力されるデータ変換手段を備え、該データ変換手段よりのＮビットのデータに基づいて、上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの各定電流を出力するように、上記スイッチング手段を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項５】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項６】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項７】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項８】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段と、
　該選択手段によって選択されたＤｉ個の定電流源よりの各定電流を加算する電流加算手段とを有することを特徴とするＤ／Ａ変換器。
【請求項９】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１０】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１１】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記入力データＤｉが供給されるＮビット加算手段及び該Ｎビット加算手段の加算出力が１サンプル周期分だけ遅延された後、該Ｎビット加算手段に供給されて上記入力データＤｉと加算される遅延手段を備え、該遅延手段から１サンプル前に用いられたスイッチング信号の最後のアドレスを検出し、該検出された１サンプル前に用いられたスイッチング信号の最後のアドレス及び現サンプルデータに基づいて、上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて選択されたＤｉ個の定電流源よりの各定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１２】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記入力データＤｉが供給されるＮビット加算手段、該Ｎビット加算手段の加算出力が１サンプル周期分だけ遅延された後、該Ｎビット加算手段に供給されて上記入力データＤｉと加算される遅延手段、該遅延手段から１サンプル前に用いられたスイッチング信号の最後のアドレスを検出し、該検出された１サンプル前に用いられたスイッチング信号の最後のアドレス及び現サンプルデータが供給されて、Ｎビットのデータが出力されるデータ変換手段を備え、該データ変換手段よりのＮビットのデータ及び上記Ｎビットの入力データＤｉに基づいて、上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じて選択されたＤｉ個の定電流源よりの各定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１３】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１４】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１５】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１６】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　上記スイッチング手段の上記それぞれ２N 個の第１及び第２のスイッチング素子よりの電流を各別に加算する第１及び第２の電流加算手段と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第１の電流加算手段に供給されるように、上記２N 個の第１のスイッチング素子を制御すると共に、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電流加算手段に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１７】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第３及び第４のスイッチング素子に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御する、上記２N 個の第１のスイッチング信号とはそれぞれ逆相の２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１８】　定電流値が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第３及び第４のスイッチング手段に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング手段に供給されるように、上記２N 個の第２のスイッチング素子を制御する２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項１９】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第第３及び第４のスイッチング素子に供給されるように上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項２０】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電流源からなる第１のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２個の定電流源からなる第２のグループの一方のグループに属する定電流源には順次奇数アドレスが付され、他方のグループに属する定電流源には順次偶数アドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第第３及び第４のスイッチング手段に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御する２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項２１】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第３及び第４のスイッチング手段に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御する２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項２２】　定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電流源と、
　該２N 個の定電流源にそれぞれ接続され、一方がオンのとき、他方がオフとなるように制御されるそれぞれ２N 個の第１及び第２のスイッチング素子からなるスイッチング手段と、
　該スイッチング手段の上記それぞれ２N 個の第１のスイッチング素子よりの電流の加算出力を、スイッチングする第３及び第４のスイッチング素子並びに上記スイッチング手段の上記それぞれ２N 個の第２のスイッチング素子よりの電流の加算出力を、スイッチングする第５及び第６のスイッチング素子からなるデグリッチ手段と、
　該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用し、上記１入力データ、又は、連続する複数の入力データの値の和が２N を越える度に、再び上記２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第３及び第４のスイッチング素子に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第２スイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御する２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段とを有することを特徴とするＤ／Ａ変換器。
【請求項２３】　請求項１７に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。
【請求項２４】　請求項１８に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。
【請求項２５】　請求項１９に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。
【請求項２６】　請求項２０に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。
【請求項２７】　請求項２１に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。
【請求項２８】　請求項２２に記載のＤ／Ａ変換器において、
　上記第１及び第２のデグリッチ信号の時間幅を可変する時間幅可変手段を設けたことを特徴とするＤ／Ａ変換器。」
　
　すると、補正の前後の請求項に記載した発明特定事項からみて、また、審判請求書の【請求の理由】のイ．本願発明の説明の項における「なお、同日付け手続補正書により、当初の請求項1，３，４，７，１１，１２，１８、２０，２１，２２、２３，２４，２５，２６，２７，２８を削除し、当初の請求項２,５,６,８,９,１０,１３，１４，１５，１６，１７，１９を補正して、新たな請求項１乃至１１としました。」との主張によれば、補正後の新請求項１０及び１１は、補正前の旧請求項１７及び１９に、一応対応している。
　
　したがって、本件補正は、以下の補正事項（ａ）及び（ｂ）を含むものである。
　
［補正後の新請求項１０に関して］
（ａ）旧請求項１７に記載した発明特定事項から、「上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第３及び第４のスイッチング素子に供給されるように、上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御する、上記２N 個の第１のスイッチング信号とはそれぞれ逆相の２N 個の第２のスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段」を削除する補正。
　
［補正後の新請求項１１に関して］
（ｂ）旧請求項１９に記載した発明特定事項から、「上記２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を上記アドレスの順番に従って１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源よりの定電流が、上記第第３及び第４のスイッチング素子に供給されるように上記２N 個の第１のスイッチング素子を制御する２N 個の第１のスイッチング信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６のスイッチング素子に供給されるように、上記２N 個の第２のスイッチング素子を制御するスイッチング信号を発生するスイッチング信号発生手段と、
　上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第３及び第５のスイッチング素子をＯＦＦにし、上記第１の所定期間を含まない第２の所定期間で上記第３及び第５のスイッチング素子をＯＮにする第１のデグリッチ信号並びに、上記それぞれ２N 個の第１及び第２のスイッチング信号の変化点を含む第１の所定期間毎に上記第４及び第６のスイッチング素子をＯＮにし、上記第２の所定期間で上記第４及び第６のスイッチング素子をＯＦＦする第２のデグリッチ信号を発生するデグリッチ信号発生手段」を削除する補正。
　
（２）特許法第１７条の２第４項に適合するかについての検討
　上記補正事項（ａ）及び（ｂ）は、発明特定事項の一部を削除し、特許請求の範囲を拡張するものであり、補正前の旧請求項に記載した発明特定事項を限定するものであるということはできないから、特許請求の範囲の限定的減縮に該当しない。
　また、上記補正事項（ａ）及び（ｂ）は、明らかに、請求項の削除に該当しない。さらに、誤った記載をその本来の意味内容に正すのもでもなく、不明りょうな記載についてその本来の意味内容を明らかにするものであるとも認められないから、誤記の訂正にも明りょうでない記載の釈明にも該当しない。
　したがって、上記補正事項（ａ）及び（ｂ）は、特許法第１７条の２第４項各号に掲げられた事項を目的とするものでないから、本件補正は、特許法第１７条の２第４項の規定を満たすものではない。
　
（３）むすび
　したがって、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
（１）本願発明
　平成１８年１１月１７日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、願書に最初に添付した明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたものと認める。（上記「第２　（１）（補正前）【請求項１】」参照。）
　
（２）引用発明
Ａ　原審の拒絶理由に引用された特開平５−３３５９６３号公報（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【産業上の利用分野】本発明はディジタル信号をアナログ信号に変換するＤ／Ａ（ディジタル／アナログ）変換装置に関し、特にディジタル入力信号のサンプリング周波数よりも高いサンプリング周波数でＤ／Ａ変換を行う、オーバーサンプリング型Ｄ／Ａ変換装置に関するものである。」（２頁１欄、段落１）
　
ロ．「【００１６】
【実施例】以下、本発明の実施例について図面を参照しながら説明する。
【００１７】図１は本発明によるＤ／Ａ変換装置の一実施例を表すブロック図である。図１で、１０はディジタルフィルタ（ＤＦ）、１１はノイズシェーパ（ＮＳ）であり、共に図７で示したものと同一の構成・機能を有する。１２はデコーダ（ＤＥＣ）であり、ノイズシェーパ１１から出力されるディジタル信号に対応してｍ個の１ビット信号を出力するものである。１３は１ビットＤ／Ａ変換器列（ＤＡＣ）であり、第１のＤ／Ａ変換器（ＤＡＣ−１）から第ｍのＤ／Ａ変換器（ＤＡＣ−ｍ）までの、全て均一なｍ個の１ビットＤ／Ａ変換器で構成される。１４はアナログ加算器であり、１ビットＤ／Ａ変換器列１３から出力されるｍ個のアナログ信号を総合し、アナログ信号として出力する。１５はＤ／Ａ変換回路であり、１ビットＤ／Ａ変換器列１３とアナログ加算器１４とで構成される。図１のＤ／Ａ変換装置は、ディジタルフィルタ１０とノイズシェーパ１１によりディジタル入力信号をサンプリング周波数６４ｆｓ、１１（＝ｐ）レベルとしたのちに、デコーダ１２でｍ個の１ビット信号とし、さらにＤ／Ａ変換回路１５でアナログ信号に変換するものであり、ディジタル信号をより高いサンプリング周波数でアナログ信号に変換するいわゆるオーバーサンプリング型のＤ／Ａ変換装置となっている。
【００１８】図１のＤ／Ａ変換回路１５の一例を図２に示す。図２で、１３は１ビットＤ／Ａ変換器列（ＤＡＣ）、１４はアナログ加算器、１５はＤ／Ａ変換回路であり、それぞれ図１に対応している。２０はインバータであり、１ビット入力信号を反転して出力する。２１，２２は抵抗器、２３はオペアンプ（演算増幅器）である。図２の動作を説明すると、まずオペアンプ２３の非反転入力端子は接地されており、反転入力端子は仮想接地点となっている。また、１ビット入力信号はインバータ２０，抵抗器２１を介して全てオペアンプ２３の反転入力端子に接続され、さらに抵抗器２２を介してオペアンプ２３の出力端子に接続されている。即ち、抵抗器２１，２２による電流加算回路を構成している。いま、ＤＡＣ−１の抵抗器２１の抵抗値をＲ１、ＤＡＣ−２の抵抗器２１の抵抗値をＲ２、…、ＤＡＣ−ｍの抵抗器２１の抵抗値をＲmとし、抵抗器２２の抵抗値をＲfとするとき、アナログ出力電圧Ｅｏは（数２）で求められる。
【００１９】
【数２】
【００２０】ここで、１ビットＤ／Ａ変換器列１３は全て均一な構成であるから、抵抗器２１の抵抗値もＲ１＝Ｒ２＝…＝Ｒmであり、オペアンプ２３の出力即ちアナログ出力は、１ビット入力信号のうち“０”（即ち、インバータ２０の出力が“１”）になっている信号の数に比例した電圧値を出力するものとなっている。
【００２１】実際の回路では１ビットＤ／Ａ変換器列１３の抵抗器２１を完全に均一に製造することは不可能であり、何らかの相対誤差が存在する。この場合は（数２）からも明らかなように１ビット入力信号のうち“０”になっている信号の数だけではなく位置にも依存した電圧値が出力される。
【００２２】図１のデコーダ１２の一例を図３に示す。図３で、３０はポインタであり、入力信号の累算値の剰余を出力するものである。３１はＲＯＭ（読み出し専用メモリ）であり、入力信号を下位、ポインタ３０の出力を上位とするアドレスに対応してｍビットのデータを出力するものである。ここではｍ＝１０（＝ｐ−１）とする。図３の動作を説明すると、まずポインタ３０は図１のノイズシェーパ１１から出力される１１レベルの信号（０〜１０）を累算し、１０の剰余を求め出力する。従って、その出力は０〜９の１０通りとなる。次に、入力信号を下位、ポインタ３０の出力信号を上位とするアドレスをＲＯＭ３１に入力し、１０ビットのデータを得る。この１０ビットのデータは、１ビット信号１０個を表すものである。この時のアドレス（１０進数）とデータ（２進数）の関係を（表１）に示す。
【００２３】
【表１】
【００２４】（表１）を説明すると、１０ビットデータはアドレス下位即ち入力信号の数値が示すだけ“１”となっており、各ビットの総和が入力信号に等しくなるようになっている。また、アドレス下位即ちポインタ３０の出力信号の数値が示すだけ左にシフトされ、あふれた桁は右から現れるように巡回している。（表１）のようにＲＯＭ３１を定義することにより、例えば（表２）のようにデータが出力される。
【００２５】
【表２】
【００２６】（表２）からも判るように、入力信号の数値が示すだけの“１”が１０ビットデータを巡回するように出力されており、このことは入力信号の数値と１０ビットデータのうちの特定ビットとの相関が無いことを示している。このため、１０ビットデータがそれぞれ接続される１ビットＤ／Ａ変換器列１３の出力間にバラツキがある場合でも、信号帯域での歪やノイズの発生を小さくすることができる。」（３頁４欄〜６頁９欄、段落１６〜２６）
　
　上記引用例１の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．の【００１７】の記載及び図１によれば、Ｄ／Ａ変換装置は、ｍ個のＤ／Ａ変換器を有している。
　また、上記摘記事項ロ．の【００１７】における「１３は１ビットＤ／Ａ変換器列（ＤＡＣ）であり、第１のＤ／Ａ変換器（ＤＡＣ−１）から第ｍのＤ／Ａ変換器（ＤＡＣ−ｍ）までの、全て均一なｍ個の１ビットＤ／Ａ変換器で構成される。」との記載によれば、ｍ個のＤ／Ａ変換器は、その定電流値は互いに等しいということができる。
　また、上記摘記事項ロ．の【００２２】〜【００２６】の記載、図１、図３、表１及び表２によれば、デコーダは、ｍ個のＤ／Ａ変換器のうち、１入力信号、又は連続する複数の入力信号の値の和がｍを越えるまでは、ｍ個のＤ／Ａ変換器を１回ずつ使用するように入力信号に応じた個数のＤ／Ａ変換器を選択していることが読み取れる。
　また、上記摘記事項ロ．の【００１８】、【００１９】の記載、図１、図２及び数２によれば、オペアンプは、デコーダによって選択された個数のＤ／Ａ変換器よりの各定電流を加算している。
　
　したがって、引用例１には、以下の発明（以下、「引用発明１」という）が記載されている。
　
　「定電流値が互いに等しいｍ個のＤ／Ａ変換器と、
　該ｍ個のＤ／Ａ変換器のうち、１入力信号、又は連続する複数の入力信号の値の和がｍを越えるまでは、該ｍ個のＤ／Ａ変換器を１回ずつ使用するように入力信号に応じた個数のＤ／Ａ変換器を選択するデコーダと、
　該デコーダによって選択された個数のＤ／Ａ変換器よりの各定電流を加算するオペアンプとを有するＤ／Ａ変換装置。」
　
Ｂ　原審の拒絶理由に引用された特開昭６４−２７３０７号公報（以下、「引用例２」という。）には、図面とともに以下の事項が記載されている。
　
ハ．「［産業上の利用分野］
　本発明は、デジタル音響信号値をアナログ信号に変換する回路装置に関するものであり、その回路装置は、
　ａ．入来信号値が増大された反復率の補間信号値のシーケンスに変換される補間フィルタと、
　ｂ．補間信号値のワード長を減じ、量子化器、エラーフィルタおよび加算ステージから成る減少回路と、
　ｃ．出力電流がデジタルアナログコンバータの出力端において加算される複数の加重されていないスイッチングステージから成るデジタルアナログコンバータと、
　ｄ．量子化器の出力におけるデジタル信号値に応答して、出力電流の総量が供給された信号値に等しくなるようにスイッチングステージを制御し、周期的なステップバイステップスイッチングにより付勢されたスイッチングステージを選択する制御回路と、
　ｅ．デジタルアナログコンバータに後続し、アナログ信号を出力するローパスフィルタとを有することを特徴とする。」（２頁左下欄１５行〜右下欄１６行）
　
ニ．「［実施例］
　内部に読取り専用メモリおよびランダムアクセスメモリを備えたプログラム可能な計算論理ユニットによって形成されている音声制御回路１において、入力ラインから入来する音響信号値は音量、バランス、高音周波数および低音周波数を調節する（第１図）。入力ラインは２ｑの並列導体を有し、ｑは入来デジタル信号値または“ワード”のビット数である。実施例においてｑ=１６、すなわち音響信号は２１６レベルに量子化される。入力端でのそれらのサンプリング率ｆｓは３２ＫＨｚである。音声制御回路１における内部のワード長は２４ビツトである。ラインＡによって信号値（ｑ＝１６ビツト）は補間フィルタ３にオーバーサンプリング係数Ｕと共に伝送される。実施例においてＵ＝１６である。ラインＢ（文字Ａ、Ｂ、・・・は後にこれらのラインおよびラインに伝送された信号値の両方を示すために使用される）によって補間フィルタ３の出力は減少回路４に供給され、ここにおいてワード長は量子化エラーフィードバックにより１６から５ビツトに減少される。この減少回路の詳細は第５図により説明されている。
　ラインＤによってワード長ｎ（例えばｎ＝５）を有する信号値は、制御回路５に伝送され、ここにおいてそれらはｓ並列ビット（例ではｓ＝３２）に変換され、ｓ並列ビットはデジタルアナログコンバータ６に転送される。
コンバータの出力は、ラインＦによってローパスフィルタ８に供給され、このローパスフィルタからオーディオ周波数音響信号ＮＦとして出力する。２つの立体音響チャネルの１つだけがここに示されている。
　制御バス９に入来する制御信号はインターフェース回路１０を通過し、第１の制御ライン１１によって音声制御回路１に供給され、そこにおいて音響信号の音量および上記の他の音響パラメータがデジタル式に制御される。第２の制御ライン１２によってデジタル制御信号は加算的なデジタルアナログコンバータ７に供給され、デジタルアナログコンバータ７はアナログ音量の再調節のために制御された基準電圧Ｕｒｅｆを多重デジタルアナログコンバータ６に供給する。量子化が音量の低下と共に粗いものになる純粋なデジタル電圧調節と比較すると、結果としてアナログ再調節は減少された音量での信号対雑音比の改善となる。
　通常のデジタルアナログコンバータ７は、パルス幅変調器またはパルス密度変調器により置換されるごとが可能である。そのときデジタルアナログコンバータ７の出力は、基準電圧Ｕｒｅｆを平滑にするためにフィルタを後続して配置しなくてはならない。
　制御回路５−Ｋに供給された信号値シーケンスＤ（Ｋ）は、シーケンスインデクス、すなわちこの制御回路（第２図）においてデコードされる。そのようにして得られたスイッチング信号は、それぞれが抵抗器１６と直列のスイッチ１７から成る複数の並列スイッチングステージを制御する。スイッチ１７の位置ｌにおいてスイッチ１７は基準電圧Ｕｒｅｆが供給される抵抗器１６を演算増幅器の反転入力１に結合し、位置２においてスイッチ１７は抵抗器１６を設置された非反転入力に結合する。演算増幅器の出力１８は、抵抗器Ｒ１を有するフィードバックバス１９により反転入力に結合される。
　抵抗器１６は通常のデジタルアナログコンバータのように２進の重み（１：２：４：・・・２ｎ）にしたがって加重されずに、それらは全て同じ値である。２ｎの振幅値を表わすために、２ｎ−１個のスイッチが必要である。総出力電流Ｉ１はこのように位置ｌにおけるスイッチングステージの数によって決定する。
　上記のアナログ音量再調節は、基準電圧Ｕｒｅｆをデジタルアナログコンバータ７（第１図）からの出力で変化することによって制御される。第１図と関連して述べられるようにスイッチングステージの数は、オーバーサンプリングおよび量子化エラーフィードバックを有する予めワード長を減少する装置によって８から３１までの値に減少されることができる。しかしながらこのような装置は、Ｄ／Ａ変換の正確性条件を減じるものではない。９８ｄＢの信号対雑音比を有する１６ビツトシステムを実現するために、例えばデジタルアナログコンバータの量子化レベルは、ワード長を減少した後ごく僅かでなければならないが、量子化レベルの正確性（直線性）はワード長を減少しない１６ビツトのデジタルアナログコンバータの正確性に等しい。高信号対雑音比が比較的低い直線性のアナログコンバータにより達成される従来の特許出願に示された回路装置を具備していても、比較的高い正確性が必要である。
　図面で説明された制御回路網により、抵抗器１６の値Ｒが０．５％以下の高い相対偏差を示しても約９５ｄＢの信号対雑音比が得られる。
　これは同様にアナログ式に第３図のデコードおよびＤ／Ａコンバータ回路に当てはまる。この回路は、並列スイッチングステージの抵抗器が個々の電流源２０により置換されている点で第２図の回路とは異なるものである。第２図の回路に対してはまた約５０％の最大相対偏差が許容される。
　電流源２０に対する供給電圧Ｕｓは一定である。アナログ音量再調節のために個々の電流源２０は、デジタルアナログコンバータ７の出力信号により定められる制御電圧Ｕｒｅｆで決定される。
　個々の機能の高い相対偏差は、音響信号の連続的な振幅値を伝送するスイッチの周期的選択を決定することにより達成されることが可能である。第４図は、位置がブロック２２として示された８個のスイッチ１７を具備するデジタルアナログコンバータの実施例である。減少回路４から受信された信号振幅値Ｄ（１）＝４，Ｄ（２）＝３，Ｄ（３）＝５およびＤ（４）＝２は、デジタルアナログコンバータにより次々に出力される。
　第１の振幅値“４”は、関連したスイッチ１７−ｓ１乃至ｓ４を閉じることにより、すなわちスイッチｓｌで始まる最初の４個のスイッチが位置１に設定されることにより演算増幅器１８の反転入力に最初の４個の抵抗器（または電流源）を接続することによって表わされる。次の振幅値“３”はスイッチｓ５乃至ｓ７を閉じ、スイッチｓｌ乃至ｓ４を開くことにより表わされる。次の振幅値“５”に対して最後のスイッチｓ８、およびそれに後続して最初の４個のスイッチｓ１乃至ｓ４が閉じられる。それからスイッチｓ５およびｓ６は振幅値“２”を伝送するために閉鎖される。周期的なスイッチ切替の結果として、個々の部品の偏差によって引起こされる回避できない変動が平均化される。すなわち偏差の積分はゼロに近付く。
　振幅変動は、オーバーサンプリングを具備するデジタルアナログコンバータシステムにおいて可聴範囲を超える雑音スペクトルを発生する。可聴範囲を参照すると部品の公差によって発生される信号対雑音比は、オーバーサンプリング係数Ｕの増大と共に増加する。
　２進加重された抵抗器または入力電流の従来の原理に対して、同一の抵抗器または電流源から成るデジタルアナログコンバータの構造は、同じ割合いの部品公差に対する２ｎ（ｎ＝ワードの長さ）倍の信号対雑音比の改善を与える。このように非常に高い信号対雑音比は、本発明によるＤ／Ａコンバータ回路、すなわちワード長減少装置に結合された周期的なスイッチ動作により実現されることは明かである。」（３頁左下欄１５行〜５頁右上欄１４行）
　
　上記引用例２の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ニ．における「これは同様にアナログ式に第３図のデコードおよびＤ／Ａコンバータ回路に当てはまる。この回路は、並列スイッチングステージの抵抗器が個々の電流源２０により置換されている点で第２図の回路とは異なるものである。」、「抵抗器１６は通常のデジタルアナログコンバータのように２進の重み（１：２：４：・・・２ｎ）にしたがって加重されずに、それらは全て同じ値である。２ｎの振幅値を表わすために、２ｎ−１個のスイッチが必要である。」との記載、Ｆｉｇ２及び３によれば、Ｄ／Ａコンバータ回路は、並列スイッチングステージに電流源２０を用いており、入力語長がｎビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２ｎ −１）｝に応じたＤｉ個の電流源２０を選択し、２ｎ個の電流源２０を用いることが導き出される。
　
　したがって、引用例２には、以下の発明（以下、「引用発明２」という）が記載されている。
　
　「並列スイッチングステージに２ｎ個の電流源２０を用い、入力語長がｎビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２ｎ −１）｝に応じたＤｉ個の電流源２０を選択するＤ／Ａコンバータ回路。」
　
（３）対比
　そこで、本願発明と引用発明１とを対比すると、
ａ．引用発明１の「入力信号」、「デコーダ」及び「オペアンプ」は、本願発明の「入力データ」、「選択手段」及び「電流加算手段」に対応する構成であり、それぞれの間に実質的な差異はない。
ｂ．引用発明１の「Ｄ／Ａ変換器」と、本願発明の「定電流源」とは、引用発明１の「Ｄ／Ａ変換器」は、抵抗器による定電流手段ということができるから、いずれも、「定電流手段」という点で一致する。
ｃ．引用発明１の「該ｍ個のＤ／Ａ変換器のうち、１入力信号、又は連続する複数の入力信号の値の和がｍを越えるまでは、該ｍ個のＤ／Ａ変換器を１回ずつ使用するように入力信号に応じた個数のＤ／Ａ変換器を選択するデコーダ」と、本願発明の「該２N 個の定電流源のうち、１入力データ、又は、連続する複数の入力データの値の和が２N を越えるまでは、該２N 個の定電流源を１回ずつ使用するように、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応じたＤｉ個の定電流源を選択する選択手段」とは、上記ａ．及びｂ．の対比を考慮すれば、いずれも、「特定の数個の定電流手段のうち、１入力データ、又は、連続する複数の入力データの値の和が特定の数を超えるまでは、特定の数個の定電流手段を１回ずつ使用するように、所定の入力データに応じた所定個の定電流手段を選択する選択手段」という点で一致する。
ｄ．引用発明１の「Ｄ／Ａ変換装置」は、Ｄ／Ａ変換器である。
　
　したがって、本願発明と引用発明１は、以下の点で一致ないし相違している。
　
＜一致点＞
　
　「定電流値が互いに等しい特定の数個の定電流手段と、
　該特定の数個の定電流手段のうち、１入力データ、又は、連続する複数の入力データの値の和が特定の数を超えるまでは、該特定の数個の定電流手段を１回ずつ使用するように、所定の入力データに応じた所定個の定電流手段を選択する選択手段と、
　該選択手段によって選択された所定個の定電流手段よりの各定電流を加算する電流加算手段とを有するＤ／Ａ変換器。」
　
＜相違点１＞
　
　「特定の数個の定電流手段」に関し、本願発明は、「定電流源」を有し、その数が「２N （但し、ＮはＮ＝２、３、……）」であるのに対し、引用発明１は、「Ｄ／Ａ変換器」であり、その数が「ｍ」である点。
　
＜相違点２＞
　
　「所定の入力データ」及び「所定個の定電流手段」に関し、本願発明は、「入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝」であり、これに応じて、「Ｄｉ個の定電流源」を選択するのに対し、引用発明１は、入力語長が不明であり、これに応じて、何個のＤ／Ａ変換器を選択するか不明な点。
　
（４）判断
　そこで、上記相違点１及び２について検討する。
　引用発明２の「電流源２０」、「入力語長がｎビット」及び「Ｄ／Ａコンバータ回路」は、本願発明の「定電流源」、「入力語長がＮビット」及び「Ｄ／Ａ変換器」に相当するから、引用発明２は、
　「並列スイッチングステージに２Ｎ個の定電流源を用い、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ −１）｝に応じたＤｉ個の定電流源を選択するＤ／Ａ変換器。」
と表現することができる。
　そして、引用発明１において引用発明２を採用することに特段の阻害要因は見あたらないから、引用発明１の「Ｄ／Ａ変換器」に換えて、引用発明２の「定電流源（電流源２０）」を用いるとともに、入力データを「入力語長がＮビット」とし、「入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２Ｎ −１）｝に応じたＤｉ個の定電流源を選択する」構成とすることは当業者が容易に成し得ることであり、その際、定電流源の数を「２N （但し、ＮはＮ＝２、３、……）」とすることは、Ｄ／Ａ変換器の用途に応じて、当業者が適宜成し得ることである。
　
　さらに、本願発明の作用効果も，引用発明１及び２から当業者が容易に予測できる範囲のものである。
　
第４　むすび
　以上のとおり、本願発明は、引用発明１及び２に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。