(57)【特許請求の範囲】
【請求項１】
絶縁層上に半導体層が形成された基板に対して前記半導体層表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクとして前記半導体層に対してほぼ垂直に第１導電型不純物をイオン注入して前記半導体層にソース・ドレインとなる第１不純物領域を形成する工程と、前記ゲート電極パターンの側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記半導体層に対して斜めに第２導電型不純物をイオン注入して前記ソース・ドレインとなる第１不純物領域間の前記半導体層表面から所定の深さの領域に前記半導体層表面よりも第２導電型不純物の濃度が高い第２不純物領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に薄膜  ＳＯＩ構造の  ＭＯＳＦＥＴ  及びその製造方法に関する。
【０００２】
【従来の技術】
薄膜  ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）素子、例えば絶縁膜上に形成したＳＯＩ  トランジスタが、０．１  μｍ世代のデバイスとして最近注目されるようになってきている。
【０００３】
この薄膜  ＳＯＩ素子は、絶縁膜によりその下の半導体基板と電気的に絶縁しているため、寄生容量が小さいという大きな利点を有する。また、同様な理由でソフトエラーに強い等の利点があることが知られている。
【０００４】
更に、ＳＯＩ  層の薄膜化によりＳＯＩ  層が完全に空乏化する場合には、移動度（モビリティ）の増加による動作速度の向上や低消費電力化、さらにはスイッチング特性の改善を容易に達成することができる。また、チャネル長の微細化に伴うしきい電圧Ｖｔｈの低下（いわゆる短チャネル効果）がバルクに形成したＭＯＳＦＥＴよりも小さいことが報告されている（Ｍ．  Ｙｏｓｈｉｍｉ  ｅｔ  ａｌ．，  ＩＥＩＣＥ  Ｔｒａｎｓ．，  ｖｏｌ．  Ｅ７４，
ｐ．  ３３７，  １９９１  ）。
【０００５】
また、０．１  μｍ世代の薄膜  ＳＯＩ素子では、低消費電力化は必須であり、電源電圧は  １  Ｖ程度が予想される。これを達成するには、素子のしきい値を適正に設定することが、最も重要である。
【０００６】
ところが、薄膜  ＳＯＩ素子ではしきい値の設定が難しく、回路設計が困難となるという問題がある。これを解決するために、従来方法では、チャネル領域の不純物濃度を高くして、しきい値の調整を行っていた。しかしながら、この方法は、薄膜  ＳＯＩ素子の大きな特徴であるモビリティの増大を消失させてしまうという欠点があった。
【０００７】
一方、薄膜  ＳＯＩ素子において待機時の消費電力を抑える等のために、良好な  ｓｕｂｔｈｒｅｓｈｏｌｄ  特性は必要不可欠である。元来、ＳＯＩ  素子の特徴として、優れた  ｓｕｂｔｈｒｅｓｈｏｌｄ  特性が期待されるが、実際に素子を作製すると、ｓｕｂｔｈｒｅｓｈｏｌｄ特性に劣化が見られる。
【０００８】
図８は、本発明者が作製したSOI素子のI-V特性である。横軸はゲート電圧、縦軸はドレイン電流である。ドレイン電流が立ち上がる領域においてハンプ(こぶ)が見られ、低ゲート電圧側でドレイン電流の増加が確認される。即ち、素子のしきい値が低下してsubthreshold特性が劣化していることが明らかである。
【０００９】
図９は、このsubthreshold特性の劣化を説明するための薄膜SOI素子の断面図である。２１３はLOCOS法により形成された素子分離領域であり、そのバーズ・ビーク領域の下に、本来のSOI層のチャネル領域２１５よりも膜厚の薄い領域２１５ａが形成される。２１１はシリコン基板、２１２は埋め込みシリコン酸化膜、２１４はゲート電極である。
【００１０】
このように、領域２１５ａが形成されると、この部分にしきい値の低い寄生トランジスタが存在するようになり、この寄生トランジスタが働くことにより、トランジスタ全体のしきい値は本来のトランジスタよりも低くなる。即ち、ゲート電圧を印加すると、まず寄生トランジスタに電流が流れ、その後に本来のトランジスタに電流が流れるために、図８に示すようなハンプ特性が現れる。この現象の詳細な解析は、例えばIEEE, Transactions on Electron Devices, vol. 39, p. 874, 1992. に示されている。
【００１１】
【発明が解決しようとする課題】
以上のように、従来の薄膜  ＳＯＩ素子では、回路設計のためしきい値設定の調整を行うことが不可欠であり、これを達成すべくチャネルの不純物濃度を高くしており、このため薄膜  ＳＯＩ素子本来の超高速性を実現することが困難であった。
【００１３】
本発明は、上記実情に鑑みてなされたものであり、しきい値が適正に設定可能であり、かつ高速動作が可能な薄膜  ＳＯＩ素子を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
［概略］
（第１の発明）
上記した問題を解決するために、絶縁層上に形成された半導体層と、この半導体層に離間して形成された第１導電型のソース領域及びドレイン領域と、このソース領域及びドレイン領域間の前記半導体層の表面に形成されチャネルとなる、第２導電型の不純物を含む表面領域と、前記ソース領域及びドレイン領域間でかつ前記表面領域よりも前記絶縁層側に形成され、前記表面領域よりも高い濃度の第２導電型の不純物を含む不純物領域と、前記表面領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とを備えたことを特徴とする半導体装置を提供することが望まれる。
【００１５】
かかる半導体装置においては、以下の態様が好ましい。
（１）前記不純物領域の不純物濃度は１×１０16ｃｍ-3以上であり、前記表面領域の不純物濃度は１×１０16ｃｍ-3未満であること。
【００１６】
（２）前記不純物領域の不純物濃度は１×１０１７ｃｍ−３以上であり、前記表面領域の不純物濃度は１×１０１６ｃｍ−３未満であること。
（３）前記不純物領域は、前記絶縁層と接する前記半導体層の部分に形成されたこと。
【００１７】
（４）前記半導体層の厚みは１０ｎｍよりも厚く、かつ前記不純物領域は前記半導体層の表面から１０ｎｍ以上の深さに形成されたこと。
さらに、かかる半導体装置を製造する方法として、本発明は、絶縁層上に半導体層が形成された基板に対して前記半導体層表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクとして前記半導体層に対してほぼ垂直に第１導電型不純物をイオン注入して前記半導体層にソース・ドレインとなる第１不純物領域を形成する工程と、前記ゲート電極パターンの側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記半導体層に対して斜めに第２導電型不純物をイオン注入して前記ソース・ドレインとなる第１不純物領域間の前記半導体層表面から所定の深さの領域に前記半導体層表面よりも第２導電型不純物の濃度が高い第２不純物領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法を提供する。
【００１８】
かかる本発明において、前記半導体層に対して斜めに第２導電型不純物をイオン注入する工程は、前記ゲート電極パターンの側壁に選択的に側壁絶縁膜を形成し、この側壁絶縁膜をもマスクとしてイオン注入を行う工程であることが好ましい。
【００１９】
さらにまた、他の製造方法として、絶縁層上に半導体層が形成された基板に対して、前記絶縁層に第１導電型不純物を含有せしめる工程と、前記半導体層表面にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクとして前記半導体層に対して第２導電型不純物をイオン注入して、前記半導体層にソース・ドレインとなる第２導電型不純物含有領域を形成する工程と、熱処理により前記絶縁層に含有される第１導電型不純物を前記半導体層中に拡散せしめて、前記ソース・ドレインとなる第２導電型不純物含有領域間の前記半導体層表面から所定の深さの領域に、前記半導体層表面よりも第１導電型不純物の濃度が高い第１導電型不純物含有領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法がある。
【００４２】
［作用］
本発明によれば、ソース領域及びドレイン領域間でかつ第２導電型の不純物を含む表面領域よりも絶縁層側、例えば前記絶縁層とその上の半導体層との界面近傍に、前記表面領域よりも高い濃度の第２導電型の不純物を含む不純物領域が形成されるので、この第２導電型の不純物の濃度を調整することによって、しきい値の適正な制御が可能である。さらに、前記表面領域、即ちチャネル表面は低濃度のままであるため、高いモビリティを達成でき、超高速デバイスを実現できる。
【００５１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
（第１の実施形態）
【００５２】
図１は、本発明に係る薄膜  ＳＯＩ構造の  ＭＯＳＦＥＴ  の構造を示す断面図である。図１に示すように、シリコン基板１上に埋め込みシリコン酸化膜２が形成され、このシリコン酸化膜２の上には島状シリコン層３が形成され、このシリコン層３とシリコン酸化膜２との界面に接して、シリコン層３にＰ  型不純物領域６が形成されている。この領域の不純物濃度を調節することにより、適正なしきい値設定が可能な、Ｎ  型  ＭＯＳＦＥＴ  が実現できる。逆に、Ｐ  型  ＭＯＳＦＥＴ  では、Ｎ  型不純物領域を形成する。さらに、チャネル表面は低濃度のままであるため、高いモビリティが保持され、超高速デバイスが実現できる。
【００５３】
なお、図１において４はゲート酸化膜、５はゲート電極、７はソース・ドレイン領域である。
図２は、図１に示す薄膜  ＳＯＩ素子の製造方法を示す工程断面図である。図１と同一の部分には同一の符号を付して示す。
【００５４】
図２（ａ）は、通常の  ＭＯＳプロセスを用いて、ゲート加工、および、ソース・ドレイン形成を終了した状態を示す断面図である。次に、図２（ｂ）に示すように、窒化シリコン膜８を全面に堆積し、異方性エッチングにより、側壁残しを行う。これによりゲート電極５の側壁に窒化シリコン膜８が選択的に形成される。
【００５５】
さらに、図２（ｃ）に示すように、回転斜めイオン注入によりボロンを島状シリコン層３に導入する。イオン注入されたボロンはシリコン窒化膜８を通過しにくいため、チャネル表面には、ボロンは導入されない。ソース・ドレイン領域７を通過したボロンは、埋め込み酸化膜２と島状シリコン層３との界面に到達する。さらに、ゲート長が短いため、ソース部から導入したボロン領域と、ドレイン部から導入したボロン領域とはつながって、Ｐ  型不純物領域６が形成される。イオン注入の加速電圧は、ＳＯＩ  膜厚に応じて、適宜、調整する。また、ドーズ量は、所望のしきい値に応じて、適宜、調整する。
【００５６】
図３は、本発明に係る薄膜  ＳＯＩ素子の他の構造を示す断面図である。図３に示すように、シリコン基板３１上に埋め込みシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上には島状シリコン層３３が形成され、このシリコン層３３とシリコン酸化膜３２との界面に接して、シリコン層３３にＰ  型不純物領域３６が形成されている。３４はゲート酸化膜、３５はゲート電極、３７はソース・ドレイン領域である。
【００５７】
埋め込みシリコン酸化膜３２には、ボロンが導入されている。ボロンが導入された埋め込み酸化膜３２を有する  ＳＯＩ基板は、貼り合わせ技術により、容易に達成できる。Ｐ  型不純物領域３６は、埋め込み酸化膜３２からのボロンの拡散により形成する。埋め込み酸化膜３２に導入するボロンの濃度や熱工程は、Ｐ  型不純物領域３６の所望のプロファイルに応じて、適宜、調整する。
【００５８】
図４は、図３に示す薄膜  ＳＯＩ素子の  Ｐ型不純物プロファイルをシミュレーションした結果を示す特性図である。図４（ａ）は図３に示す薄膜  ＳＯＩ素子の部分断面拡大図を示し、図４（ｂ）はボロンの濃度プロファイルを示す。図４（ｂ）における点線部分は図４（ａ）における埋め込みシリコン酸化膜３２と島状シリコン層３３との界面を示す。
【００５９】
シミュレーションでは、ボロンの濃度を１０１９ｃｍ−３とした。また、熱工程を  ８５０℃，  ３０分としている。非常に急峻な  Ｐ型不純物プロファイルが、埋め込み酸化膜３２と島状シリコン層３３との界面近傍で達成されている。また、島状シリコン層３３表面には、拡散の影響はまったく見られず、低濃度のままに保たれている。
【００６０】
（参考例）
図５は、図３に示す薄膜SOI素子の他の製造方法を示す工程断面図である。まず、図５（ａ）に示すように、シリコン基板５１上に埋め込みシリコン酸化膜５２が形成され、このシリコン酸化膜５２の上には島状シリコン層５３が形成されたSOI基板を用意し、埋め込みシリコン酸化膜５２にボロンのイオン注入を行うことにより、埋め込み酸化膜５２にボロンを導入する。このとき、埋め込み酸化膜５２の中央付近にボロンの飛程が到達するように、イオン注入時の加速電圧を調整する。また、ドーズ量に関しては、後に形成する所望のP型不純物領域５６に応じて、以後の熱工程を考慮に入れて、適宜、調整する。この後、ゲート酸化膜５４を形成し、この上にゲート電極５５を形成する。ここで、SOI基板としてＳＩＭＯＸ（Separation by Implanted Oxygen）法により形成したものを用いる場合、上記したボロンのイオン注入の条件は、例えば以下のようにすると良い。即ち、酸素のイオン注入条件を加速電圧１２０ｋｅｖ、ドーズ量３．９×１０17cm-2とした場合には、加速電圧１５０ｋｅｖ、ドーズ量１．０×１０15cm-2とする。また、燐をイオン注入する場合は、上記酸素のイオン注入条件の下で加速電圧１２０ｋｅｖ、ドーズ量１．０×１０15cm-2とする。
【００６１】
次に、ゲート電極５５をマスクとしてヒ素や燐のイオン注入を行うことにより、ｎ型ソース・ドレイン領域５７を形成する。さらに、埋め込み酸化膜５２からのボロンの拡散によりＰ  型不純物領域５６を形成する。このＰ  型不純物領域５６は、シリコン層５３とシリコン酸化膜５２との界面に接して、シリコン層５３に形成される。
【００６２】
（参考例）
図６は、本発明に係る薄膜 SOI構造の MOSFET の他の構造を示す断面図である。図６に示すように、シリコン基板６１上に埋め込みシリコン酸化膜６２が形成され、このシリコン酸化膜６２の上には島状シリコン層６３が形成されている。シリコン酸化膜６２の内部には負の固定電荷を有する固定電荷領域６６が形成されている。逆にP 型 MOSFET の場合は、正の固定電荷を有する固定電荷領域を形成すれば良い。
【００６３】
なお、図６において６４はゲート酸化膜、６５はゲート電極、６７はソース・ドレイン領域である。
負の固定電荷を有する固定電荷領域６６の固定電荷量を調節することにより、適正なしきい値設定が可能な、Ｎ  型  ＭＯＳＦＥＴ  が実現できる。即ち、本実施形態によれば、埋め込み酸化膜６２に負の固定電荷が導入されており、この負の固定電荷は、チャネル領域の基準電位を引き上げる方向に作用するので、結果的にしきい値は上昇する。つまり、導入する固定電荷量を調整することにより、所望のしきい値が達成できる。この場合、チャネル表面は低濃度のままであるため、高いモビリティが保持され、超高速デバイスが実現できる。
【００６４】
図７は、図６に示す薄膜  ＳＯＩ素子の製造方法を示す工程断面図である。図７と同一の部分には同一の符号を付して示す。
まず、図７（ａ）に示すように、シリコン基板６１上に埋め込みシリコン酸化膜６２が形成され、このシリコン酸化膜６２の上に島状シリコン層６３が形成されたＳＯＩ  基板を用いる。シリコン酸化膜６２の中には負の固定電荷を有する固定電荷領域６６を形成する。この形成方法としては、例えば以下の方法を用いる。
【００６５】
即ち、シリコン基板６１上にシリコン酸化膜６２を形成し、このシリコン酸化膜６２をプラズマ中に浸す。プラズマ中に浸されることにより、プラズマと基板との間に電界が印加され、チャージ・アップ効果によって、シリコン酸化膜６２にも電界が印加され、結果的に固定電荷が発生する。発生量は、プラズマのエネルギーや印加する電界によって、適宜、調整することが可能である。例えば、プラズマガスとしてＡｒガスを用い、マグネトロン放電を利用した場合には、ガス流量３０ｓｃｃｍ、圧力１０ｍＴｏｒｒ、磁界１２０Ｇａｕｓｓ、ＲＦパワー３Ｗ／ｃｍ２  とする。
【００６６】
この後、ゲート絶縁膜６４を形成し、ゲート電極となる導電膜を形成し、これをゲート電極形状に加工してゲート電極６５を形成する。この時の断面形状を表わす図が図７（ａ）である。さらに、図７（ｂ）に示すようにソース・ドレイン領域を形成する。
【０１２０】
なお、本発明は上述した実施形態の方法に限定されるものではない。例えば、酸素イオンをシリコン基板にイオン注入するＳＩＭＯＸ  法でＳＯＩ  層を形成したが、シリコン酸化層の上の多結晶シリコン膜をレーザ・ビーム・アニール技術で単結晶化させＳＯＩ  層を形成してもよい。また、シリコン基板同志をシリコン酸化膜を介してお互いに貼り合わせることによりＳＯＩ  層を形成しても良い。
その他、本発明の要旨を逸脱しない範囲で種々変形して実施可能である。
【０１２１】
【発明の効果】
本発明によれば、しきい値を適正に設定することが可能であり、かつ高速動作が可能な  ＳＯＩ素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る薄膜SOI素子の構造を示す断面図。
【図２】図１の薄膜SOI素子を製造する方法を示す工程断面図。
【図３】本発明の第１の実施形態に係る他の薄膜SOI素子の構造を示す断面図。
【図４】本発明の第１の実施形態に係る薄膜SOI素子のシミュレーション結果を示す特性図。
【図５】本発明の第１の実施形態に係る薄膜SOI素子の他の製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係る薄膜SOI素子の構造を示す断面図。
【図７】図６の薄膜SOI素子を製造する方法を示す工程断面図。
【図８】 従来の薄膜 SOI素子の電気的特性を示す特性図。
【図９】 従来の薄膜 SOI素子の構造を示す断面図。
【符号の説明】
１：シリコン基板２：絶縁層３：半導体層４：ゲート絶縁膜５：ゲート電極６：第２導電型の不純物を含む不純物領域７：ソース・ドレイン領域
【図１】
0003556407.tif 000002
【図２】
0003556407.tif 000003
【図３】
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【図４】
0003556407.tif 000005
【図５】
0003556407.tif 000006
【図６】
0003556407.tif 000007
【図７】
0003556407.tif 000008
【図８】
0003556407.tif 000009
【図９】
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