(57)【特許請求の範囲】
【請求項１】
（イ）直流電圧入力端子にドレイン端子が接続された第１スイッチングＦＥＴと、
（ロ）該第１スイッチングＦＥＴのソース端子にドレイン端子が接続され、ソース端子がＧＮＤレベルに接続されている第２スイッチングＦＥＴと、
（ハ）前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴのオン／オフを制御するために前記第１スイッチングＦＥＴのゲート端子及び前記第２スイッチングＦＥＴのゲート端子に接続され、前記第１スイッチングＦＥＴをターン・オンすると共に前記第２スイッチングＦＥＴをターン・オフし、若しくは、前記第１スイッチングＦＥＴをターン・オフすると共に前記第２スイッチングＦＥＴをターン・オンするＰＷＭコントローラと、
（ニ）前記第１スイッチングＦＥＴの前記ソース端子に一端が接続され他端が出力端子であるコイルと、
（ホ）前記出力端子と前記ＧＮＤレベルの間に接続された平滑用コンデンサと、
（ヘ）前記第１スイッチングＦＥＴの前記ドレイン端子、前記ソース端子及び前記ゲート端子に接続された保護回路とを備え、
（ト）該保護回路が、
（ａ）前記第１スイッチングＦＥＴの前記ドレイン端子に一端が接続された第１抵抗と、
（ｂ）該第１抵抗の他端に一端が接続され、他端が前記第１スイッチングＦＥＴの前記ソース端子に接続され、温度上昇に応じて電気抵抗値が上昇する正特性サーミスタと、
（ｃ）ベースが前記第１抵抗の前記他端に接続され、エミッタが前記第１スイッチングＦＥＴの前記ソース端子に接続された第１トランジスタと、
（ｄ）該第１トランジスタのコレクタに一端が接続された第２抵抗と、
（ｅ）該第２抵抗の他端にベースが接続され、エミッタが前記第１スイッチングＦＥＴの前記ドレイン端子に接続された第２トランジスタと、
（ｆ）該第２トランジスタのコレクタにベースが接続され、コレクタが前記第１スイッチングＦＥＴのゲート端子に接続され、エミッタが前記第１スイッチングＦＥＴの前記ソース端子に接続された第３トランジスタと、
（ｇ）前記第１トランジスタの前記ベースと前記第２トランジスタのコレクタとを接続する接続線とを有することを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項２】
前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴが、ＮチャンネルＦＥＴであり、前記第１トランジスタ及び前記第３トランジスタがＮＰＮトランジスタであり、前記第２トランジスタがＰＮＰトランジスタであることを特徴とする、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記第１スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記第１スイッチングＦＥＴ、前記第２スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項５】
（イ）直流電圧入力端子にドレイン端子が接続された第１スイッチングＦＥＴと、
（ロ）該第１スイッチングＦＥＴのソース端子にドレイン端子が接続され、ソース端子がＧＮＤレベルに接続されている第２スイッチングＦＥＴと、
（ハ）前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴのオン／オフを制御するために前記第１スイッチングＦＥＴのゲート端子及び前記第２スイッチングＦＥＴのゲート端子に接続され、前記第１スイッチングＦＥＴをターン・オンすると共に前記第２スイッチングＦＥＴをターン・オフし、若しくは、前記第１スイッチングＦＥＴをターン・オフすると共に前記第２スイッチングＦＥＴをターン・オンするＰＷＭコントローラと、
（ニ）前記第１スイッチングＦＥＴの前記ソース端子に一端が接続され他端が出力端子であるコイルと、
（ホ）前記出力端子と前記ＧＮＤレベルの間に接続された平滑用コンデンサと、
（ヘ）前記第１スイッチングＦＥＴの前記ドレイン端子、前記ソース端子及び前記ゲート端子に接続された保護回路とを備え、
（ト）該保護回路が、
（ａ）前記第１スイッチングＦＥＴの前記ドレイン端子に一端が接続された第１抵抗と、
（ｂ）該第１抵抗の他端に一端が接続され、他端が前記第１スイッチングＦＥＴの前記ソース端子に接続され、温度上昇に応じて電気抵抗値が上昇する正特性サーミスタと、
（ｃ）ベースが前記第１抵抗の前記他端に接続され、エミッタが前記第１スイッチングＦＥＴの前記ソース端子に接続されたトランジスタと、
（ｄ）該トランジスタのコレクタに一端が接続され、他端が前記第１スイッチングＦＥＴの前記ゲート端子に接続された第２抵抗とを有することを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項６】
前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴが、ＮチャンネルＦＥＴであり、前記トランジスタがＮＰＮトランジスタであることを特徴とする、請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記第１スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記第１スイッチングＦＥＴ、前記第２スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項９】
（イ）直流電圧入力端子にドレイン端子が接続された第１スイッチングＦＥＴと、
（ロ）該第１スイッチングＦＥＴのソース端子にドレイン端子が接続され、ソース端子がＧＮＤレベルに接続されている第２スイッチングＦＥＴと、
（ハ）前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴのオン／オフを制御するために前記第１スイッチングＦＥＴのゲート端子及び前記第２スイッチングＦＥＴのゲート端子に接続され、前記第１スイッチングＦＥＴをターン・オンすると共に前記第２スイッチングＦＥＴをターン・オフし、若しくは、前記第１スイッチングＦＥＴをターン・オフすると共に前記第２スイッチングＦＥＴをターン・オンするＰＷＭコントローラと、
（ニ）前記第１スイッチングＦＥＴの前記ソース端子に一端が接続され他端が出力端子であるコイルと、
（ホ）前記出力端子と前記ＧＮＤレベルの間に接続された平滑用コンデンサと、
（ヘ）前記第１スイッチングＦＥＴの前記ドレイン端子、前記ソース端子及び前記ゲート端子に接続された保護回路とを備え、
（ト）該保護回路が、
（ａ）前記第１スイッチングＦＥＴの前記ドレイン端子に一端が接続され、温度上昇に応じて電気抵抗値が減少する負特性サーミスタと、
（ｂ）該負特性サーミスタの他端に一端が接続され、他端が前記第１スイッチングＦＥＴの前記ソース端子に接続された第１抵抗と、
（ｃ）ベースが前記負特性サーミスタの前記他端に接続され、エミッタが前記第１スイッチングＦＥＴの前記ソース端子に接続されたトランジスタと、
（ｄ）該トランジスタのコレクタに一端が接続され、他端が前記第１スイッチングＦＥＴの前記ゲート端子に接続された第２抵抗とを有することを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項１０】
前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴが、ＮチャンネルＦＥＴであり、前記トランジスタがＮＰＮトランジスタであることを特徴とする、請求項９に記載のＤＣ／ＤＣコンバータ。
【請求項１１】
前記第１スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項９に記載のＤＣ／ＤＣコンバータ。
【請求項１２】
前記第１スイッチングＦＥＴ、前記第２スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項９に記載のＤＣ／ＤＣコンバータ。
【請求項１３】
（イ）直流電圧入力端子にドレイン端子が接続された第１スイッチングＦＥＴと、
（ロ）該第１スイッチングＦＥＴのソース端子にドレイン端子が接続され、ソース端子がＧＮＤレベルに接続されている第２スイッチングＦＥＴと、
（ハ）前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴのオン／オフを制御するために前記第１スイッチングＦＥＴのゲート端子及び前記第２スイッチングＦＥＴのゲート端子に接続され、前記第１スイッチングＦＥＴをターン・オンすると共に前記第２スイッチングＦＥＴをターン・オフし、若しくは、前記第１スイッチングＦＥＴをターン・オフすると共に前記第２スイッチングＦＥＴをターン・オンするＰＷＭコントローラと、
（ニ）前記第１スイッチングＦＥＴの前記ソース端子に一端が接続され他端が出力端子であるコイルと、
（ホ）前記出力端子と前記ＧＮＤレベルの間に接続された平滑用コンデンサと、
（ヘ）前記第１スイッチングＦＥＴの前記ドレイン端子、前記ソース端子及び前記ゲート端子に接続された保護回路とを備え、
（ト）該保護回路が、
（ａ）前記第１スイッチングＦＥＴの前記ドレイン端子に陽極が接続され、温度上昇に応じて順方向の電圧値が小さくなる第１ダイオード、該第１ダイオードの陰極に陽極が接続され、温度上昇に応じて順方向の電圧値が小さくなる第２ダイオード及び該第２ダイオードの陰極に陽極が接続され、温度上昇に応じて順方向の電圧値が小さくなる第３ダイオードと、
（ｂ）該第３ダイオードの陰極に一端が接続され、他端が前記第１スイッチングＦＥＴの前記ソース端子に接続された第１抵抗と、
（ｃ）ベースが前記第３ダイオードの前記陰極に接続され、エミッタが前記第１スイッチングＦＥＴの前記ソース端子に接続されたトランジスタと、
（ｄ）該トランジスタのコレクタに一端が接続され、他端が前記第１スイッチングＦＥＴの前記ゲート端子に接続された第２抵抗とを有することを特徴とする、ＤＣ／ＤＣコンバータ。
【請求項１４】
前記第１スイッチングＦＥＴ及び前記第２スイッチングＦＥＴが、ＮチャンネルＦＥＴであり、前記トランジスタがＮＰＮトランジスタであることを特徴とする、請求項１３に記載のＤＣ／ＤＣコンバータ。
【請求項１５】
前記第１スイッチングＦＥＴ及び前記保護回路が、一体となって別個の１つのパッケージに内蔵されていることを特徴とする、請求項１３に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子に関する過熱保護に関し、より詳しくは、スイッチング速度を遅くすることなく過熱保護を可能とするスイッチング素子等に関する。
【０００２】
【従来の技術】
現在、ノートＰＣなどで設計される大容量のＤＣ／ＤＣコンバータは、効率、発熱の観点から同期整流方式が広まっている。また、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）コントローラのサポートするハイサイドスイッチングＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）、ローサイドスイッチングＦＥＴは、ともにＮチャンネルのＦＥＴが一般的である。これらのスイッチングＦＥＴは、加える電圧によって発生する電界で多数キャリアの移動を制御し、ＯＮ／ＯＦＦを行うものであり、入力インピーダンスが高く、ＩＣ上にトランジスタを形成するときの構造を簡略化することができる。現在では、絶縁体を用いて電界効果だけを利用するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）型が多く用いられている。
【０００３】
このノートＰＣなどで設計される大容量のＤＣ／ＤＣコンバータでは、例えば、ＡＣアダプタから約１６Ｖ、電池電圧から約１０Ｖを入力電圧（Ｖｉｎ）とし、例えばＣＰＵに対して約１．６Ｖの出力電圧（Ｖｏｕｔ）を供給している。ここで、近年、例えばＣＰＵの負荷電力が大きくなる傾向にあり（例えば１５Ａ〜２０Ａ等）、ＦＥＴの温度が非常に高くなることが大きな問題となる。特にＣＰＵが早く高速に動作するような特別なプログラムを流すと、ＦＥＴの温度上昇が激しくなって絶対定格温度を超えてしまい、結果としてＦＥＴが破壊される場合がある。
【０００４】
図１０は、従来における保護回路を用いたＤＣ／ＤＣコンバータの回路構成を示した図である。ここでは、入力電圧（Ｖｉｎ）２０１に基づいて出力電圧（Ｖｏｕｔ）２０３を供給している。このＤＣ／ＤＣコンバータでは、スイッチングＦＥＴ（ハイサイドＦＥＴ）である第１ＦＥＴ（ＦＥＴ１）２０４と第２ＦＥＴ（ＦＥＴ２）２０５が用いられており、これらのＦＥＴは、ＰＷＭコントローラ２１０によって制御されている。また、第１ＦＥＴ２０４等の過熱状態を検知してシャットダウンするための保護回路２２０が設けられ、この保護回路２２０には、第１ＦＥＴ２０４または第２ＦＥＴ２０５の温度を検知するサーマルセンサであるＰＴＣ（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）２２１、および抵抗（Ｒ１）２２２、トランジスタ（ＴＲ１）２２３が設けられている。
【０００５】
ここで、第１ＦＥＴ２０４または第２ＦＥＴ２０５が高温になると、ＰＴＣ２２１の抵抗値が非常に大きくなり、トランジスタ（ＴＲ１）２２３がオンになる。このとき、＋ＯＮ信号２２４が強制的にローレベルとなるので、ＰＷＭコントローラ２１０はオフとなってシャットダウンする。このように、従来技術では、スイッチングトランジスタなどの過熱保護としてＰＴＣ２２１などの温度検知器を用いたときに、異常（高温）を検知するとＤＣ／ＤＣコンバータのオン・オフ制御端子をオフにしており、これによって、第１ＦＥＴ２０４等の過熱状態に対応している。
【０００６】
【発明が解決しようとする課題】
このように、従来技術においても、スイッチングＦＥＴ等の過熱に対応することが可能である。しかしながら、正確にスイッチングＦＥＴ等の過熱状態を検出するためには、センサをスイッチングＦＥＴに近接させる必要があるが、上述した従来技術では、ＤＣ／ＤＣコンバータの配置の問題から、ＰＴＣ２２１をスイッチングＦＥＴである第１ＦＥＴ２０４等に近接させることが困難であった。そのために、最も良い状態として従来技術の保護回路２２０を配置しても、第１ＦＥＴ２０４の温度状態から２０℃程度の検知ずれが生じており、場合によってはスイッチングＦＥＴの絶対定格温度を超えても異常状態を検出できないこととなる。
【０００７】
そのために、過熱遮断回路をパワーＭＯＳＦＥＴに内蔵するものが提案されている。その例として、パワーＭＯＳＦＥＴのゲート端子と外部ゲート端子の間にゲート抵抗を、また、ゲート端子に保護回路用ＭＯＳＦＥＴを設けている。これにより、パワーＭＯＳＦＥＴが過熱状態になったときに保護回路用ＭＯＳＦＥＴをオンにしてゲート抵抗に電流を流し、本体パワーＭＯＳＦＥＴのゲート端子電圧を下げて本体パワーＭＯＳＦＥＴを遮断することが可能である。しかしながら、この従来の方式では、本体パワーＭＯＳＦＥＴを遮断する必要からゲート抵抗が大きく、高周波パルス駆動ではゲート遅延時間が大きくなり、スイッチング損失が大きくなるという問題があった。
【０００８】
この問題点を解決するものとして、例えば、特開平６−２４４４１４号公報や特開平７−１７６７３３号公報には、本体パワーＭＯＳＦＥＴのゲート端子と外部ゲート端子の間にＭＯＳＦＥＴからなるスイッチング素子を設け、本体パワーＭＯＳＦＥＴが過熱状態のときにこのスイッチング素子をオフまたは高インピーダンスとして本体パワーＭＯＳＦＥＴを遮断する技術について示されている。しかしながら、これら公報記載の技術では、何れも本体パワーＭＯＳＦＥＴのゲート端子と外部のゲート端子との間に直列に２００Ω程度の抵抗成分が残っており、キャパシタ成分を含んでいるのでスイッチングスピードが７５０ｎｓｅｃ程度に低下してしまう。例えば、ＣＰＵに対する高速スイッチングに適用させたい場合には、５０ｎｓｅｃ以下、好ましくは３０ｎｓｅｃ程度の高速スイッチングが望まれている。このゲート端子への抵抗成分は、１Ω〜２Ω程度の低抵抗であってもスイッチングに遅延が生じてしまうことから、上記公報記載の技術をＤＣ／ＤＣコンバータの高速スイッチングに適応させることは困難である。
【０００９】
本発明は、以上のような技術的課題を解決するためになされたものであって、その目的とするところは、高速スイッチングが要求されるスイッチング素子に保護回路を内蔵することで、保護回路の配置の問題を無くし、回路面積を縮小化することにある。
また他の目的は、スイッチング素子のゲートライン上に余計な抵抗成分を設けることなく、スイッチング素子の過熱保護を図ることにある。
更に他の目的は、スイッチング素子に保護回路を内蔵しない場合であっても、スイッチング素子における高速スイッチングを可能とした状態でスイッチング素子の過熱保護を実現することにある。
【００１０】
【課題を解決するための手段】
かかる目的のもと、本発明は、電圧変換装置におけるスイッチング素子の温度を検知し、高温に達した場合は、スイッチング素子のソースとゲート間を短絡させている。そして、十分に温度が下がるまで、あるいは、一度、電源を取り外すまで過熱保護状態を保持するものである。即ち、本発明が適用される半導体モジュールは、スイッチング動作によって温度が上昇するスイッチング素子と、このスイッチング素子における第１の端子側からの電力により動作し、スイッチング素子の温度上昇によりスイッチング素子における第２の端子側と第３の端子側とを短絡させる保護回路とを含むことを特徴としている。
【００１１】
ここで、この保護回路は、第２の端子側と第３の端子側との短絡を保持する機能を備えたことを特徴とすれば、スイッチング素子の温度低下が不十分な状態で再動作する問題を回避できる点で好ましい。
また、この保護回路は、スイッチング素子の温度上昇によって電気抵抗値が変化する温度センサを備え、この温度センサの有する温度ヒステリシスを利用して、一定時間、第２の端子側と第３の端子側との短絡を保持することを特徴とすれば、簡単な回路構成にて、過熱保護対策を施すことが可能となる。
更に、このスイッチング素子は、ハイサイドである第１のスイッチング素子とローサイドである第２のスイッチング素子とからなり、保護回路は、この第１のスイッチング素子における第２の端子側と第３の端子側とを短絡させることを特徴とすれば、２素子入りのデバイスに対して過熱保護機能を施すことができる点で優れている。
【００１２】
他の観点から把えると、本発明が適用される半導体モジュールは、高速スイッチング動作が要求されるスイッチング素子と、このスイッチング素子におけるゲートライン上に対して直列に抵抗成分を配置しないことでスイッチング素子における高速スイッチング動作を可能にし、且つ、スイッチング素子における過熱状態によってスイッチング素子におけるスイッチング動作を強制的に停止させる保護回路とを含むことを特徴としている。
【００１３】
ここで、この保護回路は、スイッチング素子のソースラインとゲートラインとを短絡させてスイッチング素子のスイッチング動作を強制的に停止させることを特徴とし、また、自らが動作するための電源をスイッチング素子におけるドレインラインから取得することを特徴とすることができる。このように構成することで、ゲートラインに余計な抵抗成分を存在させることがなく、スイッチング素子におけるスイッチングスピードの低下を防ぐことができる点で優れている。
尚、これらの保護回路を半導体モジュールに内蔵する形で、スイッチング素子と１つのパッケージングとなるように構成すれば、保護回路を有していないスイッチング素子との互換性をとることが可能となり、過熱問題が生じた段階で初めて保護回路を有する半導体モジュールに置き換えることができる。
【００１４】
更に他の観点から把えると、本発明は、高速スイッチング動作が要求されるスイッチング素子として機能する半導体モジュールであって、入力電源側に設けられるドレイン端子と、ラインに対して直列に抵抗やＦＥＴ等の抵抗成分を有しないゲート端子と、スイッチングされた電流を出力するソース端子とを備え、過熱異常温度に達する前に、ゲート端子のラインとソース端子のラインとが短絡されることを特徴とすることができる。
また、温度上昇に伴い電気抵抗値が変化するセンサと、このセンサによりゲート端子のラインとソース端子のラインとを短絡させるトランジスタとを備え、このセンサとこのトランジスタの動作電源は、ドレイン端子のラインから供給されることを特徴とすれば、スイッチング素子における高速スイッチングの機能を損なうことなく、過熱状態における破壊等のトラブルを回避することができる点で好ましい。
【００１５】
一方、本発明は、電界効果トランジスタを過熱状態から保護するための保護回路であって、電界効果トランジスタのドレインに連結して自らを動作させる電源を得る電源入力手段と、電界効果トランジスタが所定の温度に達した場合に動作するスイッチング手段と、このスイッチング手段によって電界効果トランジスタにおけるゲートとソースとを短絡させる短絡手段とを備えたことを特徴としている。
ここで、このスイッチング手段は、温度上昇によって電気抵抗値が変化する温度センサと、温度センサによる電気抵抗値の変化に基づいて動作するトランジスタとを備えたことを特徴とすることができる。また、スイッチング手段によるスイッチング動作を維持させる維持手段とを更に備えたことを特徴とすることもできる。
【００１６】
また、他の観点から把えると、本発明は、電界効果トランジスタを過熱状態から保護するための保護回路であって、電界効果トランジスタのドレインラインに連結して設けられる抵抗と、電界効果トランジスタの温度上昇によって抵抗値が上昇するサーマルセンサと、この抵抗とこのサーマルセンサにおける上昇抵抗との抵抗分割によってオンされるトランジスタとを備え、このトランジスタのオンに基づいて電界効果トランジスタのゲートラインとソースラインとを短絡させることを特徴とすることができる。これらの構成によれば、従来からある３端子（ゲート、ソース、ドレイン）構造をそのまま踏襲した形で保護回路を電界効果トランジスタに内蔵することが可能となり、互換性を持たせた状態にて、必要に応じて選択的に保護回路を内蔵した電界効果トランジスタを用いることができる点で優れている。
【００１７】
また本発明は、入力電圧を変換して出力電圧を得る電圧変換装置であって、入力電圧に対してオン／オフを繰り返して電圧を出力する第１のスイッチング素子と、この第１のスイッチング素子がオフの期間に電力を供給するための第２のスイッチング素子と、この第１のスイッチング素子と第２のスイッチング素子とのスイッチング動作を制御すると共に、出力電圧が所定の電圧を下回った場合に、内蔵する低電圧保護回路を動作させて自らの動作を停止させるコントローラと、第１のスイッチング素子におけるドレインラインから動作するための電源をとり、第１のスイッチング素子および／または第２のスイッチング素子が所定の温度以上となった場合に第１のスイッチング素子におけるゲートラインとソースラインとを短絡させる保護回路とを備えたことを特徴とすることができる。この保護回路は、第１のスイッチング素子と、または第１のスイッチング素子および第２のスイッチング素子と、同一パッケージにて内蔵されることを特徴とすることができる。
【００１８】
更に他の観点から把えると、本発明は、入力電圧を変換して高電流状態で電圧を出力する電圧変換装置であって、入力電圧に対してオン／オフを高速に繰り返して電圧を出力するスイッチング素子と、このスイッチング素子のオン／オフを制御するコントローラと、スイッチング素子のゲートラインに直列に抵抗成分を配置しないことでこのスイッチング素子における高速スイッチングを可能にすると共に、このスイッチング素子が過熱異常状態となる前にスイッチング素子のスイッチング動作を停止させる保護回路とを備えたことを特徴としている。これによれば、例えば、高速スイッチングが要求されるＣＰＵ等に対して、出力電圧を供給することが可能となる。
【００１９】
【発明の実施の形態】
◎  実施の形態１
以下、添付図面に示す実施の形態に基づいて本発明を詳細に説明する。
図１は、本実施の形態が適用されたＤＣ／ＤＣコンバータの回路構成を説明するための図である。電圧変換装置であるＤＣ／ＤＣコンバータは、例えば、ノート型のパーソナルコンピュータ（ノートＰＣ）等のＣＰＵに対して供給すべき電圧を変換する装置（回路）として機能している。このＣＰＵでは負荷電流が大きく、本実施の形態におけるＤＣ／ＤＣコンバータには、非常に大きな電流が流れる点に特徴がある。更に、ＣＰＵに対して電力を供給するために、ＤＣ／ＤＣコンバータに用いられるスイッチング素子は、高周波数（例えば３００ＫＨｚ以上）の高速スイッチングに適応できる必要がある。
【００２０】
本実施の形態では、入力電圧（Ｖｉｎ）１１として、例えばＡＣアダプタ（図示せず）からＤＣ１６Ｖ、電池電源（図示せず）に接続された場合には、ＤＣ１０Ｖ程度が供給されている。また、変換後の出力電圧（Ｖｏｕｔ）１８には、下流側のＣＰＵ（図示せず）に対してＤＣ約１．６Ｖの直流電圧が約１６Ａ〜２０Ａの高電流にて供給できるように構成されている。図１に示す回路構成では、ＤＣ／ＤＣコンバータに対する入力キャパシタとして機能する入力コンデンサ（Ｃｉｎ）１２、ハイサイドＦＥＴである第１ＦＥＴ（ＦＥＴ１）２１を有する、半導体モジュールとしての保護回路付きＦＥＴ２０、ローサイドＦＥＴである第２ＦＥＴ（ＦＥＴ２）１４、保護回路付きＦＥＴ２０と第２ＦＥＴ１４を制御するＰＷＭコントローラ１５、コイル（Ｌ１）１６、平滑化のための出力コンデンサ（Ｃｏｕｔ）１７が設けられている。
【００２１】
入力コンデンサ（Ｃｉｎ）１２は、入力ラインのところに交流電流が流れるのを防ぎ、同期整流時の効率を上げるために設けられている。また、ＰＷＭコントローラ１５は、例えばノートＰＣの電源スイッチがオンされたときにアクティブとなるように構成されている。このＰＷＭコントローラ１５は、第１ＦＥＴ２１のオン／オフの比を変えて出力電圧を制御している。第１ＦＥＴ２１がオンのときには、負荷に対して出力電圧（Ｖｏｕｔ）１８の電力を供給すると同時に、電力をコイル（Ｌ１）１６に蓄積する。第１ＦＥＴ２１がオフになり、第２ＦＥＴ１４がオンになったとき、コイル（Ｌ１）１６に蓄積された電力が負荷に供給される。
【００２２】
この保護回路付きＦＥＴ２０には、ドレイン端子２２、ゲート端子２３、およびソース端子２４を有するＮチャンネルタイプのハイサイドスイッチングＦＥＴである第１ＦＥＴ２１と、この第１ＦＥＴ２１のドレイン端子２２に加わっている電圧を動作電源として、ゲート端子２３のラインとソース端子２４のラインとを過熱異常時に短絡させる保護回路３０とが設けられている。本実施の形態では、この第１ＦＥＴ２１と保護回路３０とが一体となって構成され、即ち、１つのパッケージとしてＦＥＴに保護回路３０が内蔵されて、保護回路付きＦＥＴ２０を構成している。
【００２３】
図２は、保護回路付きＦＥＴ２０に内蔵される保護回路３０の第１の例を示す図である。図２に示す保護回路３０では、正特性サーミスタであるＰＴＣサーミスタ（ＰＴＣ１）３１、第１抵抗（Ｒ１）３２、第１トランジスタ（ＴＲ１）３３、第２トランジスタ（ＴＲ２）３４、第３トランジスタ（ＴＲ３）３５を備えており、第２トランジスタ（ＴＲ２）３４のコレクタと第１トランジスタ（ＴＲ１）３３のベースとはライン３６によって接続されている。この保護回路３０は、第１ＦＥＴ２１のドレイン側（ドレイン端子２２のライン）に加わっている電圧を動作電源としている。このＰＴＣサーミスタ（ＰＴＣ１）３１は、チタン酸バリウムなどの燒結体からなり、温度上昇によって電気抵抗値が上昇するものであり、第１ＦＥＴ２１と同一のパッケージで形成されることから、第１ＦＥＴ２１の温度上昇によって電気抵抗値が上昇するように構成されている。また、第３トランジスタ（ＴＲ３）３５のコレクタは第１ＦＥＴ２１のゲート端子２３に接続され、第３トランジスタ（ＴＲ３）３５のエミッタは第１ＦＥＴ２１のソース端子２４に接続されている。
【００２４】
今、第１ＦＥＴ２１が高温になるとＰＴＣサーミスタ（ＰＴＣ１）３１の抵抗値が大きくなり、例えば、温度が１２０℃以上となって第１抵抗（Ｒ１）３２に比べてＰＴＣサーミスタ（ＰＴＣ１）３１の両端の電圧が大きく（例えば０．６Ｖ以上）なると、第１トランジスタ（ＴＲ１）３３がオンとなる。この第１トランジスタ（ＴＲ１）３３がオンになると、第２トランジスタ（ＴＲ２）３４がオンとなり、この第２トランジスタ（ＴＲ２）３４がオンになると、第３トランジスタ（ＴＲ３）３５がオンとなる。この第３トランジスタ（ＴＲ３）３５がオンになると、結果として第１ＦＥＴ２１のゲート端子２３側とソース端子２４側が短絡される。この短絡によって、第１ＦＥＴ２１のスイッチング動作が停止される。第２トランジスタ（ＴＲ２）３４のコレクタと第１トランジスタ（ＴＲ１）３３のベースとはライン３６によって接続されていることから、一度、第１トランジスタ（ＴＲ１）３３がオンすると、この状態は保持され続ける。但し、異常時にこの保護回路３０が正常に働き始めるのは、スイッチングを行っている第１ＦＥＴ２１のソースがＧＮＤレベルになってからである。
【００２５】
図３（ａ），（ｂ）は、保護回路３０の動作を示すタイミングチャートであり、図３（ａ）は正常時である通常動作のタイミングを示し、図３（ｂ）は第１ＦＥＴ２１の発熱時である異常動作のタイミングを示している。図３（ａ），（ｂ）に示すそれぞれの横軸は時間軸であり、縦軸は第１ＦＥＴ２１におけるソース電圧の出力を示している。図３（ａ）に示すように、正常時である通常動作では、第１ＦＥＴ２１のスイッチング動作に同期して、第１ＦＥＴ２１のソース電圧には入力電圧（Ｖｉｎ）１１と同位の電圧が出力される。図３（ｂ）の異常動作時では、第１ＦＥＴ２１がオンしている間（第１ＦＥＴ２１のソース電圧がＶｉｎの間）は、ＰＴＣサーミスタ（ＰＴＣ１）３１が高温を検知しても保護回路３０は動作しない。第１ＦＥＴ２１がオフし、第２ＦＥＴ１４がオンすると、保護回路３０が動作を始め、第１ＦＥＴ２１によるスイッチング動作が停止される。この第１ＦＥＴ２１の停止によってＤＣ／ＤＣコンバータの出力は低下を始めるので、予め決められた電圧を下回るとＰＷＭコントローラ１５が低電圧保護回路（図示せず）を動作させて自らをシャットダウンさせる。この結果、ハイサイドＦＥＴである第１ＦＥＴ２１およびローサードＦＥＴである第２ＦＥＴ１４が決められた一定以上の温度になることがない。
【００２６】
図４は、保護回路付きＦＥＴ２０に内蔵される保護回路３０の第２の例を示す図である。尚、図２に示した構成要素と同一の構成要素については、同様な符号を付し、ここでは詳細な説明を省略する。以下も同様である。
図２に示す保護回路３０の第１の例では、ライン３６を設け、一度、第１トランジスタ（ＴＲ１）３３がオンすると、この状態を保持するように構成しており、この保持機能を達成するために、第２トランジスタ（ＴＲ２）３４、第３トランジスタ（ＴＲ３）３５等を設けている。図４に示す保護回路３０の第２の例では、このような特別な保持機構を設けていない点に特徴がある。
【００２７】
図４に示す例では、まず、図２で説明したものと同様に、第１ＦＥＴ２１が高温になるとＰＴＣサーミスタ（ＰＴＣ１）３１の抵抗値が大きくなり、第１トランジスタ（ＴＲ１）３３がオンとなる。この第１トランジスタ（ＴＲ１）３３のオンによって、第１ＦＥＴ２１のゲート端子２３側とソース端子２４側が短絡され、第１ＦＥＴ２１のスイッチング動作が停止される。その後、ＰＴＣサーミスタ（ＰＴＣ１）３１が低温になるまで、ゲート端子２３側とソース端子２４側との短絡が維持されてＤＣ／ＤＣコンバータの出力はダウンするが、ＰＴＣサーミスタ（ＰＴＣ１）３１の温度ヒステリシスによって、短絡が解除されるまでに一定時間が確保される。この一定時間の間に第１ＦＥＴ２１の過熱状態も解除されるような温度ヒステリシス特性を有するＰＴＣサーミスタ（ＰＴＣ１）３１を設ければ、第１ＦＥＴ２１の過熱による発煙等の問題を解決することが可能である。また、この第２の例によれば、保護回路３０の構成を簡略化することができ、保護回路付きＦＥＴ２０のコストダウンを図ることが可能となる。
【００２８】
図５は、保護回路付きＦＥＴ２０に内蔵される保護回路３０の第３の例を示す図である。ここでは、図４に示したＰＴＣサーミスタ（ＰＴＣ１）３１の代わりに、温度上昇に応じて電気抵抗値が減少するＮＴＣ（Ｎｅｇａｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタ（ＮＴＣ）３７を設けている。通常の状態では、第１ＦＥＴ２１の温度が低く、ＮＴＣサーミスタ（ＮＴＣ）３７の抵抗値が抵抗３８よりも大きい。第１ＦＥＴ２１が高温になると、ＮＴＣサーミスタ（ＮＴＣ）３７の抵抗値が減少し、このＮＴＣサーミスタ（ＮＴＣ）３７に比べて抵抗３８の両端の電圧が大きく（例えば０．６Ｖ以上）なる。これによって、第１トランジスタ（ＴＲ１）３３がオンとなり、第１ＦＥＴ２１のゲート端子２３側とソース端子２４側が短絡され、第１ＦＥＴ２１のスイッチング動作が停止される。その後、ＮＴＣサーミスタ（ＮＴＣ）３７が低温になるまでＤＣ／ＤＣコンバータの出力はダウンするが、ＮＴＣサーミスタ（ＮＴＣ）３７の温度ヒステリシスによって短絡が解除されるまでに一定時間が確保される。この一定時間の間に第１ＦＥＴ２１の過熱状態も解除されれば、第１ＦＥＴ２１の過熱による発煙等の問題を防ぐことができる。
【００２９】
図６は、保護回路付きＦＥＴ２０に内蔵される保護回路３０の第４の例を示す図である。ここでは、図５に示したＮＴＣサーミスタ（ＮＴＣ）３７等の温度センサを使用する代わりに、複数のダイオード３９を設け、このダイオード３９の温度特性（温度が上昇すると順方向の電圧値Ｖｆが小さくなる特性）を用いている。ここでは、ダイオード３９が１つだけでは不十分であることから、３つのダイオード３９を設けている。この図６の構成によれば、図５と同様に、第１ＦＥＴ２１の温度上昇によってＤＣ／ＤＣコンバータの出力をダウンさせることが可能となり、第１ＦＥＴ２１の過熱状態によるトラブルを回避することが可能である。尚、図示しないが、同様に、バイポーラ・トランジスタの温度依存性（温度が上がるとベース・エミッタ間電圧Ｖｂｅが小さくなる特性）を利用して実現することも可能である。
【００３０】
以上説明したように、本実施の形態によれば、第１ＦＥＴ２１の３端子（ドレイン端子２２、ゲート端子２３、ソース端子２４）だけでＭＯＳＦＥＴの温度保護機能を実現することが可能である。また、単体のＭＯＳＦＥＴに対して内蔵して保護回路３０を設け、従来におけるＭＯＳＦＥＴの共用として保護回路付きＦＥＴ２０を適用させることが可能である。その結果、例えば、当初設計の段階では保護機能なしでＦＥＴを設け、過熱問題が生じる時点で本実施の形態における保護回路付きＦＥＴ２０に置き換えて用いる等、設計の自由度を増すことができる。
【００３１】
◎  実施の形態２
実施の形態１では、Ｎチャンネル１素子入りのデバイスに保護回路３０を設けたが、実施の形態２では、Ｎチャンネル２素子入りのデバイスに適用して保護回路を設けた点に特徴がある。尚、実施の形態１と同様の構成要素については、同様の符号を用い、ここではその詳細な説明を省略する。
【００３２】
図７は、実施の形態２におけるＤＣ／ＤＣコンバータの回路構成を説明するための図である。ここでは、ＮチャンネルタイプのハイサイドスイッチングＦＥＴである第１ＦＥＴ２１とＮチャンネルタイプのローサイドスイッチングＦＥＴである第２ＦＥＴ１４とを１つのパッケージングによるデバイスとして構成しており、その内部に保護回路４１を設けて、半導体モジュールである保護回路付き２素子ＦＥＴ４０を構成している。この保護回路付き２素子ＦＥＴ４０も、実施の形態１と同様に、ＰＷＭコントローラ１５によって制御され、例えばＣＰＵ等の大電流化に対して高速スイッチングを実現している。
【００３３】
図８は、保護回路付き２素子ＦＥＴ４０の第１の例を示す図である。この保護回路付き２素子ＦＥＴ４０には、第１ＦＥＴ２１と第２ＦＥＴ１４とがパッケージングされていることから、それぞれ２つずつの端子（ゲート、ソース、ドレイン）を備えているが、ＧＮＤ側のＦＥＴではない第１ＦＥＴ２１の端子であるドレイン端子２２、ゲート端子２３、ソース端子２４に接続させて保護回路４１を設けている。この保護回路４１の構成は、図２にて説明した保護回路３０の第１の例と同様な構成となっている。即ち、第１ＦＥＴ２１および第２ＦＥＴ１４の過熱状態によってＰＴＣサーミスタ（ＰＴＣ１）３１の抵抗値を上昇させ、第１トランジスタ（ＴＲ１）３３、第２トランジスタ（ＴＲ２）３４、第３トランジスタ（ＴＲ３）３５をそれぞれオンさせる。この第３トランジスタ（ＴＲ３）３５のオンによって、第１ＦＥＴ２１のゲート端子２３側とソース端子２４側が短絡され、第１ＦＥＴ２１のスイッチング動作が停止される。これによって過熱保護を図ることが可能である。また、図２と同様に、プロテクション機構を備えており、ライン３６によって第１トランジスタ（ＴＲ１）３３のオン状態が維持される。
【００３４】
図９は、保護回路付き２素子ＦＥＴ４０の第２の例を示す図である。この保護回路付き２素子ＦＥＴ４０に設けられた保護回路４１は、図４にて説明した保護回路３０の第２の例と同様な構成となっている。即ち、第１ＦＥＴ２１および第２ＦＥＴ１４が高温になるとＰＴＣサーミスタ（ＰＴＣ１）３１の抵抗値が大きくなり、第１トランジスタ（ＴＲ１）３３がオンとなる。この第１トランジスタ（ＴＲ１）３３のオンによって、第１ＦＥＴ２１のゲート端子２３側とソース端子２４側が短絡され、第１ＦＥＴ２１のスイッチング動作が停止される。その後、ＰＴＣサーミスタ（ＰＴＣ１）３１が低温になるまで、ゲート端子２３側とソース端子２４側との短絡が維持されてＤＣ／ＤＣコンバータの出力はダウンする。このように、図９に示す第２の例では、図８におけるライン３６、第２トランジスタ（ＴＲ２）３４、第３トランジスタ（ＴＲ３）３５等からなる保護を維持するための特別なプロテクション機構を設けずに、ＰＴＣサーミスタ（ＰＴＣ１）３１の温度ヒステリシスを利用し、回復における時間を確保して保護を図るものである。これによって、構成を簡略化し、デバイスの単価を下げることが可能である。
【００３５】
このように、実施の形態２では、第１ＦＥＴ２１および第２ＦＥＴ１４を含むＮチャンネル２素子入りのデバイスに、過熱時の保護回路４１を内蔵させて保護回路付き２素子ＦＥＴ４０を構成している。これによって、第１ＦＥＴ２１のみならず第２ＦＥＴ１４に近接した状態で保護回路４１を設けることが可能となり、これらの過熱状態に対して適切に対応することができる。
【００３６】
以上、詳述したように、本実施の形態（実施の形態１および２）によれば、保護回路３０，４１を働かせるための電源はドレイン端子２２側からとり、保護回路３０，４１の動作は、ゲート端子２３側とソース端子２４側とを短絡させるように構成した。これによって、保護回路３０，４１に必要な信号は、ソース、ゲート、ドレインのみとなり、ＦＥＴのパッケージに保護回路３０，４１を内蔵させることが可能となる。このようにＦＥＴのパッケージに保護回路３０，４１を内蔵させることで、ＦＥＴの温度上昇を適切に把握することができ、また、従来の保護回路２２０における配置の問題に対処できる。更に、保護回路３０，４１を内蔵することで、回路面積を縮小化することができ、コストメリットが期待できる。また更に、ソース、ゲート、ドレイン信号だけを利用して過熱保護回路を実現することで、将来、インテリジェントＭＯＳＦＥＴなどの形態で、ＦＥＴのパッケージにインテグレートすることが可能となる。
【００３７】
また、本実施の形態では、保護回路３０，４１を内蔵させる際に、ゲートラインに直列に抵抗やＦＥＴを接続せず、即ち、ゲート端子２３側に余計な抵抗成分が存在しないことから、第１ＦＥＴ２１による高速スイッチングが可能となり、ＣＰＵ等への出力に用いられる高速スイッチングＦＥＴとして適用することができる。
更に、ドレイン端子２２側から保護回路３０，４１の電源を取ることで、一度、保護機能を働かせた後に、その状態を保持（ラッチ）するように構成することも可能となり、ＦＥＴの過熱状態に対する十分な対応を図ることができる。
【００３８】
尚、本実施の形態では、保護回路３０，４１をＦＥＴパッケージに内蔵する構成にて説明したが、本実施の形態に示された技術は、別パッケージに保護回路３０，４１を設ける場合にも適用できる。即ち、ＦＥＴに外付けの形態にて保護回路３０，４１を設け、この保護回路３０，４１は、ゲート端子２３側のライン上に抵抗成分を配置せずに、また、動作電源をドレイン端子２２側から供給し、更に、ゲート端子２３側とソース端子２４側とを短絡させることでＦＥＴのスイッチング動作を停止させるように構成することが可能である。この構成では、内蔵するタイプの有するスペースの削減や配置問題の解決等には十分な解決が図れないものの、ＦＥＴにおける高速スイッチングを達成できると同時に、保護回路３０，４１の回路規模を小さくすることができる点で優れている。本発明は、ＦＥＴだけではなく、バイポーラ・トランジスタ等の他のスイッチング素子を用いても実現可能である。
【００３９】
【発明の効果】
このように、本発明によれば、スイッチング素子に保護回路を内蔵することで、保護回路の配置の問題を無くし、回路面積を縮小化することが可能となる。
また、スイッチング素子のゲート端子に余計な抵抗成分を設けることなく、スイッチング素子の過熱保護を図ることが可能となり、高速スイッチングに適用させることができる。
更に、スイッチング素子に保護回路を内蔵しない場合であっても、スイッチング素子の高速スイッチングへの適応と過熱保護を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態が適用されたＤＣ／ＤＣコンバータの回路構成を説明するための図である。
【図２】保護回路付きＦＥＴ２０に内蔵される保護回路３０の第１の例を示す図である。
【図３】（ａ），（ｂ）は、保護回路３０の動作を示すタイミングチャートである。
【図４】保護回路付きＦＥＴ２０に内蔵される保護回路３０の第２の例を示す図である。
【図５】保護回路付きＦＥＴ２０に内蔵される保護回路３０の第３の例を示す図である。
【図６】保護回路付きＦＥＴ２０に内蔵される保護回路３０の第４の例を示す図である。
【図７】実施の形態２におけるＤＣ／ＤＣコンバータの回路構成を説明するための図である。
【図８】保護回路付き２素子ＦＥＴ４０の第１の例を示す図である。
【図９】保護回路付き２素子ＦＥＴ４０の第２の例を示す図である。
【図１０】従来における保護回路を用いたＤＣ／ＤＣコンバータの回路構成を示した図である。
【符号の説明】
１１…入力電圧（Ｖｉｎ）、１２…入力コンデンサ（Ｃｉｎ）、１４…第２ＦＥＴ（ＦＥＴ２）、１５…ＰＷＭコントローラ、１６…コイル（Ｌ１）、１７…出力コンデンサ（Ｃｏｕｔ）、１８…出力電圧（Ｖｏｕｔ）、２０…保護回路付きＦＥＴ、２１…第１ＦＥＴ（ＦＥＴ１）、２２…ドレイン端子、２３…ゲート端子、２４…ソース端子、３０…保護回路、３１…ＰＴＣサーミスタ（ＰＴＣ１）、３２…第１抵抗（Ｒ１）、３３…第１トランジスタ（ＴＲ１）、３４…第２トランジスタ（ＴＲ２）、３５…第３トランジスタ（ＴＲ３）、３６…ライン、３７…ＮＴＣサーミスタ（ＮＴＣ）、３８…抵抗、３９…ダイオード、４０…保護回路付き２素子ＦＥＴ、４１…保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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