(57)【特許請求の範囲】
【請求項１】
映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、
前記拡大画面表示回路は、前記映像信号を記憶する記憶手段と、該記憶手段から読み出された映像信号に対して垂直方向及び水平方向のフィルタ処理を行う混合器を有する空間フィルタ手段と、前記記憶手段にクロックを入力する同期処理手段と、
前記混合器において映像信号を混合する割合を表す係数を、前記同期処理手段から発生したクロックと所望の拡大率を表す定数とに基づいて、生成されるラインまたは画素毎に計算し、あるラインまたはある画素についての係数は、その前のラインまたはその前の画素に用いられた係数を用いて計算する拡大制御手段と、
を備えてなることを特徴とするテレビジョン受信機。
【請求項２】
前記同期処理手段は、前記記憶手段における映像信号の書き込みにおいては書き込みクロックを発生し、前記記憶手段における映像信号の読み出しにおいては前記書込みクロックよりも高い周波数を持つ読み出しクロックを発生することを特徴とする請求項１に記載のテレビジョン受信機。
【請求項３】
前記拡大制御手段は、前記同期処理手段から発生したクロックと所望の拡大率を表す定数とに基づいて、前記記憶手段から既に読み出した映像信号と同じ映像信号を再度読み出すように、前記記憶手段を制御することを特徴とする請求項１に記載のテレビジョン受信機。
【請求項４】
前記映像信号は、順次走査化された映像信号であることを特徴とする請求項１，２または３に記載のテレビジョン受信機。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明はテレビジョン信号の受信機に係り、特に入力したテレビジョン信号を任意の大きさに拡大して表示する回路を備えたテレビジョン受信機に関する。
【０００２】
【従来の技術】
１６：９のアスペクト比をもった高品位テレビジョンの普及にともない、従来のＮＴＳＣ方式等の標準テレビジョンとの互換性について、さまざまな検討が試されている。特に、１６：９のアスペクト比をもったディスプレイに、標準方式の４：３のアスペクト比を持った映像を映す場合は、映像の無い部分に挿入した枠信号による螢光体の焼き付き等多くの問題を抱えている。
【０００３】
１６：９のディスプレイに４：３のアスペクト比を持った標準信号を映す場合は、そのまま表示すると図３（ａ）のように円が横長の楕円形になってしまうため、通常図３（ｂ）に示すように映像信号を水平方向に圧縮し、両端に枠信号を挿入して表示する。しかしながら、この表示方法では、１６：９のワイドディスプレイを有効に利用していない（即ち、映像を表示していない部分がある）ため、特開平３−１１８９１号では図３（ｃ）のように垂直に拡大して表示し、ディスプレイの有効利用を図っている。前記従来技術の概念図を図４（ａ）に示す。図４（ａ）において、４０１はＮＴＳＣ信号の入力端子、４０２はアスペクト比を変換された映像信号の出力端子、４０３はＮＴＳＣ信号を輝度・色差信号に変換するＮＴＳＣデコーダ、４０４は倍速信号に変換して順次走査化するノンインターレース変換回路、４０５は時間軸を変換する第１のメモリ回路、４０６は映像信号の切り出し位置を決める第２のメモリ回路、４０７は上下のライン間の演算を行なうライン演算回路、４０８、４０９は第１、第２の選択回路である。
【０００４】
まず、図３（ｂ）のように画面の両サイドに枠信号を挿入して４：３の映像を表示する場合は、第１のメモリ回路４０５を用い、書き込みクロックより周波数の高い読みだしクロックを与えることによって、時間軸の圧縮を行ない、第２の選択回路４０９のａ側端子を通してディスプレイに映像信号を供給する。また、入力映像信号が、ＮＴＳＣ信号でありながら図３（ｄ）に示すように１６：９に対応している（円が縦長の楕円形として記録されている）場合は、第１、第２のメモリ回路を通さず第１の選択回路４０８のａ側、第２の選択回路４０９のｂ側端子を通してそのまま表示する。したがって、図３（ｅ）に示すように１６：９のディスプレイには正確な形状の映像信号を表示することができる。さらに、図３（ｃ）のように上下の一部分を削って拡大して表示する場合には、容量の十分大きな第２のメモリ回路４０６を用いて画面の切り出し位置を決め、ライン演算回路４０７において画像を補間し垂直方向に拡大する。
【０００５】
図４（ｂ）に前記ライン演算回路４０７の詳細を示す。図４（ｂ）において、４１０は前記第２のメモリ回路４０６からの映像信号の入力端子、４１１は出力端子、４１２は１ライン遅延メモリ回路、４１３、４１４は入力信号を係数倍する係数器メモリ、４１５は加算器である。ライン演算回路４０７の補間処理を図５を用いて詳細に説明する。図５（１）、（２）は走査線を補間して拡大する際の信号の重心と各走査線の重み係数を示している。ここでは４／３倍に拡大する場合についての係数を示す。このように４／３倍に拡大する場合は比較的簡単な係数のフィルタ処理により拡大した信号を作り出すことができる。図５（３）は入力端子４１０における走査線を示し、４ラインに１ライン同じ走査線を繰り返して読みだす。図５（４）は前記入力端子４１０の走査線に乗ずる第２の係数回路４１４の値を示す。図５（５）は１ライン遅延メモリ４１２の出力走査線を示す。図５（６）は前記第１の係数器４１３の係数値を示す。図５（７）は加算器４１５の出力信号である。このように各ラインごとに係数を切り換えて新たな走査線を作り出すことによって、図５（２）で示した正しい重心の拡大信号が得られる。このように本従来技術では１６：９のディスプレイに４：３の映像信号を効果的に映す工夫を行なっている。
【０００６】
また、他の従来技術としては、特開平３−６０５８３号に示されるように、図３（ｆ）に示すような、映画サイズの信号を垂直方向に拡大して、図３（ｃ）のように表示する方法を偏向回路を用いて実現しているものもある。
【０００７】
一方、入力した映像信号を水平方向に圧縮し、図３（ｂ）のように表示する技術としては、前記第１のメモリ回路４０５の書き込みクロックより、ＰＬＬを用いて読みだしクロックを作成する方法が採られてきた。しかしながら、この方法では、書き込みクロックを作成するループと、読みだしクロックを作成するループ、さらにはディスプレイの偏向回路のループと、同期系に多重のループが存在することとなり、家庭用のＶＴＲのようにジッタの多い信号が入力された場合には、ジッタが大きく表示されることとなり、画質劣化をまねいていた。
【０００８】
【発明が解決しようとする課題】
以上、従来技術を用いて、１６：９のディスプレイをもったシステムに、４：３アスペクト比の標準信号を表示する方法について示した。上記従来技術では、信号を垂直方向に拡大して、１６：９のディスプレイいっぱいに表示する方法を採用しているが実際には映像の重要部分が欠けるケースもあり問題を有している。また、図３（ｆ）に示した映画サイズの信号は、映像部分の大きさの異なるさまざまな種類のものが存在し、これらの映像信号を単純に垂直に拡大した場合は、字幕や映像の重要な部分が切れてしまったり、あるいは、映画の上下にあるブランキング部分が、まだ残っていたりする場合が多い。前記従来技術として示した特開平３−１１８９１号では、垂直の拡大モードとして、前記第１、第２の係数器４１３、４１４の値を４／３倍と５／４倍の２種類切り換えて、上下の見えなくなる映像部分を少なくなるようにしているが、この場合真円率が１００％でなくなる問題点を抱えている。
【０００９】
また、上記の従来技術においては、ラインの補完演算に用いられる係数が固定のため、複数の倍率で映像を拡大することが困難である。
【００１０】
更に、入力信号を図３（ｂ）のように、圧縮して表示する場合には、ジッタに対する性能が劣化する傾向にあると予想される。
【００１１】
本発明の第１の目的は、映像を複数の倍率で拡大可能にしたテレビジョン受像機を提供することにある。
【００１２】
また、本発明の第２の目的は、ジッタを抑制して拡大表示処理を行うことが可能なテレビジョン受信機を提供することにある。
【００１３】
【課題を解決するための手段】
上記第１の目的を達成するための、本発明に係るテレビジョン受信機は、映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、前記拡大画面表示回路は、書き込みクロック、及び該書き込みクロックよりも高い周波数を持つ読み出しクロックを出力する同期処理手段と、該同期処理手段から出力された書き込みクロックにより前記映像信号が書き込まれ、かつ前記読み出しクロックにより該映像信号が読み出される記憶手段と、該記憶手段から読み出された映像信号に、入力される係数に従って垂直方向及び水平方向のフィルタ処理を行う空間フィルタ手段と、前記記憶手段の読み出し停止周期を制御するとともに、前記空間フィルタ手段のフィルタ処理に用いられる係数を生成して前記空間フィルタ手段へ出力する拡大制御手段とを有し、前記拡大制御手段は、前記記憶手段の読み出し停止制御と、前記係数の前記空間フィルタ手段への出力とを同期して行うことを特徴とするものである。
【００１４】
また、上記第２の目的を達成するための、本発明に係るテレビジョン受信機は、映像信号を入力して拡大処理を行う拡大画面表示回路を備え、該拡大画面表示回路により拡大された映像信号を画面上に表示するテレビジョン受信機において、前記拡大画面表示回路は、前記映像信号に同期した書き込みクロックを作成する書き込みクロック作成手段と、該書き込みクロックよりも高い周波数を持つ読み出しクロック信号を作成する読み出しクロック信号作成手段と、前記書き込みクロック作成手段からの書き込みクロックにより映像信号が書き込まれ、前記読み出しクロック作成手段からの読み出しクロックにより該映像信号が読み出される記憶手段と、該記憶手段から読み出された映像信号に対して垂直方向及び水平方向のフィルタ処理を行うことにより拡大映像信号を得る空間フィルタ手段とを有し、前記読み出しクロックは、前記書き込みクロックと非同期であって、かつ該書き込みクロックとは独立して作成されることを特徴とするものである。
【００１５】
【発明の実施の形態】
本発明の一実施例を図１に示す。図１において、１０１は順次走査化された映像信号の入力端子、１０２は出力端子、１０３はクロックの入力端子、１０９は同期信号の入力端子、１０４、１０５は異なったクロックでの書き込みと読みだしが可能な第１、第２のメモリ回路、１０６は垂直方向と水平方向の演算を行なって補間信号を作成する空間フィルタ回路、１０７は前記第１、第２のメモリ回路１０４、１０５と前記空間フィルタ回路１０６を制御する拡大制御回路、１０８は前記各回路にクロック等を供給する同期処理回路である。図１において、入力端子１０１より入力された順次走査の映像信号は前記第１のメモリ回路１０４によって垂直方向に、前記第２のメモリ回路１０５によって水平方向に拡大される。拡大は同一ラインを複数回、同一画素を複数回読みだすことによって行なわれる。このようにして、垂直、水平方向に拡大された信号は前記空間フィルタ１０６によってフィルタ処理され、滑らかな映像信号となって出力される。
【００１６】
図１の構成の実施例を図２により詳細に説明する。図２において、２０１は２本の走査線から新たな走査線を作り出す垂直フィルタ回路、２０２は２画素から新たな画素を作り出す水平フィルタ回路、２０３は他の映像信号を挿入する枠信号挿入回路、２０４は前記第１、第２のメモリ回路１０４、１０５、前記垂直フィルタ回路２０１、前記枠信号挿入回路２０３を拡大倍率に従って制御する垂直拡大制御回路、２０５は前記第２のメモリ回路１０５、前記水平フィルタ回路２０２、前記枠信号挿入回路２０３を拡大倍率に従って制御する水平拡大制御回路、２０６は入力端子１０３からのクロックとほぼ同じ周波数の安定した第１のクロックを発生する第１のクロック発生回路、２０７は前記第１のクロックから周波数の約４／３倍の周波数をもつ新たな第２のクロックを発生し、第２のメモリ回路１０５に供給する第２のクロック発生回路、その他は図１の実施例と同じである。
【００１７】
ここでは簡単のために入力信号を４／３倍に拡大する場合について説明する。
【００１８】
前記第１のメモリ回路１０４は、入力映像信号中の拡大する垂直位置を決定すること、拡大倍率に応じたライン周期でメモリからの読みだしを停止すること、ジッタを含む映像信号から安定した映像信号に変換する役割を持つ。図６に垂直方向、すなわち走査線の拡大方法についての原理図を示す。前記第１のメモリ回路１０４の動作は図６（１）〜（６）に示される。図６は、テレビ画面を横から見た図であり、走査線は丸印で示されている。図６（１）は入力信号の垂直同期信号の位置を示す。図６（２）は、入力端子１０１より入力された映像信号の走査線の位置を示す。画面の拡大を走査線ｄから行ないたい場合は、図６（３）のように前記第１のメモリ回路１０４の書き込みリセット信号を前記垂直拡大制御回路２０４によって図６（３）の位置に設定する。したがって、前記第１のメモリ回路１０４の書き込みアドレスは、走査線ｄの位置でゼロとなり、ここより順次書き込みが行なわれる。
【００１９】
図６（５）は読み出しクロックのゲート信号を示している。このゲート信号がオフしている間は、メモリの読み出しクロックが停止し、１ライン間データの読みだしが停止する。４／３倍に拡大する場合には、前記垂直拡大制御回路２０４から４ラインに１回の周期で、読み出しゲートをオフする制御信号が前記第１のメモリ回路１０４に与えられる。このようにして、前記第１のメモリ回路１０４で拡大位置と走査線拡大の周期が決定され、図６（６）に示す信号が前記第１のメモリ回路１０４から出力される。さらに、前記第１のメモリ回路１０４は、前記第１のクロック発生回路２０６からの安定した第１のクロックを読み出しクロックとして使用しているため、メモリからの出力映像信号自体にはジッタを含まない。
【００２０】
前記第２のメモリ回路１０５は、時間軸の変換と前記第１のメモリ回路１０４が、読みだしを停止している間のデータの再生を行なう。図７に第２のメモリ回路１０５の詳細な構成の一例とその動作原理を示す。図７（１）は前記第２のメモリ回路１０５の詳細を示したものであり、７０１は前記第１のメモリ回路１０４からの信号の入力端子、７０２は出力端子、７０３は前記第１のクロック発生回路２０６からの書き込みクロックの入力端子、７０４は前記第２のクロック発生回路２０７からの読みだしクロックの入力端子、７０５、７０６はそれぞれ書き込みリセット信号、読みだしリセット信号の入力端子、７０７、７０８は書き込みイネーブル信号の入力端子、７０９は出力制御信号の入力端子、７１０、７１１はそれぞれ１ライン容量のメモリ、７１２は選択回路である。図７（１）の回路の動作について、図７（２）〜（９）を用いて説明する。図７（２）は前記第１のメモリ回路１０４のからの出力信号であり、４／３に拡大するために４ラインに１回データが欠けている。図７（３）は入力端子７０５、７０６より入力されて、内部のメモリ７１０、７１１をリセットする書き込みリセットと読みだしリセット信号である。この両リセット信号によって書き込みアドレスと読みだしアドレスはゼロ番地にリセットされる。図７（４）、（７）は内部のメモリ７１０と７１１の書き込み制御信号であり、入力データが欠けている場合にはどちらのメモリにも書き込まないように制御する。図７（５）は読みだしクロックで、×印部が読みだしクロックが供給されていることを示す。読みだしクロックは書き込みクロックの約４／３倍の周波数を持っている。この読みだしクロックは、前記第２のクロック発生回路２０７よりＰＬＬ回路を用いて作り出され供給される。したがって、データは圧縮されて読みだされ、クロックの止まっている期間データは保持される。前記内部のメモリ７１０、７１１から読みだされるデータは図７（６）、（８）に示すように入力信号が欠けているラインは同じデータが再び読みだされることとなる。図７（９）に示される出力制御信号にしたがって前記選択回路７１２を切り換えれば、水平方向に圧縮された信号が図６（７）に示した走査線の並びを持って出力される。以上、前記第２のメモリ回路１０５の内部構成の一例を図７を用いて詳細に示したが、この第２のメモリ回路１０５の構成は、これに限るものではない。例えば、書き込みリセットと読みだしリセットの位置関係をずらすことによって、一個のラインメモリで構成すること等も可能である。
【００２１】
この段階で映像信号は水平方向には圧縮され、垂直方向には３ラインに１ライン２度書きをして拡大した映像となる。しかしながら、滑らかに垂直方向に拡大された映像信号を得るためには、垂直方向にフィルタ処理をする必要があり、これを前記垂直フィルタ回路２０１で行なう。図８に前記垂直フィルタ回路２０１の詳細な構成の一例を示す。
【００２２】
図８において８０１は前記第２のメモリ回路１０５からの信号の入力端子、８０２は出力端子、８０３は前記垂直拡大制御回路２０４からの拡大倍率にしたがった混合係数の入力端子、８０６は書き込み制御信号の入力端子、８０４は１ライン遅延メモリ、８０５は前記１ライン遅延メモリの入出力信号を混合係数にしたがって合成する混合器である。入力端子８０１からの入力信号は図６（７）に示される。図６（５）に示される信号は前記１ライン遅延メモリ８０４の書き込み制御信号となり、４ラインに１回書き込みが停止される。この結果、前記１ライン遅延メモリ８０４からの出力信号は図６（８）に示されるようになる。混合係数は前記垂直拡大制御回路２０４によって作成されるが、本例のように４／３倍の場合には、前記第１のメモリ回路１０４の読みだし停止周期と同様に４ライン周期で係数が一巡する。前記１ライン遅延メモリ８０４の入力信号に係る係数をα、出力信号に係る係数をβとすると、前記１ライン遅延メモリ８０４の入出力信号が等しい場合に、α＝０、β＝１（α＋β＝１）となるように制御し、図６（９）に示したような係数を与えることによって、画像の重心のそろった走査線が得られる。
【００２３】
前記垂直フィルタ回路２０１の出力信号は、水平方向には時間圧縮され、垂直方向にはフィルタリングされて滑らかに拡大した映像信号となる。したがって、この時点での映像は縦長の歪んだものとなっている。この歪をとるためには、前記第２のメモリ回路１０５と前記水平フィルタ回路２０２を用いて水平拡大を行なう必要がある。図７では水平に拡大を行なわないものとして前記第２のメモリ回路１０５の動作を説明したが、ここでは水平の拡大も行なうものとして、もう少し詳しく説明する。
【００２４】
図９は前記第２のメモリ回路１０５の水平拡大時における動作の詳細な説明図である。図９（１）は図７（１）の入力端子７０１より入力される映像信号の一例であり、ブランキング期間と映像期間に分かれている。図９（２）は書き込みリセット信号、図９（３）は書き込みクロックである。書き込みクロックは前記第１のクロック発生回路からの安定した第１のクロックより作成される。またこの書き込みクロックは拡大すべき映像信号が正しくメモリに書き込まれるように、拡大位置によってクロックの停止位置、停止期間が変えられる。例えば、図９（１）のａ点から拡大する場合には、ブランキング終了位置からａ点まで書き込みクロックを停止する。したがってこの書き込みクロックによってメモリに記憶された信号をシーケンシャルに読みだした場合、ブランキングの後すぐにａ点の信号が出力される。
【００２５】
図９（５）、（６）に読みだしリセットと読みだしクロックを示す。読みだしクロックは前記第２のクロック発生回路２０７より出力される書き込みクロックの約４／３倍の周波数を持つ第２のクロックより作られる。読みだしクロックは拡大倍率にしたがって、一時的にゲートをかけられ、クロックが停止する。図９（７）では４回に１回クロックが停止し、図９（８）に示されるように拡大すべき部分が拡大される。ただし、この拡大は数画素に一回２度書きを行なうものであり、滑らかに拡大したものではない。また、ブランキング期間中においては、読みだしクロックにゲートはかけず、ブランキングのデータは拡大されない。
【００２６】
前記水平フィルタ回路２０２は、前記第２のメモリ回路１０５によって水平方向に拡大された信号をフィルタリングして滑らかにする役割をしている。図１０（１）に前記水平フィルタ回路２０２の詳細な構成の一例を示す。図１０（１）において、１００１は前記垂直フィルタ回路２０１からの信号の入力端子、１００２は出力端子、１００３は前記水平拡大制御回路２０５からの制御信号の入力端子、１００４、１００６は１画素分の遅延回路、１００５は選択回路、１００７は前記水平拡大制御回路２０５からの拡大係数にしたがって、入力端子１００１からの信号と前記遅延回路１００６からの信号を混合して新たな画素を作り出す混合回路である。
【００２７】
垂直方向の拡大の説明では４／３倍に拡大する例を示したが、ここではもう少し複雑な例として、７／５倍に拡大する場合について、図１１を用い図１０（１）の動作を説明する。７／５倍に拡大する場合、映像信号は前記第２のメモリ回路１０５によって７画素に２画素の割合で２度書きをして、画素を増やしてから入力端子１００１に入力される。図１１（３）に入力された映像信号を示す。なお、図１１（１）、（２）は、７／５倍に拡大する場合の画素の元の重心と、２つの画素から作られる新たな画素の重心と係数を示している。この新たな重心の画素を作り出すため前記選択器１００５は図１１（５）に示す制御信号によって現画素と１画素遅れの信号を切り換える。図１１（６）は前記選択器１００５で切り換えられ、さらに１画素遅延した遅延回路１００６の出力信号である。
【００２８】
この時７／５倍のように、図１１（１）、（２）に示したように、元の二つの画素の重心の間に二つ以上の新たな画素が存在する場合がある。このような場合には、単純に原画素と１画素分遅延した画素の演算では、正しい重心の画素は得られない。
【００２９】
正しい重心の画素を作り出すためには、図１１（３）の現信号を例えば図１１（５）の制御信号にしたがって、１画素分遅らせた図１１（４）に示す信号と入れ換え、新たに図１１（６）に示す信号を作成し、図１１（３）、（６）の信号を前記混合器１００７に入力して、正しい重心の画素、図１１（７）を作成する。一般的に示すと、倍率を（Ｍ／Ｎ）倍（Ｍ，Ｎは自然数）とした時、
ｎ≧（Ｍ−１）／Ｎ≧（ｎ−１）、（ｎは自然数）
であれば、二つの画素の間にｎ個の新たな画素の重心が存在することとなる。したがって、７／５倍の場合は二つの画素の間に２個の新たな画素を補間しなければならない場合が有り、図１０（１）の構成に示すような遅延出力を得る回路を用いて、正しい画素を得ている。
【００３０】
図１０（２）に前記水平フィルタ回路２０２の詳細な構成の他の一例を示す。
【００３１】
図１０（２）において、１００８はゲート回路、１００９はクロックの入力端子、その他は図１０（１）の例と同じである。図１０（２）において、前記ゲート回路１００８は前記入力端子１００９からのクロックを前記入力端子１００３からの制御信号にしたがって停止させ、画素を保持し、図１０（１）の回路と等価な処理をする。図１１（８）はクロック停止のためのゲート信号、図１１（９）はゲートされたクロック、図１１（１０）は前記遅延回路１００４の出力信号である。したがって、図１１（３）、（１０）の出力信号を前記混合器１００７に入力すれば、正しい重心の画素を作成することが可能となる。図１０（２）の構成の回路では、前記入力端子１００３からの制御信号によって、ｎ＝２以上の場合にも対応でき、任意の水平拡大が行なえる。
【００３２】
以上、水平フィルタ回路２０２の構成の一例を示したが、水平フィルタの構成はこれに限るものではなく、基本的に水平フィルタは拡大率に応じたクロック停止に合った遅延量と混合出力を得る構成であれば良いこととなる。
【００３３】
ここまでの説明では、垂直の拡大として４／３倍を、水平の拡大として７／５倍を例にとり説明してきた。次に、他の任意の倍率を実現する場合の混合回路と拡大制御回路の構成について詳細に説明する。表１に１〜２倍の拡大を実現する場合の混合回路の係数を、表２に８ビットで近似して示す。
【００３４】
【表１】
0003559740.tif 000002
【００３５】
【表２】
0003559740.tif 000003
【００３６】
例えば、倍率をＭ／Ｎ（Ｎは８以下、Ｍは１５以下の自然数）と定義すると２３通りの拡大倍率が設定可能である。表１ではその中から１０通りを示した。混合器８０５の制御信号α、βのビット数を例えば８ビットとすれば、拡大倍率をＭ／Ｎ≒２５６／Ｌ（０≦Ｌ≦２５５；Ｌは整数）となるように近似することによって、α（１）〜α（１５）は表１に示すような値となる。表２に近似した拡大倍率と８ビットで表し得るα（ｎ）の値を示す。α（ｎ）の周期はＭで与えられ、また、α（ｎ）の値は以下に示す式（１）で表すことができる。
【００３７】
α（０）＝０
α（１）＝（２５６−Ｌ）／２５６
α（ｎ）＝ｆ｛α（ｎ−１）＋α（１）｝          …式（１）
ただしｆ（ｘ）はｘの小数部をとる関数、０≦ｎ≦Ｍ−１である整数  式（１）で示された混合係数と前記メモリ回路１０４、１０５の制御の同期をとることによって、２３通りの組合せの制御が可能となる。映画サイズの信号を拡大してワイドなディスプレイを持ったシステムに表示するような場合においては、２倍までの拡大率や４ビットから８ビット程度の混合係数を持てば充分であるが、上記定数Ｍ，Ｎや混合係数のビット数を増やすことによって、任意の拡大倍率が設定可能である。
【００３８】
図１５（１）、（２）、図１６を用いて、混合器８０５、混合係数の発生回路の一例を示す。図１５（１）、（２）において、１５０１、１５０２は前記混合器８０５の入力端子、１５０３は出力端子、１５０４は混合係数αの入力端子、１５０５、１５０６、１５０９は第１、第２、第３の係数器、１５０７、１５１０は第１、第２の加算器、１５０８は減算器である。図１５（１）の混合器では入力端子１５０１、１５０２からの信号をそれぞれＡ、Ｂとすると、混合出力Ｃは、式（２）で、図１５（２）の混合器では式（３）で示すことができる。
【００３９】
Ｃ＝αＡ＋（１−α）Ｂ          …式（２）
Ｃ＝α（Ａ−Ｂ）＋Ｂ            …式（３）
図１５（１）、（２）に示すように、前記混合器８０５は混合係数αを与えるだけで比較的簡単な構成で実現できる。
【００４０】
図１６は混合係数αの発生回路である。図１６において、１６０１はリセット信号の入力端子、１６０２は混合係数αを更新するためのクロックの入力端子、１６０３は前記第１、第２のメモリ回路１０４、１０５の書き込み、読みだしをコントロールする制御信号の出力端子、１６０４は混合係数αの出力端子、１６０５は拡大率Ｍ／Ｎや拡大率によって定まる定数Ｌを決める拡大率設定回路、１６０６はＭ分周カウンタ、１６０７は加算器、１６０８はラッチ回路である。Ｍ／Ｎが決まると、前記拡大率設定回路１６０５はＭ／Ｎに近い２５６／ＬなるＬを設定し、（２５６−Ｌ）／２５６なるＫを算出して、前記加算器１６０７に供給する。前記入力端子１６０２からのクロックは、垂直拡大の場合は１ライン周期のクロックであり、水平拡大の場合は画素単位のクロックである。前記加算器１６０７の出力信号は前記ラッチ回路１６０８でラッチされて更新され、混合係数αとなって出力される。混合係数αは前記カウンタ１６０６により、Ｍ周期でリセットされ初期値に戻る。また、前記カウンタ１６０６は拡大開始位置に従って垂直周期ごとにリセットする。図１６は混合係数αやメモリのコントロールタイミングを設定する回路の一例であるが、このような回路を用いれば、表１に示したα（ｎ）が設定可能となり、倍率を任意に選択可能なシステムを構成することができる。
【００４１】
以上説明してきた実施例においては、前記第１のメモリ１０３による垂直拡大、前記第２のメモリ１０４による時間圧縮と水平拡大がそれぞれ独立に制御可能であるため、入力映像信号が歪んでいる場合でも、それを補正することができる。即ち、高品位テレビジョン信号を標準信号（ＮＴＳＣ等）に変換した信号、例えば図３（ｄ）に示すような信号入力に対しても時間圧縮後の水平拡大率を大きくすることによって図３（ｅ）のような正しい形状の信号に戻すことができる。
【００４２】
このような標準信号に変換された高品位テレビジョンの信号は、そのまま１６：９のアスペクト比をもつワイドなディスプレイに表示すれば、歪の無い映像信号に戻るが、標準信号変換時の周波数変換に伴う歪や、高品位テレビジョン受信機で行なうべき水平方向への１２／１１倍の補正を本実施例では一度に行なうことができ、回路の簡易化と、歪の無い映像が得られる効果がある。
【００４３】
また、表示装置のアスペクト比が４：３であるような場合においても、垂直と水平の拡大率を独立に調整して、表示装置のアスペクト比の違いによる信号の歪を補正することが可能である。
【００４４】
次に、本発明の第２の目的である、映像信号の安定化について図１２を用いて説明する。図１２において、１２０１は映像信号の入力端子、１２０２は映像信号のディジタル化、順次走査化等を行なう映像処理回路、１２０３はディスプレイ、１２０４は入力映像信号に同期処理等を行なう同期処理回路、１２０５は前記ディスプレイを駆動する偏向回路、その他は図１、図２の実施例と同じである。従来のディジタルテレビ等のクロック発生方法では、前記第１のメモリ回路１０３の書き込みクロックを作成する同期回路１２０４、前記第２のメモリ回路１０４の読みだしクロックを作成する第２のクロック発生回路２１２、前記ディスプレイ１２０３の同期信号を作成する偏向回路と３種類のＰＬＬ系のループを持った回路が存在する。したがって、これを縦続接続すると、入力信号に大きなジッタがある場合にはジッタに対する追従性が悪く、ジッタを強調して表示してしまう。本発明では、図１２に示すように、前記第１のクロック発生回路２１１が、水晶発振器等を用いた独立したクロック発生回路で構成するため、後段の２つのループを持った回路にジッタを与えない。すなわち、もともと前記同期処理回路１２０４で発生したジッタ成分よりもジッタ量を増すことがない。
【００４５】
図１２のクロック発生回路２１１は、例えば色副搬送波３．５８ＭＨｚの８倍の周波数の２８．６３ＭＨｚの発振周波数を持つ安定したクロック、即ち水晶発振器等を用いた発振回路であり、前記同期処理回路１２０４で発生するクロックとは周波数が極めて近いが、同期はとれていない。したがって、単純な独立クロックとすると入力映像信号と前記第１のメモリ回路１０３から出力される信号とでは、しだいにずれ量が大きくなり、メモリ容量分だけずれると映像信号の連続性が破綻してしまう。図１３にこのメモリの破綻を防ぐための前記メモリ回路１０３とその周辺回路の構成の一例を示す。図１３において、１３０１は映像信号の入力端子、１３０２は出力端子、１３０３、１３０４は前記同期処理回路１２０４より供給される垂直同期信号とクロック、１３０５はフィールドメモリ、１３０６、１３０７はそれぞれカウンタ、１３０８、１３０９はそれぞれデコーダ、１３１０は遅延回路、その他は第２図と同じである。
【００４６】
図１３において、前記フィールドメモリ１３０５の書き込みクロックは、映像信号に同期した入力端子１３０３からのクロックであり、この書き込みクロックは前記カウンタ１３０６のクロックでもある。また前記フィールドメモリ１３０５の読みだしクロックは、前記クロック発生回路２１１より発生した安定したクロックであり、このクロックは前記カウンタ１３０７にも供給される。前記カウンタ１３０６、１３０７はそのカウント値が前記デコーダ１３０８、１３０９でデコードされ、前記フィールドメモリ１３０５の書き込みリセット及び読みだしリセットとなる。通常の信号では、安定したクロックに対して、ジッタの大きな映像信号でもそのずれ量は、１フィールドでたかだか２ライン分程度である。したがって、フィールドメモリのような十分の容量を持ったメモリを使用し、書き込みリセットと読みだしリセットに前記遅延回路１３１０等を用いて、２ライン分程度以上の時間差を持たせておけば、映像信号の不連続点を垂直帰線期間に持って行くことが出来る。さらに、図１３の実施例においては、前記書き込み用のカウンタ１３０６と前記読みだし用のカウンタ１３０７をともに前記入力端子１３０４より供給される垂直同期信号の位相を保ちつつ数ライン分の遅延を持たせてリセットしているため、書き込みクロックと読みだしクロックの周波数差によるメモリの破綻を防ぐことが可能となる。
【００４７】
しかしながら、図１３に示す方法では、前記読みだし用のカウンタ１３０７が前記クロック発生回路２１１より供給される読みだし用のクロックに関係なくリセットされるため、前記カウンタ１３０７のカウント値をデコードして作成されるディスプレイ用の水平同期信号はリセット時にその周期性が守られない。即ち、ディスプレイの偏向回路の水平同期信号に対する追従性を良くして、映像信号が乱れないようにする必要がある。
【００４８】
このように図１２、図１３に示した構成の回路を用いれば、ジッタを多く含んだ入力信号に対しても、高画質な映像信号を供給することができる。
【００４９】
さて、ここまでは前記クロック発生回路２１１において発生するクロックの周波数は、前記同期処理回路１２０４で発生するクロックに極めて近いものとしてきた。即ち、水晶発振器の発振周波数は、色副搬送波  ｆｓｃ＝３．５７９５４５ＭＨｚの８倍の周波数である８ｆｓｃ＝２８．６３６３６ＭＨｚである。このように、前記第１のクロック発生回路２１１の安定したクロックの発振周波数を８ｆｓｃとした場合には、必然的に１ラインの周波数がＮＴＳＣの倍速水平周波数である約３１．５ｋＨｚとなる。本来本発明のように、ワイドなディスプレイを持ったテレビシステムは高品位テレビの普及に合わせて考えられているものであり、したがってシステムとしては高品位テレビジョンも表示可能なものでなければならない。通常高品位テレビジョンを表示する場合には、ディスプレイが２モード即ち水平偏向の周波数が３１．５ｋＨｚと３３．７５ｋＨｚの２種類に対応可能なように設計し、高品位テレビジョンの入力信号に対応している。ここで前記第１のクロック発生回路２１１の安定したクロックの発振周波数を約３０．７１２５ＭＨｚ程度に設定しておけば、９１０画素分の水平の周波数はほぼ３３．７５ｋＨｚとなって、高品位テレビジョンの水平周波数と一致し、偏向側を２モード対応にする必要が無くなる。この場合前記第１のメモリ回路２０４は書き込みクロックに対して、読みだしクロックが速くなるため、少なくともメモリ容量は４０ライン程度が必要となる。また、このような水平走査周波数の変換を行なった場合には、走査線数が５２５本から、ほぼ５６２本に増すことになる。即ち、走査線の間隔が縮んだことと等価となり、表示された絵は、垂直方向につぶれて表示される。この歪の割合は、（５２５／５６２．５）＝０．９３程度である。したがって、常に高品位テレビジョンの水平同期周波数で、ディスプレイを駆動したい場合には、垂直方向に（５６２．５／５２５）倍に拡大する必要がある。例えば、（１６／１５）倍程度の垂直拡大を行なえば、歪のない映像信号を高品位テレビジョンのディスプレイに表示することが可能となる。したがって、同一機能を保ったまま、偏向回路を単一周波数のみに対応する構成ができ、コンバーゼンスの簡易化、高圧回路の簡略化が実現でき、システムの低コスト化に効果がある。
【００５０】
以上説明したように、本実施例によれば、４：３のアスペクト比を持つ映像信号が入力されたとき、入力された映像信号は前記第２のメモリ回路２０５によって一旦時間圧縮した後、任意の倍率の拡大が行なえる。
【００５１】
さらに、本実施例によれば、前記垂直フィルタ回路２０１と前記水平フィルタ回路２０２、前記垂直拡大制御回路２０９と前記水平拡大制御回路２１０は独立しているため、垂直方向の拡大率と水平方向の拡大率を任意に独立して決定することができる。
【００５２】
また、本実施例では前記第２のメモリ回路２０５において水平方向の時間圧縮を行なった後に拡大をしている。時間軸圧縮を水平拡大の前段で行なわない場合には、拡大率が４／３倍以下のときには水平の縮小を、４／３倍以上のときには拡大をする必要がある。この時、垂直方向は常に拡大のため、制御回路が複雑になる。本実施例のように拡大の前段で時間圧縮をした場合には、拡大率が４／３倍以下の時も、４／３倍以上の時も、同じ制御回路で水平方向の拡大を制御することができ、システムを簡単化することができる。
【００５３】
図１４に本発明の他の一実施例を示す。図１４における各素子は、図２の実施例と同じである。図２の実施例では第１のメモリ回路２０４の書き込みクロックと読みだしクロックは異なっており、特に読みだしクロックは安定したクロックを用いていた。しかしながら、書き込みクロックと読みだしクロックが異なれば、前記実施例で示したように、強制的にリセットを行なって書き込みと読みだしのずれを補正する必要がある。そのため同期信号に不連続が起こり、画面ブレとなる恐れがある。本実施例では、前記第１のメモリ２０４の書き込みクロックと読みだしクロックを同一のものとし、同期回路の不連続を防いでいる。前記クロック発生回路１４０１は前記第１のクロックからＰＬＬ回路を用いて作られた約４／３倍の周波数をもったクロックであり、同期信号に不連続は起らない。本実施例のその他の動作は図２の実施例とまったく同じである。本実施例によれば、同期ブレの無い拡大した映像信号を１６：９のディスプレイに表示することが可能となる。
【００５４】
【発明の効果】
本発明によれば、複数の倍率（例えば７／６倍、５／４倍、４／３倍・・・など）で映像を拡大することが可能となる。また、クロックの安定化により、ジッタの少ない映像信号を供給することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図。
【図２】図１の実施例の詳細を示すブロック図。
【図３】１６：９、４：３のアスペクト比の表示装置への映像信号の表示例を示す図。
【図４】従来の拡大方法を示すブロック図。
【図５】垂直拡大の原理図。
【図６】本発明による垂直拡大の原理図。
【図７】本発明の水平圧縮回路の一例を示す図。
【図８】本発明の垂直フィルタ部を示すブロック図。
【図９】本発明の水平拡大用メモリの制御方法を示す図。
【図１０】本発明の水平フィルタ部のブロック図。
【図１１】本発明の水平フィルタの原理図。
【図１２】同期回路を含めた本発明のブロック図。
【図１３】本発明のフィールドメモリの制御方法を示すブロック図。
【図１４】本発明の他の一実施例を示すブロック図。
【図１５】本発明の混合器の構成を示すブロック図。
【図１６】本発明の係数発生回路の構成を示すブロック図。
【符号の説明】
１０１…映像信号の入力端子、１０３…同期信号の入力端子、１０４、１０５…第１、第２のメモリ回路、１０６…空間フィルタ回路、１０７…拡大制御回路、１０８…同期処理回路、２０１…垂直フィルタ回路、２０２…水平フィルタ回路、２０３…枠挿入回路、２０４…垂直拡大制御回路、水平拡大制御回路、２０６、２０７…第１、第２のクロック発生回路、７１０、７１１、８０４…１Ｈ遅延メモリ、８０５、１００７…混合器、１２０２…映像処理回路、１２０３…ディスプレイ、１２０４…同期処理回路、１２０５…偏向回路、１３０５…フィールドメモリ、１３０６、１３０７…カウンタ、１３０８、１３０９…デコーダ、１５０４、１５０５、１５０８…係数器、１５０６、１５０９…加算器、１５０７…減算器、１６０５…拡大率設定回路、１６０６…カウンタ、１６０７…加算器、１６０８…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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