(57)【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタと、
前記トランジスタに、負荷要素を介して接続された電圧ソースとを含むスタティックメモリセル装置であって、
前記負荷要素が本質的にキャパシタを含み、前記キャパシタは更に五酸化タンタルおよび二酸化チタンを含む群から選択された誘電体を含むことを特徴とする、スタティックメモリセル装置。
【請求項２】
前記キャパシタが、金属ー酸化物ー金属構造からなることを特徴とする、請求項1に記載の装置。
【請求項３】
少なくとも一つのトランジスタと、前記トランジスタに負荷要素を介して接続された電圧源を有するスタティックメモリセル装置であって、
前記負荷要素が本質的に金属ー酸化物ー金属キャパシタからなることを特徴とする、スタティックメモリセル装置。
【請求項４】
前記メモリセルが集積回路の一部であって、前記集積回路が、前記集積回路を相互接続するための第1及び第2の金属層を含み、さらに、前記金属ー酸化物ー金属構造の第1の金属が前記第1の金属層を含み、かつ前記金属ー酸化物ー金属構造の第2の金属が前記第2の層を含むことを特徴とする、請求項３に記載の装置。
【請求項５】
前記金属ー酸化物ー金属キャパシタは前記トランジスタの上部に形成されることを特徴とする、請求項４の装置。
【請求項６】
前記誘電体は制御された時間及び周波数依存のインピーダンスを持ち、さらに前記誘電体は前記誘電体に対する最適化された表面領域と厚みを用いて制御されることを特徴とする請求項1に記載の装置。
【請求項７】
第1及び第2ビット線と；
前記第1ビット線に第1トランジスタ第1コンタクト上で接続された、第1トランジスタと；
前記第2ビット線に第2トランジスタ第1コンタクト上で接続された、第2トランジスタと；
電圧源コンタクトと、
第1キャパシタ第1コンタクト上で前記電圧源に電気的に接続された第1キャパシタと；
第2キャパシタ第1コンタクト上で前記電圧源に電気的に接続された第2キャパシタと；
第3トランジスタ第1コンタクト上でグラウンドコンタクトに電気的に接続され、第3トランジスタ第2コンタクト上で前記第1キャパシタの第2コンタクトに電気的に接続された、第3トランジスタと；
第4トランジスタ第1コンタクト上でグラウンドコンタクトに電気的に接続され、第4トランジスタ第2コンタクト上で電気的に前記第2キャパシタの第2コンタクトに接続された、第4トランジスタと；
を含むスタティックメモリセル装置であって、
前記第1トランジスタ第2コンタクトは電気的に前記第3トランジスタ第2コンタクトと第4トランジスタ第3コンタクトに接続され、
前記第2トランジスタ第2コンタクトは電気的に前記第4トランジスタ第2コンタクトと第3トランジスタ第3コンタクトに接続され、
前記第1キャパシタと第2キャパシタは五酸化タンタルおよび二酸化チタンを含む群から選択された誘電体を含むことを特徴とするスタティックメモリセル装置。
【請求項８】
前記キャパシタは金属―酸化物―金属構造を含むことを特徴とする、請求項７に記載の装置。
【請求項９】
前記キャパシタは、オフ状態における前記トランジスタの電流リークの５−２０倍の範囲の電流リークを伴う誘電体からなることを特徴とする、請求項８に記載の装置。
【請求項１０】
前記メモリセルが集積回路の一部であって、前記集積回路が、前記集積回路を相互接続するための第1及び第2の金属層を含み、さらに、前記金属ー酸化物ー金属構造の第1の金属が前記第1の金属層を含み、かつ前記金属ー酸化物ー金属構造の第2の金属が前記第2の層を含むことを特徴とする、請求項９に記載の装置。
【請求項１１】
前記金属ー酸化物ー金属キャパシタは前記第3及び第4トランジスタの上部に形成されることを特徴とする、請求項１０に記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般に負荷要素としてキャパシタを用いたメモリセルを構成するための装置及び方法に関する。本発明のメモリセルに装填されたキャパシタは、特定のキャパシタ／トランジスタ接続が選択された場合にスタティックランダムアクセスメモリ（ＳＲＡＭ）として動作する。
【０００２】
【従来の技術】
技術的に良く知られているように基本的に二つのタイプ（スタティック、及びダイナミック）の金属−酸化物−半導体（ＭＯＳ）ランダムアクセスメモリ（ＲＡＭ）がある。スタティックＲＡＭあるいはＳＲＡＭはフリップ−フロップとして知られる論理回路に基づく半導体メモリの種類であり、デバイスの動作に十分な電源供給がある限り情報が保持される。これらのフリップ−フロップはセル当たりのシリコン領域を最小にするために単純でなければならず、また、セルアレイがメモリチップのもっとも大きな部分を構成しているのでとても重要なことである。標準的なＳＲＡＭに伴う問題は、各メモリセルに６つのトランジスタが利用され、それらを含むシリコンウェハの一つの面上に６つ全てが整列されることによる、その大きなサイズにある。
【０００３】
他方、ダイナミックＲＡＭ（ＤＲＡＭ）はバイナリデータをキャパシタに保存し、さらに精密なリード／ライト回路の代わりとして結果的にセル領域においてさらに縮小されている。ＤＲＡＭに備えられたバイナリデータはキャパシタ上で電荷の形態をとっている。
【０００４】
【発明が解決しようとする課題】
避けることのできない様々な漏れの効果（すなわちドレイン電流）のために、キャパシタ電荷はリークしてしまう。そこでＤＲＡＭの適切な動作を保証するために周期的にリフレッシュ動作を行う必要がある。リフレッシュ動作の間にメモリセルの内容が読みこまれ、記憶されていたデータがそこに再び書き込まれるという方法でキャパシタの電荷はそのふさわしい値で再記憶される。リフレッシュ動作は数ミリ秒毎に行われなければならず、それゆえＤＲＡＭ回路に接続されたクロックを持つ必要性を示している。ＤＲＡＭの動作で必要なこの周期的なリフレッシュ動作は、それにより回路の表面領域を増加させる追加のリフレッシュ回路を設計に組み込むことを必要とする。
【０００５】
それにもかかわらずＤＲＡＭのメモリセルはそのようないくつかの構成要素を持ち、かつＤＲＡＭセルがより小さいので、ＤＲＡＭはいかなるスタティックＲＡＭで可能なものより大きな充填密度を達成している。集積回路の同じ表面領域でＳＲＡＭの４倍にも及ぶデータをＤＲＡＭが保持できるというより小さなＤＲＡＭセルの設計のために、比較した場合に動作が遅いにもかかわらずＤＲＡＭはＳＲＡＭより広く用いられている。
【０００６】
いままでのところＳＲＡＭ及びＤＲＡＭでは材料面で回路の複雑さを減少させ、かつアクセススピードの早いメモリセルを提供するという願望は満たされてはいない。
【０００７】
【課題を解決するための手段】
本発明の目的、利点そして新しい特徴が続く説明によって大部分は開示され、続く例によって当業者には明らかとなるか、あるいは本発明の実施によって理解されるだろう。本発明の目的、特徴及び利点は、添付の特許請求の範囲において特に指摘された結合、及び助けによって理解され、かつ習得される。
【０００８】
キャパシタの本来の性質は電源供給の高電圧がＳＲＡＭセルのトランジスタ要素に到達することを防ぐ（あるいは邪魔する）ためのものであるので、通常はキャパシタはＳＲＡＭセルのなかで明白な負荷要素ではない（ラジオーエレクトロニクスの要点、第２版、スラーツバーグ、オスターヘルド著、マグローヒル出版、１７３ページ）。本発明は、電流障壁としての本質を改善するために、キャパシタの構成に用いられる特定の誘電体の漏れ（すなわち、ドレイン電流）の二次的効果も考慮に入れている。この修正によって十分な量の電流がメモリセルに流れるようになり、正のフィードバックが保証されかつスタティック動作が保証される。
【０００９】
利点及び新しい特徴を達成するために本発明ではメモリセルにおける負荷要素としてキャパシタを一般に利用することに向けられている。本発明の状況で「負荷要素」はキャパシタを通してトランジスタへ電流が流れることを示すために使われている。本発明の実施例の一つとしてキャパシタ負荷メモリ回路では、メモリセルの４つのトランジスタからの他の漏れ電流を相殺するための十分な量の二つの類似した寄生抵抗を通じるオフセット電流経路を得るために二つのキャパシタを利用する。特定のキャパシタ／トランジスタ相互接続に沿った、このオフセット電流は、メモリセルを静電状態に置くためにメモリセルの論理レベルを制御するだろう。
【００１０】
本発明のキャパシタ負荷メモリ回路の装置及び方法では電源電圧への制御された漏れ電流（すなわち、ドレイン電流）を利用している。漏れ電流は、用いられる誘電体材料の種類、設計されたキャパシタの表面領域あるいは誘電体材料の実際の厚みを含むような異なった手段のうちのいずれかを用いることによって制御されるが、それによって制限はされない。
【００１１】
好ましい実施例においてキャパシタ負荷メモリ回路に対する装置及び方法では、電源電圧への設計された漏れ電流を増加するために、さらにTa２O５（五酸化タンタル）、TiO２（二酸化チタン）あるいは他のキャパシタ誘電体を含んでいる。Ta２O５及びTiO２キャパシタ（及び誘電率が約１０より大きい他の誘電体）の電流−電圧特性は設計されたキャパシタの最適な表面領域、又は誘電体材料の実際の厚さを設計することによって制御可能である。Ta２O５あるいはTiO２キャパシタ（及び誘電率が約１０より大きい他の誘電体）は再生可能な方式で達成されるようないかなる電流レベルでもほとんど動作できる。これはキャパシタ誘電体が制御された時間とインピーダンスに依存した周波数を持つためである。この制御された時間とインピーダンスに依存した周波数は：１）有害さ及び遅さを補償してすべての回路に見られる漏れ機構を変化させる、そして２）高周波数あるいは過渡的な事象（すなわち、アルファ粒子、電源電圧のグランドバウンス、及び似たもの）に対して回路を安定化する。
【００１２】
本発明の好ましい実施例においてキャパシタの制御された漏れ電流（すなわちドレイン電流）は用いられたトランジスタの漏れ電流（すなわちドレイン電流）の約１０倍である。トランジスタの漏れ電流の約１０倍のキャパシタの制御された漏れ電流は回路を最適化するために用いられる。しかしトランジスタの漏れ電流の５倍から２０倍の範囲の漏れ電流を用いるキャパシタは回路の中にうまく利用できる。用いられたトランジスタのこの漏れ電流測定はトランジスタがオフ状態（すなわちＩｏｆｆ）の時に決定される。
【００１３】
組み入れられた付随する図及び、詳述形成部分によって本発明のいくつかの面が図示され、詳細な説明とともに本発明の原理を説明するために役立つ。
【００１４】
【実施例】
図を説明しながら本発明の説明が詳細に言及される。本発明はこれらの図に関連づけられて説明されるが、ここに開示された具体例や実施例に本発明を限定することは意図されない。他方、添付の特許請求の範囲によって規定されるように本発明の精神及び範囲に含まれる全ての変更、修正、及び同等発明は本発明に含まれるものと意図されている。
【００１５】
ＭＯＳテクノロジーを用いた典型的なスタティックＲＡＭセルが図１及び図２に図示されている。図１及び図２に示された各セルはフリップ−フロップからなり、二つのインバータトランジスタＴ３及びＴ４（数字１５、１６及び３５、３６がそれぞれ図１及び図２に対応する）及び、二つのアクセストランジスタＴ１及びＴ２（数字１３、１４及び３３、３４がそれぞれ図１及び図にで対応する）の交差結合によって形成される。
【外１】
0003575675.tif 000002
図１において、４Ｔ／２Ｒ  ＳＲＡＭ（１９）は、追加のプロセス段階を通じてポリシリコン層に形成される負荷抵抗Ｒ１（数字１１）及びＲ２（数字１２）を用いる。これらの高い値の抵抗は、結果としてセル当たりのパワー消失が低くなるように製造することができる。
【００１６】
ワード線（１７）の電圧が上げられてトランジスタＴ１及びＴ２（１３、１４、３３と３４）がオン状態になっている場所で、ＳＲＡＭメモリセル（図１の１９及び図２の３９）へのアクセスが認識される。
【外２】
0003575675.tif 000003
【００１７】
ＳＲＡＭの読み出し命令は次のようであり、ここでセルに論理レベルでのゼロが記憶されていると仮定されている。このシナリオでトランジスタＴ３（３５）はオンで、かつＴ４（３６）はオフである。
【外３】
0003575675.tif 000004
選択された行の検知増幅器のみが動作し、かつその出力はチップのデータ出力線に接続される。
【００１８】
【外４】
0003575675.tif 000005
導通トランジスタＴ１（３３）及びＴ２（３４）はトランジスタＴ４（３６）のゲートで高電圧が現れるようにし、かつトランジスタＴ３（３５）のゲートでは低電圧が現れるようにする。フリップ−フロップはトランジスタＴ３（３５）のドレインが高く、かつトランジスタＴ４（３６）のドレインが低くなる状態に強いられる。論理レベル１の記憶を示すこの状態は、他の書き込み動作によって変化されるか、または電源が切られるまで無期限に論理レベル１のまま残るであろう。
【００１９】
スタティックＲＡＭは電源が供給される限りその内容を保持できる。クロックは常にゲート制御や同期のために用いられるが、クロックはスタティックＲＡＭのメモリチップ動作に対して不可欠ではない。他方でダイナミックＲＡＭは周期的なリフレッシュ動作の制御のためにクロックを必要としている。
【００２０】
ダイナミックＲＡＭ（ＤＲＡＭ）を構成するために用いられる典型的なメモリセルが図３及び図４に図示されている。ＤＲＡＭはキャパシタを用いることによって集積回路中の情報を保持する。論理的に０はゼロに近い電圧によって示される。論理レベル１は電源電圧ＶＤＤ（２３）に近い値のキャパシタ電圧によって示される。
【００２１】
既に述べたようにＤＲＡＭメモリ中のキャパシタはその電荷を時の経過と共に失うので、ＤＲＡＭメモリはＤＲＡＭ回路を継続的にリフレッシュ（再充電）するための論理を持たなければならない。リフレッシュの時にセルの内容は読み出され、ビットデータが再び書き込みされ、キャパシタ電圧はそのふさわしい値に修復される。しかし、ＤＲＡＭがリフレッシュされている間はマイクロプロセッサによって読み出すことはできない。もし、マイクロプロセッサがリフレッシュ中にＤＲＡＭを読み出す必要があればマイクロプロセッサーは読み出し動作が完了するまで１ないしそれ以上のウェイト状態を待たなければならない。
【００２２】
リフレッシュ動作はしばしば行われなければならない（例えば１６ミリセカンドのうち８ミリセカンド毎に）。ダイナミックメモリの周期的なリフレッシュの必要性は既に述べてきたような周期的なリフレッシュ信号を持つ必要性を示している。ＤＲＡＭで必要とされる周期的リフレッシュ動作は図示されてはいないが追加の回路を必要とする。
【００２３】
ダイナミックＲＡＭ（ＤＲＡＭ）を用いた最も一般的な記憶セルを図３に図示した。このセル（４９）は１トランジスタセル（１Ｔ  ＤＲＡＭ）として適切に知られている。セルはアクセストランジスタとして知られる唯一のトランジスタＴ１（４３）と記憶キャパシタＣ１から構成されている。
【００２４】
トランジスタＴ１（４３）のゲートはワード線（１７）に接続され、そのドレインはビット線（２１）に接続されている。いかなるセルにおいても列デコーダーは、記憶セルのワード線（１７）の電圧を見分けることによって列を選択している。これは選択された列の全てのトランジスタが導通状態で、かつ選択された列のセルの記憶キャパシタがビット線へそれぞれ接続されることを引き起こす。
【００２５】
セルのキャパシタＣ１（４１）は図３に示されるようにビット線（２１）に接続される。ここで動作が読み出し動作で、セルに論理１が記憶されていたならば、キャパシタＣ１（４１）の電圧はビット線（２１）を通して正の増加として現れる。ビット線（２１）はＣ１より非常に大きいために、ビット線（２１）での電圧（又は電荷）の増加はＣ１（４１）の初期電圧より非常に小さなものとなるだろう。明かではあるが、もしセルが論理レベル０を記憶していたら、（初期状態と比較して）ビット線（２１）上には負の電圧（又は電荷）増分となるだろう。
【００２６】
ビット線（２１）上の電圧変化が検知され、行検知増幅器（図示されていない）によって増幅される。増幅された信号が記憶キャパシタＣ１（４１）に与えられ、信号をふさわしいレベルに復元する。この方法で選択された列の全てのセルはリフレッシュされる。同時に選択された列の検知増幅器の出力での信号はチップのデータ出力線に与えられる。
【００２７】
書き込まれるべきデータビットが選択されたビット線（２１）に対する行デコーダー（示されていない）に与えられ、ビット線（２１）に電圧として加えられることを除いて、書き込み動作は読み出し動作と同様に進む。このデータビットは選択されたセルのキャパシタＣ１（４１）に記憶される。同時に選択された列の全ての他のセルもまた、特定の情報が書き込まれる。
【００２８】
読み出し動作及び書き込み動作は選択された列の自動的なリフレッシュをもたらすが、特定の集積回路に対して述べたように全メモリの周期的なリフレッシュとしてしばしば（例えば１６ミリ秒に８ミリ秒毎に）提供されなければならない。リフレッシュ動作は一度に一つの列をバーストモードで実行される。リフレッシュ動作中にチップは通常、外部の読み出し、書き込み動作に利用できない。
【００２９】
図４には、４トランジスタ２キャパシタＤＲＡＭ（５９）が図示されている。ＤＲＡＭ（５９）において、各負荷のゲートの励起状態はワード線（１７）によって提供される。トランジスタＴ１（５３）及びＴ２（５４）は同時に負荷及び列選択トランジスタとして作用する。もしワード線（１７）が０なら、トランジスタＴ１（５３）及びＴ２（５４）はオフで、メモリセル（５９）へ書き込まれる、あるいはメモリセル（５９）から読み出され得る情報はない。しかし、もしワード線（１７）が論理レベル１に等しいならばトランジスタＴ１（５３）及びＴ２（５４）はオンで、４個のトランジスタは１（Ｔ４（５６）がオン）、あるいは０を（Ｔ３（５５）がオン）を記憶できるラッチを形成する。
【００３０】
図３のＤＲＡＭ（４９）と同様に、ＤＲＡＭ（５９）セルの情報はトランジスタＴ３（５５）及びＴ４（５６）のゲートとソースの間のキャパシタＣ１（５１）及びＣ２（５２）にそれぞれ記憶される。もし、デジタルの１が記憶されると、Ｃ２（５２）は電圧（ＶＤＤ−Ｖｔｈ：Ｖｔｈはアクセストランジスタの閾値電圧）で充電され、キャパシタＣ１（５１）は電圧０で充電される。もし逆も正しいなら、キャパシタＣ２（５２）は電圧０で充電され、キャパシタＣ１（５５）は（ＶＤＤ−Ｖｔｈ）で充電される。
【００３１】
もしデータがＤＲＡＭ（５９）セルに記憶された後、ある時間の間にアクセスできないなら、キャパシタ上の電荷は避けられない漏れ電流のために減少する。データ書き込みと次のアクセスとの間の時間があまりにも長いなら、論理レベル１の電圧は論理レベル０と見分けられない程度に十分小さくなるかも知れず、情報が失われてしまう。ダイナミックシフトレジスタが最小動作周波数以下では動作させられないことと同じ現象である。キャパシタ電圧Ｃ１（５１）及びＣ２（５２）の電圧降下が過度となる前に記憶されたデータをリフレッシュする追加の回路が必要とされることは明かである。
【００３２】
本発明の原理を具体化した４トランジスタ２キャパシタ（４Ｔ／２Ｃ）スタティックランダムアクセスメモリ（６０）を図５に示した。４Ｔ／２Ｃ  ＳＲＡＭ（６０）はＲ１（７１）及びＲ２（７２）から漏れ電流として反映される寄生抵抗を含む。本発明の４Ｔ／２Ｃ  ＳＲＡＭ（６０）はまた、二つのインバータと二つのアクセストランジスタＴ１（６３）及びＴ２（６４）の交差結合によって形成されるフリップ−フロップを含む。
【外５】
0003575675.tif 000006
【００３３】
本発明のメモリセルはキャパシタＣ１（６１）及びＣ２（６２）を利用し、それぞれ寄生抵抗Ｒ１（７１）及びＲ２（７２）を通る電流を得るための意図的な伝導経路である。これらの寄生抵抗Ｒ１（７１）及びＲ２（７２）は、それぞれキャパシタＣ１（６１）及びＣ２（６２）の誘電体を通る漏れ電流として反映され、４個のトランジスタＴ１（６３）、Ｔ２（６４）、Ｔ３（６５）及びＴ４（６６）からの他の何らかの漏れ電流に対して補償する。図５に示したような特定のキャパシタ／トランジスタ相互接続に沿うこの補償電流はメモリセルの論理レベルを安定した静電状態に置くように規制（制御）する。
【００３４】
本件開示による重要な面はキャパシタＣ１（６１）及びＣ２（６２）が、都合の良い事に図１に関して既に説明してきた従来技術の４トランジスタ２抵抗スタティックランダムアクセスメモリセルの負荷抵抗Ｒ１（１１）及びＲ２（１２）の代わりに用いられることである。
【００３５】
この後さらに詳細まで議論されるが、キャパシタを抵抗の代わりに用いることによっていくつかの設計変更を必要としている。しかし、限られた集積回路の表面領域で必要とされるキャパシタ値をもつ単一のキャパシタを生産することは比較的容易であり、一方で集積回路の限られた表面領域で必要とされる高い抵抗をもつように製造された単一の抵抗を再生することは困難であるためにこの代替は結果的にキャパシタ負荷メモリセルの生産性を改善することとなる。
【００３６】
さらに、高い値の抵抗は典型的には重大な温度依存性を示し、一方キャパシタは典型的には比較的無反応のために、時間と周波数に依存したインピーダンスを制御するためにキャパシタを利用することによって比較的温度変化に関係しないメモリセルの設計が可能となる。これはさらにアメリカ特許番号５、２８３、５００のコチャンスキのタイトル「平面パネル電界発光ディスプレイ装置」にて一般に開示されており、ここで参照として取り入れられる。
【００３７】
各キャパシタＣ１（６１）及びＣ２（６２）の誘電体は意図的に漏れやすくし、図１の負荷抵抗Ｒ１（１１）及びＲ２（１２）に相当する実効的抵抗を提供する。好ましい実施例ではキャパシタの誘電体の構成は五酸化タンタルＴａ２Ｏ５、あるいは二酸化チタンＴｉＯ２層である。五酸化タンタルＴａ２Ｏ５が、その制御されたキャパシタＣ１（６１）及びＣ２（６２）の時間及び周波数依存のインピーダンスを流れる電流は約１０ー３秒のＲＣ時定数を提供するトランジスタのオフ電流（いくつかの場合１０ー１２アンペア）に関連した反対方向のものより大きい。この制御された時間と周波数依存インピーダンスは１）有害さ及び遅さを補償し全ての回路で見られる漏れ機構を変更し、２）メモリのような回路の調子を狂わせる傾向にある高周波数や事象に対して回路を安定化する。しかし、用いられたトランジスタの漏れ電流の約１０倍の最適化係数からの更なるキャパシタの漏れ電流が回路の最適化にいくつかの影響を及ぼすだろう。
【００３８】
本発明の応用が続く例に示されているが、本発明を限定するものではない。０．２５ｕｍシリコン半導体技術において、金属酸化物電界効果トランジスタの漏れ電流はトランジスタ単位当たり１Ｅ−１０アンペアである。このようなトランジスタ素子の漏れ電流を相殺するために負荷要素としてキャパシタを用いるためには、負荷要素当たり１Ｅ−９アンペアのごくわずかな電流を伴うキャパシタが必要とされる。この種の漏れ電流素子としてのキャパシタ電流は負荷要素当たり５Ｅ−１０から２Ｅ−９アンペアの間であり、回路全体として同様に働くだろう。
【００３９】
本発明のメモリセルで用いられるキャパシタの断面図が図６に図示されている。図６のメモリセルはＰ形基板（８１）から構成される。基板（８１）は好ましくはシリコン形基板である。Ｎ形層（８２）はＰ形基板（８１）の上に形成され、絶縁されたＰ形領域（８３）はＮ形層（８２）の上に形成され、それによってＮ形層（８２）は埋め込まれる。
【００４０】
フィールド酸化物絶縁体層（８４）及び（８５）はＰ形基板（８１）、Ｎ形埋め込み層（８２）及び絶縁されたＰ形層領域８３上に形成される。電圧が印可されたとき、アクセストランジスタの構成要素であるソース（８６）及びドレイン（８７）は、ソース（８６）とドレイン（８７）の間の絶縁されたＰ形領域にチャネル（８９）を形成する。ゲート電極（９１）はソース（８６）及びドレイン（８７）を伴うＭＯＳＦＥＴトランジスタを形成するために酸化物（８８）の上に堆積される。
【００４１】
コンタクト（９２）が第一の金属層ビット線（９４）をソース（８６）に接続している。コンタクト（９３）はドレイン（８７）とタングステンシリンダ（９５）を接続するために用いられている。コンタクト（９２）及び（９３）は所望の製作の複雑さと回路密度に依存して自己整合あるいは非自己整合される。回路密度が高くなるにつれて自己整合コンタクトが好ましくなる。単純な製作にとっては非自己整合コンタクトが好ましい。
【００４２】
タングステンシリンダ（９５）は本発明の漏れやすいキャパシタ（１００）とコンタクト（９３）の間のプラグとして動作する。タングステンシリンダ（９５）は本発明のキャパシタ（１００）に対して、キャパシタンスを最大にしてキャパシタンスを最大にし、かつキャパシタンス（１００）の電荷を最大とするための表面領域の拡張を提供するために用いられる。
【００４３】
代わりの実施例ではタングステンシリンダ（９５）の側面は本発明のキャパシタ（１００）に対する誘電体を堆積するための表面領域として利用され、キャパシタの全表面領域を増加させる。
【００４４】
本発明のキャパシタＣ１（６１）あるいはＣ２（６２）が形成される場所はタングステンシリンダプラグ（９５）と第二の金属層（９６）の間に位置している。集積回路上の金属キャパシタに対する金属の製作方法はアメリカ特許番号５．５７６．２４０のラドセビッチ等による１９９６年１１月１９日の「金属キャパシタに対する金属の製作方法」にて一般に開示され、ここで参照として取り入れられた。
【００４５】
タングステンシリンダプラグ（９５）は上述したようにキャパシタ（１００）の表面領域を拡張するためにコンタクト（９３）の上部に用いられ、第二の金属層（９６）とコンタクト（９３）の間に位置している。代わりの実施例では、第二の金属層（９６）の側面は本発明のキャパシタ（１００）に対する誘電体に対する表面領域として用いられるタングステンシリンダ（９５）の側面の周りに引き下ろすことができ、それ故キャパシタの全表面領域は増加する。
【００４６】
第二のタングステンシリンダプラグ（９７）は第二の金属層（９６）の上部にある。タングステンシリンダプラグ（９５）とタングステンシリンダプラグ（９７）は両方ともリアクティブイオンエッチングと従来のフォトリソグラフィー技術を用いて先ず製作される。次ぎに接着／障壁層が表面に堆積される。化学気相成長法（ＣＶＤ）と化学機械研磨の兼用によってタングステンシリンダプラグ（９５）及び（９７）をそれぞれ形成する。
【００４７】
標準的なマルチレベル金属相互接続法が、集積回路の相互接続（すなわちメモリ部分と論理部分の接続）の埋め込み配置の形成を完成するために用いられる。
【００４８】
前述の説明は図示と説明目的で提供されてきた。網羅することも、本発明を開示されたまさにそのままの形式に制限することも意図していない。今までの教示に照らし合わせ、見て分かる修正や多様性が可能である。
【００４９】
説明されてきた実施例あるいは具体例は、本発明の原理の良い例証や当業者が様々な実施や意図された特定の利用に適したような様々な修正を伴い本発明を利用できるようにするための実際的な応用を与えるように選択され、かつ説明された。すべての修正や変更は、公正かつ適法に評価された技術的範囲に一致するように解釈された添付の特許請求の範囲によって規定される本件発明の範囲に含まれる。
【００５０】
【発明の効果】
本発明のキャパシタ負荷メモリセルを用いることによって、生産性の改善された比較的温度変化に依存しない高いアクセススピードのメモリセルを提供することができる。
【図面の簡単な説明】
【図１】典型的な従来法の４トランジスタ２負荷抵抗のスタティックＲＡＭセル回路を示す図である。
【図２】典型的な従来法の６トランジスタスタティックＣＭＯＳ  ＲＡＭセル回路を示す図である。
【図３】典型的な従来法の１トランジスタ１キャパシタダイナミックＲＡＭセル回路を示す線図である。
【図４】典型的な従来法の４トランジスタ２キャパシタダイナミックＲＡＭを示す線図である。
【図５】意図的に寄生抵抗を通る伝導経路を持つ本発明の４トランジスタ２キャパシタスタティックランダムアクセスメモリセル回路を示す回路図である。
【図６】本発明のスタティックメモリセルのキャパシタ負荷及びアクセストランジスタに対する集積回路要素を示す断面図である。
【符号の説明】
【外６】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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