(57)【特許請求の範囲】
【請求項１】
入力信号の第１レベルから第２レベルへの第１の遷移点を検知してセットされる第１のラッチ回路と、
前記入力信号の第２レベルから第１レベルへの第２の遷移点を検知してセットされる第２のラッチ回路と、
前記第１のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第１の遷移点に続く第２レベルから第１レベルへの第３の遷移点でレベル変化する出力を出す第１の論理ゲートと、
前記第２のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第２の遷移点に続く第１のレベルから第２のレベルへの第４の遷移点でレベル変化する出力を出す第２の論理ゲートと、
前記第１の論理ゲートの出力のエッジに同期して一定のパルス幅の第１のパルス信号を出力する第１のエッジ検出回路と、
前記第２の論理ゲートの出力のエッジに同期して前記第１のパルス信号と同じパルス幅の第２のパルス信号を出力する第２のエッジ検出回路と、
前記第１のエッジ検出回路から得られる第１のパルス信号の後端エッジで前記第１のラッチ回路をリセットするリセット信号を発生する第１のリセット回路と、
前記第２のエッジ検出回路から得られる第２のパルス信号の後端エッジで前記第２のラッチ回路をリセットするリセット信号を発生する第２のリセット回路とを有することを特徴とするパルス発生回路。
【請求項２】
前記第１のラッチ回路は、前記入力信号の立ち下がりエッジでセットされる、ＮＡＮＤゲートを用いて構成されたＲＳフリップフロップであり、
前記第２のラッチ回路は、前記入力信号の立ち上がりエッジでセットされる、ＮＯＲゲートを用いて構成されたＲＳフリップフロップである
ことを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記第１の論理ゲートは、前記第１のラッチ回路の“Ｈ”レベルセット出力と前記入力信号との正論理積をとる第１のＮＡＮＤゲートであり、
前記第２の論理ゲートは、前記第２のラッチ回路の“Ｌ”セット出力と前記入力信号との負論理積をとる第１のＮＯＲゲートである
ことを特徴とする請求項２記載のパルス発生回路。
【請求項４】
前記第１のエッジ検出回路は、前記第１のＮＡＮＤゲートの出力を反転する第１のインバータ、この第１のインバータの出力を時間τ１だけ遅延させる第１の遅延回路及び、この第１の遅延回路の出力と前記第１のＮＡＮＤゲートの出力が入力される第２のＮＯＲゲートを備えて構成されて、時間τのパルス幅を有する前記第１のパルス信号を発生するものであり、
前記第２のエッジ検出回路は、前記第１のＮＯＲゲートの出力を反転する第２のインバータ、前記第１のＮＯＲゲートの出力を時間τ１だけ遅延させる第２の遅延回路及び、この第２の遅延回路の出力と前記第２のインバータの出力が入力される第３のＮＯＲゲートを備えて構成されて、時間τ１のパルス幅を有する前記第２のパルス信号を出力するものである
ことを特徴とする請求項３記載のパルス発生回路。
【請求項５】
前記第１のリセット回路は、前記第１のパルス信号の後端エッジを検出して前記第１のリセット信号を発生する第３のエッジ検出回路により構成され、
前記第２のリセット回路は前記第２のパルス信号の後端エッジを検出して前記第２のリセット信号を発生する第４のエッジ検出回路により構成されている
ことを特徴とする請求項４記載のパルス発生回路。
【請求項６】
前記入力信号を、高周波ノイズを除去して前記第１及び第２のラッチ回路に供給するためのロウパスフィルタを有する
ことを特徴とする請求項１記載のパルス発生回路。
【請求項７】
パルス発生回路は、半導体メモリのアドレス遷移検知回路である
ことを特徴とする請求項１記載のパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリのアドレス遷移検知回路（ＡＴＤ；ＡｄｄｒｅｓｓＴｒａｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ）等に適用して有用なパルス発生回路に関する。
【０００２】
【従来の技術】
ＳＲＡＭ等の半導体メモリにおいて、アドレス遷移を検出してメモリセルデータ読み出しのタイミング制御を行うために、ＡＴＤ回路が用いられる。図６は、ＡＴＤ回路の一般的な構成を示している。ＡＴＤ回路は、入力信号ＩＮの遅延を行う遅延回路１、その遅延出力と入力信号の論理をとるＮＡＮＤゲート２とＮＯＲゲート３、ＮＡＮＤゲート２をインバータ４により反転した信号とＮＯＲゲート３の出力の論理をとるＮＯＲゲート５により構成される。遅延回路１は、入力信号の立ち上がり、立ち下がりの両エッジを遅延するものとする。
【０００３】
図７は、このＡＴＤ回路の動作波形を示している。遅延回路１の遅延時間はτであり、図７の場合、入力信号ＩＮの“Ｌ”期間Ｔ１、“Ｈ”期間Ｔ２は遅延時間τより大きいとする。このとき、遅延回路１の出力ノードＮ１には、入力信号ＩＮを遅延した信号が得られる。この遅延出力と入力信号ＩＮとの間で、ＮＡＮＤゲート２とＮＯＲゲート３によりそれぞれ正論理積及び負論理積をとることにより、ノードＮ２，Ｎ３には図７のような信号が得られる。更にこれらの信号の負論理積をＮＯＲゲート５でとることによって、出力信号ＯＵＴとして、入力信号ＩＮの立ち下がりエッジ、立ち上がりエッジにそれぞれ同期したアドレス遷移検出信号（ＡＴＤパルス）Ｐ１，Ｐ２が得られる。
【０００４】
各ＡＴＤパルスＰ１，Ｐ２のパルス幅は、遅延回路１の遅延時間τに等しい。例えば、遅延時間τ＝５ｎｓに設定することにより、５ｎｓ幅のパルス信号が得られる。
【０００５】
【発明が解決しようとする課題】
しかし、図６に示すＡＴＤ回路は、入力信号のパルス幅が遅延時間τより大きい場合にしか正常動作できないという難点がある。例えば図８は、パルス幅Ｔが遅延時間τより小さい入力信号ＩＮが入った場合の動作を示している。このとき、遅延回路１は入力信号のパルス幅に応答できないため、図示のように入力信号ＩＮの変化がそのまま出力信号ＯＵＴとしてスルーした形のパルス信号出力となる。即ち、入力信号ＩＮの“Ｌ”から“Ｈ”への遷移は無視され、この遷移から一定パルス幅を必要とするＡＴＤパルスを得ることができない。
【０００６】
また、図８に示すような狭いパルス幅Ｔの負パルスは、アドレス信号にとってはノイズ成分である。このような高周波ノイズ成分があると、正常なＡＴＤパルスを発生することができない。この様な高周波のノイズ成分は、ロウパスフィルタＬＰＦを用いることにより除去可能である。しかし、従来のＡＴＤ回路の前段にそのままＬＰＦを挿入すると、実際にＡＴＤ回路に入力されるアドレス信号の“Ｌ”レベル幅が小さくなる。この結果、アドレス信号の“Ｌ”レベル期間が遅延回路の遅延時間τより小さくなると、前述したように正常なＡＴＤパルスを発生することができない。
【０００７】
この発明は、上記事情を考慮してなされたもので、短いパルス幅の入力信号に対して応答性よくレベル遷移検出を行うことを可能としたパルス発生回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係るパルス発生回路は、入力信号の第１レベルから第２レベルへの第１の遷移点を検知してセットされる第１のラッチ回路と、前記入力信号の第２レベルから第１レベルへの第２の遷移点を検知してセットされる第２のラッチ回路と、前記第１のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第１の遷移点に続く第２レベルから第１レベルへの第３の遷移点でレベル変化する出力を出す第１の論理ゲートと、前記第２のラッチ回路の出力と前記入力信号の論理積により、前記入力信号の第２の遷移点に続く第１のレベルから第２のレベルへの第４の遷移点でレベル変化する出力を出す第２の論理ゲートと、前記第１の論理ゲートの出力のエッジに同期して一定のパルス幅の第１のパルス信号を出力する第１のエッジ検出回路と、前記第２の論理ゲートの出力のエッジに同期して前記第１のパルス信号と同じパルス幅の第２のパルス信号を出力する第２のエッジ検出回路と、前記第１のエッジ検出回路から得られる第１のパルス信号の後端エッジで前記第１のラッチ回路をリセットするリセット信号を発生する第１のリセット回路と、前記第２のエッジ検出回路から得られる第２のパルス信号の後端エッジで前記第２のラッチ回路をリセットするリセット信号を発生する第２のリセット回路とを有することを特徴とする。
【０００９】
この発明によると、発生しようとするパルス信号のパルス幅より狭いパルス幅の入力信号に対しても確実に応答して、その入力信号の立ち上がりエッジ及び立ち下がりエッジでパルス信号を発生することができる。従って、半導体メモリのＡＴＤ回路等に適用して有効である。特に、パルス幅変化を伴うロウパスフィルタを信号入力端に設けてノイズ除去を行うようにしたＡＴＤ回路においても、必要とするパルス幅を確保したＡＴＤパルスを発生することが可能になる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるパルス発生回路である。このパルス発生回路は、好ましくは半導体メモリのＡＴＤ回路として利用されるものであるが、これに限定されるわけではない。このパルス発生回路は、第１のパルス遷移検知回路１０と第２のパルス遷移検知回路２０を併設して構成されている。第１のパルス遷移検知回路１０は、入力信号ＩＮの“Ｈ”レベルから“Ｌ”レベルへの遷移点を検知して、これに続く“Ｌ”レベルから“Ｈ”レベルへの遷移点で一定パルス幅のパルス信号Ｐ１１を出力するため回路である。第２のパルス遷移検知回路２０は、入力信号の“Ｌ”レベルから“Ｈ”レベルへの遷移点を検知して、これに続く“Ｈ”レベルから“Ｌ”レベルへの遷移点で一定パルス幅のパルス信号Ｐ１２を出力するため回路である。
【００１１】
第１のパルス遷移検知回路１は、入力信号ＩＮの“Ｈ”レベルから“Ｌ”レベルへの遷移でセットされる、ＮＡＮＤゲートＧ１１，Ｇ１２を用いて構成されたラッチ回路（ＲＳフリップフロップ）１１を有する。ＮＡＮＤゲートＧ１１，Ｇ１２は２入力ＮＡＮＤであり、その一つの入力端子を他方の出力端子と交差接続し、残りの入力端子をセット端子Ｓ、リセット端子Ｒとしてラッチ回路１１が構成されている。このラッチ回路１１のＮＡＮＤゲートＧ１１の出力ノードには、その信号をインバータＩＮＶ１１により反転した信号（即ち、セット時に“Ｈ”となるセット出力）と、入力信号ＩＮとの間の正論理の積をとるＮＡＮＤゲートＧ１３が設けられている。
【００１２】
ＮＡＮＤゲートＧ１３の出力ノードＮ１２には、この出力ノードＮ１２の信号の立ち下がりエッジを検知して、このエッジから一定パルス幅のパルス信号Ｐ１１を出力するエッジ検出回路１３が設けられている。エッジ検出回路１３は、ノードＮ１２の信号を反転して遅延痔間τ１だけ遅延させるインバータＩＮＶ１２と遅延回路１２、及びこの遅延回路１２の出力ノードＮ１３の信号とノードＮ１２の信号の間で負論理の積をとるＮＯＲゲートＧ１４により構成されている。
【００１３】
エッジ検出回路１３の出力ノードＮ１４に、遅延回路１２の遅延時間τ１のパルス幅を持つパルス信号Ｐ１１が発生されることになる。このエッジ検出回路１３の出力ノードＮ１４には、ラッチ回路１１をリセットするためのリセット回路１５が設けられている。リセット回路１５は、パルス信号Ｐ１１の立ち下がりエッジを検出するエッジ検出回路であり、インバータＩＮＶ１３と遅延回路１４及び、ＮＡＮＤゲートＧ１５により構成されている。このリセット回路１５の出力ノードＮ１５には、遅延回路１４の遅延時間τ２で決まるパルス幅の負のリセット信号が得られ、これがラッチ回路１１のＮＡＮＤゲートＧ１１のリセット端子Ｒに入る。
【００１４】
第２のパルス遷移検知回路２０は、入力信号ＩＮの“Ｌ”レベルから“Ｈ”レベルへの遷移点でセットされる、ＮＯＲゲートＧ２１，Ｇ２２を用いて構成されたラッチ回路（ＲＳフリップフロップ）２１を有する。ＮＯＲゲートＧ２１，Ｇ２２は２入力ＮＯＲであり、その一つの入力端子を他方の出力端子と交差接続し、残りの入力端子をセット端子Ｓ、リセット端子Ｒとしてラッチ回路２１が構成されている。このラッチ回路２１のＮＯＲゲートＧ２２の出力ノードには、その信号をインバータＩＮＶ２１により反転した信号（即ち、セット時に“Ｌ”となるセット出力）と入力信号ＩＮとの間の負論理の積をとるＮＯＲゲートＧ２３が設けられている。
【００１５】
ＮＯＲゲートＧ２３の出力ノードＮ２２には、この出力ノードＮ２２の信号の立ち上がりエッジを検知して、このエッジから一定パルス幅のパルス信号Ｐ１２を出力するエッジ検出回路２３が設けられている。エッジ検出回路２３は、ノードＮ２２の信号を反転するインバータＩＮＶ２２と遅延痔間τ１の遅延回路２２、及びこの遅延回路２２の出力ノードＮ２３の信号とインバータＩＮＶ２２で反転した信号の間で負論理の積をとるＮＯＲゲートＧ２４により構成されている。遅延回路２２の遅延時間τ１は、第１のパルス発生回路１の遅延回路１２のそれと同じである。
【００１６】
エッジ検出回路２３の出力ノードＮ２４に、遅延回路２２の遅延時間τ１のパルス幅を持つパルス信号Ｐ１２が発生されることになる。このエッジ検出回路２３の出力ノードＮ２４には、ラッチ回路２１をリセットするためのリセット回路２５が設けられている。リセット回路２５は、パルス信号Ｐ１２の立ち下がりエッジを検出するエッジ検出回路であり、遅延回路２４とインバータＩＮＶ２３及びＮＯＲゲートＧ２５により構成されている。このリセット回路２５の出力ノードＮ２５には、遅延回路２４の遅延時間τ２で決まるパルス幅の正のリセット信号が得られ、これがラッチ回路２１のＮＯＲゲートＧ２２のリセット端子Ｒに入る。遅延回路２４の遅延時間τ２は、第１のパルス発生回路１における遅延回路１４のそれと同じである。
【００１７】
第１のパルス発生回路１が出力するパルス信号Ｐ１１と、第２のパルス発生回路２が出力するパルス信号Ｐ１２とは入力信号ＩＮの“Ｌ”，“Ｈ”レベル期間が遅延時間τ１に比べて大きい場合には、入力信号ＩＮの各レベル遷移点で発生される。そしてこれらのパルス信号Ｐ１１，Ｐ１２は、ＯＲゲートＧ３１により出力信号ＯＵＴとして出力される。
【００１８】
第１及び第２のパルス遷移検知回路１０及び２０は、それぞれ出力しようとするパルス信号Ｐ１１，Ｐ１２のパルス幅より狭いパルス信号に対しても応答できる。具体的に、第１のパルス遷移検知回路１０は、遅延時間τ１より短い“Ｌ”レベル幅の負パルスに対して応答可能であり、第２のパルス遷移検知回路２０は、遅延時間τ１より短い“Ｈ”レベルの正パルスに対して応答可能である。この動作を次に説明する。
【００１９】
図２Ａは、第１のパルス遷移検知回路１０による、“Ｌ”レベル幅Ｔ＜τ１なる負パルスに対する応答波形を示している。入力信号ＩＮの立ち下がりでラッチ回路１１がセットされて、ノードＮ１１は“Ｈ”になる。このノードＮ１１の信号と入力信号ＩＮに対するＮＡＮＤゲートＧ１３の論理により、ノードＮ１２には、入力信号ＩＮの立ち上がりエッジで立ち下がる信号が得られる。エッジ検出回路１３により、ノードＮ１２の信号と、これを反転してτ１だけ遅延したノードＮ１３の信号とから、ノードＮ１４にパルス幅τ１のパルス信号Ｐ１１が発生される。リセット回路１４は、パルス信号Ｐ１１の立ち下がりエッジでτ２のパルス幅の負パルスからなるリセット信号ＲＰ１１を出力し、これによりラッチ回路１１はリセットされる。
【００２０】
図２Ｂは、第２のパルス遷移検知回路２０による、“Ｈ”レベル幅Ｔ＜τ１なる正パルスに対する応答波形を示している。入力信号ＩＮの立ち上がりでラッチ回路２１がセットされて、ノードＮ２１は“Ｌ”になる。このノードＮ２１の信号と入力信号ＩＮに対するＮＯＲゲートＧ２３の論理により、ノードＮ２２には、入力信号ＩＮの立ち下がりエッジで立ち上がる信号が得られる。エッジ検出回路２３により、ノードＮ２２の信号の反転信号と、τ１だけ遅延したノードＮ２３の信号とから、ノードＮ２４にパルス幅τ１のパルス信号Ｐ１２が発生される。リセット回路２５は、パルス信号Ｐ１２の立ち下がりエッジでτ２のパルス幅の正パルスからなるリセット信号ＲＰ１２を出力し、これによりラッチ回路２１はリセットされる。
【００２１】
図１のパルス発生回路は、入力信号ＩＮの“Ｈ”レベル期間、“Ｌ”レベル期間が遅延時間τ１より大きい場合には、従来のＡＴＤ回路と同様に、“Ｈ”から“Ｌ”への遷移点、“Ｌ”から“Ｈ”への遷移点でそれぞれ遷移検出パルス信号を出力することができる。その様子を、図３に示す。図に示すように、“Ｌ”レベル期間Ｔ１及び“Ｈ”レベル期間Ｔ２は、遅延時間τ１より大きい。先の図２Ａ及び図２Ｂでの動作説明と重複する説明は省く。入力信号の“Ｌ”レベルから“Ｈ”レベルへの遷移点ｔ２では、その前の“Ｈ”レベルから“Ｌ”レベルへの遷移点ｔ１でラッチ回路１１がセットされて、第１のパルス遷移検知回路１０からパルス信号Ｐ１１が発生される。遷移点ｔ１では、図では示されていないその前の“Ｌ”から“Ｈ”への遷移点でラッチ回路２１がセットされて、第２のパルス遷移検知回路２０からパルス信号Ｐ１２が発生される。これらのパルス信号Ｐ１１，Ｐ１２はそのままＯＲゲートＧ３１を通して、出力信号ＯＵＴとして出力される。
【００２３】
以上のようにこの実施の形態によるパルス発生回路は、狭いパルス幅の入力信号に対しても応答可能であり、入力信号の各レベル遷移で一定パルス幅の遷移検出パルス信号を発生することができる。しかし、実際にこの実施の形態のパルス発生回路を半導体メモリのＡＴＤ回路として適用するに当たっては、微小パルス幅の高周波ノイズに応答しないようにすることが必要である。
【００２４】
図４は、その様な実施の形態のＡＴＤ回路を示している。信号入力端子ＩＮ０とＩＮ１の間にＬＰＦ３が挿入されている他、入力端子ＩＮ１につながるパルス発生回路は図１と同じである。但し、ＬＰＦ３は実際には、その出力段に波形成形回路を有するものとする。
【００２５】
図５は、この実施の形態でのＡＴＤ回路の動作波形を示している。入力信号ＩＮ０はアドレス信号であり、“Ｌ”レベル期間Ｔ１、“Ｈ”レベル期間Ｔ２ともに、ＡＴＤパルス発生に必要な遅延時間τ１より大きいものとする。入力信号ＩＮ０に、図示のように重畳されている高周波パルスのノイズは、ＬＰＦ３により除去されて、パルス発生回路への入力信号ＩＮ１となる。このとき、入力信号ＩＮ１は、ＬＰＦ処理により、“Ｌ”レベル期間Ｔ１’は元の“Ｌ”レベル期間Ｔ１より短くなり、“Ｈ”レベル期間Ｔ２’は元の“Ｈ”レベル期間Ｔ２より大きくなる。
【００２６】
ここで、“Ｈ”レベル期間Ｔ２’は、レベル遷移を検出しようとする入力信号ＩＮ１の隣接する遷移点間、即ちｔ１１−ｔ１３の時間或いは、ｔ１２−ｔ１４の時間に相当する。ＬＰＦ３の時定数は、この“Ｈ”レベル期間Ｔ２’が、出力するパルス信号のパルス幅τ１と、前述したリセット信号ＲＰ１１，ＲＰ１２のパルス幅τ２の和以上が確保されるように、設定される。
【００２７】
この様な入力信号ＩＮ１に対して、先に説明したように、第１のパルス遷移検知回路１０では、立ち上がりエッジｔ１２，ｔ１４で時間τ１のパルス信号Ｐ１１を出力し、第２のパルス遷移検知回路２０は、立ち下がりエッジｔ１１，ｔ１３で時間τ１のパルス信号Ｐ１２を出力する。このとき、図示のように“Ｌ”レベル期間Ｔ１’が遅延時間τ１より小さいとしても、出力信号ＯＵＴとしては、二つのパルス信号Ｐ１１，Ｐ１２を合成した信号となり、これがＡＴＤパルスとなる。
【００２８】
即ちこの実施の形態によれば、ＬＰＦ処理によってアドレス信号の“Ｌ”レベル期間が小さくなってとしても、従来のように“Ｌ”から“Ｈ”への立ち上がりエッジが無視されることはなく、このエッジからの時間τ１を確保して、ＡＴＤパルスを発生させることが可能になる。図示のように、“Ｌ”レベル期間Ｔ１’が小さくなった場合には、τ１以上のパルス幅として一つに合成されたＡＴＤパルスが得られるが、“Ｌ”レベル期間Ｔ１’がτ１以上であれば、先に図３で説明したと同様に、入力信号ＩＮ１の立ち下がりエッジと立ち上がりエッジでそれぞれ独立のパルス信号が発生されることになる。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、入力信号のパルス幅の如何に拘わらず、レベル遷移を検知して、所定のパルス幅以上のパルス信号を発生することができ、特に半導体メモリのＡＴＤ回路に適用して有用なパルス発生回路を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるパルス発生回路の構成を示す図である。
【図２Ａ】同パルス発生回路の第１のパルス遷移検知回路による微小パルス幅の負パルス信号に対する応答波形を示す図である。
【図２Ｂ】同パルス発生回路の第２のパルス遷移検知回路による微小パルス幅の正パルス信号に対する応答波形を示す図である。
【図３】同パルス発生回路のパルス幅が大きい入力信号に対する応答波形を示すである。
【図４】この発明の別の実施の形態によるＡＴＤ回路の構成を示す図である。
【図５】同ＡＴＤ回路の応答波形を示す図である。
【図６】従来のＡＴＤ回路の構成を示す図である。
【図７】同ＡＴＤ回路の正常動作波形を示す図である。
【図８】同ＡＴＤ回路の応答限界を説明するための動作波形を示す図である。
【符号の説明】
１０…第１のパルス遷移検知回路、１１…ラッチ回路、Ｇ１３…ＮＡＮＤゲート、１２…遅延回路、１３…エッジ検出回路、１４…遅延回路、１５…リセット回路、２０…第２のパルス遷移検知回路…、２１…ラッチ回路、Ｇ２３…ＮＯＲゲート、２２…遅延回路、２３…エッジ検出回路、２４…遅延回路、２５…リセット回路。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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