【事件の表示】
　平成１１年特許願第２６３１８３号「バスアイソレーション機能を有するコンピュータシステム」拒絶査定不服審判事件〔平成１３年　３月３０日出願公開、特開２００１−　８４２１８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は，平成１１年９月１７日の出願であって，平成１８年４月１３日付けで拒絶査定がなされ，これに対して同年５月１８日に拒絶査定に対する審判が請求されるとともに，同年６月１２日付けで手続補正がされたものである。
　
２．平成１８年６月１２日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１８年６月１２日付け手続補正（以下，「本件補正」という。）を却下する。
　
［理由］
（１）補正後の本願発明
　本件補正により，少なくとも特許請求の範囲の請求項１は次のとおり補正された。
「【請求項１】
　ＣＰＵを搭載しシステムを制御するＣＰＵボードとＰＣＩデバイスを搭載する複数の拡張ボードをメインボード上に実装されたバスにより接続するコンピュータシステムにおいて，
　前記メインボード上に実装されたバスは，第１のバスと，前記ＣＰＵボード及び複数の拡張ボードの各々を前記第１のバスに接続するよう設けられた複数の第２のバスから構成され，
　前記第１のバス及び前記各第２のバス上に配置され，当該バスを電気的に接続又は切断するバススイッチと，
　前記ＣＰＵボード上に配置され，前記ＣＰＵボード及び拡張ボートの接続関係を切り換えるため，前記複数のバススイッチの接続又は切断の動作を制御するＣＰＵと，
　前記メインボード上に配置され，前記バススイッチのうち切り換えられるバススイッチを選択するバス制御手段とを設け，
　前記ＣＰＵは，割込み信号またはバス切換命令に基づいて前記バスの切断によって影響を受ける前記ＰＣＩデバイスを認識し，前記バスの動作を停止し，システム再構成のためのソフトウェアの設定を行い，前記バスの切断が可能であると判断するとバススイッチ制御信号を発行し，
　前記バス制御手段は，前記ＣＰＵボードによって発行された前記バススイッチ制御信号に基づいて前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記稼働中のバスを電気的に切断し，バスの配線長，接続されるスロット数を変化させることを特徴とするコンピュータシステム。」
　
　上記補正は，本件補正の前の請求項１記載の「前記バス制御手段は，前記ＣＰＵボードによって発行された前記バススイッチ制御信号に基づいて前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記稼動中のバスを電気的に切断する」ものに対して，「バスの配線長，接続されるスロット数を変化させる」発明特定事項を付加するものであるから，特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで，本件補正による請求項１に記載された発明（以下，「本願補正発明」という。）が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に該当するか）について以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開平７−２１０２０号公報（以下，「引用例」という。）には，図面とともに，以下の事項（ア）〜（オ）が記載されている。
　
（ア）「【要約】
【目的】ディジタル信号処理チップのデータ伝送回路及び方法を提供する。
【構成】複数個の機能ブロック１００１〜１００ｎと，複数個の機能ブロックの各のデータを入出力するための各の機能ブロックに連結された複数個の局部バス１３０１〜１３０ｎと，複数個の機能ブロックの間のデータの伝送のために局部バスを連結するための複数の全域バス１４０１〜１４０ｎを具備したディジタル信号処理チップ内のバス構造において，複数個の局部バスと複数個の全域バスを連結するための複数個の第１スイッチング手段１１０１〜１１０ｎと，複数個の全域バスを相互連結するための複数個の第２スイッチング手段１２０１〜１２０ｎを具備して構成されている。複数個の機能ブロックの間のデータ伝送時，データの伝送のために必要な一番短い距離の局部バスと全域バスを連結すれば良い。」
　
（イ）「【特許請求の範囲】
【請求項１】複数個の機能ブロックと，
前記複数個の機能ブロックのそれぞれのデータを入出力するためのそれぞれの機能ブロックに連結された複数個の局部バスと，
前記複数個の機能ブロックの間のデータの伝送のために前記局部バスを連結するための複数の全域バスを具備したディジタル信号処理チップ内のバス構造において，
前記複数個の局部バスと前記複数個の全域バスを連結するための複数個の第１スイッチング手段と，
前記複数個の全域バスを相互連結するための複数個の第２スイッチングを具備したことを特徴とするディジタル信号処理チップのデータ伝送回路。」
　
（ウ）「【０００４】ディジタル信号処理チップは内部的に様々のブロック，例えばメモリ装置，算術論理装置，乗算器，レジスタ，制御装置等で構成されており，これらそれぞれのブロック間のデータの伝送のための全域バス，各ブロックと全域バスとのデータの伝送のための局部バスで構成されている。」
　
（エ）「【００１６】図１は一般的なディジタル信号処理チップのブロック図である。
【００１７】図１において，ディジタル信号処理チップは，計算に必要な数値や命令等の情報を記憶するメモリ１０，データ或いは命令を一時的に貯蔵するに用いられるレジスタ５０，入力された変数の積を遂行する乗算器３０，数値的演算と論理演算を遂行する算術論理演算装置４０，ディジタル信号処理チップ内の全てのブロックを制御する制御装置２０，それぞれのブロック間のデータを伝達するための全域バス６０及びそれぞれのブロックと全域バス６０の間にデータを伝達するための局部バス６１，６２，６３，６４，６５で構成されている。」
　
（オ）「【００２０】図２は本発明のバス構造の具体的な実施例のブロック図である。
【００２１】図２において，バス構造はブロック１００１，１００２，・・・１００ｎ，各ブロック１００１，１００２，・・・１００ｎのデータの入／出力を制御するための入／出力制御スイッチ１１０１，１１０２，・・・１１０ｎ，入／出力制御スイッチ１１０１，１１０２，・・・１１０ｎに連結された局部バス１３０１，１３０２，・・・１３０ｎ，全域バス１４０１，１４０２，・・・１４０ｎの連結を制御するための制御スイッチ１２０１，１２０２，・・・１２０ｎから構成されている。
【００２２】全域バス１４０１，１４０２，・・・１４０ｎは制御スイッチ１２０１，１２０２，・・・１２０ｎにより分離されている。即ち，前記構成は各ブロックを分離して連結することがスイッチにより遂行される。それで，情報を伝送に必要なバスのみ連結させる。
【００２３】それぞれのスイッチはブロックの間で情報の伝送が起こる場合，データを必要とするブロックとの連結関係を形成する一方，伝送される必要のない他のブロックとの連結された通路を遮断することにより，バスのそれぞれのラインに載せられたデータが選択的に必要なブロックの間でのみ移動され得る。それぞれのスイッチはＣＭＯＳトランジスタ又は両方向のゲートバッファで構成され得る。
【００２４】ＣＭＯＳトランジスタを使用する場合，それぞれのブロックに対するデータ入／出力のために，一対のトランジスタが一つのバスラインに対称的に配列された構成を持つべきである。トランジスタを図１に示した制御装置２０によりそのゲート端子が制御されることにより，一つのバス部分を，分離された他のバス部分と連結及び断絶させるスイッチング動作を遂行する。」
　
　したがって，上記引用例には，以下の発明（以下，「引用発明」という。）が記載されている。
「複数個の機能ブロックをディジタル信号処理チップ内のバス構造により連結するディジタル信号処理チップの伝送回路において，
　前記ディジタル信号処理チップ内のバス構造は，
複数個の全域バスと，
　前記複数個の機能ブロックのそれぞれを前記複数個の全域バスに連結するための複数個の局部バスと，
　前記複数個の局部バス上に配置され，前記複数個の局部バスと前記複数個の全域バスとを連結するための複数個の第１スイッチング手段と，
　前記複数個の全域バス上に配置され，前記複数個の全域バスを相互連結するための複数個の第２スイッチング手段とを備え，
　前記ディジタル信号処理チップ内に具備され，前記第１スイッチング手段及び前記第２スイッチング手段のうちそれぞれの機能ブロックに対するデータ入／出力のために必要な局部バスと全域バスを連結及び断絶させる制御装置とを備えた，
ディジタル信号処理チップのデータ伝送回路。」
　
（３）対比
　本願補正発明と引用発明とを対比する。
　
（ａ）引用発明の「バス構造」，「全域バス」，「局部バス」について
　引用発明の「バス構造」は，メモリ装置，算術論理装置，乗算器，レジスタ，制御装置等様々の機能要素間のデータの伝送のための全域バスと，各機能要素を全域バスに連結する局部バスで構成されている。
　引用発明の「全域バス」は，機能要素間を連結することから，本願補正発明の「第１のバス」に相当する。また，引用発明の「局部バス」は，本願補正発明の「第１のバス」に相当する「全域バス」に対して，複数の機能要素を接続する点において，本願補正発明の「第２のバス」に一致する。
　そして，本願補正発明の「バス」も，「第１のバス」及び各々の機能要素を該「第１のバス」に接続するように設けられた「複数の第２のバス」で構成されているから，引用発明の「バス構造」は，本願補正発明の「バス」に相当している。
　
（ｂ）引用発明の「第１スイッチング手段」，「第２スイッチング手段」について
　引用発明の「第１スイッチング手段」は，局部バスと全域バスを連結又は断絶するために設けられ，そして，引用例の【図２】の記載から，局部バス上に配置されていることは明らかであり，引用発明の「第２スイッチング手段」は，複数個の全域バスを相互に連結又は断絶するために設けられており，そして，引用例の【図２】の記載から，全域バス上に配置されていることは明らかである。
　また，本願補正発明の「バススイッチ」も，第１のバス及び各第２のバス上に配置され，これらのバスを電気的に接続又は切断している。
　そうしてみると，引用発明の「第１スイッチング手段」は，本願補正発明の「第２のバス」上に配置され，当該「第２のバス」を電気的に接続又は切断する「バススイッチ」に相当し，引用発明の「第２スイッチング手段」は，本願補正発明の「第１のバス」上に配置され，当該「第１のバス」を電気的に接続又は切断する「バススイッチ」に相当している。
　
（ｃ）引用発明の「制御装置」について
　引用発明の「制御装置」は，データが選択的に必要な機能要素間で伝送できるようにするために，バスを連結及び断絶するようにバススイッチの制御を行っており，また，本願補正発明の「バス制御手段」は，バススイッチのうち切り換えられるバススイッチを選択し，バスの切断又は接続を行っているから，「バススイッチのうち切り換えられるバススイッチを選択する」とともに，「各バススイッチに対し接続又は切断の指令を選択的に出力して」「バスを電気的に切断」させる点で，引用発明の「制御装置」は，本願補正発明の「バス制御手段」に一致している。
　
　したがって，本願補正発明と引用発明とは，以下の点で一致ないし相違する。
＜一致点＞
「バスは，第１のバスと，前記第１のバスに接続するよう設けられた複数の第２のバスから構成され，
　前記第１のバス及び前記各第２のバス上に配置され，当該バスを電気的に接続又は切断するバススイッチと，
　前記バススイッチのうち切り換えられるバススイッチを選択するバス制御手段とを設け，
　前記バス制御手段は，前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記バスを電気的に切断させる」点。
　
＜相違点１＞
　引用発明は，バス構造，複数個の機能ブロックをディジタル信号処理チップ内に構成したディジタル信号処理チップのデータ伝送回路であって，本願補正発明のように「ＣＰＵを搭載し，システムを制御するＣＰＵボードとＰＣＩデバイスを搭載する複数の拡張ボードを，メインボード上に実装されたバスにより接続するコンピュータシステム」ではなく，また，引用発明における第２のバスは，「ＣＰＵボード及び複数の拡張ボードの各々」を第１のバスに接続するものではない点。
　
＜相違点２＞
　本願補正発明が備える「前記ＣＰＵボード及び拡張ボートの接続関係を切り換えるため，前記複数のバススイッチの接続又は切断の動作を制御する」機能，及び「割込み信号又はバス切換命令に基づいて」「前記バスの切断によって影響を受ける」「前記ＰＣＩデバイスを認識し，前記バスの動作を停止し，システム再構成のためのソフトウェアの設定を行い，前記バスの切断が可能であると判断するとバススイッチ制御信号を発行する」機能を有するＣＰＵも，該ＣＰＵを配置したＣＰＵボードも，引用発明は備えていない点。
　
＜相違点３＞
　「バス制御手段」について，本願補正発明では，メインボード上に配置しているのに対して，引用発明では，ディジタル信号処理チップ内に設けられている点。
　
＜相違点４＞
　本願補正発明は，バス制御手段が，「ＣＰＵボードによって発行されたバススイッチ制御信号に基づいて」各バススイッチに対し接続又は切断の指令を選択的に出力して前記「稼働中」のバスを電気的に切断し，「バスの配線長，接続されるスロット数を変化させる」構成であるのに対して，
　引用発明は，バス制御手段が，各バススイッチに対し接続又は切断の指令を選択的に出力してバスを電気的に切断させる構成を備えている点では一致しているが，各バススイッチに対し接続又は切断の指令を選択的に出力して稼働中のバスを電気的に切断をする際，バス制御手段が，ＣＰＵボードによって発行されたバススイッチ制御信号に基づいて指令を出力するものではなく，また，バスの配線長，接続されるスロット数を変化させる事項についても記載されておらず，さらに，稼働中のバスを切断するのかが明らかではない点。
　
（４）当審の判断
　前記＜相違点１＞ないし＜相違点４＞について検討する。
　
＜相違点１＞，＜相違点３＞について
　ＣＰＵと複数のＰＣＩデバイス搭載ボードを，マザーボード，システムボードのようなメインボード上に実装されたバスに接続するコンピュータシステムは，周知（例えば，特開平１０−１２４０３７号公報（以下，「周知例１」という。）の段落【００１６】，段落【００１９】，段落【００２６】，段落【００２７】，【図２】，特開平１０−７４１７７号公報（以下，「周知例２」という。）の段落【００１６】，段落【００３１】ないし【００３９】，【図１】，【図８】，【図９】を参照。）である（以下，「周知技術１」という。）。
　また，バスとともに，ＣＰＵを搭載したＣＰＵボード及び機能要素を搭載した複数のボードを備えたコンピュータシステムにおいて，前記ＣＰＵボード及び機能要素を搭載した前記複数のボードの各々をバスに接続するために，バス上に設けられた複数のバススイッチの接続又は切断の動作を制御するＣＰＵをＣＰＵボード上に配置し，前記ＣＰＵが，割込み信号又はバス切換命令に基づいてバススイッチ制御信号を発行することは，周知（例えば，特開平３−１６３６７１号公報（以下，「周知例３」という。）の第３頁左上欄ないし第４頁右上欄，第１図ないし第７図，特開平４−３４４５１１号公報（以下，「周知例４」という。）の【要約】，段落【０００９】，段落【００２１】ないし段落【００２４】，段落【００２６】ないし段落【００２９】，段落【００３４】，【図１】，特開平５−１２７７７７号公報（以下，「周知例５」という。）の段落【００１７】，段落【００２３】ないし段落【００３２】，段落【００３４】ないし段落【００３７】，【図１】，【図２】，【図４】参照。）である（以下，「周知技術２」という。）。
　そして，引用発明，周知技術２はともに，バスに複数の機能要素を接続する点で一致しており，引用発明を周知技術２に適用することは，当業者が容易に想到し得たことと認められ，その適用の際に，機能要素として，周知技術１のようにＰＣＩデバイスを採用するとともに，バス制御手段を，機能要素搭載ボードやＣＰＵボードとは異なるメインボード上に搭載することは，当業者が適宜なし得る設計的事項であったと認められる。
　
　以上のとおり，引用発明，周知技術１及び周知技術２はともに，バスに複数の機能要素を接続する点で一致しており，コンピュータシステムにおいて，バスに複数の機能要素をバススイッチにより，接続，切断する周知技術２に，引用発明を適用し，＜相違点１＞，＜相違点３＞のように構成することは，引用発明，周知技術１及び周知技術２に基づいて，当業者が容易に想到し得たことと認められる。
　
＜相違点２＞について
　「前記ＣＰＵボード及び拡張ボートの接続関係を切り換えるため，複数のバススイッチの接続又は切断の動作を制御する」機能，バスを制御する手段が，ＣＰＵボードからの信号に基づいて，稼働中のバスを電気的に切断するすることはともに周知（周知技術２参照。）である。
　また，「割込み信号又はバス切換命令に基づいて前記バスの切断によって影響を受ける前記」機能要素「を認識し，前記バスの動作を停止し，」「前記バスの切断が可能であると判断すると」バスの切換を制御する「信号を発行」することは，例えば，一般的な活線挿抜の技術として周知（例えば，周知例４の段落【００３４】参照。）である。
　ボードの接続，切断を行った際に，システム再構成を自動的に行うことは，周知（必要があれば，特開平３−２７６３５８号公報（以下，「周知例６」という。）の第２頁右下欄ないし第３頁右下欄，特開平５−２６５９２７号公報（以下，「周知例７」という。）の段落【０００４】，段落【０００６】ないし段落【００１２】，特開平７−９８６８６号公報（以下，「周知例８」という。）の段落【００３０】ないし段落【００４４】参照。）であり（以下，「周知技術３」という。），自動的にシステム再構成を行う際に，ソフトウェアの設定により行うようにすることは，当業者が適宜なし得る事項である。そして，当該設定を，バスの切換を制御する「信号を発行」する前に行うことは，当業者が適宜決め得る設計的事項にすぎない。
　
　以上のとおりであるから，相違点２については，引用発明，周知技術１，周知技術２及び周知技術３から，当業者が容易に想到し得るものである。
　
＜相違点４＞について
　ＣＰＵボードによって発行されたバススイッチ制御信号に基づいてバス制御手段が，バスの接続，切断を行うことは，周知技術２のとおりであって，引用発明（引用例の段落【００２３】参照。）においても，バススイッチの制御により，選択的に必要な機能ブロック間が接続されるのであるから，引用発明も，本願補正発明のようにバスの配線長を変化させていることは明らかである。そして，ボードの接続にスロットを用いることも，普通に行われている事項（周知技術１参照。）であるから，前記配線長と同様に，バスの接続又は切断により接続スロット数も変化していることも明らかである。また，稼働中にバスの切断を行うことは周知である（特に，周知例３の第３頁左下欄第７行ないし同頁右下欄第２０行参照。）から，相違点４については，引用発明及び周知技術１，周知技術２から，当業者が容易に想到し得るものである。
　
　そして，本願補正発明の構成によって，奏される効果も引用発明及び周知技術１，周知技術２，周知技術３からみて，当業者が予測できる程度のものである。
　したがって，本願補正発明は，上記引用発明及び周知技術１，周知技術２，周知技術３に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
（５）むすび
　上記（４）で示したとおりであるから，本願補正発明は，特許出願の際独立して特許を受けることができない。したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年６月１２日付けの手続補正は，上記のとおり却下されたので，本願請求項１に係る発明（以下，「本願発明」という。）は，平成１７年４月２８日付け手続補正による特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「【請求項１】
　ＣＰＵを搭載しシステムを制御するＣＰＵボードとＰＣＩデバイスを搭載する複数の拡張ボードをメインボード上に実装されたバスにより接続するコンピュータシステムにおいて，
　前記メインボード上に実装されたバスは，第１のバスと，前記ＣＰＵボード及び複数の拡張ボードの各々を前記第１のバスに接続するよう設けられた複数の第２のバスから構成され，
　前記第１のバス及び前記各第２のバス上に配置され，当該バスを電気的に接続又は切断するバススイッチと，
　前記ＣＰＵボード上に配置され，前記ＣＰＵボード及び拡張ボートの接続関係を切り換えるため，前記複数のバススイッチの接続又は切断の動作を制御するＣＰＵと，
　前記メインボード上に配置され，前記バススイッチのうち切り換えられるバススイッチを選択するバス制御手段とを設け，
　前記ＣＰＵは，割込み信号またはバス切換命令に基づいて前記バスの切断によって影響を受ける前記ＰＣＩデバイスを認識し，前記バスの動作を停止し，システム再構成のためのソフトウェアの設定を行い，前記バスの切断が可能であると判断するとバススイッチ制御信号を発行し，
　前記バス制御手段は，前記ＣＰＵボードによって発行された前記バススイッチ制御信号に基づいて前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記稼動中のバスを電気的に切断することを特徴とするコンピュータシステム。」
　
４．当審の判断
（１）引用例
　原査定の拒絶の理由に引用された特開平７−２１０２０号公報に関する記載事項は，前記「２．（２）引用例」に記載したとおりである。
　
（２）対比・判断
　本願発明は，前記「２．平成１８年６月１２日付けの手続補正についての補正却下の決定」で検討した本願補正発明において，「前記バス制御手段は，前記ＣＰＵボードによって発行された前記バススイッチ制御信号に基づいて前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記稼働中のバスを電気的に切断し，バスの配線長，接続されるスロット数を変化させる」との記載が，「前記バス制御手段は，前記ＣＰＵボードによって発行された前記バススイッチ制御信号に基づいて前記各バススイッチに対し接続又は切断の指令を選択的に出力して前記稼動中のバスを電気的に切断する」となり，前記「２．（１）補正後の本願発明」に記載した付加された発明特定事項が省かれたものである。
　
　そうすると，本願発明の発明特定事項を全て含み，さらに，他の発明特定事項を付加したものに相当する本願補正発明が，前記「２．（４）当審の判断」に記載したとおり，前記引用発明及び周知技術１，周知技術２，周知技術３に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，前記引用発明及び周知技術１，周知技術２，周知技術３に基づいて，当業者が容易に発明をすることができたものである。
　
５．むすび
　以上のとおり，本願発明は，前記引用発明及び周知技術１，周知技術２，周知技術３に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について論及するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。