【事件の表示】
　特願２０００−５５２６６４「データ記憶及び処理装置を製造する方法」拒絶査定不服審判事件〔平成１１年１２月　９日国際公開、ＷＯ９９／６３５２７、平成１４年　６月１８日国内公表、特表２００２−５１７８９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　  
　本願は平成１１年６月２日（パリ条約による優先権主張外国庁受理１９９８年６月２日、ノールウェー）を国際出願日とする出願であって、平成１７年１１月２５日付けで拒絶査定がなされ、これに対して１８年２月２７日に拒絶査定に対する審判請求がなされるとともに、同年２月２７日付け及び同年３月２９日付けで手続補正がなされ、同年８月９日に上申書が提出され、その後、当審において平成２０年１月３１日付けで拒絶の理由が通知され、その指定期間内の平成２０年７月３０日に意見書とともに手続補正書が提出されたものである。 
　  
第２　当審において通知した拒絶の理由  
　当審において平成２０年１月３１日付けで通知した拒絶の理由の概要は、以下のとおりである。 
　 
「１）本願は、明細書及び図面の記載が下記１及び２の点で不備のため、特許法第３６条第４項、第６項第１号及び第２号に規定する要件を満たしていない。  
　  
　　　　　　　　　　　　　　　　　記　　　　　　　　　　　　　　  
　　  
１．請求項に記載される発明の構成が明確でなく、詳細な説明に記載されたものでもない。　ここで、請求項に記載される技術的事項が本願の出願当初の明細書又は図面に記載されると主張する際には、具体的な記載を根拠として、説明して下さい。［略］  
　 　  
（１）請求項１について  
（ａ）請求項１に記載される「データ記憶及び処理装置」は、構成が明確でなく、本願の発明の詳細な説明に記載されたものでもない。　  
（ａ−１）図１及び０００３段落には、「スケーラブル集積データ処理装置」の具体的構成が記載されているが、請求項１に記載される「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」であって、「該装置は基板上に設けられて、　メモリ及び処理モジュールは、基板頂部上の単一メイン層又は多重メイン層内に設けられて、各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して基板の上部又は内部に配置された回路及び他のメイン層と通信し、前記装置は動作のためにトランジスタ及び/又はダイオードを持つアクティブ回路を含み、メモリ及びデータ処理モジュールは、メイン層及びその機能サブ層を」備えた「データ記憶及び処理装置」は、その構成が明確でなく、本願の発明の詳細な説明に記載されたものでもない。　  
（ａ−２）［略］　　  
（ａ−３）「各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して基板の上部又は内部に配置された回路及び他のメイン層と通信し」なる構成の「通信」がどのような技術的内容を意味するか不明であり、請求項１に係る発明の構成が不明確である。　  
（ａ−４）［略］  
（ａ−５）「前記装置は動作のためにトランジスタ及び/又はダイオードを持つアクティブ回路を含み」とあるが、本願の発明の詳細な説明には、「データ記憶及び処理装置」を動作するための「トランジスタ」「を持つアクティブ回路」は何ら開示されておらず、請求項１に係る発明の構成が不明確である。　  
（ｂ）請求項１に記載される「データ記憶及び処理装置を製造する方法」は、構成が明確でなく、本願の発明の詳細な説明に記載されたものでもない。　  
（ｂ−１）請求項１に記載される「データ記憶及び処理装置を製造する方法」、言い換えると、「該装置が基板上に設けられて、　メモリ及び処理モジュールは、基板頂部上の単一メイン層又は多重メイン層内に設けられて、各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して基板の上部又は内部に配置された回路及び他のメイン層と通信し、前記装置は動作のためにトランジスタ及び/又はダイオードを持つアクティブ回路を含み、メモリ及びデータ処理モジュールは、メイン層及びその機能サブ層を逐次付着するステップで作られ」るとともに、工程ａ）ないし工程ｄ）を含む「製造方法」は、構成が明確でなく、本願の発明の詳細な説明に記載されたものでもない。  
（ｂ−２）「工程ａ）」、「工程ｂ）」、「工程ｃ）」又は「工程ｄ）」は、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置を製造する方法」の工程として明確でなく、本願の発明の詳細な説明に記載されたものでもない。　　  
（ｂ−３）００５０段落ないし００５９段落に「垂直ダイオード」の製造プロセスについては開示されているが、請求項１に記載される「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する方法が記載されているとは言えない。　　  
　仮に、００５０段落ないし００５９段落の記載が、請求項１の「製造方法」の各工程（ａ）ないしｄ））をサポートしていると主張する場合には、なぜ、００５０段落ないし００５９段落の記載（「ダイオード」の製造工程）のみで、請求項１に記載される「製造方法」に一般化又は上位概念化できるのかその理由が不明であるから、請求項１の「工程ａ）」、「工程ｂ）」、「工程ｃ）」、「工程ｄ）」を備えた、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置を製造する方法」の工程は、本願の発明の詳細な説明に記載されたものでもない。  
（ｂ−４）請求項１の「工程ａ）」、「工程ｂ）」、「工程ｃ）」及び「工程ｄ）」は、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置を製造する方法」の工程として、相互にどのような関係（各工程を行う順序）にあるか明確でなく、各工程の順序は、本願の発明の詳細な説明に記載されたものでもない。　  
　なお、複数の工程を備えた「製造方法」において、それらの工程が択一的に記載されていない場合には、通常、「製造方法」は全ての工程を含むものである。  
（ｂ−５）「a)　前記メイン層を付着し処理する際に、既に付着されて処理された下にある１つ又は複数の層を、温度範囲１５０から４５０度Ｃを達成する静的温度及びポリマー材料の遷移安定限界を超える動的温度に晒さない、若しくは処理で生じる化学的損傷に晒さない、熱的条件下で前記メイン層の付着及び処理を行い、前記遷移安定限界は、１０ｍｓ以下に対して５００度Ｃ未満として定義され」との構成に関して、本願の発明の詳細な説明には、「前記メイン層を付着し処理する際に、既に付着されて処理された下にある１つ又は複数の層を、温度範囲１５０から４５０度Ｃを達成する静的温度及びポリマー材料の遷移安定限界を超える動的温度に晒さない」及び「前記遷移安定限界は、１０ｍｓ以下に対して５００度Ｃ未満として定義され」との条件で「メイン層」を形成する際の「既に付着されて処理された下にある１つ又は複数の層」の具体例（具体的な材料名）が何ら記載されておらず、上記条件で「１つ又は複数の層」に形成された回路等の特性が影響されることなく、「メイン層」を形成できる根拠は、本願の発明の詳細な説明に記載されていない。［略］　  
（ｂ−６）「工程ａ）」の「前記層の材料は、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され、以下の処理、即ち、スパッタリング、蒸着、化学蒸着、又はプラズマを利用した化学蒸着、スピンコーティングの１つによって付着され」との構成については、「非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」た具体的材料を用いて、「スパッタリング、蒸着、化学蒸着、又はプラズマを利用した化学蒸着、スピンコーティングの１つによって付着され」るとの具体的処理を行なって、「メイン層」を形成した、具体例は、本願の発明の詳細な説明に記載されていない。　  
（ｂ−７）［略］　  
（ｂ−８）「工程ｃ）」では、「付着された層をパルスレーザ又はイオン源による遷移加熱で処理して、付着された非晶質膜を結晶化させ、付着された膜の粒子リファインメント及びその中のドーパントの活性化を実現」するとされているが、工程ａ）においては、薄膜の材料として「前記層の材料は、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」たものを「以下の処理、即ち、スパッタリング、蒸着、化学蒸着、又はプラズマを利用した化学蒸着、スピンコーティングの１つによって付着され」るとしており、工程ａ）の「非晶質膜」以外の材料である「ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたもの」に対しては、工程ｃ）はどのような意味のある工程であるか不明であり、請求項１に係る発明の構成が不明確である。　  
　また、「工程ｃ）」の「付着された膜の粒子リファインメント」がどのような構成を意味するか明確でなく、また、本願の発明の詳細な説明にも記載されていない。　  
（ｂ−９）［略］　  
　  
（２）［略］  
（３）請求項３について　  
　「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着されたｎ−及びｐ−型非晶質又はマイクロ結晶無機半導体材料膜を下にある単数又は複数の低温処理層の上で直接的にレーザで溶融し固化させることによって行われる」なる工程が、請求項１のどの工程において行なう処理か不明であるから、請求項３に係る発明の構成が不明確であり、また、「当該隔離ダイオードの形成が、付着されたｎ−及びｐ−型非晶質又はマイクロ結晶無機半導体材料膜を下にある単数又は複数の低温処理層の上で直接的にレーザで溶融し固化させることによって行われる」とは何をどのように形成するか明確でなく、さらに、上記工程により、どこに（どの層）どのような構成が形成されるか明確でないから、請求項３に係る発明の構成が不明確であり、また、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項３に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（４）請求項４について　  
　「薄膜拡散バリアを備えることによって、レーザ誘発結晶化の際、下にある単数又は複数の層を溶融半導体材料との反応から保護すること」なる工程（構成）が、請求項１または３のどの工程（構成）において行なう処理か不明であるから、請求項４に係る発明の構成が不明確であり、また、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項４に係る発明は、本願の発明の詳細な説明に記載されたものではない。　 
（５）請求項５について　  
　「溶融半導体材料と下にある単数又は複数の層との間の反応が、珪化物のような安定した導電性化合物を形成するように設計すること」なる工程が、請求項１または３のどの工程において行なう処理か不明であり、「珪化物のような安定した導電性化合物」が珪化物以外にどのようなものを含むのか不明であり、さらに、「設計すること」は材料を選択することを意味しているか、プロセス条件を選択することを意味しているか、それとも他の意味であるか不明であるから、請求項５に係る発明の構成が不明確であり、また、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項５に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（６）請求項６について　  
　「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着された非晶質又はマイクロ結晶無機膜をレーザで溶融し固化させることによって行われ、ダイオードのｐｎ接合を補償ドーピングと共に形成し、当該ｐｎ接合は、下にある金属化物上での付着層、又はパッシブマトリックス金属化物に合金元素を使用することによる所謂自動ドーピングから実現されること」なる工程が、請求項１のどの工程において行なう処理か不明であるから、請求項６に係る発明の構成が不明確であり、また、「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され」ること、「当該隔離ダイオードの形成が、付着された非晶質又はマイクロ結晶無機膜をレーザで溶融し固化させることによって行われ」ること、「ダイオードのｐｎ接合を補償ドーピングと共に形成し、当該ｐｎ接合は、下にある金属化物上での付着層、又はパッシブマトリックス金属化物に合金元素を使用することによる所謂自動ドーピングから実現されること」なる構成が、どのような工程において、何をどのように形成するか明確でないから、請求項６に係る発明の構成が不明確であり、さらに、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項６に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（７）請求項７について　  
　「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着された非晶質又はマイクロ結晶無機膜をレーザで溶融し固化させることによって行われ、下にある金属化構造を持つか又は下にある金属化構造との反応によって形成された化合物を持つショットキーバリアダイオードの形成が行われること」なる工程が、請求項１のどの工程において行なう処理か不明であるから、請求項７に係る発明の構成が不明確であり、また、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項７に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（８）［略］　  
（９）請求項９について　  
　「垂直方向における隔離ダイオード及び層に対して水平方向にある非導電性層間誘電体として使用される高抵抗又は異方性コンタクト材料から隔離構造を形成すること」なる工程が、請求項１のどの工程において行なう処理か不明であるから、請求項９に係る発明の構成が不明確であり、また、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項９に係る発明は、本願の発明の詳細な説明に記載されたものではない。 
（１０）請求項１０について　  
　「前記隔離ダイオード及び前記非導電性層間誘電体の両方を、前記コンタクト材料の化学的に又は熱的に誘発される変形によって実現すること」なる工程が、請求項１または９のどの工程において行なう処理か不明であるから、請求項１０に係る発明の構成が不明確であり、また、「前記コンタクト材料の化学的に又は熱的に誘発される変形によって実現すること」とは、どのようなことを意味するか不明であるから、請求項１０に係る発明の構成が不明確であり、さらに、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項１０に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（１１）請求項１１について　  
　「前記化学的に又は熱的に誘発される変形は、それぞれ、高抵抗非晶質シリコンの自動ドーピング及び高抵抗非晶質シリコンのレーザ誘発結晶化によって行われること」なる工程が、請求項１または９のどの工程において行なう処理か不明であるから、請求項１１に係る発明の構成が不明確であり、また、「高抵抗非晶質シリコンの自動ドーピング及び高抵抗非晶質シリコンのレーザ誘発結晶化によって行われる」とは、どのようなことを意味するか不明であるから、請求項１１に係る発明の構成が不明確であり、さらに、上記工程に関連する具体例が本願の発明の詳細な説明に記載されていないから、請求項１１に係る発明は、本願の発明の詳細な説明に記載されたものではない。　  
（１２）［略］ 
（１３）［略］　  
（１４）［略］ 　  
　　  
　なお、請求項１ないし１４に記載される技術的事項が本願の出願当初の明細書又は図面に記載されると主張する際には、具体的な記載を根拠として、説明して下さい。　  
　　  
２．明細書の詳細な説明及び図面について　　  
　以下の（ａ）ないし（ｇ）に記載した理由により、本願の明細書は、当業者が容易にその実施をすることができる程度に明確かつ十分に記載したものであるとは言えない。　  
（ａ）００５０段落ないし００５９段落に「垂直ダイオード」の製造プロセスについては開示されているが、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する具体的方法が記載されているとは言えない。  
（ｂ）請求項１ないし請求項１４に係る発明（製造方法）についての、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する具体的方法が記載されているとは言えない。　  
（ｃ）０００３段落ないし０００６段落、及び図１に「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」の概要は記載されているが、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する具体的方法が記載されているとは言えない。　  
（ｄ）０００８段落ないし００１２段落には、「３Ｄデータ記憶」、「高密度金属設計」、「薄膜ＲＯＭ装置」について記載されており、図１には、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」の概要は記載され、００２５段落ないし００３６段落及び、図２ないし図６には（図２：「本発明の実施の形態に基づく１ＧＢ　ＲＯＭ用模式的レイアウト」、図３：「図２におけるＲＯＭの一対のメモリ面のロウ/コラムアドレッシングラインのレイアウト」、図４：「図２のＲＯＭのメモリ面のスタガー状又は千鳥足的に積み重ね（スタッキング）配置した構成」、図５：「図４に示された種類のいくつかの千鳥足的配置を、図２に示されたＲＯＭのメモリ面の多重区分千鳥足的重ね合わせ配置と組み合わせたもの」、図６：「メモリ面を貫通して、又はメモリ面を横切って、メモリ面を下にある回路に接続するための千鳥足配置された垂直又は水平ビア」）、「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」の極一部の構成が記載され、さらに、上記（ａ）に記載したとおり、００５０段落ないし００５９段落に「垂直ダイオード」の製造プロセスについては開示されているが、請求項１に記載される、工程ａ）ないし工程ｄ）を備えた「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する具体的方法が記載されているとは言えない。　  
（ｅ）００３７段落ないし００４４段落及び図７（アクセス時間とメモリブロックセグメントの数との関係を示すグラフ）には、さまざまな「仮定」の元に回路モデルを用いた計算結果が記載されているが、請求項１に記載される「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」との関連性が不明である。  
（ｆ）００５０段落ないしし００５９段落に「垂直ダイオード」の製造プロセスについて記載され、「例Ａ：ポリマー/低温基板を伴う金属化上で直接、ダイオードを製造する方法。」（００５０段落）、「例Ｂ：爆発結晶化(explosive crystallization)を利用するための変更」（００５１段落）、「例Ｃ：ショットキ（Shottky）ダイオードを使用するための変更」（００５２段落）、「例Ｄ：金属コンタクトから自動ドープするための変更」（００５３段落）、「例Ｅ：ゲルマニウムを使用するための変更」（００５４段落）、「例Ｆ：金属の選択」（００５５段落）を含む製造方法について記載されているが、請求項１に記載される「ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又はデータ処理モジュールを含むデータ記憶及び処理装置」を製造する具体的方法が記載されているとは言えない。　  
（ｇ）００６７段落（出願当初の００１８段落）に記載される構成をどのような「製造方法」により実現するか、００６７段落に記載された作用効果を奏する「構成」、「製造方法」をどのようにして実現するかは、本願明細書に記載された事項からは、当業者は容易に理解することはできない。」 
　 
第３　本願発明 
　本願の請求項１ないし１０に係る発明は、平成２０年７月３０日付けの手続補正により補正された特許請求の範囲の請求項１ないし１０（以下、「請求項１」ないし「請求項１０」という。）に記載された事項により特定される、以下のとおりのものである。 
　 
「【請求項１】　基板上に構築された単一メモリ面又は多重メモリ面内に設けられ、各メモリ面が複数のサブ層から構成されているＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び前記基板の内部に配置されたデータ処理モジュールを含み、前記メモリモジュールは、ビア、表面又は端部接続を介して前記データ処理モジュールと通信するデータ記憶及び処理装置における前記メモリモジュールを製造する方法であって、 
　前記メモリモジュールは、前記複数のサブ層を層状に積み重ねるステップで作られ、前記ステップは、 
ａ）　前記サブ層の材料が、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され、 
ｂ）　既に形成されて下にあるサブ層を処理で生じる化学的損傷に晒さない熱的条件下でポリマーを扱うことのできる静的温度を超えない処理又は処理時間が充分に短い遷移過熱処理により、前記サブ層の形成を行い、 
ｃ）　前記形成されたサブ層の非晶質薄膜をパルスレーザ又はイオン源による前記遷移過熱処理によって結晶化する、 
　ことを特徴とする方法。 
　【請求項２】　請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、当該隔離ダイオードの形成が、前記形成されたサブ膜のｎ−及びｐ−型非晶質薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化することによって行われることを特徴とする方法。 
　【請求項３】　請求項２記載の方法であって、前記熱的条件下でのパルスレーザによる遷移過熱処理する際、下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする薄膜拡散バリアを備えることを特徴とする方法。 
　【請求項４】　請求項２記載の方法であって、前記熱的条件下でのパルスレーザによる遷移過熱処理する際、下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にするために珪化物のような安定した導電性化合物を形成することを特徴とする方法。 
　【請求項５】　請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、当該隔離ダイオードの形成が、前記形成されたサブ膜の非晶質薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化することによって行われ、ダイオードのｐｎ接合を、下にある金属化物上の薄いコーティング、又は下にある金属化物中の合金元素からの電気的にアクティブなドーパントを使用することによる所謂自動ドーピングによって行われることを特徴とする方法。 
　【請求項６】　請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、当該隔離ダイオードの形成が、前記形成されたサブ膜の非晶質又はマイクロ結晶無機薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化し、下にある直接的金属又は金属コンタクトの部分的溶融を介して形成される珪化物相を備えるショットキーバリアダイオードを形成することによって行われることを特徴とする方法。 
　【請求項７】　請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、垂直構成で接触する隔離ダイオード及び前記サブ層に対して水平方向にある層間誘電体が垂直ダイオード構造を形成することを特徴とする方法。 
　【請求項８】　請求項７記載の方法であって、前記隔離ダイオードをコンタクト材料の部分的溶融を介して形成することを特徴とする方法。 
　【請求項９】　請求項７記載の方法であって、前記垂直ダイオード構造は、高抵抗非晶質シリコンの所謂自動ドーピング又は高抵抗非晶質シリコンの前記熱的条件下でのパルスレーザによる遷移過熱処理によって形成されることを特徴とする方法。 
　【請求項１０】　請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、当該隔離ダイオードを、自己整合(self-alignment)及びプレーナ化の処理によって、マトリックスの交差点として空間的に限定された領域に形成することを特徴とする方法。」 
　 
第４　当審の判断 
第４の１　請求項について（特許法第３６条第６項第１号及び第２号について） 
　１．（ａ−１）について 
　本願明細書の０００１段落の「本発明が関するデータ記憶・処理装置は、ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及びデータ演算モジュールを備え、同装置は基板上に配置され、メモリモジュール及び演算モジュールは、基板上の単一メイン層又は多重スタックメイン層内に備えられ、各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上又は内部に配備された回路と連絡を取り、同装置は、装置の動作のためのトランジスタ及び/又はダイオードを有するアクティブ回路を備える。」によれば、「データ記憶・処理装置」は、「装置の動作のためのトランジスタ及び/又はダイオードを有するアクティブ回路」を備えるものであるから、請求項１の「データ記憶及び処理装置」は、「基板上に構築された単一メモリ面又は多重メモリ面内に設けられ、各メモリ面が複数のサブ層から構成されているＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール」及び「前記基板の内部に配置されたデータ処理モジュール」の他に、「装置の動作のためのトランジスタ及び/又はダイオードを有するアクティブ回路」を備えるものであることは明らかであるが、請求項１に記載される「前記メモリモジュールは、ビア、表面又は端部接続を介して前記データ処理モジュールと通信する」との機能的記載のみでは、「装置の動作のためのトランジスタ及び/又はダイオードを有するアクティブ回路」を備えることは明確ではなく、「データ記憶及び処理装置における前記メモリモジュールを製造する方法」の「データ記憶及び処理装置」そのものの構成が明確でないから、「データ記憶及び処理装置における前記メモリモジュールを製造する方法」は、明確でなく、請求項１に係る発明は、明確でない。 
　また、同様の理由により、請求項１に係る発明は、発明の詳細な説明に記載されたものではない。 
　２．「（ａ−３）」について　 
平成２０年７月３０日に提出した意見書における、「「各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して基板の上部又は内部に配置された回路及び他のメイン層と通信し」なる構成の「通信」が「多数個、垂直導電性構造として実現するバスを介したプロセッサ層Ｐ1とメモリ層Ｍ1との間の通信」であることは、明らかです。」との請求人の主張が妥当であるとしても、請求項１の「前記メモリモジュールは、ビア、表面又は端部接続を介して前記データ処理モジュールと通信」、より詳しくは、「基板上に構築された単一メモリ面又は多重メモリ面内に設けられ、各メモリ面が複数のサブ層から構成されているＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び前記基板の内部に配置されたデータ処理モジュールを含み、前記メモリモジュールは、ビア、表面又は端部接続を介して前記データ処理モジュールと通信するデータ記憶及び処理装置における前記メモリモジュールを製造する方法」には、通信の対象とする、「多数個、垂直導電性構造として実現するバスを介したプロセッサ層Ｐ1とメモリ層Ｍ1」の「垂直導電性構造として実現するバス」、「プロセッサ層Ｐ1」及び「メモリ層Ｍ1」のいずれも記載されていない。 
　したがって、請求項１に記載される「メモリモジュールを製造する方法」の構成として、「ビア、表面又は端部接続を介して前記データ処理モジュールと通信する」がどのような構成であるか依然として明確でない。 
　 
　３．「（ａ−４）、（ａ−５）」について 
　補正前の請求項１の「前記装置は動作のためにトランジスタ及び／又はダイオードを持つアクティブ回路を含み、」を削除することにより、請求項１の「メモリモジュールを製造する方法」における「メモリモジュール」は、「前記装置」の「動作のため」の「アクティブ回路」を備えるか否か明らかでない「メモリモジュール」となり、請求項１の「製造する方法」により、具体的にどのような構成を製造するものであるかが明確でない。 
　したがって、請求項１には、ステップａ）ないしｃ）により、「前記メモリモジュール」を「前記複数のサブ層を層状に積み重ねるステップで作られ」ることが記載されているが、「複数のサブ層」自体がどのような構成であるか明確でなく、ステップａ）ないしｃ）により、具体的にどのような構成が形成されるか明確でないから、請求項１に係る発明は、依然として明確でない。 
　 
　４．「（ｂ−１，ｂ−３）について」　 
　（１）請求人は、意見書において、「［００１６］に「本発明の目的は、低温でできる処理とそれに適した材料に基づくデータ記憶・演算装置のための製造方法を提供することである。」と記載されています。　また、本発明に基づく１ギガバイト（ＧＢ）装置用層の概略レイアウトを示す図２には、各メモリ面が「面１コラム金属」、「ｐｎダイオード層」、「ロウ金属」、「ｐｎダイオード層」、「面２コラム金属」の複数の層から形成されていることが示され、［００４６］に「メモリ面製造:本発明による、例えばＲＯＭメモリの多重面を実現するには、上部レベル処理が、最小のトポグラフィ成長（１２金属層の上に）を伴うプレーナ構造を維持する必要がある。処理は、ロウ/コラム・ビア上での金属ライン露出を均一に行い、処理を＜２５０℃に制限することが効果的である。好ましくは、ダイオードの作成も、コンタクト・ビアと揃えるようにして、マスク・カウントを減らす。」、［００４９］に「一定方向のエネルギー処理により垂直ダイオードの製造について、具体的な例を通して説明する。」と記載されています。」と主張している。 
　また、本願明細書の００４６段落ないし００５９段落には、「メモリ面製造」における「垂直ダイオード」の製造プロセスの具体例が記載されている。 
　しかしながら、本願の明細書の、００４６段落ないし００５９段落に、「メモリ面製造」における「垂直ダイオード」の製造プロセスの具体例として、メモリ面を構成する具体的材料、層構成及び特定の製造プロセス、及び、特定の半導体素子（垂直ダイオード）の具体的材料、層構成及び特定の製造プロセスが記載されているとしても、上記具体的プロセスを上位概念化したプロセスである、ステップａ）ないしｃ）を備えた、請求項１に記載される、「前記メモリモジュールは、前記複数のサブ層を層状に積み重ねるステップで作られ、前記ステップは、」ステップａ）ないしｃ）により形成される、「データ記憶及び処理装置における前記メモリモジュールを製造する方法」は、本願の明細書に記載されているとは認められない。 
　したがって、請求項１に係る発明は、本願明細書の発明の詳細な説明に記載されたものではない。 
　 
　（２）請求項１の「基板上に構築された単一メモリ面又は多重メモリ面内に設けられ、各メモリ面が複数のサブ層から構成されているＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール」がどのような構成を備えた「メモリモジュール」であるか必ずしも明確ではないが、本願明細書の０００３段落及び図１には、ほぼ対応する構成が記載されている。 
　しかしながら、図１の構成を製造するための工程は本願明細書に記載されておらず、また、請求項１に記載されるステップａ）ないしｃ）が「複数のサブ層を層状に積み重ねるステップ」であるとしても、ステップａ）ないしｃ）のそれぞれのステップが、包括的かつ概念的に記載されているために、具体的に、各層をどのような材料により順次どのように形成するか明確でなく、ステップａ）ないしｃ）により、どのような層が形成されるか明確でないから、請求項１に記載されるステップａ）ないしｃ）により形成される、請求項１の「基板上に構築された単一メモリ面又は多重メモリ面内に設けられ、各メモリ面が複数のサブ層から構成されているＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール」の「サブ層」又は「複数のサブ層」がどのようなステップにより製造されるか依然として明確でない。 
　したがって、請求項１に係る発明は、明確でない。 
　 
　５．「（ｂ−２，ｂ−４ないし９）について」 
　（１）請求人は、意見書において、本願の明細書の００６７段落（出願時の願書に添付した明細書の００１８段落に対応）に、一般概念化した工程を用いて、「本発明の目的の実現は、特に、２及び３次元における新規アーキテクチャを備える装置の製造を可能にする新規材料及び処理を利用することによって可能となる。」と記載され、また、００５０段落にメモリモジュールにおける垂直ダイオードの製造プロセスの具体例が記載されていると主張している。 
　しかしながら、上記００６７段落には、具体的な実施例に基づかずに、発明を上位概念化したプロセスを用いた製造方法が記載されているに過ぎず、また、００５０段落にメモリモジュールにおける垂直ダイオードの製造プロセスの具体例が記載されているものの、００５０段落ないし００５９段落の記載（「ダイオード」の製造工程）のみを根拠として、請求項１に記載される、ステップａ）ないしｃ）を備えた「前記複数のサブ層を層状に積み重ねる」ステップにより「前記モメリモジュール」を製造する「製造方法」に一般化又は上位概念化できるものとは認められず、また、半導体素子を何ら特定せず、任意の半導体デバイスを含み、請求項１のステップａ）ないしｃ）により記載される範囲における任意の層構成を含む、請求項１に記載される「データ記憶及び処理装置における前記メモリモジュールを製造する方法」は、本願明細書の発明の詳細な説明に記載されているとは認められない。 
　さらに、仮に、請求人が主張するように、００１６段落、００４６段落ないし００５９段落（垂直ダイオードの製造プロセス）、００６７段落（出願当初の００１８段落）には、請求項１のステップａ）ないしｃ）について、個別のプロセスが記載されているとしても、ステップａ）ないしｃ）を一連のまとまりのあるものとして「メモリモジュール」を製造する工程として記載されているとは認められない。 
　したがって、請求項１に係る発明は、本願明細書の発明の詳細な説明に記載されたものではない。 
　（２）請求項１の「ａ）　前記サブ層の材料が、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」るとのステップは、その一部が「垂直ダイオード」を製造する工程として、本願明細書の００４６段落ないし００５９段落に記載があるとしても、包括的かつ概念的に記載されたステップａ）は本願明細書に記載されておらず、上記ステップａ）がどのような工程であるか明確でない。 
　請求項１の「ｂ）　既に形成されて下にあるサブ層を処理で生じる化学的損傷に晒さない熱的条件下でポリマーを扱うことのできる静的温度を超えない処理又は処理時間が充分に短い遷移過熱処理により、前記サブ層の形成を行」うとのステップは、その一部が「垂直ダイオード」を製造する工程として、本願明細書の００４６段落ないし００５９段落に記載があるとしても、包括的かつ概念的に記載されたステップｂ）は本願明細書に記載されておらず、上記ステップｂ）がどのような工程であるか明確でない。 
　請求項１の「ｃ）　前記形成されたサブ層の非晶質薄膜をパルスレーザ又はイオン源による前記遷移過熱処理によって結晶化する」とのステップは、その一部が「垂直ダイオード」を製造する工程として、本願明細書の００４６段落ないし００５９段落に記載があるとしても、「前記形成されたサブ層の非晶質薄膜」がどのようなものであるか明確でなく、包括的かつ概念的に記載されたステップｃ）は本願明細書に記載されておらず、上記ステップｃ）がどのような工程であるか明確でない。 
　したがって、上記ステップａ）ないしｃ）の工程を一連のまとまりのある工程として備えた、請求項１に係る発明は、明確でなく、また、本願明細書の発明の詳細な説明に記載されたものでもない。 
　　　 
　６．「（３）（補正前の）請求項３について」（請求項２に対応） 
　請求項２の「請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、当該隔離ダイオードの形成が、前記形成されたサブ膜のｎ−及びｐ−型非晶質薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化することによって行われることを特徴とする方法。」において、「メモリモジュール」のどの部分に「隔離ダイオード」が形成されるか明確でなく、また、請求項１の「前記メモリモジュールは、前記複数のサブ層を層状に積み重ねるステップで作られ」るステップのステップａないしｃのいずれのステップにおいて、「隔離ダイオード」が「前記形成されたサブ膜のｎ−及びｐ−型非晶質薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化することによって行われる」との工程により、どこに（どのような構成要素上（内）に）形成されるか、依然として明確でない。 
　また、請求項２の「前記形成されたサブ膜のｎ−及びｐ−型非晶質薄膜」がどこに形成されたものであるか明確でなく、請求項１の「ａ）　前記サブ層の材料が、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」たものである「前記サブ層」がどのような構成であるか（具体的にどのような材質でどのような構成が形成されているか）明確でないから、請求項２の「前記形成されたサブ膜のｎ−及びｐ−型非晶質薄膜」がどのような構成であるかも明確でない。 
　さらに、「マトリックスアドレッシング」については、「パッシブマトリックスアドレッシング（又は「パッシブマトリックス・アドレス」）」（０００９段落ないし００１２段落、００２０段落、００２２段落、００６７段落（出願当初明細書の００１８段落に対応）について記載はあるものの、請求項２の「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであ」るとの記載がどのような構成を意味するか、また、その構成が請求項１のステップａ）ないしｃ）により、どのように形成されるか明確でない。 
　したがって、請求項２に係る発明の構成は明確でない。 
　 
　７．「（４）（補正前の）請求項４について」（請求項３に対応） 　 
　請求項３に係る発明は、「請求項２記載の方法であって、前記熱的条件下でのパルスレーザによる遷移過熱処理する際、下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする薄膜拡散バリアを備えることを特徴とする方法。」であるが、請求項３が引用する請求項２が更に引用する請求項１において、「前記複数のサブ層を層状に積み重ねるステップで作られ」た、「既に形成されて下にあるサブ層」は「非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」た任意の材料で形成されたものであってかまわず、また、「下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする薄膜拡散バリア」は、本願明細書の００５５段落に記載される「ＴｉＮのような電流拡散バリア」以外のものを含みうることは明らかである。 
　しかしながら、本願明細書には、例えば、サブ層が酸化物や他の誘電体材料である場合に、「下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする薄膜拡散バリア」が具体的にどのようなもであるか記載されていないから、請求項３の「下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする薄膜拡散バリア」がどのような材質であるか明確でない。 
　したがって、請求項３に係る発明は、明確でなく、また、本願明細書の発明の詳細な説明に記載されたものでもない。　 
　 
　８．「（５）（補正前の）請求項５について」（請求項４に対応） 　 
　請求項４に係る発明は、「請求項２記載の方法であって、前記熱的条件下でのパルスレーザによる遷移過熱処理する際、下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にするために珪化物のような安定した導電性化合物を形成することを特徴とする方法。」であるが、請求項４が引用する請求項２が更に引用する請求項１において、「前記複数のサブ層を層状に積み重ねるステップで作られ」た、「既に形成されて下にあるサブ層」が「非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電体材料及び金属及びそれらを組み合わせたものの薄膜から選択され」たいずれかの材料で形成されたものであるから、例えば、「下にあるサブ層」が非金属からなる層である場合に、「珪化物のような安定した導電性化合物」により、「下にあるサブ層と溶融半導体とが固化するまでの間の相互作用を最小にする」ことができるか否か明確でないので、請求項４に係る発明は、明確でなく、また、本願の発明の詳細な説明に記載されたものでもない。　 
　 
　９．「（６）（補正前の）請求項６について」（請求項５に対応） 
　請求項５の「前記形成されたサブ膜の非晶質薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化することによ」り、「前記形成されたサブ膜の非晶質薄膜」を結晶化することができるとしても、請求項５の「ダイオードのｐｎ接合を、下にある金属化物上の薄いコーティング、又は下にある金属化物中の合金元素からの電気的にアクティブなドーパントを使用することによる所謂自動ドーピングによって行われる」なる工程の、「下にある金属化物」（「金属化物」がどのようなものを意味するか不明）及び「下にある金属化物上の薄いコーティング」がどのような材質であるか明確でなく（任意の材料では、「ドーピング」は生じない）、また、上記工程により、「ダイオードのｐｎ接合」をどこにどのように形成するかは依然として明確でなく、また、本願明細書の００５３段落の「例Ｄ：金属コンタクトから自動ドープするための変更　電気的にアクティブなドーパントを金属膜に含めることによって、ｎ及びｐ型シリコンを別の膜にする必要がなくなる（前述のステップii及びiii）。」の記載を参酌しても、「金属膜」に「電気的にアクティブなドーパント」を導入しても、金属膜が性質が変更される訳ではなく、ｎ型又はｐ型シリコンが形成されるとは言えないから、請求項５に係る発明は、依然として明確でない。 
　 
　１０．「（７）（補正前の）請求項７について」（請求項６に対応） 
　請求項６の「当該隔離ダイオードの形成が、前記形成されたサブ膜の非晶質又はマイクロ結晶無機薄膜を前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化し、下にある直接的金属又は金属コンタクトの部分的溶融を介して形成される珪化物相を備えるショットキーバリアダイオードを形成する」とあるが、「ショットキーバリアダイオード」は、単一の層（半導体層）のみにより形成できないことは明らかであり、また、請求項６が引用する請求項１においてサブ層が「シリコン」からなることが限定されていないから、「前記形成されたサブ膜の非晶質又はマイクロ結晶無機薄膜」を「前記熱的条件下でのパルスレーザによる遷移過熱処理によって結晶化」することのみによっては、「下にある直接的金属又は金属コンタクトの部分的溶融を介して形成される珪化物相」を備えた「ショットキーバリアダイオード」を形成することはできず、「ショットキーバリアダイオード」の構成要素として必要な構成を、請求項１に記載されるステップａ）ないしｃ）のいずれのステップをどのように組み合わせて形成するか明確でない。 
　したがって、請求項６に係る発明は、依然として明確でない。 
　 
１１．「（９）（補正前の）請求項９について」（請求項７に対応） 
　請求項７の「請求項１記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、垂直構成で接触する隔離ダイオード及び前記サブ層に対して水平方向にある層間誘電体が垂直ダイオード構造を形成することを特徴とする方法。」の「メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、垂直構成で接触する隔離ダイオード及び前記サブ層に対して水平方向にある層間誘電体が垂直ダイオード構造を形成すること」なる記載において、「マトリックスアドレッシング可能メモリ」がどのような構成であり、「マトリックスアドレッシング可能メモリ」、「垂直構成で接触する隔離ダイオード」、「サブ層」及び「層間誘電体」がどのような位置関係にあるか明確でなく、「垂直ダイオード構造」がどこにどのようにして形成されるか明確でない。 
　したがって、請求項７に係る発明は、依然として明確でない。 
　 
１２．「（１０）（補正前の）請求項１０について」（請求項８に対応） 
　請求項８の「請求項７記載の方法であって、前記隔離ダイオードをコンタクト材料の部分的溶融を介して形成することを特徴とする方法。」の「コンタクト材料」が、請求項１に記載されるステップａ）ないしｃ）のいずれのステップにおいて、どこに形成されたものであるか明確でないから、請求項８に係る発明は、依然として明確でない。 
　 
１３．「（１１）（補正前の）請求項１１について」（請求項９に対応） 
　請求項９の「請求項７記載の方法であって、前記垂直ダイオード構造は、高抵抗非晶質シリコンの所謂自動ドーピング又は高抵抗非晶質シリコンの前記熱的条件下でのパルスレーザによる遷移過熱処理によって形成されることを特徴とする方法。」の「前記垂直ダイオード構造は、高抵抗非晶質シリコンの所謂自動ドーピング又は高抵抗非晶質シリコンの前記熱的条件下でのパルスレーザによる遷移過熱処理によって形成されること」において、「高抵抗非晶質シリコン」がどのステップでどこに形成したものであるか、「高抵抗非晶質シリコンの所謂自動ドーピング」がどのステップにおいて行われるか、「垂直ダイオード構造」がどこに形成されるものであるか明確でないから、請求項９に係る発明は、依然として明確でない。 
 
第４の２　発明の詳細な説明及び図面について（特許法第３６条第４項について） 
　１．「（ａ）ないし（ｄ）、（ｆ）、（ｇ）について」 
　請求人は意見書において、「前記「１．（１−２−１）」の項で説明しましたように、本願の発明の詳細な説明の００４６段落ないし００５９段落の「メモリ面製造」における「垂直ダイオード」の製造プロセスの具体例は、単なる「ダイオード」の製造工程を開示しているのでなく、メモリモジュールにおける「垂直ダイオード」の部分の製造工程を開示していることに基づいて、請求項１の「データ記憶及び処理装置を製造する方法」を「データ記憶及び処理装置における前記メモリモジュールを製造する方法」と補正しましたので、請求項１に係る発明の「データ記憶及び処理装置における前記メモリモジュールを製造する方法」の具体的方法は、００４６段落ないし００５９段落の「メモリ面製造」における「垂直ダイオード」の製造プロセスであり、本願の明細書の詳細な説明及び図面に記載されています。」と主張している。 
　しかしながら、本願の発明の詳細な説明には、請求項１の「データ記憶及び処理装置における前記メモリモジュールを製造する方法」の具体的方法として、００４６段落ないし００５９段落の「垂直ダイオード」の製造プロセスが記載されているのみであって、本願の発明の詳細な説明に記載される上記具体的プロセスを上位概念化したプロセスである、ステップａ）ないしｃ）を備えた、「データ記憶及び処理装置における前記メモリモジュールを製造する方法」は記載されておらず、ステップａ）ないしｃ）に記載される範囲の、任意の材料及び処理を用いて製造する「方法」が、請求項１に係る発明に含まれることは明らかであって、そのような上位概念化したプロセス全てを実施し、ステップａ）ないしｃ）に記載される範囲の、任意の材料及び処理を用いて「メモリモジュール」を製造する方法を実施することは、当業者が容易に実施することができる程度に記載されているものとは認められない。 
　　 
第５　むすび　 
　以上のとおり、本願の請求項１ないし１０に係る発明は、特許法第３６条第６項第１号及び第２号に規定される要件を満たさず、また、本願の明細書は、特許法第３６条第４項に規定する要件を満たさないので特許を受けることができないものであるから、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。