【事件の表示】
　平成　９年特許願第３１６９６５号「並列データ初期化機能を有するマルチポートメモリセルを具備したメモリ装置及び並列データ初期化機能を有するマルチポートメモリ回路」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開、特開平１０−１４９６７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１１月１８日（パリ条約に基づく優先権主張１９９６年１１月１８日、アメリカ合衆国）を出願日とする特許出願であって、平成１８年１月２０日付けで拒絶査定がなされ、これに対して同年４月２４日に拒絶査定に対する審判請求がなされるとともに、同年５月２３日付けで手続補正がなされ、その後、平成２０年８月５日付けで審尋がなされ、平成２１年１月１３日に回答書が提出されたものである。
　
第２．平成１８年５月２３日付けの手続補正（以下、「本件補正」という。）について
１．本件手続補正の内容
　本件補正は、発明の名称を補正し、補正前の特許請求の範囲の請求項１を削除し、補正前の特許請求の範囲の請求項２を補正後の特許請求の範囲の請求項１と補正し、補正前の特許請求の範囲の請求項３を補正後の特許請求の範囲の請求項２と補正するものであって、補正後の請求項１及び２は以下のとおりである。
　「【請求項１】　複数のマルチポートメモリセルを備えた半導体メモリ装置であって、
　前記メモリセルのそれぞれが、
　第１、第２ノードに連結され、前記第１ノードの電圧レベルは前記第２ノードの電圧レベルと相補的な関係に設定されるラッチ回路と、
　前記第１ノードの電圧により第１出力信号を発生する第１出力手段と、
　前記第２ノードの電圧により第２出力信号を発生する第２出力手段と、
　第１読出し制御信号により第１、第２出力信号を第１センスアンプに伝送する第１伝送手段と、
　第２読出し制御信号により前記第１、第２出力信号を第２センスアンプに伝送する第２伝送手段と、
　書込み制御信号により前記第１ノードに外部電圧を印加する第３伝送手段と、
　リセット信号によりデータを初期化するために前記ラッチ回路をリセットされ、前記リセット信号を受信するために連結されたゲート、前記初期化データを示す接地電圧を受信するために連結されたソースと、前記第１ノードに連結されたドレインとを有するＮＭＯＳトランジスタを備えるリセット手段とを備えて、
　前記第１出力手段は、前記第１ノードに連結されたゲートと、前記第１、第２伝送手段に連結されたドメインとを有するソース接地型ＮＭＯＳトランジスタを備え、
　前記第２出力手段は、前記第２ノードに連結されたゲートと、前記第１、第２伝送手段に連結されたドメインとを有するソース接地型ＮＭＯＳトランジスタを備え、
　複数の前記メモリセルの各リセット手段は同時にリセットされるように複数の前記メモリセルをイネーブルするために相互連結されることを特徴とする並列データ初期化機能を有するマルチポートメモリセルを具備したメモリ装置。
　【請求項２】　複数のメモリセルを備え、前記メモリセルのそれぞれは、
　入力端が第２ノードに連結され、出力端が第１ノードに連結された第１インバータと、
　入力端が前記第１ノードに連結され、出力端が前記第２ノードに連結された第２インバータと、
　前記第１ノードに連結されたゲート及び基準電圧に連結されたソースを有する第１トランジスタと、
　前記第２ノードに連結されたゲート及び基準電圧に連結されたソースを有する第２トランジスタと、
　前記第１トランジスタのドレインと第１ビットラインとの間に連結された第３トランジスタと、
　前記第２トランジスタのドレインと第２ビットラインとの間に連結された第４トランジスタと、
　前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結された第５トランジスタと、
　前記第１トランジスタのドレインと第３ビットラインとの間に連結された第６トランジスタと、
　前記第２トランジスタのドレインと第４ビットラインとの間に連結された第７トランジスタと、
　前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結されて、メモリ回路のためのリセット制御信号に連結されたゲートを有する第８トランジスタと、
　を備えることを特徴とする並列データ初期化機能を有するマルチポートメモリ回路。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
（１）補正事項ａ
　補正前の請求項１を削除すること。
　
（２）補正事項ｂ
　補正前の請求項２の「第２読出し制御信号により前記第１、第２出力信号を第２センスアンプに伝送する第１伝送手段」を、補正後の請求項１の「第２読出し制御信号により前記第１、第２出力信号を第２センスアンプに伝送する第２伝送手段」と補正すること。
　
（３）補正事項ｃ
　補正前の請求項２の「複数の前記メモリセルの各リセット手段は同時にリセットされるように複数の前記メモリセルをイネーブルするために相互連結されることを特徴とする請求項１に記載の並列データ初期化機能を有するマルチポートメモリセルを具備したメモリ装置」を、補正後の請求項１の「複数の前記メモリセルの各リセット手段は同時にリセットされるように複数の前記メモリセルをイネーブルするために相互連結されることを特徴とする並列データ初期化機能を有するマルチポートメモリセルを具備したメモリ装置。」と補正すること。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項ａについて
　補正事項ａについての補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　そして、当該補正が願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
（２）補正事項ｂについて
　補正事項ｂについての補正は、明らかな誤記である「第１伝送手段」を、正しい「第２伝送手段」と補正するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　そして、当該補正が願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３）補正事項ｃについて
　補正事項ｃについての補正は、補正事項ａについての補正により請求項１が削除されたことに伴うものであり、実質的な内容の変更を生ずるものではないから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　そして、当該補正が願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
４．本件補正についての纏め
　以上、検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号及び第３号に掲げる事項を目的とするものに該当し、かつ、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、平成１８年５月２３日付けの手続補正は適法になされたものであるから、本願の請求項１及び２に係る発明は、平成１８年５月２３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、その内の請求項２に係る発明（以下、「本願発明」という。）は、その請求項２に記載された事項により特定される上記第２．１．の請求項２に記載されたとおりのものである。
　
第４．刊行物に記載された発明
１．特開平７−５００９２号公報
（１）原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平７−５００９２号公報（以下、「刊行物１」という。）には、図１、及び図３ないし図６とともに、以下の事項が記載されている（なお、下線は当合議体にて付加したものである。）。
　
　「【０００２】
　【従来の技術】最近では、多重アクセス共通記憶装置が、多重機能ユニットを有する処理システム（例えばマイクロプロセッサ）について選択されるデータ記憶装置となっている。多重アクセス共通データ記憶装置は、より一般的には、マルチポートレジスタファイル又はスクラッチパッドレジスタとして知られている。典型的には、マルチポートレジスタファイルは、プロセッサと同じ集積回路チップ内に配置される。マルチポートレジスタファイルは通常、一時的な高速データ記憶領域として最適に使用される。」
　「【０００７】図１は、従来技術に関するラッチタイプのマルチポートレジスタファイルの単一のメモリセルを示している。単一のメモリセルしか示してはいないが、同じメモリセルがマルチポートレジスタファイル内のそれぞれのワードのそれぞれのビットごとに存在することが理解されねばならない。」
　「【００２５】
図３は、本発明によるマルチポート記憶装置の基本的な実施例のブロック図を示している。メモリセル１０は、書き込みポート２４及び読み出しポート２６に接続されている。図３に示したマルチポート記憶装置は、６つのポート、即ち書き込みポート２４−１、２４−２及び２４−３と、読み出しポート２６−１、２６−２及び２６−３を有する。
　【００２６】
書き込みポート２４は、内部ノードＡにおいてメモリセル１０に接続されている。読み出しポート２６は、単方向分離ユニット２８を介してのみ、メモリセル１０に接続されている。
　「【００３０】
図５は、本発明の詳細な実施例の概略図である。この実施例において、マルチポート記憶装置は、各々のメモリセル１０について、ｎ個の読み出しポートと、ｎ個の書き込みポートと、ｎ個の単方向分離デバイス即ち分離ゲート４８とを有する。各々の読み出しポート２６について、１つの分離ゲート４８が設けられている。図５に示すように、読み出しポート２６−１（スイッチングデバイス４６−１によって表す）は分離ゲート４８−１を介して内部ノードＢに接続されており、読み出しポート２６−２（スイッチングデバイス４６−２によって表す）は分離ゲート４８−２を介して内部ノードＢに接続されており、また読み出しポート２６−ｎ（スイッチングデバイス４６−ｎによって表す）は分離ゲート４８−ｎを介してノードＢに接続されている
　【００３１】
より詳しく述べれば、図５においてメモリセル１０は、相互結合されたインバータ１２を含み、これらのインバータは内部ノードＡ及びＢに接続されている。各々の書き込みポート２４はパスゲート４４を含み、このパスゲートは書き込みワード線（ＷＷＬ）によって活性化されて、書き込みビット線（ＷＢＬ）上のビットを内部ノードＡに供給して、メモリセル１０内に記憶させる。
　【００３２】
さらに図５に関し、読み出しポート２６はスイッチングデバイス即ちパスゲート４６を含み、これらのパスゲートは読み出しワード線（ＲＷＬ）によって活性化される。各々の分離ゲート４８のゲート端子は、メモリセル１０の内部ノードＢに接続されている。分離ゲート４８のドレイン（ソース）端子は、同じ読み出しポートにおける対応するパスゲート４６のソース（ドレイン）端子に接続されている。他方、分離ゲート４８のソース（ドレイン）端子はアースに接続されている。
　「【００３６】
図６は、図５に示したマルチポート記憶装置の実施例の修正を示す詳細な概略図である。図６は、読み出し動作の速度を改善するための差動ビット線方式を示している。
差動検出を行なうために、追加的な回路が、マルチポート記憶装置のメモリセル１０の内部ノードＡに接続されている。この追加的な回路５６及び５８は、反転読み出しビット線（バーＲＢＬ）が使用されていることを除いて、図５に示したパスゲート４６及び分離ゲート４８の鏡像をなしている。
　「【００４０】本発明によるマルチポート記憶装置は、ＳＲＡＭ，ＤＲＡＭ，ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュメモリのような種々のメモリ技術に使用できる。
パスゲート及び分離ゲートは、例えばＦＥＴ又はバイポーラトランジスタであってよい。バイポーラトランジスタは、高密度マイクロプロセッサにおける主な関心事であるチップ面積に関して、要求寸法が大きいため、恐らく実行に適さないかもしれない。
　
（２）ここにおいて、図６の「１０」で示されたメモリセルの部分についてみると、「１０」内の二つインバータに対して、共に「１２」という同一の符号が付されている。そこで、以下においては、便宜上、図６の「１２」で示された二つのインバータの内、上側のインバータを「上側インバータ」、下側のインバータを「下側インバータ」ということとする。
　
（３）００３０段落の「図５は、本発明の詳細な実施例の概略図である。この実施例において、マルチポート記憶装置は、各々のメモリセル１０について、ｎ個の読み出しポートと、ｎ個の書き込みポートと、ｎ個の単方向分離デバイス即ち分離ゲート４８とを有する。各々の読み出しポート２６について、１つの分離ゲート４８が設けられている。」、及び００３６段落の「図６は、図５に示したマルチポート記憶装置の実施例の修正を示す詳細な概略図である。」という記載から、図６に示された装置は、複数の「メモリセル１０」を備える「マルチポート記憶装置」であることが明らかである。
　また、００３６段落の「差動検出を行なうために、追加的な回路が、マルチポート記憶装置のメモリセル１０の内部ノードＡに接続されている。この追加的な回路５６及び５８は、反転読み出しビット線（バーＲＢＬ）が使用されていることを除いて、図５に示したパスゲート４６及び分離ゲート４８の鏡像をなしている。」という記載から、「追加的な回路５６」及び「追加的な回路」「５８」は、各々「パスゲート」「５６」及び「分離ゲート」「５８」を意味するものであることが明らかである。
　
（４）したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「複数のメモリセル１０を備え、前記メモリセル１０のそれぞれについて、
　入力端がノードＢに連結され、出力端がノードＡに連結された下側インバータと、
　入力端が前記ノードＡに連結され、出力端が前記ノードＢに連結された上側インバータと、
　前記ノードＡに連結されたゲート端子及びアースに連結されたソース端子を有する分離ゲート５８−１と、
　前記ノードＢに連結されたゲート端子及びアースに連結されたソース端子を有する分離ゲート４８−１と、
　前記分離ゲート５８−１のドレイン端子と反転読み出しビット線バーＲＢＬ１との間に連結されたパスゲート５６−１と、
　前記分離ゲート４８−１のドレイン端子と読み出しビット線ＲＢＬ１との間に連結されたパスゲート４６−１と、
　前記ノードＡと書き込みビット線ＷＢＬ１との間に連結されたパスゲート４４−１と、
　分離ゲート５８−２のドレイン端子と反転読み出しビット線バーＲＢＬ２との間に連結されたパスゲート５６−２と、
　分離ゲート４８−２のドレイン端子と読み出しビット線ＲＢＬ２との間に連結されたパスゲート４６−２と、
　を有するマルチポート記憶装置」
　
２．特開平２−８９２８８号公報
（１）また、原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された特開平２−８９２８８号公報（以下、「刊行物２」という。）には、第１図及び第３図とともに、以下の事項が記載されている（なお、特許庁における事務処理システムの都合上、アッパーラインを「／」に置き換えて記載している。また、下線は当合議体にて付加したものである。）。
　
　「
本発明は半導体メモリに係り
メモリセルの内容をセットまたはクリアする機能を有する
　「第１図はスタティック型ＲＡＭ（ランダムアクセスメモリ）の一部を示しており、Ｃ１１〜Ｃｎｍはスタティック型デュアルポート・メモリセルである。これらのデュアルポート・メモリセルＣ１１〜Ｃｎｍは、それぞれ第２図（ａ）に示すように、フリップフロップ（負荷用の２個の高抵抗Ｒ１およびＲ２と、クロス接続された駆動用の２個のＮ型ＭＯＳトランジスタＮ１およびＮ２とからなる）ＦＦがＶｃｃ電源と接地端との間に接続され、このフリップフロップＦＦの一対の入出力ノード（Ｎ、／Ｎ）にトランスファゲート用の第１のＮ型ＭＯＳトランジスタ対（Ｔ１、Ｔ２）の各一端が接続され、同じくフリップフロップＦＦの一対の入出力ノード（Ｎ、／Ｎ）にトランスファゲート用の第２のＮ型ＭＯＳトランジスタ対（Ｔ３、Ｔ４）の各一端が接続されてなる。」（第２右下欄第１４行ないし第３頁左上欄第９行）
　「
第１図において、メモリセルＣ１１〜Ｃｎｍはｎ行×ｍ列の行列状に配置されており、第３図に示すように、同一行のメモリセルの第１ポート用のワード線ＷＬＩは共通にローデコーダＲＤに接続されており、各行のメモリセルの第２ポート用のワード線ＷＬ２には、クリア信号線ＣＬが共通に接続されている。
そして、クリア信号線ＣＬには一括クリア信号が与えられる
　次に、上記メモリにおけるデュアルポート・メモリセルＣ１１〜Ｃｎｍに対するアクセス動作について説明する。デュアルポート・メモリセルＣ１１〜Ｃｎｍに対する通常のリード／ライト動作とメモリセル内容のクリア動作とは、第１ポート用のワード線ＷＬ１およびビット線対（ＢＬ１、／ＢＬ１）と第２ポート用のワード線ＷＬ２およびビット線対（ＢＬ２、／ＢＬ２）とにより分離されて独立して行われる。即ち、通常のリード／ライト動作時には、ローデコーダ出力により直接に特定行のワード線が選択駆動されるので、通常のメモリと同様に高速のリード／ライトが可能である。
　
また、メモリセル内容のクリア動作時には、一括書込み（本例では一括クリア）要求信号生成時に一括クリア信号が活性化（本例では“１”レベル）して各メモリセルＣ１１〜Ｃｎｍに共通に与えられるので、各メモリセルＣ１１〜Ｃｎｍはそれぞれトランスファゲート用の第２のＮ型ＭＯＳトランジスタＴ３がオンになり、内部ノードＮが第２のＮ型ＭＯＳトランジスタＴ３およびビット線ＢＬ２を介してＶｓｓ電位に接続されてクリアされる。
容易にデュアルポート・メモリセルＣ１１〜Ｃｎｍの全部に対してメモリセル内容の一括クリアが可能になる。
　
（２）したがって、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されているものと認められる。
　「デュアルポート・メモリセルＣ１１〜Ｃｎｍを備え、前記デュアルポート・メモリセルＣ１１〜Ｃｎｍのそれぞれは、内部ノードＮとＶｓｓ電位との間に連結され、一括クリア信号に連結されたゲートを有するＮ型ＭＯＳトランジスタＴ３を備え、容易に前記デュアルポート・メモリセルＣ１１〜Ｃｎｍの全部に対してメモリセル内容の一括クリアが可能な半導体メモリ。」
　
第５．対比
１．以下に、本願発明と刊行物発明とを対比する。
　まず、刊行物発明の「メモリセル１０」と本願発明の「メモリセル」とを比較すると、刊行物１の図５及び図６、並びに「各々のメモリセル１０について、ｎ個の読み出しポートと、ｎ個の書き込みポートと、ｎ個の単方向分離デバイス即ち分離ゲート４８とを有する。」（００３０段落）という記載からみて、刊行物発明の「メモリセル１０」とは、図５及び図６における符号「１０」が付された部分、すなわちデータが記憶される部分のみを指し、周辺回路を含まないものであることは明らかである。
　それに対して、本願発明の「メモリセル」は、「前記メモリセルのそれぞれは、・・・第８トランジスタと、　を備える」ものであり、「第１インバータ」及び「第２インバータ」からなる部分、すなわちデータが記憶される部分に加えて、第１トランジスタないし第８トランジスタからなる周辺回路を含むものであることが明らかである。
　したがって、刊行物発明の「複数のメモリセル１０を備え、前記メモリセル１０のそれぞれについて、・・・を有する」ことは、本願発明の「複数のメモリセルを備え、前記メモリセルのそれぞれは、・・・を備えること」に相当する。
　
２．刊行物発明の「ノードＢ」、「ノードＡ」、「下側インバータ」、「上側インバータ」、「ゲート端子」、「ソース端子」、「ドレイン端子」、「反転読み出しビット線バーＲＢＬ１」、「読み出しビット線ＲＢＬ１」、「反転読み出しビット線バーＲＢＬ２」、「読み出しビット線ＲＢＬ２」、「マルチポート記憶装置」は、各々本願発明の「第２ノード」、「第１ノード」、「第１インバータ」、「第２インバータ」、「ゲート」、「ソース」、「ドレイン」、「第１ビットライン」、「第２ビットライン」、「第３ビットライン」、「第４ビットライン」、「マルチポートメモリ回路」に相当する。
　
３．刊行物１の「分離ゲート４８のドレイン（ソース）端子は、同じ読み出しポートにおける対応するパスゲート４６のソース（ドレイン）端子に接続されている。他方、分離ゲート４８のソース（ドレイン）端子はアースに接続されている。」（００３６段落）、及び「パスゲート及び分離ゲートは、例えばＦＥＴ又はバイポーラトランジスタであってよい。バイポーラトランジスタは、高密度マイクロプロセッサにおける主な関心事であるチップ面積に関して、要求寸法が大きいため、恐らく実行に適さないかもしれない。」（００４０段落）という記載から、刊行物発明の「分離ゲート５８−１」、「分離ゲート４８−１」、「パスゲート５６−１」、「パスゲート４６−１」、「パスゲート４４−１」、「分離ゲート５８−２」、「パスゲート５６−２」、「分離ゲート４８−２」、及び「パスゲート４６−２」は、全てトランジスタであることが明らかである。
　また、刊行物発明の「アース」が本願発明の「基準電圧」に相当することは当業者にとって自明である。
　したがって、刊行物発明の「前記ノードＡに連結されたゲート端子及びアースに連結されたソース端子を有する分離ゲート５８−１」、「前記ノードＢに連結されたゲート端子及びアースに連結されたソース端子を有する分離ゲート４８−１」、「前記分離ゲート５８−１のドレイン端子と反転読み出しビット線バーＲＢＬ１との間に連結されたパスゲート５６−１」、「前記分離ゲート４８−１のドレイン端子と読み出しビット線ＲＢＬ１との間に連結されたパスゲート４６−１」は、各々本願発明の「前記第１ノードに連結されたゲート及び基準電圧に連結されたソースを有する第１トランジスタ」、「前記第２ノードに連結されたゲート及び基準電圧に連結されたソースを有する第２トランジスタ」、「前記第１トランジスタのドレインと第１ビットラインとの間に連結された第３トランジスタ」、「前記第２トランジスタのドレインと第２ビットラインとの間に連結された第４トランジスタ」に相当する。
　
４．刊行物発明の「書き込みビット線ＷＢＬ１」には、「セル１０」に書き込まれるデータに対応した電圧が印加されることは当業者にとって自明であるから、刊行物発明の「書き込みビット線ＷＢＬ１」は、本願発明の「書き込まれるデータを示す電圧ソース」に相当する。
　したがって、刊行物発明の「前記ノードＡと書き込みビット線ＷＢＬ１との間に連結されたパスゲート４４−１」は、本願発明の「前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結された第５トランジスタ」に相当する。
　
５．刊行物発明の「分離ゲート５８−２のドレイン端子と反転読み出しビット線バーＲＢＬ２との間に連結されたパスゲート５６−２」についてみると、当該「パスゲート５６−２」にドレイン端子が連結された「分離ゲート５８−２」は、刊行物１の図６から明らかなように、ゲート端子が本願発明の「第１ノード」に相当する「ノードＡ」に連結され、ソース端子が本願発明の「基準電圧」に相当する「アース」に連結されたトランジスタである。
　一方、本願発明の「前記第１トランジスタのドレインと第３ビットラインとの間に連結された第６トランジスタ」についてみると、当該「第６トランジスタ」にドレイン連結された 「前記第１トランジスタ」も、ゲートが「第１ノード」に連結され、ソースが「基準電圧」に連結されたトランジスタである。
　したがって、刊行物発明の「分離ゲート５８−２のドレイン端子と反転読み出しビット線バーＲＢＬ２との間に連結されたパスゲート５６−２」と本願発明の「前記第１トランジスタのドレインと第３ビットラインとの間に連結された第６トランジスタ」とは、ゲートが第１ノードに連結され、ソースが基準電位に連結されたトランジスタのドレインと、第３ビットラインとの間に連結された第６トランジスタである点で共通する。
　
６．刊行物発明の「分離ゲート４８−２のドレイン端子と読み出しビット線ＲＢＬ２との間に連結されたパスゲート４６−２」についてみると、当該「パスゲート４６−２」にドレインが連結された「分離ゲート４８−２」は、刊行物１の図６から明らかなように、ゲート端子が本願発明の「第２ノード」に相当する「ノードＢ」に連結され、ソース端子が本願発明の「基準電圧」に相当する「アース」に連結されたトランジスタである。
　一方、本願発明の「前記第２トランジスタのドレインと第４ビットラインとの間に連結された第７トランジスタ」についてみると、当該「第７トランジスタ」にドレインが連結された 「前記第２トランジスタ」も、ゲートが「第２ノード」に連結され、ソースが「基準電圧」に連結されたトランジスタである。
　したがって、刊行物発明の「分離ゲート４８−２のドレイン端子と読み出しビット線ＲＢＬ２との間に連結されたパスゲート４６−２」と本願発明の「前記第２トランジスタのドレインと第４ビットラインとの間に連結された第７トランジスタ」とは、ゲートが第２ノードに連結され、ソースが基準電位に連結されたトランジスタのドレインと、第４ビットラインとの間に連結された第７トランジスタである点で共通する。
　
７．したがって、本願発明と刊行物発明とは、
　「複数のメモリセルを備え、前記メモリセルのそれぞれは、
　入力端が第２ノードに連結され、出力端が第１ノードに連結された第１インバータと、
　入力端が前記第１ノードに連結され、出力端が前記第２ノードに連結された第２インバータと、
　前記第１ノードに連結されたゲート及び基準電圧に連結されたソースを有する第１トランジスタと、
　前記第２ノードに連結されたゲート及び基準電圧に連結されたソースを有する第２トランジスタと、
　前記第１トランジスタのドレインと第１ビットラインとの間に連結された第３トランジスタと、
　前記第２トランジスタのドレインと第２ビットラインとの間に連結された第４トランジスタと、
　前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結された第５トランジスタと、
　ゲートが前記第１ノードに連結され、ソースが基準電位に連結されたトランジスタのドレインと、第３ビットラインとの間に連結された第６トランジスタと、
　ゲートが前記第２ノードに連結され、ソースが基準電位に連結されたトランジスタのドレインと、第４ビットラインとの間に連結された第７トランジスタと、
　を備えることを特徴とするマルチポートメモリ回路。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「第６トランジスタ」に連結される「ゲートが前記第１ノードに連結され、ソースが基準電位に連結されたトランジスタ」が、本願発明では「第１トランジスタ」であるのに対して、刊行物発明では、本願発明の「第１トランジスタ」に相当する「分離ゲート５８−１」とは別に設けられた「分離ゲート５８−２」である点。
　
（相違点２）
　「第７トランジスタ」に連結される「ゲートが前記第２ノードに連結され、ソースが基準電位に連結されたトランジスタ」が、本願発明では「第２トランジスタ」であるのに対して、刊行物発明では、本願発明の「第２トランジスタ」に相当する「分離ゲート４８−１」とは別に設けられた「分離ゲート４８−２」である点。
　
（相違点３）
　本願発明は、「前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結されて、メモリ回路のためのリセット制御信号に連結されたゲートを有する第８トランジスタ」を備え、「並列データ初期化機能を有」しているのに対して、刊行物発明は、本願発明の「第８トランジスタ」に相当するものを備えておらず、「並列データ初期化機能を有」していない点。
　
第６．判断
１．相違点１及び２について
　上記相違点１及び２は関連するものであるから、纏めて検討する。
　相違点１、２についての相違は、本願発明においては、二つの負荷である「第３トランジスタ」及び「第６トランジスタ」を、それらに対して共通に設けた「第１トランジスタ」により駆動するとともに、二つの負荷である「第４トランジスタ」及び「第７トランジスタ」を、それらに対して共通に設けた「第２トランジスタ」により駆動するのに対し、刊行物発明においては、二つの負荷である「パスゲート５６−１」及び「パスゲート５６−２」を、各々「分離ゲート５８−１」及び「分離ゲート５８−２」により別々に駆動するとともに、二つの負荷である「パスゲート４６−１」及び「パスゲート４６−２」を、各々「分離ゲート４８−１」及び「分離ゲート４８−２」により別々に駆動するという、負荷駆動回路構成上の相違であると認められる。
　しかしながら、一般に、複数の負荷を駆動するに際して、複数の負荷に対して共通に設けた一つの駆動手段により駆動する構成とするか、各負荷に対して別々に設けた複数の駆動手段により駆動する構成とするかは、例えば、本願の優先権主張日前に日本国内において頒布された以下の周知文献１及び周知文献２に双方の構成が記載されていることからも明らかなように、駆動手段の能力（ファンアウト）等を考慮して当業者が適宜選択し得る設計的事項である。
　したがって、刊行物発明において、「パスゲート５６−１」及び「パスゲート５６−２」を、共通に設けた一つの駆動手段である「分離ゲート５８−１」により駆動するとともに、「パスゲート４６−１」及び「パスゲート４６−２」を、共通に設けた一つの駆動手段である「分離ゲート４８−１」により駆動する構成とすること、すなわち、本願発明の如く、「前記第１トランジスタのドレインと第３ビットラインとの間に連結された第６トランジスタと、　前記第２トランジスタのドレインと第４ビットラインとの間に連結された第７トランジスタと」「を備える」構成とすることは、当業者が容易に想到し得た事項である。
　よって、相違点１及び２は、いずれも当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（１）周知文献１：特開平２−５００２３８号公報
　特開平２−５００２３８号公報には、図２８及び図２９とともに、「第２８図は従来の信号弁別回路を示す。・・・
出力信号Ｓ
３
がトランジスタＱ
１０１
とＱ
１０２
のベースに供給され、また各々がこれらのトランジスタＱ
１０１
とＱ
１０２
の各々のベース・エミッタ電圧Ｖ
ＢＥ
により低下された出力信号が回路２０Ａと２０Ｂに供給される
トランジスタＱ
１０１
および定電流源ＣＳ
１０１
からなる単一のエミミッタ・フォロワ回路が設けられて２つの分配信号を回路２０Ａおよび２０Ｂに供給する。
この信号分配回路は十分なファンアウトを与えない
　
（２）周知文献２：実願平２−８３５３号（実開平３−１００９１３号）のマイクロフィルム
　実願平２−８３５３号（実開平３−１００９１３号）のマイクロフィルムには、第２図及び第３図とともに、「（従来の技術及び考案が解決しようとする課題）　
複数の負荷を同一の電源で駆動する場合、特にマイコンのような電圧変動を嫌う負荷を有する場合、第２図に示すように負荷毎に定電圧出力部（ＩＣ）を備えている。
そこで、第３図に示すように、共通の定電圧出力部（ＩＣ）を用いて複数の負荷を駆動すると、
　
２．相違点３について
（１）検討に先立ち、刊行物２発明と本願発明及び刊行物発明との対応関係について整理する。
　まず、刊行物２発明の「デュアルポート・メモリセルＣ１１〜Ｃｎｍ」は、本願発明の「複数のメモリセル」、及び刊行物発明の周辺回路を含めた複数の「メモリセル１０」に相当する。
　また、刊行物２発明の「内部ノードＮ」は、本願発明の「第１ノード」、及び刊行物発明の「ノードＡ」に相当する。
　また、刊行物２発明の「Ｖｓｓ電位」は、本願発明の「基準電圧」、及び刊行物発明の「アース」に相当するとともに、本願発明の「書き込まれるデータを示す電圧ソース」に相当する。
　さらに、刊行物２発明の「一括クリア信号」、「Ｎ型ＭＯＳトランジスタＴ３」は、各々本願発明の「リセット制御信号」、「第８トランジスタ」に相当する。
　また、刊行物２発明において、「容易にデュアルポート・メモリセルＣ１１〜Ｃｎｍの全部に対してメモリセル内容の一括クリアが可能」なことは、本願発明において「並列データ初期化機能を有する」ことに相当する。
　
（２）そこで、相違点３について検討すると、刊行物発明と刊行物２発明とは発明の属する技術分野が共通するものであるから、刊行物発明及び刊行物２発明の両方を知る当業者であれば、刊行物発明に対して刊行物２発明のようなメモリ内容を一括してクリアする機能を追加することは直ちに想起し得た事項である。
　そして、刊行物発明と刊行物発明２とは上記（１）に記載したような対応関係を有するので、刊行物発明に対して刊行物２発明を組み合わせるに当たり、刊行物発明において、刊行物２発明の「デュアルポート・メモリセルＣ１１〜Ｃｎｍ」に対応する周辺回路を含めた複数の「メモリセル１０」のそれぞれについて、刊行物２発明の「内部ノードＮ」に対応する「ノードＡ」と刊行物２発明の「Ｖｓｓ電位」に対応する「アース」との間に連結され、「一括クリア信号に連結されたゲートを有するＮ型ＭＯＳトランジスタＴ３を」設けることにより、複数の「メモリセル１０」の全部に対して「メモリセル内容の一括クリアが可能な」構成とすること、すなわち、本願発明の如く、「メモリセルのそれぞれは、」「前記第１ノードと書き込まれるデータを示す電圧ソースとの間に連結されて、メモリ回路のためのリセット制御信号に連結されたゲートを有する第８トランジスタ」「を備え」「並列データ初期化機能を有する」構成とすることは、当業者が容易に想到し得た事項である。
　よって、相違点３は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、刊行物発明及び刊行物２発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、請求項１について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。