(57)【特許請求の範囲】
【請求項１】
メモリ領域に形成された、スプリットゲート構造の不揮発性メモリトランジスタと、
容量領域に形成された、第１の容量電極と第２の容量電極とで容量絶縁層を挟んだ構造をした容量と、を備えた、半導体装置の製造方法であって、
（ａ）前記第１の容量電極を、前記容量領域に形成する工程と、
（ｂ）前記容量絶縁層を、前記容量領域に形成する工程と、
（ｃ）前記不揮発性メモリトランジスタの構成要素となるゲート絶縁層を、前記メモリ領域に形成する工程と、
（ｄ）前記不揮発性メモリトランジスタの構成要素となるフローティングゲートを、前記メモリ領域に形成する工程と、
（ｅ）前記不揮発性メモリトランジスタの構成要素となる中間絶縁層を、前記メモリ領域に形成する工程と、
（ｆ）前記不揮発性メモリトランジスタの構成要素となるコントロールゲートを、前記メモリ領域に形成する工程と、
（ｇ）前記第２の容量電極を、前記容量領域に形成する工程と、を備え、
工程（ａ）と工程（ｄ）は、異なる工程であり、
工程（ｆ）と工程（ｇ）は、同一工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項２】
請求項１において、
工程（ｂ）と工程（ｃ）は、異なる工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項３】
請求項２において、
工程（ｂ）は、
（ｂ１）前記容量絶縁層の構成要素となる第１のシリコン酸化層を、前記容量領域に形成する工程と、
（ｂ２）前記容量絶縁層の構成要素となるシリコン窒化層を、前記容量領域に形成する工程と、
（ｂ３）前記容量絶縁層の構成要素となる第２のシリコン酸化層を、前記容量領域に形成する工程と、を含み、
工程（ｂ１）と工程（ｃ）は、異なる工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項４】
請求項３において、
工程（ｂ２）の後に、
（ｈ）第４のシリコン酸化層を、前記容量絶縁層の構成要素となるシリコン窒化層を覆うように、前記容量領域に形成する工程を含む、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項５】
請求項４において、
工程（ｈ）と工程（ｃ）との間に、
（ｉ）前記第４のシリコン酸化層を露出した状態で、前記メモリ領域をエッチングし、前記メモリ領域の半導体層を露出させる工程を含み、
前記第４のシリコン酸化層の厚みは、このエッチングの際に除去されない大きさである、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項６】
請求項４において、
工程（ｈ）と工程（ｃ）との間に、
（ｊ）前記第４のシリコン酸化層をレジスト層で覆った状態で、前記メモリ領域をエッチングし、前記メモリ領域の半導体層を露出させる工程を含む、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、
（ｋ）抵抗を、抵抗領域に形成する工程を含み、
工程（ａ）および工程（ｋ）は、同一工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項８】
請求項３〜６のいずれかにおいて、
（ｌ）抵抗を、抵抗領域に形成する工程を含み、
工程（ｂ２）は、前記容量絶縁層の構成要素となるシリコン窒化層を、前記抵抗を覆うように、前記抵抗領域に形成する工程を含み、
前記抵抗が前記シリコン窒化層で覆われた状態で、その後の工程を行う、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項９】
請求項３〜６、８のいずれかにおいて、
工程（ｂ３）は、
下層シリコン酸化層を形成する工程と、
上層シリコン酸化層を形成する工程と、を含む、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項１０】
請求項９において、
前記第１のトランジスタ領域に形成された、第１の電圧レベルで動作される第１の電圧型トランジスタと、
前記第２のトランジスタ領域に形成された、第２の電圧レベルで動作される第２の電圧型トランジスタと、
前記第３のトランジスタ領域に形成された、第３の電圧レベルで動作される第３の電圧型トランジスタと、をさらに含み、
前記第１の電圧型トランジスタのゲート絶縁層は、一層構造であり、
前記第２の電圧型トランジスタのゲート絶縁層は、二層構造であり、
前記第３の電圧型トランジスタのゲート絶縁層は、三層構造である、半導体装置の製造方法であって、
前記第１の電圧型トランジスタを構成するゲート絶縁層の形成工程、前記第２の電圧型トランジスタを構成するゲート絶縁層の上層の形成工程、前記第３の電圧型トランジスタを構成するゲート絶縁層の上層の形成工程および前記不揮発性メモリトランジスタを構成する中間絶縁層の上層の形成工程は、
工程（ｂ３）の上層シリコン酸化層を形成する工程と、同一工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項１１】
請求項９または１０において、
前記第２の電圧型トランジスタを構成するゲート絶縁層の下層の形成工程は、
工程（ｂ３）の下層シリコン酸化層を形成する工程と、同一工程である、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項１２】
請求項１〜１１のいずれかにおいて、
前記容量は、アナログ回路を構成する、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スプリットゲート構造を有する不揮発性メモリトランジスタ含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
近年、チップインターフェイス遅延の短縮、ボード面積分のコスト低減、ボード設計開発のコスト低減などの観点から、各種回路の混載が要求され、そのひとつとしてメモリ・ロジックの混載技術が重要となっている。しかし、このような混載技術においては、プロセスが複雑となり、ＩＣコストが増大する問題がある。
【０００３】
本発明の目的は、スプリットゲート構造を有する不揮発性メモリトランジスタと、他の素子と、を同一チップに混載するときに、工程の簡略化を図りつつ、不揮発性メモリトランジスタおよび他の素子を所望の性能にすることができる半導体装置およびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明は、
メモリ領域に形成された、スプリットゲート構造の不揮発性メモリトランジスタと、
容量領域に形成された、第１の容量電極と第２の容量電極とで容量絶縁層を挟んだ構造をした容量と、
を備えた、半導体装置の製造方法であって、
（ａ）前記第１の容量電極を、前記容量領域に形成する工程と、
（ｂ）前記容量絶縁層を、前記容量領域に形成する工程と、
（ｃ）前記不揮発性メモリトランジスタの構成要素となるゲート絶縁層を、前記メモリ領域に形成する工程と、
（ｄ）前記不揮発性メモリトランジスタの構成要素となるフローティングゲートを、前記メモリ領域に形成する工程と、
（ｅ）前記不揮発性メモリトランジスタの構成要素となる中間絶縁層を、前記メモリ領域に形成する工程と、
（ｆ）前記不揮発性メモリトランジスタの構成要素となるコントロールゲートを、前記メモリ領域に形成する工程と、
（ｇ）前記第２の容量電極を、前記容量領域に形成する工程と、
を備え、
工程（ａ）と工程（ｄ）は、異なる工程であり、
工程（ｆ）と工程（ｇ）は、同一工程である、
半導体装置の製造方法である。
【０００５】
上記工程を含む本発明によれば、工程の簡略化を図りつつ、スプリットゲート構造の不揮発性メモリトランジスタおよび容量の性能にできるだけ悪影響を与えないよにすることができる。
【０００６】
すなわち、スプリットゲート構造の不揮発性メモリトランジスタにおいて、他のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）と同様に、フローティングゲートに電荷の注入をすることおよびフローティングゲートから電荷を引き抜くことにより、記憶動作を行う。一方、第１の容量電極は、単に電圧が印加される電極である。したがって、フローティングゲートに要求される性質と、第１の容量電極に要求される性質とは、異なる。このため、フローティングゲートと第１の容量電極とを同時に形成すると、どちらかが、好ましい性質とならない。
【０００７】
そこで、本発明では、第１の容量電極を形成する工程（ａ）と、フローティングゲートを形成する工程（ｄ）とを、異なる工程にしている。これにより、フローティングゲートに要求される性質と、第１の容量電極に要求される性質とを、それぞれ、好ましい性質にすることができる。よって、スプリットゲート構造の不揮発性メモリトランジスタおよび容量の性能にできるだけ悪影響を与えないようにすることができる。
【０００８】
一方、コントロールゲートおよび第２の容量電極は、ともに、電圧が印加される電極である。このため、コントロールゲートに要求される性質と、第２の容量電極に要求される性質とには、大きな異なりがない。そこで、本発明では、コントロールゲートを形成する工程（ｆ）と、第２の容量電極を形成する工程（ｇ）とを、同じ工程にしている。これにより、工程の簡略を図っている。
【０００９】
上記本発明によれば、次の（１）〜（３）の半導体装置を作製することができる。
【００１０】
（１）スプリットゲート構造の不揮発性メモリトランジスタを備えた半導体装置において、
第１の容量電極と第２の容量電極とで容量絶縁層を挟んだ構造をした容量を備え、
前記不揮発性メモリトランジスタの構成要素であるフローティングゲートと、前記第１の容量電極と、は異なる膜厚である、半導体装置。
【００１１】
（２）スプリットゲート構造の不揮発性メモリトランジスタを備えた半導体装置において、
第１の容量電極と第２の容量電極とで容量絶縁層を挟んだ構造をした容量を備え、
前記不揮発性メモリトランジスタの構成要素であるフローティングゲートと、前記第１の容量電極と、は異なる不純物濃度である、半導体装置。
【００１２】
（３）スプリットゲート構造の不揮発性メモリトランジスタを備えた半導体装置において、
第１の容量電極と第２の容量電極とで容量絶縁層を挟んだ構造をした容量を備え、
前記不揮発性メモリトランジスタの構成要素であるフローティングゲートと、前記第１の容量電極と、は異なる材料からなる、半導体装置。
【００１３】
（３）の場合、第１の容量電極の材料が、例えば、ポリシリコンのとき、フローティングゲートの材料は、例えば、アモルファスシリコンである。また、第１の容量電極の材料が、例えば、ポリシリコンのとき、フローティングゲートの材料は、例えば、第１の容量電極の材料であるポリシリコンと結晶粒子のサイズが異なるポリシリコンである。
【００１４】
本発明において、容量絶縁層の形成工程（ｂ）とゲート絶縁層の形成工程（ｃ）は、異なる工程である、のが好ましい。ゲート絶縁層には、フローティングゲートと半導体基板とを絶縁する性質と、ゲート絶縁層を電荷が突き抜けることができる性質と、が要求される。一方、容量絶縁層には電荷を蓄積できる性質が要求される。
本発明において、容量絶縁層の形成工程（ｂ）とゲート絶縁層の形成工程（ｃ）は、異なる工程なので、容量絶縁層に要求される性質と、ゲート絶縁層に要求される性質とを、それぞれ、好ましい性質にすることができる。これにより、スプリットゲート構造の不揮発性メモリトランジスタおよび容量の性能にできるだけ悪影響を与えないようにすることができる。
【００１５】
本発明において、
工程（ｂ）は、
（ｂ１）前記容量絶縁層の構成要素となる第１のシリコン酸化層を、前記容量領域に形成する工程と、
（ｂ２）前記容量絶縁層の構成要素となるシリコン窒化層を、前記容量領域に形成する工程と、
（ｂ３）前記容量絶縁層の構成要素となる第２のシリコン酸化層を、前記容量領域に形成する工程と、
を含み、
工程（ｂ１）と工程（ｃ）は、異なる工程である、のが好ましい。
【００１６】
本発明によれば、容量絶縁層は、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層の三層構造となる。この窒化シリコン層により、容量絶縁層の厚みを小さく、かつ耐久性を向上させている。
【００１７】
容量絶縁層の構成要素となる第１のシリコン酸化層に要求される性質と、ゲート絶縁層に要求される性質とは異なる。本発明によれば、第１のシリコン酸化層の形成工程（ｂ１）とゲート絶縁層の形成工程（ｃ）とが異なる工程なので、第１のシリコン酸化層に要求される性質と、ゲート絶縁層に要求される性質とを、それぞれ、好ましい性質にすることができる。これにより、スプリットゲート構造の不揮発性メモリトランジスタおよび容量の性能にできるだけ悪影響を与えないようにすることができる。
【００１８】
本発明において、
工程（ｂ２）の後に、
（ｈ）第４のシリコン酸化層を、前記容量絶縁層の構成要素となるシリコン窒化層を覆うように、前記容量領域に形成する工程を含む、のが好ましい。
【００１９】
本発明によれば、第４のシリコン酸化層を形成することにより、容量絶縁層の構成要素となる第１のシリコン酸化層およびシリコン窒化層を保護している。すなわち、この後の工程で、メモリトランジスタが形成される。容量絶縁層の構成要素となる第１のシリコン酸化層およびシリコン窒化層は、第４のシリコン酸化層で覆われている。このため、メモリトランジスタ形成工程における、例えば、熱酸化、窒化シリコン層形成、エッチングにより、容量絶縁層の構成要素となる第１のシリコン酸化層およびシリコン窒化層がダメージを受けないようにすることができる。
【００２０】
本発明において、
工程（ｈ）と工程（ｃ）との間に、
（ｉ）前記第４のシリコン酸化層を露出した状態で、前記メモリ領域をエッチングし、前記メモリ領域の半導体層を露出させる工程を含み、
前記第４のシリコン酸化層の厚みは、このエッチングの際に除去されない大きさである、のが好ましい。
【００２１】
工程（ｉ）後、工程（ｃ）により、不揮発性メモリトランジスタのゲート絶縁層が、メモリ領域に形成される。本発明によれば、第４のシリコン酸化層の厚みは、工程（ｉ）のエッチングにより除去されない大きさである。したがって、工程（ｉ）において、第４のシリコン酸化層を覆うマスクは不要となる。このため、製造工程の簡略化を図ることができる。
【００２２】
本発明において、
工程（ｈ）と工程（ｃ）との間に、
（ｊ）前記第４のシリコン酸化層をレジスト層で覆った状態で、前記メモリ領域をエッチングし、前記メモリ領域の半導体層を露出させる工程を含む、のが好ましい。
【００２３】
本発明によれば、第４のシリコン酸化層をレジスト層で覆った状態で、エッチングがされるので、このエッチングにおける第４のシリコン酸化層の削れる量を考慮する必要がなくなる。よって、第４のシリコン酸化層の厚みを小さくすることができる。
【００２４】
本発明は、
（ｋ）抵抗を、抵抗領域に形成する工程を含み、
工程（ａ）と工程（ｋ）は、同一工程である、のが好ましい。
【００２５】
本発明では、第１の容量電極を形成する工程（ａ）と、抵抗を形成する工程（ｋ）とを、同じ工程にしている。これにより、工程の簡略を図っている。
【００２６】
本発明は、
（ｌ）抵抗を、抵抗領域に形成する工程を含み、
工程（ｂ２）は、前記容量絶縁層の構成要素となるシリコン窒化層を、前記抵抗を覆うように、前記抵抗領域に形成する工程を含み、
前記抵抗が前記シリコン窒化層で覆われた状態で、その後の工程を行う、のが好ましい。
【００２７】
本発明によれば、抵抗がシリコン窒化層で覆われた状態で、その後の工程が行われるので、抵抗が、例えば、エッチングや酸化により、ダメージを受けないようにすることができる。
【００２８】
本発明は、
工程（ｂ３）が、
下層シリコン酸化層を形成する工程と、
上層シリコン酸化層を形成する工程と、
を含む、のが好ましい。
【００２９】
本発明は、
前記第１のトランジスタ領域に形成された、第１の電圧レベルで動作される第１の電圧型トランジスタと、
前記第２のトランジスタ領域に形成された、第２の電圧レベルで動作される第２の電圧型トランジスタと、
前記第３のトランジスタ領域に形成された、第３の電圧レベルで動作される第３の電圧型トランジスタと、
をさらに含み、
前記第１の電圧型トランジスタのゲート絶縁層は、一層構造であり、
前記第２の電圧型トランジスタのゲート絶縁層は、二層構造であり、
前記第３の電圧型トランジスタのゲート絶縁層は、三層構造である、半導体装置の製造方法であって、
前記第１の電圧型トランジスタを構成するゲート絶縁層の形成工程、前記第２の電圧型トランジスタを構成するゲート絶縁層の上層の形成工程、前記第３の電圧型トランジスタを構成するゲート絶縁層の上層の形成工程、前記不揮発性メモリトランジスタを構成する中間絶縁層の上層の形成工程は、
工程（ｂ３）の上層シリコン酸化層を形成する工程と、同一工程である、のが好ましい。
【００３０】
本発明によれば、これらの層を同一工程で形成しているので、工程の簡略化を図ることができる。
【００３１】
本発明は、
前記第２の電圧型トランジスタを構成するゲート絶縁層の下層の形成工程は、工程（ｂ３）の上層シリコン酸化層を形成する工程と、同一工程である、のが好ましい。
【００３２】
本発明によれば、これらの層を同一工程で形成しているので、工程の簡略化を図ることができる。
【００３３】
本発明は、前記容量がアナログ回路を構成する、のが好ましい。
【００３４】
本発明によれば、アナログ回路と不揮発性メモリトランジスタとを同一半導体基板に形成することができる。なお、抵抗領域に抵抗が形成される場合、この抵抗もアナログ回路の要素にすることができる。
【００３５】
なお、工程（ａ）〜工程（ｌ）は、必ずしもこの順番で製造工程が行われなければならないことを意味しない。本発明の効果を達成できる範囲において、順番を変えることができる。
【００３６】
【発明の実施の形態】
［デバイスの構造］
図１は、本発明に係る不揮発性メモリトランジスタを含む半導体装置の断面を模式的に示す図である。この半導体装置は、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００、第３のトランジスタ領域３０００およびアナログ回路領域５０００を含む。
【００３７】
メモリ領域４０００は、スプリットゲート構造を有する不揮発性メモリトランジスタ（以下、「メモリトランジスタ」という）４００を含む。第１のトランジスタ領域１０００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で動作される第１の電圧型トランジスタ１００を含む。第２のトランジスタ領域２０００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で動作する第２の電圧型トランジスタ２００を含む。第３のトランジスタ領域３０００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で動作される第３の電圧型トランジスタ３００を含む。第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００が用いられる回路の具体例については、後に述べる。アナログ回路領域５０００は、抵抗５２０、容量５４０および各種トランジスタ（図示せず）を含む。抵抗５２０、容量５４０および各種トランジスタは、アナログ回路を構成する。
【００３８】
メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００は、それぞれ、Ｐ型シリコン基板１０内に形成されたウエル１２内に形成されている。そして、メモリ領域４０００、第１〜第３のトランジスタ領域１０００，２０００および３０００は、それぞれフィールド絶縁層１８によって分離されている。また、各領域１０００〜４０００内において、各トランジスタは所定のパターンで形成されたフィールド絶縁層（図示せず）によって分離されている。なお、図示の例では各トランジスタはウェル内に形成されているが、ウェルを必要としない場合には基板に形成されていてもよい。例えば、Ｎチャネル型のメモリトランジスタあるいはＮチャネル型の第３の電圧型トランジスタは、ウェル内ではなく基板に形成されていてもよい。
【００３９】
容量５４０および抵抗５２０は、フィールド絶縁層１８上に形成されている。フィールド絶縁層１８は、Ｐ型シリコン基板１０上に形成されたＮ型のウェル１２上に位置している。アナログ回路領域５０００のウェル１２は、Ｐ型でもよい。
【００４０】
第１〜第３のトランジスタ領域１０００，２０００，３０００およびメモリ領域４０００においては、それぞれＮチャネル型およびＰチャネル型のトランジスタを含むことができるが、図１においては説明を容易にするために、いずれか一方の導電型のトランジスタのみを図示している。
【００４１】
メモリトランジスタ４００は、Ｐ型のウエル１２内に形成されたＮ＋型不純物拡散層からなるソース１６およびドレイン１４と、ウエル１２の表面に形成されたゲート絶縁層２６とを有する。このゲート絶縁層２６上には、フローティングゲート４０と、中間絶縁層５０と、コントロールゲート３６とが順次形成されている。
【００４２】
さらに、フローティングゲート４０の上には、選択酸化絶縁層４２が形成されている。この選択酸化絶縁層４２は、後に詳述するように、フローティングゲートとなるポリシリコン層の一部に選択酸化によって形成され、中央から端部へ向けてその膜厚が薄くなる構造を有する。その結果、フローティングゲート４０の上縁部は鋭角に形成され、この上縁部で電界集中が起きやすいようになっている。
【００４３】
メモリトランジスタ４００のゲート絶縁層２６の膜厚は、メモリトランジスタ４００の耐圧などを考慮して、好ましくは６〜９ｎｍである。
【００４４】
中間絶縁層５０は、選択酸化絶縁層４２の上面からフローティングゲート４０の側面に連続し、さらにシリコン基板１０の表面に沿ってソース１６の一端にいたるように形成されている。この中間絶縁層５０は、いわゆるトンネル絶縁層として機能する。さらに、中間絶縁層５０は、３層の絶縁層からなり、下から順に、酸化シリコン層５０ａ、酸化シリコン層５０ｂおよび酸化シリコン層５０ｃから構成されている。そして、酸化シリコン層５０ａおよび５０ｃは、熱酸化法によって形成された酸化シリコン層からなり、酸化シリコン層５０ｂはＣＶＤ法によって形成された酸化シリコン層からなる。
【００４５】
中間絶縁層５０は、トンネル絶縁層としての機能などを考慮すると、その膜厚が好ましくは１６〜４５ｎｍである。また、酸化シリコン層５０ａの膜厚は、好ましくは５〜１５ｎｍであり、酸化シリコン層５０ｂの膜厚は、好ましくは１０〜２０ｎｍであり、酸化シリコン層５０ｃの膜厚は、好ましくは１〜１０ｎｍである。
【００４６】
このようにトンネル絶縁層として機能する中間絶縁層５０は、３層構造をなし、しかもフローティングゲート４０およびコントロールゲート３６に接する酸化シリコン層（第１の最外層）５０ａおよび酸化シリコン層（第２の最外層）５０ｃは、熱酸化膜によって形成されている。このことにより、フローティングゲート４０と酸化シリコン層５０ａとの界面準位が安定し、またコントロールゲート３６と酸化シリコン層５０ｃとの界面準位が安定する。その結果、ＦＮ伝導によるフローティングゲート４０から中間絶縁層５０を介してコントロールゲート３６への電荷の移動が安定して行われ、メモリトランジスタ４００の動作が安定する。このことは、メモリトランジスタ４００における、データの書き込み／消去を繰り返すことのできる回数（サイクル寿命）の増大に寄与する。
【００４７】
また、中間絶縁層５０が、ＣＶＤ法によって形成された酸化シリコン層５０ｂを有することにより、フローティングゲート４０とコントロールゲート３６との間の耐圧を高め、メモリセルの書き込みおよび読み出しの動作時の誤動作、すなわちライトディスターブおよびリードディスターブを防止できる利点がある。
【００４８】
第１の電圧型トランジスタ１００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ＋型不純物拡散層からなるソース１６およびドレイン１４と、ゲート絶縁層２０と、ゲート電極３０と、を有する。第１の電圧型トランジスタ１００は、第１の電圧レベルＶ１（絶対値で１．８〜３．３Ｖ）で駆動される。ゲート絶縁層２０の膜厚は、第１の電圧型トランジスタ１００の耐圧などを考慮して、好ましくは３〜１３ｎｍである。
【００４９】
第２の電圧型トランジスタ２００は、Ｎチャネル型ＭＯＳトランジスタを例にとると、Ｐ型のウエル１２内に形成されたＮ＋型不純物拡散層からなるソース１６およびドレイン１４と、ゲート絶縁層２２と、ゲート電極３２とを有する。ゲート絶縁層２２は、２層の酸化シリコン層２２ａ、２２ｂからなる。ここで、酸化シリコン層２２ｂは、上述した第１の電圧型トランジスタ１００のゲート絶縁層２０と同一の工程で形成される。
【００５０】
第２の電圧型トランジスタ２００は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動される。ゲート絶縁層２２は、第２の電圧型トランジスタ２００の耐圧などを考慮して、その膜厚が好ましくは４〜１５ｎｍである。また、酸化シリコン層２２ａの膜厚は、好ましくは３〜１５ｎｍであり、酸化シリコン層２２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００５１】
第３の電圧型トランジスタ３００は、Ｐチャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエル１２内に形成されたＰ＋型不純物拡散層からなるソース１６およびドレイン１４と、ゲート絶縁層２４と、ゲート電極３４とを有する。ゲート絶縁層２４は、３層の酸化シリコン層からなり、下から順に、酸化シリコン層２４ａ、酸化シリコン層２４ｂおよび酸化シリコン層２４ｃからなる。これらの酸化シリコン層２４ａ，２４ｂおよび２４ｃは、上述したメモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ａ、５０ｂおよび５０ｃと同じ工程で形成されることが望ましい。
【００５２】
第３の電圧型トランジスタ３００は、第３の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動される。ゲート絶縁層２４は、第３の電圧型トランジスタ３００の耐圧などを考慮して、その膜厚が好ましくは１６〜４５ｎｍである。酸化シリコン層２４ａの膜厚は、好ましくは５〜１５ｎｍ、酸化シリコン層２４ｂの膜厚は、１０〜２０ｎｍ、および酸化シリコン層２４ｃの膜厚は１〜１０ｎｍである。
【００５３】
容量５４０は、フィールド絶縁層１８上に形成された下部電極５４と、下部電極５４上に形成された容量絶縁層５６と、容量絶縁層５６上に形成された上部電極５８と、を備える。容量絶縁層５６は、ＯＮＯ膜、すなわち、酸化シリコン層１１、窒化シリコン層１３、酸化シリコン層２２ａＬ、２０Ｌの積層構造である。容量５４０の静電容量を大きくするためには、容量絶縁層５６の厚みを薄くする必要がある。容量絶縁層５６としては、一般にシリコン酸化層が用いられる。シリコン酸化層の厚みを薄くしすぎると、容量絶縁層５６の耐圧が低下する。そこで、シリコン酸化層よりも耐圧が大きいシリコン窒化層をシリコン酸化層間に介在させることにより、容量絶縁層５６の膜厚を薄くしつつ、かつ容量絶縁層５６の耐圧を向上させている。
【００５４】
ここで、酸化シリコン層１１は、下部電極５４を熱酸化により形成される。酸化シリコン層１１の厚みは、１０〜３０ｎｍである。窒化シリコン層１３は、ＣＶＤにより形成される。窒化シリコン層１３の厚みは、１０〜２０ｎｍである。酸化シリコン層２２ａＬ、２０Ｌは、熱酸化により形成される。酸化シリコン層２２ａＬ、２０Ｌ全体の厚みは、１〜５ｎｍである。よって、容量絶縁層５６の厚みは、２１〜５５ｎｍとなる。なお、容量絶縁層５６がすべてシリコン酸化層からなると仮定した場合、容量絶縁層５６の厚みＴＭは、２００〜４００ｎｍとなる。この値は、容量絶縁層５６の静電容量の実測値ＣＭをもとにして、以下の式から導きだされる。
【００５５】
ＣＭ＝εε０（ＳＭ／ＴＭ）
ここで、
ε０：真空の誘電率
ε：シリコン酸化層の誘電率（ここでは、ε＝３．９とする）
ＳＭ：容量絶縁層５６の面積
下部電極５４は、フローティングゲート４０、コントロールゲート３６、ゲート電極３０、ゲート電極３２及びゲート電極３４と別の工程で作製される。下部電極５４は、抵抗５２０と同一工程で作製される。下部電極５４は、Ｎ＋型ポリシリコン層である。下部電極５４の膜厚は、１００〜２００ｎｍである。
【００５６】
上部電極５８は、フローティングゲート４０、コントロールゲート３６、ゲート電極３０、ゲート電極３２及びゲート電極３４と同一の工程で作製される。上部電極５８は、Ｎ＋型ポリシリコン層またはポリサイド層である。ポリサイド層とは、ポリシリコン層と、この上に形成されたシリサイド層（タングステンシリサイド、チタンシリサイドなど）とからなる層である。上部電極５８の膜厚は、２００〜５５０μｍである。
【００５７】
酸化シリコン層１１および窒化シリコン層１３は、ゲート絶縁層２６、２０、２２、２４とは、別工程で形成される。一方、酸化シリコン層２２ａＬは、ゲート絶縁層２２の酸化シリコン層２２ａと同一工程で形成される。また、酸化シリコン層２０Ｌは、中間絶縁層５０の酸化シリコン層５０ｃ、ゲート絶縁層２０、ゲート絶縁層２２の酸化シリコン層２２ｂ、ゲート絶縁層２４の酸化シリコン層２４ｃと同一工程で形成される。
【００５８】
抵抗５２０は、容量５４０の下部電極５４と同一の工程で作製される。抵抗５２０は、Ｎ＋型ポリシリコン層である。抵抗５２０の厚みは、１００〜２００ｎｍである。シート抵抗値としては、例えば、６０、１００、１ｋΩ／□に任意に設定できる。このような抵抗値は、例えば、イオン注入により不純物ドーピングをポリシリコン層にすることにより設定することができる。
【００５９】
メモリトランジスタ４００、第１〜第３の電圧型トランジスタ１００，２００、３００、抵抗５２０および容量５４０が形成されたウエハ上には、層間絶縁層８００が形成されている。この層間絶縁層８００には、ソース１６、ドレイン１４、各トランジスタ１００，２００，３００，４００のゲート電極、抵抗５２０の一方端部、抵抗５２０の他方端部および上部電極５８に到達するコンタクトホールが形成されている。なお、下部電極５４に到達するコンタクトホールを形成されている。このコンタクトホールは、この断面図にはあらわれていない。そして、これらのコンタクトホール内にはコンタクト導電層が形成されている。層間絶縁層８００の上には所定パターンの配線層８０が形成されている。なお、図１においては、一部のコンタクト導電層および配線層を図示している。
【００６０】
この半導体装置は、少なくとも３つの異なる電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第３の電圧型トランジスタ１００，２００，３００がそれぞれ形成された、第１〜第３のトランジスタ領域１０００，２０００，３０００を有する。この半導体装置によれば、メモリ領域４０００のメモリトランジスタ４００の動作が可能である。そして、この半導体装置では、フラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、各電圧レベルで動作可能な他の回路領域、たとえば、インターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯＭなどのメモリ回路、ＲＩＳＣ（Ｒｅｄｕｃｅｄ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓ  ｅｔ  Ｃｏｍｐｕｔｅｒ）あるいは各種ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）マクロなどの回路、あるいはその他のディジタル回路、アナログ回路などを、同一基板内に混載し、システムＬＳＩを構成することができる。
【００６１】
以下に、メモリトランジスタの動作方法、本発明の半導体装置を適用したエンベデット半導体装置および図１に示す半導体装置の製造方法について述べる。
【００６２】
［メモリセルの動作方法］
次に、本発明の半導体装置を構成するメモリトランジスタ４００の動作方法の一例について説明する。
【００６３】
このスプリットゲート構造のメモリトランジスタ４００を動作させる場合には、データの書き込み時には、ソース１６とドレイン１４間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート４０に注入し、データの消去時には、所定の高電圧をコントロールゲート３６に印加し、ＦＮ伝導によってフローティングゲート４２に蓄積された電荷をコントロールゲート３６に移動させる。以下に、各動作について述べる。
【００６４】
まず、書き込み動作について述べる。
【００６５】
データの書き込み動作においては、ドレイン１４に対してソース１６を高電位にし、コントロールゲート３６に低電位を印加する。これにより、ドレイン１４付近で発生するホットエレクトロンは、フローティングゲート４０に向かって加速され、ゲート絶縁層２６を介してフローティングゲート４０に注入され、データの書き込みがなされる。
【００６６】
この書き込み動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を２Ｖ、ソース１６の電位（Ｖｓ）を９Ｖ、ドレイン１４の電位（Ｖｄ）を０Ｖとする。また、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００６７】
次に、消去動作について説明する。
【００６８】
消去動作においては、ソース１６およびドレイン１４の電位に対してコントロールゲート３６の電位を高くする。これにより、フローティングゲート４０内に蓄積された電荷は、フローティングゲート４０の先鋭な上縁部からＦＮ伝導によって中間絶縁層５０を突き抜けてコントロールゲート３６に放出されて、データが消去される。
【００６９】
この消去動作では、例えば、コントロールゲート３６の電位（Ｖｃ）を１２Ｖとし、ソース１６およびドレイン１４の電位ＶｓおよびＶｄを０Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００７０】
次に読み出し動作について説明する。
【００７１】
読み出し動作においては、ソース１６に対してドレイン１４を高電位とし、コントロールゲートに所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート４０に電荷が注入されていると、フローティングゲート４０の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート４０に電荷が注入されていないと、フローティングゲート４０の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン１４から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ４００のデータを読み出すことができる。
【００７２】
読み出し動作においては、例えば、コントロールゲート３６の電位（Ｖｃ）は３Ｖとし、ソース１６の電位（Ｖｓ）を０Ｖとし、ドレイン１４の電位（Ｖｄ）を２Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００７３】
以上述べた各動作態様は一例であって、他の動作態様を採用することもできる。
【００７４】
［エンベデット半導体装置への適用例］
図２１は、本発明の半導体装置が適用された、エンベデット半導体装置７０００のレイアウトを示す模式図である。この例では、エンベデット半導体装置７０００は、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路９６と、インターフェイス回路９８とがＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）に混載されている。
【００７５】
図２２は、フラッシュメモリの一般的な構成を示すブロック図である。フラッシュメモリは、メモリトランジスタが行列状に配置されたメモリセルアレイ１と、Ｙゲート、センスアンプ２と、入出力バッファ３と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５と、アドレスバッファ６と、コントロール回路７とを含む。
【００７６】
メモリセルアレイ１は、図１に示すメモリ領域４０００に対応し、行列状に配置された複数個のスプリットゲート構造のメモリトランジスタ４００を有する。メモリセルアレイ１の行および列を選択するために、メモリセルアレイ１にはＸアドレスデコーダー４とＹゲート２とが接続されている。Ｙゲート２には列の選択情報を与えるＹアドレスデコーダ５が接続されている。Ｘアドレスデコーダ４とＹアドレスデコーダ５には、それぞれ、アドレス情報が一時格納されるアドレスバッファ６が接続されている。
【００７７】
Ｙゲート２には、データの書き込み動作を行なうための書き込み電圧発生回路（図示せず）、データの読み出し動作を行なうためのセンスアンプが接続されている。Ｘアドレスデコーダには、データの消去動作を行なうための消去電圧発生回路が接続されている。書き込み電圧発生回路およびセンスアンプ２には、それぞれ入出力データを一時格納する入出力バッファ３が接続されている。アドレスバッファ６と入出力バッファ３とには、フラッシュメモリの動作制御を行なうためのコントロール回路７が接続されている。コントロール回路７は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。
【００７８】
このようなエンベデット半導体装置７０００においては、各回路の動作電圧に応じて各電圧レベルのトランジスタが選択される。
【００７９】
第１の電圧レベルで動作される第１の電圧型トランジスタ１００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファ、コントロール回路、ＳＯＧおよびゲートアレイから選択される少なくとも１つの回路に含まれる。
【００８０】
第２の電圧レベルで動作される第２の電圧型トランジスタ２００は、たとえば、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダおよびインターフェイス回路から選択される少なくとも１つの回路に含まれる。
【００８１】
さらに、第３の電圧レベルで動作される第３の電圧型トランジスタ３００は、たとえば、書き込み電圧発生回路、消去電圧発生回路および昇圧回路から選択される少なくとも１つの回路に含まれる。
【００８２】
図２１に示すエンベデット半導体装置５０００はレイアウトの一例であって、本発明は各種のシステムＬＳＩに適用できる。
【００８３】
［デバイスの製造方法］
次に、図１に示す半導体装置の製造例を図２〜図１９を参照しながら説明する。
【００８４】
（Ａ）まず、図２に示すように、Ｐ型シリコン基板１０の表面に、選択酸化法によってフィールド絶縁層１８を形成する。メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００、第３のトランジスタ領域３０００およびアナログ回路領域５０００において、フィールド絶縁層１８は、所定の領域に形成されている。
【００８５】
さらに、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００において、フィールド絶縁層１８間のＰ型シリコン基板１０の表面に、膜厚１０〜４０ｎｍの酸化層１９を形成する。次いで、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００、第３のトランジスタ領域３０００およびアナログ回路領域５０００において、Ｐ型シリコン基板１０内にＰ型不純物（例えばホウ素）あるいはＮ型不純物（ひ素あるいはリン）をドープして、所定の領域にＰ型またはＮ型のウエル１２を形成する。
【００８６】
（Ｂ）次いで、図３に示すように、Ｐ型シリコン基板１０全面に、例えばＣＶＤ法を用いてポリシリコン層１７を形成する。このポリシリコン層１７は、抵抗および容量の下部電極となる。このポリシリコン層１７は、例えば、１００〜２００ｎｍの厚さを有する。
【００８７】
そして、リンをポリシリコン層１７にイオン注入することにより、ポリシリコン層１７中にリンをドーピングし、ポリシリコン層１７を所望のシート抵抗値にする。
【００８８】
（Ｃ）次いで、図４に示すように、フォトリソグラフィとエッチングにより、ポリシリコン層１７を選択的に除去し、アナログ回路領域５０００に、抵抗５２０、容量の下部電極５４を形成する。
【００８９】
（Ｄ）次いで、図５に示すように、Ｐ型シリコン基板１０の表面に、例えば熱酸化法によって酸化シリコン層１１を形成する。この酸化シリコン層１１は、容量絶縁層の下層を構成する。この酸化シリコン層１１は、１０〜３０ｎｍの厚さを有する。
【００９０】
そして、酸化シリコン層１１の表面に、例えばＣＶＤ法を用いて窒化シリコン層１３を形成する。この窒化シリコン層１３は、容量絶縁層の中間層を構成する。この窒化シリコン層１３は、１０〜２０ｎｍの厚さを有する。
【００９１】
そして、窒化シリコン層１３の表面に、例えばＣＶＤ法によって酸化シリコン層１５を形成する。この酸化シリコン層１５は、酸化シリコン層１１および窒化シリコン層１３を保護するために形成される。すなわち、この後の工程で、トランジスタが形成される。このトランジスタ形成工程における、例えば、熱酸化、窒化シリコン層形成、エッチングにより、酸化シリコン層１１および窒化シリコン層１３がダメージを受けないようにするために、酸化シリコン層１５が形成される。
【００９２】
この酸化シリコン層１５としては、例えば、ＴＥＯＳ膜や高温熱ＣＶＤ酸化膜（ＨＴＯ）がある。この酸化シリコン層１５は、５０〜１００ｎｍの厚さを有する。この厚みは、この後の工程（Ｆ）で説明するウェットエッチング処理後でも、酸化シリコン層１５が残るような厚みである。
【００９３】
（Ｅ）次いで、図６に示すように、アナログ回路領域５０００にレジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、酸化シリコン層１５、窒化シリコン層１３および酸化シリコン層１１を選択的にエッチングして除去する。これにより、これらの層が、下部電極５４および抵抗５２０を覆うように残される。抵抗５２０上にこれらの層を残しているので、後の工程において、例えば、エッチングや酸化により、抵抗５２０の材料であるポリシリコン層がダメージを受けるのを防ぐことができる。
【００９４】
なお、アナログ回路領域５０００の抵抗形成部をレジスト層Ｒ７で覆わず、容量形成部をレジスト層Ｒ７で覆ってもよい。これによれば、レジスト層Ｒ７をマスクとした酸化シリコン層１５、窒化シリコン層１３および酸化シリコン層１１の選択的エッチングにおいて、抵抗５２０は露出する。
【００９５】
（Ｆ）次いで、図７に示すように、ウェットエッチングにより、酸化層１９を除去し、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００および第３のトランジスタ領域３０００において、Ｐ型シリコン基板１０の表面を露出させる。なお、この工程において、酸化シリコン層１５は露出しているので、酸化シリコン層１５はエッチングされる。上記（Ｄ）で説明したように、酸化シリコン層１５は、酸化シリコン層１１および窒化シリコン層１３を保護するために形成される。よって、酸化シリコン層１５の厚みは、このウェットエッチング後であっても残るような厚みにする必要がある。
【００９６】
（Ｇ）次いで、図８に示すように、さらに、Ｐ型シリコン基板１０の表面に、例えば熱酸化法によって酸化シリコン層２６Ｌを形成する。この酸化シリコン層２６Ｌは、メモリトランジスタ４００のゲート絶縁層２６となる。この酸化シリコン層２６Ｌは、ゲート耐圧などを考慮して好ましくは６〜９ｎｍの厚さを有する。
【００９７】
（Ｈ）次いで、図９に示すように、酸化シリコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリシリコン層４０Ｌを形成する。このポリシリコン層４０Ｌは、メモリトランジスタ４００のフローティングゲート４０となる。このポリシリコン層４０Ｌは、例えば１００〜２００ｎｍの厚さを有する。
【００９８】
次いで、ポリシリコン層４０Ｌの表面に、窒化シリコン層６０Ｌを形成する。窒化シリコン層６０Ｌは、好ましくは５０〜１５０ｎｍの膜厚を有する。その後、レジスト層Ｒ１をマスクとして、窒化シリコン層６０Ｌの所定領域を選択的にエッチングして除去する。窒化シリコン層６０Ｌの除去される領域は、メモリトランジスタ４００の選択酸化絶縁層４２が形成される領域である。
【００９９】
次いで、窒化シリコン層６０Ｌ上に形成されたレジスト層Ｒ１をマスクとして、ポリシリコン層４０Ｌにリンやひ素を拡散してＮ型のポリシリコン層４０Ｌを形成する。ポリシリコン層をＮ型にする他の方法としては、ポリシリコン層を形成した後、リンやひ素イオンを注入する方法、ポリシリコン層を形成した後、塩化ホスホリル（ＰＯＣｌ３）を含んだキャリアガスを導入する方法、あるいはポリシリコン層を形成する時に、ホスフィン（ＰＨ３）を含んだキャリアガスを導入する方法、などがある。
【０１００】
次いで、レジスト層Ｒ１を除去する。
【０１０１】
（Ｉ）次いで、図１０に示すように、ポリシリコン層４０Ｌの露出部分を選択的に酸化することにより、ポリシリコン層４０Ｌの所定領域の表面に選択酸化絶縁層４２を形成する。選択酸化によって形成された選択酸化絶縁層４２は、中央部の膜厚が最も大きく、端部に向かって徐々に膜厚が小さくなる形状を有する。選択酸化絶縁層４２は、最も膜厚が大きい部分で好ましくは１００〜２００ｎｍの膜厚を有する。その後、第１の窒化シリコン層６０Ｌを除去する。
【０１０２】
（Ｊ）次いで、図１１に示すように、選択酸化絶縁層４２をマスクとしてエッチングを行ない、窒化シリコン層６０Ｌ、ポリシリコン層４０Ｌを選択的に除去する。
【０１０３】
以上の工程で、メモリ領域４０００において、ゲート絶縁層２６、フローティングゲート４０および選択酸化絶縁層４２が形成される。
【０１０４】
（Ｋ）次いで、図１２に示すように、酸化シリコン層２６Ｌをウェットエッチングによって除去する。そして、ウエハの表面に、熱酸化法によって１層目の酸化シリコン層５０ａＬ（２４ａＬ）を形成する。この酸化シリコン層５０ａＬ（２４ａＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ａ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ａとなる。この酸化シリコン層５０ａＬ（２４ａＬ）は、例えば５〜１５ｎｍの厚さを有する。
【０１０５】
酸化シリコン層を形成するための熱酸化法としては、以下の方法を好ましく用いることができる。
【０１０６】
（ａ）７００〜１０００℃でのドライ酸化を行う方法、
（ｂ）上記（ａ）のドライ酸化の後に、さらに、７００〜１０００℃でウェット酸化を行う方法、および
（ｃ）上記（ａ）または（ｂ）の後に、さらに、７００〜１０００℃で窒素雰囲気中で１０〜３０分間アニール処理する方法。
【０１０７】
上記（ａ）のドライ酸化を用いることにより、フローティングゲート４０の表面の多結晶シリコンのグレインサイズを均一化でき、さらにフローティングゲート４０の表面の平坦性を向上させることができる。その結果、フローティングゲート４０の界面準位がより安定化するとともに、電子の捕獲が低減でき、メモリトランジスタの書き込み／消去のサイクル寿命をより長くすることができる。
【０１０８】
さらに、上記（ａ）のドライ酸化の後に、上記（ｂ）のウェット酸化および上記（ｃ）のアニール処理の少なくとも一方の工程を追加することにより、酸化シリコン層５０ａＬをより緻密化して、電子捕獲の低減など、膜質の特性を向上させることができる。
【０１０９】
（Ｌ）次いで、図１３に示すように、１層目の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さらに２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形成する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、ＣＶＤ法により形成される。酸化シリコン層５０ｂＬ（２４ｂＬ）は、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ｂ、および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ｂとなる。そして、このシリコン絶縁層５０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍの厚さを有する。
【０１１０】
ここで用いられるＣＶＤ法としては、得られる膜の緻密さ、後工程の熱酸化での酸素イオンの透過耐性等を考慮すると、モノシラン、テトラエトキシシランなどを用いたＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）法、または酸化剤としてオゾンを用いたＴＥＯＳ（Ｔｅｔｒ  ａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）法やプラズマＴＥＯＳ法などを好ましく用いることができる。
【０１１１】
次いで、酸化シリコン層５０ｂＬ（２４ｂＬ）の表面に、窒化シリコン層６２Ｌを形成する。この窒化シリコン層６２Ｌは、好ましくは１０〜２０ｎｍの膜厚を有する。窒化シリコン層６２Ｌを形成することにより、後の工程（Ｉ）で、窒化シリコン層６２Ｌを除去することにより、メモリトランジスタ４００の中間絶縁層５０および第３の電圧型トランジスタ３００のゲート絶縁層２４の膜厚を必要以上に厚くすることがなく、膜厚の制御が正確となる。その後、７００〜１０００℃で２０〜４０分間程度アニール処理を行い、各絶縁層を緻密にする。
【０１１２】
（Ｍ）次いで、図１４に示すように、第２のトランジスタ領域２０００およびアナログ回路領域５０００に開口部を有するレジスト層Ｒ３を形成する。このレジスト層Ｒ３をマスクとして、第２のトランジスタ領域２０００およびアナログ回路領域５０００における、第２の窒化シリコン層６２Ｌ、上層の酸化シリコン層５０ｂＬ（２４ｂＬ）および下層の酸化シリコン層５０ａＬ（２４ａＬ）をドライエッチングおよびウェットエッチングにより除去する。酸化シリコン層１５は、窒化シリコン層のエッチング時のエッチングストッパとして機能する。よって、窒化シリコン層１３およびその下に位置する酸化シリコン層１１は、エッチング除去されない。
【０１１３】
その後、レジスト層Ｒ３を除去する。
【０１１４】
（Ｎ）次いで、図１５に示すように、ウエハの表面に熱酸化、例えば７００〜９００℃でウェット酸化することによって、３層目の酸化シリコン層２２ａＬを形成する。この酸化シリコン層２２ａＬは、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する酸化シリコン層２２ａとなる。酸化シリコン層２２ａＬは、例えば３〜１５ｎｍの厚さを有する。
【０１１５】
（Ｏ）次いで、図１６に示すように、第２のトランジスタ領域２０００およびアナログ回路領域５０００における酸化シリコン層２２ａＬの表面に、レジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、酸化シリコン層２２ａＬおよび第２の窒化シリコン層６２Ｌをドライエッチングによって除去する。その後、レジスト層Ｒ４を除去する。
【０１１６】
（Ｐ）次いで、図１７に示すように、第１のトランジスタ領域１０００に開口部を有するレジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、第１のトランジスタ領域１０００における２層の酸化シリコン層５０ｂＬおよび５０ａＬをウェットエッチングによって除去する。その後、レジスト層Ｒ５を除去する。
【０１１７】
（Ｑ）次いで、図１８に示すように、熱酸化、例えば７００〜９００℃でウェット酸化することにより、ウエハの表面に４層目の酸化シリコン層２０Ｌ（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸化シリコン層２０Ｌは、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する酸化シリコン層２２ｂ、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ｃ、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ｃおよび容量５４０の容量絶縁層５６を構成する酸化シリコン層２０Ｌとなる。酸化シリコン層２０Ｌは、例えば１〜１０ｎｍの厚さを有する。
【０１１８】
以上の工程によって、メモリトランジスタ４００の中間絶縁層５０、第１の電圧型トランジスタ１００のゲート絶縁層２０、第２の電圧型トランジスタ２００のゲート絶縁層２２および第３の電圧型トランジスタ３００のゲート絶縁層２４を構成するための絶縁層が形成される。また、容量５４０を構成する容量絶縁層５６が形成される。
【０１１９】
次いで、ウエハの表面に、前記（Ｂ）の工程で述べたと同様な方法によりポリシリコン層３６ａＬを形成する。あるいは公知の方法でポリシリコン層の代わりに、ポリサイド層を形成する。
【０１２０】
（Ｒ）次いで、図１９に示すように、ポリシリコン層３６ａＬ上に所定のパターンを有するレジスト層を形成した後、エッチングによってパターニングを行って、メモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００および第３の電圧型トランジスタ３００のそれぞれのゲート電極を形成する。また、このエッチングによって、容量５４０の上部電極５８を形成する。このとき、シリコン基板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚で残る状態でエッチングが行われる。
【０１２１】
（Ｓ）次いで、図１に示すように、公知の方法により、Ｎチャネル型トランジスタにはＮ型不純物を、Ｐチャネル型トランジスタにはＰ型不純物を、所定のウエル１２にドープすることにより、ソース１６およびドレイン１４を構成する不純物拡散層を形成する。
【０１２２】
次いで、トランジスタ１００，２００，３００、メモリトランジスタ４００、抵抗５２０および容量５４０が形成されたウエハの表面に、例えばＣＶＤ法を用いて酸化シリコン層からなる層間絶縁層８００を形成する。そして、層間絶縁層８００の所定領域を選択的にエッチング除去し、ソース１６、ドレイン１４、抵抗５２０の一方端部、抵抗５２０の他方端部および上部電極５８に到達するコンタクトホールを形成する。次いで、層間絶縁層８００の上面およびコンタクトホール内に例えばスパッタリングを用いてアルミニウムなどからなる導電層を堆積する。この、導電層をパターニングすることにより、不純物拡散層、抵抗５２０、上部電極５８と電気的に接続された金属配線層（例えばビット線、ソース線）８０を形成する。
【０１２３】
以上述べた製造方法においては、メモリ領域４０００、第１のトランジスタ領域１０００、第２のトランジスタ領域２０００、第３のトランジスタ領域３０００およびアナログ回路領域５０００で、それぞれメモリトランジスタ４００、第１の電圧型トランジスタ１００、第２の電圧型トランジスタ２００、第３の電圧型トランジスタ３００、抵抗５２０および容量５４０を一連の工程で形成することができる。この製造方法によれば、スプリットゲート構造を有するメモリトランジスタ、少なくとも異なる３つの電圧レベルで動作するトランジスタ、抵抗および容量を混載した半導体装置を少ない工程で製造することができる。
【０１２４】
具体的には、以下の（１）〜（５）に示すようにして、工程を簡略にしている。
【０１２５】
（１）酸化シリコン層５０ａＬ（２４ａＬ）を、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ａと、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ａと、することにより、これらの層の形成工程を同一にしている。
【０１２６】
（２）酸化シリコン層５０ｂＬ（２４ｂＬ）を、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ｂと、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ｂと、することにより、これらの層の形成工程を同一にしている。
【０１２７】
（３）酸化シリコン層２２ａＬを、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する酸化シリコン層２２ａと、容量５４０の容量絶縁層５６を構成する酸化シリコン層２２ａＬと、することにより、これらの層の形成工程を同一にしている。
【０１２８】
（４）酸化シリコン層２０Ｌ（５０ｃＬ、２２ｂＬ、２４ｃＬ）を、第１の電圧型トランジスタ１００のゲート絶縁層２０と、第２の電圧型トランジスタ２００のゲート絶縁層２２を構成する酸化シリコン層２２ｂと、第３の電圧型トランジスタ３００のゲート絶縁層２４を構成する酸化シリコン層２４ｃと、メモリトランジスタ４００の中間絶縁層５０を構成する酸化シリコン層５０ｃと、容量５４０の容量絶縁層５６を構成する酸化シリコン層２０Ｌと、することにより、これらの層の形成工程を同一にしている。
【０１２９】
（５）ポリシリコン層３６ａＬを、メモリトランジスタ４００のコントロールゲート３６と、第１の電圧型トランジスタ１００のゲート電極３０と、第２の電圧型トランジスタ２００のゲート電極３２と、第３の電圧型トランジスタ３００のゲート電極３４と、容量５４０の上部電極５８と、することにより、これらの層の形成工程を同一にしている。
【０１３０】
また、この製造方法によれば、スプリットゲート構造を有するメモリトランジスタ、少なくとも異なる３つの電圧レベルで動作するトランジスタ、抵抗および容量を混載した半導体装置において、各素子を所望の性能にすることができる。
【０１３１】
具体的には、以下の（１）、（２）に示すようにして、各素子を所望の性能にしている。
【０１３２】
（１）容量５４０の下部電極５４を形成する工程と、フローティングゲート４０を形成する工程と、電極層（コントロールゲート３６、ゲート電極３０、ゲート電極３２、ゲート電極３４、上部電極５８）を形成する工程と、をそれぞれ異なる工程にしている。これにより、下部電極５４に要求される性質と、フローティングゲート４０に要求される性質と、電極層に要求される性質と、をそれぞれ、好ましい性質にすることができる。
【０１３３】
（２）メモリトランジスタ４００のゲート絶縁層２６を形成する工程と、他の絶縁層（容量絶縁層５６、ゲート絶縁層２０、２２、２４、中間絶縁層５０）を形成する工程とは、異なる工程である。これにより、メモリトランジスタ４００のゲート絶縁層２６を好ましい性質にすることができる。
【０１３４】
また、この製造方法においては、前記工程（Ｋ）および（Ｌ）で、中間絶縁層（トンネル絶縁層）５０を構成するための酸化シリコン層５０ａＬおよび５０ｂＬを形成した後、窒化シリコン層６２Ｌを形成する。このことにより、後工程での熱酸化もしくはその前後での洗浄工程において、酸化シリコン層５０ａＬおよび５０ｂＬは窒化シリコン層６２Ｌで覆われて保護されているので、熱酸化工程および洗浄工程の酸化シリコン層への影響を抑制できる。その結果、膜特性に優れたトンネル絶縁層を得ることができ、信頼性の高いメモリ特性を実現できる。
【０１３５】
さらに、酸化シリコン層５０ａＬおよび５０ｂＬの上に窒化シリコン層６２Ｌを形成した状態で、熱処理（酸化処理での熱処理も含む）を行うことにより、酸化シリコン層の緻密化ならびに酸化シリコン層の膜質の向上がなされる。その結果、メモリ特性、特にデータの書き込み，消去の回数（サイクル寿命）を増すことができる。
【０１３６】
さらに、（Ｆ）で説明したように、アナログ回路領域５０００が露出した状態で、酸化膜１９を除去している。しかしながら、図２０に示すように、アナログ回路領域５０００をレジストＲ９で覆った状態で、酸化膜１９を除去してもよい。これによれば、酸化シリコン層１５は露出していないので、酸化シリコン層１５はエッチングされない。よって、酸化シリコン層１５は、このエッチングによる影響を受けないので、酸化シリコン層１５の厚みは、１０〜４０μｍでよい。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造方法の第１工程を示すウエハの断面図である。
【図３】図１に示す半導体装置の製造方法の第２工程を示すウエハの断面図である。
【図４】図１に示す半導体装置の製造方法の第３工程を示すウエハの断面図である。
【図５】図１に示す半導体装置の製造方法の第４工程を示すウエハの断面図である。
【図６】図１に示す半導体装置の製造方法の第５工程を示すウエハの断面図である。
【図７】図１に示す半導体装置の製造方法の第６工程を示すウエハの断面図である。
【図８】図１に示す半導体装置の製造方法の第７工程を示すウエハの断面図である。
【図９】図１に示す半導体装置の製造方法の第８工程を示すウエハの断面図である。
【図１０】図１に示す半導体装置の製造方法の第９工程を示すウエハの断面図である。
【図１１】図１に示す半導体装置の製造方法の第１０工程を示すウエハの断面図である。
【図１２】図１に示す半導体装置の製造方法の第１１工程を示すウエハの断面図である。
【図１３】図１に示す半導体装置の製造方法の第１２工程を示すウエハの断面図である。
【図１４】図１に示す半導体装置の製造方法の第１３工程を示すウエハの断面図である。
【図１５】図１に示す半導体装置の製造方法の第１４工程を示すウエハの断面図である。
【図１６】図１に示す半導体装置の製造方法の第１５工程を示すウエハの断面図である。
【図１７】図１に示す半導体装置の製造方法の第１６工程を示すウエハの断面図である。
【図１８】図１に示す半導体装置の製造方法の第１７工程を示すウエハの断面図である。
【図１９】図１に示す半導体装置の製造方法の第１８工程を示すウエハの断面図である。
【図２０】図１に示す半導体装置の製造方法の変形例を示すウエハの断面図である。
【図２１】本発明の半導体装置を適用したエンベデット半導体装置の一例を模式的に示す平面図である。
【図２２】図２１に示すエンベデット半導体装置のフラッシュメモリのブロック図である。
【符号の説明】
１０  Ｐ型シリコン基板
１１  酸化シリコン層
１３  窒化シリコン層
２０  ゲート絶縁層
２０Ｌ  酸化シリコン層
２２  ゲート絶縁層
２２ａ，２２ｂ  酸化シリコン層
２２ａＬ  酸化シリコン層
２４  ゲート絶縁層
２４ａ，２４ｂ，２４ｃ  酸化シリコン層
２６  ゲート絶縁層
３０，３２，３４  ゲート電極
３６  コントロールゲート
４０  フローティングゲート
４２  選択酸化絶縁層
５０  中間絶縁層
５０ａ，５０ｂ，５０ｃ  酸化シリコン層
６０Ｌ，６２Ｌ  窒化シリコン層
１００  第１の電圧型トランジスタ
２００  第２の電圧型トランジスタ
３００  第３の電圧型トランジスタ
４００  スプリットゲート構造のメモリトランジスタ
５２０  抵抗
５４０  容量
１０００  第１のトランジスタ領域
２０００  第２のトランジスタ領域
３０００  第３のトランジスタ領域
４０００  メモリ領域
５０００  アナログ回路領域
７０００  エンベデット半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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