【手続補正書】
【提出日】平成27年11月4日(2015.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２つの冗長処理レーンを有する高完全性処理システムにおいて同期および完全性検査を提供する方法であって、各レーンがアプリケーションプロセッサ（ＡＰ）を有し、前記ＡＰが非ロックステップ構成において同じアプリケーションソフトウェアを実行し、アドレス可能な空間へのアクセスを必要とするトランザクションを出力する、方法において、
第１のＡＰから第１のトランザクションを出力するステップと、
非ロックステップ構成においてアプリケーションソフトウェアを実行するステップと、
前記第１のトランザクションを実行する前に、前記第１のＡＰと関連する第１のバッファの中に前記第１のトランザクションを記憶するステップと、
第２のＡＰと関連する第２のバッファに前記第１のトランザクションを記憶するステップと、
非ロックステップ構成において同じアプリケーションソフトウェアを実行する前記第２のＡＰからの第２のトランザクションを出力するステップと、
前記第２のトランザクションを前記第２のバッファに記憶するステップと、
マッチするかどうかを判定するために前記第１のトランザクションと前記第２のトランザクションを比較するステップと、
前記第１のトランザクションと前記第２のトランザクションがマッチする場合、前記第１のトランザクションと前記第２のトランザクションの処理をそれらの対応するレーンで実行するステップと、
を含む、方法。
【請求項２】
前記第１のトランザクションと前記第２のトランザクションがマッチしない場合、エラーをメモリに記録するステップをさらに備える請求項１に記載の方法。
【請求項３】
前記第１のトランザクションと前記第２のトランザクションがマッチしない場合、前記第１のバッファをフラッシュするステップをさらに備える請求項２に記載の方法。
【請求項４】
前記第２のトランザクションを前記第２のバッファに記憶する前記ステップは、前記比較するステップの前に生じる、請求項１に記載の方法。
【請求項５】
前記第１のトランザクションは、前記第２のトランザクションを出力するステップの前に前記第２のバッファに記憶される、請求項１に記載の方法。
【請求項６】
前記第２のトランザクションは、前記第１のバッファに記憶される、請求項１に記載の方法。
【請求項７】
前記第２のトランザクションは、前記比較するステップの前に前記第１のバッファに記憶される、請求項６に記載の方法。
【請求項８】
前記比較は、前記第１および第２のバッファから前記第１および第２のトランザクションをポップし、次いで前記ポップされた第１のトランザクションと第２のトランザクションを比較するステップを備える、請求項６に記載の方法。
【請求項９】
前記第１のトランザクションは書き込みアクセスを備え、前記第２のトランザクションは前記書き込みアクセスと同じアドレスへの読み出しアクセスを備え、前記トランザクションは、前記第２のバッファ中の前記第１のトランザクションの後ろに記憶される、請求項８に記載の方法。
【請求項１０】
前記第２のＡＰから第３のトランザクションを出力するステップをさらに備え、前記第３のトランザクションが前記第１のトランザクションと同じアドレスへの書き込みアクセスを備える場合、前記第１および第３のトランザクションは前記第１のバッファからポップされ、前記比較は、前記第１のトランザクションと前記第２のトランザクションの代わりに前記第１のトランザクションと前記第３のトランザクションとの間で行われる、請求項９に記載の方法。
【請求項１１】
前記第１のＡＰに対応する第１のデータコンフォーマで前記第１のトランザクションを受け取るステップをさらに備える、請求項１に記載の方法。
【請求項１２】
前記第１のトランザクションをバッファに記憶するステップは、前記第１のトランザクションを前記第１のデータコンフォーマに対応する第１のトランザクションメモリに記憶することを備える請求項１１に記載の方法。
【請求項１３】
前記第１のトランザクションを前記第２のＡＰのための第２のデータコンフォーマに渡し、前記第１のトランザクションを前記第２のデータコンフォーマに対応する第２のトランザクションメモリに記憶するステップをさらに備える、請求項１２に記載の方法。
【請求項１４】
前記第２のデータコンフォーマで前記第２のトランザクションを受け取るステップをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記第２のトランザクションを前記第１のトランザクションメモリに渡すステップをさらに備える、請求項１４に記載の方法。
【請求項１６】
前記第１および第２のトランザクションメモリから前記第１および第２のトランザクションをポップし、次いで前記比較するステップを実施するステップをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記第１のトランザクションが書き込みアクセスを備え、前記第２のトランザクションが前記書き込みアクセスと同じアドレスへの読み出しアクセスを備える場合、前記第２のトランザクションが前記第１および第２のトランザクションメモリ中の前記第１のトランザクションの後ろに記憶される、請求項１５に記載の方法。
【請求項１８】
前記第２のＡＰから第３のトランザクションを出力するステップをさらに備え、前記第３のトランザクションが前記第１のトランザクションと同じアドレスへの書き込みアクセスを備える場合、前記第３のトランザクションは前記第２のデータコンフォーマによって受け取られ、前記第２のデータコンフォーマは前記第３のトランザクションを前記第２のトランザクションメモリに保存して、前記第３のトランザクションを前記第１のデータコンフォーマに渡し、前記第１のデータコンフォーマは前記第３のトランザクションを前記第１のトランザクションメモリに保存し、前記第１および第３のトランザクションは前記第１および第２のトランザクションからポップされ、前記比較は、前記第１のトランザクションと前記第２のトランザクションの代わりに、前記第１のトランザクションと前記第３のトランザクションとの間で行われる、請求項１７に記載の方法。
【請求項１９】
前記第１のＡＰに対応する複数のデータコンフォーマで前記第１のトランザクションを受け取るステップをさらに備える、請求項１１に記載の方法。
【請求項２０】
前記第２のＡＰに対応する複数のデータコンフォーマで前記第２のトランザクションを受け取るステップをさらに備え、前記第２のＡＰに対応する前記複数のデータコンフォーマが、前記第１のＡＰに対応する前記複数のデータコンフォーマと等しい、請求項１９に記載の方法。
【請求項２１】
前記第１のトランザクションと前記第２のトランザクションがマッチしない場合、エラーとしてフラグを付けるステップをさらに備える、請求項１に記載の方法。
【請求項２２】
少なくとも２つの冗長処理レーンを有する高完全性処理システムにおいて同期および完全性検査を提供する方法であって、各レーンがアプリケーションプロセッサ（ＡＰ）を有し、前記ＡＰが非ロックステップ構成において同じアプリケーションソフトウェアを実行し、アドレス可能な空間へのアクセスを必要とするトランザクションを出力する、方法において、
第１のＡＰから第１のトランザクションを出力するステップと、
前記第１のトランザクションを実行する前に、第１のバッファの中に前記第１のトランザクションを記憶するステップと、
非ロックステップ構成において同じアプリケーションソフトウェアを実行する前記第２のＡＰからの第２のトランザクションを出力するステップと、
マッチするかどうかを判定するために、各処理レーンとは無関係に、前記第１のトランザクションと前記第２のトランザクションを比較するステップと、
前記第１のトランザクションと前記第２のトランザクションがマッチする場合、前記第１のトランザクションと前記第２のトランザクションの処理をそれらの対応するレーンで実行するステップと、
を含む、方法。