【事件の表示】
　特願２００２−１０１４２８「多数の要素を有する複数のデータグループに分割された１つの記憶装置を備えた１つのスタックに関する方法と装置」拒絶査定不服審判事件〔平成１５年　１月１０日出願公開、特開２００３−　　６０４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯・本願発明
　
１．手続の経緯
　本願は
平成１４年４月３日の出願（パリ条約による優先権主張２００１年５月４日、ドイツ連邦共和国）であって、
平成１６年１１月３０日付けで最初の拒絶理由通知がなされ、
平成１７年６月７日付けで意見書が提出されるとともに、
同日付で手続補正がなされ、
同年８月２５日付けで拒絶査定がなされ、
同年１２月５日付けで拒絶査定不服審判が請求されるとともに、
同年１２月２７日付けで手続補正がなされたものである。
　
２．補正の適否
　平成１７年１２月２７日付けの手続補正は明りょうでない記載の釈明であって、原審における拒絶査定において指摘された拒絶の理由に示す事項についてするものと認める。
　また、他に同手続補正を却下すべき理由は見あたらない。
　
３．本願発明
　本願の請求項０１〜２５に係る発明は、平成１７年１２月２７日付け手続補正書により補正された特許請求の範囲の請求項０１〜２５に記載された通りのものであるところ、その請求項０１に係る発明（以下「本願発明」と記す。）は、以下の通りのものと認める。
「１つのデータ記憶装置（１）において、複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器（３，４，５，６）の幅の総和よりも小さく、この場合、１つのスタック記憶領域が、このデータ記憶装置内で規定され、１つの記憶場所（３０，３７，６６）を指し示す第１記憶ポインタ（７）及び第２記憶ポインタ（２１）が、このスタック記憶器内で使用され、この場合、この記憶場所は、この第１記憶ポインタ（７）又は第２記憶ポインタ（２１）の１つのグループアドレス構成要素（７１）と、それらの記憶要素に割当てられた１つのパラメータとによって、特にこの第１記憶ポインタ（７）又は第２記憶ポインタ（２１）の１つの要素アドレス構成要素（７２）によって確定される、これらの要素記憶器から構成されたこのデータ記憶装置（１）内でこのスタック記憶器（２）を実現する方法。」
　
　
第２．引用文献
　原審の拒絶理由通知書で引用された引用文献には、それぞれ、以下のとおり記載されている。
　
１．特開平　７−１３４６４３号公報（以下「引用文献１」と記す。）
　
（１）「【請求項１】  書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、
動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、
上記メモリブロックと１対１で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、
上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路と、からなることを特徴とするＦＩＦＯメモリ。」
　
（２）「【請求項３】  上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスにより切り替えられて動作することを特徴とする請求項１又は２に記載のＦＩＦＯメモリ。」
　
（３）「【００１０】
【実施例】図１には、本発明の一実施例であるＦＩＦＯメモリ１のブロック図が示される。このＦＩＦＯメモリ１は、特に制限されないが、２つのメモリブロックＭＡ，ＭＢを有し、各メモリブロックＭＡ，ＭＢは夫々８ビットの記憶段を複数個有するメモリアレイを備える。上記各メモリブロックＭＡ，ＭＢには、読出し指示又は書込み指示に同期してアドレスを発生するリードアドレスカウンタＲＡＣと書込みアドレスを発生するライトアドレスカウンタＷＡＣが接続されており、発生するアドレスの最下位ビット（ＬＳＢ）によって動作が制御されるリードアドレスデコーダＲＡＤＡ，ＲＡＤＢとライトアドレスデコーダＷＡＤＡ，ＷＡＤＢが含まれる。ここで、リードアドレスカウンタＲＡＣとライトアドレスカウンタＷＡＣが出力するアドレスは、次に書込み又は読出しされるべき記憶段を指示するための情報とされる。該アドレスの最下位ビット（ＬＳＢ）が論理値”１”の場合に動作可能にされる対象はリードアドレスデコーダＲＡＤＡ又はライトアドレスデコーダＷＡＤＡであり、最下位ビット（ＬＳＢ）が論理値”０”の場合に動作可能にされる対象は、リードアドレスデコーダＲＡＤＢとライトアドレスデコーダＷＡＤＢである。上記書込みアドレスは、書込み信号Ｗ＊がローレベルにされる書込み指示毎にインクリメントされる。したがって、ライトアドレスデコーダＷＡＤＡ，ＷＡＤＢは交互に動作される。同様に、上記読出しアドレスは、読出し信号Ｒ＊がローレベルにされる読出し指示毎にインクリメントされ、リードアドレスデコーダＲＡＤＡ，ＲＡＤＢは交互に動作される。また、上記各メモリブロックＭＡとＭＢには、外部からのデータを入力する入力用データ保持回路ＩＤＬＡとＩＤＬＢ及び外部へデータを出力する出力用データ保持回路ＯＤＬＡとＯＤＬＢを含むマルチプレクサＭＰＸが接続される。ここで、出力用データ保持回路ＯＤＬＡとＯＤＬＢは特に制限されないが、入力を単にスタティックに保持するラッチである。これら入力用データ保持回路ＩＤＬＡとＩＤＬＢ及びマルチプレクサＭＰＸも、上記リードアドレスデコーダＲＡＤＡ，ＲＡＤＢ及びライトアドレスデコーダＷＡＤＡ，ＷＡＤＢを制御する該アドレスの最下位ビット（ＬＳＢ）により制御される。ここで、該アドレスの最下位ビット（ＬＳＢ）が論理値”１”の場合に、書込み指示に呼応してメモリブロックＭＡと対応する入力用データ保持回路ＩＤＬＡが動作可能にされる。また、該アドレスの最下位ビット（ＬＳＢ）が論理値”１”の場合には、読出し指示に呼応してメモリブロックＭＡが動作可能にされると共にマルチプレクサＭＰＸによって上記出力用データ保持回路ＯＤＬＡの出力がバッファＢＦに供給される。該アドレスの最下位ビット（ＬＳＢ）が論理値”０”の場合に、書込み指示に呼応してメモリブロックＭＢと対応する入力用データ保持回路ＩＤＬＢが動作可能にされる。また、該アドレスの最下位ビット（ＬＳＢ）が論理値”０”の場合には、読出し指示に呼応してメモリブロックＭＢが動作可能にされると共にマルチプレクサＭＰＸによって上記出力用データ保持回路ＯＤＬＢの出力がバッファＢＦに供給される。」
　
（４）「【００１１】データをメモリブロックＭＡ又はＭＢに書込む動作は次のようにして行われる。以下、メモリブロックＭＡに書込まれる場合について説明する。外部より書込み指示（書込み信号Ｗ＊の立ち下がり時）がライトコントローラＷＣに供給されると、ライトコントローラＷＣによりライトアドレスカウンタＷＡＣへ起動信号Ｄ２が与えられる。その指示で今まで保持されたライトアドレスカウンタＷＡＣのアドレスの最下位ビット（ＬＳＢ）（ここでは、論理値”１”とする）により書込み動作されるべきメモリブロックＭＡのライトアドレスデコーダＷＡＤＡの動作が起動され、該アドレスの上位ビットにより書込まれるメモリアレイＭＡの記憶段が指示される。該アドレスはそれがメモリブロックＭＡに取り込まれるとインクリメントされ、ライトアドレスカウンタＷＡＣには次に書込むメモリブロックＭＢのアドレスが保持される。上記ライトアドレスデコーダＷＡＤＡの動作の起動と同時に、ライトアドレスカウンタＷＡＣの値の最下位ビット（ＬＳＢ）”１”は、入力用データ保持回路ＩＤＬＡへも供給される。ライトアドレスカウンタＷＡＣから出力された書込みアドレスの最下位ビット（ＬＳＢ）とライトコントロールＷＣのイネーブル信号Ｅ１（ハイイネーブル）とは、アンド回路Ａ１を介して入力用データ保持回路ＩＤＬＡへ信号Ｅ２（ハイイネーブル）として供給される。このアンド回路Ａ１を介して入力された信号Ｅ２により入力用データ保持回路ＩＤＬＡは、メモリブロックＭＡに書込まれるべきデータを保持する。すなわち、上記のように書込まれるべきメモリブロックＭＡが指示されると、そのメモリブロックＭＡに接続されている入力用データ保持回路ＩＤＬＡに外部から取り込まれたデータが、メモリブロックＭＡの指定された記憶段に書込まれる。また、ライトアドレスカウンタＷＡＣの値は、フラグロジックＦＬに送られ、各メモリブロックＭＡ，ＭＢの書込み、書込み及び読出し、又は読出し可否の判断に用いられる。メモリブロックＭＢへの書込み動作も、上記メモリブロックＭＡへの書込み動作と同様にして行われる。但し、メモリブロックＭＢへの書込み動作はライトアドレスカウンタＷＡＣから出力される書込みアドレスの最下位ビット（ＬＳＢ）が論理値”０”の場合に行われる。これらメモリブロックＭＡ，メモリブロックＭＢへの書込み動作は、書込み指示に同期してインクリメントされるライトアドレスカウンタＷＡＣの値の最下位ビット（ＬＳＢ）”０”又は”１”によって指定されることから、順次交互に行われる。」
　
（５）「【００１２】一方、データをメモリブロックＭＡ又はＭＢから読出す動作は次のようにして行われる。以下、メモリブロックＭＡから読出される場合について説明する。外部より読出し指示（読出し信号Ｒ＊の立ち下がり時）がリードコントローラＲＣに供給されると、リードコントローラＲＣによりリードアドレスカウンタＲＡＣへ起動信号Ｄ１が与えられる。その指示で今まで保持されたリードアドレスカウンタＷＡＣのアドレスの最下位ビット（ＬＳＢ）（ここでは、論理値”１”とする）により読出し動作されるべきメモリブロックＭＡのリードアドレスデコーダＲＡＤＡの動作が起動され、該アドレスの上位ビットにより読出されるメモリアレイＭＡの記憶段が指示される。該アドレスは出力されるとインクリメントされ、リードアドレスカウンタＷＡＣには次に読出すメモリブロックＭＢのアドレスが保持される。上記リードアドレスデコーダＲＡＤＡの動作の起動と同時に、リードアドレスカウンタＲＡＣのアドレスの最下位ビット（ＬＳＢ）論理値”１”はマルチプレクサＭＰＸの出力切り替えスイッチ部位に供給され、出力用データ保持回路ＯＤＬＡに保持されたデータはバッファＢＦを介して外部に出力するように制御される。すなわち、上記のように読出されるべきメモリブロックＭＡが指示されると、そのメモリブロックＭＡの指定された記憶段に書込まれたデータが、出力用データ保持回路ＯＤＬＡに読出される。また、リードアドレスカウンタＷＡＣの値は、フラグロジックＦＬに送られ各メモリブロックＭＡ，ＭＢの書込み、書込み及び読出し、又は読出し可否の判断に用いられる。メモリブロックＭＢからの読出し動作も、上記メモリブロックＭＡからの読出し動作と同様にして行われる。但し、メモリブロックＭＢからの読出し動作はリードアドレスカウンタＲＡＣから出力される読出しアドレスの最下位ビット（ＬＳＢ）が論理値”０”の場合行われる。これらメモリブロックＭＡ，ＭＢからの読出し動作は、読出し指示に同期してインクリメントされるリードアドレスカウンタＲＡＣの値の最下位ビット”０”又は”１”によって指示されることから、順次交互に行われる。」
　
（６）「【００１３】上記書込み動作、読出し動作はそれぞれ別に行われることに限定されず、メモリアレイの構成に応じて並行処理も可能とされる。」
　
　
２．特開昭５７−０３０１６７号公報（以下「引用文献２」と記す。）
　
（１）「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを１組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置。」（特許請求の範囲）
　
（２）「本発明は上記の問題点を解決し可能な限ぎり待ち時間をなくするようにすることを目的としている。」（第２頁上右欄第２〜４行）
　
（３）「第２図において、１−０，１−１は夫々スタック・メモリ。２−０，２−１は夫々高速度バッファ、３はスタック・トップ・ポインタ、a0,a2,……は夫々１フレーム分のデータを表わしている。そしてスタック・メモリ１−０と高速度バッファ２−０とが１組の単位ユニットを構成し、スタック・メモリ１−１と高速度バッファ２−１とが１組の単位ユニットを構成している。なお一般に単位ユニットは２個以上のいづれでもよく、かつ１フレーム分のデータは複数個であればよいが、図示の場合、単位ユニットが２個でかつ１フレーム分のデータが４個の場合を表している。」（第２頁下左欄第１０行〜下右欄第１行）
　
（４）「図示の場合、各スタック・メモリ１−０，１−１上のアドレスは論理的に１フレーム分のデータを単位として付与されている。そして、今フレームa0,a2がスタック・メモリ１−０に保持され、かつフレームa1,a3がスタック・メモリ１−１に保持されているとし、フレームa4に属するデータに関連して、上記プッシュ処理やポップ処理が行なわれつつあるものとする。」（第２頁下右欄第２行〜第９行）
　
（５）「この場合、スタック・トップ・ポインタ３の内容が例えばアドレス「１７」をポイントしているとするとき、スタック・トップ・ポインタ３の下位２ビットによって高速度バッファ２−０や２−１のアドレス「１」をポイントし、下位から第３ビット目の内容によって高速度バッファ２−０か２−１かが指示されている。」（第２頁下右欄第１０行〜第１６行）
　
（６）「また逆にデータを出力すべく要求されると即ちポップ処理が行われる場合には、高速度バッファ２−０のアドレス「０」からデータが出力され、スタック・メモリ１−０からは出力されない。むしろこの状態においては、スタック・メモリ１−０の処理速度が遅いことから、上記プッシュ処理時において格納され残っているデータがあればこれを格納する処理を続けている。」（第３頁上左欄第５行〜第１２行）
　
（７）「以上説明した如く、本発明によれば、スタック・メモリ装置において高速度バッファを用いた上で、高速度バッファレジスタとスタック・メモリとの間でデータ転送の間に生じる待時間が実質上なくなる。」（第３頁下右欄第１７〜２０行）
　
　
３．特開平　９−３３０５８８号公報（以下「引用文献３」と記す。）
　
（１）「【００４６】次にＷＣ信号２６を入力すると、入力ＲＡＭアレイ１の４つのデータをひとまとまりのデータとして内部ＲＡＭアレイ５のライトポインタ７が示す位置に転送する。このひとまとまりのデータが転送されると、ライトコンロール回路６がライトポインタ７を１つ進める。先入れ後出し方式の場合、ライトコントロール回路６がリードポインタ９も１つ進める。」
　
（２）「【００４８】ＲＣ信号２７を入力すると内部ＲＡＭアレイ５のひとまとまりの４つのデータをリードポインタ９が示す位置から出力ＲＡＭアレイ３に転送する。このひとまとまりのデータが転送されると、リードコンロール回路８がリードポインタ９を１つ進める。先入れ後出し方式の場合、リードコントロール回路８はリードポインタ９を１つ戻し、ライトポインタ７も１つ戻す。」
　
　
第３．引用文献１記載の発明に対する進歩性についての検討
　
１．引用発明
　上記第２．１．（１）等の記載からみて、　引用文献１は
「書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、
動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、
上記メモリブロックと１対１で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、
上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路とからなる」「ＦＩＦＯメモリ」を実現する方法を開示するものである。
　
　また、上記第２．１．（３）記載の通り、上記「アドレス発生回路」は
「読出し指示又は書込み指示に同期してアドレスを発生するリードアドレスカウンタと書込みアドレスを発生するライトアドレスカウンタ」を備えるものである。
　
　そして、上記「ＦＩＦＯメモリ」は上記第２．１．（２）記載の通り「上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスにより切り替えられて動作する」ものであり、さらに、上記第２．１．（３）（４）（５）の記載から明なように、当該「メモリブロック」の「切り替え」は「書き込みアドレスと読出しアドレス」の「最下位ビット」によりなされるものである。
　
　さらに、上記第２．１．（４）（５）の記載から明なように、上記「ＦＩＦＯメモリ」は
「該アドレスの上位ビットによりメモリブロック内のメモリアレイの記憶段が指示され」るものである。
　
　してみると、引用文献１には
「書込み指示、読出し指示に同期して切り替え動作される複数個のメモリブロックと、
動作されるべきメモリブロックに供給される書き込みアドレスと読出しアドレスを発生するアドレス発生回路と、
上記メモリブロックと１対１で設けられ、書込み指示に同期して動作されるべきメモリブロックに対応するものが外部からの書込みデータを保持してメモリブロックに供給する複数の入力用データ保持回路と、
上記読出し指示に同期して動作されるべきメモリブロックから読出される読出しデータを選択して外部に出力する出力回路と、からなり、
　上記アドレス発生回路は、上記書き込みアドレスを発生するライトアドレスカウンタと、読出しアドレスを発生するリードアドレスカウンタを有し、
　上記動作されるべきメモリブロックは、上記アドレス発生回路から発生する書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される
　ＦＩＦＯメモリを実現する方法」
の発明（以下「引用発明１」と記す。）が記載されていると認められる。
　
　
２．対比
　本願発明と引用発明とを比較すると、
　引用発明１における「ＦＩＦＯメモリ」は、本願発明における「スタック記憶器」に対応づけられ、
　そして、引用発明１における「メモリブロック」は、本願発明における「要素記憶器」に、
　引用発明１における「ライトアドレスカウンタ」が、本願発明における「第１記憶ポインタ」に、
　引用発明１における「リードアドレスカウンタ」が、本願発明における「第２記憶ポインタ」に
それぞれ対応付けられるものである。
　
　そして、上記「ライトアドレスカウンタ」「リードアドレスカウンタ」は記憶場所を指し示すものであるから、引用発明１も
「１つの記憶場所を指し示す第１記憶ポインタ及び第２記憶ポインタが、このスタック記憶器内で使用され」るものであると言える。
　
　また、引用発明１の「メモリブロック」は「複数個」設けられ「書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される」のであるから、各「メモリブロック」内において「上位ビットにより指示される」「記憶段」の上記「複数個」が、本願発明における「データグループ」に相当し、引用発明１も本願発明と同様に
「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」なされているものであると言える。
　
　さらに、引用発明１の「アドレスの上位ビット」は本願発明における「グループアドレス構成要素」に、「最下位ビット」が「記憶要素に割当てられた１つのパラメータ」「特にこの第１記憶ポインタ又は第２記憶ポインタの１つの要素アドレス構成要素」に対応付けられるものであり、引用発明１においては「書き込みアドレスと読出しアドレスの最下位ビットにより切り替えられて動作し該アドレスの上位ビットにより上記メモリブロック内のメモリアレイの記憶段が指示される」のであるから、引用発明１の「記憶段」も本願発明の「記憶場所」と同様に
「この第１記憶ポインタ又は第２記憶ポインタの１つのグループアドレス構成要素と、それらの記憶要素に割当てられた１つのパラメータとによって、特にこの第１記憶ポインタ又は第２記憶ポインタの１つの要素アドレス構成要素によって確定される」ものであると言える。
　
　そして、引用発明１の「ＦＩＦＯメモリ」は「複数個の」上記「メモリブロック」からなるものであり、また引用発明１における「ＦＩＦＯメモリ」も、本願発明における「スタック記憶器（２）」も、いずれも「記憶器」に他ならないものであるから、引用発明１も本願発明も共に
「これらの要素記憶器から構成された」「記憶器を実現する方法」であると言える。
　
　
＜一致点＞
　よって、本願発明と引用発明１とは
「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく、」「１つの記憶場所を指し示す第１記憶ポインタ及び第２記憶ポインタが、このスタック記憶器内で使用され、この場合、この記憶場所は、この第１記憶ポインタ又は第２記憶ポインタの１つのグループアドレス構成要素と、それらの記憶要素に割当てられた１つのパラメータとによって、特にこの第１記憶ポインタ又は第２記憶ポインタの１つの要素アドレス構成要素によって確定される、これらの要素記憶器から構成された」「記憶器を実現する方法。」
である点で一致する。
　
＜相違点＞
　しかして、本願発明と引用発明１との間には、以下の点に相違が認められる。
　
相違点１−１：
　本願発明は「スタック記憶器を実現する方法」であるのに対し、引用発明１は「ＦＩＦＯメモリを実現する方法」である点、
　
相違点１−２：
　本願発明においては「１つのデータ記憶装置において」「１つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されているのに対し、上記引用発明１の「スタック・メモリ装置」がデータ記憶装置内に構成されるものであるか否かは引用文献１の記載からは不明である点、
　
　
３．判断
　以下に、上記相違点１−１、１−２について検討する。
　
（１）相違点１−１について
　情報のスタックは、記憶器の用途として周知のものであり、この場合においてもメモリアクセスが高速になされるほうが好適であることは明らかである（必要があれば、引用文献２（特に上記第２．２．（２）、（７）の記載。）等を参照。また、他に特開昭６２−１８０５８３号公報（特に「本発明によれば、レジスタ詳で構成されたＬＩＦＯ型及びＦＩＦＯ型の記憶機構において、ＬＩＦＯ原則及びＦＩＦＯ原則にもとることなく、複数のデータを同時に取出すことができる。したがって、これらの型の記憶機構を利用するデータ処理の速度が改善され、この効果は、特に、スタックにおいて顕著である。」（第６頁下右欄第１６行〜第７頁上左欄第３行）なる記載）等もある。）から、引用発明をスタック記憶器に適用しようとすることは、当業者であれば容易に想到し得たことである。
　なお、スタックとして一般的であるところのＬＩＦＯメモリを実現する技術とＦＩＦＯメモリを実現する技術とは、極めて関連性の高い技術であり、ＦＩＦＯメモリを実現する技術をＬＩＦＯメモリに適用することに、格別な困難性を伴うものでもない（必要があれば、引用文献３（特に上記第２．３．（１）（２）の記載）等参照。また、他に特開平６−２７５０６９号公報（特に「【００５３】すなわち、シリアル入力されたデータを内部でパラレル変換して複数ビットの単位でメモリアレイに書き込みを行い、またメモリアレイから複数ビットの単位で読み出したデータを内部でシリアルに変換して出力するシリアルメモリにおいて、シリアル入力データに対するパラレル変換の順序、メモリアレイから読出されたパラレルデータに対するシリアル変換の順序を選択的に逆転できる手段を採用すると共に、メモリアレイに対するアクセスアドレスをリード・ライトで夫々昇順・降順逆転できる手段を採用することにより、ＬＩＦＯ動作、更には連続ＬＩＦＯ動作を実現することができる。」なる記載）、特開昭５５−１２９８２３号公報（特に「このスタック機構には第１図に示すような種々の方式がある。すなわち第１図(a)に示す如くスタックされた順に取出される所謂ＦＩＦＯ方式、同図(b)に示す如く最後にスタックされたものから取出される所謂ＬＩＦＯ方式、同図(c)に示す如く、スタックする際に所定の優先度順に登録し、取出しは常に先頭から行う所謂プライオリティ方式、さらには、以上の混合方式、その他の方式等種々の方式がある。　しかし、上記した何れの方式においてもスタックバッファ（ＳｔａｃｋＢａｆｆｅｒ）領域の管理手段に大差は無く、従来では第２図に示す如く・・・＜中略＞・・・する機能構成としていた。」（第１頁下右欄第７行〜第２頁上右欄第４行）なる記載）等もある。）。
　してみると、引用発明の「ＦＩＦＯメモリ」を「スタック記憶器」とすることは当業者であれば容易になし得たことである。
　
（２）相違点１−２について
　スタック領域を記憶装置の一部として規定することは、証拠を例示するまでもなく従来からＣＰＵのレジスタのスタック等に適宜に採用されていた周知慣用の構成に過ぎず（必要があれば、例えば特開平０３−２９６１３７号公報、特開昭６０−０５７４３９号公報、特開昭５７−００３１５６号公報等を参照）、上記相違点２はスタック記憶器が組み込まれるシステムの構成等に応じて適宜に採用し得る設計的事項に過ぎないものと認められる。
　
　よって、本願発明の構成は引用文献１記載の発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、引用文献１記載の発明に基づいて、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　従って、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
第４．引用文献２記載の発明に対する進歩性についての検討
　
１．引用発明
（１）上記第２．２．（１）の記載からみて、引用文献２は
「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを１組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置。」を実現する方法を開示するものである。
　
　そして、上記第２．２．（３）記載の通り「上記単位ユニットは２個以上」有り、上記第２．２．（５）の記載等からみて上記「スタック・ポインタ」は上記「スタック・メモリ」のアドレスをポイントし、その「下位から第３ビット目」が上記単位ユニットに割り当てられるものである。
　
　してみると、引用文献２には
「複数の格納位置をそなえ、スタック・ポインタの内容にもとづいて入力されるデータを順次プッシュして格納すると共に出力されるデータを順次ポップして出力するスタック・メモリ装置において、複数の格納位置をもつ高速度バッファと比較的低速度のスタック・メモリとを１組とする単位ユニットが当面の上記プッシュ処理と上記ポップ処理とを実行するよう構成すると共に、上記プッシュ処理時に上記高速度バッファと上記スタック・メモリとに対して並行してプッシュ処理を実行しかつ上記ポップ処理時に上記高速度バッファからポップ処理を実行するようにしたことを特徴とするスタック・メモリ装置であって、
　上記単位ユニットを２個以上有し、
　上記スタック・ポインタは上記スタック・メモリのアドレスをポイントし、その下位第３ビット目が上記単位ユニットに割り当てられるものである
スタック・メモリ装置を実現する方法」
の発明（以下「引用発明２」と記す。）が記載されていると認められる。
　
２．対比
　本願発明と引用発明２とを比較すると、
　引用発明２における「スタック・メモリ装置」は、本願発明における「スタック記憶器（２）」に対応付けられるもので、
　引用発明２における「単位ユニット」内の「比較的低速度のスタック・メモリ」が、本願発明における「要素記憶器」に相当し、
　引用発明２における「スタック・ポインタ」が、本願発明における「第１記憶ポインタ」及び「第２記憶ポインタ」に対応付けられる。
　
　「スタック・ポインタ」は「上記スタック・メモリのアドレスをポイント」するものであるから、引用発明２の「スタック・メモリ装置」は、
「１つの記憶場所を指し示す」「記憶ポインタが、このスタック記憶器内で使用され」るものである点で、本願発明の「スタック記憶器」と共通する。
　
　上記引用発明２における「単位ユニット」は「２個以上」有り、それぞれの「上記スタック・メモリのアドレス」が等しい「２個以上」のデータが本願発明における「データグループ」に相当し、引用発明２のスタック・メモリ装置も本願発明と同様に「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」なされている。
　
　さらに、上記引用発明２における「スタック・ポインタ」は「上記スタック・メモリのアドレス及びをポイントし、その下位第３ビット目が上記単位ユニットに割り当てられる」のであるから、上記引用発明２の「単位ユニット」の記憶場所も本願発明と同様に「この記憶ポインタの１つのグループアドレス構成要素と、それらの記憶要素に割当てられた１つのパラメータとによって、特にこの記憶ポインタの１つの要素アドレス構成要素によって確定される」と言える。
　
　そして、引用発明２の「スタック・メモリ装置」は「２個以上」の上記「スタック・メモリ」からなるものであるから、引用発明２も「これらの要素記憶器から構成されたスタック記憶器を実現する方法」であると言える。
　
　
＜一致点＞
　よって、本願発明と引用発明２とは
「複数のデータが、それぞれ多数の要素から成る複数のデータグループ内に記憶され、複数のデータ語に対して、これらのデータ語の幅が、複数の要素記憶器の幅の総和よりも小さく」「１つの記憶場所を指し示す」「記憶ポインタ」「が、このスタック記憶器内で使用され、この場合、この記憶場所は、この」「記憶ポインタ」「の１つのグループアドレス構成要素と、それらの記憶要素に割当てられた１つのパラメータとによって、特にこの」「記憶ポインタ「の１つの要素アドレス構成要素（７２）によって確定される、これらの要素記憶器から構成された」「スタック記憶器を実現する方法。」
である点で一致する。
　
＜相違点＞
　しかして、本願発明と引用発明２との間には、以下の点に相違が認められる。
　
相違点２−１：
　本願発明は、「第１記憶ポインタ」及び「第２記憶ポインタ」なる２つのポインタを有しているのに対し、引用発明２においては「スタック・ポインタ」は１つしか設けられていない点。
　
相違点２−２：
　本願発明においては、「１つのデータ記憶装置において」「１つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されているのに対し、　上記引用発明２の「スタック・メモリ装置」がデータ記憶装置の一部として構成されるか否かは引用文献２の記載からは不明である点（すなわち上記相違点１−２と同一の相違点）。
　
　
３．判断
　以下に、上記相違点２−１、２−２について検討する。
（１）相違点２−１について
　引用文献３や上記特開平６−２７５０６９号公報記載の如く、ＦＩＬＯにおいて複数のポインタを採用することも適宜に採用されている構成であるから、引用発明２の「スタック・ポインタ」を２つのポインタとすることは、当業者であれば容易になし得た設計変更に他ならない。
　
（２）相違点２−２について
　スタック領域を記憶装置の一部として規定することは、上記第３．３．（２）で述べた様に、スタック・メモリ装置が組み込まれるシステムの構成等に応じて適宜に採用し得る設計的事項に過ぎない。
　
　よって、本願発明の構成は引用文献２記載に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、引用文献２記載の発明に基づいて、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　従って、本願発明は、引用文献２に記載された発明に基づいて、当業者が容易に発明をすることができたものでもある。
　
　
第５．審判請求書等における主張について
　
１．審判請求書の主張について
　なお、請求人は審判請求書において、
「引用例１の場合、「１つのメモリブロックに対して連続して書込み動作が行われることはなく、１つのメモリブロックに書込み動作が行われている際に、次の書込み動作は次の書込み指示に同期して別のメモリブロックで行われ、各メモリブロックは、相互にタイミングをずらして並列的にデータの書込みをすることができる。」その結果、「読み出しデータをＭＰＸに並列的に出力し、データ転送効率を向上させる」という有利な効果を奏します。
　一方、本願発明の方法及び装置の場合、特に請求項１及び１５の記載から分かるように、完全な並列処理を実現できます。したがって、上述した引用例１の「並列的に出力」する構成とは相違します。
　この構成の相違により、本願発明の方法及び装置は、「任意に処理可能な記憶空間が可能な限り記憶装置に空き領域の発生なしに最適に利用され得るスタック記憶器を提供できる」という引用例１に記載の効果とは相違する有利な効果を奏します」と主張している。
　しかしながら、本願特許請求の範囲には「完全な並列処理」なる事項に関連する記載は見あたらず、また、発明の詳細な説明を参酌を参酌しても係る事項に関する記載は見あたらない。
　従って、当該主張は明細書の記載に基づかないものであり、到底認容し得るものではない。
　
２．回答書の主張について
　また、請求人は平成２０年１２月２日付けの回答書において、
請求項１を
「データ記憶装置（１）が、複数の要素記憶器（３，４，５，６）から構成された１つのスタック記憶器（２）であり、このスタック記憶器（２）内では、複数のデータがそれぞれ、グループアドレスを付けて多数の要素から成る複数の記憶領域内に記憶可能である、マイクロプロセッサーシステム用のデータ記憶装置を実施する方法において、
 　第１記憶ポインタ（７）が、グループアドレス構成要素（７１）及び要素アドレス構成要素（７２）によって前記スタック記憶器（２）内の１つの記憶領域（３０，３７）を指し示し、
 　第２記憶ポインタ（２１）が、グループアドレス構成要素（７１）及び要素アドレス構成要素（７２）によって前記スタック記憶器（２）内の１つの記憶領域（６６）を指し示し、
 　前記第１記憶ポインタ（７）が、前記記憶領域（３０，３７）を指し示した後に前記要素の幅に対するＴＯＳレジスタの幅の比だけ増え、
 　前記第２記憶ポインタ（２１）が、前記記憶領域（６６）を指し示した後に前記要素の幅に対するＴＯＳレジスタの幅の比だけ増え、
 　前記第１及び／又は第２記憶ポインタ（７，２１）が、増加又は減少する時に、前記要素アドレス構成要素（７２）が、要素記憶器（３，４，５，６）の数に応じてモジューロで変化され、この場合、前記グループアドレス構成要素（７１）が、桁上げ又は桁下げされ、
 　前記第１及び／又は第２記憶ポインタ（７，２１）が、１つのポップ命令後に前記要素の幅に対するＴＯＳレジスタ（１４）の幅の比に一致する値だけ減ることを特徴とする方法。」
とする補正、すなわち、
（補正事項１）第１記憶ポインタ及び第２のポインタが、要素の幅に対するＴＯＳレジスタの幅の比だけ増える点を追加し、
（補正事項２）第１及び／又は第２記憶ポインタが増加又は減少する時に、要素アドレス構成要素が、要素記憶器の数に応じてモジューロで変化され、グループアドレス構成要素が、桁上げ又は桁下げされる点
（補正事項３）前記第１及び／又は第２記憶ポインタ（７，２１）が、１つのポップ命令後に前記要素の幅に対するＴＯＳレジスタ（１４）の幅の比に一致する値だけ減る点
を追加し、
（補正事項４）「１つのデータ記憶装置において」「１つのスタック記憶領域が、このデータ記憶装置内で規定され」、「このデータ記憶装置内で」このスタック記憶器が実現されている点（即ち、上記相違点１−２、２−２に対応する発明特定事項）を削除し、
（補正事項５）データ語の幅が、複数の要素記憶器の幅の総和よりも小さい旨の限定を削除する
補正事項を含む補正案を提示している。
　
　
　しかしながら、上記第２．１．（４）（５）の記載から明らかなように、引用文献１記載のものにおける「ライトアドレスカウンタ」「リードアドレスカウンタ」も「メモリブロック」の幅に対する「入力用データ保持回路」「出力用データ保持回路」の幅の比である”１”だけ増えるものであり、また、上記第２．２．（４）記載の如く、引用文献２記載のものは「各スタック・メモリ１−０，１−１上のアドレスは論理的に１フレーム分のデータを単位として付与されている」のであるから、「スタック・ポインタ」は「スタック・メモリ」の幅に対する「１フレーム分」の比（実施例として例示される１フレーム分のデータが４個の場合には”４”）だけ増えるものであるから、上記補正事項１が追加されたとしても、この点は引用文献１記載のものや引用文献２記載のものとの相違点とはならない。
　また、２進表現の数値の増減に際し下位をモジューロで変化させ、上位を桁上げ又は桁下げすることも、当業者にとっては技術常識的な事項に他ならず（必要があれば、上記特開昭６２−１８０５８３号公報（特に第４頁上右欄１１行〜第５頁上右欄第２行）、特開昭６１−８６８５０号公報（特に第５頁上左欄第２行〜第６頁下左欄第１７行）等参照））、上記補正事項２は係る技術常識的な事項を追加するものに過ぎない。
　さらに、ポップ時にポインタを減じることも、ＬＩＦＯにおいては一般的に採用される周知慣用技術である（必要があれば引用文献３（特に上記第２．３．（１）（２））、上記特開平６−２７５０６９号公報（（特に段落【００１８】）、上記特開昭６２−１８０５８３号公報（特に第５頁上左欄第２０行〜上右欄第２行）参照）から、上記補正事項３も、ＬＩＦＯ形のスタックとして自明な事項の追加に他ならないものである。
　してみると、上記補正事項１〜３が追加されたとしても、ここに進歩性を認め得るものではなく、さらに特許請求の範囲の発明特定事項を削除しようとする補正事項４、５を含むところの上記補正案の発明は、当然進歩性を有するものではない。
　
　また、請求人は同回答書において、
「上述した「第１記憶ポインタ７」及び「第２記憶ポインタ２１」を使用した構成により、１つのクロックサイクルでポップ及びプッシュを同時に実行できるので、すなわち複数の動作が同時に実行できるので、処理速度が向上するという有利な利点を奏します。 
 　したがって、本願発明は新規性及び進歩性を有します。 」
と主張しているが、技術常識から見て「第１記憶ポインタ」及び「第２記憶ポインタ」を使用した構成とするだけで「１つのクロックサイクルでポップ及びプッシュを同時に実行できる」ものではないので、当該主張は合理性を欠き、しかも、本願特許請求の範囲にも本願発明の詳細な説明にも「１つのクロックサイクルでポップ及びプッシュを同時に実行できる」と言う事項は記載も示唆もされていないので、この主張は明細書の記載に基づかない失当なものであり、到底認容し得るものではない。
　なお、引用文献１（上記第２．（６））には、「書込み動作、読出し動作」が「並行処理も可能」で有る旨の記載があり、また、上記引用文献２（上記第２．（６））にも「ポップ処理が行われる場合には、高速度バッファ２−０のアドレス「０」からデータが出力され」「この状態においては」「プッシュ処理時において格納され残っているデータがあればこれを格納する処理を続けている」旨の記載が有り、仮に、本願発明がポップ及びプッシュを同時に実行できるものであると仮定しても、この点は引用文献１や引用文献２記載のものとの相違点にはならない。
　
　よって、上記回答書の内容を考慮しても、本願発明が引用文献１または２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとする、原審の判断を覆すべきものとすることはできない。
　
　
第６．むすび
　以上のとおり、本願請求項０１に係る発明は、引用文献１または引用文献２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討や他の拒絶理由についての検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。