【事件の表示】
　平成　８年特許願第５２２３８７号「電荷再分布型アナログ／ディジタル・コンバータのパワーアップ校正」拒絶査定不服審判事件〔平成　８年　７月２５日国際公開、ＷＯ９６／２２６３２、平成１１年　６月　８日国内公表、特表平１１−５０６５７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成８年１月１８日（パリ条約による優先権主張１９９５年１月１８日、米国）を国際出願日とする出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年１１月１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「アナログ・ディジタル・コンバータ集積回路において、
　校正開始制御入力を有し、該アナログ・ディジタル・コンバータ回路に結合された校正回路と、
　該校正回路の開始制御入力と結合された出力を有し、該出力で校正開始制御信号を、該集積回路のパワーアップに応答する校正回路の開始制御入力に供給するパワーアツプ遅延回路と、
　パワーアップの時に前記集積回路を自動的に動作モードにし、前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持する電力制御回路と、
　を備える該アナログ・ディジタル・コンバータ集積回路。」
　
　
２．引用発明
（１）これに対して、原審の拒絶理由に引用された特開平６−３０３１３７号公報（以下、「引用例１」という。）には図面とともに以下の事項が記載されている。
　
　ア「【０００１】
【産業上の利用分野】この発明は、Ｄ／Ａ（ディジタル／アナログ）変換器と、Ｄ／Ａ変換器を含む電子回路の出力オフセット調整回路、特に、低電圧電源かつ低消費電力動作を目的として半導体集積回路で実現されたＤ／Ａ変換器を含み、複数のアナログ信号出力を有する電子回路の出力オフセットを高精度、高安定に調整する回路に係り、例えば携帯通信端末装置に適用して有効な技術に関する。」（３頁４欄）
　
　イ「【０１２７】図１６にはこの発明に係るオフセット調整回路の第１の実施例が示される。
・・・（中略）・・・
【０１３０】例えば、端子７の正相アナログ出力から端子８の逆相アナログ出力を減算して、同相ノイズ成分をキャンセルすると共に信号振幅を２倍化して、Ｓ／Ｎ（信号対雑音比）を良好にするような場合、双方のアナログ出力信号のオフセットが実質的に無視し得る程度にキャンセルされていなければ、上記減算して得られるアナログ信号に無視し得無いノイズ成分が残ってしまったり、新たに発生してしまうという事態を生ずる。」（１７頁３２欄〜１８頁３３欄）
　
　ウ「【０１５４】例えば、ここには示されていない装置筐体に設けられたスイッチ手段の操作によって、このオフセット調整回路９を含む電子回路への電源電圧ＶＤＤの供給がオフからオンにされたとき、ここには示されていない装置内で発生されたリセット信号ＰＲＳＴのような信号１８が同時に供給され、電子回路内部の一部又は全部の保持データが初期化される。タイマ２０はこのリセット信号ＰＲＳＴ（１８）が供給された時点からのクロックＣＫを計数し、前記基準電圧供給回路３の出力電圧が安定する所定時間後に所定の論理レベル信号ＶＲＯＮ（２１）を出力する。
【０１５５】この論理レベル信号ＶＲＯＮ（２１）を受けて、パルス回路２３は、特に制限はされないが、クロックＣＫの１周期分の単発パルスＳＸ０と、スイッチ１２を切替えて主Ｄ／Ａ変換器２にオフセット検出用の基準ディジタル信号１０を与えるための制御信号１１と、スイッチ１５を切替えて電圧比較器１６に供給するアナログ信号をＶＢから非反転バッファアンプ５の出力７とするための制御信号１４（１４−ａ，１４−ｂ，１４−ｃ）をそれぞれ順次発生する。信号ＳＸ０は、後述するパルス信号ＳＸ２のトリガ用パルス信号として位置付けられる。」（２０頁３７欄）
　
　エ「【０１６２】以上の全てのアナログ出力信号に対するオフセット調整が終了するまでの時間は、あらかじめ設定できる。このように設定された時間後に上記タイマ２０から終了信号、言い換えれば、通話可能信号ＲＥＡＤＹを、このオフセット調整回路を内蔵した半導体集積回路、及び必要に応じて携帯通信端末装置に搭載された他の回路に供給する。」（２０頁３８欄〜２１頁３９欄）
　
　上記アの記載によれば、Ｄ／Ａ（ディジタル／アナログ）変換器が、半導体集積回路で実現されている。
　また、上記エの記載によれば、オフセット調整回路は半導体集積回路に内蔵されている。
　上記イの段落１３０の記載によれば、オフセット調整は、オフセットをキャンセルすることである。
　上記ウの記載、および図１６の記載によれば、Ｄ／Ａ変換器２とオフセット調整回路９は結合されている。
　また、上記ウの段落１５４の記載によれば、オフセット調整回路９を含む電子回路への電源電圧ＶＤＤの供給がなされたときに発生されるリセット信号ＰＲＳＴ（１８）が供給された時点から、タイマ２０がクロックＣＫを計数し、所定時間後に「論理レベル信号ＶＲＯＮ（２１）」を出力している。
　さらに、上記ウの段落１５５の記載によれば、該「論理レベル信号ＶＲＯＮ（２１）」を受けたパルス回路２３が、「オフセット検出用の基準ディジタル信号１０を与えるための制御信号１１」、「スイッチ１５を切替えて電圧比較器１６に供給するアナログ信号をＶＢから非反転バッファアンプ５の出力７とするための制御信号１４」を順次発生していることから、該論理レベル信号ＶＲＯＮが、オフセット検出動作を開始させることは明らかであり、「論理レベル信号ＶＲＯＮ」は、オフセット検出動作開始信号である。
　
　したがって、上記引用例１の記載及び図面ならびにこの分野における技術常識を考慮すると、上記引用例１には、以下の発明（以下、「引用発明１」という。）が記載されている。
　
　「Ｄ／Ａ変換器集積回路において、
　オフセット検出動作開始信号入力をその内部に有し、該Ｄ／Ａ変換器に結合されたオフセットキャンセル回路と、
　該オフセットキャンセル回路内にあり、該オフセット検出動作開始信号入力と結合された出力を有し、該出力でオフセット検出動作開始信号を、該集積回路の電源電圧の供給に応答するオフセットキャンセル回路のオフセット検出動作開始信号入力に供給するタイマと、
　電源電圧の供給の時に、前記集積回路に対し自動的にオフセット検出動作を行わせる、前記Ｄ／Ａ変換器集積回路。」
　
（２）また、同じく原審の拒絶理由に引用された特開平６−１４０９３３号公報（以下、「引用例２」という。）には図面とともに以下の事項が記載されている。
　
　オ「【０００１】
【産業上の利用分野】この発明はオフセット誤差を補償するオフセット補償回路が設けられたＡ／Ｄ(Analog to Digital) 変換装置に関する。」（２頁１欄）
　
　カ「【０００６】
【発明が解決しようとする課題】ところが、最近では分解能が高い１２ビット以上のＡ／Ｄ変換器で、しかも装置を構成する回路全てを１チップに収めたシステムオンチップに対応できる回路面積の小さいＭＯＳトランジスタ構成のＡ／Ｄ変換器が求められている。しかし、上記のようにＭＯＳトランジスタ構成のＡ／Ｄ変換器の場合にはオフセット誤差が問題となる。この発明は上記の事情を考慮してなされたものであり、その目的は回路面積が小さく、しかもオフセット誤差の少ないＡ／Ｄ変換装置を提供することにある。」（２頁２欄）
　
　キ「【０００９】
【実施例】以下図面を参照して、この発明を実施例により説明する。
【００１０】図１はこの発明の一実施例に係るＡ／Ｄ変換装置の構成を示すブロック図である。図において、10はパワーオンリセット回路であり、電源電圧の立上がりを検出してワンショットのパルスであるリセット信号とストローブ信号を発生する。11はスイッチ回路であり、上記リセット信号の電圧に応じてアナログ信号あるいは基準電圧を選択し、Ａ／Ｄ変換器12に供給する。Ａ／Ｄ変換器12はＭＯＳトランジスタを用いて構成されており、スイッチ回路11の出力電圧をＡ／Ｄ変換して出力する。13はラッチ回路であり、パワーオンリセット回路10からのストローブ信号に基づいて上記Ａ／Ｄ変換器12からのデジタル出力信号をラッチする。14は減算回路であり、上記Ａ／Ｄ変換器12のデジタル出力信号が示すデジタル値からラッチ回路13の出力信号が示すデジタル値を減算することによって、オフセットが除去されたデジタル信号を出力する。
【００１１】パワーオンリセット回路10は上記のようにリセット信号発生回路を含んでおり、このリセット信号発生回路は例えば図２の（ａ）に示すように構成されている。すなわち、このリセット信号発生回路は、電源電圧ＶＤＤが供給される抵抗Ｒ及び容量ＣからなるＣＲ積分回路20と、この積分回路20の出力電圧が入力されるインバータ21で構成され、インバータ21の出力にリセット信号が発生する。
【００１２】図２の（ｂ）はこのリセット信号発生回路の波形図である。まず、電源電圧31が接地電圧ＧＮＤからＶＤＤに立上がると、積分回路20の出力電圧32は抵抗Ｒ及び容量Ｃの値に応じて決定される時定数に従って上昇していく。この電圧32の値がインバータ21のしきい値電圧Ｖthに達しない場合には、インバータ20の出力であるリセット信号33の電圧は電源電圧31と同様にＧＮＤからＶＤＤに立上がる。そして、積分回路20の出力電圧32がインバータ21のしきい値電圧Ｖthを越えると、インバータ21の出力であるリセット信号33の電圧はＧＮＤに立ち下がる。すなわち、リセット信号33はワンショット的に発生されるパルス信号となり、パワーオンリセット回路10はこのリセット信号を図示しないゲート回路等により遅延させてストローブ信号を発生する。」（２頁２欄〜３頁３欄）
　
　ク「【００１７】次に、上記Ａ／Ｄ変換装置全体の動作を図４のタイミングチャートを参照して説明する。まず、電源電圧がＧＮＤからＶＤＤに立上がると、パワーオンリセット回路10から出力されるリセット信号ＲＴがＶＤＤに立上がる。このリセット信号ＲＴを受けて、スイッチ回路11では基準電圧が選択され、Ａ／Ｄ変換器12に入力される。この基準電圧の値はＡ／Ｄ変換器12が変換できるアナログ信号の最低電圧に設定される。この実施例では、この最低電圧を接地電圧ＧＮＤとしている。さらに、リセット信号ＲＴを受けて、ラッチ回路13の出力は“Ｌ”になっている。
【００１８】また、電源電圧が立上がってＶＤＤになると、図示しないクロック信号発生回路によりクロック信号42の発生が開始される。このクロック信号42はＡ／Ｄ変換器12に入力されており、クロック信号がＶＤＤに立上がると、Ａ／Ｄ変換器12は入力されている接地電圧ＧＮＤをサンプリングする。そして、クロック信号42が立ち下がると、Ａ／Ｄ変換器12はサンプリングした接地電圧ＧＮＤをデジタル信号に変換して出力する。このデジタル信号が示す値がＡ／Ｄ変換器12のオフセットに相当する。このとき、リセット信号41が立ち下がってＧＮＤになり、さらにこれよりも遅れてストローブ信号43がＶＤＤからＧＮＤに立ち下がるため、ラッチ回路13はＡ／Ｄ変換器12で変換されたオフセット分を保持する。」（３頁４欄）
　
　上記オの記載によれば、Ａ／Ｄ変換器にオフセット補償回路が設けられている。
　上記カの記載によれば、Ａ／Ｄ変換器を構成する回路全てを１チップに収めるものであるから、該Ａ／Ｄ変換器は集積回路である。
　上記キの記載によれば、該オフセット補償回路は、Ａ／Ｄ変換器のデジタル出力信号からオフセットを除去するものであり、さらに、該オフセット補償回路には、パワーオンリセット回路が設けられている。
　また、該パワーオンリセット回路のリセット信号は、電源電圧がＶＤＤに立上がると、ＣＲ積分回路によって遅延されるワンショット信号であり、該遅延の時間は、電源電圧ＶＤＤとＣＲ積分回路の時定数とインバータの入力しきい値によって決定されるものであるから、任意に設定可能な時間であり、
　また、ストローブ信号は、該リセット信号をゲート回路等により遅延させたものであり、ゲート回路による遅延は、予め任意に設定可能な遅延であることを考慮すると、該ストローブ信号は、電源電圧の立上がりから所定時間遅れた信号である。
　上記クの記載によれば、電源電圧の立上がりに応じて、該ストローブ信号でＡ／Ｄ変換器のオフセットに相当する値を保持する、すなわちオフセット検出動作が行われる。
　
　したがって、上記引用例２の記載及び図面ならびにこの分野における技術常識を考慮すると、上記引用例２には、以下の発明（以下、「引用発明２」という。）が記載されている。
　
　「Ａ／Ｄ変換集積回路において、電源電圧の立上りから所定時間遅れてオフセット検出動作が行われるパワーオンリセット回路を含むオフセット補償回路を設けた、Ａ／Ｄ変換集積回路。」
　
（３）また、原審の拒絶の理由に引用された特開平４−１５４３１９号公報（以下、「引用例３」という。）には図面とともに以下の事項が記載されている。
　
　ケ「〔従来の技術〕
　従来の符号・復号器では、第３図（ａ），（ｂ）に示すように、送信側（第３図（ａ））は、アナログ信号ａｉｎを入力してディジタル信号ｄｘ１を出力するディジタル・アナログ変換器（Ａ／Ｄ）３０と、ディジタル信号ｄｘ１を入力してディジタル信号ｄｘ２を出力するディジタルフィルタ３１と、ディジタル信号ｄｘ２を入力してディジタル信号ｄｏｕｔを出力する出力回路（Ｓ１）３２とから構成されていた。また、受信側（第３図（ｂ））は、ディジタル信号ｄｉｎを入力してディジタル信号ｄｒを出力するディジタルフィルタ（Ｆ２）３３と、ディジタル信号ｄｒを入力しアナログ信号ａｒｌを出力するディジタル・アナログ変換器（Ｄ／Ａ）３４と、アナログ信号ａｒ１を入力しアナログ信号ａｏｕｔを出力する出力回路（Ｓ２）３５とから構成されていた。通常、符号・復号器では、消費電力を削減するために、未使用時に、Ａ／Ｄ変換器，Ｄ／Ａ変換器及びディジタルフィルタの動作を停止してパワーダウンを行っている。従って、符号・復号器を使用するときは、Ａ／Ｄ変換器，Ｄ／Ａ変換器及びディジタルフィルタを動作させるためにパワーアップを行う。この時、ディジタルフィルタ３１，３３の出力が安定するまで数ｍｓｅｃを要す。この間、ディジタルフィルタ３１，３３の出力には、第４図に示すようなノイズが発生する。ここで、ＴＵＰはパワーアップ時、Ｔ１，Ｔ２はディジタルフィルタ３１，３３の出力が安定する時間である。従って、従来の符号・復号器では、上記のディジタルフィルタのノイズの影響を直接受けており、出力回路の出力からノイズが出力されていた。」（２頁左上欄１７行〜左下欄７行）
　
　上記ケの記載によれば、符号・復号器が、Ａ／Ｄ変換器，Ｄ／Ａ変換器を含むものであることは明らかであり、Ａ／Ｄ変換器，Ｄ／Ａ変換器が回路で構成されているものであることは自明である。
　また、上記ケの記載によれば、ディジタルフィルタはＡ／Ｄ変換器，Ｄ／Ａ変換器に関係する回路であるということができる。
　そして、パワーアップが行われるまでは、パワーダウンした状態に保持されることは明らかである。
　
　したがって、上記引用例３の記載及び図面ならびにこの分野における技術常識を考慮すると、上記引用例３には、以下の発明（以下、「引用発明３」という。）が記載されている。
　
　「Ａ／Ｄ変換器、Ｄ／Ａ変換器、および関係する回路の消費電力を削減するために、未使用時にそれらの回路の動作を停止してパワーダウンした状態に保持し、それらの回路を使用するときは、動作させるためにパワーアップを行う発明。」
　
　
３．対比
　本願発明と引用発明１とを対比すると、
　ａ．引用発明１の「Ｄ／Ａ変換器」と、本願発明の「アナログ・ディジタル・コンバータ」は、両者が信号形式を変換する変換器である点で一致し、
　また、これに関連して、引用発明１の「Ｄ／Ａ変換器集積回路」と、本願発明の「アナログ・ディジタル・コンバータ集積回路」は、両者が信号形式を変換する集積回路である点で一致する。
　ｂ．一般に、Ａ／Ｄ、Ｄ／Ａ変換の技術分野におけるオフセットキャンセルは、ずれを正す操作を意味するものであるから、引用発明１の「オフセットキャンセル」は校正であり、
　ｃ．引用発明１の「オフセット検出動作開始信号」は、オフセットキャンセル（校正）の開始時に出入力されるものであるから、本願発明の「校正開始制御信号」との間に実質的な差異はなく、また、これに関連して、引用発明１の「オフセット検出動作開始信号入力」は、本願発明の「校正回路の開始制御入力」との間に実質的に差異はなく、
　ｄ．同「電源電圧の供給」は「パワーアップ」であり、
　ｅ．同「タイマ」は電源電圧の供給（パワーアップ）の時に信号を所定時間遅延するものであるから、本願発明の「パワーアップ遅延回路」と差異はなく、
　ｆ．同「オフセット検出動作」と本願発明の「動作モード」を対比すると、両者は、信号形式を変換する集積回路が動作している状態であるから、「動作状態」である点で一致する。　
　したがって、本願発明と引用発明１は、以下の点で一致ないし相違している。
　
（一致点）
　「信号形式変換器集積回路において、
　校正開始制御入力を有し、該信号形式を変換する回路に結合された校正回路と、
　該校正回路の開始制御入力と結合された出力を有し、該出力で校正開始制御信号を、該集積回路のパワーアップに応答する校正回路の開始制御入力に供給するパワーアップ遅延回路と、
　パワーアップの時に、前記集積回路を自動的に動作状態にする、前記信号形式変換器集積回路。」
　
（相違点１）
　本願発明は「アナログ・ディジタル・コンバータ集積回路」であるのに対し、引用発明１では、集積回路であるものの、「Ｄ／Ａ変換器」である点。
　
（相違点２）
　本願発明の「パワーアップ遅延回路」と、「校正回路」とが別体として構成されているのに対し、引用発明１では、パワーアップ遅延回路が校正回路の内部に設けられている点。
　
（相違点３）
　本願発明がパワーアップの時に前記集積回路を自動的に「動作モード」にしているのに対し、引用発明１では、「オフセット検出動作」を行わせる点。
　
（相違点４）
　本願発明が「前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持する電力制御回路」を備えているのに対し、引用発明１ではそのように構成されていない点。
　
　
４．当審の判断
　そこで、まず、上記相違点１について検討する。
　一般に、アナログ信号をデジタル信号に変換するＡ／Ｄ変換の技術と、これと逆にディジタル信号をアナログ信号に変換するＤ／Ａ変換の技術は、互いに表裏の関係により密接に関連する一体の技術分野として当業者には認識されるものであって、共通する技術課題を数多く有するのは周知のことであるところ、Ａ／Ｄ変換、Ｄ／Ａ変換の技術分野におけるオフセット補償は、ずれを正す操作を意味するものであるから、引用発明２の「オフセット補償回路」は校正回路であり、また、引用発明２の「電源電圧の立上り」は、パワーアップである。
　さらに、オフセット補償回路（校正回路）のパワーオンリセットを行うことは、オフセット補償（校正）動作を開始することを意味していることは自明である。
　したがって、引用発明２は、本願発明の構成に即していえば、
　「アナログ・ディジタル・コンバータ集積回路において、パワーアップから所定時間遅れて校正動作を開始する校正回路を設けた、アナログ・ディジタル・コンバータ集積回路。」である。
　してみると、引用発明１に引用発明２の構成を採用して、Ｄ／Ａ変換器集積回路を、「アナログ・ディジタル・コンバータ集積回路」とすることは、両者が、パワーアップから所定時間遅れて校正動作を開始する、アナログ形式信号とディジタル形式信号との間の変換を行う集積回路という点で共通する発明である以上、当業者であれば容易になし得たことである。
　
　ついで、上記相違点２について検討する。
　一般に、接続される複数の電子回路を、併せて１つの回路として構成するか、別個の回路として構成して互いに接続するかは、当業者が適宜選択実施する設計的事項にすぎないから、引用発明１においても、パワーアップ遅延回路と校正回路を別個の回路として構成して互いに接続するようにすることは、当業者であれば適宜なし得たことである。
　
　ついで、上記相違点３について検討する。
　本願発明における「動作モード」については、その定義が特許請求の範囲の記載により明確にはなされていないが、本願の発明の詳細な説明には、「スタンバイ・モード」「遮断モード」「デフォルト・モード」の３つが記載されており、このうち「デフォルト・モード」は、その他のモードを場合により組合せることを許容するものであると認められるから、「動作モード」は、「スタンバイ・モード」「遮断モード」以外のモード、すなわち、校正、変換を行うモードに他ならない。
　一方、引用発明１における「オフセット検出動作」は、校正（オフセットキャンセル）の動作の一つであることは明らかであるから、この点において、本願発明と引用発明１との間に実質的な差異はない。
　
　ついで、上記相違点４について検討する。
　引用発明３における「パワーダウンした状態」は、回路の電源を遮断した状態であるから、本願発明の「遮断モード」と差異はなく、
　同「未使用時」は使用していない時であることは自明である。
　したがって、引用発明３は、本願発明の構成に即していえば、
　「Ａ／Ｄ変換器、Ｄ／Ａ変換器、および関係する回路の消費電力を削減するために、使用していない時にそれらの回路を遮断モードに保持する発明。」である。
　してみると、引用発明１に引用発明３の構成を採用して、未使用時、すなわち変換あるいは校正中でない時に、変換器集積回路を遮断モードに保持するようにすることは、両者がＡ／Ｄ変換器、Ｄ／Ａ変換器に関する発明であこと、および、消費電力の削減は、電子回路の技術分野における周知の課題である以上、当業者であれば容易になし得たことである。
　
　そして、本願発明の作用効果も、引用発明１ないし３から当業者が容易に予測できる範囲のものである。
　
　
５．むすび
　以上のとおり、本願発明は、上記引用例１ないし３に記載された発明および技術常識に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。