【事件の表示】
　平成９年特許願第２７６８１０号「半導体装置」拒絶査定不服審判事件〔平成１１年４月３０日出願公開，特開平１１−１２１７１０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
第１　手続の経緯
　本願は，平成９年１０月９日の出願であって，平成１６年６月１７日付けの拒絶理由通知に対して，同年８月２６日に手続補正書及び意見書が提出されたが，平成１８年８月１０日付けで拒絶査定がされ，これに対し，同年９月２１日に審判の請求がされるとともに，同日に手続補正書が提出されたものである。
　
　
第２　平成１８年９月２１日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲と発明の詳細な説明を補正するものであり，特許請求の範囲については，以下のとおりである。
　
〈補正事項ａ〉
　　・補正前の請求項１を削除する。
　
〈補正事項ｂ〉
　　・補正前の請求項２に，補正前の請求項２を引用する補正前の請求項１２の構成要件を加え，更に限定した上で，請求項１に繰り上げる。
　
〈補正事項ｃ〉
　　・補正前の請求項３に，補正前の請求項３を引用する補正前の請求項１２の構成要件を加え，更に限定した上で，請求項２に繰り上げる。
　
〈補正事項ｄ〉
　　・補正前の請求項１１と請求項１２を削除する。
　
〈その他の補正事項〉
　　・補正前の請求項４を，補正後の請求項３に繰り上げ，「請求項２又は３記載の半導体装置において」を「請求項１又は２記載の半導体装置において」と補正する。
　　・補正前の請求項５を，補正後の請求項４に繰り上げ，「請求項２記載の半導体装置において」を「請求項１記載の半導体装置において」と補正する。
　　・補正前の請求項６を，補正後の請求項５に繰り上げ，「請求項３記載の半導体装置において」を「請求項２記載の半導体装置において」と補正する。
　　・補正前の請求項７を，補正後の請求項６に繰り上げ，「請求項２〜６のいずれか１項に記載の半導体装置において」を「請求項１〜５のいずれか１項に記載の半導体装置において」と補正する。
　　・補正前の請求項８を，補正後の請求項７に繰り上げ，「請求項２〜７のいずれか１項に記載の半導体装置において」を「請求項１〜６のいずれか１項に記載の半導体装置において」と補正する。
　　・補正前の請求項９を，補正後の請求項８に繰り上げ，「請求項２〜８のいずれか１項に記載の半導体装置において」を「請求項１〜７のいずれか１項に記載の半導体装置において」と補正する。
　　・補正前の請求項１０を，補正後の請求項９に繰り上げ，「請求項２〜９のいずれか１項に記載の半導体装置において」を「請求項１〜８のいずれか１項に記載の半導体装置において」と補正する。
　
２　補正目的の適否
（１）補正事項ａとｄについて
　補正事項ａとｄは，請求項の削除を目的とするものである。
　
（２）補正事項ｂについて
　補正事項ｂは，補正前の請求項１２に記載されていた事項を限定し，さらに，本願の願書に最初に添付した明細書の発明の詳細な説明の段落【０１３５】に記載の「素子分離膜１２，ゲート電極１８，スペーサ２４をマスクとして燐イオンのイオン注入を行い，シリコン基板１０中に拡散層４６を形成する。」との限定を加える補正であって，いずれも，補正前の請求項２の内容を限定的に減縮するものであるから，補正事項ｂは，特許請求の範囲の減縮を目的とするものである。
　
（３）補正事項ｃについて
　補正事項ｃは，補正前の請求項１２に記載されていた事項を限定し，さらに，本願の願書に最初に添付した明細書の発明の詳細な説明の【０１３５】段落の「素子分離膜１２，ゲート電極１８，スペーサ２４をマスクとして燐イオンのイオン注入を行い，シリコン基板１０中に拡散層４６を形成する。」との限定を加える補正であって，いずれも，補正前の請求項３の内容を限定的に減縮するものであるから，補正事項ｃは，特許請求の範囲の減縮を目的とするものである。
　
（４）その他の補正事項について
　その他の補正事項は，補正前の請求項１を削除することに伴なう補正であり，いずれの補正も，明りょうでない記載の釈明を目的とするものである。
　
　したがって，特許請求の範囲についての本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項１号，２号及び４号に規定する要件を満たす。
　
　そこで，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（特許法１７条の２第５項で準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明（以下「本願補正発明」という。）について検討する。
　
３　独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は，次のとおりである。
　
　【請求項１】
「メモリセル領域及び周辺回路領域を有する半導体基板と，
　前記半導体基板に形成された溝部に絶縁膜を埋め込んで形成された素子分離膜と，
　前記メモリセル領域に形成され，前記半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と，前記ゲート電極の両側の前記半導体基板に，前記第１のゲート電極に整合して形成された第１の拡散層とを有する転送トランジスタと，
　前記第１のゲート電極の側壁を覆う第１のスペーサと，
　前記転送トランジスタ上を覆い，前記第１の拡散層に達するコンタクト窓が開口された絶縁膜と，
　前記絶縁膜上に形成され，前記コンタクト窓を介して前記第１の拡散層に接続されたキャパシタと，
　一方が前記第１のゲート電極及び前記第１のスペーサに整合して形成され，他方が前記素子分離膜に整合して形成された拡散層であって，前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され，前記第１の拡散層と同一導電型からなり，前記第１の拡散層よりも不純物濃度が低い第２の拡散層と，
　前記周辺回路領域に形成され，前記半導体基板上に形成された第２のゲート電極と，前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成された拡散層であって，前記第２の拡散層と同一導電型からなり，前記第２の拡散層よりも不純物濃度が高い第３の拡散層とを有し，前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタと
　を有することを特徴とする半導体装置。」
　
（２）引用例１の記載と引用発明
　　引用例１：特開平９−６９６１６号公報
　
（２−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平９−６９６１６号公報（以下「引用例１」という。）には，図１〜図１７，図３１〜図３７とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】【発明の属する技術分野】本発明は半導体装置（特にＤＲＡＭ（Dynamic random access memory）等の半導体集積回路装置）及びその製造方法に関するものである。」
・「【０００５】これまでの半導体集積回路装置が有する問題点は，以下の（１）〜（３）の如くにまとめられる。
【０００６】（１）サブミクロン技術において，ソース及びドレイン拡散層のゲート電極端近傍での電界強度を緩和するためにイオン注入を行うが，このイオン注入工程とは別に，ゲート長の減少に伴うショートチャネル効果の影響を緩和するためのイオン注入工程が必要である。従って，各々の工程用のマスクを別個に用意してイオン注入を行っていたので，工程が繁雑であり，コスト高を免れない。
【０００７】（２）従来は基板表面にトランスファゲート用のトランジスタを設け，このトランジスタの上方にメモリセルのキャパシタ電極を設け，このキャパシタに蓄積した電荷を下方のトランスファゲートのドレイン又はソース領域に導くようにメモリセルを構成しているが，この場合，電荷保持特性は，メモリセルの記憶ノードでの電界強度の影響を大きく受ける。しかし，電荷蓄積ノード（ストレージノード）の電荷がその周りの部位へリークするのを防止するために，また，ゲート長が減少することに伴ってトランスファゲートのしきい値電圧の低下を防ぐために，メモリセル部における基板の不純物濃度を高く保持する必要があるが，これによってストレージノードの電界強度は高くなってしまうという問題が生じ，これらは両立する関係にはない。
【０００８】（３）メモリセルのストレージノード部は，不純物ドープされたポリシリコンからのリン拡散によって，そこでの電界強度が決定されていた。集積度の増大に伴ってメモリセルのストレージノードでの電界強度の増加をいかに抑えるかが課題となるが，これまで有効な対策はなかった。
【０００９】【発明が解決しようとする課題】本発明の目的は，上記した従来の問題点を解消し，主として電界強度を効果的に緩和すると共に，耐圧を向上させ，また製造工程も簡略化できる半導体装置と，その製造方法を提供することにある。」
　
　　イ　第１の実施例
・「【００３８】【実施例】以下，本発明の実施例について説明する。
【００３９】図１〜図26は，本発明をＤＲＡＭに適用した第１の実施例を示すものである。
【００４０】本実施例によるＤＲＡＭはメモリセルアレイ部ＭＡとセル周辺回路部ＰＣとを有していて，その製造には，まず図１に示すように，不純物濃度が例えば１×１０１５個／cm３のＰ−型シリコン基板１の一主面に薄いＳｉＯ２膜43を形成し，この上にシリコンナイトライドからなるＬＯＣＯＳ用の耐酸化マスク42を所定パターンに形成する。
【００４１】次いで，図２に示すように，ＬＯＣＯＳ法（酸化温度例えば1100℃）によってフィールドＳｉＯ２膜43を厚さ例えば4000Åに選択的に形成し，各素子領域44，45，46をそれぞれ形成する。また，ＳｉＯ２膜43を更に垂直エッチングして，直接モート領域（素子領域）とし，バーズビークを除去しつつ回路の高集積化を図ることができる。」
・「【００５３】このように各ウエルを形成した後は，図12に示すように，各ウエル56，61及び66の表面にゲート酸化膜72を成長させた後，常法に従って，ポリシリコンゲート電極（ワードライン）73，74及び77，ＳｉＯ２層75を所定パターンにそれぞれ形成する。
【００５４】次いで，図13に示すように，ゲート電極73，74及び77をマスクとして用い，Ｎ型不純物，例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２と比較的低ドーズ量でイオン注入する。
【００５５】これによって，周辺回路部ＰＣでは，Ｐ＋型領域57内にはＮ型イオン打ち込み領域81，82をＬＤＤ構造用として，Ｎ＋型領域63内にはＮ型の不純物濃度が更に増大したＮ＋＋型イオン打ち込み領域83，84をショートチャネル効果制御用として，それぞれ自己整合的に形成する。また，メモリセルアレイ部ＭＡでは，Ｎ型イオン打ち込み領域85をビットラインのコンタクト位置に，Ｎ型イオン打ち込み領域86，87をストレージノードのコンタクト位置にそれぞれソース又はドレイン領域として形成する。
【００５６】次いで，図14に示すように，周辺回路部ＰＣのＰ型ウエル56を除いてフォトレジストマスク88で覆い，その周辺部89からＮ型不純物，例えばリンのイオンビーム90を20keＶのエネルギーで上記イオンビーム80よりも３×１０１３個／cm２と高ドーズ量で打ち込む。これによって，上記のイオン打ち込み領域81，82に重ねて更にＮ型不純物を打ち込み，ＮチャネルＭＯＳトランジスタのＬＤＤ構造を形成するＮ型の低濃度領域91，92を得る。」
・「【００５８】次いで，図16に示すように，各ポリシリコンゲート電極の側面のＳｉＯ２ 膜78を包む状態で，ナイトライドサイドウォール76を各ゲート電極の側方にそれぞれ形成する。そして，Ｎ型ウエル61上をフォトレジストマスク98で覆い，その開口部99からＮ型不純物，例えば砒素又はリンのイオンビーム100 を照射し，Ｐ＋型領域57及び67内にＮ＋型不純物注入領域（ソース又はドレイン領域)101，102 及び 103，104 をセルフアラインに形成する。
【００５９】こうして，周辺回路部ＰＣのＰ＋型領域57内には，低濃度Ｎ型領域91，92がゲート端部の近傍に位置し，それより外側に高濃度Ｎ＋型領域101 ，102 が位置したＬＤＤ構造のソース又はドレイン領域を有するＮチャネルＭＯＳトランジスタＴＲ１を形成することができる。同様にメモリセルアレイ部ＭＡでは，低濃度Ｎ型領域86，87と高濃度なＮ＋型領域103 ，104 とからなるＬＤＤ構造のソース及びドレイン領域を有するＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’を形成できる。」
　
　　ウ　第３の実施例
・「【００８０】図31〜図37は，本発明をＤＲＡＭに適用した第３の実施例を示すものである。
【００８１】この実施例のＤＲＡＭによれば，その製造プロセスは，図１〜図17の工程までは上述の第１の実施例と同様であるのでここでは説明を繰り返さないが，その後の工程においてストレージノードのコンタクト部の構成方法が大きく異なっている。
【００８２】即ち，図31に示すように，メモリセルアレイ部ＭＡにおいて，全面に被着した絶縁層110 上にＣＶＤでポリシリコン層140 を形成した後，Ｎ＋型領域104 上を除いてフォトレジストマスク141 で覆い，その開口部142 下のポリシリコン層140 及び絶縁層110 を選択的にエッチングして除去し，ストレージノード用のコンタクトホール113 を形成する。
【００８３】次いで，図32に示すように，フォトレジストマスク141 の除去後にＮ型不純物，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量でコンタクトホール113 を通してＰ＋型領域67内にＮ＋型領域104 に重ねて打ち込む。
【００８４】これによって，Ｎ＋型領域104 に重ねてＮ型不純物の注入領域144 を形成し，低濃度で深いＮ−型領域化を生ぜしめる。
【００８５】次いで，図33に示すように，コンタクトホール113 を含めて全面にＣＶＤでリンドープドポリシリコン層145 を被着する。そして，熱処理（例えば 850℃，20分）によって，ポリシリコン層145中のリンをその直下の基板中へ拡散させ，Ｎ+　型領域146 を形成する。
【００８６】次いで，図34に示すように，ポリシリコン層145及び140を重ねてエッチングし，コンタクトホール113 内にストレージノードの下部電極として残し，しかる後に全面にシリコンナイトライドからなる誘電体膜115 とポリシリコンプレート電極116 とをＣＶＤで順次積層する。これによって，トランスファゲートＴＲ２，ＴＲ２’の拡散領域に接続されたストレージノードとしてのキャパシタＣＡＰ，ＣＡＰ’を形成する。この後の工程は，既述したと同様に，ビットラインの形成及び絶縁層の被着（図19及び図20参照）を終えて，ＤＲＡＭを完成する。
【００８７】上記のプロセスによって得られたＤＲＡＭによれば，メモリセルアレイ部ＭＡにおいてメモリセルＭＣを形成するストレージノードのコンタクト部が，図35に拡大図示する断面構造からなり，図36に示す深さ方向での不純物濃度プロファイルを有したものとなっている。
【００８８】即ち，ストレージノードのコンタクトホール113下において，表面側のＮ＋型領域104は図16のイオン注入工程で形成されたものであり，この中に図33の工程で従来のものに対して比較的低濃度（例えば０．８×１０２０〜 １．５×１０２０個／cm３)でリンドープされたポリシリコン層145 からリン拡散してＮ＋型領域146が形成され，また深い位置には図32のリンのイオン注入工程でＮ−型領域144 が形成されている。また，Ｎ＋型領域146 に隣接してゲート電極77側にはＮ型領域87が存在している。
【００８９】即ち，ストレージノードのコンタクト部は上記のリンドープドポリシリコン層145 からのリン拡散によるＮ＋型領域146 で形成されるが，このリン拡散濃度を比較的少なくした状態で，上記のリンのイオン注入によって図36に示すようにリンの濃度勾配（これはＮ＋型領域146 とＮ−型領域144 とのリン濃度の総和によるもの）を比較的なだらかにすることができるので，コンタクト部（特にＰＮ接合部）での電界強度は緩和され，この結果としてデータ保持特性を向上させることができる。」
・「【００９４】なお，この実施例においても，トランスファゲートのチャネル領域の端部に低濃度のＮ型領域87や86が形成されているので，既述したと同様に，トランスファゲートのしきい値電圧を調整し，ショートチャネル効果の抑制又は電界の緩和を図ることができる。そうしたしきい値電圧の調整は，Ｎ型領域87，86の形成だけでなく，その他の方法で行うことができる。」
　
　　エ　発明の効果
・「【０１０１】更に，トランスファゲートとストレージノードとによって構成されたメモリセル部を有し，前記ストレージノードを被着するためのコンタクトホールを通して半導体基板に前記ストレージノードの電界強度を緩和するための不純物が導入されているので，メモリセル部のストレージノード用のコンタクトホールから導入された不純物によってストレージノード下の不純物濃度を低く抑え，その濃度勾配をなだらかにできるため，接合部の電界強度の緩和によってデータ保持特性を向上させることができる。また，不純物導入のために追加のマスクを要しない。
　
（２−２）引用発明
　上記ア〜エによれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「メモリセルアレイ部ＭＡとセル周辺回路部ＰＣとを有するシリコン基板１と，前記シリコン基板１に形成されたフィールドＳｉＯ２膜43と，前記メモリセルアレイ部ＭＡに形成され，前記シリコン基板１上にゲート酸化膜72を介して形成されたゲート電極77と，前記ゲート電極77の両側の前記シリコン基板１に，例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２のドーズ量でイオン注入することにより前記ゲート電極77をマスクとして用いて形成されたＮ型領域87，86とを有するＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２，ＴＲ２’と，前記ゲート電極77の側方に形成されたナイトライドサイドウォール76と，前記メモリセルアレイ部ＭＡにおいて全面に被着してからストレージノード用のコンタクトホール113 を形成した絶縁層110 と，前記コンタクトホール113 を含めて全面に被着したリンドープドポリシリコン層145 により前記コンタクトホール113 内に形成されたストレージノードの下部電極を有し前記トランスファゲートＴＲ２，ＴＲ２’の前記Ｎ型領域87に接続されたキャパシタＣＡＰ，ＣＡＰ’と，前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143を100keＶのエネルギー，１×１０１３個／cm２ のドーズ量で打ち込むことにより形成した低濃度で深いＮ−型領域144と，前記セル周辺回路部ＰＣに形成され，前記シリコン基板１上に形成されたゲート電極73と，前記ゲート電極73と前記ゲート電極73の側方に形成されたナイトライドサイドウォール76にセルフアラインに形成されたＮ+ 型不純物注入領域101，102を有するＮチャネルＭＯＳトランジスタＴＲ１とを有することを特徴とする半導体装置。」
　
　また，上記エの記載から，引用発明の構成を採用することにより，メモリセル部のストレージノード用のコンタクトホールから導入された不純物によってストレージノード下の不純物濃度を低く抑え，その濃度勾配をなだらかにできるため，接合部の電界強度の緩和によってデータ保持特性を向上させることができることが分かる。
　
（３）対比
（３−１）次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「メモリセルアレイ部ＭＡ」，「セル周辺回路部ＰＣ」，「シリコン基板１」は，それぞれ，本願補正発明の「メモリセル領域」，「周辺回路領域」，「半導体基板」に相当するので，引用発明の「メモリセルアレイ部ＭＡとセル周辺回路部ＰＣとを有するシリコン基板１」は，本願補正発明の「メモリセル領域及び周辺回路領域を有する半導体基板」に相当する。
　　イ　引用発明の「フィールドＳｉＯ２膜43」は，本願補正発明の「素子分離膜」に相当するので，引用発明の「前記シリコン基板１に形成されたフィールドＳｉＯ２膜43」は，本願補正発明の「前記半導体基板に形成された」「素子分離膜」に相当する。
　　ウ　引用発明の「ゲート酸化膜72」，「ゲート電極77」は，それぞれ，本願補正発明の「ゲート絶縁膜」，「第１のゲート電極」に相当するので，引用発明の「前記メモリセルアレイ部ＭＡに形成され，前記シリコン基板１上にゲート酸化膜72を介して形成されたゲート電極77」は，本願補正発明の「前記メモリセル領域に形成され，前記半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極」に相当する。
　　エ　引用発明の「前記ゲート電極77をマスクとして用い」ること，「Ｎ型領域87，86」，「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」は，それぞれ，本願補正発明の「前記第１のゲート電極に整合」すること，「第１の拡散層」，「転送トランジスタ」に相当するので，引用発明の「前記ゲート電極77の両側の前記シリコン基板１に，例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２ のドーズ量でイオン注入することにより前記ゲート電極77をマスクとして用いて形成されたＮ型領域87，86とを有するＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」は，本願補正発明の「前記ゲート電極の両側の前記半導体基板に，前記第１のゲート電極に整合して形成された第１の拡散層とを有する転送トランジスタ」に相当する。
　　オ　引用発明の「前記ゲート電極77の側方に形成されたナイトライドサイドウォール76」は，本願補正発明の「前記第１のゲート電極の側壁を覆う第１のスペーサ」に相当する。
　　カ　引用発明の「ストレージノード用のコンタクトホール113」，「絶縁層110 」は，それぞれ，本願補正発明の「コンタクト窓」，「絶縁膜」に相当し，また，引用発明の「前記メモリセルアレイ部ＭＡにおいて全面に被着してからストレージノード用のコンタクトホール113を形成した絶縁層110」が，「ストレージノード用のコンタクトホール113を形成」する以前に，「前記メモリセルアレイ部ＭＡにおいて全面に被着」しているので，「ストレージノード用のコンタクトホール113 を形成」した後においても，「絶縁層110」よりも下側に存在する，引用発明の「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」を覆っていることは，明らかであり，また，引用例１の図３１の記載を参照すると，引用発明の「ストレージノード用のコンタクトホール113 」が，引用発明の「Ｎ型領域87」に達していることも，明らかであるから，引用発明の「前記メモリセルアレイ部ＭＡにおいて全面に被着してからストレージノード用のコンタクトホール113 を形成した絶縁層110」は，本願補正発明の「前記転送トランジスタ上を覆い，前記第１の拡散層に達するコンタクト窓が開口された絶縁膜」に相当する。
　　キ　引用発明の「キャパシタＣＡＰ，ＣＡＰ’」は，本願補正発明の「キャパシタ」に相当し，また，引用発明の「キャパシタＣＡＰ，ＣＡＰ’」は，「前記コンタクトホール113を含めて全面に被着したリンドープドポリシリコン層145 により前記コンタクトホール113 内に形成されたストレージノードの下部電極を有し」ているので，引用発明の「キャパシタＣＡＰ，ＣＡＰ’」が，「ストレージノード用のコンタクトホール113を形成した絶縁層110」の上側に形成されていることは，明らかであるから，引用発明の「前記コンタクトホール113 を含めて全面に被着したリンドープドポリシリコン層145 により前記コンタクトホール113 内に形成されたストレージノードの下部電極を有し前記トランスファゲートＴＲ２，ＴＲ２’の前記Ｎ型領域87に接続されたキャパシタＣＡＰ，ＣＡＰ’」は，本願補正発明の「前記絶縁膜上に形成され，前記コンタクト窓を介して前記第１の拡散層に接続されたキャパシタ」に相当する。
　　ク　引用発明の「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した」こと，「Ｎ−型領域144」は，それぞれ，本願補正発明の「前記第１のゲート電極及び前記第１のスペーサに整合して形成され」たこと，「第２の拡散層」に相当し，引用発明の「深いＮ−型領域144」は，引用例１の図３２〜図３５の記載を参照すると，引用発明の「Ｎ型領域87」よりも深い位置にあることは，明らかであるので，引用発明の「深いＮ−型領域144」は，本願補正発明の「前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され」た「第２の拡散層」に相当する。
　また，引用発明の「Ｎ型領域87」が，「例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２のドーズ量でイオン注入することにより」形成されるのに対して，引用発明の「Ｎ−型領域144」が，「例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成」されるので，両者のドーズ量を比較すると，引用発明の「Ｎ−型領域144」を形成するためのドーズ量が，引用発明の「Ｎ型領域87」を形成するためのドーズ量よりも少ないため，形成される領域の不純物濃度は，ドーズ量の少ない「Ｎ−型領域144」の不純物濃度の方が，より低いものであることが理解できるので，引用発明の「低濃度」の「Ｎ−型領域144」は，本願補正発明の「前記第１の拡散層よりも不純物濃度が低い第２の拡散層」に相当する。
　そして，引用発明の「Ｎ−型領域144」と「Ｎ型領域87」は，ともにＮ型であり，本願補正発明の「前記第１の拡散層と同一導電型からな」ることに相当するから，引用発明の「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した低濃度で深いＮ−型領域144」は，本願補正発明の「前記第１のゲート電極及び前記第１のスペーサに整合して形成され」た「拡散層であって，前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され，前記第１の拡散層と同一導電型からなり，前記第１の拡散層よりも不純物濃度が低い第２の拡散層」に相当する。
　　ケ　引用発明の「ゲート電極73」，「前記ゲート電極73と前記ゲート電極73の側方に形成されたナイトライドサイドウォール76にセルフアラインに形成された」こと，「Ｎ＋型不純物注入領域101，102」，「ＮチャネルＭＯＳトランジスタＴＲ１」は，それぞれ，本願補正発明の「第２のゲート電極」，「前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成」すること，「第３の拡散層」，「第１の周辺トランジスタ」に相当する。
　また，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願補正発明の「前記第２の拡散層」に相当する引用発明の「Ｎ−型領域144 」と同一導電型であるから，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願補正発明の「前記第２の拡散層と同一導電型からな」る「第３の拡散層」に相当し，しかも，引用発明の「Ｎ＋型不純物注入領域101，102」の不純物濃度は，「Ｎ＋」と表されているのに対し，本願補正発明の「前記第２の拡散層」に相当する引用発明の「Ｎ−型領域144 」の不純物濃度は，「Ｎ−」と表されており，引用発明の「Ｎ＋型不純物注入領域101，102」の不純物濃度の方が高いことから，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願補正発明の「前記第２の拡散層よりも不純物濃度が高い第３の拡散層」に相当する。
　　さらに，引用発明の「ＮチャネルＭＯＳトランジスタＴＲ１」と本願補正発明の「前記転送トランジスタ」に相当する引用発明の「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」とは，同一のチャネル型であるから，引用発明の「ＮチャネルＭＯＳトランジスタＴＲ１」は，本願補正発明の「前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタ」に相当する。
　
（３−２）したがって，引用発明の「前記セル周辺回路部ＰＣに形成され，前記シリコン基板１上に形成されたゲート電極73と，前記ゲート電極73と前記ゲート電極73の側方に形成されたナイトライドサイドウォール76にセルフアラインに形成されたＮ＋型不純物注入領域101，102を有するＮチャネルＭＯＳトランジスタＴＲ１」は，本願補正発明の「前記周辺回路領域に形成され，前記半導体基板上に形成された第２のゲート電極と，前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成された拡散層であって，前記第２の拡散層と同一導電型からなり，前記第２の拡散層よりも不純物濃度が高い第３の拡散層とを有し，前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタ」に相当する。
　
（３−３）そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「メモリセル領域及び周辺回路領域を有する半導体基板と，
　前記半導体基板に形成された素子分離膜と，
　前記メモリセル領域に形成され，前記半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と，前記ゲート電極の両側の前記半導体基板に，前記第１のゲート電極に整合して形成された第１の拡散層とを有する転送トランジスタと，
　前記第１のゲート電極の側壁を覆う第１のスペーサと，
　前記転送トランジスタ上を覆い，前記第１の拡散層に達するコンタクト窓が開口された絶縁膜と，
　前記絶縁膜上に形成され，前記コンタクト窓を介して前記第１の拡散層に接続されたキャパシタと，
　前記第１のゲート電極及び前記第１のスペーサに整合して形成された拡散層であって，前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され，前記第１の拡散層と同一導電型からなり，前記第１の拡散層よりも不純物濃度が低い第２の拡散層と，
　前記周辺回路領域に形成され，前記半導体基板上に形成された第２のゲート電極と，前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成された拡散層であって，前記第２の拡散層と同一導電型からなり，前記第２の拡散層よりも不純物濃度が高い第３の拡散層とを有し，前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタと
　を有することを特徴とする半導体装置。」
　
《相違点》
《相違点１》
　本願補正発明は，「前記半導体基板に形成された溝部に絶縁膜を埋め込んで形成された素子分離膜」を有するのに対して，引用発明は，素子分離膜として，「前記シリコン基板１に形成されたフィールドＳｉＯ２膜43」を有するものの，溝部に絶縁膜を埋め込んで形成された素子分離膜を有するものではない点。
　
《相違点２》
　本願補正発明は，「一方が前記第１のゲート電極及び前記第１のスペーサに整合して形成され，他方が前記素子分離膜に整合して形成され」た「第２の拡散層」を有するのに対して，引用発明は，本願補正発明の「第２の拡散層」に相当する「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した低濃度で深いＮ−型領域144」を有するものの，引用発明の「Ｎ−型領域144」は，前記素子分離膜に整合して形成されたものではない点。
　
（４）相違点についての判断
（４−１）相違点１について
　　ア　半導体基板に形成された溝部に絶縁膜を埋め込んで素子分離膜（トレンチ分離構造）を形成する技術（トレンチ分離技術）は，周知の技術であり，集積回路の微細化に適したバースビークのない素子分離技術として知られているものである。
　　イ　これについて，例えば，特開平９−１２９８５１号公報（以下「引用例２」という。）には，図１，図３〜図５とともに，【０００４】，【０００７】〜【０００９】，【００２７】，【００２８】の記載がある。
　　（ア）「【０００４】この問題が起こりやすい半導体構造の一例は，ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイスである。高密度ＤＲＡＭは積層コンデンサ（ＳＴＣ）セルを利用することが多く，このコンデンサは大量の記憶容量を提供する。」
　　（イ）「【０００７】このようなセルの形成技術の大部分については，本発明に基づく明細書中で図３ないし図６を参照してさらに詳しく説明する。図１を参照すると，このタイプのセルは一般に浅いトレンチ酸化物（ＳＴＩ）領域１２Ａ及び１２Ｂがその中に形成されたシリコン基板１０上に配置される。不純物拡散領域１４Ａ及び１４ＢがＳＴＩ領域に接する。
【０００８】エッチ・ストップ層１６を通常ＳＴＩ領域の上に形成し，その後層１６の上に絶縁領域１８を付着させる。ワード線２０（以下に述べるように形成された）は絶縁キャップ層２６とキャップ層スペーサ２７Ａ及び２７Ｂで囲まれている。ビット線スタッド２２とコンデンサ・スタッド２４が絶縁領域１８の内部にあり，酸化物層２８及び絶縁領域１８の一部分３０によって分離されている。これらのスタッドは両方とも導電材料でできている。スタッド区別層３４が絶縁領域１８の露出表面の一部の上に付着または形成されている。ビット線３６は以下に述べるように形成することができ，ビット線スタッド２２の上面の一部に接触する。このビット線は通常絶縁性のビット線キャップ層３８で覆われている。
【０００９】記憶コンデンサ・ノード４０及び４２は，ＳＴＣの主記憶素子を構成する。これらはカワモト論文に記載されているような種々の技術で作成できる。これらのノードはそれ自体，通常，ノード誘電層４８で囲まれたポリシリコンのような材料で形成される。導電性の「プレート」すなわち層５０がこれらノードのそれぞれを覆っている。」
　　（ウ）「【００２７】【発明の実施の形態】図１及び図２については既に上記で論じた。図３は，初期段階における，本発明によるＳＴＣセルを示す断面図である。図示したフィーチャのほぼ全ては，特記しない限り，その形態及び機能が図１の同様のフィーチャと同じである。ＳＴＣセルは大部分従来技術を用いて作成することができる。浅いトレンチ分離（ＳＴＩ）領域６２Ａ及び６２Ｂを作成するには，まず基板６０（それ自体が通常シリコン材料）内の望みの範囲にトレンチ（細長い溝）をエッチングする。次いでこのトレンチをＣＶＤ付着した二酸化シリコンなどの酸化物材料で充填し，表面と同じ高さに平坦化する。
【００２８】ＳＴＩの詳細に関する情報は，当技術分野で容易に入手可能である。例えば，B.ダヴァリ（Davari）他の1988 IEDM 88 Technical Digest,Cat.No.88 CH2528-8, p.92-95所載の論文を参照されたい。しかし，当業者ならＳＴＣのベース用に他の従来型の分離も可能であることを理解されよう。ＬＯＣＯＳ分離がそのような代替案の一例である。」
　　（エ）なお，引用例２の，「浅いトレンチ分離（ＳＴＩ）領域６２Ａ及び６２Ｂを作成するには，まず基板６０（それ自体が通常シリコン材料）内の望みの範囲にトレンチ（細長い溝）をエッチングする。次いでこのトレンチをＣＶＤ付着した二酸化シリコンなどの酸化物材料で充填し，表面と同じ高さに平坦化する」（段落【００２７】）との記載によれば，引用例２の「浅いトレンチ分離（ＳＴＩ）領域６２Ａ及び６２Ｂ」は，「トレンチ」を「二酸化シリコンなどの酸化物材料で充填し，表面と同じ高さに平坦化」したものであるから，本願補正発明の「前記半導体基板に形成された溝部に絶縁膜を埋め込んで形成された素子分離膜」に相当する。
　　ウ　ここで，引用例１を見ると，前記（２−１）イで摘記したように，「また，ＳｉＯ２膜43を更に垂直エッチングして，直接モート領域（素子領域）とし，バーズビークを除去しつつ回路の高集積化を図ることができる。」（段落【００４１】）とされている。
　そして，引用例２に示されたようなトレンチ分離技術は，集積回路の微細化に適したバーズビークのない素子分離技術として知られているのであるから，半導体装置の高集積化を図るために，素子分離膜として，引用発明の「シリコン基板１に形成されたフィールドＳｉＯ２膜43」に代えて，バーズビークのない「半導体基板に形成された溝部に絶縁膜を埋め込んで形成された素子分離膜」による素子分離手段を採用すること（相違点１に係る構成とすること）は，当業者にとって，自然な選択といえる。
　
（４−２）相違点２について
　　ア　上記「（４−１）相違点１について」で検討したように，半導体基板に形成された溝部に絶縁膜を埋め込んで素子分離膜を形成する素子分離技術（トレンチ分離技術）は周知の技術であるが，例えば，引用例２に示されているように，半導体素子を構成する拡散層として，素子分離膜（トレンチ分離構造）に整合して形成されたものを用いることも，普通に行われている技術である。
　　イ　実際，引用例２には，図１とともに，段落【０００７】に，「【０００７】このようなセルの形成技術の大部分については，本発明に基づく明細書中で図３ないし図６を参照してさらに詳しく説明する。図１を参照すると，このタイプのセルは一般に浅いトレンチ酸化物（ＳＴＩ）領域１２Ａ及び１２Ｂがその中に形成されたシリコン基板１０上に配置される。不純物拡散領域１４Ａ及び１４ＢがＳＴＩ領域に接する。」との記載がある。
　なお，引用例２の「不純物拡散領域１４Ａ及び１４ＢがＳＴＩ領域に接する。」（段落【０００７】）との記載によれば，引用例２における「不純物拡散領域１４Ａ及び１４Ｂ」は，「浅いトレンチ酸化物（ＳＴＩ）領域１２Ａ及び１２Ｂ」に「接する」のであるから，「不純物拡散領域１４Ａ及び１４Ｂ」は，「浅いトレンチ酸化物（ＳＴＩ）領域１２Ａ及び１２Ｂ」に整合して形成される不純物拡散領域であり，本願補正発明の「前記素子分離膜に整合して形成された拡散層」に相当するといえる。
　　ウ　そうすると，引用発明の「前記シリコン基板１に形成されたフィールドＳｉＯ２膜43」に代えて，バーズビークのない「半導体基板に形成された溝部に絶縁膜を埋め込んで形成された素子分離膜」による素子分離手段を採用する際に，引用発明における「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143を100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した低濃度で深いＮ−型領域144」として，素子分離膜に整合して形成されたものを用いることは，当業者が容易になし得る設計的事項といえる。そして，これにより，本願補正発明の「一方が前記第１のゲート電極及び前記第１のスペーサに整合して形成され，他方が前記素子分離膜に整合して形成され」た「第２の拡散層」とする構成が得られるのであるから，結局，相違点１に係る構成に加えて，相違点２に係る構成とすることも，当業者が容易になし得たことといえる。
　
（５）以上のとおり，相違点１，２に係る構成とすることは，当業者が容易に想到できたものである。
　したがって，本願補正発明は，引用発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきものである。
　
　
第３　本願発明の新規性について
１　本願発明について
　本件補正は上記のとおり却下されたので，本願の請求項１〜１２に係る発明は，平成１６年８月２６日に提出された手続補正書の請求項１〜１２に記載されたとおりのものである。そのうち，請求項２に係る発明（以下「本願発明」という。）は，次のとおりである。
　
「【請求項２】メモリセル領域及び周辺回路領域を有する半導体基板と，
　前記メモリセル領域に形成され，前記半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と，前記ゲート電極の両側の前記半導体基板に，前記第１のゲート電極に整合して形成された第１の拡散層とを有する転送トランジスタと，
　前記第１のゲート電極の側壁を覆う第１のスペーサと，
　前記転送トランジスタ上を覆い，前記第１の拡散層に達するコンタクト窓が開口された絶縁膜と，
　前記絶縁膜上に形成され，前記コンタクト窓を介して前記第１の拡散層に接続されたキャパシタと，
　前記第１のゲート電極及び前記第１のスペーサに整合して形成された拡散層であって，
前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され，前記第１の拡散層と同一導電型からなり，前記第１の拡散層よりも不純物濃度が低い第２の拡散層と，
　前記周辺回路領域に形成され，前記半導体基板上に形成された第２のゲート電極と，前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成された拡散層であって，前記第２の拡散層と同一導電型からなり，前記第２の拡散層よりも不純物濃度が高い第３の拡散層とを有し，前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタと
　を有することを特徴とする半導体装置。」
　
２　引用発明
　引用発明は，前記第２，３（２−２）で認定したとおりである。
　
３　対比
（３−１）次に，本願発明と引用発明を対比する。
　　ア　引用発明の「メモリセルアレイ部ＭＡ」，「セル周辺回路部ＰＣ」，「シリコン基板１」は，それぞれ，本願発明の「メモリセル領域」，「周辺回路領域」，「半導体基板」に相当するので，引用発明の「メモリセルアレイ部ＭＡとセル周辺回路部ＰＣとを有するシリコン基板１」は，本願発明の「メモリセル領域及び周辺回路領域を有する半導体基板」に相当する。
　　イ　引用発明の「ゲート酸化膜72」，「ゲート電極77」は，それぞれ，本願発明の「ゲート絶縁膜」，「第１のゲート電極」に相当するので，引用発明の「前記メモリセルアレイ部ＭＡに形成され，前記シリコン基板１上にゲート酸化膜72を介して形成されたゲート電極77」は，本願発明の「前記メモリセル領域に形成され，前記半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極」に相当する。
　　ウ　引用発明の「前記ゲート電極77をマスクとして用い」ること，「Ｎ型領域87，86」，「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」は，それぞれ，本願発明の「前記第１のゲート電極に整合」すること，「第１の拡散層」，「転送トランジスタ」に相当するので，引用発明の「前記ゲート電極77の側方に形成された両側の前記シリコン基板１に，例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２のドーズ量でイオン注入することにより前記ゲート電極77をマスクとして用いて形成されたＮ型領域87，86とを有するＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２ ，ＴＲ２’」は，本願発明の「前記ゲート電極の両側の前記半導体基板に，前記第１のゲート電極に整合して形成された第１の拡散層とを有する転送トランジスタ」に相当する。
　　エ　引用発明の「前記ゲート電極77の側方に形成されたナイトライドサイドウォール76」は，本願発明の「前記第１のゲート電極の側壁を覆う第１のスペーサ」に相当する。
　　オ　引用発明の「ストレージノード用のコンタクトホール113」，「絶縁層110 」は，それぞれ，本願発明の「コンタクト窓」，「絶縁膜」に相当し，また，引用発明の「前記メモリセルアレイ部ＭＡにおいて全面に被着してからストレージノード用のコンタクトホール113 を形成した絶縁層110」が，「ストレージノード用のコンタクトホール113 を形成」する以前に，「前記メモリセルアレイ部ＭＡにおいて全面に被着」しているので，「ストレージノード用のコンタクトホール113を形成」した後においても，「絶縁層110」よりも下側に存在する，引用発明の「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２，ＴＲ２’」を覆っていることは，明らかであり，また，引用例１の図３１の記載を参照すると，引用発明の「ストレージノード用のコンタクトホール113 」が，引用発明の「Ｎ型領域87」に達していることも，明らかであるから，引用発明の「前記メモリセルアレイ部ＭＡにおいて全面に被着してからストレージノード用のコンタクトホール113 を形成した絶縁層110」は，本願発明の「前記転送トランジスタ上を覆い，前記第１の拡散層に達するコンタクト窓が開口された絶縁膜」に相当する。
　　カ　引用発明の「キャパシタＣＡＰ，ＣＡＰ’」は，本願発明の「キャパシタ」に相当し，また，引用発明の「キャパシタＣＡＰ，ＣＡＰ’」は，「前記コンタクトホール113 を含めて全面に被着したリンドープドポリシリコン層145 により前記コンタクトホール113 内に形成されたストレージノードの下部電極を有し」ているので，引用発明の「キャパシタＣＡＰ，ＣＡＰ’」が，「ストレージノード用のコンタクトホール113 を形成した絶縁層110」の上側に形成されていることは，明らかであるから，引用発明の「前記コンタクトホール113 を含めて全面に被着したリンドープドポリシリコン層145 により前記コンタクトホール113 内に形成されたストレージノードの下部電極を有し前記トランスファゲートＴＲ２，ＴＲ２’の前記Ｎ型領域87に接続されたキャパシタＣＡＰ，ＣＡＰ’」は，本願発明の「前記絶縁膜上に形成され，前記コンタクト窓を介して前記第１の拡散層に接続されたキャパシタ」に相当する。
　　キ　引用発明の「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した」こと，「Ｎ−型領域144」は，それぞれ，本願発明の「前記第１のゲート電極及び前記第１のスペーサに整合して形成され」たこと，「第２の拡散層」に相当し，引用発明の「深いＮ−型領域144」は，引用例１の図３２〜図３５の記載を参照すると，引用発明の「Ｎ型領域87」よりも深い位置にあることは，明らかであるので，引用発明の「深いＮ−型領域144」は，本願発明の「前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され」た「第２の拡散層」に相当する。
　また，引用発明の「Ｎ型領域87」が，「例えばリンのイオンビーム80を40keＶのエネルギーで２×１０１３個／cm２のドーズ量でイオン注入することにより」形成されるのに対して，引用発明の「Ｎ−型領域144」が，「例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成」されるので，両者のドーズ量を比較すると，引用発明の「Ｎ−型領域144」を形成するためのドーズ量が，引用発明の「Ｎ型領域87」を形成するためのドーズ量よりも少ないため，形成される領域の不純物濃度は，ドーズ量の少ない「Ｎ−型領域144」の不純物濃度の方が，より低いものであることが，理解できるので，引用発明の「低濃度」の「Ｎ−型領域144」は，本願発明の「前記第１の拡散層よりも不純物濃度が低い第２の拡散層」に相当する。
　そして，引用発明の「Ｎ−型領域144」と「Ｎ型領域87」は，ともにＮ型であり，本願発明の「前記第１の拡散層と同一導電型からな」ることに相当するから，引用発明の「前記ゲート電極77の側方に形成された前記ナイトライドサイドウォール76を有する状態で，例えばリンのイオンビーム143 を 100keＶのエネルギー，１×１０１３個／cm２のドーズ量で打ち込むことにより形成した低濃度で深いＮ−型領域144 」は，本願発明の「前記第1のゲート電極及び前記第1のスペーサに整合して形成された拡散層であって，前記キャパシタと前記第１の拡散層とが接続された領域の前記半導体基板に前記第１の拡散層より深い領域にわたって形成され，前記第１の拡散層と同一導電型からなり，前記第１の拡散層よりも不純物濃度が低い第２の拡散層」に相当する。
　　ク　引用発明の「ゲート電極73」，「前記ゲート電極73と前記ゲート電極73の側方に形成されたナイトライドサイドウォール76にセルフアラインに形成された」こと，「Ｎ＋型不純物注入領域101，102」，「ＮチャネルＭＯＳトランジスタＴＲ１」は，それぞれ，本願発明の「第２のゲート電極」，「前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成」すること，「第３の拡散層」，「第１の周辺トランジスタ」に相当する。
　そして，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願発明の「前記第２の拡散層」に相当する引用発明の「Ｎ−型領域144 」と同一導電型であるから，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願発明の「前記第２の拡散層と同一導電型からな」る「第３の拡散層」に相当し，しかも，引用発明の「Ｎ＋型不純物注入領域101，102」の不純物濃度は，「Ｎ＋」と表されているのに対して，本願発明の「前記第２の拡散層」に相当する引用発明の「Ｎ−型領域144」の不純物濃度は，「Ｎ−」と表されており，引用発明の「Ｎ＋型不純物注入領域101，102」の不純物濃度の方が高いことから，引用発明の「Ｎ＋型不純物注入領域101，102」は，本願発明の「前記第２の拡散層よりも不純物濃度が高い第３の拡散層」に相当する。
　さらに，引用発明の「ＮチャネルＭＯＳトランジスタＴＲ１」と本願発明の「前記転送トランジスタ」に相当する引用発明の「ＮチャネルＭＯＳトランジスタのトランスファゲートＴＲ２，ＴＲ２’」とは，同一のチャネル型であるから，引用発明の「ＮチャネルＭＯＳトランジスタＴＲ１」は，本願発明の「前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタ」に相当する。
　
（３−２）したがって，引用発明の「前記セル周辺回路部ＰＣに形成され，前記シリコン基板１上に形成されたゲート電極73と，前記ゲート電極73と前記ゲート電極73の側方に形成されたナイトライドサイドウォール76にセルフアラインに形成されたＮ+ 型不純物注入領域101，102を有するＮチャネルＭＯＳトランジスタＴＲ１」は，本願発明の「前記周辺回路領域に形成され，前記半導体基板上に形成された第２のゲート電極と，前記第２のゲート電極及び前記第２のゲート電極の側壁を覆う第２のスペーサに整合して形成された拡散層であって，前記第２の拡散層と同一導電型からなり，前記第２の拡散層よりも不純物濃度が高い第３の拡散層とを有し，前記転送トランジスタと同一のチャネル型である第１の周辺トランジスタ」に相当する。
　
（３−３）そうすると，結局，本願発明と引用発明（引用例１に記載された発明）は，実質的に一致することに帰着する。
　
４　判断
　したがって，本願発明は，引用例１に記載された発明である。
　
　
第４　結言
　以上のとおり，本願発明は，引用例１に記載された発明であるから，特許法２９条１項３号に掲げる発明に該当し，特許法２９条１項の規定により，特許を受けることができない。
　
　よって，結論のとおり審決する。