(57)【特許請求の範囲】
【請求項１】
ランダムアクセス時に、入力されたページアドレスに応じてメモリセルアレイの記憶データのうち１ページ分の複数のワードデータを同時に読み出し、ページアクセス時に、入力されたページ内アドレスに応じて上記ワードデータの１つをセレクタ回路によって選択して出力するアクセスモードを有する半導体記憶装置において、
入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出して保持するセンスアンプと、
上記センスアンプに保持されているデータを受けて保持することができるラッチ回路と、
上記センスアンプに保持されているデータと上記ラッチ回路に保持されているデータとを受けて、これら２つのデータのうちの一方を選択して出力するスイッチ回路と、
上記センスアンプに保持されているデータに対応する第１のページアドレス、および上記ラッチ回路に保持されているデータに対応する第２のページアドレスを記憶するページアドレス記憶部と、
ページアドレスが入力されたとき、入力されたページアドレスと上記第１、第２のページアドレスとをそれぞれ比較して、上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致したことを表す第１若しくは第２の一致信号、または上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致しないことを表す不一致信号を出力するページアドレス比較部を備え、
上記ページアドレス比較部が上記第１若しくは第２の一致信号を出力したとき、その一致信号に応じて、上記センスアンプ若しくはラッチ回路に保持されているデータの一方を上記スイッチ回路が選択して上記セレクタ回路へ出力する一方、
上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプが上記入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出し、このセンスアンプが読み出したデータを上記スイッチ回路が選択して上記セレクタ回路へ出力するとともに、上記入力されたページアドレスを上記ページアドレス記憶部が第１のページアドレスとして記憶し、さらに、上記センスアンプに既に保持されているデータを上記ラッチ回路が保持するとともに、上記ページアドレス記憶部に第１のページアドレスとして記憶されていたページアドレスを第２のページアドレスとして記憶することを特徴とする半導体記憶装置。
【請求項２】
ランダムアクセス時に、入力されたページアドレスに応じてメモリセルアレイの記憶データのうち１ページ分の複数のワードデータを同時に読み出し、ページアクセス時に、入力されたページ内アドレスに応じて上記ワードデータの１つをセレクタ回路によって選択して出力するアクセスモードを有する半導体記憶装置において、
入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出して保持するセンスアンプと、
上記センスアンプに保持されているデータを受けて保持することができるラッチ回路と、
上記センスアンプに保持されているデータと上記ラッチ回路に保持されているデータとを受けて、これら２つのデータのうちの一方を選択して出力するスイッチ回路と、
上記センスアンプに保持されているデータに対応する第１のページアドレス、および上記ラッチ回路に保持されているデータに対応する第２のページアドレスを記憶するページアドレス記憶部と、
ページアドレスが入力されたとき、入力されたページアドレスと上記第１、第２のページアドレスとをそれぞれ比較して、上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致したことを表す第１若しくは第２の一致信号、または上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致しないことを表す不一致信号を出力するページアドレス比較部を備え、
上記ページアドレス比較部が上記第１若しくは第２の一致信号を出力したとき、その一致信号に応じて、上記センスアンプ若しくはラッチ回路に保持されているデータの一方を上記スイッチ回路が選択して上記セレクタ回路へ出力する一方、
上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプが上記入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出し、このセンスアンプが読み出したデータを上記スイッチ回路が選択して上記セレクタ回路へ出力するとともに、上記入力されたページアドレスを上記ページアドレス記憶部が第１のページアドレスとして記憶し、さらに、第１および第２のページアドレスのうち前回入力されたページアドレスに対応するデータをラッチ回路に保持し、上記前回入力されたページアドレスを上記ページアドレス記憶部が第２のページアドレスとして記憶することを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記前回入力されたページアドレスが上記第１および第２のページアドレスのうち何れであるかを、フラグ記憶部に設定されたフラグによって判別することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は高速読み出しモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体記憶装置に対しても高速動作の要望が強まってきた。そこで、通常のランダムアクセスを高速化するとともに、それに加えて、ページモードやバーストモードと呼ばれる高速読み出しモードを有する半導体記憶装置が開発され、高速化が図られている。このようなページモードにおける読み出し動作は、入力アドレスの列アドレスと行アドレスに応じてメモリセルアレイの複数のメモリセルを同時に選択する。そして、複数のデータをページデータとして同時にセンスアンプによって読み出し、ラッチ回路に保持した状態で、ページモード用アドレス（ページ内アドレス）を遷移させることにより、上記選択された複数のメモリセルのデータを高速に切り換えて順次出力する。
【０００３】
例えば図８は、入力アドレスが２０ビット（Ａ０〜Ａ１９）、出力データが１６ビット（Ｄ０〜Ｄ１５）で１６メガビットの記憶容量の、ページモードを有する不揮発性メモリを示している。ページモードで読み出される１ページは、入力アドレスＡ０〜Ａ１９のうちのページ内アドレスＡ０〜Ａ２で指定される８ワードからなっている。
【０００４】
各メモリセルアレイＭＡｍ（ｍ＝０〜１５）は、マトリクス状に配列された複数のメモリセル（図８中、メモリセルアレイＭＡ０の１つのメモリセルＭ０ｋｉｊのみを示す）を有している。
【０００５】
プリロウデコーダＰＲＤ及び行選択手段Ｘ−ＤＥＣは、アドレスバッファＡＢｕｆＲを介して行アドレスＡ７〜Ａ１９受けて、その行アドレスに対応した行のメモリセルを選択する。一方、プリカラムデコーダＰＣＤ及び列選択手段Ｙ−ＤＥＣ（図８中、各メモリセルアレイＭＡｍ毎に対応させて示す）は、アドレスバッファＡＢｕｆＣを介して列アドレスＡ３〜Ａ６を受けて、その列アドレスに対応した複数の列のメモリセルを選択するようになっている。
【０００６】
列選択手段Ｙ−ＤＥＣの出力側には、各メモリセルアレイＭＡｍに対応した８個単位のセンスアンプＳＡｋ（ｋ＝０〜７）を有するセンスアンプ回路群ＳＡと、各メモリセルアレイＭＡｍに対応した８個単位のラッチ回路ＬＴＨｋ（ｋ＝０〜７）を有するラッチ回路群ＬＴＨと、セレクタ回路ＳＥＬと、出力回路Ｏｂｕｆが順に接続されている。
【０００７】
ページモードデコーダ回路ＰＭＤは、アドレスバッファＡＢｕｆＯを介してページ内アドレスＡ０〜Ａ２を受けて、それに応じてワード選択信号Ｐ０〜Ｐ７を出力する。上記セレクタ回路ＳＥＬは、図３に示すようにワード選択信号Ｐ０〜Ｐ７によってオンオフ制御されるＮＭＯＳトランジスタＮＴｓを有し、ワード選択信号Ｐ０〜Ｐ７に応じて上記ラッチ回路ＬＴＨｋ（ｋ＝０〜７）の出力のうち何れか１つＤｍＷｋを選択するようになっている。
【０００８】
この不揮発性メモリは図１０のタイミングチャートにしたがって動作する。
【０００９】
まず、時刻ｔ０にアドレス信号Ａ０〜Ａ１９の入力が確定し、ページアドレス（ｈ番地）を読み出す。この場合は通常のランダムアクセスモードとなる。すなわち、行アドレスＡ７〜Ａ１９が確定することにより、行選択手段Ｘ−ＤＥＣがいずれか１つのワード線ＷＬｉをアクティブ（ここではＨレベル）にする。これとともに、列アドレスＡ３〜Ａ６が確定することにより、プリカラムデコーダＰＣＤが図９中に示す列選択線ＣＳ０〜ＣＳ１５のうち何れか１つＣＳｊをアクティブ（Ｈレベル）にする。したがって、列選択手段Ｙ−ＤＥＣ内の、その列選択線ＣＳｊにつながるのＮＭＯＳトランジスタＮＴｃがオンとなって、各メモリセルアレイＭＡｍ毎に８個のメモリセルＭｍｋｉｊ（ｍ＝０〜１５、ｋ＝０〜７）が選択される。この結果、各メモリセルＭｍｋｉｊの情報が、ビット線Ｂｍｋｉｊを介して、列選択手段Ｙ−ＤＥＣの出力ＤｍＢｋ（ｍ＝０〜１５、ｋ＝０〜７）としてセンスアンプ回路群ＳＡに入力される。そして、図１０中の時刻ｔ１に各メモリセルアレイＭＡｍ対応した８個のセンスアンプＳＡｋ（ｋ＝０〜７）の出力ＤｍＳ０〜ＤｍＳ７が確定し、アドレス信号Ａ３〜Ａ１９により指定された番地のデータ（ページデータ）の読み出しが完了する。
【００１０】
次に、ページ内アドレスＡ０〜Ａ２の遷移開始から、遅延時間（ｔ４〜ｔ３）毎に高速読み出しが可能なページモードとなる。すなわち、ページ内アドレスＡ０〜Ａ２に従って、図８中のページモードデコーダ回路ＰＭＤの出力信号Ｐ０〜Ｐ７の何れか１つのみがアクティブ（Ｈレベル）となる。これにより、セレクタ回路ＳＥＬによって、各メモリセルアレイＭＡｍに対応したラッチ回路ＬＴＨｋ（ｋ＝０〜７）の出力の何れか１つＤｍＳｋが選択され、これが出力回路ＯＢｕｆを介して図１０中の時刻ｔ２に出力端子Ｄｍに出力される（ページＰｈの第１ワードＷ０）。その後、時刻ｔ３にページ内アドレスＡ０〜Ａ２が遷移を開始すると、セレクタ回路ＳＥＬではラッチ回路ＬＴＨｋの出力データＤｍＳｋ（ｋ＝０〜７）が順次選択され、これが出力回路ＯＢｕｆを介して時刻ｔ４に出力端子Ｄｍに出力される（ページＰｈの第２ワードＷ１）。
【００１１】
なお、アドレスＡ３〜Ａ１９が遷移して新たなページアドレス（ｈ＋１番地）が指定された場合は、再び既に述べたのと同様なランダムアクセスモードの動作を行う。
【００１２】
このように、ページモード機能を有する半導体記憶装置は、アドレス信号Ａ３〜Ａ１９（すなわちページアドレス）が遷移した場合は、アドレス信号の確定から出力端子Ｄｍのデータが確定するまでにはビット線Ｂｍｋｉｊ、センスアンプＳＡｋ及びセレクタＳＥＬの動作時間を必要とするが、アドレス信号Ａ０〜Ａ２（すなわちページ内アドレス）が遷移した場合は、セレクタＳＥＬの選択切換動作の時間を必要とするだけであるから、ページ内アドレスの遷移に対して高速に読み出しを行うことができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のようなページモードを有する半導体記憶装置は、ページ内アクセス時には高速に読み出しを行えるが、ランダムアクセス（ページ間アクセス）時には比較的低速なままであり、平均アクセスタイムがあまり改善されないという問題がある。
【００１４】
ここで、平均アクセスタイムは、１ページに含まれるワード数を増やすことにより短縮できるが、１ページに含まれるワード数を増やすにはセンスアンプやラッチ回路の数を増やす必要があり、チップ面積が大幅に増加する欠点がある。
【００１５】
また、ページ間で高速にアクセスする技術として、図１１に示すように、各センスアンプＳ／Ａの出力側に、それぞれ第１のラッチ回路１１と信号Ｅによってオンオフ制御されるスイッチ（トランジスタ）１３を直列に接続するとともに、これらに対して並列に、第２のラッチ回路１２と信号Ｆによってオンオフ制御されるスイッチ（トランジスタ）１４を直列に接続する方式が提案されている（特開昭６０−１７５２９３号公報）。この方式では、行アドレスが遷移してデータが第１のラッチ回路群１１，１１，…にラッチされると、すぐに行アドレスが遷移し、スイッチ１３がオンして列アドレスで第１のラッチ回路群１１，１１，…のデータが読み出されている間に第２のラッチ回路群１２，１２，…にデータをラッチする。続いて、行アドレスが遷移し、スイッチ１４がオンして列アドレスで第２のラッチ回路群１２，１２，…のデータが読み出されている間に第１のラッチ回路群１１，１１，…にデータをラッチする。このような過程を順次繰り返すことによって、ページ間アクセスであっても高速に読み出しを行うことができる。
【００１６】
しかしながら、図１１の方式では１本のビット線当たり２個のラッチ回路１１，１２と２個のスイッチ１３，１４を使用しているため、図８のものに対してチップ面積が大幅に増加するという欠点がある。
【００１７】
そこで、この発明の目的は、チップ面積の増加をできる限り抑えつつ、平均アクセスタイムを短縮することができる半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体記憶装置は、ランダムアクセス時に、入力されたページアドレスに応じてメモリセルアレイの記憶データのうち１ページ分の複数のワードデータを同時に読み出し、ページアクセス時に、入力されたページ内アドレスに応じて上記ワードデータの１つをセレクタ回路によって選択して出力するアクセスモードを有する半導体記憶装置において、入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出して保持するセンスアンプと、上記センスアンプに保持されているデータを受けて保持することができるラッチ回路と、上記センスアンプに保持されているデータと上記ラッチ回路に保持されているデータとを受けて、これら２つのデータのうちの一方を選択して出力するスイッチ回路と、上記センスアンプに保持されているデータに対応する第１のページアドレス、および上記ラッチ回路に保持されているデータに対応する第２のページアドレスを記憶するページアドレス記憶部と、ページアドレスが入力されたとき、入力されたページアドレスと上記第１、第２のページアドレスとをそれぞれ比較して、上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致したことを表す第１若しくは第２の一致信号、または上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致しないことを表す不一致信号を出力するページアドレス比較部を備え、上記ページアドレス比較部が上記第１若しくは第２の一致信号を出力したとき、その一致信号に応じて、上記センスアンプ若しくはラッチ回路に保持されているデータの一方を上記スイッチ回路が選択して上記セレクタ回路へ出力する一方、上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプが上記入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出し、このセンスアンプが読み出したデータを上記スイッチ回路が選択して上記セレクタ回路へ出力するとともに、上記入力されたページアドレスを上記ページアドレス記憶部が第１のページアドレスとして記憶し、さらに、上記センスアンプに既に保持されているデータを上記ラッチ回路が保持するとともに、上記ページアドレス記憶部に第１のページアドレスとして記憶されていたページアドレスを第２のページアドレスとして記憶することを特徴とする。
【００１９】
この発明の半導体記憶装置では、入力されたページアドレスが第１若しくは第２のページアドレスに一致した場合は、ページアドレス比較部が第１若しくは第２の一致信号を出力する。この場合は、メモリのアクセスを行わずに、センスアンプ若しくはラッチ回路に保持されている１ページ分のワードデータ（ページデータ）をスイッチ回路が選択してセレクタ回路へ出力する。そして、ページアクセス時に、入力されたページ内アドレスに応じてワードデータの１つをセレクタ回路によって選択して出力する。したがって、ランダムアクセスの回数が減って、平均アクセスタイムが短縮される。
【００２０】
しかも、１本のビット線当たり１個のラッチ回路と１個のスイッチを備えれば良いので、図１１のもの（１本のビット線当たり２個のラッチ回路と２個のスイッチを備える）に比してチップ面積の増加が抑えられる。
【００２２】
また、この半導体記憶装置では、入力されたページアドレスが第１若しくは第２のページアドレスの何れにも一致しない場合は、ページアドレス比較部が不一致信号を出力して、この不一致信号に基づいてランダムアクセスを行う。すなわち、上記センスアンプが上記入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出し、このセンスアンプが読み出したデータを上記スイッチ回路が選択して上記セレクタ回路へ出力する。これにより、入力されたページアドレスが第１若しくは第２のページアドレスの何れにも一致しない場合に、ワードデータの読み出しが円滑に行われる。
【００２３】
なお、上記ページアドレス記憶部が上記入力されたページアドレスを上記第１ページアドレスとして記憶するので、結果として、上記ページアドレス記憶部は上記センスアンプが保持するデータに対応するページアドレスを第１ページアドレスとして記憶することになる。
【００２５】
また、この半導体記憶装置では、上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプに既に保持されているデータを上記ラッチ回路が保持するので、ページアドレスの入力順にページデータを保持するＦＩＦＯ（Ｆirst Ｉn Ｆirst Ｏut）動作が行われる。なお、上記ページアドレス記憶部に第１のページアドレスとして記憶されていたページアドレスを第２のページアドレスとして記憶するので、結果として、上記ページアドレス記憶部は上記ラッチ回路が保持するデータに対応するページアドレスを上記第２ページアドレスとして記憶することになる。
【００２６】
別の局面では、この発明の半導体記憶装置は、ランダムアクセス時に、入力されたページアドレスに応じてメモリセルアレイの記憶データのうち１ページ分の複数のワードデータを同時に読み出し、ページアクセス時に、入力されたページ内アドレスに応じて上記ワードデータの１つをセレクタ回路によって選択して出力するアクセスモードを有する半導体記憶装置において、入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出して保持するセンスアンプと、上記センスアンプに保持されているデータを受けて保持することができるラッチ回路と、上記センスアンプに保持されているデータと上記ラッチ回路に保持されているデータとを受けて、これら２つのデータのうちの一方を選択して出力するスイッチ回路と、上記センスアンプに保持されているデータに対応する第１のページアドレス、および上記ラッチ回路に保持されているデータに対応する第２のページアドレスを記憶するページアドレス記憶部と、
ページアドレスが入力されたとき、入力されたページアドレスと上記第１、第２のページアドレスとをそれぞれ比較して、上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致したことを表す第１若しくは第２の一致信号、または上記入力されたページアドレスと上記第１若しくは第２のページアドレスとが一致しないことを表す不一致信号を出力するページアドレス比較部を備え、上記ページアドレス比較部が上記第１若しくは第２の一致信号を出力したとき、その一致信号に応じて、上記センスアンプ若しくはラッチ回路に保持されているデータの一方を上記スイッチ回路が選択して上記セレクタ回路へ出力する一方、上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプが上記入力されたページアドレスに応じて上記メモリセルアレイから１ページ分のワードデータを読み出し、このセンスアンプが読み出したデータを上記スイッチ回路が選択して上記セレクタ回路へ出力するとともに、上記入力されたページアドレスを上記ページアドレス記憶部が第１のページアドレスとして記憶し、さらに、第１および第２のページアドレスのうち前回入力されたページアドレスに対応するデータをラッチ回路に保持し、上記前回入力されたページアドレスを上記ページアドレス記憶部が第２のページアドレスとして記憶することを特徴とする。
【００２７】
この発明の半導体記憶装置では、上記ページアドレス比較部が上記不一致信号を出力したとき、第１および第２のページアドレスのうち前回入力されたページアドレスに対応するデータをラッチ回路に保持するので、もっとも最近入力されたページアドレスに対応するページデータを保持するＬＲＵ（Ｌeast Ｒecently Ｕse）動作が可能となる。なお、この発明は、ＦＩＦＯ動作に代えてＬＲＵ動作を行うこと以外は、先に述べた発明と同じ作用効果を奏する。
【００２８】
一実施形態の半導体記憶装置は、上記前回入力されたページアドレスが上記第１および第２のページアドレスのうち何れであるかを、フラグ記憶部に設定されたフラグによって判別することを特徴とする。
【００２９】
この一実施形態の半導体記憶装置では、前回入力されたページアドレスが上記第１および第２のページアドレスのうち何れであるかを判別することができる。したがって、ＬＲＵ動作が円滑に行われる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照しながら詳細に説明する。
【００３１】
図１は、この発明の一実施形態の不揮発性メモリのブロック構成を示している。この不揮発性メモリは、図８に示したものと同様に、入力アドレスが２０ビット（Ａ０〜Ａ１９）、出力データが１６ビット（Ｄ０〜Ｄ１５）で１６メガビットの記憶容量を有している。ページモードで読み出される１ページは、入力アドレスＡ０〜Ａ１９のうちのページ内アドレスＡ０〜Ａ２で指定される８ワードからなっている。
【００３２】
この不揮発性メモリは、図８に示したものに加えて、スイッチ回路群ＳＷと、アドレス判定回路１０を備えている。なお、図８中の構成要素と同一の構成要素には同一の符号を付して個々の説明を省略する。
【００３３】
センスアンプ回路群ＳＡを構成する各センスアンプＳＡｋの出力ＤｍＳｋは２系統に分岐され、分岐された一方の出力はラッチ回路群ＬＴＨを介してラッチ回路ＬＴＨｋの出力ＤｍＬｋとしてスイッチ回路群ＳＷに入力され、分岐された他方の出力ＤｍＳｋは直接スイッチ回路群ＳＷに入力されている。
【００３４】
スイッチ回路群ＳＷは、各メモリセルアレイＭＡｍに対応した８個単位のスイッチ回路ＳＷｋ（ｋ＝０〜７）を有している。各スイッチ回路ＳＷｋは、図２に示すように、ラッチ回路ＬＴＨｋとセレクタ回路ＳＥＬとの間に介挿されたＮチャネル型ＭＯＳトランジスタＮＴ１と、センスアンプＳＡｋとセレクタ回路ＳＥＬとの間に介挿されたＮチャネル型ＭＯＳトランジスタＮＴ２とを有している。トランジスタＮＴ１は後述する比較信号ＣＭＰ２によって直接オンオフ制御される一方、トランジスタＮＴ２はその比較信号ＣＭＰ２をインバータＩＮＶ（Ｐチャネル型ＭＯＳトランジスタＰＴｉおよびＮチャネル型ＭＯＳトランジスタＮＴｉからなる）によって反転させた信号によってオンオフ制御されるようになっている。したがって、比較信号ＣＭＰ２がＨ（高）レベルのときはトランジスタＮＴ１がオン、トランジスタＮＴ２がオフして、ラッチ回路ＬＴＨｋの出力ＤｍＬｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。一方、比較信号ＣＭＰ２がＬ（低）レベルのときはトランジスタＮＴ１がオフ、トランジスタＮＴ２がオンして、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。
【００３５】
各ラッチ回路ＬＴＨｋ、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤは、後述するページアドレス不一致信号ＡＴＤＰ１がアクティブ（一時的にＨレベルになる）を受けたときに限り、それに同期して動作するようになっている。
【００３６】
アドレス判定回路１０は、図４に示すように、ページアドレス記憶部としての第１ページアドレス記憶領域ＡＤＲ１および第２ページアドレス記憶領域ＡＤＲ２と、スイッチ回路１３と、ページアドレス比較部としての第１ページアドレス比較器１４および第２ページアドレス比較器１５と、ＯＲ（論理和）回路１６と、ＡＮＤ（論理積）回路１７を備えている。
【００３７】
第１ページアドレス記憶領域ＡＤＲ１は、ページアドレス不一致信号ＡＴＤＰ１がアクティブになったとき、その時点の入力ページアドレスＡ３〜Ａ１９を取り込んで記憶する。第２ページアドレス記憶領域ＡＤＲ２は、ページアドレス不一致信号ＡＴＤＰ１がアクティブになったとき、その時点のスイッチ回路１３が出力しているページアドレスＡ３〜Ａ１９を取り込んで記憶する。
【００３８】
ＯＲ回路１６は、第１ページアドレス比較器１４の出力（比較信号）ＣＭＰ１と第２ページアドレス比較器１５の出力（比較信号）ＣＭＰ２との論理和を表す比較信号ＣＭＰを出力する。ＡＮＤ回路１７は、この比較信号ＣＭＰを反転させた信号と、入力ページアドレスＡ３〜Ａ１９の遷移を表すページアドレス遷移信号ＡＴＤＰとの論理積を表すページアドレス不一致信号ＡＴＤＰ１を出力する。なお、各信号のＨレベルが論理１、Ｌレベルが論理０に対応する。
【００３９】
スイッチ回路１３は、ＯＲ回路１６の出力（比較信号）ＣＭＰに基づいて、入力端子Ｓ１側の信号と入力端子Ｓ２側の信号とを切り換えて出力する。すなわち、比較信号ＣＭＰがＬレベルのとき、入力端子Ｓ１側の信号、すなわち第１ページアドレス記憶領域ＡＤＲ１が出力したページアドレスＡ３〜Ａ１９を出力する。一方、比較信号ＣＭＰがＨレベルのとき、入力端子Ｓ２側の信号、すなわちその時点で入力されているページアドレスＡ３〜Ａ１９を出力する。
【００４０】
第１ページアドレス比較器１４は、入力ページアドレスＡ３〜Ａ１９と第１ページアドレス記憶領域ＡＤＲ１が記憶しているページアドレスＡ３〜Ａ１９とを比較して、両者の一致または不一致を表す比較信号ＣＭＰ１を出力する。一方、第２ページアドレス比較器１５は、入力ページアドレスＡ３〜Ａ１９と第２ページアドレス記憶領域ＡＤＲ２が記憶しているページアドレスＡ３〜Ａ１９とを比較して、両者の一致または不一致を表す比較信号ＣＭＰ２を出力する。
【００４１】
このアドレス判定回路１０は、ページアドレス遷移信号ＡＴＤＰ（図示しないページアドレス遷移検出回路によって作成され、入力ページアドレスＡ３〜Ａ１９が遷移したとき一時的にＨレベルになる）に同期して動作する。次の（動作１）〜（動作５）に、入力ページアドレスＡ３〜Ａ１９が遷移したときのアドレス判定回路１０の動作を具体的に説明する。
【００４２】
（動作１）  図４において、初期状態では比較信号ＣＭＰ１，ＣＭＰ２，ＣＭＰがいずれも不一致（Ｌ）であるものとする。比較信号ＣＭＰが不一致（Ｌ）であるから、スイッチ回路１３は入力端子Ｓ１側の信号を通過させる状態にある。入力ページアドレスＡ３〜Ａ１９が遷移した結果、ページアドレス遷移信号ＡＴＤＰがアクティブとなり、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなると、第１ページアドレス記憶領域ＡＤＲ１にこの時点の入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ１」と呼ぶ。）が記憶される。一方、比較信号ＣＭＰが不一致（Ｌ）であるからスイッチ回路１３は入力端子Ｓ１側の信号を出力する状態にあり、第２ページアドレス記憶領域ＡＤＲ２の記憶内容は不定（これを「Ｘ１」と呼ぶ。）となる。
【００４３】
（動作２）  次に、ページアドレス遷移信号ＡＴＤＰがアクティブとなったとき、入力ページアドレスＡ３〜Ａ１９が前回のページアドレスＰＡ１を維持すると、比較信号ＣＭＰ１は一致（Ｈ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ１を維持し、第２ページアドレス記憶領域ＡＤＲ２は記憶内容Ｘ１を維持する。
【００４４】
（動作３）  次に、ページアドレスが遷移してページアドレス遷移信号ＡＴＤＰがアクティブとなったとき、前回のページアドレスＰＡ１とは異なるページアドレスＡ３〜Ａ１９（これを「ＰＡ２」と呼ぶ。）が入力されると、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、第１ページアドレス記憶領域ＡＤＲ１はこの時点の入力ページアドレスＰＡ２を取り込んで記憶する。一方、比較信号ＣＭＰが不一致（Ｌ）であるからスイッチ回路１３は入力端子Ｓ１側の信号を出力するので、第２ページアドレス記憶領域ＡＤＲ２は第１ページアドレス記憶領域ＡＤＲ１が出力したページアドレスＰＡ１を取り込んで記憶する。
【００４５】
（動作４）  次に、ページアドレスが遷移してページアドレス遷移信号ＡＴＤＰがアクティブとなったとき、前前回のページアドレスＰＡ１や前回のページアドレスＰＡ２とは異なるページアドレスＡ３〜Ａ１９（これを「ＰＡ３」と呼ぶ。）が入力されると、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、第１ページアドレス記憶領域ＡＤＲ１はこの時点の入力ページアドレスＰＡ３を取り込んで記憶する。一方、比較信号ＣＭＰが不一致（Ｌ）であるからスイッチ回路１３は入力端子Ｓ１側の信号を出力するので、第２ページアドレス記憶領域ＡＤＲ２は第１ページアドレス記憶領域ＡＤＲ１が出力したページアドレスＰＡ２を取り込んで記憶する。
【００４６】
（動作５）  次に、ページアドレスが遷移してページアドレス遷移信号ＡＴＤＰがアクティブとなったとき、入力ページアドレスＡ３〜Ａ１９が前前回の入力ページアドレスＰＡ３と一致すると、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は一致（Ｈ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ３を維持し，第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ２を維持する。
【００４７】
なお、図５中のページアドレス記憶部の欄に、上記（動作１）〜（動作５）における第１および第２ページアドレス記憶領域ＡＤＲ１，ＡＤＲ２の記憶内容を示している。Ｘ１，Ｘ２は不定データを示している。また、図５中の保持データの欄で、ＰＤ１〜ＰＤ３はそれぞれページアドレスＰＡ１〜ＰＡ３に対応するページデータを示し、ＰＤｘは不定データを示している。また、図６は上記（動作１）〜（動作５）における動作タイミングを示している。
【００４８】
次に、図１および図４を参照しながら、この不揮発性メモリ全体の動作を説明する。この例ではＦＩＦＯ動作を行う。
【００４９】
▲１▼  図１において、初期状態では、ページアドレスが遷移した場合はランダムアクセスを行う。すなわち、入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ１」とする。）に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ１」に相当する。）がセンスアンプ群ＳＡに出力される。初期状態では、上記（動作１）で述べたようにアドレス判定回路１０の比較信号ＣＭＰ２が不一致（Ｌ）となっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００５０】
この時のページアドレスＰＡ１は、上記（動作１）で述べたように、図４に示したアドレス判定回路１０の第１ページアドレス記憶領域ＡＤＲ１に記憶される。
【００５１】
▲２▼  次に、ページアドレスが遷移して、前回のページアドレスＰＡ１と異なるページアドレスＡ３〜Ａ１９（これを「ＰＡ２」とする。）が入力されたとする。この場合、上記（動作３）で述べたように、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、アドレス判定回路１０の第１ページアドレス記憶領域ＡＤＲ１は今回のページアドレスＰＡ２を取り込んで記憶する。また、第２ページアドレス記憶領域ＡＤＲ２は、第１ページアドレス記憶領域ＡＤＲ１が出力した前回のページアドレスＰＡ１を取り込んで記憶する。
【００５２】
この場合、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなることから、前回のページアドレスＰＡ１に対応するセンスアンプＳＡｋの出力ＤｍＳｋをラッチ回路ＬＴＨｋが保持する。
【００５３】
これと並行して、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤがページアドレス不一致信号ＡＴＤＰ１に同期して動作して、今回のページアドレスＰＡ２についてランダムアクセスを行う。これにより、今回のページアドレスＰＡ２に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ２」に相当する。）がセンスアンプ群ＳＡに出力される。比較信号ＣＭＰ２が不一致（Ｌ）になっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００５４】
▲３▼  次に、ページアドレスが遷移して新たなページアドレスＡ３〜Ａ１９が入力されたとする。この場合、アドレス判定回路１０の第１ページアドレス比較器１４が今回の入力ページアドレスＡ３〜Ａ１９と第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレスＰＡ２とを比較するとともに、第２ページアドレス比較器１５が今回の入力ページアドレスＡ３〜Ａ１９と第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ１とを比較する。比較結果として次のｉ），ｉｉ），ｉｉｉ）の場合が考えられる。
【００５５】
ｉ）今回の入力ページアドレスＡ３〜Ａ１９と第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレスＰＡ２とが一致した場合は、上記（動作２）で述べたように、比較信号ＣＭＰ１は一致（Ｈ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ２を維持し、第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ１を維持する。
【００５６】
この場合、ページアドレスＰＡ２に対応するセンスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。そして、スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００５７】
ｉｉ）今回の入力ページアドレスＡ３〜Ａ１９と第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ１とが一致した場合は、上記（動作５）に述べたように、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は一致（Ｈ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ２を維持し，第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ１を維持する。
【００５８】
この場合、ページアドレスＰＡ１に対応するラッチ回路ＬＴＨｋの出力ＤｍＬｋがスイッチ回路ＳＷｋの出力として出力される。そして、スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００５９】
ｉｉｉ）今回の入力ページアドレスＡ３〜Ａ１９が第１ページアドレス記憶領域ＡＤＲ１，第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ２，ＰＡ１の何れとも一致しない場合は、上記（動作４）で述べたように比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、第１ページアドレス記憶領域ＡＤＲ１はこの時点の入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ３」とする。）を取り込んで記憶する。また、第２ページアドレス記憶領域ＡＤＲ２は、第１ページアドレス記憶領域ＡＤＲ１が出力したページアドレスＰＡ２を取り込んで記憶する。
【００６０】
この場合、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなることから、前回のページアドレスＰＡ２に対応するセンスアンプＳＡｋの出力ＤｍＳｋをラッチ回路ＬＴＨｋが保持する。
【００６１】
これと並行して、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤがページアドレス不一致信号ＡＴＤＰ１に同期して動作して、今回のページアドレスＰＡ３についてランダムアクセスを行う。これにより、今回のページアドレスＰＡ３に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ３」に相当する。）がセンスアンプ群ＳＡに出力される。比較信号ＣＭＰ２が不一致（Ｌ）になっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される（ＦＩＦＯ動作）。
【００６２】
この不揮発性メモリでは、ランダムアクセスの回数を減らして、平均アクセスタイムを短縮することができる。しかも、１本のビット線当たり１個のラッチ回路と１個のスイッチを備えれば良いので、図１１のものに比してチップ面積の増加を抑えることができる。
【００６３】
図７は、ＬＲＵ動作を実現するための、上記アドレス判定回路１０の変形例（符号１０Ａで表す）を示している。このアドレス判定回路１０Ａは、上記アドレス判定回路１０の構成要素に加えて、第１ページアドレス記憶領域ＡＤＲ１に設けられたフラグ記憶部Ｆ１と、第２のページアドレス記憶領域ＡＤＲ２に設けられたフラグ記憶部Ｆ２と、ＡＮＤ回路１８を備えている。
【００６４】
フラグ記憶部Ｆ２は、フラグが立っている（フラグ信号ＦＬＧ＝Ｈ）か、フラグが立っていない（フラグ信号ＦＬＧ＝Ｌ）かのいずれかの状態を記憶することができる。フラグ記憶部Ｆ１の記憶内容はフラグ記憶部Ｆ２の記憶内容と常に反対に設定される。
【００６５】
各フラグ記憶部Ｆ１，Ｆ２のフラグ（以下、それぞれ「フラグＦ１」，「フラグＦ２」という。）の立て方は、具体的には次のルールに従う。
【００６６】
・入力ページアドレスが第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレスと一致した場合、一致した第１ページアドレス記憶領域ＡＤＲ１側のフラグＦ１を立てる。
【００６７】
・入力ページアドレスが第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスと一致した場合、一致した第２ページアドレス記憶領域ＡＤＲ２側のフラグＦ２を立てる。
【００６８】
・入力ページアドレスが第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレス、第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスのいずれとも不一致の場合、第１ページアドレス記憶領域ＡＤＲ１側のフラグＦ１を立てる。
【００６９】
ＡＮＤ回路１８は、フラグ信号ＦＬＧとページアドレス不一致信号ＡＴＤＰ１との論理積を表すページアドレス不一致信号ＡＴＤＰ２を出力する。
【００７０】
この例では、図１のラッチ回路群ＬＴＨは、このページアドレス不一致信号ＡＴＤＰ２がアクティブになった場合に限り、それに同期して動作する。また、第２ページアドレス記憶領域ＡＤＲ２は、ページアドレス不一致信号ＡＴＤＰ２がアクティブになったとき、その時点のスイッチ回路１３が出力しているページアドレスＡ３〜Ａ１９を取り込んで記憶する。
【００７１】
図１の不揮発性メモリが、アドレス判定回路１０に代えて図７のアドレス判定回路１０Ａを備えた場合、全体として次のように動作する。
【００７２】
▲１▼  図１において、初期状態では、ページアドレスが遷移した場合はランダムアクセスを行う。すなわち、入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ１」とする。）に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ１」に相当する。）がセンスアンプ群ＳＡに出力される。初期状態では、上記（動作１）で述べたようにアドレス判定回路１０Ａの比較信号ＣＭＰ２が不一致（Ｌ）となっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００７３】
この時のページアドレスＰＡ１は、図７に示したアドレス判定回路１０Ａの第１ページアドレス記憶領域ＡＤＲ１に記憶される。これに伴って、フラグＦ１が立てられる。
【００７４】
▲２▼  次に、ページアドレスが遷移して、前回のページアドレスＰＡ１と異なるページアドレスＡ３〜Ａ１９（これを「ＰＡ２」とする。）が入力されたとする。この場合、上記（動作３）で述べたように、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、アドレス判定回路１０Ａの第１ページアドレス記憶領域ＡＤＲ１は今回のページアドレスＰＡ２を取り込んで記憶する。また、比較信号ＣＭＰが不一致（Ｌ）となっているので、スイッチ回路１３は入力端子Ｓ１側の信号を選択する状態にある。しかも、フラグＦ２が立っていない状態でページアドレス不一致信号ＡＴＤＰ１がアクティブとなることから、ページアドレス不一致信号ＡＴＤＰ２がアクティブとなる。したがって、スイッチ回路１３を介して、第２ページアドレス記憶領域ＡＤＲ２は、第１ページアドレス記憶領域ＡＤＲ１が出力した前回のページアドレスＰＡ１を取り込んで記憶する。これらの結果として、フラグＦ１が立てられたままとなる。
【００７５】
この場合、ページアドレス不一致信号ＡＴＤＰ２がアクティブとなることから、前回のページアドレスＰＡ１に対応するセンスアンプＳＡｋの出力ＤｍＳｋをラッチ回路ＬＴＨｋが保持する。
【００７６】
これと並行して、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤがページアドレス不一致信号ＡＴＤＰ１に同期して動作して、今回のページアドレスＰＡ２についてランダムアクセスを行う。これにより、今回のページアドレスＰＡ２に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ２」に相当する。）がセンスアンプ群ＳＡに出力される。比較信号ＣＭＰ２が不一致（Ｌ）になっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００７７】
▲３▼  次に、ページアドレスが遷移して新たなページアドレスＡ３〜Ａ１９が入力されたとする。この場合、アドレス判定回路１０Ａの第１ページアドレス比較器１４が今回の入力ページアドレスＡ３〜Ａ１９と第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレスＰＡ２とを比較するとともに、第２ページアドレス比較器１５が今回の入力ページアドレスＡ３〜Ａ１９と第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ１とを比較する。比較結果として次のｉ），ｉｉ），ｉｉｉ）の場合が考えられる。
【００７８】
ｉ）今回の入力ページアドレスＡ３〜Ａ１９と第１ページアドレス記憶領域ＡＤＲ１に記憶されているページアドレスＰＡ２とが一致した場合は、上記（動作２）で述べたように、比較信号ＣＭＰ１は一致（Ｈ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１，ＡＴＤＰ２がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ２を維持し、第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ１を維持する。したがって、フラグＦ１が立てられたままとなる。
【００７９】
この場合、ページアドレスＰＡ２に対応するセンスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。そして、スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００８０】
ｉｉ）今回の入力ページアドレスＡ３〜Ａ１９と第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ１とが一致した場合は、上記（動作５）に述べたように、比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は一致（Ｈ）となり、したがって比較信号ＣＭＰは一致（Ｈ）となる。したがって、ページアドレス不一致信号ＡＴＤＰ１，ＡＴＤＰ２がアクティブになることはなく、第１ページアドレス記憶領域ＡＤＲ１は記憶内容ＰＡ２を維持し，第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ１を維持する。入力ページアドレスＡ３〜Ａ１９が第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ１と一致したことから、フラグＦ２が立てられた状態となる。
【００８１】
この場合、ページアドレスＰＡ１に対応するラッチ回路ＬＴＨｋの出力ＤｍＬｋがスイッチ回路ＳＷｋの出力として出力される。そして、スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００８２】
ｉｉｉ）今回の入力ページアドレスＡ３〜Ａ１９が第１ページアドレス記憶領域ＡＤＲ１，第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ２，ＰＡ１の何れとも一致しない場合は、上記（動作４）で述べたように比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、第１ページアドレス記憶領域ＡＤＲ１はこの時点の入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ３」とする。）を取り込んで記憶する。また、比較信号ＣＭＰが不一致（Ｌ）であるから、スイッチ回路１３は入力端子Ｓ１側の信号を選択する状態にある。しかも、フラグＦ２が立っていない（フラグ信号ＦＬＧ＝Ｌ）ので、ページアドレス不一致信号ＡＴＤＰ１がアクティブになることによってページアドレス不一致信号ＡＴＤＰ２もアクティブとなる。したがって、スイッチ回路１３を介して、第２ページアドレス記憶領域ＡＤＲ２は、第１ページアドレス記憶領域ＡＤＲ１が出力したページアドレスＰＡ２を取り込んで記憶する。これらの結果として、フラグＦ１が立てられた状態となる。
【００８３】
この場合、ページアドレス不一致信号ＡＴＤＰ２がアクティブとなることから、前回のページアドレスＰＡ２に対応するセンスアンプＳＡｋの出力ＤｍＳｋをラッチ回路ＬＴＨｋが保持する。
【００８４】
これと並行して、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤがページアドレス不一致信号ＡＴＤＰ１に同期して動作して、今回のページアドレスＰＡ３についてランダムアクセスを行う。これにより、今回のページアドレスＰＡ３に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ３」に相当する。）がセンスアンプ群ＳＡに出力される。比較信号ＣＭＰ２が不一致（Ｌ）になっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される。
【００８５】
▲４▼  次に、前回の動作が上記▲３▼のｉｉ）に相当する動作であって、今回のページアドレスＡ３〜Ａ１９が入力された時点でフラグＦ２が立っているものとする（フラグ信号ＦＬＧ＝Ｈ）。しかも、今回の入力ページアドレスＡ３〜Ａ１９（これを「ＰＡ３」とする。）は、第１ページアドレス記憶領域ＡＤＲ１，第２ページアドレス記憶領域ＡＤＲ２に記憶されているページアドレスＰＡ２，ＰＡ１の何れとも一致しないものとする。
【００８６】
この場合、上記（動作４）で述べたように比較信号ＣＭＰ１は不一致（Ｌ）、比較信号ＣＭＰ２は不一致（Ｌ）となり、したがって比較信号ＣＭＰも不一致（Ｌ）となる。これにより、ページアドレス不一致信号ＡＴＤＰ１がアクティブとなって、第１ページアドレス記憶領域ＡＤＲ１はこの時点の入力ページアドレスＰＡ３を取り込んで記憶する。一方、フラグＦ２が立っている（フラグ信号ＦＬＧ＝Ｈ）ので、ページアドレス不一致信号ＡＴＤＰ１がアクティブになったとしてもページアドレス不一致信号ＡＴＤＰ２は非アクティブのままであるから、第２ページアドレス記憶領域ＡＤＲ２は記憶内容ＰＡ１を維持する。これらの結果として、フラグＦ１が立てられた状態となる。
【００８７】
また、ページアドレス不一致信号ＡＴＤＰ２は非アクティブのままであるから、ラッチ回路群ＬＴＨは状態を維持する。すなわち、各ラッチ回路ＬＴＨｋは、前前回のページアドレスＰＡ１に対応するセンスアンプＳＡｋの出力ＤｍＳｋを保持したままとなる。
【００８８】
これと並行して、プリロウデコーダＰＲＤおよびプリカラムデコーダＰＣＤがページアドレス不一致信号ＡＴＤＰ１に同期して動作して、今回のページアドレスＰＡ３についてランダムアクセスを行う。これにより、今回のページアドレスＰＡ３に対応するページデータＤｍＢ０〜ＤｍＢ７（ｍ＝０〜１５，ｋ＝０〜７）の全て（これは「ＰＤ３」に相当する。）がセンスアンプ群ＳＡに出力される。比較信号ＣＭＰ２が不一致（Ｌ）になっているので、センスアンプＳＡｋの出力ＤｍＳｋがスイッチＳＷｋの出力ＤｍＷｋとして出力される。スイッチ回路群ＳＷの出力ＤｍＷｋは、ページ内アドレスＡ０〜Ａ２に応じてセレクタ回路ＳＥＬによって選択され、出力バッファＯＢｕｆを介してワードデータとして外部に出力される（ＬＲＵ動作）。
【００８９】
このようにした場合も、先の例と同様に、ランダムアクセスの回数を減らして、平均アクセスタイムを短縮することができる。しかも、１本のビット線当たり１個のラッチ回路と１個のスイッチを備えれば良いので、図１１のものに比してチップ面積の増加を抑えることができる。
【００９０】
【発明の効果】
以上より明らかなように、本半導体記憶装置では、入力されたページアドレスが第１若しくは第２のページアドレスに一致した場合は、メモリのアクセスを行わずに、センスアンプ若しくはラッチ回路に保持されている１ページ分のワードデータ（ページデータ）をスイッチ回路が選択してセレクタ回路へ出力して、ページアクセス時に、入力されたページ内アドレスに応じてワードデータの１つをセレクタ回路によって選択して出力する。したがって、ランダムアクセスの回数を減らして、平均アクセスタイムを短縮することができる。
【００９１】
しかも、１本のビット線当たり１個のラッチ回路と１個のスイッチを備えれば良いので、図１１のものに比してチップ面積の増加を抑ることができる。
【００９２】
また、この半導体記憶装置では、入力されたページアドレスが第１若しくは第２のページアドレスの何れにも一致しない場合は、ページアドレス比較部が不一致信号を出力して、この不一致信号に基づいてランダムアクセスを行うので、入力されたページアドレスが第１若しくは第２のページアドレスの何れにも一致しない場合に、ワードデータの読み出しを円滑に行うことができる。
【００９３】
また、この半導体記憶装置では、上記ページアドレス比較部が上記不一致信号を出力したとき、上記センスアンプに既に保持されているデータを上記ラッチ回路が保持するので、ＦＩＦＯ動作を行うことができる。
【００９４】
別の局面では、この発明の半導体記憶装置は、上記ページアドレス比較部が上記不一致信号を出力したとき、第１および第２のページアドレスのうち前回入力されたページアドレスに対応するデータをラッチ回路に保持するので、ＬＲＵ動作を行うことができる。
【００９５】
一実施形態の半導体記憶装置は、上記前回入力されたページアドレスが上記第１および第２のページアドレスのうち何れであるかを、フラグ記憶部に設定されたフラグによって判別するので、ＬＲＵ動作を円滑に行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態の不揮発性メモリの全体構成を示すブロック図である。
【図２】上記不揮発性メモリのスイッチ回路の構成を示す図である。
【図３】上記不揮発性メモリのセレクタ回路の構成を示す図である。
【図４】上記不揮発性メモリのアドレス判定回路を示す図である。
【図５】ページアドレス入力前後に上記不揮発性メモリの各部に保持されているデータを例示する図である。
【図６】上記不揮発性メモリの動作タイミングを例示する図である。
【図７】上記アドレス判定回路の変形例を示す図である。
【図８】従来の一般的な不揮発性メモリの全体構成を示すブロック図である。
【図９】図１０の不揮発性メモリのメモリセルアレイおよび列選択手段の構成を示す図である。
【図１０】図１０の不揮発性メモリの動作タイミングを示す図である。
【図１１】従来の不揮発性メモリであって１ビット線当たり２個のラッチ回路と２個のスイッチを備えたものを示す図である。
【符号の説明】
１０  アドレス判定回路
１１  ページアドレス記憶部
１２  ページアドレス比較部
１４  第１ページアドレス比較器
１５  第２ページアドレス比較器
ＡＤＲ１  第１ページアドレス記憶領域
ＡＤＲ２  第２ページアドレス記憶領域
ＳＡ  センスアンプ回路群
ＳＷ    スイッチ回路群
ＳＥＬ  セレクタ回路群
【図１】
0003577396.tif 000002
【図２】
0003577396.tif 000003
【図３】
0003577396.tif 000004
【図４】
0003577396.tif 000005
【図５】
0003577396.tif 000006
【図６】
0003577396.tif 000007
【図７】
0003577396.tif 000008
【図８】
0003577396.tif 000009
【図９】
0003577396.tif 000010
【図１０】
0003577396.tif 000011
【図１１】
0003577396.tif 000012