(57)【特許請求の範囲】
【請求項１】
望む機能を遂行させる各々のシナプスの加重値を貯蔵する加重値貯蔵手段と、
前記貯蔵手段に貯蔵された値をそれぞれのシナプスに伝達するためのインタフェ−ス手段と、
前記加重値貯蔵手段からの加重値を有するようプログラムし望む出力を出力するための多層神経回路網手段を備えることを特徴とするプログラムの可能な多層神経回路網。
【請求項２】
前記貯蔵手段は、
前記貯蔵手段のアドレスを指定するためのアドレス指定計数器と、
前記計数器により指定されたアドレスに外部から入力される加重値を入力するための読み取り及び書き込みの可能なメモリを具備することを特徴とする請求項１記載の多層神経回路網。
【請求項３】
前記インタフェ−ス手段は、
前記多層神経回路網の各々の該当する行アドレスを指定するための行アドレス指定デコ−ダ−と、
前記多層神経回路網の各々の該当する列アドレスを指定するための列アドレス指定デコ−ダ−を具備することを特徴とする請求項１記載の多層神経回路網。
【請求項４】
前記多層神経回路網の各々のアドレスに該当するセルは、
加重値の値ををポジティブにする複数個のPMOSトランジスタから構成されたシナプスPMOSトランジスタと、
加重値の値をネガチブにする複数個のNMOSトランジスタから構成されたシナプスNMOSトランジスタと、
前記インタフェ−ス手段の出力信号に応答するクロックが印加され前記メモリに貯蔵された加重値デ−タを入力するラッチ回路。
外部からのイネ−ブル信号と入力デ−タ信号に応答し前記ラッチ回路に貯蔵された加重値を前記シナプスPMOSトランジスタや前記シナプスNMOSトランジスタに伝達するためのゲ−ト回路を具備することを特徴とする請求項３記載のプログラムの可能な多層神経回路網。
【請求項５】
前記シナプスPMOSトランジスタは長さの異なる複数個のゲ−トを一つのトランジスタに形成することを特徴とする請求項４記載のプログラムの可能な多層神経回路網。
【請求項６】
前記シナプスNMOSトランジスタは長さの異なる複数個のゲ−トを一つのトランジスタに形成することを特徴とする請求項４記載のプログラムの可能な多層神経回路網。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は神経回路網に係り、特に多層神経回路網に関する。
【０００２】
【従来の技術】
一般的に多層神経回路網は学習により得られたシナプス加重値をそれぞれのシナプスが有するよう設計することにより望む機能を遂行させる。即ち、一つの製造された多層神経回路網は一つの機能のみを遂行することができた。それで、多層神経回路網を利用して認識システムを具現するのには限界があった。
【０００３】
【発明が解決しようとする課題】
本発明の目的は一つの多層神経回路網が使用者により多数の機能の遂行できるプログラム可能な多層神経回路網を提供することである。
【０００４】
【課題を解決するための手段】
前記の目的を達成するために本発明によるプログラムの可能な多層神経回路網は望む機能を遂行させるそれぞれのシナプスの加重値を貯蔵する加重値貯蔵手段と、前記貯蔵手段に貯蔵された値を各々のシナプスに伝達するためのインタフェ−ス手段と、前記加重値貯蔵手段からの加重値を有するようプログラムし望む出力を出力するための多層神経回路網手段を具備することを特徴とする。
【０００５】
【作用】
多層神経回路のシナプス加重値を調節し、入力に対する望む出力を出すようプログラムできる。
【０００６】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図１は本発明の一実施例によるプログラム可能な多層神経回路網のブロック図である。
図１において、学習された結果の加重値を貯蔵し前記貯蔵された加重値をそれぞれのシナプスに伝達するためのメモリ１０、前記メモリ１０の該当するアドレスを発生するためのアドレス発生回路２０、前記アドレス発生回路２０の出力信号を入力しデコ−ドして列アドレス信号を発生するための６対６４列アドレスデコ−ダ−３０、前記アドレス発生回路２０の出力信号を入力しデコ−ドして行アドレス信号を発生するための５対３２行アドレスデコ−ダ−４０と、前記列アドレスデコ−ダ−３０と行アドレスデコ−ダ−４０により選択され前記メモリ１０に貯蔵された加重値を有するシナプスからなる多層神経回路網５０、前記各シナプスの値を出力するためのニュ−ロン６０から構成されている。
【０００７】
そして前記各シナプスは６対６４列アドレスデコ−ダ−３０と５対３２行アドレスデコ−ダ−４０からの出力信号を入力する NORゲ−ト７０、前記 NORゲ−ト７０の出力信号に応答して動作し前記メモリ１０に貯蔵された加重値を貯蔵するＤラッチ８０（前記Ｄラッチ回路８０の最上位ビットは符号を貯蔵するための符号ビットであり、残りのビットは大きさビットを表す）。入力デ−タとイネ−ブル信号及び前記符号ビット信号が０である場合に応答し前記Ｄラッチ回路８０に貯蔵された信号を出力するためのNANDゲ−ト９０、入力デ−タとイネ−ブル信号及び前記符号ビット信号が１である場合に応答し前記Ｄラッチ回路８０に貯蔵された信号を出力するための ANDゲ−ト１００、前記NANDゲ−ト９０の出力信号によってイネ−ブルされるシナプスPMOSトランジスタ１１０、前記 ANDゲ−ト１００の出力信号によりイネ−ブルされるシナプスNMOSトランジスタ１２０から構成されている。前記構成で前記８ビットで構成された多層神経回路網を一つでなく複数個連結し構成することも可能である。又、回路が一つのチップに集積化される時前記多層神経回路網を除いた他の回路構成は外部に別に構成しても関係ない。
【０００８】
前記構成は次のように動作する。
第１段階；学習により得られた加重値をチップ選択信号とライトイネ−ブル信号に応答しアドレス発生回路２０によって選択されたアドレスに該当するメモリ１０に貯蔵する。
第２段階；リ−ドイネ−ブル信号に応答し前記アドレス発生回路２０の出力信号により選択されたアドレスに該当するメモリ１０に貯蔵されたデ−タをＤラッチ回路８０にラッチさせる。同時に前記アドレス発生回路２０の出力信号を前記行アドレスデコ−ダ−４０と前記列アドレスデコ−ダ−３０に入力しデコ−ドして一つのシナプスを選択する。
【０００９】
第３段階；前記行アドレスデコ−ダ−４０と前記列アドレスデコ−ダ−３０の出力があれば前記Ｄラッチ回路８０に貯蔵されたデ−タが出力される。同時にNANDゲ−ト９０や ANDゲ−ト１００は入力デ−タとイネ−ブル信号を入力しその出力をイネ−ブルして前記シナプスPMOSトランジスタ１１０やシナプスNMOSトランジスタ１２０が適切な加重値が持てる。このようにしてプログラム可能な多層神経回路網が具現できる。
【００１０】
図２は図１のシナプス MOSトランジスタを具現した回路を示す。
図２において、各々大きさが１、２、４、８、１６、３２、６４、１２８であるシナプスPMOSトランジスタとシナプスNMOSトランジスタのドレイン電極を共通接続し前記シナプスPMOSトランジスタのソ−ス電極は電源電圧に連結しゲ−ト電極で第１入力信号（Ｉ1 〜Ｉ8 ）を入力し前記シナプスNMOSトランジスタのソ−ス電極は接地電圧に連結しゲ−ト電極で第２入力信号（Ｉ1 ’〜Ｉ8 ’）を入力し前記ドレイン共通点を通じた出力信号をニュ−ロン１５０を通じて出力する。
【００１１】
図３は図１に使用される８ビット３入力NANDゲ−トを表す。図３において入力信号ＩＮとイネ−ブル信号ＥＮに応答し８ビットのデ−タを各々入力するための八つのNANDゲ−トから構成されている。図３に示した回路は入力信号ＩＮとイネ−ブル信号ＥＮが“ロ−”レベルである場合にNANDゲ−トに入力されるデ−タが“ロ−”レベルなら“ハイ”レベルが出力され“ハイ”レベルなら“ロ−”レベルが出力される。
【００１２】
図４は８ビットＤラッチ回路の構成を示す。
図４において、８ビットラッチ回路のそれぞれのビットは制御信号を反転するためのインバ−タ−２００、前記インバ−タ−２００の反転された信号を入力して反転するためのインバ−タ−２０１、前記インバ−タ−２００とインバ−タ−２０１の出力信号に制御され入力信号を伝送するためのCMOS伝送ゲ−ト２０２、前記CMOS伝送ゲ−ト２０２の出力信号とリセット信号ＣＤを入力するNANDゲ−ト２０３、前記NANDゲ−ト２０３の出力信号を反転するインバ−タ−２０４、前記インバ−タ−２００とインバ−タ−２０１の出力信号に応答し前記CMOS伝送ゲ−ト２０２の出力信号を伝送するためのCMOS伝送ゲ−ト２０５から構成されている。それで前記入力されるデ−タをラッチして出力する。
【００１３】
図５は図１の回路の５対３２列アドレスデコ−ダ−を示す。
図５において、五つのアドレス信号と反転されたアドレス信号を入力しその中の一つの出力のみをイネ−ブルさせる５入力NANDゲ−トから構成されている。
図６は図１の回路の６対６４行アドレスデコ−ダ−を示す。
図６において、六つのアドレス信号と反転されたアドレス信号を入力しその中の一つの出力のみをイネ−ブルさせる６入力NANDゲ−トから構成されている。
【００１４】
前記ラッチ回路やデコ−ダ−回路は一般に使用されるどんな回路を用いても関係ない。
従って、本発明は次のような長所がある。
第１、音声や文字を認識する認識回路に使用すれば望ましい。
第２、入力と出力に対するどんな機能でも満足させ得るようプログラムが可能である。即ち、様々な機能が遂行できる。
【図面の簡単な説明】
【図１】本発明による一実施例の８ビットシナプス値のための使用者によりプログラム可能な多層神経回路網のブロック図である。
【図２】図１に示した多層神経回路網に使用される８ビット神経大きさの比較器を示すである。
【図３】図１に示した多層神経回路網に使用される８ビット３入力NANDゲ−トを示す図である。
【図４】図１に示した多層神経回路網に使用される８ビットＤラッチを示す図である。
【図５】図１に示した多層神経回路網に使用される５対３２列デコ−ダ−を示す図である。
【図６】図１に示した多層神経回路網に使用される６対６４行デコ−ダ−を示す図である。
【符号の説明】
１０  メモリ
２０  アドレス発生回路
３０，４０  アドレスデコーダー
５０  多層関係回路網
６０  ニューロン
７０  NOR ゲート
８０  Ｄラッチ回路
９０，２０３  NANDゲート
１００  AND ゲート
１１０  シナプスPMOSトランジスタ
１２０  シナプスNMOSトランジスタ
２００，２０１，２０４  インバーター
２０２，２０５  CMOS伝送ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003550163.tif 000007