(57)【特許請求の範囲】
【請求項１】
ウェル内に形成され、行および列に配列された複数のメモリセルと、
前記複数行に対応して設けられた複数のワード線と、
前記複数列に対応して設けられた複数の主ビット線と、
前記複数のメモリセルに共通に設けられたソース線とを備え、
前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを有する複数のセクタに分割され、
前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、
前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、
前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含み、
消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、
プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、
外部から電源電圧を受け、所定の正電圧を発生する正電圧発生手段と、
外部から前記電源電圧を受け、所定の負電圧を発生する負電圧発生手段とをさらに備え、
前記消去用電子移動手段は、前記正電圧発生手段からの正電圧および前記負電圧発生手段からの負電圧を受け、選択されたセクタに対応する複数のメモリセルの各フローティングゲートと前記ウェル間の絶縁膜にトンネル現象にて電子が移動するだけの電圧をワード線と前記ウェルに印加する第1の電圧印加手段を含み、
前記プログラム用電子移動手段は、選択されたメモリセルの各フローティングゲートとドレイン端との間で電子を移動させるだけの電圧を選択されたワード線と選択された副ビット線との間に印加する第２の電圧印加手段を含む、不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルの各々は、消去時およびプログラム時のいずれにおいてもデプレッション化されないことを特徴とする、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリセルの各々は、消去時およびプログラム時のいずれにおいてもデプレッション化されず、かつ消去時のメモリセルのしきい値電圧とプログラム時のメモリセルのしきい値電圧とを有し、メモリセルデータの読出し時、前記消去時のメモリセルのしきい値電圧と前記プログラム時のメモリセルのしきい値電圧との中間値と比較することにより該メモリセルデータの論理レベルを判定する手段をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、
前記複数行に対応して設けられた複数のワード線と、
前記複数列に対応して設けられた複数の主ビット線と、
前記複数のメモリセルに共通に設けられたソース線とを備え、
前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、
前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する副ビット線を含む複数の副ビット線群と、
前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備え、
前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含み、
消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間との間で電子を移動させる消去用電子移動手段と、
プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、
前記複数の主ビット線に対応して設けられた複数の容量手段と、
プログラム時に、前記複数の容量手段を前記複数の主ビット線それぞれに接続する第２の接続手段とをさらに備える、不揮発性半導体記憶装置。
【請求項５】
ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、
前記複数行に対応して設けられた複数のワード線と、
前記複数列に対応して設けられた複数の主ビット線と、
前記複数のメモリセルに共通に設けられるソース線とを備え、
前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、
前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、
前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備え、
前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲートと、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含み、
消去時に、選択されたセクタ内の複数のメモリセルとフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、
プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段とをさらに備え、
前記ソース線は、前記複数のセクタに対応して複数の部分に分離され、
前記消去用電子移動手段は、消去時に、選択されたセクタに対応するソース線の部分と、非選択のセクタに対応するソース線の部分とを互いに異なる電位に設定する、不揮発性半導体記憶装置。
【請求項６】
ウェル内に形成され、複数行および複数列に配列される複数のメモリセルと、
前記複数行に対応して設けられる複数のワード線と、
前記複数列に対応して設けられる複数の主ビット線と、
前記複数のメモリセルに共通に設けられるソース線とを備え、
前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、
前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線とを含む複数の副ビット線群と、
前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とををさらに備え、
前記複数のメモリセルの各々は、対応のワード線に接続されるコントロールゲート、対応の副ビット線に接続されるドレイン、前記ソース線に接続されるソース、およびフローティングゲートを含み、
消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、
プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、
容量手段と、
消去時に、前記容量手段を前記ソース線に接続する第２の接続手段をさらに備える、不揮発性半導体記憶装置。
【請求項７】
ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、
前記複数行に対応して設けられた複数のワード線と、
前記複数列に対応して設けられた複数の主ビット線と、
前記複数のメモリセルに共通に設けられたソース線とを備え、
前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、
前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、
前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備え、
前記複数のメモリセルの各々は、対応のワード線に接続されるコントロールゲート、対応の副ビット線に接続されるドレイン、前記ソース線に接続されるソース、およびフローティングゲートを含み、
消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェルとの間で電子を移動させる消去用電子移動手段と、
プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段とをさらに備え、
前記プログラム用電子移動手段は、
選択された主ビット線をデータに従って所定の電位にプリチャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、ついで前記選択され多ワード線に負電圧を印加する電圧印加手段を含む、不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は不揮発性半導体記憶装置に関し、特にスタックゲート型メモリセルを含む電気的にプログラムおよび消去可能な不揮発性半導体記憶装置（以下、フラッシュメモリと称す）に関する。
【０００２】
【従来の技術】
まず、消去およびプログラムの一般的な定義を説明する。消去とは、複数のメモリセルのしきい値電圧を一括して所定の状態に変えることをいう。プログラムとは、選択されたメモリセルのしきい値電圧をもう１つの所定の状態に変えることをいう。消去されたメモリセルにデータ“１”を対応させ、プログラムされたメモリセルにデータ“０”を対応させる。
【０００３】
（１）  メモリセルの断面構造（図１２８，１２９）
図１２８に、従来のフラッシュメモリに用いられる一般的なスタックゲート型メモリセル（メモリトランジスタ）の断面構造を示す。Ｐ−  型半導体基板１００１の主面に所定間隔をもって２つのＮ＋  型不純物領域が形成されている。一方の不純物領域がドレイン１００２を構成し、他方の不純物領域がソース１００３を構成する。ドレイン１００２とソース１００３との間の半導体基板１００１の領域上に、極めて薄い酸化膜等からなる絶縁膜１００４（約１００Å）が形成されている。絶縁膜１００４の上にフローティングゲート１００５が形成され、さらにその上に絶縁膜を介してコントロールゲート１００６が形成されている。このように、メモリセルは二重ゲート構造を有する。なお、Ｐ−  型半導体基板１００１をＰ−  ウェルで置換えてもよい。
【０００４】
フラッシュメモリでは、フローティングゲート１００５に電子が注入されているかまたはフローティングゲート１００５から電子が放出されているかにより、情報（データ）がメモリセルに記憶される。
【０００５】
フローティングゲート１００５に電子が注入されている状態では、コントロールゲート１００６から見たメモリセルのしきい値電圧は高く、図１２９に示すように、コントロールゲート電圧がＶｇ０以上にならなければドレイン１００２およびソース１００３間に電流は流れない。これは、フローティングゲート１００５に蓄積されている電子の負電荷によって正の電圧が打ち消されるからである。この状態をプログラム状態と呼ぶ。この場合、メモリセルにはデータ“０”が記憶される。フローティングゲート１００５に蓄積された電子はそのままでは半永久的に消えないため、記憶されたデータも半永久的に保持される。
【０００６】
また、フローティングゲート１００５から電子が放出されている状態では、コントロールゲート１００６から見たメモリセルのしきい値電圧は低く、図１２９に示すように、コントロールゲート電圧がＶｇ１以上になるとドレイン１００２およびソース１００３間に電流が流れる。この状態を消去状態と呼ぶ。この場合、メモリセルにはデータ“１”が記憶される。
【０００７】
このような２つの状態を検出することにより、メモリセルに記憶されているデータを読取ることができる。
【０００８】
（２）  メモリセルのプログラムおよび消去（図１３０）
図１３０の（ａ）にメモリセルのプログラム時の電圧印加条件を示し、図１３０の（ｂ）にメモリセルの消去時の電圧印加条件を示す。
【０００９】
プログラム時には、ドレイン１００２に書込電圧Ｖｗ（通常６Ｖ程度）を印加し、コントロールゲート１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、ソース１００３を接地する。それにより、ドレイン１００２の近傍でアバランシェ降伏によるホットエレクトロンが発生し、あるいは、ドレイン１００２およびソース１００３間の領域に形成されるチャネルに高エネルギを有するチャネルホットエレクトロンが発生する。コントロールゲート１００６の高電圧によって加速されたホットエレクトロンは、絶縁膜１００４によるエネルギ障壁を飛越えてドレイン近傍からフローティングゲート１００５に注入される。その結果、メモリセルのしきい値電圧が上昇する。
【００１０】
消去時には、ドレイン１００２をフローティング状態にし、ソース１００３に高電圧Ｖｐｐを印加し、コントロールゲート１００６を接地する。それにより、薄い絶縁膜１００４に高電圧が発生し、トンネル現象によりフローティングゲート１００５からソース１００３に電子が放出される。その結果、メモリセルのしきい値電圧が下降する。
【００１１】
このように、プログラム時には、ホットエレクトロンによりフローティングゲート１００５に電子が注入される。したがって、図１３０に示すように、チャネル方向または基板方向に、より高電界が発生するように、ドレイン１００２に沿ってＰ＋  型不純物領域１００２ａが設けられている。
【００１２】
また、消去時には、トンネル現象によりフローティングゲート１００５からソース１００３に電子が放出される。そのため、消去時にはフローティングゲート１００５とソース１００３との間の電界のみが必要である。リーク電流が発生しないように、チャネル方向または基板方向の電界は小さいほうが好ましい。したがって、チャネル方向または基板方向の電界を弱めるために、ソース１００３に沿ってＮ−  型不純物領域１００３ａが設けられている。
【００１３】
（３）  フラッシュメモリの全体の構成（図１３１，１３２）
図１３１は、従来のフラッシュメモリの全体の構成を示すブロック図である。
【００１４】
メモリアレイ１０１０は、複数のビット線、複数のビット線に交差する複数のワード線、およびそれらの交点に設けられた複数のメモリセルを含む。
【００１５】
図１３１においては、説明を簡単にするために、２行および２列に配列された４つのメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１が示される。メモリセルＭ００，Ｍ０１のドレインはビット線ＢＬ０に接続され、メモリセルＭ１０，Ｍ１１のドレインはビット線ＢＬ１に接続される。メモリセルＭ００，Ｍ１０のコントロールゲートはワード線ＷＬ０に接続され、メモリセルＭ０１，Ｍ１１のコントロールゲートはワード線ＷＬ１に接続される。メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１のソースはソース線ＳＬに接続される。
【００１６】
アドレスバッファ１０２０は、外部から与えられるアドレス信号ＡＤを受け、Ｘアドレス信号をＸデコーダ１０３０に与え、Ｙアドレス信号をＹデコーダ１０４０に与える。Ｘデコーダ１０３０は、Ｘアドレス信号に応答して複数のワード線ＷＬ０，ＷＬ１のうちいずれかを選択する。Ｙデコーダ１０４０は、Ｙアドレス信号に応答して複数のビット線のいずれかを選択する選択信号Ｙ０，Ｙ１を発生する。
【００１７】
Ｙゲート１０５０はビット線ＢＬ０，ＢＬ１に対応してＹゲートトランジスタＹＧ０，ＹＧ１を含む。ＹゲートトランジスタＹＧ０，ＹＧ１は、それぞれ選択信号Ｙ０，Ｙ１に応答して、ビット線ＢＬ０，ＢＬ１をセンスアンプ１０６０および書込回路１０８０に接続する。
【００１８】
読出時には、センスアンプ１０６０が、ビット線ＢＬ０またはビット線ＢＬ１上に読出されたデータを検知し、データ入出力バッファ１０７０を介して外部に出力する。プログラム時には、外部から与えられるデータＤＡがデータ入出力バッファ１０７０を介して書込回路１０８０に与えられ、書込回路１０８０はそのデータに従ってビット線ＢＬ０，ＢＬ１に書込電圧を与える。
【００１９】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、外部から与えられる高電圧（通常１２Ｖ）および外部から与えられる電源電圧Ｖｃｃ（通常５Ｖ）を受け、Ｘデコーダ１０３０、Ｙデコーダ１０４０および書込回路１０８０に高電圧Ｖｐｐまたは電源電圧Ｖｃｃを与える。ベリファイ電圧発生回路１１００は、外部から与えられる電源電圧Ｖｃｃを受け、後述するベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。ソース制御回路１１１０は、消去時に、ソース線ＳＬに高電圧Ｖｐｐを与える。
【００２０】
制御信号バッファ１１２０は、外部から与えられる制御信号ＣＴを制御回路１１３０に与える。制御回路１１３０は、各回路の動作を制御する。
【００２１】
Ｘデコーダ１０３０は、図１３２に示すように、デコーダ回路１３０１、および複数のワード線ＷＬに対応する複数の高電圧スイッチ１３０２を含む。デコーダ回路１３０１は、Ｘアドレス信号ＸＡをデコードして、複数のワード線ＷＬのいずれか１つを選択するための選択信号を発生する。各高電圧スイッチ１３０２は、制御回路１１３０から与えられる制御信号ＳＷに応答して、選択されたワード線ＷＬに高電圧Ｖｐｐまたは電源電圧Ｖｃｃを与える。
【００２２】
なお、このフラッシュメモリはチップＣＨ上に形成される。
（４）  フラッシュメモリの動作（図１３３〜図１４０）
（ａ）  プログラム動作（図１３３）
図１３３は、プログラム動作時の電圧印加条件を示す図である。ここでは、たとえばメモリセルＭ００をプログラムするものと仮定する。制御回路１１３０には、制御信号バッファ１１２０を介してプログラム動作を指定する制御信号が与えられる。Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。Ｖｐｐ／Ｖｃｃ切換回路１０９０は、高電圧ＶｐｐをＸデコーダ１０３０およびＹデコーダ１０４０に与える。
【００２３】
Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答して、ワード線ＷＬ０を選択し、それに高電圧Ｖｐｐを与える。
【００２４】
また、Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答して、ＹゲートトランジスタＹＧ０に高電圧の選択信号Ｙ０を与える。それにより、ＹゲートトランジスタＹＧ０がオンする。
【００２５】
ソース制御回路１１１０は、ソース線ＳＬに０Ｖを与える。書込回路１０８０が活性化される。それにより、ビット線ＢＬ０に書込電圧Ｖｗが与えられる。
【００２６】
その結果、メモリセルＭ００に、図１３０の（ａ）に示すように電圧が印加され、メモリセルＭ００がプログラムされる。
【００２７】
（ｂ）  消去動作（図１３４〜図１３６）
消去動作は消去前書込動作および一括消去動作からなる。
【００２８】
（ｉ）  消去前書込動作（図１３４）
メモリセルを一括消去する前には、上記の方法によりすべてのメモリセルにプログラムを行なう。このようにして、すべてのメモリセルのしきい値電圧を高くする。これを、消去前書込動作と呼ぶ。
【００２９】
図１３４のフローチャートを参照しながら、消去前書込動作を説明する。まず、すべてのメモリセルのデータが“０”であるか否かを判別する（ステップＳ５１）。すべてのメモリセルのデータが“０”でないときには、アドレス信号により指定されるアドレスを０番地に設定する（ステップＳ５２）。そして、上述したプログラム動作により、アドレス信号により指定されたメモリセルにプログラムを行なう（ステップＳ５３）。
【００３０】
次に、アドレス信号により指定されるアドレスが最終番地であるか否かを判別する（ステップＳ５４）。アドレスが最終番地でない場合には、アドレスを１ずつインクリメントし（ステップＳ５５）、プログラム動作を行なう（ステップＳ５３）。この動作を、アドレスが最終番地になるまで続ける（ステップＳ５３，Ｓ５４，Ｓ５５）。アドレスが最終番地になると、消去前書込動作を終了する。
【００３１】
（ｉｉ）  一括消去動作（図１３５，図１３６）
次に、図１３５のフローチャートを参照しながら、一括消去動作を説明する。また、図１３６に、一括消去時の電圧印加条件を示す。
【００３２】
まず、制御信号バッファ１１２０を介して制御回路１１３０に一括消去を指定する制御信号が与えられる。一括消去時には、Ｖｐｐ／Ｖｃｃ切換回路１０９０は、ソース制御回路１１１０に高電圧Ｖｐｐを与える。ソース制御回路１１１０は、ソース線ＳＬに高電圧Ｖｐｐを与える（ステップＳ６１）。
【００３３】
また、Ｘデコーダ１０３０は、ワード線ＷＬ０，ＷＬ１を接地する。Ｙデコーダ１０４０は、ＹゲートトランジスタＹＧ０，ＹＧ１にそれぞれ０Ｖの選択信号Ｙ０，Ｙ１を与える。それにより、ビット線ＢＬ０，ＢＬ１はフローティング状態になる。
【００３４】
その結果、すべてのメモリセルには、図１３０の（ｂ）に示すように電圧が印加され、すべてのメモリセルのしきい値電圧が下降する。
【００３５】
ソース線ＳＬへの１回の高電圧（消去電圧）の印加のみでは、すべてのメモリセルのしきい値電圧を所定の値よりも下降させることが困難である。そのため、一般的には、ソース線ＳＬに複数回高電圧パルスを印加し、それぞれのパルス印加後に消去ベリファイ動作を行なう。
【００３６】
まず、ソース線ＳＬに高電圧パルスを印加した後（ステップＳ６１）、ソース線ＳＬを０Ｖに設定し（ステップＳ６２）、０番地を選択する（ステップＳ６３）。そして、選択されたワード線にベリファイ電圧発生回路１１００によって電源電圧Ｖｃｃよりも低い所定のベリファイ電圧が与えられる（ステップＳ６４）。それにより、選択されたメモリセルのデータが対応するビット線に読出され、センスアンプ１０６０により検知される。そして、センスアンプ１０６０により検知されたデータが“１”であるか否かが判別される（ステップＳ６５）。
【００３７】
センスアンプ１０６０により検知されたデータが“０”ならば、ステップＳ６１〜Ｓ６４が繰返される。
【００３８】
センスアンプ１０６０により検知されたデータが“１”ならば、アドレス信号により指定されるアドレスが最終番地であるか否かが判別される（ステップＳ６６）。アドレスが最終番地でないならば、アドレスが１だけインクリメントされる（ステップＳ６７）。このように、アドレスを１ずつインクリメントしながらすべてのメモリセルのデータが読出される。もし読出されたデータが“０”ならば、ソース線ＳＬに高電圧パルスを印加し、メモリセルを消去する。
【００３９】
このようにして、メモリセルのしきい値電圧をモニタしながらすべてのメモリセルを徐々に消去する。
【００４０】
（ｃ）  読出動作（図１３７）
図１３７に、読出動作時の電圧印加条件を示す。ここでは、メモリセルＭ００からデータが読出されるものと仮定する。
【００４１】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、読出動作を指定する制御信号が与えられる。Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、それに電源電圧Ｖｃｃを印加する。このとき、非選択のワード線の電位は０Ｖに保たれる。
【００４２】
Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答してＹゲートトランジスタＹＧ０をオンさせる。それにより、ビット線ＢＬ０がセンスアンプ１０６０に接続される。このとき、ソース線ＳＬには、ソース制御回路１１１０により０Ｖが与えられる。
【００４３】
その結果、メモリセルＭ００のしきい値電圧が低い場合には、メモリセルＭ００はオン状態になる。それにより、センスアンプ１０６０内の抵抗Ｒに電流Ｉが流れ、ビット線ＢＬ０上の読出電圧Ｖｒが低くなる。このビット線ＢＬ０上の読出電圧ＶｒがインバータＩＮＶ２を介してデータ“１”として出力される。
【００４４】
また、メモリセルＭ００のしきい値電圧が高い場合には、メモリセルＭ００はオフ状態になる。それにより、ビット線ＢＬ０上の読出電圧Ｖｒが高くなる。このビット線ＢＬ０上の読出電圧ＶｒがインバータＩＮＶ２を介してデータ“０”として出力される。
【００４５】
なお、読出時のビット線の電圧が電源電圧Ｖｃｃに近くなると、ホットエレクトロンが発生し、メモリセルがプログラムされる可能性がある。これをソフトライトと呼ぶ。このソフトライトを防止するために、ＮチャネルトランジスタＴＲおよびインバータＩＮＶ１により、ビット線上の読出電圧Ｖｒが１Ｖ程度に設定される。
【００４６】
（ｄ）  各動作における各線の電位（図１３８）
図１３８に、プログラム動作、消去動作および読出動作におけるワード線、ビット線およびソース線の電位を示す。プログラム時および消去前書込時には、ワード線に高電圧Ｖｐｐが印加され、ビット線に書込電圧Ｖｗが印加され、ソース線に０Ｖが印加される。一括消去時には、ソース線のみに高電圧Ｖｐｐが印加され、ワード線に０Ｖが印加され、ビット線はフローティング状態となっている。読出時には、ワード線に電源電圧Ｖｃｃが印加され、ソース線が０Ｖとなり、ビット線に読出電圧Ｖｒが現れる。
【００４７】
（ｅ）  消去前書込動作が必要な理由（図１３９，図１４０）
次に、消去時に消去前書込動作が必要となる理由を図１３９および図１４０を用いて説明する。図１３９は、プログラム動作および一括消去動作を行なった場合のメモリセルのしきい値電圧の変化を示している。また、図１４０はプログラム動作、消去前書込動作および一括消去動作を行なった場合のメモリセルのしきい値電圧の変化を示している。
【００４８】
一括消去動作においては、図１３０の（ｂ）に示すように、メモリセルのコントロールゲート１００６は０Ｖとなり、ドレイン１００２はフローティング状態となり、ソース１００３には高電圧Ｖｐｐが与えられる。このような電圧印加条件においては、ソース１００３とフローティングゲート１００５との間に高電圧が発生し、この高電圧によってフローティングゲート１００５に蓄積された電子がソース１００３に引抜かれる。その結果、メモリセルのしきい値電圧が低くなる。
【００４９】
しかしながら、しきい値電圧の低い状態（データ“１”）においてこの消去動作を行なうと、図１３９に示すように、そのメモリセルのしきい値電圧が負になってしまう。これを、メモリセルのデプレッション化と呼ぶ。メモリセルのデプレッション化により、読出時に次に示す問題が生じる。
【００５０】
ここで、図１３７に示される読出動作において、メモリセルＭ００が選択され、かつメモリセルＭ０１が一括消去によりデプレッション化していると仮定する。すなわち、メモリセルＭ０１のしきい値電圧は負となっている。
【００５１】
この場合、ワード線ＷＬ０には電源電圧Ｖｃｃが印加されるが、ワード線ＷＬ１の電位は０Ｖのままである。メモリセルＭ００がデータ“０”を記憶しているならば、ワード線ＷＬ０の電位が電源電圧ＶｃｃとなってもメモリセルＭ００はオンしない。したがって、ビット線ＢＬ０には電流が発生しない。
【００５２】
しかしながら、メモリセルＭ０１のしきい値電圧が負になっていると、ワード線ＷＬ１の電位が０Ｖであっても、メモリセルＭ０１はオンすることになる。その結果、ビット線ＢＬ０に電流が発生する。この場合、センスアンプ１０６０により、メモリセルＭ００に記憶されるデータが“１”であると判断される。
【００５３】
このように、ビット線に接続されるメモリセルのうち少なくとも１つのメモリセルのしきい値電圧が負になっていれば、そのメモリセルが非選択の状態であってもそのビット線に電流が流れてしまう。そのため、選択されたメモリセルに記憶されるデータを正確に読出すことができない。
【００５４】
このような問題を解決するために、図１４０に示すように、一括消去動作の前に消去前書込動作を行なう。それによって、すべてのメモリセルのしきい値電圧を一旦高い状態にし、その後一括消去動作を行なう。その結果、消去されたメモリセルの電圧は正の値でかつ電源電圧Ｖｃｃよりも低い値に統一されることになる。このように、消去前書込動作により、信頼性が向上する。
【００５５】
以下に、従来のフラッシュメモリの構造についてより詳しく説明する。
データを自由に書込むことができ、しかも電気的に消去可能なメモリデバイスとしてフラッシュメモリが存在する。１つのトランジスタで構成され、書込まれた情報電荷を電気的に一括消去することが可能なＥＥＰＲＯＭ、いわゆる、フラッシュメモリが米国特許第４，８６８，６１９号、“Ａｎ  Ｉｎ−ＳｙｓｔｅｍＲｅｐｒｏｇｒａｍｍａｂｌｅ  ３２Ｋ×８  ＣＭＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”  ｂｙ  Ｖｉｒｇｉｌ  Ｎｉｌｅｓ  Ｋｙｎｅｔｔ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ  １９８８で提案されている。
【００５６】
図１４８はフラッシュメモリの一般的な構成を示すブロック図である。図において、フラッシュメモリは行列状に配置されたメモリセルマトリックス１と、Ｘアドレスデコーダ２と、Ｙゲート３と、Ｙアドレスデコーダ４と、アドレスバッファ５と、書込回路６と、センスアンプ７と、入出力バッファ８と、コントロールロジック９とを含む。
【００５７】
メモリセルマトリックス１は、行列状に配置された複数個のメモリトランジスタをその内部に有する。メモリセルマトリックス１の行および列を選択するためにＸアドレスデコーダ２とＹゲート３とが接続されている。Ｙゲート３には列の選択情報を与えるＹアドレスデコーダ４が接続されている。Ｘアドレスデコーダ２とＹアドレスデコーダ４には、それぞれ、アドレス情報が一時格納されるアドレスバッファ５が接続されている。
【００５８】
Ｙゲート３には、データ入力時に書込動作を行なうための書込回路６とデータ出力時に流れる電流値から「０」と「１」を判定するセンスアンプ７が接続されている。書込回路６とセンスアンプ７にはそれぞれ、入出力データを一時格納する入出力バッファ８が接続されている。アドレスバッファ５と入出力バッファ８には、フラッシュメモリの動作制御を行なうためのコントロールロジック９が接続されている。コントロールロジック９は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。
【００５９】
図１４９は、図１４８に示されたメモリセルマトリックス１の概略構成を示す等価回路図である。このメモリセルマトリックスを有するフラッシュメモリはＮＯＲ型と呼ばれている。図において、行方向に延びる複数本のワード線ＷＬ１  ，ＷＬ２  ，…，ＷＬｉ  と、列方向に延びる複数本のビット線ＢＬ１  ，ＢＬ２  ，…，ＢＬｊ  とが互いに直交するように配置され、マトリックスを構成する。各ワード線と各ビット線の交点には、それぞれフローティングゲートを有するメモリトランジスタＱ１１，Ｑ１２，…，Ｑｉｊが配設されている。各メモリトランジスタのドレインは各ビット線に接続されている。メモリトランジスタのコントロールゲートは各ワード線に接続されている。メモリトランジスタのソースは各ソース線Ｓ１  ，Ｓ２  ，…に接続されている。同一行に属するメモリトランジスタのソースは、図に示されるように相互に接続されている。
【００６０】
図１５０は、上記のようなＮＯＲ型フラッシュメモリを構成する１つのメモリトランジスタの断面構造を示す部分断面図である。図１５１はＮＯＲ型フラッシュメモリの平面的配置を示す概略平面図である。図１５２は図１５１のＡ−Ａ線に沿う部分断面図である。これらの図を参照してＮＯＲ型フラッシュメモリの構造について説明する。
【００６１】
図１５０および図１５２を参照して、シリコン基板上に設けられたｐ型不純物領域１０の主表面上にｎ型不純物領域、たとえば、ドレイン領域１１とソース領域１２とが間隔を隔てて形成されている。これらのドレイン領域１１とソース領域１２との間に挟まれた領域には、チャネルが形成されるようにコントロールゲート１３とフローティングゲート１４が形成されている。フローティングゲート１４はｐ型不純物領域１０の上に膜厚１００Å程度の薄いゲート酸化膜１５を介在して形成されている。コントロールゲート１３はフローティングゲート１４から電気的に分離されるように、フローティングゲート１４の上に層間絶縁膜１６を介在して形成されている。フローティングゲート１４は多結晶シリコンから形成されている。コントロールゲート１３は多結晶シリコン層あるいは多結晶シリコン層と高融点金属の積層膜から構成されている。酸化膜１７は、フローティングゲート１４やコントロールゲート１３を構成する多結晶シリコン層の表面にＣＶＤ法により堆積させることによって形成されている。さらに、フローティングゲート１４やコントロールゲート１３を被覆するようにスムースコート膜２１（図１５２参照）が形成されている。
【００６２】
図１５１に示すように、コントロールゲート１３は相互に接続されて横方向（行方向）に延びるようにワード線として形成されている。ビット線１８はワード線１３と直交するように配置され、ドレインコンタクト２０を通じて各ドレイン領域１１に電気的に接続されている。図１５２に示すように、ビット線１８はスムースコート膜２１の上に形成されている。図１５１に示すように、ソース領域１２は、ワード線１３が延びる方向に沿って延在し、ワード線１３とフィールド酸化膜１９とに囲まれた領域に形成されている。ドレイン領域１１もワード線１３とフィールド酸化膜１９とによって囲まれた領域に形成されている。
【００６３】
上記のように構成されたＮＯＲ型フラッシュメモリの動作について図１５０を参照して説明する。
【００６４】
まず書込動作においては、ドレイン領域１１に５Ｖ程度の電圧、コントロールゲート１３に１０Ｖ程度の電圧が印加される。そしてソース領域１２とｐ型不純物領域１０は接地電位（ＯＶ）に保たれる。このとき、メモリトランジスタのチャネルには数１００μＡの電流が流れる。ソースからドレインに流れた電子のうちドレイン近傍で加速された電子は、この近傍で高いエネルギーを有する電子、いわゆるチャネルホットエレクトロンとなる。この電子は、コントロールゲート１３に印加された電圧による電界により、矢印▲１▼に示されるように、フローティングゲート１４に注入される。このようにして、フローティングゲート１４に電子の蓄積が行なわれ、メモリトランジスタのしきい値電圧Ｖｔｈがたとえば８Ｖとなる。この状態が書込状態、“０”と呼ばれる。
【００６５】
次に、消去動作においては、ソース領域１２に５Ｖ程度の電圧が印加され、コントロールゲート１３に−１０Ｖ程度の電圧が印加され、ｐ型不純物領域１０は接地電位に保持される。そして、ドレイン領域１１は解放される。ソース領域１２に印加された電圧による電界により、矢印▲２▼に示されるように、フローティングゲート１４中の電子は、薄いゲート酸化膜１５をＦＮトンネル現象によって通過する。このようにして、フローティングゲート１４中の電子が引き抜かれることによって、メモリトランジスタのしきい値電圧Ｖｔｈがたとえば２Ｖとなる。この状態が消去状態、“１”と呼ばれる。各メモリトランジスタのソースは図１４９に示されるように接続されているので、この消去動作によって、すべてのメモリを一括消去できる。
【００６６】
さらに、読出動作において、コントロールゲート１３に５Ｖ程度の電圧、ドレイン領域１１に１Ｖ程度の電圧が印加される。そしてソース領域１２、ｐ型不純物領域１０は接地電位に保持される。このとき、メモリトランジスタのチャネル領域に電流が流れるかどうかにより、“１”、“０”の判定が行なわれる。
【００６７】
すなわち、書込状態のときはＶｔｈが８Ｖなのでチャネルが形成されず、電流が流れない。これに対し、消去状態のときはＶｔｈが２Ｖなのでチャネルが形成され電流が流れる。
【００６８】
ＮＯＲ型では、チャネルホットエレクトロンを利用してフローティングゲート１４に電子を注入し、書込状態“０”にしている。チャネルホットエレクトロンによる電子の注入は効率が悪いので、ＮＯＲ型は消費電力が大きくなるという問題があった。
【００６９】
また、図１５２を参照して、たとえばメモリトランジスタ２２ａを選択して書込む際には、先程説明したようにドレイン領域１１に５Ｖ程度、コントロールゲート１３に１０Ｖ程度の電圧を印加することによって、メモリトランジスタ２２ａのフローティングゲート１４に書込が行なわれる。
【００７０】
次にメモリトランジスタ２２ｂを選択して書込む際にも、メモリトランジスタ２２ｂにおけるドレイン領域１１およびコントロールゲート１３に同様の電圧が印加される。メモリトランジスタ２２ａとメモリトランジスタ２２ｂとは、ドレイン領域１１を共有している。したがって、メモリトランジスタ２２ｂに書込む際にドレイン領域１１に印加された電圧によって、メモリトランジスタ２２ａのフローティングゲート１４に注入された電子がトンネル現象によりドレイン領域１１に引き抜かれることが起きる場合がある。この現象をドレインディスターブ現象という。ドレインディスターブ現象により、電子を注入したメモリトランジスタのフローティングゲートから電子が引き抜かれるので、書込状態であったはずのメモリトランジスタが消去状態となり、フラッシュメモリの誤動作の原因となる。
【００７１】
ＮＯＲ型の問題点を解決するものにＮＡＮＤ型がある。ＮＡＮＤ型フラッシュメモリはたとえばＮＩＫＫＥＩ  ＥＬＥＣＴＲＯＮＩＣＳ  １９９２．２．１７（ｎｏ．５４７）のＰＰ．１８０〜１８１に開示されている。図１５３はＮＡＮＤ型フラッシュメモリのメモリセルマトリックスの一部の等価回路図である。セレクトゲートトランジスタ３９ａ、３９ｂ、３９ｃは、それぞれ、一方の不純物領域がビット線に接続され、他方の不純物領域がメモリトランジスタ３８ａ、３８ｂ、３８ｃに接続されている。
【００７２】
セレクトゲートトランジスタ３９ａによって縦方向に８個並んでいるメモリトランジスタ３８ａが選択され、セレクトゲートトランジスタ３９ｂにより縦方向に８個並んでいるメモリトランジスタ３８ｂが選択され、セレクトゲートトランジスタ３９ｃにより縦方向に８個並んでいるメモリトランジスタ３８ｃが選択される。これらのメモリトランジスタ３８ａ、３８ｂ、３８ｃはそれぞれ、セレクトゲートトランジスタ２３ａ、２３ｂ、２３ｃを通して接地されている。
【００７３】
図１５４はＮＡＮＤ型フラッシュメモリのメモリセルマトリックスの一部の断面図である。シリコン基板２６中に形成されたＰ型不純物領域３０には、不純物領域２７が間隔を隔てて形成されている。各不純物領域２７の間には、フローティングゲート２９およびコントロールゲート２８を備えるメモリトランジスタ３８ａが形成されている。
【００７４】
図１５５はメモリトランジスタ３８ａの断面構造図である。シリコン基板に形成されたｐ型不純物領域３０には、不純物領域２７が間を隔てて形成されている。各不純物領域２７の間のｐ型不純物領域３０上にはゲート酸化膜３５、フローティングゲート２９、層間絶縁膜３６、コントロールゲート２８が積層されている。コントロールゲート２８およびフローティングゲート２９は酸化膜３７で覆われている。
【００７５】
ＮＡＮＤ型フラッシュメモリの動作を図１５３〜図１５５を用いて以下説明する。まず書込動作を説明する。たとえばワード線Ｗ８  を有するメモリトランジスタ３８ａに書込みするときは、セレクトゲートトランジスタの選択ゲートＳ２  、ビット線Ｂ１、ソース線およびｐ型不純物領域３０を接地電位に保ち、Ｓ１  ，Ｂ２，Ｂ３に１０Ｖ程度の電圧を印加し、ワード線Ｗ８  に２０Ｖ程度の電圧を印加し、他のワード線Ｗ１  〜Ｗ７  は接地電位に保つ。これにより図１５５の▲１▼で示すように、ワード線Ｗ８  （コントロールゲート２８）を有するメモリトランジスタ３８ａでは、チャネル領域にある電子がチャネルＦＮによりフローティングゲート２９に注入される。これが書込状態“０”であり、このときＶｔｈは３Ｖとなっている。
【００７６】
次に消去動作について説明する。消去を行なうときは、ビット線、Ｓ１  ，Ｓ２  、ｐ型不純物領域３０に２０Ｖの電圧を印加し、ワード線Ｗ１  〜Ｗ８  は接地電位に保つ。このとき図１５５の▲２▼で示すように、書込状態“０”の状態にあるメモリトランジスタ３８ａのフローティングゲート２９からチャネルＦＮにより電子がチャネル領域に引き抜かれ消去状態“１”となる。消去状態“１”におけるＶｔｈは−２Ｖとなる。
【００７７】
次に読出動作について説明していく。たとえばワード線Ｗ８  を有するメモリトランジスタ３８ａを読出すとき、ビット線Ｂ１に１Ｖ程度の電圧を印加し、ソース線と基板を接地電位に保つ。そしてワード線Ｗ８  を接地電位に保ち、ワード線Ｗ１  〜Ｗ７  に５Ｖ程度の電圧を印加する。また、選択ゲートＳ１  、Ｓ２  に所定の電圧を印加し、セレクトゲートトランジスタをＯＮさせる。
【００７８】
ワード線Ｗ８  は接地電位（０Ｖ）に保たれているので、ワード線Ｗ８  を有するメモリトランジスタ３８ａが消去状態“１”のときはメモリトランジスタ３８ａがＯＮし、書込状態“０”のときはメモリトランジスタ３８ａがＯＦＦの状態になる。ワード線Ｗ１  〜Ｗ７  を有するメモリトランジスタ３８ａはワード線Ｗ１  〜Ｗ７  に５Ｖの電圧が印加されているので書込状態“０”、消去状態“１”如何にかかわらずメモリトランジスタ３８ａがＯＮする。
【００７９】
したがって、ワード線Ｗ８  を有するメモリトランジスタ３８ａが消去状態“１”のときは、図１５４を参照して、電流は各ワード線Ｗ１  〜Ｗ８  で形成されるチャネルを通り、ビット線を通り、センスアンプに導かれる。これに対し、ワード線Ｗ８  を有するメモリトランジスタ３８ａが書込状態“０”のときはワード線Ｗ８  によってはチャネルが形成されないので電流がセンスアンプに流れない。センスアンプが電流を感知したときは消去状態“１”と判定し、電流を感知しなかったときは書込状態“０”と判断する。
【００８０】
チャネルＦＮを用いてフローティングゲートに電子を注入する場合、チャネルホットエレクトロンを用いて電子を注入する場合に比べ効率がよい。したがって、ＮＡＮＤ型はＮＯＲ型に比べ消費電力を低くすることができる。
【００８１】
また、ＮＡＮＤ型は書込時にチャネルＦＮを用い、メモリトランジスタのドレイン領域に高電圧を印加しないのでドレインディスターブ現象をなくすことができる。
【００８２】
【発明が解決しようとする課題】
（１）  書換動作（図１４１）
上記の従来のフラッシュメモリにおいてメモリセルに記憶されるデータを書換える場合には、図１４１に示すように、消去前書込動作を行ない（ステップＳ７１）、一括消去動作を行ない（ステップＳ７２）、その後プログラム動作を行なう（ステップＳ７３）。
【００８３】
フラッシュメモリの容量が大きくなると、消去前書込動作に要する時間が非常に長くなる。たとえば、１Ｍビットのフラッシュメモリにおいては、すべてのアドレスのメモリセルにプログラムを行なうのに要する時間は１〜２秒にもなる。
【００８４】
このように消去前書込動作に要する時間が長いことは、データの書換に長時間を要することを意味する。これは、ユーザーにとって非常に不便である。
【００８５】
（２）  過消去によるデプレッション化（図１４２，図１４３）
上述のように、消去時には、一括消去動作の前に消去前書込動作を行なうことにより、メモリセルのしきい値電圧をほぼ同一の値に統一している。しかしながら、実際には、消去単位内に存在する複数のメモリセルの消去特性には、必ずばらつきが存在するものである。
【００８６】
もし、図１４２に示すように、このばらつきが非常に大きい場合には、一部のメモリセルが過消去され、この過消去されたメモリセルはデプレッション化される。
【００８７】
このようにデプレッション化されたメモリセルにおいては、そのコントロールゲートが接地されていても電流が流れてしまう。その結果、デプレッション化されたメモリセルと同一のビット線に接続されるメモリセルから読出されるデータがデプレッション化されたメモリセルにより乱されてしまい、常にデータが“１”と判定されてしまう。
【００８８】
このような問題は、図１４３に示されるような構造を有するメモリセルには存在しない。
【００８９】
図１４３において、Ｐ−  型半導体基板１３０１の主面に所定間隔をもってＮ＋  型不純物領域１３０２，１３０３，１３１０が形成されている。不純物領域１３０２と不純物領域１３０３との間の領域上には酸化膜からなる絶縁膜を介してゲート電極１３０４が形成されている。これにより、選択トランジスタ１３０５が構成される。
【００９０】
不純物領域１３０３上には約１００Å程度の非常に薄い酸化膜１３０６を介してフローティングゲート１３０７が形成され、さらにその上方には絶縁膜を介してコントロールゲート１３０８が形成されている。これにより、２層ゲート構造を有するメモリトランジスタ１３０９が構成される。
【００９１】
選択トランジスタ１３０５およびメモリトランジスタ１３０９で１ビットのメモリセルが構成される。不純物領域１３０２はビット端子Ｂに接続され、ゲート電極１３０４はワード端子Ｗに接続される。不純物領域１３１０はソース端子Ｓに接続される。コントロールゲート１３０８はコントロールゲート端子ＣＧに接続される。
【００９２】
図１４３に示されるメモリセルにおいては、選択トランジスタ１３０５が設けられているので、メモリトランジスタ１３０９がデプレッション化されても、上記のような問題は生じない。
【００９３】
しかしながら、図１４３のメモリセルは、図１２８に示されるスタックゲート型メモリセルと比較して、構造が複雑になり、かつ広い面積が必要となる。
【００９４】
（３）  セクタ間のディスターブ（図１４４）
従来のフラッシュメモリにおいて、メモリアレイをセクタ分割することによりデータの書換単位を細分化することができる。この場合、選択されたセクタ内のメモリセルが非選択のセクタ内のメモリセルに影響を与えることが問題となる。これをディスターブと呼ぶ。
【００９５】
たとえば、図１４４に示すように、ワード線ＷＬ０に接続される複数のメモリセルをセクタＳＥ１およびセクタＳＥ２に分割する場合を考える。この場合、セクタＳＥ１内のメモリセルをプログラムしているときに、非選択のセクタＳＥ２内のメモリセルのコントロールゲートにも高電圧が印加される。
【００９６】
また、ビット線ＢＬ０に接続される複数のメモリセルをセクタＳＥ１およびセクタＳＥ３に分割する場合を考える。この場合、セクタＳＥ１内のメモリセルをプログラムしているときに、非選択のセクタＳＥ３内のメモリセルのドレインにも高電圧が印加される。
【００９７】
いずれの場合においても、数千回程度のディスターブが起こっても、十分データの保証は可能である。しかし、同一のワード線および同一のビット線に複数のセクタが存在するため、１つのセクタ内のメモリセルの書換回数を１００００回とすると、他のセクタに起こるディスターブの回数は次のようになる。
【００９８】
ディスターブの回数＝（１００００回）×（セクタ数−１）
このように、複数のセクタが存在する場合には、あるセクタに起こるディスターブの回数は膨大となる。近年では、要求されるセクタの書換保証回数は、ますます増加しており、異なるセクタ間のディスターブは大きな問題である。
【００９９】
（４）  消費電力
従来のフラッシュメモリのプログラム時には、チャネルホットエレクトロンによりフローティングゲートに電子が注入される。そのため、プログラム時に大きなチャネル電流が必要となる。したがって、プログラム時の消費電力が大きくなる。
【０１００】
（５）  集積度
一方、米国特許番号５，１２６，８０８は、主ビット線および副ビット線を有する従来のフラッシュメモリを開示している。そのようなフラッシュメモリにおいて、プログラミングのためにチャネルホットエレクトロンによる電子の注入が用いられ、大きなチャネル電流が流れる。その結果、次のような問題も引き起こされる。
【０１０１】
図１４５は、主ビット線および副ビット線を有する従来のフラッシュメモリの半導体基板上のレイアウト図である。図１４５を参照して、半導体基板上で、主ビット線ＭＢ，副ビット線ＳＢ０およびＳＢ１が平行に形成されている。これらのビット線と垂直する方向に、ワード線ＶＬ０，ＷＬ１，…およびセレクトゲート線ＳＧＬ０，ＳＧＬ１が形成される。各ワード線と副ビット線とが交わる位置に、メモリセルが形成される。たとえば、各ワード線ＷＬ０，ＷＬ１，…と副ビット線ＳＢ１とが交わる位置に、メモリセルＭ１１，Ｍ１２，…が形成される。セクタ選択のためのセレクトゲートトランジスタＳＧ′は、主ビット線ＭＢとセレクトゲート線ＳＧＬ０とが交差する位置に形成される。半導体基板内に、Ｎ＋  拡散層１４０５が形成される。
【０１０２】
図１４５に示したメモリセルＭ１１，Ｍ１２，…において、前述のように、チャネルホットエレクトロンを用いたプログラミングが行なわれるので、大きなチャネル電流が副ビット線ＳＢ１を介して流れることになる。したがって、この大きな電流がセクタ選択のためのセレクトゲートトランジスタＳＧ′を介して流れるので、セレクトゲートトランジスタＳＧ′のチャネル幅を大きな値に選択する必要がある。このことは、セレクトゲートトランジスタＳＧ′が半導体基板上において大きな面積を占めることを意味しており、その結果、半導体基板における集積度を低下させることになる。
【０１０３】
これに加えて、図１４５に示したフラッシュメモリでは、主ビット線ＭＢおよび副ビット線ＳＢ０，ＳＢ１の抵抗を減少させるため、第１および第２のアルミ配線層が副ビット線ＳＢ０，ＳＢ１および主ビット線ＭＢとして形成される。したがって、ポリシリコン層によって形成されるワード線ＷＬ０，ＷＬ１，…の抵抗を減少させるためにアルミ配線層を使用することができなくなる。その結果、ワード線における信号の伝播において遅延が生じ、高い動作速度が得られなくなる。
【０１０４】
図１４６は、従来のフラッシュメモリのメモリセルの構造図である。図１４６を参照して、２つのメモリセルＭ００およびＭ１０は、Ｐウェル１００８上に形成された分離酸化膜１４０２により分離されている。たとえば、メモリセルＭ１０についてプログラムが行なわれる場合には、コントロールゲートを構成する第２アルミ配線層１００６に１０Ｖの高電圧が与えられ、一方、トランジスタＭ１０のドレイン１００２′に５Ｖの電圧が与えられる。もし、分離酸化膜１４０２の幅Ｗｂが狭すぎると、この分離酸化膜１４０２をゲート酸化膜として用いたＭＯＳトランジスタ１４０３が等価的に存在することになる。等価的なＭＯＳトランジスタ１４０３の存在は、メモリセルＭ００およびＭ１０における所望の動作を妨げる。したがって、この等価的なＭＯＳトランジスタ１４０３の発生を防ぐために、分離酸化膜１４０２の幅Ｗｂを小さな値に選択することができない。このことは、メモリセルアレイにおける集積度が低下されることを意味する。
【０１０５】
図１４７は、負電圧を利用したフラッシュメモリの動作を示す回路図である。図１４７（ａ）はプログラムのために与えられる電圧を示し、一方、図１４７（ｂ）は消去のために与えられる電圧を示す。
【０１０６】
図１４７（ａ）を参照して、メモリセルＭ００のフローティングゲートに電子を注入するため、ビット線ＢＬ０に５Ｖの電圧が与えられ、一方、ワード線ＷＬ１１に−１０Ｖの負電圧が与えられる。一方、選択されないワード線ＷＬ１２には、５Ｖの電圧が与えられる。言い換えると、図示されていないＸデコーダは、−１０Ｖおよび５Ｖの電圧を出力する必要があることになる。
【０１０７】
図１４７（ｂ）を参照して、選択されたセクタＳＥ１内にストアされたデータを消去するため、ワード線ＷＬ１１およびＷＬ１２に１０Ｖの正電圧が与えられ、一方、ビット線ＢＬ０およびＢＬ１は高インピーダンス状態にもたらされる。一方、選択されないセレクタＳＥ２内のワード線ＷＬ２１およびＷＬ２２には、−８Ｖの負電圧が与えられる。言い換えると、図示されていないＸデコーダは、１０Ｖの正電圧および−８Ｖの負電圧を出力する必要がある。
【０１０８】
したがって、図示されていないＸデコーダは、プログラム動作において１５Ｖの電圧差を有する出力電圧を出力し、一方、消去動作において１８Ｖの電圧差を有する出力電圧を出力する必要がある。したがって、出力電圧の電圧差が大きいため、Ｘデコーダを半導体基板上のより小さな占有領域内に形成することが難しくなっている。
【０１０９】
（６）  外部電源
プログラム時には、各メモリセルのドレインに５Ｖ〜６Ｖの電圧を印加する必要がある。上記のように、チャネルホットエレクトロンによるプログラムは大きなチャネル電流を必要とするので、３Ｖまたは５Ｖの単一の外部電源を用いて内部昇圧によりこのドレイン電圧を作り出すことは非常に困難である。もし、それが可能であるとしても、多数のビットを同時にプログラムすることはできず、プログラム時間が膨大となる。
【０１１０】
しかしＮＡＮＤ型は読出動作において、直列に並んだ８個のメモリトランジスタに電流を通すことにより行なうので読出動作が遅いという欠点を有する。
【０１１１】
また、書込、消去時において２０Ｖという比較的高い電圧を用いるので、高集積化が困難という問題があった。
【０１１２】
この発明の目的は、フラッシュメモリにおいて消去動作に要する時間を短縮し、それによって書換動作に要する時間を短縮することである。
【０１１３】
この発明の他の目的は、スタックゲート型メモリセルの過消去によるデプレッション化を防止することである。
【０１１４】
この発明のさらに他の目的は、メモリアレイをセクタ分割した場合のディスターブを防止することである。
【０１１５】
この発明のさらに他の目的は、プログラム時の消費電力を少なくすることである。
【０１１６】
この発明のさらに他の目的は、単一の外部電源により動作可能なフラッシュメモリを提供することである。
【０１１７】
この発明のさらに他の目的は、低消費電力で動作させることができ、ドレインディスターブ現象を低減させることができ、読出動作を高速にすることができ、最大電圧を低くすることができる不揮発性半導体記憶装置を提供することである。
【０１１８】
【課題を解決するための手段】
第１の発明に係る不揮発性半導体記憶装置は、ウェル内に形成され、行および列に配列された複数のメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数の主ビット線と、前記複数のメモリセルに共通に設けられたソース線とを備える。前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを有する複数のセクタに分割される。
第１の発明に係る不揮発性半導体記憶装置は、さらに、前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とを備える。前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含む。
第１の発明に係る不揮発性半導体記憶装置は、さらに、消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、外部から電源電圧を受け、所定の正電圧を発生する正電圧発生手段と、外部から前記電源電圧を受け、所定の負電圧を発生する負電圧発生手段とを備える。前記消去用電子移動手段は、前記正電圧発生手段からの正電圧および前記負電圧発生手段からの負電圧を受け、選択されたセクタに対応する複数のメモリセルの各フローティングゲートと前記ウェル間の絶縁膜にトンネル現象にて電子が移動するだけの電圧をワード線と前記ウェルに印加する第1の電圧印加手段を含む。前記プログラム用電子移動手段は、選択されたメモリセルの各フローティングゲートとドレイン端との間で電子を移動させるだけの電圧を選択されたワード線と選択された副ビット線との間に印加する第２の電圧印加手段を含む。
好ましくは、前記複数のメモリセルの各々は、消去時およびプログラム時のいずれにおいてもデプレッション化されないことを特徴とする。
また、これに代えて、好ましくは、前記複数のメモリセルの各々は、消去時およびプログラム時のいずれにおいてもデプレッション化されず、かつ消去時のメモリセルのしきい値電圧とプログラム時のメモリセルのしきい値電圧とを有し、メモリセルデータの読出し時、前記消去時のメモリセルのしきい値電圧と前記プログラム時のメモリセルのしきい値電圧との中間値と比較することにより該メモリセルデータの論理レベルを判定する読出手段がさらに設けられる。
【０１１９】
第２の発明に係る不揮発性半導体記憶装置は、ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数の主ビット線と、前記複数のメモリセルに共通に設けられたソース線とを備える。前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割される。
第２の発明に係る不揮発性半導体記憶装置は、さらに、前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する副ビット線を含む複数の副ビット線群と、前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備える。前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含む。
第２の発明に係る不揮発性半導体記憶装置は、さらに、消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間との間で電子を移動させる消去用電子移動手段と、プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、前記複数の主ビット線に対応して設けられた複数の容量手段と、プログラム時に、前記複数の容量手段を前記複数の主ビット線それぞれに接続する第２の接続手段とを備える。
第３の発明に係る不揮発性半導体記憶装置は、ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数の主ビット線と、前記複数のメモリセルに共通に設けられるソース線とを備える。前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割される。
第３の発明に係る不揮発性半導体記憶装置は、さらに、前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備える。前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含む。
第３の発明に係る不揮発性半導体記憶装置は、さらに、消去時に、選択されたセクタ内の複数のメモリセルとフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段とを備える。
前記ソース線は、前記複数のセクタに対応して複数の部分に分離され、前記消去用電子移動手段は、消去時に、選択されたセクタに対応するソース線の部分と、非選択のセクタに対応するソース線の部分とを互いに異なる電位に設定する。
第４の発明に係る不揮発性半導体記憶装置は、ウェル内に形成され、複数行および複数列に配列される複数のメモリセルと、前記複数行に対応して設けられる複数のワード線と、前記複数列に対応して設けられる複数の主ビット線と、前記複数のメモリセルに共通に設けられるソース線とを備える。前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割される。
第４の発明に係る不揮発性半導体記憶装置は、前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線とを含む複数の副ビット線群と、前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とををさらに備える。前記複数のメモリセルの各々は、対応のワード線に接続されるコントロールゲート、対応の副ビット線に接続されるドレイン、前記ソース線に接続されるソース、およびフローティングゲートを含む。
第４の発明に係る不揮発性半導体記憶装置は、さらに、消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェル間で電子を移動させる消去用電子移動手段と、プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段と、容量手段と、消去時に、前記容量手段を前記ソース線に接続する第２の接続手段を備える。
第５の発明に係る不揮発性半導体記憶装置は、ウェル内に形成され、複数行および複数列に配列された複数のメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数の主ビット線と、前記複数のメモリセルに共通に設けられたソース線とを備える。前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割される。
第５の発明に係る不揮発性半導体記憶装置は、前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第１の接続手段とをさらに備える。前記複数のメモリセルの各々は、対応のワード線に接続されるコントロールゲート、対応の副ビット線に接続されるドレイン、前記ソース線に接続されるソース、およびフローティングゲートを含む。
第５の発明に係る不揮発性半導体記憶装置は、さらに、消去時に、選択されたセクタ内の複数のメモリセルのフローティングゲートと前記ウェルとの間で電子を移動させる消去用電子移動手段と、プログラム時に、選択されたメモリセルのフローティングゲートとドレイン端との間で電子を移動させるプログラム用電子移動手段とを備える。
前記プログラム用電子移動手段は、選択された主ビット線をデータに従って所定の電位にプリチャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、ついで前記選択され多ワード線に負電圧を印加する電圧印加手段を含む。
【０１２０】
【実施例】
まず、以下に説明する第１〜第１１の実施例におけるプログラムおよび消去動作としきい値電圧との関係を従来例と比較して説明する。
【０１２１】
従来例では、図１の（ｂ）に示すように、プログラム動作によりメモリセルのしきい値電圧が上昇し、消去動作によりメモリセルのしきい値電圧が下降する。これに対して、実施例では、図１の（ａ）に示すように、プログラム動作によりメモリセルのしきい値電圧が下降し、消去動作によりメモリセルのしきい値電圧が上昇する。
【０１２２】
すなわち、従来例では、図２の（ｂ）に示すように、消去状態にあるメモリセルではフローティングゲートから電子が放出されており、そのしきい値電圧は低くなっている。また、プログラム状態にあるメモリセルではフローティングゲートに電子が注入されており、そのしきい値電圧は高くなっている。
【０１２３】
これに対して、実施例では、図２の（ａ）に示すように、消去状態にあるメモリセルではフローティングゲートに電子が注入されており、そのしきい値電圧は高くなっている。また、プログラム状態にあるメモリセルではフローティングゲートから電子が放出されており、そのしきい値電圧は低くなっている。
【０１２４】
消去状態がデータ“１”に対応し、プログラム状態がデータ“０”に対応する点は、実施例および従来例において同様である。
【０１２５】
このように、実施例では、消去動作により各メモリセルのしきい値電圧が高くなるので、図３に示すように、消去前書込動作を行なうことなく、一括消去動作によりすべてのメモリセルのしきい値電圧を電源電圧Ｖｃｃよりも高くすることができる。
【０１２６】
また、図４に示すように、複数のメモリセルのしきい値電圧にばらつきがあっても、一括消去動作により一部のメモリセルがデプレッション化することはない。
【０１２７】
（１）  第１の実施例（図５〜図８）
（ａ）  フラッシュメモリの全体の構成（図５）
図５は、第１の実施例によるフラッシュメモリの全体の構成を示すブロック図である。図５のフラッシュメモリの全体の構成は各動作における電圧の印加条件が異なる点を除いて、図１３１の従来のフラッシュメモリと同様である。図５のフラッシュメモリもチップＣＨ上に形成される。
【０１２８】
（ｂ）  メモリセルのプログラムおよび消去（図６）
図６の（ａ）にプログラム時におけるメモリセルへの電圧印加条件を示す。また、図６の（ｂ）に消去時におけるメモリセルへの電圧印加条件を示す。
【０１２９】
プログラム時には、図６の（ａ）に示すように、ドレイン１００２に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、コントロールゲート１００６に０Ｖを印加し、ソース１００３をフローティング状態にする。それにより、フローティングゲート１００５とドレイン１００２との間に高電界が発生し、トンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。その結果、メモリセルのしきい値電圧が下降する。
【０１３０】
消去時には、図６の（ｂ）に示すように、ドレイン１００２に０Ｖを印加し、コントロールゲート１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、ソース１００３に所定の高電圧ＶＳＬ（６Ｖ）を印加する。それにより、ソース１００３の近傍でアバランシェ降伏によるホットエレクトロンまたはチャネルホットエレクトロンが発生する。これらのホットエレクトロンは、コントロールゲート１００６の高電圧Ｖｐｐにより加速され、絶縁膜１００４によるエネルギ障壁を飛越えて、フローティングゲート１００５に注入される。その結果、メモリセルのしきい値電圧が上昇する。
【０１３１】
このように、プログラム時にはトンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン１００２に沿ってＮ−  型不純物領域１００２ｂが設けられている。
【０１３２】
また、消去時にはホットエレクトロンによりソース１００３の近傍からフローティングゲート１００５に電子が注入される。そのため、チャネル方向または基板方向に、より高電界が発生するように、ソース１００３に沿ってＰ＋  型不純物領域１００３ｂが設けられている。
【０１３３】
なお、Ｐ−  ウェル１００８はＰ−  型半導体基板であってもよい。
（ｃ）  フラッシュメモリの動作（図７）
次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図７を参照しながら説明する。図７には、メモリアレイ１０１０に含まれる一部のメモリセルＭ１１〜Ｍ１３，Ｍ２１〜Ｍ２３，Ｍ３１〜Ｍ３３が示されている。
【０１３４】
（ｉ）  一括消去動作（図７の（ａ））
まず、制御信号バッファ１１２０を介して制御回路１１３０に、一括消去動作を指定する制御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。
【０１３５】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデコーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１０３０は、すべてのワード線ＷＬ〜ＷＬ３を選択し、それらに高電圧Ｖｐｐを印加する。Ｙデコーダ１０４０は、Ｙゲート１０５０に含まれるすべてのＹゲートトランジスタをオンさせる。書込回路１０８０は、Ｙゲート１０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１０は、ソース線ＳＬに所定の高電圧ＶＳＬ（ＶＳＬ＜Ｖｐｐ）を印加する。
【０１３６】
このようにして、すべてのメモリセルＭ１１〜Ｍ３３に、図６の（ｂ）に示されるように電圧が印加される。その結果、すべてのメモリセルＭ１１〜Ｍ３３が消去される。
【０１３７】
（ｉｉ）  プログラム動作（図７の（ｂ））
ここでは、メモリセルＭ１２をプログラムするものと仮定する。すなわち、メモリセルＭ１２にデータ“０”を書込み、他のメモリセルにデータ“１”を書き込む。
【０１３８】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、プログラム動作を指定する制御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。
【０１３９】
Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答してワード線ＷＬ２を選択し、選択されたワード線ＷＬ２に０Ｖを印加し、非選択のワード線ＷＬ１，ＷＬ３には電源電圧Ｖｃｃを印加する。
【０１４０】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、書込回路１０８０に高電圧Ｖｐｐを与える。外部からデータ入出力バッファ１０７０を介して書込回路１０８０に順次データが与えられる。このとき、Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答してＹゲート１０５０内のＹゲートトランジスタを順次オンさせる。書込回路１０８０は、Ｙゲート１０５０を介してビット線ＢＬ１に高電圧Ｖｐｐを印加し、かつビット線ＢＬ２，ＢＬ３に電源電圧Ｖｃｃを印加する。ソース制御回路１１１０は、ソース線ＳＬをフローティング状態にする。
【０１４１】
このようにして、メモリセルＭ１２に、図６の（ａ）に示されるように電圧が印加される。このとき、他のメモリセルは次のいずれかの状態になっている。
【０１４２】
（Ａ）  ドレインに高電圧Ｖｐｐが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースはフローティング状態となっている。
【０１４３】
（Ｂ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０１４４】
（Ｃ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースはフローティング状態になっている。
【０１４５】
その結果、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、メモリセルＭ１２のみがプログラムされる。
【０１４６】
（ｉｉｉ）  読出動作（図７の（ｃ））
読出動作は、図１３７を用いて説明した動作とほぼ同様である。ここでは、メモリセルＭＣ１２からデータを読出すものと仮定する。まず、制御信号バッファ１１２０を介して制御回路１１３０に、読出動作を指定する制御信号が与えられる。
【０１４７】
Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答して、ワード線ＷＬ２を選択し、それに電源電圧Ｖｃｃを印加する。このとき、他のワード線ＷＬ１，ＷＬ３は０Ｖに保たれる。Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答して、Ｙゲート１０５０内の１つのＹゲートトランジスタをオンさせる。ソース制御回路１１１０はソース線ＳＬを接地する。
【０１４８】
それにより、ビット線ＢＬ１に読出電圧Ｖｒが現れる。この読出電圧Ｖｒがセンスアンプ１０６０により検知および増幅され、データ入出力バッファ１０７０を介して外部に出力される。
【０１４９】
（ｄ）  書換動作（図８）
このフラッシュメモリにおけるデータの書換動作を図８のフローチャートを参照しながら説明する。
【０１５０】
まず、すべてのメモリセルにデータ“１”が記憶されているか否かを判別する（ステップＳ１）。すべてのメモリセルにデータ“１”が記憶されていないときには、一括消去動作を行なう（ステップＳ２）。その後、プログラム動作を行なう（ステップＳ３）。このように、従来例のような書込前消去動作を行なうことなく、データの書換を行なうことができる。
【０１５１】
（ｅ）  変形例
プログラム時に、非選択のビット線ＢＬ２，ＢＬ３をフローティング状態にしてもよい。このとき、非選択のメモリセルは次のいずれかの状態になっている。
【０１５２】
（Ａ）  ドレインに高電圧Ｖｐｐが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースはフローティング状態になっている。
【０１５３】
（Ｂ）  ドレインはフローティング状態になっており、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０１５４】
（Ｃ）  ドレインはフローティング状態になっており、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースはフローティング状態になっている。
【０１５５】
この場合にも、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルＭ１２のみがプログラムされる。
【０１５６】
プログラム時に、ソース線ＳＬに電源電圧Ｖｃｃを印加してもよい。このとき、メモリセルＭ１２のドレインには高電圧Ｖｐｐが印加され、コントロールゲートには０Ｖが印加され、ソースには電源電圧Ｖｃｃが印加される。他のメモリセルは次のいずれかの状態になっている。
【０１５７】
（Ａ）  ドレインに高電圧Ｖｐｐが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１５８】
（Ｂ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに０Ｖが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１５９】
（Ｃ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１６０】
この場合にも、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルＭ１２のみがプログラムされる。
【０１６１】
プログラム時に、非選択のビット線ＢＬ２，ＢＬ３をフローティング状態にしかつソース線ＳＬに電源電圧Ｖｃｃを印加してもよい。このとき、メモリセルＭ１２のドレインには高電圧Ｖｐｐが印加され、コントロールゲートには０Ｖが印加され、ソースには電源電圧Ｖｃｃが印加される。また、他のメモリセルは次のいずれかの状態になっている。
【０１６２】
（Ａ）  ドレインに高電圧Ｖｐｐが印加され、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１６３】
（Ｂ）  ドレインはフローティング状態になっており、コントロールゲートに０Ｖが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１６４】
（Ｃ）  ドレインはフローティング状態となっており、コントロールゲートに電源電圧Ｖｃｃが印加され、ソースに電源電圧Ｖｃｃが印加されている。
【０１６５】
この場合にも、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルＭ１２のみがプログラムされる。
【０１６６】
また、一括消去動作後にベリファイ動作を行なってもよい。さらに、一括消去動作前に、すべてのメモリセルのコントロールゲートに０Ｖを印加しかつＰ−  ウェル（またはＰ−  型半導体基板）に高電圧Ｖｐｐを印加することによって、すべてのメモリセルのコントロールゲートから電子を引抜き、その後、ベリファイ動作を行ないながら一括消去動作を行なってもよい。それにより、一括消去されたメモリセルのしきい値電圧のばらつきをさらに小さくすることができる。
【０１６７】
（ｆ）  第１の実施例の効果
従来のフラッシュメモリでは電子がドレイン側からフローティングゲートに注入される。そのため、読出動作時にビット線の電位が高くなると、選択されているメモリセルにドレインから電子が注入され、ソフトライトが起こる可能性がある。
【０１６８】
これに対して、第１の実施例のフラッシュメモリでは、電子がソース側からフローティングゲートに注入される。そのため、読出動作時に、ソフトライトが起こりにくい。
【０１６９】
なお、ベリファイ動作を行ないながらプログラム動作を行なってもよい。それにより、プログラムされたメモリセルのしきい値電圧のばらつきを小さくすることができる。
【０１７０】
（２）  第２の実施例（図９，図１０）
第２の実施例によるフラッシュメモリの全体の構成は、図５に示される構成と同様である。
【０１７１】
（ａ）  メモリセルのプログラムおよび消去（図９）
図９の（ａ）にプログラム時におけるメモリセルへの電圧印加条件を示す。また、図９（ｂ）に消去時におけるメモリセルへの電圧印加条件を示す。プログラム時の電圧印加条件は、図６の（ａ）に示した電圧印加条件と同様である。
【０１７２】
消去時には、図９の（ｂ）に示すように、ドレイン１００２に０Ｖを印加し、コントロールゲート１００６に高電圧Ｖｐｐ（通常１２Ｖ程度）を印加し、ソース１００３に０Ｖを印加する。それにより、ソース１００３とドレイン１００２との間の領域にチャネルｃｈが形成され、そのチャネルｃｈとフローティングゲート１００５との間に高電界が発生する。トンネル現象によりチャネルｃｈからフローティングゲート１００５に電子が注入される。その結果、メモリセルのしきい値電圧が上昇する。
【０１７３】
この実施例では、プログラム時にはトンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン１００２に沿ってＮ−  型不純物領域１００２ｃが設けられている。
【０１７４】
なお、ソース１００３に沿ってＮ−  型不純物領域１００３ｃを設けてもよい。このように、ドレイン側およびソース側の両方にＮ−  型不純物領域１００２ｃ，１００３ｃを設けると、製造工程が少なくなる。
【０１７５】
（ｂ）  フラッシュメモリの動作（図１０）
次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図１０を参照しながら説明する。プログラム動作および読出動作は第１の実施例と同様である。したがって、以下、一括消去動作を説明する。
【０１７６】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、一括消去動作を指定する制御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。
【０１７７】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデコーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１０３０は、すべてのワード線ＷＬ１〜ＷＬ３を選択し、それらに高電圧Ｖｐｐを印加する。Ｙデコーダ１０４０は、Ｙゲート１０５０に含まれるすべてのＹゲートトランジスタをオンさせる。書込回路１０８０はＹゲート１０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１０はソース線ＳＬに０Ｖを印加する。
【０１７８】
このようにして、すべてのメモリセルＭ１１〜Ｍ３３に、図９の（ｂ）に示されるように電圧が印加される。その結果、すべてのメモリセルＭ１１〜Ｍ３３が消去される。
【０１７９】
なお、一括消去動作時に、Ｐ−  ウェル（またはＰ−  型半導体基板）に積極的に負の電圧を印加してもよい。
【０１８０】
データの書換えは、図８に示される手順で行なわれる。したがって、従来例のような消去前書込動作を行なうことなく、データの書換えを行なうことができる。
【０１８１】
（３）  第３の実施例（図１１〜図１４）
図１１は、第３の実施例によるフラッシュメモリの全体の構成を示すブロック図である。図１１のフラッシュメモリが図５のフラッシュメモリと異なるのは次の点である。
【０１８２】
外部から与えられる負電圧−Ｖｅｅを受け、所定の負電圧を発生する負電圧制御回路１１４０がさらに設けられている。また、Ｘデコーダ１０３０は、図１２に示すように、複数の高電圧スイッチ１３０２（図１３２参照）の代わりに、複数のワード線ＷＬにそれぞれ接続される複数の電位制御スイッチ１３０３を含む。各電位制御スイッチ１３０３は、Ｖｐｐ／Ｖｃｃ切換回路１０９０から与えられる高電圧Ｖｐｐまたは電源電圧Ｖｃｃあるいは負電圧制御回路１１４０から与えられる負電圧−Ｖｅｅを対応するワード線ＷＬに印加する。
【０１８３】
（ｂ）  メモリセルのプログラムおよび消去（図１３）
図１３の（ａ）にプログラム時におけるメモリセルへの電圧印加条件を示す。また、図１３の（ｂ）に消去時におけるメモリセルへの電圧印加条件を示す。
【０１８４】
プログラム時には、図１３の（ａ）に示すように、ドレイン１００２に電源電圧Ｖｃｃ（通常５Ｖ程度）を印加し、コントロールゲート１００６に負電圧−Ｖｅｅ（−１２Ｖ）を印加し、ソース１００３をフローティング状態にする。それにより、フローティングゲート１００５とドレイン１００２との間に高電界が発生し、トンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。その結果、メモリセルのしきい値電圧が下降する。
【０１８５】
消去時の電圧印加条件は、図６の（ｂ）に示した電圧印加条件と同様である。
【０１８６】
このように、プログラム時にはトンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン１００２に沿ってＮ−  型不純物領域１００２ｄが設けられている。
【０１８７】
また、消去時にはホットエレクトロンによりソース１００３の近傍からフローティングゲート１００５に電子が注入される。そのため、チャネル方向または基板方向に、より高電界が発生するように、ソース１００３に沿ってＰ＋  型不純物領域１００３ｄが設けられている。
【０１８８】
（ｃ）  フラッシュメモリの動作（図１４）
次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図１４を参照しながら説明する。一括消去動作および読出動作は、第１の実施例と同様である。したがって、以下、プログラム動作を説明する。
【０１８９】
ここでは、メモリセルＭ１２をプログラムするものと仮定する。すなわち、メモリセルＭ１２にデータ“０”を書込み、他のメモリセルにデータ“１”を書き込む。
【０１９０】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、プログラム動作を指定する制御信号が与えられる。また、負電圧制御回路１１４０には外部から負電圧−Ｖｅｅが与えられる。
【０１９１】
Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答してワード線ＷＬ２を選択し、選択されたワード線ＷＬ２に負電圧制御回路１１４０からの負電圧−Ｖｅｅを印加し、非選択のワード線ＷＬ１，ＷＬ３には０Ｖを印加する。
【０１９２】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、書込回路１０８０に電源電圧Ｖｃｃを与える。外部からデータ入出力バッファ１０７０を介して書込回路１０８０に順次データが与えられる。このとき、Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答して、Ｙゲート１０５０内のＹゲートトランジスタを順次オンさせる。書込回路１０８０は、Ｙゲート１０５０を介してビット線ＢＬ１に電源電圧Ｖｃｃを印加し、ビット線ＢＬ２，ＢＬ３に０Ｖを印加する。ソース制御回路１１１０は、ソース線ＳＬをフローティング状態にする。
【０１９３】
このようにして、メモリセルＭ１２に、図１３の（ａ）に示されるように電圧が印加される。このとき、他のメモリセルは次のいずれかの状態になっている。
【０１９４】
（Ａ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０１９５】
（Ｂ）  ドレインに０Ｖが印加され、コントロールゲートに負電圧−Ｖｅｅが印加され、ソースはフローティング状態になっている。
【０１９６】
（Ｃ）  ドレインに０Ｖが印加され、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０１９７】
（ｅ）  変形例
プログラム時に、非選択のビット線ＢＬ２，ＢＬ３をフローティング状態にしてもよい。このとき、非選択のメモリセルは次のいずれかの状態になっている。
【０１９８】
（Ａ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０１９９】
（Ｂ）  ドレインはフローティング状態になっており、コントロールゲートに負電圧−Ｖｅｅが印加され、ソースはフローティング状態になっている。
【０２００】
（Ｃ）  ドレインはフローティング状態になっており、コントロールゲートに０Ｖが印加され、ソースはフローティング状態になっている。
【０２０１】
この場合も、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルＭ１２のみがプログラムされる。
【０２０２】
プログラム時に、非選択のビット線をフローティング状態にしかつソース線ＳＬに０Ｖを印加してもよい。このとき、メモリセルＭ１２のドレインには電源電圧Ｖｃｃが印加され、コントロールゲートには負電圧−Ｖｅｅが印加され、ソースには０Ｖが印加される。他のメモリセルは次のいずれかの状態になっている。
【０２０３】
（Ａ）  ドレインに電源電圧Ｖｃｃが印加され、コントロールゲートに０Ｖが印加され、ソースに０Ｖが印加されている。
【０２０４】
（Ｂ）  ドレインはフローティング状態になっており、コントロールゲートに負電圧−Ｖｅｅが印加され、ソースに０Ｖが印加されている。
【０２０５】
（Ｃ）  ドレインはフローティング状態になっており、コントロールゲートに０Ｖが印加され、ソースに０Ｖが印加されている。
【０２０６】
この場合も、メモリセルＭ１２のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルＭ１２のみがプログラムされる。
【０２０７】
第３の実施例において、一括消去動作を図１０に示される第２の実施例と同様に行なってもよい。各メモリセルには、図９の（ｂ）に示したように電圧が印加される。
【０２０８】
この場合には、フローティングゲートへの電子の注入およびフローティングゲートからの電子の放出をトンネル現象を利用して行なうことになるので、消費電力が低減される。そのため、外部から与えられる電源電圧から高電圧および負電圧を内部で発生することができる。
【０２０９】
（４）  第４の実施例（図１５〜図１６）
第４の実施例によるフラッシュメモリの全体の構成は図５に示される構成と同様である。また、プログラム時および消去時のメモリセルへの電圧印加条件は、図６の（ａ）および（ｂ）に示した電圧印加条件と同様である。第４の実施例は、制御方法においてのみ第１の実施例と異なる。
【０２１０】
（ａ）  フラッシュメモリの動作（図１５）
次に、フラッシュメモリのページ一括消去動作、プログラム動作および読出動作を図１５を参照しながら説明する。プログラム動作および読出動作は、第１の実施例と同様である。したがって、以下、ページ一括消去動作を説明する。
【０２１１】
１つのワード線に接続されるすべてのメモリセルをページと呼ぶ。ページ一括消去動作は、ページ単位で一括消去が行なわれる。ここでは、ワード線ＷＬ２に対応するページの一括消去動作を説明する。
【０２１２】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、ページ一括消去動作を指定する制御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。
【０２１３】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデコーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答して、ワード線ＷＬ２を選択し、選択されたワード線ＷＬ２に高電圧Ｖｐｐを印加し、非選択のワード線ＷＬ１，ＷＬ３に０Ｖを印加する。Ｙデコーダ１０４０は、Ｙゲート１０５０に含まれるすべてのＹゲートトランジスタをオンさせる。書込回路１０８０は、Ｙゲート１０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１０は、ソース線ＳＬに所定の高電圧ＶＳＬ（ＶＳＬ＜Ｖｐｐ）を印加する。
【０２１４】
このようにして、ワード線ＷＬ２に接続されるメモリセルＭ１２，Ｍ２２，Ｍ３２に、図６の（ｂ）に示されるように電圧が印加される。その結果、メモリセルＭ１２，Ｍ２２，Ｍ３２が消去される。
【０２１５】
非選択のワード線ＷＬ１，ＷＬ３に接続される各メモリセルにおいては、ドレイン１００２に０Ｖが印加され、ソース１００３に高電圧ＶＳＬが印加され、コントロールゲート１００６に０Ｖが印加される。そのため、ホットエレクトロンが絶縁膜１００４によるエネルギ障壁を飛越えてフローティングゲート１００５に注入される可能性は少ない。したがって、選択されたワード線ＷＬ２に接続されるメモリセルのみが一括消去される。
【０２１６】
このように、第４の実施例では、メモリアレイ単位でなく、ページ単位で一括消去動作が行なわれる。
【０２１７】
（ｂ）  書換動作（図１６）
第４の実施例によるフラッシュメモリにおけるデータの書換動作を図１６のフローチャートを参照しながら説明する。
【０２１８】
まず、すべてのメモリセルにデータ“１”が記憶されているか否かを判別する（ステップＳ１１）。すべてのメモリセルにデータ“１”が記憶されていないときには、書換えるべきページに関してページ一括消去動作を行なう（ステップＳ１２）。その後、プログラム動作を行なう（ステップＳ１３）。
【０２１９】
このように、従来例のような書込前消去動作を行なうことなく、ページ単位でデータの書換えを行なうことができる。
【０２２０】
（５）  第５の実施例（図１７）
第５の実施例によるフラッシュメモリの全体の構成は、図５に示される構成と同様である。また、プログラム時および消去時のメモリセルへの電圧印加条件は、図９の（ａ）および（ｂ）に示した電圧印加条件と同様である。第５の実施例は、制御方法においてのみ第２の実施例と異なる。
【０２２１】
第５の実施例によるフラッシュメモリのページ一括消去動作、プログラム動作および読出動作を図１７を参照しながら説明する。プログラム動作および読出動作は第２の実施例と同様である。したがって、以下、ページ一括消去動作を説明する。ここでは、ワード線ＷＬ２に対応するページの一括消去動作を説明する。
【０２２２】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、ページ一括消去動作を指定する制御信号が与えられる。また、Ｖｐｐ／Ｖｃｃ切換回路１０９０には外部から高電圧Ｖｐｐが与えられる。
【０２２３】
Ｖｐｐ／Ｖｃｃ切換回路１０９０は、Ｘデコーダ１０３０に高電圧Ｖｐｐを与える。Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答して、ワード線ＷＬ２を選択し、その選択されたワード線ＷＬ２に高電圧Ｖｐｐを印加し、非選択のワード線ＷＬ１，ＷＬ３に０Ｖを印加する。Ｙデコーダ１０４０は、Ｙゲート１０５０に含まれるすべてのＹゲートトランジスタをオンさせる。書込回路１０８０は、Ｙゲート１０５０を介して０Ｖをすべてのビット線ＢＬ１〜ＢＬ３に印加する。ソース制御回路１１１０は、ソース線ＳＬに０Ｖを印加する。
【０２２４】
このようにして、ワード線ＷＬ２に接続されるメモリセルＭ１２，Ｍ２２，Ｍ３２に、図９の（ｂ）に示されるように電圧が印加される。その結果、メモリセルＭ１２，Ｍ２２，Ｍ３２が消去される。
【０２２５】
非選択のワード線ＷＬ１，ＷＬ３に接続される各メモリセルにおいては、ドレイン１００２、ソース１００３およびコントロールゲート１００６に０Ｖが印加される。そのため、フローティングゲート１００５とソース１００３との間には高電界は発生せず、トンネル現象により電子がフローティングゲート１００５に注入されることはない。したがって、選択されたワード線に接続されたメモリセルのみが一括消去される。
【０２２６】
このように、第５の実施例においても、メモリアレイ単位ではなく、ページ単位で一括消去を行なうことができる。
【０２２７】
データの書換えは、図１６に示される手順で行なわれる。したがって、従来例のような消去前書込動作を行なうことなく、ページ単位でデータの書換えを行なうことができる。
【０２２８】
（６）  第６の実施例（図１８〜図３３）
（ａ）  フラッシュメモリの全体の構成（図１８，図１９）
図１８は、第６の実施例によるフラッシュメモリの全体の構成を示すブロック図である。また、図１９は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【０２２９】
図１８のフラッシュメモリが図１３１に示す従来のフラッシュメモリと異なるのは次の点である。メモリアレイ１０１０ａが複数のセクタに分割されている。図１８の例では、メモリアレイ１０１０ａがセクタＳＥ１，ＳＥ２に分割されている。メモリアレイ１０１０ａは、セクタＳＥ１，ＳＥ２にそれぞれ対応するセレクトゲートＳＧ１，ＳＧ２を含む。
【０２３０】
メモリアレイ１０１０ａは、Ｐ−  ウェル１００８内に形成される。図１３１に示すＶｐｐ／Ｖｃｃ切換回路１０９０は設けられず、高電圧発生回路１２１０，１２２０、負電圧発生回路１２３０，１２４０、ウェル電位発生回路１２５０およびセレクトゲートデコーダ１２６０がさらに設けられる。高電圧発生回路１２１０，１２２０は外部から電源電圧Ｖｃｃ（たとえば５Ｖ）を受け、高電圧（たとえば１０Ｖ）を発生する。負電圧発生回路１２３０，１２４０は、外部から電源電圧Ｖｃｃを受け、負電圧（たとえば−１０Ｖ）を発生する。ウェル電位発生回路１２５０は消去時にＰ−  ウェル１００８に負電圧（たとえば−５Ｖ）を印加する。セレクトゲートデコーダ１２６０は、アドレスバッファ１０２０からのアドレス信号の一部に応答して、セレクトゲートＳＧ１，ＳＧ２を選択的に活性化する。
【０２３１】
次に図１９を参照する。メモリアレイ１０１０ａには複数の主ビット線が配列される。図１９には２つの主ビット線ＭＢ０，ＭＢ１が示される。主ビット線ＭＢ０，ＭＢ１はそれぞれＹゲートトランジスタＹＧ０，ＹＧ１を介してセンスアンプ１０６０および書込回路１０８０に接続される。
【０２３２】
各主ビット線に対応して複数の副ビット線が配列される。図１９の例では、主ビット線ＭＢ０に対応して２つの副ビット線ＳＢ０１，ＳＢ０２が設けられ、主ビット線ＭＢ１に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設けられる。
【０２３３】
複数の副ビット線に交差するように複数のワード線が配列される。図１９の例では、副ビット線ＳＢ０１，ＳＢ１１に交差するようにワード線ＷＬ０，ＷＬ１が配列され、副ビット線ＳＢ０２，ＳＢ１２に交差するようにワード線ＷＬ２，ＷＬ３が配列される。
【０２３４】
副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１１，ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそれぞれメモリセルＭ００〜Ｍ０３，Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１はセクタＳＥ１に含まれ、メモリセルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３はセクタＳＥ２に含まれる。
【０２３５】
各メモリセルのドレインは対応する副ビット線に接続され、コントロールゲートは対応するワード線に接続され、ソースはソース線ＳＬに接続される。
【０２３６】
セレクトゲートＳＧ１はセレクトゲートトランジスタＳＧ０１，ＳＧ１１を含み、セレクトゲートＳＧ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１２を含む。副ビット線ＳＢ０１，ＳＢ０２はそれぞれセレクトゲートトランジスタＳＧ０１，ＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１，ＳＢ１２はそれぞれセレクトゲートトランジスタＳＧ１１，ＳＧ１２を介して主ビット線ＭＢ１に接続される。セレクトゲートデコーダ１２６０のセレクトゲート線ＳＧＬ１はセレクトゲートトランジスタＳＧ０１，ＳＧ１１に接続され、セレクトゲート線ＳＧＬ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１２に接続される。
【０２３７】
（ｂ）  メモリセルのプログラムおよび消去（図２０）
図２０の（ａ）にプログラム時におけるメモリセルへの電圧印加条件を示す。また、図２０の（ｂ）に消去時におけるメモリセルへの電圧印加条件を示す。
【０２３８】
プログラム時には、図２０の（ａ）に示すように、ドレイン１００２に正電圧（たとえば５Ｖ）を印加し、コントロールゲート１００６に負電圧（たとえば−１０Ｖ）を印加し、ソース１００３をフローティング状態にし、Ｐ−  ウェル１００８に０Ｖを印加する。それにより、フローティングゲート１００５とドレイン１００２との間に高電界が発生し、トンネル現象によりフローティングゲート１００５がドレイン１００２に電子が放出される。その結果、メモリセルのしきい値電圧が下降する。
【０２３９】
消去時には、図２０の（ｂ）に示すように、ドレイン１００２をフローティング状態にし、コントロールゲート１００６に高電圧（たとえば１０Ｖ）を印加し、ソース１００３をフローティング状態にし、Ｐ−  ウェル１００８に負電圧（たとえば−５Ｖ）を印加する。それにより、コントロールゲート１００６とＰ−  ウェル１００８との間に高電圧（この場合１５Ｖ）が印加され、ソース１００３とフローティングゲート１００５との間に高電界が発生する。その結果、トンネル現象によりソース１００３からフローティングゲート１００５に電子が注入され、メモリセルのしきい値電圧が上昇する。
【０２４０】
このように、プログラム時にはトンネル現象によりフローティングゲート１００５からドレイン１００２に電子が放出される。そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン１００２に沿ってＮ−  型不純物領域１００２ｅが設けられる。
【０２４１】
なお、ソース１００３に沿ってＮ−  型不純物領域１００３ｅを設けてもよい。このように、ドレイン側およびソース側の両方にＮ−  型不純物領域１００２ｅ，１００３ｅを設けると、製造工程が少なくなる。
【０２４２】
（ｃ）  フラッシュメモリの動作（図２１）
次に、フラッシュメモリのセクタ一括消去動作、プログラム動作および読出動作を図２１を参照しながら説明する。
【０２４３】
（ｉ）  セクタ一括消去動作
ここでは、セクタＳＥ１を一括消去するものと仮定する。まず、制御信号バッファ１１２０を介して制御回路１１３０に、セクタ一括消去動作を指定する制御信号が与えられる。それにより、高電圧発生回路１２２０および負電圧発生回路１２３０が活性化される。
【０２４４】
高電圧発生回路１２２０はＸデコーダ１０３０に高電圧（１０Ｖ）を与える。Ｘデコーダ１０３０は、セクタＳＥ１のワード線ＷＬ０，ＷＬ１に高電圧（１０Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２，ＷＬ３に０Ｖを印加する。負電圧発生回路１２３０はＹデコーダ１０４０およびウェル電位発生回路１２５０に負電圧を与える。Ｙデコーダ１０４０はＹゲート１０５０内のＹゲートトランジスタＹＧ０，ＹＧ１に負電圧（−５Ｖ）を印加する。それにより、主ビット線ＭＢ０，ＭＢ１はフローティング状態になる。ソース制御回路１０はソース線ＳＬをフローティング状態にする。また、ウェル電位発生回路１２５０はＰ−  ウェル１００８に負電圧（−５Ｖ）を印加する。セレクトゲートデコーダ１２６０はセレクトゲート線ＳＧ１，ＳＧ２に０Ｖを印加する。
【０２４５】
このようにして、セクタＳＥ１内のメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１に、図２０の（ｂ）に示されるように電圧が印加される。その結果、セクタＳＥ１内のすべてのメモリセルが消去される。
【０２４６】
このとき、非選択のセクタＳＥ２内の各メモリセルにおいて、コントロールゲートとＰ−  ウェルとの間に印加される電圧は５Ｖである。したがって、トンネル現象は発生しない。また、この電位条件は読出時の電位条件とほぼ同じであるので、データへのディスターブがほとんど起きない。
【０２４７】
（ｉｉ）  プログラム動作（図２１の（ｂ））
ここでは、メモリセルＭ００をプログラムするものと仮定する。すなわち、メモリセルＭ００にデータ“０”を書込み、メモリセルＭ１０にデータ“１”を書き込む。
【０２４８】
まず、制御信号バッファ１１２０を介して制御回路１１３０に、プログラム動作を指定する制御信号が与えられる。それにより、高電圧発生回路１２１０および負電圧発生回路１２４０が活性化される。
【０２４９】
負電圧発生回路１２４０はＸデコーダ１０３０に負電圧を与える。Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、選択されたワード線ＷＬ０に負電圧（−１０Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。
【０２５０】
高電圧発生回路１２１０はＹデコーダ１０４０、書込回路１０８０およびセレクトゲートデコーダ１２６０に高電圧を与える。まず、外部からデータ入出力バッファ１０７０を介してデータ“０”が書込回路１０８０に与えられ、ラッチされる。Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答してＹゲート１０５０内のＹゲートトランジスタＹＧ０に高電圧（たとえば７Ｖ）を印加し、ＹゲートトランジスタＹＧ１に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ０がオンする。
【０２５１】
書込回路１０８０はＹゲートトランジスタＹＧ０を介して主ビット線ＭＢ０にデータ“０”に対応するプログラム電圧（５Ｖ）を印加する。また、セレクトゲートデコーダ１２６０は、セレクトゲート線ＳＧＬ１に高電圧（たとえば（７Ｖ）を印加し、セレクトゲート線ＳＧＬ２に０Ｖを印加する。それにより、副ビット線ＳＢ０１，ＳＢ１１がそれぞれ主ビット線ＭＢ０，ＭＢ１に接続される。ソース制御回路１１１０は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路１２５０はＰ−  ウェル１００８に０Ｖを印加する。
【０２５２】
このようにして、メモリセルＭ００に、図２０の（ａ）に示されるように電圧が印加される。その結果、メモリセルＭ００のしきい値電圧が下降する。
【０２５３】
一定時間（たとえば１ｍ秒）経過後、外部からデータ入出力バッファ１０７０を介してデータ“１”が書込回路１０８０に与えられ、ラッチされる。Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答してＹゲート１０５０内のＹゲートトランジスタＹＧ１に高電圧（７Ｖ）を印加し、ＹゲートトランジスタＹＧ０に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ１がオンする。書込回路１０８０は、ＹゲートトランジスタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に対応する０Ｖを印加する。したがって、メモリセルＭ１０のしきい値電圧は高いまま維持される。
【０２５４】
プログラム動作の際にベリファイ動作を行なってもよい。このベリファイ動作を図２２のフローチャートを参照しながら説明する。
【０２５５】
上記のように、選択されたワード線ＷＬ０に負電圧（−１０Ｖ）を印加し、選択されたセレクトゲート線ＳＧＬ１に高電圧（７Ｖ）を印加する（ステップＳ２１）。また、ソース線ＳＬをフローティング状態にし（ステップＳ２２）、データ“０”の主ビット線ＭＢ０に５Ｖを印加し、データ“１”の主ビット線ＭＢ１に０Ｖを印加する（ステップＳ２３）。それにより、メモリセルＭ００のしきい値電圧が下降する。このとき、メモリセルＭ１０のしきい値電圧は高く維持される。
【０２５６】
一定時間（たとえば１ｍ秒）経過後、制御回路１１３０によりベリファイ動作が開始される。それにより、ベリファイ電圧発生回路１１００が活性化される。ベリファイ電圧発生回路１１００はＸデコーダ１０３０に通常の電源電圧Ｖｃｃよりも低いベリファイ電圧を供給する。その結果、選択されたワード線ＷＬ０にベリファイ電圧が印加される（ステップＳ２４）。ソース制御回路１１１０によりソース線ＳＬが接地される（ステップＳ２５）。それにより、読出動作が行なわれる（ステップＳ２６）。
【０２５７】
メモリセルＭ００のしきい値電圧がベリファイ電圧よりも高いと、主ビット線ＭＢ０には電流が流れない。そのため、センスアンプ１０６０がデータ“１”を検知する。この場合、制御回路１１３０はプログラムが不十分であると判断し、再びプログラム動作およびベリファイ動作を行なう（ステップＳ２７，Ｓ２１〜Ｓ２６）。
【０２５８】
メモリセルＭ００のしきい値電圧がベリファイ電圧よりも低くなれば、主ビット線ＭＢ０に電流が流れる。そのため、センスアンプ１０６０がデータ“０”を検知する。この場合、制御回路１１３０はプログラムが十分であると判断し、メモリセルＭ００についてのプログラム動作を終了する。
【０２５９】
Ｘデコーダ１０３０に与えられるＸアドレス信号が順次インクリメントされ、ワード線ＷＬ１，ＷＬ２，ＷＬ３に関して順次プログラム動作およびベリファイ動作が行なわれる（ステップＳ２８，Ｓ２９）。
【０２６０】
（ｉｉｉ）  読出動作（図２１の（ｃ））
ここでは、メモリセルＭ００からデータを読出すものと仮定する。まず、制御信号バッファ１１２０を介して制御回路１１３０に、読出動作を指定する制御信号が与えられる。
【０２６１】
Ｘデコーダ１０３０は、アドレスバッファ１０２０から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、それに電源電圧Ｖｃｃ（５Ｖ）を印加する。このとき、ワード線ＷＬ１，ＷＬ２，ＷＬ３は０Ｖに保たれる。セレクトゲートデコーダ１２６０は、セレクトゲート線ＳＧＬ１に５Ｖを印加し、セレクトゲート線ＳＧＬ２に０Ｖを印加する。Ｙデコーダ１０４０は、アドレスバッファ１０２０から与えられるＹアドレス信号に応答してＹゲート１０５０内のＹゲートトランジスタＹＧ０をオンさせる。ソース制御回路１１１０はソース線ＳＬを接地する。
【０２６２】
それにより、主ビット線ＭＢＯに読出電圧Ｖｒが現れる。この読出電圧Ｖｒがセンスアンプ１０６０により検知され、データ入出力バッファ１０７０を介して外部に出力される。
【０２６３】
（ｄ）  メモリセルの断面構造（図２３）
図２３はこの実施例のフラッシュメモリに用いられるメモリセルの断面構造を示す図である。図２３に示す構造をトリプルウェル構造と呼ぶ。
【０２６４】
Ｐ−  型半導体基板１００１の所定領域にＮ−  ウェル１００９が形成され、Ｎ−  ウェル１００９内にＰ−  ウェル１００８が形成される。Ｐ−  ウェル１００８内の所定領域に所定間隔をもって２つのＮ＋  型不純物領域が形成される。Ｎ＋  型不純物領域の一方がドレイン１００２を構成し、他方がソース１００３を構成する。ソース１００２とドレイン１００３との間の領域上に、極めて薄い酸化膜等の絶縁膜１００４（約１００Å）を介してフローティングゲート１００５が形成され、さらにその上に絶縁膜を介してコントロールゲート１００６が形成される。このようにして、メモリセルＭＣが形成される。
【０２６５】
ＣＭＯＳ回路領域１３００は、Ｐ−  ウェル内に形成されたＮチャネルトランジスタおよびＮ−  ウェル内に形成されたＰチャネルトランジスタを含む。
【０２６６】
（ｅ）  高集積化
図２４は、第６の実施例における２つの隣接したメモリセルの構造図である。図２４に示されるように、２つのメモリセルＭ００およびＭ１０は、Ｐウェル１００８上に形成された分離酸化膜１４００により分離される。
【０２６７】
プログラム動作において、選択されたメモリセルＭ１０のドレイン１００２′に５Ｖの電圧が与えられ、一方、選択されないメモリセルＭ００のドレイン１００２に０Ｖの電圧が与えられる。これに加えて、コントロールゲートを形成する第２アルミ配線層１００６に−１０Ｖの負電圧が与えられる。したがって、分離酸化膜１４００をゲート酸化膜として、ＭＯＳトランジスタ１４０１が等価的に存在することになる。
【０２６８】
この等価ＮＭＯＳトランジスタ１４０１は、ゲート電極を介して−１０Ｖの負電圧を受ける。したがって、この等価トランジスタ１４０１は、上記のプログラム動作において導通することがあり得ず、したがって、分離酸化膜１４００の幅Ｗａを図１４６に示した幅Ｗｂと比較してより小さな値に選択することができ、したがって、より高い集積度が得られる。
【０２６９】
図２５は、第６の実施例におけるメモリセルアレイの半導体基板上のレイアウト図である。すでに説明したように、第６の実施例ではプログラム動作および消去動作がトンネル現象を利用して行なわれるので、副ビット線を介して流れる電流が極めて少なくなる。したがって、セクタ選択のためのセレクトゲートトランジスタＳＧ０およびＳＧ１のチャネル幅を、図１４５に示した例と比較してより小さな値に選択することができる。したがって、より高集積化に適したレイアウトが得られる。
【０２７０】
図２６は、第６の実施例のメモリセルアレイにおいて与えられる電圧を示す回路図である。図２６（ａ）は、プログラム動作において与えられる電圧を示し、一方、図２６（ｂ）は、消去動作において与えられる電圧を示す。
【０２７１】
図２６（ａ）に示されるように、プログラム動作において、図示されていないＸデコーダが−１０Ｖおよび０Ｖの出力電圧を出力する。言い換えると、Ｘデコーダは１０Ｖの電圧差を有する出力電圧を出力する。
【０２７２】
一方、図２６（ｂ）に示すように、Ｘデコーダは、消去動作において、１０Ｖおよび０Ｖの出力電圧を必要とする。言い換えると、Ｘデコーダは、１０Ｖの電圧差を有する出力電圧を出力する。
【０２７３】
図２６に示した出力電圧差（すなわち１０Ｖ）と図１４７に示した出力電圧差（すなわち１５Ｖおよび１８Ｖ）を比較するとわかるように、第６の実施例におけるＸデコーダの出力電圧差が減少されている。このことは、Ｘデコーダの集積度を向上させるのに貢献する。すなわち、第６の実施例ではＸデコーダの出力電圧差が小さくなるので、Ｘデコーダを半導体基板上のより少ない占有領域内に形成することが可能となる。
【０２７４】
（ｆ）  高電圧発生回路（図２７，図２８）
図２７の（ａ）に高電圧発生回路の等価回路を示す。高電圧発生回路は、複数のダイオードＤ２１０および複数のキャパシタンスＣ２１０を含む。キャパシタンスＣ２１０には２相のクロック信号φ，／φが与えられる。それにより、チャージポンプが構成される。
【０２７５】
各ダイオードＤ２１０は、通常、図２７の（ｂ）に示すように、Ｎチャネルトランジスタにより構成される。Ｎチャネルトランジスタのバックゲートは接地されている。
【０２７６】
しかし、電源電圧Ｖｃｃが低い場合（たとえば３Ｖ）には、バックゲート効果により高電圧を得ることが困難になる。バックゲート効果とは、ソース電圧と相対的にバックゲート電圧が下がると、しきい値電圧が上昇することである。
【０２７７】
そこで、この実施例では、図２８に示す構造が用いられる。Ｐ−  型半導体基板１００１に複数のＮ−  ウェル１２１１が形成され、各Ｎ−  ウェル１２１１内にＰ＋  型不純物領域１２１２およびＮ＋  型不純物領域１２１３が形成される。これらのＰ＋  型不純物領域１２１２およびＮ＋  型不純物領域１２１３がダイオードを構成する。
【０２７８】
この構成によると、各ダイオードがバックゲートを有さないので、バックゲート効果は起こらない。
【０２７９】
しかしながら、場合により、図２８に示した構造を有する高電圧発生回路において、図２９に示すような寄生トランジスタ（バイポーラトランジスタ）が存在し得る。図２９を参照して、ｐｎｐ型の寄生トランジスタ１４１１および１４１２が、Ｐ＋  型不純物領域１２１２，Ｎ−  ウェル１２１１およびＰ−  型半導体基板１００１により形成され得る。したがって、これらの寄生トランジスタ１４１１，１４１２，…の存在により、図３０に示した回路が等価的に形成され得る。
【０２８０】
図３０は、図２９に示した寄生トランジスタ１４１１，１４１２，…により構成される回路の等価回路図である。図３０からわかるように、カスケードされた寄生トランジスタ１４１１，１４１２，…により、微小な何らかのリーク電流ＩＬＥＡＫが増幅され、過大な電流Ｉｎが引き起こされる。すなわち、各寄生トランジスタ１４１１，１４１２，…の電流増幅率をｈｆｅとすると、次式により決定される過大な電流Ｉｎが流れることになる。
【０２８１】
Ｉ１  ＝（１＋ｈｆｅ）・ＩＬＥＡＫ
Ｉｎ＝（１＋ｈｆｅ）ｎ  ・ＩＬＥＡＫ
したがって、高電圧発生回路において過大な電流Ｉｎが流れるのを防ぐため、図３１に示した構造が提案される。
【０２８２】
図３１は、第６の実施例によるフラッシュメモリに用いられる高電圧発生回路の別の構造を示す断面図である。図３１に示されるように、トリプルウェル構造が高電圧発生回路に適用される。これにより、図２９に示したような寄生トランジスタ１４１１，１４１２，…が存在するのが防がれ、安定した昇圧動作が行なわれ得る。
【０２８３】
（ｇ）  負電圧発生回路（図３２，図３３）
図３２の（ａ）に負電圧発生回路の等価回路を示す。負電圧発生回路は、複数のダイオードＤ２３０および複数のキャパシタンスＣ２３０を含む。キャパシタンスＣ２３０には２相のクロック信号φ，／φが与えられる。それにより、チャージポンプが構成される。
【０２８４】
各ダイオードＤ２３０は、通常、図３２の（ｂ）に示すように、Ｐチャネルトランジスタにより構成される。Ｐチャネルトランジスタのバックゲートは接地されている。
【０２８５】
しかし、電源電圧Ｖｃｃが低い場合（たとえば３Ｖ）には、バックゲート効果により低い負電圧を得ることが困難になる。
【０２８６】
そこで、この実施例では、図３３に示すトリプルウェル構造が用いられる。Ｐ−  型半導体基板１００１にＮ−  ウェル１２３１が形成され、Ｎ−  ウェル１２３１内に複数のＰ−  ウェル１２３２が形成され、各Ｐ−  ウェル１２３２内にＮ＋  型不純物領域１２３３およびＰ＋  型不純物領域１２３４が形成される。これらのＮ＋  型不純物領域１２３３およびＰ＋  型不純物領域１２３４がダイオードを構成する。
【０２８７】
この構成によると、各ダイオードがバックゲートを有さないので、バックゲート効果は起こらない。また、図２３に示したように、メモリセルもＮ−  ウェル内に形成されるので、製造工程は増加しない。
【０２８８】
（７）  第７の実施例（図３４，図３５）
図３４は第７の実施例によるフラッシュメモリのメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。図７の実施例によるフラッシュメモリの全体の構成は、図１８に示す構成と同様である。
【０２８９】
第７の実施例が第６の実施例と異なるのは、主ビット線ＭＢ０，ＭＢ１にそれぞれトランスファゲートトランジスタＴＧ０，ＴＧ１を介してキャパシタンスＣ０，Ｃ１が接続されている点である。キャパシタンスＣ０，Ｃ１にはウェル電位ＶＢが与えられる。トランスファゲートトランジスタＴＧ０，ＴＧ１には制御回路１１３０から制御信号ＣＧ１が与えられる。他の部分の構成は、図１９に示される構成と同様である。
【０２９０】
１つのメモリセルについてのプログラム時間がたとえば１ｍ秒であると仮定すると、図３４に示すような２ビット構成ではプログラムに２ｍ秒必要となる。実際には、１つのワード線に接続されるメモリセルの数は数百〜数千であるので、データの書換えには膨大な時間がかかる。各主ビット線ごとにデータラッチを設けることにより複数のビット線に接続されるメモリセルに同時にプログラムを行なってもよい。しかし、レイアウトが困難となる。
【０２９１】
そこで、第７の実施例に示すように、キャパシタンスＣ０，Ｃ１が設けられる。
【０２９２】
プログラム時に、制御信号ＣＧ１に応答してトランスファゲートトランジスタＴＧ０，ＴＧ１がオンする。また、Ｙデコーダ１０４０は、Ｙアドレス信号に応答してＹゲートトランジスタＹＧ０，ＹＧ１をたとえば数十μ秒の周期で高速にスイッチングする。このとき、書込回路１０８０にはＹアドレス信号に従ってデータが順次与えられる。それにより、主ビット線ＭＢ０，ＭＢ１を介してキャパシタンスＣ０，Ｃ１がデータに従って充電される。この動作が１ｍ秒の間繰返される。
【０２９３】
一般に、フローティングゲートからの電子のトンネルに要する電流は数ナノアンペア以下であるので、キャパシタンスＣ０，Ｃ１に蓄積された電荷によりトンネルに要する消費電流を供給することができる。
【０２９４】
図３５に示すように、たとえば２５０μ秒ごとにＹゲートトランジスタＹＧ０，ＹＧ１をスイッチングした場合、主ビット線ＭＢ０には、２５０μ秒〜５００μ秒の期間および７５０μ秒〜１ｍ秒の期間プログラム電圧は印加されない。しかし、これらの期間には、主ビット線ＭＢ０およびキャパシタンスＣ０に蓄積された電荷により主ビット線ＭＢ０の電圧が保持される。したがって、主ビット線ＭＢ０，ＭＢ１に接続されたメモリセルをプログラムするのに要する時間は１ｍ秒となる。
【０２９５】
ここで、主ビット線ＭＢ０にプログラム電圧が印加されない期間の電圧減少量ΔＶは、キャパシタンスＣ０の値およびＹゲートトランジスタのスイッチング周波数で決まる。キャパシタンスＣ０の値が大きいほど、またはスイッチング周波数が大きいほど、プログラム電圧の減少は抑えられ、安定かつ高速にプログラムが行なわれる。
【０２９６】
キャパシタンスＣ０，Ｃ１をＭＯＳ容量で形成する場合、主ビット線ＭＢ０，ＭＢ１をゲートに接続することが好ましい。もし、主ビット線ＭＢ０，ＭＢ１をＭＯＳ容量の拡散層に接続すると、たとえば高温時に、接合リークなどにより、充電されたプログラム電圧が短時間で放電してしまう可能性があるからである。
【０２９７】
プログラム時および消去時の電圧印加条件は第６の実施例と同様である。また、セクタ一括消去動作およびプログラム動作も第６の実施例と同様である。
【０２９８】
（８）  第８の実施例（図３６〜図５１）
（ａ）  フラッシュメモリの全体の構成（図３６，図３７）
図３６は、第８の実施例によるフラッシュメモリの全体の構成を示すブロック図である。また、図３７は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【０２９９】
図３６のフラッシュメモリが図１８に示す第６の実施例のフラッシュメモリと異なるのは次の点である。ソース制御回路１１１０の代わりにソースデコーダ１２７０が設けられる。また、負電圧発生回路１２３０はＹデコーダ１０４０の代わりにセレクトゲートデコーダ１２６０およびソースデコーダ１２７０に負電圧を与える。
【０３００】
図３７に示すように、セクタＳＥ１内のメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１のソースはソース線ＳＬ１に接続され、セクタＳＥ２内のメモリセルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３のソースはソース線ＳＬ２に接続される。ソースデコーダ１２７０の出力端子はソース線ＳＬ１，ＳＬ２に接続される。
【０３０１】
消去時には、選択されたセクタ内の各メモリセルのソースはフローティング状態となっている。ソースにリーク経路が存在すると、ソース電位が上昇し、ソースとフローティングゲートとの間の電界が小さくなる。
【０３０２】
そこで、消去時にソース電位を安定にするために、ソース線ＳＬ１，ＳＬ２にそれぞれトランスファゲートトランジスタＴＧ１１，ＴＧ１２を介してキャパシタンスＣ１１，Ｃ１２を接続してもよい。
【０３０３】
キャパシタンスＣ１１，Ｃ１２にはウェル電位ＶＢが与えられる。トランスファゲートトランジスタＴＧ１１，ＴＧ１２には制御回路１１３０から制御信号ＣＧ２が与えられる。
【０３０４】
消去時に、制御信号ＣＧ２に応答してトランスファゲートトランジスタＴＧ１１，ＴＧ１２がオンする。それにより、ソース電位の変化が小さくなる。
【０３０５】
第８の実施例におけるプログラム動作および読出動作は第６の実施例と同様であるので、以下、セクタ一括消去動作を説明する。
【０３０６】
第６の実施例では、消去時に、図２０の（ｂ）に示されるように電圧が印加される。しかし、非常に短い時間（たとえば数ｍ秒）で消去が行なわれると、メモリセルの下部における反転層の形成が電圧印加に追従することができず、メモリセルの下部に空乏層が形成される。
【０３０７】
このような場合、選択されたセクタ内のメモリセルへの電圧印加条件と非選択のセクタ内のメモリセルへの電圧印加条件とを異ならせることが好ましい。
【０３０８】
電圧印加条件は、フローティングゲート１００５の下の絶縁膜１００４（トンネル絶縁膜）にゲートバーズビークがない場合とゲートバーズビークがある場合とで異なる。ここで、ゲートバーズビークとは、図４３にｇｂで示すように、製造時に、フローティングゲート１００５の下のトンネル絶縁膜によりフローティングゲート１００５の下面の周縁部が浸蝕されている状態をいう。これにより、フローティングゲート１００５の周縁部の下方でトンネル絶縁膜の厚さが厚くなる。
【０３０９】
まず、ゲートバーズビークがないかあるいは小さい場合の電圧印加条件を説明し、次に、ゲートバーズビークが大きい場合の電圧印加条件を説明する。
【０３１０】
（ｂ）  ゲートバーズビークがない場合（図３８〜図４２）
（ｉ）  メモリセルの消去（図３８，図３９）
図３８において、Ｃｇはコントロールゲート１００６とフローティングゲート１００５との間の容量、Ｃｆはフローティングゲート１００５とＰ−  ウェル１００８と間の容量、Ｃｂは空乏層による容量、Ｃｄはドレイン１００２とフローティングゲート１００５との間の容量、Ｃｓはソース１００３とフローティングゲート１００５との間の容量を示す。また、Ｃｔは容量Ｃｆと容量Ｃｂとの合成容量を示す。
【０３１１】
今、コントロールゲート１００６に正電圧ＶＣＧを印加し、Ｐ−  ウェル１００８に負電圧ＶＢを印加する。この場合、ドレイン１００２およびソース１００３はフローティング状態になっているので、ドレイン電圧Ｖｄおよびソース電圧Ｖｓはほぼ負電圧ＶＢとなる。このときのフローティングゲート１００５の電位をＶＦＧとし、初期の蓄積電荷を０とすると、電荷保存則から次式が成立する。
【０３１２】
（ＶＣＧ−ＶＦＧ）・Ｃｇ＝（ＶＦＧ−ＶＢ）・（Ｃｓ＋Ｃｔ＋Ｃｄ）…（１）
式（１）を展開すると次式のようになる。
【０３１３】
ＶＦＧ＝｛ＶＣＧ・Ｃｇ＋（Ｃｓ＋Ｃｔ＋Ｃｄ）・ＶＢ｝／（Ｃｓ＋Ｃｔ＋Ｃｄ＋Ｃｇ）                                                …（２）
さらに式（２）を展開すると、次式のようになる。
【０３１４】
ＶＦＧ＝｛ＶＣＧ＋（Ｃｓ＋Ｃｔ＋Ｃｄ）・ＶＢ／Ｃｇ｝／｛（Ｃｓ＋Ｃｔ＋Ｃｄ）／Ｃｇ＋１｝                                          …（３）
ここで、Ｃｓ，ＣｄはＣｇと比較して小さいので、無視することができる。したがって、式（３）は次式のようになる。
【０３１５】
ＶＦＧ＝（ＶＣＧ＋Ｃｔ・ＶＢ／Ｃｇ）／（Ｃｔ／Ｃｇ＋１）    …（４）
空乏層が広がると、容量Ｃｂが小さくなり、容量Ｃｔも小さくなる。したがって、フローティングゲート１００５の電位ＶＦＧはコントロールゲート１００６の電位ＶＣＧに近付く。しかし、フローティング状態のドレイン１００２およびソース１００３の電位は、ほぼＰ−  ウェル１００８の電位と同じである。
【０３１６】
この場合、フローティングゲート１００５とドレイン１００２またはソース１００３との間の電界Ｅは次式で表される。
【０３１７】
Ｅ＝（ＶＦＧ−ＶＢ）／ＴＯＸ                                …（５）
ここで、ＶＦＧはフローティングゲート１００５の電位、ＶＢはＰ−  ウェル１００８の電位、ＴＯＸはトンネル絶縁膜の厚さを表す。
【０３１８】
フローティングゲート１００５の電位ＶＦＧが上昇するので、フローティングゲート１００５とドレイン１００２との間の電界およびフローティングゲート１００５とソース１００３との間の電界が大きくなる。したがって、ドレイン１００２またはソース１００３の端部でのトンネル効果が向上する。そのため、消去効率が向上する。
【０３１９】
このような効果は選択されたセクタでは好ましいが、非選択のセクタでは好ましくない。
【０３２０】
そこで、選択されたセクタ内のメモリセルのソース１００３は、図３９の（ａ）に示すように、フローティング状態にし、非選択のセクタ内のメモリセルのソース１００３には、図３９の（ｂ）に示すように、Ｐ−  ウェル１００８の電位と同じ電位またはＰ−  ウェル１００８の電位よりも高い電位を供給する。
【０３２１】
それにより、非選択のセクタ内のメモリセルでは、ソース１００３とドレイン１００２との間にチャネルｃｈが形成され、そのチャネルｃｈの電位はソース１００３から与えられる。そのため、フローティングゲート１００５の電位は、フローティングゲート１００５とチャネルｃｈとの間の容量結合により低下し、トンネル絶縁膜にかかる電界が緩和される。その結果、非選択のセクタ内のメモリセルのデータが安定に保護される。
【０３２２】
（ｉｉ）  フラッシュメモリのセクタ一括消去動作（図４０）
図４０を参照しながらゲートバーズビークがない場合のフラッシュメモリのセクタ一括消去動作を説明する。ここで、セクタＳＥ１を一括消去するものと仮定する。
【０３２３】
セクタＳＥ１内のワード線ＷＬ０，ＷＬ１に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ２，ＷＬ３に０Ｖが印加される。また、セレクトゲート線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ−  ウェル１００８には−５Ｖが印加される。ソース線ＳＬ１はフローティング状態にされ、ソース線ＳＬ２には−５Ｖが印加される。
【０３２４】
それにより、セクタＳＥ２内のメモリセルのデータを安定に保護しつつ、セクタＳＥ１内のメモリセルを一括消去することができる。
【０３２５】
（ｉｉｉ）  ソースデコーダ（図４１，図４２）
図４１は、ゲートバーズビークがない場合に用いられるソースデコーダ１２７０の構成を示す図である。また、図４２は、図４１のソースデコーダ１２７０の各部の電圧を示す図である。図４１には、ソース線ＳＬ１に関連する部分のみが示される。ソース線ＳＬ２に関連する部分の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力信号が異なる点を除いて、図４１に示される構成と同様である。
【０３２６】
ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のバックゲートは端子ＶＤＤに接続され、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のバックゲートは端子ＶＢＢに接続される。
【０３２７】
消去時には、端子ＶＤＤに０Ｖが印加され、端子ＶＢＢにウェル電位と同じ負電圧（−５Ｖ）が印加される。また、端子ＶＢＢ２にはウェル電位と同じ負電圧（−５Ｖ）またはウェル電位よりも高い負電圧が印加される。
【０３２８】
セクタＳＥ１の選択時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。したがって、トランジスタＮ４がオフし、ソース線ＳＬ１はフローティング状態となる。セクタＳＥ１の非選択時には、入力端子ＡＤ０〜ＡＤ２のいずれかに−５Ｖの入力信号が与えられる。したがって、トランジスタＮ４がオンし、ソース線ＳＬ１に−５Ｖが印加される。
【０３２９】
プログラム時および読出時には、端子ＶＤＤに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに０Ｖが印加され、端子ＶＢＢ２に０Ｖが印加される。
【０３３０】
プログラム時には、入力端子ＡＤ０〜ＡＤ２のすべてに５Ｖの入力信号が与えられる。したがって、トランジスタＮ４がオフし、ソース線ＳＬ１はフローティング状態になる。
【０３３１】
読出時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が印加される。したがって、トランジスタＮ４がオンし、ソース線ＳＬ１に０Ｖが印加される。
【０３３２】
（ｃ）  ゲートバーズビークがある場合（図４３〜図４７）
（ｉ）  メモリセルの消去（図４３，図４４）
図４３に示すように、ゲートバーズビークｇｂが大きいと、ドレイン１００２およびソース１００３を形成する拡散層が薄いトンネル絶縁膜の下まで延びない場合が生じる。この場合、ドレイン１００２とフローティングゲート１００５との間およびソース１００３とフローティングゲート１００５との間でトンネル効果は生じない。したがって、Ｐ−  ウェル１００８とフローティングゲート１００５との間のトンネル効果により消去が行なわれる。
【０３３３】
フローティングゲート１００５とＰ−  ウェル１００８との間の電界Ｅは次式で表される。
【０３３４】
Ｅ＝（ＶＦＧ−ＶＢ）／（ＴＯＸ＋Ｉｄ）                      …（６）
ここで、ＶＦＧはフローティングゲート１００５の電位、ＶＢはＰ−  ウェル１００８の電位、ＴＯＸはトンネル絶縁膜の厚さ、Ｉｄは空乏層の厚さを表す。このように、ドレイン１００２およびソース１００３をフローティング状態にすると、空乏層により電界が弱められて消去効率が落ちる。
【０３３５】
このような場合、選択されたセクタ内のメモリセルのソース１００３には、図４４の（ａ）に示すように、Ｐ−  ウェル１００８の電位と同じ負電圧（−５Ｖ）を印加し、非選択のセクタ内のメモリセルのソース１００３は、図４４の（ｂ）に示すように、フローティング状態にする。
【０３３６】
それにより、選択されたセクタ内のメモリセルでは、ソース１００３とドレイン１００２との間にチャネルｃｈが形成され、そのチャネルｃｈの電位はソース１００３から与えられる。そのため、チャネルｃｈとフローティングゲート１００５との間のトンネル絶縁膜に充分な電界が印加され、チャネルｃｈとフローティングゲート１００５との間でトンネル現象が起こる。その結果、選択されたセクタ内のメモリセルの消去効率が向上する。
【０３３７】
一方、非選択のセクタ内のメモリセルのソース１００３はフローティング状態となっているので、ソース１００３とドレイン１００２との間にチャネルは形成されず、メモリセルの下部に空乏層が形成される。そのため、フローティングゲート１００５とＰ−  ウェル１００８との間の電界が緩和される。
【０３３８】
（ｉｉ）  フラッシュメモリのセクタ一括消去動作（図４５）
図４５を参照しながらゲートバーズビークがある場合のフラッシュメモリのセクタ一括消去動作を説明する。ここで、セクタＳＥ１を一括消去するものと仮定する。
【０３３９】
セクタＳＥ１内のワード線ＷＬ０，ＷＬ１に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ２，ＷＬ３に０Ｖが印加される。また、セレクトゲート線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ−  ウェル１００８には−５Ｖが印加される。ソース線ＳＬ１には−５Ｖが印加され、ソース線ＳＬ２はフローティング状態にされる。
【０３４０】
それにより、セクタＳＥ２内のメモリセルのデータを安定に保護しつつ、セクタＳＥ１内のメモリセルを一括消去することができる。
【０３４１】
（ｉｉｉ）  ソースデコーダ（図４６，図４７）
図４６は、ゲートバーズビークがある場合に用いられるソースデコーダ１２７０の構成を示す図である。図４７は、図４６のソースデコーダ１２７０の各部の電圧を示す図である。図４８は、ソース線ＳＬ１に関連する部分のみが示される。ソース線ＳＬ２に関連する部分の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力信号が異なる点を除いて、図４６に示される構成と同様である。
【０３４２】
ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４のバックゲートは端子ＶＤＤに接続され、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３，Ｎ５，Ｎ６のバックゲートは端子ＶＢＢに接続される。
【０３４３】
消去時には、端子ＶＤＤに０Ｖが印加され、端子ＶＢＢにはウェル電位と同じ負電圧（−５Ｖ）が印加される。
【０３４４】
セクタＳＥ１の選択時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。したがって、トランジスタＮ６がオンし、ソース線ＳＬ１には−５Ｖが印加される。セクタＳＥ１の非選択時には、入力端子ＡＤ０〜ＡＤ２のいずれかに−５Ｖの入力信号が与えられる。したがって、トランジスタＮ６がオフし、ソース線ＳＬ１はフローティング状態となる。
【０３４５】
プログラム時および読出時には、端子ＶＤＤに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに０Ｖが印加される。
【０３４６】
プログラム時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。したがって、トランジスタＮ６がオフし、ソース線ＳＬ１はフローティング状態になる。
【０３４７】
読出時には、入力端子ＡＤ０〜ＡＤ２のすべてに５Ｖの入力信号が与えられる。したがって、トランジスタＮ６がオンし、ソース線ＳＬ１に０Ｖが印加される。
【０３４８】
（ｄ）  ウェル電位が低い場合（図４８〜図５１）
（ｉ）  メモリセルの消去（図４８）
上記の説明では、消去時にＰ−  ウェルに印加する電圧を−５Ｖと仮定してきた。さらに消去効率を向上するためにウェル電位をより下げた場合、非選択のセクタでのディスターブが問題となってくる。
【０３４９】
たとえば、ゲートバーズビークが大きい場合には、図４６に示したように、選択されたセクタのソース線にはウェル電位と同じ端子ＶＢＢの負電圧（−５Ｖ）が印加され、非選択のセクタのソース線はフローティング状態となる。
【０３５０】
しかし、ウェル電位がより下がると、非選択のセクタ内のメモリセルにおいて、フローティングゲートとＰ−  ウェルとの間の電界が大きくなる。その結果、非選択のセクタ内のメモリセルのデータを確実に保護することができなくなる。
【０３５１】
そこで、非選択のセクタのソース線にはウェル電位よりも高い電圧を印加する。たとえば、図４８に示すように、Ｐ−  ウェル１００８の電位を−１０Ｖとする。この場合、選択されたセクタ内のメモリセルのソース１００３には、図４８の（ａ）に示すように、ウェル電位と同じ−１０Ｖを印加し、非選択のセクタ内のメモリセルのソース１００３には−５Ｖを印加する。
【０３５２】
それにより、非選択のセクタ内のメモリセルにおいて、チャネルとコントロールゲート１００６との間の電位差を５Ｖにすることができる。
【０３５３】
（ｉｉ）  フラッシュメモリのセクタ一括消去動作（図４９）
図４９を参照しながらウェル電位が低い場合のフラッシュメモリのセクタ一括消去動作を説明する。ここで、セクタＳＥ１を一括消去するものと仮定する。
【０３５４】
セクタＳＥ１内のワード線ＷＬ０，ＷＬ１に１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ２，ＷＬ３に０Ｖが印加される。また、セレクトゲート線ＳＧＬ１，ＳＧＬ２には０Ｖが印加される。Ｐ−  ウェル１００８には−１０Ｖが印加される。ソース線ＳＬ１には−１０Ｖが印加され、ソース線ＳＬ２には−５Ｖが印加される。
【０３５５】
それにより、セクタＳＥ２内のメモリセルのデータを安定に保護しつつ、セクタＳＥ１内のメモリセルを一括消去することができる。
【０３５６】
（ｉｉｉ）  ソースデコーダ（図５０，図５１）
図５０は、ウェル電位が低い場合に用いられるソースデコーダ１２７０の構成を示す図である。図５１は、図５０のソースデコーダ１２７０の各部の電圧を示す図である。図５０には、ソース線ＳＬ１に関連する部分のみが示される。ソース線ＳＬ２に関連する部分の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力信号が異なる点を除いて、図５０に示される構成と同様である。
【０３５７】
ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３，Ｐ５のバックゲートは端子ＶＤＤに接続され、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３のバックゲートは端子ＶＢＢに接続される。
【０３５８】
消去時には、端子ＶＤＤに−５Ｖが印加され、端子ＶＢＢにウェル電位と同じ負電圧（−１０Ｖ）が印加される。また、制御線ＣＳＬに０Ｖが印加され、制御線ＤＳＬに−１０Ｖが印加される。
【０３５９】
セクタＳＥ１の選択時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。したがって、ソース線ＳＬ１に−１０Ｖが印加される。セクタＳＥ１の非選択時には、入力端子ＡＤ０〜ＡＤ２のいずれかに−１０Ｖの入力信号が与えられる。したがって、ソース線ＳＬ１に−５Ｖが印加される。なお、非選択時のソース線の電位は、消去時に端子ＶＤＤに与える電位を変えることにより自由に選択することができる。
【０３６０】
プログラム時および読出時には、端子ＶＤＤに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢに０Ｖが印加される。
【０３６１】
プログラム時には、制御線ＣＳＬに０Ｖが印加され、制御線ＤＳＬに５Ｖが印加される。したがって、ソース線ＳＬ１はフローティング状態になる。
【０３６２】
読出時には、制御線ＣＳＬに５Ｖが印加され、制御線ＤＳＬに０Ｖが印加される。また、入力端子ＡＤ０〜ＡＤ２のすべてに５Ｖの入力信号が与えられる。したがって、ソース線ＳＬ１に０Ｖが印加される。
【０３６３】
（９）  第９の実施例（図５２〜図５６）
（ａ）  フラッシュメモリの全体の構成（図５２，図５３）
図５２は、第９の実施例によるフラッシュメモリの全体の構成を示すブロック図である。また、図５３は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【０３６４】
図５２のフラッシュメモリが図３６に示す第８の実施例のフラッシュメモリと異なるのは次の点である。ソースデコーダ１２７０の代わりにソーススイッチ１２８１，１２８２が設けられている。負電圧発生回路１２３０はセレクトゲートデコーダ１２６０に負電圧を与える。
【０３６５】
図５３に示すように、ソーススイッチ１２８１はセレクトゲート線ＳＧＬ１上の電位を受け、ソース線ＳＬ１の電位を制御する。ソーススイッチ１２８２はセレクトゲート線ＳＧＬ２上の電位を受け、ソース線ＳＬ２の電位を制御する。ソーススイッチ１２８１，１２８２は制御回路１１３０からの制御信号ＣＧ３により制御される。
【０３６６】
第９の実施例におけるプログラム動作および読出動作は第６の実施例と同様であるので、以下、消去動作を説明する。
【０３６７】
（ｂ）  フラッシュメモリのセクタ一括消去動作（図５４）
図５４を参照しながら第９の実施例によるフラッシュメモリのセクタ一括消去動作を説明する。ここで、セクタＳＥ１の一括消去を行なうものと仮定する。
【０３６８】
第８の実施例で説明したように、より消去効率を向上するために、Ｐ−  ウェル１００８には−１０Ｖが印加される。セクタＳＥ１内のワード線ＷＬ０，ＷＬ１には１０Ｖが印加され、セクタＳＥ２内のワード線ＷＬ２，ＷＬ３には０Ｖが印加される。また、セレクトゲート線ＳＧＬ１に−１０Ｖが印加され、セレクトゲート線ＳＧＬ２に−５Ｖが印加される。ソース線ＳＬ１にはソーススイッチ１２８１により−１０Ｖが印加され、ソース線ＳＬ２はソーススイッチ１２８２により−５Ｖが印加される。
【０３６９】
それにより、セクタＳＥ２にディスターブを起こすことなく、セクタＳＥ１を効率的に一括消去することができる。
【０３７０】
（ｃ）  セレクトゲートデコーダおよびソーススイッチ（図５５，図５６）
図５５は、第９の実施例のフラッシュメモリに用いられるセレクトゲートデコーダおよびソーススイッチの構成を示す回路図である。図５６は、図５５のセレクトゲートデコーダおよびソーススイッチの各部の電圧を示す図である。図５５には、セレクトゲートデコーダ１２６０のセレクトゲート線ＳＧＬ１に関連する部分およびソース線ＳＬ１に接続されるソーススイッチ１２８１のみが示される。セレクトゲートデコーダ１２６０のセレクトゲート線ＳＧＬ２に関連する部分およびソーススイッチ１２８２の構成は、入力端子ＡＤ０，ＡＤ１，ＡＤ２に与えられる入力信号が異なる点を除いて、図５５に示される構成と同様である。
【０３７１】
ＰチャネルトランジスタＰ２１〜Ｐ２５のバックゲートは端子ＶＤＤに接続され、ＮチャネルトランジスタＮ２１〜Ｎ２８のバックゲートは端子ＶＢＢに接続される。図５３に示す制御信号ＣＧ３は、制御線ＡＳＬ，ＢＳＬにより与えられる。
【０３７２】
消去時には、端子ＶＤＤに０Ｖが印加され、端子ＶＢＢに−１０Ｖが印加される。端子ＶＢＢ２には−５Ｖが印加され、端子ＶＳＧには−１０Ｖが印加される。制御線ＡＳＬには０Ｖが印加され、制御線ＢＳＬには−１０Ｖが印加される。
【０３７３】
セクタＳＥ１の選択時には、入力端子ＡＤ０〜ＡＤ２のすべてに０Ｖの入力信号が与えられる。したがって、トランジスタＮ２５，Ｐ２５がオンし、セレクトゲート線ＳＧＬ１に端子ＶＳＧの電位（−１０Ｖ）が与えられる。また、制御線ＡＳＬの電位が０Ｖであるので、トランジスタＮ２７がオンし、ソース線ＳＬ１にも端子ＶＳＧの電位（−１０Ｖ）が与えられる。
【０３７４】
セクタＳＥ１の非選択時には、入力端子ＡＤ０〜ＡＤ２のいずれかに−１０Ｖの入力信号が与えられる。したがって、トランジスタＮ２６がオンし、セレクトゲート線ＳＧＬ１に端子ＶＢＢ２の電位（−５Ｖ）が与えられる。また、トランジスタＮ２７を介してソース線ＳＬ１にも端子ＶＢＢ２の電位（−５Ｖ）が与えられる。なお、端子ＶＢＢ２に印加される電圧を変更することによって、非選択のセクタのソース線の電位を自由に変更することができる。
【０３７５】
プログラム時には、端子ＶＤＤに電源電圧Ｖｃｃ（７Ｖ）が印加され、端子ＶＢＢ，ＶＢＢ２に０Ｖが印加される。端子ＶＳＧには７ｖが印加され、制御線ＡＳＬ，ＢＳＬには０Ｖが印加される。
【０３７６】
セクタＳＥ１の選択時には、トランジスタＮ２５，Ｐ２５がオンし、セレクトゲート線ＳＧＬ１に端子ＶＳＧの電位（７Ｖ）が与えられる。このとき、トランジスタＮ２７，Ｎ２８はオフしているので、ソース線ＳＬ１はフローティング状態となる。セクタＳＥ１の非選択時には、トランジスタＮ２６がオンし、セレクトゲート線ＳＧＬ１に端子ＶＢＢ２の電位（０Ｖ）が与えられる。このときも、トランジスタＮ２７，Ｎ２８がオフしているので、ソース線ＳＬ１はフローティング状態となる。
【０３７７】
読出時には、端子ＶＤＤに電源電圧Ｖｃｃ（５Ｖ）が印加され、端子ＶＢＢ，ＶＢＢ２に０Ｖが印加される。端子ＶＳＧには５Ｖが印加される。制御線ＡＳＬには０Ｖが印加され、制御線ＢＳＬには５Ｖが印加される。
【０３７８】
セクタＳＥ１の選択時には、トランジスタＮ２５，Ｐ２５がオンし、セレクトゲート線ＳＧＬ１に端子ＶＳＧの電位（５Ｖ）が与えられる。このとき、トランジスタＮ２８がオンしているので、ソース線ＳＬ１は接地される。セクタＳＥ１の非選択時には、トランジスタＮ２６がオンし、セレクトゲート線ＳＧＬ１に端子ＶＢＢ２の電位（０Ｖ）が与えられる。このときも、トランジスタＮ２８がオンしているので、ソース線ＳＬ１は接地される。
【０３７９】
このように、図３７に示したソースデコーダ１２７０を必要とせずに、消去時に、選択されたセクタのソース線にウェル電位を印加し、非選択のセクタのソース線にウェル電位よりも高い電位を印加することができる。
【０３８０】
（１０）  第１０の実施例（図５７）
第１０の実施例によるフラッシュメモリの特徴は、プログラム時にベリファイ動作を必要としないことである。第１０の実施例のフラッシュメモリの構成は、第６〜第９のいずれかの実施例のフラッシュメモリの構成と同様である。また、一括消去動作および読出動作も、第６〜第９の実施例と同様である。
【０３８１】
図５７のフローチャートを参照しながら第１０の実施例によるフラッシュメモリのプログラム動作を説明する。
【０３８２】
まず、選択されたワード線の電位をベリファイレベルに設定し、選択されたセレクトゲート線に高電圧を印加する（ステップＳ３１）。それにより、選択されたセレクトゲートトランジスタがオンする。そして、ソース線をフローティング状態にする（ステップＳ３２）。データ“０”に対応する主ビット線を５Ｖにプリチャージし、データ“１”に対応する主ビット線を０Ｖに保つ（ステップＳ３３）。
【０３８３】
その後、ソース線をある一定期間接地する（ステップＳ３４）。もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも高いと、データ“０”に対応する主ビット線の電位は上記のプリチャージレベルに保たれる。もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも低いと、データ“０”に対応する主ビット線はメモリセルを介して放電される。
【０３８４】
その後、ソース線をフローティング状態にし（ステップＳ３５）、選択されたワード線に負電圧を印加する（ステップＳ３６）。それにより、５Ｖにプリチャージされている主ビット線に接続されたメモリセルのみがプログラムされる。
【０３８５】
上記のプログラムサイクルを指定回数だけ繰返した後（ステップＳ３７）、Ｘアドレスをインクリメントし、次のワード線に関して上記のプログラムサイクルを繰返す（ステップＳ３８，Ｓ３９）。上記のプログラムサイクルを選択されたセクタ内のすべてのワード線に関して繰返すと、プログラム動作が終了する（ステップＳ３８）。
【０３８６】
上記の方法によると、主ビット線へのプログラム電圧の印加後、逐一ベリファイ動作を行なうことなく高速にプログラム動作を行なうことができる。
【０３８７】
プリチャージレベルを安定に保持するために、第２の実施例に示したように、主ビット線にトランスファゲートトランジスタを介してキャパシタンスを接続し、プログラム時にこれらのトランスファゲートトランジスタをオンさせてもよい。
【０３８８】
なお、上記の方法は、他の実施例のフラッシュメモリにも、同様に適用することができる。
【０３８９】
（１１）  第１１の実施例（図５８）
第１１の実施例によるフラッシュメモリの特徴も、プログラム時にベリファイ動作を必要としないことである。第１１の実施例のフラッシュメモリの構成は、第６〜第９のいずれかの実施例のフラッシュメモリの構成と同様である。また、一括消去動作および読出動作も、第６〜第９の実施例と同様である。
【０３９０】
図５８を参照しながら第１１の実施例によるフラッシュメモリのプログラム動作を説明する。
【０３９１】
まず、選択されたワード線の電位をベリファイレベルに設定し、選択されたセレクトゲート線に高電圧を印加する（ステップＳ４１）。それにより、選択されたセレクトゲートトランジスタがオンする。そして、ソース線をフローティング状態にする（ステップＳ４２）。データ“０”に対応する主ビット線を５Ｖにプリチャージし、データ“１”に対応する主ビット線を０Ｖに保つ（ステップＳ４３）。
【０３９２】
その後、ソース線をある一定期間接地する（ステップＳ４４）。もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも高いと、データ“０”に対応する主ビット線の電位は上記のプリチャージレベルに保たれる。もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも低いと、データ“０”に対応する主ビット線はメモリセルを介して放電される。
【０３９３】
その後、すべての主ビット線の電位が０Ｖとなっていないならば（ステップＳ４５）、ソース線をフローティング状態にし（ステップＳ４６）、選択されたワード線に負電圧を印加する（ステップＳ４７）。それにより、５Ｖにプリチャージされている主ビット線に接続されたメモリセルのみがプログラムされる。
【０３９４】
上記のプログラムサイクルをすべてのビット線の電位が０Ｖになるまで繰返した後（ステップＳ４５）、Ｘアドレスをインクリメントし、次のワード線に関して上記のプログラムサイクルを繰返す（ステップＳ４８，Ｓ４９）。上記のプログラムサイクルを選択されたセクタ内のすべてのワード線に関して行なうと、プログラム動作が終了する（ステップＳ４８）。
【０３９５】
上記の方法によると、主ビット線へのプログラム電圧の印加後、逐一ベリファイ動作を行なうことなく高速にプログラム動作を行なうことができ、かつプログラム動作を自動的に終了することができる。
【０３９６】
なお、上記の方法は他の実施例のフラッシュメモリにも同様に適用することができる。
【０３９７】
（１２）  第１２の実施例（図５９〜図６４）
図５９は、第１２の実施例によるフラッシュメモリの全体の構成を示すブロック図である。図５９に示したフラッシュメモリにおいても、図１８に示したフラッシュメモリと類似の態様でプログラム動作および消去動作が行なわれる。
【０３９８】
図５９を参照して、このフラッシュメモリは、プリデコーダ１４５１ないし１４５４と、グローバルデコーダ１４５５と、セレクトゲートデコーダ１４５６と、ウェル電位制御回路１４５７および１４５８と、ソース線ドライバ１４５９および１４６０と、セクタに分割されたメモリセルアレイ１４６１および１４６２と、ローカルデコーダ１４６３および１４６４とを含む。
【０３９９】
図６０は、図５９に示したメモリセルアレイおよびその周辺回路の回路図である。図６０において、グローバルデコーダ１４５５，ローカルデコーダ１４６４，メモリセルアレイ，ソース線ドライバ１４６０およびセレクトゲートデコーダ１４５６についての詳細な回路が示されている。図６０において、“２ＡＬ”は第２アルミ配線層により形成された配線を示し、“２ＰＯＬ”は第２ポリシリコン層により形成された配線を示す。
【０４００】
次の表１は、消去動作，プログラム動作および読出動作において図５９および図６０に示した回路に与えられる電圧を示している。
【０４０１】
【表１】
0003577290.tif 000002
【０４０２】
第１２の実施例では、すでに述べた様々な利点に加えて、次のような追加の利点も得られる。
【０４０３】
図６１は、図６０に示したワード線ＷＬ００ないしＷＬ０７およびＷＬ１０ないしＷＬ１７とローカルデコーダ１４６４の出力線ＷＬ０ないしＷＬ７との間の接続態様を示す半導体基板上のレイアウト図である。図６１を参照して、各ワード線ＷＬ００ないしＷＬ０７およびＷＬ１０ないしＷＬ１７は、第２ポリシリコン層により形成される。一方、ローカルデコーダ１４６４の各出力線は、第１アルミ配線層により形成される。各ワード線と対応する出力信号線との間の接続は、スルーホールを介して行なわれる。図６１に示した接続態様は、図６０に示した回路図においても示されていることが指摘される。
【０４０４】
図６０および図６１に示した接続態様を用いることにより、ワード線とローカルデコーダの出力線との間の接続が簡単化され、したがって配線密度が低下され、その結果高い集積度が得られる。
【０４０５】
図６２は、図６０に示した２つのメモリセル１４９１および１４９２の間の分離を示す断面構造図である。図６０に示したメモリセル１４９１および１４９２は、それぞれのセクタにおいて他方のセクタに最も近い位置に置かれている。これらのトランジスタ１４９１および１４９２を分離するため、図６２に示すように、半導体基板内に分離酸化膜１４９０が形成される。２つの隣接するトランジスタ１４９１および１４９２を分離するために必要となる分離酸化膜１４９０の幅Ｗｃは、図６３に示すようなフィールドシールドのためのトランジスタ１４９５および１４９６を用いる場合と比較して少なくて足りる。すなわち、図６３に示した例では、分離のためのトランジスタ１４９５および１４９６を形成するのみ大きな幅Ｗｄが必要となるが、分離酸化膜１４９０を用いることによりより少ない幅Ｗｃで近接する２つのトランジスタ１４９１および１４９２を分離することができる。これにより、より高い集積度が得られる。
【０４０６】
図６４は、第１２の実施例において用いられるワード線電圧制御回路およびプリデコーダの回路図である。図６４に示したワード線電圧制御回路１４７０は、図５９において簡単化のために省略されている。
【０４０７】
図６４を参照して、ワード線電圧制御回路１４７０は、ＶＰＰ発生器１４７１と、ＶＢＢ発生器１４７２と、電圧検出器１４７３と、インバータ１４７４と、ＶＰＰスイッチング回路１４７５と、ＶＰＰスイッチング回路１４７６と、ＣＭＯＳトランスミッションゲート１４７７および１４７８とを含む。
【０４０８】
プリデコーダ１４５２は、ＣＭＯＳトランスミッションゲートを構成するＰＭＯＳトランジスタ１４８１およびＮＭＯＳトランジスタ１４８２を含む。
【０４０９】
図６４に示したワード線電圧制御回路１４７０およびプリデコーダ１４５２において、消去動作，プログラム動作および読出動作を実行するため前述の表１に示した電圧が与えられる。
【０４１０】
一般に、フラッシュメモリのメモリセルのしきい電圧の分布を検査するため、テストのための外部電圧ＶＥＷが与えられる。図６４に示されるように、テストモード動作において、外部電圧ＶＥＷは、ワード線電圧制御回路１４７０におけるＣＭＯＳトランスミッションゲート１４７８およびプリデコーダ１４５２におけるＣＭＯＳトランスミッションゲート（トランジスタ１４８１および１４８２により構成される）を介して図６０に示したワード線ＷＬ００ないしＷＬ１７に与えられる。外部電圧ＶＥＷの電圧経路がＣＭＯＳ回路のみにより構成されているので、ＭＯＳトランジスタのしきい電圧による電圧の損失が生じない。言い換えると、より広い範囲で変化する外部電圧ＶＥＷを電圧レベルの変化なしにワード線に与えることができ、所望のテストが行なわれ得る。
【０４１１】
（１３）  第１３実施例
図６５はこの発明に従った不揮発性半導体記憶装置の第１３実施例の模式図である。半導体基板８０はメモリトランジスタ領域と周辺領域とに分けられている。メモリトランジスタ領域には、メモリトランジスタ８７ａ、８７ｂ、８７ｃ、８７ｄが間を隔てて形成されている。半導体基板８０の主表面のうち、メモリトランジスタ領域には、ｎ型のソース領域８４ａ、８４ｂ、ｎ型のドレイン領域８５ａ、８５ｂが間を隔てて形成されている。ソース領域８４ａはメモリトランジスタ８７ａと８７ｂのソース領域となり、ソース領域８４ｂはメモリトランジスタ８７ｃと８７ｄのソース領域となる。
【０４１２】
またドレイン領域８５ａはメモリトランジスタ８７ｂと８７ｃのドレイン領域となり、ドレイン領域８５ｂはメモリトランジスタ８７ｄのドレイン領域となる。なお８８はコントロールゲートを示し、８９はフローティングゲートを示している。
【０４１３】
半導体基板８０の主表面のうち、メモリトランジスタ領域には、ｎ型のソース／ドレイン領域８３ａ、８３ｂを有するセレクトゲートトランジスタ８６が形成されている。ソース／ドレイン領域８３ｂはメモリトランジスタ８７ａのドレイン領域の役割もしている。
【０４１４】
メモリトランジスタ８７ａ、８７ｂ、８７ｃ、８７ｄ上には多結晶シリコンからなる副ビット線９０が形成されている。副ビット線９０はソース／ドレイン領域８３ｂと接続されている。副ビット線９０から分岐した分岐線９１ａはドレイン領域８５ａと接続され、分岐線９１ｂはドレイン領域８５ｂと接続されている。副ビット線９０上にはアルミニウムからなる主ビット線９２が形成されている。主ビット線９２は、ソース／ドレイン領域８３ａに接続されている。
【０４１５】
半導体基板８０中にはメモリトランジスタ領域を囲むようにｐウェル領域８２が形成されており、ｐウェル領域８２を囲むようにｎウェル領域８１が形成されている。周辺領域にはＭＯＳトランジスタ９３が形成されている。この発明に従った不揮発性半導体記憶装置のさらに詳細な説明を第１４実施例を用いて行なう。
【０４１６】
（１４）  第１４実施例
図６６（ａ）はこの発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の一部の断面図である。ｐ型シリコン基板２０１にはｐウェル領域２１０が間を隔てて形成されている。ｐウェル領域２１０上には、メモリトランジスタ２５０〜２５７、２６１、２６２、セレクトゲートトランジスタ２５９、２６０が形成されている。ｐウェル領域２１０には、各メモリトランジスタのｎ型のソース領域２２３、ｎ型のドレイン領域２２４が形成されている。２４９はｎ型の不純物領域を示している。
【０４１７】
各メモリトランジスタ、セレクトゲートトランジスタはシリコン酸化膜２４７で覆われている。ソース領域２２３上はシリコン酸化膜２４７によって塞がれている。これに対しドレイン領域２２４および不純物領域２４９上はシリコン酸化膜で塞がれていない。各メモリトランジスタはフローティングゲート２１９およびコントロールゲート２２０を備えている。
【０４１８】
メモリトランジスタ２５０〜２５７の各ドレイン領域２２４は１本の副ビット線２２７ａによって電気的に接続されている。メモリトランジスタ２６１、２６２のドレイン領域２２４は１本の副ビット線２２７ｂによって電気的に接続されている。不純物領域２４９は接続導電層２４８と電気的に接続されている。また、フィールド酸化膜２０６上にはダミーゲート２４２を有するダミーゲートトランジスタ２５８が形成されている。ダミーゲートトランジスタの詳細は後で説明する。
【０４１９】
副ビット線２２７ａおよび２２７ｂ上には層間絶縁膜２４５が形成され、層間絶縁膜２４５上には主ビット線２３３が形成されている。主ビット線２３３は接続導電層２４８と電気的に接続されている。主ビット線２３３上には層間絶縁膜２４６が形成され、層間絶縁膜２４６上にはアルミニウム配線２３８が間を隔てて形成されている。
【０４２０】
一方、シリコン基板２０１中にはｐウェル領域２１０を覆うようにｎウェル領域２０７が形成されている。
【０４２１】
図６６（ｂ）は図６６（ａ）に示すメモリトランジスタの等価回路図である。８個のメモリトランジスタの各ドレイン領域は副ビット線と接続され、ソース領域はソース線に接続されている。選択ゲート１によって主ビット線と副ビット線との導通／遮断が行なわれる。ワード線１〜８はコントロールゲートのことである。
【０４２２】
図６７は、この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタの断面構造図である。ｐウェル領域２１０とフローティングゲート２１９との間にはゲート酸化膜２１３が形成され、フローティングゲート２１９とコントロールゲート２２０の間にはＯＮＯ膜２１５が形成されている。
【０４２３】
次にこの発明に従った不揮発性半導体記憶装置の第１４実施例の動作を図６６（ｂ）と図６７を用いて説明する。まず消去動作について説明する。従来例で説明したＮＯＲ型およびＮＡＮＤ型は電子を引き抜くことにより消去状態にしていたが、この第１４実施例では電子を注入することにより消去状態にしている。すなわち、メモリトランジスタ２５０〜２５７を一括消去する場合、主ビット線２３３をフローティング状態に保ち、セレクトゲートトランジスタ２５９をＯＦＦする。これにより副ビット線２２７ａもフローティング状態となる。そしてソース線およびｐウェル領域２１０ａに−１０Ｖ程度の電圧を印加する。そして、ワード線１〜ワード線８に１０Ｖ程度の電圧を印加する。これにより図６７の▲２▼に示すようにチャネル領域にある電子がトンネル効果の１つであるチャネルＦＮ現象によってフローティングゲート２１９に注入される。これが消去状態“１”でありＶｔｈの値は〜６Ｖ程度である。
【０４２４】
次に書込動作について説明する。たとえばメモリトランジスタ２５７を書込状態“０”にするとき、セレクトゲートトランジスタ２５９をＯＮし、主ビット線２３３に５Ｖ程度の電圧を印加する。これにより副ビット線２２７ａの電圧も５Ｖ程度になる。そしてｐウェル領域２１０ａを接地電位に保ち、ソース線をＯＰＥＮにする。さらに、ワード線８に−１０Ｖ程度の電圧を印加し、ワード線１〜ワード線７は接地電位に保つ。これにより、図６７の▲１▼に示すように、メモリトランジスタ２５７のフローティングゲート２１９に蓄積された電子はトンネル効果の１つであるドレインＦＮ現象によってドレイン領域２２４に引き抜かれる。これによりメモリトランジスタ２５７が書込状態“０”となり、このときＶｔｈの値は１Ｖ程度になる。
【０４２５】
次に読出動作を説明する。たとえばメモリトランジスタ２５７を読出すとき、セレクトゲートトランジスタ２５９をＯＮし、主ビット線２３３に１Ｖ程度の電圧を印加する。そしてソース線およびｐウェル領域２１０ａを接地電位に保つ。そしてワード線８に３〜５Ｖ程度の電圧を印加し、ワード線１〜ワード線７を接地電位にする。このときメモリトランジスタ２５７が消去状態“１”のときはチャネルが形成されずビット線に電流が流れない。これに対し書込状態“０”のときはチャネルが形成されビット線に電流が流れる。これにより書込状態／消去状態の判定を行なう。
【０４２６】
この第１４実施例ではｐウェル領域２１０に負の電圧を印加させている。ｐウェル領域２１０の周りにはｎウェル領域２０７があるので、負の電圧を印加してもｐウェル領域２１０とｎウェル領域２０７とは逆バイアス状態となり、ｐウェル領域２１０に電圧を印加しても周辺回路形成領域に電圧が印加されることはない。
【０４２７】
また、消去動作のとき、ｐウェル領域に負の電圧を印加し、ワード線に正の電圧を印加することにより、最大電圧の値を小さくしながらも、ｐウェル領域２１０とコントロールゲート２２０間の電位差を相対的に大きくし、チャネルＦＮ効果を起こすことを可能にしている。
【０４２８】
また、図６６（ａ）に示すようにメモリトランジスタ２５０〜２５７の各ドレイン領域２２４には副ビット線２２７ａが接続されている。このため読出動作の際には読出電流を多くとることができるのでＮＡＮＤ型に比べて読出動作を高速に行なえる。
【０４２９】
さらに、図６７に示すように書込動作をドレインＦＮを用いているので、チャネルホットエレクトロンを用いる場合に比べ高い効率で書込動作を行なうことができ、これにより消費電力の低減を図れる。
【０４３０】
次に図６６（ａ）に示す構造の平面的配置状態を説明する。図６８はコントロールゲート２２０を形成した状態までにおける平面図である。図６８をＡ−Ａ線で切断した状態が、図６６（ａ）においてコントロールゲート２２０までの状態を示している。コントロールゲート２２０、選択ゲート２３４、ダミーゲート２４２、ソース線２２３ａは縦方向に延びている。ソース線２２３ａは図６６（ａ）に示すソース領域２２３をつなげたものである。フィールド酸化膜２０６とドレイン領域２２４が交互に形成されている。なお、選択ゲート２３４上にある配線層（メモリトランジスタのコントロールゲートにあたる）は図示を省略している。
【０４３１】
図６９は図６８の上に副ビット線２２７ａ、２２７ｂを形成した状態を示している。ソース線２２３ａは配線層２４１と電気的に接続されている。配線層２４１は副ビット線２２７ａ、２２７ｂと同時に形成されたものである。
【０４３２】
また、選択ゲート２３４はポリパッド２３６と電気的に接続されている。ポリパッド２３６も副ビット線２２７ａ、２２７ｂと同時に形成されたものである。なお、副ビット線２２７ａ、２２７ｂとドレイン領域２２４とのコンタクトは図示が省略されている。また、接続導電層２４８と不純物領域２４９とのコンタクトも図示が省略されている。
【０４３３】
図７０は図６９の上に主ビット線２３３を形成した状態を示している。主ビット線２３３は接続導電層２４８と電気的に接続されている。アルミ電極２３７ａ、２３７ｂ、２３７ｃ、２３７ｄは主ビット線２３３と同時に形成されたものである。アルミ電極２３７ａは一方のポリパッド２３６と電気的に接続され、アルミ電極２３７ｂは他方のポリパッド２３６と電気的に接続されている。アルミ電極２３７ｃは配線層２４１と電気的に接続されている。またアルミ電極２３７ｄはダミーゲート２４２と電気的に接続されている。
【０４３４】
図７１は図７０の上にアルミ配線２３８ａ〜２３８ｇを形成した状態を示している。アルミ配線２３８ａはアルミ電極２３７ａと電気的に接続され、アルミ配線２３８ｂはアルミ電極２３７ｂと電気的に接続され、アルミ配線２３８ｅはアルミ電極２３７ｃと電気的に接続され、アルミ配線２３８ｆ、２３８ｇはアルミ電極２３７ｂと電気的に接続されている。
【０４３５】
次に、この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成および動作の第１〜第７の例を表２を参照しながら説明する。
【０４３６】
この不揮発性半導体記憶装置に含まれるメモリセルマトリックスは、以下に説明するように複数のセクタに分割されている。表２には、選択されたセクタ内のメモリセル（メモリトランジスタ）および非選択のセクタ内のメモリセル（メモリトランジスタ）への電圧印加条件が示される。表２において、Ｖｄはドレイン電圧、Ｖｇはコントロールゲート電圧、Ｖｓはソース電圧、Ｖｂｂはウェル電圧を示す。
【０４３７】
【表２】
0003577290.tif 000003
【０４３８】
＜１＞  第１の例
（ａ）  不揮発性半導体記憶装置の全体の構成
図７２は、第１の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０４３９】
メモリセルマトリックス７０はセクタＳＥ１，ＳＥ２に分割されている。メモリセルマトリックス７０は、セクタＳＥ１，ＳＥ２にそれぞれ対応するセレクトゲートＳＧ１，ＳＧ２を含む。メモリセルマトリックス７０はＰウェル領域７１内に形成される。
【０４４０】
メモリセルマトリックス７０には２つの主ビット線ＭＢ０，ＭＢ１が配列される。主ビット線ＭＢ０，ＭＢ１はそれぞれＹゲート７２内のＹゲートトランジスタＹＧ０，ＹＧ１を介してセンスアンプ５２および書込回路５３に接続される。
【０４４１】
主ビット線ＭＢ０に対応して２つの副ビット線ＳＢ０１，ＳＢ０２が設けられ、主ビット線ＭＢ１に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設けられる。
【０４４２】
副ビット線ＳＢ０１，ＳＢ１１に交差するようにワード線ＷＬ０，ＷＬ１が配列され、副ビット線ＳＢ０２，ＳＢ１２に交差するようにワード線ＷＬ２，ＷＬ３が配列される。
【０４４３】
副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１１，ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそれぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１はセクタＳ１に含まれ、メモリセルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３はセクタＳＥ２に含まれる。
【０４４４】
各メモリセルのドレインは対応する副ビット線に接続され、コントロールゲートは対応するワード線に接続され、ソースはソース線ＳＬに接続される。
【０４４５】
セレクトゲートＳＧ１はセレクトゲートトランジスタＳＧ０１，ＳＧ１１を含み、セレクトゲートＳＧ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１２を含む。副ビット線ＳＢ０１，ＳＢ０２はそれぞれセレクトゲートトランジスタＳＧ０１，ＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１，ＳＢ１２はそれぞれセレクトゲートトランジスタＳＧ１１，ＳＧ１２を介して主ビット線ＭＢ１に接続される。
【０４４６】
アドレスバッファ５８は、外部から与えられるアドレス信号を受け、Ｘアドレス信号をＸデコーダ５９に与え、Ｙアドレス信号をＹデコーダ５７に与える。Ｘデコーダ５９は、Ｘアドレス信号に応答して複数のワード線ＷＬ０〜ＷＬ３のうちいずれかを選択する。Ｙデコーダ５７は、Ｙアドレス信号に応答して複数の主ビット線ＭＢ０，ＭＢ１のいずれかを選択する選択信号を発生する。
【０４４７】
Ｙゲート７２内のＹゲートトランジスタは、それぞれ選択信号に応答して主ビット線ＭＢ０，ＭＢ１をセンスアンプ５２および書込回路５３に接続する。
【０４４８】
読出時には、センスアンプ５２が、主ビット線ＭＢ０または主ビット線ＭＢ１上に読出されたデータを検知し、データ入出力バッファ５１を介して外部に出力する。
【０４４９】
書込時には、外部から与えられるデータがデータ入出力バッファ５１を介して書込回路５３に与えられ、書込回路５３はそのデータに従って主ビット線ＭＢ０，ＭＢ１にプログラム電圧を与える。
【０４５０】
高電圧発生回路５４，５５は外部から電源電圧Ｖｃｃ（たとえば５Ｖ）を受け、高電圧を発生する。負電圧発生回路５６は外部から電源電圧Ｖｃｃを受け、負電圧を発生する。ベリファイ電圧発生回路６０は、外部から与えられる電源電圧Ｖｃｃを受け、ベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。ウェル電位発生回路６１は、消去時に、ｐウェル領域７１に負電圧を印加する。ソース制御回路６２は、消去時に、ソース線ＳＬに高電圧を与える。セレクトゲートデコーダ６３は、アドレスバッファ５８からのアドレス信号の一部に応答して、セレクトゲートＳＧ１，ＳＧ２を選択的に活性化する。
【０４５１】
書込／消去制御回路５０は、外部から与えられる制御信号に応答して、各回路の動作を制御する。
【０４５２】
（ｂ）  不揮発性半導体記憶装置の動作
次に、不揮発性半導体記憶装置のセクタ消去動作、書込動作および読出動作を表１を参照しながら説明する。
【０４５３】
（ｉ）  セクタ消去動作
ここでは、セクタＳＥ１を一括消去するものと仮定する。まず、書込／消去制御回路５０にセクタ一括消去動作を指定する制御信号が与えられる。それにより、高電圧発生回路５５および負電圧発生回路５６が活性化される。
【０４５４】
高電圧発生回路５５はＸデコーダ５９に高電圧（１０Ｖ）を与える。Ｘデコーダ５９は、セクタＳＥ１のワード線ＷＬ０，ＷＬ１に高電圧（１０Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２，ＷＬ３に０Ｖを印加する。負電圧発生回路５６はＹデコーダ５７およびウェル電位発生回路６１に負電圧を与える。Ｙデコーダ５７はＹゲート７２内のＹゲートトランジスタＹＧ０，ＹＧ１に負電圧を印加する。それにより、主ビット線ＭＢ０，ＭＢ１はフローティング状態になる。ソース制御回路６２はソース線ＳＬをフローティング状態にする。また、ウェル電位発生回路６１はｐウェル領域７１に負電圧（−８Ｖ）を印加する。セレクトゲートデコーダ６３はセレクトゲートＳＧ１，ＳＧ２をオフ状態にする。
【０４５５】
このようにして、選択セクタＳＥ１内のメモリセルおよび非選択セクタＳＥ２内のメモリセルに、表２の（Ｅ１）に示されるように電圧が印加される。その結果、セクタＳＥ１内のすべてのメモリセルは消去される。
【０４５６】
（ｉｉ）  書込動作
ここでは、メモリセルＭ００をプログラムするものと仮定する。すなわち、メモリセルＭ００にデータ“０”を書込み、メモリセルＭ１０はデータ“１”を保持する。
【０４５７】
まず、書込／消去制御回路５０に、プログラム動作を指定する制御信号が与えられる。それにより、高電圧発生回路５４および負電圧発生回路５６が活性化される。
【０４５８】
負電圧発生回路５６はＸデコーダ５９に負電圧を与える。Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、選択されたワード線ＷＬ０に負電圧（−８Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。
【０４５９】
高電圧発生回路５４はＹデコーダ５７、書込回路５３およびセレクトゲートデコーダ６３に高電圧を与える。まず、外部からデータ入出力バッファ５１を介してデータ“０”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０に高電圧を印加し、ＹゲートトランジスタＹＧ１に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ０がオンする。
【０４６０】
書込回路５３はＹゲートトランジスタＹＧ０を介して主ビット線ＭＢ０にデータ“０”に対応するプログラム電圧（５Ｖ）を印加する。また、セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をオン状態にし、セレクトゲートＳＧ２をオフ状態にする。それにより、副ビット線ＳＢ０１，ＳＢ１１がそれぞれ主ビット線ＭＢ０，ＭＢ１に接続される。ソース制御回路６２は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路６１はｐウェル領域７１に０Ｖを印加する。
【０４６１】
このようにして、メモリセルＭ００に、表２の（Ｐ１）の左欄に示されるように電圧が印加される。その結果、メモリセルＭ００のしきい値電圧が下降する。
【０４６２】
一定時間（たとえば１ｍ秒）経過後、外部からデータ入出力バッファ５１を介してデータ“１”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ１に高電圧を印加し、ＹゲートトランジスタＹＧ０に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ１がオンする。書込回路５３は、ＹゲートトランジスタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に対応する０Ｖを印加する。
【０４６３】
このようにして、メモリセルＭ１０に、表２の（Ｐ１）の右欄に示されるように電圧が印加される。その結果、メモリセルＭ１０のしきい値電圧は高いまま維持される。
【０４６４】
（ｉｉｉ）  読出動作
ここでは、メモリセルＭ００からデータを読出すものと仮定する。まず、書込／消去制御回路５０に、読出動作を指定する制御信号が与えられる。
【０４６５】
Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、それに３Ｖを印加する。このとき、ワード線ＷＬ１〜ＷＬ３は０Ｖに保たれる。セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をオン状態にし、セレクトゲートＳＧ２をオフ状態にする。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０をオンさせる。ソース制御回路６２はソース線ＳＬを接地する。
【０４６６】
このようにして、選択されたメモリセルＭ００に、表２の（Ｒ１）の左欄に示されるように電圧が印加される。それにより、Ｍ００の内容が“１”であれば主ビット線ＭＢ０に読出電流が流れる。この読出電流がセンスアンプ５２により検知され、データ入出力バッファ５１を介して外部に出力される。このとき、非選択のメモリセルには、表２の（Ｒ１）の右欄に示されるように電圧が印加される。
【０４６７】
＜２＞  第２の例
（ａ）  不揮発性半導体記憶装置の全体の構成
図７３は、第２の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０４６８】
図７３の不揮発性半導体記憶装置が図７２の不揮発性半導体記憶装置と異なるのは、負電圧発生回路５６が消去時にソース制御回路６２に負電圧を与える点である。
【０４６９】
他の部分の構成は、図７２に示される構成と同様である。
（ｂ）  不揮発性半導体記憶装置の動作
第２の例の不揮発性半導体記憶装置の書込動作および読出動作は第１の例と同様である。また、セクタ一括消去動作では、ソース制御回路６２によりソース線ＳＬに負電圧（−８Ｖ）が印加される点が第１の例と異なる。
【０４７０】
一括消去時に、選択セクタ内のメモリセルには、表２の（Ｅ２）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには表２の（Ｅ２）の右欄に示されるように電圧が印加される。
【０４７１】
＜３＞  第３の例
（ａ）  不揮発性半導体記憶装置の全体の構成
図７４は、第３の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０４７２】
第３の例の不揮発性半導体記憶装置が第１の例の不揮発性半導体記憶装置と異なるのは次の点である。ソース制御回路６２の代わりにソースデコーダ１０２が設けられる。また、負電圧発生回路５６はＹデコーダ５７の代わりにセレクトゲートデコーダ６３およびソースデコーダ１０２に負電圧を与える。
【０４７３】
セクタＳＥ１内のメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１のソースはソース線ＳＬ１に接続され、セクタＳＥ２内のメモリセルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３のソースはソース線ＳＬ２に接続される。ソースデコーダ１０２の出力端子はソース線ＳＬ１，ＳＬ２に接続される。
【０４７４】
（ｂ）  不揮発性半導体記憶装置の動作
第３の例の不揮発性半導体記憶装置の書込動作および読出動作は第１の例と同様である。セクタ一括消去動作では、ソースデコーダ１０２が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に負電圧（−８Ｖ）を印加する。たとえば、セクタＳＥ１の一括消去時には、ソース線ＳＬ１がフローティング状態にされ、ソース線ＳＬ２に−８Ｖが印加される。
【０４７５】
このようにして、選択セクタ内のメモリセルには、表２の（Ｅ３）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには表２の（Ｅ３）の右欄に示されるように電圧が印加される。
【０４７６】
その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。
【０４７７】
＜４＞  第４の例
（ａ）  不揮発性半導体記憶装置の全体の構成
図７５は、第４の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０４７８】
第４の例の不揮発性半導体記憶装置が図７４に示す第３の例の不揮発性半導体記憶装置と異なるのは次の点である。負電圧発生回路５６は、消去時にウェル電位発生回路６１のみに負電圧を与え、セレクトゲートデコーダ６３およびソースデコーダ１０２には負電圧を与えない。
【０４７９】
（ｂ）  不揮発性半導体記憶装置の動作
第４の例の不揮発性半導体記憶装置の書込動作および読出動作は第１の例と同様である。
【０４８０】
一括消去動作時には、ソースデコーダ１０２が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に０Ｖを印加する。たとえば、セクタＳＥ１の一括消去時には、ソース線ＳＬ１がフローティング状態にされ、ソース線ＳＬ２には０Ｖが印加される。
【０４８１】
このようにして、選択セクタ内のメモリセルには、表２の（Ｅ４）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表２の（Ｅ４）の右欄に示されるように電圧が印加される。
【０４８２】
その結果、非選択セクタ内のメモリセルのデータを安定に保護にしつつ、選択セクタ内のメモリセルを一括消去することができる。
【０４８３】
＜５＞  第５の例
（ａ）  不揮発性半導体記憶装置の全体の構成
図７６は、第５の例による不揮発性半導体記憶装置の全体を構成を示すブロック図である。
【０４８４】
第５の例の不揮発性半導体記憶装置が図７５に示す第４の例の不揮発性半導体記憶装置と異なるのは次の点である。２つの負電圧発生回路５６ａ、５６ｂが設けられている。負電圧発生回路５６ａはウェル電位発生回路６１、セレクトゲートデコーダ６３およびソースデコーダ１０２に負電圧を与える。負電圧発生回路５６ｂはＸデコーダ５９に負電圧を与える。他の部分の構成は図７５に示される構成と同様である。
【０４８５】
（ｂ）  不揮発性半導体記憶装置の動作
第５の例の不揮発性半導体記憶装置の書込動作および読出動作は第１の例と同様である。
【０４８６】
セクタ一括消去動作時には、ソースデコーダ１０２が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に−４Ｖを印加する。たとえば、セクタＳＥ１の一括消去時には、ソース線ＳＬ１がフローティング状態にされ、ソース線ＳＬ２には−４Ｖが印加される。
【０４８７】
このようにして、選択セクタ内のメモリセルには、表２の（Ｅ５）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表２の（Ｅ５）に示されるように電圧が印加される。
【０４８８】
その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。
【０４８９】
＜６＞  第６の例
第６の例による不揮発性半導体記憶装置の全体の構成は、図７４に示される構成と同様である。また、第６の例の不揮発性半導体記憶装置の書込動作および読出動作は、第１の例と同様である。
【０４９０】
一括消去動作時には、ソースデコーダ１０２が、選択セクタに対応するソース線に−８Ｖを印加し、非選択セクタに対応するソース線に０Ｖを印加する。たとえば、セクタＳＥ１の一括消去時には、ソース線ＳＬ１に−８Ｖが印加され、ソース線ＳＬ２に０Ｖが印加される。
【０４９１】
このようにして、選択セクタ内のメモリセルには、表２の（Ｅ６）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表２の（Ｅ６）の右欄に示されるように電圧が印加される。
【０４９２】
その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。
【０４９３】
＜７＞  第７の例
第７の例による不揮発性半導体記憶装置の全体の構成は、図７６に示される構成と同様である。また、第７の例の不揮発性半導体記憶装置の書込動作および読出動作は、第１の例と同様である。
【０４９４】
セクタ一括消去動作時には、ソースデコーダ１０２が、選択セクタに対応するソース線に−８Ｖを印加し、非選択セクタに対応するソース線に−４Ｖを印加する。たとえば、セクタＳＥ１の選択時には、ソース線ＳＬ１に−８Ｖが印加され、ソース線ＳＬ２に−４Ｖが印加される。
【０４９５】
このようにして、選択セクタ内のメモリセルに、表２の（Ｅ７）の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルに、表２の（Ｅ７）の右欄に示されるように電圧が印加される。
【０４９６】
その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。
【０４９７】
＜８＞  各例の利点
第１および第２の例では、非選択セクタが基板からある程度ディスターブを受けるが、ソースデコーダは不要であり、負電圧発生回路は１つだけでよい。
【０４９８】
第３の例では、非選択セクタが基板から受けるディスターブは小さい。また、負電圧発生回路は１つだけでよい。さらに、消去時のソースの接合耐圧は低くてよい。ただし、ソースデコーダが必要である。
【０４９９】
第４および第６の例では、非選択セクタが基板から受けるディスターブは最も小さい。また負電圧発生回路は１つだけでよい。ただし、ソースデコーダが必要であり、ソースの接合耐圧が８Ｖだけ必要である。
【０５００】
第５および第７の例では、非選択セクタが基板から受けるディスターブはやや小さく、ソースの接合耐圧も〜４Ｖと小さくてよい。ただし、ソースデコーダが必要であり、２つの負電圧発生回路が必要である。
【０５０１】
次に、図６６（ａ）に示すこの発明に従った不揮発性半導体記憶装置の第１４実施例の製造方法について、図７７〜図９５を用いて説明する。図７７〜図９５は、上記の構造を有する不揮発性半導体記憶装置の製造方法における第１工程〜第１９工程を示す断面図である。
【０５０２】
まず図７７を参照して、ｐ型シリコン基板２０１主表面に、３００Å程度の膜厚を有する下敷き酸化膜２０２を形成する。そして、この下敷き酸化膜２０２上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、５００Å程度の膜厚の多結晶シリコン膜２０３を形成する。この多結晶シリコン膜２０３上に、ＣＶＤ法などを用いて、１０００Å程度のシリコン窒化膜２０４を形成する。そして、このシリコン窒化膜２０４上に、素子分離領域を露出するようにレジスト２０５を形成する。このレジスト２０５をマスクとして異方性エッチングを行なうことによって、素子分離領域上のシリコン窒化膜２０４および多結晶シリコン膜２０３をエッチングする。
【０５０３】
その後、レジスト２０５を除去し、シリコン窒化膜２０４をマスクとして用いて選択酸化を行なうことによって、図７８に示されるように、フィールド酸化膜２０６を形成する。そして、上記の多結晶シリコン膜２０３およびシリコン窒化膜２０４を除去する。
【０５０４】
次に、図７９に示されるように、メモリトランジスタ領域および周辺回路領域の一部に、３．０ＭｅＶ，２．０×１０１３ｃｍ−３の条件で、リン（Ｐ）をイオン注入する。そして、１０００℃の温度で１時間の不純物ドライブを行なう。それにより、ｎウェル２０７が形成される。その後、図８０に示されるように、メモリセル形成領域を覆うようにレジスト２０９を形成し、このレジスト２０９をマスクとして用いて、リン（Ｐ）を１．２ＭｅＶ，１．０×１０１３ｃｍ−３の条件でイオン注入し、さらに、リン（Ｐ）を１８０ＫｅＶ，３．５×１０１２ｃｍ−３の条件でイオン注入する。それにより、周辺回路領域の一部にｎウェル（図示せず）が形成される。
【０５０５】
次に、図８１を参照して、メモリトランジスタ領域に、７００ＫｅＶ，１．０×１０１３ｃｍ−３の条件でボロン（Ｂ）をイオン注入し、さらに１８０ＫｅＶ，３．５×１０１２ｃｍ−３の条件でボロン（Ｂ）をイオン注入する。それにより、ｐウェル２１０が形成される。
【０５０６】
そして、各メモリトランジスタのしきい値電圧制御のための不純物注入を行なった後、図８２を参照して、ｐ型シリコン基板２０１主表面上全面に、熱酸化処理を施すことによって１５０Å程度の膜厚のゲート絶縁膜２１１を形成する。そして、このゲート絶縁膜２１１上における選択ゲートトランジスタ（後述）形成領域を覆うようにレジスト２１２を形成する。このレジスト２１２をマスクして用いて、エッチングを行なうことによって上記のゲート絶縁膜２１１の選択ゲートトランジスタ形成領域以外の部分を除去する。
【０５０７】
上記のレジスト２１２を除去し、再び熱酸化処理を施すことによって、ｐ型シリコン基板２０１上全面に１００Å程度の膜厚のゲート絶縁膜２１３を形成する。それにより、選択ゲートトランジスタ形成領域には、約２５０Å程度の膜厚を有するゲート絶縁膜２１１，２１３が形成されることになる。そして、このゲート絶縁膜２１１，２１３上に、ＣＶＤ法などを用いて第１の多結晶シリコン膜２１４を１２００Å程度の膜厚に形成する。そして、この第１の多結晶シリコン膜厚２１４上に、所定形状（この場合であれば紙面に垂直方向に断続的に複数のレジストパターンが形成される）のレジスト２１２ａを堆積し、このレジスト２１２ａをマスクとして用いて第１の多結晶シリコン膜２１４をエッチングする。
【０５０８】
その後、図８４に示されるように、上記の第１の多結晶シリコン膜２１４上に、ＣＶＤ法などを用いて１００Å程度の膜厚の高温酸化膜を形成し、この高温酸化膜上にＣＶＤ法などを用いてシリコン窒化膜を１００Å程度の厚みに形成し、さらにこのシリコン窒化膜上にＣＶＤ法を用いて１５０Å程度の厚みの高温酸化膜を形成する。それにより、ＯＮＯ膜２１５が形成される。
【０５０９】
次に、図８５を参照して、上記のＯＮＯ膜２１５上に、ＣＶＤ法を用いて、不純物が導入された多結晶シリコン層を１２００Å程度の厚みに形成する。そしてこの多結晶シリコン層上にスパッタリング法を用いて、タングステンシリサイド（ＷＳｉ）層を１２００Å程度の厚みに形成する。これらにより、コントロールゲート電極となる導電層２１６が形成される。この導電層２１６上にＣＶＤ法を用いて、２０００Å程度の膜厚を有する高温酸化膜２１７を形成する。そして、メモリトランジスタ領域および周辺部のトランジスタ形成領域上に位置する高温酸化膜２１７上に、レジスト２１８を形成し、このレジスト２１８をマスクとしてエッチングを行なうことによって、周辺回路で用いるトランジスタの電極を形成する。
【０５１０】
次に、図８６を参照して、上記の高温酸化膜２１７上に、図８６において横方向に断続的にレジスト２１８ａを形成する。そして、このレジスト２１８ａをマスクとして用いて、高温酸化膜２１７、導電膜２１６、ＯＮＯ膜２１５、第１の多結晶シリコン膜２１４をエッチングする。それにより、フローティングゲート電極２１９およびコントロールゲート電極２２０が形成される。
【０５１１】
次に、図８７（ａ）を参照して、図８６に示される状態のフラッシュメモリ上に、さらにレジスト２２１を塗布し、メモリトランジスタのソース領域となる部分を露出させるようにこのレジスト２２１をパターニングする。図８７（ｂ）は、図８７（ａ）に示される状態のフラッシュメモリの一部平面を示す平面図である。そして、図８７（ｂ）におけるＢ−Ｂ線に沿って見た断面が、図８７（ａ）に示されることになる。このようにパターニングされたレジスト２２１をマスクとして用いて、ドライエッチングを行なうことによってソース領域上に形成されているフィールド酸化膜２０６を除去する。
【０５１２】
そして、レジスト２１８ａ，２１１を除去した後、図８８に示されるように、選択ゲートトランジスタのみを露出させるようにレジストパターン２２１ａを形成する。そして、このレジストパターン２２１ａをマスクとして用いて、リン（Ｐ）を６０ＫｅＶ，３．０×１０１３ｃｍ−３の条件でイオン注入する。それにより、選択ゲートトランジスタのソース／ドレイン領域２２３，２２４を形成する。そして、上記のレジスト２２１ａを除去する。
【０５１３】
その後、図８９を参照して、選択ゲートトランジスタとなるトランジスタを覆い他のメモリセルを露出するようにレジストパターン２２１ｂを形成する。そして、このレジスト２２１ｂをマスクとして用いて、３５ＫｅＶ，５．５×１０１５ｃｍ−３の条件で、砒素（Ａｓ）をイオン注入する。それにより、メモリトランジスタのソース／ドレイン領域およびソース線が形成されることになる。そして、レジスト２２１ｂを除去する。
【０５１４】
次に、図９０を参照して、メモリトランジスタ領域に、ＣＶＤ法を用いて、２０００Å程度の膜厚を有する高温酸化膜を形成する。そして、この高温酸化膜を異方性エッチングすることによって、選択ゲートトランジスタの側壁あるいはメモリトランジスタの側壁にサイドウォール２２５を形成する。そして、このサイドウォール２２５をマスクとして用いて、３５ＫｅＶ，４．０×１０１５ｃｍ−３の条件で、砒素（Ａｓ）をイオン注入する。それにより、周辺部のトランジスタのソース／ドレイン領域を形成する。
【０５１５】
その後、図９１を参照して、メモリトランジスタ領域に、ＴＥＯＳ（Ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜などからなるシリコン酸化膜２２６を堆積する。そして、３０分程度の酸化膜のシンタ処理を行なう。そして、図９２に示すように、このシリコン酸化膜２２６を異方性エッチングすることによって、サイドウォール２２５ａが形成されることになる。このサイドウォール２２５ａの形成によって、メモリセルにおけるソース領域は、シリコン酸化膜によって覆われることになる。
【０５１６】
次に、図９３を参照して、ＣＶＤ法などを用いて、２０００Å程度の膜厚を有する多結晶シリコン層を形成し、この多結晶シリコン層に不純物を導入することによって導電性をもたせる。この多結晶シリコン層上に所定形状のレジスト２２８を塗布し、このレジスト２２８をマスクとしてパターニングすることによって副ビット線２２７が形成される。
【０５１７】
次に、図９４を参照して、上記のレジスト２２８を除去した後、副ビット線２２７上に、ＣＶＤ法を用いてＴＥＯＳ膜などからなるシリコン酸化膜２２９を形成する。このシリコン酸化膜２２９の膜厚は、１５００Å程度である。このシリコン酸化膜２２９上に、ＣＶＤ法などを用いて、膜厚５００Å程度のシリコン窒化膜２３０を形成する。そして、このシリコン窒化膜２３０上に、ＣＶＤ法などを用いて１００００Å程度の膜厚を有するＢＰＴＥＯＳ膜などからなるシリコン酸化膜２３１を形成する。その後、８５０℃程度の熱処理によりリフローを行ない、ＨＦ等によりＢＰＴＥＯＳ膜を５０００Å程度エッチバックする。そして、このシリコン酸化膜２３１上に所定形状のレジスト２３２を堆積し、このレジスト２３２をマスクとして用いて、シリコン酸化膜２２９，２３１およびシリコン窒化膜２３０をエッチングする。それにより、副ビット線２２７と後の工程で形成される主ビット線２３３との接続のためのコンタクトホール２３３ａが形成されることになる。
【０５１８】
次に、図９５を参照して、上記のコンタクトホール２３３ａ内に、ＣＶＤ法およびエッチバック法を用いて、タングステンプラグ２３３ｂを形成する。そして、このタングステンプラグ２３３ｂ上およびシリコン酸化膜２３１上に、スパッタリング法などを用いて、５０００Å程度の膜厚を有するアルミニウム合金層を形成する。そして、このアルミニウム合金層上に所定形状のレジスト２３２ａを堆積し、このレジスト２３２ａをマスクとしてアルミニウム合金層をパターニングすることによって主ビット線２３３が形成される。その後、レジスト２３２ａを除去し、この主ビット線上に層間絶縁層を形成する。そして、スルーホール形成工程を経てこの層間絶縁層上にさらにアルミニウム配線層を形成する。それにより、図６６（ａ）に示される不揮発性半導体装置が形成されることになる。
【０５１９】
次に、この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法について、図９６〜図１００を用いて説明する。図９６〜図１００は、図６８におけるＣ−Ｃ線に沿って見た断面を示す図である。
【０５２０】
まず、図９６を参照して、上記の実施例と同様の工程を経て、高温酸化膜２１７までを形成する。選択ゲートトランジスタはといえば、その上層に形成されるアルミニウム配線層２３８とコンタクトホールを介して接続される。したがって、その接続部には、コンタクトホールが形成されることになる。このコンタクト部が図９７に示されている。図９７を参照して、上記のように高温酸化膜２１７を堆積した後、エッチングを行なうことによってコンタクト部における高温酸化膜２１７および導電膜２１６を除去する。それにより、コンタクトホール２５１が形成される。
【０５２１】
そして、図９８を参照して、ＣＶＤ法などを用いてＴＥＯＳ膜などからなる酸化膜を全面に形成した後、異方性エッチングを行なうことによって、コンタクトホール２５１の側壁にシリコン酸化膜２３５を残存させる。このとき、このサイドウォールとなるシリコン酸化膜２３５の形成時に、第１の多結晶シリコン膜２１４上のＯＮＯ膜２１５もエッチングされるため、第１の多結晶シリコン膜２１４は露出している。
【０５２２】
次に、図９９を参照して、コンタクトホール２５１に多結晶シリコンからなるポリパッド２３６を形成し、同時に副ビット線２２７を形成する。その後、図１００に示されるように、ポリパッド２３６上および副ビット線２２７上に層間絶縁膜２４５を形成する。そして、この層間絶縁膜２４５におけるポリパッド２３６上に位置する部分に、コンタクトホール２５１ａを形成し、このコンタクトホール２５１ａにアルミ電極２３７を形成する。このとき、このアルミ電極２３７の形成と同時に、主ビット線２３３が形成される。このように、選択ゲートトランジスタのコンタクト部にポリパッド２３６を形成することによって、このコンタクト部におけるアスペクト比を小さくすることができ、かつパターンの重ね合わせのマージンを増大することが可能となる。
【０５２３】
以上のようにして主ビット線２３３およびアルミニウム電極２３７が形成された後は、上記の実施例と同様の工程を経て不揮発性半導体記憶装置が形成されることになる。
【０５２４】
次に、図１０１〜図１０６を用いて、この発明に基づく不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法について説明する。図１０１は、図７０に示された不揮発性半導体記憶装置の一部を示す平面図である。まず図１０１を参照して、ソース線２２３ａは、ソース線コンタクト部２３９において、コンタクト部以外のソース線２２３ａの幅Ｗ２よりも大きい幅Ｗ１を有するように形成されている。一方、この形状を反映して、ドレイン領域の幅は、ソース線コンタクト部２３９に挟まれる部分においては、Ｗ４と小さく、それ以外の部分では、このＷ４より大きいＷ３の幅を有している。このような幅の違いを利用して、本実施例においては、ソース線コンタクト部２３９のコンタクトホール形成と、ドレインコンタクト部２４０におけるコンタクトホール形成とは同時に行なおうとするものである。
【０５２５】
以下に、図１０２〜図１０６を用いて、詳しく説明する。図１０２（Ｉ）は、図１０１におけるＤ−Ｄ線に沿った見た断面を示す図である。図１０２（ＩＩ）は、図１０１におけるＥ−Ｅ線に沿って見た断面を示す図である。以下、図１０３〜図１０６においても同様とする。
【０５２６】
まず、図１０２を参照して、メモリトランジスタにおけるフローティングゲート電極２１９、ＯＮＯ膜２１５、コントロールゲート電極２２０および高温酸化膜２１７を上記の実施例と同様の工程を経て形成する。このとき、（Ｉ）図においては、ソース部の間隔がドレイン部の間隔よりも広くなっており、（ＩＩ）図においては、ドレイン部の間隔がソース部の間隔よりも広くなっている。
【０５２７】
このような状態のメモリトランジスタに、図１０３に示されるように、上記の実施例と同様の方法でサイドウォール２２５を形成する。そして、サイドウォール２２５上に、図１０４に示されるように、さらに酸化膜２２６を堆積する。
【０５２８】
その後、図１０５（Ｉ）を参照して、上記の酸化膜２２６に異方性エッチングを施すことによって、ソース線コンタクト部２３９に、コンタクトホール２３９ａを形成する。このとき、ソース部の幅がドレイン部の幅よりも広いため、ソース部の方がエッチングされやすくなり、ソース部においてはコンタクトホール２３９ａが形成されるが、ドレイン部においてはコンタクトホールが形成されない。
【０５２９】
一方、図１０５（ＩＩ）を参照して、この場合であれば、ドレイン部の方がソース部よりも幅が広くなっているため、上記の場合と同様の考え方で、ドレイン部のみにコンタクトホール２４０ａが形成されることになる。このようにして、コンタクトホール２３９ａおよび２４０ａが同時に形成された後、図１０６に示されるように、メモリトランジスタ上に多結晶シリコンなどからなる副ビット線２２７および配線層２４１が形成されることになる。
【０５３０】
以上のように、この実施例によれば、ソース線２２３ａの幅の違いおよびドレイン部の幅の違いを利用して、ソース線コンタクト部２３９の形成とドレインコンタクト部２４０の形成とを同時に行なうことが可能となる。また、それぞれのコンタクトホール形成のためのマスクも必要としないため、工程の簡略化および製造コストの低減が可能となる。
【０５３１】
（１５）  第１５実施例
次に、図１０７を用いて、この発明に従った不揮発性半導体記憶装置の第１５実施例について説明する。図１０７（ａ）は、ダミーメモリトランジスタを形成しない場合の副ビット線２２７形成後の不揮発性半導体記憶装置の断面図であり、図１０７（ｂ）は、ダミーメモリトランジスタを形成した場合、つまり不揮発性半導体記憶装置の第１５実施例の断面図である。まず図１０７（ａ）を参照して、副ビット線２２７の一方端は選択ゲートトランジスタ２３４上で切れており、他方端は、フィールド酸化膜２０６上で切れている。このような場合には、コンタクトエッチング時などにフィールド酸化膜２０６が膜減りし、分離特性が劣化するといった問題点がある。
【０５３２】
そこで、第１５実施例においては、このフィールド酸化膜２０６上にダミーメモリトランジスタ２４２ｂを形成している。それにより、素子間の分離耐圧を劣化させることなくかつ副ビット線２２７における段差も低減することが可能となる。このように、第１５実施例においては、ダミーメモリトランジスタ２４２ｂをフィールド酸化膜２０６上に形成したが、図１０７（ｂ）に示されるように、ダミーメモリトランジスタ２４２ａを、ｐ型シリコン基板２０１上に直接形成してもよい。それにより、ダミーゲート２４２とｐ型シリコン基板２０１との間でＦＮトンネリングを用いて電子の注入を行なうことが可能となる。それにより、フィールドシールド効果を持たせることが可能となる。また、このダミーメモリトランジスタ２４２ａを挟む副ビット線２２７を用いて、チャネルホットエレクトロンによってダミーゲート２４２に電子を注入することも可能である。それによっても、上記の場合と同様のフィールドシールド効果が期待できる。
【０５３３】
（１６）  第１６実施例
次に、図１０８〜図１１９を用いて、この発明に従った不揮発性半導体記憶装置の第１６実施例について説明する。図１０８は、この発明に従った第１６実施例における不揮発性半導体記憶装置のメモリトランジスタ部の部分断面図である。図１０９は、図６９におけるＦ−Ｆ線に沿ってみた断面に対応する断面図である。図１１０〜図１１９は、本実施例における不揮発性半導体記憶装置の製造工程の第１０工程〜第１９工程を示す断面図である。
【０５３４】
前述の各実施例においては、ソース領域上に位置するフィールド酸化膜２０６をエッチング除去し、この状態でソース領域に砒素（Ａｓ）などを注入することによってソース線を形成していた。しかし、この場合には、次に説明するような問題点が考えられる。フィールド酸化膜２０６直下には、素子間の分離特性を向上させるために、予めボロン（Ｂ）などがフィールド酸化膜２０６越しに注入されている。したがって、上記のように、フィールド酸化膜２０６をエッチングした後にソース線形成のための砒素（Ａｓ）を注入した場合には、フィールド酸化膜２０６越しに予め注入されているボロン（Ｂ）と、ソース線形成のために注入された砒素（Ａｓ）とがオーバラップする部分が生じることとなる。それにより、その重なる部分において、キャリア濃度が相殺され、ソース耐圧が低くなるといった問題点が考えられる。
【０５３５】
そこで、本実施例においては、ソース線形成のために、各ソース領域を電気的に接続するような不純物の導入された多結晶シリコンなどからなる配線層を形成することとしている。それにより、フィールド酸化膜２０６上にその配線層を形成することができるため、ソース線形成領域上に位置するフィールド酸化膜２０６を取除く必要がなくなる。それにより、上記のような不純物領域の重なりをなくすことができ、ソース耐圧が低下するのを防止することが可能となる。
【０５３６】
以下に、図を用いて、本実施例について、より具体的に説明する。まず、図１０８を参照して、本実施例における特徴部分となるのは、ワード線方向に散在する各ソース領域２２３を電気的に接続する配線層２６２が形成されていることである。それ以外の構造は、上記の各実施例と同様である。この配線層２６２は、この場合であれば、多結晶シリコンなどで形成されている。
【０５３７】
この配線層２６２は、フィールド酸化膜２０６で分離されている各ソース領域２２３を互いに接続している。したがって、図１０９に示されるように、ソース領域２２３上およびソース領域２２３に挟まれたフィールド酸化膜２０６上に、配線層２６２は延在している。このように、配線層２６２を備えることにより、各ソース領域２２３を電気的に接続することができるため、フィールド酸化膜２０６の一部をエッチング除去する必要がなくなる。それにより、上述したように、ソース線耐圧が低下するのを防止することが可能となる。
【０５３８】
次に、図１１０〜図１１９を用いて、上記の構造を有する不揮発性半導体記憶装置の製造方法について説明する。まず図１１０を参照して、上記の第２の実施例と同様の工程を経て、高温酸化膜２１７、導電膜２１６、ＯＮＯ膜２１５、第１の多結晶シリコン膜２１４をエッチングする。それにより、フローティングゲート電極２１９およびコントロールゲート電極２２０が形成される。そして、レジスト２１８ａを除去する。
【０５３９】
次に、図１１１に示されるように、選択ゲートトランジスタのみを露出させるようにレジストパターン２２１ａを形成する。そして、このレジストパターン２２１ａをマスクとして用いて、リン（Ｐ）を６０ＫｅＶ，３．０×１０１３ｃｍ−２の条件でイオン注入する。それにより、選択ゲートトランジスタのソース／ドレイン領域２２３，２２４を形成する。その後、上記のレジスト２２１ａを除去する。
【０５４０】
次に、図１１２を参照して、選択ゲートトランジスタとなるトランジスタを覆い、他のメモリトランジスタを露出させるようにレジストパターン２２１ｂを形成する。そして、このレジストパターン２２１ｂをマスクとして用いて、３５ＫｅＶ，５．５×１０１５ｃｍ−２の条件で、砒素（Ａｓ）をイオン注入する。それにより、メモリトランジスタのソース／ドレイン領域が形成される。その後、レジスト２２１ｂを除去する。
【０５４１】
次に、図１１３を参照して、メモリトランジスタ領域にＣＶＤ法を用いて、２０００Å程度の膜厚を有する高温酸化膜を形成する。そして、この高温酸化膜を異方性エッチングすることによって、選択ゲートトランジスタの側壁あるいはメモリトランジスタの側壁にサイドウォール２２５を形成する。そして、このサイドウォール２２５をマスクとして用いて、３５ＫｅＶ，４．０×１０１５ｃｍ−２の条件で、砒素（Ａｓ）をイオン注入する。それにより、周辺部のトランジスタのソース／ドレイン領域およびソース領域２２３、ドレイン領域２２４を形成する。
【０５４２】
次に、図１１４を参照して、メモリトランジスタ領域に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜などからなるシリコン酸化膜２２６を堆積する。そして、３０分程度の酸化膜のシンタ処理を行なう。その後、ソース領域２２３上に位置するシリコン酸化膜２２６を露出させるようにレジストパターン２６１を形成する。そして、このレジストパターン２６１をマスクとして用いて、ソース領域２２３上に位置するシリコン酸化膜２２６、サイドウォール２２５の一部をエッチングする。それにより、図１１５に示されるように、ソース領域２２３上に位置する領域にコンタクトホール２６８を形成する。そして、レジスト２６１を除去する。
【０５４３】
次に、図１１６を参照して、ＣＶＤ法などを用いて、上記のコンタクトホール２６８内表面およびシリコン酸化膜２２６上に、多結晶シリコン層２６２を形成する。そして、この多結晶シリコン層２６２上に、ＣＶＤ法などを用いて、酸化膜２６３を形成する。そして、ソース領域２２３上に位置する酸化膜２６３上に、レジストパターン２６４を形成する。このとき、レジストパターン２６４の端部は、ソース側に位置するフローティングゲート電極２１９、コントロールゲート電極２２０の端部上に位置するようにする。それにより、多結晶シリコン層２６２と副ビット線２２７との距離を離すことができ、多結晶シリコン層２６２と副ビット線２２７との所望の耐圧を確保することができる。さらに、コントロールゲート電極２２０と多結晶シリコン層２６２間の耐圧も所望の値とすることができる。
【０５４４】
そして、図１１７に示されるように、上記のレジストパターン２６４をマスクとして用いて酸化膜２６３および多結晶シリコン層２６２をエッチングする。それにより、ワード線方向に散在する各ソース領域２２３を電気的に接続する配線層２６２が形成されることになる。
【０５４５】
次に、図１１８を参照して、レジスト２６４を除去した後、酸化膜２２６，２６３上に、ＣＶＤ法などを用いて酸化膜２６５を形成する。そして、ドレイン拡散領域２２４上に位置する酸化膜２６５を露出させるようにレジストパターン２６６を形成する。そして、このレジストパターン２６６をマスクとして用いて、ドレイン領域２２４上に位置する各酸化膜２６５，２２６をエッチング除去する。それにより、ドレイン領域２２４の一部が露出することになる。
【０５４６】
その後、図１１９を参照して、上記のレジスト２６６を除去した後、ＣＶＤ法などを用いて、２０００Å程度の膜厚を有する多結晶シリコン層を形成し、この多結晶シリコン層に不純物を導入することによって導電性をもたせる。そして、この多結晶シリコン層上に所定形状のレジスト２２８を塗布し、このレジスト２２８をマスクとして上記の多結晶シリコン層をパターニングすることによって、副ビット線２２７が形成される。以下、前記の第２の実施例と同様の工程を経て不揮発性半導体記憶装置が形成されることになる。
【０５４７】
（１７）  第１７実施例
次に、図１２０〜図１２５および図１５６〜図１５９を用いて、本発明に基づく第１７実施例について説明する。図１２０は、本発明に従った第１７実施例における不揮発性半導体記憶装置の部分断面図である。図１２１〜図１２５は、図１２０に示される不揮発性半導体記憶装置の製造工程の第１工程〜第５工程を示す図である。図１５６は、上記の第１７実施例における不揮発性半導体記憶装置の従来構造を示す平面図（ａ）および（ａ）におけるＢ−Ｂ線に沿って見た断面図（ｂ）を示す図である。図１５７は、図１５６に示される従来の不揮発性半導体記憶装置の書込動作を説明するための部分断面図である。図１５８は、図１５６に示される不揮発性半導体記憶装置の消去動作を説明するための部分断面図である。図１５９は、図１５６に示される従来の不揮発性半導体記憶装置における問題点を説明するための部分断面図である。
【０５４８】
まず、図１５６〜図１５９を用いて、本発明に基づく第１７実施例における不揮発性半導体記憶装置の従来の構造について説明する。図１５６（ａ）および図１５６（ｂ）を参照して、このタイプの不揮発性半導体記憶装置は、一般的に、バーチャルグランド構成のメモリセルアレイ（Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ
Ａｒｒａｙ）を有する不揮発性半導体記憶装置と呼ばれている。
【０５４９】
図１５６（ｂ）を参照して、ｐ型半導体基板３０１の主表面には、ビット線として機能するｎ型の高濃度不純物領域３０２ａ，３０２ｂ，３０２ｃ，３０２ｄが互いに略平行に間隔を隔てて形成されている。これらの高濃度不純物領域３０２ａ〜３０２ｄに挟まれた領域上に、絶縁膜３０４を介してフローティングゲート３０５ａ、３０５ｂ、３０５が形成されている。そして、これらのフローティングゲート３０５ａ，３０５ｂ，３０５を覆うように、絶縁膜３０６が形成されている。この絶縁膜３０６表面上に、コントロールゲート３０７が形成されている。コントロールゲート３０７は、図１５６（ａ）を参照して、複数のフローティングゲート３０５上に延在し、高濃度不純物領域３０２ａ〜３０２ｄと略直交する。
【０５５０】
次に、図１５７および図１５８を用いて、上記の構造を有する従来の不揮発性半導体記憶装置の従来の動作について説明する。まず書込動作について説明する。図１５６（ａ）および図１５７を参照して、フローティングゲート３０５ｂに書込みを行なう場合について説明する。フローティングゲート３０５ｂに書込を行なう際には、このフローティングゲート３０５ｂ上を延在するコントロールゲート３０７に１２Ｖ程度の電圧が印加され、ビット線として機能する高濃度不純物領域３０２ｂに５Ｖ程度の電圧が印加される。
【０５５１】
このとき、高濃度不純物領域３０２ａは、フローティング状態に保持される。不純物領域３０２ｃは、接地電位に保持される。それにより、高濃度不純物領域３０２ｂから高濃度不純物領域３０２ｃに電流が流れる。このときに、フローティングゲート３０５ｂに電子が注入されることになる。それにより、フローティングゲート３０５ｂに書込が行なわれる。
【０５５２】
次に、消去動作について説明する。各フローティングゲート３０５，３０５ａ，３０５ｂに書込まれた情報を消去する際には、各コントロールゲート３０７が接地電位に保持され、各高濃度不純物領域３０２ａ〜３０２ｄに１０Ｖ程度の電圧が印加される。それにより、各フローティングゲート３０５，３０５ａ，３０５ｂから同時に電子が引き抜かれ、書込まれた情報が消去されることになる。この様子が、図１５８に示されている。
【０５５３】
以上のような構成を有し、動作を行なう従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合には、次に説明するような問題点が生じることとなる。その問題点について、図１５９を用いて説明する。
【０５５４】
従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合には、本発明に従った書込動作を行なった際に問題点が生じることとなる。図１５９を参照して、本発明に従った書込動作を行なわせることによってたとえばフローティングゲート３０５ａに情報を書込むには、選択されたコントロールゲート３０７に、たとえば−８Ｖ程度の電圧が印加される。このとき、選択されたビット線、この場合であれば、ビット線として機能する高濃度不純物領域３０２ｂに５Ｖ程度の電圧が印加される。そして、非選択のビット線、この場合であれば、高濃度不純物領域３０２ａ，３０２ｃ，３０２ｄは、接地電位に保持される。
【０５５５】
それにより、図１５９において矢印で示されるように、フローティングゲート３０５ａから電子が引き抜かれると同時に、フローティングゲート３０５ａと隣接するフローティングゲート３０５ｂからも電子が引き抜かれることになる。それは、高濃度不純物領域３０２ｂの一方の端部がフローティングゲート３０５ａと部分的に重なり、他方の端部がフローティングゲート３０５ｂと部分的に重なるように形成されているからである。
【０５５６】
このように、高濃度不純物領域３０２ｂと、フローティングゲート３０５ａおよびフローティングゲート３０５ｂが部分的に重なるような位置関係に形成されることによって、その重なった部分において、ＦＮ現象によってそれぞれのフローティングゲート３０５ａ，３０５ｂから電子が引き抜かれてしまう。すなわち、両方のフローティングゲート３０５ａ，３０５ｂに情報が書込まれたことになる。その結果、不揮発性半導体記憶装置の誤動作を引き起こすといった問題点が生じることとなる。
【０５５７】
本実施例における不揮発性半導体記憶装置は、上記のような問題点を解決するために考案されたものである。以下、本実施例における不揮発性半導体記憶装置の構造および動作について、図１２０〜図１２５を用いて説明する。
【０５５８】
図１２０を参照して、本実施例におけるバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置は、ビット線として機能する高濃度不純物領域３０２ａ，３０２ｂ，３０２ｃ，３０２ｄの一方の端部は、フローティングゲート３０５の下に位置し、他方の端部は、隣接するフローティングゲート３０５の下には位置しないように形成されている。高濃度不純物領域３０２ａ，３０２ｂ，３０２ｃ，３０２ｄの濃度は、好ましくは、１０２０／ｃｍ３  以上である。
【０５５９】
より具体的には、図１２０を参照して、高濃度不純物領域３０２ｂの一方端はフローティングゲート３０５ａの下に位置するが、このフローティングゲート３０５ａと隣接するフローティングゲート３０５ｂと不純物領域３０２ｂとは重ならないようにオフセットされている。それ以外の構造に関しては、図１５６（ｂ）に示される従来の構造とほぼ同様である。
【０５６０】
このように、高濃度不純物領域３０２ｂの端部を隣接するフローティングゲート３０５ｂと重ならないように形成することによって、たとえばフローティングゲート３０５ａに本発明に従った書込動作を行なう際に、隣接するフローティングゲート３０５ｂから電子が引き抜かれるといった状況を回避することが可能となる。それにより、より確実に情報の書込を行なうことが可能となる。
【０５６１】
次に、図１２１〜図１２５を用いて、図１２０に示される構造を有する本実施例における不揮発性半導体記憶装置の製造方法について説明する。まず図１２１（ａ）および（ｂ）を参照して、ｐ型半導体基板３０１主表面上に、１００Å程度の膜厚を有する絶縁膜３０４を形成する。そして、この絶縁膜３０４上に、ＣＶＤ法などを用いて、１０００Å程度の膜厚を有する第１多結晶シリコン層３０５ｃを堆積する。
【０５６２】
この第１多結晶シリコン３０５ｃ上に、所望の膜厚を有するレジスト３０８を塗布する。このレジスト３０８を所定形状にパターニングする。このパターニングされたレジスト３０８をマスクとして用いて、エッチングすることによって第１多結晶シリコン層３０５ｃをパターニングする。
【０５６３】
次に、図１２２（ａ）を参照して、上記の第１多結晶シリコン層３０５ｃをパターニングした後、レジスト３０８をマスクとして用いて、砒素（Ａｓ）などのｎ型の不純物をｐ型半導体基板３０１の主表面にイオン注入する。このとき、不純物の注入角度を所定角度θだけ傾ける。それにより、レジスト３０８によるシャドーイング効果によって、ｐ型半導体基板３０１の主表面に、隣合うフローティングゲートのうち一方にのみその端部が部分的に重なるように高濃度不純物領域３０２ａ〜３０２ｄを形成することが可能となる。
【０５６４】
上記の傾斜角度θの値は、好ましくは、約７°である。このようにして、θの角度だけ鉛直方向に対して角度を持たせて砒素（Ａｓ）をイオン注入することによって、レジスト３０８に従ってパターニングされた隣り合う第１多結晶シリコン層３０５ｃのうち、一方の第１多結晶シリコン層３０５ｃとは重なるが他方の第１多結晶シリコン層３０５ｃとはオフセットされた高濃度不純物領域３０２ａ〜３０２ｄが形成されることになる。この状態を平面的に見た様子が図１２２（ｂ）に示されている。
【０５６５】
次に、図１２３を参照して、レジスト３０８を除去した後、ＣＶＤ法などを用いて、第１多結晶シリコン層３０５ｃを覆うように酸化膜３０９を形成する。そして、この酸化膜３０９をエッチバックすることによって、酸化膜３０９を第１多結晶シリコン層３０５ｃの間に埋込む。
【０５６６】
次に、図１２４を参照して、ＣＶＤ法などを用いて、上記の酸化膜３０９上および第１多結晶シリコン層３０５ｃ上に、絶縁膜３０６を形成する。この絶縁膜３０６上に、ＣＶＤ法などを用いて、所定膜厚の第２多結晶シリコン層３０７ａを堆積する。その後、図１２５（ａ）を参照して、上記の第２多結晶シリコン層３０７ａ上にレジスト３１０を塗布し、このレジスト３１０を所定形状にパターニングする。この場合であれば、図１２５（ｂ）を参照して、高濃度不純物領域３０２ａ〜３０２ｄと略直交する方向にレジスト３１０をパターニングする。このようにパターニングされたレジスト３１０をマスクとして用いてエッチングすることによって、図１２５（ａ）に示されるように、コントロールゲート３０７，フローティングゲート３０５ａ，３０５ｂ，３０５および絶縁膜３０６を形成する。その後、レジスト３１０を除去する。以上の工程を経て、図１２０に示される不揮発性半導体記憶装置が完成する。
【０５６７】
次に、図１２６を用いて、図１２０に示された上記の第１７実施例の他の態様について説明する。図１２０に示される不揮発性半導体記憶装置においては、高濃度不純物領域３０２ａ〜３０２ｄのみが形成されていた。しかし、本実施例においては、書込動作に関与するｎ型の高濃度不純物領域３０２ａ〜３０２ｄを上記の第１７実施例と同様の方法を用いて形成し、さらに、ｎ型の低濃度不純物領域３０３を形成している。このように低濃度不純物領域３０３を設けることによって、不揮発性半導体記憶装置の動作特性を向上させることが可能となる。この低濃度不純物領域３０３の形成方法としては、砒素（Ａｓ）などのｎ型の不純物を、従来例と同様の注入角度で半導体基板３０１の主表面にイオン注入することによって形成される。
【０５６８】
注入条件の一例としては、低濃度不純物領域３０３の形成には、注入量１０１１／ｃｍ２  以上の量の砒素（Ａｓ）を注入する。それにより、形成される低濃度不純物領域３０３の濃度は、１０１６／ｃｍ３  以上の濃度を有するものとなる。また、このとき、高濃度不純物領域３０２ａ〜３０２ｄの形成に際しては、砒素（Ａｓ）の注入量は、好ましくは、１０１５／ｃｍ２  以上である。それにより、高濃度不純物領域３０２ａ〜３０２ｄの濃度は、１０２０／ｃｍ３  以上のものとなる。
【０５６９】
次に、図１２７を参照して、本発明を要約する。図１２７は、本発明に従った不揮発性半導体記憶装置の必須の構成を示した模式図である。図１２７を参照して、半導体基板４０１の主表面には、間隔を隔てて不純物領域４０２ａ，４０２ｂが形成されている。この不純物領域４０２ａ，４０２ｂの間のチャネル領域４０９上には絶縁膜４０３が形成されている、この絶縁膜４０３上にはフローティングゲート４０４が形成されている。このフローティングゲート４０４が電子蓄積手段となる。フローティングゲート４０４上には絶縁膜４０５を介してワード線４０６が形成される。ワード線４０６上には層間絶縁膜４０７が形成され、この層間絶縁膜４０７上にはビット線４０８が形成される。ビット線４０８は、層間絶縁膜４０７に設けられたコンタクトホール４１０を介して不純物領域４０２ａと電気的に接続されている。
【０５７０】
以上の構成を有する不揮発性半導体記憶装置において、本発明に従った特徴的な動作が行なわれることになる。まず、本発明に従った不揮発性半導体記憶装置の特徴的な動作においては、初期状態は消去状態となる。すなわち、フローティングゲート４０４に電子が蓄積された状態が消去状態（初期状態）となる。フローティングゲート４０４に電子を蓄積する方法としては、まずビット線４０８をフローティング状態に保持し、半導体基板４０１にたとえば−１０Ｖ程度の電圧を印加する。このとき、ワード線４０６に１０Ｖ程度の電圧を印加する。それにより、チャネル領域４０９全面でのＦＮ現象（チャネルＦＮ）によって、フローティングゲート４０４内に電子を注入することが可能となる。このとき、消去状態のメモリトランジスタのしきい値電圧Ｖｔｈ（Ｅ）は、読出時にワード線４０６に印加される電圧ＶＲｅａｄよりも高い値となっている。
【０５７１】
上記のようにまず消去状態とした後、所定のメモリトランジスタから電子を引き抜くことによって情報の書込が行なわれることになる。書込みの際には、ビット線４０８に５Ｖ程度の電圧を印加する。このとき、半導体基板４０１は接地電位に保たれる。そして、ワード線４０６に−１０Ｖ程度の電圧を印加する。それにより、フローティングゲート４０４から電子が引き抜かれることになる。このとき、電子の引き抜きは、フローティングゲート４０４と不純物領域４０２ａとの重なり部分でのＦＮ現象によって行なわれることになる。その結果、書込後のメモリトランジスタのしきい値電圧Ｖｔｈ（ｐ）は、読出時のワード線４０６に印加される電圧ＶＲｅａｄよりも小さい値となる。
【０５７２】
以上説明したように、本発明に従った不揮発性半導体記憶装置の動作においては、メモリトランジスタに電子を注入した状態が消去状態となっており、すべてのメモリトランジスタのうち所定のメモリトランジスタから電子を引き抜くことによって情報が書込まれることになる。なお、上記の各実施例においては、本発明を不揮発性半導体記憶装置に適用した場合について説明した。しかし、本発明は、不揮発性半導体記憶装置以外の半導体記憶装置にも適用可能である。
【０５７３】
【発明の効果】
この発明によれば、メモリセルがセクタに分割され、ビット線を主副ビット線構成としており、消去単位を小さくすることができ、消去時の電圧発生回路負荷を軽減することができ、また、消去用およびプログラム用に電子移動手段を設けており、ビット毎にメモリセルのしきい値電圧の制御を行うことができる。また、ソース線を介することなく消去およびプログラムを実行することができる。
【図面の簡単な説明】
【図１】第１〜第１１の実施例におけるプログラムおよび消去動作としきい値電圧との関係を従来例と比較して示す図である。
【図２】第１〜第１１の実施例における消去状態およびプログラム状態を従来例と比較して示す図である。
【図３】第１〜第１１の実施例における一括消去時のしきい値電圧を示す図である。
【図４】第１〜第１１の実施例における一括消去動作によるしきい値電圧の変化を示す図である。
【図５】第１の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図６】第１の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。
【図７】第１の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図８】第１の実施例における書換動作を説明するためのフローチャートである。
【図９】第２の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。
【図１０】第２の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図１１】第３の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図１２】図１１のフラッシュメモリの含まれるＸデコーダの構成を示すブロック図である。
【図１３】第３の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。
【図１４】第３の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図１５】第４の実施例におけるページ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図１６】第４の実施例における書換動作を説明するためのフローチャートである。
【図１７】第５の実施例におけるページ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図１８】第６の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図１９】図１８のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【図２０】第６の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。
【図２１】第６の実施例におけるセクタ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。
【図２２】第６の実施例におけるプログラム動作およびベリファイ動作を説明するためのフローチャートである。
【図２３】第６の実施例によるフラッシュメモリに用いられるメモリセルの構造を示す断面図である。
【図２４】第６の実施例における２つの隣接したメモリセルの構造図である。
【図２５】第６の実施例におけるメモリセルアレイのレイアウト図である。
【図２６】図６の実施例のメモリセルアレイにおいて与えられる電圧を示す回路図である。
【図２７】高電圧発生回路の等価回路を示す回路図である。
【図２８】第６の実施例によるフラッシュメモリに用いられる高電圧発生回路の一部の構造を示す断面図である。
【図２９】図２８に示した構造において寄生トランジスタが存在することを説明するための断面図である。
【図３０】図２９に示した寄生トランジスタにより構成された回路の等価回路図である。
【図３１】第６の実施例によるフラッシュメモリに用いられる高電圧発生回路の別の構造を示す断面図である。
【図３２】負電圧発生回路の等価回路を示す回路図である。
【図３３】第６の実施例によるフラッシュメモリに用いられる負電圧発生回路の一部の構造を示す断面図である。
【図３４】第７の実施例によるフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【図３５】第７の実施例におけるプログラム時の主ビット線の電圧の変化を示す図である。
【図３６】第８の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図３７】図３６のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【図３８】ゲートバーズビークがない場合の消去時のメモリセルの状態を説明するための図である。
【図３９】ゲートバーズビークがない場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。
【図４０】ゲートバーズビークがない場合のセクタ一括消去動作時の電圧印加条件を示す図である。
【図４１】ゲートバーズビークがない場合に用いられるソースデコーダの構成を示す回路図である。
【図４２】図４１のソースデコーダの各部の電圧を示す図である。
【図４３】ゲートバーズビークがある場合の消去時のメモリセルの状態を説明するための図である。
【図４４】ゲートバーズビークがある場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。
【図４５】ゲートバーズビークがある場合のセクタ一括消去動作時の電圧印加条件を示す図である。
【図４６】ゲートバーズビークがある場合に用いられるソースデコーダの構成を示す回路図である。
【図４７】図４６のソースデコーダの各部の電圧を示す図である。
【図４８】ウェル電位が低い場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。
【図４９】ウェル電位が低い場合のセクタ一括消去動作時の電圧印加条件を示す図である。
【図５０】ウェル電位が低い場合に用いられるソースデコーダの構成を示す回路図である。
【図５１】図５０のソースデコーダの各部の電圧を示す図である。
【図５２】第９の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図５３】図５２のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。
【図５４】第９の実施例におけるセクタ一括消去動作時の電圧印加条件を示す図である。
【図５５】図５２のフラッシュメモリに含まれるセレクトゲートデコーダおよびソーススイッチの構成を示す回路図である。
【図５６】図５５のセレクトゲートデコーダおよびソーススイッチの各部の電圧を示す図である。
【図５７】第１０の実施例によるフラッシュメモリにおけるプログラム動作を説明するためのフローチャートである。
【図５８】第１１の実施例によるフラッシュメモリにおけるプログラム動作を説明するためのフローチャートである。
【図５９】第１２の実施例によるフラッシュメモリの全体の構成を示すブロック図である。
【図６０】図５９に示したメモリセルアレイおよびその周辺回路の回路図である。
【図６１】図６０に示したワード線とローカルデコーダの出力線との間の接続態様を示す半導体基板上のレイアウト図である。
【図６２】図６０に示した２つのメモリセル１４９１および１４９２の間の分離を示す断面構造図である。
【図６３】図６０に示した２つのメモリセル１４９１および１４９２の間の分離をフィールドシールドトランジスタにより行なう場合の断面構造図である。
【図６４】第１２の実施例において用いられるワード線電圧制御回路およびプリデコーダの回路図である。
【図６５】この発明に従った不揮発性半導体記憶装置の第１３実施例のメモリトランジスタ部の一部の断面図である。
【図６６】（ａ）はこの発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の一部の断面図であり、（ｂ）はその等価回路図である。
【図６７】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタの断面構造図である。
【図６８】図６６（ａ）に示す構造のコントロールゲートを形成した状態までにおける平面図である。
【図６９】図６６（ａ）に示す構造の副ビット線を形成した状態までにおける平面図である。
【図７０】図６６（ａ）に示す構造の主ビット線を形成した状態までにおける平面図である。
【図７１】図６６（ａ）に示す構造のアルミ配線を形成した状態までにおける平面図である。
【図７２】この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成の第１の例を示すブロック図である。
【図７３】この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成の第２の例を示すブロック図である。
【図７４】この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成の第３の例を示すブロック図である。
【図７５】この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成の第４の例を示すブロック図である。
【図７６】この発明に従った不揮発性半導体記憶装置の第１４実施例の全体の構成の第５の例を示すブロック図である。
【図７７】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１工程を示す断面図である。
【図７８】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第２工程を示す断面図である。
【図７９】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第３工程を示す断面図である。
【図８０】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第４工程を示す断面図である。
【図８１】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第５工程を示す断面図である。
【図８２】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第６工程を示す断面図である。
【図８３】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第７工程を示す断面図である。
【図８４】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第８工程を示す断面図である。
【図８５】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第９工程を示す断面図である。
【図８６】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１０工程を示す断面図である。
【図８７】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１１工程を示す断面図である。
【図８８】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１２工程を示す断面図である。
【図８９】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１３工程を示す断面図である。
【図９０】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１４工程を示す断面図である。
【図９１】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１５工程を示す断面図である。
【図９２】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１６工程を示す断面図である。
【図９３】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１７工程を示す断面図である。
【図９４】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１８工程を示す断面図である。
【図９５】この発明に従った不揮発性半導体記憶装置の第１４実施例のメモリトランジスタ部の製造方法の第１９工程を示す断面図である。
【図９６】この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法の第１工程を示す断面図である。
【図９７】この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法の第２工程を示す断面図である。
【図９８】この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法の第３工程を示す断面図である。
【図９９】この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法の第４工程を示す断面図である。
【図１００】この発明に従った不揮発性半導体記憶装置の第１４実施例のセレクトゲートコンタクト部の製造方法の第５工程を示す断面図である。
【図１０１】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の平面図である。
【図１０２】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法の第１工程を示す断面図である。
【図１０３】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法の第２工程を示す断面図である。
【図１０４】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法の第３工程を示す断面図である。
【図１０５】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法の第４工程を示す断面図である。
【図１０６】この発明に従った不揮発性半導体記憶装置の第１４実施例のソース線コンタクト部の製造方法の第５工程を示す断面図である。
【図１０７】この発明に従った不揮発性半導体記憶装置の第１５実施例のメモリトランジスタ部の断面図である。
【図１０８】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の一部の断面図である。
【図１０９】図６９におけるＦ−Ｆ線に沿って見た断面に対応する断面を示す図である。
【図１１０】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１０工程を示す断面図である。
【図１１１】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１１工程を示す断面図である。
【図１１２】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１２工程を示す断面図である。
【図１１３】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１３工程を示す断面図である。
【図１１４】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１４工程を示す断面図である。
【図１１５】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１５工程を示す断面図である。
【図１１６】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１６工程を示す断面図である。
【図１１７】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１７工程を示す断面図である。
【図１１８】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１８工程を示す断面図である。
【図１１９】この発明に従った不揮発性半導体記憶装置の第１６実施例のメモリトランジスタ部の製造方法の第１９工程を示す断面図である。
【図１２０】この発明に従った不揮発性半導体記憶装置の第１７実施例を示す部分断面図である。
【図１２１】（ａ）はこの発明に従った不揮発性半導体記憶装置の第１７実施例のメモリトランジスタ部の製造方法の第１工程を示す部分断面図である。（ｂ）はこの場合の平面図である。
【図１２２】（ａ）はこの発明に従った不揮発性半導体記憶装置の第１７実施例のメモリトランジスタ部の製造方法の第２工程を示す部分断面図である。（ｂ）はこの場合の平面図である。
【図１２３】この発明に従った不揮発性半導体記憶装置の第１７実施例のメモリトランジスタ部の製造方法の第３工程を示す部分断面図である。
【図１２４】この発明に従った不揮発性半導体記憶装置の第１７実施例のメモリトランジスタ部の製造方法の第４工程を示す部分断面図である。
【図１２５】（ａ）はこの発明に従った不揮発性半導体記憶装置の第１７実施例のメモリトランジスタ部の製造方法の第５工程を示す部分断面図である。（ｂ）はこの場合の平面図である。
【図１２６】この発明に従った不揮発性半導体記憶装置の第１７実施例の他の態様を示す部分断面図である。
【図１２７】この発明に従った不揮発性半導体記憶装置の特徴的な動作を説明するための模式図である。
【図１２８】従来のフラッシュメモリに用いられるスタックゲート型メモリセルの構造を示す断面図である。
【図１２９】従来のフラッシュメモリにおけるプログラムおよび消去動作としきい値電圧との関係を示す図である。
【図１３０】従来のフラッシュメモリにおけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。
【図１３１】従来のフラッシュメモリの全体の構成を示すブロック図である。
【図１３２】図１３１のフラッシュメモリに含まれるＸデコーダの構成を示すブロック図である。
【図１３３】従来のフラッシュメモリにおけるプログラム動作時の電圧印加条件を示す図である。
【図１３４】従来のフラッシュメモリにおける消去前書込動作を説明するためのフローチャートである。
【図１３５】従来のフラッシュメモリにおける一括消去動作を説明するためのフローチャートである。
【図１３６】従来のフラッシュメモリにおける一括消去動作時の電圧印加条件を示す図である。
【図１３７】従来のフラッシュメモリにおける読出動作時の電圧印加条件を示す図である。
【図１３８】従来のフラッシュメモリにおけるプログラム動作時、消去動作時および読出動作時における各線の電圧を示す図である。
【図１３９】従来のフラッシュメモリにおいて消去前書込動作を行なうことなく一括消去動作を行なった場合のしきい値電圧を示す図である。
【図１４０】従来のフラッシュメモリにおいて消去前書込動作を行なった後一括消去動作を行なった場合のしきい値電圧を示す図である。
【図１４１】従来のフラッシュメモリにおける書換動作を説明するためのフローチャートである。
【図１４２】従来のフラッシュメモリにおいて一括消去動作を行なった場合のしきい値電圧の変化を示す図である。
【図１４３】選択トランジスタを含むメモリセルの構造を示す断面図である。
【図１４４】セクタ分割時のディスターブを説明するための図である。
【図１４５】主ビット線および副ビット線を有する従来のフラッシュメモリのメモリセルアレイのレイアウト図である。
【図１４６】従来のフラッシュメモリのメモリセルの構造図である。
【図１４７】従来のフラッシュメモリのメモリセルアレイにおいて与えられる電圧を示す回路図である。
【図１４８】フラッシュメモリの一般的な構成を示すブロック図である。
【図１４９】ＮＯＲ型のメモリセルマトリックスの概略構成を示す等価回路図である。
【図１５０】ＮＯＲ型のメモリトランジスタの断面構造図である。
【図１５１】ＮＯＲ型の平面的配置を示す概略平面図である。
【図１５２】図１５１のＡ−Ａ線に沿う部分断面図である。
【図１５３】ＮＡＮＤ型フラッシュメモリのメモリセルマトリックスの一部の等価回路図である。
【図１５４】ＮＡＮＤ型フラッシュメモリのメモリセルマトリックスの一部の断面図である。
【図１５５】ＮＡＮＤ型フラッシュメモリのメモリトランジスタの断面構造図である。
【図１５６】（ａ）は従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置の概略構成を示す平面図である。（ｂ）は（ａ）におけるＢ−Ｂ線に沿って見た断面図である。
【図１５７】図１５６に示される不揮発性半導体記憶装置の従来の書込動作を説明するための図である。
【図１５８】図１５６に示される不揮発性半導体記憶装置の従来の消去動作を説明するための図である。
【図１５９】図１５６に示される従来の不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合の問題点を説明するための図である。
【符号の説明】
８０  半導体基板
８１  ｎウェル領域
８２  ｐウェル領域
８３ａ、ｂ  ソース／ドレイン領域
８４ａ、ｂ  ソース領域
８５ａ、ｂ  ドレイン領域
８６  セレクトゲートトランジスタ
８７ａ、ｂ、ｃ、ｄ  メモリトランジスタ
８８  コントロールゲート
８９  フローティングゲート
９０  副ビット線
９１ａ、ｂ  分岐線
９２  主ビット線
９３  ＭＯＳトランジスタ
１００１  Ｐ−  型半導体基板
１００２  ドレイン
１００３  ソース
１００４  絶縁膜
１００５  フローティングゲート
１００６  コントロールゲート
１００８  Ｐ−  ウェル
１０１０，１０ａ  メモリアレイ
１０２０  アドレスバッファ
１０３０  Ｘデコーダ
１０４０  Ｙデコーダ
１０５０  Ｙゲート
１０６０  センスアンプ
１０７０  データ入出力バッファ
１０８０  書込回路
１０９０  Ｖｐｐ／Ｖｃｃ切換回路
１００  ベリファイ電圧発生回路
１１１０  ソース制御回路
１１２０  制御信号バッファ
１１３０  制御回路
１１４０  負電圧制御回路
１２１０，１２２０  高電圧発生回路
１２３０，１２４０  負電圧発生回路
１２５０  ウェル電位発生回路
１２６０  セレクトゲートデコーダ
１２７０  ソースデコーダ
１２８１，１２８２  ソーススイッチ
ＢＬ１，ＢＬ２，ＢＬ３  ビット線
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３  ワード線
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３メモリセル
ＳＬ  ソース線
ＳＥ１，ＳＥ２  セクタ
ＭＢ０，ＭＢ１  主ビット線
ＳＢ０１，ＳＢ０２，ＳＢ１１，ＳＢ１２  副ビット線
ＳＬ１，ＳＬ２  ソース線
ＳＧＬ１，ＳＧＬ２  セレクトゲート線
なお、各図中同一符号は同一または相当部分を示す。
【図１】
0003577290.tif 000004
【図２】
0003577290.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
0003577290.tif 000009
【図７】
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【図８】
0003577290.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２９】
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【図３０】
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