(57)【特許請求の範囲】
【請求項１】
出力端子とＨレベル回路とを含み、前記Ｈレベル回路は１つの入力を有し前記出力端子をＨレベルレファレンス電圧へバイアスするように構成され、
前記出力端子をＬレベルレファレンス電圧へバイアスするＬレベル回路と、前記Ｈレベル回路の入力に接続されて前記出力端子のＬレベル信号に応答するディスエーブル回路とをさらに含み、
前記Ｌレベル信号は前記Ｌレベルレファレンス電圧より低く、
前記ディスエーブル回路は、前記Ｌレベル信号に応答して前記Ｈレベル回路をディスエーブルし、前記Ｈレベル回路を流れる電流を遮断するように構成され、
前記ディスエーブル回路が、Ｎチャンネルトランジスタと、Ｐチャンネルトランジスタと、コンテンションノードとを含み、前記コンテンションノードは前記Ｎチャンネルトランジスタと前記Ｐチャンネルトランジスタとが合流する電流経路に設けられ、前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタに勝って前記Ｌレベル信号に応答し、前記Ｈレベル回路をディスエーブルにする電圧レベルに前記コンテンションノードをセットする集積回路出力バッファ。
【請求項２】
前記Ｈレベル回路を能動状態にするために電圧を２倍にする回路をさらに備えている請求項１記載の集積回路出力バッファ。
【請求項３】
前記Ｈレベル回路に電力を与えるための昇圧電源信号を提供するレベル調整回路をさらに含んでいる請求項１記載の集積回路出力バッファ。
【請求項４】
前記ディスエーブル回路が、前記Ｈレベル回路の入力と前記出力端子との間に接続された第１スイッチ回路と、前記Ｈレベル回路の入力に接続され、前記Ｈレベル回路へ流れる電流を低減する前記コンテンションノードによって制御される第２スイッチ回路とをさらに含んでいる請求項１記載の集積回路出力バッファ。
【請求項５】
前記第１及び第２スイッチ回路が、前記Ｌレベル信号によって少なくとも部分的に制御されるそれぞれのスイッチング機能を有するトランジスタを用いて構成されている請求項４記載の集積回路出力バッファ。
【請求項６】
前記Ｈレベル回路が、前記出力端子をＨレベルレファレンス電圧へバイアスするプルアップ回路と、前記出力端子をＬレベルレファレンス電圧へバイアスするプルダウン回路と、前記出力端子をトライステートまたはハイインピーダンス状態にするイネーブル回路とを含んでいる請求項１記載の集積回路出力バッファ。
【請求項７】
前記Ｈレベルレファレンス電圧が約３〜５ボルトの大きさを有し、前記Ｌレベルレファレンス電圧が前記Ｈレベルレファレンス電圧に関して約０ボルトの大きさを有し、前記Ｌレベル信号が前記Ｌレベルレファレンス電圧より低い約１ボルトの大きさを有する請求項１記載の集積回路出力バッファ。
【請求項８】
前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタとのコンテンションで勝るように構成される請求項１記載の集積回路出力バッファ。
【請求項９】
前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタの移動度よりも大きい移動度で構成される請求項８記載の集積回路出力バッファ。
【請求項１０】
前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタのベータレシオよりも大きいベータレシオで構成される請求項８記載の集積回路出力バッファ。
【請求項１１】
前記Ｎチャンネルトランジスタの駆動が、前記Ｐチャンネルトランジスタの駆動より少なくとも１オーダ大きい請求項８記載の集積回路出力バッファ。
【請求項１２】
前記Ｌレベル信号が前記Ｌレベルレファレンス電圧より低い少なくとも１つのＮチャンネルスレッショルド電圧を有する請求項１記載の集積回路出力バッファ。
【請求項１３】
半導体回路デバイス内で使用され、半導体回路デバイス内で生成される制御信号に応答する出力バッファであって、
コモンに関して少なくとも１つの電圧レベルを与える電源電圧信号と、
出力端子と、
プルアップノードと、
前記制御信号に応答して前記プルアップノードに制御電圧を与える回路と、
前記プルアップノードの電圧に応答し、前記電源電圧信号と前記出力端子との間に接続されたプルアップ回路と、
コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プルアップノードを低電圧側へ、そして電源電圧信号によって与えられる電圧レベルから離れる方向へバイアスするように構成されているバイアス回路と、
コモンより実質上低い電圧である前記出力端子の電圧レベルに応答し、前記プルアップノードに制御電圧を与える回路をディスエーブルにするように構成されているディスエーブル回路とを備え、
前記ディスエーブル回路が、Ｎチャンネルトランジスタと、Ｐチャンネルトランジスタと、コンテンションノードとを含み、前記コンテンションノードは前記Ｎチャンネルトランジスタと前記Ｐチャンネルトランジスタとが合流する電流経路に設けられ、前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタに勝り、前記制御電圧を与える前記回路をディスエーブルにする電圧レベルに前記コンテンションノードをセットする出力バッファ。
【請求項１４】
半導体回路デバイス内で使用され、半導体回路デバイス内で生成される制御信号に応答するトライステート出力バッファであって、
コモンに関して少なくとも１つの電圧レベルを与える電源電圧信号と、
出力端子と、
プルアップノードと、
プルダウンノードと、
前記制御信号に応答して前記プルアップノードに第１制御電圧を与える第１回路と、
前記制御信号に応答して前記プルダウンノードに第２制御電圧を与える第２回路と、
前記プルアップノードの電圧に応答し、前記電源電圧信号と前記出力端子との間に接続されたプルアップトランジスタと、
前記プルダウンノードの電圧に応答し、コモンと前記出力端子との間に接続されたプルダウントランジスタと、
コモンより低い電圧である前記出力端子の電圧レベルに応答し、前記プルアップノードを低電圧側へ、そして電源電圧信号によって与えられる電圧レベルから離れる方向へバイアスするように構成されているバイアス回路と、
コモンより低い電圧である前記出力端子の電圧レベルに応答し、前記第１回路をディスエーブルにするように構成されているディスエーブル回路とを備え、
前記ディスエーブル回路が、Ｎチャンネルトランジスタと、Ｐチャンネルトランジスタと、コンテンションノードとを含み、前記コンテンションノードは前記Ｎチャンネルトランジスタと前記Ｐチャンネルトランジスタとが合流する電流経路に設けられ、前記Ｎチャンネルトランジスタが、前記Ｐチャンネルトランジスタに勝ってＬレベル信号に応答し、前記Ｈレベル回路をディスエーブルにする電圧レベルに前記コンテンションノードをセットし、
前記プルアップトランジスタが前記出力端子にＨレベル信号を与え、前記プルダウントランジスタが前記出力端子にＬレベル信号を与え、前記バイアス回路が前記ディスエーブル回路と結合して、コモンより低い電圧である前記出力端子の電圧レベルに応答し、前記電源電圧信号から前記出力端子へ流れる電流を妨げるように構成されている出力バッファ。
【発明の詳細な説明】
発明の分野
本発明はメモリチップ、データレジスタ等の半導体論理デバイスに関する。特に、本発明はコモン（即ち０ボルト）より低い電圧を有する入力信号に接続されるデータ出力ピンを有するデバイスに関する。
発明の背景
半導体論理デバイスは、多くのタイプとアプリケーションを含んでいるが、入力データを処理又は保存する論理回路と、処理又は保存したデータを出力端子へ与える出力バッファとを備えている。論理デバイスのタイプによっては、及び／又は、デバイスが使用される回路条件によっては、出力バッファの出力端子が、しばしば−１ボルト程度の負電圧レベルの１又は複数の入力信号に接続されることがある。例えば、DRAMのようなメモリデバイスの出力端子（即ち「データ端子」）は通常、出力信号を与えるとともに入力信号を受けるように用いられる。このアプリケーションにおいて、メモリデバイスが「レシーブ」即ち「ライト」モードにあるとき、出力バッファはデータ端子の入力信号に電圧バイアスを与えないようにディスエーブル（非能動）状態になっている。同時に、ラッチの出力端子は、「レシーブ」モードを有するとは限らないが、通常は信号を受けるデータバスに接続され、ラッチの出力端子はバスに電圧バイアスを与えないように制御される。
いずれの状況にあっても、出力端子が例えば−１ボルトの負電圧の入力信号に接続されているとき、出力バッファのトランジスタの中には能動状態になるものがある。例えば、端子にＨレベル論理信号を与える出力バッファの部分は通常、出力端子に在るそのような負電圧レベルに応答して能動状態になるトランジスタに接続されている。能動状態にされたトランジスタは過大なサブストレート電流を生じさせ、過大なドレイン電流が出力バッファ（「プルアップ」回路ともいう）のこの部分を通ってグランド（即ちコモン）に流れることになる。これは無駄な消費電流となり、時には出力バッファのラッチアップ、そして誤作動を引き起こす。
この問題を軽減するための方法として、１つだけのトランジスタではなく、２つのトランジスタを直列に接続してプルアップ回路を実現することが知られている。２つのデバイスのそれぞれに掛かるドレイン・ソース電圧が軽減されることから、電流条件も同じ割合で軽減される。しかし、この方法の欠点として、直列接続されたトランジスタの数が２倍になることによって、同じ駆動（drive）を得るために必要なデバイス幅も２倍になる結果、同じ出力電流を得るのに４倍の駆動電流と４倍のスペースを必要とすることが挙げられる。その上、直列接続されたトランジスタの駆動電流を合わせるために、各トランジスタを形成するために必要な幅が事実上２倍になり、これは半導体スペースの点では４倍の増加を意味する。また、直列接続されたこれらのトランジスタを駆動するためのこの構成に、大きなキャパシタを含む制御回路がよく用いられるが、これはさらに大きなスペースを必要とするとともに、出力バッファの動作スピードを低下させる。このように、上記の方法はスペース、スピード、そして消費電流の点で重荷となる。
他の方法として、プルアップ回路を１つのプルアップデバイスを用いて構成しながら、追加のトランジスタ及び抵抗を用いて、出力端子に生じているこのような負電圧レベルに応答してプルアップデバイスの入力（即ちゲート）をＬレベル電圧へバイアスするように構成する方法がある。この方法はプルアップデバイスのゲート・ソース電圧を低減し、それによってサブストレート電流を少し低減し、この条件におけるドレイン電流の消費を少し低減する。残念ながら、低減される電流はごくわずかである。加えて、負電圧レベルが出力端子にあるとき、プルアップデバイスは依然として能動状態にあり、出力端子を通して他のデバイスから流れ込む過電流を生じる。
上述の問題は本発明の着想及び実施に関連して見い出されたと考えられ、本発明はこれらの問題の解決手段を含む多くの特徴と利点を提供するものである。
発明の要旨
本発明は、上述のような従来技術の欠点を克服する改良された半導体バッファ構成を提供するものである。例えば、出力端子（端子がチップの外部リードに接続する場合は「ピン」）を駆動するように構成されたＮチャンネルのプルアップトランジスタと使用されるときに、本発明は、連合した（associated）出力ピンがコモンより低い電圧の入力信号に接続している場合にゲート・ソース電圧及びドレイン・ソース電圧を低減することによりサブストレート電流を低減する出力バッファ構成を提供する。
１つの実施態様において、本発明は制御信号を生成する論理回路とその制御信号に応答する出力回路とを備えた半導体チップを提供する。出力回路は出力端子と、その出力端子をＨレベル電圧へバイアスするように配置された入力を有するＨレベル回路と、出力端子をＬレベル電圧へバイアスするＬレベル回路と、Ｈレベル回路の入力に接続され出力端子のＬレベル信号に応答するディスエーブル回路とを含み、Ｌレベル信号はＬレベル電圧より低い電圧を有している。ディスエーブル回路はＬレベル信号に応答してＨレベル回路を流れる電流が遮られるようにする。
別の実施態様では、本発明は半導体回路デバイスに使用されるトライステート出力バッファを提供する。半導体回路デバイス内で生成された制御信号に応答する出力回路は、コモンに関して少なくとも１つの電圧レベルを供給する電源電圧信号と、出力端子と、プルアップノードと、プルダウンノードと、制御信号に応答してプルアップノードに第１制御信号を与える第１回路と、制御信号に応答してプルダウンノードに第２制御信号を与える第２回路とを備えている。さらに、プルアップノードの電圧に応答するプルアップトランジスタが電源電圧信号と出力端子との間に接続され、プルダウンノードの電圧に応答するプルダウントランジスタがコモンと出力端子との間に接続されている。コモンより実質上低い電圧である出力端子の電圧レベルに応答するバイアス回路が、プルアップノードの電圧を下げる方向に、そして電源電圧信号によって与えられる電圧レベルから離れる方向にバイアスするように構成され配置されている。コモンより実質上低い電圧である出力端子の電圧レベルに応答するディスエーブル回路が、プルアップノードに制御電圧を与える回路をディスエーブルにする（非能動化する）ように構成され配置されている。プルアップトランジスタは出力端子にＨレベル信号を与え、プルダウントランジスタは出力端子にＬレベル信号を与え、バイアス及びディスエーブル回路はコモンより実質上低い電圧である出力端子の電圧レベルに応答して電源電圧信号から出力端子への電流を防ぐ。
上述の本発明の要旨は、各実施形態又は本発明のすべての特徴を提供しようとするものではない。それは、以下の図面と説明が目的とするところである。
【図面の簡単な説明】
本発明の他の特徴及び利点は以下の詳細説明及び図面によって明らかになるであろう。ここで、
図１は本発明の原理を適用し得る回路デバイスのタイプを例示する半導体チップの斜視図、
図２は本発明による出力バッファの構成と使用を提示するブロック図、そして、
図３は本発明の原理による出力バッファの詳細回路図である。
本発明は種々の変形と別構成が可能であるが、その詳細は図面の例によって示され以下に説明される。しかしながら、記述された特定の実施形態に本発明を制限する意図ではないことが理解されるべきである。逆に、添付された請求の範囲によって定められた本発明の中心及び範囲に含まれるすべての変形例、均等物、及び代替物に及ぶ意図である。
図面の詳細な説明
本発明は、実質上コモンより低いレベルの入力信号を受けることができる出力バッファ（即ち回路）を有する半導体回路における種々のアプリケーションを有する。例えば、本発明は従来の半導体パッケージに納められたメモリチップ、データレジスタ、カウンタ、そしてフリップ・フロップの内部に使用される出力バッファに関するアプリケーションを有する。このようなパッケージは図１に参照番号10で示されている。
図２は、本発明による出力バッファ12の構成と使用の一例をブロック図で示している。出力バッファ12は、アプリケーション論理回路16によって与えられる信号であるディジタルデータ信号を出力端子14に与える。アプリケーション論理回路16はパッケージ即ちチップ10で示された回路の主な機能部を代表している。上述したように、アプリケーション論理回路16はメモリチップ、データレジスタ、カウンタ、フリップ・フロップ等の機能する主回路である。
図２に示す構成において、アプリケーション論理回路16は入力端子18に入力データを受ける。入力データを処理及び／又は保存した後、アプリケーション論理回路16はライン20に制御信号を生成する。この制御信号は出力バッファ12によって使用され対応するディジタル信号が出力端子14に生成される。このチップの機能によっては、アプリケーション論理回路16に関してクロック発生器22が使用され、又は使用されない。クロック発生器22は図２のチップの内部又は外部に備えられる。
チップ10は、オプションとして、出力端子14から受けたデータをデータバス（即ち導線）26からバッファする入力バッファ24をも含んでいる。データバス26に接続された出力端子30を有する別のチップ28が通常そのような信号を供給する。このいわゆる「データレシーブ」モードでは、出力バッファ12がデータを端子14に与えないとき、アプリケーション論理回路16あｈ出力バッファ12をディスエーブル状態にする。このディスエーブルは、出力バッファ12が入力バッファ24により入力されるデータと干渉しないようにする点で有用である。このディスエーブルは、そのような入力バッファ24が無い場合、又はバス26からデータを受けない場合にも有用である。そのような場合、チップ28はバス26に接続された他の周辺回路による入力のために依然、データをバス26に与えることができる。
図３は図２の出力バッファ12の分解図であり、図２のライン20に制御信号を与えるアプリケーション論理回路16の部分とともに示されている。図３において、アプリケーション論理回路16によって制御信号がライン32,34上の差動信号（differential signal）として与えられる。制御信号はアプリケーション論理回路16内で生成された２つの信号「イネーブル（Enable）」及び「機能制御（Function Conrtol）」によって制御される。これらの信号は出力端子14の信号を３つの論理状態、つまりＬレベル、Ｈレベル、及びハイインピーダンスの間で制御するのに使用される。実質上コモンより低い電圧の入力信号が端子14に存在する条件に関係するハイインピーダンス状態について述べる前に、Ｌレベル及びＨレベル状態について述べる。
イネーブル信号がＬレベルのとき、機能制御信号が端子14の論理レベルを決める。機能制御信号がＨレベルであればライン32の信号がNORゲート36によってＬレベルになる。能制御信号がＬレベルであればNORゲート38の入力がインバータ40によってＨレベルになり、ライン34の信号がＨレベルになる。
アプリケーション論理回路16はまた、ライン42にパワーアップ＊信号を与え、これによって、電源電圧が完全に安定するまで公知のレベル調整回路44がディスエーブルモードに維持される。レベル調整回路44はインバータ57の出力Ｈレベル信号（例えば3.3ボルト）を効果的に変換して、より高い電圧レベルVccp（例えば5.3ボルト）にする。これによって、後述するように、Ｎチャンネルトランジスタ45,46のための適当なバイアスが得られる。
イネーブル信号がＬレベルと仮定すると、この差動制御信号は図３の出力バッファによって処理され、出力端子14の信号の論理レベルは機能制御信号の論理レベルに従う。ライン32の信号がＬレベル（機能制御信号がＨレベル）のとき、ライン34の信号がＨレベルとなり、NANDゲート47の出力がＨレベルとなり、インバータ48の出力がＬレベルとなり、Ｎチャンネルトランジスタ50が非能動状態になる。この結果、出力端子14の信号に低下方向のバイアスがかかることはない。インバータ57の出力における信号がＨレベルになるのに応答して、レベル調整回路44の出力がトランジスタ45を能動状態にして、キャパシタ構成の（capacitor−arranged）トランジスタ46のゲート側をVccへバイアスする。すると、インバータ54を通ってインバータ56の出力信号がＨレベルになり、トランジスタ46のゲート側のプルアップ電圧が２倍になる。このトランジスタ46のゲート側の電圧は、能動状態のＰチャンネルトランジスタ62を介してプルアップトランジスタ60のゲートに接続され、出力端子14の信号をVccへバイアスする。
トランジスタ64がVccとトランジスタ62のソースとの間に接続され、これによってブートノード（キャパシタ64のトップ）の電圧がVcc−Vt（VtはＮチャンネルトランジスタのスレッショルドレベル、例えば約0.7ボルト）より低くならないようにしている。
ライン32の信号がＨレベル（機能制御信号がＬレベル）のとき、ライン34の信号がＬレベルであり、トランジスタ60及び62が非能動状態とされ、NANDゲート47の出力がＬレベルとなり、インバータ48の出力がＨレベルになる。そして、トランジスタ50が能動状態になって出力端子14にある信号がグランドへ引き込まれる。Ｐチャンネルトランジスタ70が通常、能動状態にあり、トランジスタ61のゲートにＨレベルバイアスを与える。これによって、機能制御信号がＬレベルのとき、トランジスタ63がトランジスタ60を非能動状態に維持することができる。
イネーブル信号がＨレベルのとき、機能制御信号は端子14の論理レベルをなんら制御しない。むしろ、イネーブル信号がＨレベルであることによってNORゲート36,38の各出力がＬレベルになりトランジスタ50,60が非能動状態になり、その結果、出力端子14をハイインピーダンス状態にし、外部で生成された論理信号が図３の出力バッファに影響されることなく出力端子14をバイアスすることを許容する。このような外部で生成された論理信号の電圧レベルが、約０ボルトからＮチャンネルトランジスタ66,68のスレッショルド電圧を引いたものより大きい場合は、その外部で生成された論理信号は出力バッファに影響を与えない。外部で生成された論理信号の電圧レベルが約０ボルトからＮチャンネルトランジスタ66,68のスレッショルド電圧を引いたものより小さい場合は、その外部で生成された論理信号はこれらのトランジスタ66,68を能動状態にして、少なくとも過渡的に、トランジスタ70を通って形成された電流パスから流れ込む電流を生じさせる。
まもなく、トランジスタ66がトランジスタ70のドレインを外部で生成された信号のレベルへ引こうとする。これはトランジスタ70によってVccに引かれる方向とは逆の方向である。Ｎチャンネルトランジスタの移動度（mobility factor）はＰチャンネルトランジスタの移動度より1.5倍大きいので、そして、トランジスタ66の駆動（drive）がトランジスタ70の駆動より大きい（例えば、ベータレシオ（beta ratio）が約１オーダ又はもっと大きい）と仮定すると、トランジスタ66と70とのコンテンション（contention）はトランジスタ66が勝り、これによってライン74が、外部で生成された信号のレベルへ引かれることになる。この結果、トランジスタ61は非能動状態になり、Ｎチャンネルトランジスタ63のソースからドレインへの電流経路が遮断され、トランジスタ68がトランジスタ60のゲートをグランドより低い電圧に引くことによってトランジスタ60を完全に非能動状態にすることができる。この電流経路の遮断によって、トランジスタ68はＮチャンネルトランジスタ61及び63のベータレシオに関して相対的に小さくなり得る。その上、トランジスタ60が完全に非能動状態にされるので、トランジスタ60を流れるサブストレート電流は無くなる。さらに、図３の出力バッファを構成するプルアップノード（トランジスタ60のゲート）の静電容量はごくわずかな量であり、このことは、この出力バッファが従来の出力バッファより速く、かつ、少ない電流で動作することを意味している。
トランジスタ66及び70について述べた例示的な幅寸法を除いて、図３に示した他の種々のトランジスタのサイズはクリティカルではない。
図示と説明によって開示した本発明の原理は種々の回路タイプ及び構成を用いて実現することができる。たとえば、アプリケーション論理回路は、差動または非差動の形で制御信号を出力バッファに与えることができるとともに、制御信号をラッチする回路を備えて、又は備えずに構成することができる。ある信号及び／又は電流経路の動作をイネーブルにし、又はディスエーブルにするのに用いられる種々の信号は、もちろん、信号経路に沿って他のポイントに接続することができる。負の電源電圧を用いる場合、「コモン」は一番高い電圧レベルに相当し、他の電圧及び信号はそれに対応して変換される。
別の可能な改良として、本発明を、1994年５月５日に出願された「制御されたＨレベル出力を有するNMOS出力バッファ（NMOS OUTPUT BUFFER HAVING A CONTROLLED HIGH−LEVEL OUTPUT）」という名称の米国特許出願（シリアルNo.    ／        ）（Atty.Docket No.MICD−074）と組み合わせて使用することができる。この場合、そこに記述されたブースター回路は、Ｐチャンネルトランジスタ62のソースに電流ブースト信号を与えるのに用いられ、それによって、プルアップトランジスタ60のゲートに存在する寄生抵抗を流れる漏れ電流を克服することができる。この出願中の明細書に説明され図示されているように、同様に構成されたダイオードクランプ回路も用いられる。
当業者にとって、これらの又は他の種々の改良及び改変を、ここに説明し図示した実施例に厳密に従うことなく、かつ、以下の請求の範囲に記載された本発明の中心及び範囲から逸脱することなく、本発明に行うことができることが認められるであろう。
【図１】
0003580823.tif 000002
【図２】
0003580823.tif 000003
【図３】
0003580823.tif 000004