(57)【特許請求の範囲】
【請求項１】
一方の導電型の基体と、
１つの主表面から基体中に形成される反対導電型のウェルと、
ウェル中に形成された基体と同じ導電型のソース領域およびドレイン領域とを具備しているＣＭＯＳ装置用の極性反転保護装置において、
ソース領域が低いインピーダンスを通って供給電圧源接触部に接続され、
ドレイン領域が保護される回路への入力に接続され、
ソース領域とウェルとを接続している抵抗が設けられ、それによりウェルはその抵抗とソース領域とを通って供給電圧源接触部に接続され、
基体によりエミッタが構成され、ウェルによりベースが構成され、ソース領域によりコレクタが構成されている寄生トランジスタの電流利得が１より小さくなるようにウェルの面積に対するソース領域の面積（前記抵抗がソース領域の補助領域として形成されている場合にはその補助領域を含んだ面積）の比が０．５よりも小さくされているＣＭＯＳ装置用の極性反転保護装置。
【請求項２】
基体がｐ型にドープされている請求項１記載の装置。
【請求項３】
抵抗がソース領域の補助領域として構成されている請求項２記載の装置。
【請求項４】
抵抗がポリシリコンによって形成されている請求項２記載の装置。
【請求項５】
２以上のウェルが抵抗を通って供給電圧源に接続されている請求項４記載の装置。
【請求項６】
過電圧保護素子がウェル部分の接触部を通って付加的に接続されている請求項１乃至５のいずれか１項記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＣＭＯＳ技術で構成されるモノリシック集積電子回路用、特にＣＭＯＳ装置自体の極性反転保護装置の設置に関する。
【０００２】
【従来の技術】
例えば電池に誤った接続をする等の極性反転に対する電子回路素子の保護は極性反転の場合に回路全体が破壊されて大きな損傷を起こすので特に自動車電子装置では非常に重要である。
【０００３】
【発明が解決しようとする課題】
極性反転の結果を避けるため、通常ダイオードが設けられる。ＣＭＯＳ回路ではダイオードは“埋設層技術”と関連してしか集積されることができないので技術的に複雑であり、従って、価格の上昇を招く欠点がある。
それ故、本発明の目的は、付加的な技術手段なしに通常のＭＯＳ技術で達成されることができる極性反転保護装置を提供することである。
【０００４】
【課題を解決するための手段】
この目的は、本発明のＣＭＯＳ装置用の極性反転保護装置により達成される。本発明は、一方の導電型の基体と、１つの主表面から基体中に形成される反対導電型のウェルと、ウェル中に形成された基体と同じ導電型のソース領域およびドレイン領域とを具備しているＣＭＯＳ装置用の極性反転保護装置において、ソース領域が低いインピーダンスを通って供給電圧源接触部に接続され、ドレイン領域が保護される回路への入力に接続され、ウェルが抵抗を通ってソース領域と供給電圧源接触部とに接続され、基体によりエミッタが構成され、ウェルによりベースが構成され、ソース領域によりコレクタが構成されている寄生トランジスタの電流利得が１より小さくなるようにウェルの面積に対するソース領域の面積の比が０．５よりも小さくされていることを特徴とする。さらに本発明の有益な特徴は請求項２以下に記載されている。
【０００５】
【実施例】
本発明は添付図面を伴った実施例の後述の説明からより明白になるであろう。図１は最も広く使用されている形態のＣＭＯＳ技術の場合のようなｐ型にドープされた基体１を示している。ｎ型ウェル２は基体１の表面に形成されている。基体１とウェル２は下に位置する能動領域のための接触開口を有する絶縁層（図１では図示せず）で被覆されている。ウェル２ではドレイン領域３とソース領域５は通常の方法で形成されている。これらの２つの領域の間に例えばポリシリコンのゲート電極４が位置している。ゲート電極４と反対側では、ソース領域５にはそれに続いて補助領域５１があり、これはｎ＋  型のウェル部分６まで延在する。参照符号７、８、９、１０は各領域における金属接触部を示している。ソース領域５は低インピーダンスを通って正の供給電圧源ＶＤＤに接続され、保護される回路への入力ｅｓはドレイン領域３に位置される。
【０００６】
図２はラインＡ−Ａに沿った図１の構造の断面を示している。
ｎ型ウェル２は通常の方法でｐ型の基体１中に形成されている。ドレイン接触部９と、ソース接触部８と、抵抗として作用する補助領域５１とウェル部分６を供給電圧ＶＤＤに接続する接触部７との開口を残して、基体の表面、ドレイン領域３、ソース領域５、多量にドープしたウェル部分６は例えば二酸化シリコンの絶縁層１１で被覆される。ゲート酸化物１２上にはゲート電極４が配置されており、それもまた絶縁層１１によって被覆されている。
【０００７】
図３で示されている等価回路では、ｐチャンネルトランジスタｆｔは供給電圧源ＶＤＤと、保護される回路との間に接続されているソースドレイン路を有する。供給電圧源ＶＤＤと接地との間に寄生ｐｎｐトランジスタｐｔが接続されており、これはソース領域５（＝コレクタ）、ｎ型ウェル２（＝ベース）、基体１（＝エミッタ）により形成されている。ベース（ｎ型ウェル２）と供給電圧源ＶＤＤとの間には抵抗Ｒが接続されている。
【０００８】
さらに装置の他の部分に形成される別の寄生トランジスタは破線によって図３中に示されている。
図１乃至３で示されているｐチャンネルＣＭＯＳトランジスタは正常な状態では正の供給電圧源に接続されているｎ型のウェル２中に位置している。電池等の電源の極性が誤って接続されて極性反転が生じた場合には、負の電位を与えられたｎ型のウェル２は基体１に対して順方向にバイアスされたダイオードを形成するが、それは熱破壊が生じるような大きな電流を流す可能性があり、破壊を防ぐために電流を制限する必要がある。正常な動作中には非常に小さい電流（＜１ｎＡ）しかｎ型ウェルを通って流れないので、極性反転時の電流を制限する抵抗を挿入しても正常の動作に支障を与えることはない。そのため極性反転時の電流を制限する抵抗はウェルを通って流れる電流を制限するように十分の大きさにすることができる。
さらに、極性反転時の電流を制限するとき、電流がトランジスタの電流利得によってではなく抵抗によって決定されるように寄生ｐｎｐトランジスタの電流利得を１より小さい（Ｂ＜１）十分小さい値にすることが必要である。そのためにはソース領域３  の面積と抵抗Ｒの領域のための補助領域５１とを含めて計算したソース領域の面積とｎ型ウェルの面積との比率が０．５より小さくすることが必要である。
抵抗Ｒは集積されてもよく、また、補助領域５１を抵抗とする代わりに適切な寸法にされたポリシリコンのストライプがウェル中に形成されてもよい。その場合には上述のソース領域の面積とｎ型ウェルの面積との比率におけるソース領域の面積は補助領域５１のないソース領域３  だけの面積だけとなる。
【０００９】
半導体装置の別の問題は装置の破壊を生じる静電放電（ＥＳＤ）からの保護である。ＥＳＤ保護装置は前述のような要求も満足させなければならない。前述の寄生ｐｎｐトランジスタはＥＳＤ保護構造としても動作する。４層の装置のターン・オン電流を決定する分路抵抗はオン切換えが動作電流よりも遥かに上で生じる値を持つように選択されなければならない。
【００１０】
過電圧保護を行うためにスイッチングしきい値がフィールド酸化物の厚さにより設定されることができるツェナーダイオード、サイリスタまたはフィールド酸化膜トランジスタのような過電圧保護素子がウェル部分６の接触部７を経て接続されてもよい。
【００１１】
本発明の大きな利点は、極性反転に対する保護を行うために使用される前述の寄生ｐｎｐトランジスタが付加的な面積を必要とすることなく設けられることができ、同時に静電放電に対する保護構造を与える点にある。
【００１２】
この面積の節約は非常に重要である。２以上のｎ型ウェル領域を単一の抵抗を通して供給電圧源に接続可能であるのでこれは増加されることができる。
【００１３】
安定した電力供給を確保するために、ｐチャンネルトランジスタのゲートは供給電圧よりも低い安定された電圧に接続されてもよい。ｐチャンネルトランジスタのゲートを負の供給電圧に接続することも可能である。
【図面の簡単な説明】
【図１】本発明によるｐチャンネルＣＭＯＳトランジスタの極性反転保護装置の平面図。
【図２】図１のラインＡ−Ａに沿った断面図。
【図３】図１の装置の等価回路。
【図１】
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【図２】
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【図３】
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