(57)【特許請求の範囲】
【請求項１】
ＬレベルからＨレベルへ変化する入力パルス信号が与えられる入力端子と、
出力端子と、
前記入力端子にその入力部が接続された第１の遅延回路と、
前記第１の遅延回路の出力部にその第１の入力端子が接続され、前記入力端子にその第２の入力端子が接続された第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力部にその入力部が接続された第２の遅延回路と、
前記入力端子にその入力部が接続されたインバータと、
前記第２の遅延回路の出力部にその第１の入力端子が接続され、前記インバータの出力部にその第２の入力端子が接続され、前記出力端子にその出力部が接続された第２のＮＡＮＤ回路とを備え、
前記第１の遅延回路は、前記入力パルス信号が所定幅以上のパルス幅を有するとき、前記入力パルス信号の立ち上がりエッジが入力された時刻から前記所定幅に相当する時間が経過した後に立ち上がり、Ｈレベルの時間が前記入力パルス信号の前記Ｈレベルの時間より短い出力信号を前記第１のＮＡＮＤ回路に出力し、かつ、前記入力パルス信号が前記所定幅より小さいパルス幅を有するとき、前記入力パルス信号を遅延させた出力信号を前記第１のＮＡＮＤ回路に出力せず、
前記第２の遅延回路は、前記入力パルス信号が前記所定幅以上のパルス幅を有するとき、前記第１のＮＡＮＤ回路の出力信号の立ち上がりエッジが入力された時刻から前記所定幅に相当する時間が経過した後に立ち上がり、Ｌレベルの時間が前記第１のＮＡＮＤ回路の前記出力信号のＬレベルの時間より長い出力信号を前記第２のＮＡＮＤ回路に出力することを特徴とする半導体集積回路。
【請求項２】
前記第１の遅延回路は、
電源電位供給部と前記出力部との間に接続されたＰチャネル型ＭＯＳトランジスタと、前記出力部と接地電位供給部との間に直列に接続された抵抗およびＮチャネル型ＭＯＳトランジスタとを有する第１のインバータと、
前記第１のインバータの出力部と接地電位供給部との間に接続されたコンデンサと、
前記第１のインバータの前記出力部に接続された第２のインバータとを有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ＨレベルからＬレベルへ変化する入力パルス信号が与えられる入力端子と、
出力端子と、
前記入力端子にその入力部が接続された第１の遅延回路と、
前記第１の遅延回路の出力部にその第１の入力端子が接続され、前記入力端子にその第２の入力端子が接続された第１のＮＯＲ回路と、
前記第１のＮＯＲ回路の出力部にその入力部が接続された第２の遅延回路と、
前記入力端子にその入力部が接続されたインバータと、
前記第２の遅延回路の出力部にその第１の入力端子が接続され、前記インバータの出力部にその第２の入力端子が接続され、前記出力端子にその出力部が接続された第２のＮＯＲ回路とを備え、
前記第１の遅延回路は、前記入力パルス信号が所定幅以上のパルス幅を有するとき、前記入力パルス信号の立ち下がりエッジが入力された時刻から前記所定幅に相当する時間が経過した後に立ち下がり、Ｌレベルの時間が前記入力パルス信号の前記Ｌレベルの時間より短い出力信号を前記第１のＮＯＲ回路に出力し、かつ、前記入力パルス信号が前記所定幅より小さいパルス幅を有するとき、前記入力パルス信号を遅延させた出力信号を前記第１のＮＯＲ回路に出力せず、
前記第２の遅延回路は、前記入力パルス信号が前記所定幅以上のパルス幅を有するとき、前記第１のＮＡＮＤ回路の出力信号の立ち下がりエッジが入力された時刻から前記所定幅に相当する時間が経過した後に立ち下がり、Ｈレベルの時間が前記第１のＮＡＮＤ回路の前記出力信号のＨレベルの時間より長い出力信号を前記第２のＮＯＲ回路に出力することを特徴とする半導体集積回路。
【請求項４】
前記第１の遅延回路は、
電源電位供給部と前記出力部との間に直列に接続されたＰチャネル型ＭＯＳトランジスタおよび抵抗と、前記出力部と接地電位供給部との間に接続されたＮチャネル型ＭＯＳトランジスタとを有する第１のインバータと、
前記第１のインバータの出力部と電源電位供給部との間に接続されたコンデンサと、
前記第１のインバータの前記出力部に接続された第２のインバータとを有することを特徴とする請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路、特にダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）等に使用されるパルス幅を拡張するタイミング回路に関するものである。
【０００２】
【従来の技術】
従来のタイミング回路には、入力端子に接続されたインバータと、このインバータの出力部に接続されたＲＣ遅延回路と、このＲＣ遅延回路の出力部と先のインバータの出力部とにその入力部が接続された２入力ＮＡＮＤ回路とを有するものがあった。この回路の出力信号は、入力信号のＬからＨへの変化に対応して即座にＬからＨへ変化し、入力信号のＨからＬへの変化から一定期間後ＨからＬへ変化する。つまり、入力信号のパルス幅よりも広いパルス幅を有する出力信号を出力する。
【０００３】
【発明が解決しようとする課題】
従来のタイミング回路では、パルス幅の狭いグリッチノイズ等のノイズ信号が入力端子に与えられた場合でも、ノイズ信号のパルス幅も広げる動作を行い、パルス幅を拡張したノイズ信号を後段の回路に出力する可能性があった。
【０００４】
【課題を解決するための手段】
本発明の半導体集積回路は、入力端子にその入力部が接続されたインバータと、第２の遅延回路の出力部にその第１の入力端子が接続され、インバータの出力部にその第２の入力端子が接続され、出力端子にその出力部が接続された第２のＮＡＮＤ回路とを備える。また、本発明の半導体集積回路は、入力パルス信号が所定幅以上のパルス幅を有するとき、入力パルス信号の立ち上がりエッジが入力された時刻から所定幅に相当する時間が経過した後に立ち上がり、Ｈレベルの時間が入力パルス信号のＨレベルの時間より短い出力信号を第１のＮＡＮＤ回路に出力する第１の遅延回路を備える。そして、この第１の遅延回路は、入力パルス信号が所定幅より小さいパルス幅を有するとき、入力パルス信号を遅延させた出力信号を第１のＮＡＮＤ回路に出力しない。また、本発明の半導体集積回路は、入力パルス信号が所定幅以上のパルス幅を有するとき、第１のＮＡＮＤ回路の出力信号の立ち上がりエッジが入力された時刻から所定幅に相当する時間が経過した後に立ち上がり、Ｌレベルの時間が第１のＮＡＮＤ回路の出力信号のＬレベルの時間より長い出力信号を第２のＮＡＮＤ回路に出力する第２の遅延回路を有する。
【０００５】
【発明の第１の実施の形態】
図１は、本発明の第１の実施の形態を示す回路図である。
【０００６】
図１の回路は、２つのＲＣ遅延回路１２、１３と２つのＮＡＮＤ回路１１、１５とインバータ１４を有する。
【０００７】
第１のＲＣ遅延回路１２には、入力信号ＩＮが入力され、このＲＣ遅延回路１２の出力部は、第１のＮＡＮＤ回路１１の第１の入力端子に接続される。この第１のＮＡＮＤ回路１１の第２の入力端子には、入力信号ＩＮが入力され、ＮＡＮＤ回路１１の出力端子は、第２のＲＣ遅延回路１３の入力部に接続されている。このＲＣ遅延回路１３の出力部は、第２のＮＡＮＤ回路１５の第１の入力端子に接続され、この第２のＮＡＮＤ回路１５の第２の入力端子には入力信号ＩＮのインバータ１４による反転信号が入力される。
【０００８】
図１のＲＣ遅延回路１２、１３は、図２に示す回路構成で、第１のインバータ２１、第２のインバータおよび第１のインバータの出力部と接地電位ＧＮＤとの間に接続されたコンデンサ２２とを有する。
【０００９】
この第１のインバータ２１は、電源電位とその出力部との間に接続されたＰＭＯＳと、その出力部と接地電位との間に直列に接続された抵抗ＲとＮＭＯＳとを有している。
【００１０】
次に、このＲＣ遅延回路の動作を説明する。１）入力信号ｉｎがＨレベルからＬレベルに変化する場合、インバータ２１のＰＭＯＳがオン状態となり電源電位からノード１（インバータ２１の出力部）に電位が供給される。従って、コンデンサ２２が充電される。ここで、このＰＭＯＳの電位供給能力が大きく設定されているためキャパシタ２２は即座に充電される。このコンデンサ２２が充電された後は、ノード１の電位レベルはＨレベルとなり、出力信号ｏｕｔはＬレベルとなる。２）入力信号ｉｎがＬレベルからＨレベルに変化すると、インバータ２１のＮＭＯＳがオン状態となる。従って、コンデンサに蓄積された電荷が抵抗ＲおよびＮＭＯＳを介してＧＮＤに放電される。しかしながら、この場合、放電経路に抵抗Ｒを有するため、放電が徐々に行われる。従って、ノード１の電位は徐々に低下し、その電位がインバータ２３のしきい値を越えるとインバータ２３はＨレベルを出力する。つまり、出力信号ｏｕｔは、入力信号ｉｎのＬレベルからＨレベルへの変化から一定の期間後に、ＬレベルからＨレベルに変化する。
【００１１】
次に、図１の回路の動作を図３のタイミングチャートを用いて説明するが、図１の回路の効果を分かりやすくするために、まず、比較のための回路の構成および動作を説明する。
【００１２】
図４は比較のための回路図である。
【００１３】
図４の回路は、ＲＣ遅延回路４２とＮＡＮＤ回路４３とインバータ４１を有する。
【００１４】
インバータ４１には入力信号ＩＮが入力され、このインバータ４１の出力はＲＣ遅延回路４２に入力される。このＲＣ遅延回路４２の出力部とインバータ４１の出力部は、ＮＡＮＤ回路４３の第１および第２の入力端子にそれぞれ入力される。ＲＣ遅延回路４２の構成は図２の回路と同じであるためその説明を省略する。
【００１５】
図５は、図４の回路のタイミングチャート図である。
【００１６】
なお、ここでは説明を簡単にするために、１個のインバータによる遅延時間等は考慮していない。
【００１７】
図５（ａ）で示すような、時刻ｔ１にＬレベルからＨレベルに変化し、所望の期間（ｔ１−２）Ｈレベルを維持した後、ＨレベルからＬレベルに変化する入力信号ＩＮが入力された場合について説明する。符号ｔ１−２は、時刻ｔ１からｔ２までの期間を示す。
【００１８】
入力信号ＩＮのＬレベルからＨレベルへの変化（時刻ｔ１）に応答して、ノード１（インバータ４１の出力部）の電位はＨレベルからＬレベルへ変化する（図５（ａ）（ｂ））。ノード１の電位がＬレベルになると、出力信号ＯＵＴは、Ｈレベルとなる（図５（ｅ））。一方、ノード１の電位がＬレベルになると、インバータ４２１を構成するＰＭＯＳがオン状態となり、ノード２の電位がＨレベルとなる。ここで、このＰＭＯＳの電位供給能力が大きく設定されているためコンデンサ４２２は即座に充電される（図５（ｃ））。ノード２の電位がＨレベルの時、インバータ４２３の出力信号は、Ｌレベルとなる（図５（ｄ））。
【００１９】
次に、入力信号ＩＮが所望の期間（ｔ１ー２）Ｈレベルを維持した後、ＨレベルからＬレベルへ変化（時刻ｔ２）すると、インバータ４２１のＮＭＯＳがオン状態となり、コンデンサに蓄積された電荷が抵抗ＲおよびＮＭＯＳを介してＧＮＤに徐々に放電される。従って、ノード２の電位は徐々に低下し（図５（ｃ））、その電位がインバータ４２３のしきい値を越える（時刻ｔ３）とインバータ４２３はＨレベルを出力する（図５（ｄ））。従って、出力信号ＯＵＴは、Ｌレベルとなる（図５（ｅ））。
【００２０】
しかしながら、グリッチノイズが発生した場合、入力信号はＨレベルの期間（期間ｔ４−５）が短い信号となる。この場合、入力信号ＩＮのＬレベルからＨレベルへの変化（時刻ｔ４）に応答して、ノード１の電位はＨレベルからＬレベルへ変化する（図５（ｆ）（ｇ））。ノード１の電位がＬレベルになると、ノード２の電位がＨレベルとなる（図５（ｈ））。ノード２の電位がＨレベルの時、インバータ４２３の出力信号は、Ｌレベルとなり（図５（ｉ））、出力信号ＯＵＴはＨレベルとなる（図５（ｊ））。
【００２１】
次に、入力信号ＩＮがＨレベルからＬレベルへ変化（時刻ｔ５）すると、インバータ４２１のＮＭＯＳがオン状態となり、コンデンサ４２２に蓄積された電荷が抵抗ＲおよびＮＭＯＳを介してＧＮＤに徐々に放電される。従って、ノード２の電位は徐々に低下し（図５（ｉ））、その電位がインバータ４２３のしきい値を越える（時刻ｔ６）とインバータ４２３はＨレベルを出力する（図５（ｉ））。従って、出力信号ＯＵＴは、Ｌレベルとなる（図５（ｊ））。このように、グリッチノイズが発生した場合も、入力信号のパルスの幅（ｔ４ー５）を広げた出力信号（パルス幅：ｔ４ー６）を出力してしまう。
【００２２】
このような出力信号が、他の回路に入力されると所望の動作が行われない恐れがある。
【００２３】
これに対して、図１の回路では、入力信号が所望のパルス幅を有する場合は、出力信号のパルス幅を広げ、グリッチノイズが入力された場合は、パルス幅を広げることなく、このグリッチノイズをそのまま出力する。
【００２４】
以下この図１の動作を図３のタイミングチャートを用いて説明する。
【００２５】
図３（ａ）で示すような、時刻ｔ１にＬレベルからＨレベルに変化し、所望の期間（ｔ１ー３）Ｈレベルを維持した後、ＨレベルからＬレベルに変化する入力信号ＩＮが入力された場合について説明する。
【００２６】
ここで、図２を参照しながら詳細に説明したように、ＲＣ遅延回路の出力信号は、入力される信号がＨレベルからＬレベルに変化したのに応答して、即座にＨレベルからＬレベルに変化するが、入力される信号がＬレベルからＨレベルに変化した場合は、その出力信号は一定期間後にＬレベルからＨレベルに変化する。
【００２７】
従って、入力信号ＩＮのＬレベルからＨレベルへの変化（時刻ｔ１）に応答して、一定期間後（期間ｔ１−２）ＲＣ遅延回路の出力信号はＬレベルからＨレベルに変化する。
【００２８】
また、入力信号ＩＮのＨレベルからＬレベルへの変化（時刻ｔ３）に応答して、ＲＣ遅延回路の出力信号は即座にＨレベルからＬレベルに変化する。
【００２９】
つまり、時刻ｔ１までは、入力信号はＬレベル、ＲＣ遅延回路１２の出力はＬレベルで、時刻ｔ１からｔ２までは、入力信号はＨレベル、ＲＣ遅延回路１２の出力はＬレベルで、時刻ｔ２からｔ３までは、入力信号はＨレベル、ＲＣ遅延回路１２の出力はＨレベルで、時刻ｔ３以降は、入力信号はＬレベル、ＲＣ遅延回路の出力はＬレベル（図３（ａ）（ｂ））となる。従って、ＮＡＮＤ回路１１の出力信号は、時刻ｔ２まではＨレベルで、時刻ｔ２からｔ３まではＬレベルで、時刻ｔ３以降はＨレベルとなる（図３（ｃ））。
【００３０】
また、ＲＣ遅延回路１３も入力される信号がＬレベルからＨレベルに変化した場合は、その出力信号は一定期間後にＬレベルからＨレベルに変化するので、ＲＣ遅延回路の出力信号は、時刻ｔ２から時刻ｔ４（ｔ４＞ｔ３）までの間Ｌレベルを維持する（図３（ｄ））。
【００３１】
一方、インバータ１４の出力信号は、時刻ｔ１からｔ３までの間Ｌレベルを維持している（図３（ｅ））。従って、出力信号ＯＵＴは、時刻ｔ１からｔ４までの間Ｈレベルを維持する（図３（ｆ））。
【００３２】
このように、図１の回路は、入力信号のパルス幅（ｔ１ー３）を増幅したパルス幅（ｔ１ー４）を有する信号を出力する。
【００３３】
次に、グリッチノイズが発生した場合について説明する。
【００３４】
この場合入力信号はＨレベルの期間（期間ｔ５−ｔ６）が短い信号となる。  この場合、入力信号ＩＮのＬレベルからＨレベルへの変化（時刻ｔ５）に応答して、ＲＣ遅延回路のノード１の電位はＨレベルから徐々に低下し始める（図３（ｈ））。しかしながら、ノード１の電位がインバータ２３のしきい値を越える前に入力信号ＩＮがＨレベルからＬレベルへ変化（時刻ｔ６）するため、インバータ２３の出力信号（ＲＣ遅延回路１３の出力信号）はＬレベルを維持する（図３（ｉ））。従って、ＮＡＮＤ回路１１の出力信号は、Ｈレベルを維持し（図３（ｊ））、ＲＣ遅延回路１３の出力もＨレベルを維持する（図３（ｋ））。
【００３５】
一方、インバータ１４の出力は、時刻ｔ５から時刻ｔ６の期間Ｌレベルとなるため、ＮＡＮＤ回路１５の出力信号は、時刻ｔ５から時刻ｔ６の期間のみＨレベルを維持する。
【００３６】
このように、図１の回路においては、グリッチノイズが発生した場合は、そのノイズのパルス幅（ｔ５ー６）に対応したパルス幅（ｔ５ー６）を有する出力信号を発生させる。従って、次段の回路に、パルス幅の広い信号が入力されず、誤動作を防止することができる。
【００３７】
ここで、ＲＣ遅延回路１２の遅延時間をあらかじめ設定された入力信号のパルス幅（ｔ１ー３）に対応して設定しておけば、このパルス幅以下のパルスを有する信号はノイズと判断され、出力信号ＯＵＴのパルス幅は広がらない。
【００３８】
また、ＲＣ遅延回路１３の遅延時間は、入力信号のパルス幅をどの程度広げる必要があるかによって適宜設定することができる。
【００３９】
これらＲＣ遅延回路は、図２の回路だけでなく適宜変更が可能である。
【００４０】
【発明の第２の実施の形態】
図６は、本発明の第２の実施の形態を示す回路図である。
【００４１】
図６の回路は、２つのＲＣ遅延回路６２、６３と２つのＮＯＲ回路６１、６５とインバータ６４を有する。
【００４２】
第１のＲＣ遅延回路６２には、入力信号ＩＮが入力され、このＲＣ遅延回路１２の出力部は、第１のＮＯＲ回路６１の第１の入力端子に接続される。この第１のＮＯＲ回路６１の第２の入力端子には、入力信号ＩＮが入力され、ＮＯＲ回路６１の出力端子は、第２のＲＣ遅延回路６３の入力部に接続されている。このＲＣ遅延回路６３の出力部は、第２のＮＯＲ回路６５の第１の入力端子に接続され、この第２のＮＯＲ回路６５の第２の入力端子には入力信号ＩＮのインバータ６４による反転信号が入力される。
【００４３】
図６のＲＣ遅延回路６２、６３は、図７に示す回路構成で、第１のインバータ７１、第２のインバータ７３および第１のインバータの出力部と電源電位との間に接続されたコンデンサ７２とを有する。
【００４４】
この第１のインバータ７１は、電源電位とその出力部との間に直列に接続されたＰＭＯＳと抵抗Ｒと、その出力部と接地電位との間に接続されたＮＭＯＳとを有している。
【００４５】
次に、この図７のＲＣ遅延回路は図２の回路と逆の動作を行うため、その動作説明を省略する。
【００４６】
また、図６の回路動作を、それぞれ図８の図タイミングチャートに示した。ここで、この図６の回路は、先に詳細に説明した図１の回路とその論理レベルが逆の動作を行うためその動作説明を省略する。
【００４７】
ここで、ＲＣ遅延回路１２の遅延時間をあらかじめ設定された入力信号のパルス幅に対応して設定しておけば、このパルス幅以下のパルスを有する信号はノイズと判断され、出力信号ＯＵＴのパルス幅は広がらない。
【００４８】
また、ＲＣ遅延回路１３の遅延時間は、入力信号のパルス幅をどの程度広げる必要があるかによって適宜設定することができる。
【００４９】
これらＲＣ遅延回路は、図７の回路だけでなく適宜変更が可能である。
【００５０】
【発明の効果】
以上、詳細に説明したように、本発明の回路によれば、グリッチノイズが入力された場合は、そのノイズのパルス幅に対応したパルス幅を有する出力信号を出力することができる。従って、次段の回路に、パルス幅の広い信号が入力されず、誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図
【図２】図１の回路の遅延回路図
【図３】図１の回路のタイミングチャート
【図４】比較のための回路図
【図５】図４の回路のタイミングチャート
【図６】本発明の第２の実施の形態を示す回路図
【図７】図６の遅延回路図
【図８】図６の回路のタイミングチャート
【符号の説明】
ＲＣ遅延回路  １２、１３
ＮＡＮＤ回路  １１、１５
インバータ    １４、２１、２３
コンデンサ    ２２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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