(57)【特許請求の範囲】
【請求項１】
接地層を裏面に有する基板の表面に複数の単位ゲ−ト電極と、該各単位ゲ−ト電極を挟むように交互に配置形成された単位ドレイン電極および単位ソ−ス電極とを備える電界効果トランジスタ・ユニットが少なくとも二以上設けられた半導体装置において、前記電界効果トランジスタ・ユニットごとのゲ−ト電極の総ゲ−ト幅を異なる長さに形成するとともに、前記電界効果トランジスタ・ユニットのそれぞれにドレイン電圧を給電するための給電手段と、前記電界効果トランジスタ・ユニットの前記単位ソ−ス電極を共通接続するソ−ス電極母線と、該ソ−ス電極母線の伸張方向に伸びてその裏面を露出させる前記基板に設けられたスリットと、該スリットの内部に前記接地層と前記ソ−ス電極とを電気的に接続する導体を設けるとともに、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力増幅に用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
高出力の半導体装置では、出力を増加させるため、電極構造に種々の工夫がなされている。
【０００３】
図４を用いて、高出力の半導体装置の一般的な電極構造について、電界効果トランジスタ（以下、ＦＥＴという）を例示にして説明する。
【０００４】
ＦＥＴ１では、直線状に伸びるゲ−ト給電母線２が設けられ、ゲ−ト給電母線２の伸張方向と直交する方向には、複数の単位ゲ−ト電極３が等間隔に形成される。単位ゲ−ト電極３のゲ−ト幅Ｌｇは、通常１００から２００μｍ程度とされる。ゲ−ト給電母線２の一端には、単位ゲ−ト電極３にゲート電圧Ｖｇを印加するためのゲ−ト用パッド４が設けられる。
【０００５】
単位ソ−ス電極５と単位ドレイン電極６は、単位ゲ−ト電極３を挟むように、交互に配置形成される。単位ソ−ス電極５および単位ドレイン電極６は、単位ゲ−ト電極３のゲ−ト幅Ｌｇとほぼ同じ良さに設定される。
【０００６】
単位ソ−ス電極５は、ソ−ス給電母線７に共通接続される。共通接続する場合は、ゲ−ト給電母線２との電気的接触を避けるため、例えばゲ−ト給電母線２を跨ぐように設けられたエア−ブリッジ配線８を介して接続される。ソ−ス給電母線７には、接地用端子としてのソ−ス用パッド９が設けられる。
【０００７】
単位ドレイン電極６は、ドレイン給電母線１０に共通接続される。ドレイン給電母線１０には、単位ドレイン電極６にドレイン電圧Ｖｄを給電するためのドレイン用パッド１１が設けられる。
【０００８】
ＦＥＴ１では、単位ソ−ス電極５から単位ドレイン電極６に流れるドレイン電流の電流値は、ゲ−ト電圧Ｖｇの電圧値によって制御される。また、ＦＥＴ１の最大出力は、ドレイン電圧Ｖｄの電圧値によって決まる。
【０００９】
単位ゲ−ト電極３と、それを挟むように配置形成された単位ソ−ス電極５および単位ドレイン電極６とからなる単位セル１２を考えた場合、単位ゲ−ト電極３のゲ−ト幅Ｌｇが短いため、単位セル１２の一つ一つの利得は小さい。しかしながら、ＦＥＴ１の出力電力は、全部の単位セル１２のゲ−ト幅Ｌｇを足し合わせた総ゲ−ト幅に比例する。従って、ＦＥＴ１の最大出力は、大きくなる。
【００１０】
しかしながら、このような電極構造では、単位ゲ−ト電極３の数を増やすにつれて、ゲ−ト給電母線２の長さを長くしなければならない。この結果、抵抗値の増大や、位相のズレに起因する伝搬遅延ロスが発生するという問題があった。
【００１１】
このため、出願人は、この点を改良した半導体装置、すなわち特開平５−２５１４７８号公報に開示されたＦＥＴ１３を提案した。次に、図５を用いて、ＦＥＴ１３の電極構造について説明する。
【００１２】
ＦＥＴ１３は、複数のＦＥＴユニット１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、１４Ｆから構成される。なお、各ＦＥＴユニット１４は、単位ゲ−ト電極１５と、単位ソ−ス電極１６と、単位ドレイン電極１７とからなる単位セル１８を複数備える。
【００１３】
隣接するＦＥＴユニット１４のそれぞれの単位ゲ−ト電極１５は、共通のゲ−ト給電母線１９に接続される。すなわち、一方のＦＥＴユニット１４Ａの単位ゲ−ト電極１５は、共通ゲ−ト給電母線１９に対し、その伸張方向と直交方向の一方側（例えば、図面上の左側）に、等間隔に複数本形成される。また、他方のＦＥＴユニット１４Ｂの単位ゲ−ト電極１５は、共通ゲ−ト給電母線１９に対し、その伸張方向と直交方向の他方側（例えば、図面上の右側）に、等間隔に複数本形成される。なお、単位ゲ−ト電極１５のゲ−ト幅はＬｇである。
【００１４】
ＦＥＴユニット１４の単位ソ−ス電極１６と単位ドレイン電極１７は、各単位ゲ−ト電極１５を挟むように、交互に配置形成される。単位ソ−ス電極１６と単位ドレイン電極１７は、単位ゲ−ト電極１５のゲ−ト幅Ｌｇとほぼ同じ長さに設定される。
【００１５】
複数の共通ゲ−ト給電母線１９は、平行に配置形成される。この結果、各ＦＥＴユニット１４は、横一列に配置される。
【００１６】
各共通ゲ−ト給電母線１９の一端は、ゲ−ト用共通母線２０に共通接続される。また、ゲ−ト用共通母線２０には、ゲ−ト用パッド２１が接続される。
【００１７】
ＦＥＴ１３におけるＦＥＴユニット１４のうち、内側の隣接するＦＥＴユニット１４の各単位ソ−ス電極１６は、共通ソ−ス給電母線２２に共通接続される。また、ＦＥＴ１３におけるＦＥＴユニット１４のうち、外側のＦＥＴユニット１４の各単位ソ−ス電極１６は、ソ−ス給電母線２３に接続される。共通ソ−ス給電母線２２およびソ−ス給電母線２３は、ソ−ス用共通母線２４に共通接続される。ソ−ス給電母線２３の一端には、ソ−ス用パッド２５が接続される。
【００１８】
各単位ドレイン電極１７は、単位ソ−ス電極１６を跨ぐように設けられたエア−ブリッジ配線であるドレイン給電母線２６に接続される。ドレイン給電母線２６の一端は、ドレイン用共通母線２７に共通接続される。ドレイン用共通母線２７には、ドレイン用パッド２８が接続される。
【００１９】
ＦＥＴ１３おいても上述したＦＥＴ１と同様、単位セル１８の一つ一つの利得は小さい。しかしながら、ＦＥＴ１３の出力電力は、全部の単位セル１８のゲ−ト幅を足し合わせた総ゲ−ト幅に比例する。従って、ＦＥＴ１３の最大出力は、大きくなる。
【００２０】
また、単位ゲ−ト電極１５の数を増やしたとしても、ゲ−ト用共通母線２０の長さを短く形成することができる。従って、信号伝播方向Ｇに直交する方向に大幅に距離が開くことはないため、単位ゲ−ト電極１５間に発生する位相差を最小限にとどめることができる。
【００２１】
以上、ＦＥＴを例示にして半導体装置について説明したが、能動素子および受動素子からなる回路構成を半導体基板上に形成したマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）における電力増幅郡でも、ＦＥＴと同様の電極構造を有する。従って、半導体装置には、これらが含まれる。なお、半導体装置の材料は、ガリウム砒素あるいはシリコンのいずれでも良い。
【００２２】
【発明が解決しようとする課題】
しかしながら、上述の半導体装置では、ドレイン電圧Ｖｄの電圧値によって最大出力を変えることができるが、図６に示すように、横軸にドレイン電圧Ｖｄの電圧値をプロットし、縦軸に半導体装置の最大出力をプロットした際に得られる特性曲線２９のリニアリティ−が悪いという問題があった。このため、ドレイン電圧Ｖｄを可変して半導体装置の最大出力を変える場合は、リニアリティ−を補正する回路が別途必要となり、回路構成が複雑となっていた。
【００２３】
また、携帯型の通信機器等では、形状の小型化に伴って、内蔵される電源の容量が年々小さくなっている。このため、電源の定格電圧値が低圧化し、ドレイン電圧Ｖｄの電圧値を幅広いレンジで可変しにくい。従って、半導体装置の最大出力は、ほぼ一定に固定されてしまうという問題があった。
【００２４】
さらに、半導体装置の最大出力を変える場合、仕様によっては、単位ゲ−ト電極、単位ソ−ス電極、単位ドレイン電極の形状あるいは配置位置等を新たに設計しなければならなかった。すなわち、半導体装置はカスタムメイドとなり、コストが極めて高くなるだけでなく、作製するまでに時間がかかるという問題があった。
【００２５】
さらにまた、図７に示すように、上述した半導体装置のそれぞれの単位セルにおける、単位ソ−ス電極からソ−ス用パッドに至るまでのソ−ス給電母線の長さ、すなわちグランド距離は、高周波電流に対してインダクタンス成分Ｌとして作用し、また直流的には抵抗成分Ｒとして働く。
【００２６】
大きな最大出力を得るために単位セルの数を増やすと、増やした単位セルにおけるグランド距離は他の単位セルと比較するとさらに長くなり、インダクタンス成分Ｌおよび抵抗成分Ｒがさらに大きくなる。単位セルをマイクロ波帯域で動作させるとインダクタンス成分Ｌのインピ−ダンスが大きくなる。このため、単位セルは、抵抗成分Ｒよりもインダクタンス成分Ｌの影響を強く受け、利得が小さくなる。従って、単位セルの数を増やしたとしても、半導体装置の利得が増大しないという問題があった。
【００２７】
そこで、本発明は上記問題を解決するための半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明は、上述の課題を解決するため次のように構成される。すなわち、請求項１に記載の半導体装置は、接地層を裏面に有する基板の表面に複数の単位ゲ−ト電極と、該各単位ゲ−ト電極を挟むように交互に配置形成された単位ドレイン電極および単位ソ−ス電極とを備える電界効果トランジスタ・ユニットが少なくとも二以上設けられた半導体装置において、前記電界効果トランジスタ・ユニットごとのゲ−ト電極の総ゲ−ト幅を異なる長さに形成するとともに、前記電界効果トランジスタ・ユニットのそれぞれにドレイン電圧を給電するための給電手段と、前記電界効果トランジスタ・ユニットの前記単位ソ−ス電極を共通接続するソ−ス電極母線と、該ソ−ス電極母線の伸張方向に伸びてその裏面を露出させる前記基板に設けられたスリットと、該スリットの内部に前記接地層と前記ソ−ス電極とを電気的に接続する導体を設けるとともに、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したものである。
【００２９】
各電界効果トランジスタ・ユニットには、複数の単位ゲ−ト電極が設けられる。また、各電界効果トランジスタ・ユニットの総ゲ−ト幅は、異なる長さに形成される。このため、半導体装置には、異なる最大出力の電界効果トランジスタ・ユニットが少なくとも二以上設けられる。また、給電手段は、それぞれの電界効果トランジスタ・ユニットに個別に、ドレイン電圧を給電する。ドレイン電圧を給電することにより、電界効果トランジスタ・ユニットが動作する。さらに、単位ソ−ス電極は、それぞれ基板に設けられたスリット内の導体を介して、裏面の接地層と電気的に接続される。このため、各単位ソ−ス電極と接地層との間のグランド距離は最短距離となるとともに、グランド距離のバラツキが小さくなる。従って、電界効果トランジスタ・ユニットを構成する単位セル間における利得のバラツキが小さくなる。
【００３３】
また、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したものである。
【００３４】
【発明の実施の形態】
（実施例１）
図１（ａ）および（ｂ）を用い、本発明に係る第一の半導体装置３０について説明する。図１（ａ）は半導体装置３０の平面図であり、図１（ｂ）は図１（ａ）のＸ−Ｘ´における断面図である。
【００３５】
半導体装置３０は、例えば四つのＦＥＴユニット３１、３２、３３、３４とからなる。
【００３６】
ＦＥＴユニット３１、３２、３３、３４を構成するそれぞれの電極は、基板３５の表面に形成され、基板３５の裏面には接地層３６が設けられる。基板３５は、単結晶基板３７と、バッファ−層３８と、ｎ形半導体層３９とから構成される。単結晶基板３７は、半絶縁性を有するガリウム砒素あるいはシリコンで形成される。単結晶基板３７の表面には、イオン注入等の手段を用いて比抵抗の大きいバッファ−層３８が形成される。さらに、バッファ−層３８の表面には、１０１７ｃｍ−３前後の不純物が熱拡散等の手段を用いてド−プされた、厚みが０．３から０．５μｍ程度のｎ形半導体層３９が形成される。
【００３７】
ＦＥＴユニット３１は、単位ゲ−ト電極４０と、単位ソ−ス電極４１と、単位ドレイン電極４２とからなる単位セル４３を複数備える。単位ゲ−ト電極４０は、アルミニウム等を蒸着あるいはスパッタリングすることにより形成される。単位ドレイン電極４２および単位ソ−ス電極４１は、金等を蒸着あるいはスパッタリングすることにより形成される。
【００３８】
単位ゲ−ト電極４０は、直線状に伸びるゲ−ト給電母線４４に対して、等間隔かつ直角方向（図面上の右側）に伸張して複数本形成される。この結果、単位ゲ−ト電極４０は、櫛歯状に形成される。なお、単位ゲ−ト電極４０のゲ−ト幅をＬｇ１とする。
【００３９】
各単位セル４３の単位ソ−ス電極４１と単位ドレイン電極４２は、単位ゲ−ト電極４０を挟むように、交互に配置形成される。単位ソ−ス電極４１および単位ドレイン電極４２は、単位ゲ−ト電極４０のゲ−ト幅Ｌｇ１とほぼ同じ長さに形成される。
【００４０】
単位ソ−ス電極４１の端部は、ゲ−ト給電母線４４と平行に配置されたソ−ス電極母線４５に共通接続される。
【００４１】
ソ−ス電極母線４５の下部の基板３５には、スリット４６が形成される。スリット４６は、ソ−ス電極母線４５の伸張方向に細長く伸びた開口を有し、ソ−ス電極母線４５の裏面を露出する。スリット４６の内壁には、導体層４７が設けられる。この結果、単位ソ−ス電極４１は、ソ−ス電極母線４５および導体層４７を介して、接地層３６と電気的に接続される。なお、導体層４７はアルミニウム、銅、金等の薄膜であり、蒸着あるいはスパッタリングの手段を用いて形成される。
【００４２】
単位ドレイン電極４２は、単位ソ−ス電極４１を跨ぐように設けられたエア−ブリッジ配線であるドレイン給電母線４８に接続される。ドレイン給電母線４８の一端は、ドレイン用パッド４９に接続される。
【００４３】
各単位セル４３における単位ソ−ス電極４１から接地層３６までの距離、すなわちグランド距離は基板３５の厚みとほぼ等しくなる。このため、各単位セル４３のグランド距離は、図４に示すＦＥＴ１の単位セル１２あるいは図５に示すＦＥＴ１３の単位セル１８と比べて短くなる。また、各単位セル４３のグランド距離は等しく、等インピ−ダンスとなる。従って、各単位セル４３のインダクタンス成分が小さくなるとともにバラツキも小さくなり、単位セル４３間の利得のバラツキが減少し、ＦＥＴユニット３０の利得が向上する。
【００４４】
また、単位セル４３における単位ゲ−ト電極４０の一本当たりのゲ−ト幅の長さＬｇ１は短いため、単位セル４３の利得は小さい。しかしながら、ＦＥＴユニット３１の利得は、構成する単位セル４３の全部のゲ−ト幅Ｌｇ１を足し合わせた総ゲ−ト幅に比例する。従って、ＦＥＴユニット３１の利得は大きくなり、大きな出力を得ることができる。
【００４５】
ＦＥＴユニット３２、３３、３４は、ＦＥＴユニット３１と同じ電極構造に形成されるため、説明は省略する。なお、相違する点は、単位ゲ−ト電極のゲ−ト幅の長さを、ＦＥＴユニット３２ではＬｇ２、ＦＥＴユニット３３ではＬｇ３、さらにＦＥＴユニット３４ではＬｇ４に設けたことである。但し、Ｌｇ１＜Ｌｇ２＜Ｌｇ３＜Ｌｇ４とする。
【００４６】
ＦＥＴユニット３１、３２、３３、３４は、それぞれのゲート給電母線が平行に配置され、さらに、それぞれの単位ゲ−ト電極がそれぞれのゲ−ト給電母線の伸張方向に対して同一側（例えば、図面上の右側）に位置するように配置される。この結果、ＦＥＴユニット３１、３２、３３、３４が横一列に配置される。なお、それぞれのゲ−ト給電母線は共通母線５０に接続され、さらにゲ−ト用パッド５１に接続される。
【００４７】
ＦＥＴユニット３１、３２、３３、３４の単位ゲ−ト電極には、ゲ−ト用パッド５１を介して、ゲ−ト電圧Ｖｇが印加される。また、ＦＥＴユニット３１、３２、３３、３４は、ドレイン用パッドを介して給電されるドレイン電圧Ｖｄにより動作制御される。
【００４８】
半導体装置３０を構成する四つのＦＥＴユニット３１、３２、３３、３４には、個々別々にドレイン電圧Ｖｄが給電される。従って、ＦＥＴユニット３１、３２、３３、３４のうち、ドレイン電圧Ｖｄが給電されたもののみが選択的に動作する。
【００４９】
ＦＥＴユニット３１、３２、３３、３４のそれぞれのゲート幅Ｌｇを、一例として、
Ｌｇ１：Ｌｇ２：Ｌｇ３：Ｌｇ４＝２：３：４：８
の比率に設定する。
【００５０】
ＦＥＴユニット３１の最大出力の値をＷとすると、ＦＥＴユニット３２の最大出力の値は１．５×Ｗ、ＦＥＴユニット３３の最大出力の値は２×Ｗ、ＦＥＴユニット３４の最大出力の値は４×Ｗとなる。従って、図２に示すように、ＦＥＴユニット３１、３２、３３、３４の組み合わせにより、半導体装置３０の最大出力は、Ｗ、１．５×Ｗ、２×Ｗ、２．５×Ｗ、３×Ｗ、…、７．５×Ｗ、８×Ｗ、８．５×Ｗのごとく１６通りの組み合わせのいずれかに設定される。すなわち、ドレイン電圧Ｖｄの電圧値を変えることなく、半導体装置３０の最大出力を幅広い範囲で変えることができるとともに、最大出力の値を０．５×Ｗの間隔で細かく変えることができる。
【００５１】
なお、上述した実施例では、貫通孔４６の内壁に導体層４７を設けた場合について説明した。しかしながらが、貫通孔４６の内部に導電性を有する導体を充填し、ＦＥＴユニット３１、３２、３３、３４の各単位ソ−ス電極と接地層３６とを等インピ−ダンスで電気的に接続しても良い。
【００５２】
（実施例２）
図３（ａ）および（ｂ）を用いて、第二の半導体装置５２について説明する。図３（ａ）は半導体装置５２の平面図であり、図３（ｂ）は図３（ａ）のＹ−Ｙ´における断面図である。なお、半導体装置５２を構成する基板と、基板の裏面に設けられた接地層は、実施例１の半導体装置３０における基板３５と接地層３６と同じであるため、説明は省略し、同じ番号を用いる。
【００５３】
実施例１における半導体装置３０では、ＦＥＴユニット３１、３２、３３、３４のそれぞれにゲ−ト給電母線を設けた。しかしながら、ＦＥＴユニット３１、３２、３３、３４のそれぞれにゲ−ト給電母線を設けることなく、隣接するＦＥＴユニットに対して、共通のゲ−ト給電母線を設けても良い。このような電極構造を有するのが半導体装置５２である。
【００５４】
半導体装置５２は、例えば四つのＦＥＴユニット５３、５４、５５、５６から構成される。
【００５５】
第一の単位ゲ−ト電極５７と第二の単位ゲ−ト電極５８は、第一の共通ゲ−ト給電母線５９に対し、その伸張方向の両側に複数本形成される。すなわち、単位ゲ−ト電極５７は、共通ゲ−ト給電母線５９に対して、図面上の左側に形成される。単位ゲ−ト電極５８は、共通ゲ−ト給電母線５９に対して、図面上の右側に形成される。単位ゲ−ト電極５７のゲ−ト幅はＬｇ１の長さであり、単位ゲ−ト電極５８のゲ−ト幅はＬｇ２の長さである。
【００５６】
第三の単位ゲ−ト電極６０と第四の単位ゲ−ト電極６１は、第二の共通ゲ−ト給電母線６２に対し、その伸張方向の両側に複数本形成される。すなわち、単位ゲ−ト電極６０は、共通ゲ−ト給電母線６２に対して、図面上の左側に形成される。単位ゲ−ト電極６１は、共通ゲ−ト給電母線６２に対して、図面上の右側に形成される。単位ゲ−ト電極６０のゲ−ト幅はＬｇ３の長さであり、単位ゲ−ト電極６１のゲ−ト幡はＬｇ４の長さである。但し、Ｌｇ１＜Ｌｇ２＜Ｌｇ３＜Ｌｇ４とする。
【００５７】
共通ゲ−ト給電母線５９と６２は、単位ゲ−ト電極５８と単位ゲ−ト電極６０を挟むように、平行に配置される。なお、共通ゲ−ト給電母線５９と６２は、共通母線６３に接続され、さらにゲ−ト用パッド６４に接続される。
【００５８】
第一の単位ソ−ス電極６５は、ソ−ス電極母線６６に共通接続される。また、第四の単位ソ−ス電極６７は、ソ−ス電極母線６８に共通接続される。さらに、第二の単位ソ−ス電極６９と第三の単位ソ−ス電極７０は、共通ゲ−ト給電母線５９と６２の間に設けられた共通ソ−ス電極母線７１に共通接続される。
【００５９】
ソ−ス電極母線６６、６８、共通ソ−ス電極母線７１のそれぞれの下部の基板３５には、母線の伸張方向に細長く伸びる孔口を有するスリット７２が設けられる。スリット７２の内壁には、導体層７３が設けられる。導体層７３はアルミニウム、銅、金等の薄膜であり、蒸着あるいはスバッタリング等の手段を用いて形成される。この結果、単位ソ−ス電極６５は、ソ−ス電極母線６６および導体層７３を介して、基板３５の裏面に設けられた接地層３６と電気的に接続される。同様に、単位ソ−ス電極６７、６９、７０は、接地層３６と電気的に接続される。この際、各単位ソ−ス電極６５、６７、６９、７０のグランド距離は等しく、等インピーダンスとなる。
【００６０】
ＦＥＴユニット５３の単位ドレイン電極７４は、単位ソ−ス電極６５を跨ぐように設けられたエア−ブリッジ配線のドレイン給電母線７５を介して、ドレイン用パッド７６に共通接続される。また、同様に、ＦＥＴユニット５４、５５、５６のそれぞれの単位ドレイン電極も、ドレイン給電母線を介して、それぞれのドレイン用パッドに共通接続される。
【００６１】
この結果、四つのＦＥＴユニット５３、５４、５５、５６が横一列に配置される。なお、半導体装置５２では、ゲ−ト給電母線およぴソ−ス電極母線を共通化したことにより、半導体装置５２を占めるゲ−ト給電母線およびソ−ス電極母線の割合が低減されて半導体装置５２が小型化される。
【００６２】
なお、上述した実施例では、スリット７２の内壁に導体層７３を設けて、スル−ホ−ルの形態にした場合について説明した。しかしながらが、スル−ホ−ルに半田などを充填し、あるいはスリット７２の内部に直接導電性を有する導体を充填し、ＦＥＴユニット５３、５４、５５、５６の各単位ソ−ス電極と接地層３６とを等インピ−ダンスで電気的に接続することができる。
【００６３】
【発明の効果】
本発明の半導体装置は、次のような効果を有する。すなわち、
請求項１の半導体装置は、ソ−ス電極母線の下部の基板にソ−ス電極母線の裏面を露出させるスリットを形成し、このスリットをスル−ホ−ルあるいは導体を充填した状態にして接地電位を各単位ゲ−ト電極の近くに設けたから、半導体装置に設けられたＦＥＴユニットを構成する各単位セルのグランド距離は最短距離となり、かつ、ほぼ一定値となる。このため、各単位セルのインダクタンス成分が小さくなるとともに、各単位セル間におけるインダクタンス成分のバラツキが低減される。この結果、単位セルの数を増やしたとしても、ＦＥＴユニットの利得が飽和しにくくなり、さらに大きな最大出力を得ることができる。
【００６４】
また、半導体装置には、ゲ−ト幅が異なる少なくとも二以上のＦＥＴユニットを有し、各ＦＥＴユニットはドレイン電圧の選択的な給電により個々に動作させることができる。このため、動作させるＦＥＴユニットを選択して組み合わせことにより、半導体装置の最大出力を幅広い範囲で変えることができる。
【００６５】
従って、従来は仕様に応じて半導体装置を変えていたが、本発明の半導体装置を使用することにより一つの半導体装置で種々の仕様に対応することができる。このため、仕様に応じて半導体装置を取り替えたり、最大出力が異なる種々の半導体装置をあらかしめ保有しておく必要がなくなる。また、仕様に応じて半導体装置を作製することが不要となる。この結果、本発明の半導体装置は、極めて汎用性が高いものとなる。さらに、特に半導体装置を用いた回路設計の開発段階では、回路設計を極めて効率良く行うことができるとともに、開発コストを低減することができる。
【００６６】
さらにまた、量産段階においては、半導体装置の最大出力の調整により、半導体装置を用いた回路の出力のバラツキを低減することができる。従って、半導体装置を用いた回路の生産歩留まりを、向上させることができる。
【００６８】
また、ＦＥＴユニットのそれぞれにゲ−ト給電母線を設けることなく、隣接するＦＥＴユニットのゲ−ト給電母線を共通化する。このため、半導体装置を占める給電母線の割合が低減されるので、半導体装置が小型化される。このため、半導体装置が用いられる電子機器の形状を、さらに小型化することができる。
【図面の簡単な説明】
【図１】本願発明に係る第一の半導体装置の電極構造を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ´における断面図である。
【図２】本願発明に係る第一の半導体装置を構成する電界効果トランジスタ・ユニットを選択動作させたときの最大出力の変化を示す図である。
【図３】本願発明に係る第二の半導体装置の電極構造を示す図であり、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＹ−Ｙ′における断面図である。
【図４】従来に係る半導体装置の電極構造を示す図である。
【図５】従来に係る他の半導体装置の電極構造を示す図である。
【図６】従来の半導体装置において、ドレイン電圧を変えた場合の最大出力の変化を示す図である。
【図７】従来の半導体装置を構成する単位セルの等価回路を示す図である。
【符号の説明】
３０  半導体装置
３１  第一の電界効果トランジスタ・ユニット（第一のＦＥＴユニット）
３２  第二の電界効果トランジスタ・ユニット（第二のＦＥＴユニット）
３３  第三の電界効果トランジスタ・ユニット（第三のＦＥＴユニット）
３４  第四の電界効果トランジスタ・ユニット（第四のＦＥＴユニット）
３５  基板
３６  接地層
４０  単位ゲ−ト電極
４１  単位ソ−ス電極
４２  単位ドレイン電極
４３  単位セル
４４  ゲ−ト給電母線
４５  ソ−ス電極母線
４６  スリット
４７  導体層
４８  ドレイン給電母線
４９  ドレイン用パッド
５０  共通母線
５１  ゲ−ト用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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