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　特願２００２−　８８２３４「絶縁分離型半導体装置」拒絶査定不服審判事件〔平成１４年１１月２９日出願公開、特開２００２−３４３９４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年９月４日（優先権主張平成６年９月９日）に出願した特願平７−２２６４９６号の一部を平成１４年３月２７日に新たな特許出願としたものであって、平成１９年８月３０日付けで拒絶査定がなされ、これに対して同年１０月４日に拒絶査定に対する審判請求がなされるとともに、同年１１月１日付けで手続補正がなされ、その後当審において、平成２１年４月２日付けで審尋がなされ、同年６月２日に回答書が提出されたものである。
　
第２．本願発明について
　平成１９年１１月１日付けの手続補正は、補正前の請求項１，２及び５を，補正後の請求項１，２及び５と補正するものであって、その内容は、補正前の請求項１の「前記半導体基板の不純物濃度を１×１０−１６ｃｍ−３以上」を，補正後の請求項１の「前記半導体基板の不純物濃度を１×１０１６ｃｍ−３以上」と補正し、補正前の請求項２の「前記半導体基板の不純物濃度を１×１０−１８ｃｍ−３以上」を，補正後の請求項２の「前記半導体基板の不純物濃度を１×１０１８ｃｍ−３以上」と補正し、補正前の請求項５の「前記半導体基板の不純物濃度を１×１０−１６ｃｍ−３以上」を，補正後の請求項５の「前記半導体基板の不純物濃度を１×１０１６ｃｍ−３以上」と補正するものであるが、半導体基板の不純物濃度を「１０ｎｃｍ−３（ｎは正の整数）」と表すことは技術常識であるから、平成１９年１１月１日付けの手続補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当し、適法になされたものである。　
　そして、平成１９年１１月１日付けの手続補正により補正された特許請求の範囲の請求項１は、以下のとおりである。
　
「【請求項１】　半導体基板の主表面上の全面に絶縁膜が形成され、その上に半導体層が搭載され、該半導体層の表面から前記絶縁膜に達する側部絶縁物領域を形成して該半導体層をそれぞれ個々に分割した素子領域を有する絶縁分離型半導体装置において、
　前記素子領域間に素子間の容量結合防止用のために形成された分離用島領域を有し、
　当該分離用島領域をグランド電位に固定し、
　前記半導体基板の比抵抗を１．５（Ω−ｃｍ）以下にするとともに、該半導体基板の電位をグランド電位に設定し、前記半導体基板の不純物濃度を１×１０１６ｃｍ−３以上としたことを特徴とする絶縁分離型半導体装置。」　
　
第３．刊行物に記載された発明　
　１．特開平６−１５１５７６号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開平６−１５１５７６号公報（以下、「刊行物１」という。）には、図１、図４、図５、図１２、図２５及び図２６とともに、以下の事項が記載されている。
　
「【００１３】
【発明が解決しようとする課題】このような誘電体分離基板を用いたＳＯＩ半導体装置において、素子形成領域に構成される回路の信頼性を向上するため、また、耐圧を向上するためには、半導体支持基板、および充填層の電位をいかに設定するかが問題となる。」
「【００１６】そこで、従来、図２５および図２６に示すように、半導体支持基板の裏面に支持基板電位規定用電極を設置して接地電位に固定し、半導体支持基板の電位変動を抑制するようにしている。図２５は、上述した張り合わせ基板を用いた集積回路装置の例であり、半導体支持基板５１の裏面には裏面電極（支持基板電位規定用電極）６６が設置され、接地電位６７が印加されている。また、図２６は、多結晶シリコン層で本体を構成した構造の集積回路装置を示す例であり、多結晶シリコンからなる支持基板７１の裏面には裏面電極７６が設置され、接地電位６７が印加されている。なお、７２は絶縁膜，７３は半導体層，７５は分離溝である。」
「【００２４】そこで、本発明においては、上記の問題点に鑑みて、素子形成領域を取り囲む領域の電位を制御することにより、耐圧が高く、信頼性も高いＳＯＩ半導体装置を実現することを目的としている。」
「【００３９】　
【実施例】つぎに、添付図面を参照して、本発明の実施例について説明する。
【００４０】〔実施例１〕図１は本発明の実施例１に係る誘電体分離構造を備えたＳＯＩ半導体装置の一部を示す概略断面図である。
【００４１】この図において、
本例の半導体装置１は、誘電体分離基板２を用いたＳＯＩ構造の素子形成領域に、半導体素子が形成され、これによって集積回路が構成されている。この誘電体分離基板２は、第１のシリコン基板たる半導体支持基板３と、この半導体支持基板３にシリコン酸化膜４（第１の絶縁膜）を介して張り合わせされた第２のシリコン基板たるｎ型の半導体層５と、この半導体層５の表面側からシリコン酸化膜４を貫通して半導体支持基板３に達するまで形成されて半導体層５を島状の素子形成領域５ａ，５ｂ，５ｃ，５ｄに素子分離する分離溝６と、この分離溝６の側壁に形成されたシリコン酸化膜たる側壁絶縁膜７（第２の絶縁膜）と、分離溝６の内部に充填されて半導体支持基板３に導電接続する多結晶シリコン膜たる多結晶半導体層８（充填層）とを有する。
一方、半導体支持基板３の裏面側には、この半導体支持基板３を介して各分離溝６の内部の多結晶半導体層８に所定の電位を印加する裏面電極たる充填層電位規定用電極１０が形成されている
【００４２】このような構成の半導体装置１は、誘電体分離構造を備えているため、動作が確実で安定しており、とくに、高い動作信頼性が要求される回路や高電圧信号および高周波信号を扱うのに適しているという利点を有しているのに加えて、周囲の電位変動の影響が半導体素子に及ばないので、半導体素子の素子特性が安定であるという効果を奏する。
すなわち、分離溝６は半導体層５の表面側から半導体支持基板３に達するまで形成されているため、分離溝６の内部の多結晶半導体層８はいずれも、半導体支持基板３に導電接続しているので、いずれの分離溝６も半導体支持基板３と同電位状態にあり、その電位が変動し難い。このため、素子形成領域５ａ〜５ｄに形成されたｐｎｐトランジスタ９ｂ，ＭＯＳＦＥＴ９ｃなどの半導体素子は、多結晶半導体層８の電位変動の影響を受け難く、また、半導体素子の電位変動の影響が多結晶半導体層８の電位に及ばないので、分離溝６を介して隣接し合う素子形成領域の半導体素子の間で、互いに電位の干渉がない。
「【００５３】〔実施例２〕図４は本発明の実施例２に係る誘電体分離基板を用いたＳＯＩ半導体装置の概略断面図、図５はその概略平面図である。
【００５４】これらの図において、本例の半導体装置２１に用いた誘電体分離基板２２は、シリコン基板たる半導体支持基板２３と、その表面側にシリコン酸化膜２４（第１の絶縁膜）を介して形成されたｎ型の半導体層２５と、この半導体層２５の表面側からシリコン酸化膜２４に達するまで形成されて、半導体層２５に島状の素子形成領域２５ａ，２５ｂを形成する分離溝２６ａ，２６ｂと、この分離溝２６ａ，２６ｂの側壁に形成されたシリコン酸化膜たる側壁酸化膜２７ａ，２７ｂ（第２の絶縁膜）と、分離溝２６ａ，２６ｂの内部に充填された多結晶シリコン膜たる多結晶半導体層２８ａ，２８ｂ（充填層）とを有する。
【００５５】また、本例の半導体装置２１においては、分離溝２６ａ，２６ｂは素子形成領域２５ａ，２５ｂ毎にその周囲に形成されて、隣接する分離溝から電気的に独立した状態にある。すなわち、分離溝２６ａは素子形成領域２５ａを素子分離している一方、分離溝２６ｂは素子形成領域２５ｂを素子分離している。その結果、隣接し合う各分離溝２６ａ，２６ｂの間には、半導体層２５の非素子形成領域たる周囲半導体領域２９が形成されており、本例の半導体装置１においては、周囲半導体領域２９の表面側に、この領域に所定の電位を印加すべき周囲領域電位規定用電極３３が層間絶縁膜３２の接続孔を介して導電接続している。ここで、分離溝２６ａ，２６ｂは素子形成領域２５ａ，２５ｂ毎に形成されているため、周囲半導体領域２９は、半導体層２５上のいずれの素子形成領域２５ａ，２５ｂの周囲においても導通している。従って、周囲領域電位規定用電極３３は周囲半導体領域２９のいずれか１か所で導電接続するだけで、いずれの周囲半導体領域２９にも導電接続している状態にある。」
「【００５７】このような構成の半導体装置１においては、分離溝２６ａ，２６ｂは素子形成領域２５ａ，２５ｂ毎に形成されているため、隣接し合う各分離溝２６ａ，２６ｂの間には半導体層２５の非素子形成領域たる周囲半導体領域２９が形成されている。・・・さらに、本例においては、周囲半導体領域２９の電位は、周囲領域電位固定電極３３を介して印加された電位に固定されているため、素子形成領域２５ａ，２５ｂに形成された半導体素子同士の間で、その電位の影響を及ぼし合うことがなく、素子特性がさらに安定化する。・・・このように、本実施例においても、素子形成領域の周囲の電位を安定化することができ、実施例１と同様に、ＳＯＩ半導体装置上に構成された回路の信頼性を高くすることができる。」
「【００８０】〔実施例６〕図１２は、本発明の実施例６に係る誘電体分離基板を用いたＳＯＩ半導体装置の構成を示す断面図であり、支持基板５１上に絶縁膜５２を介して形成された半導体層５３は分離溝５５によって複数の素子形成領域５１ａ〜５１ｃに分離されている。素子形成領域５１ｂには、リンおよびボロンのイオン注入によりｐ型のベース層８４，ｎ+ 型のエミッタ層８５およびｎ+ 型のコレクタ層８６が形成され、ｎｐｎトランジスタが構築されている。本例の半導体装置においても、半導体支持基板５１の裏面には裏面電極６６が設置されており、この裏面電極６６には本装置に印加される複数の電位の中間電位が印加されている。また、本例の半導体装置においては、半導体支持基板５１の電位と充填層５７の電位とは独立しているため、絶縁膜５２の膜厚さと側壁絶縁膜５６の膜厚さとが等しく１μｍの場合、充填層５７には図示を省略した充填層電位規定用電極により、半導体支持基板５１上に形成される全素子のうち１つの分離溝５５を介して隣接する素子に印加される電位の中間電位が印加されている。もちろん、半導体支持基板５１に印加される電位と、充填層５７に印加される電位とを同等としても良い。また、絶縁膜５２および側壁絶縁膜５６のいずれか一方の膜厚さが１μｍ以上で、素子への印加電圧に十分な絶縁耐圧を有する場合には、電圧の印加は必要なく、接地電位等に固定しても良い。」　
「【００９５】
【発明の効果】以上のとおり、本発明に係るＳＯＩ半導体装置においては、分離溝が半導体層の表面側から半導体基板に達するまで形成されて、分離溝内部の充填層が半導体基板に導電接続していることに特徴を有する。従って、本発明によれば、分離溝の内部は半導体基板と同電位状態にあるため、その電位が固定され変動しにくい。また、半導体素子の電位の影響が、分離溝内部の充填層の電位に及びにくいので、分離溝を介して隣接し合う素子形成領域の半導体素子同士が干渉し合うことがない。それ故、半導体素子の素子特性が安定化するという効果を奏する。」
　
　００４１段落の記載より、分離溝６が前記半導体支持基板３の電位に固定されていることは明らかであり、また、００４２段落の記載より、分離溝が隣接する素子形成領域の半導体素子同士の干渉を防止できることは明らかである。
　したがって、図１及び００３９段落ないし００４２段落には、以下の発明が記載されていると認める。
　「半導体支持基板３の表面に形成されたシリコン酸化膜４と、前記シリコン酸化膜４を介して前記半導体支持基板３上に形成された半導体層５と、前記半導体層５の表面から前記シリコン酸化膜４を貫通して前記半導体支持基板３に達するまで形成され、側壁絶縁膜７を備え、多結晶半導体層８が充填された複数の分離溝６と、前記分離溝６により分離された島状の素子形成領域５ａ、５ｂ、５ｃ、５ｄとを備えたＳＯＩ半導体装置において、
　前記分離溝６は隣接する前記素子形成領域に形成された半導体素子同士の干渉を防止できるとともに、
　前記分離溝６は前記半導体支持基板３の電位に固定されていることを特徴とするＳＯＩ半導体装置。」
　
　２．特開昭６３−９０１４７号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開昭６３−９０１４７号公報（以下、「刊行物２」という。）には、以下の事項が記載されている。
　
　ア　「（発明が解決しようとする問題点）
　以上のように
誘電体層を介して半導体基板同士を接着して構成する誘電体分離基板
　本発明はこれらの問題点を解決し、きわめて高品質な単結晶層を高精度で形成できる誘電体分離型半導体基板の製造方法を提供するものである。」（第２頁右上欄第１１行ないし第１８行）
　イ　「（実施例）
　
３インチ径、厚さ２５０μｍの高不純物濃度のｐ型シリコン（０．００１Ω・ｃｍ）の一方の面を鏡面に研磨し、水蒸気酸化法によって１．５μｍの酸化膜を表面に形成させた
　　
　３．特開平１−１８１４３９号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開平１−１８１４３９号公報（以下、「刊行物３」という。）には、第１図とともに、以下の事項が記載されている。
　　
　ウ　「（産業上の利用分野）
　本発明は、２枚のシリコンウェハを絶縁体を介して一体化した半導体基板に係わり、特に
素子間分離を絶縁体で行った誘電体分離型半導体基板
　エ　「（実施例）
　以下、本発明の詳細を図示の実施例によって説明する。
　第１図は本発明の第１の実施例に係わる誘電体分離型半導体基板の製造工程を示す断面図である。まず、第１図（ａ）に示す如く、一方の面をそれぞれ
鏡面研磨したｐ型の
第２のシリコンウェハ
１２を用意した。ここで、
ウェハ１２の比抵抗は０．０１Ωｃｍ、厚さは５００μｍである
　次いで、第１図（ｂ）に示す如く、将来素子形成に供される第１のシリコンウェハ１１を熱処理して、該ウェハ１１の表面に熱酸化膜（ウェハ分離用絶縁膜）１３を１μｍ形成した。その後、第１図（ｃ）に示す如く、両ウェハ１１，１２をクリーンな雰囲気下で鏡面同士を張合わせ、１１００℃で１時間熱処理を行い、これらを直接接着した。次いで、第１図（ｄ）に示す如く、酸化した方のウェハ１１を残り厚さ１００μｍとなるまで研磨した。
　次いで、厚さ３０μｍのダイアモンドブレードを使用して、ウェハ１１の表面（基板表面）から熱酸化膜１３まで縦横３２０μｍピッチにダイシングして、第１図（ｅ）に示す如く素子分離用溝１４を形成した。ここで、ブレードダイシングの深さはウェハ１１の厚み（１００μｍ）と等しくする必要があるが、必ずしも厳密なものではない。つまり、ブレードダイシングによる溝１４が熱酸化膜１３に僅かに達しない場合、後述する酸化膜１５の形成により、該酸化膜１５と熱酸化膜１３とがつながり素子分離がなされる。また、溝１４が熱酸化膜１３を僅かに貫通した場合も同様である。」（第３頁左下欄第７行ないし同頁右下欄第１８行）
　
　４．特開平４−８４４３１号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開平４−８４４３１号公報（以下、「刊行物４」という。）には、第１図とともに、以下の事項が記載されている。　　
　
　オ　「第１図（Ｃ）には、
ＳＯＩ構造の素子形成用基板
　この基板はウェーハ（ベースウェーハ）ｌａと、全面に酸化膜をつけたウェーハ（ボンドウェーハ）１ｂとを酸化膜１ｃを介して接合した後、ウェーハ１ｂの露出面を研磨または／およびエッチング等により薄膜化することによって製造される。
　即ち、上記基板の製造にあっては、第２図のように、先ずスライスされたＳｉ板を鏡面研磨後に洗浄したウェーハｌａおよびウェーハｌｂのうちウェーハ１ｂの全面に、第１図（Ａ）に示すように、熱酸化によって厚さ約０．８μｍの酸化膜１ｃを形成する。次に、ウェーハ１ａとウェーハ１ｂとを加圧接合させ（第１図（Ｂ））、その状態で炉に仕込み、Ｎ２雰囲気中で、約１２００℃の温度で、熱処理を施す。これによって、ウェーハｌａとウェーハ１ｂの接合体が得られる。
　次に、この接合体のウェーハ１ｂ外側を研磨または／およびエッチング等により薄膜化することによって、第１図（Ｃ）に示すＳＯＩ構造の素子形成用基板が製造される。」（第２頁左上欄第１７行ないし同頁右上欄第１７行）
　カ　「（イ）試験に使用したウェーハ
　
ベースウェーハについては直径１５０ｍｍφ、引上げ結晶軸（１００）、抵抗率０．０１Ωｃｍ程度のＰ型低抵抗ウェーハ
　
　５．特開平３−１４８８５２号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開平３−１４８８５２号公報（以下、「刊行物５」という。）には、第１図とともに、以下の事項が記載されている。　　
　
　キ　「［概要］　
　半導体装置に係り、特に
ＳＯＩ（Silicon　On　Insulator）構造を有する半導体装置
　複数の回路間の干渉を完全に遮蔽し、それぞれの回路特性を向上させる半導体装置を提供することを目的とし、
　絶縁体上に設けられた半導体基板に複数の回路が形成されている半導体装置において、前記半導体基板の前記複数の回路間に設けられたトレンチ内の前記半導体基板表面に形成された絶縁膜と、前記絶縁膜を介して前記トレンチ内に埋め込まれた導電層とを有し、前記トレンチ内の前記導電層を一定電位にすることにより、前記複数の回路間の干渉を遮蔽するように構成する。」（第１頁左下欄第１９行ないし同頁右下欄第１２行）
　ク　「［発明が解決しようとする課題］
　しかしながら、上記従来の回路間の干渉防止方法においては、分離された半導体基板５６がトレンチ内の絶縁膜５８を介して互いに容量結合を起こしてしまう。このため、ノイズが漏れて、回路間の干渉を完全に遮蔽することができないという問題があった。
　そこで本発明は、複数の回路間の干渉を完全に遮蔽し、それぞれの回路特性を向上させる半導体装置を提供することを目的とする。」（第２頁右上欄第１行ないし第１０行）
　ケ　「［課題を解決するための手段］
　第１図を用いて、本発明の原理を説明する。
　第１図（ａ）は本発明による半導体装置の平面図、第１図（ｂ）はその断面図である。
　ウェーハ基板２上に絶縁体４が設けられ、更にその上に半導体基板６が形成されて、ＳＯＩ構造を形成している。そしてアナログ回路やデジタル回路等が形成される半導体基板６には、それらの回路間において、絶縁体４に達するようなトレンチが形成されている。　
　
このトレンチ内の半導体基板６表面には絶縁膜８が形成され、更にこの絶縁膜８からなるトレンチ内には導電層１０が埋め込まれている。そしてこの導電層１０は、例えばグランドに接続されて、一定電位に固定されている
　コ　「［発明の効果］
　以上のように本発明によれば、
ＳＯＩ構造の半導体装置において、半導体基板の複数の回路間に設けられたトレンチ内に絶縁膜を介して埋め込まれた導電層が一定電位に固定されていることにより、トレンチによって分離された半導体基板同士が容量結合することを防止し、複数の回路間の干渉を遮蔽することができる
　これにより、半導体基板に形成されるそれぞれの回路特性を向上させることができる。」（第３頁右下欄第１１行ないし第２０行）
　
　６．特開平４−２３９１５４号公報
　原査定の拒絶の理由に引用され、本願の原出願の出願前に日本国内で頒布された特開平４−２３９１５４号公報（以下、「刊行物６」という。）には、図１及び図２とともに、以下の事項が記載されている。
　
　サ　「【００１３】図１は，本発明の原理説明図である。
【００１４】同図において，１は支持基板，２は絶縁体，３，４はトレンチ，５，６は島状半導体領域，７はシールド用半導体領域である。
【００１５】
【作用】図１を用いて，本発明の原理を説明する。
【００１６】
本発明では，集積回路を構成する機能ブロックが形成される個々の島状半導体領域５，６をトレンチ３，４によって取り囲む。そして，トレンチ３，４の外側の半導体層を所定の電位に固定してシールド用半導体領域７としている
【００１７】
したがって，機能ブロックが形成される島状半導体領域５および島状半導体領域６の間に，所定の電位，例えば電源電位または接地電位でシールドされたシールド用半導体領域７が介在しているので，島状半導体領域５と島状半導体領域６との間に容量が形成されるのを防止できる。その結果，島状半導体領域５中に形成する機能ブロックと島状半導体領域６中に形成する機能ブロックとの間における信号の相互干渉を完全に防止できる
【００１８】　
【実施例】図２は，本発明の一実施例を示す図である。
【００１９】本実施例は，
ＳＯＩ基板を用いた半導体集積回路に本発明を適用したもの
　シ　「【００２７】一方，
ｎ型Ｓｉから成るシールド用半導体領域１７は，ｎ
＋
型コンタクト領域２１を介してＡｌ配線２７と接続されている。このＡｌ配線２７は，電源電位Ｖ
ＤＤ
または接地（ＧＮＤ）電位に固定される。その結果，ｎ型Ｓｉから成るシールド用半導体領域１７は，シールド電位となる
【００２８】このように，本実施例では，ｎ型Ｓｉから成る島状半導体領域１５とｎ型Ｓｉから成る島状半導体領域１６との間にシールド電位に固定されたｎ型Ｓｉから成るシールド用半導体領域１７が介在しているので，ｎ型Ｓｉから成る島状半導体領域１５に形成された機能ブロックとｎ型Ｓｉから成る島状半導体領域１６に形成され機能ブロックとの間に容量が形成されない。」
　
第４．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。 　
（１）刊行物発明の「半導体支持基板３」は、本願発明の「半導体基板」に相当し、刊行物発明の「シリコン酸化膜４」が絶縁膜であることは明らかであるから、刊行物発明の「半導体支持基板３の表面に形成されたシリコン酸化膜４」は、本願発明の「半導体基板の主表面上」「に絶縁膜が形成され」ることに相当する。　
（２）本願発明の「半導体基板の主表面上の全面に絶縁膜が形成され、その上に半導体層が搭載され」るとの記載から、「半導体層」が「半導体基板の主表面上」に形成された「絶縁膜」上に形成されていることは明らかであるから、刊行物発明の「前記シリコン酸化膜４を介して前記半導体支持基板３上に形成された半導体層５」は、本願発明の「半導体基板の主表面上」「に絶縁膜が形成され、その上に半導体層が搭載され」ることに相当する。
（３）刊行物発明の「前記分離溝６により分離された島状の素子形成領域５ａ、５ｂ、５ｃ、５ｄ」における、「島状の素子形成領域５ａ、５ｂ、５ｃ、５ｄ」が、個々に絶縁分離された素子領域であることは明らかであり、また、刊行物発明の「前記半導体層５の表面から前記シリコン酸化膜４を貫通して前記半導体支持基板３に達するまで形成され、側壁絶縁膜７を備え、多結晶半導体層８が充填された複数の分離溝６」において、「分離溝６」が「側壁絶縁膜７」を備え、「側壁絶縁膜７」が、「前記半導体層５の表面」から「前記シリコン酸化膜４」まで延長されていることは明らかであるから、刊行物発明の「前記半導体層５の表面から前記シリコン酸化膜４」「に達するまで形成され、側壁絶縁膜７を備え、多結晶半導体層８が充填された複数の分離溝６と、前記分離溝６により分離された島状の素子形成領域５ａ、５ｂ、５ｃ、５ｄと」は、本願発明の「該半導体層の表面から前記絶縁膜に達する側部絶縁物領域を形成して該半導体層をそれぞれ個々に分割した素子領域」に相当する。
（４）本願発明の「素子間の容量結合防止」が、素子同士の干渉防止であることは明らかであるから、刊行物発明の「前記分離溝６は隣接する前記素子形成領域に形成された半導体素子同士の干渉を防止できる」ことは、本願発明の「前記素子領域間に素子間の容量結合防止用のために形成された分離用島領域」に対応し、刊行物発明の「前記分離溝６は隣接する前記素子形成領域に形成された半導体素子同士の干渉を防止できる」ことは、本願発明の「前記素子領域間に素子間の」干渉「防止用のために形成された分離用島領域」に相当する。
（５）本願発明の「グランド電位」が特定の電位であることは明らかであるから、刊行物発明の「前記分離溝６は前記半導体支持基板３の電位に固定されている」ことは、本願発明の「当該分離用島領域を」特定の「電位に固定」することに相当する。
（６）刊行物発明は、「ＳＯＩ半導体装置」であって、「前記分離溝６により分離された島状の素子形成領域５ａ、５ｂ、５ｃ、５ｄとを備え」ているので、刊行物発明の「ＳＯＩ半導体装置」は、本願発明の「絶縁分離型半導体装置」に相当する。
　
　したがって、本願発明と刊行物発明とは、
  「半導体基板の主表面上に絶縁膜が形成され、その上に半導体層が搭載され、該半導体層の表面から前記絶縁膜に達する側部絶縁物領域を形成して該半導体層をそれぞれ個々に分割した素子領域を有する絶縁分離型半導体装置において、
　前記素子領域間に素子間の干渉防止用のために形成された分離用島領域を有し、
　当該分離用島領域を特定の電位に固定したことを特徴とする絶縁分離型半導体装置。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明が、「半導体基板の主表面上の全面に絶縁膜が形成され」ているのに対して、刊行物発明は、「分離用島領域」内の導電層が、基板に導電接続している点。
　相違点２
　本願発明は、「前記素子領域間に素子間の容量結合防止用のために形成された分離用島領域」を備えているのに対して、刊行物発明は、「前記分離溝６は隣接する素子領域に形成された半導体素子同士の干渉を防止できる」との構成を備えている点。
　相違点３
　本願発明が、「当該分離用島領域を
グランド電位
　相違点４
　本願発明が、「前記半導体基板の比抵抗を１．５（Ω−ｃｍ）以下にするとともに、」「前記半導体基板の不純物濃度を１×１０１６ｃｍ−３以上とした」との構成を備えるのに対して、刊行物発明は、上記構成を備えていない点。
　相違点５
　本願発明が、「該半導体基板の電位をグランド電位に設定」するとの構成を備えているのに対して、刊行物発明は、上記構成を備えていない点。
　
第５．当審の判断　
１．相違点４について
　まず、相違点４について検討する。
（１）刊行物２には、「誘電体層を介して半導体基板同士を接着して構成する誘電体分離基板」（摘記事項ア）において、「３インチ径、厚さ２５０μｍの高不純物濃度の
ｐ型シリコン（０．００１Ω・ｃｍ）
（２）刊行物３には、「素子間分離を絶縁体で行った誘電体分離型半導体基板」（摘記事項ウ）において、「鏡面研磨したｐ型の・・・第２のシリコンウェハ・・・１２を用意した。ここで、・・・
ウェハ１２の比抵抗は０．０１Ωｃｍ
（３）刊行物４には、「ＳＯＩ構造の素子形成用基板」（摘記事項オ）において、「ベースウェーハについては直径１５０ｍｍφ、引上げ結晶軸（１００）、
抵抗率０．０１Ωｃｍ程度のＰ型低抵抗ウェーハ
（４）ここで、刊行物２の「
誘電体層を介して半導体基板同士を接着して構成する誘電体分離基板
素子間分離を絶縁体で行った誘電体分離型半導体基板
ＳＯＩ構造の素子形成用基板
　そして、半導体基板（ｎ型、ｐ型）の比抵抗と半導体基板（ｎ型、ｐ型）の不純物濃度は、例えば、特開平５−６２９９２号公報の図１５に記載されるように、概ね反比例の関係にあることは従来周知の技術的事項であり、本願の明細書の【００１６】段落ないし【００１９】段落に記載されるように、【００１９】段落に記載された刊行物（昭和６３年発行）の第３６頁の、「図７  ＳｉおよびＧａＡｓにおける比抵抗と不純物濃度の関係」から、シリコン基板の不純物濃度が既知であればシリコン基板の比抵抗を求めることができ、また、シリコン基板の比抵抗が既知であればシリコン基板の不純物濃度を求めることができることも従来周知の技術事項である。
　さらに、ｐ型シリコン基板の比抵抗の「０．０１」、「０．００１」が、それぞれ、不純物濃度の
１×１０
１９
ｃｍ
−３
、１×１０
２０
ｃｍ
−３
「１×１０
１６
ｃｍ
−３
（５）したがって、刊行物発明の半導体基板の比抵抗を０．０１（Ωｃｍ）、０．００１（Ωｃｍ）程度とすることは、当業者が適宜なし得るものであって、また、そうすることにより、半導体基板の不純物濃度は、それぞれ概ね
１×１０
１９
ｃｍ
−３
、１×１０
２０
ｃｍ
−３
１×１０
１６
ｃｍ
−３
以上
　よって、刊行物発明において、刊行物２ないし４に記載される、半導体基板の比抵抗を０．０１（Ωｃｍ）、０．００１（Ωｃｍ）程度とすることにより、結果として、刊行物発明は、本願発明の如く、「前記半導体基板の比抵抗を１．５（Ω−ｃｍ）以下にするとともに、」「前記半導体基板の不純物濃度を１×１０１６ｃｍ−３以上とした」構成を備えたものとなることは明らかである。
（６）ここで、審判請求人は、平成１９年１１月１日付けで補正した審判請求書の「３．本発明と引用例との対比」において、「引用文献２乃至４に記載の発明には、半導体基板の比抵抗が０．０１〜０．００１Ωｃｍ程度のものを使用することにより、本願の図６に示すように、
半導体基板の不純物濃度が１×１０
１６
ｃｍ
−３
以上になると、出力電圧ＯＵＴがかなり急激に低下しはじめ、ノイズの伝搬が急激に減少するという優れた効果を奏する
　しかしながら、上記（１）ないし（５）で検討したとおり、刊行物発明において、刊行物２ないし４に記載される如き、従来周知の、比抵抗０．０１〜０．００１Ωｃｍ程度の半導体基板を用いることは、当業者が何ら困難性なくなし得たものであり、また、半導体基板の比抵抗の０．０１〜０．００１Ωｃｍ程度が、半導体基板の不純物濃度の１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３に概ね対応することは明らかであり、さらに、不純物濃度の１×１０１９ｃｍ−３、１×１０２０ｃｍ−３が、本願発明の不純物濃度の「１×１０１６ｃｍ−３以上」である範囲に含まれることも明らかである。
　したがって、仮に、本願発明において、半導体基板の不純物濃度が１×１０１６ｃｍ−３以上になると出力電圧ＯＵＴがかなり急激に低下しはじめ、ノイズの伝搬が急激に減少するという優れた効果を奏するとしても、ノイズの伝搬の影響を防止できるとの作用効果は、半導体基板の不純物濃度が１×１０１９ｃｍ−３又は１×１０２０ｃｍ−３においても、同様に奏せられることは当然予測できることであるから、請求人の主張は採用できない。
　
２．相違点１、相違点３及び相違点５について
　次に、相違点１、相違点３及び相違点５について検討する。
（１）刊行物５には、「ＳＯＩ（Silicon　On　Insulator）構造を有する半導体装置」（摘記事項キ）において、「このトレンチ内の半導体基板６表面には絶縁膜８が形成され、更にこの絶縁膜８からなる
トレンチ内には導電層１０が埋め込まれている。そしてこの導電層１０は、例えばグランドに接続されて、一定電位に固定されている
トレンチ内に絶縁膜を介して埋め込まれた導電層が一定電位に固定されていることにより、トレンチによって分離された半導体基板同士が容量結合することを防止し、複数の回路間の干渉を遮蔽することができる
　また、刊行物６には、「ＳＯＩ基板を用いた半導体集積回路に本発明を適用したもの」（摘記事項サ）において、「本発明では，集積回路を構成する機能ブロックが形成される個々の島状半導体領域５，６をトレンチ３，４によって取り囲む。そして，
トレンチ３，４の外側の半導体層を所定の電位に固定してシールド用半導体領域７としている
機能ブロックが形成される島状半導体領域５および島状半導体領域６の間に，所定の電位，例えば
接地電位でシールドされたシールド用半導体領域７が介在しているので，島状半導体領域５と島状半導体領域６との間に容量が形成されるのを防止できる
ｎ型Ｓｉから成るシールド用半導体領域１７は，ｎ
＋
型コンタクト領域２１を介してＡｌ配線２７と接続されている。このＡｌ配線２７は，電源電位Ｖ
ＤＤ
または接地（ＧＮＤ）電位に固定される。その結果，ｎ型Ｓｉから成るシールド用半導体領域１７は，シールド電位となる
　したがって、例えば、刊行物５及び６に記載されるように、ＳＯＩ半導体装置（絶縁分離型半導体装置）において、半導体基板と絶縁層により絶縁分離されたトレンチ内の導電層を接地（ＧＮＤ）電位（グランド）に接続することにより、島状半導体領域間の容量が形成されることを防止できることは従来周知の技術的事項である。
（２）刊行物１には、図４、００５３段落ないし００５５段落及び００５７段落に記載される実施例２として、半導体支持基板の表面に形成されたシリコン酸化膜２４により、半導体支持基板と絶縁分離して形成された分離溝２６ａ、２６ｂが記載され、分離溝２６ｂ内に充填された多結晶シリコン層２８ｂ（充填層）に周囲領域電位規定用電極３３が接続されて、ある電位に固定されることが記載され、また、図１２、００８０段落に記載される実施例６には、半導体支持基板の表面に形成されたシリコン酸化膜５２により、半導体支持基板と絶縁分離して形成された分離溝５５が記載されている。
（３）刊行物１には、「【００１６】そこで、従来、図２５および図２６に示すように、半導体支持基板の裏面に支持基板電位規定用電極を設置して接地電位に固定し、半導体支持基板の電位変動を抑制するようにしている。」と、ＳＯＩ基板の裏面を「接地電位」に固定することにより、「半導体支持基板」の電位変動を抑制できることが記載されている。　　
（４）したがって、刊行物発明の如く、半導体基板と素子分離領域とを導電接続して同電位に固定することに代えて、刊行物１に記載されるように、半導体基板の表面全面に絶縁膜を形成して、半導体支持基板３と分離溝６に充填された多結晶半導体層８とを、半導体支持基板３上に形成したシリコン酸化膜４により絶縁分離するとともに、上記（１）及び（２）で検討したとおり、半導体支持基板３と、分離溝６に充填された多結晶半導体層８とのそれぞれを接地電位に接続することにより、半導体支持基板３と、分離溝６に充填された多結晶半導体層８とを同一の電位とすることは、当業者が容易になし得たものである。
　
３．相違点２について
　最後に、相違点２について検討する。
（１）刊行物５には、「ＳＯＩ構造の半導体装置において、半導体基板の複数の回路間に設けられた
トレンチ内に絶縁膜を介して埋め込まれた導電層が一定電位に固定されていることにより、トレンチによって分離された半導体基板同士が容量結合することを防止し、複数の回路間の干渉を遮蔽することができる
機能ブロックが形成される島状半導体領域５および島状半導体領域６の間に，所定の電位，例えば
接地電位でシールドされたシールド用半導体領域７が介在しているので，島状半導体領域５と島状半導体領域６との間に容量が形成されるのを防止できる
（２）上記（１）で検討したとおり、ＳＯＩ半導体装置において、半導体基板と絶縁膜により絶縁分離して形成され、一定の電位で固定された導電層で埋め込まれたトレンチにより、トレンチの両側に隣接する２つの島状の半導体領域の間での容量の形成が防止でき、相互の干渉を防止できることは明らかであるから、刊行物発明の、「前記分離溝６は隣接する前記素子形成領域に形成された半導体素子同士の干渉を防止できる」ことと、本願発明の「前記素子領域間に素子間の容量結合防止用のために形成された分離用島領域」を備えたことは、刊行物発明が「前記分離溝６は前記半導体支持基板３の電位に固定されている」ことを勘案すれば、実質的に相違しておらず、相違点２については、本願発明と刊行物発明とは、実質的に相違していない。
　
　よって、本願発明は、刊行物１ないし６に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。  
　  
第６．むすび  
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。  
　よって、結論のとおり審決する。