(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、
前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、前記位相差検出回路で検出された前記位相差の絶対値に応じた値の電流で、前記位相比較器の出力信号をもって前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、および
前記ループフィルタの出力電圧に応じた周波数で発振し、前記内部クロック信号を出力する電圧制御型発振器を備え、
前記位相差検出回路は、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および
前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む、同期クロック生成回路。
【請求項２】
外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、
前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、前記位相差検出回路で検出された前記位相差の絶対値に応じた値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、および
前記ループフィルタの出力電圧に応じた時間だけ前記外部クロック信号を遅延させ前記内部クロック信号として出力する電圧制御型遅延回路を備え、
前記位相差検出回路は、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および
前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む、同期クロック生成回路。
【請求項３】
前記放電回路は、前記キャパシタの出力電圧が所定の値以下であることに応じて前記キャパシタの放電を停止する、請求項１または請求項２に記載の同期クロック生成回路。
【請求項４】
前記放電回路は、前記キャパシタの出力電圧が前記所定の値よりも低下することを防止するためのダイオードを含む、請求項３に記載の同期クロック生成回路。
【請求項５】
前記充放電回路は、
前記位相差検出回路のキャパシタの出力電圧に応じた値の電流を流す第１のトランジスタ、
各々が前記第１のトランジスタに流れる電流に応じた値の電流を出力する第１および第２のカレントミラー回路、
その第１の電極が前記第１のカレントミラー回路の出力電流を受け、その第２の電極が前記ループフィルタの入力ノードに接続され、前記位相比較器から前記第１の制御信号が出力されたことに応じて導通し前記ループフィルタのキャパシタの充電を行なう第２のトランジスタ、および
その第１の電極が前記第２のカレントミラー回路の出力電流を受け、その第２の電極が前記ループフィルタの入力ノードに接続され、前記位相比較器から前記第２の制御信号が出力されたことに応じて導通し前記ループフィルタのキャパシタの放電を行なう第３のトランジスタを含む、請求項１から請求項４のいずれかに記載の同期クロック生成回路。
【請求項６】
前記充放電回路は、さらに、前記第１および第２のカレントミラー回路の出力電流が所定の値以下になることを防止する電流制御回路を含む、請求項５に記載の同期クロック生成回路。
【請求項７】
外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、
前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、
リング状に接続され、かつそれぞれが電源電圧と前記ループフィルタの出力電圧とを受ける複数の遅延時間可変素子を含み、前記内部クロック信号を出力する電圧制御型発振器、および
前記位相差検出回路で検出された前記位相差の絶対値に応じて前記電圧制御型発振器の複数の遅延時間可変素子に与えられる電源電圧または電源電流を制御し、前記電圧制御型発振器の発振周波数を制御する制御回路を備え、
前記位相差検出回路は、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および
前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む、同期クロック生成回路。
【請求項８】
外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、
前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、
直列接続され、かつそれぞれが電源電圧と前記ループフィルタの出力電圧とを受ける複数の遅延時間可変素子を含み、前記外部クロック信号を遅延させ前記内部クロック信号として出力する電圧制御型遅延回路、および
前記位相差検出回路で検出された前記位相差の絶対値に応じて、前記電圧制御型遅延回路の複数の遅延時間可変素子に与えられる電源電圧または電源電流を制御し、前記電圧制御型遅延回路の遅延時間を制御する制御回路を備え、
前記位相差検出回路は、
前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、
前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および
前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む、同期クロック生成回路。
【請求項９】
前記制御回路は、電源電位のラインと前記複数の遅延時間可変素子の電源ノードとの間、および接地電位のラインと前記複数の遅延時間可変素子の接地ノードとの間のうちの少なくとも一方に接続され、前記位相差検出回路のキャパシタの出力電圧に応じてその抵抗値が変化する少なくとも１つのトランジスタを含む、請求項７または請求項８に記載の同期クロック生成回路。
【請求項１０】
前記制御回路は、前記複数の遅延時間可変素子の電源ノードの電位を前記位相差検出回路のキャパシタの出力電位に保持する電位保持回路を含む、請求項７または請求項８に記載の同期クロック生成回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は同期クロック生成回路に関し、特に、外部クロック信号に同期して内部クロック信号を生成するＰｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（以下、ＰＬＬと略記する）回路およびＤｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（以下、ＤＬＬと略記する）回路のような同期クロック生成回路に関する。
【０００２】
【従来の技術】
図１３は従来のＰＬＬ回路８００の構成を示す回路ブロック図である。図において、このＰＬＬ回路８００は、位相比較器５１、チャージポンプ５２、ループフィルタ５７および電圧制御型発振器６１を含む。
【０００３】
位相比較器５１は、外部から入力される外部クロック信号ＲＥＦと、内部で発生される内部クロック信号ＯＳＣとを比較し、２つのクロック信号ＲＥＦとＯＳＣの周波数がずれていたり位相がずれていると、その差を信号／ＵＰ，ＤＯＷＮとして次段に出力する。たとえば、外部クロック信号ＲＥＦに対して内部クロック信号ＯＳＣの位相が進んでいると信号ＤＯＷＮが出力され、遅いと信号／ＵＰが出力される。信号／ＵＰ，ＤＯＷＮは次段のチャージポンプ５２に伝達される。
【０００４】
チャージポンプ５２は、電源電位Ｖｃｃのライン（以下、電源ラインと称す）４１とその出力ノードＮ５２の間に直列接続された定電流源５３およびＰチャネルＭＯＳトランジスタ５４と、出力ノードＮ５２と接地電位ＧＮＤのライン（以下、接地ラインと称す）４２の間に直列接続されたＮチャネルＭＯＳトランジスタ５５および定電流源５６とを含む。
【０００５】
信号／ＵＰが活性化レベルである「Ｌ」レベルになるとＰチャネルＭＯＳトランジスタ５４が導通して定電流源５３の定電流がループフィルタ５７に流入する。信号ＤＯＷＮが活性化レベルである「Ｈ」レベルになるとＮチャネルＭＯＳトランジスタ５５が導通し定電流源５６の定電流がループフィルタ５７から引抜かれる。定電流源５３，５６により供給電流と引抜き電流が一定の値に保持される。
【０００６】
ループフィルタ５７は、その出力ノード５７とチャージポンプ５２の出力ノードＮ５２の間に接続された抵抗５８と、出力ノード５７と接地ライン４２の間に直列接続された抵抗５９およびキャパシタ６０を含む。キャパシタ６０は、チャージポンプ５２による供給電流と引抜き電流を積分しその積分値を電位に変換する。ループフィルタ５７の出力電位Ｖｃｏは次段の電圧制御型発振器６１に出力される。
【０００７】
電圧制御型発振器６１は、バイアス発生回路６２と、リング状に接続されたＫ個（Ｋは正の整数である）の遅延時間可変素子６５．１〜６５．Ｋを含む。
【０００８】
バイアス発生回路６２は、電源ライン４１と接地ライン４２の間に直列接続されたＰチャネルＭＯＳトランジスタ６３およびＮチャネルＭＯＳトランジスタ６４を含む。ＰチャネルＭＯＳトランジスタ６３のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ６４のゲートはループフィルタ５７の出力電位Ｖｃｏを受ける。
【０００９】
遅延時間可変素子６５．１は、インバータ６７．１と、インバータ６７．１に電源電位Ｖｃｃを与えるためのＰチャネルＭＯＳトランジスタ６６．１と、インバータ６７．１に接地電位ＧＮＤを与えるためのＮチャネルＭＯＳトランジスタ６８．１を含む。ＰチャネルＭＯＳトランジスタ６６．１のゲートは、バイアス発生回路６３のＰチャネルＭＯＳトランジスタ６３のゲートに接続される。ＮチャネルＭＯＳトランジスタ６８．１のゲートは、バイアス発生回路６３のＮチャネルＭＯＳトランジスタ６４のゲートに接続される。他の遅延時間可変素子６５．２〜６５．Ｋも同様である。なお、インバータ６７．１〜６７．Ｋは、図１４に示すように、直列接続されたＰチャネルＭＯＳトランジスタ６９およびＮチャネルＭＯＳトランジスタ７０を含む。ＭＯＳトランジスタ６９と７０のゲートは共通接続され、インバータ６７．１〜６７．Ｋの入力ノードとなる。ＭＯＳトランジスタ６９と７０のドレインはインバータ６７．１〜６７．Ｋの出力ノードとなる。
【００１０】
ループフィルタ５７の出力電位Ｖｃｏにより、遅延時間可変素子６５．１〜６５．Ｋの引抜き側の電流を決定するＮチャネルＭＯＳトランジスタ６４の電流値が決まり、その電流がダイオード接続されたＰチャネルＭＯＳトランジスタ６３に伝達され同量の電流が遅延時間可変素子６５．１〜６５．Ｋの供給側にも発生する。この電流量が大きいほど電圧制御型発振器６１の発振周波数は上昇する。電圧制御型発振器６１の出力が内部クロック信号ＯＳＣとなり、この内部クロック信号ＯＳＣは再び外部クロック信号ＲＥＦと位相比較器５１において比較される。
【００１１】
以上の動作を繰返すことにより、ループフィルタ５７の出力電位Ｖｃｏが調整され、動作開始初期においては大きくずれていた外部クロック信号ＲＥＦと内部クロック信号ＯＳＣが徐々に同期するようになる。同期後は、信号／ＵＰとＤＯＷＮが等しく出力されるのでループフィルタ５７の出力電位Ｖｃｏが一定に保持され、内部クロック信号ＯＳＣの周波数も一定となる。
【００１２】
図１５は従来のＤＬＬ回路９００の構成を示す回路ブロック図である。このＤＬＬ回路９００が図１３のＰＬＬ回路８００と異なる点は電圧制御型発振器６１の代わりに電圧制御型遅延回路７１が設けられている点である。電圧制御型遅延回路７１は、バイアス発生回路６２と、直列接続されたＫ個の遅延時間可変素子６５．１〜６５．Ｋを含む。外部クロック信号ＲＥＦが初段の遅延時間可変素子６５．１に入力され、最終段の遅延時間可変素子６５．Ｋの出力が内部クロック信号ＯＳＣとなる。動作はＰＬＬ回路８００と同様であるので説明は省略される。
【００１３】
【発明が解決しようとする課題】
しかし、従来のＰＬＬ回路８００およびＤＬＬ回路９００では、ループフィルタ５７の出力電位Ｖｃｏに対して遅延時間可変素子６５．１〜６５．Ｋの駆動電流が比例しないのでジッタが大きくなるという問題がある。すなわち、チャージポンプ５２の出力がＮチャネルＭＯＳトランジスタ６４のゲートに印加されて遅延時間可変素子６５．１〜６５．Ｋの駆動電流が決定されるために、電流値はＮチャネルＭＯＳトランジスタ６４のゲート電圧特性に従うこととなるが、その特性が正確に線形でないがためにループフィルタ５７の出力電位Ｖｃｏと遅延時間可変素子６５．１〜６５．Ｋを流れる電流の関係が線形でなくなる。したがって、ロックさせる対象の周波数が大き過ぎる状態、つまりループフィルタ５７の出力電位Ｖｃｏが電源電位Ｖｃｃに近く遅延時間可変素子６５．１〜６５．Ｋの駆動電流が大きい状態、またはロックさせる対象の周波数が低すぎる状態、つまりループフィルタ５７の出力電位Ｖｃｏが接地電位ＧＮＤに近く遅延時間可変素子６５．１〜６５．Ｋの駆動電流が小さい状態では、ジッタが大きくなる。
【００１４】
また、チャージポンプ５２の定電流の大きさもジッタの大きさに関係する。図１６はチャージポンプ５２の定電流の大きさによってＰＬＬ回路８００およびＤＬＬ回路９００のロック状態がどのように変化するかを示す図である。チャージポンプ５２の定電流が大きい場合には、高速にロックすることが可能であるが、ロック後においてチャージポンプ５２の微小動作によるループフィルタ５７の出力電位Ｖｃｏのぶれが大きくなりジッタが大きくなる。逆にチャージポンプ５２の定電流が小さい場合には、ロック後のジッタが小さくなるが、ロックするまでの時間が長くなるという相反する問題がある。
【００１５】
それゆえに、この発明の主たる目的は、ロックイン時間が短く、かつロック後のジッタが小さな同期クロック生成回路を提供することである。
【００１６】
【課題を解決するための手段】
この発明の第１の同期クロック生成回路は、外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、前記位相差検出回路で検出された前記位相差の絶対値に応じた値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、および前記ループフィルタの出力電圧に応じた周波数で発振し、前記内部クロック信号を出力する電圧制御型発振器を備えたものである。ここで、前記位相差検出回路は、前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む。
【００１７】
また、この発明の第２の同期クロック生成回路は、外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、前記位相差検出回路で検出された前記位相差の絶対値に応じた値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、および前記ループフィルタの出力電圧に応じた時間だけ前記外部クロック信号を遅延させ前記内部クロック信号として出力する電圧制御型遅延回路を備えたものである。ここで、前記位相差検出回路は、前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む。
【００２０】
また、前記放電回路は、前記キャパシタの出力電圧が所定の値以下であることに応じて前記キャパシタの放電を停止することとしてもよい。
【００２１】
また、前記放電回路は、前記キャパシタの出力電圧が前記所定の値よりも低下することを防止するためのダイオードを含むこととしてもよい。
【００２２】
また、前記充放電回路は、前記位相差検出回路のキャパシタの出力電圧に応じた値の電流を流す第１のトランジスタ、各々が前記第１のトランジスタに流れる電流に応じた値の電流を出力する第１および第２のカレントミラー回路、その第１の電極が前記第１のカレントミラー回路の出力電流を受け、その第２の電極が前記ループフィルタの入力ノードに接続され、前記位相比較器から前記第１の制御信号が出力されたことに応じて導通し前記ループフィルタのキャパシタの充電を行なう第２のトランジスタ、およびその第１の電極が前記第２のカレントミラー回路の出力電流を受け、その第２の電極が前記ループフィルタの入力ノードに接続され、前記位相比較器から前記第２の制御信号が出力されたことに応じて導通し前記ループフィルタのキャパシタの放電を行なう第３のトランジスタを含むこととしてもよい。
【００２３】
また、前記充放電回路は、さらに、前記第１および第２のカレントミラー回路の出力電流が所定の値以下になることを防止する電流制御回路を含むこととしてもよい。
【００２４】
また、この発明の第３の同期クロック生成回路は、外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、リング状に接続され、かつそれぞれが電源電圧と前記ループフィルタの出力電圧とを受ける複数の遅延時間可変素子を含み、前記内部クロック信号を出力する電圧制御型発振器、および前記位相差検出回路で検出された前記位相差の絶対値に応じて前記電圧制御型発振器の複数の遅延時間可変素子に与えられる電源電圧または電源電流を制御し、前記電圧制御型発振器の発振周波数を制御する制御回路を備えたものである。ここで、前記位相差検出回路は、前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む。
【００２５】
また、この発明の第４の同期クロック生成回路は、外部クロック信号に同期して内部クロック信号を生成する同期クロック生成回路であって、前記内部クロック信号の位相が前記外部クロック信号よりも遅れているか進んでいるかに応じて第１または第２の制御信号を出力する位相比較器、前記内部クロック信号と前記外部クロック信号の位相差の絶対値を検出するための位相差検出回路、前記内部クロック信号と前記外部クロック信号の位相差に応じた電圧を生成するためのキャパシタを含むループフィルタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記ループフィルタのキャパシタの充電または放電を行なう充放電回路、直列接続され、かつそれぞれが電源電圧と前記ループフィルタの出力電圧とを受ける複数の遅延時間可変素子を含み、前記外部クロック信号を遅延させ前記内部クロック信号として出力する電圧制御型遅延回路、および前記位相差検出回路で検出された前記位相差の絶対値に応じて、前記電圧制御型遅延回路の複数の遅延時間可変素子に与えられる電源電圧または電源電流を制御し、前記電圧制御型遅延回路の遅延時間を制御する制御回路を備えたものである。ここで、前記位相差検出回路は、前記内部クロック信号と前記外部クロック信号の位相差の絶対値に応じた電圧を生成するためのキャパシタ、前記位相比較器から前記第１または第２の制御信号が出力されたことに応じて、所定の値の電流で前記キャパシタの充電を行なう充電回路、および前記充電回路から前記キャパシタに与えられる電流よりも小さな値の電流で前記キャパシタの放電を行なう放電回路を含む。
【００２７】
また、前記制御回路は、電源電位のラインと前記複数の遅延時間可変素子の電源ノードとの間、および接地電位のラインと前記複数の遅延時間可変素子の接地ノードとの間のうちの少なくとも一方に接続され、前記位相差検出回路のキャパシタの出力電圧に応じてその抵抗値が変化する少なくとも１つのトランジスタを含むこととしてもよい。
【００２８】
また、前記制御回路は、前記複数の遅延時間可変素子の電源ノードの電位を前記位相差検出回路のキャパシタの出力電位に保持する電位保持回路を含むこととしてもよい。
【００２９】
【作用】
この発明の第１および第２の同期クロック生成回路にあっては、位相差検出回路によって内部クロック信号と外部クロック信号の位相差の絶対値が検出され、その位相差の絶対値に応じた値の電流でループフィルタのキャパシタの充放電が行なわれる。したがって、ロック前の位相差が大きいときは大きな値の電流でループフィルタのキャパシタの充放電が行なわれ、ロックイン時間の短縮化が図られる。また、ロック後の位相差が小さいときは小さな値の電流でループフィルタのキャパシタの充放電が行なわれ、ロック後のジッタが抑制される。
【００３０】
ループフィルタの出力電圧を受ける電圧制御型発振器を備えればＰＬＬ回路が構成され、電圧制御型遅延回路を備えればＤＬＬ回路が構成される。
【００３１】
また、位相差検出回路は、位相比較器から出力される第１および第２の制御信号に基づいて位相差の絶対値を検出するので、回路構成の簡単化が図られる。
【００３２】
また、位相差検出回路は、キャパシタと、第１または第２の制御信号に応答してキャパシタの充電を行なう充電回路と、微小電流でキャパシタの放電を行なう放電回路とを含むので、位相差検出回路を容易に構成できる。
【００３３】
また、放電回路は、キャパシタの出力電圧が所定値以下であることに応じてキャパシタの放電を停止することとすれば、キャパシタの出力電圧が所定値以下になって充放電回路の充放電動作が停止することを防止できる。
【００３４】
また、放電回路は、キャパシタの出力電圧が所定値よりも低下することを防止するためのダイオードを含むこととすれば、放電回路を容易に構成できる。
【００３５】
また、充放電回路は、位相差検出回路のキャパシタの出力電圧に応じた電流を流す第１のトランジスタと、各々が第１のトランジスタに流れる電流に応じた電流を出力する第１および第２のカレントミラー回路と、それぞれ第１および第２のカレントミラー回路の出力電流でループフィルタのキャパシタの充電および放電を行なう第２および第３のトランジスタとを含むこととすれば、充放電回路を容易に構成できる。
【００３６】
また、充放電回路は、さらに、第１および第２のカレントミラー回路の出力電流が所定の値以下になることを防止する電流制御回路を含むこととすれば、充放電回路の充放電動作が停止することを防止できる。
【００３７】
また、この発明の第３および第４の同期クロック生成回路にあっては、位相差検出回路によって内部クロック信号と外部クロック信号の位相差の絶対値が検出され、その位相差の絶対値に応じて、複数の遅延時間可変素子に与えられる電源電圧または電源電流が制御される。したがって、ロック前の位相差が大きいときは小さな電源電圧または大きな電源電流が複数の遅延時間可変素子に与えられ、遅延時間の短縮化が図られてロックイン時間の短縮化が図られる。また、ループフィルタのキャパシタの充放電電流を小さな値に設定しておけば、ロック後のジッタが大きくなることがない。
【００３８】
ループフィルタの出力電圧を受ける電圧制御型発振器を備えればＰＬＬ回路が構成され、電圧制御型遅延回路を備えればＤＬＬ回路が構成される。
【００３９】
また、位相差検出回路は、キャパシタと、第１または第２の制御信号に応答してキャパシタの充電を行なう充電回路と、微小電流でキャパシタの放電を行なう放電回路とを含むので、位相差検出回路を容易に構成できる。
【００４０】
また、制御回路は、電源電位のラインと複数の遅延時間可変素子の電源ノードとの間、および接地電位のラインと複数の遅延時間可変素子の接地ノードとの間のうちの少なくとも一方に接続され、位相差検出回路のキャパシタの出力電圧が入力される少なくとも１つのトランジスタを含むこととすれば、複数の遅延時間可変素子の電源電圧または電源電流を容易に制御できる。
【００４１】
また、制御回路は、複数の遅延時間可変素子の電源ノードの電位を位相差検出回路のキャパシタの出力電位に保持する電位保持回路を含むこととすれば、制御回路を容易に構成できる。
【００４２】
【実施例】
［実施例１］
図１は、この発明の実施例１によるＰＬＬ回路１００の構成を示す回路ブロック図である。
【００４３】
図１を参照して、このＰＬＬ回路１００が図１３で示した従来のＰＬＬ回路８００と異なる点は、チャージポンプ５２の代わりにチャージポンプ１が設けられている点と、ロック検出回路６および電流変換回路７が新たに設けられている点である。
【００４４】
チャージポンプ１は、電源ライン４１と電位ノードＮ１の間に直列接続された電流可変型電流源２およびＰチャネルＭＯＳトランジスタ３と、出力ノードＮ１と接地ライン４２の間に直列接続されたＮチャネルＭＯＳトランジスタ４および電流可変型電流源５とを含む。電流源２，５の電流値は電流変換回路７の出力によって制御される。
【００４５】
ロック検出回路６は、位相比較器５１の出力信号／ＵＰ，ＤＯＷＮを受け、この信号／ＵＰ，ＤＯＷＮに基づいて外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差の絶対値を検出し、位相差の絶対値に応じた信号を電流変換回路７に出力する。電流変換回路７は、ロック検出回路６からの信号に基づいて、チャージポンプ１の電流源２，５の電流値を制御する。
【００４６】
図２は、このＰＬＬ回路１００における外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差とチャージポンプ１の出力電流値との関係を示す図である。２つの信号ＲＥＦとＯＳＣの位相差が大きい状態ではチャージポンプ１の出力電流が大きな値に設定され、２つの信号ＲＥＦとＯＳＣの位相差が小さな状態ではチャージポンプ１の出力電流が小さな値に設定される。２つの信号ＲＥＦとＯＳＣの位相差とチャージポンプ１の出力電流値は、線形の関係にあってもよいし、図２に示されるように２次的な関係にあってもよい。
【００４７】
図３は、ＰＬＬ回路１００のループフィルタＮ５７の出力電位Ｖｃｏの時間変化を示す図である。動作の初期において電圧制御型発振器６１の発振周波数がロック対象の周波数と大きくずれているときは、ロック検出回路６および電流変換回路７によってチャージポンプ２０の出力電流が大きな値に設定され、ループフィルタ５７のキャパシタ６０の充電が急速に行なわれる。したがって、ループフィルタ５７の出力電位Ｖｃｏが高速で所望のレベルに到達する。また、ロック後においては、ロック検出回路６および電流変換回路７によってチャージポンプ１の出力電流が小さな値に設定され、ループフィルタ５７の出力電位Ｖｃｏのぶれが小さな範囲に抑えられる。
【００４８】
この実施例においては、ロック動作の初期ではチャージポンプ１の出力電流が大きな値に設定されるので、ループフィルタ５７の充電が高速に行なわれロック時間の短縮化が図られる。また、ロック後はチャージポンプ１の出力電流が小さな値に設定されるので、ループフィルタ５７の出力電位Ｖｃｏのぶれが抑制され電圧制御型発振器６１の発振周波数の安定化が図られる。したがって、ロック時間の短縮化とロック後のジッタの縮小化が両立される。
【００４９】
なお、この実施例では、この発明がＰＬＬ回路に適用された場合について説明したが、この発明がＤＬＬ回路にも適用可能であることは言うまでもない。
【００５０】
［実施例２］
図４は、この発明の実施例２によるＰＬＬ回路２００の構成を示す回路ブロック図である。
【００５１】
図４を参照して、このＰＬＬ回路２００が図１のＰＬＬ回路１００と異なる点は、ロック検出回路６の代わりに位相比較器８が設けられている点である。位相比較器８は、外部クロック信号ＲＥＦと内部クロック信号ＯＳＣを受け、２つの信号ＲＥＦとＯＳＣの位相差の絶対値に応じた信号を電流変換回路７に与える。他の構成および動作は図１のＰＬＬ回路１００と同様であるので説明は省略される。
【００５２】
この実施例においても、実施例１と同様の効果が得られる。
［実施例３］
図５は、この発明の実施例３によるＰＬＬ回路３００の構成を示す回路ブロック図である。
【００５３】
図５を参照して、このＰＬＬ回路３００は、位相比較器５１′、インバータ９、チャージポンプ１０、充電回路１５、ＮチャネルＭＯＳトランジスタ２０（放電回路）、キャパシタ２１、電流変換回路２２、ループフィルタ５７および電圧制御型発振器６１を備える。
【００５４】
位相比較器５１′は、内部クロック信号ＯＳＣの位相が外部クロック信号ＲＥＦよりも遅れていることに応じて活性化レベルが「Ｈ」レベルである信号ＵＰを出力し、内部クロック信号ＯＳＣの位相が外部クロック信号ＲＥＦよりも進んでいることに応じて活性化レベルが「Ｈ」レベルである信号ＤＯＷＮを出力する。
【００５５】
チャージポンプ１０は、電源ライン４１と出力ノードＮ１０の間に直列接続されたＰチャネルＭＯＳトランジスタ１１，１２と、出力ノードＮ１０と接地ライン４２の間に直列接続されたＮチャネルＭＯＳトランジスタ１３，１４とを含む。ＰチャネルＭＯＳトランジスタ１２のゲートは、インバータ９を介して信号ＵＰを受ける。ＮチャネルＭＯＳトランジスタ１３のゲートは、信号ＤＯＷＮを受ける。ＭＯＳトランジスタ１１，１４のゲートは、それぞれ電流変換回路２２の出力ノードＮ２３，Ｎ２７に接続される。
【００５６】
充電回路１５は、インバータ１６，１７およびＰチャネルＭＯＳトランジスタ１８，１９を含む。ＰチャネルＭＯＳトランジスタ１８は、電源ライン４１とノードＮ１５の間に接続され、そのゲートはインバータ１６を介して信号ＵＰを受ける。ＰチャネルＭＯＳトランジスタ１９は、電源ライン４１とノードＮ１５の間に接続され、そのゲートはインバータ１７を介して信号ＤＯＷＮを受ける。信号ＵＰ，ＤＯＷＮが活性化レベルである「Ｈ」レベルになるとＰチャネルＭＯＳトランジスタ１８，１９は導通し充電電流がノードＮ１５に供給される。
【００５７】
ＮチャネルＭＯＳトランジスタ２０は、そのドレインがノードＮ１５に接続され、そのソースに固定電位Ｖｓが与えられ、そのゲートに固定電位Ｖｇが与えられる。ＮチャネルＭＯＳトランジスタ２０は、ノードＮ１５から固定電位Ｖｓに微小電流ＩＬ  をリークさせる。
【００５８】
キャパシタ２１はノードＮ１５と接地ライン４２の間に接続される。キャパシタ２１は、充電回路１５によって充電される一方、ＮチャネルＭＯＳトランジスタ２０によって放電される。ロック前は、充電回路１５からの充電電流の方がＮチャネルＭＯＳトランジスタ２０によるリーク電流よりも大きくなり、ノードＮ１５の電位が徐々に上昇する。ロック後は、充電回路１５からの充電電流の方がＮチャネルＭＯＳトランジスタ２０によるリーク電流よりも小さくなり、ノードＮ１５の電位が徐々に下降し、固定電位Ｖｓとなる。
【００５９】
電流変換回路２２は、電源ライン４１と接地ライン４２の間に直列接続されたＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４，２５と、電源ライン４１と接地ライン４２の間に直列接続されたＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２７とを含む。ＮチャネルＭＯＳトランジスタ２５のゲートはノードＮ１５に接続される。ＰチャネルＭＯＳトランジスタ２３，２６のゲートは、ともにＰチャネルＭＯＳトランジスタ２３のドレイン（出力ノードＮ２３）に接続される。ＮチャネルＭＯＳトランジスタ２４，２７のゲートは、ともにＮチャネルＭＯＳトランジスタ２７のドレイン（出力ノードＮ２７）に接続される。出力ノードＮ２３，Ｎ２７は、上述のとおり、それぞれチャージポンプ１０のＭＯＳトランジスタ１１，１４のゲートに接続される。すなわち、ＰチャネルＭＯＳトランジスタ２３と２６，２３と１１は、それぞれカレントミラー回路を構成する。また、ＮチャネルＭＯＳトランジスタ２７と１４はカレントミラー回路を構成する。したがって、ＭＯＳトランジスタ２３〜２７，１１，１４には同じ値の電流が流れる。ただし、ＭＯＳトランジスタ２３〜２７，１１，１４のトランジスタサイズは同じものとする。
【００６０】
ロック前においてノードＮ１５の電位が高いときは、ＭＯＳトランジスタ２３〜２７，１１，１４に大きな値の電流が流れ、チャージポンプ１０の出力電流が大きくなる。逆に、ロック後においてノードＮ１５の電位が低いときは、ＭＯＳトランジスタ２３〜２７，１１，１４に小さな値の電流が流れ、チャージポンプ１０の出力電流が小さくなる。
【００６１】
ループフィルタ５７および電圧制御型発振器６１の構成および動作は図１３で示したものと同じであるので説明は省略される。
【００６２】
図６はロック動作の開始直後、つまり外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差が大きいときのＰＬＬ回路３００の動作を示すタイムチャートである。２つの信号ＲＥＦとＯＳＣの位相差が大きいと、信号ＵＰとＤＯＷＮの「Ｈ」レベルの期間が長くなり、ＰチャネルＭＯＳトランジスタ１８，１９の導通期間が長くなるので、ノードＮ１５の電位が徐々に上昇する。これにより、ＮチャネルＭＯＳトランジスタ２５の抵抗値が小さくなりチャージポンプ１０の出力電流が大きくなって、ロックイン時間の短縮化が図られる。
【００６３】
図７はロック後におけるＰＬＬ回路３００の動作を示すタイムチャートである。ロック後は信号ＵＰとＤＯＷＮの「Ｈ」レベルの期間が短くなり、ＰチャネルＭＯＳトランジスタ１８，１９の導通期間が短くなるのでノードＮ１５の出力は固定電位Ｖｓとなっている。固定電位Ｖｓは、このときのチャージポンプ１０の出力電流が十分に小さな値になるように設定されている。したがって、ロック状態からのずれが小さくなり、ジッタが小さくなる。
【００６４】
この実施例においても、実施例１と同様の効果が得られる。
［実施例４］
図８は、この発明の実施例４によるＰＬＬ回路３００′の構成を示す回路ブロック図である。このＰＬＬ回路３００′は、図５で示したＰＬＬ回路３００と基本的には同じである。ＮチャネルＭＯＳトランジスタ２１のソースと接地ライン４２の間にダイオード接続されたＮチャネルＭＯＳトランジスタ２８が接続され、ノードＮ１５の電位がＮチャネルＭＯＳトランジスタ２８のしきい値電位以下になることが防止される。これにより、電流変換回路２２のＭＯＳトランジスタ２３〜２７に電流が流れなくなることが防止され、チャージポンプ１０の安定な制御が可能となる。
【００６５】
すなわち、ノードＮ１５の電位が低下し過ぎると電流変換回路２２のＮチャネルＭＯＳトランジスタ２５の抵抗値が上昇し過ぎ、また、ノードＮ１５の電位がＮチャネルＭＯＳトランジスタ２５のしきい値電位よりも低下するとＮチャネルＭＯＳトランジスタ２５が完全にオフするため、電流変換回路２２に電流が流れなくなりチャージポンプ１０が動作しなくなる。しかし、ＮチャネルＭＯＳトランジスタ２０のソースと接地ライン４２の間にＮチャネルＭＯＳトランジスタ２８を接続したことによりノードＮ１５の電位はＮチャネルＭＯＳトランジスタ２８のしきい値電位以上に保持されるので、ノードＮ１５の電位がゲートに印加されるＮチャネルＭＯＳトランジスタ２５が完全にオフすることはなく、チャージポンプ１０が安定に動作する。
【００６６】
この実施例においても、実施例１と同様の効果が得られる。
［実施例５］
この実施例では、電流変換回路２２のＭＯＳトランジスタ２３〜２７に電流が流れなくなることを防止しチャージポンプ１０を安定に動作させる他の回路構成が示される。
【００６７】
図９は、この発明の実施例５によるＰＬＬ回路４００の構成を示す回路ブロック図である。図９を参照して、このＰＬＬ回路４００が図５で示したＰＬＬ回路３００と異なる点は、ＮチャネルＭＯＳトランジスタ２０のソースが接地ライン４２に接続され、そのゲートに固定電位Ｖｇｓが与えられている点と、スタートアップ回路３０が新たに設けられている点である。固定電位Ｖｇｓの値は、ＮチャネルＭＯＳトランジスタ２０がノードＮ１５から接地ライン４２に微小電流ＩＬ  を流すように設定される。
スタートアップ回路３０は、電源ライン４１とノードＮ２７の間に接続されたＰチャネルＭＯＳトランジスタ３１と、電源ライン４１と接地ライン４２の間に直列接続されたＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３とを含む。ＰチャネルＭＯＳトランジスタ３１のゲートは、ＰチャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳトランジスタ３３の接続ノードＮ３２に接続される。ＰチャネルＭＯＳトランジスタ３２のゲートは、ノードＮ２３に接続される。ＮチャネルＭＯＳトランジスタ３３のゲートには固定電位Ｖｇｓが与えられる。固定電位Ｖｇｓの値は、ＮチャネルＭＯＳトランジスタ３３がノードＮ３２から接地ライン４２に微小電流ＩＬ  を流すように設定される。
【００６８】
次に、スタートアップ回路３０の動作について説明する。電流変換回路２２のＭＯＳトランジスタ２３〜２７の電流が小さくなると、ノードＮ２３の電位が電源電位Ｖｃｃ寄りに片寄るのでＰチャネルＭＯＳトランジスタ３２が高抵抗となりノードＮ３２が「Ｌ」レベルとなる。応じて、ＰチャネルＭＯＳトランジスタ３１が導通しＮチャネルＭＯＳトランジスタ２７に電流が流れ、電流変換回路２２のＭＯＳトランジスタ２３〜２７に電流が流れる。この電流が最小の電流値となる。したがって、電流変換回路２２のＭＯＳトランジスタ２３〜２７に電流が流れなくなることが防止され、チャージポンプ１０が安定に動作する。
【００６９】
この実施例においても、実施例１と同様の効果が得られる。
［実施例６］
この実施例は、上述の実施例１〜５のように位相差の絶対値に応じてチャージポンプ１０の出力電流を変化させるものではなく、電圧制御型発振器６１のソース抵抗を変化させることでその発振周波数を変化させようとするものである。このソース抵抗が大きいほど電圧制御型発振器６１の振幅が小さくなり、電圧制御型発振器６１は高速で発振する。したがって、本実施例の場合、チャージポンプ１０の出力電流の値は、最初からロック後のジッタを考慮し微小値に設定しておけばよい。
【００７０】
以下、図に基づいて説明する。図１０は、この発明の実施例６によるＰＬＬ回路５００の構成を示す回路ブロック図である。図１０を参照して、このＰＬＬ回路５００では、チャージポンプ１０の出力電流を一定の微小値に設定するための定電流発生回路３５が設けられる。定電流発生回路３５は、図５の電流変換回路２２のＮチャネルＭＯＳトランジスタ２５を抵抗３６で置換したものである。抵抗３６の抵抗値に応じた値の電流がＭＯＳトランジスタ２３，２４，２６，２７に流れ、その電流に等しい値の電流がチャージポンプ１０から出力される。
【００７１】
また、このＰＬＬ回路５００では、電圧制御型発振器６１のＮチャネルＭＯＳトランジスタ６４，６８．１〜６８．Ｋのソースと接地ライン４２の間に、電圧制御型発振器６１の振幅を変化させるためのＰチャネルＭＯＳトランジスタ３４が接続される。ＰチャネルＭＯＳトランジスタ３４のゲートはノードＮ１５に接続される。ＮチャネルＭＯＳトランジスタ２０のソースは接地ライン４２に接続され、そのゲートには固定電位Ｖｇｓが与えられる。外部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差が大きいとノードＮ１５の電位すなわちＰチャネルＭＯＳトランジスタ３４のゲート電位が上昇し電圧制御型発振器６１の振幅が小さくなる。
【００７２】
次に、このＰＬＬ回路５００の動作について説明する。動作開始初期は、ノードＮ１５の電位は接地電位ＧＮＤに固定されているので電圧制御型発振器６１の振幅はＶｃｃ−Ｖｔｐとなる。ここでＶｔｐはＰチャネルＭＯＳトランジスタ３４のしきい値電位である。このとき、外部クロック信号ＲＥＦと電圧制御型発振器６１の出力である内部クロック信号ＯＳＣの間の位相差が大きいとループフィルタ５７の出力電位Ｖｃｏが上昇し電圧制御型発振器６１に流れる電流が大きくなり電圧制御型発振器６１の発振周波数が上昇する。同時に、ノードＮ１５の電位が上昇し電圧制御型発振器６１の振幅がＶｃｃ−Ｖａ−Ｖｔｐと小さくなり、電圧制御型発振器６１の発振周波数が上昇する。ここでＶａはノードＮ１５の電位である。ロック後は、ノードＮ１５の電位が接地電位ＧＮＤになるために電圧制御型発振器６１の発振周波数は本来のループフィルタ５７の出力電位Ｖｃｏで決まり、このときのチャージポンプ１０の電流値はジッタが小さくなるように設定されている。
【００７３】
この実施例においても、実施例１と同様の効果が得られる。
［実施例７］
この実施例は、上述の実施例１〜５のように位相差の絶対値に応じてチャージポンプ１０の出力電流を変化させるものではなく、電圧制御型発振器６１に供給する電流の大きさを変化させることで電圧制御型発振器６１の発振周波数を変化させようとするものである。電圧制御型発振器６１への電流供給量が大きいほど電圧制御型発振器６１は高速で発振する。したがって、本実施例の場合、チャージポンプ１０の出力電流の値は、最初からロック後のジッタを考慮し微小値に設定しておけばよい。
【００７４】
以下、図に基づいて説明する。図１１は、この発明の実施例７によるＰＬＬ回路６００の構成を示す回路ブロック図である。図１１を参照して、このＰＬＬ回路６００では、ノードＮ３８と電圧制御型発振器６１のＰチャネルＭＯＳトランジスタ６３，６６．１〜６６．Ｋのソースの間に、電圧制御型発振器６１への電流供給量を変化させるためのＮチャネルＭＯＳトランジスタ３９が接続される。ノードＮ３８は、オペアンプ３７およびＰチャネルＭＯＳトランジスタ３８により基準電位Ｖｒｅｆに保持される。ＮチャネルＭＯＳトランジスタ３９のゲートはノードＮ１５に接続される。ＮチャネルＭＯＳトランジスタ２０のソースには固定電位Ｖｓが与えられ、そのゲートには固定電位Ｖｇが与えられる。固定電位Ｖｓの値は、ＮチャネルＭＯＳトランジスタ３９が電圧制御型発振器６１に最小限必要な電流を供給するように設定される。
【００７５】
次に、このＰＬＬ回路６００の動作について説明する。外部クロック信号ＲＥＦと電圧制御型発振器６１の出力である内部クロック信号ＯＳＣの間の位相差が大きいとループフィルタ５７の出力電位Ｖｃｏが上昇し電圧制御型発振器６１に流れる電流が大きくなり電圧制御型発振器６１の発振周波数が上昇する。同時に、ノードＮ１５の電位が上昇するので電圧制御型発振器６１への電流供給量が大きくなり電圧制御型発振器６１の発振周波数が上昇する。ロック後は、電圧制御型発振器６１への電流供給量が小さい状態となるとともに電圧制御型発振器６１の発振周波数は本来のループフィルタ５７の出力電位Ｖｃｏで決まり、このときのチャージポンプ１０の電流値はジッタが小さくなるように設定されている。
【００７６】
この実施例においても、実施例１と同様の効果が得られる。
［実施例８］
この実施例は、電圧制御型発振器６１に電流を供給するための電源ノードＮ３８の電位を変化させることにより電圧制御型発振器６１に供給する電流量を変化させ、これにより電圧制御型発振器６１の発振周波数を変化させようとするものである。
【００７７】
図１２は、この発明の実施例８によるＰＬＬ回路７００の構成を示す回路ブロック図である。図１２を参照して、このＰＬＬ回路７００では、電圧制御型発振器６１のＰチャネルＭＯＳトランジスタ６３，６６．１〜６６．Ｋのソースすなわち電源ノードＮ３８の電位をノードＮ１５の電位に保持するためのオペアンプ３７およびＰチャネルＭＯＳトランジスタ３８からなる電位保持回路が設けられる。ＰチャネルＭＯＳトランジスタ３８は電源ライン４１と電源ノードＮ３８の間に接続され、そのゲートはオペアンプ３７の出力を受ける。オペアンプ３７の非反転入力ノードは電源ノードＮ３８に接続され、その反転入力ノードは基準電位Ｖｒｅｆに接続されるとともにノードＮ１５に接続される。実施例１〜７でノードＮ１５に接続されていた放電用のＮチャネルＭＯＳトランジスタ２０は除去されている。これは、基準電位Ｖｒｅｆを供給する電源は非常に高い出力インピーダンスを有するので、ＮチャネルＭＯＳトランジスタ２０を電源とノードＮ１５の間に接続したのと同じ効果が得られるからである。
【００７８】
次に、このＰＬＬ回路７００の動作について説明する。動作開始時は、ノードＮ１５，Ｎ３８の電位が基準電位Ｖｒｅｆに固定されており、これで決まる電流で電圧制御型発振器６１が発振する。このとき、外部クロック信号ＲＥＦと電圧制御型発振器６１の出力である内部クロック信号ＯＳＣの間の位相差が大きいとループフィルタ５７の出力電位Ｖｃｏが上昇し電圧制御型発振器６１に流れる電流が大きくなり電圧制御型発振器６１の発振周波数が上昇する。同時に、ノードＮ１５，Ｎ３８の電位が基準電位Ｖｒｅｆから電源電位Ｖｃｃに向かって上昇し、電圧制御型発振器６１への電流供給量が大きくなり電圧制御型発振器６１の発振周波数が上昇する。ロック後は、ノードＮ１５，Ｎ３８の電位は基準電位Ｖｒｅｆに固定され、これで決まる電流で電圧制御型発振器６１が発振する。電圧制御型発振器６１の発振周波数は本来のループフィルタ５７の出力電位Ｖｃｏで決まり、このときのチャージポンプ１０の電流値はジッタが小さくなるように設定されている。
【００７９】
この実施例においても、実施例１と同様の効果が得られる。
【００８０】
【発明の効果】
以上のように、この発明の第１および第２の同期クロック生成回路にあっては、内部クロック信号と外部クロック信号の位相差の絶対値に応じた値の電流でループフィルタのキャパシタの充放電が行なわれる。したがって、ロック前の位相差が大きいときは大きな値の電流でループフィルタのキャパシタの充放電が行なわれ、ロック後の位相差が小さいときは小さな値の電流でループフィルタのキャパシタの充放電が行なわれる。よって、ロックイン時間の短縮化とロック後のジッタの縮小化が両立される。
【００８１】
ループフィルタの出力電圧を受ける電圧制御型発振器を備えればＰＬＬ回路が構成され、電圧制御型遅延回路を備えればＤＬＬ回路が構成される。
【００８２】
また、位相差検出回路は、位相比較器から出力される第１および第２の制御信号に基づいて位相差の絶対値を検出するので、回路構成の簡単化が図られる。
【００８３】
また、位相差検出回路は、キャパシタと、第１または第２の制御信号に応答してキャパシタの充電を行なう充電回路と、微小電流でキャパシタの放電を行なう放電回路とを含むので、位相差検出回路を容易に構成できる。
【００８４】
また、放電回路は、キャパシタの出力電圧が所定値以下であることに応じてキャパシタの放電を停止することとすれば、キャパシタの出力電圧が所定値以下になって充放電回路の充放電動作が停止することを防止できる。
【００８５】
また、放電回路は、キャパシタの出力電圧が所定値よりも低下することを防止するためのダイオードを含むこととすれば、放電回路を容易に構成できる。
【００８６】
また、充放電回路は、位相差検出回路のキャパシタの出力電圧に応じた値の電流を流す第１のトランジスタと、各々が第１のトランジスタに流れる電流に応じた電流を出力する第１および第２のカレントミラー回路と、それぞれ第１および第２のカレントミラー回路の出力電流でループフィルタのキャパシタの充電および放電を行なう第２および第３のトランジスタとを含むこととすれば、充放電回路を容易に構成できる。
【００８７】
また、充放電回路は、さらに、第１および第２のカレントミラー回路の出力電流が所定の値以下になることを防止する電流制御回路を含むこととすれば、充放電回路の充放電動作が停止することを防止できる。
【００８８】
また、この発明の第３および第４の同期クロック生成回路にあっては、内部クロック信号と外部クロック信号の位相差の絶対値に応じて、複数の遅延時間可変素子に与えられる電源電圧または電源電流が制御される。したがって、ロック前の位相差が大きいときは小さな電源電圧または大きな電源電流が複数の遅延時間可変素子に与えられ、遅延時間の短縮化が図られてロックイン時間の短縮化が図られる。また、ループフィルタのキャパシタの充放電電流を小さな値に設定しておけば、ロック後のジッタが大きくなることがない。
【００８９】
ループフィルタの出力電圧を受ける電圧制御型発振器を備えればＰＬＬ回路が構成され、電圧制御型遅延回路を備えればＤＬＬ回路が構成される。
【００９０】
また、位相差検出回路は、キャパシタと、第１または第２の制御信号に応答してキャパシタの充電を行なう充電回路と、微小電流でキャパシタの放電を行なう放電回路とを含むので、位相差検出回路を容易に構成できる。
【００９１】
また、制御回路は、電源電位のラインと複数の遅延時間可変素子の電源ノードとの間、および接地電位のラインと複数の遅延時間可変素子の接地ノードとの間のうちの少なくとも一方に接続され、位相差検出回路のキャパシタの出力電圧が入力される少なくとも１つのトランジスタを含むこととすれば、複数の遅延時間可変素子の電源電圧または電源電流を容易に制御できる。
【００９２】
また、制御回路は、複数の遅延時間可変素子の電源ノードの電位を位相差検出回路のキャパシタの出力電位に保持する電位保持回路を含むこととすれば、制御回路を容易に構成できる。
【図面の簡単な説明】
【図１】この発明の実施例１によるＰＬＬ回路の構成を示す回路ブロック図である。
【図２】図１に示したＰＬＬ回路における位相差とチャージポンプの出力電流値の関係を示す図である。
【図３】図１に示したＰＬＬ回路のループフィルタの出力電位Ｖｃｏの変化を示すタイムチャートである。
【図４】この発明の実施例２によるＰＬＬ回路の構成を示す回路ブロック図である。
【図５】この発明の実施例３によるＰＬＬ回路の構成を示す回路ブロック図である。
【図６】図５に示したＰＬＬ回路のロック前の動作を示すタイムチャートである。
【図７】図５に示したＰＬＬ回路のロック後の動作を示すタイムチャートである。
【図８】この発明の実施例４によるＰＬＬ回路の構成を示す回路ブロック図である。
【図９】この発明の実施例５によるＰＬＬ回路の構成を示す回路ブロック図である。
【図１０】この発明の実施例６によるＰＬＬ回路の構成を示す回路ブロック図である。
【図１１】この発明の実施例７によるＰＬＬ回路の構成を示す回路ブロック図である。
【図１２】この発明の実施例８によるＰＬＬ回路の構成を示す回路ブロック図である。
【図１３】従来のＰＬＬ回路の構成を示す回路ブロック図である。
【図１４】図１３に示したＰＬＬ回路のインバータの構成を示す回路ブロック図である。
【図１５】従来のＤＬＬ回路の構成を示す回路ブロック図である。
【図１６】従来のＰＬＬ回路およびＤＬＬ回路の問題点を説明するためのタイムチャートである。
【符号の説明】
１，１０，５２  チャージポンプ、２，５  電流可変型電流源、３，１８，１９，２３，２６，３１，３２，３４，３８，５４，６３，６６．１〜６６．Ｋ，６９  ＰチャネルＭＯＳトランジスタ、４，２０，２４，２５，２７，２８，３８，３９，５５，６４，６８．１〜６８．Ｋ，７０  ＮチャネルＭＯＳトランジスタ、６  ロック検出回路、７，２２  電流変換回路、８，５１，５１′  位相比較器、９，１６，１７，６７．１〜６７．Ｋ  インバータ、１５  充電回路、２１，６０  キャパシタ、３０  スタートアップ回路、３５  定電流発生回路、３６，５７，５８  抵抗、３７  オペアンプ、４１  電源ライン、４２  接地ライン、５３，５６  定電流源、５７  ループフィルタ、６１  電圧制御型発振器、６２  バイアス発生回路、６５．１〜６５．Ｋ  遅延時間可変素子、７１  電圧制御型遅延回路、１００，２００，３００，４００，５００，６００，７００，８００  ＰＬＬ回路、９００  ＤＬＬ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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