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　特願２００２−　８３３４３「半導体基板の構造」拒絶査定不服審判事件〔平成１５年１０月　３日出願公開、特開２００３−２８２５７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年３月２５日の出願であって、平成１８年７月７日付けで拒絶査定がなされ、これに対し、同年８月１０日に拒絶査定に対する審判請求がなされるとともに、同年９月７日付けで手続補正がなされ、その後、平成２０年１１月１１日付けで審尋がなされ、同年１２月２６日に回答書が提出されたものである。
　
　
第２．平成１８年９月７日付けの手続補正（以下、「本件補正」という。）について
　
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし３を、補正後の特許請求の範囲の請求項１ないし３と補正するものであって、補正後の特許請求の範囲の請求項１および２は以下のとおりである。
「【請求項１】　複数の半導体装置が形成される半導体装置形成領域と、前記半導体装置形成領域を包囲し且つ前記半導体装置および導電層パターンが形成されない周辺領域とを備える半導体基板と、
前記半導体基板上に形成され、前記周辺領域上を覆う絶縁層と、
前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層とを有し、
前記絶縁層の前記周辺領域上に位置する領域にはコンタクトホールが設けられ、前記導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されていることを特徴とする半導体基板の構造。
【請求項２】　複数の半導体装置が形成される半導体装置形成領域と、前記半導体装置形成領域を包囲し前記半導体装置および導電層パターンが形成されない周辺領域とを備える半導体基板と、
前記半導体基板上に形成され、前記周辺領域上を覆う第１の絶縁層と、
前記第１の絶縁層上に形成され、前記周辺領域上にそれぞれ位置するパターンの形成されていない第１の導電層と、
前記第１の導電層を覆うように前記第１の絶縁膜上に形成され、前記周辺領域上を覆う第２の絶縁層と、
前記第２の絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない第２の導電層とを有し、
前記第１および前記第２の絶縁層の前記周辺領域上に位置する領域にはコンタクトホールが設けられ、前記第１および前記第２の導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されていることを特徴とする半導体基板の構造。」 
　
（２）補正事項の整理
（２−１）補正事項１
　請求項１についての補正は以下のとおりである。
　補正前の請求項１の「前記半導体装置が形成されない複数の周辺領域」を補正後の請求項１の「前記半導体装置および導電層パターンが形成されない周辺領域」と補正し（以下、「補正事項１−１」という）、
　補正前の請求項１の「前記複数の周辺領域上を覆う」を補正後の請求項１の「前記周辺領域上を覆う」と補正し（以下、「補正事項１−２」という）、
　補正前の請求項１の「前記複数の周辺領域上にそれぞれ位置する複数の導電層」を補正後の請求項１の「前記周辺領域上に位置するパターンの形成されていない導電層」と補正し（以下、「補正事項１−３」という）、
　補正前の請求項１の「前記複数の周辺領域上に位置する」を補正後の請求項１の「前記周辺領域上に位置する」と補正し（以下、「補正事項１−４」という）、
　補正前の請求項１の「前記複数の前記導電層は、前記コンタクトホールを介して前記半導体基板にそれぞれ電気的に接続されている」を補正後の請求項１の「前記導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されている」と補正する（以下、「補正事項１−５」という）こと。
　
（２−２）補正事項２
　請求項２についての補正は以下のとおりである。
　補正前の請求項２の「前記半導体装置が形成されない複数の周辺領域」を補正後の請求項２の「前記半導体装置および導電層パターンが形成されない周辺領域」と補正し（以下、「補正事項２−１」という）、
　補正前の請求項２の「前記複数の周辺領域上を覆う」を補正後の請求項２の「前記周辺領域上を覆う」と補正し（以下、「補正事項２−２」という）、
　補正前の請求項２の「前記複数の周辺領域上にそれぞれ位置する複数の第１の導電層」を補正後の請求項２の「前記周辺領域上にそれぞれ位置するパターンの形成されていない第１の導電層」と補正し（以下、「補正事項２−３」という）、
　補正前の請求項２の「前記複数の第１の導電層を覆うように前記第１の絶縁膜上に形成され、前記複数の周辺領域上を覆う」を補正後の請求項２の「前記第１の導電層を覆うように前記第１の絶縁膜上に形成され、前記周辺領域上を覆う」と補正し（以下、「補正事項２−４」という）、
　補正前の請求項２の「前記複数の周辺領域上にそれぞれ位置する複数の第２の導電層」を補正後の請求項２の「前記周辺領域上に位置するパターンの形成されていない第２の導電層」と補正し（以下、「補正事項２−５」という）、
　補正前の請求項２の「前記第１および前記第２の絶縁層の前記複数の周辺領域上に位置する領域にはそれぞれコンタクトホールが設けられ」を補正後の請求項２の「前記第１および前記第２の絶縁層の前記周辺領域上に位置する領域にはコンタクトホールが設けられ」と補正し（以下、「補正事項２−６」という）、
　補正前の請求項２の「前記複数の第１および前記複数の第２の導電層は、前記コンタクトホールを介して前記半導体基板にそれぞれ電気的に接続されている」を補正後の請求項２の「前記第１および前記第２の導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されている」と補正する（以下、「補正事項２−７」という）こと。
　
（３）本件補正についての検討
（３−１）補正事項１について
　補正事項１についての補正は、補正事項１−１ないし補正事項１−５からなるので、それぞれ検討する。
（ア）補正事項１−１について
　補正事項１−１についての補正は、拒絶査定において、「なお、平成１８年　４月２７日付けの手続補正書により補正された特許請求の範囲の請求項１及び請求項２には、「・・・複数の周辺領域とを備える半導体基板」と記載されているが、単に、図１の図面上で「周辺領域」が複数存在するように見えるだけであって、出願当初明細書には、「周辺領域」を複数設けることは記載されておらず、それによる効果も何ら記載されていない。よって、当該補正の根拠が不明である点に留意されたい。」と指摘された事項を、「複数の」を削除することで明りょうにした上で、「導電層パターンが形成されない」と構成を特定して「周辺領域」が明確になるようにしたものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（イ）補正事項１−２について
　補正事項１−２についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（ウ）補正事項１−３について
　補正事項１−３についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させ、さらに、「パターンの形成されていない導電層」と構成を特定して「周辺領域」が明確になるようにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（エ）補正事項１−４について
　補正事項１−４についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（オ）補正事項１−５について
　補正事項１−５についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにしたことに伴って複数でなくなった構成要素について記載を整合させたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２についての補正は、補正事項２−１ないし補正事項２−７からなるので、それぞれ検討する。
（ア）補正事項２−１について
　補正事項２−１についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、「導電層パターンが形成されない」と構成を特定して「周辺領域」が明確になるようにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（イ）補正事項２−２について
　補正事項２−２についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（ウ）補正事項２−３について
　補正事項２−３についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させ、さらに、「パターンの形成されていない第１の導電層」と構成を特定して「周辺領域」が明確になるようにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（エ）補正事項２−４について
　補正事項２−４についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（オ）補正事項２−５について
　補正事項２−５についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させ、さらに、「パターンの形成されていない第２の導電層」と構成を特定して「周辺領域」が明確になるようにしたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（カ）補正事項２−６について
　補正事項２−６についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにした上で、それに伴って複数でなくなった構成要素について記載を整合させたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
（キ）補正事項２−７について
　補正事項２−７についての補正は、拒絶査定において不明と指摘された前示の事項を明りょうにしたことに伴って複数でなくなった構成要素について記載を整合させたものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、当該補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−３）本件補正についてのまとめ
　したがって、本件補正は、特許法第１７条の２第３項に規定する要件を満たすものであり、かつ、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たすものであるから、適法になされたものである。　
　
第３．本願発明
　平成１８年９月７日付けの手続補正は、上記第２．において検討したとおり、適法になされたものであるから、本願の請求項１ないし３に係る発明は、平成１８年９月７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであるところ、そのうち、本願の請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。 
　
「複数の半導体装置が形成される半導体装置形成領域と、前記半導体装置形成領域を包囲し且つ前記半導体装置および導電層パターンが形成されない周辺領域とを備える半導体基板と、
前記半導体基板上に形成され、前記周辺領域上を覆う絶縁層と、
前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層とを有し、
前記絶縁層の前記周辺領域上に位置する領域にはコンタクトホールが設けられ、前記導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されていることを特徴とする半導体基板の構造。」
　
　
第４．刊行物に記載された発明
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２００１−３４５４２５号公報（以下、「刊行物１」という。）には、図１ないし図１１とともに、以下の事項が記載されている。
　
「【００２０】（実施の形態１）図１は、本発明の実施により製造される半導体集積回路装置を搭載する半導体チップの一例を示した平面図である。半導体チップ１の外周部には、プラズマプロセスによって発生する電荷の放出経路となる配線層もしくはＬＩ層パターンを有する電荷取り出し部（第２導電層）２（ガードリング部またはスクライブ部）が形成されており、図示はしていないが、前記半導体チップ１の内部の配線がその電荷取り出し部２に電気的に接続されている。
【００２１】図２は、図１においてＡで示した領域を拡大した平面図である。隣接する半導体チップ１は、図２（ａ）に示すように、接続用パターン３によって電気的に接続されているか、または、図２（ｂ）に示すように、前記隣接する半導体チップ１の前記電荷取り出し部２同士が直接電気的に接続されている。前記接続用パターン３を用いた場合には、前記半導体チップ１の切り離し時の切断部が小さくなるため、ダイサに対する負荷が小さくなり、前記半導体チップ１が割れることを防ぐことができる。
【００２２】図３は、前記半導体チップ１が形成される半導体基板（ウェハ）の一例を示した平面図である。図４中で示す非半導体チップ領域（半導体基板外周部）４に対しては、前記電荷取り出し部２に電気的に接続される電荷取り出しパターン２ａがパターニングされるため、前記電荷取り出し部２は、全て前記非半導体チップ領域（半導体基板外周部）４に電気的に接続され、最終的に半導体基板（ウェハ）端部５より半導体基板の裏面へ電荷を放出することが可能となる。
【００２３】なお、図５に示すように、前記非半導体チップ領域（半導体基板外周部）４に前記電荷取り出し部２をパターニングする代わりに、全面配線層またはダミーパターンからなる電荷放出層（第３導電層）６を形成してもよい。この時、前記電荷放出層６は、必ずしも全面が金属である必要はない。
【００２４】また、前記半導体チップ１が、前記半導体ウェハ端部５より半導体基板の裏面へ電荷を放出するのに十分近い位置に形成される場合には、前記非半導体チップ領域（半導体ウェハ外周部）４に対して前記ガードリング部またはスクライブ部２もしくは前記電荷放出層６を形成する必要はない。
【００２５】次に、本実施の形態１で製造される半導体集積回路装置の製造方法を、図６〜図１１にしたがって説明する。
【００２６】まず、図６に示すように、高濃度酸素注入法等によって形成されたＳＯＩ絶縁層８を有するｐ−型の単結晶シリコンからなる半導体基板７を用意し、ｐ型の導電型にするための不純物、たとえばホウ素をイオン注入等により導入してｐ型ウェル９を形成する。前記ｐ型ウェル９は、高濃度酸素注入法におけるエピタキシャル成長時に不純物ガスを混入して、ドーピングを行ってもよい。」
「【００３０】次に、図７に示すように、前記半導体基板７上にスパッタリング法またはＣＶＤ法で酸化シリコン膜を堆積した後、たとえば、その酸化シリコン膜をＣＭＰ法にて研磨することにより、その表面が平坦化された絶縁膜１７を形成する。
【００３１】次に、図８に示すように、前記半導体基板７上の絶縁膜１７に、フォトリソグラフィ技術を用いて接続孔１８および配線溝１９を形成する。
【００３２】次に、図９に示すように、前記半導体基板７の全面に、この後の工程において堆積する銅膜の密着性の向上および銅の拡散防止のためのバリア導体膜となる、たとえば窒化チタン膜を堆積する。その窒化チタン膜は、たとえばＣＶＤ法あるいはスパッタリング法にて堆積することができ、その膜厚は約５００Åとする。なお、本実施の形態１では窒化チタン膜を例示するが、タンタル等の金属膜の金属膜あるいは窒化タンタル膜等であってもよく、前記バリア膜がタンタル、窒化タンタルの場合には窒化チタンを用いた場合より銅膜との密着性がよい。また、この後の工程である銅膜の堆積直前に前記窒化チタン膜の表面をスパッタエッチすることも可能である。このようなスパッタエッチにより、前記窒化チタン膜の表面に吸着した水、酸素分子等を除去し、前記銅膜の接着性を改善することができる。特に、前記窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、前記銅膜を堆積する場合に効果が大きい。
【００３３】続いて、前記絶縁膜１７上に、前記接続孔１８および前記配線溝１９を埋め込む主導電層となる、たとえば銅膜を堆積し、これを熱処理して流動化して、前記窒化チタン膜と合わせて導電性膜２０とする。前記銅膜の堆積は、通常のスパッタリング法を用いることができるが、蒸着法等の物理的気相成長法またはメッキ法を用いてもよい。メッキ法を用いた場合には、銅薄膜を堆積する前にシード膜の堆積が必要であり、そのシード膜はスパッタリング法にて堆積する。また、熱処理の条件は、前記銅膜が流動化する温度および時間を必要とし、たとえば、約４００℃〜４５０℃、約３分〜５分を例示することができる。なお、本実施の形態１においては銅膜を例示するが、前記ＳＯＩ絶縁層８の前記半導体基板７に平行な方向の抵抗値よりも低い抵抗値の金属膜であってもよい。
【００３４】次に、図１０に示すように、前記絶縁膜１７上の余分な前記導電性膜２０をＣＭＰ法を用いた研磨により除去し、前記接続孔１８および前記配線溝１９の内部に前記導電性膜２０を残すことにより配線層（第１導電層）２１、前記電荷取り出し部２および前記電荷放出層６を形成する。その結果、この後の工程において、スパッタリング法やＣＶＤ法による成膜、アッシング（炭化）によるフォトレジスト膜の除去、エッチングおよび半導体不純物のドーピング等の処理をプラズマプロセスにて行う場合、プラズマによって発生した電荷を、図１０に示す前記配線層２１、前記ｐ型ウェル９、前記電荷取り出し部２および前記電荷放出層６を経由する電荷放出経路に従って前記半導体基板７の裏面へ急速に放出できるようになる。そのため、前記ゲート電極１３に高い電圧が加わることを防ぎ、前記ゲート絶縁膜１２が破壊することを防ぐことができる。
【００３５】また、前記電荷放出経路にあたる前記配線層２１、前記電荷取り出し部２および前記電荷放出層６は同時に形成されるため、前記前記ＳＯＩ絶縁層に導電部位を形成することで電荷放出経路を形成する場合に比べ工程数は少なくなり、製造コストを低く抑えることができる。
【００３６】次に、図１１に示すように、前記半導体基板７の全面に、窒化シリコン膜を堆積してバリア絶縁膜２２を堆積する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。そのバリア絶縁膜２２は、前記配線層２１、前記電荷取り出し部２および前記電荷放出層６の主導電層を形成する銅の拡散を抑制する機能を有する。これにより、この後の工程にて堆積される絶縁膜２３への銅の拡散を防止して、その絶縁膜２３の絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、前記バリア絶縁膜２２は、後の工程においてエッチングを行なう場合には、エッチストッパ層としても機能する。
【００３７】続いて、バリア絶縁膜２２の表面に、膜厚が約４００ｎｍの絶縁膜２３を堆積して、本実施の形態１の半導体集積回路装置は略完成する。前記絶縁膜２３は、塗布法にて堆積されたＳＯＧ膜、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜、窒化シリコン膜、または、さらに複数の種類の絶縁膜を組み合わせたものであってもよく、低誘電率膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００３８】本実施の形態１の半導体集積回路装置の製造方法によれば、プラズマプロセスによって発生する電荷を配線層２１、電荷取り出し部２および電荷放出層６を通して半導体基板７の裏面へ急速に放出するため、ゲート絶縁膜１２の破壊を防ぐことができる。そのため、半導体集積回路装置の信頼性および歩留まりを向上させることが可能となる。」
　
　００２０段落の「図１は、本発明の実施により製造される半導体集積回路装置を搭載する半導体チップの一例を示した平面図である。」との記載、００２２段落の「図３は、前記半導体チップ１が形成される半導体基板（ウェハ）の一例を示した平面図である。図４中で示す非半導体チップ領域（半導体基板外周部）４に対しては、前記電荷取り出し部２に電気的に接続される電荷取り出しパターン２ａがパターニングされるため、前記電荷取り出し部２は、全て前記非半導体チップ領域（半導体基板外周部）４に電気的に接続され、最終的に半導体基板（ウェハ）端部５より半導体基板の裏面へ電荷を放出することが可能となる。」との記載及び図１、４より、「半導体基板」に「半導体集積回路装置を搭載する半導体チップ１」が複数形成されていること、及び、「非半導体チップ領域（半導体基板外周部）４」が、「半導体チップ１」が形成されている領域を包囲していることは、明らかである。
　また、００２３段落の「図５に示すように、前記非半導体チップ領域（半導体基板外周部）４に前記電荷取り出し部２をパターニングする代わりに、全面配線層またはダミーパターンからなる電荷放出層（第３導電層）６を形成してもよい。」との記載及び図４、５より、「全面配線層」「からなる電荷放出層（第３導電層）６」が、「非半導体チップ領域（半導体基板外周部）４」に形成されていることは、明らかである。
　また、００３０段落の「図７に示すように、前記半導体基板７上に・・・酸化シリコン膜を堆積した後、たとえば、その酸化シリコン膜をＣＭＰ法にて研磨することにより、その表面が平坦化された絶縁膜１７を形成する。」との記載、００３１段落の「図８に示すように、前記半導体基板７上の絶縁膜１７に、フォトリソグラフィ技術を用いて接続孔１８および配線溝１９を形成する。」との記載、００３４段落の「図１０に示すように、・・・前記接続孔１８および前記配線溝１９の内部に前記導電性膜２０を残すことにより配線層（第１導電層）２１、前記電荷取り出し部２および前記電荷放出層６を形成する。その結果、この後の工程において、・・・プラズマによって発生した電荷を、図１０に示す前記配線層２１、前記ｐ型ウェル９、前記電荷取り出し部２および前記電荷放出層６を経由する電荷放出経路に従って前記半導体基板７の裏面へ急速に放出できるようになる。」との記載及び図７、８、１０より、「電荷放出層６」が形成される領域にも「絶縁膜１７」、「接続孔１８」及び「配線溝１９」が形成されること、及び、「電荷放出層６」が「接続孔１８」を介して「半導体基板７」に電気的に接続されていることは、明らかである。
　
　よって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
「半導体集積回路装置を搭載する半導体チップ１が複数形成されている領域と、前記半導体チップ１が複数形成されている領域を包囲する非半導体チップ領域（半導体基板外周部）４と、を備える半導体基板７と、
　前記半導体基板７上に形成された絶縁膜１７と、
　前記半導体基板７上の前記絶縁膜１７上に形成され、配線溝１９の内部に残された導電性膜２０からなる電荷放出層６と、
　前記半導体基板７上の前記絶縁膜１７に形成された接続孔１８とを有し、
　前記電荷放出層６は、前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からなり、
　前記絶縁膜１７、前記接続孔１８及び前記配線溝１９は、前記電荷放出層６が形成される領域に形成されており、
　前記電荷放出層６は、前記接続孔１８を介して前記半導体基板７に電気的に接続されている、
　半導体基板。」
　
　
第５．対比
　本願発明と刊行物発明とを対比・検討する。
（ア）刊行物発明の「半導体集積回路装置を搭載する半導体チップ１が複数形成されている領域」に、「複数」の「半導体集積回路装置」を有することは明らかであって、この「複数」の「半導体集積回路装置」は、本願発明の「複数の半導体装置」に相当するから、刊行物発明の「半導体集積回路装置を搭載する半導体チップ１が複数形成されている領域」は、本願発明の「複数の半導体装置が形成される半導体装置形成領域」に相当する。
（イ）刊行物発明の「非半導体チップ領域（半導体基板外周部）４」は、「前記半導体チップ１が複数形成されている領域を包囲」しており、また、半導体チップが形成されていないことは明らかであるから、導電層パターンが形成されないことは別にして、本願発明の「周辺領域」に相当し、刊行物発明の「前記半導体チップ１が複数形成されている領域を包囲する非半導体チップ領域（半導体基板外周部）４」は、本願発明の「前記半導体装置形成領域を包囲し且つ前記半導体装置」「が形成されない周辺領域」に相当する。
（ウ）刊行物発明の「前記電荷放出層６は、前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からなり」、また、「前記絶縁膜１７」「は、前記電荷放出層６が形成される領域に形成されて」いるから、「絶縁膜１７」が「非半導体チップ領域（半導体基板外周部）４」、すなわち本願発明の「周辺領域」に形成されていることは明らかである。したがって、刊行物発明の「前記半導体基板７上に形成された絶縁膜１７」は、本願発明の「前記半導体基板上に形成され、前記周辺領域上を覆う絶縁層」に相当する。
（エ）刊行物発明の「前記電荷放出層６は、前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からな」るから、刊行物発明の「前記半導体基板７上の前記絶縁膜１７上に形成され、配線溝１９の内部に残された導電性膜２０からなる電荷放出層６」は、パターンの形成されていないことは別にして、本願発明の「前記絶縁層上に形成され、前記周辺領域上に位置する」「導電層」に相当する。
（オ）刊行物発明の「前記電荷放出層６は、前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からなり」、また、「前記接続孔１８」「は、前記電荷放出層６が形成される領域に形成されて」いるから、「接続孔１８」が「非半導体チップ領域（半導体基板外周部）４」、すなわち本願発明の「周辺領域」に形成されていることは明らかである。したがって、刊行物発明の「前記半導体基板７上の前記絶縁膜１７に形成された接続孔１８」は、本願発明の「前記絶縁層の前記周辺領域上に位置する領域に」「設けられ」た「コンタクトホール」に相当する。
（カ）刊行物発明の「前記電荷放出層６は、前記接続孔１８を介して前記半導体基板７に電気的に接続されている」構成は、本願発明の「前記導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されている」構成に相当する。
　
　したがって、本願発明と刊行物発明とは、
「複数の半導体装置が形成される半導体装置形成領域と、前記半導体装置形成領域を包囲し且つ前記半導体装置が形成されない周辺領域とを備える半導体基板と、
前記半導体基板上に形成され、前記周辺領域上を覆う絶縁層と、
前記絶縁層上に形成され、前記周辺領域上に位置する導電層とを有し、
前記絶縁層の前記周辺領域上に位置する領域にはコンタクトホールが設けられ、前記導電層は、前記コンタクトホールを介して前記半導体基板に電気的に接続されていることを特徴とする半導体基板の構造。」
である点で一致し、以下の点で相違する。
　
（１）相違点１
　本願発明は、「前記半導体装置形成領域を包囲し且つ前記半導体装置および導電層パターンが形成されない周辺領域」であって、「周辺領域」において「導電層パターンが形成されない」のに対して、刊行物発明は、「前記半導体チップ１が複数形成されている領域を包囲する非半導体チップ領域（半導体基板外周部）４」であって、「非半導体チップ領域（半導体基板外周部）４」において「電荷放出層６」のパターンが形成されないか否かが明らかでない点。
（２）相違点２
　本願発明は、「前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層」であって、「周辺領域上に位置する」「導電層」は「パターンの形成されていない」ものであるのに対して、刊行物発明は、「前記半導体基板７上の前記絶縁膜１７上に形成され、配線溝１９の内部に残された導電性膜２０からなる電荷放出層６」に関して、「前記電荷放出層６は、前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からな」るものの、「電荷放出層６」がパターンの形成されていないものか否かが明らかでない点。
　
　
第６．当審の判断
　以下、上記各相違点ついてそれぞれ検討するが、まず、相違点２から検討する。
　
（１）相違点２について
（ア）刊行物発明の「電荷放出層６」は、「前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からな」るものである。
（イ）ここで、「全面配線層」について検討すると、刊行物１の００２３段落には、「なお、図５に示すように、前記非半導体チップ領域（半導体基板外周部）４に前記電荷取り出し部２をパターニングする代わりに、全面配線層またはダミーパターンからなる電荷放出層（第３導電層）６を形成してもよい。この時、前記電荷放出層６は、必ずしも全面が金属である必要はない。」と記載されており、「全面配線層またはダミーパターンからなる電荷放出層（第３導電層）６を形成してもよい」のであるから、「電荷放出層（第３導電層）６」として「全面配線層」と「ダミーパターン」とを択一的に選べることが開示され、また、「前記電荷放出層６は、必ずしも全面が金属である必要はない」のであるから、「電荷放出層６」として「全面が金属である」場合と「全面が金属で」ない場合とを択一的に選べることが開示されているといえる。
　そして、「ダミーパターン」は、「パターン」として通常「全面が金属で」ない場合に対応するものと認められるから、「全面配線層」は、「全面が金属である」場合に対応するものと認められる。
（ウ）よって、刊行物発明の「前記半導体基板７上の前記絶縁膜１７上に形成され、配線溝１９の内部に残された導電性膜２０からなる電荷放出層６」は、「前記非半導体チップ領域（半導体基板外周部）４に形成された全面配線層からな」り、「配線溝１９の内部に」形成されてはいるものの、少なくとも本願発明の「周辺領域」に相当する「前記非半導体チップ領域（半導体基板外周部）４」上においては、「全面が金属であ」ってパターンが形成されていないから、本願発明の「前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層」との構成を備えており、相違点２は実質的なものでない。
　
（エ）上記（ア）ないし（ウ）で検討したとおり、相違点２は実質的なものでないが、仮に、刊行物発明の「電荷放出層６」が、「配線溝１９の内部に」形成されたものであることをもって、本願発明の「パターンの形成されていない導電層」には該当せず、相違点２が実質的なものであるとした場合について、さらに検討する。
（オ）刊行物１の００３５段落の「前記電荷放出経路にあたる前記配線層２１、前記電荷取り出し部２および前記電荷放出層６は同時に形成されるため、前記前記ＳＯＩ絶縁層に導電部位を形成することで電荷放出経路を形成する場合に比べ工程数は少なくなり、製造コストを低く抑えることができる。」との記載より、「電荷放出層６」が「配線層２１」及び「電荷取り出し部２」と「同時に形成され」ることによって、「工程数は少なくなり、製造コストを低く抑える」ことが記載されている。すなわち、「配線層２１」の形成方法として、「絶縁膜１７」に「接続孔１８」及び「配線溝１９」を形成してから、これらの「接続孔１８」及び「配線溝１９」に「導電性膜２０」を埋め込むという、いわゆるデュアルダマシンプロセスが採用されているために、「電荷放出層６」の形成に対しても、同一工程で形成できるデュアルダマシンプロセスを採用しているといえる。
（カ）また、半導体装置製造の技術分野において、多層配線構造の形成方法として、コンタクトホールにまず導電プラグを埋め込み、さらに配線層を形成してから、当該配線層間及び当該配線層上に絶縁膜を形成するという方法は、デュアルダマシンプロセスよりも以前から用いられていた周知技術であり、刊行物発明においても、「配線層２１」の形成方法として、上記周知技術を採用することは、当業者が適宜なし得たことである。
（キ）そして、刊行物発明の「配線層２１」の形成方法として上記周知技術を採用する際に、「電荷放出層６」を「配線層２１」と同一工程で形成するという目的で、「電荷放出層６」の形成に対しても上記周知技術を適用することは極めて自然なことであるから、結果として、刊行物発明において、本願発明のごとく、「前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
（２）相違点１について
（ア）上記「（１）相違点２について」の（ア）ないし（ウ）で検討したとおり、刊行物発明は、本願発明の「前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層」との構成を備えているから、刊行物発明の「非半導体チップ領域（半導体基板外周部）４」には、「電荷放出層６」のパターンが形成されないことになる。
　よって、刊行物発明は、実質的に本願発明の「前記半導体装置形成領域を包囲し且つ前記半導体装置および導電層パターンが形成されない周辺領域」との構成を備えており、相違点１は実質的なものでない。
（イ）仮に、相違点１が実質的なものであるとしても、上記「（１）相違点２について」の（エ）ないし（キ）で検討したとおり、刊行物発明において、本願発明の「前記絶縁層上に形成され、前記周辺領域上に位置するパターンの形成されていない導電層」との構成を備えたものとなすことは、当業者が適宜なし得たことであるから、その場合には当然に、刊行物発明の「非半導体チップ領域（半導体基板外周部）４」には、「電荷放出層６」のパターンが形成されないことになる。
　よって、刊行物発明において、本願発明のごとく、「前記半導体装置形成領域を包囲し且つ前記半導体装置および導電層パターンが形成されない周辺領域」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
　したがって、相違点１及び相違点２は実質的なものではなく、本願発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができず、仮に、相違点１及び相違点２が実質的なものであるとしても、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
第７．むすび
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、特許法第２９条第１項第３号または特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。