(57)【特許請求の範囲】
【請求項１】
２つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき２つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、
該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備し、
前記周波数誤差検出部は、
前記位相誤差信号の微分を計算して出力する微分器と、
該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、
２つの信号の周波数の大小関係を表わす複数の状態の１つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む位相周波数検出器。
【請求項２】
前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第１の状態、２つの信号の周波数の関係が第１の状態とは逆の関係にある第３の状態およびそれらのいずれでもない第２の状態からなる３つの状態のいずれかを保持し、
該状態保持器が第１の状態を保持しているときにダウン信号が発生すると第１の状態を維持しアップ信号が発生すると第１の状態から第２の状態へ遷移し、
該状態保持器が第２の状態を保持しているときにダウン信号が発生すると第１の状態に遷移しアップ信号が発生すると第３の状態へ遷移し、
該状態保持器が第３の状態を保持しているときにダウン信号が発生すると第２の状態に遷移しアップ信号が発生すると第３の状態を維持する請求項１記載の位相周波数検出器。
【請求項３】
前記信号修正部は、前記状態保持器が第２の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第１の状態または第３の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項２記載の位相周波数検出器。
【請求項４】
前記信号修正部は、
前記状態保持器が第２の状態を出力するときゼロ値を選択し第１および第３の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、
前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項２記載の位相周波数検出器。
【請求項５】
前記状態保持器が所定期間連続して第２の状態を出力し続けるとき一方の信号が他方の信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項２記載の位相周波数検出器。
【請求項６】
入力信号の位相を発振器の出力信号の位相と比較して２つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、
該位相誤差信号の時間的変化に基づき２つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、
該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、
該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備し、
前記周波数誤差検出部は、
前記位相誤差信号の微分を計算して出力する微分器と、
該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、
２つの信号の周波数の大小関係を表わす複数の状態の１つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む位相ロックループ回路。
【請求項７】
前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第１の状態、２つの信号の周波数の関係が第１の状態とは逆の関係にある第３の状態およびそれらのいずれでもない第２の状態からなる３つの状態のいずれかを保持し、
該状態保持器が第１の状態を保持しているときにダウン信号が発生すると第１の状態を維持しアップ信号が発生すると第１の状態から第２の状態へ遷移し、
該状態保持器が第２の状態を保持しているときにダウン信号が発生すると第１の状態に遷移しアップ信号が発生すると第３の状態へ遷移し、
該状態保持器が第３の状態を保持しているときにダウン信号が発生すると第２の状態に遷移しアップ信号が発生すると第３の状態を維持する請求項６記載の位相ロックループ回路。
【請求項８】
前記信号修正部は、前記状態保持器が第２の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第１の状態または第３の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項７記載の位相ロックループ回路。
【請求項９】
前記信号修正部は、
前記状態保持器が第２の状態を出力するときゼロ値を選択し第１および第３の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、
前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項７記載の位相ロックループ回路。
【請求項１０】
前記状態保持器が所定期間連続して第２の状態を出力し続けるとき発振器の出力信号が入力信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項７記載の位相ロックループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの信号間の位相差を表わす位相誤差信号の時間的変化から２つの信号間の周波数誤差を検出して位相誤差信号を修正して出力する位相周波数検出器およびそれが組み込まれた位相ロックループ回路に関する。
【０００２】
【従来の技術】
ＩＦ（中間周波）信号から搬送波を再生するためにＰＬＬ（位相ロックループ）回路が使用されている。この場合において、入力されたＩＦ信号に９０°位相が相異なる２つの再生搬送波が乗算されてＩ相信号およびＱ相信号からなるベースバント信号が生成される。これらをＡ／Ｄ変換器でディジタル信号に変換し、ｔａｎ−１（Ｑ／Ｉ）の値が格納されているＲＯＭにアドレスとしてＩ相およびＱ相信号の値を与えることにより、入力信号と再生搬送波との間の位相誤差信号が生成される。生成された位相誤差信号から低域通過フィルタで高域成分を除いたもので再生搬送波の周波数が制御される。
【０００３】
【発明が解決しようとする課題】
上記のようにして生成される位相誤差信号は関数ｔａｎ−１の周期性のために±１８０°の範囲内で周期的に変化する。そのため、入力信号の周波数と再生搬送波の周波数が離れている場合、同期できなかったり同期するまでの時間が著しく長くなるという問題がある。
【０００４】
したがって本発明の目的は、２つの信号間の位相誤差に周波数差を加味した周波数位相誤差信号を生成する位相周波数検出器、およびそれが組み込まれて２つの信号の周波数が離れている場合でも短時間で同期を達成し得る位相ロックループ回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、２つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき２つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備する位相周波数検出器が提供される。
【０００６】
本発明によれば、入力信号の位相を発振器の出力信号の位相と比較して２つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、該位相誤差信号の時間的変化に基づき２つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備する位相ロックループ回路もまた提供される。
【０００７】
【発明の実施の形態】
図１は入力信号に再生搬送波を同期させる従来のＰＬＬ回路の構成を示す。図１において、電圧制御発振器１０の出力から９０°移相器１２によって位相が９０°だけ異なる２つの搬送波が形成され、乗算器１４，１６で入力信号に乗算されてＩ相信号およびＱ相信号が生成される。これらはＡ／Ｄ変換器１８，２０でディジタル信号に変換され、ＲＯＭ２２にアドレスとして与えられる。ＲＯＭ２２からは位相誤差ｔａｎ−１（Ｑ／Ｉ）が出力され、低域通過フィルタ２４およびＤ／Ａ変換器２６を経て電圧制御発振器１０へ周波数制御信号として与えられる。
【０００８】
図２の（ａ）欄は電圧制御発振器１０の周波数が入力信号の周波数から離れているときの位相誤差信号の時間変化を示す。図２（ａ）からわかるように、両者に一定の周波数差があるとき、位相誤差は時間とともに一定速度で増加し、最大値（＋１８０°）に達すると最小値（−１８０°）まで不連続にジャンプする。周波数の大小関係が図２（ａ）と逆である場合には、図３の（ａ）欄に示すように位相誤差信号は一定速度で減少し、最小値（−１８０°）に達したら最大値（＋１８０°）へ不連続にジャンプする。
【０００９】
本発明では、これらの位相ジャンプの方向を検出することによって両信号の周波数の大小関係を決定するための信号を生成する。すなわち、図２（ａ）の場合、位相誤差信号の微分、すなわち、位相誤差信号の前回値からの変化分は図２の（ｂ）欄に示すようになる。これを負の比較値（例えば−９０°）と比較することによって負方向への位相のジャンプを検出して図２の（ｃ）欄に示すようにアップ信号を生成する。また、図３（ｂ）に示すように、正の比較値（例えば＋９０°）と比較することによって、正方向への位相ジャンプを検出し、図３（ｃ）に示すようにダウン信号を生成する。
【００１０】
図４は本発明の一実施例に係る位相周波数検出器の構成を示す。ジャンプ検出部３０は、位相比較器（例えば図１の乗算器１４，１６およびＲＯＭ２２）からの位相誤差信号から前述のようにして位相ジャンプを検出してアップ信号またはダウン信号を出力する。状態記憶部３２は２つの信号の周波数の大小関係に対応する状態を保持し、アップ信号およびダウン信号に応じてその状態を遷移させる。保持部３４は状態記憶部３２が出力する、周波数の大小関係に対応する状態に応じて位相誤差信号を通過させあるいは保持する。
【００１１】
図５はジャンプ検出部３０の構成を示す。フリップフロップ３６はクロック（図示せず）に同期して位相誤差信号を保持する。減算器３８は位相誤差信号の現在値からフリップフロップ３６に保持された前回値を差し引いて前回値からの差分すなわち微分を生成する。比較器４０は減算器３８の出力を負の比較値例えば−９０°と比較し、それよりも低ければ図２（ｃ）に示すようなアップ信号を出力する。比較器４２は減算器３８の出力を正の比較値たとえば＋９０°と比較しそれよりも高ければ図３（ｃ）に示すようにダウン信号を出力する。
【００１２】
図４の状態記憶部３２はたとえば図６に示すように、オーバーフローおよびアンダーフロー制御のついたアップダウンカウンタ４４で実現される。アップダウンカウンタ４４の状態遷移図を図８に示す。図８において“ｓｔａｔｅ１”は一方の信号の周波数が他方よりも大である状態を示し、“ｓｔａｔｅ−１”はその逆の状態を示し、“ｓｔａｔｅ０”は両者の周波数がほぼ等しい状態を示す。状態“ｓｔａｔｅ１”でダウン信号が入力されると“ｓｔａｔｅ０”に遷移し、さらにダウン信号が入力されると“ｓｔａｔｅ−１”に遷移し、さらにダウン信号が入力されると“ｓｔａｔｅ−１”に停まる。“ｓｔａｔｅ−１”でアップ信号が入力されると“ｓｔａｔｅ０”へ遷移し、さらにアップ信号が入力されると“ｓｔａｔｅ１”へ遷移し、さらにアップ信号が入力されると“ｓｔａｔｅ１”に停まる。
【００１３】
図７は図４の保持部３４の詳細の一例を示す。ＯＲ回路４８の出力は、状態が“ｓｔａｔｅ０”から“ｓｔａｔｅ１”へ変化したときまたは“ｓｔａｔｅ０”から“ｓｔａｔｅ−１”へ変化したとき、“偽”から“真”へと変化する。ラッチ４６はこのとき位相誤差信号をラッチして周波数位相誤差信号として出力する。状態が“ｓｔａｔｅ０”である間は位相誤差信号をそのまま通過させて周波数位相誤差信号として出力する。この結果、周波数位相誤差信号は図９中実線で示すようになる。図９からわかるように、２つの符号の周波数がほぼ等しい“ｓｔａｔｅ０”では周波数位相誤差信号は２つの信号の位相差に応じて直接的に変化し、“ｓｔａｔｅ１”または“ｓｔａｔｅ−１”では一定値に保たれる。したがって、この信号をＰＬＬ回路の周波数制御に用いれば、２つの信号の周波数が離れていても短時間で同期を達成することができる。
【００１４】
図１０は本発明の位相周波数検出器を搬送波再生のためのＰＬＬ回路に用いた例を示す。図１との相異は、ＲＯＭ２２と低域通過フィルタ２４の間に本発明の位相周波数検出器５０が挿入されている点にある。位相周波数検出器５０はＲＯＭ２２が出力する位相誤差信号から前述のようにして周波数差を検出してそれに基いて位相誤差信号を修正し、周波数位相誤差信号として出力する。これにより、入力信号と発振器１０の出力の周波数が離れていても短期間で同期を達成することができる。
【００１５】
図１１はＰＬＬ回路の他の例を示す。図１０のＤ／Ａ変換器２６および電圧制御発振器１０に代えて、図１１では数値制御発振器５２およびＤ／Ａ変換器５４が使用されている。
図１２はＰＬＬ回路のさらに他の例を示す。図１１の９０°移相器１２を使用する代わりに、図１２では、２つの数値制御発振器５６，５８で互いに位相が９０°異なる２つの信号をディジタル信号の形で発生し、２つのＤ／Ａ変換器６０，６２でアナログ信号に変換して乗算器１４，１６に与えている。
【００１６】
図１３は本発明の位相周波数検出器の他の例を示す。図４の保持部３４に代えて図１３の位相周波数検出器では拡大部６４が使用される。
図１４は拡大部６４の詳細な構成を示す。セレクタ６６はｓｔａｔｅ１，ｓｔａｔｅ０，ｓｔａｔｅ−１に対してそれぞれ１８０°，０°，−１８０°を選択して出力する。加算器６８は位相誤差信号にセレクタ６６が選択した値を加算して周波数位相誤差検出信号として出力する。図１５の実線はこの周波数位相誤差信号を示す。ｓｔａｔｅ１およびｓｔａｔｅ−１では２つの信号の周波数の大小関係に応じて誤差信号が拡大されるので、周波数が離れていても短時間で同期を達成することができる。
【００１７】
図１６および図１７はそれぞれ図４および図１３の位相周波数検出器に、２つの信号の周波数が一致してＰＬＬがロックしたことを示すロック検出信号を出力するロック検出部７０を付加したものを示す。ロック検出部７０は例えば図１８に示すようにカウンタ７２で実現される。カウンタ７２のリセット入力には信号“ｓｔａｔｅ０”が接続され、ロック信号はカウンタ７２のキャリ出力から取り出される。キャリ出力はカウンタ７２のホールド入力に接続される。図１９に示すように、状態がｓｔａｔｅ０のときカウンタ７２はアップカウントされ、それ以外のｓｔａｔｅ１またはｓｔａｔｅ−１のときリセットされる。ｓｔａｔｅ０が所定回数続くとカウンタ７２はカウンタ７２からキャリが出力されその値でホールドされる。すなわち、所定の保護時間の間ｓｔａｔｅ０が続くと位相同期が確立したとしてロック信号が出力される。保護時間の長さはループの応答時間等を考慮して決められる。
【００１８】
【発明の効果】
以上説明したように本発明によれば、位相誤差に周波数差を加味した周波数位相誤差信号が得られ、これを用いてＰＬＬを制御することにより２つの信号間で周波数が離れている場合でも短時間で同期を達成することができる。
【図面の簡単な説明】
【図１】従来のＰＬＬ回路を示すブロック図である。
【図２】２つの信号間で周波数が離れている場合の位相誤差信号、その微分およびアップ信号を表わす波形図である。
【図３】周波数の大小関係が図２と逆の場合の位相誤差信号、その微分およびダウン信号を表わす波形図である。
【図４】本発明の一実施例に係る位相周波数検出器の構成を示すブロック図である。
【図５】ジャンプ検出部３０の詳細な構成を示す回路図である。
【図６】状態記憶部３２の詳細な構成を示す回路図である。
【図７】保持部３４の詳細な構成を示す回路図である。
【図８】状態記憶部３２の状態遷移図である。
【図９】図４の回路の周波数位相誤差信号を示すグラフである。
【図１０】本発明の位相周波数検出器を使用したＰＬＬ回路の一例のブロック図である。
【図１１】本発明の位相周波数検出器を用いたＰＬＬ回路の他の例のブロック図である。
【図１２】本発明の位相周波数検出器を用いたＰＬＬ回路の他の例のブロック図である。
【図１３】本発明の位相周波数検出器の他の例を示すブロック図である。
【図１４】拡大部６４の詳細な構成を示す回路図である。
【図１５】図１３の回路の周波数位相誤差信号を示すグラフである。
【図１６】ロック検出部７０が付加された位相周波数検出器のブロック図である。
【図１７】ロック検出部７０が付加された位相周波数検出器の他の例のブロック図である。
【図１８】ロック検出部７０の詳細な構成を示す回路図である。
【図１９】ロック検出部の動作を示す波形図である。
【符号の説明】
１０…電圧制御発振器
１２…９０°移相器
１４，１６…乗算器
１８，２０…Ａ／Ｄ変換器
２２…ＲＯＭ
２４…低域通過フィルタ
２６…Ｄ／Ａ変換器
３６…フリップフロップ
３８…減算器
５０…位相周波数検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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