(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）個の遅延素子がリング状に接続されてなる第１および第２のリング発振器と、
前記第２のリング発振器の第ｉ（ｉは整数：１≦ｉ≦ｎ）段の遅延素子の出力と前記第１のリング発振器の第ｉ段の遅延素子の出力との間、および前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路と
を備えた発振回路。
【請求項２】
請求項１記載の発振回路において、
前記位相結合回路は、それぞれ、
第１および第２の端子と、
ソースが電源に接続された一の導電型の第１および第２のトランジスタとを備え、
前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、
前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されている
ことを特徴とする発振回路。
【請求項３】
請求項１記載の発振回路において、
前記第１のリング発振器の一の遅延素子の出力と、前記第２のリング発振器の，この一の遅延素子の出力信号と位相が直交する信号が出力される遅延素子の出力とを入力とする排他的論理和回路を備えた
ことを特徴とする発振回路。
【請求項４】
請求項３記載の発振回路において、
前記ｎは３であり、
前記排他的論理和回路は、前記第１のリング発振器の第ｉ段の遅延素子の出力と、前記第２のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力とを入力とする
ことを特徴とする発振回路。
【請求項５】
請求項１記載の発振回路において、
前記位相結合回路は、その位相結合強度が可変に構成されている
ことを特徴とする発振回路。
【請求項６】
請求項５記載の発振回路において、
前記位相結合回路は、それぞれ、
第１および第２の端子と、制御端子と、
前記制御端子から電流量を制御可能に構成された電流源と、
ソースが前記電流源に接続された一の導電型の第１および第２のトランジスタとを備え、
前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、
前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されている
ことを特徴とする発振回路。
【請求項７】
請求項５記載の発振回路において、
前記位相結合回路は、それぞれ、
第１および第２の端子と、制御端子と、
ソースが電源に接続された一の導電型の第１および第２のトランジスタと、
前記制御端子にゲートが接続され、かつ、ソースが前記第１のトランジスタのドレインに接続された一の導電型の第３のトランジスタと、
前記制御端子にゲートが接続され、かつ、ソースが前記第２のトランジスタのドレインに接続された一の導電型の第４のトランジスタとを備え、
前記第１の端子に対して前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第４のトランジスタのドレインが接続されてなり、
前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されている
ことを特徴とする発振回路。
【請求項８】
請求項５記載の発振回路において、
第１および第２の位相制御端子、並びに周波数制御端子を備え、
前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第ｉ段の遅延素子の出力との間に設けられた位相結合回路からなる第１の位相結合回路群は、その位相結合強度が前記第１の位相制御端子から制御可能に構成されており、
前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）段の遅延素子の出力との間に設けられた位相結合回路からなる第２の位相結合回路群は、その位相結合強度が前記第２の位相制御端子から制御可能に構成されており、かつ、
各遅延素子は、その遅延時間が前記周波数制御端子から制御可能に構成されている
ことを特徴とする発振回路。
【請求項９】
位相比較器と、この位相比較器の出力に応じて発振状態を変化させる発振回路とを有する位相同期回路であって、
前記発振回路は、
請求項８記載の発振回路であって、前記第１または第２のリング発振器の一の遅延素子の出力をその出力とするものであり、前記周波数制御端子からその発振周波数が制御され、かつ、前記第１および第２の位相制御端子からその出力位相が制御される
位相同期回路。
【請求項１０】
ｎ（ｎは２以上の整数）個の遅延素子がリング状に接続されてなるｍ（ｍは２以上の整数）個のリング発振器と、
前記第ｋ（ｋは整数：１≦ｋ≦（ｍ−１））のリング発振器における第ｉ（ｉは整数：１≦ｉ≦ｎ）段の遅延素子の出力と第（ｋ＋１）のリング発振器の第ｉの遅延素子の出力との間、および前記第ｍのリング発振器の第ｉの遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路とを備えた
発振回路。
【請求項１１】
ｎ（ｎは２以上の整数）個の遅延素子が直列に接続されてなる第１および第２の信号遅延回路と、
前記第２の信号遅延回路の第ｉ（ｉは整数：１≦ｉ≦（ｎ−１））段の遅延素子の出力と前記第１の信号遅延回路の第ｉ段の遅延素子の出力との間、前記第２の信号遅延回路の第ｉ段の遅延素子の出力と前記第１の信号遅延回路の第（ｉ＋１）段の遅延素子の出力との間、および前記第２の信号遅延回路の第ｎ段の遅延素子の出力と前記第１の信号遅延回路の第ｎ段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路とを備えた
位相補間回路。
【請求項１２】
信号が伝搬する回路に設けられた第１，第２，第３の遅延素子と、
前記第１の遅延素子の出力と前記第２の遅延素子の出力との間に設けられ、この第１および第２の遅延素子の出力信号の位相関係を安定させる第１の位相結合回路と、
前記第１の遅延素子の出力と前記第３の遅延素子の出力との間に設けられ、この第１および第３の遅延素子の出力信号の位相関係を安定させる第２の位相結合回路とを備えた
位相調整回路。
【請求項１３】
請求項１２記載の位相調整回路において、
前記第１の遅延素子は、リング発振器を構成しており、
前記第２および第３の遅延素子は、他のリング発振器を構成している
ことを特徴とする位相調整回路。
【請求項１４】
請求項１３記載の位相調整回路において、
前記第２および第３の遅延素子は、同一のリング発振器を構成している
ことを特徴とする位相調整回路。
【請求項１５】
請求項１２記載の位相調整回路において、
前記第１の遅延素子は、信号遅延回路を構成しており、
前記第２および第３の遅延素子は、他の信号遅延回路を構成している
ことを特徴とする位相調整回路。
【請求項１６】
請求項１５記載の位相調整回路において、
前記第２および第３の遅延素子は、同一の信号遅延回路を構成している
ことを特徴とする位相調整回路。
【請求項１７】
第１および第２の端子と、
一の導電型の第１および第２のトランジスタとを備え、
前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、
前記第１および第２の端子における信号の位相関係を安定させる
位相結合回路。
【請求項１８】
請求項１７記載の位相結合回路において、
制御端子と、
前記制御端子から電流量を制御可能に構成された電流源とを備え、
前記第１および第２のトランジスタのソースは、電源の代わりに前記電流源に接続されている
ことを特徴とする位相結合回路。
【請求項１９】
請求項１７記載の位相結合回路において、
制御端子と、
前記制御端子にゲートが接続された一の導電型の第３および第４のトランジスタとを備え、
前記第１のトランジスタのドレインは前記第１の端子の代わりに前記第３のトランジスタのソースに接続され、かつ、前記第３のトランジスタのドレインが前記第１の端子と接続され、
前記第２のトランジスタのドレインは前記第２の端子の代わりに前記第４のトランジスタのソースに接続され、かつ、前記第４のトランジスタのドレインが前記第２の端子と接続されてなる
ことを特徴とする位相結合回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相同期回路やＤＬＬ（ディレイロックループ）回路に用いられる発振回路や遅延回路の性能向上に関する。
【０００２】
【従来の技術】
近年、通信機器や通信インターフェースの高速化に伴い、位相同期回路やＤＬＬ回路の性能向上が必須の課題になっている。このため、位相同期回路やＤＬＬ回路に用いられる発振回路や遅延回路についても、より一層の性能向上が望まれている。
【０００３】
図１７は従来の発振回路としてのリング発振器の構成を示す図である。図１７では、３個の遅延回路１００ａ〜１００ｃをリング状に接続してリング発振器１００を構成している。この場合、各遅延素子１００ａ〜１００ｃをそれぞれ単純なＣＭＯＳインバータによって構成したとすると、リング発振器１００の発振中において位相状態が切り替わる時間刻みは、ＣＭＯＳインバータの遅延時間によって決定される。
【０００４】
【発明が解決しようとする課題】
高速のインターフェース回路では、より細かなタイミング調整が必要になる。そしてより細かなタイミング調整の実現のためには、インターフェース回路に用いられる発振回路の，発振中において位相状態が切り替わる時間刻みを、より細かく設定する必要がある。言い換えると、発振回路の位相状態の分解能をより高める必要がある。このため、図１７に示すような従来の発振回路では、発振回路を構成する遅延素子そのものの遅延時間を小さくすることによって、位相状態の分解能を高めていた。
【０００５】
ところが、遅延素子の遅延時間の短縮化には自ずと限界がある。図１８（ａ）に示すように、遅延素子の遅延時間には遅延素子の負荷容量および入力容量を充電するための容量充電時間と、遅延素子を構成するトランジスタを信号が通過するための内部通過時間とが含まれる。このうち容量充電時間は、負荷容量の充電時間については遅延素子の駆動電力を高めることによって小さくすることができる。一方、内部通過時間はトランジスタ内部を電子または正孔が通過するために要する時間で決定されるので、遅延素子の駆動電力をいかに高めてもある値よりは小さくはできない。したがって、図１８（ｂ）に示すように、駆動電力をいかに高めても、遅延素子の遅延時間の短縮化には自ずと限界がある。
【０００６】
すなわち、遅延素子の遅延時間は遅延素子の構造自体によってその下限値が決まってしまうので、発振回路の位相状態の分解能をこの下限値による限界以上に高めることはできない。また、遅延素子の遅延時間を限界近くまで短縮するためにはその駆動電力を高める必要があるが、これは回路の消費電力の面で好ましくない。
【０００７】
前記の問題に鑑み、本発明は、発振回路として、位相状態の分解能を、これを構成する遅延素子の遅延時間で決まる限界以上に高めることを可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、発振回路として、ｎ（ｎは２以上の整数）個の遅延素子がリング状に接続されてなる第１および第２のリング発振器と、前記第２のリング発振器の第ｉ（ｉは整数：１≦ｉ≦ｎ）段の遅延素子の出力と前記第１のリング発振器の第ｉ段の遅延素子の出力との間、および前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路とを備えたものである。
【０００９】
請求項１の発明によると、第２のリング発振器の第ｉ段の遅延素子の出力信号は、位相結合回路によって、第１のリング発振器の第ｉ段の遅延素子の出力信号との間の位相関係が安定し、かつ第１のリング発振器の第（ｉ＋１）段の遅延素子の出力信号との間の位相関係が安定するように、制御される。このため、各位相結合回路の位相結合強度がほぼ均一であるとすると、第２のリング発振器の第ｉ段の遅延素子の出力信号は、第１のリング発振器の第ｉ段および第（ｉ＋１）段の遅延素子の出力信号の中間の位相を有する。これにより、第１および第２のリング発振器は、その位相状態が、第１および第２のリング発振器を構成する遅延素子の遅延時間の１／２だけ時間的にずれた状態で、発振を維持する。この結果、発振中における位相状態の時間刻みは遅延素子の遅延時間のほぼ１／２にまで細かくなる。したがって、発振回路の位相状態の分解能を、第１および第２のリング発振器を構成する遅延素子の遅延時間で決まる限界のほぼ２倍まで高めることが可能になる。
【００１０】
そして、請求項２の発明では、前記請求項１の発振回路における位相結合回路は、それぞれ、第１および第２の端子と、ソースが電源に接続された一の導電型の第１および第２のトランジスタとを備え、前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されているものとする。
【００１１】
また、請求項３の発明では、前記請求項１の発振回路は、前記第１のリング発振器の一の遅延素子の出力と、前記第２のリング発振器の，この一の遅延素子の出力信号と位相が直交する信号が出力される遅延素子の出力とを入力とする排他的論理和回路を備えたものとする。
【００１２】
さらに、請求項４の発明では、前記請求項３の発振回路において、前記ｎは３であり、前記排他的論理和回路は、前記第１のリング発振器の第ｉ段の遅延素子の出力と、前記第２のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力とを入力とするものとする。
【００１３】
また、請求項５の発明では、前記請求項１の発振回路における位相結合回路は、その位相結合強度が可変に構成されているものとする。
【００１４】
そして、請求項６の発明では、前記請求項５の発振回路における位相結合回路は、それぞれ、第１および第２の端子と、制御端子と、前記制御端子から電流量を制御可能に構成された電流源と、ソースが前記電流源に接続された一の導電型の第１および第２のトランジスタとを備え、前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子とに対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されているものとする。
【００１５】
また、請求項７の発明では、前記請求項５の発振回路における位相結合回路は、それぞれ、第１および第２の端子と、制御端子と、ソースが電源に接続された一の導電型の第１および第２のトランジスタと、前記制御端子にゲートが接続され、かつ、ソースが前記第１のトランジスタのドレインに接続された一の導電型の第３のトランジスタと、前記制御端子にゲートが接続され、かつ、ソースが前記第２のトランジスタのドレインに接続された一の導電型の第４のトランジスタとを備え、前記第１の端子に対して前記第３のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第４のトランジスタのドレインが接続されてなり、前記第１の端子は当該位相結合回路に対応する２個の遅延素子の出力の一方に接続されており、かつ、前記第２の端子は他方の遅延素子に接続されているものとする。
【００１６】
また、請求項８の発明では、前記請求項５の発振回路は、第１および第２の位相制御端子、並びに周波数制御端子を備え、前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第ｉ段の遅延素子の出力との間に設けられた位相結合回路からなる第１の位相結合回路群は、その位相結合強度が前記第１の位相制御端子から制御可能に構成されており、前記第２のリング発振器の第ｉ段の遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）段の遅延素子の出力との間に設けられた位相結合回路からなる第２の位相結合回路群は、その位相結合強度が前記第２の位相制御端子から制御可能に構成されており、かつ、各遅延素子は、その遅延時間が前記周波数制御端子から制御可能に構成されているものとする。
【００１７】
また、請求項９の発明は、位相比較器と、この位相比較器の出力に応じて発振状態を変化させる発振回路とを有する位相同期回路として、前記発振回路は、前記請求項８の発振回路であって、前記第１または第２のリング発振器の一の遅延素子の出力をその出力とするものであり、前記周波数制御端子からその発振周波数が制御され、かつ、前記第１および第２の位相制御端子からその出力位相が制御されるものである。
【００１８】
また請求項１０の発明が講じた解決手段は、発振回路として、（ｎは２以上の整数）個の遅延素子がリング状に接続されてなるｍ（ｍは２以上の整数）個のリング発振器と、前記第ｋ（ｋは整数：１≦ｋ≦（ｍ−１））のリング発振器における第ｉ（ｉは整数：１≦ｉ≦ｎ）段の遅延素子の出力と第（ｋ＋１）のリング発振器の第ｉの遅延素子の出力との間、および前記第ｍのリング発振器の第ｉの遅延素子の出力と前記第１のリング発振器の第（ｉ＋１）（ただしｉ＝ｎのときは１）段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路とを備えたものである。
【００１９】
請求項１０の発明によると、第ｋのリング発振器の第ｉ段の遅延素子の出力信号は、位相結合回路によって、第（ｋ＋１）のリング発振器の第ｉ段の遅延素子の出力信号との間の位相関係が安定し、かつ第（ｋ−１）のリング発振器の第ｉ段の遅延素子の出力信号との間の位相関係が安定するように、制御される。このため、各位相結合回路の位相結合強度がほぼ均一であるとすると、第ｋのリング発振器の第ｉ段の遅延素子の出力信号は、第（ｋ＋１）のリング発振器の第ｉ段および第（ｋ−１）のリング発振器の第ｉ段の遅延素子の出力信号の中間の位相を有する。これにより、第ｋのリング発振器の位相状態は、第（ｋ−１）のリング発振器の位相状態と、各遅延素子の遅延時間の１／ｍだけ時間的にずれることになる。この結果、発振中における位相状態の時間刻みは、遅延素子の遅延時間のほぼ１／ｍにまで細かくなる。したがって、発振回路の位相状態の分解能を各遅延素子の遅延時間で決まる限界のほぼｍ倍まで高めることが可能になる。
【００２０】
また請求項１１の発明が講じた解決手段は、位相補間回路として、ｎ（ｎは２以上の整数）個の遅延素子が直列に接続されてなる第１および第２の信号遅延回路と、前記第２の信号遅延回路の第ｉ（ｉは整数：１≦ｉ≦（ｎ−１））段の遅延素子の出力と前記第１の信号遅延回路の第ｉ段の遅延素子の出力との間、前記第２の信号遅延回路の第ｉ段の遅延素子の出力と前記第１の信号遅延回路の第（ｉ＋１）段の遅延素子の出力との間、および前記第２の信号遅延回路の第ｎ段の遅延素子の出力と前記第１の信号遅延回路の第ｎ段の遅延素子の出力との間にそれぞれ設けられ、対応する２個の遅延素子の出力信号の位相関係を安定させる複数の位相結合回路とを備えたものである。
【００２１】
請求項１１の発明は、請求項１の発明を発振回路以外の回路に適用したものである。すなわち、第２の信号遅延回路の第ｉ段の遅延素子の出力信号は、位相結合回路によって、第１の信号遅延回路の第ｉ段の遅延素子の出力信号との間の位相関係が安定し、かつ第１の信号遅延回路の第（ｉ＋１）段の遅延素子の出力信号との間の位相関係が安定するように、制御される。このため、各位相結合回路の位相結合強度がほぼ均一であるとすると、第２の信号遅延回路の第ｉ段の遅延素子の出力信号は、第１の信号遅延回路の第ｉ段および第（ｉ＋１）段の遅延素子の出力信号の中間の位相を有する。これにより、第２の信号遅延回路の位相状態は、第１の信号遅延回路の位相状態と、遅延素子の遅延時間のほぼ１／２だけ時間的にずれることになる。この結果、信号伝搬中における位相状態の時間刻みは、遅延素子の遅延時間のほぼ１／２にまで細かくすることができる。
【００２２】
また、請求項１２の発明が講じた解決手段は、位相調整回路として、信号が伝搬する回路に設けられた第１，第２，第３の遅延素子と、前記第１の遅延素子の出力と前記第２の遅延素子の出力との間に設けられ、この第１および第２の遅延素子の出力信号の位相関係を安定させる第１の位相結合回路と、前記第１の遅延素子の出力と前記第３の遅延素子の出力との間に設けられ、この第１および第３の遅延素子の出力信号の位相関係を安定させる第２の位相結合回路とを備えたものである。
【００２３】
請求項１２の発明は、請求項１，１０の発振回路および請求項１１の位相補間回路の構成の一部を位相調整回路としてとらえたものである。すなわち、請求項１２の位相調整回路によると、第１の遅延素子の出力信号は、第１の位相結合回路によって、第２の遅延素子の出力信号との位相関係が安定するように制御されるとともに、第２の位相結合回路によって、第３の遅延素子の出力信号との位相関係が安定するように制御される。このため、第１および第２の位相結合回路の位相結合強度がほぼ均一であるとすると、第１の遅延素子の出力信号を、第２および第３の遅延素子の出力信号の中間の位相を有するように制御することができる。また、第１および第２の位相結合回路の位相結合強度を変えることによって、第１の遅延素子の出力信号の位相を、第２および第３の遅延素子の出力信号を基にして任意に調整することができる。
【００２４】
そして、請求項１３の発明では、前記請求項１２の位相調整回路において、前記第１の遅延素子はリング発振器を構成しており、前記第２および第３の遅延素子は他のリング発振器を構成しているものとする。
【００２５】
さらに、請求項１４の発明では、前記請求項１３の位相調整回路における第２および第３の遅延素子は同一のリング発振器を構成しているものとする。
【００２６】
また、請求項１５の発明では、前記請求項１２の位相調整回路において、前記第１の遅延素子は信号遅延回路を構成しており、前記第２および第３の遅延素子は他の信号遅延回路を構成しているものとする。
【００２７】
さらに、請求項１６の発明では、前記請求項１５の位相調整回路における第２および第３の遅延素子は同一の信号遅延回路を構成しているものとする。
【００２８】
また請求項１７の発明が講じた解決手段は、位相結合回路として、第１および第２の端子と、一の導電型の第１および第２のトランジスタとを備え、前記第１の端子に対して前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートが接続され、かつ、前記第２の端子に対して前記第１のトランジスタのゲートおよび前記第２のトランジスタのドレインが接続されてなり、前記第１および第２の端子における信号の位相関係を安定させるものである。
【００２９】
そして、請求項１８の発明では、前記請求項１７の位相結合回路は、制御端子と、前記制御端子から電流量を制御可能に構成された電流源とを備え、前記第１および第２のトランジスタのソースは電源の代わりに前記電流源に接続されているものとする。
【００３０】
また、請求項１９の発明では、前記請求項１７の位相結合回路は、制御端子と、前記制御端子にゲートが接続された一の導電型の第３および第４のトランジスタとを備え、前記第１のトランジスタのドレインは前記第１の端子の代わりに前記第３のトランジスタのソースに接続され、かつ、前記第３のトランジスタのドレインが前記第１の端子と接続され、前記第２のトランジスタのドレインは前記第２の端子の代わりに前記第４のトランジスタのソースに接続され、かつ、前記第４のトランジスタのドレインが前記第２の端子と接続されてなるものとする。
【００３１】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態に係る発振回路の構成を示す回路図である。図１において、第１のリング発振器１１は３個の遅延素子１１ａ〜１１ｃがリング状に接続されてなり、第２のリング発振器１２は３個の遅延素子１２ａ〜１２ｃがリング状に接続されてなる。位相結合回路１３ａ〜１３ｆは、それぞれ、対応する２個の遅延素子の出力信号の位相関係を安定させる機能を有し、第１および第２のリング発振器１１，１２の位相を互いに結合させている。
【００３２】
すなわち、第２のリング発振器１２の第１段の遅延素子１２ａの出力は、第１のリング発振器１１の第１段の遅延素子１１ａの出力に位相結合回路１３ａを介して接続されるとともに、第１のリング発振器１１の第２段の遅延素子１１ｂの出力に位相結合回路１３ｂを介して接続されている。同様に、第２のリング発振器１２の第２段の遅延素子１２ｂの出力は、第１のリング発振器１１の第２段の遅延素子１１ｂの出力に位相結合回路１３ｃを介して接続されるとともに、第１のリング発振器１１の第３段の遅延素子１１ｃの出力に位相結合回路１３ｄを介して接続されている。また第２のリング発振器１２の第３段の遅延素子１２ｃの出力は、第１のリング発振器１１の第３段の遅延素子１１ｃの出力に位相結合回路１３ｅを介して接続されるとともに、第１のリング発振器１１の第１段の遅延素子１１ａの出力に位相結合回路１３ｆを介して接続されている。
【００３３】
図１の発振回路の動作について、説明する。
【００３４】
図２（ａ）〜（ｆ）はインバータ３段からなるリング発振器の発振時における位相状態を示す図である。発振器の場合、位相状態としてとり得る状態のうちエネルギーが最も低い状態間を遷移しながら、発振が維持される。図２に示すインバータ３段のリング発振器の場合、インバータの出力は“Ｈ”と“Ｌ”の２種類であるので、２３  通りの位相状態がある。ところがそのうち全インバータ出力が“Ｈ”の状態と全インバータ出力が“Ｌ”の状態とは、他の６状態に比べてエネルギーが高い不安定状態であるので、発振時の位相状態にはなり得ない。したがって、インバータ３段のリング発振器は、図２に示すように、残りの６種類の位相状態が順次遷移しながら発振を維持する。このように６種類の位相状態を持つ場合、一周期３６０度の位相に対して位相分解能は６０度であるという。
【００３５】
ところで図１の発振回路において、位相結合回路１３ａ，１３ｂの特性すなわち位相結合強度がほぼ同等であるとすると、図３に示すように、第２のリング発振器１２の遅延素子１２ａの出力信号は第１のリング発振器１１の遅延素子１１ａ，１１ｂの出力信号の中間の位相を有する。同様に第２のリング発振器１２の遅延素子１２ｂの出力信号は第１のリング発振器１１の遅延素子１１ｂ，１１ｃの出力信号の中間の位相を有し、遅延素子１２ｃの出力信号は遅延素子１１ｃ，１１ａの出力信号の中間の位相を有する。これにより、第１および第２のリング発振器１１，１２は、その位相状態が、各遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間のほぼ１／２だけ時間的にずれた状態で発振を維持する。言い換えると、一周期３６０度の位相に対して１２種類の位相状態を持つことになるので位相分解能は３０度になる。この結果、発振回路の位相状態の分解能を、第１および第２のリング発振器１１，１２を構成する遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間で決まる限界のほぼ２倍まで高めることが可能になり、各遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの遅延時間の１／２の時間が遅延分解能として実現される。
【００３６】
このように、遅延素子の出力同士を位相結合回路を用いて接続することによって、リング発振器の位相を簡単に補間することができる。例えば、第１のリング発振器１１の遅延素子１１ａ，１１ｂおよび第２のリング発振器１２の遅延素子１２ａ、並びに位相結合回路１３ａ，１３ｂによって、本発明に係る位相調整回路が構成されているといえる。
【００３７】
もちろんこの場合、位相結合回路の位相結合強度を変えて設定することによって、種々の位相状態を容易につくり出すことができる。例えば位相結合回路１３ａ，１３ｂの位相結合強度の比を２対１にすると、第２のリング発振器１２の遅延素子１２ａの出力信号は第１のリング発振器１１の遅延素子１１ａ，１１ｂの出力信号の位相を１対２で補間する位相を有することになる。すなわち、遅延素子１２ａの出力信号は、遅延素子１１ａの出力信号から２０度位相遅れで、遅延素子１１ｂの出力信号から４０度位相進みになる。
【００３８】
図４は図１の発振回路における位相結合回路および遅延素子の構成例を示す図である。同図中、（ａ）は位相結合回路、（ｂ）は差動回路構成の遅延素子である。図４（ａ）に示すように、位相結合回路は第１のトランジスタとしてのＮＭＯＳトランジスタ４１ａと第２のトランジスタとしてのＮＭＯＳトランジスタ４１ｂによって構成された正帰還回路からなる。正帰還回路では、２つの出力位相は必ず逆相になるように制御される。したがって、第１および第２の端子４２ａ，４２ｂにおける信号の位相は互いに逆相になるように結合される。第１の端子４２ａはこの位相結合回路に対応する２個の遅延素子の出力の一方に接続され、他方の遅延素子は第２の端子４２ｂに接続される。
【００３９】
また図４（ｂ）に示すような差動回路構成の遅延素子は、信号を正相でも逆相でも取り出せるのでリング発振器を構成するのに適している。４４ａ，４４ｂは入力端子、４５ａ，４５ｂは出力端子である。出力端子４５ａ，４５ｂはＮＭＯＳトランジスタ４３ａ，４３ｂからなる正帰還回路によって結合されている。このため、出力端子４５ａ，４５ｂの出力位相は必ず逆相になる。
【００４０】
図５は図１の発振回路を図４の位相結合回路および遅延素子を用いて構成した場合の具体的な構成例を示す図である。図５において、第１のリング発振器１１を構成する３個の遅延素子１１ａ，１１ｂ，１１ｃおよび第２のリング発振器１２を構成する３個の遅延素子１２ａ，１２ｂ，１２ｃはそれぞれ図４（ｂ）の構成からなる。また位相結合回路１３ａ〜１３ｆはそれぞれ図４（ａ）の構成からなる。
【００４１】
なお図５では、図１の構成要素に加えて、図４（ａ）の構成からなる位相結合回路１４ａ〜１４ｆをさらに設けている。すなわち、各遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの２個の差動出力に対してそれぞれ位相結合回路１３ａ〜１３ｆ，１４ａ〜１４ｆを設けている。位相結合回路１４ａ〜１４ｆは、第１のリング発振器１１の端子Ｂ，Ｃ，Ｄおよび第２のリング発振器１２の端子Ｅ，Ｆ，Ｇに、その接続関係が位相結合回路１３ａ〜１３ｆによる接続関係と同様になるように設けられている。ただし、第１および第２のリング発振器１１，１２の位相関係は、各遅延素子１１ａ〜１１ｃ，１２ａ〜１２ｃの２個の差動出力のいずれか一方を位相結合回路によって接続すれば維持されるので、位相結合回路１４ａ〜１４ｆはあえて設けなくても本実施形態の効果は得ることができる。
【００４２】
本実施形態に係る発振回路の動作は次のようにも説明することができる。図４（ａ）の位相結合回路は、エネルギーが高い不安定状態すなわち第１および第２の端子４２ａ，４２ｂの電位がともに“Ｈ”またはともに“Ｌ”である状態と、エネルギーが低い安定状態すなわち第１および第２の端子４２ａ，４２ｂの電位の一方が“Ｈ”であり他方が“Ｌ”である状態との、２種類の状態をとり得る。発振回路はできるだけエネルギーの低い安定状態で発振を維持しようとするので、２個のリング発振器１１，１２は、各位相結合回路１３ａ〜１３ｆが安定状態になる位相状態のままで発振を続けるわけである。
【００４３】
図６は図５の発振回路のシミュレーション結果を示す図であり、各遅延素子出力の時間変化を示すグラフである。同図中、（ａ）は第１のリング発振器１１のみの遅延素子出力の時間変化、（ｂ）は第１および第２のリング発振器１１，１２の両方の遅延素子出力の時間変化を示している。図６（ｂ）を図６（ａ）と比較すると、本実施形態に係る発振回路では、第１および第２のリング発振器１１，１２の出力位相が互いに補間されているのが分かる。この場合の位相状態は１２状態となる。したがって、本実施形態によって遅延素子における遅延時間の１／２の遅延分解能が実現される。
【００４４】
図１の発振回路は２個のリング発振器を用いて構成したが、本実施形態は、３個以上のリング発振器を位相結合させた構成に容易に拡張することができる。
【００４５】
図７は本実施形態に係る発振回路の他の構成例であり、３個のリング発振器を位相結合させたものを示す図である。図７において、第１のリング発振器２１は３個の遅延素子２１ａ〜２１ｃがリング状に接続されてなり、第２のリング発振器２２は３個の遅延素子２２ａ〜２２ｃがリング状に接続されてなり、第３のリング発振器２３は３個の遅延素子２３ａ〜２３ｃがリング状に接続されてなる。位相結合回路２４ａ〜２４ｃ，２５ａ〜２５ｃ，２６ａ〜２６ｃは、第１〜第３のリング発振器２１，２２，２３の位相を互いに結合させている。
【００４６】
例えば第２のリング発振器２２の第１段の遅延素子２２ａの出力は、第１のリング発振器２１の第１段の遅延素子２１ａの出力に位相結合回路２４ａを介して接続されるとともに、第３のリング発振器２３の第１段の遅延素子２３ａの出力に位相結合回路２５ａを介して接続されている。第３のリング発振器２３の第１段の遅延素子２３ａの出力は、第１のリング発振器２１の第２段の遅延素子２１ｂの出力（図のＤ）にも位相結合回路２６ａを介して接続されている。
【００４７】
すなわち、第１のリング発振器２１の遅延素子２１ａ，２１ｂ間の位相は、位相結合回路２４ａ，２５ａ，２６ａによって３個に分割されて補間される。同様に、遅延素子２１ｂ，２１ｃ間の位相も位相結合回路２４ｂ，２５ｂ，２６ｂによって分割されて補間され、遅延素子２１ｃ，２１ａ間の位相も位相結合回路２４ｃ，２５ｃ，２６ｃによって分割されて補間される。この結果、第１〜第３のリング発振器２１，２２，２３はそれぞれ位相が２０度ずつずれた状態で結合されることになり、この位相関係を保ったまま、発振を続ける。したがって、発振回路の位相状態の分解能を、第１〜第３のリング発振器２１〜２３を構成する遅延素子２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃの遅延時間で決まる限界のほぼ３倍まで高めることが可能になり、各遅延素子２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３ａ〜２３ｃの遅延時間のほぼ１／３の時間が遅延分解能として実現される。
【００４８】
同様の構成をｍ個のリング発振器を用いて実現した場合には、各遅延素子の遅延時間のほぼ１／ｍの時間が遅延分解能として実現される。
【００４９】
なお本実施形態では各リング発振器は３段の遅延素子によって構成されるものとしたが、本発明はこれに限られるものではなく、発振が維持されればいかなる段数の遅延素子からなるリング発振器を用いても本発明は実現可能である。
【００５０】
（第２の実施形態）
第１の実施形態に係る発振回路で用いたリング発振器は信号が巡回する回路であるが、これは遅延素子が無限に接続された信号遅延回路とみなすことができる。言い換えると、膨大な個数の遅延素子が結合された信号遅延回路を信号が伝搬する状態は、広い意味での発振状態であると考えられる。したがって、相当数の遅延素子からなる２個の信号遅延回路を第１の実施形態で示した位相結合回路を用いて位相結合させれば、入力信号の位相が補間された信号をその出力から取り出すことができるはずである。このように構成された回路を、本願明細書では位相補間回路と呼ぶ。
【００５１】
図８は本発明の第２の実施形態に係る位相補間回路の構成を示す図である。図８において、３０は本実施形態に係る位相補間回路の単位ブロックであり、この単位ブロック３０を必要に応じた段数だけ縦続接続することによって、本実施形態に係る位相補間回路が構成される。
【００５２】
図９は単位ブロック３０の内部構成を示す図である。図９において、３１ａ，３１ｂは端子ａから入力された信号を遅延させて端子ｄに出力する遅延素子、３２ａ，３２ｂは端子ｃから入力された信号を遅延させて端子ｆに出力する遅延素子、３３ａ〜３３ｄは位相結合回路である。各単位ブロック３０の遅延素子３１ａ，３１ｂによって第１の信号遅延回路が構成されており、各単位ブロック３０の遅延素子３２ａ，３２ｂによって第２の信号遅延回路が構成されている。
【００５３】
第２の信号遅延回路の第ｉ（ｉは正の整数）段の遅延素子に相当する遅延素子３２ａの出力は、第１の信号遅延回路の第ｉ段の遅延素子に相当する遅延素子３１ａの出力に位相結合回路３３ａを介して接続されるとともに、第１の信号遅延回路の第（ｉ＋１）段の遅延素子３１ｂの出力に位相結合回路３３ｂを介して接続されている。また第２の信号遅延回路の第（ｉ＋１）段の遅延素子に相当する遅延素子３２ｂの出力は、遅延素子３１ｂの出力に位相結合回路３３ｃを介して接続されるとともに、この単位ブロック３０の後段の単位ブロック３０の、第１の信号遅延回路の第（ｉ＋２）段の遅延素子に相当する遅延素子３１ａの出力に位相結合回路３３ｄを介して接続されている。
【００５４】
このような構成によって、遅延素子３２ａの出力は、位相結合回路３３ａ，３３ｂによって、遅延素子３１ａ，３１ｂの出力位相を補間するようにその位相状態が保たれる。同様に遅延素子３２ｂの出力は、位相結合回路３３ｃ，３３ｄによって、遅延素子３１ｂおよびこの単位ブロックの後段に接続される単位ブロックの遅延素子３１ａの出力位相を補間するようにその位相状態が保たれる。この結果、端子ｄと端子ｆの出力信号は各遅延素子３１ａ，３１ｂの遅延時間の１／２だけ時間的に位相がずれることになる。したがって、各遅延素子３１ａ，３１ｂの遅延時間の１／２の遅延分解能を実現することができる。
【００５５】
このように、遅延素子の出力同士を位相結合回路を用いて接続することによって、信号遅延回路の位相を簡単に補間することができる。例えば、第１の信号遅延回路の遅延素子３１ａ，３１ｂおよび第２の信号遅延回路の遅延素子３２ａ並びに位相結合回路３３ａ，３３ｂによって、本発明に係る位相調整回路が構成されているといえる。
【００５６】
図１０は図８，９の位相補間回路における遅延素子の構成例であって、シングルエンド回路構成の遅延素子を示す図である。図１０において、５２ａは入力端子、５２ｂは出力端子である。図１０に示すように、シングルエンドの信号を扱う場合には、信号が正相でとりだせるようにＮＭＯＳインバータ５１ａ，５１ｂを２段接続する必要がある。
【００５７】
（第３の実施形態）
第１の実施形態に係る発振回路を基にして、リング発振器の発振周波数よりも周波数の高い高周波信号を容易に生成することができる。
【００５８】
リング発振器の発振周波数よりも周波数の高い高周波信号を得る方法としては、図１１に示すように、位相が直交する２個の信号をリング発振器８１から取り出し、この２個の信号の排他的論理和をとる方法が知られていた。図１１の構成では、リング発振器８１の発振周波数の２倍の周波数の信号が排他的論理和回路８５から出力される。しかしながらこの構成では、リング発振器８１から直交位相を取り出すために最低４段の遅延素子８１ａ〜８１ｄによってリング発振器８１を構成する必要があった。
【００５９】
図１２は本発明の第３の実施形態に係る発振回路であって、リング発振器の発振周波数の２倍の周波数の信号を出力可能なものの構成を示す図である。図１２の発振回路の基本構成は図１の発振回路と同様であり、図１と共通の構成要素には同一の符号を付している。図１と異なるのは、第１のリング発振器１１の遅延素子１１ａの出力と第２のリング発振器１２の遅延素子１２ｂの出力とを入力とする排他的論理和回路１５を備えている点である。
【００６０】
第１の実施形態で説明したように、第１および第２のリング発振器１１，１２はその位相が３０度ずれた状態で発振を維持する。このため第１および第２のリング発振器１１，１２から、位相が直交する信号を容易に取り出すことができる。例えば図１２に示すように、位相が直交する２個の信号として第１のリング発振器１１の第１段の遅延素子１１ａの出力信号と第２のリング発振器１２の第２段の遅延素子１２ｂの出力信号とを選択し、この２個の信号を排他的論理和回路１５の入力とする。これにより、排他的論理和回路１５から、第１および第２のリング発振器１１，１２の発振周波数の２倍の周波数の信号が出力される。
【００６１】
ここで本実施形態に係る図１２の構成と従来の図１１の構成とを比較すると、各遅延素子の遅延時間が例えば限界まで短縮されているとすると、当然のことながら、図１２に示す３段のリング発振器１１，１２の方が図１１に示す４段のリング発振器８１よりもその発振周波数は高くなる。このため、出力信号の周波数もまた図１２の構成の方がより高くなる。逆に図１１の構成において図１２と同等の周波数の信号を生成するためには、各遅延素子の駆動電力をより高めてその遅延時間をより小さくする必要がある。したがって、本実施形態によると、従来よりも高い周波数の信号を生成することができ、また、従来と同等の周波数の信号を消費電力がより低い状態で生成することができる。
【００６２】
（第４の実施形態）
第１〜第３の実施形態では、リング発振器や信号遅延回路において、位相結合回路を用いてより分解能の高い細かな位相状態の生成を実現した。この位相結合回路の位相結合強度を外部から制御できれば、リング発振器や信号遅延回路の位相状態を直接制御できるはずである。
【００６３】
位相状態を直接制御できる発振器や信号遅延回路は、様々な用途への応用が考えられる。例えば位相同期回路にこのような発振器を用いると、従来では電圧によって発振器の発振周波数を制御し、これにより間接的に発振器の位相状態を制御していたのに対して、発振器の位相状態が直接制御可能になるので、応答性の高い位相同期回路を容易に実現することができる。
【００６４】
図１３（ａ），（ｂ）は位相結合強度が可変の位相結合回路の構成を示す図である。図１３（ａ）において、６１ａは第１のトランジスタとしてのＮＭＯＳトランジスタ、６１ｂは第２のトランジスタとしてのＮＭＯＳトランジスタ、６２は電流源、６３ａ，６３ｂは第１および第２の端子、６４は電流源６２の電流量を制御するための制御端子である。また図１３（ｂ）において、６５ａは第３のトランジスタとしてのＮＭＯＳトランジスタ、６５ｂは第４のトランジスタとしてのＮＭＯＳトランジスタ、６６ａは第１のトランジスタとしてのＮＭＯＳトランジスタ、６６ｂは第２のトランジスタとしてのＮＭＯＳトランジスタ、６７ａ，６７ｂは第１および第２の端子、６８はＮＭＯＳトランジスタ６５ａ，６５ｂのゲート電位を制御するための制御端子である。
【００６５】
まず図１３（ａ）の回路では、電流源６２の電流量を制御端子６４から制御することによって、ＮＭＯＳトランジスタ６１ａ，６１ｂの電流利得を制御し、第１および第２の端子６３ａ，６３ｂにおける信号の位相結合強度を可変にすることができる。また図１３（ｂ）の回路では、ＮＭＯＳトランジスタ６５ａ，６５ｂが、制御端子６８からのゲート電位の制御により非飽和領域において抵抗として動作することによって、ＮＭＯＳトランジスタ６６ａ，６６ｂのドレイン電位を制御し、第１および第２の端子６７ａ，６７ｂにおける信号の位相結合強度を可変にすることができる。すなわち、ＮＭＯＳトランジスタ６５ａ，６５ｂのＭＯＳ抵抗値が大きい方がＮＭＯＳトランジスタ６６ａ，６６ｂのドレイン・ソース間電圧が小さくなるため、正帰還の強度が弱くなり、位相結合強度も弱くなる。
【００６６】
図１４は本発明の第４の実施形態に係る発振回路の構成を示す図である。図１４において、７１は３個の遅延素子７１ａ，７１ｂ，７１ｃがリング状に接続されてなる第１のリング発振器、７２は３個の遅延素子７２ａ，７２ｂ，７２ｃがリング状に接続されてなる第２のリング発振器、７３ａ〜７３ｆは図１３（ａ）または（ｂ）に示すような位相結合強度が可変の位相結合回路である。位相結合回路７３ａ〜７３ｆの制御端子６４または６８は第１または第２の位相制御端子７４ａ，７４ｂに接続される。第１の位相結合回路群をなす位相結合回路７３ａ，７３ｃ，７３ｅはその位相結合強度が第１の位相制御端子７４ａに入力される信号によって制御され、第２の位相結合回路群をなす位相結合回路７３ｂ，７３ｄ，７３ｆはその位相結合強度が第２の位相制御端子７４ｂに入力される信号によって制御される。７５ａは周波数制御端子であり、各遅延素子７１ａ〜７１ｃ，７２ａ〜７２ｃはその遅延時間が周波数制御端子７５ａから制御可能に構成されている。
【００６７】
第１の位相制御端子７４ａの電圧が相対的に高くなり、第２の位相制御端子７４ｂの電圧が相対的に低くなると、位相結合回路７３ａ，７３ｃ，７３ｅの位相結合状態は強くなる一方、位相結合回路７３ｂ，７３ｄ，７３ｆの位相結合状態は弱くなる。したがって、第１および第２のリング発振器７１，７２の位相状態は、遅延素子７１ａと遅延素子７２ａの出力位相がほぼ同位相になるようになる。一方、第２の位相制御端子７４ｂの電圧が相対的に高くなり、第１の位相制御端子７４ａの電圧が相対的に低くなると、第１および第２のリング発振器７１，７２の位相状態は、遅延素子７１ｂと遅延素子７２ａの出力位相がほぼ同位相になるようになる。
【００６８】
このように、位相結合回路７３ａ〜７３ｆの位相結合強度を第１および第２の位相制御端子７４ａ，７４ｂから制御することによって、第１および第２のリング発振器７１，７２の位相状態を直接制御することが可能になる。
【００６９】
図１５は図１４の発振回路を用いた位相同期回路の構成を示す図である。図１５において、７０は図１４に示す発振回路、７６は位相比較器、７７ａは第１の低域通過フィルタ、７７ｂは第２の低域通過フィルタ、７８は分周器、７９ａは第１の差動増幅回路、７９ｂは第２の差動増幅回路である。発振回路７０の第１の位相制御端子７４ａには第１の差動増幅回路７９ａの出力が入力され、第２の位相制御端子７４ｂには第２の差動増幅回路７９ｂの出力が入力される。第１および第２の位相制御端子７４ａ，７４ｂに入力される信号は、それぞれ第１または第２の差動増幅回路７９ａ，７９ｂを経由することによって、互いに逆相の信号になる。
【００７０】
図１５に示す位相同期回路の動作について説明する。
【００７１】
位相比較器７６の出力は、２種類の経路を経て発振回路７０に入力される。１つは従来例と同様に、第１の低域通過フィルタ７７ａを通って発振回路７０の周波数制御端子７５ａに入力される経路であり、この経路を通過した信号は発振回路７０の出力端子７５ｂに出力され、分周器７８を経由して位相比較器７６にフィードバックされる。この経路は従来例と同様の信号経路であるので、従来の位相比較器と同じ応答特性を示す。
【００７２】
図１５の位相同期回路において特徴的なのは、第２の低域通過フィルタ７７ｂを経由し、第１または第２の差動増幅回路７９ａ，７９ｂを通って発振回路７０の第１および第２の位相制御端子７４ａ，７４ｂに入力される経路である。
【００７３】
図１６は比較例としての従来の一般的な位相同期回路の構成を示すブロック図である。位相比較器９１は入力端子９５に入力されたクロック信号と分周器９４の出力信号とを位相比較し、その位相差に応じた位相誤差信号を低域通過フィルタ９２に出力する。低域通過フィルタ９２は位相誤差信号の高域ノイズ成分を除去する。低域通過フィルタ９２を通過した位相誤差信号は電圧制御発振器９３によって位相成分に変換され、分周器９４を介して位相比較器９１にフィードバックされる。最終的には位相比較器９１の入力となる２個の信号の位相および周波数が一致し、位相同期回路の動作は安定する。
【００７４】
従来の位相同期回路では、電圧制御によって電圧制御発振器９３の位相を間接的に制御している。すなわち、電圧→発振周波数→発振位相というように変換が行われる。このため、発振周波数から発振位相への変換の際に信号が積分されてしまう。信号が積分されるということは信号が遅延されることを意味する。したがって、従来の位相同期回路は、低域通過フィルタＬＰＦ９２の積分特性と電圧制御発振器９３の積分特性とが直列接続されるために２次の積分特性を示す応答特性を有することになり、結果として高速な応答特性を得ることができなかった。
【００７５】
そこで本願発明者は、位相状態を直接制御可能な本実施形態に係る発振回路を用いることによって、１次の積分特性をもつ位相同期回路を実現し、従来に比べて高速応答を可能にした。
【００７６】
すなわち図１５の構成では、位相同期回路のフィードバックループにおいて、従来例のような電圧→周波数→位相という変換ではなく、電圧→位相という直接的な変換が行われる。すなわち、発振回路７０の内部で積分特性が付加されないので、第１および第２の低域通過フィルタ７７ａ，７７ｂのみが積分要素となる１次ループ位相同期回路が構成される。１次ループ位相同期回路は積分要素が１個のみであるので、その応答特性は帯域によらず常に一定である。したがって、高帯域の位相同期回路を構成しても応答特性にリンギングを起こさないため、位相誤差を小さく抑えることが可能になる。このように、本実施形態に係る発振回路を用いることによって、従来よりも位相誤差が小さくかつ応答性のよい位相同期回路を実現できる。
【００７７】
【発明の効果】
以上のように本発明によると、発振回路の発振中における位相状態の時間刻みを、遅延素子の遅延時間よりも細かくすることができる。これにより、発振回路の位相状態の分解能を、各リング発振器を構成する遅延素子の遅延時間で決まる限界を超えて高めることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る発振回路の構成を示す回路図である。
【図２】（ａ）〜（ｆ）はインバータ３段からなるリング発振器の発振時における位相状態を示す図である。
【図３】図１の発振回路の位相状態を示す図である。
【図４】（ａ）は図１の発振回路における位相結合回路の構成例を示す図、（ｂ）は図１の発振回路における遅延素子の構成例を示す図である。
【図５】図１の発振回路の具体的な構成例を示す図である。
【図６】本発明の第１の実施形態に係る発振回路のシミュレーション結果を示す図であり、（ａ）は単独のリング発振器の遅延素子出力の時間変化を示すグラフ、（ｂ）は本実施形態に係る発振回路の遅延素子出力の時間変化を示すグラフである。
【図７】本発明の第１の実施形態に係る発振回路の他の構成例を示すグラフである。
【図８】本発明の第２の実施形態に係る位相補間回路の構成を示す図である。
【図９】図８の位相補間回路における単位ブロックの内部構成を示す図である。
【図１０】図８，９の位相補間回路における遅延素子の構成例を示す図である。
【図１１】従来の、リング発振器の発振周波数の２倍の周波数の信号を出力可能な発振回路の構成を示す図である。
【図１２】本発明の第３の実施形態に係る発振回路の構成を示す図である。
【図１３】（ａ），（ｂ）は位相結合強度が可変の位相結合回路の構成を示す図である。
【図１４】本発明の第４の実施形態に係る発振回路の構成を示す図である。
【図１５】図１４の発振回路を用いた位相同期回路の構成を示す図である。
【図１６】従来の一般的な位相同期回路の構成を示すブロック図である。
【図１７】従来の発振回路としてのリング発振器の構成を示す図である。
【図１８】（ａ），（ｂ）は遅延素子の遅延時間と駆動電力との関係を示す図である。
【符号の説明】
１１  第１のリング発振器
１１ａ〜１１ｃ  遅延素子
１２  第２のリング発振器
１２ａ〜１２ｃ  遅延素子
１３ａ〜１３ｆ  位相結合回路
１５  排他的論理和回路
２１  第１のリング発振器
２１ａ〜２１ｃ  遅延素子
２２  第２のリング発振器
２２ａ〜２２ｃ  遅延素子
２３  第３のリング発振器
２３ａ〜２３ｃ  遅延素子
２４ａ〜２４ｃ，２５ａ〜２５ｃ，２６ａ〜２６ｃ  位相結合回路
３１ａ，３１ｂ，３２ａ，３２ｂ  遅延素子
３３ａ〜３３ｄ  位相結合回路
４１ａ  ＮＭＯＳトランジスタ（第１のトランジスタ）
４１ｂ  ＮＭＯＳトランジスタ（第２のトランジスタ）
４２ａ  第１の端子
４２ｂ  第２の端子
６１ａ  ＮＭＯＳトランジスタ（第１のトランジスタ）
６１ｂ  ＮＭＯＳトランジスタ（第２のトランジスタ）
６２  電流源
６３ａ  第１の端子
６３ｂ  第２の端子
６４  制御端子
６５ａ  ＮＭＯＳトランジスタ（第３のトランジスタ）
６５ｂ  ＮＭＯＳトランジスタ（第４のトランジスタ）
６６ａ  ＮＭＯＳトランジスタ（第１のトランジスタ）
６６ｂ  ＮＭＯＳトランジスタ（第２のトランジスタ）
６７ａ  第１の端子
６７ｂ  第２の端子
６８  制御端子
７０  発振回路
７１  第１のリング発振器
７１ａ〜７１ｃ  遅延素子
７２  第２のリング発振器
７２ａ〜７２ｃ  遅延素子
７３ａ〜７３ｆ  位相結合回路
７４ａ  第１の位相制御端子
７４ｂ  第２の位相制御端子
７５ａ  周波数制御端子
７６  位相比較器
【図１】
0003550030.tif 000002
【図２】
0003550030.tif 000003
【図３】
0003550030.tif 000004
【図４】
0003550030.tif 000005
【図５】
0003550030.tif 000006
【図６】
0003550030.tif 000007
【図７】
0003550030.tif 000008
【図８】
0003550030.tif 000009
【図９】
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【図１０】
0003550030.tif 000011
【図１１】
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【図１２】
0003550030.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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