(57)【特許請求の範囲】
【請求項１】
入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタと、正極電源である第３の電源と前記トランジスタのコレクタとの間に接続された第２の抵抗器と、負極電源である第４の電源と前記トランジスタのエミッタとの間に接続された定電流源と、前記第４の電源と前記トランジスタのベースとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記トランジスタはＮＰＮ型トランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタと、負極電源である第４の電源と前記トランジスタのコレクタとの間に接続された第２の抵抗器と、正極電源である第３の電源と前記トランジスタのエミッタとの間に接続された定電流源と、前記第３の電源と前記トランジスタのベースとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする半導体集積回路。
【請求項４】
前記トランジスタはＰＮＰ型トランジスタであることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をソースに入力しドレインから出力するＦＥＴと、正極電源である第３の電源と前記ＦＥＴのドレインとの間に接続された第２の抵抗器と、負極電源である第４の電源と前記ＦＥＴのソースとの間に接続された定電流源と、前記第４の電源と前記ＦＥＴのゲートとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする半導体集積回路。
【請求項６】
前記ＦＥＴはＮｃｈ型ＦＥＴであることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をソースに入力しドレインから出力するＦＥＴと、負極電源である第４の電源と前記ＦＥＴのドレインとの間に接続された第２の抵抗器と、正極電源である第３の電源と前記ＦＥＴのソースとの間に接続された定電流源と、前記第３の電源と前記ＦＥＴのゲートとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする半導体集積回路。
【請求項８】
前記ＦＥＴはＰｃｈ型ＦＥＴであることを特徴とする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は入力保護回路を備えた半導体集積回路に関し、特に静電気の放電に対する特性を犠牲にすることなく、入力バッファを高速化することができる半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、静電気の放電により、その内部回路の一部が劣化あるいは破壊されることがある。静電気の放電とは、静電気を帯電した人体や物などが、ＬＳＩチップを封止するパッケージの外部端子を介して静電気を放電したり、あるいはＬＳＩチップをパッケージに封止したり、搬送したりすることにより、ＬＳＩチップ自身が帯電して人体や物を介して放電することによって、半導体集積回路の内部回路の一部が劣化あるいは破壊されるというものである。
【０００３】
従って、半導体集積回路の入力バッファには、トランジスタなどの内部回路を静電気の放電から保護するための入力保護回路が設けられている。
【０００４】
例えば、図７に示す入力保護回路を有する入力バッファは、入力バッファ回路２０の入力が入力パッド６０と接続されると共に入力保護回路であるダイオード１２、ダイオード１３に接続され、各ダイオードは逆バイアスでそれぞれ電源１４と電源１５に接続されている。
【０００５】
入力バッファ回路２０は、差動回路の片側端子、エミッタホロワ回路、ソースホロワ回路、エミッタ接地回路、ソース接地回路、インバータ回路等の何れかにより構成され、それぞれの回路を構成するトランジスタのベースまたはゲートを入力端子とするか、または、ベースまたはゲートから抵抗を介し入力端子としており、入力インピーダンスは非常に高い。このような入力バッファ回路では、逆バイアスされたダイオード１２，１３の容量成分（浮遊容量）が回路動作の高速化を妨げる。
【０００６】
このような入力バッファ回路の高速化を図るために、例えば、入力バッファ回路の入力端子とボンディングパットとの間に接続される抵抗器にコンデンサを並列接続すると共に、入力バッファ回路の入力端子と接地点間に抵抗器を接続し、入力バッファ回路の入力端子における入力信号の分圧比が周波数に依存しないように各素子を調整することにより、動作の高帯域化を可能にする入力保護回路が特開平３−８５０１６号公報に提案されている。
【０００７】
この入力保護回路について図８を用いて説明する。この入力保護回路は図８に示すように、ＩＣ入力ピンに接続されるボンディングパットＢＰとＩＣの内部回路を駆動する入力バッファ回路ＢＵ１の入力端子ＩＮとの間に、抵抗器Ｒ１とコンデンサＣ１が並列接続されると共に、入力バッファ回路の入力端子と接地点との間に抵抗器Ｒ２が接続され、且つ入力バッファ回路の入力端子に、カソードが正極性の電源Ｂに接続された保護用ダイオードＤ１のアノードとアノードが接地点に接続された保護用ダイオードＤ２のカソードとが接続されている。また、入力バッファ回路の入力端子と接地点との間には浮遊容量Ｃｓが存在する。
【０００８】
従って、入力バッファ回路の入力端子の電圧が電源電圧以上に上昇すると保護用ダイオードＤ１が導通し、入力端子の電圧が接地電圧以下に低下する保護ダイオードＤ２が導通することにより、入力バッファ回路の入力端子の電圧は接地電圧から電源電圧間での範囲内に限定され、この範囲外の異常電圧の印加から保護される。
【０００９】
また、入力バッファ保護の抵抗器Ｒ１の抵抗値をｒ１、抵抗器Ｒ２の抵抗値をｒ２、コンデンサＣ１の静電容量値をｃ１、浮遊容量Ｃｓの静電容量値をｃ２とを、ｒ１・ｃ１≒ｒ２／ｃ２となるよう各素子を調整することにより、入力バッファ回路の入力インピーダンスｒｅがｒ２に対し十分大きい場合には、入力バッファ回路の入力端子における入力信号の分圧比は、入力信号の周波数に依存しない一定値となり入力保護回路の伝達特性の広帯域性が実現される。
【００１０】
【発明が解決しようとする課題】
ボンディングパットと入力バッファ回路の入力端子との間に、抵抗器Ｒ１とコンデンサＣ１が並列接続されると共に、入力バッファ回路の入力端子と接地点との間に抵抗器Ｒ２が接続され、且つ入力バッファ回路の入力端子に、カソードが正極性の電源に接続された保護用ダイオードＤ１とアノードが接地点に接続された保護用ダイオードＤ２とからなる入力保護回路を挿入し、入力バッファ回路の入力端子の電圧を接地電圧から電源電圧間での範囲内に限定することにより、後段の内部回路を静電気による異常電圧から保護するが、抵抗器Ｒ１の抵抗値ｒ１、コンデンサＣ１の静電容量値ｃ１、抵抗器Ｒ２の抵抗値ｒ２、浮遊容量Ｃｓの静電容量値ｃ２の値は、入力信号の周波数に依存しない値に設定されており、静電気に瞬間的な電荷の移動にも高速で反応するため、静電耐力は必ずしも十分とはいえない。
【００１１】
つまり、入力バッファ回路の高速化は実現できるものの、静電耐力は十分とはいえない。
【００１２】
本発明の目的は、静電気の放電に対する入力保護回路の特性を犠牲にすることなく、入力バッファ回路の高速化を図ることができる、すなわち入力バッファ回路の高速化と静電耐力を両立することができる半導体集積回路を提供することにある。
【００１４】
また、入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタと、正極電源である第３の電源と前記トランジスタのコレクタとの間に接続された第２の抵抗器と、負極電源である第４の電源と前記トランジスタのエミッタとの間に接続された定電流源と、前記第４の電源と前記トランジスタのベースとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする。
【００１５】
また、前記トランジスタはＮＰＮ型トランジスタであることを特徴とする。
【００１６】
また、入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をエミッタに入力しコレクタから出力するトランジスタと、負極電源である第４の電源と前記トランジスタのコレクタとの間に接続された第２の抵抗器と、正極電源である第３の電源と前記トランジスタのエミッタとの間に接続された定電流源と、前記第３の電源と前記トランジスタのベースとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする。
【００１７】
また、前記トランジスタはＰＮＰ型トランジスタであることを特徴とする。
【００１８】
また、入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をソースに入力しドレインから出力するＦＥＴと、正極電源である第３の電源と前記ＦＥＴのドレインとの間に接続された第２の抵抗器と、負極電源である第４の電源と前記ＦＥＴのソースとの間に接続された定電流源と、前記第４の電源と前記ＦＥＴのゲートとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする。
【００１９】
また、前記ＦＥＴはＮｃｈ型ＦＥＴであることを特徴とする。
【００２０】
また、入力パッドに接続し静電気の放電を阻止するための入力保護回路と、前記入力パッドから入力される信号を前記入力保護回路を介して入力し後段の回路へ出力する入力バッファ回路とを有する半導体集積回路において、正極電源である第１の電源にカソードが接続された第１のダイオードのアノードと、アノードが負極電源である第２の電源に接続された第２のダイオードのカソードとを直列に接続し、前記第１のダイオードと前記第２のダイオードとの接続点に一端が接続され他端が前記入力パッドに接続された第１の抵抗器とを有し前記入力パッドから入力される信号を前記第１の抵抗器を介して出力する入力保護回路と、前記入力保護回路の出力をソースに入力しドレインから出力するＦＥＴと、負極電源である第４の電源と前記ＦＥＴのドレインとの間に接続された第２の抵抗器と、正極電源である第３の電源と前記ＦＥＴのソースとの間に接続された定電流源と、前記第３の電源と前記ＦＥＴのゲートとの間に接続された定電圧源とから構成する入力バッファ回路とを有することを特徴とする。
【００２１】
また、前記ＦＥＴはＰｃｈ型ＦＥＴであることを特徴とする。
【００２２】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
図１は第１の発明の回路図、図２は第１の発明の波形図、図３は第１の発明の価モデルを示す図、図４は第２の発明の回路図、図５は第３の発明の回路図、図６は第４の発明の回路図である。
【００２３】
次に第１の発明について図１、図２，図３を参照して説明する。
第１の発明は図１に示すように、入力保護回路１０と、入力バッファ回路２０と、入力パッド６０と、出力端子７０とから構成され、入力保護回路１０は正電源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ１）１２のアノードとアノードが負電源（Ｖ２）１５に接続されたダイオード（Ｄ２）１３のカソードとを直列に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ２）１３との接続点に一端が接続され他端が入力パッド６０に接続された抵抗器（Ｒ１）１１とから構成されている。
【００２４】
入力バッファ回路２０は、コレクタを抵抗器（Ｒ２）２２を通して正電源（Ｖ３）２３に接続すると共に出力端子７０と接続し、エミッタを定電流源（ＩＴ）２５を通して負電源（Ｖ４）２４に接続すると共に入力保護回路１０のダイオード（Ｄ１）とダイオード（Ｄ２）との接続点と接続し、ベースを定電圧源（ＶＴ）２６を通して負電源（Ｖ４）２４に接続したＮＰＮトランジスタ（Ｑ１）２１により構成されている。
【００２５】
図１の等価モデルは図３に示すように、入力保護回路１０の抵抗器（Ｒ１）１１の抵抗値Ｒｉｎに、逆バイアスされたダイオード（Ｄ１）１２とダイオード（Ｄ２）１３の容量成分の和のＣｅｓｄと、入力バッファ回路２０のＮＰＮトランジスタ（Ｑ１）２１のエミッタのインピーダンスｒｅとが並列に接続される。
【００２６】
出力インピーダンスＲｓの信号源を入力パッド６０を介して接続した場合、周波数帯域において直流利得に対し利得が３ｄＢ小さくなる周波数をｆ−３ｄＢとすると、
0003570973.tif 000002
となる。式（１）において、ｒｅを小さくすることによりｆ−３ｄＢを大きくできる。
【００２７】
このｒｅは電流源１０の電流値をＩとすると、
ｒｅ＝（ｋ・Ｔ）／（ｑ・Ｉ）  （式２）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
で与えられ、電流値Ｉを大きくすることにより、ｒｅを小さくできる。
したがって、適当なＩを与えることにより高速化が可能になる。
【００２８】
図２に図１を合わせて参照し回路動作について説明する。
【００２９】
入力パッド６０に図２（Ａ）に示す入力電圧信号を印加した場合、入力バッファ回路２０のトランジスタ（Ｑ１）２１のエミッタのインピーダンスは低インピーダンスであるため、エミッタ電圧は図２（Ｂ）に示すように小さな振幅となる。
【００３０】
また、トランジスタ９（Ｑ１）２１エミッタ電流は、入力保護回路１０の抵抗器（Ｒ１）１１に流れる電流と定電流源（ＩＴ）２５の電流Ｉの和となる。抵抗器（Ｒ１）１１に流れる電流は入力電圧信号（Ａ）とトランジスタ（Ｑ１）２１のエミッタ電圧の差電圧を抵抗器（Ｒ１）１１の抵抗値で割った値となり、図２（Ｃ）に示すようなエミッタ電流が流れる。
【００３１】
入力バッファ回路２０の出力端子７０の電圧は、［電源（Ｖ３）２３の電圧値］−［抵抗器（Ｒ２）２３の抵抗値］×［トランジスタ（Ｑ１）２１のコレクタ電流］で与えられ、トランジスタ（Ｑ１）２１の順方向電流増幅率が十分に大きい場合、エミッタ電流≒コレクタ電流となり、図２（Ｄ）に示すような出力電圧信号が出力端子７０に出力される。
【００３２】
次に第２の発明について図４を参照して説明する。
第２の発明は図２に示すように、入力保護回路１０と、入力バッファ回路３０と、入力パッド６０と、出力端子７０とから構成され、入力保護回路１０は正電源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ１）１２のアノードとアノードが負電源（Ｖ２）１５に接続されたダイオード（Ｄ２）１３のカソードとを直列に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ２）１３との接続点に一端が接続され他端が入力パッド６０に接続された抵抗器（Ｒ１）１１とから構成されている。
【００３３】
入力バッファ回路３０は、コレクタを抵抗器（Ｒ２）３２を通して負電源（Ｖ４）３４に接続すると共に出力端子７０と接続し、エミッタを定電流源（ＩＴ）３５を通して正電源（Ｖ３）３３に接続すると共に入力保護回路１０のダイオード（Ｄ１）とダイオード（Ｄ２）との接続点と接続し、ベースを定電圧源（ＶＴ）３６を通して正電源（Ｖ３）３３に接続したＰＮＰトランジスタ（Ｑ２）３１により構成されている。
【００３４】
回路動作は上記第１の発明と同様であるため省略する。
【００３５】
次に第３の発明について図５を参照して説明する。
第３の発明は図５に示すように、入力保護回路１０と、入力バッファ回路４０と、入力パッド６０と、出力端子７０とから構成され、入力保護回路１０は正電源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ１）１２のアノードとアノードが負電源（Ｖ２）１５に接続されたダイオード（Ｄ２）１３のカソードとを直列に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ２）１３との接続点に一端が接続され他端が入力パッド６０に接続された抵抗器（Ｒ１）１１とから構成されている。
【００３６】
入力バッファ回路４０は、ドレインを抵抗器（Ｒ２）４２を通して正電源（Ｖ３）４３に接続すると共に出力端子７０と接続し、ソースを定電流源（ＩＴ）４５を通して負電源（Ｖ４）４４に接続すると共に入力保護回路１０のダイオード（Ｄ１）とダイオード（Ｄ２）との接続点と接続し、ゲートを定電圧源（ＶＴ）４６を通して負電源（Ｖ４）４４に接続したＮｃｈＦＥＴ（Ｑ３）４１により構成されている。
【００３７】
回路動作は上記第１の発明と同様であるため省略する。
【００３８】
次に第４の発明について図６を参照して説明する。
第４の発明は図６に示すように、入力保護回路１０と、入力バッファ回路５０と、入力パッド６０と、出力端子７０とから構成され、入力保護回路１０は正電源（Ｖ１）１４にカソードが接続されたダイオード（Ｄ１）１２のアノードとアノードが負電源（Ｖ２）１５に接続されたダイオード（Ｄ２）１３のカソードとを直列に接続し、ダイオード（Ｄ１）１２とダイオード（Ｄ２）１３との接続点に一端が接続され他端が入力パッド６０に接続された抵抗器（Ｒ１）１１とから構成されている。
【００３９】
入力バッファ回路５０は、ソースを抵抗器（Ｒ２）５２を通して負電源（Ｖ４）５４に接続すると共に出力端子７０と接続し、ドレインを定電流源（ＩＴ）５５を通して正電源（Ｖ３）５３に接続すると共に入力保護回路１０のダイオード（Ｄ１）とダイオード（Ｄ２）との接続点と接続し、ゲートを定電圧源（ＶＴ）５６を通して正電源（Ｖ３）５３に接続したＰｃｈＦＥＴ（Ｑ４）５１により構成されている。
【００４０】
回路動作は上記第１の発明と同様であるため省略する。
【００４１】
【発明の効果】
以上説明したように本発明は、入力バッファ回路にＮＰＮトランジスタ、ＰＮＰトランジスタ、ＮｃｈＦＥＴ、ＰｃｈＦＥＴを使用し、ＮＰＮまたはＰＮＰトランジスタのエミッタを定電流源を通して電源電圧に接続し且つベースに定電圧源を接続することによりベース接地回路を構成し、またＮｃｈＦＥＴまたはＰｃｈＦＥＴのソースを定電流源を通して電源電圧に接続し且つゲートに定電圧源を接続することによりゲート接地回路を構成したので、定電流源の電流値を大きくすることによりエミッタまたはソースのインピーダンスを低インピーダンスとすることができる。
【００４２】
また、エミッタまたはソースを低インピーダンスにすることにより、周波数特性を改善できる。
【００４３】
従って、定電流源の電流値を最適に設定することにより入力バッファ回路を高速化することができる。
【００４４】
また、入力保護回路に周波数特性を改善するための容量成分が存在しないので、静電耐力が向上する。
【図面の簡単な説明】
【図１】第１の発明の回路図である。
【図２】第１の発明の波形図である。
【図３】第１の発明の等価モデルを示す図である。
【図４】第２の発明の回路図である。
【図５】第３の発明の回路図である。
【図６】第４の発明の回路図である。
【図７】従来の回路図である。
【図８】従来の回路図である。
【符号の説明】
１０    入力保護回路
１１    抵抗器Ｒ１
１２    ダイオードＤ１
１３    ダイオードＤ２
１４    正電源Ｖ１
１５    負電源Ｖ２
２０    入力バッファ回路
２１    ＮＰＮトランジスタＱ１
２２    抵抗器Ｒ２
２３    正電源Ｖ３
２４    負電源Ｖ４
２５    定電流源ＩＴ
２６    定電圧源ＶＴ
３０    入力バッファ回路
３１    ＮＰＮトランジスタＱ２
３２    抵抗器Ｒ２
３３    正電源Ｖ３
３４    負電源Ｖ４
３５    定電流源ＩＴ
３６    定電圧源ＶＴ
４０    入力バッファ回路
４１    ＮｃｈＦＥＴＱ３
４２    抵抗器Ｒ２
４３    正電源Ｖ３
４４    負電源Ｖ４
４５    定電流源ＩＴ
４６    定電圧源ＶＴ
５０    入力バッファ回路
５１    ＰｃｈＦＥＴＱ４
５２    抵抗器Ｒ２
５３    正電源Ｖ３
５４    負電源Ｖ４
５５    定電流源ＩＴ
５６    定電圧源ＶＴ
【図１】
0003570973.tif 000003
【図２】
0003570973.tif 000004
【図３】
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【図４】
0003570973.tif 000006
【図５】
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【図６】
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【図７】
0003570973.tif 000009
【図８】
0003570973.tif 000010