(57)【特許請求の範囲】
【請求項１】
複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、
ワード線の信号で制御されるスイッチング素子と、
一端がビット線に接続され他端が前記スイッチング素子の一端に接続された第１のアンチフューズと、
一端が前記スイッチング素子の他端に他端が電源又は接地に接続された第２のアンチフューズと、
を少なくとも含み、
前記第１のアンチフューズおよび前記第２のアンチフューズは半導体層と金属層との間で反応させて両者の化合物を形成して低抵抗化するものであることを特徴とする半導体装置。
【請求項２】
複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、
ワード線の信号で制御され、一端がビット線に直接または他のスイッチング素子を介して接続され他端が電源又は接地に直接または他のスイッチング素子を介して接続されたスイッチング素子と、
一端及び他端が前記スイッチング素子の一端及び他端にそれぞれ接続されたアンチフューズと、
を少なくとも含み、
前記アンチフューズは半導体層と金属層との間で反応させて両者の化合物を形成して低抵抗化するものであることを特徴とする半導体装置。
【請求項３】
複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、
スイッチング素子として用いられるＭＯＳトランジスタのソースおよびドレイン領域の少なくとも一方に接続し、前記ソースおよびドレイン領域の一方へのコンタクトを形成するためのコンタクトホールを有する絶縁膜の前記コンタクトホールに埋め込まれた、金属層、半導体層および金属層の三層を少なくとも含むアンチフューズを少なくとも含み、
前記アンチフューズは半導体層と金属層との間で反応させて両者の化合物を形成して低抵抗化するものであることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置（第１の半導体装置）と請求項２に記載の半導体装置（第２の半導体装置）により構成され、前記第１の半導体装置のビット線が前記第２の半導体装置のワード線に接続され、あるいは前記第２の半導体装置のビット線が前記第１の半導体装置のワード線に接続され、任意のブール関数を記憶できるようにしたことを特徴とする半導体装置。
【請求項５】
前記金属層は、前記ビット線、前記電源若しくは接地への接続配線又は前記スイッチング素子の電極と同じ材料からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記金属層は、高融点金属、高融点金属を含む合金、または高融点金属の化合物であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記金属層は、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔの内少なくとも１つ含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体層は、高抵抗シリコン層であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記高抵抗シリコン層は、不純物濃度が１×１０15ｃｍ-3以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記高抵抗シリコン層は、イントリンシックシリコンであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体層の厚さは、０．５ｎｍ以上１μｍ以下であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記アンチフューズは、前記スイッチング素子の両端の電極取り出し用のコンタクトホールに形成したことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記アンチフューズの低抵抗化する前の抵抗は、前記スイッチング素子のオン抵抗の１０倍以上であり、且つオフ抵抗の１０分の１以下であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記アンチフューズの低抵抗化した後の抵抗は、前記スイッチング素子のオン抵抗の１０分の１以下であることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記アンチフューズの低抵抗化した後の抵抗は、低抵抗化する前の抵抗の１００万分の１以下であることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記スイッチング素子は、ＭОＳトランジスタであり、該ＭОＳトランジスタのゲート電極は前記ワード線に接続されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
半導体装置の製造工程の最終段階において電気的に一括して書き込みを行った後、書き込み防止したことを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係わり、特に大容量不揮発性記憶装置に適用されるリード・オンリー・メモリに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリとして最も知られているものにマスクＲＯＭがある。マスクＲＯＭはＬＳＩ製造工程で使用するマスクによってデータをプログラミングするメモリである。このマスクＲＯＭは、特に複雑な製造工程は必要なくプロセス的に低コストで実現できることや、書き込み動作が不必要であるために書き込み用の特別な回路を必要とせず容易に大容量のメモリを実現することができることを特徴としている。
【０００３】
しかしながら、マスクＲＯＭはメモリに記憶する内容に合わせて異なったマスクが必要であり、またある程度の製造プロセスを経る必要があるため、ユーザが発注してから半導体メーカが製品を製造しユーザに供給するまでの時間（ＴＡＴ：Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が非常に長くなるという難点を有している。また製品が完成するまでには一定の製造工程を必要とすることから小量生産ではかえってコストがかかり、さらに、マスク製造後にデータの修正が必要となった場合には新たにマスクを作り直さなければいけないため、ユーザ及びメーカともある程度の危険性を負わねばならないという問題がある。
【０００４】
これに対して、電気的にデータの書き込みを行うことができるΡＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は、不揮発性半導体メモリであり、ＬＳＩチップ製造後にデータを電気的に書き込むことができる。つまりデータの書き込みは必ずしもメーカが行う必要はなく、ユーザにおいてもプログラミングが可能である。従って、マスクＲＯＭのようにＴＡＴが長くなることはない。
【０００５】
従来、このようなＰＲＯＭには、フューズ素子が記憶素子として使用され、フューズ素子を溶断して情報を記録するフューズＲＯＭと絶縁体をブレークダウンして導電体として情報を記録するアンチフューズＲＯＭがある。しかし、フューズＲＯＭ場合、フューズ素子はどうしても高抵抗素子にならざるを得ないため、回路動作の高速化には不向きという欠点がある。またプログラミングはフューズを溶断して行うが、フューズ材料を完全に溶断しきれなかったり、あるいは溶断時に生じたゴミが残ってしまうことがあり、高い信頼性を得ることが難しいという問題がある。一方、アンチフューズＲＯＭでは、ブレークダウン後の抵抗を小さくするのが難しく、電流が制限されるため高速読み出しができないという問題がある。
【０００６】
従って、現在、このようなフューズを用いたＰＲＯＭはほとんど使用されていないが、あえて用いられたとしてもシステムの開発段階に限られ、量産時にはマスクＲＯＭに切り換えられるのが一般的である。
【０００７】
【発明が解決しようとする課題】
本発明は、上に述べたフューズ素子の問題点を解決し、ＰＲＯＭの回路動作速度及びプログラミングにおける信頼性を改善することを目的とする。さらにこれにより、製造コストが低く、製造期間が短くてすむ大量生産向け超高密度不揮発性半導体メモリを実現することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の要旨は、複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、      ワード線の信号で制御されるスイッチング素子と、
一端がビット線に接続され他端が前記スイッチング素子の一端に接続された第１のアンチフューズ（半導体層と金属層との間で反応させて両者の化合物を形成して低抵抗化するもの）と、
一端が前記スイッチング素子の他端に他端が電源又は接地に接続された第２のアンチフューズと、
を少なくとも含むことを特徴とする半導体装置に存在する。
【０００９】
また、本発明の第２の要旨は、複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、
ワード線の信号で制御され、一端がビット線に直接または他のスイッチング素子を介して接続され他端が電源又は接地に直接または他のスイッチング素子を介して接続されたスイッチング素子と、
一端及び他端が前記スイッチング素子の一端及び他端にそれぞれ接続されたアンチフューズと、
を少なくとも含むことを特徴とする半導体装置に存在する。
【００１０】
本発明の第３の要旨は、複数のビット線、複数のワード線からなるマトリックス構造の交点に配置されるメモリセルの構造として、
スイッチング素子として用いられるＭＯＳトランジスタのソースおよびドレイン領域の少なくとも一方に接続し、前記ソースおよびドレイン領域の一方へのコンタクトを形成するためのコンタクトホールを有する絶縁膜の前記コンタクトホールに埋め込まれた、金属層、半導体層および金属層の三層を少なくとも含むアンチフューズ（半導体層と金属層との間で反応させて両者の化合物を形成して低抵抗化するもの）を少なくとも含むことを特徴とする半導体装置に存在する。
【００１１】
【作用】
以下に本発明の作用を図１及び２を用いて説明する。
【００１２】
図１は、本発明のアンチフューズ構造の一例を示す断面図である。ここでアンチフューズとはフューズと逆の働きをする素子のことをいう。フューズは、もともとは低抵抗であるが、ある程度の電流を流すと発熱により溶断し配線間を断絶する働きを持っている。一方、アンチフューズはこの逆の働きをし、もともとは高抵抗であるが、ある程度の電流を流すことにより溶接して配線間を電気的に短絡状態にする働きを有している。
【００１３】
図１は、アンチフューズとなる金属層、半導体層及び金属層からなる３層構造体の構造を示している。図１（ａ）は短絡させる前のアンチフューズの構造を、（ｂ）は短絡させた後の構造を示している。１０１は金属層（例えばＷ層）、１０２は半導体層（例えばＳｉ層）、そして１０３は金属層（例えばＴａ層）である。Ｓｉ層１０２は極めて不純物濃度が低い高抵抗なものを用いる。
【００１４】
アンチフューズを短絡状態にするのは次のようにすればよい。まず、アンチフューズの上部電極であるＷ層１０１と下部電極であるＴａ層１０３との間にＳｉ層１０２がブレークダウンするのに十分な電圧を加える。ここで金属層１０１、１０３の抵抗はＳｉ層１０２の抵抗よりも十分低いため印加された電圧のほとんどがＳｉ層１０２にかかることになる。Ｓｉ層１０２がブレークダウンすると大電流が流れ、この大電流で発生した熱によりＳｉ層１０２と金属層１０１、１０３が反応し低抵抗のシリサイド化合物１０４ができる。このようにしてアンチフューズは短絡される。
【００１５】
以上のような構造、反応機構によりアンチフューズが実現できる。Ｓｉ層がブレークダウンする電圧はＳｉ層の膜厚によって決まる。従って設計によって任意の耐圧を持ったアンチフューズを作ることができる。金属層１０１、１０３の膜厚はＳｉ層がシリサイド化合物となるのに十分な量確保されていれば任意の膜厚でよい。また、Ｓｉ層の不純物濃度としては、できるだけ高抵抗にする必要から、１０１５ｃｍ−３以下の低濃度が望ましい。
【００１６】
また、金属層は、半導体と反応して低抵抗化合物を生成する物であれば、どのような材料も用いることができるが、特に、Ｔａ、Ｗの他、Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔ等の金属が好適に用いられる。
【００１７】
次に、スイッチング素子として例えばＭＯＳトランジスタを用い、そのソース、ドレイン等のコンタクトホールの中にアンチフューズを形成した構造について説明する。
【００１８】
図２において、（ａ）はアンチフューズが短絡する前の構造を、（ｂ）は短絡した後の構造を示している。２０１は例えば０．４〜０．６Ω・ｃｍのｐ型シリコンウェハである。２０２のＳｉＯ２膜（例えば厚さ約６００ｎｍ）を形成し素子分離を施した後で、ｎ＋層２０３（例えば２×１０２０ｃｍ−３の不純物濃度）を形成する。その後、例えば約５００ｎｍのＳｉ０２膜２０４を成膜し、ｎ＋層２０３の一部が外部と電気的に導通がとれるように開口部２０５を設ける。ここで設定した各数値等は様々な条件や設計仕様によりこれとは異なる値をとってもよいことは言うまでもない。
【００１９】
ｎ＋層に開いた開口部に例えば厚さ２００ｎｍの金属層２０６（例えばＴａ層）を形成し、さらにＴａ層の上には抵抗率が非常に高い厚さ約１００ｎｍのＳｉ層（例えばイントリンシックシリコン）２０７が形成されている。更にこの上に取り出し配線材料として例えば厚さ８００ｎｍの金属層２０８（例えばＷ層）が形成されている。これらの金属層２０６、２０８はシリコンとシリサイド化合物を形成して低抵抗となるものならば、Ｔａ、Ｗ以外の金属を用いてもよいし、膜厚も条件に合わせて任意に設定してもよい。しかし、後でシリサイド化合物２０９を形成したときに全てのＳｉ層２０７がシリサイド化合物２０９となるのに十分な量の膜厚は必要である。Ｓｉ層２０７の膜厚もアンチフューズの耐圧等の設計仕様により１００ｎｍより薄くしても厚くしてもよいが、周辺回路において使用できる電源電圧を考えると、０．５ｎｍ〜１μｍが好ましい範囲である。
【００２０】
図２のアンチフューズは、図１で述べたものと同様な機構で短絡することができる。まず、アンチフューズの上部電極であるＷ層２０８と下部電極であるＴａ層２０６に接しているｎ＋層２０３との間にＳｉ層２０７がブレークダウンするのに十分な電圧を加える。ここで、金属層２０６、２０８の抵抗及びｎ＋層２０３とＴａ層２０６のコンタクト抵抗はＳｉ層２０７の抵抗よりも十分低いため、印加された電圧のほとんどはＳｉ層２０７にかかることになる。Ｓｉ層２０７がブレークダウンすると大電流が流れ、この大電流で発生した熱によりＳｉ層２０７と金属層２０６、２０８が反応しシリサイド化合物２０９ができる。このようにしてアンチフューズを短絡することができる。この構造のアンチフューズにおいては、金属層２０６とｎ＋層２０３との間においてもシリサイド化合物２１０が生じ、金属層２０６とｎ＋層２０３との間のコンタクト抵抗も下げることができる。
【００２１】
図２の例においては、ｐ型シリコンウェハ２０１を用いて説明したが、ｎ型シリコンウエハであっても、またウェハ上に形成されたｎ型またはｐ型のシリコン層であってもよい。またｎ＋層２０３はｐ＋層であってもよい。また、金属層、半導体層および金属層からなる１つの３層構造体のアンチフューズを説明したが、この構造が２重、３重と複数層積み重なったものであっても同様な機能を実現できることは言うまでもない。また、金属層は、半導体層と反応して半導体層を低抵抗できるに十分であれば、半導体層の両側に設ける必要はなく、片側だけでも良い。さらに、図１及び２の例では、金属層をビット線と別個に設けているが、ビット線を金属層として兼用しても良い。
【００２２】
本発明において、アンチフューズは、半導体と金属層との反応により極めて小さな抵抗となる。特に、半導体層としてシリコンを用い、金属としてＴａ，Ｗを用いることにより、抵抗値を１００万分の１以下に下げることが可能となる。真性シリコンとＴａとを反応させてシリサイドを形成した場合、例えば面積０．２５×０．２５μｍ２で、厚さ１００ｎｍのイントリンシックシリコンの抵抗値は、３×１０９Ωであるのに対し、シリサイド化により１．６Ωにまで下げることができる。従って、以上のメモリセルをワード線、ビット線で接続して、リード・オンリー・メモリを構成することにより、高速読み出し可能な超高密度不揮発性半導体メモリを実現することが可能となる。
【００２３】
さらに、図２に示すように、本発明のアンチフューズはコンタクトホール内に形成することができるため、１つのトランジスタの面積で１つのメモリセルを形成でき、メモリの高密度化が達成できる。
【００２４】
本発明のスイッチング素子は、ＭＯＳトランジスタの他に、例えばバイポーラトランジスタ等を用いることができる。
【００２５】
また、本発明において、リード・オンリー・メモリへの書き込みは、各ユーザーが、許容される記憶容量の範囲内で、任意の数のデータを任意に書き込むことができるが、例えば、リード・オンリー・メモリの製造工程の最終段階において電気的に一括して書き込みを行った後、書き込み防止することも可能であり、これによって、映像、種々のソフトウェアを大量に生産することが可能となる。
【００２６】
【実施例】
以下に、実施例を挙げて本発明をより詳細に説明するが、本発明がこれらの実施例に限定されないことは言うまでもない。
【００２７】
（実施例１）
本発明の第１の実施例として、超高密度で電気的に書き込み、読み出しが可能なＮＯＲ型リード・オンリー・メモリを図３に示す。
【００２８】
図３はＮＯＲ型リード・オンリー・メモリの基本メモリセルの回路図の一例を示している。３０１はワード線、３０２はビット線、３０３、３０４は図１、２で説明したアンチフューズを記号で表している。
【００２９】
本実施例においては、スイッチング素子としてｎチャネルＭＯＳトランジスタ３０５を使用しているが、ｐチャネルＭＯＳトランジスタであっても、また他のバイポーラトランジスタなどのスイッチング素子であってもよい。
【００３０】
メモリセルは、図３（ａ）に示すように、ｎチャネルＭＯＳトランジスタのソースとドレインの両方にアンチフューズを設けても、図３（ｂ）または（ｃ）のようにソースまたはドレインのどちらか一方にアンチフューズを設けてもよい。あるいは、アンチフューズを前記３層構造体が複数層積み重なった構造のものとしてもよい。またアースに接続しているところを電源ラインに接続していても論理の組み方が変わるだけで同一の機能を実現できる。
【００３１】
本実施例では、図２のようにして、アンチフューズをソース、ドレインのコンタクトホール内に形成した。
【００３２】
次に、データの書き込み方法について説明する。ここでは説明を簡単にするために、一例として３行３列のマトリックス状にメモリセルを配列した９ビットＮＯＲ型リード・オンリー・メモリのメモリ部を図４に示す。４０１〜４０３がワード線、４０４〜４０６がビット線である。この例においては、図３（ｂ）の構造のメモリセル４０７〜４１５を採用した。
【００３３】
例えば、メモリセル４０７に論理値「０」を書き込む場合を考えてみる。まずワード線４０１を例えば５Ｖとし、それ以外のワード線４０２、４０３は０Ｖとする。これにより、ワード線４０１に接続されているメモリセル４０７、４１０、４１３のトランジスタはオン状態となり、それ以外のメモリセルのトランジスタはオフ状態となっている。
【００３４】
この状態で、ビット線４０４に例えば５Ｖ、それ以外のビット線４０５、４０６に０Ｖを印加する。メモリセル４０７のＭＯＳトランジスタはオン状態にあり、しかもオン抵抗はアンチフューズの抵抗に対し極めて小さい値に設定しているため、ビット線に印加された５Ｖはほとんどアンチフューズにかかることとなる。アンチフューズが５Ｖより低い電圧でブレークダウンするように設計されていれば、メモリセル４０７のアンチフューズはただちにブレークダウンをおこし短絡する。
【００３５】
一方、ワード線４０１につながる他のメモリセル４１０、４１３の場合は、ＭＯＳトランジスタはオン状態であるが、ビット線４０５、４０６が０Ｖであるため、いずれのアンチフューズもブレークダウンしない。またメモリセル４１１、４１２、４１４及び４１５については、全くどこにも電圧は加わらないためブレークダウンすることはない。
【００３６】
メモリセル４０８、４０９については、ビット線４０４には５Ｖが印加されているが、ワード線４０２、４０３は０Ｖのため、ＭＯＳトランジスタはオフ状態である。従って、ＭＯＳトランジスタのオフ抵抗をブレークダウンさせる前のアンチフューズの抵抗より例えば１００倍以上大きくなるように設計することで、ビット線４０４にかかった５ＶのほとんどがＭＯＳトランジスタにかかることとなり、アンチフューズには電圧はほとんどかからない。つまりアンチフューズがブレークダウンすることはない。
【００３７】
以上のようにして、メモリセル４０７に論理値「０」を書き込むことができる。同様にしてメモリセル４０７に論理値「１」を書き込む場合には、論理値「０」を書き込む場合と同様の電圧をワード線に印加しビット線にはビット線４０４だけ０Ｖに変えることで、メモリセル４０７にアンチフューズを短絡させないと言う情報を記憶させることができる。
【００３８】
次に、データの読み出し方法について説明する。例えばメモリセル４０７に書き込まれているデータを読み出す場合を考える。
【００３９】
まず、読み出すべきビット線をあらかじめ電源電圧まで充電しておく。読み出し時の電源電圧を例えば１Ｖとすると、この場合にはビット線４０４を１Ｖまで充電しておくことになる。ワード線４０１〜４０３は０Ｖであり、たとえビット線４０４に接続されているメモリセル４０７〜４０９のアンチフューズが短絡していてもそれぞれのＭＯＳトランジスタがオフ状態であるので、ビット線４０４の電圧はすぐには１Ｖから下がることはない。
【００４０】
次に、ワード線４０１に１Ｖの電圧を加える。この時ビット線４０７につながるメモリセルのうちメモリセル４０７のＭＯＳトランジスタだけがオン状態となる。するとメモリセル４０７のアンチフューズが短絡している状態か、あるいは短絡していない状態かによりビット線４０４の電位は変化する。具体的には、メモリセル４０７が論理値「１」を記憶している時つまりアンチフューズが短絡していない時には、ビット線４０４の電位は１Ｖのままであり、論理値「０」を記憶している時つまりアンチフューズが短絡している時には、ビット線４０４に充電されていた電荷はメモリセル４０７を通して放電されるため、ビット線４０４の電位は０Ｖに下がることとなる。この後、ビット線４０４の電位を検出することによりメモリセル４０７に書き込まれていたデータが読み出されることになる。
【００４１】
以上のような書き込み・読み出しを行うリード・オンリー・メモリの周辺回路も含めた簡単な構成例を説明する。
【００４２】
図５は、１ビット×１６ワードのＮＯＲ型リード・オンリー・メモリの構成例を示している。５０１〜５１６はメモリセルであり、ここでは図３の（ａ）のメモリセルを採用した。５３１〜５３４はビット線であり、５１７〜５２０は、これらのビット線５３１〜５３４を選択し入出力バスライン５３０に接続するためのスイッチの働きをするｎチャネルＭＯＳトランジスタである。５３５はカラムデコーダであり、アドレス信号Ａ０，Ａ１により制御信号φ１に応じて２２〜５２５の信号線に５１７〜５２０のＭＯＳトランジスタを選択するための信号を出力する。
【００４３】
５３６はローデコーダであり、アドレス信号Ａ２，Ａ３により制御信号φ２に応じて５２６〜５２９のワード線に選択信号を出力する。これらのカラムデコーダ、ローデコーダは公知の回路技術を用いて実現できる。５２１は、プリチャージ信号φｐによりビットラインおよび入出力バスライン５３０を充電するためのスイッチの役割をするｐチャネルＭＯＳトランジスタである。５３７は、入出力バスライン５３０の電圧を検出してデータの出力を行うセンスアンプである。センスアンプも公知の回路技術を用いて実現できる。５３８は、書き込み時に書き込み信号φｗにより書き込みデータを入力する端子と入出力バスライン５３０とを接続するｎチャネルＭＯＳトランジスタである。
【００４４】
データの書き込みは図６に示す書き込みサイクルによって行う。図６は、図５の１ビット×１６ワードＮＯＲ型リード・オンリー・メモリの各制御信号の書き込み時のタイムチャートの例である。期間Ｔ１においては、φ１、φ２を５Ｖ、φｗを０Ｖにする。この期間中にアドレス信号、書き込みデータ信号を切り換える。期間Ｔ２においては、φ１、φ２を０Ｖ、φｗを５Ｖにする。これによりアドレス信号により選択されたメモリセルに情報が書き込まれる。書き込み時には、φｐは常に５Ｖとしておく。以下同様な操作を繰り返してデータを書き込んで行く。
【００４５】
データの読み出しは、図７に示す読み出しサイクルによって行う。図７は、図５の１ビット×１６ワードＮＯＲ型リード・オンリー・メモリの制御信号の読み出し時のタイムチャートの例である。期間Ｔ１においては、φ１、φ２およびφｐを１Ｖにする。この期間中にアドレス信号を切り換え、入出力バスラインの電圧をセンスアンプにより検知する。この時検知されて出力されるデータは直前の読み出しサイクルで選択されたメモリセルに書き込まれていたデータである。期間Ｔ２においては、φ１、φｐを０Ｖに、φ２を１Ｖにする。この期間においてビット線を選択しプリチャージを行う。期間Ｔ３においては、φ１、φ２を０Ｖ、φｐを１Ｖにする。この期間Ｔ３で、ワード線を選択して選択されているビット線の電圧は、メモリセルのデータに応じて変化する。次に、再び回ってきた期間Ｔ１において、先に述ベたようにデータを出力する。このような読み出しサイクルを繰り返すことで次々にデータを読み出すことができる。
【００４６】
本実施例においては、書き込み時電源電圧を５Ｖ、読み出し時電源電圧を１Ｖとしたが、これより高い電圧であっても低い電圧で設計してもよいことは言うまでもない。しかし、読み出し時にビット線にかかる電圧は、読み出し時にアンチフューズを誤書き込みしないためにアンチフューズのブレークダウン電圧より低くする必要がある。また逆に、書き込み時にビット線にかかる電圧は、アンチフューズのブレークダウン電圧よりも高くする必要がある。ここで、安定した書き込み・読み出しを行うために、トランジスタのオフ抵抗は、書き込み前のアンチフューズの抵抗の１０倍以上とし、オン抵抗は１０分の１以下にするのが望ましい。また、書き込み後のアンチフューズの抵抗は、トランジスタのオン抵抗の１０分の１以下にするのが望ましい。
【００４７】
本実施例のＮＯＲ型リード・オンリー・メモリは、外部からの電気信号によりデータを書き込むためマスクＲＯＭのように特別なマスクを作製する必要はなく、製造コストを削減することができる。また容易に大量生産することができ製造日数も短くできる。また、１トランジスタの面積で１メモリセル形成できるため、集積度を大幅に高めることができる。その結果、例えば、磁気メモリに代わる大記憶容量の半導体メモリが実現できる。
【００４８】
（実施例２）
本発明の第２の実施例として、ＮＡＮＤ型リード・オンリー・メモリを説明する。
【００４９】
図８はＮＡＮＤ型リード・オンリー・メモリの基本メモリセルの回路図の一例である。８０１はワード線、８０２はアンチフューズであり、スイッチング素子８０３に対し並列にアンチフューズが接続されている。
【００５０】
本実施例においては、スイッチング素子８０３としてｎチャネルＭＯＳトランジスタを使用しているが、ｐチャネルＭＯＳトランジスタであっても、また他のバイポーラトランジスタなどのスイッチング素子であってもよい。ここでアンチフューズは複数個直列に接続されたものでもよい。
【００５１】
また、図２のようにして、アンチフューズをソース、ドレインのコンタクトホール内に作り込むことにより、１メモリセル当たり１トランジスタ分の面積で構成することができる。
【００５２】
ＮＡＮＤ型リード・オンリー・メモリの簡単な構造例を図９に示す。９０１〜９０４はワード線、９０５〜９０８はメモリセルであり、ここでは、図８のメモリセルを採用している。９０９はビット線である。例えば、メモリセル９０７に論理値「０」のデータを書き込む場合には、ワード線９０１、９０２および９０４を例えば５Ｖとし、メモリセル９０５、９０６および９０８のｎチャネルＭＯＳトランジスタをオン状態しておく。一方、ワード線９０３は０Ｖとしておき、メモリセル９０７のｎチャネルＭＯＳトランジスタをオフ状態にしておく。この状態において、ビット線９０９に５Ｖの電圧を加えることによりメモリセル９０７のアンチフューズをブレークダウンさせ、論理値「０」を書き込むことができる。逆に、メモリセル９０７に論理値「１」を書き込む場合には、ビット線９０９に０Ｖの電圧をかけておけばよい。
【００５３】
読み出しは、例えば、次のようにして行う。まずビット線９０９を１Ｖにあらかじめ充電しておく。たとえば、メモリセル９０７に書き込まれているデータを読み出す時には、ワード線９０１、９０２および９０４を１Ｖに、ワード線９０３を０Ｖにすることで、メモリセル９０７のトランジスタだけオフ状態にする。こうすることでビット線９０９にはメモリセル９０７のアンチフューズの状態に応じたデータが出力される。
【００５４】
図１０は、１ビット×１６ワードのＮＡＮＤ型リード・オンリー・メモリの構成例を示している。１００１〜１０１６はメモリセルであり、ここでも図８のメモリセルを採用した。１０１７〜１０２０は、直列に並んだメモリセル列を選択して入出力バスライン１０２１に接続するためのスイッチの働きをするｎチャネルＭＯＳトランジスタである。１０２２はカラムデコーダであり、アドレス信号Ａ０，Ａ１により制御信号φ１に応じて１０２３〜１０２６の信号線に１０１７〜１０２０のＭＯＳトランジスタを選択するための信号を出力する。１０２７はローデコーダであり、アドレス信号Ａ２，Ａ３により制御信号φ２に応じて１０２８〜１０３１のワード線に選択信号を出力する。これらのカラムデコーダ、ローデコーダは公知の回路技術により実現できる。１０３２はプリチャージ信号φｐにより入出力バスライン１０２１を充電するためのスイッチの役割をするｐチャネルＭＯＳトランジスタである。１０３３は入出力バスライン１０２１の電圧を検出してデータの出力を行うセンスアンプである。このセンスアンプも公知の回路技術により実現できる。１０３４は、書き込み時に書き込み信号φｗにより書き込みデータを入力する端子と入出力バスラインとを接続するｎチャネルＭＯＳトランジスタである。
【００５５】
データの書き込みは、実施例１と同様に、図６に示す書き込みサイクルによって行うことができる。期間Ｔ１においては、φ１、φ２を５Ｖ、φｗを０Ｖにする。この期間中にアドレス信号、書き込みデータ信号を切り換える。期間Ｔ２においては、φ１、φ２を０Ｖ、φｗを５Ｖにする。これによりアドレス信号により選択されたメモリセルに情報が書き込まれる。書き込み時にはφｐは常に５Ｖとしておく。以下同様な操作を繰り返してデータを書き込んで行く。
【００５６】
データの読み出しも実施例１と同様に、図７に示す読み出しサイクルによって行うことができる。図７は図１０の１ビット×１６ワードＮＯＲ型リード・オンリー・メモリの制御信号の読み出し時のタイムチャートである。期間Ｔ１においては、φ１、φ２およびをφｐを１Ｖにする。この期間中にアドレス信号を切り換え、入出力バスラインの電圧をセンスアンプにより検知する。この時検知されて出力されるデータは直前の読み出しサイクルで選択されたメモリセルに書き込まれていたデータである。期間Ｔ２においては、φ１、φｐを０Ｖにφ２を１Ｖにする。この期間でビット線を選択しプリチャージを行う。期間Ｔ３においては、φ１、φ２を０Ｖ、φｐを１Ｖにする。この期間で、ワード線を選択することにより選択されているビット線の電圧を選択されているメモリセルのデータに応じて変化させる。次に再び回ってきた期間Ｔ１において、先に述べたようにデータを出力する。このような読み出しサイクルを繰り返すことで次々にデータを読み出すことができる。
【００５７】
本実施例においては、書き込み時電源電圧を５Ｖ、読み出し時電源電圧を１Ｖとしたが、これより高い電圧であっても低い電圧で設計してもよいことは言うまでもない。しかし読み出し時にビット線にかかる電圧は、読み出し時にアンチフューズを誤書き込みしないためにアンチフューズのブレークダウン電圧より低くする必要がある。また逆に書き込み時にビット線にかかる電圧はアンチフューズのブレークダウン電圧よりも高くする必要がある。
【００５８】
本実施例のＮＡＮＤ型リード・オンリー・メモリも実施例１のＮＯＲ型と同様に、外部からの電気信号によりデータを書き込むためマスクＲＯＭのように特別なマスクを作製する必要はなく製造コストは比較的少なくすることができる。また容易に大量生産することができ製造日数も短くできる。また実施例１の場合と同様に、１メモリセルあたり１トランジスタで構成できるため、集積度を高めることが可能となる。
【００５９】
（実施例３）
本発明の第３の実施例を図１１に示す。図１１は、ＮＯＲ型及びＮＡＮＤ型リード・オンリー・メモリを用いて構成したＰＬＡ（Ｐｒｏｇｒａｍａｂｌｅ  Ｌоｇｉｃ  Ａｒｒａｙ）である。ＰＬＡは単にデータを記憶するものではなく、任意の論理関数（ブール関数）を記憶させることにより様々な論理制御回路を実現することができるものである。
【００６０】
図１１の左側の回路が実施例２で説明したＮＡＮＤ型リード・オンリー・メモリと同様な構成であり、右側の回路が実施例１で説明したＮＯＲ型リード・オンリー・メモリと同様な構成となっている。これらはそれぞれＡＮＤ平面とＯＲ平面を構成しており、２つの回路はＮＯＲゲートにより接続されている。即ち、ＮＡＮＤ型リード・オンリー・メモリのビット線がＮＯＲ型リード・オンリー・メモリのワード線に接続されている。
【００６１】
書き込みは、実施例１、２と同様な書き込み方法であらかじめ行った。図中、黒く塗りつぶされたアンチフューズがブレークダウンにより短絡されたアンチフューズを表している。
【００６２】
たとえば、１１０１、１１０２および１１０３にそれぞれＡ、ＢおよびＣという論理信号が入力される場合を考えてみる。ここであらかじめ、φＡＮＤ信号、φＯＲ信号によりそれぞれＡＮＤ平面、ＯＲ平面をプリチャージしておく。１１０１、１１０２および１１０３にＡ，ＢおよびＣを入力すると、各メモリセルの記憶内容に従いＡＮＤ平面のビット線にデータが出力される。このデータをφ信号によりＮＯＲゲートを通してＯＲ平面のワード線に出力する。図１１の場合、ＯＲ平面のワード線１１０４、１１０５および１１０６にはそれぞれＡ・Ｃ、ＢおよびＡという論理値が出力されることがわかる。これらのＡＮＤ平面から出力されたデータを受け取ったＯＲ平面においては、各メモリセルの記憶内容に従いＯＲ平面のビット線にデータが出力されることになる。これらのデータはインバータを介して１１０７、１１０８および１１０９に出力される。最終的には、この例の場合１１０７、１１０８および１１０９にはそれぞれＡ＋Ｂ、Ａ・Ｃ＋ＡおよびＡ・Ｃ＋Ｂという論理値が出力されることがわかる。
【００６３】
以上のように、本発明のアンチフューズに任意の記憶データを電気的に書き込むことにより任意の論理関数が実現できるＰＬＡを構成できることがわかる。さらに本発明のアンチフューズを用いることにより高密度なメモリを構成することができるため、このＰＬＡを回路機能ブロックの一部としてチップ内に埋め込むことで様々な制御回路がユーザによって電気的に設計できる特殊用途向けＬＳＩが実現できるようになる。
【００６４】
（実施例４）
本発明の第４の実施例を以下に示す。
【００６５】
実施例１及び２に示したリード・オンリー・メモリは、その製造する工程においてデータを電気的に書き込むことができる。図１２に書き込み工程の一例を示す。
【００６６】
図１２において、１２０１は、すでに全てのＬＳＩ製造工程を経てパッシベーション工程を終了した段階のメモリチップである。メモリチップ上には多数の電極取り出し用パッド１２０２が形成されている。１２０３は、メモリチップ１２０１上の電極取り出し用パッド１２０２にそれぞれに対応してプローブ針が設けられたプローブ装置である。
【００６７】
書き込みは、メモリチップ全面にプローブ針を落とし、電気的に一括して行う。このようにして、パッケージング後に外に出すことができる端子の数に制限されず、多くの電極取り出しパッドを使って書き込みが行えるようになる。従って、一度に大量のデータを書き込むことができる、書き込み時間の短縮化が達成できる。
【００６８】
書き込み工程を終了したメモリチップは、ボンディング、パッケージング等通常の工程を経て製品として完成するが、この際には書き込みに関する機能は一切取り除いても良い。つまり、読み出しだけの機能に限ったリード・オンリー・メモリとして製品化することができる。
【００６９】
本実施例の方法により、本発明のリード・オンリー・メモリに書き込みを行うことで、映像や音声等、後で書き換える必要のない種々のソフトウェアを大量にしかも安価に生産し提供することが可能となる。
【００７０】
【発明の効果】
本発明の半導体装置は、外部からの電気信号によりデータを書き込むため、マスクＲＯＭのように特別なマスクを作製する必要はなく、製造コストを削減でき、また大量生産、製造日数の短縮化が可能となる。
【００７１】
また、１トランジスタの面積で１メモリセルを構成できるため、集積度を大幅に高めることができ、大容量のリード・オンリーメモリを提供することができる。
【００７２】
さらに、低抵抗化後のアンチフューズの抵抗値は極めて小さな値とすることが可能なため、高速読み出しが可能なリード・オンリー・メモリを提供することができる。
【００７３】
このような高速・大容量のリード・オンリー・メモリに、製造工程の最終段階において一括して書き込みを行うことにより、様々な映像や音声などの種々のソフトウェアを大量に安価にしかもコンパクトに生産することが可能となる。
【００７４】
さらにまた、アンチフューズに任意の記憶データを電気的に書き込むことにより任意の論理関数が実現できるＰＬＡを構成することができる。また、ＰＬＡを回路機能ブロックの一部としてチップ内に埋め込むことで様々な制御回路がユーザによって電気的に設計できる特殊用途向けＬＳＩが実現できる。
【図面の簡単な説明】
【図１】本発明のアンチフューズの構成例を示す概念図である。
【図２】コンタクトホールに形成したアンチフューズの構成例を示す概念図である。
【図３】ＮＯＲ型ＲＯＭの基本メモリセルの等価回路を示す概略図である。
【図４】９ビットＮＯＲ型ＲＯＭの回路を示す概念図である。
【図５】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの構成を示す概念図である。
【図６】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの書き込みのタイミングチャートを示す図である。
【図７】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの読み出しのタイミングチャートを示す図である。
【図８】ＮＡＮＤ型ＲＯＭの基本メモリセルを示す回路図である。
【図９】ＮＡＮＤ型ＲＯＭの構成例を示す回路図である。
【図１０】１ビットｘ１６ワードのＮＡＮＤ型ＲＯＭの構成例を示す概念図である。
【図１１】本発明のＰＬＡの一例を示す回路図である。
【図１２】データの一括書き込みを説明する概念図である。
【符号の説明】
１０１、１０３  金属層、
１０２  半導体層、
１０４  シリサイド化合物、
２０１  ｐ型シリコンウェハ、
２０２  ＳｉＯ２膜
２０３  ｎ＋層２０３
２０４  Ｓｉ０２膜、
２０５  開口部、
２０６、２０８  金属層、
２０７  Ｓｉ層２０７、
２０９、２１０  シリサイド化合物、
３０１  ワード線、
３０２  ビット線、
３０３、３０４  アンチフューズ、
３０５  スイッチング素子、
４０１〜４０３  ワード線、
４０４〜４０６  ビット線、
４０７〜４１５  メモリセル、
５０１〜５１６  メモリセル、
５１７〜５２０  ｎチャネルＭＯＳトランジスタ、
５２１  ｐチャネルＭＯＳトランジスタ、
５２２〜５２５  信号線、
５２６〜５２９  ワード線、
５３０  入出力バスライン、
５３１〜５３４  ビット線、
５３５  カラムデコーダ、
５３６  ローデコーダ、
５３７  センスアンプ、
５３８  ｎチャネルＭＯＳトランジスタ、
８０１  ワード線、
８０２  アンチフューズ、
８０３  ｎチャネルＭＯＳトランジスタ、
９０１〜９０４  ワード線、
９０５〜９０８  メモリセル、
９０９  ビット線、
１００１〜１０１６  メモリセル、
１０１７〜１０２０    ｎチャネルＭＯＳトランジスタ、
１０２１  入出力バスライン、
１０２２  カラムデコーダ、
１０２３〜１０２６  信号線、
１０２７  ローデコーダ、
１０２８〜１０３１  ワード線、
１０３２  ｐチャネルＭＯＳトランジスタ、
１０３３  センスアンプ、
１０３４  ｎチャネルＭＯＳトランジスタ、
１２０１  メモリチップ、
１２０２    電極取り出し用パッド、
１２０３  プローブ装置、
１２０４  プローブ針。
【図１】
0003559580.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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