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　平成８年特許願第１０２６３８号「不揮発性メモリアレイを読むための方法」拒絶査定不服審判事件〔平成９年４月１５日出願公開、特開平９−１０２１９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年４月２４日（パリ条約による優先権主張　１９９５年５月２日、アメリカ合衆国）の出願であって、平成１８年３月１３日付けで拒絶査定がなされ、これに対して同年６月１３日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし１９に係る発明は、平成１７年１２月５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１９に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】
　ワード線とビット線とを各々が有する、複数の単一トランジスタのメモリセルを有する不揮発性メモリアレイを設けるステップと、
　読まれるべき活性メモリセルのワード線に正の電圧を印加するステップと、
　読まれるべきでない非活性メモリセルのワード線に負の電圧を印加するステップとを含み、
　前記非活性メモリセルは、ソース領域とドレイン領域との間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれるフローティングゲートと、前記フローティングゲート上に絶縁性を伴って隔てて置かれる制御ゲートとを含み、
　前記制御ゲートは、前記非活性メモリセルの前記ワード線から前記負の電圧を受取るよう結合され、
　前記フローティングゲートは、プログラムサイクル中には負の電荷を受取り、消去サイクル中には負の電荷を放出するよう構成され、かつ、多数のプログラムサイクルおよび消去サイクルを経ると、前記フローティングゲートは過消去状態に対応する正味の正の電荷を伴うように構成される、不揮発性メモリアレイを読むための方法。」
　
３．刊行物に記載された事項
（１）本願の優先日前に日本国内において頒布され、原審での平成１７年８月２６日付けの拒絶理由通知書において引用した特開平５−１８２４７７号公報（「以下、「刊行物」という。）には、図１ないし１０とともに、以下の事項が記載されている。なお、下線は当合議体において付加したものである。
　「【０００１】
【産業上の利用分野】本発明はプログラマブルリードオンリメモリに関し、特に一括電気的消去型プログラマブルリードオンリメモリ（ｆｌａｓｈ　ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍａｂｌｅｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ、フラツシユＥＥＰＲＯＭ）から記憶データを読み出す場合に適用して好適なものである。
　【０００２】
　【従来の技術】従来この種のフラツシユＥＥＰＲＯＭ１は、図５に示すように、
１本のビツト線Ｌ
Ｂ
にフローテイングゲートを有する例えばｎチヤネルＭＯＳトランジスタでなる複数のセルＣＬ１、ＣＬ２、……のドレインを共通に接続し、各セルＣＬ１、ＣＬ２、……のトランジスタのゲートをそれぞれワード線Ｌ
Ｗ１
、Ｌ
Ｗ２
、……に接続した構成のいわゆる１セル１トランジスタ形式のフラツシユＥＥＰＲＯＭ
　【０００３】
セルＣＬ１、ＣＬ２、……のうちデータ消去状態のセルのＭＯＳトランジスタは、図６及び図７に示すように、フローテイングゲートＦＧに電荷を保持していないのに対して、データ記憶状態のセルのＭＯＳトランジスタは図８及び図９に示すように、フローテイングゲートＦＧに注入電荷を保持している
　【０００４】読出しモード時、フラツシユＥＥＰＲＯＭ１のビツト線ＬＢには、ビツト線電圧ＶＢＴとして正電圧が供給される。これと共に、ワード線ＬＷ１、ＬＷ２、……のうち記憶データを読み出すべきセル、すなわち選択セルのコントロールゲートＣＧに接続されたワード線例えばＬＷ２に正電圧でなるワード線電圧ＶＷＤ２がコントロールゲート電圧ＶＣＧとして供給される（図７又は図９）。これに対してセルＣＬ１、ＣＬ２、……のうち選択セル以外のセル（記憶データを読み出さないセル）のコントロールゲートＣＧに接続されたワード線すなわちＬＷ１、ＬＷ３、……には０〔Ｖ〕のワード線電圧ＶＷＤ１、ＶＷＤ３、……がコントロールゲート電圧ＶＣＧとして供給される（図６又は図８）。
　【０００５】またすべてのセルＣＬ１、ＣＬ２、……のトランジスタのソースは接地電位（＝０〔Ｖ〕）が供給される。
　【０００６】かくして読出しモード時、データ消去状態のセルのフローテイングゲートＦＧは注入電荷を保持していないことにより、選択セルにおいて図７に示すように、コントロールゲートＣＧに与えられている正電圧に基づく静電作用によつて正電荷が誘起され、これによりフローテイングゲートＦＧが正に帯電するので、ドレインＤ及びソースＳ間の電流ＩＤＳが流れる。これに対してデータ記憶状態のセルのフローテイングゲートＦＧには注入電荷を保持していることにより、図９に示すように、コントロールゲートＣＧに与えられる正電圧に基づく静電作用によつて正電荷が誘起されてもフローテイングゲートＦＧが正に帯電しないので、ドレインＤ及びソースＳ間の電流ＩＤＳが流れない状態になる。
　【０００７】これに対して非選択セルにおいては、コントロールゲートＣＧには０〔Ｖ〕のコントロールゲート電圧が供給され、これによりコントロールゲートＣＧに注入電荷を保持しているセル（図６）及び保持していないセル（図８）のいずれにおいても、フローテイングゲートＦＧが正に帯電しないので、ドレインＤ及びソースＳ間の電流ＩＤＳが流れない。
　【０００８】かくしてフラツシユＥＥＰＲＯＭ１は全体として、選択セルからビツト線ＬＢに電流が流れ出さないか（図９の状態）又はビツト線ＬＢに電流が流れ出すか（図７の状態）を判定することにより、選択セルに書き込まれているデータの論理レベルを読み取ることができる。
　【０００９】
【発明が解決しようとする課題】ところが、かかる構成のフラツシユＥＥＰＲＯＭにおいて、データ記憶状態にあるセルをデータ消去の状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧに保持されている注入電荷をソースＳから引き抜く処理をし、またデータ消去状態にあるセルをデータ記憶状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧにドレインＤから電荷を注入する処理をする。
　【００１０】しかしながら実際上、このような書き換え処理時にフローテイングゲートＦＧから引き抜かれ又は注入される電荷量は、フラツシユＥＥＰＲＯＭの製造工程におけるばらつきに基づいてばらつくことを避け得ず、特に引き抜く電荷の電荷量が過剰になつたとき当該セルから読み出すデータの論理レベルを誤るおそれがある。
　【００１１】すなわち、データ記憶状態にあるセルをデータ消去状態に書き換えたとき引き抜いた電荷が過剰になつて図１０に示すようにフローテイングゲートＦＧが正に帯電すると、当該セルのＭＯＳトランジスタがデイプレツシヨン化することによりたとえ非選択動作状態であつてもドレインＤ及びソースＳ間にリーク電流ＩＤが流れ（例えば図５のセルＣＬ１において）、このとき当該セルがデータ記憶状態にあると誤判定されるおそれがある。
　【００１２】本発明は以上の点を考慮してなされたもので、１セル１トランジスタ形式のフラッシユＥＥＰＲＯＭの各セルのデータ書換え時にたとえ過剰に電荷が引き抜かれたセルがあつたとしても、当該セルの書換え後のデータの読出し結果に誤判定を生じさせないようにしたプログラマブルリードオンリメモリを提案しようとするものである。
　【００１３】
【課題を解決するための手段】かかる課題を解決するため本発明においては、それぞれフローテイングゲートＦＧ及びコントロールゲートＣＧを有する複数の消去型ＭＯＳトランジスタを共通のビツト線ＬＢに接続することにより複数のセルＣＬ１、ＣＬ２……を形成し、複数のＭＯＳトランジスタのコントロールゲートＣＧにそれぞれ接続されたワード線ＬＷ１、ＬＷ２……を通じて選択電圧を印加することによりフローテイングゲートＦＧに注入された電荷の保持状態に対応する記憶データを各セルから読み出すようになされたプログラマブルリードオンリメモリにおいて、読出し動作時、選択電圧を印加した第１のセル以外の第２のセルのコントロールゲートＣＧにワード線ＬＷ１、ＬＷ２……を通じて、当該第２のセルを過剰消去することによりフローテイングゲートに生じた電荷を打ち消すような電荷を誘起させる電圧を印加する。
　【００１４】
【作用】読出し時に非選択セルのゲートに負電圧を印加することによりドレインターンオンリーク電流の発生を抑制する。かくして一段と誤動作するおそれが少ないフラツシユＥＥＰＲＯＭを得ることができる。」
　「【００１６】図５との対応部分に同一符号を付して示す図１において、フラツシユＥＥＰＲＯＭ１０は図５のフラツシユＥＥＰＲＯＭ１において読出し動作時の非選択セルＣＬ１のコントロールゲート電圧ＶＷＤ１として負電圧（例えば−１〔Ｖ〕以内程度の値）を印加するようにしたことを除いて図５の場合と同様の構成を有する。
　【００１７】以上の構成において、図１の
セルＣＬ１、ＣＬ２……のうち、セルＣＬ２が選択セルとして選択され、かつそれ以外のセルＣＬ１が非選択セルとして選択されていないとき、ビット線Ｌ
Ｂ
に正のビツト線電圧Ｖ
ＢＴ
が印加されかつワード線Ｌ
Ｗ２
に正のワード線電圧Ｖ
ＷＤ２
が印加されることによりセルＣＬ２が選択されると共に、当該選択セルＣＬ２以外の非選択セルＣＬ１、ＣＬ３……のワード線Ｌ
Ｗ１
、Ｌ
Ｗ３
……に負のワード線電圧Ｖ
ＷＤ１
、Ｖ
ＷＤ３
……が印加される
　【００１８】ここでセルＣＬ１、ＣＬ２……に過剰消去状態のセルがあると、当該セルのフローテイングゲートＦＧには図２に示すように、過剰に引き抜かれた電荷の分だけ正電荷が残ることにより正に帯電、結局ＭＯＳトランジスタがデイプレッション化された状態になつている。
　【００１９】選択セルＣＬ２が過剰消去状態にあれば、図３に示すように、コントロールゲートＣＧに正電圧が印加されることにより、フローテイングゲートＦＧに正電荷が誘起されて正に帯電され、これによりドレインＤ及びソースＳ間に読出し電流ＩＤＳが流れる。
　【００２０】これに対して非選択セルが過剰消去状態にあれば、図４に示すように、コントロールゲートＣＧに負の電圧が印加されていることにより負の電荷がフローテイングゲートＦＧに誘起され、これによりフローテイングゲートＦＧに残つている正の過剰電荷が中和されてフローテイングゲートＦＧが非帯電状態になる。その結果、ドレインＤ及びソースＳ間にドレインターンオンリーク電流ＩＤを流させない状態になる。
　【００２１】従つて、非選択状態にあるセルＣＬ１からは読出し電流が流れ出さないことにより、選択セルＣＬ２の判定結果を誤判定させるおそれを生じさせない状態になる。
　【００２２】以上の構成によれば、
読出し動作時に、フローテイングゲートに過剰消去に基づく電荷が残つていたとしても、これにより誤判定を生じさせるおそれを有効に回避し得る１セル１トランジスタ形式のフラツシユＥＥＰＲＯＭ
　
（２）ここにおいて、「記憶データを読み出さないセル」である「非選択セル」は、「記憶データを読み出すべきセル」である「選択セル」と同様に、「ソースＳ」と「ドレインＤ」間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれる「フローティングゲートＦＧ」と、前記「フローティングゲートＦＧ」上に絶縁性を伴って隔てて置かれる制御ゲートとを含んで構成されていることは、当業者の技術常識である。
　したがって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「１本のビット線ＬＢにフローテイングゲートを有する例えばｎチヤネルＭＯＳトランジスタでなる複数のセルＣＬ１、ＣＬ２、……のドレインを共通に接続し、各セルＣＬ１、ＣＬ２、……のトランジスタのゲートをそれぞれワード線ＬＷ１、ＬＷ２、……に接続した構成のいわゆる１セル１トランジスタ形式のフラツシユＥＥＰＲＯＭの読出し方法において、
　データ記憶状態にあるセルをデータ消去の状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧに保持されている注入電荷をソースＳから引き抜く処理をし、またデータ消去状態にあるセルをデータ記憶状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧにドレインＤから電荷を注入する処理をするようにされ、
　セルＣＬ２からデータを読出す際には、セルＣＬ１、ＣＬ２……のうち、前記セルＣＬ２が選択セルとして選択され、かつそれ以外のセルＣＬ１が非選択セルとされているとき、ビット線ＬＢに正のビツト線電圧ＶＢＴが印加され、かつワード線ＬＷ２に正のワード線電圧ＶＷＤ２が印加されることによりセルＣＬ２が選択されると共に、当該選択セルＣＬ２以外の非選択セルＣＬ１、ＣＬ３……のワード線ＬＷ１、ＬＷ３……に負のワード線電圧ＶＷＤ１、ＶＷＤ３……が印加されるように制御され、
　前記非選択セルは、ソースＳとドレインＤ間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれるフローティングゲートＦＧと、前記フローティングゲートＦＧ上に絶縁性を伴って隔てて置かれる制御ゲートとを含んでおり、
　これによって、フローテイングゲートに過剰消去に基づく電荷が残つているセルが存在していたとしても、これにより誤判定を生じさせるおそれを有効に回避し得る１セル１トランジスタ形式のフラツシユＥＥＰＲＯＭの読出し方法。」
　
４．対比
（１）本願発明と刊行物発明とを対比すると、刊行物発明の「１本のビット線ＬＢにフローテイングゲートを有する例えばｎチヤネルＭＯＳトランジスタでなる複数のセルＣＬ１、ＣＬ２、……のドレインを共通に接続し、各セルＣＬ１、ＣＬ２、……のトランジスタのゲートをそれぞれワード線ＬＷ１、ＬＷ２、……に接続した構成のいわゆる１セル１トランジスタ形式のフラツシユＥＥＰＲＯＭにおいて」における「ワード線ＬＷ１、ＬＷ２、……」、「ビット線ＬＢ」、「セル」は、各々本願発明の「ワード線」、「ビット線」、「メモリセル」に相当する。
　また、一般に、「フラツシユＥＥＰＲＯＭ」が複数のメモリセルからなる不揮発性メモリセルアレイを備えていることは半導体分野における技術常識であり、かつ、刊行物発明における「フラツシユＥＥＰＲＯＭ」は、「１セル１トランジスタ形式」、すなわち各メモリセルが単一のトランジスタを有しているものであるから、刊行物発明の「フラツシユＥＥＰＲＯＭ」が本願発明の如く、「複数の単一トランジスタのメモリセルを有する不揮発性メモリアレイ」を備えていることが明らかである。
　そして、当該「不揮発性メモリセルアレイ」を備えるためには、当然それを製造して設けることが必要であることは自明であるから、刊行物発明も本願発明の如く「ワード線とビット線とを各々が有する、複数の単一トランジスタのメモリセルを有する不揮発性メモリアレイを設けるステップ」を有しているものと認められる。
　
（２）刊行物発明の「セルＣＬ２からデータを読出す際には、セルＣＬ１、ＣＬ２……のうち、前記セルＣＬ２が選択セルとして選択され」、「ワード線ＬＷ２に正のワード線電圧ＶＷＤ２が印加されることによりセルＣＬ２が選択される」ことは、本願発明の「読まれるべき活性メモリセルのワード線に正の電圧を印加するステップ」に相当する。
　また、刊行物発明の「当該選択セルＣＬ２以外の非選択セルＣＬ１、ＣＬ３……のワード線ＬＷ１、ＬＷ３……に負のワード線電圧ＶＷＤ１、ＶＷＤ３……が印加されるように制御され」における「ワードラインＬＷ１、ＬＷ３……」は、読まれるべきでない非活性メモリセルのワード線であるから、刊行物発明の「当該選択セルＣＬ２以外の非選択セルＣＬ１、ＣＬ３……のワード線ＬＷ１、ＬＷ３……に負のワード線電圧ＶＷＤ１、ＶＷＤ３……が印加されるように制御され」ることは、本願発明の「読まれるべきでない非活性メモリセルのワード線に負の電圧を印加するするステップ」に相当する。
　
（３）刊行物発明の「前記非選択セルは、ソースＳとドレインＤ間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれるフローティングゲートＦＧと、前記フローティングゲートＦＧ上に絶縁性を伴って隔てて置かれる制御ゲートとを含んで」いる構成は、本願発明の「前記非活性メモリセルは、ソース領域とドレイン領域との間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれるフローティングゲートと、前記フローティングゲート上に絶縁性を伴って隔てて置かれる制御ゲートとを含」んでいる構成に相当する。
　また、刊行物発明において、「当該選択セルＣＬ２以外の非選択セルＣＬ１、ＣＬ３……のワード線ＬＷ１、ＬＷ３……に負のワード線電圧ＶＷＤ１、ＶＷＤ３……が印加」された際に、刊行物発明の「制御ゲート」が、前記「ワード線ＬＷ１、ＬＷ３……」から「負のワード線電圧ＶＷＤ１、ＶＷＤ３……」を受け取るように結合されていることは、刊行物の図５からも明らかである。
　したがって、刊行物発明も、本願発明の「前記制御ゲートは、前記非活性メモリセルの前記ワード線から前記負の電圧を受取るよう結合され」に相当する構成を有している。
　
（４）刊行物発明の「データ記憶状態にあるセルをデータ消去の状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧに保持されている注入電荷をソースＳから引き抜く処理をし、またデータ消去状態にあるセルをデータ記憶状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧにドレインＤから電荷を注入する処理をするようにされ」という構成についてみると、ここにおける「電荷」が負の「電荷」を指すものであることは、刊行物の００１１行の「すなわち、データ記憶状態にあるセルをデータ消去状態に書き換えたとき引き抜いた電荷が過剰になつて図１０に示すようにフローテイングゲートＦＧが正に帯電する」等の記載から明らかである。
　したがって、刊行物発明の「データ記憶状態にあるセルをデータ消去の状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧに保持されている注入電荷をソースＳから引き抜く処理をし、またデータ消去状態にあるセルをデータ記憶状態に書き換えるにはＭＯＳトランジスタのフローテイングゲートＦＧにドレインＤから電荷を注入する処理をするようにされ」は、本願発明の「前記フローティングゲートは、プログラムサイクル中には負の電荷を受取り、消去サイクル中には負の電荷を放出するよう構成され」に相当する。
　そして、刊行物発明は、「フラツシユＥＥＰＲＯＭの読出し方法」に関する発明であるが、「フラツシユＥＥＰＲＯＭの読出し」とは、当該 「フラツシユＥＥＰＲＯＭ」内の不揮発性メモリアレイからデータを読むことに他ならないから、刊行物発明の「フラツシユＥＥＰＲＯＭの読出し方法」は、本願発明の「不揮発性メモリアレイを読むための方法」に相当する。
　
（５）したがって、本願発明と刊行物発明は、
　「ワード線とビット線とを各々が有する、複数の単一トランジスタのメモリセルを有する不揮発性メモリアレイを設けるステップと、
　読まれるべき活性メモリセルのワード線に正の電圧を印加するステップと、
　読まれるべきでない非活性メモリセルのワード線に負の電圧を印加するステップとを含み、
　前記非活性メモリセルは、ソース領域とドレイン領域との間に構成されるチャネルと、前記チャネル上に絶縁性を伴って隔てて置かれるフローティングゲートと、前記フローティングゲート上に絶縁性を伴って隔てて置かれる制御ゲートとを含み、
　前記制御ゲートは、前記非活性メモリセルの前記ワード線から前記負の電圧を受取るよう結合され、
　前記フローティングゲートは、プログラムサイクル中には負の電荷を受取り、消去サイクル中には負の電荷を放出するよう構成された、不揮発性メモリアレイを読むための方法。」である点で一致し、以下の点で相違する。
　
　［相違点］
　本願発明は、「多数のプログラムサイクルおよび消去サイクルを経ると、」「前記非活性メモリセル」に含まれる「前記フローティングゲートは過消去状態に対応する正味の正の電荷を伴うように構成される」のに対して、刊行物発明は、そのような特定がなされていない点。
　
５．当審の判断
（１）そこで、これについて検討すると、ＥＥＰＲＯＭを構成するメモリセルにおいて、多数のプログラムサイクルおよび消去サイクルを経ると、フローティングゲートが過消去状態に対応する正味の正の電荷を伴うことは、例えば以下の周知文献１及び２に記載されたように、当業者において従来周知の現象である。
（周知文献１）特開平５−２２５７９１号公報
　原審での平成１７年８月２６日付けの拒絶理由通知書において引用し、本願の優先日前に日本国内において頒布された特開平５−２２５７９１号公報には、従来の技術の説明として、０００８段落及び０００９段落に、「このようなＥＥＰＲＯＭにおいて、図７に示すように、消去又はプログラムされたメモリセルのしきい電圧（ＶTH）の分布をみてみると、完全に一定ではなく、ガウス分布を示すことが分かる。このとき、消去されたメモリセルのしきい電圧はプログラムされたメモリセルのしきい電圧より低電圧となっている。」（０００８段落）、「同図中の斜線部分Ａ、Ｂ、Ｃは、予定のしきい電圧の値を外れたメモリセルの存在を表している。すなわち、斜線部分Ａに該当するメモリセルは過度に消去された状態にあり、斜線部分Ｂに該当するメモリセルは完全に消去されなかった状態にあり、そして斜線部分Ｃに該当するメモリセルは完全にプログラムされなかった状態にある。このうち、斜線部分Ｂ、Ｃに該当するメモリセルは消去及びプログラムを反復することによって補正できる（例えば１９９１年大韓民国特許出願第１４０９６号）。」（０００９段落）、「ところが、斜線部分Ａに該当するメモリセルは、再度消去を行った場合、さらにしきい電圧が低くなり負のしきい電圧となり得る。このように過度消去されて負のしきい電圧をもったメモリセルがアレイ内に存在し、読出しのときにそのメモリセルが非選択とされる場合、非選択のワードラインの電圧である０Ｖがゲートに印加されても、その非選択のメモリセルは“オン”となってしまう。」（００１０段落）と記載されている。
　そして、これらの記載を総合すると、特開平５−２２５７９１号公報には、メモリセルが完全に消去されなかった状態及びメモリセルが完全にプログラムされなかった状態を示す「図７」の「斜線部分Ｂ、Ｃに該当するメモリセルは消去及びプログラムを反復することによって補正できる」が、メモリセルが過度に消去された状態を示す「斜線部分Ａ」に該当するメモリセルは消去及びプログラムを反復することによっても補正できず、再度消去を行った場合、さらにしきい電圧が低くなり負のしきい電圧となり得ることが記載されているから、当該特開平５−２２５７９１号公報には、ＥＥＰＲＯＭを構成するメモリセルにおいて、多数のプログラムサイクルおよび消去サイクルを経ると、フローティングゲートが過消去状態に対応する正味の正の電荷を伴うことが記載されているものと認められる。
　
（周知文献２）特開平６−１７６５８６号公報
　本願の優先日前に日本国内において頒布された特開平６−１７６５８６号公報の０００７段落には、「このようなオーバーイレーズ（過剰消去）現象は、メモリの経年使用によりデータの書き込み／消去を何度も繰り返している間に、一層顕著に現れる。その結果、最終的に、ゲート端子ＶＧ（コントロールゲートＣＧ）に外部から電圧を印加しなくても（０ボルト）、該ゲート端子は等価的に正（＋）の電位に充電されたオーバーイレーズ状態となる。」と記載されているから、当該特開平６−１７６５８６号公報には、ＥＥＰＲＯＭを構成するメモリセルにおいて、多数のプログラムサイクルおよび消去サイクルを経ると、フローティングゲートが過消去状態に対応する正味の正の電荷を伴うことが記載されているものと認められる。
　
（２）そして、刊行物発明は、「セルをデータ消去状態に書き換えたとき引き抜いた電荷が過剰になつて」「フローテイングゲートＦＧが正に帯電する」ことにより、「非選択動作状態であつてもドレインＤ及びソースＳ間にリーク電流ＩＤが流れ」「誤判定される」（００１１段落）という従来技術の問題点を解決するため、「たとえ過剰に電荷が引き抜かれたセルがあつたとしても、当該セルの書換え後のデータの読出し結果に誤判定を生じさせないようにしたプログラマブルリードオンリメモリを提案する」（００１２）ことを技術課題とするものであるから、刊行物発明を、多数のプログラムサイクルおよび消去サイクルを経ると、フローティングゲートが過消去状態に対応する正味の正の電荷を伴うという従来周知の現象により、「非選択セル」が「過剰に電荷が引き抜かれたセル」となる「フラツシユＥＥＰＲＯＭ」に対して適用すること、すなわち、刊行物発明において、本願発明の如く、「多数のプログラムサイクルおよび消去サイクルを経ると、」「前記非活性メモリセル」に含まれる「前記フローティングゲートは過消去状態に対応する正味の正の電荷を伴うように構成」することは、当業者が容易に想到し得た事項である。
　
　したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび　
　以上のとおりであるから、請求項２ないし１９に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。