(57)【特許請求の範囲】
【請求項１】
電話機内のパルスコード変調値発生回路であって、マイクロプロセッサとワーキングストアを具え、該マイクロプロセッサとワーキングストアはデータバス及びアドレスバスを経て接続され、更にパルスコード変調値を出力する出力回路と、該出力回路に接続された、出力すべきパルスコード変調値を記憶する出力メモリとを具えるパルスコード変調値発生回路において、前記ワーキングストアと前記出力メモリを単一のメモリ回路内に含めたことを特徴とするパルスコード変調値発生回路。
【請求項２】
読み出し且つ出力回路に送出すべき出力メモリ位置のアドレスを発生するアドレス指定手段を具え、該アドレス指定手段は、前記マイクロプロセッサによる前記出力メモリのランダム位置のアドレス指定に応答して、読み出し且つ出力回路に送出すべき出力メモリ記憶位置のアドレスを自動的にインクリメントすることを特徴とする請求項１記載の回路。
【請求項３】
前記アドレス指定手段が、アドレスレジスタと、アドレスデコーダ回路と、アドレスバス内に挿入したマルチプレクサとを具え、該マルチプレクサが、前記アドレスデコーダ回路により発生される制御信号に応答してアドレスバスからのビット又はアドレスレジスタからのビットの何れか一方を送出するよう構成したことを特徴とする請求項１又は２記載の回路。
【請求項４】
前記アドレス指定手段が、前記アドレスレジスタが読出されるたびに前記アドレスレジスタをインクリメントするよう構成したことを特徴とする請求項３記載の回路。
【請求項５】
前記アドレス指定手段が最終値レジスタと、該最終値レジスタと前記アドレスレジスタとに接続された比較器とを具えることを特徴とする請求項３又は４記載の回路。
【請求項６】
前記出力回路が出力すべきパルスコード変調値の一時記憶用ＦＩＦＯレジスタを具えることを特徴とする請求項１〜５の何れかに記載の回路。
【請求項７】
前記出力回路が並列−直列変換器を具えることを特徴とする請求項１〜６の何れかに記載の回路。
【請求項８】
前記マイクロプロセッサが少なくとも数個のアドレス及びデータ共用出力端子を具えることを特徴とする請求項１〜７の何れかに記載の回路。
【請求項９】
前記アドレス指定手段が読出すべきアドレスの一部分の一時記憶のためのアドレスラッチを具えることを特徴とする請求項８記載の回路。
【請求項１０】
前記アドレス指定手段及び前記出力回路がアプリケーション固有集積回路内に組込まれていることを特徴とする請求項１〜９の何れかに記載の回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電話機内にて音声信号を表すパルスコード変調値を発生する回路であって、マイクロプロセッサとワーキングストア（作業用記憶領域）を具え、該マイクロプロセッサとワーキングストアはデータバス及びアドレスバスを経て接続され、更にパルスコード変調値（パルス符号変調値）を出力する出力回路と、該出力回路に接続された、出力すべきパルスコード変調値を記憶する出力メモリとを具えるパルスコード変調値発生回路に関するものである。この種の回路は実際に知られている。
【０００２】
【従来の技術】
実際に知られているパルスコード変調値（ＰＣＭ  値）発生回路は一般に集積回路内に組込まれたアプリケーション回路を具える。この場合、発生すべきパルスコード変調値を記憶するのに必要なメモリも集積回路に組込まれる。しかし、メモリを含むこのような集積回路は比較的高価になる。このＰＣＭ  値発生回路は自分専用の別個のメモリ回路を具えるようにすることもできる。しかし、この場合には構成素子の数が多くなると共に行わなければならない接続数が多くなるためにこのタイプの回路もかなり高価になる。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、発生すべきパルスコード変調値用のメモリを具えると共に構成素子数及び接続数を最少にした、費用有効性の高いパルスコード変調値発生回路と提供することにある。
【０００４】
【課題を解決するための手段】
本発明は、現代のディジタル電話機はワーキングストアを有するマイクロプロセッサを通常具えていることを利用する。本発明は従って、パルスコード変調値回路を、ワーキングストアと出力メモリが単一のメモリ回路に含まれるように構成すれば、追加のメモリによる拡張及び内部メモリを具えるアプリケーション回路の使用を回避することができる。換言すれば、出力メモリをマイクロプロセッサのワーキングストアと同一のメモリ回路内に含める。従って、出力回路のための別個のメモリ回路を省略することができ、出力回路自体がメモリを具える必要がなくなる。
【０００５】
パルスコード変調値を発生させるには、これらの値を出力メモリから、標準８ＫＨｚ  ＰＣＭ  サンプルレートで１２５  μｓ  ごとにパルスコード変調値を出力する出力回路へ転送する必要がある。出力回路へのこの転送のためには、出力すべきＰＣＭ  値を含む記憶位置のアドレスを出力メモリに供給する必要がある。マイクロプロセッサが出力メモリ内の次に読出すべきアドレスを、この目的のために予定されたレジスタの内容又はワーキングストア記憶位置を絶えずインクリメントすることにより絶えず発生するようにした回路を提供することができる。しかし、電話機内のマイクロプロセッサは多数の仕事のために既に極限に近い仕事量を有している。また、アドレス値の更新のような追加の仕事を実行させるとこのようなアプリケーションに対しタイミング問題が発生し得る。マイクロプロセッサの仕事量を軽減し、タイミング問題を避けるために、本発明回路の好適例では、前記マイクロプロセッサによる前記出力メモリのランダム位置のアドレス指定に応答して読出すべき出力メモリ記憶位置のアドレスを発生するアドレス指定手段を具えるものとする。このようにするとマイクロプロセッサの仕事量の著しい軽減が得られる。これは、マイクロプロセッサが読出すべきパルスコード変調値の位置を絶えず決定する必要がなくなるからである。
【０００６】
本発明回路は、前記アドレス指定手段が、アドレスレジスタと、アドレスデコーダ回路と、アドレスバス内に挿入したマルチプレクサとを具え、該マルチプレクサが、前記アドレスデコーダ回路により発生される制御信号に応答してアドレスバスからのビット又はアドレスレジスタからのビットの何れか一方を送出するよう構成するのが好ましい。アドレスレジスタは常に、読出すべき次のパルスコード変調値のアドレス又はその一部分を保持する。この場合には本発明回路は、アドレス指定手段がアドレスレジスタの読出しごとにアドレスレジスタをインクリメントするよう構成するのが好ましい。このようにすると、マイクロプロセッサの介在の必要なしに出力メモリの複数位置を読出することが可能になる。アドレス指定手段はアドレスレジスタをデクリメントするよう構成することもでき、この場合には出力メモリの記憶位置が逆の順序で読出されること当然である。
【０００７】
アドレスレジスタが例えば８ビットレジスタを具える場合には、このレジスタは２５５  から２５６  にインクリメントされる時に０になる。このように、常に２５６  個の記憶位置、即ちレジスタのビット数により決まる最大記憶位置数が循環的にアドレスされる。少数の記憶位置を（循環）アドレッシングするには、本発明回路を、アドレス指定手段が最終値レジスタと、この最終値レジスタ及び前記アドレスレジスタの双方に接続された比較器を具えるように構成するのが有利である。最終値レジスタ内に予め決められた最終値をアドレスレジスタは越えられない。この目的のために、比較器がアドレスレジスタの値と最終値レジスタの値を絶えず比較し、両値が等しいときリセット信号をアドレスレジスタに供給してこのアドレスレジスタを初期値（例えば０）にリセットする。
【０００８】
上述したアドレス指定手段はマイクロプロセッサの仕事量の著しい軽減をもたらす。この仕事量の軽減は、本発明回路を、前記出力回路が出力すべきパルスコード変調値の一時記憶用ＦＩＦＯレジスタを具えるように構成することにより更に大きくすることができる。出力メモリから読出されたパルスコード変調値は出力回路により出力される前にＦＩＦＯ（ファーストインファーストアウトレジスタ）に一時的に記憶することができる。ＦＩＦＯメモリの使用は、パルスコード変調値を必ずしも１２５  μｓ  ごとに出力回路に供給しなくてもよく、１２５  μｓ  の平均インターバルで供給すればよくなり、また平均インターバルからの許容偏差がＦＩＦＯレジスタのサイズに依存して大きくなる。
【０００９】
ワーキングストアと出力メモリを単一メモリ回路に組合わせると接続すべき接続ピン数の著しい節約が達成される。この接続数の更なる節約は、マイクロプロセッサがアドレス及びデータ共用出力端子を具えるようにすることにより達成することができる。この場合にはアドレス指定手段が読出すべきアドレスの一部分の一時記憶用アドレスラッチを具えるものとするのが有利である。
【００１０】
本発明回路では、アドレス指定手段と出力回路をアプリケーション固有集積回路内に組み込むのが有利である。この場合には構成素子数及び接続数が最少になり、アプリケーション固有集積回路を内部メモリがないためにかなり低コストで製造することができる。
【００１１】
【実施例】
図面につき本発明の実施例を説明する。
図１ａは本発明パルスコード変調値発生回路の第１実施例のブロック回路図を示す。図１ａに示す回路はマイクロプロセッサ１と、メモリ２と、出力回路３と、アドレス回路４とを具える。データバス５でメモリ２をマイクロプロセッサ１と、出力回路３とに接続する。アドレスバス６でマイクロプロセッサのアドレス出力端子をメモリ２のアドレス入力端子に接続する。アドレス指定回路４をアドレスバス６内に挿入する。出力回路３は、例えば並列−直列変換器及び／又はバッファを具えることができる。
【００１２】
メモリ２はマイクロプロセッサ１のワーキングストアと出力回路３の出力メモリの両方を含む。ワーキングストアは、例えばマイクロプロセッサ１のプロセッサを格納し、出力メモリは出力すべきパルスコード（ＰＣＭ）値を格納する。
本発明のＰＣＭ値発生回路では、マイクロプロセッサ１が発呼者からのサンプリングされた音声信号をＰＣＭ値の系列に変換し、出力すべきこれらのＰＣＭ値を、データバス５を介して、メモリ２内の出力メモリ部分に記憶する。次いで、マイクロプロセッサ１がアドレス指定回路４を介して出力メモリ内の出力すべきＰＣＭ値の系列を読み出し、出力回路３に転送し、出力回路３が出力すべきＰＣＭ値を電話線に出力する。
従って、本願発明では、マイクロプロセッサ１によりディジタル化されたＰＣＭ値を専用のメモリに記憶しないで、マイクロプロセッサのワーキングストアを構成するメモリ２内の出力メモリに記憶するので、別個の専用のメモリを省略することができる。特に、出力メモリをワーキングストア（メモリ２）の連続番号のアドレス部分に割り当てると出力メモリのアドレス指定が簡単になる。
【００１３】
出力メモリをアドレス指定するには、アドレス指定回路４を、マイクロプロセッサ１が出力メモリに属するメモリ２内のランダム位置にアドレスする際に、アバレス指定回路４が読出すべきアドレスを発生するように構成する必要がある。この目的のために、本発明の第１の好適実施例ではアドレス指定回路４を図１ｂのブロック図に示すように構成する。
【００１４】
マイクロプロセッサによる音声信号のＰＣＭ変換の一例では、例えばＰＣＭ変換テーブルが格納されたＲＯＭを使用することができる。マイクロプロセッサは、スイッチオン時にＲＯＭに格納された変換テーブルをメモリ２のワーキングストアにロードし、音声信号の正しいＰＣＭ値を計算する代わりにこの変換テーブルをルックアップして音声信号を正しいＰＣＭ値に変換する。このようにして得られたＰＣＭ値は出力メモリに記憶され、次いで読み出され、出力回路に送られる。
【００１５】
図１ｂはアドレス指定回路４を示す。このアドレス指定回路内にはアドレスバス６のアドレスラインの第１群６ａが直接接続されている。本例ではこの第１群６ａは８個のアドレスラインＡ８〜Ａ１５  を具える。アドレスバスのアドレスラインの第２群Ａ０〜Ａ７はマルチプレクサ４１を経て接続される。マクチプレクサ４１は、デコーダ回路４２により発生される制御信号に応答してアドレスバス６の第２部分６ｂ、即ちアドレスラインＡ０〜Ａ７又はアドレスレジスタ４３の何れかをアドレスバス６のメモリ２に至る部分に接続する。アドレスバスの第１部分６ａはデコーダ回路４２に導かれる。マイクロプロセッサ１がワーキングストアに属するアドレスをアドレスバスに出力する場合には、マルチプレクサ４１は第２部分６ｂを接続するためこのアドレス全体がメモリ２に到達する。しかし、マイクロプロセッサ１が出力メモリの記憶位置に属するアドレスをアドレスバス６に出力する場合には、マルチプレクサ４１はアドレスレジスタ４３をデータバス６に接続し、アドレスバス６の第２部分６ｂ内のアドレス部分はメモリ２に到達しない。この目的のために、デコーダ回路４２は、出力メモリに属するランダム記憶位置がマイクロプロセッサ１によりアドレスされる際にはマルチプレクサ４１がアドレスレジスタ４３をアドレスバス６に接続する信号を発生するように構成する。本質的には、アドレスバスの全アドレスラインをデコード回路４２に接続することができる。しかし、メモリ２は、出力メモリが限られた数、例えば２５６  の連続位置をカバーするように構成することが好ましい。この場合には全てのアドレスラインではなく、図１ｂに示すように、例えば８個のアドレスラインだけをデコーダ回路に接続すればよい。
【００１６】
アドレス指定回路４は、アドレスレジスタ４３がアドレスを発生するごとに、このレジスタがインクリメントされるように構成するのが好ましい。このようにすると、出力メモリを簡単に連続的に読出することができる。アドレス回路がこの構成を有する場合には、マイクロプロセッサ１が読出すべき出力メモリの記憶位置のアドレスを更新する必要はない。このことはマイクロプロセッサ１の仕事量の著しい軽減を意味し、マイクロプロセッサが他の仕事のために一層多くの時間を使用することが可能になると共にタイミング問題（もしあっても）をほぼ完全に避けることができる。
【００１７】
アドレス指定回路４は比較器４４及び最終値レジスタ４５を具えるものとするのが有利である。これによりアドレスレジスタ４３のビット数により決まる最大数より少数の記憶位置を循環的に読出すことができる。比較器４４はアドレスレジスタ４３の内容を最終値レジスタ４５の内容と絶えず比較する。両者の値が等しいとき、比較器４４がリセット信号を発生してアドレスレジスタを初期値（例えば０）にリセットする。
【００１８】
図２ａに示す回路は同じくマイクロプロセッサ１と、メモリ２と、出力回路３と、アドレス指定回路４とを具える。この回路は同じくデータバス５及びアドレスバス６を具え、アドレスバス６内にアドレス指定回路４が挿入されている。接続数の最大限の低減のために、少なくとも数個のデータ及びアドレス共用出力端子を有するＩｎｔｅｌ  ８０Ｃ３１  のようなマイクロプロセッサ１を用いる。このタイプのマイクロプロセッサを用いると、１６ビットアドレスの下位の８ビットをデータバスを経て供給することができるため、８個の接続ピンを節約することができる。従って、マイクロプロセッサ１とアドレス指定回路４との間に位置するアドレスバス６は本例では８個のアドレスラインを具えるだけである。これら８個のアドレスラインは図１ａ及び１ｂに示すアドレスバスの第１部分６ａのアドレスラインに相当する。残りの８個のアドレスラインは図示の実施例ではアドレス指定回路４にも接続されている８ビットデータバス５により与えられる。アドレス指定回路４とメモリ２との間に位置するアドレスバス６は図１ａの実施例と同様に１６個のアドレスラインを具える。図２ａに示すマイクロプロセッサ１は、メモリ２の記憶位置を読出すとき、そのアドレスの上位８ビットをアドレスバス６ａに、下位８ビットをデータバス５に出力する。図示の回路ではデータバス５がアドレス指定回路４にも接続されているため、アドレス指定回路４が読出すべきアドレスの全１６ビットを受信する。次いで、この１６アドレスビットがアドレスバス６に送出されメモリ２に供給される。
【００１９】
図２ｂは図２ａに示すアドレス指定回路４の詳細を示す。図２ｂに示すアドレス指定回路は出力端子がアドレスバス６に接続されたマルチプレクサ４１を具える。このマルチプレクサの第１組の入力端子はアドレスレジスタ４３に接続され、第２組の入力端子にラッチが接続される。マルチプレクサ４１はデコーダ回路４２により発生される制御信号に応答して第１組の入力端子又は第２組の入力端子の何れか一方を出力端子に接続する。マイクロプロセッサ１のアドレス指定動作中にアドレスの上位８ビットが供給されるデータバス６ａはデコーダ回路４２に接続される。これら８個のアドレスビットに基づいて、デコーダ回路４２は、マイクロプロセッサ１が出力メモリ内の記憶位置をアドレスするのか否かを決定する。そうであれば、マルチプレクサ４１がアドレスレジスタ４３の内容をアドレスバス６の（下位）部分６ｂに供給する。そうではなくてマイクロプロセッサ１がワーキングストア内の記憶位置をアドレスする場合には、ラッチ４６の内容をアドレスバス６の部分６ｂに供給する。データバス５を経て送られてきたアドレス成分はマイクロプロセッサ１から到来する制御信号に応答してこのラッチ４６内に既に書き込まれている。こうしてアドレス指定回路４は常に１６ビットアドレスをアドレスバス６に供給する。このアドレスはアドレスバス６ａ及びデータバス５を経て送られてきたワーキングストア内のアドレス成分により、又はアドレスバス６ａにより送られてきた出力メモリ内の記憶位置のアドレス成分とアドレスレジスタ４３の内容とにより構成される。アドレスレジスタ４３の値は、例えば読出し処理後のアドレスレジスタ４３のインクリメントによりアドレス回路４自身で更新されるため、出力メモリを周期的に読出すためにマイクロプロセッサ１は読出すべき次の位置のアドレスを知る必要なしにこの出力メモリからランダムアドレスを読出すだけでよい。実際上、このことはマイクロプロセッサの仕事量の著しい軽減をもたらす。
【００２０】
図１ｂに示すアドレス指定回路と同様に、図２ｂに示すアドレス指定回路４も、図１ｂにつき述べた機能を有する比較器４４及び最終値レジスタ４５を具える。このアドレス指定回路はマイクロプロセッサ１により発生される信号に応答してアドレス指定回路４の各構成素子を制御する制御装置４０を具えることができる。
【００２１】
図３は出力回路３の好適実施例を示す。この出力回路３はシフトレジスタ３１とＦＩＦＯレジスタ３２とを具える。データバス５に接続されたＦＩＦＯレジスタ３２はマイクロプロセッサ１から制御信号を受信し、データバス５を経て受信されたパルスコード変調値を絶えず読出す。シフトレジスタ３１に１２５  μｓ  毎に供給される外部信号に応答してこのシフトレジスタ３１がそこに存在するパルスコード変調値を直列バス７に送出する。このパルスコード変調値の最終ビットをバスに送出し終わると同時にシフトレジスタ３１はレジスタ３２から次の値を読込む。
【００２２】
ＦＩＦＯレジスタの代わりに通常のレジスタを用いることもできる。しかし、ＦＩＦＯレジスタの方がマイクロプロセッサの一層フレキシブルなタイミングが可能になるので有利である。
【図面の簡単な説明】
【図１】本発明パルスコード値発生回路の第１実施例のブロック図である。
【図２】本発明パルスコード値発生回路の第２実施例のブロック図である。
【図３】図１又は図２に示す回路に用いる出力回路の好適実施例のブロック図である。
【符号の説明】
１  マイクロプロセッサ
２  メモリ
３  出力回路
４  アドレス回路
５  データバス
６  アドレスバス
７  直列バス
４０  制御回路
４１  マルチプレクサ
４２  デコーダ回路
４３  アドレスレジスタ
４４  比較器
４５  最終値レジスタ
４６  ラッチ
３１  シフトレジスタ
３２  ＦＩＦＯレジスタ
【図１】
0003580833.tif 000002
【図２】
0003580833.tif 000003
【図３】
0003580833.tif 000004