(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に周辺回路領域及びＳＲＡＭのメモリセル領域を有する半導体記憶装置であって、
第１のウェル、第１の導電型の第２のウェル、第２の導電型の第３のウェル、素子分離構造、第２の導電型の埋め込み層、第１導電型の他の埋め込み層、ドライバトランジスタ、負荷トランジスタ、トランスファトランジスタ及び第２の導電型の不純物領域を備え、
前記第１のウェルは、前記周辺回路領域に形成され、
前記第２のウェルは、前記メモリセル領域に形成され、
前記第２のウェルは、前記第１のウェルより深さが小さく、
前記ドライバトランジスタは、前記第２のウェルに形成され、
前記不純物領域は、前記第２のウェルに形成され、
前記不純物領域は、前記ドライバトランジスタのドレインであり、
前記不純物領域は、セルノードを構成する要素であり、
前記第３のウェルは、前記メモリセル領域に形成され、
前記第３のウェルは、前記第１のウェルより深さが小さく、
前記負荷トランジスタは、前記第３のウェルに形成され、
前記素子分離構造は、前記メモリセル領域に形成され、
前記素子分離構造は、前記ドライバトランジスタと前記負荷トランジスタとを分離し、
前記第２のウェル及び前記第３のウェルは、前記素子分離構造より下の位置まで形成されており、
前記埋め込み層は、前記第２のウェル下のうち、少なくとも前記ドライバトランジスタが位置している領域下に形成され、
前記埋め込み層は、前記第２のウェルと接合しており、
前記埋め込み層は、前記埋め込み層中の第２の導電型のキャリアが前記第２のウェルに流れ込むのを防ぐ電位に固定されており、
前記他の埋め込み層は、前記第２のウェル下のうち、前記トランスファトランジスタが位置している領域下に形成され、
前記他の埋め込み層は、前記第２のウェルと接触している、半導体記憶装置。
【請求項２】
請求項１において、
第１の導電型の他の不純物領域を備え、
前記他の不純物領域は、前記第３のウェルに形成され、
前記他の不純物領域は、前記負荷トランジスタのドレインであり、
前記他の不純物領域は、前記セルノードを構成する要素であり、
前記埋め込み層は、前記第３のウェル下のうち、前記他の不純物領域が位置している領域下に形成されておらず、
前記半導体基板は、第１の導電型である、半導体記憶装置。
【請求項３】
請求項１または２のいずれかにおいて、
第２の導電型のウェルコンタクト領域を備え、
前記ウェルコンタクト領域は、前記第３のウェルに形成され、
前記ウェルコンタクト領域は、前記第３のウェル電位を固定するためのコンタクト領域であり、
前記埋め込み層は、前記第３のウェルと接触している、半導体記憶装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１のウェル、前記第２のウェル及び前記第３のウェルは、リトログレーディドウェルである、半導体記憶装置。
【請求項５】
請求項４において、
前記第１のウェル、前記第２のウェル及び前記第３のウェルは上から順に、第１の濃度の層、第２の濃度の層、第３の濃度の層、を備え、
前記第１のウェルは、前記第３の濃度の層の下にさらに、第４の濃度の層を備える、半導体記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記素子分離構造の幅は、０.２μｍ〜１.６μｍである、半導体記憶装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第２のウェル及び前記第３のウェルの深さは０.５μｍ〜１.２μｍである、半導体記憶装置。
【請求項８】
請求項１〜７のいずれかにおいて、
前記半導体基板はｐ型である、半導体記憶装置。
【請求項９】
半導体基板の主表面に周辺回路領域及びＳＲＡＭのメモリセル領域を有する半導体記憶装置の製造方法であって、
（ａ）前記主表面に、素子分離構造を形成する工程と、
（ｂ）前記周辺回路領域に不純物をイオン注入して、第１のウェルを形成する工程と、
（ｃ）前記メモリセル領域に不純物をイオン注入して、第２の導電型の埋め込み層を形成する工程と、
（ｄ）前記メモリセル領域に不純物をイオン注入して、第２の導電型の第３のウェルを形成する工程と、を備え、
前記第３のウェルは、前記第１のウェルより深さが小さく、かつ前記素子分離構造より下の位置まで形成され、かつ前記埋め込み層と接触され、
さらに、
（ｅ）前記メモリセル領域に不純物をイオン注入して、第１の導電型の第２のウェルを形成する工程を備え、
前記第２のウェルは、前記素子分離構造より下で前記第３のウェルと接し、かつ前記埋め込み層上に形成され、かつ前記埋め込み層と接合しており、
さらに、
（ｆ）前記第２のウェルに、ドライバトランジスタおよびトランスファトランジスタを形成する工程を備え、
前記ドライバトランジスタは、少なくともその下に前記埋め込み層が位置するように形成され、
さらに、
（ｇ）前記第３のウェルに、負荷トランジスタを形成する工程を備え、
（ｈ）前記第２のウェル形成領域下のうち、前記トランスファトランジスタ形成領域下に、第１導電型の他の埋め込み層を形成する工程を備えた、半導体記憶装置の製造方法。
【請求項１０】
請求項９において、
前記工程（ｂ）及び（ｃ）は、厚さ３.０μｍ〜８.０μｍのレジストパターンをマスクとし、
前記工程（ｄ）及び（ｅ）は、厚さ１.２μｍ〜２.５μｍのレジストパターンをマスクとする、半導体記憶装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記工程（ｂ）のイオン注入工程は、前記工程（ｃ）のイオン注入工程を含む、半導体記憶装置の製造方法。
【請求項１２】
請求項９〜１１のいずれかにおいて、
前記第１のウェルは、第１の導電型のウェルと第２の導電型のウェルとを備えるツインウェルであり、
前記工程（ｂ）は、前記第１の導電型のウェルの形成領域にイオンを注入する工程と、前記第２の導電型のウェルの形成領域にイオンを注入する工程とを含み、
前記工程（ｄ）は、前記第３のウェルの形成領域と、前記周辺回路領域の第２の導電型のウェルの形成領域とに、三度のイオン注入を行う工程であり、
前記三度のイオン注入工程により、前記メモリセル領域には、下から順に第３の濃度の層、第２の濃度の層、第１の濃度の層を有する前記第３のウェルが形成され、前記周辺回路領域には、前記工程（ｂ）及び前記三度のイオン注入工程により、下から順に第４の濃度の層、第３の濃度の層、第２の濃度の層、第１の濃度の層を有する前記第２の導電型のウェルが形成され、
前記工程（ｅ）は、前記第２のウェルの形成領域と、前記周辺回路領域の第１の導電型のウェルの形成領域とに、三度のイオン注入を行う工程であり、
前記三度のイオン注入工程により、前記メモリセル領域には、下から順に第３の濃度の層、第２の濃度の層、第１の濃度の層を有する前記第２のウェルが形成され、前記周辺回路領域には、前記工程（ｂ）及び前記三度のイオン注入工程により、下から順に第４の濃度の層、第３の濃度の層、第２の濃度の層、第１の濃度の層を有する前記第１の導電型のウェルが形成される、半導体記憶装置の製造方法。
【請求項１３】
請求項９〜１２のいずれかにおいて、
前記工程（ｂ）のイオン注入工程は前記工程（ｈ）のイオン注入工程を含む、半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びその製造方法に関する。
【０００２】
【背景技術】
図２７は、ＳＲＡＭのメモリセルの等価回路図である。負荷トランジスタＱ５とドライバトランジスタＱ３とでインバータを構成し、負荷トランジスタＱ６とドライバトランジスタＱ４とでインバータを構成する。これらインバータどうしが電気的に接続され、フリップフロップを構成している。
【０００３】
トランスファトランジスタＱ２は、負荷トランジスタＱ６とドライバトランジスタＱ４とで構成されるインバータの出力セルノード１０００と、ビット線（ＢＬ）と、を接続している。トランスファトランジスタＱ２のゲート電極は、ワード線に電気的に接続されている。
【０００４】
負荷トランジスタＱ５及びＱ６のソース領域は、電源線ＶＤＤに電気的に接続されている。ドライバトランジスタＱ３及びＱ４のソース領域は、接地線ＶＳＳに電気的に接続されている。
【０００５】
トランスファトランジスタＱ１は、負荷トランジスタＱ５とドライバトランジスタＱ３とで構成されるインバータの出力セルノード１００２と、ビット線（／ＢＬ）と、を接続している。トランスファトランジスタＱ１のゲート電極は、ワード線に電気的に接続されている。
【０００６】
このフリップフロップは、セルノード１０００の電圧が例えば３Ｖで、かつセルノード１００２の電圧が例えば０Ｖの状態を例えば｀１｀として保持する。また、このフリップフロップは、セルノード１０００の電圧が例えば０Ｖで、かつセルノード１００２の電圧が例えば３Ｖの状態を例えば｀０｀として保持する。
【０００７】
【発明が解決しようとする課題】
ＳＲＡＭにおいてα線ソフトエラーという問題がある。すなわち、配線層の材料、モールド樹脂の材料等には極微量の放射性元素が含まれている。この放射性元素からα線が発生する。α線ソフトエラーとはα線が原因で保持データが破壊する現象をいう。以下、α線ソフトエラーによる保持データの破壊について、詳細に説明する。まず、これを説明するための図面について説明する。
【０００８】
図２５は、負荷トランジスタＱ６とドライバトランジスタＱ４とが形成されたシリコン基板２００の断面図である。シリコン基板２００はｐ型であり、ｎウェル２０２とｐウェル２０４とが隣り合うように形成されている。ｐウェル２０４にはドライバトランジスタＱ４のソース２１２及びドレイン２１４が形成されている。ｐウェル２０４にはｐ型のウェルコンタクト領域２１６が形成されている。ウェルコンタクト領域２１６とソース２１２とはフィールド酸化膜２０６により分離されている。ウェルコンタクト領域２１６及びソース２１２は接地線ＶＳＳに電気的に接続されている。
【０００９】
ｎウェル２０２には負荷トランジスタＱ６のソース２１８及びドレイン２２０が形成されている。ｎウェル２０２にはｎ型のウェルコンタクト領域２２２が形成されている。ウェルコンタクト領域２２２とソース２１８とはフィールド酸化膜２１０により分離されている。ウェルコンタクト領域２２２及びソース２１８は電源線ＶＤＤに電気的に接続されている。ドレイン２２０とドレイン２１４とはフィールド酸化膜２０８により分離されている。
【００１０】
次に、α線ソフトエラーによる保持データの破壊について、図２５及び図２６を用いて説明する。図２５に示すように、セルノード１０００が３Ｖの状態とする。このとき、ドレイン２１４は３Ｖ、ｐウェル２０４は接地線ＶＳＳにバイアスされている。よって、ドレイン２１４とｐウェル２０４とからなるダイオードは逆バイアスされるので、空乏層が形成される。
【００１１】
この状態において、α線がドレイン２１４からｐウェル２０４をとおりシリコン基板２００に到達したとする。このα線により前述したダイオードの空乏層がゆがめられる。これにより、α線の走った軌跡に沿って、電子正孔対が切られる。図２６に示すように、正孔はウェルコンタクト領域２１６に流れ、接地線ＶＳＳに流れる。電子は高電位であるドレイン２１４に流れ込む。これらの正孔及び電子の流れがドレイン電圧の降下を引き起こす。この結果、保持データが破壊する。すなわち、この例ではセルノード１０００が３Ｖの状態から０Ｖの状態となることにより、｀１｀から｀０｀に変わるのである。
【００１２】
本発明はかかる課題を解決するためになされたものである。本発明は記憶機能に悪影響を及ぼしにくい構造をした半導体記憶装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、半導体基板の主表面に周辺回路領域及びＳＲＡＭのメモリセル領域を有する半導体記憶装置であって、
第１のウェル、第１の導電型の第２のウェル、第２の導電型の第３のウェル、素子分離構造、第２の導電型の埋め込み層、ドライバトランジスタ、負荷トランジスタ及び第２の導電型の不純物領域を備え
前記第１のウェルは、前記周辺回路領域に形成され、
前記第２のウェルは、前記メモリセル領域に形成され、
前記第２のウェルは、前記第１のウェルより深さが小さく、
前記ドライバトランジスタは、前記第２のウェルに形成され、
前記不純物領域は、前記第２のウェルに形成され、
前記不純物領域は、前記ドライバトランジスタのドレインであり、
前記不純物領域は、セルノードを構成する要素であり、
前記第３のウェルは、前記メモリセル領域に形成され、
前記第３のウェルは、前記第１のウェルより深さが小さく、
前記負荷トランジスタは、前記第３のウェルに形成され、
前記素子分離構造は、前記メモリセル領域に形成され、
前記素子分離構造は、前記ドライバトランジスタと前記負荷トランジスタとを分離し、
前記第２のウェル及び前記第３のウェルは、前記素子分離構造より下の位置まで形成されており、
前記埋め込み層は、前記第２のウェル下のうち、少なくとも前記不純物領域が位置している領域下に形成され、
前記埋め込み層は、前記第２のウェルと接合しており、
前記埋め込み層は、前記埋め込み層中の第２の導電型のキャリアが前記第２のウェルに流れ込むのを防ぐ電位に固定されている、
半導体記憶装置である。
【００１４】
本発明は、素子分離構造の長さを大きくすることなく、ウェルと、このウェルの隣に形成されたウェルのソース／ドレインとの距離を短くしないようにすることができる半導体記憶装置を前提とする。すなわち、一般にメモリセルの微細化のため、メモリセル領域の素子分離構造（セミリセスＬＯＣＯＳ酸化膜等）の長さを小さくすることが求められている。一方、ラッチアップの原因となる寄生ＭＯＳリーク電流の発生を防止するため、ウェルと、このウェルの隣に形成されたウェルのソース／ドレインとの距離は、一定以上保つ必要がある。
【００１５】
本発明の前提となる半導体記憶装置は、周辺回路領域とメモリセル領域とで、ウェルの深さを異ならせている。すなわち、メモリセル領域に形成された第２及び第３のウェルの深さは、周辺回路領域に形成された第１のウェルの深さより小さい。したがって、これによれば、素子分離構造の下で第２のウェルと第３のウェルとの重なりを小さくすることができる。理由は、実施の形態で説明する。よって、本発明の前提となる半導体記憶装置によれば、素子分離構造の長さを大きくすることなく、ウェルとこのウェルの隣に形成されたウェルのソース／ドレインとの距離を短くしないようにすることができる。
【００１６】
本発明は上記半導体記憶装置を前提とし、さらに次に説明する埋め込み層を付加している。
【００１７】
すなわち、前記埋め込み層は、
前記第２のウェル下のうち、少なくとも前記不純物領域が位置している領域下に形成され、かつ
前記第２のウェルと接合しており、かつ
前記埋め込み層中の第２の導電型のキャリアが前記第２のウェルに流れ込むのを防ぐ電位に固定されている。
【００１８】
本発明にかかる半導体記憶装置は、この埋め込み層により、ドライバトランジスタの不純物領域（セルノードを構成する要素）で発生するα線ソフトエラーを防ぐことが可能となる。例えば、半導体基板がｐ型、埋め込み層がｎ型、第２のウェルがｐ型、不純物領域がｎ型の場合について説明する。
【００１９】
ドライバトランジスタの不純物領域（セルノードを構成する要素）が例えば、電圧３Ｖの状態のとき、α線が、ドライバトランジスタの不純物領域、第２のウェル、埋め込み層及び半導体基板を走ることにより、電子正孔対が切られたとする。第２のウェルと埋め込み層とのｐｎ接合があるので、第２のウェル中の電子のみが不純物領域（セルノードを構成する要素）に引き寄せられると考えられる。埋め込み層及び半導体基板中の電子は、埋め込み層が正電位（電子が第２のウェルに流れ込むのを防ぐ電位）に固定されているので、第２のウェルに流れ込まない。
【００２０】
このように、不純物領域（セルノードを構成する要素）に引き寄せられる電子は、第２のウェル中の電子のみである。よって、不純物領域（セルノードを構成する要素）の電圧は不安定になりにくいので、保持データが破壊されにくくなる。
【００２１】
なお、第１の埋め込み層がｎ型のとき、第１の埋め込み層の不純物濃度としては、５Ｅ１２〜５Ｅ１３ｃｍ−２が好ましい。この不純物濃度はｎ型第１のウェルの低抵抗層の不純物濃度と同じである。
【００２２】
本発明において、セルノードとは、負荷トランジスタおよびドライバトランジスタで構成されるインバータの出力と、トランスファトランジスタと、が接続されたノードのことである。
【００２３】
また、本発明において、素子分離構造の例としては、ＬＯＣＯＳ酸化膜、セミリセスＬＯＣＯＳ酸化膜又はシャロートレンチ（深さ０．４〜０．８μｍ）がある。
【００２４】
また、本発明において、ソース／ドレインとは、ソース及びドレインの少なくとも一方という意味である。
【００２５】
本発明にかかる半導体記憶装置は、次の構成を加えることができる。すなわち、本発明は、
第１の導電型の他の不純物領域を備え、
前記他の不純物領域は、前記第３のウェルに形成され、
前記他の不純物領域は、前記負荷トランジスタのドレインであり、
前記他の不純物領域は、前記セルノードを構成する要素であり、
前記埋め込み層は、前記第３のウェル下のうち、前記他の不純物領域が位置している領域下に形成されておらず、
前記半導体基板は、第１の導電型である、
半導体記憶装置である。
【００２６】
この構成を加えることにより、負荷トランジスタの他の不純物領域（セルノードを構成する要素）で発生するα線ソフトエラーを防ぐことができる。例えば、半導体基板がｐ型、埋め込み層がｎ型、第３のウェルがｎ型、他の不純物領域がｐ型の場合、について説明する。
【００２７】
負荷トランジスタの他の不純物領域（セルノードを構成する要素）が例えば、０Ｖの状態のとき、α線が、負荷トランジスタの他の不純物領域、第３のウェル及び半導体基板を走ることにより、電子正孔対が切られたとする。第３のウェルと半導体基板とのｐｎ接合があるので、第３のウェル中の正孔のみが他の不純物領域（セルノードを構成する要素）に引き寄せられると考えられる。
【００２８】
このように、埋め込み層は、第３のウェル下のうち、他の不純物領域が位置している領域下に形成されていないので、α線により発生した正孔のうち、第３のウェル中で発生した正孔のみが、ソフトエラーの原因となる。第３のウェルは、比較的浅いので、発生する正孔は比較的少ない。よって、他の不純物領域の電圧が不安定になりにくい。したがって、保持データが破壊されにくくなる。
【００２９】
本発明にかかる半導体記憶装置は、次の構成を加えることができる。すなわち、本発明は、
第２の導電型のウェルコンタクト領域を備え、
前記ウェルコンタクト領域は、前記第３のウェルに形成され、
前記ウェルコンタクト領域は、前記第３のウェル電位を固定するためのコンタクト領域であり、
前記埋め込み層は、前記第３のウェルと接触している、
半導体記憶装置である。
【００３０】
この構成を加えることにより、埋め込み層の電位を、埋め込み層中の第２の導電型のキャリアが第２のウェルに流れ込むのを防ぐ電位に固定することができる。例えば、ウェルコンタクト領域に正電圧が印加されているとき、上記例でいうと、埋め込み層中に発生した電子は、埋め込み層から第３のウェルを通り、ウェルコンタクト領域に引き寄せられる。
【００３１】
本発明にかかる半導体記憶装置は、次の構成を加えることができる。すなわち、本発明は、
第１導電型の他の埋め込み層を備え、
前記他の埋め込み層は、前記第２のウェル下に形成され、
前記他の埋め込み層は、前記第２のウェルと接触している、
半導体記憶装置である。
【００３２】
この構成を加えることにより、ラッチアップ発生の防止が可能となる。すなわち、他の埋め込み層の導電型は、第２のウェルの導電型と同じなので、第２のウェルの抵抗を下げることができる。これがラッチアップ発生の防止に寄与するのである。なお、他の埋め込み層がｐ型のとき、他の埋め込み層の不純物濃度としては、５Ｅ１２〜５Ｅ１３ｃｍ−２が好ましい。
【００３３】
本発明にかかる半導体記憶装置において、第１、第２及び第３のウェルをリトログレーデッド（ｒｅｔｒｏｇｒａｄｅｄ）ウェルにすることができる。リトログレーデッドウェルとは、熱拡散を用いずに、高エネルギーイオン注入で形成されたウェルのことである。
【００３４】
リトログレーデッドウェルである第１、第２及び第３のウェルは、上から順に、第１の濃度の層、第２の濃度の層、第３の濃度の層、を備え、第１のウェルは、第３の濃度の層の下にさらに、第４の濃度の層を備える構成がある。第１のウェルにおいて、第１の濃度の層として、例えば、トランジスタのＶｔｈを調整するためのチャネルドープ層があり、第２の濃度の層として、例えば、トランジスタの短チャネル効果を抑えるためのパンチスルーストッパ層があり、第３の濃度の層として、例えば、素子分離構造の領域において、寄生トランジスタの動作を防ぐためのチャネルカット層があり、第４の濃度の層として、例えば、ウェル抵抗を下げるための低抵抗層がある。第２及び３のウェルにおいて、第１の濃度の層として、例えば、チャネルドープ層があり、第２の濃度の層として、例えば、パンチスルーストッパ層があり、第３の濃度の層として、例えば、チャネルカット層がある。
【００３５】
本発明にかかる半導体記憶装置において、メモリセル領域のウェルを分離する素子分離構造の長さを、０．２μｍ〜１．６μｍにすることができる。第２のウェルと第３のウェルとの境界が素子分離構造下に位置するようにする必要がある。レジストをパターニングするとき、位置合わせずれが生じる可能性がある。よって、素子分離構造には、最低限度の長さが必要となる。この最低限度の長さが０．２μｍである。また、素子分離構造の長さが１．６μｍより大きいと、メモリセルサイズが大きくなりすぎるという問題が生じる。
【００３６】
本発明にかかる半導体記憶装置おいて、第２及び第３のウェルの深さを、０．５μｍ〜１．２μｍにすることができる。第２及び第３のウェルの深さが０．５μｍより小さいと、素子分離構造の深さがウェルの深さより大きくなる。このためウェル電位を固定するためのウェルコンタクト領域を如何にして形成するのかというという問題が生じる。第２及び第３のウェルの深さが１．２μｍより大きいと、素子分離構造の下で第２のウェルと第３のウェルとの重なりが大きくなるという問題が生じるからである。
【００３７】
本発明にかかる半導体記憶装置おいて、半導体基板をｐ型にすることができる。これによると、メモリセル領域のｐ型ウェルどうしが半導体基板を介してつながり、ウェルの抵抗が下げられる。よって、メモリセル領域のｎチャネルトランジスタとｐチャネルトランジスタとのうち、相対的に基板電流の大きいｎチャネルトランジスタの形成領域の基板電位の上昇を低減できる。
【００３８】
本発明は、半導体基板の主表面に周辺回路領域及びＳＲＡＭのメモリセル領域を有する半導体記憶装置の製造方法であって、
（ａ）前記主表面に、素子分離構造を形成する工程と、
（ｂ）前記周辺回路領域に不純物をイオン注入して、第１のウェルを形成する工程と、
（ｃ）前記メモリセル領域に不純物をイオン注入して、第２の導電型の埋め込み層を形成する工程と、
（ｄ）前記メモリセル領域に不純物をイオン注入して、第２の導電型の第３のウェルを形成する工程と、を備え、
前記第３のウェルは、前記第１のウェルより深さが小さく、かつ前記素子分離構造より下の位置まで形成され、かつ前記埋め込み層と接触され、
さらに、
（ｅ）前記メモリセル領域に不純物をイオン注入して、第１の導電型の第２のウェルを形成する工程を備え、
前記第２のウェルは、前記素子分離構造より下で前記第３のウェルと接し、かつ前記埋め込み層上に形成され、かつ前記埋め込み層と接合しており、
さらに、
（ｆ）前記第２のウェルに、ドライバトランジスタを形成する工程を備え、
前記ドライバトランジスタの不純物領域のうち、セルノードを構成する要素となる不純物領域は、その下に前記埋め込み層が位置するように形成され、
さらに、
（ｇ）前記第３のウェルに、負荷トランジスタを形成する工程を備えた、
半導体記憶装置の製造方法である。
【００３９】
本発明によれば、素子分離構造の長さを大きくすることなく、ウェルとこのウェルの隣に形成されたウェルのソース／ドレインとの距離を短くしないようにすることができる半導体記憶装置を製造することができる。
【００４０】
本発明によれば、さらに以下の埋め込み層が形成される。埋め込み層は、第２のウェル下のうち、ドライバトランジスタの不純物領域（セルノードを構成する要素）が位置している領域下に形成され、かつ第２のウェルと接合している。また、埋め込み層は、第３のウェルと接触している。
【００４１】
本発明に係る半導体記憶装置の製造方法は、工程（ｂ）及び（ｃ）において、厚さ３．０μｍ〜８．０μｍのレジストパターンをマスクとし、工程（ｄ）、（ｅ）において、厚さ１．２μｍ〜２．５μｍのレジストパターンをマスクとすることができる。
【００４２】
工程（ｂ）及び（ｃ）において、レジストパターンの厚さが３．０μｍより小さいと、リトログレーデッドウェル形成のためのイオン注入の際に、不純物がレジストパターンを突き抜けるという問題が生じるからである。レジストパターンの厚さが８．０μｍより大きいと、レジストパターンの端部の形状の制御が困難となる。この結果、素子分離構造の長さを大きくしなければならないという問題が生じるからである。
【００４３】
工程（ｄ）、（ｅ）において、レジストパターンの厚さが１．２μｍより小さいと、リトログレーデッドウェル形成のためのイオン注入の際に、不純物がレジストパターンを突き抜けるという問題が生じるからである。レジストパターンの厚さが２．５μｍより大きいと、素子分離構造の下で第２のウェルと第３のウェルとの重なりが大きくなるという問題が生じるからである。
【００４４】
なお、工程（ｂ）及び（ｃ）のレジストパターンは、ポジレジスト、ネガレジストのいずれも用いることができる。また、工程（ｄ）及び（ｅ）のレジストパターンは、ポジレジスト、ネガレジストのいずれも用いることができるが、ポジレジストが好ましい。レジストパターンの端部の垂直制御性及び寸法制御性に優れているからである。
【００４５】
本発明にかかる半導体記憶装置の製造方法において、工程（ｂ）のイオン注入工程は、工程（ｃ）のイオン注入工程を含ませることができる。
【００４６】
本発明にかかる半導体記憶装置の製造方法において、次の構成を加えることができる。すなわち、
第１のウェルは第１の導電型のウェルと第２の導電型のウェルとを備えるツインウェルであり、
工程（ｂ）は第１の導電型のウェルの形成領域にイオンを注入する工程と、第２の導電型のウェルの形成領域にイオンを注入する工程とを含み、
工程（ｄ）は第３のウェルの形成領域と、周辺回路領域の第２の導電型のウェルの形成領域とに、三度のイオン注入を行う工程であり、
これらの三度のイオン注入工程により、
メモリセル領域には、下から順に第３の濃度の層、第２の濃度の層、第１の濃度の層を有する第３のウェルが形成され、
周辺回路領域には、工程（ｂ）及び三度のイオン注入工程により、下から順に第４の濃度の層、第３の濃度の層、第２の濃度の層、第１の濃度の層を有する第２の導電型のウェルが形成され、
工程（ｅ）は第２のウェルの形成領域と、周辺回路領域の第１の導電型のウェルの形成領域とに、三度のイオン注入を行う工程であり、
これらの三度のイオン注入工程により、
メモリセル領域には、下から順に第３の濃度の層、第２の濃度の層、第１の濃度の層を有する第２のウェルが形成され、
周辺回路領域には、工程（ｂ）及び三度のイオン注入工程により、下から順に第４の濃度の層、第３の濃度の層、第２の濃度の層、第１の濃度の層を有する第１の導電型のウェルが形成される。
【００４７】
本発明に係る半導体記憶装置の製造方法は、次の構成（ｈ）を加えることができる。
【００４８】
（ｈ）前記第２のウェル形成領域下に、第１導電型の他の埋め込み層を形成する工程。
【００４９】
これによれば、第１導電型の他の埋め込み層を備え、
他の埋め込み層は、第２のウェル下に形成され、
他の埋め込み層は、第２のウェルと接触している、
半導体記憶装置を製造することができる。
【００５０】
本発明に係る半導体記憶装置の製造方法において、工程（ｂ）のイオン注入工程は、工程（ｈ）のイオン注入工程を含むようにすることができる。
【００５１】
【発明の実施の形態】
［第１実施形態］
｛デバイスの構造の説明｝
図１は、本発明の第１実施形態にかかる半導体記憶装置の断面図である。この半導体記憶装置１は、ＳＲＡＭを含む。図１に示すように、半導体基板の一例であるｐ型のシリコン基板１０の主表面は、メモリセル領域１２と周辺回路領域１４とに分けられている。
【００５２】
メモリセル領域１２には、ｎウェル１６及びその隣にｐウェル１８が形成されている。ｎウェル１６及びｐウェル１８は、リトログレーデッドウェルである。ｎウェル１６とｐウェル１８との境界において、これらのウェルは重なり合っている。この境界上には、セミリセスＬＯＣＯＳ酸化膜２０が形成されている。ｎウェル１６の深さＤ及びｐウェル１８の深さＤは０．５μｍ〜１．２μｍである。セミリセスＬＯＣＯＳ酸化膜２０の長さＬは０．２μｍ〜１．６μｍである。
【００５３】
ｎ型の第１の埋め込み層１１及びｐ型の第２の埋め込み層１３がメモリセル領域１２にあるシリコン基板１０中に埋め込まれている。第１の埋め込み層１１の位置を詳細に説明する。第１の埋め込み層１１はｐウェル１８下のうち、ドライバトランジスタ３０が位置している領域下に形成され、かつｐウェル１８と接合している。また、第１の埋め込み層１１はｎウェル１６下に形成され、かつｎウェル１６と接触している。
【００５４】
次に、第２の埋め込み層１３の位置を詳細に説明する。第２の埋め込み層１３はトランスファトランジスタ３１が位置している領域下に形成され、かつｐウェル１８と接触している。
【００５５】
ｎウェル１６には、負荷トランジスタ２２が形成されている。負荷トランジスタ２２はｐチャネルトランジスタである。負荷トランジスタ２２は、ゲート電極２４、ｐ型のソース２６及びｐ型のドレイン２８を備えている。ソース２６は、電源線ＶＤＤと接続されている。ｎウェル１６には、ｎ型のウェルコンタクト領域２７が形成されている。ウェルコンタクト領域２７には、ｎウェル１６の電位を固定するための配線が接続される。この実施の形態では、ウェルコンタクト領域２７は、電源線ＶＤＤと接続されている。ウェルコンタクト領域２７は、セミリセスＬＯＣＯＳ酸化膜２９によって、ドレイン２８と分離されている。
【００５６】
ｐウェル１８には、ドライバトランジスタ３０が形成されている。ドライバトランジスタ３０はｎチャネルトランジスタである。ドライバトランジスタ３０は、ゲート電極３２、ｎ型のソース３４及びｎ型のドレイン３６を備えている。ソース３４は、接地線ＶＳＳと接続されている。ドレイン３６は負荷トランジスタ２２のドレイン２８と接続されている。また、ｐウェル１８には、トランスファトランジスタ３１が形成されている。トランスファトランジスタ３１はｎチャネルトランジスタである。トランスファトランジスタ３１は、ゲート電極３５、ソース３３及びドレイン３７を備えている。ソース３３とドレイン３６とは同じ不純物領域からなる。ドレイン３７はビット線ＢＬと接続されている。
【００５７】
また、ｐウェル１８には、ｐ型のウェルコンタクト領域３８が形成されている。ウェルコンタクト領域３８には、ｐウェル１８の電位を固定するための配線が接続される。この実施の形態では、ウェルコンタクト領域３８は、接地線ＶＳＳと接続されている。ウェルコンタクト領域３８は、セミリセスＬＯＣＯＳ酸化膜４０によって、ドレイン３７と分離されている。
【００５８】
負荷トランジスタ２２およびドライバトランジスタ３０で構成されるインバータと、トランスファトランジスタ３１とは、セルノード３９により、電気的に接続されている。ドレイン２８、ドレイン３６およびソース３３は、セルノード３９の一部である。
【００５９】
周辺回路領域１４には、ｎウェル４２及びその隣にｐウェル４４が形成されている。ｎウェル４２及びｐウェル４４は、リトログレーデッドウェルである。ｎウェル４２とｐウェル４４との境界において、これらのウェルは重なり合っている。この境界上には、セミリセスＬＯＣＯＳ酸化膜４６が形成されている。
【００６０】
ｎウェル４２には、ｐチャネルトランジスタ４８が形成されている。ｐチャネルトランジスタ４８は、ゲート電極５０及びｐ型のソース／ドレイン５２、５４を備えている。ｐウェル４４には、ｎチャネルトランジスタ５６が形成されている。ｎチャネルトランジスタ５６は、ゲート電極及び二つのｎ型のソース／ドレインを備えている。図１ではゲート電極５８の一部とソース／ドレイン６０とが現れている。なお、メモリセル領域１２と周辺回路領域１４との境界領域表面にはセミリセスＬＯＣＯＳ酸化膜６４が形成されている。
【００６１】
｛デバイスの製造方法の説明｝
本発明の第１実施形態にかかる半導体記憶装置１の製造方法の一例について、図４〜図１１を用いて説明する。まず、シリコンナイトライド等の耐酸化防止膜が形成されたシリコン基板１０の主表面に、複数のトレンチを形成する（図示せず）。そして、図４に示すように、これらのトレンチにＬＯＣＯＳ法によって酸化膜を形成する。これにより、厚さ０．２μｍ〜０．７μｍのセミリセスＬＯＣＯＳ酸化膜２９、２０、４０、６４、４６を完成する。
【００６２】
次に、図５に示すように、周辺回路領域１４のｎウェル形成領域及びメモリセル領域１２の第１の埋め込み層形成領域が開口するように、厚さ３．０μｍ〜８．０μｍのレジストパターン９２を形成する。レジストパターン９２をマスクとして、シリコン基板１０にリンを注入し、低抵抗層９４及び第１の埋め込み層１１を形成する。打ち込みエネルギーは５００ＫｅＶ〜３ＭｅＶであり、ドーズ量は５Ｅ１２〜５Ｅ１３ｃｍ−２である。
【００６３】
図６に示すように、周辺回路領域１４のｐウェル形成領域及び第２の埋め込み層形成領域が開口するように、厚さ３．０μｍ〜８．０μｍのレジストパターン９６を形成する。レジストパターン９６をマスクとして、シリコン基板１０にボロンを注入し、低抵抗層９８及び第２の埋め込み層１３を形成する。打ち込みエネルギーは３００ＫｅＶ〜２ＭｅＶであり、ドーズ量は５Ｅ１２〜５Ｅ１３ｃｍ−２である。
【００６４】
図７に示すように、メモリセル領域１２及び周辺回路領域１４のｎウェル形成領域が開口するように、厚さ１．２μｍ〜２．５μｍのレジストパターン１００を形成する。レジストパターン１００をマスクとして、シリコン基板１０にリンを注入し、まずチャネルカット層１０２、１０４を形成する。打ち込みエネルギーは２００ＫｅＶ〜５００ＫｅＶであり、ドーズ量は３Ｅ１２〜２Ｅ１３である。
【００６５】
次に、レジストパターン１００をマスクとして、シリコン基板１０にリンを注入し、パンチスルーストッパ層１０６、１０８を形成する。打ち込みエネルギーは１００ＫｅＶ〜２００ＫｅＶであり、ドーズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッパ層１０６、１０８は、ヒ素を用いても形成することができる。その際の打ち込みエネルギーは１５０ＫｅＶ〜３００ＫｅＶであり、ドーズ量は２Ｅ１２〜１Ｅ１３である。
【００６６】
次に、レジストパターン１００をマスクとして、シリコン基板１０にイオンを注入し、チャネルドープ層１１０、１１２を形成する。チャネルドープ層１１０、１１２は、以下の（ａ）、（ｂ）、（ｃ）を単独又は組み合わせることにより、形成される。
【００６７】
（ａ）リン（不純物イオン）、２０ＫｅＶ〜１００ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００６８】
（ｂ）二フッ化ボロン（不純物イオン）、３０ＫｅＶ〜１００ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００６９】
（ｃ）ボロン（不純物イオン）、１０ＫｅＶ〜５０ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００７０】
以上の工程により、メモリセル領域１２では、チャネルカット層１０２、パンチスルーストッパ層１０６及びチャネルドープ層１１０を含むｎウェル１６が完成する。周辺回路領域１４では、低抵抗層９４、チャネルカット層１０４、パンチスルーストッパ層１０８及びチャネルドープ層１１２を含むｎウェル４２が完成する。
【００７１】
図８に示すように、メモリセル領域１２及び周辺回路領域１４のｐウェル形成領域が開口するように、厚さ１．２μｍ〜２．５μｍのレジストパターン１１４を形成する。レジストパターン１１４をマスクとして、シリコン基板１０にボロンを注入し、チャネルカット層１１６、１１８を形成する。打ち込みエネルギーは１００ＫｅＶ〜３００ＫｅＶであり、ドーズ量は３Ｅ１２〜２Ｅ１３である。
【００７２】
次に、レジストパターン１１４をマスクとして、シリコン基板１０にボロンを注入し、パンチスルーストッパ層１２０、１２２を形成する。打ち込みエネルギーは５０ＫｅＶ〜２００ＫｅＶであり、ドーズ量は２Ｅ１２〜１Ｅ１３である。なお、パンチスルーストッパ層１２０、１２２は、打ち込みエネルギーによっては、チャネルカット層１１６、１１８と重なることになる。この場合は、一回のイオン注入により、両方の層を兼ねる層を形成することができる。
【００７３】
次に、レジストパターン１１４をマスクとして、シリコン基板１０にイオンを注入し、チャネルドープ層１２４、１２６を形成する。チャネルドープ層１２４、１２６は、以下の（ａ）、（ｂ）、（ｃ）を単独又は組み合わせることにより、形成される。
【００７４】
（ａ）リン（不純物イオン）、２０ＫｅＶ〜１００ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００７５】
（ｂ）二フッ化ボロン（不純物イオン）、３０ＫｅＶ〜１５０ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００７６】
（ｃ）ボロン（不純物イオン）、１０ＫｅＶ〜５０ＫｅＶ（打ち込みエネルギー）、１Ｅ１２〜１Ｅ１３（ドーズ量）。
【００７７】
以上の工程により、メモリセル領域１２では、チャネルカット層１１６、パンチスルーストッパ層１２０及びチャネルドープ層１２４を含むｐウェル１８が完成する。周辺回路領域１４では、低抵抗層９８、チャネルカット層１１８、パンチスルーストッパ層１２２及びチャネルドープ層１２６を含むｐウェル４４が完成する。
【００７８】
図９は図８に示す状態のシリコン基板１０からレジストパターン１１４を除去した状態のシリコン基板１０を示す。なお、図９において、チャネルカット層１０２、１０４、１１６、１１８、パンチスルーストッパー層１０６、１０８、１２０、１２２、チャネルドープ層１１０、１１２、１２４、１２６を表す線の図示は省略されている。
【００７９】
図１０に示すように、通常のゲート電極形成技術を用いて、ゲート電極２４、３２、３５、５０、５８を形成する。メモリセル領域１２及び周辺回路領域１４のｎ型のソース、ドレイン形成領域並びにメモリセル領域１２のｎ型のウェルコンタクト形成領域が開口するようにレジストパターン８６を形成する。レジストパターン８６、ゲート電極３２、３５、５８をマスクとして、シリコン基板１０に例えばリンを注入し、ソース３４、ドレイン３６、ソース３３、ドレイン３７、ソース／ドレイン６０、ウェルコンタクト領域２７を形成する。
【００８０】
図１１に示すように、メモリセル領域１２及び周辺回路領域１４のｐ型のソース、ドレイン形成領域並びにメモリセル領域１２のｐ型のウェルコンタクト形成領域が開口するように、レジストパターン８４を形成する。レジストパターン８４、ゲート電極２４、５０をマスクとして、シリコン基板１０に例えばボロンを注入し、ドレイン２８、ソース２６、ソース／ドレイン５２、５４、ウェルコンタクト領域３８を形成する。そして、通常の配線接続技術を用いることにより、図１に示す構造を完成する。
【００８１】
｛効果の説明｝
（効果１）
図１に示すように、半導体記憶装置１において、第１の埋め込み層１１はｐウェル１８下のうち、ドライバトランジスタ３０のドレイン３６が位置している領域下に形成され、かつｐウェル１８と接合している。また、第１の埋め込み層１１はｎウェル１６下に形成され、かつｎウェル１６と接触している。このため、以下に説明する効果が生じる。
【００８２】
図２に示すように、セルノードが３Ｖ（すなわち、ドライバトランジスタ３０のドレイン３６が電圧３Ｖ）のとき、α線がドレイン３６、ｐウェル１８、第１の埋め込み層１１及びシリコン基板１０を走ることにより、電子正孔対が切られたとする。なお、接地線ＶＳＳは０Ｖ、電源線ＶＤＤは３Ｖとする。
【００８３】
ウェルコンタクト領域２７には、電源線ＶＤＤが接続されている。よって、第１の埋め込み層１１の電位は、正電位（電子がｐウェル１８に流れ込むのを防ぐ電位）である。したがって、図３に示すように、第１の埋め込み層１１及びシリコン基板１０中の電子は、第１の埋め込み層１１からｎウェル１６を通り、ウェルコンタクト領域２７に引き寄せられる。よって、ドレイン３６に引き寄せられる電子は、ｐウェル１８中の電子のみとなる。
【００８４】
図２６に示すように、従来の半導体記憶装置ではα線が走った軌跡の電子がすべてドレイン２１４に流れ込む。この軌跡の距離は、ｐウェル２０４の深さとシリコン基板２００の深さとを加えた値である２０〜１００μｍである。これに対して、図３に示す半導体記憶装置１ではｐウェル１８の深さ０．５〜１．２μｍ分だけである。このため、半導体記憶装置１ではドレイン電圧３Ｖの降下が小さくなる。この結果、保持データが破壊されにくくなる。なお、正孔はシリコン基板１０に接続された接地線ＶＳＳやウェルコンタクト領域３８に接続された接地線ＶＳＳ等に引き寄せられる。よって、データ保持機能に悪影響を与えることはない。
【００８５】
なお、第１の埋め込み層１１は、ｐウェル１８下のうち、ｎ型のドレイン３６が位置している領域下に形成されているだけでも、上記効果を達成することが可能である。このことは、後で説明する他の実施形態でも同様である。
【００８６】
また、第１の埋め込み層１１をｎウェル１６と接触させることにより、第１の埋め込み層１１の電位を、第１の埋め込み層１１中の電子がｐウェル１８に流れ込むのを防ぐ電位に固定している。第１の埋め込み層１１をｎウェル１６と接触させないで、他のウェルと接触させることにより、第１の埋め込み層１１をこのような電位にしてもよい。このことは、後で説明する他の実施形態でも同様である。
【００８７】
（効果２）
図１に示すように、半導体記憶装置１において、ｐウェル１８下にｐ型の第２の埋め込み層１３を備えているので、ｐウェル１８の抵抗を下げることができる。これは、ラッチアップ発生の防止に寄与することができる。
【００８８】
（効果３）
図１に示すように、シリコン基板１０はｐ型である。よって、メモリセル領域１２のｐウェルどうしがシリコン基板１０を介してつながり、ウェルの抵抗が下げられる。これにより、メモリセル領域１２のｎチャネルトランジスタとｐチャネルトランジスタとのうち、相対的に基板電流の大きいｎチャネルトランジスタの形成領域の基板電位の上昇を低減できる。
【００８９】
（効果４）
図１に示すように、半導体記憶装置１は、メモリセル領域１２のｎウェル１６、ｐウェル１８の深さを、周辺回路領域１４のｎウェル４２、ｐウェル４４の深さに比べて、小さくしていることを特徴としている。これにより、ラッチアップの発生の可能性を低くしながら、メモリセル領域１２のｎウェル１６とｐウェル１８との間の素子分離構造（セミリセスＬＯＣＯＳ酸化膜２０）の長さを縮小している。この理由を説明する。
【００９０】
（Ａ）ラッチアップは、寄生ＭＯＳのリーク電流もしくは基板電流と、基板抵抗との積が一定値以上になると発生する。基板抵抗を下げるためには、深いウェルを形成する必要がある。レジストパターンの厚さとウェルの深さとは、比例している。よって、深いウェルを形成するためには、レジストパターンの厚さを大きくしなければならない。
【００９１】
しかし、厚いレジストパターンで深いウェルを形成すると、図１に示すように、周辺回路領域１４において、例えば、セミリセスＬＯＣＯＳ酸化膜４６下で、ｎウェル４２とｐウェル４４とが大きく重なり合うことになる。この理由を図１２を用いて説明する。
【００９２】
（Ｂ）図１２は、素子分離構造１３０の上に、レジストパターン１３２が形成された状態を示している。１３６は、レジスト端部、すなわち、レジストパターン１３２の端部を示している。１３４は、設計上のレジストパターンを示している。１３８は、レジスト端部、すなわち、設計上のレジストパターン１３４の端部を示している。
【００９３】
符号ａは、近接効果やローディング効果によるレジスト端部の位置の後退距離を示している。符号ｂは、レジストパターンをベークした際におけるレジストの上端部の収縮距離を示している。レジスト端部１３６の上部は、レジスト端部１３８の上部に比べ、ａ＋ｂだけ形成位置が後退していることが分かる。
【００９４】
１４０は、設計上のレジストパターン１３４をマスクとしてウェルを形成した場合におけるウェル端部を示している。１４２は、レジストパターン１３２をマスクとしてウェルを形成した場合におけるウェル端部を示している。ウェル端部１４２の上部は、ウェル端部１４０の上部に比べ、レジスト端部１３６の上部の形成位置が後退した影響を受け、符号ｃで示す距離だけ前進している。よって、隣のウェルへの入り込みが大きくなり、重なりが大きくなる。これにより生じる影響を、図１３を用いて説明する。
【００９５】
図１３に示すように、ｐウェル１５０とｎウェル１５２との重なりが大きいと、ｐ型ソース／ドレイン１５４とｐウェル１５０との距離ｄ及びｎ型ソース／ドレイン１５６とｎウェル１５２との距離ｅは、ウェル形成の際のイオンの打ち込みドーズ量により、一方又は共に短くなる。これらの距離が短くなることにより、例えば、距離ｅが短くなった場合、ｎ型ソース／ドレイン１５６からｐウェル１５０を通り、ｎウェル１５２に到達する寄生ＭＯＳのリーク電流が流れやすくなる。これは寄生ＭＯＳの実効チャネル長が短くなることに起因する。この寄生ＭＯＳのリーク電流がラッチアップのトリガー電流となることがある。
【００９６】
一方、厚さの小さい、例えば、２μｍ以下のレジストパターンで、ウェルを形成すると、この重なりを比較的小さくできる。なぜなら、レジストパターンの端部に、レジスト端部の位置の後退距離ａの発生やレジストの上端部の収縮距離ｂの発生が生じないからである。
【００９７】
なお、素子分離構造１５８の長さｆを大きくすれば、距離ｄ、ｅを短くしないですむ。寸法に余裕がある周辺回路領域では、素子分離構造１５８の長さｆを大きくすることができる。しかし、寸法に余裕がないメモリセル領域では、素子分離構造１５８の長さｆを大きくすれば、メモリセルの微細化という要請に反することになる。
【００９８】
（Ｃ）ところで、周辺回路領域では、チャネル幅が大きく駆動能力の高いトランジスタを配置するため基板電流の値が大きい。したがって、ラッチアップ防止のためには、基板抵抗を下げる必要がある。よって、周辺回路領域では、ウェルの深さを大ききしなければならない。一方、メモリセル領域では、メモリセルを構成するトランジスタのサイズが小さいため、基板電流の値が小さい。したがって、基板抵抗をそれほど下げなくても、ラッチアップを防止できる。よって、メモリセル領域では、ウェルの深さを小さくすることができる。
【００９９】
以上より、メモリセル領域では、ウェルの深さを小さくしている。これにより、ｐウェルとｎウェルとの重なりを小さくし、ラッチアップの発生の可能性を低くしている。
【０１００】
［第２実施形態］
｛デバイス構造の説明｝
図１４は、本発明の第２実施形態にかかる半導体記憶装置の断面図である。図１４に示す半導体記憶装置３において、図１に示す本発明の第１実施形態にかかる半導体記憶装置１と同等の機能を有する部分には、同一符号を付してある。半導体記憶装置３が半導体記憶装置１と相違する部分を説明し、同じ部分については説明を省略する。
【０１０１】
第１の埋め込み層１１は、ｐウェル１８下のうち、ゲート電極３５が位置している領域下から、ｎウェル１６下のうち、セミリセスＬＯＣＯＳ酸化膜２０が位置している領域下にわたって形成されている。そして、第１の埋め込み層１１は、ｎウェル１６下のうち、ｐ型のドレイン２８が位置している領域下に形成されていない。また、第１の埋め込み層１１は、ｎ型不純物濃度が低濃度である。
【０１０２】
第２の埋め込み層１３は、第１の埋め込み層１１の形成領域がゲート電極３５の位置している領域下にまで延びているので、その分だけずれた位置に形成されている。また、第２の埋め込み層１３は、ｐ型不純物濃度が低濃度である。
【０１０３】
｛デバイスの製造方法の説明｝
本発明の第２実施形態にかかる半導体記憶装置３の製造方法の一例について、図１７〜図２３を用いて説明する。
【０１０４】
まず、第１実施形態にかかる半導体記憶装置１の製造方法と同様に、図４に示す工程を行う。
【０１０５】
次に、図１７に示す工程を行う。図１７に示す工程は、図５に示す工程と対応する。但し、レジストパターン９２の開口９２ａは、半導体記憶装置３に備えられる第１の埋め込み層１１を形成するための開口となっている。レジストパターン９２をマスクとして、シリコン基板１０にイオン注入することにより、低抵抗層９４および第１の埋め込み層１１を形成する。形成条件は、図５に示す工程で説明した条件と同じである。
【０１０６】
次に、図１８に示す工程を行う。図１８に示す工程は、図６に示す工程と対応する。但し、レジストパターン９６の開口９６ａは、半導体記憶装置３に備えられる第３の埋め込み層１３を形成するための開口となっている。レジストパターン９６をマスクとして、シリコン基板１０にイオン注入することにより、低抵抗層９８および第２の埋め込み層１３を形成する。形成条件は、図６に示す工程で説明した条件と同じである。
【０１０７】
次に、図１９に示す工程を行う。図１９に示す工程は、図７に示す工程と同じである。よって、説明を省略する。
【０１０８】
次に、図２０に示す工程を行う。図２０に示す工程は、図８に示す工程と同じである。よって、説明を省略する。
【０１０９】
次に、図２１に示す工程を行う。図２１に示す工程は、図９に示す工程と同じである。よって、説明を省略する。
【０１１０】
次に、図２２に示す工程を行う。図２２に示す工程は、図１０に示す工程と同じである。よって、説明を省略する。
【０１１１】
次に、図２３に示す工程を行う。図２３に示す工程は、図１１に示す工程と同じである。よって、説明を省略する。そして、通常の配線接続技術を用いることにより、図１４に示す半導体記憶装置３を完成する。
【０１１２】
｛効果の説明｝
第２実施形態かかる半導体記憶装置３は、第１実施形態かかる半導体記憶装置１で説明した（効果１）〜（効果４）を有するほか、次の特有の効果を有する。
【０１１３】
図１４に示す半導体記憶装置３は、負荷トランジスタ２２のドレイン２８（セルノード３９を構成する要素）で発生するα線ソフトエラーを防ぐことができる。これを図１５および図１６を用いて説明する。
【０１１４】
図１５に示すように、セルノード３９が０Ｖ（すなわち、負荷トランジスタ２２のドレイン２８が電圧０Ｖ）とする。ドレイン２８が電圧０Ｖであり、かつｎウェル１６はウェルコンタクト領域２７を介して電源線ＶＤＤにバイアスされているので、ドレイン２８とｎウェル１６との接合部には空乏層が形成されている。このとき、α線がドレイン２８に注入されたとする。α線がｎウェル１６及びシリコン基板１０を走ることにより、電子正孔対が切られたとする。なお、シリコン基板１０は接地線ＶＳＳにバイアスされている。
【０１１５】
図１６に示すように、シリコン基板１０中の正孔は、接地線ＶＳＳに引き寄せられる。ドレイン２８に引き寄せられる正孔はｎウェル１６中の正孔である。半導体記憶装置３ではｎウェル１６の深さ０．５〜１．２μｍである。このため、ドレイン領域２８の電位上昇を小さくすることができる。以上の理由により、セルノード３９が０Ｖのときにも、保持データの破壊が起こりにくくなる。
【０１１６】
［第３実施形態］
図２４は、本発明の第３実施形態にかかる半導体記憶装置の断面図である。図２４に示す半導体記憶装置５において、図１４に示す本発明の第２実施形態にかかる半導体記憶装置３と同等の機能を有する部分には、同一符号を付してある。半導体記憶装置５が半導体記憶装置３と相違する部分を説明し、同じ部分については説明を省略する。
【０１１７】
半導体記憶装置５においては、第２の埋め込み層１３を備えていない。このため、半導体記憶装置５においては、以下に説明する特有の効果を有する。
【０１１８】
半導体記憶装置５において、メモリセル領域１２の埋め込み層は、第１の埋め込み層１１のみである。このため、第１の埋め込み層１１の配置パターン（エリア、位置）の自由度を高めることができる。例えば、図２４に示す第１の埋め込み層１１のエリアを、トランスファトランジスタ３５のドレイン３７の下まで延ばすことができる。このようにすると、図１７で示される第１の埋め込み層１１を形成する工程でのレジストパターンの加工性を向上させることができ、より小型のメモリセルへの適合性を高めることができる。
【０１１９】
なお、第３実施形態にかかる半導体記憶装置５は、第１実施形態にかかる半導体記憶装置１で説明した（効果１）、（効果３）および（効果４）を有する。
【０１２０】
また、第３実施形態にかかる半導体記憶装置５は、第２実施形態にかかる半導体記憶装置３で説明した、負荷トランジスタ２２のドレイン２８（セルノード３９を構成する要素）で発生するα線ソフトエラーを防ぐことができる、効果を有する。
【０１２１】
半導体記憶装置５の製造方法は、図１７〜図２３に示す半導体記憶装置３の製造方法と同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体記憶装置の断面図である。
【図２】本発明の第１実施形態にかかる半導体記憶装置の効果を説明するための半導体記憶装置の断面図である。
【図３】本発明の第１実施形態にかかる半導体記憶装置の効果を説明するための半導体記憶装置の断面図である。
【図４】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第１工程を説明するための断面図である。
【図５】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第２工程を説明するための断面図である。
【図６】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第３工程を説明するための断面図である。
【図７】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第４工程を説明するための断面図である。
【図８】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第５工程を説明するための断面図である。
【図９】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第６工程を説明するための断面図である。
【図１０】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第７工程を説明するための断面図である。
【図１１】本発明の第１実施形態にかかる半導体記憶装置の製造方法の第８工程を説明するための断面図である。
【図１２】レジストパターンの形状変化を説明するための断面図である。
【図１３】ラッチアップを説明するための断面図である。
【図１４】本発明の第２実施形態にかかる半導体記憶装置の断面図である。
【図１５】本発明の第２実施形態にかかる半導体記憶装置の効果を説明するための半導体記憶装置の断面図である。
【図１６】本発明の第２実施形態にかかる半導体記憶装置の効果を説明するための半導体記憶装置の断面図である。
【図１７】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第１工程を説明するための断面図である。
【図１８】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第２工程を説明するための断面図である。
【図１９】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第３工程を説明するための断面図である。
【図２０】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第４工程を説明するための断面図である。
【図２１】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第５工程を説明するための断面図である。
【図２２】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第６工程を説明するための断面図である。
【図２３】本発明の第２実施形態にかかる半導体記憶装置の製造方法の第７工程を説明するための断面図である。
【図２４】本発明の第３実施形態にかかる半導体記憶装置の断面図である。
【図２５】ＳＲＡＭにおけるα線ソフトエラーを説明するための第１の断面図である。
【図２６】ＳＲＡＭにおけるα線ソフトエラーを説明するための第２の断面図である。
【図２７】ＳＲＡＭの等価回路図である。
【符号の説明】
１、３、５  半導体記憶装置
１０  シリコン基板
１１  第１の埋め込み層
１２  メモリセル領域
１３  第２の埋め込み層
１４  周辺回路領域
１６  ｎウェル
１８  ｐウェル
２０  セミリセスＬＯＣＯＳ酸化膜
２２  負荷トランジスタ
２４  ゲート電極
２６  ソース
２７  ウェルコンタクト領域
２８  ドレイン
２９  セミリセスＬＯＣＯＳ酸化膜
３０  ドライバトランジスタ
３１  トランスファトランジスタ
３２  ゲート電極
３３  ソース
３４  ソース
３５  ゲート電極
３６  ドレイン
３７  ドレイン
３８  ウェルコンタクト領域
３９  セルノード
４０  セミリセスＬＯＣＯＳ酸化膜
４２  ｎウェル
４４  ｐウェル
４６  セミリセスＬＯＣＯＳ酸化膜
４８  ｐチャネルトランジスタ
５２  ソース／ドレイン
５４  ソース／ドレイン
５６  ｎチャネルトランジスタ
５８  ゲート電極
６０  ソース／ドレイン
６４  セミリセスＬＯＣＯＳ酸化膜
８４  レジストパターン
８６  レジストパターン
９２  レジストパターン
９４  低抵抗層
９６  レジストパターン
９８  低抵抗層
１００  レジストパターン
１０２、１０４  チャネルカット層
１０６、１０８  パンチスルーストッパー層
１１０、１１２  チャネルドープ層
１１４  レジストパターン
１１６、１１８  チャネルカット層
１２０、１２２  パンチスルーストッパー層
１２４、１２６  チャネルドープ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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