【事件の表示】
　特願２００１−２４１３４７「電子ドライバ回路」拒絶査定不服審判事件〔平成１４年　５月１０日出願公開、特開２００２−１３３８５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年８月８日（パリ条約に基づく優先権主張２０００年８月９日、ドイツ連邦共和国）の出願であって、平成１７年９月２日付けで拒絶査定がなされ、これに対して同年１２月８日に拒絶査定に対する審判請求がなされるとともに、同年１２月２０日付けで手続補正がなされ、平成１９年１１月２７日付けで審尋がなされ、平成２０年２月２９日に回答書が提出されたものである。
　
第２．平成１７年１２月２０日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年１２月２０日付けの手続補正を却下する。
　［理由］
１．本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし請求項１９を、補正後の特許請求の範囲の請求項１ないし請求項１２と補正するものであり、その内の補正前後の請求項１は、各々以下のとおりである。
（補正前）
「　【請求項１】　ドライバ回路が複数の出力側（ＩＶ０〜ＩＶ３，Ｖ０）を備えたドライバ源（２）を有しており、
　複数のワード線スイッチ（Ｎ１ 〜Ｎ１６ ，Ｐ１ 〜Ｐ８）が設けられており、該ワード線スイッチは制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）によって制御可能であり、該ワード線スイッチを介して前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３，Ｖ０）がワード線（ＷＬ）と切替可能に接続されている、
　メモリマトリックスのワード線のための電子ドライバ回路において、
　前記ドライバ源の複数の出力側（ＩＶ０〜ＩＶ３，Ｖ０）がコーディングされた出力側（ＩＶ０〜ＩＶ３）を有することを特徴とする、
　電子ドライバ回路。」
　
（補正後）
「　【請求項１】　メモリマトリックスのワード線のための電子ドライバ回路であって、
　ドライバ回路が複数の出力側（ＩＶ０〜ＩＶ３，Ｖ０）を備えたドライバ源（２）を有しており、複数のワード線スイッチ（Ｎ１〜Ｎ１６，Ｐ１〜Ｐ８）が設けられており、該ワード線スイッチは制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）によって制御可能であり、該ワード線スイッチを介して前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３，Ｖ０）がワード線（ＷＬ）と切替可能に接続されており、
　前記ドライバ源の複数の出力側（ＩＶ０〜ＩＶ３，Ｖ０）がコーディングされた出力側（ＩＶ０〜ＩＶ３）を有し、
　前記ドライバ源（２）のコーディングされた各出力側（ＩＶ０〜ＩＶ３）はコーディングされた他の出力側に依存せずに種々の出力値をとることができ、それらの出力値はそれぞれワード線（ＷＬ）の特定の動作モードに対応し、個々のワード線（ＷＬ）の望ましい動作モードに従い種々の出力値を供給するようにコーディングされている、電子ドライバ回路において、
　前記出力値は書き込み過程の際に電流値に対応し、読み出し過程の際に電圧値に対応し、
　複数の制御信号（ＳＬＮＰ；ＳＬＮ１，ＳＬＮ２）を受け取り、該複数の制御信号の各々は所定数の複数のワード線スイッチ（ＷＬ）を制御し、前記複数の制御信号（ＳＬＮＰ；ＳＬＮ１，ＳＬＮ２）のうち最大限１つの制御信号により、前記ドライバ源（２）におけるコーディングされた複数の出力側（ＩＶ０〜ＩＶ３）がワード線スイッチ（Ｎ１〜Ｎ１６；Ｐ１〜Ｐ８）を介して個々のワード線（ＷＬ）へ接続されて、該コーディングされた複数の出力側（ＩＶ０〜ＩＶ３）のうちそれぞれ１つの出力側だけが前記複数のワード線（ＷＬ）のうちのそれぞれ１つにつながり、
　対応するワード線スイッチ（Ｎ１〜Ｎ８）を介して活性化されたワード線（ＷＬ）と接続されている前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）は、メモリマトリックス（３）への書き込みのため電流を送出し、
　対応するワード線スイッチ（Ｎ１〜Ｎ８）を介して活性化されたワード線（ＷＬ）と接続されている前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）は、メモリマトリックス（３）からの読み出しのため読み出し電圧を送出し、
　前記ドライバ源（２）は少なくとも１つの別の出力側を有し、該別の出力側は複数の前記ワード線スイッチを介して前記制御信号によって選択されなかったワード線を接続し、
　書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり、選択されたワード線に電流を供給可能であり、前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれることを特徴とする、電子ドライバ回路。」
　
２．補正事項の整理
　補正事項１
　補正前の請求項１に、補正前の請求項２，３，４，５，１４，１５に記載された構成、「前記ドライバ源（２）のコーディングされた各出力側（ＩＶ０〜ＩＶ３）はコーディングされた他の出力側に依存せずに種々の出力値をとることができ」という構成、及び「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり、選択されたワード線に電流を供給可能であり、前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれること」という構成を付加し、補正後の請求項１とすること。
　
補正事項２
　補正前の請求項６，７，８，９，１０，１１，１２，１３，１８，１９を、そのままの内容で、又は、若干の修正を加えて、補正後の請求項２，３，４，５，６，７，８，９，１１，１２とすること。
　
補正事項３
　補正前の請求項１６及び請求項１７を、当該両請求項に記載された構成を合わせるとともに、若干の修正を加え、補正後の請求項１０とすること。
　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
（１−１）補正事項１について
　補正後の請求項１に「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり、選択されたワード線に電流を供給可能であり、前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれること」という構成が新たに付加されたが、この「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり」の構成の追加によって、補正後の請求項１に係る発明は、「書き込みの際にワード線の１つのブロックの」２つ以上の「ワード線を選択可能」とする発明を含むものと解されるが、願書に最初に添付した明細書又は図面には、「１つのブロック」内で２つ以上の「ワード線を選択可能」にすることに関しては一切記載されておらず、かつ、「１つのブロック」内で２つ以上の「ワード線を選択可能」にすることが願書に最初に添付した明細書又は図面の記載から自明であるとも認められない。
　したがって、補正後の請求項１の「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり」は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものではないから、補正事項１についての補正は、特許法第１７条２第３項に規定する要件を満たさないものである。
　また、仮に、補正事項１ついての補正が、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものとしても、「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり、選択されたワード線に電流を供給可能であり、前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれること」という構成を付加することは、「ブロック」という、補正前には存在しない概念を新たに付加するとともに、当該「ブロック」に関連した事項を特定するものであるから、当該構成の付加は、補正前の請求項１に係る発明における発明特定事項のいずれかを下位概念化するものではない。
　したがって、当該構成の付加は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該構成の付加が、特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　よって、補正事項１についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、同法第１７条の２第４項に規定する要件を満たさないものである。
　
（１−２）補正事項２及び補正事項３について
　補正後の請求項２ないし請求項１２は、全て補正後の請求項１を直接的又は間接的に引用するものである。そして、上記（１−１）において検討したとおり、請求項１についての補正は、願書に最初に添付した明細書又は図面の範囲内においてなされたものでなく、かつ、仮に願書に最初に添付した明細書又は図面の範囲内においてなされたものとしても、特許法第１７条の２第４項各号に掲げるいずれの事項を目的とするものにも該当しないから、請求項１を引用する請求項に関する補正である補正事項２及び補正事項３についての補正も、願書に最初に添付した明細書又は図面の範囲内においてなされたものでなく、仮に、願書に最初に添付した明細書又は図面の範囲内においてなされたものとしても、特許法第１７条の２第４項各号に掲げるいずれの事項を目的とするものにも該当しないことは明白である。
　したがって、補正事項２及び補正事項３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、同法第１７条の２第４項に規定する要件を満たさないものである。
　
（２）独立特許要件について
（２−１）検討の前提
　上記（１）で検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、かつ、仮に当該要件を満たすものとしても、同法第１７条の２第４項に規定する要件を満たさないものであるが、さらに、仮に、本件補正が、それらの要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むとした場合において、本件補正が特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するものであるか、すなわち、補正後の各請求項に係る発明が独立特許要件を満足するものであるか否かにつき、一応検討を進める。
　まず、補正後の請求項１に係る発明（以下、「補正後の発明」という。）について検討する。
（２−２）補正後の発明
　補正後の発明は、上記１．の「（補正後）」の箇所に記載されたとおりのものである。
（２−３）刊行物に記載された発明
　原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６２−１１８４号公報（以下、「刊行物」という。）には、第１図とともに、以下の事項が記載されている。なお、ここにおいて、原文のアッパーラインは「／」にて代用している。
　
　「第１図には、この発明をダイナミック型ＲＡＭに適用した場合の一実施例の回路図が示されている。」（第２頁右下欄第１１行〜同第１３行）
　
　「メモリアレイＭ−ＡＲＹは、特に制限されないが、２交点（折り返しビット線）方式とされる。第１図には、その一対の行が具体的に示されている。一対の平行に配置された相補データ線（ビット線又はディジット線）Ｄ，／Ｄに、Ｎチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセルのそれぞれの入出力ノードが同図に示すように所定の規則性をもって配分されて結合されている。」（第３頁右下欄第１６行〜第４頁左上欄第４行）
　
　「ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との組み合わせによって構成される。同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（ワード線４本分）が代表として示されている。図示の構成に従うと、アドレス信号／ａ２〜／ａｍを受けるＮチャンネルＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭＯＳＦＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯＳ回路によるＮＡＮＤ（ナンド）回路で上記４本分のワード線選択信号が形成される。このＮＡＮＤ回路の出力は、ＣＭＯＳインバータＩＶ１で反転され、Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１を通して、スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。
　第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を図示しないが、２ビットの相補アドレス信号ａ０，／ａ０及びａ１，／ａ１で形成されたデコード信号によってワード線選択タイミング信号φｘから４通りのワード線選択タイミング信号φｘ００ないしφｘｌｌを形成する。これらのワード線選択タイミング信号φｘ００〜φｘｌｌは、上記伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各ワード線に伝えられる。」（第４頁右下欄末行〜右上蘭第４行）
　
　「ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウデコーダを２分割することによって、ロウデコーダＲ−ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わせることができる。その結果、無駄な空間が半導体基板上に生じない。各ワード線と接地電位との間には、ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ回路の出力が印加されることによって、非選択時のワード線を接地電位に固定させるものである」（第５頁左下欄第１行〜同第１０行）
　
　そして、第１図には、相補データ線（ビット線又はディジット線）Ｄ，／Ｄに対して複数のワード線Ｗ０〜Ｗ３が、交差して配置することが記載されている。
　
　したがって、刊行物には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「一対の平行に配置された相補データ線（ビット線又はディジット線）Ｄ，／Ｄに、所定の規則性をもって配分されて結合されているＮチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセルと、
　前記一対の平行に配置された相補データ線（ビット線又はディジット線）Ｄ，／Ｄに対して交差して配置される複数のワード線Ｗ０〜Ｗ３と、
　２ビットの相補アドレス信号ａ０，／ａ０及びａ１，／ａ１で形成されたデコード信号によってワード線選択タイミング信号φｘから４通りのワード線選択タイミング信号φｘ００ないしφｘｌｌを形成する第１のロウデコーダＲ−ＤＣＲ１と、
　アドレス信号／ａ２〜／ａｍを受けるＮチャンネルＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭＯＳＦＥＴＱ３５〜Ｑ３７とからなるＣＭＯＳ回路によるＮＡＮＤ（ナンド）回路で構成される第２のロウデコーダＲ−ＤＣＲ２と、
　前記第２のロウデコーダＲ−ＤＣＲ２内のＮＡＮＤ（ナンド）回路の出力を反転するＣＭＯＳインバータＩＶ１と、
　前記ＣＭＯＳインバータＩＶ１の出力が、Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１を介してゲートに供給され、電極の一方が前記複数のワード線Ｗ０〜Ｗ３のそれぞれに接続され、他方の電極が前記ワード線選択タイミング信号φｘ００ないしφｘｌｌを伝送する線路に接続されるスイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７と、
　前記複数のワード線Ｗ０〜Ｗ３に一方の電極が接続され、他方の電極が接地電位に接続され、ゲートに前記第２のロウデコーダＲ−ＤＣＲ２内のＮＡＮＤ（ナンド）回路の出力が供給されるＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３とからなるダイナミック型ＲＡＭにおいて、
　前記複数のワード線Ｗ０〜Ｗ３が非選択状態の時には、前記ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３を導通状態として、前記複数のワード線Ｗ０〜Ｗ３を接地電位に固定させることを特徴とする、ダイナミック型ＲＡＭ。」
　
（２−４）対比
（２−４−１）補正後の発明と刊行物発明とを対比すると、まず、補正後の発明の「ドライバ回路」及び「電子ドライバ回路」は、ワード線（ＷＬ）を駆動するための回路である、本願の図１又は２の「行デコーダ１」と「電流／電圧源２」及び図１の「ＮＭＯＳトランジスタＮ１〜Ｎ８及びＰＭＯＳトランジスタＰ１〜Ｐ８」あるいは図２の「ＮＭＯＳトランジスタＮ１〜Ｎ１６」からなる回路部を指していることは明らかである。
　一方、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」、「第２のロウデコーダＲ−ＤＣＲ２」、「ＣＭＯＳインバータＩＶ１」、「Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１」、「Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」からなる回路部は、刊行物発明の「複数のワード線Ｗ０〜Ｗ３」を駆動するための回路部であることは明らかであるから、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」、「第２のロウデコーダＲ−ＤＣＲ２」、「ＣＭＯＳインバータＩＶ１」、「Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１」、「Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」からなる回路部は、補正後の発明の「ドライバ回路」及び「電子ドライバ回路」に相当している。
　
（２−４−２）刊行物発明の「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」は、補正後の発明の「ワード線スイッチ」に相当していることは明らかである。
　そして、補正後の発明の「ドライバ源（２）」は、「ワード線スイッチ」を介して「ワード線（ＷＬ）」に制御信号を出力するものであるところ、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」は、補正後の発明の「ワード線スイッチ」に相当する刊行物発明の「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して、刊行物発明の「ワード線Ｗ０〜Ｗ３」に制御信号を出力するものであるから、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」は、補正後の発明の「ドライバ源（２）」に相当するものである。
　
（２−４−３）刊行物発明の「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」は、補正後の発明の「制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）」に相当している。そして、「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」は、「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」により制御可能であり、「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して、「第１のロウデコーダＲ−ＤＣＲ１」の出力側が「ワード線Ｗ０〜Ｗ３」と切替可能に接続されている。
　
（２−４−４）刊行物発明の「所定の規則性をもって配分されて結合されているＮチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセル」は、メモリが一般に行列状にセルが配置されることを勘案すると、補正後の発明の「メモリマトリックス」に相当している。
　また、刊行物発明の「２ビットの相補アドレス信号ａ０，／ａ０及びａ１，／ａ１で形成されたデコード信号によってワード線選択タイミング信号φｘから４通りのワード線選択タイミング信号φｘ００ないしφｘｌｌを形成する第１のロウデコーダＲ−ＤＣＲ１」という構成から、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」が、コーディングされた「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」を出力していることは明らかである。
　そして、「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」は、互いに他の値に依存せず、種々の出力値をとることができ、それらの出力値は、それぞれ「ワード線Ｗ０〜Ｗ３」の例えば「書き込み」という特定の動作モードに対応し、個々のワード線の望ましい動作モードに従い、種々の出力値を供給するようにコーディングされていることは、当業者にとって明らかである。
　
（２−４−５）刊行物発明は、ダイナミック型ＲＡＭに関するものであるから、「複数のワード線Ｗ０〜Ｗ３」は、第１図に示されているように、各メモリセル内のＭＯＳトランジスタのゲートに接続されていると解せられ、ＭＯＳトランジスタはゲート電圧にて駆動されるから、刊行物発明においては、「第１のロウデコーダＲ−ＤＣＲ１」におけるコーディングされた複数の「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」は、書き込み過程及び読み出し過程の際の電圧値に対応したものである。
　
（２−４−６）刊行物発明においては、複数の「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」を受け取り、該複数の「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」の各々は、「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を制御し、該複数の「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」のうちの１つにより、「第１のロウデコーダＲ−ＤＣＲ１」におけるコーディングされた複数の「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」が、「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して個々の「ワード線Ｗ０〜Ｗ３」へ接続されて、該コーディングされた複数の「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」のうちのそれぞれ１つの出力側だけが「ワード線Ｗ０〜Ｗ３」のうちのそれぞれ１つにつながる構成となっている。
　そして、対応する「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」を介して活性化された「ワード線Ｗ０〜Ｗ３」と接続されている「第１のロウデコーダＲ−ＤＣＲ１」の出力側である「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」は、「所定の規則性をもって配分されて結合されているＮチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセル」への書き込みのための電圧、及び読み出しのための電圧を送出している。
　
（２−４−７）補正後の発明においては、「選択されないワード線は」「Ｖ０に保たれ」ているが、刊行物発明においては、「ワード線Ｗ０〜Ｗ３」の選択されないワード線が「接地電位」という一定の電位に保たれていることは明らかであるから、刊行物発明における「接地電位」が、補正後の発明における「別の出力側」から出力される電圧「Ｖ０」に相当するものであることは明らかである。
　そして、刊行物発明においては、「接地電位」が、「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して、「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」によって選択されなかった「ワード線Ｗ０〜Ｗ３」に接続され、書き込みの際に、ワード線の１つのブロックである「ワード線Ｗ０〜Ｗ３」の１つのワード線を選択可能であり、選択されたワード線に電圧を供給可能であり、ワード線の１つのブロックである「ワード線Ｗ０〜Ｗ３」の選択されないワード線は、「接地電位」に保たれている。
　
（２−４−８）以上を総合すると、補正後の発明と刊行物発明とは、
　「メモリマトリックスのワード線のための電子ドライバ回路であって、
　ドライバ回路が複数の出力側（ＩＶ０〜ＩＶ３）を備えたドライバ源（２）を有しており、複数のワード線スイッチ（Ｎ１〜Ｎ１６，Ｐ１〜Ｐ８）が設けられており、該ワード線スイッチは制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）によって制御可能であり、該ワード線スイッチを介して前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）がワード線（ＷＬ）と切替可能に接続されており、
　前記ドライバ源の複数の出力側（ＩＶ０〜ＩＶ３）がコーディングされた出力側（ＩＶ０〜ＩＶ３）を有し、
　前記ドライバ源（２）のコーディングされた各出力側（ＩＶ０〜ＩＶ３）はコーディングされた他の出力側に依存せずに種々の出力値をとることができ、それらの出力値はそれぞれワード線（ＷＬ）の特定の動作モードに対応し、個々のワード線（ＷＬ）の望ましい動作モードに従い種々の出力値を供給するようにコーディングされている、電子ドライバ回路において、
　前記出力値は読み出し過程の際に電圧値に対応し、
　複数の制御信号（ＳＬＮＰ；ＳＬＮ１，ＳＬＮ２）を受け取り、該複数の制御信号の各々は所定数の複数のワード線スイッチ（ＷＬ）を制御し、前記複数の制御信号（ＳＬＮＰ；ＳＬＮ１，ＳＬＮ２）のうち最大限１つの制御信号により、前記ドライバ源（２）におけるコーディングされた複数の出力側（ＩＶ０〜ＩＶ３）がワード線スイッチ（Ｎ１〜Ｎ１６；Ｐ１〜Ｐ８）を介して個々のワード線（ＷＬ）へ接続されて、該コーディングされた複数の出力側（ＩＶ０〜ＩＶ３）のうちそれぞれ１つの出力側だけが前記複数のワード線（ＷＬ）のうちのそれぞれ１つにつながり、
　対応するワード線スイッチ（Ｎ１〜Ｎ８）を介して活性化されたワード線（ＷＬ）と接続されている前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）は、メモリマトリックス（３）からの読み出しのため読み出し電圧を送出する、
　電子ドライバ回路。」
　である点で一致し、以下の４点で相違する。
　
（相違点１）
　補正後の発明は、「前記ドライバ源（２）」の「出力値は書き込み過程の際に電流値に対応し」ているのに対して、刊行物発明は、「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」が書き込み過程の際に電圧値に対応している点。
　
（相違点２）
　補正後の発明は、「対応するワード線スイッチ（Ｎ１〜Ｎ８）を介して活性化されたワード線（ＷＬ）と接続されている前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）は、メモリマトリックス（３）への書き込みのため電流を送出し」ているのに対して、刊行物発明は、対応する「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」を介して活性化された「ワード線Ｗ０〜Ｗ３」と接続されている「第１のロウデコーダＲ−ＤＣＲ１」の出力側である「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」は、「所定の規則性をもって配分されて結合されているＮチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセル」への書き込みのための電圧を送出している点。
　
（相違点３）
　補正後の発明は、「書き込みの際にワード線の１つのブロックの少なくとも１つのワード線を選択可能であり、選択されたワード線に電流を供給可能であ」るのに対して、刊行物発明は、書き込みの際に、ワード線の１つのブロックである「ワード線Ｗ０〜Ｗ３」の１つのワード線を選択可能であるが、選択されたワード線に電圧を供給可能である点。
　
（相違点４）
　補正後の発明は、「Ｖ０」が「ドライバ源（２）」の「出力側」に含まれており、かつ、「前記ドライバ源（２）は少なくとも１つの別の出力側を有し、該別の出力側は複数の前記ワード線スイッチを介して前記制御信号によって選択されなかったワード線を接続し、」「前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれる」のに対して、刊行物発明は、「接地電位」が「第１のロウデコーダＲ−ＤＣＲ１」の出力側に含まれておらず、かつ、「接地電位」が、「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して、「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」によって選択されなかった「ワード線Ｗ０〜Ｗ３」に接続され、ワード線の１つのブロックである「ワード線Ｗ０〜Ｗ３」の選択されないワード線は、「接地電位」に保たれている点。
　
（２−５）判断
（２−５−１）相違点１ないし相違点３について
　相違点２及び相違点３は、相違点１、すなわち、補正後の発明は、「前記ドライバ源（２）」の「出力値」が書き込み過程の際に電流値に対応しているのに対して、刊行物発明は、「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」が書き込み過程の際に電圧値に対応しているという相違の結果として必然的に生ずるものであるから、まず相違点１について、検討する。
　刊行物発明は、「ダイナミック型ＲＡＭ」において、アドレスのロウデコーダを、「第１のロウデコーダＲ−ＤＣＲ１」と「第２のロウデコーダＲ−ＤＣＲ２」との組み合わせにより構成するものであり、アドレスのロウデコーダが、メモリセルがマトリックス状に配置されているメモリ一般に用いられるものであることは当業者にとって自明であるから、刊行物発明を、「ダイナミック型ＲＡＭ」に限らず、メモリセルがマトリクス状に配置されたメモリ一般に適用することは、当業者であれば即座に想起される事項である。そして、メモリセルがマトリクス状に配置されたメモリには、セルが電圧で動作するもの、電流で動作するもの等種々の種類があり、その一種として、ワード線に書き込みの際に電流を流す必要のあるＭＲＡＭも、本願明細書の０００３段落ないし０００５段落に「従来の技術」として記載されているように、また、例えば、本願の優先権主張の日前に頒布された刊行物である国際公開第００／４２３１４号の第１２頁第４行ないし第３３行、及びＦｉｇ．２ないしＦｉｇ．４に記載されているように、本願の優先権主張の日前において当業者の周知技術であるから、刊行物発明を、ワード線に書き込みの際に電流を流し、読み出しの際に電圧を出力するような形式のメモリに適用し、補正後の発明の如く「前記ドライバ源（２）」の「出力値は書き込み過程の際に電流値に対応し」たものとすることは、当業者であれば容易に想到し得た事項である。
　したがって、相違点１は、当業者が容易に想到し得た事項の範囲内のものにすぎない。
　そして、上に述べたように、相違点２及び相違点３は、相違点１により必然的に生じるものにすぎないから、相違点１と同様、当業者が容易に想到し得た事項の範囲内のものである。
　
（２−５−２）相違点４について
　補正後の発明における「ドライバ源（２）」の「１つの別の出力側」から出力される「Ｖ０」の役割は、本願の明細書の【００１２】段落の「さらに有利には、ドライバ源の出力側が少なくとも１つの別の出力側を有しており、これは制御信号によって選択されていないすべてのワード線につなげられている。これにより、非活性化ワード線を一定の電位におくことができ、フローティングによって不所望な電圧をとることがないようになる。」の記載から、非選択の「ワード線（ＷＬ）」を一定の電位に固定するためのものであって、「ドライバ源（２）」の「コーディングされた出力側（ＩＶ０〜ＩＶ３）」の電圧とは関連のない電圧であることは明らかであるから、この電圧を、補正後の発明の「ドライバ源（２）」から出力すること自体には、格別な技術的意義はないものである。
　そして、刊行物発明における「接地電位」は、「複数のワード線Ｗ０〜Ｗ３が非選択状態の時」に「複数のワード線Ｗ０〜Ｗ３を接地電位に固定させる」ためのものであることが明らかであり、当該「接地電位」を刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」内から得るように構成することに格別な阻害要因は見あたらないから、刊行物発明において、「第１のロウデコーダＲ−ＤＣＲ１」の出力側に「接地電位」を含むようにして、補正後の発明の如く、「前記ドライバ源（２）は少なくとも１つの別の出力側を有し、該別の出力側は複数の前記ワード線スイッチを介して前記制御信号によって選択されなかったワード線を接続し、」「前記ブロックの選択されないワード線はドライバ回路によって前記別の出力側からの同じ電圧（Ｖ０）に保たれる」ように構成することは、当業者が容易になし得たものである。
　したがって、相違点４も、当業者が容易に想到し得た事項の範囲内のものである。
　以上のとおり、補正後の発明と刊行物発明との間の相違点は、いずれも当業者が容易に想到し得た事項の範囲内のものにすぎず、補正後の発明は、当業者が、前記周知技術を勘案することにより、刊行物発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（２−６）独立特許要件についてのまとめ
　本件補正は、補正後の発明が特許法第２９条第２項の規定により独立して特許を受けることができないものであるから、他の請求項に係る発明について検討するまでもなく、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に規定する要件に適合しないものである。
　
４．補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、仮に当該要件を満たすものとしても、同法第１７条の２第４項に規定する要件を満たさないものであり、さらに、仮に、本件補正が、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むとした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に規定する要件に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明
　平成１７年１２月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１９に係る発明は、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１９に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。
　
第４．刊行物に記載された発明
　刊行物には、上記第２．３．（２）（２−３）に記載したとおりの事項、及び刊行物発明が記載されているものと認められる。
　
第５．対比
１．本願発明と刊行物発明とを対比すると、まず、本願発明の「ドライバ回路」及び「電子ドライバ回路」は、ワード線（ＷＬ）を駆動するための回路である、本願の図１又は２の「行デコーダ１」と「電流／電圧源２」及び図１の「ＮＭＯＳトランジスタＮ１〜Ｎ８及びＰＭＯＳトランジスタＰ１〜Ｐ８」あるいは図２の「ＮＭＯＳトランジスタＮ１〜Ｎ１６」からなる回路部を指していることは明らかである。
　一方、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」、「第２のロウデコーダＲ−ＤＣＲ２」、「ＣＭＯＳインバータＩＶ１」、「Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１」、「Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」からなる回路部は、刊行物発明の「複数のワード線Ｗ０〜Ｗ３」を駆動するための回路部であることは明らかであるから、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」、「第２のロウデコーダＲ−ＤＣＲ２」、「ＣＭＯＳインバータＩＶ１」、「Ｎチャンネル型のカットＭＯＳＦＥＴＱ２８〜Ｑ３１」、「Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」からなる回路部は、本願発明の「ドライバ回路」及び「電子ドライバ回路」に相当している。
　
２．刊行物発明の「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」は、本願発明の「ワード線スイッチ」に相当していることは明らかである。
　そして、本願発明の「ドライバ源（２）」は、「ワード線スイッチ」を介して「ワード線（ＷＬ）」に制御信号を出力するものであるところ、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」は、本願発明の「ワード線スイッチ」に相当する刊行物発明の「スイッチ回路としてのＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７」及び「ＮチャンネルＭＯＳＦＥＴＱ２０〜Ｑ２３」を介して、刊行物発明の「ワード線Ｗ０〜Ｗ３」に制御信号を出力するものであるから、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」は、本願発明の「ドライバ源（２）」に相当していることは明らかである。
　
３．刊行物発明の「ＮＡＮＤ（ナンド）回路の出力」及び「ＣＭＯＳインバータＩＶ１の出力」は、本願発明の「制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）」に相当している。
　
４．刊行物発明の「所定の規則性をもって配分されて結合されているＮチャンネル型のアドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複数のメモリセル」は、メモリが一般に行列状にセルが配置されることを勘案すると、本願発明の「メモリマトリックス」に相当している。
　また、刊行物発明の「２ビットの相補アドレス信号ａ０，／ａ０及びａ１，／ａ１で形成されたデコード信号によってワード線選択タイミング信号φｘから４通りのワード線選択タイミング信号φｘ００ないしφｘｌｌを形成する第１のロウデコーダＲ−ＤＣＲ１」という構成から、刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」が、コーディングされた「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」を出力していることは明らかである。
　
５．以上を総合すると、本願発明と刊行物発明とは、
　「ドライバ回路が複数の出力側（ＩＶ０〜ＩＶ３）を備えたドライバ源（２）を有しており、
　複数のワード線スイッチ（Ｎ〜Ｎ１６，Ｐ１〜Ｐ８）が設けられており、該ワード線スイッチは制御信号（ＳＬＮＰ；ＳＬＮ１；ＳＬＮ２）によって制御可能であり、該ワード線スイッチを介して前記ドライバ源（２）の出力側（ＩＶ０〜ＩＶ３）がワード線（ＷＬ）と切替可能に接続されている、
　メモリマトリックスのワード線のための電子ドライバ回路において、
　前記ドライバ源の複数の出力側（ＩＶ０〜ＩＶ３）がコーディングされた出力側（ＩＶ０〜ＩＶ３）を有することを特徴とする、
　電子ドライバ回路。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明は、「ドライバ源（２）の複数の出力側（ＩＶ０〜ＩＶ３，Ｖ０）」が、「コーディングされた出力側（ＩＶ０〜ＩＶ３）」の他に「Ｖ０」を含んでいるのに対し、刊行物発明は、「第１のロウデコーダＲ−ＤＣＲ１」の出力側が、コーディングされた「ワード線選択タイミング信号φｘ００ないしφｘｌｌ」以外の出力を含んでいない点。
　
第５．判断
　本願発明の「ドライバ源（２）」から出力される「Ｖ０」の役割は、本願の明細書の【００１２】段落の「さらに有利には、ドライバ源の出力側が少なくとも１つの別の出力側を有しており、これは制御信号によって選択されていないすべてのワード線につなげられている。これにより、非活性化ワード線を一定の電位におくことができ、フローティングによって不所望な電圧をとることがないようになる。」の記載から、非選択の「ワード線（ＷＬ）」を一定の電位に固定するためのものであって、「ドライバ源（２）」の「コーディングされた出力側（ＩＶ０〜ＩＶ３）」の電圧とは関連のない電圧であることは明らかであるから、この電圧を、本願発明の「ドライバ源（２）」から出力すること自体には、格別な技術的意義はないものである。
　そして、刊行物発明における「接地電位」は、「複数のワード線Ｗ０〜Ｗ３が非選択状態の時」に「複数のワード線Ｗ０〜Ｗ３を接地電位に固定させる」ためのものであるから、刊行物発明における「接地電位」が本願発明における「Ｖ０」に相当するものであることは明らかであり、当該「接地電位」を刊行物発明の「第１のロウデコーダＲ−ＤＣＲ１」内から得るように構成することに格別な阻害要因は見あたらないから、刊行物発明において、「第１のロウデコーダＲ−ＤＣＲ１」の出力側に「接地電位」を含むように構成することは、当業者が容易になし得たものである。
　
　したがって、本願発明は、刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第６．むすび　
　以上のとおりであるから、請求項２ないし１９について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。