(57)【特許請求の範囲】
【請求項１】
それぞれに主データが記憶された主メモリセルがマトリクス状に配列され、各主メモリセルに記憶された主データが選択的に読み出されて出力される半導体記憶装置であって、
複数列の主メモリセルをそれぞれ有し、それぞれの回路パターンが相互に一致するように構成された複数の主メモリセルアレイと、
ダミーデータが記憶されたダミーメモリセルが、前記各主メモリセルアレイの主メモリセルと同一のマトリクス状に配列されたダミーメモリセルアレイと、
いずれかの主メモリセルアレイの主メモリセルから読み出される主データの電位と、該ダミーメモリセルアレイにおいて、該主データが読み出される主メモリセルの該主メモリセルアレイにおける行列位置と同じ行列位置のダミーメモリセルから読み出されるダミーデータの電位とを比較して、それらの差を主データとして出力する手段と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記各主メモリセルアレイのマトリクス配列における各列毎に、各主メモリセルが１本の副ビット信号線にそれぞれ共通接続され、
各副ビット信号線が、それぞれ、バンク選択トランジスタを介して主ビット信号線に接続され、
各主ビット信号線が、それぞれ、列選択トランジスタを介して前記出力する手段に接続され、
各バンク選択トランジスタのゲートが主メモリセルアレイのマトリクス配列における行方向に沿うバンク選択信号線に共通接続され、
各列選択トランジスタのゲートが主メモリセルアレイのマトリクス配列における行方向に沿う列選択信号線に共通接続されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記各主メモリセルアレイの主メモリセルは、複数列に配置され、奇数列と該奇数列に隣接する偶数列の主メモリセルのドレインが、それぞれ、１本の第１副ビット信号線に接続され、該奇数列の主メモリセルのソースと該偶数列の主メモリセルのソースとが１本の第２の副ビット信号線にそれぞれ共通接続され、
前記各第１副ビット信号線が、それぞれ第１バンク選択トランジスタを介して第１主ビット信号線に接続され、
前記第２副ビット信号線が、第２バンク選択トランジスタを介して第２主ビット信号線に接続され、
前記第１主ビット信号線が、それぞれ、第１列選択トランジスタを介して前記出力する手段に接続され、
前記第２主ビット信号線が、それぞれ、第２列選択トランジスタを介して接地され、
前記第１および第２の各バンク選択トランジスタのゲートが、それぞれ、主メモリセルアレイのマトリクス配列における行方向に沿うバンク選択信号線にそれぞれ接続され、
前記第１および第２の各列選択トランジスタのゲートが、それぞれ、前記主メモリセルアレイのマトリクス配列における行方向に沿う列選択信号線に接続されている、請求項１に記載の半導体記憶装置。
【請求項４】
前記ダミーメモリセルアレイの各ダミーメモリセルは、相互に共通のダミーデータを記憶した請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記主メモリセルアレイは、低電位の主データを出力する主メモリセルと高電位の主データを出力する主メモリセルとを有し、
前記ダミーメモリセルアレイは、各ダミーメモリセルが高電位のダミーデータが記憶された構成と、各ダミーメモリセルが低電位のダミーデータが記憶された構成の２種類が設けられている請求項４に記載の半導体記憶装置。
【請求項６】
前記各主メモリセルアレイにおける主メモリセルの行方向と、前記ダミーメモリセルアレイにおけるダミーセルの行方向とが一致しており、前記各主メモリセルアレイの行方向に沿う各信号線と、前記ダミーメモリセルアレイの行方向に沿う各信号線とが共通化されている請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記ダミーメモリセルアレイが前記主メモリセルアレイの間に配置されている請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記主メモリセルアレイのマトリクス配列における各行に沿った各主メモリセルと、前記ダミーメモリセルアレイのマトリクス配列における各行に沿った各ダミーセルとをそれぞれアクセスする行デコーダを更に備え、
前記ダミーメモリセルが複数設けられ、各ダミーセルアレイが前記主メモリセルアレイの間にそれぞれ配置され、
前記行デコーダが、前記各ダミーセルアレイの間に配置された主メモリセルアレイの間に配置されている請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルからデータ信号を読み出し、このデータ信号を差動増幅器によって増幅して出力する半導体記憶装置に関する。
【０００２】
【従来の技術】
この種の半導体記憶装置では、複数のメモリセルをマトリクス状に配列したメモリセルアレイを備えており、このマトリクス配列から１つのメモリセルを選択して、このメモリセルからデータ信号を読み出す。このメモリセルからのデータ信号のレベルが極めて低いため、このデータ信号と予め定められた基準電圧を比較することによって、このデータ信号を判定して出力する。
【０００３】
図３は、従来の半導体記憶装置の一例を示している。ここでは、各メモリセル（トランジスタ）Ｍをマトリクス状に配列して、メモリセルアレイＭＥＭを形成しており、このマトリクス配列の各列毎に、各メモリセルＭのソースをビット信号線Ｂ１を通じて接地すると共に、各メモリセルＭのドレインをビット信号線Ｂ２に共通接続し、このビット信号線Ｂ２を列選択トランジスタＣＴ１及びデータ信号線ＤＬを通じて差動増幅器ＳＡに接続している。また、このマトリクス配列の各行毎に、各メモリセルＭのゲートを行選択信号線ＷＬを通じて行デコーダＸ−ＤＥＣに接続している。
【０００４】
行デコーダＸ−ＤＥＣは、マトリクス配列の各行を順次選択し、選択した行の各メモリセルＭのゲートに高電位を与える。各メモリセルＭは、そのゲートに不純物を注入されるか否かに応じて、“１”又は“０”のデータを記憶しており、そのゲートに高電位を与えられると、オフ又はオンとなり、“１”又は“０”のデータ信号を出力する。
【０００５】
列デコーダＹ−ＤＥＣは、各列選択信号線ＣＳを通じて各列選択トランジスタＣＴ１，ＣＴ２，ＣＴ３，……を順次選択してオンにする。これらの列選択トランジスタＣＴ１，ＣＴ２，ＣＴ３，……が順次オンにされると、１行の各メモリセルＭのデータ信号がデータ信号線ＤＬを通じて差動増幅器ＳＡに順次加えられる。
【０００６】
この差動増幅器ＳＡは、１行の各メモリセルＭのデータ信号を順次入力すると共に、参照電圧線ＲＬを通じて定電圧源の一定電圧ＲＥＦを入力し、これらのデータ信号と一定電圧ＲＥＦを逐次差動増幅して、これらのデータ信号を順次出力する。
【０００７】
ところが、この様な半導体記憶装置においては、各メモリセルＭのデータ信号の伝送経路の抵抗や浮遊容量を無視することができず、これらの抵抗や浮遊容量等に基づく時定数に応じて、メモリセルＭのデータ信号のレベルがその出力の初期に変動し、これによって差動増幅器ＳＡの出力が遅延してしまう。
【０００８】
そこで、基準電圧源ＶＲＥＦに代わって、図４に示す様にダミーメモリセルアレイＤＭＹ及びダミーコーダＤＭＹ−ＤＥＣを設けた半導体記憶装置が提案されている（特開平６−６０６７６号公報を参照）。
【０００９】
ダミーメモリセルアレイＤＭＹは、１列の各ダミーメモリセルＤＭを有している。これらのダミーメモリセルＤＭは、そのゲートの電位にかかわらず、常にオフとなり、“１”のダミーデータ信号を出力する。
【００１０】
ここでは、行デコーダＸ−ＤＥＣによって１行の各メモリセルＭのゲートに高電位が与えられたときに、同じ行のダミーメモリセルＤＭのゲートにも高電位が与えられる。また、列デコーダＹ−ＤＥＣによって列選択トランジスタＣＴ１がオンにされると、これに応答して、ダミーコーダＤＭＹ−ＤＥＣは、列選択トランジスタＣＤＴをオンにする。したがって、１行の各メモリセルＭのいずれかよりデータ信号（以下、メモリセルＭより出力されたデータ信号を主データ信号と称する）が出力されると、同じ行のダミーメモリセルＤＭよりダミーデータ信号が出力され、これらの主データ信号とダミーデータ信号がデータ信号線ＤＬ及び参照電圧線ＲＬを通じて差動増幅器ＳＡに加えられる。差動増幅器ＳＡは、主データ信号とダミーデータ信号を差動増幅して、この主データ信号を出力する。
【００１１】
図４の装置における差動増幅器ＳＡは、例えば図５に示す様に構成されている。この差動増幅器ＳＡは、データ信号線ＤＬ及び参照電圧線ＲＬ間に介在しており、電源電圧Ｖｃｃ側の各ＰチャネルトランジスタＴ１１，Ｔ１２、接地側の各ＮチャネルトランジスタＴ２１，Ｔ２２、及び各ＮチャネルトランジスタＴ２１，Ｔ２２と接地間に挿入されたＮチャネルトランジスタＴ３１を備えており、カレントミラー回路を構成する。また、データ信号線ＤＬ及び参照電圧線ＲＬには、各負荷トランジスタＴＬＭ，ＴＬＤを介して電流を供給している。
【００１２】
データ信号線ＤＬは、列選択トランジスタＣＴのオンの度に、各メモリセルＭのうちのいずれかに接続され、１つのメモリセルＭを通じて接地されるか、接地されず、これに伴ってデータ信号線ＤＬの電位が低電位及び高電位のいずれかとなる。
【００１３】
参照電圧線ＲＬは、列選択トランジスタＣＤＴのオンの度に、各ダミーメモリセルＤＭのいずれかに接続される。負荷トランジスタＴＬＤの負荷を適宜に設定することにより、この参照電圧線ＲＬの電位をデータ信号線ＤＬの低電位と高電位の中間に設定している。
【００１４】
主データ信号を出力するために１行の各メモリセルＭのいずれかが選択されたときには、同じ行のダミーメモリセルＤＭが選択されるので、メモリセルＭからデータ信号線ＤＬに至る信号伝送経路の時定数がダミーメモリセルＤＭから参照電圧線ＲＬに至る信号伝送経路の時定数に近似され、データ信号線ＤＬの電位変動に、参照電圧線ＲＬの電位変動が追従する。
【００１５】
このとき、ＮチャネルトランジスタＴ３１をオンにすると、この差動増幅器ＳＡからは、データ信号線ＤＬの電位と参照電圧線ＲＬの電位の差が速やかに出力される。
【００１６】
また、図６に示す様に第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２及びダミーコーダＤＭＹ−ＤＥＣを設けた半導体記憶装置が提案されている（特開平３−２４２８９号公報を参照）。
【００１７】
第１ダミーメモリセルアレイＤＭＹ１は、１列の各ダミーメモリセルＤＭ１を有し、そのゲートの電位にかかわらず、オフを維持する。また、第２ダミーメモリセルアレイＤＭＹ２は、１列の各ダミーメモリセルＤＭ２を有し、そのゲートに高電位を与えられると、オンとなる。
【００１８】
ここでは、行デコーダＸ−ＤＥＣによって１行の各メモリセルＭが選択されると、同じ行の各ダミーメモリセルＤＭ１，ＤＭ２が選択される。また、列デコーダＹ−ＤＥＣによって列選択トランジスタＣＴ１がオンにされると、これに応答して、ダミーコーダＤＭＹ−ＤＥＣは、各列選択トランジスタＣＤＴ１，ＣＤＴ２をオンにする。したがって、１行の各メモリセルＭのいずれかより主データ信号が出力されると、同じ行の各ダミーメモリセルＤＭ１，ＤＭ２より各ダミーデータ信号が出力され、これらの主データ信号と各ダミーデータ信号がデータ信号線ＤＬ及び第１及び第２参照電圧線ＲＬ１，ＲＬ２を通じて差動増幅器ＳＡに加えられる。差動増幅器ＳＡは、主データ信号と各ダミーデータ信号のいずれかを差動増幅して、この主データ信号を出力する。
【００１９】
図６の装置における差動増幅器ＳＡは、図７に示す様に構成されている。この差動増幅器ＳＡにおいては、図５の増幅器における各ＮチャネルトランジスタＴ２１，Ｔ２２の代わりに、４つの各ＮチャネルトランジスタＴ４１，Ｔ４２，Ｔ４３，Ｔ４４を設け、各ＮチャネルトランジスタＴ４１，Ｔ４２のゲートをデータ信号線ＤＬに接続し、各ＮチャネルトランジスタＴ４３，Ｔ４４のゲートを第１及び第２参照電圧線ＲＬ１，２に接続している。
【００２０】
データ信号線ＤＬは、列選択トランジスタＣＴのオンの度に、その電位が低電位及び高電位のいずれかとなる。
【００２１】
また、第１及び第２参照電圧線ＲＬ１，ＲＬ２は、第１及び第２列選択トランジスタＣＤＴ１，ＣＤＴ２のオンの度に、それらの電位が高電位及び低電位となる。
【００２２】
この差動増幅器ＳＡは、データ信号線ＤＬが低電位のとき、データ信号線ＤＬの低電位と第１参照電圧線ＲＬ１の高電位の差を増幅して出力し、データ信号線ＤＬが高電位のとき、データ信号線ＤＬの高電位と第２参照電圧線ＲＬ２の低電位の差を増幅して出力する。
【００２３】
この様にデータ信号線ＤＬの低電位と第１参照電圧線ＲＬ１の高電位の差を増幅したり、データ信号線ＤＬが高電位と第２参照電圧線ＲＬ２の低電位の差を増幅することによって、データ信号線ＤＬの電位のバラツキを原因とする差動増幅器ＳＡの出力の誤りを防止することができる。また、各負荷トランジスタＴＬＭ，ＴＬＡ，ＴＬＢを同一サイズで構成することができ、これらのサイズの調整が不要である。
【００２４】
【発明が解決しようとする課題】
ところで、従来のメモリセルアレイＭＥＭの具体例として、図８に示す様なものが挙げられる。ここでは、メモリセルアレイＭＥＭのマトリクス配列の奇数列と偶数列間で、各メモリセルＭのソースとドレインの向きを反転させており、各メモリセルＭのドレインを各ビット信号線Ｂ１（以下、副ビット信号線と称する）に接続し、これらの副ビット信号線Ｂ１を各バンク選択トランジスタＢＴ１，ＢＴ２を介して主ビット信号線ＭＢ１に接続し、この主ビット信号線ＭＢ１を列選択トランジスタＣＴ１を介して差動増幅器ＳＡに接続している。また、各メモリセルＭのソースを各ビット信号線Ｂ２（以下、副ビット信号線と称する）に接続し、これらの副ビット信号線Ｂ２を各バンク選択トランジスタＢＴ３，ＢＴ４を介して主ビット信号線ＭＢ２に接続し、この主ビット信号線ＭＢ２を列選択トランジスタＣＴ２を介して接地している。
【００２５】
また、このメモリセルアレイＭＥＭは、例えば図９に示す様な構造を有し、基板上に導電層、半導体層、絶縁層等を積層して形成され、各副ビット信号線と各主ビット信号線を相互に異なる各層に配置した階層構造をなす。
【００２６】
同図において、各副ビット信号線Ｂ１，Ｂ２は、半導体基板上に形成されてた拡散領域であり、列方向に、かつ相互に並行に配置されている。行選択信号線ＷＬやバンク選択信号線ＢＳは、ポリシリコン等で形成され、行方向に配置されている。各主ビット信号線ＭＢ１，ＭＢ２は、金属膜であり、各コンタクトホールＣ１，Ｃ２を通じて各副ビット信号線Ｂ１，Ｂ２に接続されている。
【００２７】
各副ビット信号線Ｂ１，Ｂ２は、各メモリセルＭのソース及びドレインとなり、また各行選択信号線ＷＬは、各メモリセルＭのゲートとなる。
【００２８】
各メモリセルＭのゲートにイオンを注入することによって、これらのメモリセルＭにデータを書き込む。例えば、Ｐ型半導体基板の場合は、各メモリセルＭのソース及びドレインを高濃度Ｎ型（Ｎ＋）に設定し、各メモリセルＭのゲートにＰ型不純物イオン（ボロン等）を注入するか否かによって、これらのメモリセルＭにデータを書き込む。メモリセルＭのゲートにイオンが注入されると、このゲートに高電位を印加しても、このメモリセルＭが非導通であり（高しきい値）、またメモリセルＭのゲートにイオンが注入されなければ、このゲートに高電位を印加したときに、このメモリセルＭが導通する（低しきい値）。
【００２９】
図８及び図９から明らかな様に、各メモリセルＭからなる列を４つ配置して、１つのメモリセルアレイＭＥＭを形成し、複数のメモリセルアレイＭＥＭを順次配置している。１つのメモリセルアレイＭＥＭにおいては、各メモリセルＭからなる各列毎に、列の回路パターンが異なり、その主なる原因は主ビット信号線やバンク選択トランジスタにある。したがって、メモリセルアレイＭＥＭの各列毎に、時定数が異なる。
【００３０】
このため、図４及び図６の従来装置の様にダミーメモリセルアレイに１列の各ダミーメモリセルＤＭのみを備えている場合は、メモリセルアレイＭＥＭの全ての各列について、各メモリセルＭの信号伝送経路の時定数に対処することができず、差動増幅器ＳＡの出力の遅延を招いた。
【００３１】
そこで、例えば図１０に示す様に第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２に、主ビット信号線ＭＢやバンク選択トランジスタＢＴを設けて、各ダミーメモリセルＤＭからなる列の時定数を補正することが考えられる。
【００３２】
しかしながら、各ダミーメモリセルＤＭからなる列が１つのみであれば、やはりメモリセルアレイＭＥＭの全ての各列について、各メモリセルの信号伝送経路の時定数に対処することは困難であり、また主ビット信号線ＭＢやバンク選択トランジスタＢＴも１つのみになるため、バンク選択トランジスタＢＴを駆動する回路を主メモリセルアレイＭＥＭと共用化することができず、ダミーメモリセルアレイ専用のものを必要とし、回路構成が複雑化する。あるいは、主ビット信号線ＭＢを主メモリセルアレイＭＥＭのものと共用化することができないので、各主メモリセルアレイＭＥＭ間に第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２を配置すると、両者のメモリセルアレイの各主ビット信号線ＭＢのパターンが複雑化してしまい、結局は、この複雑化を避けるために、図１１に示す様に第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２を各主メモリセルアレイＭＥＭの両端に配置せざる得なかった。このため、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２を各主メモリセルアレイＭＥＭ間に配置して、これらのダミーメモリセルアレイの位置依存性、つまり位置を原因とする時定数の偏りを低減することができなかった。
【００３３】
また、図８及び図９のメモリセルアレイＭＥＭにおいては、イオン注入によってメモリセルＭのゲートにデータを書き込むときに（マスクＲＯＭのデータの書き込みの工程）、マスク合わせのアライメントのずれによって、イオンがメモリセルＭのソース及びドレインにも注入され、各副ビット信号線Ｂ１，Ｂ２の抵抗が変動してしまう。
これによっても、各メモリセルＭからなる列の時定数と、各ダミーメモリセルＤＭからなる列の時定数の不一致を招く。
【００３４】
そこで、この発明の課題は、この様な従来技術の課題を解決するものであって、主メモリセルからのデータ信号と、ダミーメモリセルからのダミーデータ信号の差を差動増幅器からより速やかに出力させることが可能な半導体記憶装置を提供することにある。
【００３５】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体記憶装置は、それぞれに主データが記憶された主メモリセルがマトリクス状に配列され、各主メモリセルに記憶された主データが選択的に読み出されて出力される半導体記憶装置であって、複数列の主メモリセルをそれぞれ有し、それぞれの回路パターンが相互に一致するように構成された複数の主メモリセルアレイと、ダミーデータが記憶されたダミーメモリセルが、前記各主メモリセルアレイの主メモリセルと同一のマトリクス状に配列されたダミーメモリセルアレイと、いずれかの主メモリセルアレイの主メモリセルから読み出される主データの電位と、該ダミーメモリセルアレイにおいて、該主データが読み出される主メモリセルの該主メモリセルアレイにおける行列位置と同じ行列位置のダミーメモリセルから読み出されるダミーデータの電位とを比較して、それらの差を主データとして出力する手段と、を具備することを特徴とする。
【００３６】
この様な構成によれば、主メモリセルアレイの回路パターンと、ダミーメモリセルアレイの回路パターンが略同一であるため、主メモリセルアレイのマトリクス配列における任意の位置の主メモリセルから主データを読み出す経路の時定数と、ダミーメモリセルアレイのマトリクス配列における同位置（主メモリセルと同じ位置）のダミーメモリセルからダミーデータを読み出す経路の時定数とが相互に略一致する。
【００３８】
前記各主メモリセルアレイのマトリクス配列における各列毎に、各主メモリセルが１本の副ビット信号線にそれぞれ共通接続され、各副ビット信号線が、それぞれ、バンク選択トランジスタを介して主ビット信号線に接続され、各主ビット信号線が、それぞれ、列選択トランジスタを介して前記出力する手段に接続され、各バンク選択トランジスタのゲートが主メモリセルアレイのマトリクス配列における行方向に沿うバンク選択信号線に共通接続され、各列選択トランジスタのゲートが主メモリセルアレイのマトリクス配列における行方向に沿う列選択信号線に共通接続されていてもよい。
また、前記各主メモリセルアレイの主メモリセルは、複数列に配置され、奇数列と該奇数列に隣接する偶数列の主メモリセルのドレインが、それぞれ、１本の第１副ビット信号線に接続され、該奇数列の主メモリセルのソースと該偶数列の主メモリセルのソースとが１本の第２の副ビット信号線にそれぞれ共通接続され、前記各第１副ビット信号線が、それぞれ第１バンク選択トランジスタを介して第１主ビット信号線に接続され、前記第２副ビット信号線が、第２バンク選択トランジスタを介して第２主ビット信号線に接続され、前記第１主ビット信号線が、それぞれ、第１列選択トランジスタを介して前記出力する手段に接続され、前記第２主ビット信号線が、それぞれ、第２列選択トランジスタを介して接地され、前記第１および第２の各バンク選択トランジスタのゲートが、それぞれ、主メモリセルアレイのマトリクス配列における行方向に沿うバンク選択信号線にそれぞれ接続され、前記第１および第２の各列選択トランジスタのゲートが、それぞれ、前記主メモリセルアレイのマトリクス配列における行方向に沿う列選択信号線に接続されていてもよい。
【００３９】
前記ダミーメモリセルアレイの各ダミーメモリセルは、相互に共通のダミーデータを記憶してもよい。
【００４０】
前記主メモリセルアレイは、低電位の主データを出力する主メモリセルと高電位の主データを出力する主メモリセルとを有し、前記ダミーメモリセルアレイは、各ダミーメモリセルが高電位のダミーデータが記憶された構成と、各ダミーメモリセルが低電位のダミーデータが記憶された構成の２種類が設けられていてもよい。
【００４１】
前記各主メモリセルアレイにおける主メモリセルの行方向と、前記ダミーメモリセルアレイにおけるダミーセルの行方向とが一致しており、前記各主メモリセルアレイの行方向に沿う各信号線と、前記ダミーメモリセルアレイの行方向に沿う各信号線とが共通化されていてもよい。
【００４２】
前記ダミーメモリセルアレイが前記主メモリセルアレイの間に配置されていてもよい。また、前記主メモリセルアレイのマトリクス配列における各行に沿った各主メモリセルと、前記ダミーメモリセルアレイのマトリクス配列における各行に沿った各ダミーセルとをそれぞれアクセスする行デコーダを更に備え、前記ダミーメモリセルが複数設けられ、各ダミーセルアレイが前記主メモリセルアレイの間にそれぞれ配置され、前記行デコーダが、前記各ダミーセルアレイの間に配置された主メモリセルアレイの間に配置されていてもよい。この場合、これらのダミーメモリセルアレイの位置依存性、つまり位置を原因とする時定数の偏りを低減することができる。
【００４３】
【発明の実施の形態】
以下、この発明の実施形態を添付図面を参照して説明する。
図１は、この発明の半導体記憶装置の一実施形態を示している。この実施形態の半導体記憶装置は、各主メモリセルアレイＭＥＭ、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２を備えている。
【００４４】
各主メモリセルアレイＭＥＭは、各主メモリセルＭからなる列を４つずつ備えており、これらの主メモリセルアレイＭＥＭの回路パターンが相互に一致する。
【００４５】
主メモリセルアレイＭＥＭにおいては、マトリクス配列の奇数列と偶数列間で、各主メモリセルＭのソースとドレインの向きを反転させており、各主メモリセルＭのドレインを各副ビット信号線Ｂ１に接続し、これらの副ビット信号線Ｂ１を各バンク選択トランジスタＢＴ１，ＢＴ２を介して主ビット信号線ＭＢ１に接続し、この主ビット信号線ＭＢ１を列選択トランジスタＣＴ１を介してデータ信号線ＤＬに接続し、このデータ信号線ＤＬを差動増幅器ＳＡに接続している。また、各主メモリセルＭのソースを各副ビット信号線Ｂ２に接続し、これらの副ビット信号線Ｂ２を各バンク選択トランジスタＢＴ３，ＢＴ４を介して主ビット信号線ＭＢ２に接続し、この主ビット信号線ＭＢ２を列選択トランジスタＣＴ２を介して接地している。
【００４６】
この様な主メモリセルアレイＭＥＭのマトリクス配列の各行を選択して、選択した行の各主メモリセルＭのゲートに高電位を与え、このときに各バンク選択トランジスタＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４及び各列選択トランジスタＣＴ１，ＣＴ２をそれぞれのタイミングでオンにすれば、マトリクス配列の各列を順次選択することができ、選択された行における各列の主メモリセルＭから主データ信号を順次出力させることができる。
【００４７】
ただし、主メモリセルアレイＭＥＭの４列目の各主メモリセルＭについては、それらのドレインを２番目の主メモリセルアレイＭＥＭの１列目のドレインと共に副ビット信号線Ｂ１に接続している。この副ビット信号線Ｂ１は、２番目の主メモリセルアレイＭＥＭの主ビット信号線ＭＢ１に接続されている。このため、この４列目の主メモリセルＭから主データ信号を出力させるには、両方の各主メモリセルアレイＭＥＭの各バンク選択トランジスタや列選択トランジスタをそれぞれのタイミングでオンにする必要がある。
【００４８】
第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２は、それらの回路パターンを主メモリセルアレイＭＥＭのものに可能な限り近似させている。
【００４９】
第１ダミーメモリセルアレイＤＭＹ１（又は、第２ダミーメモリセルアレイＤＭＹ２）においては、各ダミーメモリセルＤＭからなる列を４つずつ備えており、マトリクス配列の奇数列と偶数列間で、各ダミーメモリセルＤＭのソースとドレインの向きを反転させ、各ダミーメモリセルＤＭのドレインを各副ビット信号線Ｂ１に接続し、これらの副ビット信号線Ｂ１を各バンク選択トランジスタＢＴ１，ＢＴ２を介して主ビット信号線ＭＢ１に接続し、この主ビット信号線ＭＢ１を列選択トランジスタＣＴ１を介して第１参照電圧線ＲＬ１（又は、第２参照電圧線ＲＬ２）に接続し、第１参照電圧線ＲＬ１（又は、第２参照電圧線ＲＬ２）を差動増幅器ＳＡに接続している。また、各ダミーメモリセルＤＭのソースを各ビット信号線Ｂ２に接続し、これらの副ビット信号線Ｂ２を各バンク選択トランジスタＢＴ３，ＢＴ４を介して主ビット信号線ＭＢ２に接続し、この主ビット信号線ＭＢ２を列選択トランジスタＣＴ２を介して接地している。更に、４列目の各ダミーメモリセルＤＭのドレインを副ビット信号線Ｂ３に接続し、この副ビット信号線Ｂ３をバンク選択トランジスタＢＴ５を介して主ビット信号線ＭＢ３に接続し、この主ビット信号線ＭＢ３を列選択トランジスタＣＴ３を介して第１参照電圧線ＲＬ１（又は、第２参照電圧線ＲＬ２）に接続している。
【００５０】
第１ダミーメモリセルアレイＤＭＹ１の各ダミーメモリセルＤＭ１は、それらのゲートの電位にかかわらず、オフを維持する。したがって、各ダミーメモリセルＤＭ１のいずれかが選択され、選択されたダミーメモリセルＤＭ１のダミーデータが副ビット信号線Ｂ１及び主ビット信号線ＭＢ１を通じて出力されると、第１参照電圧線ＲＬ１が高電位となる。
【００５１】
また、第２ダミーメモリセルアレイＤＭＹ２の各ダミーメモリセルＤＭ２は、それらのゲートに高電位を与えられると、オンとなる。したがって、各ダミーメモリセルＤＭ２のいずれかが選択され、選択されたダミーメモリセルＤＭ２のダミーデータが副ビット信号線Ｂ１及び主ビット信号線ＭＢ１を通じて出力されると、第２参照電圧線ＲＬ２が低電位となる。
【００５２】
一方、行方向の各信号線、つまり各行選択信号線ＷＬ、各列選択信号線ＣＳ、各バンク選択信号線ＢＳは、各主メモリセルアレイＭＥＭ、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２間で共用される。
【００５３】
また、差動増幅器ＳＡは、図７に示すものと同様であり、データ信号線ＤＬが低電位のとき、データ信号線ＤＬの低電位と第１参照電圧線ＲＬ１の高電位の差を増幅して出力し、データ信号線ＤＬが高電位のとき、データ信号線ＤＬの高電位と第２参照電圧線ＲＬ２の低電位の差を増幅して出力する。
【００５４】
さて、この様な構成において、主メモリセルアレイＭＥＭのマトリクス配列の各行を選択して、選択した行の各主メモリセルＭのゲートに高電位を与えると、これに伴って同じ行の第１及び第２ダミーメモリセルＤＭ１，ＤＭＹ２にも高電位が与えられる。
【００５５】
このとき、１つの主メモリセルアレイＭＥＭにおいては、各バンク選択トランジスタ及び各列選択トランジスタをそれぞれのタイミングでオンにして、マトリクス配列の各列を順次選択し、選択された行における各主メモリセルＭから主データ信号を順次出力させる。各主メモリセルＭから主データ信号が順次出力される度に、データ信号線ＤＬが低電位及び高電位のいずれかとなる。
【００５６】
同時に、第１ダミーメモリセルアレイＤＭＹ１においても、各バンク選択トランジスタ及び各列選択トランジスタをそれぞれのタイミングでオンにして、マトリクス配列の各列を順次選択し、選択された行における各ダミーメモリセルＤＭ１からダミーデータ信号を順次出力させる。各ダミーメモリセルＤＭ１からダミーデータ信号が順次出力される度に、第１参照電圧線ＲＬ１が高電位となる。同様に、第２ダミーメモリセルアレイＤＭＹ２においても、マトリクス配列の各列を順次選択し、選択された行における各ダミーメモリセルＤＭ２からダミーデータ信号を順次出力させる。各ダミーメモリセルＤＭ２からダミーデータ信号が順次出力される度に、第２参照電圧線ＲＬ２が低電位となる。
【００５７】
差動増幅器ＳＡは、マトリクス配列の各列が選択される度に、データ信号線ＤＬの電位と、第１参照電圧線ＲＬ１の高電位及び第２参照電圧線ＲＬ２の低電位のいずれかを差動増幅し、それらの差を主データ信号として出力する。
【００５８】
例えば、主メモリセルアレイＭＥＭにおいて第１行第１列目の主メモリセルＭが選択されたときには、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２においても第１行第１列目の各ダミーメモリセルＤＭ１，ＤＭ２が選択される。そして、主メモリセルＭの主データ信号に応じてデータ信号線ＤＬが低電位となり、ダミーメモリセルＤＭ１のダミーデータに応じて第１参照電圧線ＲＬ１が高電位となり、ダミーメモリセルＤＭ２のダミーデータに応じて第２参照電圧線ＲＬ２が低電位となる。差動増幅器ＳＡは、データ信号線ＤＬの低電位と、このデータ信号線ＤＬの低電位とは異なる第１参照電圧線ＲＬ１の高電位を差動増幅し、これらの差を主データ信号として出力する。
【００５９】
以降、マトリクス配列の第１行第２列目から第４列目についても、同様の動作が逐次行われる。更に、他の各メモリセルアレイＭＥＭの各列を順次選択するときにも、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２の各列を順次選択し、各列を選択する度に、差動増幅器ＳＡによってデータ信号線ＤＬの電位と、第１及び参照電圧線ＲＬ１，ＲＬ２のいずれかの電位を差動増幅し、それらの差を主データ信号として出力する。
勿論、他の各行についても、同様の動作が繰り返される。
【００６０】
この様に第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２の回路パターンを主メモリセルアレイＭＥＭのものに可能な限り近似させ、これらのメモリセルアレイのメモリセルを選択するときには、主メモリセルＭの行列位置、ダミーメモリセルＤＭ１の行列位置、ダミーメモリセルＤＭ２の行列位置を相互に一致させるので、これらのメモリセルからデータ信号線ＤＬ、第１及び第２参照電圧線ＲＬ１，ＲＬ２に至る各信号伝送経路の時定数を相互に一致させることができ、差動増幅器ＳＡからは、データ信号線ＤＬの電位と第１及び第２参照電圧線ＲＬ１，ＲＬ２のいずれかの電位の差が速やかに出力される。
【００６１】
また、主メモリセルアレイＭＥＭ、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２の回路パターンが相互に近似するので、イオン注入によって主メモリセルＭのゲートにデータを書き込むときに（マスクＲＯＭのデータの書き込みの工程）、マスク合わせのアライメントのずれによって、イオンがメモリセルのソース及びドレインにも注入され、各副ビット信号線Ｂ１，Ｂ２の抵抗が変動してしまっても、この変動が各主メモリセルアレイＭＥＭ、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２のいずれにおいても同様に発生し、主メモリセルＭ、第１及び第２ダミーメモリセルＤＭ１，ＤＭ２の各信号伝送経路の時定数の変動も同様に発生する。このため、この変動の影響は、差動増幅器ＳＡによって相殺される。
【００６２】
なお、この実施形態では、第１及び第２ダミーメモリセルアレイＤＭＹ１，ＤＭＹ２を設けているが、１つのダミーメモリセルアレイ、あるいは３つ以上のダミーメモリセルアレイを設ける場合であっても、この発明を適用することができる。
【００６３】
また、複数のダミーメモリセルアレイを設ける場合には、図２に示す様に複数の主メモリアレイＭＥＭの配列の途中に、各ダミーメモリセルアレイＤＭＹ、行デコーダＸ−ＤＥＣを挿入するのが好ましい。これによって、各ダミーメモリセルアレイの位置依存性を低減することができる。
【００６４】
【発明の効果】
以上説明した様に、この発明によれば、主メモリセルアレイの回路パターンと、ダミーメモリセルアレイの回路パターンが略同一であるため、主メモリセルアレイのマトリクス配列における任意の位置の主メモリセルから主データを読み出す経路の時定数と、ダミーメモリセルアレイのマトリクス配列における同位置（主メモリセルと同じ位置）のダミーメモリセルからダミーデータを読み出す経路の時定数とが相互に略一致する。
【００６５】
このため、主データを読み出すと共に、この主データと比較されるダミーデータを読み出すに際し、主メモリセルアレイのマトリクス配列における主データを読み出す主メモリセルの行列位置と、ダミーメモリセルアレイのマトリクス配列におけるダミーデータを読み出すダミーメモリセルの行列位置を相互に一致させれば、主データとダミーデータの初期のレベル変動が略一致し、これらのデータの比較から主データを速やかに判定して出力することができる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の一実施形態を示す回路図
【図２】図１の半導体記憶装置の変形例を示す概略図
【図３】従来の半導体記憶装置の一例を示す回路図
【図４】従来の半導体記憶装置の他の例を示す回路図
【図５】図４の装置における差動増幅器を示す回路図
【図６】従来の半導体記憶装置の別の例を示す回路図
【図７】図６の装置における差動増幅器を示す回路図
【図８】従来のメモリセルアレイを具体的に示す回路図
【図９】従来のメモリセルアレイの構造を示す平面図
【図１０】図６の半導体記憶装置の変形例を示す回路図
【図１１】図１０の半導体記憶装置の変形例を示す回路図
【符号の説明】
Ｂ１，Ｂ２  副ビット信号線
ＢＴ１，ＢＴ２，ＢＴ３，ＢＴ４，ＢＴ５  バンク選択トランジスタ
ＣＴ１，ＣＴ２，ＣＴ３，……  列選択トランジスタ
ＤＬ  データ信号線
ＤＭＹ１  第１ダミーメモリセルアレイ
ＤＭＹ２  第２ダミーメモリセルアレイ
ＤＭ１，ＤＭ２  ダミーメモリセル
Ｍ  メモリセル
ＭＢ１，ＭＢ２，ＭＢ３  主ビット信号線
ＭＥＭ  メモリセルアレイ
ＲＬ１  第１参照電圧線
ＲＬ２  第２参照電圧線
ＳＡ  差動増幅器
Ｘ−ＤＥＣ  行デコーダ
【図１】
0003543905.tif 000002
【図２】
0003543905.tif 000003
【図３】
0003543905.tif 000004
【図４】
0003543905.tif 000005
【図５】
0003543905.tif 000006
【図６】
0003543905.tif 000007
【図７】
0003543905.tif 000008
【図８】
0003543905.tif 000009
【図９】
0003543905.tif 000010
【図１０】
0003543905.tif 000011
【図１１】
0003543905.tif 000012