(57)【特許請求の範囲】
【請求項１】
接地電圧ストラッピングライン、ワードラインストラッピング、ワードライン逆方向ダイオードを含む半導体メモリセルアレイのワードライン構造において、
ＲＦエッチバック工程によるトランジスタのゲートチャージアップを防止するために、第１及び第２ワードラインの対を構成し、その第１ワードラインの左側と第２ワードラインの右側にそれぞれワードライン逆方向ダイオードを配置するとともに、前記第１ワードラインの右側の接地電圧ストラッピングラインと前記第２ワードラインの左側の接地電圧ストラッピングラインにそれぞれ基板のＰ型活性領域へコンタクトするウェルバイアスタッピングを配置したことを特徴とするワードライン構造。
【請求項２】
第１及び第２ワードラインの左側と右側にそれぞれ交互に配置されたワードライン逆方向ダイオード及びウェルバイアスタッピングは、それぞれ１本の接地電圧ストラッピングラインに対し配置されている請求項１記載のワードライン構造。
【請求項３】
ワードライン逆方向ダイオードはワードラインを基板のＮ型活性領域にコンタクトさせることで形成する請求項１記載の半導体メモリ装置のワードライン構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置におけるメモリセルアレイのワードライン構造に関し、特に、接地電圧ストラッピングライン、ワードラインストラッピング、ワードライン逆方向ダイオードを含むメモリセルアレイにおけるワードライン構造に関する。
【０００２】
【従来の技術】
メモリの高集積化に伴い、デバイス特性を向上させるために二重メタル工程（ｄｏｕｂｌｅ  ｍｅｔａｌ  ｐｒｏｃｅｓｓ）が広く使用されている。二重メタル構造においては、第２メタル層（以下、メタル２）を形成する前にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）  エッチバック工程での損傷に備えて、ビアコンタクト（ｖｉａ  ｃｏｎｔａｃｔ）  を通じて第１メタル層（以下、メタル１）と予め接続されているフロートされたゲートに逆方向ダイオードが形成され、これにより、ゲートへ蓄積し得る電荷を基板へディスチャージする。従って、ＲＦエッチバック工程でトランジスタのゲートに発生する電荷蓄積を解消することができる。
【０００３】
このような手法は、行デコーダからメタル２を通じてゲート信号を受けるメモリセルアレイのワードラインにも適用される。フローティング状態においてワードラインはビアコンタクトを通じてメタル１と予め接続され、ＲＦエッチバックでのチャージアップ現象によるトランジスタのしきい値電圧変動及び退化を防ぐために、ワードラインに逆方向ダイオードが予め形成される。
【０００４】
【発明が解決しようとする課題】
半導体メモリ装置ではセルアレイの面積が大部分を占めるが、接地電圧ストラッピングライン、ワードラインストラッピング、ワードライン逆方向ダイオードの導入は、セルアレイの占有面積の増加に影響する。また、従来の８セルごとに接地電圧ストラッピングを行う場合とは異なり、１６セルストラッピングの場合はセルのウェルエッジ（ｗｅｌｌ  ｅｄｇｅ）  部分におけるウェルバイアスタッピング（ｗｅｌｌ  ｂｉａｓ  ｔａｐｐｉｎｇ）  が重要であるが、前記ダイオードを導入するとタッピングを形成できず、或いは前記ダイオードを省略しなければならず、そして逆方向ダイオードの形成でチップ面積が増えるなどの解決課題がある。
【０００５】
従って本発明の目的は、チップ面積の増加に影響しないような、接地電圧ストラッピングライン、ワードラインストラッピングライン、ワードライン逆方向ダイオードの配置構造を提供することにある。
【０００６】
【課題を解決するための手段】
この目的のために本発明は、接地電圧ストラッピングライン、ワードラインストラッピング、ワードライン逆方向ダイオードを含む半導体メモリセルアレイのワードライン構造において、ＲＦエッチバック工程によるトランジスタのゲートチャージアップを防止するために、第１及び第２ワードラインの対を構成し、その第１ワードラインの左側と第２ワードラインの右側にそれぞれワードライン逆方向ダイオードを配置するとともに、前記第１ワードラインの右側の接地電圧ストラッピングラインと前記第２ワードラインの左側の接地電圧ストラッピングラインにそれぞれ基板のＰ型活性領域へコンタクトするウェルバイアスタッピングを配置したことを特徴とする。そして、第１及び第２ワードラインの左側と右側にそれぞれ交互に配置されたワードライン逆方向ダイオード及びウェルバイアスタッピングは、それぞれ１本の接地電圧ストラッピングラインに対し配置されている、また、ワードライン逆方向ダイオードはワードラインを基板のＮ型活性領域にコンタクトさせることで形成することを特徴とする。
【０００７】
図１は、ワードラインの逆方向ダイオード（ＲＥＶＥＲＳＥ  ＤＩＯＤＥ）  とウェルバイアスタッピング（ＷＥＬＬ  ＢＩＡＳ  ＴＡＰＰＩＮＧ）  を含んだ単位ブロックのセルアレイ平面図である。図示のように、第１及び第２ワードラインの対を構成して逆方向ダイオードとウェルバイアスタッピングを交互に配置してある。即ち、第１ワードライン（ＦＩＲＳＴ  ＷＯＲＤ  ＬＩＮＥ）  の逆方向ダイオードを図中左側に配置すれば、第２ワードライン（ＳＥＣＯＮＤ  ＷＯＲＤ  ＬＩＮＥ）の逆方向ダイオードは右側に配置し、また、第１ワードラインの右側における接地電圧ストラッピングラインにＰ型活性領域（ＡＣＴＩＶＥ  ＲＥＧＩＯＮ）  を利用してウェルバイアスタッピングを設ければ、第２ワードラインの左側における接地電圧ストラッピングラインにウェルバイアスタッピングが設けられる。そして、これらワードラインの逆方向ダイオードはワードラインとＮ型活性領域をコンタクトさせることで形成され、ウェルバイアスタッピングはメタルコンタクトを利用してＰ型活性領域にコンタクトさせることで形成される。
【０００８】
図２は、ワードラインの逆方向ダイオードが含まれている前記単位ブロックの回路図である。そして図３は、行デコーダからメタル２にゲート信号を受けるワードラインの平面図である。また図４は、ワードラインの逆方向ダイオードとウェルバイアスタッピングの断面構造図である。左側の図が逆方向ダイオードを示し、基板表面にＮ型活性領域が形成される。そして右側の図がウェルバイアスタッピングを示し、基板表面にＰ型活性領域が形成される。これら図２、図３、図４は本発明を裏付けるための図面であり、当業者においてはよく知られている技術なのでその詳細な説明は省略する。
【０００９】
【発明の効果】
本発明によれば、チップ面積を増加させることなく、接地電圧ストラッピングライン、ワードラインストラッピング、ワードラインの逆方向ダイオードを導入することができ、コスト的にも有利である。
【図面の簡単な説明】
【図１】ワードライン逆方向ダイオードとウェルバイアスタッピングを含んだ単位ブロックのセルアレイ平面図。
【図２】ワードライン逆方向ダイオードを含んだ単位ブロックの回路図。
【図３】行デコーダからメタル２にゲート信号を受けるワードラインの平面図。
【図４】ワードライン逆方向ダイオードとウェルバイアスタッピングの断面構造図。
【図１】
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【図２】
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【図３】
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【図４】
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