(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックと、
前記論理ユニットセルからなる行に沿って設けられ、対応する行の前記論理ユニットセルに電源電位および接地電位を供給するための第１電源支線と、
前記クロックユニットセルからなる行に沿って設けられ、対応する行の前記クロックユニットセルに電源電位および接地電位を供給するための第２電源支線と、
前記第１電源支線の端部と接続された第１電源幹線と、
前記第２電源支線の端部と接続された第２電源幹線と、
を含み、
前記第２電源幹線に供給される電源電位が前記第１電源幹線に供給される電源電位よりも低い、
ことを特徴とする半導体集積回路。
【請求項２】
前記ユニットセルブロックの列方向に沿って設けられ且つ前記第１電源幹線に端部が接続された、前記論理ユニットセルに電源電位および接地電位を供給するための第３電源支線と、
前記ユニットセルブロックの列方向に沿って設けられ且つ前記第２電源幹線に端部が接続された、前記クロックユニットセルに電源電位および接地電位を供給するための第４電源支線と、
さらに備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロックユニットセルに形成されたクロックドライバからクロックを入力して該クロックの反転信号を出力するために、他の前記クロックユニットセルに形成された反転ゲートと、
前記クロックおよび前記反転信号に同期して前記第１電源幹線の電源電位または接地電位を出力するために、前記論理ユニットセルに設けられた電位変換回路と、
を備えたレベルシフト回路を有することを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばゲートアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路では、一般に、内部動作の同期を取るためにクロックを用いている。クロックは、クロックドライバおよびクロック配線を介して、集積回路内の各論理回路等に供給される。
【０００３】
各クロックドライバおよび各回路ブロックには、電源ラインおよびグランドラインによって電源電位および接地電位が供給される。本願では、電源ラインとグランドラインとを総称して、電源配線と記す。
【０００４】
クロックドライバや電源配線に関する技術としては、例えば、以下の特許文献１、２が知られている。
【０００５】
特許文献１の半導体集積回路では、電源配線が格子状に形成され、その中央付近にクロックドライバが配置されている（同文献の図１参照）。ここで、電源配線は、縦横に交差して配置された電源支線と、集積回路の外周に沿って配置された電源幹線とを備えている。
【０００６】
特許文献２の半導体集積回路も、特許文献１と同様、電源配線が格子状に形成されている。この例でも、電源配線は、縦横に交差して配置された電源支線と、集積回路の外周に沿って配置された電源幹線とを備えている。そして、電源幹線の直下に、クロックドライバが配置されている。
【０００７】
【特許文献１】
特開平７−２４０４６８号公報（第３〜第４頁、図１および図２）
【特許文献２】
特開２００１−７２９３号公報（第５〜第６頁、図１〜図３）
【０００８】
【発明が解決しようとする課題】
上述の特許文献１、２の半導体集積回路では、クロックドライバと回路ブロックとが、同じ電源配線を使用している。また、クロックドライバを形成する領域と論理回路等を形成する領域とは、同一ではないものの、近接している。このため、従来の半導体集積回路には、クロックドライバでノイズが発生した場合に、このノイズが電源配線を介して論理回路等に伝搬されてしまうという欠点があった。このノイズは、論理回路等の誤動作の原因になる。
【０００９】
今日では半導体集積回路の動作の高速化に対する要求が増大しているが、半導体集積回路の動作速度を向上させるためには、同期用クロックの周波数を高くする必要がある。しかし、クロックの周波数が高くなるほど、クロックドライバ内でノイズが発生し易くなる。このため、従来は、クロックドライバから論理回路等に伝搬されるノイズが、半導体集積回路の高速化を妨げる原因の１つになっていた。
【００１０】
加えて、従来の半導体集積回路には、動作速度を向上させるためにクロック周波数を高くすると、クロックドライバの消費電力が増大するという欠点もあった。
【００１１】
このような理由から、クロックドライバ内で発生したノイズが論理回路等に伝搬され難く且つ消費電力が小さい半導体集積回路が嘱望されていた。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックと、論理ユニットセルからなる行に沿って設けられ、対応する行の論理ユニットセルに電源電位および接地電位を供給するための第１電源支線と、クロックユニットセルからなる行に沿って設けられ、対応する行のクロックユニットセルに電源電位および接地電位を供給するための第２電源支線と、第１電源支線の端部と接続された第１電源幹線と、第２電源支線の端部と接続された第２電源幹線とを含み、第２電源幹線に供給される電源電位が第１電源幹線に供給される電源電位よりも低いことを特徴とする。
【００１３】
この発明では、第１電源支線には論理ユニットセルが接続され、第２電源支線にはクロックユニットセルが接続される。ここで、この発明では、クロックドライバを形成するためのユニットセルを「クロックユニットセル」と称し、一般の論理回路等を形成するためのユニットセルを「論理ユニットセル」と称する。
この発明では、第１電源支線の端部および第２電源支線の端部が異なる電源幹線に接続されるので、クロックユニットセルで発生したノイズが論理ユニットセルに伝搬されることはない。
加えて、この発明では、第２電源幹線に供給される電源電位を第１電源幹線に供給される電源電位よりも低くしたので、消費電力を低減することができる。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１５】
以下、この発明の実施の形態について、この発明をゲートアレイに適用した場合を例に採り、図１および図２を用いて説明する。
【００１６】
図１は、この実施の形態に係るゲートアレイのレイアウト構成を概念的に示す平面図である。また、図２は、図１の部分拡大図である。
【００１７】
図１に示されたように、この実施の形態に係るゲートアレイ１００は、ユニットセルブロック１１０と、電源配線１２０と、Ｉ／Ｏ回路１３０，・・・とを備えている。
【００１８】
ユニットセルブロック１１０は、行列状に配置された１２×２４個のユニットセルＵ(1,1)〜Ｕ(12,24)を備えている。
【００１９】
これらのユニットセルＵ(1,1)〜Ｕ(12,24)のうち、１行目、３〜６行目および８〜１１行目のユニットセルはすべて論理ユニットセルであり、他のユニットセルはクロックユニットセルである。ここで、論理ユニットセルとは、一般の論理回路等を形成するためのユニットセルである。また、クロックユニットセルとは、クロックドライバを形成するためのユニットセルである。
【００２０】
図２に示したように、各論理ユニットセル２１０は、４個のｐＭＯＳトランジスタ２１１〜２１４と、４個のｎＭＯＳトランジスタ２１５〜２１８とを備えている。これらのＭＯＳトランジスタ２１１〜２１４，２１５〜２１８を適当に配線することにより、所望の論理回路等を得ることができる。クロックユニットセル２２０の内部構造も、論理ユニットセルと同様である。上述のように、論理ユニットセル２１０内のＭＯＳトランジスタは一般の論理回路等の構成に使用され、クロックユニットセル２２０内のＭＯＳトランジスタはクロックドライバの構成に使用される。
【００２１】
論理ユニットセル２１０およびクロックユニットセル２２０の各ＭＯＳトランジスタは、設計上全く同一であってもよいし、サイズ等が異なっていてもよい。
【００２２】
電源配線１２０（図１参照）は、行方向の電源支線１２１−１〜１２１−１２と、列方向の電源支線１２２−１〜１２２−７と、電源幹線１２３とを備えている。
【００２３】
行方向の電源支線１２１−１〜１２１−１２のうち、電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１は、論理ユニットセル（すなわち１行目、３〜６行目および８〜１１行目のユニットセル）に電源電位および接地電位を供給するための電源支線である。また、行方向の他の電源支線１２１−２，１２１−７，１２１−１２は、クロックユニットセル（すなわち２、７、１２行目のユニットセル）に電源電位および接地電位を供給するための電源支線である。図２に示したように、各電源支線は、電源ライン２３１，２４１とグランドライン２３２，２４２とを含む。
【００２４】
列方向の電源支線１２２−１〜１２２−７のうち、電源支線１２２−１，１２２−３，１２２−５，１２２−７は、論理ユニットセルに電源電位および接地電位を供給するための電源支線である。また、列方向の他の電源支線１２２−２，１２２−４，１２２−６は、クロックユニットセルに電源電位および接地電位を供給するための電源支線である。行方向の電源支線１２１−１〜１２１−１２と同様、列方向の電源支線１２２−１〜１２２−７も、電源ラインとグランドラインとを含む（図２参照）。ここで、論理ユニットセル用の電源支線１２２−１，１２２−３，１２２−５，１２２−７は、上述の電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１と、電源ラインどうしおよびグランドラインどうしでそれぞれ接続されている。同様に、クロックユニットセル用の電源支線１２２−２，１２２−４，１２２−６は、上述の電源支線１２１−２，１２１−７，１２１−１２と、電源ラインどうしおよびグランドラインどうしでそれぞれ接続されている。
【００２５】
電源幹線１２３は、ユニットセルブロック１１０の外周に沿って形成された、リング状の電源配線である。
図１から解るように、電源幹線１２３は、２系統の電源幹線３１０，３２０を含む。
電源幹線３１０は、論理ユニットセル用の電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１，１２２−１，１２２−３，１２２−５，１２２−７に、電源電位および接地電位を供給する。電源幹線３１０は、リング状の電源配線であり、ユニットセルブロック１１０の外周に沿って形成されている。この電源幹線３１０は、電源ラインとグランドラインとを含む。電源幹線３１０の電源ラインは論理ユニットセル用電源支線の電源ラインにそれぞれ接続され、また、電源幹線３１０のグランドラインは論理ユニットセル用電源支線のグランドラインにそれぞれ接続される。電源幹線３１０内の電源ラインおよびグランドラインには、それぞれ、図示しないパッドを介して、電源電位および接地電位が供給される。
一方、電源幹線３２０は、クロックユニットセル用の電源支線１２１−２，１２１−７，１２１−１２，１２２−２，１２２−４，１２２−６に、電源電位および接地電位を供給する。電源幹線３２０は、リング状の電源配線であり、電源幹線３１０の外周に沿って形成されている。この電源幹線３２０は、電源幹線３１０と同様、電源ラインとグランドラインとを含む。電源幹線３２０の電源ラインはクロックユニットセル用電源支線の電源ラインにそれぞれ接続され、また、電源幹線３２０のグランドラインはクロックユニットセル用電源支線のグランドラインにそれぞれ接続される。電源幹線３２０内の電源ラインおよびグランドラインには、それぞれ、図示しないパッドを介して、電源電位および接地電位が供給される。
【００２６】
Ｉ／Ｏ回路１３０，・・・は、半導体集積回路１００の外周に沿って設けられている。これらのＩ／Ｏ回路１３０，・・・は、外部の回路との間で、信号やクロックの入出力を行う。Ｉ／Ｏ回路１３０は、対応するユニットセルの信号線（図示せず）に接続される。Ｉ／Ｏ回路１３０の内部構造は、周知のゲートアレイと同様であるため、省略する。
【００２７】
図１に示したように、この実施の形態に係るゲートアレイ１００では、電源支線１２１−１〜１２１−１２，１２２−１〜１２２−７が、論理ユニットセル用のものとクロックユニットセル用のものとに分けられている。このため、以下のような理由で、ノイズの影響を抑制することができる。
【００２８】
クロックユニットセル内のクロックドライバは、ノイズを発生する場合がある。このノイズは、当該クロックユニットセルに接続された電源支線（電源ラインおよびグランドライン）に出力される。上述のように、このノイズが、電源配線１２０を介して論理ユニットセルに達すると、論理ユニットセル内の回路が誤動作するおそれがある。
【００２９】
このように、この実施の形態に係るゲートアレイ１００では、論理ユニットセル用の電源配線と、クロックユニットセル用の電源配線とが、完全に分離している。そして、電源幹線３１０，３２０には、図示しないパッドを介して、個別に電源電位および接地電位が供給される。したがって、クロックユニットセルで発生したノイズが論理ユニットセルに伝搬するおそれがない。
【００３０】
この実施の形態では、電源幹線３２０の電源ラインに供給される電源電位を、電源幹線３１０の電源ラインに供給される電源電位よりも低い値に設定する。電源幹線３２０の電源電圧を低くすることにより、クロックユニットセルにおける漏れ電流および充放電流を低減することができるので、ゲートアレイ１００の消費電力を低減することが可能になる。
【００３１】
電源幹線３２０の電源電圧を低く設定した場合、クロックユニットセルから論理ユニットセルに供給されるクロックのハイレベル電位を変換するためのレベルシフタが必要になる。図３は、クロックを説明するための図であり、（Ａ）は回路ブロック図、（Ｂ）は信号波形図である。
【００３２】
図３（Ａ）に示したように、クロックＣＬＫ０は、パッド４０１から入力され、複数（図３の例では３個）のクロックドライバ４０２−１〜４０２−３を介して、レベルシフタ４０３に入力される。レベルシフタ４０３は、このクロックＣＬＫ０をクロックＣＬＫ１に変換して、論理回路４０４に供給する。
【００３３】
ここで、クロックドライバ４０２−１〜４０２−３は、それぞれクロックユニットセルに形成される。このため、クロックユニットセルの電源電位をＶ１とすると、クロックドライバ４０２−１〜４０２−３から出力されるクロックＣＬＫ０のハイレベル電位は、Ｖ１となる（図３（Ｂ）参照）。一方、論理回路４０４は、論理ユニットセルに形成される。したがって、論理ユニットセル４０４の電源電位をＶ２（Ｖ２＞Ｖ１）とすると、論理回路に入力されるクロックＣＬＫ１のハイレベル電位はＶ２でなければならない。このため、この実施の形態では、レベルシフタ４０３を用いて、クロックのハイレベル電位を、Ｖ１からＶ２に変換する（図３（Ｂ）参照）。
【００３４】
図４は、レベルシフタ４０３の一構成例を示す回路図である。
【００３５】
図４に示したように、このレベルシフタ４０３は、論理ユニットセル内のＭＯＳトランジスタ５１１〜５１４からなる電位変換回路５１０と、クロックユニットセル内のＭＯＳトランジスタ５２１，５２２からなる反転ゲート５２０とを備えている。
【００３６】
電位変換回路において、ｐＭＯＳトランジスタ５１１，５１２は、ソースで、論理ユニットセル用電源支線の電源ラインに接続される。したがって、ｐＭＯＳトランジスタ５１１，５１２のソースには、電源電位Ｖ２が印加される。また、ｐＭＯＳトランジスタ５１１のゲートには、ｐＭＯＳトランジスタ５１２のドレインが接続される。同様に、ｐＭＯＳトランジスタ５１２のゲートには、ｐＭＯＳトランジスタ５１１のドレインが接続される。ｎＭＯＳトランジスタ５１３のドレインは、ｐＭＯＳトランジスタ５１１のドレインに接続される。また、このｎＭＯＳトランジスタ５１３のソースは、論理ユニットセル用電源支線のグランドラインに接続される。同様に、ｎＭＯＳトランジスタ５１４のドレインはｐＭＯＳトランジスタ５１２のドレインに接続され、また、このｎＭＯＳトランジスタ５１４のソースは論理ユニットセル用電源支線のグランドラインに接続される。ｎＭＯＳトランジスタ５１３のゲートには、クロックＣＬＫ０が入力される。一方、ｎＭＯＳトランジスタ５１４のゲートには、クロックＣＬＫ０の反転値／ＣＬＫ０が入力される。
【００３７】
反転ゲート５２０において、ｐＭＯＳトランジスタ５２１のソースは、クロックユニットセル用電源支線の電源ラインに接続され、したがって、電源電位Ｖ１が印加される。また、ｎＭＯＳトランジスタ５２２は、ドレインでｐＭＯＳトランジスタ５２１のドレインに接続され、ソースでクロックユニットセル用電源支線のグランドラインに接続される。これらのトランジスタ５２１，５２２のゲートは、クロックＣＬＫ０を入力する。これにより、反転ゲート５２０からは、クロックＣＬＫ０の反転値／ＣＬＫ０が出力される。
【００３８】
このような構成のレベルシフタ４０３において、クロックＣＬＫ０がローレベル（接地電位）のときには、ｎＭＯＳトランジスタ５１３はオフし且つｎＭＯＳトランジスタ５１４はオンする。そして、ｎＭＯＳトランジスタ５１４がオンすることにより、ｐＭＯＳトランジスタ５１１のゲート電位がローレベルになり、したがって、このｐＭＯＳトランジスタ５１１がオンする。このとき、ｎＭＯＳトランジスタ５１３はオフしているので、ｐＭＯＳトランジスタ５１２のゲート電位がハイレベルになり、したがって、このｐＭＯＳトランジスタ５１２はオフする。これにより、クロックＣＬＫ１の電位は、ローレベル（接地電位）になる。
【００３９】
一方、クロックＣＬＫ０がハイレベル（Ｖ１）のときは、ｎＭＯＳトランジスタ５１３はオンし且つｎＭＯＳトランジスタ５１４はオフする。そして、ｎＭＯＳトランジスタ５１３がオンすることにより、ｐＭＯＳトランジスタ５１２のゲート電位がローレベルになり、したがって、このｐＭＯＳトランジスタ５１２がオンする。このとき、ｎＭＯＳトランジスタ５１４はオフしているので、クロックＣＬＫ１の電位は、ハイレベル（Ｖ２）になる。
【００４０】
このように、ハイレベル電位をＶ１からＶ２に変換するためには、ｐＭＯＳトランジスタ５１１，５１２のソースには電源電位Ｖ２を印加し且つｐＭＯＳトランジスタ５２１のソースには電源電位Ｖ１を印加する必要がある。
【００４１】
ここで、電源電位が異なるトランジスタは、異なるウェルに形成する必要がある。したがって、図４に示したようなレベルシフタ４０３を従来の半導体集積回路（上記特許文献１、２参照）に形成する場合には、半導体基板のレベルシフタ形成領域に２種類のウェルを形成して、一方のウェルにはｐＭＯＳトランジスタ５１１，５１２を、他方のウェルにはｐＭＯＳトランジスタ５２１を設ける必要がある。このため、通常の技術でレベルシフタを形成する場合には、レベルシフタ形成領域の面積が大きくなって、集積率の減少を招く。さらには、レベルシフタの個数や形成位置が固定されてしまい、設計の自由度が減少する。特に、ゲートアレイは、予め配置されたトランジスタ列を自由に配線することを可能にしてＴＡＴ(Turn Around Time)を短縮することを目的とした集積回路であるため、レベルシフタの形成位置や形成個数の固定化は、大きな欠点となる。
【００４２】
これに対して、この実施の形態では、ユニットセルブロック１１０を論理ユニットセルからなる行とクロックユニットセルからなる行とに分けて形成しており、したがって、隣接する論理ユニットセルおよびクロックユニットセルを１個ずつ用いてレベルシフタ４０３を形成することができる。このため、この実施の形態によれば、レベルシフタ４０３の形成位置や形成個数は限定されず、また、ＴＡＴを悪化させることもない。
【００４３】
以上説明したように、この実施の形態に係るゲートアレイ１００によれば、電源幹線３１０，３２０を設けて論理ユニットセル用の電源配線とクロックユニットセル用の電源配線とを完全に分離したので、クロックユニットセルで発生したノイズが論理ユニットセルに伝搬することがない。したがって、論理ユニットセル内の回路が誤動作し難くなるので、ゲートアレイの動作速度を高速化することが容易になる。
【００４４】
加えて、論理ユニットセル用の電源配線とクロックユニットセル用の電源配線とを完全に分離したことにより、クロックユニットの電源電位を論理ユニットの電源電位よりも低くすることができ、したがって、ゲートアレイ１００の消費電力を低減することができる。
【００４５】
さらに、論理ユニットセルとクロックユニットセルを１個ずつ用いてレベルシフタを形成することとしたので、ゲートアレイ１００の設計の自由度やＴＡＴを損なうことがない。
【００４６】
この実施の形態では、行方向および列方向の電源支線を設ける例を説明したが、行方向の電源支線のみを有するゲートアレイにも、この発明を適用することが可能である。
【００４７】
【発明の効果】
以上詳細に説明したように、本発明によれば、クロックドライバ内で発生したノイズが回路ブロックに伝搬されず且つ消費電力が小さい半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体集積回路のレイアウト構成を概念的に示す平面図である。
【図２】図１の部分拡大図である。
【図３】第２の実施の形態で使用されるクロックを説明するための図であり、（Ａ）は回路ブロック図、（Ｂ）は信号波形図である。
【図４】レベルシフタの構成例を示す回路図である。
【符号の説明】
１００  ゲートアレイ
１１０  ユニットセルブロック
１２０  電源配線
１３０  Ｉ／Ｏ回路
Ｕ(1,1)〜Ｕ(12,24)  ユニットセル
１２１−１〜１２１−１２  行方向電源支線
１２２−１〜１２２−７  列方向電源支線
１２３，３１０，３２０  電源幹線
【図１】
0003587841.tif 000002
【図２】
0003587841.tif 000003
【図３】
0003587841.tif 000004
【図４】
0003587841.tif 000005