【事件の表示】
　平成１０年特許願第　　２９７９号「半導体記憶装置」拒絶査定不服審判事件〔平成１１年　７月３０日出願公開、特開平１１−２０３８８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１月９日の出願であって、平成１８年６月３０日付けで拒絶査定がなされ、これに対し、同年８月３日に拒絶査定に対する審判請求がなされるとともに、同年９月４日付けで手続補正がなされ、その後当審において、平成２０年１０月１５日付けで審尋がなされ、同年１２月１９日に回答書が提出されたものである。
　
２．本願発明
　まず、平成１８年９月４日付けの手続補正が適法であるとして検討を進めると、本願の請求項１及び２に係る発明は、平成１８年９月４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　浮遊ゲートに電荷が注入されるか否かによって情報の記憶を行う記憶素子をマトリクス配置し、ロウデコーダの出力とカラムデコーダの出力とによって記憶素子を特定するようにした半導体記憶装置において、書込時には書込に必要な電位を出力部から供給し、読出時並びにベリファイ動作時には出力部をオープンにする書込ドライバ・デコーダ回路を、前記カラムデコーダとは別の領域に配置し、前記出力部を前記記憶素子に繋がるビットラインに接続するとともに、前記記憶素子に繋がるビットラインに対して交差状にラインが設けられ、このラインと前記ビットラインが接続され且つこのラインが前記カラムデコーダに接続され、書き込みのための電位の印加動作時からベリファイチェック動作への移行時、前記ビットラインに前記カラムデコーダからベリファイ動作用の電位を与えることを特徴とする半導体記憶装置。
【請求項２】　前記書込ドライバ・デコーダ回路は、前記マトリクス配置された記憶素子を挟んで前記ロウデコーダに向かい合うように配置されていることを特徴とする請求項１に記載の半導体記憶装置。」
　
３．平成１７年１２月２２日付けの拒絶理由通知書について
　原査定の根拠となった、平成１７年１２月２２日付けの拒絶理由通知書（以下、「拒絶理由通知書」という。）の理由Ａの概要は、以下のとおりのものである。
　
「Ａ．理由Ａ
　この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第４項に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
　本願の発明の詳細な説明には、カラムデコーダ５３と書込ドライバ・デコーダ回路５７を備えた半導体記憶装置において、カラムデコーダ５３と書込ドライバ・デコーダ回路５７とでビットライン７１、７２を共用することが記載されている。
　しかしながら、発明の詳細な説明には、カラムデコーダ５３が図１のラインＡ〜Ｃをドライブするものであることは記載されているものの（００１５段落）、これ以外の構成は具体的に記載されておらず、また、ビットライン及びカラムデコーダ間の具体的な接続を示していると認められる従来例の図８にも、どのラインがビットラインに対応し、どのトランジスタがカラムデコーダに相当するものであるのかが記載されていないため、カラムデコーダ５３とビットライン７１、７２との接続構成が理解できず、ビットライン７１、７２を書込ドライバ・デコーダ回路５７と共有するカラムデコーダ５３を実施できるかが不明である。
　よって、本願の発明の詳細な説明は、請求項に係る発明においてカラムデコーダと書込ドライバ・デコーダ回路とでビットラインを共用することについて、当業者が実施できる程度に具体的に記載されていない。」
　
４．審判請求人の平成１８年３月３日付けの意見書における主張について
　審判請求人は、平成１８年３月３日付けの意見書（以下、「意見書」という。）において、理由Ａについて、以下のように主張している。
　
『（３）補正の根拠の明示
　平成１８年３月３日付けの手続補正書における補正は、願書に最初に添付した明細書の段落番号００１６、００２１の記載に基づいて行いました。そして、補正した「前記記憶素子に繋がるビットラインに対して交差状にラインが設けられ、このラインと前記ビットラインが接続され且つこのラインが前記カラムデコーダに接続され、ベリファイ動作時、前記カラムデコーダ出力はベリファイ動作用電位に設定される」という内容については、この段落番号００１６、００２１に当業者が実施できる程度に具体的に記載されており、特許法第３６条第４項に規定する要件を満たしております。』
　
５．平成１８年６月３０日付けの拒絶査定について
　原審における、平成１８年６月３０日付けの拒絶査定の理由Ａの概要は、以下のとおりのものである。
　
「この出願については、平成１７年１２月２２日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものである。
　なお、意見書及び手続補正書の内容を検討したが、拒絶理由を覆すに足りる根拠が見い出せない。
備考
（理由Ａ）
　出願人は意見書において、「補正した「前記記憶素子に繋がるビットラインに対して交差状にラインが設けられ、このラインと前記ビットラインが接続され且つこのラインが前記カラムデコーダに接続され、ベリファイ動作時、前記カラムデコーダ出力はベリファイ動作用電位に設定される」という内容については、この段落番号００１６、００２１に当業者が実施できる程度に具体的に記載されており、特許法第３６条第４項に規定する要件を満たしております。」と述べており、これにより、本願発明の詳細な説明の記載が特許法第３６条第４項に規定する要件を満たしている旨を主張していると認められる。
　しかしながら、かかる理由Ａに対する応答として、上記請求項の補正以外のは実質的な補正は行われておらず、また、意見書においても上記以外の主張はなされていない。
　そして、掲題の拒絶理由通知書で指摘したように、本願発明の詳細な説明の記載では、カラムデコーダ５３とビットライン７１、７２との接続構成を具体的に理解することができないから、依然としてビットラインに対して接続されるカラムデコーダを実施できるかが不明である。
　よって、本願の発明の詳細な説明は、請求項に係る発明においてビットラインに対して接続されるカラムデコーダを実施することについて、当業者が実施できる程度に具体的に記載されていないため、特許法第３６条第４項に規定する要件を満たしておらず、出願人の主張は採用することができない。」
　
６．審判請求人の審判請求書における主張について
　審判請求人は、平成１８年１０月１７日付けで補正された審判請求書（以下、「審判請求書」という。）において、以下のように主張している。
　
『（ｃ）理由（ａ）について
　審査官殿は「本願発明の詳細な説明の記載では、カラムデコーダとビットラインとの接続構成を具体的に理解することができないから、依然としてビットラインに対して接続されるカラムデコーダを実施できるかが不明である。」と認定されているが、願書に最初に添付した明細書の段落番号００１６及び図１にカラムデコーダ５３とビットライン７１、７２との接続構成が記載されている。即ち、段落番号００１６には、「第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２はカラムデコーダ５３に接続されている。」と記載されている。この記載から、カラムデコーダ５３とビットライン５４，５５とは、交差するライン７１，７２と交点Ｄを介して接続されている。よって、ビットラインに対して接続されるカラムデコーダを実施することについて、当業者が実施できる程度に記載されていることは明白であり、特許法第３６条第４項に規定する要件を満たしている。』
　
７．平成２０年１０月１５日付けの審尋について
　当審で通知した、平成２０年１０月１５日付けの審尋の、前置報告書の理由Ａの概要は、以下のとおりのものである。
　
「（拒絶査定の備考欄（理由Ａ）について）
　出願人は審判請求書の請求の理由（３）（ｃ）において、「・・・願書に最初に添付した明細書の段落番号００１６及び図１にカラムデコーダ５３とビットライン７１、７２との接続構成が記載されている。即ち、段落番号００１６には、「第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２はカラムデコーダ５３に接続されている。」と記載されている。この記載から、カラムデコーダ５３とビットライン５４，５５とは、交差するライン７１，７２と交点Ｄを介して接続されている。よって、ビットラインに対して接続されるカラムデコーダを実施することについて、当業者が実施できる程度に記載されていることは明白であり、特許法第３６条第４項に規定する要件を満たしている。」旨を主張している。なお、かかる理由に対する応答としては、審判請求時の請求項の補正以外の実質的な補正は行われていない。
　上記（理由Ａ）は、「発明の詳細な説明には、カラムデコーダ５３が図１のラインＡ〜Ｃをドライブするものであることは記載されているものの（００１５段落）、これ以外の構成は具体的に記載されておらず、また、ビットライン及びカラムデコーダ間の具体的な接続を示していると認められる従来例の図８にも、どのラインがビットラインに対応し、どのトランジスタがカラムデコーダに相当するものであるのかが記載されていない（平成１７年１２月２２日付け拒絶理由通知書の理由Ａを参照）」ことを理由として、カラムデコーダ５３とビットライン７１、７２との接続構成が具体的に記載されていない旨を指摘したものである。更に言えば、従来例の図７では、カラムデコーダ２３はビットラインＢＬとセンスアンプ２４との間に介在されるものではなっていなかった（ビットラインＢＬに流れる電流がカラムデコーダ２３内を流れるものではなかった）が、本願実施例の図１では、カラムデコーダ５３がビットライン７１、７２とセンスアンプ５６との間に介在されて、ビットライン７１、７２に流れる電流がカラムデコーダ５３内を流れるものに変更されたにもかかわらず、（従来例のカラムデコーダ２３の構成が具体的に示されていないだけでなく）従来例から変更された本願発明のカラムデコーダ５３の構成も発明の詳細な説明に具体的に記載されていないために、カラムデコーダ５３とビットライン７１、７２との接続構成が具体的に記載されていない旨を指摘したものである。
　しかしながら、上記の出願人の主張は、カラムデコーダ５３という機能ブロック（図１に四角い箱で記載されているもの）とビットライン５４，５５とが点Ｄで繋がっているように記載されていることを単に述べたに過ぎず、カラムデコーダ５３の具体的な構成やカラムデコーダ５３とビットライン７１、７２との具体的な接続構成を述べたものではないから、依然として、カラムデコーダ５３とビットライン７１、７２との具体的な接続構成を理解することができない。従って、本願発明の詳細な説明は、本願発明のカラムデコーダを構成することについて、当業者が実施できる程度に具体的に記載されていない。
　加えて、審判請求時の補正により、本願発明は「書き込みのための電位の印加動作時からベリファイチェック動作への移行時、ビットラインにカラムデコーダからベリファイ動作用の電位を与える」ものとなった。しかしながら、上記の通り、発明の詳細な説明には、カラムデコーダ５３の具体的な構成が示されていないから、「書き込みのための電位の印加動作時からベリファイチェック動作への移行時、ビットラインにカラムデコーダからベリファイ動作用の電位を与える」ためのカラムデコーダ５３の構成を理解することができず、本願発明の詳細な説明は、本願発明のカラムデコーダを構成することについて、当業者が実施できる程度に具体的に記載されていない。
　以上のように、本願発明の詳細な説明の記載は、特許法第３６条第４項に規定する要件を満たしていないから、この出願は原査定の理由に示した通り拒絶されるべきものである。」
　
８．審判請求人の回答書における主張について
　審判請求人は、平成２０年１２月１９日付けの回答書（以下、「回答書」という。）において、理由Ａについて、以下のように主張している。
　
『前置報告書において、審査官殿は、「発明の詳細な説明には、カラムデコーダ５３が図１のラインＡ〜Ｃをドライブするものであることは記載されているものの（００１５段落）、これ以外の構成は具体的に記載されておらず、また、ビットライン及びカラムデコーダ間の具体的な接続を示していると認められる従来例の図８にも、どのラインがビットラインに対応し、どのトランジスタがカラムデコーダに相当するものであるのかが記載されていない（平成１７年１２月２２日付け拒絶理由通知書の理由Ａを参照）」ことを理由として、カラムデコーダ５３とビットライン７１、７２との接続構成が具体的に記載されていない旨を指摘したものである。
　更に言えば、従来例の図７では、カラムデコーダ２３はビットラインＢＬとセンスアンプ２４との間に介在されるものではなっていなかった（ビットラインＢＬに流れる電流がカラムデコーダ２３内を流れるものではなかった）が、本願実施例の図１では、カラムデコーダ５３がビットライン７１、７２とセンスアンプ５６との間に介在されて、ビットライン７１、７２に流れる電流がカラムデコーダ５３内を流れるものに変更されたにもかかわらず、（従来例のカラムデコーダ２３の構成が具体的に示されていないだけでなく）従来例から変更された本願発明のカラムデコーダ５３の構成も発明の詳細な説明に具体的に記載されていないために、カラムデコーダ５３とビットライン７１、７２との接続構成が具体的に記載されていない旨を指摘したものである。
　しかしながら、上記の出願人の主張は、カラムデコーダ５３という機能ブロック（図１に四角い箱で記載されているもの）とビットライン５４，５５とが点Ｄで繋がっているように記載されていることを単に述べたに過ぎず、カラムデコーダ５３の具体的な構成やカラムデコーダ５３とビットライン７１、７２との具体的な接続構成を述べたものではないから、依然として、カラムデコーダ５３とビットライン７１、７２との具体的な接続構成を理解することができない。従って、本願発明の詳細な説明は、本願発明のカラムデコーダを構成することについて、当業者が実施できる程度に具体的に記載されていない。」と認定されております。以下、審査官殿がなされた判断について、意見を述べます。
　本願の請求項１に記載の発明（以下、本願発明という。）は、「浮遊ゲートに電荷が注入されるか否かによって情報の記憶を行う記憶素子をマトリクス配置し、ロウデコーダの出力とカラムデコーダの出力とによって記憶素子を特定するようにした半導体記憶装置において、書込時には書込に必要な電位を出力部から供給し、読出時並びにベリファイ動作時には出力部をオープンにする書込ドライバ・デコーダ回路を、前記カラムデコーダとは別の領域に配置し、前記出力部を前記記憶素子に繋がるビットラインに接続するとともに、前記記憶素子に繋がるビットラインに対して交差状にラインが設けられ、このラインと前記ビットラインが接続され且つこのラインが前記カラムデコーダに接続され、書き込みのための電位の印加動作時からベリファイ動作への移行時、前記ビットラインに前記カラムデコーダからベリファイ動作用の電位を与えることを特徴とするものであります。
　上記のように、本願発明は、書込時には書込ドライバ・デコーダ回路の出力は前記ビットラインに与えられますが、書込後のベリファイ動作時には書込ドライバ・デコーダ回路は前記ビットラインに対してオープンとなり、書き込みのための電位の印加動作時からベリファイ動作への移行時、前記ビットラインに前記カラムデコーダからベリファイ動作用の電位を与えるように構成するものであります。かかる動作を行うために、表1に示すように、選択時と非選択時にそれぞれ対応する電位を与えるように構成しています。そして、カラムデコーダからはＤ点に読み出し時にラインＡに与える電位を与えることで選択時のベリファイ、読み出し動作が行われます。すなわち、カラムデコーダ５３とビットライン５４，５５とは、交差するライン７１，７２と交点Ｄを介して接続されていれば、上記の電位を与えるようにカラムデコーダの具体的構成を記載せずとも当業者であれば必要なカラムデコーダの構成等は実現することが可能であります。よって、本願発明の詳細な説明は、本願発明のカラムデコーダを構成することについて、当業者が実施できる程度に具体的に記載されていないという審査官殿の認定には誤りがあり、本願は特許法第３６条第４項に規定する要件を満たしているものと思料いたします。』
　
９．当審の判断
（１）拒絶査定で動作が不明りょうとされた「カラムデコーダ」について、明細書には以下の事項が記載されている。
　
「【０００３】
　図６は、前記図５（ａ）の記憶素子をマトリクス状に多数配置して成るメモリアレイを図５（ｂ）の記号を用いて示した図である。最上行の横方向に並ぶ記憶素子の各セレクトゲート８には図示しないロウデコーダからの出力ＷＬ１が供給され、以下、次行の横方向に並ぶ記憶素子のセレクトゲート８には出力ＷＬ２が、更にその次行の横方向に並ぶ記憶素子のセレクトゲート８には出力ＷＬ３が供給されるというようにワードラインが接続されている。また、各行において、隣り合う記憶素子は、互いの制御ゲート７及びソースとなる拡散領域２を接続させてペアを成している。各行の一つのペアを一対のトランジスタ１１，１２によって列方向に接続してなるグループをセクターと呼ぶ。各セクター内のペアを成す記憶素子の一方のドレインを成す拡散領域３にはトランジスタ１１を介して第１ビットラインからの出力ＢＬ１が供給され、他方のドレインを成す拡散領域３にはトランジスタ１２を介して第２ビットラインからの出力ＢＬ２が供給される。前記トランジスタ１１とトランジスタ１２の各ゲートには、図示しないカラムデコーダからの出力Ｙ（Ｙ１，Ｙ２，…）が供給される。また、各セクター内の記憶素子の制御ゲート７には、出力ＣＧ（ＣＧ１，ＣＧ２，…）が供給され、ソースとなる拡散領域２には、出力ＶＧ（ＶＧ１，ＶＧ２，…）が供給される。
　【０００４】
　ここで、実際には、前記の第１ビットラインおよび第２ビットラインは各々例えば８本のビットラインからなり、また、この本数に対応するように８個の記憶素子が設けられる。図７は、メモリアレイ２１、ロウデコーダ２２、カラムデコーダ２３、及びセンスアンプ群２４の接続関係を示している。各ビットデータ（ＤＡＴＡ０〜ＤＡＴＡ７）は、ビットライン（ＢＬ）にて各々センスアンプ（ＳＡ）に与えられることになる。
　【０００５】
　図８は、センスアンプ（ＳＡ）の具体的構成を示した回路図である。この図８において、点線枠ａで囲まれた回路はレベルシフタ（ドライバ）であり、データの書き込み時に所定の電位を発生させ、この電位をカラムデコーダに与える。また、点線枠ｂで囲まれた回路は、書込時、ベリファイ時、リード時などの状態に応じた制御を行うための回路である。
　【０００６】
　【発明が解決しようとする課題】
　ところで、この種の従来の半導体記憶装置では、上述のごとく、書込制御はカラムデコーダ及びドライバによって行っており、書込性能の向上を図ろうとすると、カラムデコーダ及びドライバは、書き込みに必要な電流を十分に供給することが可能な回路としなければならない。しかしながら、上記ドライバの出力はカラムデコーダを介してメモリアレイに与えられるため、電流を十分に供給することが可能な回路を実現することは容易でない。
　【０００７】
　また、書き込みと読み出しの双方において前記ドライバ（Ｙゲート）から電位の伝達を行うため、書込動作からベリファイ動作への切り替えの際に長時間のウェイトサイクルが必要となる。なお、書込電圧印加動作とベリファイ読出動作の切り替えを短時間で行うために、ワード線印加電圧の切換制御回路を設けた技術が知られている（特開平８−２９７９８８号公報参照）。また、データ線の抵抗成分による電圧降下分を書込負荷回路側で補償することで書込特性の改善を図った技術が知られている（特開平６−１５０６７０号公報参照）。」
　
「【００１３】
　【発明の実施の形態】
　以下、この発明の実施の形態を図に基づいて説明する。
　【００１４】
　図１は、この実施の形態の半導体記憶装置を示した回路構成図である。この図１では、メモリアレイ５１としてその一部分を示しており、実際には、かかる図に示されている一部分が左右方向に多数設けられている。また、メモリアレイ５１を構成している記憶素子の構造は、図５と同様であるので、図５における符号と同一の符号を付記している。
　【００１５】
　各行の記憶素子の各セレクトゲート８にはロウデコーダ５２からの出力ＷＬ（ＷＬ０，ＷＬ１，…，ＷＬ６３）が供給される。また、各行において、隣り合う記憶素子は、互いの制御ゲート７及びソースとなる拡散領域２を接続させてペアを成している。各行の一つのペアを一対のトランジスタ６１，６２によって列方向に接続してなるグループをセクターと呼ぶ。図１では、中心部に設けられている４つのトランジスタ６１，６１，６２，６２のうち、下側の一対のトランジスタ６１，６２は出力ＷＬ０〜ＷＬ３１を受ける記憶素子に対応し、上側の一対のトランジスタ６１，６２と出力ＷＬ３２〜ＷＬ６３を受ける記憶素子に対応している。セクター内のペアを成す記憶素子の一方のドレインを成す拡散領域３には、前記トランジスタ６１を介して第１ビットライン５４からの出力ＢＬ１が供給され、他方のドレインを成す拡散領域３にはトランジスタ６２を介して第２ビットライン５５からの出力ＢＬ２が供給される。前記トランジスタ６１とトランジスタ６２の各ゲートには、ラインＣによって、カラムデコーダ５３からの出力Ｙが供給される。また、各セクター内の記憶素子の制御ゲート７には、ラインＡによってコントロールゲート出力が供給され、ソースとなる拡散領域２には、ラインＢによって、カラムデコーダ５３からの出力ＶＧ（バーチャルグランド）が供給される。
　【００１６】
　第１ビットライン５４及び第２ビットライン５５は、書込ドライバ・デコーダ回路５７の出力部に接続されている。この書込ドライバ・デコーダ回路５７は、前記カラムデコーダ５３とは別の領域に配置されている。そして、第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２は、カラムデコーダ５３に接続されている。
　【００１７】
　図１における出力ＷＬ、ラインＡ，Ｂ，Ｃ及び点Ｄの書込時、ベリファイ時、及び読出時における印加電位を選択と非選択とに分けて下記の表１に示す。
　【００１８】
【表１】
　┌──┬───────────┬───────────┐
　│　　│　　　選　　択　　　　│　　　非　選　択　　　│
　│　　├───┬───┬───┼───┬───┬───┤
　│　　│書込　│ベリ　│読出　│書込　│ベリ　│読出　│
　│　　│　　　│ファイ│　　　│　　　│ファイ│　　　│
　├──┼───┼───┼───┼───┼───┼───┤
　│ＷＬ│1.8V　│ 3V 　│ 3V 　│ 0V 　│ 0V 　│ 0V 　│
　├──┼───┼───┼───┼───┼───┼───┤
　│Ａ　│10V 　│2.4V　│1.2V　│2.4V　│2.4V　│1.2V　│
　├──┼───┼───┼───┼───┼───┼───┤
　│Ｂ　│ 5V 　│ 0V 　│ 0V 　│OPEN　│ 0V 　│ 0V 　│
　├──┼───┼───┼───┼───┼───┼───┤
　│Ｃ　│ 6V 　│ 3V 　│ 3V 　│ 0V 　│ 0V 　│ 0V 　│
　├──┼───┼───┼───┼───┼───┼───┤
　│Ｄ　│ 0V 　│1.2V　│1.2V　│ 5V 　│OPEN　│OPEN　│
　│　　│回路57│回路53│回路53│回路57│回路57│回路57│
　│　　│より　│より　│より　│より　│より　│より　│
　└──┴───┴───┴───┴───┴───┴───┘」
　
「【００２１】
　読出時および書込後のベリファイチェック動作時には、ロウデコーダ５２及びカラムデコーダ５３にてデコードされ、特定された記憶素子について、ライン７１，７２に流れる電流がセンスアンプ５６によって検出される。このとき、センスアンプ５６によって、ライン７１，７２には１．２Ｖが印加される（表１参照）。また、このときには、書込ドライバ・デコーダ回路５７においては、信号ＰがＬｏｗになっているため、ナンド回路８５，８７の出力はＨｉｇｈになり、ビット出力部は電源及びＧＮＤの双方に対して非接続状態（オープン）となる。
　【００２２】
　一方、書込時には、書込ドライバ・デコーダ回路５７の出力（選択→０Ｖ，非選択→３Ｖ：表１参照）が前記ビットライン５４，５５に与えられる。
　【００２３】
　上記の構成であれば、書込ドライバ・デコーダ回路５７は前記カラムデコーダ５３とは別の領域に配置され、且つ書込の電位は前記ビットライン５４，５５に直接的に供給されるので、当該書込ドライバ・デコーダ回路５７として、書き込みに必要な電流を十分に供給することができる回路を実現することが容易になる。また、カラムデコーダ５３側のドライブトランジスタは読出動作に必要なサイズで十分なため、カラムデコーダ及びドライバ（センスアンプ５６内に存在）を小面積で配置することができる。具体的には、図８に示した従来のセンスアンプにおいて、一点鎖線で示される回路部分を不要にすることができる。
　【００２４】
　また、書込時には書込ドライバ・デコーダ回路５７の出力は前記ビットライン５４，５５に与えられるが、書込後のベリファイチェック動作時には書込ドライバ・デコーダ回路５７は前記ビットライン５４，５５に対してオープンとなる。ここで、書込のための電位の印加動作からベリファイチェック動作への移行においては、カラムデコーダ（センスアンプ）側で前記ビットラインの電位変化を生じさせる必要はなく、カラムデコーダ（センスアンプ）側での前記ビットラインに与える電位はベリファイ動作用の電位（１．２Ｖ）に設定されていればよく、前記書込ドライバ・デコーダ回路５７が前記ビットライン５４，５５に対してオープンとなった時点で即座にベリファイ動作に切り替わることが可能となる。」
　
（２）まず、本願の「カラムデコーダ５３」の接続関係を整理すると、明細書の００１５段落に「前記トランジスタ６１とトランジスタ６２の各ゲートには、ラインＣによって、カラムデコーダ５３からの出力Ｙが供給される。また、各セクター内の記憶素子の制御ゲート７には、ラインＡによってコントロールゲート出力が供給され、ソースとなる拡散領域２には、ラインＢによって、カラムデコーダ５３からの出力ＶＧ（バーチャルグランド）が供給される。」と記載され、明細書の００１６段落に「そして、第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２は、カラムデコーダ５３に接続されている。」と記載されていることから、本願の「カラムデコーダ５３」は以下の接続関係を有するものであると解される。
（イ）カラムデコーダからの「出力Ｙ」が、ラインＣを介して、トランジスタ６１，６２に接続。
（ロ）カラムデコーダからの「出力ＶＧ」が、ラインＢを介して、記憶素子のソースに接続。
（ハ）「ライン７１，７２」を介して、「ビットライン５４，５５」に接続。
　また、図１の記載から、本願の「カラムデコーダ５３」は上記に加えて以下の接続関係を有するものと解される。
（ニ）「アドレスイン」を介して図示されない回路と接続。
（ホ）「センスアンプ５６」と接続。
　
　ここで、一般に、メモリに用いられるカラムデコーダとは、通常、カラムアドレスが入力され、カラムアドレスのデコードを行い、デコード結果をカラム選択信号として出力するものであり、このような通常のカラムデコーダについては、その具体的な構成が記載されていなくても、当業者が実施することは可能である。
　これを本願発明の「カラムデコーダ５３」にあてはめて考えると、（ニ）の「アドレスイン」は、アドレスを入力しているからカラムアドレスの入力に対応させることができ、（イ）の「出力Ｙ」と（ロ）の「出力ＶＧ」は列方向の位置に応じた信号を発生しているからカラム選択信号に対応させることができるため、これら（イ）、（ロ）、（ニ）のみの接続関係を有し、「アドレスイン」の入力をデコードし、デコード結果を「出力Ｙ」及び「出力ＶＧ」として出力するカラムデコーダであれば、発明の詳細な説明に具体的な構成が明記されていなくても、発明の属する技術の分野における通常の知識によって実施可能である。
　しかし、本願発明の「カラムデコーダ５３」は、このような入出力関係に加えて、（ハ）の「ライン７１，７２」を介した「ビットライン５４，５５」との入出力あるいは制御と、（ホ）のセンスアンプ５６との入出力あるいは制御を行っている。そして「ビットライン５４，５５」及びそれに接続する「ライン７１，７２」は「出力Ｙ」によって選択されたカラムに接続された信号線であるから、通常のカラムデコーダの動作によって出力される「出力Ｙ」のようなカラム選択信号とは異なる他の制御信号によって制御されることになり、このような通常のカラムデコーダの動作とは異なる動作によって「カラムデコーダ５３」が「ライン７１，７２」及び「ビットライン５４，５５」を制御するような接続構成は、当業者が技術常識に基づいて実施をすることができない。
　
（３）そこで、以下では、この「カラムデコーダ５３」と「ライン７１，７２」及び「ビットライン５４，５５」との具体的な接続構成について、本願の発明の詳細な説明において、当業者が実施をすることができる程度に明確かつ十分に記載されているか否かについて検討する。
　
　まず、発明の詳細な説明における【発明の実施の形態】の段落についてみると、「カラムデコーダ５３」と「ライン７１，７２」の接続関係を記載した箇所として、明細書の００１６段落には「そして、第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２は、カラムデコーダ５３に接続されている。」と記載されている。
　しかし、ここでは、単に「ビットライン５４，５５」が「ライン７１，７２」を介して「カラムデコーダ５３」に接続されていることが記載されるのみであり、「カラムデコーダ５３」の具体的な構成や「カラムデコーダ５３」とビットライン７１、７２との具体的な接続構成は記載されていない。
　
　次に、明細書の００２１段落には「読出時および書込後のベリファイチェック動作時には、ロウデコーダ５２及びカラムデコーダ５３にてデコードされ、特定された記憶素子について、ライン７１，７２に流れる電流がセンスアンプ５６によって検出される。このとき、センスアンプ５６によって、ライン７１，７２には１．２Ｖが印加される（表１参照）。」と記載されている。
　ここで記載される「カラムデコーダ５３」の動作は、デコードすること、及び、記憶素子を特定することであり、これはアドレスインとして入力されたカラムアドレスをデコードし、選択列の出力Ｙを３Ｖ、非選択列の出力Ｙを０Ｖとすることにより記憶素子を特定しているものと解される。これは「カラムデコーダ５３」が出力Ｙを制御することに関するものであって、「カラムデコーダ５３」が「ライン７１，７２」を制御することに関するものではない。
　一方、「ライン７１，７２」については、特定された記憶素子によって「ライン７１，７２」に電流が流れること、及び、「センスアンプ５６」によって「ライン７１，７２」に１．２Ｖが印加されることが記載されているが、「カラムデコーダ５３」と「センスアンプ５６」とがどのような具体的接続関係を有し、「カラムデコーダ５３」がどのように「ライン７１，７２」を制御するかについては記載されていない。したがって、００２１段落の記載においても、「カラムデコーダ５３」の具体的な構成や「カラムデコーダ５３」と「ライン７１、７２」との具体的な接続構成は記載されていない。
　したがって、本願の発明の詳細な説明における【発明の実施の形態】の段落には、「カラムデコーダ５３」と「ライン７１，７２」及び「ビットライン５４，５５」との具体的な関係について当業者が実施できる程度に明確かつ十分な記載は見出せない。
　
（４）次に、【従来の技術】及び【発明が解決しようとする課題】の段落についてみると、明細書の０００５段落に「この図８において、点線枠ａで囲まれた回路はレベルシフタ（ドライバ）であり、データの書き込み時に所定の電位を発生させ、この電位をカラムデコーダに与える。」と記載され、明細書の０００６段落に「ところで、この種の従来の半導体記憶装置では、上述のごとく、書込制御はカラムデコーダ及びドライバによって行っており、書込性能の向上を図ろうとすると、カラムデコーダ及びドライバは、書き込みに必要な電流を十分に供給することが可能な回路としなければならない。しかしながら、上記ドライバの出力はカラムデコーダを介してメモリアレイに与えられるため、電流を十分に供給することが可能な回路を実現することは容易でない。」と記載されている。
　この記載から、本願において前提としている従来の半導体記憶装置では、カラムデコーダがカラムアドレスをデコードする機能の他に、書き込みに必要な電流を供給する機能を備えているものと解される。本願発明では、書き込み時に電流を供給する手段は書込ドライバ・デコーダ回路５７であるが、読出時および書込後のベリファイチェック動作時にカラムデコーダからビットラインに電流を供給することは、本願発明と従来の技術で共通であると解されるので、以下では、本願において前提としている従来のカラムデコーダがビットラインに電流を供給する具体的な構成が記載されているかを検討する。
　
　まず、明細書の０００３段落に「図６は、前記図５（ａ）の記憶素子をマトリクス状に多数配置して成るメモリアレイを図５（ｂ）の記号を用いて示した図である。……。前記トランジスタ１１とトランジスタ１２の各ゲートには、図示しないカラムデコーダからの出力Ｙ（Ｙ１，Ｙ２，…）が供給される。また、各セクター内の記憶素子の制御ゲート７には、出力ＣＧ（ＣＧ１，ＣＧ２，…）が供給され、ソースとなる拡散領域２には、出力ＶＧ（ＶＧ１，ＶＧ２，…）が供給される。」と記載されている。
　しかし、明細書の０００３段落では、カラムデコーダが出力Ｙ及び出力ＶＧを出力することは記載されているが、ビットラインに電流を供給する具体的な構成は記載されていない。また、図６にもカラムデコーダは図示されていない。
　
　次に、明細書の０００４段落に「図７は、メモリアレイ２１、ロウデコーダ２２、カラムデコーダ２３、及びセンスアンプ群２４の接続関係を示している。各ビットデータ（ＤＡＴＡ０〜ＤＡＴＡ７）は、ビットライン（ＢＬ）にて各々センスアンプ（ＳＡ）に与えられることになる。」と記載されている。
　しかし、明細書の０００４段落では、各ビットデータがビットラインにてセンスアンプに与えられることは記載されているが、ビットラインとカラムデコーダとの接続構成は記載されていない。また、図７においても、カラムデコーダ２３と他の回路と接続する線は何も記載されていない。
　
　次に、明細書の０００５段落に「図８は、センスアンプ（ＳＡ）の具体的構成を示した回路図である。この図８において、点線枠ａで囲まれた回路はレベルシフタ（ドライバ）であり、データの書き込み時に所定の電位を発生させ、この電位をカラムデコーダに与える。また、点線枠ｂで囲まれた回路は、書込時、ベリファイ時、リード時などの状態に応じた制御を行うための回路である。」と記載されている。
　よって、明細書の０００５段落では、点線枠ａで囲まれたレベルシフタ（ドライバ）で所定の電位を発生させ、この電位をカラムデコーダに与えることが記載されている。
　ここで、図８を参照すると、点線枠ａで囲まれた回路からの出力がトランジスタのゲートに入力されており、該トランジスタが紙面横方向にのび、右向きの矢印の記載された線に接続された回路が記載されているが、この横方向にのびる線が何の線であり、矢印の先にどのようにカラムデコーダが接続されているのかは記載されていない。
　したがって、本願の発明の詳細な説明における【従来の技術】における０００３ないし０００５段落、及び、図６ないし図８のいずれにもカラムデコーダがビットラインに電流を供給する具体的な構成は記載されていない。
　
　よって、明細書の０００６段落に【発明が解決しようとする課題】として記載されている「上記ドライバの出力はカラムデコーダを介してメモリアレイに与えられるため」という前提自体が不明りょうであり、本願の発明の詳細な説明における従来技術を説明した部分においても、「カラムデコーダ５３」と「ライン７１，７２」及び「ビットライン５４，５５」との具体的接続関係について当業者が実施をすることができる程度に明確かつ十分な記載は見出せない。
　
　なお、明細書の０００７段落に、参照文献として特開平８−２９７９８８号公報及び特開平６−１５０６７０号公報があげられている。
　しかし、特開平８−２９７９８８号公報には、ワード線印加電圧の切換制御回路を設けること、特開平６−１５０６７０号公報には、データ線の抵抗成分による電圧降下分を書込負荷回路側で補償することが記載されているが、カラムデコーダから書き込みに必要な電流を供給する具体的な構成は記載されていない。
　
（５）次に、審判請求人の意見書、審判請求書、回答書での主張について検討する。
　まず、審判請求人は、意見書において「そして、補正した「前記記憶素子に繋がるビットラインに対して交差状にラインが設けられ、このラインと前記ビットラインが接続され且つこのラインが前記カラムデコーダに接続され、ベリファイ動作時、前記カラムデコーダ出力はベリファイ動作用電位に設定される」という内容については、この段落番号００１６、００２１に当業者が実施できる程度に具体的に記載されており、特許法第３６条第４項に規定する要件を満たしております。」と主張している。
　また、審判請求人は、審判請求書において「願書に最初に添付した明細書の段落番号００１６及び図１にカラムデコーダ５３とビットライン７１、７２との接続構成が記載されている。即ち、段落番号００１６には、「第１ビットライン５４及び第２ビットライン５５に対して交差するようにライン７１，７２が設けられており、このライン７１，７２は、図の点Ｄにおいてビットライン５４，５５に各々接続されている。上記のライン７１，７２はカラムデコーダ５３に接続されている。」と記載されている。この記載から、カラムデコーダ５３とビットライン５４，５５とは、交差するライン７１，７２と交点Ｄを介して接続されている。よって、ビットラインに対して接続されるカラムデコーダを実施することについて、当業者が実施できる程度に記載されていることは明白であり、特許法第３６条第４項に規定する要件を満たしている。」と主張している。
　しかし、審判請求人が主張している段落番号００１６及び段落番号００２１のいずれについても、すでに上で検討したように、単に「ライン７１，７２」が「カラムデコーダ５３」に接続されていることが記載されるのみであり、「カラムデコーダ５３」の具体的な構成や「カラムデコーダ５３」とビットライン７１、７２との具体的な接続構成は記載されていない。
　
　一方、審判請求人は、回答書において「すなわち、カラムデコーダ５３とビットライン５４，５５とは、交差するライン７１，７２と交点Ｄを介して接続されていれば、上記の電位を与えるようにカラムデコーダの具体的構成を記載せずとも当業者であれば必要なカラムデコーダの構成等は実現することが可能であります。」と、主張している。
　しかし、すでに上でも検討したように、カラムアドレスのデコードを行い、デコード結果を出力Ｙのようなカラム選択信号として出力する一般的なカラムデコーダについては具体的な構成が明記されていなくても当業者の技術常識によって実施可能であるが、本願発明における「カラムデコーダ５３」は「ライン７１，７２」を介して「ビットライン５４，５５」自体を制御するものであって、一般的なカラムデコーダとは異なるものであるから、単に接続されていることを記載したのみでは、当業者が実現することは困難である。
　
　したがって、審判請求人の主張は認められず、本願の発明の詳細な説明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載されたものでない。
　
（６）以上、平成１８年９月４日付けの手続補正が適法であるとして検討したが、仮に平成１８年９月４日付けの手続補正が適法でなく、却下されるものとすると、本願の請求項１及び２に係る発明は、平成１８年３月３日付けの手続補正により補正された特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものとなる。しかし、平成１８年９月４日付けの手続補正においては、発明の詳細な説明は０００９段落の【課題を解決するための手段】において、請求項１と同内容の補正しかされていないから、上において検討したとおり、本願の発明の詳細な説明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載されたものでない。
　したがって、平成１８年９月４日付けの手続補正が適法であるか否かにかかわらず、本願は、原査定において判断したとおり、発明の詳細な説明の記載が特許法第３６条第４項の規定に規定する要件を満たしていない。
　
１０．むすび　
　以上のとおりであるから、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。