(57)【特許請求の範囲】
【請求項１】
バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、
各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、
整形されたパケットの制御情報をランダムアクセス可能な記憶手段の制御情報領域に書き込み、整形されたパケットのデータを前記記憶手段のデータ領域に書き込むパケット分離手段とを含み、
前記パケット分離手段が、
前記データ領域に書き込まれるデータのアドレスを指すデータポインタを前記パケット整形手段に渡し、
前記パケット整形手段が、
前記パケット分離手段から渡された前記データポインタをパケットの制御情報に付加することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
前記パケット整形手段が、
パケットの少なくとも制御情報とデータを区別するためのタグ情報を生成すると共に、生成された該タグ情報をパケットに関連づけ、
前記パケット分離手段が、
パケットに関連づけられた前記タグ情報に基づいて、パケットの制御情報を前記制御情報領域に書き込み、パケットのデータを前記データ領域に書き込むことを特徴とするデータ転送制御装置。
【請求項３】
請求項２において、
前記パケット分離手段が、
パケットの制御情報が書き込まれていると、パケットに関連づけられた前記タグ情報に基づき判断した場合には、前記制御情報領域に書き込まれる制御情報のアドレスを指す制御情報ポインタを更新し、パケットのデータが書き込まれていると、前記タグ情報に基づき判断した場合には、前記データ領域に書き込まれるデータのアドレスを指すデータポインタを更新することを特徴とするデータ転送制御装置。
【請求項４】
バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、
各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、
整形されたパケットを記憶手段に書き込む書き込み手段とを含み、
前記パケット整形手段が、
バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報を、パケットの制御情報に付加することを特徴とするデータ転送制御装置。
【請求項５】
バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、
各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、
整形されたパケットを記憶手段に書き込む書き込み手段とを含み、
前記パケット整形手段が、
パケットにエラーがあったか否かを示すエラーステータス情報を、パケットの制御情報に付加し、
前記書き込み手段が、整形されたパケットの制御情報を前記記憶手段の制御情報領域に書き込み、整形されたパケットのデータを前記記憶手段のデータ領域に書き込むパケット分離手段を含み、
パケットにエラーがあると判断された場合には、前記データ領域に書き込まれた該パケットのデータを無効にすることを特徴とするデータ転送制御装置。
【請求項６】
バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、
各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、
整形されたパケットを記憶手段に書き込む書き込み手段とを含み、
前記パケット整形手段が、
自己識別期間に受信したパケットか否かを示す情報を、パケットの制御情報に付加することを特徴とするデータ転送制御装置。
【請求項７】
バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、
各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、
整形されたパケットを記憶手段に書き込む書き込み手段とを含み、
前記パケット整形手段が、
各ノードから転送されてきたパケットに対して時系列で後ろ側に所与の情報を付加し、
前記書き込み手段が、
前記所与の情報を、前記記憶手段においてパケットの制御情報の先頭側に書き込み、
前記所与の情報が、
パケットの転送元に返したアクノリッジメント情報、データ転送の速度を特定するためのスピードコード情報、バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報、自己識別期間に受信したパケットか否かを示す情報、及びパケットにエラーがあったか否かを示すエラーステータス情報の少なくとも１つであることを特徴とするデータ転送制御装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記パケット整形手段と前記記憶手段との間に設けられるＦＩＦＯを含むことを特徴とするデータ転送制御装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うことを特徴とするデータ転送制御装置。
【請求項１０】
請求項１乃至９のいずれかのデータ転送制御装置と、
前記データ転送制御装置及びバスを介して他のノードから受信したデータに所与の処理を施す装置と、
処理が施されたデータを出力又は記憶するための装置とを含むことを特徴とする電子機器。
【請求項１１】
請求項１乃至９のいずれかのデータ転送制御装置と、
前記データ転送制御装置及びバスを介して他のノードに送信するデータに所与の処理を施す装置と、
処理が施されるデータを取り込むための装置とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ転送制御装置及びこれを含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、ＩＥＥＥ１３９４と呼ばれるインターフェース規格が脚光を浴びている。このＩＥＥＥ１３９４は、次世代のマルチメディアにも対応可能な高速シリアルバスインターフェースを規格化したものである。このＩＥＥＥ１３９４によれば、動画像などのリアルタイム性が要求されるデータも扱うことができる。また、ＩＥＥＥ１３９４のバスには、プリンタ、スキャナ、ＣＤ−Ｒドライブ、ハードディスクドライブなどのコンピュータの周辺機器のみならず、ビデオカメラ、ＶＴＲ、ＴＶなどの家庭用電化製品も接続できる。このため、電子機器のデジタル化を飛躍的に促進できるものとして期待されている。
【０００３】
このようなＩＥＥＥ１３９４の概要については、例えば「ＩＥＥＥ１３９４ハイ・パフォーマンス・シリアルバスの概要」（Ｉｎｔｅｒｆａｃｅ  Ａｐｒ．１９９６の１〜１０頁）、「ＰＣ周辺機器用バス規格群総覧」（Ｉｎｔｅｒｆａｃｅ  Ｊａｎ．１９９７の１０６頁〜１１６頁）、「ＩＥＥＥ１３９４−１９９５（ＦｉｒｅＷｉｒｅ）のリアルタイム転送モードとマルチメディア対応プロトコル」（Ｉｎｔｅｒｆａｃｅ  Ｊａｎ．１９９７の１３６〜１４６頁）に開示されている。また、ＩＥＥＥ１３９４に準拠したデータ転送制御装置としては、テキサス・インスツルメンツ社製のＴＳＢ１２ＬＶ３１などが知られている。
【０００４】
しかしながら、このＩＥＥＥ１３９４に準拠したデータ転送制御装置には次のような課題があることが判明した。
【０００５】
即ち、現在のＩＥＥＥ１３９４規格によれば最大で４００Ｍｂｐｓの転送速度が実現可能となっている。しかし、現実には、処理のオーバーヘッドの存在に起因して、システム全体の実転送速度はこれよりもかなり低くなっている。つまり、ＣＰＵ上で動作するファームウェアやアプリケーションソフトが、送信データを準備したり、受信データを取り込んだりするなどの処理に多くの時間を要してしまい、バス上での転送速度が速くても、結局、高速なデータ転送を実現できない。
【０００６】
特に、周辺機器に組み込まれるＣＰＵは、パーソナルコンピュータなどのホストシステムに組み込まれるＣＰＵに比べて処理能力が低い。このため、ファームウェアやアプリケーションソフトの処理のオーバーヘッドの問題は、非常に深刻なものとなる。従って、このようなオーバーヘッドの問題を効果的に解消できる技術が望まれている。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ファームウェアやアプリケーションソフトなどの処理のオーバーヘッドを軽減し、小規模なハードウェアで高速なデータ転送を実現できるデータ転送制御装置及びこれが用いられる電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、整形されたパケットの制御情報をランダムアクセス可能な記憶手段の制御情報領域に書き込み、整形されたパケットのデータを前記記憶手段のデータ領域に書き込むパケット分離手段とを含み、前記パケット分離手段が、前記データ領域に書き込まれるデータのアドレスを指すデータポインタを前記パケット整形手段に渡し、前記パケット整形手段が、前記パケット分離手段から渡された前記データポインタをパケットの制御情報に付加することを特徴とする。
【０００９】
本発明によれば、パケット整形手段が、パケット分離手段から渡されたデータポインタをパケットの制御情報に付加する。そして、データポインタが付加されたパケットの制御情報が記憶手段の制御情報領域に書き込まれ、パケットのデータがデータ領域に書き込まれる。このように、制御情報を制御情報領域に書き込み、データをデータ領域に書き込むことで、ファームウェアやアプリケーションソフトなどの上層の処理負荷を軽減でき、システム全体の実転送速度を向上できるようになる。また、ファームウェアなどの上層が、データポインタを使用して、パケットの制御情報に対応するデータをデータ領域から容易に読み出すことができるようになる。また、データポインタの付加はパケット整形手段により行われ、パケット分離手段がこれに関与する必要がないため、パケット分離手段の構成や記憶手段への書き込み処理を簡素化できる。
【００１０】
また本発明は、前記パケット整形手段が、パケットの少なくとも制御情報とデータを区別するためのタグ情報を生成すると共に、生成された該タグ情報をパケットに関連づけ、前記パケット分離手段が、パケットに関連づけられた前記タグ情報に基づいて、パケットの制御情報を前記制御情報領域に書き込み、パケットのデータを前記データ領域に書き込むことを特徴とする。このようにすることで、簡易なハードウェア構成で、パケットの制御情報を制御情報領域にデータをデータ領域に分離して格納することが可能になる。
【００１１】
また本発明は、前記パケット分離手段が、パケットの制御情報が書き込まれていると、パケットに関連づけられた前記タグ情報に基づき判断した場合には、前記制御情報領域に書き込まれる制御情報のアドレスを指す制御情報ポインタを更新し、パケットのデータが書き込まれていると、前記タグ情報に基づき判断した場合には、前記データ領域に書き込まれるデータのアドレスを指すデータポインタを更新することを特徴とする。このようにすれば、制御情報ポインタの更新処理とデータポインタの更新処理をタグ情報を利用して切り替え、パケットを制御情報とデータに分離できるようになる。これにより、パケットの分離処理の簡素化を図れる。
【００１２】
また本発明は、バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、整形されたパケットを記憶手段に書き込む書き込み手段とを含み、前記パケット整形手段が、バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報を、パケットの制御情報に付加することを特徴とする。
【００１３】
本発明によれば、ファームウェアなどの上層は、処理対象となるパケットがブロードキャストされたパケットか否かを、パケットの制御情報に付加されたブロードキャスト情報を調べるだけで知ることができる。このため、他の情報をデコードするなどの処理を省略することが可能になり、ファームウェアなどの上層の処理負担を軽減できる。
【００１４】
また本発明は、バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、整形されたパケットを記憶手段に書き込む書き込み手段とを含み、前記パケット整形手段が、パケットにエラーがあったか否かを示すエラーステータス情報を、パケットの制御情報に付加することを特徴とする。
【００１５】
本発明によれば、ファームウェアなどの上層は、処理対象となるパケットにエラーがあるか否かを、パケットの制御情報に付加されたエラーステータス情報を調べるだけで知ることができる。このため、他の情報をデコードするなどの処理を省略することが可能になり、ファームウェアなどの上層の処理負担を軽減できる。
【００１６】
また本発明は、整形されたパケットの制御情報を前記記憶手段の制御情報領域に書き込み、整形されたパケットのデータを前記記憶手段のデータ領域に書き込むパケット分離手段を含み、パケットにエラーがあると判断された場合には、前記データ領域に書き込まれた該パケットのデータを無効にすることを特徴とする。このようにすることで、データ領域に、正しいデータのみを連続して格納できるようになり、アプリケーションソフトなどの上層がデータ領域から連続して正しいデータを読み出すことが可能になる。これにより、上層とのインターフェースの簡素化を図れるようになる。
【００１７】
また本発明は、バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、整形されたパケットを記憶手段に書き込む書き込み手段とを含み、前記パケット整形手段が、自己識別期間に受信したパケットか否かを示す情報を、パケットの制御情報に付加することを特徴とする。
【００１８】
本発明によれば、ファームウェアなどの上層は、処理対象となるパケットが自己識別期間に受信したパケットか否かを、パケットの制御情報に付加された情報を調べるだけで簡易に知ることができるようになる。これにより、例えば、複数の自己識別パケットを１つにパッケージングすることで得られたパケットと、それ以外のパケットとの区別などが容易になる。
【００１９】
また本発明は、バスに接続される複数のノード間でのデータ転送のためのデータ転送制御装置であって、各ノードから転送されてきたパケットを上層が使用できるように整形するパケット整形手段と、整形されたパケットを記憶手段に書き込む書き込み手段とを含み、前記パケット整形手段が、各ノードから転送されてきたパケットに対して時系列で後ろ側に所与の情報を付加し、前記書き込み手段が、前記所与の情報を、前記記憶手段においてパケットの制御情報の先頭側に書き込むことを特徴とする。
【００２０】
本発明によれば、時系列でパケットの後ろ側に付加された情報が、記憶手段においてパケットの制御情報の先頭側に書き込まれる。従って、ファームウェアなどの上層は、他の情報をデコードすることなく、所与の情報を簡易に確認できるようになる。この結果、ファームウェアなどの上層の処理負担を大幅に軽減できる。
【００２１】
なお本発明では、前記所与の情報は、パケットの転送元に返したアクノリッジメント情報、データ転送の速度を特定するためのスピードコード情報、バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報、自己識別期間に受信したパケットか否かを示す情報、及びパケットにエラーがあったか否かを示すエラーステータス情報の少なくとも１つであることが望ましい。
【００２２】
また本発明では、前記パケット整形手段と前記記憶手段との間に設けられるＦＩＦＯを含むようにしてもよい。
【００２３】
また本発明では、ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うことが望ましい。
【００２４】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及びバスを介して他のノードから受信したデータに所与の処理を施す装置と、処理が施されたデータを出力又は記憶するための装置とを含むことを特徴とする。また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及びバスを介して他のノードに送信するデータに所与の処理を施す装置と、処理が施されるデータを取り込むための装置とを含むことを特徴とする。
【００２５】
本発明によれば、他のノードから転送されたデータを電子機器において出力したり記憶したりする処理、電子機器において取り込んだデータを他のノードに転送したりする処理を高速化することが可能になる。また、本発明によれば、データ転送制御装置を小規模化できると共に、データ転送を制御するファームウェアなどの処理負担を軽減できるため、電子機器の低コスト化、小規模化などを図ることも可能になる。
【００２６】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２７】
１．ＩＥＥＥ１３９４
まず、ＩＥＥＥ１３９４の概要について簡単に説明する。
【００２８】
１．１  データ転送速度、接続トポロジー
ＩＥＥＥ１３９４（ＩＥＥＥ１３９４−１９９５、ＩＥＥＥ１３９４．Ａ）では１００〜４００Ｍｂｐｓの高速なデータ転送が可能となっている（ＩＥＥＥ１３９４．Ｂでは８００〜３２００Ｍｂｐｓ）。また、転送速度が異なるノードをバスに接続することも許される。
【００２９】
各ノードはツリー状に接続されており、１つのバスに最大で６３個のノードが接続可能になっている。なお、バスブリッジを利用すれば約６４０００個のノードを接続することも可能である。
【００３０】
電源が投入されたり、途中でデバイスの抜き差しが発生すると、バスリセットが発生し、接続トポロジーに関する情報が全てクリアされる。そして、バスリセット後、ツリー識別（ルートノードの決定）、自己識別が行われる。その後、アイソクロナスリソースマネージャ、サイクルマスタ、バスマネージャ等の管理ノードが決定される。そして、通常のパケット転送が開始される。
【００３１】
１．２  転送方式
ＩＥＥＥ１３９４では、パケットの転送方式として、信頼性が要求されるデータの転送に好適な非同期転送と、リアルタイム性が要求される動画像や音声などのデータの転送に好適なアイソクロナス転送が用意されている。
【００３２】
図１（Ａ）に、非同期サブアクションの例を示す。１つのサブアクションは、調停、パケット転送、アクノリッジメントからなる。即ち、データ転送に先立って、まず、バスの使用権に関する調停が行われる。そしてソース（転送元）ノードからデスティネーション（転送先）ノードにパケットが転送される。このパケットのヘッダにはソースＩＤとデスティネーションＩＤが含まれる。デスティネーションノードは、このデスティネーションＩＤを読んで、自ノード宛のパケットか否かを判断する。デスティネーションノードは、パケットを受け取ると、ソースノードにアクノリッジメント（ＡＣＫ）のパケットを返す。
【００３３】
パケット転送とＡＣＫの間にはアクノリッジギャップが存在する。また、１つのサブアクションと次のサブアクションの間にはサブアクションギャップが存在する。そして、サブアクションギャップに相当する一定のバス・アイドル時間が経過しないと、次のサブアクションの調停を開始できない。これによりサブアクション相互の衝突が回避される。
【００３４】
図１（Ｂ）に、アイソクロナスサブアクションの例を示す。アイソクロナス転送はブロードキャスト（バスに接続される全てのノードに転送）で実行されるため、パケット受信時にＡＣＫは返送されない。また、アイソクロナス転送では、ノードＩＤではなくチャネル番号を使用してパケット転送が行われる。なお、サブアクション間にはアイソクロナスギャップが存在する。
【００３５】
図１（Ｃ）に、データ転送時のバスの様子を示す。アイソクロナス転送は、サイクルマスタが一定周期毎にサイクルスタートパケットを発生することで開始する。これにより、１つのチャネル当たり、１２５μs毎に少なくとも１つのパケットを転送できるようになる。この結果、動画像や音声などのリアルタイム性が要求されるデータの転送が可能になる。
【００３６】
非同期転送はアイソクロナス転送の合間に行われる。即ち、アイソクロナス転送の方が非同期転送よりも優先順位が高くなっている。これは、図１（Ｃ）に示すように、アイソクロナスギャップの時間を、非同期転送のサブアクションギャップの時間よりも短くすることで実現される。
【００３７】
１．３  ツリー識別
ツリー識別はバスリセットの後に行われる。ツリー識別によりノード間の親子関係やルートノードが決定される。
【００３８】
まず、リーフノード（１つのノードにしか接続されていないノード）が、隣接するノードに、ペアレントノーティファイを送る。例えば図２（Ａ）のようにノードＡ、Ｂ、Ｃ、Ｄ、Ｅが接続されている場合には、ノードＡからノードＢに、ノードＤ及びＥからノードＣに、ペアレントノーティファイ（ＰＮ）が送られる。
【００３９】
ペアレントノーティファイを受け取ったノードは、送り元のノードを自身の子と認知する。そして、チャイルドノーティファイをそのノードに送る。例えば図２（Ａ）では、ノードＢからノードＡに、ノードＣからノードＤ及びＥにチャイルドノーティファイ（ＣＮ）が送られる。これによってノードＢ、Ａ間、ノードＣ、Ｄ間、ノードＣ、Ｅ間の親子関係が決定する。
【００４０】
ノードＢ、Ｃの親子関係は、どちらが先にペアレントノーティファイを送ったかで決定される。例えば図２（Ｂ）のように、ノードＣの方が先にペアレントノーティファイを送ると、ノードＢが親になりノードＣが子になる。
【００４１】
ポートの接続先の全てのノードが自身の子となるノードがルートになる。図２（Ｂ）では、ノードＢがルートになる。なお、ＩＥＥＥ１３９４では、全てのノードがルートになる可能性がある。
【００４２】
１．４  自己識別
ツリー識別の後、自己識別が行われる。自己識別においては、接続トポロジーにおいてルートノードから遠いノードから順にセルフＩＤパケットが転送される。
【００４３】
より具体的には、例えば図３において、まず、ルートノードＢのポート１（番号の小さいポート）に接続されるノードＡが、セルフＩＤパケット（自己識別パケット）を全てのノードにブロードキャストする。
【００４４】
次に、ルートノードＢのポート２（番号が大きいポート）に接続されるノードＣが選択され、このノードＣのポート１（番号の小さいポート）に接続されるノードＤがセルフＩＤパケットをブロードキャストする。次に、ノードＣのポート２（番号の大きいポート）に接続されるノードＥがセルフＩＤパケットをブロードキャストし、その後、ノードＣがブロードキャストする。最後に、ルートであるノードＢがセルフＩＤパケットをブロードキャストし、自己識別が完了する。
【００４５】
セルフＩＤパケットには各ノードのＩＤが含まれる。ブロードキャストを行う時点で他のノードから受け取ったセルフＩＤパケットの個数が、この各ノードのＩＤとなる。例えば図３では、ノードＡがブロードキャストを行う時点では、どのノードもセルフＩＤパケットを発していないため、ノードＡのＩＤは０になる。ノードＡは、このＩＤ＝０をセルフＩＤパケットに含ませてブロードキャストする。また、ノードＤがブロードキャストを行う時点では、ノードＡのみがセルフＩＤパケットを発している。このため、ノードＤのＩＤは１になる。同様に、ノードＥ、Ｃ、ＢのＩＤは、各々、２、３、４になる。
【００４６】
図４（Ａ）にセルフＩＤパケットのフォーマットを示す。同図に示すようにセルフＩＤパケットには各ノードの基本情報が含まれる。具体的には、各ノードのＩＤ（ＰＨＹ＿ＩＤ）、リンク層がアクティブか否か（Ｌ）、ギャップカウント（ｇａｐ＿ｃｎｔ）、転送速度（ｓｐ）、アイソクロナスリソースマネージャになれる能力を有するか否か（Ｃ）、電力状態（ｐｗｒ）、ポートの状態（ｐ０、ｐ１、ｐ２）などに関する情報が含まれる。
【００４７】
なお、図４（Ｂ）に、ノードのポート数が４個以上の場合に使用されるセルフＩＤパケット＃１、＃２、＃３のフォーマットを示す。ポート数が４〜１１個の場合にはセルフＩＤパケット＃０（図４（Ａ））及び＃１が、１２〜１９個の場合にはセルフＩＤパケット＃０、＃１及び＃２が、２０〜２７個の場合にはセルフＩＤパケット＃０、＃１、＃２及び＃３が使用されることになる。
【００４８】
また、図４（Ｃ）、（Ｄ）に、セルフＩＤパケットと同様に、物理層のパケット（ＰＨＹパケット）であるリンクオンパケット、ＰＨＹ構成パケットのフォーマットを示す。
【００４９】
１．５  アイソクロナスリソースマネージャ
アイソクロナスリソースマネージャ（ＩＲＭ）は以下の管理機能を有する。
【００５０】
第１に、アイソクロナス転送に必要な種々のリソースを提供する。例えば、チャネル番号レジスタや帯域幅レジスタを提供する。第２に、バスマネージャのＩＤを示すレジスタを提供する。第３に、バスマネージャがいない場合に、簡易的なバスマネージャとなる役割を有する。
【００５１】
ＩＲＭになれる能力を有し（アイソクロナスリソースを管理する能力を有し）、且つ、動作状態になっている（リンク層がアクティブになっている）ノードの中で（ＩＲＭになれる資格を有するノードの中で）、ルートに最も近い（ＩＤが最も大きい）ノードがＩＲＭになる。より、具体的には、図４（Ａ）のセルフＩＤパケットにおいて、ＩＲＭになれる能力を有するか否かを示すＣ（ＣＯＮＴＥＮＤＥＲ）ビットと、リンク層がアクティブか否かを示すＬ（ＬＩＮＫ＿ＡＣＴＩＶＥ）ビットが共に１になっているノードの中で、ルートに一番近いノード（ＰＨＹ＿ＩＤが一番大きいノード）がＩＲＭになる。例えば、ルートノードのセルフＩＤパケットのＣビットとＬビットが１の場合には、ルートノードがＩＲＭになる。
【００５２】
１．６  サイクルマスタ、バスマネージャ
サイクルマスタは、図１（Ｃ）に示すサイクルスタートパケットを送信する役割を有し、ルートノードがサイクルマスタになる。
【００５３】
バスマネージャは、トポロジーマップ（各ノードの接続状態）の作成、スピードマップの作成、バスの電力管理、サイクルマスタの決定、ギャップカウントの最適化などの仕事を行う。
【００５４】
１．７  プロトコル構成
図５を用いて、ＩＥＥＥ１３９４のプロトコル構成（層構造）について説明する。
【００５５】
ＩＥＥＥ１３９４のプロトコルは、物理層、リンク層、トランザクション層により構成される。また、シリリアルバスマネージメントは、物理層、リンク層、トランザクション層をモニターしたり制御したりするものであり、ノードの制御やバスのリソース管理のための種々の機能を提供する。
【００５６】
物理層は、リンク層により使用されるロジカルシンボルを電気信号に変換したり、バスの調停を行ったり、バスの物理的インターフェースを定義する。
【００５７】
リンク層は、アドレッシング、データチェック、データフレーミング、サイクル制御などを提供する。
【００５８】
トランザクション層は、リード、ライト、ロックなどのトランザクションを行うためのプロトコルを定義する。
【００５９】
物理層及びリンク層は、通常、データ転送制御装置（インターフェースチップ）などのハードウェアにより実現される。また、トランザクション層は、ＣＰＵ上で動作するファームウェアや、ハードウェアにより実現される。
【００６０】
２．全体構成
次に、本実施形態の全体構成について図６を用いて説明する。
【００６１】
図６において、ＰＨＹインターフェース１０は、物理層のプロトコルを実現するＰＨＹチップとのインターフェースを行う回路である。
【００６２】
リンクコア２０（リンク手段）は、リンク層のプロトコルやトランザクション層のプロトコルの一部を実現する回路であり、ノード間でのパケット転送のための各種サービスを提供する。レジスタ２２は、これらのプロトコルを実現したりリンクコア２０を制御するためのレジスタである。
【００６３】
ＦＩＦＯ（ＡＴＦ）３０、ＦＩＦＯ（ＩＴＦ）３２、ＦＩＦＯ（ＲＦ）３４は、各々、非同期送信用、アイソクロナス送信用、受信用のＦＩＦＯであり、例えばレジスタや半導体メモリなどのハードウェアにより構成される。本実施形態では、これらのＦＩＦＯ３０、３２、３４の段数は非常に少ない。例えば１つのＦＩＦＯの段数は、好ましくは３段以下であり、更に好ましくは２段以下となる。
【００６４】
ＤＭＡＣ４０、４２、４４は、各々、ＡＴＦ、ＩＴＦ、ＲＦ用のＤＭＡコントローラである。これらのＤＭＡＣ４０、４２、４４を用いることで、ＣＰＵ６６に介入されることなく、ＲＡＭ８０とリンクコア２０との間でのデータ転送が可能になる。なお、レジスタ４６は、ＤＭＡＣ４０、４２、４４などを制御するレジスタである。
【００６５】
ポートインターフェース５０は、アプリケーション層のデバイス（例えばプリンタの印字処理を行うデバイス）とのインターフェースを行う回路である。本実施形態では、このポートインターフェース５０を用いて、例えば８ビットのデータ転送が可能になっている。
【００６６】
ＦＩＦＯ（ＰＦ）５２は、アプリケーション層のデバイスとの間でのデータ転送のためのＦＩＦＯであり、ＤＭＡＣ５４は、ＰＦ用のＤＭＡコントローラである。レジスタ５６は、ポートインターフェース５０やＤＭＡＣ５４を制御するレジスタである。
【００６７】
ＣＰＵインターフェース６０は、データ転送制御装置をコントロールするＣＰＵ６６とのインターフェースを行う回路である。ＣＰＵインターフェース６０は、アドレスデコーダ６２、データ同期化回路６３、割り込みコントローラ６４を含む。クロック制御回路６８は、本実施形態で使用されるクロックを制御するものであり、ＰＨＹチップから送られてくるＳＣＬＫや、マスタークロックであるＨＣＬＫが入力される。
【００６８】
バッファマネージャ７０は、ＲＡＭ８０とのインターフェースを管理する回路である。バッファマネージャ７０は、バッファマネージャの制御のためのレジスタ７２、ＲＡＭ８０へのバス接続を調停する調停回路７４、各種の制御信号を生成するシーケンサ７６を含む。
【００６９】
ＲＡＭ８０は、ランダムアクセス可能なパケット記憶手段として機能するものであり、その機能は例えばＳＲＡＭ、ＤＲＡＭなどにより実現される。そして、本実施形態では、図７に示すように、このＲＡＭ８０がヘッダ領域（広義には制御情報領域）とデータ領域に分離されている。そして、パケットのヘッダ（広義には制御情報）は図７のヘッダ領域に格納され、パケットのデータはデータ領域に格納される。
【００７０】
なおＲＡＭ８０は、本実施形態のデータ転送制御装置に内蔵させることが特に望ましいが、その一部又は全部を外付けにすることも可能である。
【００７１】
バス９０（或いはバス９２、９４）は、アプリケーションに接続されるものである（第１のバス）。またバス９６（或いはバス９８）はデータ転送制御装置をコントロールするためのものであり、データ転送制御装置をコントロールするデバイス（例えばＣＰＵ）に電気的に接続される（第２のバス）。またバス１００（或いはバス１０２、１０４、１０５、１０６、１０７、１０８、１０９）は、物理層のデバイス（例えばＰＨＹチップ）に電気的に接続されるものである（第３のバス）。また、バス１１０は、ランダムアクセス可能な記憶手段であるＲＡＭに電気的に接続されるものである（第４のバス）。
【００７２】
バッファマネージャ７０の調停回路７４は、ＤＭＡＣ４０、ＤＭＡＣ４２、ＤＭＡＣ４４、ＣＰＵインターフェース６０、ＤＭＡＣ５４からのバスアクセス要求の調停を行う。そして、この調停結果に基づいて、各々、バス１０５、１０７、１０９、９８、９４のいずれかと、ＲＡＭ８０のバス１１０との間にデータの経路が確立される（第１、第２、第３のバスのいずれかと第４のバスとの間にデータ経路が確立される）。
【００７３】
本実施形態の１つの特徴は、ランダムアクセスが可能でありパケットを格納するＲＡＭ８０を設けると共に、互いに分離されるバス９０、９６、１００と、これらのバスをＲＡＭ８０のバス１１０に接続するための調停回路７４とを設けた点にある。
【００７４】
例えば図８に、本実施形態と構成の異なるデータ転送制御装置の例を示す。このデータ転送制御装置では、リンクコア９０２は、ＰＨＹインターフェース９００、バス９２２を介してＰＨＹチップと接続される。また、リンクコア９０２は、ＦＩＦＯ９０４、９０６、９０８、ＣＰＵインターフェース９１０、バス９２０を介してＣＰＵ９１２に接続される。そして、ＣＰＵ９１２は、バス９２４を介して、ＣＰＵにローカルなメモリであるＲＡＭ９１４に接続される。
【００７５】
なお、ＦＩＦＯ９０４、９０６、９０８は、図６のＦＩＦＯ３０、３２、３４と異なり、非常に段数の多いものとなる（例えば１つのＦＩＦＯが１６段程度）。
【００７６】
図８の構成のデータ転送制御装置を用いた場合のデータ転送の手法について図９を用いて説明する。ＰＨＹチップ９３０を介して他のノードから送られてきた受信パケットは、バス９２２、データ転送制御装置９３２、バス９２０を介してＣＰＵ９１２が受け取る。そして、ＣＰＵ９１２は、受け取った受信パケットをバス９２４を介してＲＡＭ９１４に書き込む。そして、ＣＰＵ９１２は、受信パケットをアプリケーション層が使用できるように加工し、バス９２６を介してアプリケーション層のデバイス９３４に転送する。
【００７７】
一方、アプリケーション層のデバイス９３４からのデータを転送する場合には、ＣＰＵ９１２は、このデータをＲＡＭ９１４に書き込む。そして、ＲＡＭ９１４のデータにヘッダを付加することでＩＥＥＥ１３９４に準拠したパケットを生成する。そして生成されたパケットは、データ転送制御装置９３２、ＰＨＹチップ９３０などを介して他のノードに送信される。
【００７８】
しかしながら、このようなデータ転送手法によると、ＣＰＵ９１２の処理負荷が非常に重くなる。従って、ノード間を接続するシリアルバスの転送速度が高速になっても、ＣＰＵ９１２の処理のオーバーヘッドなどに起因して、システム全体の実転送速度は低くなり、結局、高速なデータ転送を実現できない。
【００７９】
このような問題を解決する１つの手法として、図１０に示すように、データ転送制御装置９３２とＲＡＭ９１４との間でのデータ転送や、ＲＡＭ９１４とアプリケーション層のデバイス９３４との間でのデータ転送を、ハードウェアＤＭＡにより実現する手法も考えられる。
【００８０】
しかしながら、この手法では、ＣＰＵバス９２８が、データ転送制御装置９３２、ＲＡＭ９１４間でのデータ転送、ＲＡＭ９１４、ＣＰＵ９１２間でのデータ転送、ＲＡＭ９１４、アプリケーション層デバイス９３４間でのデータ転送に使用されることになる。従って、システム全体のデータ転送の高速化を図ろうとすると、ＣＰＵバス９２８としてＰＣＩバスのような高速なバスを使用しなければならなくなり、これは、データ転送制御装置を使用する電子機器の高コスト化を招く。
【００８１】
これに対して、本実施形態では図１１に示すように、データ転送制御装置１２０、アプリケーション層デバイス１２４間のバス９０と、ＣＰＵバス９６と、データ転送制御装置１２０、ＲＡＭ８０間のバス１１０とが互いに分離されている。従って、ＣＰＵバス９６をデータ転送の制御のみに使用できるようになる。また、バス９０を占有して、データ転送制御装置１２０、アプリケーション層デバイス１２４間でデータ転送を行うことができるようになる。例えば、データ転送制御装置１２０が組み込まれる電子機器がプリンタである場合には、バス９０を占有して印字データを転送できるようになる。この結果、ＣＰＵ６６の処理負荷を軽減でき、システム全体の実転送速度を高めることができる。またＣＰＵ６６として安価なものを採用できると共に、ＣＰＵバス９６として高速なバスを使用する必要性がなくなる。このため、電子機器の低コスト化、小規模化を図れるようになる。
【００８２】
３．受信パケットフォーマット
３．１  本実施形態の特徴
本実施形態では、図７に示すように、ＲＡＭ８０の記憶領域を、パケットのヘッダ（広義には制御情報）が格納されるヘッダ領域（広義には制御情報領域）とパケットのデータが格納されるデータ領域に分離している。
【００８３】
例えば図８の比較例では、ＣＰＵ９１２は、受信した順序でＦＩＦＯ９０８から受信パケットを受け取らなければならない。従って、受信パケットをヘッダとデータに分離する処理を実現しようとすると、ＦＩＦＯ９０８から読み出した受信パケットをＣＰＵ９１２がローカルメモリであるＲＡＭ９１４に一旦書き込み、そのＲＡＭ９１４からＣＰＵ９１２が受信パケットを読み出してヘッダとデータに分離する必要がある。従って、ＣＰＵ９１２の処理負荷が非常に重くなり、これは結局、システム全体の実転送速度の低下という事態を招く。
【００８４】
これに対して、図６の本実施形態では、ＲＡＭ８０の記憶領域がヘッダ領域とデータ領域に分離される。より具体的には、図１２に示すように、各受信パケットのヘッダとデータがハードウェアにより分離され、ヘッダがヘッダ領域に、データがデータ領域に格納される。従って、ＣＰＵ６６の処理負荷が図８に比べて非常に軽くなり、システム全体の実転送速度を向上できる。また、ＣＰＵ６６として安価なものを採用できると共にＣＰＵ６６に接続されるバスも低速なもので済むため、データ転送制御装置や電子機器の小規模化、低コスト化を図れるようになる。
【００８５】
また、本実施形態によれば、ヘッダはヘッダ領域にまとめられて格納され、データもデータ領域にまとめられて格納される。従って、ヘッダやデータの読み出し処理や書き込み処理の簡易化を図ることができ、処理のオーバーヘッドを軽減化できる。例えば、図１１の手法でデータ転送を行う場合には、ＣＰＵ６６は、ＣＰＵバス９６を介してヘッダ領域にのみアクセスしヘッダを読み出したり書き込んだりするだけでデータ転送を制御できるようになる。また、アプリケーション層のデバイス１２４は、データ領域のデータを連続してバス９０を介して読み出したり、データを連続してデータ領域に書き込んだりすることが可能になる。
【００８６】
そして、本実施形態では、図１３に示すように、ヘッダ領域に格納される各ヘッダと、データ領域に格納される各データとを、ヘッダに含ませたデータポインタにより対応させている。このデータポインタの付加は以下のようにして実現する。
【００８７】
即ち図１４に示すように、本実施形態では、リンクコア２０がパケット整形回路１６０を含み、ＤＭＡＣ４４（広義には書き込み手段）がパケット分離回路１８０を含む。ここでパケット整形回路１６０は、各ノードから転送されてきたパケットを上層（例えばトランザクション層、アプリケーション層）が使用できるように整形する。また、パケット分離回路１８０は、パケットを分離し、パケットのヘッダやトレイラー（フッター）をＲＡＭ８０のヘッダ領域に書き込み、パケットのデータをＲＡＭ８０のデータ領域に書き込むための処理を行う。
【００８８】
パケット分離回路１８０は、データ領域に書き込まれるデータのアドレス（先頭アドレス）を指すデータポインタをパケット整形回路１６０に渡す。データポインタを渡されたパケット整形回路１６０は、そのデータポインタをパケットのヘッダに付加する（埋め込む）。そして、データポインタが付加されたヘッダは、図１３に示すようにヘッダ領域に格納され、そのデータポインタが指すデータは、データ領域に格納される。この場合、ヘッダやデータを書き込むアドレスＷＡＤＲはパケット分離回路１８０が発生することになる。
【００８９】
以上のようにすることで、ヘッダ領域からヘッダを読み出したファームウェアなどが、そのヘッダに対応するデータのデータ領域での格納アドレスを容易に知ることができるようになる。また、データポインタの付加は、パケット整形回路１６０により行われ、ＤＭＡＣ４４（パケット分離回路１８０）はこれに関与する必要がない。従って、ＤＭＡＣ４４がＲＡＭ８０へのデータ書き込み処理に専念できるようになり、ＤＭＡＣ４４の回路構成や処理を簡素化できるようになる。
【００９０】
また、本実施形態では、図１５に示すように、受信パケットのスタート（ヘッダの最初）、ヘッダ、データ、トレイラーを区別するためのＴＡＧを生成し、このＴＡＧを受信パケットに関連づけている。より具体的には、図１４において、リンクコア２０が、受信パケットのスタート（ヘッダの最初）、ヘッダ、データ、トレイラーをＲＤとしてＦＩＦＯ３４に転送する際に、図１５に示す２ビットのＴＡＧも同時にＦＩＦＯ３４に出力する。そして、本実施形態では、受信パケットに関連づけられたこのＴＡＧを利用して、図１２に示すように、受信パケットをヘッダとデータに分離しヘッダ領域とデータ領域に格納している。より具体的には、図１４において、ＤＭＡＣ４４のパケット分離回路１８０が、受信パケットと共にＦＩＦＯ３４から出力されるＤＴＡＧ（＝ＴＡＧ）を判別し、この判別結果に基づいて受信パケットをヘッダとデータに分離し、ＲＡＭ８０に書き込んでいる。なお、ＴＡＧは、少なくともヘッダとデータを区別できるものであればよい。
【００９１】
例えば、ＴＡＧを利用せずに受信パケットのヘッダとデータを分離する手法として、ヘッダに含まれるｔｃｏｄｅ（トランザクションコード）を利用する手法が考えられる。即ち、ｔｃｏｄｅをデコードして、ヘッダのサイズを調べ、そのサイズの分だけ受信パケットをヘッダ領域に格納し、残りをデータ領域に格納する。
【００９２】
しかしながら、この手法では、ｔｃｏｄｅをデコードする回路が必要となり、回路が大規模化してしまう。
【００９３】
これに対して、ＴＡＧを利用すれば、ＤＭＡＣ４４は、ＴＡＧを見るだけで受信パケットをヘッダとデータに分離できる。従って、回路をそれほど大規模化することなく、簡易な処理で受信パケットのヘッダとデータを分離できるようになる。
【００９４】
なお、本実施形態では図１６に示すように、ＲＡＭ８０のヘッダ領域を、受信用、送信用の領域に分離することが望ましい。また、データ領域を、受信用、送信用の領域に分離したり、アイソクロナス転送用、非同期転送用の領域に分離するようにしてもよい。また、ヘッダ領域とデータ領域の他に、これらの領域と分離されたＣＰＵ６６のワーク領域を設けることが望ましい。
【００９５】
更に、ＲＡＭ８０の記憶領域が複数の領域に分離される場合には、各領域のサイズを可変に制御することが望ましい。より具体的には図１６に示すように、各領域の境界のアドレスを指すポインタＰ１〜Ｐ６を可変に制御する。このようにすれば、アプリケーションに応じた最適な領域分割を実現できる。この場合、ＲＡＭ８０の各領域のサイズは、電源投入後もダイナミックに可変制御できることが望ましい。このようにすれば、受信処理の際には受信用の領域を広くし、送信処理の際には送信用の領域を広くすることが可能になり、限られたリソースを有効利用できるようになる。
【００９６】
また、本実施形態では、図１７（Ａ）に示すように、バスに接続される全てのノードに対して送信されたパケットか否かを示すＢＣ（広義にはブロードキャスト情報）を、パケット整形の際に、パケットの例えばトレイラー（広義には制御情報）に付加する。
【００９７】
即ち、ＩＥＥＥ１３９４の非同期転送では、転送先のノードを指定するためにパケットに対して１６ビットのデスティネーションＩＤ（ＤｅｓｔＩＤ）を含ませる。そして、図１７（Ｂ）に示すように、リンクコア（リンク層）は、他ノード宛のパケットについては上層のファームウェア（トランザクション層）に伝えないようにする。このようにすることで、１６ビットのＤｅｓｔＩＤをデコードするなどの無駄な処理をファームウェアが行うのを防止できる。
【００９８】
しかしながら、パケットに含まれるＤｅｓｔＩＤが０ｘ３Ｆである場合には、そのパケットは全てのノードにブロードキャストされたものになる。従って、リンクコアは、そのパケットを上層のファームウェアに伝えることになる。このため、結局、ファームウェアは、そのパケットのＤｅｓｔＩＤをデコードして、ブロードキャストされたものか否かを判断しなければならなくなる。
【００９９】
そこで、本実施形態では、図１７（Ｃ）に示すように、ＤｅｓｔＩＤが０ｘ３Ｆである場合には、ブロードキャスト情報であるＢＣを１にする。一方、図１７（Ｄ）に示すように、ＤｅｓｔＩＤが０ｘ３Ｆでない場合には、ＢＣを０にする。このようにすれば、ファームウェアは、１ビットのＢＣの値を調べるだけで、そのパケットがブロードキャストされたものか否かを判断できるようになる。即ち、ファームウェアは、１６ビットのＤｅｓｔＩＤをデコードしなくても、そのパケットがブロードキャストされたものか否かを判断できるようになる。従って、ファームウェアはＤｅｓｔＩＤをデコードしなくてよくなり、ファームウェアの処理負担を軽減できる。この結果、システム全体の実転送速度を向上できるようになる。
【０１００】
また、本実施形態では、図１８（Ａ）に示すように、パケットの例えばヘッダーにエラーがあったか否かを示すＨＣＥ（広義にはエラーステータス情報）を、パケット整形の際に、パケットの例えばトレイラー（広義には制御情報）に付加する。
【０１０１】
このようにすれば、ファームウェアは、１ビットのＨＣＥの値を調べるだけで、そのパケットにエラーがあったか否かを判断できるようになる。即ち、ファームウェアは、３２ビットのヘッダＣＲＣをデコードしなくても、そのパケットにエラーがあったか否かを判断できるようになる。この結果、ファームウェアの処理負担を軽減でき、システム全体の実転送速度を向上できるようになる。
【０１０２】
なお、パケットにエラーがあると判断された場合には、データ領域に書き込まれた当該パケットのデータを無効にすることが望ましい。より具体的には、図１８（Ｂ）において、データ３を含むパケットにエラーがあると判断された場合には（ＨＣＥ＝１）、データポインタＤＰを、データ３が格納されている領域の先頭アドレスに戻す。このようにすることで、データ領域でのデータの連続性を維持できる。即ち、データ領域に、正しいデータのみを連続して格納できるようになり、アプリケーションソフトがデータ領域から連続して正しいデータを読み出すことが可能になる。また、パケットにエラーがあったか否かをファームウェアがＨＣＥにより確認し、ファームウェアが相手ノードに対してパケットの再送信を要求できるようになる。このように本実施形態によれば、ファームウェアやアプリケーションソフトの処理負担を軽減でき、システム全体の実転送速度を向上できるようになる。
【０１０３】
なお、エラーステータス情報としては、ヘッダＣＲＣエラーの他にも、データＣＲＣエラーなどを考えることもできる。
【０１０４】
さて、図１９に示すように、セルフＩＤ期間においては、バスに接続される全てのノードからセルフＩＤパケットが送られてくる。そして、各セルフＩＤパケットの第１クワドレットは、ノードＩＤなどの基本情報が含まれるデータ本体（ボディ）になっており、第２クワドレットは、第１クワドレットの反転であるパリティ（エラーチェック情報）になっている（詳しくは、図４（Ａ）参照）。
【０１０５】
例えば図８の構成のデータ転送制御装置では、これらの一連のセルフＩＤパケットを図２０（Ａ）に示すように整形する。即ち、物理層のパケットであるセルフＩＤパケットに対して、上層（トランザクション層やアプリケーション層）にインターフェースするためのヘッダを付加するというパケット整形が行われる。そして、整形されたパケットは、ＣＰＵ９１２のローカルメモリであるＲＡＭ９１４に格納される。
【０１０６】
しかしながら、セルフＩＤパケットは、ノード数に応じた個数だけ必要であり、バスに６３個のノードが接続されると、例えば最小で６３個のセルフＩＤパケットを保持する必要がある。即ち、セルフＩＤパケットの個数は、通常、非常に多い。従って、これらのセルフＩＤパケットにヘッダを付加し、そのままＲＡＭに格納すると、ＲＡＭの空き容量が圧迫されてしまい、各ノードのリソースを有効利用できなくなってしまう。また、それぞれのセルフＩＤパケットを受け取る毎に、ファームウェアは必要な処理を行わなければならない。従ってセルフＩＤパケットの個数が増加すると、ファームウェアの処理負担が増加する。更に、セルフＩＤ期間が終了した後、即ちバスリセットが発生してから最初のアービトレーション・リセット・ギャップが発生した後には、その受け取ったセルフＩＤパケットの整形作業が必要になる。従って、セルフＩＤパケットの個数が増加すると、この整形作業の処理負担も増加する。
【０１０７】
そこで、本実施形態では図２０（Ｂ）に示すように、転送されてくる一連のパケットを、ヘッダ（広義には制御情報）と、一連のセルフＩＤパケットからなるデータとによりフレームが構成されるパケットに整形している。つまり、一連のセルフＩＤパケットを１つにパッケージングし、このパッケージングされたものに１つのヘッダを付加し、上層にインターフェースしている。
【０１０８】
このようにすることで、本実施形態では、パケット記憶手段であるＲＡＭ（図６のＲＡＭ８０）の空き容量が圧迫される事態を効果的に解消することに成功している。また、本実施形態では、セルフＩＤパケットがＮ個あった場合にも、整形後のパケットは１個になる。従って、整形後のパケットをＲＡＭから読み出すためには、１回のパケット読み出しを行えば済むようになる。従って、ファームウェアなどの処理負担を格段に軽減できる。
【０１０９】
更に本実施形態では、図２０（Ｂ）に示すように、セルフＩＤ期間に受信したパケットか否かを示すステータス情報であるＢＲを、パケットのトレイラー（広義には制御情報）に付加している。
【０１１０】
即ち、図４（Ａ）〜（Ｄ）に示すように、物理層が扱うＰＨＹパケットには、セルフＩＤパケットの他にリンクオンパケットとＰＨＹ構成パケットがある。そして本実施形態では、セルフＩＤパケットと他のＰＨＹパケット（リンクオンパケット、ＰＨＹ構成パケット）とをファームウェアなどが容易に区別できることが望ましい。セルフＩＤパケットにはデータポインタなどが付加されており、セルフＩＤパケットと他のＰＨＹパケットとではファームウェアの取り扱いが異なったものになるからである。
【０１１１】
ところが、パケットの種類を区別するための情報としてＩＥＥＥ１３９４において規格化されているｔｃｏｄｅを用いても、処理対象となるパケットが、ＰＨＹパケットの中のどのパケットなのかを区別できない。
【０１１２】
本実施形態によれば、図２０（Ｂ）に示すようにパケットのトレイラーに、セルフＩＤ期間に受信したパケットか否かを示すＢＲが付加される。このため、セルフＩＤパケットと他のＰＨＹパケットとをファームウェア等が容易に区別できるようになり、処理負荷を軽減できる。
【０１１３】
なお、本実施形態では、セルフＩＤパケットの第２クワドレットのパリティを削除し、このパリティが削除されたセルフＩＤパケット（セルフＩＤパケットのデータ本体）の並びにより、整形後のパケットのデータ部分を構成するようにすることが望ましい。このようにすることで、整形後のパケットのサイズを、パリティを削除しない場合に比べて半分程度にすることができ、セルフＩＤパケットの記憶に必要なＲＡＭの使用容量を更に節約できる。
【０１１４】
さて、図１（Ａ）で説明したように、非同期転送でデスティネーションノードがパケットを受信すると、デスティネーション（転送先）ノードはソース（転送元）ノードに対してＡＣＫを返す。その一方で、デスティネーションノードのリンクコアは、受信したパケットに対して、ソースノードに返したＡＣＫを付加する。これにより、ソースノードに返したＡＣＫをファームウェアなどの上層に伝えることができる。より具体的には、図１４のパケット整形回路１６０が、図２１（Ａ）に示すようにトレイラーにＡＣＫを付加する。このＡＣＫは４ビットのコードであり、このコードにより、アクノリッジコンプリート、アクノリッジペンディング、アクノリッジビジー、アクノリッジエラーなどの状態を知ることができる。
【０１１５】
しかしながら、図２１（Ａ）では、パケット整形の際に、時系列で後ろ側にあるトレイラーにＡＣＫが付加され、ＲＡＭにおいても、ヘッダの後ろ側にＡＣＫが書き込まれる。従って、ファームウェアがＡＣＫを確認する場合には以下のような処理を行わなければならない。即ち、まずファームウェアは、ヘッダの先頭側にある４ビットのｔｃｏｄｅをデコードし、ヘッダのサイズを調べる。そして、そのヘッダのサイズに基づきＡＣＫ（トレイラー）が格納されるアドレスを算出し、ＡＣＫを読み出す。従って、ファームウェアがＡＣＫを確認するための処理は負荷が重く、システム全体の実転送速度の向上の妨げとなる。特に、アクノリッジエラーの場合などは、ＡＣＫを確認するために行った処理が全て無駄なものになってしまう。
【０１１６】
そこで、本実施形態では、図２１（Ｂ）に示すように、パケット整形において時系列でパケットの後ろ側に付加されたＡＣＫなどの所与の情報を、ＲＡＭにおいて、パケットのヘッダの先頭側（例えば先頭の第１クワドレット）に書き込むようにしてもよい。このようにすれば、ファームウェアは、ｔｃｏｄｅをデコードすることなく、ＡＣＫなどの所与の情報を確認できるようになる。ＡＣＫ等がヘッダの先頭側に格納されており、ヘッダのサイズなどをｔｃｏｄｅで調べる必要がないからである。
【０１１７】
なお、ヘッダ長（ヘッダのサイズ）を固定にし、ＡＣＫなどの所与の情報をヘッダ領域に書き込むようにしてもよい。このようにヘッダ長を固定にすれば、ヘッダ領域中の任意の固定長ヘッダの任意のクワドレットにＡＣＫなどの所与の情報を格納したとしても、ファームウェアは、上記所与の情報に簡易にアクセスできるようになるからである。また、この場合に、ヘッダ領域中の任意の固定長ヘッダの先頭クワドレット又は最終クワドレットに、上記所与の情報を格納することが更に望ましい。このようにすれば、固定長ヘッダの先頭又は最終クワドレット以外に上記所与の情報を格納する場合に比べて、ヘッダ内のデータの連続性を維持できるからである。
【０１１８】
また、上記所与の情報としては、ＡＣＫ（ソースノードに返したアクノリッジメント情報）以外にも、ｓｐｄ（データ転送の速度を特定するためのスピードコード情報）、ＢＣ（バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報）、ＢＲ（セルフＩＤ期間に受信したパケットか否かを示す情報）、ＨＣＥ（パケットにエラーがあったか否かを示すエラーステータス情報）など、種々のものを考えることができる。
【０１１９】
３．２  構成
図２２に、リンクコア２０、ＦＩＦＯ３４、ＤＭＡＣ４４の詳細な構成の一例を示す。
【０１２０】
リンクコア２０は、バス監視回路１３０、直列・並列変換回路１３２、パケット整形回路１６０を含む。そして、パケット整形回路１６０は、パケット診断回路１４２、シーケンサ１６７、バッファ１６８、セレクタ１７０を含み、パケット診断回路１４２は、ＴＡＧ生成回路１６２、ヘッダ＆トレイラー生成回路１６４、エラーチェック回路１６６を含む。
【０１２１】
ここで、バス監視回路１３０は、ＰＨＹインターフェース１０を介してＰＨＹチップに接続される８ビット幅のデータバスＤ、２ビット幅のコントロールバスＣＴＬを監視する回路である。
【０１２２】
直列・並列変換回路１３２は、データバスＤのデータを３２ビットのデータに変換する回路である。例えば、転送速度が４００Ｍｂｐｓの場合には８ビットのデータが３２ビットのデータに、２００Ｍｂｐｓの場合には４ビットのデータが３２ビットのデータに、１００Ｍｂｐｓの場合には２ビットのデータが３２ビットのデータに変換される。
【０１２３】
パケット診断回路１４２は、パケットの診断を行う回路である。ＴＡＧ生成回路１６２は、ヘッダ、データ、トレイラーなどを区別するためのＴＡＧを生成する回路であり、ヘッダ＆トレイラー生成回路１６４は、ヘッダ及びトレイラー（フッター）を生成する回路である。また、エラーチェック回路１６６は、パケットに含まれるパリティなどのエラーチェック情報をチェックしてエラーを検出する回路である。
【０１２４】
シーケンサ１６７は各種の制御信号を生成するものである。バッファ１６８、セレクタ１７０は、直列・並列変換回路１３２からのＤＩ、パケット診断回路１４２からのヘッダ及びトレイラー、ＤＭＡＣ４４からのデータポインタのいずれかを、パケット診断回路１４２からの信号ＳＥＬにより選択するためのものである。
【０１２５】
ＦＩＦＯ３４は、リンコア２０からの出力データであるＲＤの位相と、ＲＡＭ８０への書き込みデータであるＷＤＡＴＡの位相とを調整するためのバッファとして機能するものであり、ＦＩＦＯ状態判断回路３５を含む。ＦＩＦＯ状態判断回路３５は、ＦＩＦＯが空になると、ＥＭＰＴＹをアクティブにし、ＦＩＦＯがフルになると、ＦＵＬＬをアクティブにする。
【０１２６】
ＤＭＡＣ４４（書き込み手段）は、パケット分離回路１８０、アクセス要求実行回路１９０、アクセス要求発生回路１９２を含む。
【０１２７】
パケット分離回路１８０は、パケット整形回路１６０により整形されたパケットを分離して、ヘッダ及びトレイラーをＲＡＭ８０のヘッダ領域に、データをデータ領域に書き込むための回路である（図１２参照）。パケット分離回路１８０は、ＴＡＧ判別回路１８２、ポインタ更新回路１８４、アドレス発生回路１８８を含む。
【０１２８】
ＴＡＧ判別回路１８２は、ＴＡＧ生成回路１６２により生成されたＴＡＧ（ＤＴＡＧ）を判別する回路である。
【０１２９】
ポインタ更新回路１８４は、ＴＡＧ判別回路１８２の出力を受け、ＲＡＭ８０にヘッダやデータを書き込むためのヘッダポインタ（広義には制御情報ポインタ）やデータポインタを更新するための回路である。
【０１３０】
アドレス発生回路１８８は、ポインタ更新回路１８４の出力を受け、ＲＡＭ８０への書き込みアドレスＷＡＤＲを発生する回路である。
【０１３１】
アクセス要求実行回路１９０は、リンクコア２０からのアクセス要求を実行するための回路である。アクセス要求実行回路１９０は、ＦＩＦＯ状態判断回路３５からのＦＵＬＬがアクティブになると、ＦＦＵＬＬをアクティブにする。パケット整形回路１６０内のシーケンサ１６７は、ＦＦＵＬＬがアクティブでないことを条件に、ＲＤ（ＲｘＤａｔａ）のストローブ信号であるＲＤＳをアクティブにする。
【０１３２】
なおＲＦＡＩＬは、受信における失敗を、シーケンサ１６７がアクセス要求実行回路１９０に対して知らせるための信号である。
【０１３３】
アクセス要求発生回路１９２は、ＲＡＭ８０へのアクセス要求を発生するための回路である。アクセス要求発生回路１９２は、バッファマネージャ７０からの書き込みアクノリッジメントであるＷＡＣＫやＦＩＦＯ状態判断回路３５からのＥＭＰＴＹを受け、書き込み要求であるＷＲＥＱをバッファマネージャ７０に出力する。
【０１３４】
３．３  受信側の動作
次に、本実施形態の動作の詳細について図２３のタイミング波形図などを用いて説明する。
【０１３５】
まず、リンクコア２０の動作について説明する。
【０１３６】
ＰＨＹチップを介して他のノードからのパケットを受信すると、パケット診断回路１４２がそのパケットを診断する。そして、ヘッダ＆トレイラー生成回路１６４がヘッダを生成（整形）する。このヘッダは、バッファ１６８を介してセレクタ１７０に入力され、パケット診断回路１４２からの信号ＳＥＬに基づきセレクタ１７０がこのヘッダを選択する。これにより、図２３のＡ１に示すように、ＲＤとしてヘッダ（Ｈ０〜Ｈ４）がＦＩＦＯ３４に出力されることになる。
【０１３７】
なお、図２４（Ａ）に、シリアルバス上で転送される非同期パケットのフォーマット（ＩＥＥＥ１３９４規格）を示す。一方、図２４（Ｂ）に、ＲＡＭ８０のヘッダ領域に格納される非同期受信パケットのヘッダ部分のフォーマットを示す（同図において網掛けとなっている部分がトレイラーである）。このように本実施形態では、図２４（Ａ）に示すフォーマットのパケットを、ファームウェアなどの上層が使用できるように、図２４（Ｂ）に示すフォーマットのパケットに整形している。
【０１３８】
また本実施形態では、ヘッダの第４クワドレットであるＨ４（図２３のＡ２）は、図２４（Ｂ）に示すようにデータ領域からデータを取り出すためのデータポインタになっている。このデータポインタ（Ｈ４）は、ＤＭＡＣ４４（ポインタ更新回路１８４）からバッファ１６８を介してセレクタ１７０に入力され、セレクタ１７０がこれを選択する。このように、パケット整形回路１６０は、ＤＭＡＣ４４からデータポインタを受け取り、そのデータポインタを、ＲＡＭ８０に書き込まれるヘッダに埋め込んでいる。
【０１３９】
次に、ＰＨＹチップから、データバスＤを介してパケットのデータ部分が送られてくる。直列・並列変換回路１３２は、このデータ部分を３２ビットのデータであるＤＩに変換し、パケット診断回路１４２及びバッファ１６８に出力する。
【０１４０】
なお、ＤＩＥは、ＤＩが有効か無効かを示す信号であり、ＤＩＳは、ＤＩの取り込みタイミングを知らせるためのストローブ信号である。
【０１４１】
直列・並列変換回路１３２からのＤＩは、バッファ１６８を介してセレクタ１７０に入力され、セレクタ１７０がこれを選択する。これにより、Ａ３に示すように、ＲＤとしてデータＤ０〜ＤｎがＦＩＦＯ３４に出力される。
【０１４２】
次に、ヘッダ＆トレイラー生成回路１６４からのトレイラーがバッファ１６８を介してセレクタ１７０に入力され、セレクタ１７０がこれを選択する。これにより、Ａ４に示すように、ＲＤとしてトレイラー（Ｈ５。図２４（Ｂ）の網掛け部分）がＦＩＦＯ３４に出力される。
【０１４３】
さて、ＴＡＧ生成回路１６２は、ＲＤとして出力される情報を区別するためのＴＡＧを生成している。本実施形態では図１５に示すようにＴＡＧは２ビットであり、（００）、（０１）、（１０）、（１１）は、各々、ヘッダ、トレイラー、データ、スタート（ヘッダの最初）を表す。従って、例えば図２３では、（１１）、（００）、・・・、（１０）、・・・、（０１）というようにＴＡＧが変化する。ＦＩＦＯ３４には、この２ビットのＴＡＧと３２ビットのＲＤとからなる３４ビットのデータが入力されることになる。
【０１４４】
次に、ＦＩＦＯ３４の動作について説明する。
【０１４５】
ＦＩＦＯ３４は、リンクコア２０からのＴＡＧ、ＲＤを受け、Ａ５、Ａ６に示すように、ＤＴＡＧ、ＷＤＡＴＡとして出力する。
【０１４６】
ＦＩＦＯ３４内のＦＩＦＯ状態判断回路３５は、内蔵するカウンターにより、ＦＩＦＯ３４のデータ数（ＦＩＦＯカウント）をカウントする。そして、ＦＩＦＯ３４がフル（データ数＝２）になった場合には、図２３のＡ７に示すようにＦＵＬＬをアクティブ（Ｈレベル）にする。また、ＦＩＦＯ３４が空（データ数＝０）になった場合には、Ａ８に示すようにＥＭＰＴＹをアクティブにする。ＦＩＦＯ３４がフルになったことは、ＦＵＬＬ、ＦＦＵＬＬにより、ＤＭＡＣ４４内のアクセス要求実行回路１９０やリンクコア２０内のシーケンサ１６７に伝えられる。また、ＦＩＦＯ３４が空になったことは、ＥＭＰＴＹにより、ＤＭＡＣ４４内のアクセス要求発生回路１９２に伝えられる。
【０１４７】
次に、ＤＭＡＣ４４の動作について説明する。
【０１４８】
アクセス要求発生回路１９２は、Ａ９に示すようにＥＭＰＴＹが非アクティブ（Ｌレベル）になったこと（ＦＩＦＯ３４が空でないこと）を条件に、Ａ１０に示すようにＷＲＥＱをアクティブにする。そして、バッファマネージャ７０からＷＡＣＫを受け取ると、ＷＲＥＱを非アクティブにする。
【０１４９】
さて、本実施形態では、受信時のバス調停においては、ＤＭＡＣ４４からのアクセス要求の優先順位を最も高くしている。従って、Ａ１０、Ａ１１に示すように、ＤＭＡＣ４４からのＷＲＥＱと、ＣＰＵインターフェース６０やポート用のＤＭＡＣ５４からのＯｔｈｅｒＷＲＥＱとが競合した場合には、ＷＲＥＱの方が優先する。即ち、Ａ１２、Ａ１３に示すように、ＷＡＣＫの方がＯｔｈｅｒＷＡＣＫよりも先にアクティブになる。このように、ＷＲＥＱとＯｔｈｅｒＷＲＥＱが競合した場合に、ＷＲＥＱの方を優先させるのは、以下の理由による。即ち、ＩＥＥＥ１３９４では、ＳＣＳＩなどとは異なり、他のノードからのパケットが転送クロックに同期して次々に転送されてくる。従って、これらの間断なく転送されてくるパケットを優先してＲＡＭ８０に次々に格納する必要があるからである。
【０１５０】
また、本実施形態では、ＣＰＵインターフェース６０やポート用のＤＭＡＣ５４からのアクセス要求をバッファマネージャ７０が受け付けている間は、Ａ１４に示すように、ＤＭＡＣ４４のアクセス要求は所与の期間だけ待たされる。従って、リンクコア２０からのＲＤと、バッファマネージャ７０へのＷＤＡＴＡとは同期しない。この理由により、本実施形態では、ＲＤとＷＤＡＴＡの位相を調整するためのＦＩＦＯ３４を設けている。この場合、ＦＩＦＯ３４は、位相調整のために必要な最低限の段数（好ましくは３段以下、更に好ましくは２段以下）を備えていればよい。
【０１５１】
パケット分離回路１８０に含まれるＴＡＧ判別回路１８２は、ＷＤＡＴＡと共にＦＩＦＯ３４から出力されるＤＴＡＧを判別し、ＷＤＡＴＡが、スタート（ヘッダの最初）、ヘッダ、データ、トレイラーのいずれなのかを判定する。そして、ポインタ更新回路１８４は、この判定結果に基づいて、ヘッダポインタやデータポインタの更新を行う。次に、アドレス発生回路１８８は、更新されたヘッダポインタやデータポインタに基づいて、ＷＤＡＴＡの書き込みアドレスであるＷＡＤＲを発生する。
【０１５２】
より具体的には、例えば、ＷＤＡＴＡがスタート又はヘッダであるとＤＴＡＧに基づき判定された場合は、ポインタ更新回路１８４が、図２５（Ａ）に示すように、ヘッダポインタＨＰのインクリメント（広義には更新）を行う。そして、アドレス発生回路１８８は、図２３のＡ１５に示すように、インクリメントされるヘッダポインタに応じたＷＡＤＲを発生する。
【０１５３】
次に、ＷＤＡＴＡがデータであるとＤＴＡＧに基づき判定された場合は、ポインタ更新回路１８４が、図２５（Ｂ）に示すように、データポインタＤＰのインクリメントを行う。このデータポインタＤＰは、パケット整形回路１６０によりヘッダの第４クワドレットに埋め込まれたＨ４に相当する。アドレス発生回路１８８は、図２３のＡ１６に示すように、インクリメントされるデータポインタに応じたＷＡＤＲを発生する。
【０１５４】
次に、ＷＤＡＴＡがトレイラーであるとＤＴＡＧに基づき判定された場合は、ポインタ更新回路１８４が、図２５（Ｃ）に示すように、ヘッダポインタのインクリメントを行う。そして、アドレス発生回路１８８は、図２３のＡ１７に示すように、インクリメントされるヘッダポインタに応じたＷＡＤＲを発生する。
【０１５５】
なお、最終的には図２５（Ｄ）に示すように、ヘッダポインタは、処理対象となったパケットのヘッダ部分の下側の境界（次のパケットのヘッダ部分の上側の境界）を指すようになる。また、データポインタは、パケットのデータ部分の下側の境界（次のパケットのデータ部分の上側の境界）を指すようになる。ヘッダポインタやデータポインタの最終位置は、受信に失敗がなかった（ＲＦＡＩＬが非アクティブ）ことを条件に、図６のレジスタ４６内のヘッダポインタ設定レジスタやデータポインタ設定レジスタにリストアされる。
【０１５６】
以上のようにして、パケットを分離してヘッダ領域とデータ領域に書き込むことが可能になる。
【０１５７】
なお、ヘッダ領域とデータ領域の境界などの、ＲＡＭ８０を分離する領域の境界（図１６のＰ１〜Ｐ６）の設定は、ＣＰＵインターフェース６０を介してＣＰＵ６６（ファームウェア等）が、図６のレジスタ４６に含まれるポインタ設定レジスタに対して、境界のアドレスを指すポインタを設定することで実現される。
【０１５８】
また、データ領域が複数の領域に分離される場合（例えば図１６に示すようにアイソクロナス転送用と非同期転送用の領域に分離される場合、或いは第１、第２の非同期転送用の領域に分離される場合等）には、例えばｔｃｏｄｅなどのパケットの制御情報に基づき、分離された複数の領域のいずれかにパケットのデータを書き込むようにすることが望ましい。
【０１５９】
より具体的には、図２２に示すように、ＤＭＡＣ４４が、複数のデータポインタ、例えば第１、第２のデータポインタをパケット整形回路１６０に対して渡すようにする（３個以上のデータポインタを渡してもよい）。そして、パケット整形回路１６０は、例えば、アイソクロナス転送時（或いは第２の非同期転送時）にはＤＭＡＣ４４からの第１のデータポインタを選択し、非同転送時（或いは第１の非同期転送時）にはＤＭＡＣ４４からの第２のデータポインタを選択するようにする。即ち、パケット整形回路１６０内のパケット診断回路１４２が、ｔｃｏｄｅなどのパケットの制御情報に基づいて、アイソクロナス転送か非同期転送か（或いは第２の非同期転送か第１の非同期転送か）を判別し、この判別結果に基づき信号ＳＥＬを制御する。そして、バッファ１６８を介してセレクタ１７０に入力される第１、第２のデータポインタのいずれかを選択するようにする。これにより、アイソクロナス転送（或いは第２の非同期転送）のパケットには第１のデータポインタが埋め込まれ、非同期転送（或いは第１の非同期転送）のパケットには第２のデータポインタが埋め込まれるようになる。この結果、データ領域を分離する特定の領域に、連続的にデータを格納することが可能になる。即ち、デジタルカメラにおける動画像データをアイソクロナス転送用データ領域に連続的に格納したり、プリンタにおける印字データを第２の非同期転送用データ領域に連続的に格納したりすること（第１の非同期転送用データ領域にはコマンドデータ、ステータスデータなどの制御用データを格納する）が可能になる。
【０１６０】
また、本実施形態では図２４（Ｂ）に示すように、ヘッダの後ろ側に、ｓｐｄ（データ転送の速度を特定するためのスピードコード情報）、ＢＣ（バスに接続される全てのノードに対して送信されたパケットか否かを示すブロードキャスト情報）、ＨＣＥ（パケットにエラーがあったか否かを示すエラーステータス情報）、ＡＣＫ（ソースノードに返したアクノリッジメント情報）が付加される。これらのｓｐｄ、ＢＣ、ＨＣＥ、ＡＣＫは、図２２のリンクコア２０内のヘッダ＆トレイラー生成回路１６４により生成され、バッファ１６８、セレクタ１７０の機能により付加される。
【０１６１】
また、図２２のエラーチェック回路１６６は、受信パケットのヘッダーＣＲＣをチェックし、受信パケットのヘッダにエラーがあった場合には、ＨＣＥを１に設定する。そして、ＨＣＥが１になると、ＲＦＡＩＬがアクティブになる。そして、ＲＦＡＩＬがアクティブになると、データポインタの最終位置（図２５（Ｄ）のＨ４＋（ｎ＋１））は、図６のレジスタ４６内のデータポインタ設定レジスタにリストアされない。これにより、図１８（Ｂ）で説明した、データポインタＤＰを元に戻しデータ３を無効にする処理が実現される。
【０１６２】
また、図２６（Ａ）に、パケットがセルフＩＤパケットである場合に、ＲＡＭ８０のヘッダ領域に格納されるヘッダ部分のフォーマットを示し、図２６（Ｂ）に、パケットがセルフＩＤパケット以外のＰＨＹパケットである場合に、ヘッダ領域に格納されるヘッダ部分のフォーマットを示す。
【０１６３】
パケットがセルフＩＤ期間中のセルフＩＤパケットである場合には、図２６（Ａ）に示すように、セルフＩＤ期間に受信したパケットか否かを示す情報であるＢＲが１となる。一方、セルフＩＤ期間外のリンクオンパケットやＰＨＹ構成パケットである場合には、図２６（Ｂ）に示すようにＢＲが０になる。このようにすることで、ｔｃｏｄｅが同じ０ｘＥであっても、ファームウェアはこれらのパケットを区別できるようになる。
【０１６４】
なお、図２４（Ｂ）、図２６（Ａ）、（Ｂ）では、ｓｐｄ、ＢＣ、ＨＣＥ、ＡＣＫ、ＢＲを、ヘッダの後ろ側に付加しているが、図２１（Ｂ）で説明したように、これらのｓｐｄ、ＢＣ、ＨＣＥ、ＡＣＫ、ＢＲを、ヘッダの先頭側に付加するようにしてもよい。
【０１６５】
４．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０１６６】
例えば図２７（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図２８（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１８はＣＰＵ５１０のワーク領域として機能する。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０１６７】
ＰＨＹチップ５０２、データ転送制御装置５００を介して、パーソナルコンピュータなどの他のノードから送られてきた印字データは、バス５０４を介して印字処理部５１２に直接送られる。そして、印字データは、印字処理部５１２にて所与の処理が施され、プリントヘッダなどからなる印字部（データを出力するための装置）５１４により紙に印字されて出力される。
【０１６８】
図２７（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図２８（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２８はＣＰＵ５２０のワーク領域として機能する。
【０１６９】
光源、光電変換器などからなる画像読み取り部（データを取り込むための装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部５２４により処理される。そして、処理後の画像データがバス５０５を介してデータ転送制御装置５００に直接送られる。データ転送制御装置５００は、この画像データにヘッダなどを付加することでパケットを生成し、ＰＨＹチップ５０２を介してパーソナルコンピュータなどの他のノードに送信する。
【０１７０】
図２７（Ｃ）に電子機器の１つであるＣＤ−Ｒドライブの内部ブロック図を示し、図２８（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−Ｒをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３８はＣＰＵ５３０のワーク領域として機能する。
【０１７１】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データを取り込むための装置又はデータを記憶するための装置）５３３によりＣＤ−Ｒ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、バス５０６を介してデータ転送制御装置５００に直接送られる。データ転送制御装置５００は、このデータにヘッダなどを付加することでパケットを生成し、ＰＨＹチップ５０２を介してパーソナルコンピュータなどの他のノードに送信する。
【０１７２】
一方、ＰＨＹチップ５０２、データ転送制御装置５００を介して、他のノードから送られてきたデータは、バス５０６を介して信号処理部５３４に直接送られる。そして、信号処理部５３４によりこのデータに所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−Ｒ５３２に記憶される。
【０１７３】
なお、図２７（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０１７４】
本実施形態のデータ転送制御装置を電子機器に用いることで、高速なデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−Ｒからのデータの読み取りや、ＣＤ−Ｒへのデータの書き込みを高速に行うことができるようになる。更に、例えば１つのホストシステムに複数の電子機器を接続して利用したり、複数のホストシステムに複数の電子機器を接続して利用したりすることも容易になる。
【０１７５】
また本実施形態のデータ転送制御装置を電子機器に用いることで、ＣＰＵ上で動作するファームウェアの処理負荷が軽減され、安価なＣＰＵや低速のバスを用いることが可能になる。更に、データ転送制御装置の低コスト化、小規模化を図れるため、電子機器の低コスト化、小規模化も図れるようになる。
【０１７６】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０１７７】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７８】
例えば、本発明のデータ転送制御装置の構成は、図６に示す構成が特に望ましいが、これに限定されるものではない。特に、ブロードキャスト情報やエラーステータス情報や自己識別期間に受信したパケットか否かを示す情報を、パケットの制御情報に付加する発明や、時系列で後ろ側にある所与の情報をパケットの制御情報の先頭側に書き込む発明では、図６のみならず、図８などの種々の構成を採用することができる。
【０１７９】
また、本発明は、ＩＥＥＥ１３９４規格でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＩＥＥＥ１３９４と同様の思想に基づく規格やＩＥＥＥ１３９４を発展させた規格におけるデータ転送にも本発明は適用できる。
【０１８０】
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、非同期転送とアイソクロナス転送について説明するための図である。
【図２】図２（Ａ）、（Ｂ）は、ツリー識別について説明するための図である。
【図３】自己識別について説明するための図である。
【図４】図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、セルフＩＤパケットなどの物理層のパケットのフォーマットを示す図である。
【図５】ＩＥＥＥ１３９４のプロトコル構成について示す図である。
【図６】本実施形態のデータ転送制御装置の構成例を示す図である。
【図７】ヘッダ（制御情報）領域とデータ領域の分離について説明するための図である。
【図８】本実施形態の比較例の構成例について示す図である。
【図９】図８の構成によるデータ転送の手法について説明するための図である。
【図１０】データ転送の手法の他の例について説明するための図である。
【図１１】本実施形態のデータ転送の手法について説明するための図である。
【図１２】受信パケットをヘッダとデータに分離してＲＡＭのヘッダ領域とデータ領域に格納する手法について説明するための図である。
【図１３】ヘッダ領域に格納するヘッダにデータポインタを含ませる手法について説明するための図である。
【図１４】パケット分離回路が渡したデータポインタを、パケット整形回路がパケットのヘッダに付加する手法について説明するための図である。
【図１５】ＴＡＧについて説明するための図である。
【図１６】ＲＡＭの各領域のサイズを可変に制御する手法について説明するための図である。
【図１７】図１７（Ａ）、（Ｂ）は、ブロードキャスト情報をパケットのトレイラーに付加する手法について説明するための図である。
【図１８】図１８（Ａ）、（Ｂ）は、エラーステータス情報をパケットのトレイラーに付加すると共に、パケットにエラーがあった場合にＲＡＭのデータを無効にする手法について説明するための図である。
【図１９】セルフＩＤ期間について説明するための図である。
【図２０】図２０（Ａ）、（Ｂ）は、セルフＩＤ期間に受信したパケットか否かを示す情報を、パケットのトレイラーに付加する手法について説明するための図である。
【図２１】図２１（Ａ）、（Ｂ）は、パケット整形において時系列でパケットの後ろ側に付加された情報を、ＲＡＭにおいてパケットのヘッダの先頭側に書き込む手法について説明するための図である。
【図２２】受信側の構成の一例を示す図である。
【図２３】受信側の動作について説明するためのタイミング波形図である。
【図２４】図２４（Ａ）は、ＩＥＥＥ１３９４規格の非同期パケットのフォーマットであり、図２４（Ｂ）は、ＲＡＭのヘッダ領域に格納される非同期受信パケットのヘッダ部分のフォーマットである。
【図２５】図２５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、ヘッダポインタとデータポインタの更新について説明するための図である。
【図２６】図２６（Ａ）は、パケットがセルフＩＤパケットである場合のヘッダ部分のフォーマットであり、図２６（Ｂ）は、パケットがセルフＩＤパケット以外のＰＨＹパケットである場合のヘッダ部分のフォーマットである。
【図２７】図２７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図２８】図２８（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０  ＰＨＹインターフェース
２０  リンクコア
２２  レジスタ
３０  ＦＩＦＯ（ＡＴＦ）
３２  ＦＩＦＯ（ＩＴＦ）
３４  ＦＩＦＯ（ＲＦ）
４０  ＤＭＡＣ（ＡＴＦ用）
４２  ＤＭＡＣ（ＩＴＦ用）
４４  ＤＭＡＣ（ＲＦ用）
５０  ポートインターフェース
５２  ＦＩＦＯ（ＰＦ）
５４  ＤＭＡＣ（ＰＦ用）
５６  レジスタ
６０  ＣＰＵインターフェース
６２  アドレスデコーダ
６３  データ同期化回路
６４  割り込みコントローラ
６６  ＣＰＵ
６８  クロック制御回路
７０  バッファマネージャ
７２  レジスタ
７４  調停回路
７６  シーケンサ
８０  ＲＡＭ（パケット記憶手段）
９０、９２、９４  バス（第１のバス）
９６、９８  バス（第２のバス）
１００、１０２、１０４、１０５、
１０６、１０７、１０８、１０９  バス（第３のバス）
１１０  バス（第４のバス）
１２０  データ転送制御装置
１２２  ＰＨＹチップ
１２４  アプリケーション層のデバイス
１３０  バス監視回路
１３２  直列・並列変換回路
１４２  パケット診断回路
１６０  パケット整形回路
１６２  ＴＡＧ生成回路
１６４  ヘッダ＆トレイラー生成回路
１６６  エラーチェック回路
１６７  シーケンサ
１６８  バッファ
１７０  セレクタ
１８０  パケット分離回路
１８２  ＴＡＧ判別回路
１８４  ポインタ更新回路
１８８  アドレス発生回路
１９０  アクセス要求実行回路
１９２  アドレス要求発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003543647.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003543647.tif 000013
【図１３】
0003543647.tif 000014
【図１４】
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【図１５】
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【図１６】
0003543647.tif 000017
【図１７】
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【図１８】
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【図１９】
0003543647.tif 000020
【図２０】
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【図２１】
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【図２２】
0003543647.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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