(57)【特許請求の範囲】
【請求項１】
電源線と出力端子に接続され、第１の制御信号が入力される第１の制御端子を有する第１のトランジスタと、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタと、を含み、前記第１、第２の制御信号に基づき、前記出力端子よりデータを出力する出力駆動手段と、
前記電源線及び前記接地線の少なくとも１つと前記出力端子とに接続され、前記出力端子を電源線電位と接地線電位との間の所定電位に設定する少なくとも１つの出力プリセットトランジスタと、
前記データが出力される前に、前記第１、第２の制御信号を制御して前記第１、第２の各トランジスタをOFF状態に設定する設定手段と、
前記設定手段による設定後に、前記出力端子の電位状態に応じて、前記出力プリセットトランジスタのプリセット制御端子と前記出力端子とを短絡させる短絡手段と、
を含むことを特徴とする出力回路。
【請求項２】
請求項１において、
前記短絡手段は、
前記出力端子と前記出力プリセットトランジスタの前記プリセット制御端子との間に接続されるスイッチ手段と、
前記出力端子の電位を検出し、該検出された出力電位に基づき、前記スイッチ手段を制御する出力電位検出手段と、
を有し、
前記データが出力される前に、前記出力端子の電位に応じて前記スイッチ手段が導通し、前記出力プリセットトランジスタが動作することで、前記出力端子を所定電位に設定することを特徴とする出力回路。
【請求項３】
請求項２において、
前記出力プリセットトランジスタは、
前記出力端子と前記電源線に接続され、第３の制御端子を有する第１のプリセットトランジスタと、
前記出力端子と前記接地線に接続され、第４の制御端子を有し、前記第１のプリセットトランジスタと相反する導電型の第２のプリセットトランジスタと、
を有し、
前記スイッチ手段は、
前記第１のプリセットトランジスタの前記第３の制御端子と前記出力端子との間に接続される第１のスイッチ手段と、
前記第２のプリセットトランジスタの前記第４の制御端子と前記出力端子との間に接続される第２のスイッチ手段と、
を有することを特徴とする出力回路。
【請求項４】
電源線と出力端子に接続され、第１の制御信号が入力される第１の制御端子を有する第１のトランジスタと、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタと、を含み、前記第１、第２の制御信号に基づき、前記出力端子よりデータを出力する出力駆動手段と、
前記データが出力される前に、前記第１、第２の制御信号を制御して前記第１、第２の各トランジスタをOFF状態に設定する設定手段と、
前記設定手段による設定後に、前記出力端子の電位状態に応じて、前記第１、第２の制御端子のいずれか一方と前記出力端子とを短絡させる短絡手段と、
を有し、
前記短絡手段は、
前記第１、第２の制御端子の少なくとも一方と前記出力端子との間に接続される第１のスイッチ手段と、
前記出力端子の電位を検出し、該検出された出力電位に基づき、前記第１のスイッチ手段を制御する出力電位検出手段と、
を含み、
前記設定手段は、
前記第１、第２の制御信号を前記第１、第２のトランジスタの前記第１、第２の制御端子に入力することで、前記第１、第２のトランジスタを制御する出力制御手段と、
前記第１のスイッチ手段が接続された前記第１、第２の制御端子の少なくとも一方と、前記出力制御手段との間に接続され、前記出力電位検出手段により制御される第２のスイッチ手段と、
を含み、
前記出力電位検出手段は、前記データが出力される前に、前記第１、第２の制御端子のうちの一方の同一端子にそれぞれ接続された前記第1,第２のスイッチ手段を制御し、前記第２のスイッチ手段を非導通としてデータ出力を禁止した状態とし、かつ前記第１のスイッチング手段を導通として、前記同一端子を有する前記第１、第２のトランジスタの一方を動作させることで、前記出力端子を電源線電位と接地線電位間の前記所定電位に設定することを特徴とする出力回路。
【請求項５】
請求項４において、
前記第２のスイッチ手段は、前記出力制御手段と前記第１、第２の制御端子の少なくとも一方との間を、前記出力電位検出手段の制御に基づいて、導通、非導通に制御されるトランスミッションゲートであることを特徴とする出力回路。
【請求項６】
請求項４において、
前記第２のスイッチ手段は、第１導電型のトランジスタと第２導電型のトランジスタとにより形成され、
前記出力制御手段は、
電源線と前記第１導電型のトランジスタに接続される第３のトランジスタと、
接地線と前記第２導電型のトランジスタに接続される第４のトランジスタと、
を含むことを特徴とする出力回路。
【請求項７】
請求項４において、
前記第１のスイッチ手段は、前記出力端子と前記第１のトランジスタの前記第１の制御端子との間に接続される第１のスイッチと、前記出力端子と前記第２のトランジスタの前記第２の制御端子との間に接続される第２のスイッチと、を有し、
前記第２のスイッチ手段は、前記第１のトランジスタの前記第１の制御端子と前記出力制御手段との間に接続される第３のスイッチと、前記第２のトランジスタの前記第２の制御端子と前記出力制御手段との間に接続される第４のスイッチと、を有し、
前記データが出力される前に、前記出力電位検出手段により、前記第１、第２のスイッチ手段のいずれか一方が導通し、前記第１、第２のトランジスタのいずれか一方が動作することで、前記出力端子が電源電位と接地電位間の所定電位に設定されることを特徴とする出力回路。
【請求項８】
請求項７において、
前記第１のトランジスタ及び前記第２のスイッチのそれぞれは、第１導電型のトランジスタにて形成され、
前記第２のトランジスタ及び前記第１のスイッチのそれぞれは、第２導電型のトランジスタにて形成され、
前記第３のスイッチ及び前記第４のスイッチのそれぞれは、前記第１導電型のトランジスタと前記第２導電型のトランジスタとにより形成されることを特徴とする出力回路。
【請求項９】
請求項７において、
前記第１のトランジスタ、前記第２のスイッチ及び前記第３のスイッチのそれぞれは、第１導電型のトランジスタにて形成され、
前記第２のトランジスタ、前記第１のスイッチ及び前記第４のスイッチのそれぞれは、第２導電型のトランジスタにて形成されることを特徴とする出力回路。
【請求項１０】
電源線電位と接地線電位との間の所定の中間電位に設定した後に、データを出力する出力回路において、
前記データを出力する出力端子と、
前記出力端子に接続され、該出力端子の電圧を降下させて前記出力端子を前記中間電位に設定する電位設定手段と、
を有し、
前記電位設定手段は、
経時的に降下する電圧が入力され、前記電圧の降下に伴い電流が降下し、前記電圧降下に伴う前記電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧が前記電位設定手段の閾値電圧近傍の時に、前記電位設定手段を流れる電流が少ない電流−電圧特性を有することを特徴とする出力回路。
【請求項１１】
電源線電位と接地線電位との間の所定の中間電位に設定した後に、データを出力する出力回路において、
前記データを出力する出力端子と、
前記出力端子に接続され、前記出力端子の電圧を上昇させて前記出力端子を前記中間電位に設定する電位設定手段と、
を有し、
前記電位設定手段は、
経時的に上昇する電圧が入力され、前記電圧の上昇に伴い電流が降下し、前記電圧上昇に伴う前記電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧が前記電位設定手段の閾値電圧近傍の時に、前記電位設定手段を流れる電流が少ない電流−電圧特性を有することを特徴とする出力回路。
【請求項１２】
請求項10又は11において、
前記電位設定手段は、
電源線と出力端子に接続され、第１の制御信号が入力される第１の制御端子を有する第１のトランジスタと、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタと、を含み、前記第１、第２の制御信号に基づき、前記出力端子よりデータを出力する出力駆動手段と、
前記第１、第２の制御信号を前記第１、第２のトランジスタの前記第１、第２の制御端子に入力することで、前記第１、第２のトランジスタを制御する出力制御手段と、
前記第１、第２の制御端子のいずれか一方と前記出力端子との間に接続されるスイッチ手段と、
前記出力端子の電位を検出し、該検出された出力電位に基づき、前記スイッチ手段を制御する出力電位検出手段と、
を含むことを特徴とする出力回路。
【請求項１３】
請求項10又は11において、
前記電位設定手段は、
前記電源線及び前記接地線の少なくとも１つと前記出力端子とに接続され、前記出力端子を電源線電位と接地線電位との間の所定電位に設定する少なくとも１つの出力プリセットトランジスタと、
を含むことを特徴とする出力回路。
【請求項１４】
請求項１〜13のいずれかにおいて、
電源線電位と接地線電位との間の所定の中間電位に設定するプリセット動作は、アドレス信号の遷移変化を検知して発生されるパルス信号に基づき制御されることを特徴とする出力回路。
【請求項１５】
請求項１〜14のいずれかに記載の出力回路を用いた電子機器。
【発明の詳細な説明】
技術分野
本発明は、半導体装置の出力回路に関し、特に高速データ出力と低ノイズ特性を実現した出力回路及びそれを用いた電子機器に関する。
背景技術
近年の半導体装置の微細化に伴い、装置を駆動する電源電圧も低下する傾向がある。このため、電源電圧の低下に比例してアクセスタイムも遅くなるが、この種の装置では、低電圧化と共に高速化が望まれている。
その一方で、複数ビット構成の半導体装置のように、外部回路に対する電流駆動能力（以下能力）の大きいトランジスタから成る出力回路を有する場合、電源線や接地線等の寄生抵抗やインダクタンスに起因するノイズが誘導され、データの誤書き込みや発振などの誤動作を引き起こす。
これらを解決するものとして、データ出力に先立って出力を中間電位に設定する、いわゆる中間電位設定（以下プリセット）回路が知られている。この種の回路例として、例えば特開昭63−112893号、特開昭63−117839号、特開平８−77775号等（以下第１のタイプ）、特開平２−113493号、特開平１−149290号等（以下第２のタイプ）が挙げられる。
第１のタイプの特に特開昭63−112893号（以下従来１）の構成を第23A図に、プリセット動作時の等価回路を第23B図に、その動作波形を第24A図、第24B図に示す。尚、第24A図は出力容量CLが30pF程度の小負荷容量の場合を、第24B図は出力容量CLが100pF以上の大負荷容量の場合を示す。
この装置は、出力端子Doutをプリセット回路200により、NchトランジスタQ2aとPchトランジスタQ1aの能力比で決まる中間電位に設定するものである。例えば、出力端子Doutが始めハイレベル（以下Ｈ）の場合、PchトランジスタQ1aが導通し、ドレイン電圧DNが上昇するので、電流I0N2及び電流I0Nにより出力端子Doutの電位が降下してプリセットされる。
しかしながら、上記装置では、以下のような問題点があった。
（１）プリセット期間中、PchトランジスタQ1a・Q6a、NchトランジスタQ2a・Q12aがすべてON状態となるので、貫通電流Iop2、Ion2、が生じ、消費電力が大きくなる。特に、これは高い電源電圧で問題となる。
（２）また、Ion2は、多ビット出力構成では、プリセット時に内部回路に流れ込む量が顕著となり、ノイズが発生し、周辺回路等が誤動作するという問題点があった。
詳述すると、プリセット期間中では、第24A図、第24B図に示されるように、電流Ion2が電流Ionより大きくなる。ここで、電流Ion2は、出力端子DoutがPchトランジスタQ1aの基板バイアス効果を含む閾値電圧より高い場合に流れる電流である。また、電流Ionは、出力端子D0UTがNchトランジスタQ4aの閾値電圧とPchトランジスタQ1aの基板バイアス効果を含む閾値電圧の加算値より高い場合に流れる電流である。
そして、出力バッファの大きな半導体装置では、出力ノイズによる内部回路の誤動を防ぐために、第23B図のように、VDD1とGND1とを、各々出力ドライバー用の専用電源配線・パッドに接続し、VDD2とGND2とを、各々内部回路用電源配線・パッドに接続する手法を採る。この手法では、比較的大きい電流Ion2が内部回路に流れ込んでしまう。
尚、基板バイアス効果とは、Nchトランジスタでは、ソース電位が接地電位より上昇し、Pchトランジスタでは、ソース電位が電源電位より低下することで、基板が逆バイアスされ閾値が増大し、チャネル抵抗が増大することをいう。
（３）出力容量CLが100pF以上の大容量負荷の場合、第24B図に示す期間tACCのように、出力端子Doutの電位変化が遅くなり、プリセットできない。
この主たる原因は、出力端子Doutが例えばＨの場合、出力端子Doutの降下に伴いPchトランジスタQ1aは基板バイアス効果を受け急激に能力が低下し、NchトランジスタQ2aとの能力比で決まるQ1aのドレイン電圧DNも降下するので、NchトランジスタQ4aは十分な能力が得られないことにある。
また、出力端子Doutが始めＬの場合は、PchトランジスタQ3aはQ3aの閾値電圧とNchトランジスタQ2aの基板バイアス効果を含む閾値電圧の加算値で制限されることに起因する。
（４）3V以下の低電源電圧ではプリセット回路の動作マージンがとれず、低電源電圧での高速アクセスタイムを実現できない。
この主たる原因は、出力端子Doutを、NchトランジスタQ2aとPchトランジスタQ1aの能力比で決まる中間レベルに設定させるには、トランジスタQ1a、Q2aの基板バイアス効果を含む閾値電圧の加算値以上の電源電圧が必要であるが、例えばQ1a、Q2aの閾値電圧を0.7Vに設定した場合、基板バイアス効果により閾値電圧は各々1.5V程度に変調されて加算値が3Vになることに起因する。
一方、出力ドライバーを構成する一対の各トランジスタ間に貫通電流が流れない構成のプリセット回路として上記第２のタイプのものがあり、特に特開平２−113493号（以下従来２）の構成を第25図に、その動作波形を第26A図、第26B図に示す。尚、第26A図は出力容量CLが100pF以上の大負荷容量の場合を、第26B図は出力容量CLが30pF程度の小負荷容量の場合を示す。
第25図の装置は、出力電位検出回路203により出力端子Doutの電位レベルを検出し、出力端子Doutの電位レベルに相反するトランジスタ211又は212のいずれか一方を動作させて、中間電位に設定するものである。
ところが、この装置では特に、出力端子に接続される負荷容量が例えば30pF等のような小負荷容量の場合、以下のような問題点が発生する。
（５）出力端子Doutの電位に応じて各トランジスタ211・212のいずれか一方を動作させるために、出力端子Doutの電位がＨかＬかを判定するのに、前段に設置された出力電位検出回路203にて電位を検出する必要がある。
例えば出力端子DoutがＨの場合には、出力電位検出回路203のうちNANDゲート205出力がＬ、出力ドライバー駆動回路206のNANDゲート207出力DNがＨとなり、Nchトランジスタ212をONさせる。
ここで、出力容量CLが低いと、この検出に必要とされる時間が、例えば出力端子DoutがＨの場合、電流が出力容量CLよりNchトランジスタ212へ向けて流入し、出力端子の電位を降下させる時間より遅くなる。このため、出力電位検出回路203のNANDゲート205が出力端子DoutをＬと判定する前に、Nchトランジスタ212が出力端子Doutの電位を高速に立ち下げ、出力端子Doutの電位レベルを正確に判定できない。
この、出力電位を判定するスピードよりも出力ドライバーが動作するスピードが速い理由は、一般にトランジスタのドレイン電流−ドレイン電圧特性において、ゲート電位が閾値以上にあれば、ドレイン電圧が低い領域でも電流が大きいのに加えて、負荷容量が小さいために、時定数τ＝RC＝（V/I）Ｃが小さくなることに起因する。
したがって、出力電位検出回路203が出力端子DoutをＬと判定しトランジスタ212を0FFする前に、出力端子Doutは0Vまで下がる。その後、NORゲート204が出力端子DoutをＬレベルと判定し、DPがＬになるのでPchトランジスタ211がONする。すると、出力端子Doutは高速に立ち上げられ、第26B図に示されるように、プリセット期間中、出力端子Doutは電源電位と接地電位間を振動する発振が生じる。
このように、小負荷容量の場合、出力ドライバーが出力端子Doutを立ち下げ又は立ち上げるスピードの方が速くなる。このため、プリセット期間中に出力の発振が生じ、高速にON/OFFする出力ドライバーにて電流によるノイズが発生し、誤動作及び不要な消費電流が増加するという問題点があった。
（６）第２のタイプのプリセット回路で、出力ドライバーを構成する一対の各トランジスタのいずれか一方のみをONすることで、一対の各トランジスタ間に貫通電流が流れるのを防止する工夫がなされているものが例えば特開平１−149290号等に開示されている。しかし、この装置では、出力ドライバーの前段に設けられた一対の各トランジスタ間に貫通電流が流れ、上記同様の問題点が発生する。
本発明は、上記した技術の問題点を解決することを課題としてなされたものであって、その目的とするところは、負荷容量に拘わらず高速アクセスタイムを実現すると共に、出力ドライバー、内部回路等における貫通電流の発生を防止し、ノイズを低減することのできる出力回路及びそれを用いた電子機器を提供することにある。
また、本発明の他の目的は、低電源電圧においても高速アクセスタイムを実現することのできる出力回路及びそれを用いた電子機器を提供することにある。
また、本発明のさらに他の目的は、貫通電流の流れないプリセット回路においても、出力端子の負荷容量が低負荷の場合の発振を防止することのできる出力回路及びそれを用いた電子機器を提供することにある。
発明の開示
本発明の出力回路は、第１、第２の制御信号に基づき、出力端子よりデータを出力する出力駆動手段を有する。ここで、出力駆動手段は、電源線と出力端子に接続され、前記第１の制御信号が入力される第１の制御端子を有する第１のトランジスタを有する。さらに、出力駆動手段は、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタを有する。また、出力回路は、前記電源線及び前記接地線の少なくとも１つと前記出力端子とに接続され、前記出力端子を電源線電位と接地線電位との間の所定電位に設定する少なくとも１つの出力プリセットトランジスタを有する。さらに、前記データが出力される前に、前記第１、第２の制御信号を制御して前記第１、第２の各トランジスタをOFF状態に設定する設定手段を有する。さらに、前記設定手段による設定後に、前記出力端子の電位状態に応じて、前記出力プリセットトランジスタのプリセット制御端子と前記出力端子とを短絡させる短絡手段を有する。
本発明によれば、以下の作用効果を有する。
（１）設定手段により第１、第２のトランジスタをOFFにして、プリセット制御端子と出力端子を短絡させると、出力端子とプリセット制御端子の電位が一致する。すなわち、出力端子の電位がロウレベルにある場合は、短絡手段の短絡により、電源線側に接続された出力プリセットトランジスタのプリセット制御端子の電位は0Vに引き下げられる。ついで、出力プリセットトランジスタがONとなり、電源線より電流が供給されて出力端子の電位は上昇し、プリセット制御端子の電位も上昇する。この時、短絡手段はOFF状態の直後に短絡するが、短絡状態を解除すれば、電源線からの電源供給が停止する。
このようにして、出力端子の電位がロウレベルにある時は、出力端子を上昇させて、所定電位に設定することができる。
逆に、出力端子の電位がハイレベルにある場合は、接地線に接続された出力プリセットトランジスタのプリセット制御端子と出力端子とを短絡させれば、出力端子の電位を所定電位にまで降下させることができる。
したがって、出力駆動手段の第１、第２のトランジスタをOFF状態にしてプリセットを行うことができ、出力駆動手段内における貫通電流の発生を防止し、ノイズ等による他の回路の誤動作を防止しながら高速アクセスタイムを実現できる。
加えて、双方の出力プリセットトランジスタは、出力端子の電位上昇、電位降下に応じて、交互に使用するので、出力プリセットトランジスタ間にも貫通電流が流れることはなく、さらに、消費電力、ノイズ等の低減が図れ、周辺回路の誤動作等を防止できる。
（２）出力プリセットトランジスタの出力端子例えばドレイン電極と、プリセット制御端子例えばゲート電極とを短絡させれば、閾値電圧近傍では電流が極端に小さくなる為、出力端子に接続される負荷容量の大小に拘わらず、時定数が大となる。このため、出力電位が電源電位又は接地電位に到達する前に電位を検出でき、出力が発振することはない。
したがって、負荷容量の大小に拘わらずプリセットでき、高速アクセスタイムを実現できる。
（３）出力駆動手段の第１、第２のトランジスタと異なる専用の出力プリセットトランジスタを用いることで、出力電流の電流ピーク・電流変化量できまる出力ノイズ・アクセスタイムの観点から、出力プリセットトランジスタ、第１、第２のトランジスタの電流駆動能力を最適に設定できる。
また、本発明では、前記短絡手段は、前記出力端子と前記出力プリセットトランジスタの前記プリセット制御端子との間に接続されるスイッチ手段を有する。さらに、前記出力端子の電位を検出し、該検出された出力電位に基づき、前記スイッチ手段を制御する出力電位検出手段を有する。そして、前記データが出力される前に、前記出力端子の電位に応じて前記スイッチ手段が導通し、前記出力プリセットトランジスタが動作することで、前記出力端子が所定電位に設定される。
本発明によれば、短絡手段をスイッチ手段と出力電位検出手段で構成することで、出力端子のハイレベル、ロウレベル状態に応じて、少なくとも１つの出力プリセットトランジスタの双方を使い分け、出力端子の上昇、下降を自在に制御できる。これにより、出力プリセットトランジスタに貫通電流が流れることがない。
また、出力プリセットトランジスタの出力端子例えばドレイン電極と、プリセット制御端子例えばゲート電極とを、スイッチ手段にて短絡させれば、閾値電圧近傍で電流が小さくなる。よって、出力端子の負荷容量の大小に拘わらず、中間電位での時定数が大となる。このため、出力端子の電位を検出する場合に、出力電位検出手段の動作速度より速くならず、出力電位が電源電位又は接地電位に到達する前に電位を検出でき、出力が発振することはない。
したがって、負荷容量の大小に拘わらずプリセットでき、高速アクセスタイムを実現できる。
また、本発明では、前記出力プリセットトランジスタは、前記出力端子と前記電源線に接続され、第３の制御端子を有する第１のプリセットトランジスタを有する。さらに、前記出力端子と前記接地線に接続され、第４の制御端子を有する第２のプリセットトランジスタを有する。ここで、第２のプリセットトランジスタは、前記第１のプリセットトランジスタと相反する導電型のトランジスタである。前記スイッチ手段は、前記第１のプリセットトランジスタの前記第３の制御端子と前記出力端子との間に接続される第１のスイッチ手段を有する。さらに、前記第２のプリセットトランジスタの前記第４の制御端子と前記出力端子との間に接続される第２のスイッチ手段を有する。
本発明によれば、第１のスイッチ手段により第１のプリセットトランジスタの第３の制御端子と出力端子とを短絡できる。これにより、出力端子がロウレベルにある時は、第１のプリセットトランジスタに接続された電源線の電流を出力へ供給して、所定電位に設定できる。
一方、第２のスイッチ手段により第２のプリセットトランジスタの第４の制御端子と出力端子とを短絡できる。これにより、出力端子がハイレベルにある時は、出力端子より第２のプリセットトランジスタへ向けて電流を流出して、所定電位に設定できる。
このように、電源線側、接地線側双方に出力プリセットトランジスタを使用することにより、出力がロウレベルからハイレベルに変化する場合のプリセットと、出力がハイレベルからロウレベルに変化する場合のプリセットと、の２重のプリセットができ、さらに高速アクセスタイムを実現でき、低電圧駆動の装置に有効である。
また、本発明では、第１、第２の制御信号に基づき、前記出力端子よりデータを出力する出力駆動手段を有する。ここで、出力駆動手段は、電源線と出力端子に接続され、第１の制御信号が入力される第１の制御端子を有する第１のトランジスタを有する。さらに、出力駆動手段は、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタを有する。さらに、出力回路は、前記データが出力される前に、前記第１、第２の制御信号を制御して前記第１、第２の各トランジスタをOFF状態に設定する設定手段を有する。さらに、前記設定手段による設定後に、前記出力端子の電位状態に応じて、前記第１、第２の制御端子のいずれか一方と前記出力端子とを短絡させる短絡手段を有する。
本発明によれば、以下の作用効果を有する。
（１）設定手段により第１、第２のトランジスタをOFFにして、第１、第２の制御端子のいずれか一方と出力端子を短絡させると、出力端子と第１、第２の制御端子のいずれか一方の電位が一致する。すなわち、出力端子の電位がロウレベルにある場合は、第１の制御端子の電位は0Vに引き下げられ、第１のトランジスタがONとなり、出力端子の電位は上昇し、第１の制御端子の電流も上昇する。この時、短絡手段はOFF状態の直後に短絡するが、短絡状態を解除すれば、電源線からの電源供給が停止する。このようにして、出力端子の電位がローレベルにある時は、出力端子を上昇させて、所定電位に設定することができる。
逆に、出力端子の電位がハイレベルにある場合は、接地線に接地された第２のトランジスタの第２の制御端子と出力端子とを短絡させれば、出力端子の電位を所定電位にまで降下させることができる。
したがって、第１、第２の各トランジスタは、出力端子の電位上昇、電位降下に応じて、交互に使用される。このため、第１、第２のトランジスタ間に貫通電流が流れることなくプリセットを行うことができ、出力駆動手段内における貫通電流の発生を防止し、ノイズ等による他の回路の誤動作を防止しながら高速アクセスタイムを実現できる。
（２）また、一方のトランジスタの出力端子例えばドレイン電極と、制御端子例えばゲート電極とを短絡させれば、閾値電圧近傍では電流が極端に小さくなる為、出力端子に接続される例えば電子回路基板等の装置の容量の大小に関わらず、時定数が大となる。このため、出力電位が電源電位又は接地電位に到達する前に電位を検出でき、出力が発振することはない。
したがって、負荷容量の大小に関わらずプリセットでき、高速アクセスタイムを実現できる。
（３）出力のプリセット動作を既存の出力駆動手段のトランジスタで行うことで、専用のプリセットトランジスタの配置が不要となり、小型化の装置が実現できる。
また、本発明では、前記短絡手段は、前記第１、第２の制御端子の少なくとも一方と前記出力端子との間に接続される第１のスイッチ手段を有する。さらに、前記出力端子の電位を検出し、該検出された出力電位に基づき、前記第１のスイッチ手段を制御する出力電位検出手段を有する。そして、前記データが出力される前に、前記第１のスイッチ手段を導通に制御し、前記第１、第２のトランジスタの少なくとも一方を動作させることで、前記出力端子が電源線電位と接地線電位間の所定電位に設定される。
本発明によれば、以下の作用効果を有する。
短絡手段を、スイッチ手段と出力電位検出手段で達成することで、出力端子のハイレベル、ロウレベル状態に応じて少なくとも１つの出力プリセットトランジスタの双方を使い分け、出力端子の上昇、下降を自在に制御できる。
加えて、第１、第２のトランジスタのON/OFF動作を出力制御手段により制御することで、例えば出力端子がロウレベルにある場合は、出力端子の電位を所定の電位に上昇させて、第１のトランジスタをOFFできる。ここで電流供給が停止し、さらにスイッチ手段をOFF状態にして第１のトランジスタをONすれば、前記所定電位より電源電位までの上昇を容易に実現できる。
逆に、例えば出力端子がハイレベルにある場合は、出力端子の電位を所定の電位に降下させて、第２のトランジスタをOFFできる。ここで電流流出が停止し、さらにスイッチ手段をOFF状態にして第２のトランジスタをONすれば、前記所定電位より接地電位までの下降を容易に実現できる。このように、スイッチ手段等の制御を併せて行うことで、好適な装置を実現できる。
また、本発明では、前記設定手段は、前記第１、第２の制御信号を前記第１、第２のトランジスタの前記第１、第２の制御端子に入力することで、前記第１、第２のトランジスタを制御する出力制御手段を有する。さらに、前記出力制御手段と前記第１、第２の制御端子の少なくとも一方との間に接続され、前記出力電位検出手段により制御される第２のスイッチ手段を有する。そして、前記データが出力される前に、前記第１、第２の制御端子に接続されたいずれか一方の前記第２のスイッチ手段を非導通に制御し、前記データ入力を禁止した状態で、前記第１、第２のトランジスタの一方を動作させることで、前記出力端子が電源線電位と接地線電位間の前記所定電位に設定される。
本発明によれば、以下の作用効果を有する。
（１）第１、第２の制御信号に関わらず、短絡状態を維持できる。すなわち、第１のスイッチ手段の導通により短絡すると、第１、第２の制御端子に接続されたいずれか一方の第２のスイッチ手段は非導通なので、出力駆動手段に第１又は第２の制御信号が供給されない状態である。このため、出力制御手段に制御されずに、独立して第１又は第２のトランジスタのON状態を維持できる。そして、この間に電源線より第１のトランジスタを介して出力端子に電源を供給して、電位を上昇させて所定電位に設定することができる。また、出力端子より電流を接地線に接続された第２のトランジスタ側に流出して、電位を下降させて所定電位に設定することができる。尚、プリセット終了時には、第１のスイッチ手段は非導通、第２のスイッチ手段は導通となり、第１、第２のトランジスタに第１、第２の制御信号が供給される通常の状態に戻ることとなる。
（２）加えて、プリセット時には、第２のスイッチ手段が非導通であることから、出力端子から第１のスイッチ手段を介して内部回路に電流が流れる込むことがなくノイズを低減できる。
また、本発明では、前記第２のスイッチ手段は、前記出力制御手段と前記第１、第２の制御端子の少なくとも一方との間を、前記電力検出手段の制御に基づいて、導通、非導通に制御されるトランスミッションゲートを有する。
本発明によれば、第２のスイッチ手段をトランスミッションゲートで構成することで、回路構成が簡略化される。
また、本発明では、前記第２のスイッチ手段は、第１導電型のトランジスタと第２導電型のトランジスタとにより形成される。さらに、前記出力制御手段は、電源線と前記第１導電型のトランジスタに接続される第３のトランジスタと、接地線と前記第２導電型のトランジスタに接続される第４のトランジスタと、を有する。
本発明によれば、第２のスイッチ手段と共に、出力制御手段の一部をトランジスタにて構成することで、回路構成がさらに簡略化できる。
また、本発明では、前記第１のスイッチ手段は、前記出力端子と前記第１のトランジスタの前記第１の制御端子との間に接続される第１のスイッチを有する。さらに、前記出力端子と前記第２のトランジスタの前記第２の制御端子との間に接続される第２のスイッチを有する。前記第２のスイッチ手段は、前記第１のトランジスタの前記第１の制御端子と前記出力制御手段との間に接続される第３のスイッチを有する。さらに、前記第２のトランジスタの前記第２の制御端子と前記出力制御手段との間に接続される第４のスイッチを有する。そして、前記データが出力される前に、前記出力電位検出手段により、前記第１、第２のスイッチ手段のいずれか一方が導通し、前記第１、第２のトランジスタのいずれか一方が動作することで、前記出力端子が電源電位と接地電位間の所定電位に設定される。
本発明によれば、上昇下降のいずれか一方だけではなく、上昇、下降の双方の電位設定が、本発明装置のみで可能となる。したがって、出力がロウレベルからハイレベルに変化する場合のプリセットと、出力がハイレベルからロウレベルに変化する場合のプリセット、の２重のプリセットができ、さらに高速アクセスタイムを実現でき、低電圧駆動の装置に有効である。
また、本発明では、前記第１のトランジスタ及び前記第２のスイッチのそれぞれは、第１導電型のトランジスタにて形成される。さらに、前記第２のトランジスタ及び前記第１のスイッチのそれぞれは、第２導電型のトランジスタにて形成される。さらに、前記第３のスイッチ及び前記第４のスイッチのそれぞれは、前記第１導電型のトランジスタと前記第２導電型のトランジスタとにより形成される。
本発明によれば、出力駆動手段の第１、第２のトランジスタと、出力端子を短絡する各スイッチと、をトランジスタで形成することで、信号配線を少なくして、回路規模、レイアウト面積が簡素化され、装置の小型化が実現できる。
また、本発明では、前記第１のトランジスタ、前記第２のスイッチ及び前記第３のスイッチのそれぞれは、第１導電型のトランジスタにて形成される。さらに、前記第２のトランジスタ、前記第１のスイッチ及び前記第４のスイッチのそれぞれは、第２導電型のトランジスタにて形成される。
本発明によれば、全てのスイッチを各々単一のトランジスタで構成でき、回路規模、レイアウト面積がさらに縮小でき、さらに小型の装置が実現できる。特に、8bit・16bit・32bit等出力端子の多い例えば半導体装置等ではチップサイズの縮小が実現される。
また、本発明では、電源線電位と接地線電位との間の所定の中間電位に設定した後に、データを出力する出力回路において、前記データを出力する出力端子を有する。さらに、前記出力端子に接続され、該出力端子の電圧を降下させて前記出力端子を前記中間電位に設定する電位設定手段を有する。前記電位設定手段は、経時的に降下する電圧が入力され、前記電圧の降下に伴い電流が降下し、前記電圧降下に伴う前記電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧が前記電位設定手段の閾値電圧近傍の時に、前記電位設定手段を流れる電流が少ない電流−電圧特性を有する。
本発明によれば、出力端子の電位を降下させる場合であって、出力端子の電位がハイレベルにある場合には、先ず電位設定手段により中間電位にまで出力端子の電位を下降させる。この時、電位設定手段の閾値近傍では、電流を少なくできる。このため、出力端子に接続される回路等の容量が小さい場合でも、時定数を大きくすることができ、中間電位での放電のスピードを、出力端子の電位を検出する手段の動作速度より遅くできる。したがって、出力端子が過放電により降下しすぎる前に、出力端子の電位状態を検出でき、周辺装置の誤動作等を防止できる。
また、本発明では、電源線電位と接地線電位との間の所定の中間電位に設定した後に、データを出力する出力回路において、前記データを出力する出力端子を有する。さらに、前記出力端子に接続され、前記出力端子の電圧を上昇させて前記出力端子を前記中間電位に設定する電位設定手段を有する。前記電位設定手段は、経時的に上昇する電圧が入力され、前記電圧の上昇に伴い電流が降下し、前記電圧上昇に伴う前記電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧が前記電位設定手段の閾値電圧近傍の時に、前記電位設定手段を流れる電流が少ない電流−電圧特性を有する。
本発明によれば、出力端子の電位を上昇させる場合であって、出力端子の電位がロウレベルにある場合には、先ず電位設定手段により中間電位にまで出力端子の電位を上昇させる。この時、電位設定手段の閾値近傍では、電流を少なくできる。このため、出力端子に接続される回路等の容量が小さい場合でも、時定数を大きくすることができるので、中間電位での充電のスピードを、出力端子の電位を検出する手段の動作速度より遅くできる。よって、出力端子が上昇し過ぎる前に、出力端子の電位状態を検出でき、周辺装置の誤動作等を防止できる。したがって、プリセット電位設定を確実に実行できる。
また、本発明では、前記電位設定手段は、前記第１、第２の制御信号に基づき、前記出力端子よりデータを出力する出力駆動手段を有する。ここで、出力駆動手段は、電源線と出力端子に接続され、第１の制御信号が入力される第１の制御端子を有する第１のトランジスタを有する。さらに、出力駆動手段は、接地線と前記出力端子に接続され、第２の制御信号が入力される第２の制御端子を有する第２のトランジスタを有する。さらに、電位設定手段は、前記第１、第２の制御信号を前記第１、第２のトランジスタの前記第１、第２の制御端子に入力することで、前記第１、第２のトランジスタを制御する出力制御手段を有する。さらに、前記第１、第２の制御端子のいずれか一方と前記出力端子との間に接続されるスイッチ手段を有する。さらに、前記出力端子の電位を検出し、該検出された出力電位に基づき、前記スイッチ手段を制御する出力電位検出手段を有する。
本発明によれば、出力電位検出手段を設けた場合、出力端子が小負荷容量であっても、出力端子の電位状態を正確に判定することができ、出力電位検出手段の誤動作等を防止できる。
また、出力駆動手段の第１、第２のトランジスタのいずれかを、出力電位を上昇させる場合、又は降下させる場合のいずれかの前記電位設定手段の電圧−電流特性に対応させることができ、電位設定手段を実現することが可能となる。
さらに、出力電位検出手段を用いた出力端子の電位設定は、出力制御手段の制御により、出力駆動手段の第１、第２のトランジスタをOFFにし、出力電位検出手段によりスイッチ手段を制御することでなされる。この際の、電位の上昇・下降は、いずれかのスイッチ手段のスイッチング動作により、第１、第２のいずれかのトランジスタを動作させることで制御できる。
また、本発明では、前記電位設定手段は、前記電源線及び前記接地線の少なくとも１つと前記出力端子とに接続され、前記出力端子を電源線電位と接地線電位との間の所定電位に設定する少なくとも１つの出力プリセットトランジスタを有する。
本発明によれば、電位設定手段の電圧−電流特性を出力プリセットトランジスタの各トランジスタの特性として利用できる。
また、本発明では、電源線電位と接地線電位との間の所定の中間電位に設定するプリセット動作は、アドレス信号の遷移変化を検知して発生されるパルス信号に基づき制御される。
これにより、例えば非同期型の半導体記憶装置等にも、本発明の出力回路を使用することができる。
また、本発明に係る電子機器は、上記の出力回路を用いた電子機器にて構成される。
本発明によれば、低消費電力の電子機器を実現でき、しかも、ノイズ等を確実に低減して電子機器内の他の装置の誤動作等を防止できる。
【図面の簡単な説明】
第１図は、本発明に係る半導体装置の全体構成を示すブロック図である。
第２図は、本発明に係る実施の形態１の出力回路を示す回路図である。
第3A図は、第２図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第3B図は、第２図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第4A図は、本発明の出力回路において、Pchトランジスタのゲート電極とドレイン電極を短絡させた場合を示す回路図である。
第4B図は、第4A図の回路図において、電流Ｉと出力端子Doutの電位Ｖとの関係を示す特性図である。
第4C図は、本発明の出力回路において、Nchトランジスタのゲート電極とドレイン電極とを短絡させた場合を示す回路図である。
第4D図は、従来の出力回路のNchトランジスタの部分を示す回路図である。
第4E図は、第4C図の回路図における電流Ｉと出力端子Doutの電位Ｖとの関係と、第4D図の回路図における電流I2と出力端子Doutの電位Ｖとの関係と、を比較した特性図である。
第5A図は、プリセットなしの出力回路のデータアクセス時間Ｔと電源電圧Ｖとの関係を示す図である。
第5B図は、従来の出力回路のデータアクセス時間Ｔと電源電圧Ｖとの関係を示す図である。
第5C図は、本発明の出力回路のデータアクセス時間Ｔと電源電圧Ｖとの関係を示す図である。
第６図は、本発明の実施の形態２の出力回路を示す回路図である。
第7A図は、第６図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第7B図は、第６図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第８図は、本発明の実施の形態３の出力回路を示す回路図である。
第9A図は、第８図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第9B図は、第８図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第10図は、本発明の実施の形態４の出力回路を示す回路図である。
第11A図は、第10図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第11B図は、第10図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第12図は、本発明の実施の形態５の出力回路を示す回路図である。
第13A図は、第12図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第13B図は、第12図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第14図は、本発明の実施の形態６の出力回路を示す概略回路図である。
第15図は、第14図の出力回路の詳細を示す回路図である。
第16A図は、第15図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第16B図は、第15図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第17図は、本発明の実施の形態７の出力回路を示す回路図である。
第18図は、本発明の実施の形態８の出力回路を示す回路図である。
第19図は、本発明の実施の形態９の出力回路を示す回路図である。
第20A図は、第19図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第20B図は、第19図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第21図は、本発明の実施の形態10の出力回路の回路図である。
第22A図は、第21図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第22B図は、第21図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第23A図は、従来技術１の半導体装置の出力回路を示す回路図であり、第23B図は、第23A図の出力回路のうち、プリセット時に動作するトランジスタを示す回路図である。
第24A図は、第23A図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図であり、第24B図は、第23A図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図である。
第25図は、従来技術２の半導体装置の出力回路を示す回路図である。
第26A図は、第25図の出力回路において、出力容量が大負荷容量の場合を示す動作波形図であり、第26B図は、第25図の出力回路において、出力容量が小負荷容量の場合を示す動作波形図である。
第27図は、第21図を出力回路のアドレス遷移検出回路の動作を示す動作波形図である。
発明を実施するための最良の形態
以下、本発明の好適な実施の形態の一例について図面を参照して具体的に説明する。
［実施の形態１］
＜全体構成について＞
先ず、本発明の特徴的な構成である出力回路に先立って、出力回路を用いた電子機器の一例としての半導体記憶装置の全体構成について第１図を用いて説明する。
半導体記憶装置例えばRAMは、第１図に示すように、行列状に配列され、図示しないビット線、ワード線を含むメモリセルアレイ１を有する。
そして、制御手段例えばCPUから出力されるアドレス信号Aiをアドレス入力部３に入力することで、WL（ワードライン）デコーダ２・カラムゲート４を介してワード線・ビット線に選択的にアクセスし、特定のメモリセル位置を指定する。
ここで、読出しの場合は、メモリセルからの信号をカラムゲート４を介してセンスアンプ５にて増幅し、出力回路10にてI/0に出力される。この時、制御部６によりセンスアンプ５、出力回路10を動作可能にしておく。
一方、書込みの場合は、I/Oからの信号をライト制御部７にてデータを処理し、データバス（DB）に送ると共に、WLデコーダ２・カラム４を介してメモリセルアレイ１内のワード線・ビット線を選択し、メモリセルにデータを書き込む。この時、制御部６によりセンスアンプ５、出力回路10を停止しておく。
尚、半導体記憶装置例えばROMの場合は、上記書込みに必要な構成を削除することで構成される。
＜出力回路について＞
ここで、本発明の特徴的な構成である出力回路について第２図を用いて説明する。
本発明の出力回路は、データＤ・xDが出力される前に、出力端子Doutを電源線電位と接地線電位との間の所定電位に設定する回路である。また、出力回路は、出力駆動手段30、出力プリセットトランジスタ40、短絡手段50及び設定手段22Aを含む。
出力駆動手段30は、電源線と出力端子Doutに接続される第１のトランジスタとしてのPchトランジスタ31と、接地線と出力端子Doutに接続される第２のトランジスタとしてのNchトランジスタ32と、を含む。そして、各トランジスタ31・32の第１、第２の制御端子例えばゲート電極DP、ゲート電極DNに入力される第１、第２の制御信号に基づき、出力端子DoutよりデータＤ・xDを出力する。
出力プリセットトランジスタ40は、電源線及び接地線の少なくとも１つと出力端子Doutとに接続され、出力端子Doutを電源線電位と接地線電位との間の所定電位に設定する機能を有する。また、出力プリセットトランジスタ40は、出力端子Doutと電源線に接続される第１のプリセットトランジスタとしてのPchトランジスタ41を有する。さらに、出力端子Doutと接地線に接続され、第１のプリセットトランジスタと相反する導電型の第２のプリセットトランジスタとしてのNchトランジスタ42を有する。
短絡手段50Aは、後述するパルス発生期間中の設定手段22Aによる設定（各トランジスタ31・32をOFF状態にする）後に、出力端子Doutの電位状態に応じて、出力プリセットトランジスタ40の少なくとも一方の制御端子（例えばゲート電極GP、ゲート電極GN）と、出力端子Doutと短絡させる機能を有する。また、短絡手段50Aは、スイッチ手段60、出力電位検出手段70を含む。
スイッチ手段60は、出力端子Doutと出力プリセットトランジスタ40のゲート電極との間に接続されるものである。また、スイッチ手段60は、Pchトランジスタ41の第３の制御端子としてのゲート電極GPと出力端子Doutとの間に接続される第１のスイッチ62を有する。さらに、Nchトランジスタ42の第４の制御端子としてのゲート電極GNと出力端子Doutとの間に接続される第２のスイッチ64を有する。
第１のスイッチ62は、Pchトランジスタ62a、Nchトランジスタ62bよりなるトランスミッションゲートにて形成される。第２のスイッチ64は、Pchトランジスタ64a、Nchトランジスタ64bよりなるトランスミションゲートにて形成される。
出力電位検出手段70は、出力端子の電位を検出し、該検出された出力電位に基づき、スイッチ手段60を制御する機能を有する。また、出力電位検出手段70は、出力端子Doutの電位により第１のスイッチ62を制御するNORゲート71・インバータ72を有する。さらに、出力端子Doutの電位により第２のスイッチ64を制御するNANDゲート73・インバータ74を有する。
ここで、NORゲート71とNANDゲート73は、プリセット制御信号PSETで制御される。また、プリセット制御信号PSETがＬの時は第１、第２のスイッチ62・64は非導通になり、プリセット制御信号PSETがＨの時には出力端子Doutの電位レベルに応じて、第１、第２のスイッチ手段62・64のいずれかが導通になる。
設定手段22Aは、センスアンプからの出力であるデータＤ・xDが出力される前であって、例えばアドレス信号Aiの変化を検知して発生するパルスであるプリセット制御信号PSETのパルス発生期間中（例えば第3A図ではハイレベルの期間）に、各トランジスタ31・32のゲート電極DP・DNに入力される各制御信号（例えば第3A図に示すDP・DNで示される信号）を制御して各トランジスタ31・32をOFF状態に設定する機能を有する。この設定手段22Aは、出力制御手段80を含む。
出力制御手段80は、制御信号を各トランジスタ31・32のゲート電極DP・DNに入力することで、出力駆動手段30の各トランジスタ31・32を制御する機能を有する。また、出力制御手段80は、内部データＤと出力制御信号OEに基づき、Nchトランジスタ32を制御するNANDゲート82・インバータ83を有する。さらに、内部データxDと出力制御信号OEに基づき、Pchトランジスタ31を制御するNANDゲート81を有する。
＜動作について＞
次に、上述した構成を有する出力回路の動作について第２図、第3A図及び第3B図を用いて説明する。第３図は、図２の回路の動作波形を示すタイミング図であり、出力駆動手段の電流波形Iop・Ion及び出力プリセットトランジスタの電流波形Ipsp、Ipsnも併せて示している。特に、第3A図は出力容量CLが100pF以上の大負荷容量の場合、第3B図はCLが数pF程度の小負荷容量の場合を示す。
（ｉ）CL＝大負荷容量
A.出力端子Doutがロウレベル（以下Ｌ）→ハイレベル（以下Ｈ）の場合
第3A図において、100pF程度の出力容量が接続された出力端子Doutが、アドレス入力Ai変化に伴いＬからＨに変化する場合の動作を説明する。
アドレス入力Aiの変化に応答した図示しない内部データＤの変化により、ゲート電極DNのゲート信号が立ち下がりNchトランジスタ32はOFFとなる。また、Pchトランジスタ31もOFFとなっている（ステップ（以下Ｓ）A1）。
同時に、例えばアドレス入力Aiの変化に応答して発生されるプリセット制御信号PSETがＨになると、出力電位検出手段70が活性化され、出力端子Doutの電位レベルの判定を行う。
この時、出力端子DoutがＬであるのでNORゲート71の出力V1がＨとなり、第１のスイッチ62が導通、第２のスイッチ64は非導通となる（Ｓ−A2）。
次いで、Pchトランジスタ41のゲート電極GPとドレイン電極である出力端子Doutが短絡され同電位となる。このため、出力端子Dout（100pF）の方がゲート電極GP（一般に数pF程度）より容量が大きいのでゲート電極GPはほぼ0Vに引き下げられる。
従って、Pchトランジスタ41が導通（ON）となり、電流Ipspにより出力端子Doutは上昇し始める。
そして、出力端子Doutとゲート電極GPは同電位であるから出力端子Doutと共にGPの電位も上昇する（Ｓ−A3）。
ここで、スイッチ手段62によりPchトランジスタ41のゲート電極GPとドレイン電極とが短絡される（第4A図参照）と、Pchトランジスタ41の特性は、第4B図のようになる。すなわち、Pchトランジスタの特性は、出力端子Doutが0VならONで、ONすると出力端子Doutを電位上昇と共に、Pchトランジスタ41のゲート・ソース間電圧が降下するため電流駆動能力（以下能力）が低下する。尚、閾値近傍で電流が低い状態である。したがって、電流Ipspの量が減少して、出力端子Doutの上昇率は低下する（Ｓ−A4）。
やがて、出力端子Doutの電位が出力電位検出手段70のNORゲート71のロジックレベル以上になる場合、又は、プリセット制御信号PSETがＬになる場合は、NORゲート71の出力V1はＬになる。
そして、第１のスイッチ62は非導通に、ゲート電位GPはトランジスタ91により電源電位となり、Pchトランジスタ41はOFFとなり、プリセット動作を停止する（Ｓ−A5）。
ここで、予めNANDゲート73のロジックレベルをNORゲート71のロジックレベルより高く設定しておくことで、第２のスイッチ64は導通せず、Nchトランジスタ42も導通しない。
こうして出力端子Doutは中間電位に設定される。その後、新しいアドレスに従い図示しない内部データxDがＨになり、Pchトランジスタ31がONして出力端子Doutは電源電位まで上昇する（Ｓ−A6）。
B.出力端子DoutがＨ→Ｌの場合
出力端子DoutがＨからＬデータを出力する場合は、アドレス入力Aiの変化に応答した図示しない内部データxDの変化により、ゲート電極DPのゲート信号が立ち上がりPchトランジスタ31はOFFとなる。また、Nchトランジスタ32もOFFとなっている（Ｓ−B1）。
同時に、例えばアドレス入力Aiの変化に応答して発生されるプリセット制御信号PSETがＨになると、出力電位検出手段70が活性化され、出力端子Doutの電位レベルの判定を行う。
ここで、出力端子DoutがＨであるのでNANDゲート73の出力V2がＬとなり、第１のスイッチ62が非導通、第２のスイッチ64は導通となる（Ｓ−B2）。
そして、Nchトランジスタ42のゲート電極GNとドレイン電極である出力端子Doutが短絡され同電位となる。このため、出力端子Dout（100pF）の方がGN（一般に数pF程度）より容量が大きいのでGNはほぼ電源電位に引き上げられる。
従って、Nchトランジスタ42が導通（ON）となり、電流Ipsnにより出力端子Doutは下降し始める。そして、出力端子DoutとGNは同電位であるから出力端子Doutと共にゲート電極GNの電位も下降する（Ｓ−B3）。
ここで、第２のスイッチ64によりNchトランジスタ42のゲート電極GNとドレイン電極とが短絡される（第4C図参照）と、Nchトランジスタ42の特性は、第4E図のようになる。すなわち、Nchトランジスタの特性は、出力端子Doutが電源電圧ならONで、ONすると出力端子Doutの電位下降と共に、Nchトランジスタ41のゲート・ソース間電圧が降下するため能力が低下する。尚、閾値近傍で電流は低い状態である。したがって、電流Ipsnの量が減少して、出力端子Doutの下降率は低下する（Ｓ−B4）。
やがて、出力端子Doutの電位が出力電位検出手段70のNANDゲート73のロジックレベル以下になる場合、又は、プリセット制御信号PSETがＬになる場合は、NANDゲート73の出力V2はＨになる。
そして、第２のスイッチ64は非導通に、ゲート電位GNはトランジスタ92により0Vとなり、Nchトランジスタ42はOFFとなり、プリセット動作を停止する（Ｓ−B5）。
ここで、予めNANDゲート73のロジックレベルをNORゲート71のロジックレベルより高く設定しておくことで、第１のスイッチ62は導通せず、Pchトランジスタ41も導通しない。
こうして出力端子Doutは中間電位に設定される。その後、新しいアドレスに従い内部データＤがＨになり、Nchトランジスタ32がONして出力端子Doutは0Vまで下降する（Ｓ−B6）。
（ii）CL＝小負荷容量
A.出力端子DoutがＬ→Ｈの場合
次に、出力端子Doutに小負荷容量が接続された出力端子Doutが、アドレス入力Aiの変化に従いＬからＨに変化する場合の動作を第２図及び第3B図を用いて説明する。
上述のＳ−A1〜Ｓ−A2の動作と同様、第１のスイッチ62が導通となる。
ここで、ゲート電極GPと出力端子Doutが同電位となるが、出力端子Doutの端子容量とゲート電極GPが同程度の容量であるので、出力端子Doutは、出力端子Dout・ゲート電極GPの容量比で決まる中間電位になる。
その後、Ｓ−A3同様、Pchトランジスタ41がONするため出力端子Doutが上昇する。
ここで、Ｓ−A4において、Pchトランジスタ41の閾値電圧近傍では、Pchトランジスタ41の能力が極端に低下する。このため、時定数τ＝RC＝（V/I）Ｃは、Ｃが小負荷容量であっても電流が小さいため、大きくなる。
従って、出力端子Doutが中間電位にある時は、出力端子Doutの電位が上昇する速度が、出力電位検出手段80の動作速度より速くならず、従来のような発振を防止できる。
これにより、プリセット制御信号PSETがＨであっても、出力端子Dout電位がNORゲート71のロジックレベル以上になれば、第１のスイッチ62は非導通、ゲート電極GPの電位は電源電位となり、Pchトランジスタ41は出力端子Doutが中間電位にある状態で、OFFとなり、プリセット動作を停止する（Ｓ−A5）。
その後、図示しない内部データxDがＨになり、Pchトランジスタ31により出力端子Doutは電源電位になる（Ｓ−A6）。
B.出力端子DoutがＨ→Ｌの場合
また、出力端子DoutがＨからＬデータを出力する場合は、上述のＳ−B1〜Ｓ−B2の動作と同様、スイッチ手段64が導通となる。
ここで、ゲート電極GNと出力端子Doutが同電位となるが、出力端子Doutの端子容量とGNが同程度の容量であるので、出力端子Doutは、出力端子Dout・GNの容量比で決まる中間電位になる。
その後、Ｓ−B3同様、Nchトランジスタ42がONするため出力端子Doutが下降する。
ここで、Ｓ−A4において、Nchトランジスタ42の閾値電圧近傍では、Nchトランジスタ42の能力が極端に低下する。
すなわち、従来装置で前述の従来２の構成により、Nchトランジスタを用いて出力端子の電位を降下させる場合は、プリセット動作中第4D図に示すような回路で構成されているために、出力電圧−電流特性は、第4E図の点線で示すI2のように、出力電圧Doutの電位が0V近傍でも電流が大きかった。このため、容量が小さい場合には、時定数τ＝RC＝（V/I）Ｃが小さく、出力端子Doutが立ち下がるスピードが、出力電位検出手段が検出するスピードより速く、誤判断して発振してしまうという問題点があった。
これに対して、本例では、第4C図のように、ゲート電極とドレイン電極が短絡されているために、Nchトランジスタは、第4E図のＩのような特性となり、閾値Vth近傍で、電流が小さくなる。
したがって、出力端子Doutの電位を降下させる際に、閾値Vth近傍では、電流が極端に少なくできる。このため、出力端子Doutに接続される回路等の容量が小さい場合でも、時定数を大きくすることができる。
これにより、出力端子Doutを検出する場合に、中間電位での放電のスピードを出力電位検出手段70の動作速度より遅くでき、出力端子が過放電する前に、出力端子の電位状態を検出でき、出力での発振等が発生せず、周辺装置の誤動作等を防止できる。
やがて、プリセット制御信号PSETがＨであっても、出力端子Dout電位がNANDゲート73のロジックレベル以下になれば、第２のスイッチ64は非導通、ゲート電位GNは0Vとなり、Nchトランジスタ42は出力端子Doutが中間電位にある状態で、OFFとなり、プリセット動作を停止する（Ｓ−B5）。
その後、Ｓ−B6同様、出力端子Doutは接地線電位まで下げられる。
次に、本出力回路の他の特徴を説明する。
ここで、本例の出力回路は、第5C図に示すような特性をも有する。第５図は、データが確定する時間（アクセスタイム）と電源電圧との関係を示す図であり、電源電圧仕様3V±10％（2.7〜3.3V）の半導体装置の特性図である。第5A図はプリセットなしの場合、第5B図は従来の場合、第5C図は本例の場合をそれぞれ示す。
同図によれば、電源電圧が大きくなっている場合でも、アクセスタイムが速くなり、電源電圧の幅が広がる。したがって、出力回路を各種装置に適用する際の汎用性が高まる。
加えて、電源電圧がほぼ4.0V以下では、リアクセスすることなく、かつ、データが確定する時間（アクセスタイム）も、従来タイプ、プリセットなしのタイプに比して、速くなる。このため、負荷容量に拘わらずノイズが低減できると共に、高速アクセスタイムも実現でき、この点からも汎用性が高まる。
以上のように本実施の形態１によれば、以下の効果を有する。
（１）出力駆動手段の各トランジスタがOFF状態でプリセットを行うことができ、出力駆動手段内における貫通電流の発生を防止し、ノイズ等による他の回路の誤動作を防止しながら高速アクセスタイムを実現できる。また、低消費電流である。
（２）双方の出力プリセットトランジスタは、出力端子の電位上昇、電位降下に応じて、交互に使用するので、出力プリセットトランジスタ間にも貫通電流が流れることはない。さらに、消費電力、ノイズ等の低減が図れ、回路全体の誤動作を防止できる。
（３）電源線側、接地線側双方に出力プリセットトランジスタを使用することにより、出力がロウレベルからハイレベルに変化する場合のプリセットと、出力がハイレベルからロウレベルに変化する場合のプリセットと、の２方向のプリセットができ、さらに高速アクセスタイムを実現でき、低電圧駆動の装置に有効である。
（４）出力高負荷条件では、出力プリセットトランジスタが十分に大きい駆動能力で高速に出力端子を中間電位に設定し、低負荷条件ではプリセット期間中に出力の発振することなくプリセット動作を行う。このため、高速アクセス、低消費電流、低ノイズを実現できる。特に、８ビット、16ビット、32ビットなど複数出力端子を持つ装置にはその効果が大きく、半導体記憶装置に使用すれば高速化に貢献する。
（５）出力駆動手段の第１、第２のトランジスタと異なる専用のプリセットトランジスタを用いることにより、出力電流Ipsn・Ion及びIpsp・Iopの電流ピーク、電流変化量で決まる出力ノイズ及びアクセスタイムの観点から、第１、第２の各トランジスタ・出力プリセットトランジスタの各々のトランジスタの電流駆動能力を最適に設定することが可能となる。したがって、高速アクセス、低ノイズな装置を実現できる。
（６）プリセット期間中、出力端子からスイッチ手段を介して内部回路に電流が流れる込むことがなく低ノイズである。
（７）出力プリセットトランジスタのドレイン電極とゲート電極を短絡させれば、閾値電圧近傍では、電流が極端に小さくなる。このため、出力端子に接続される負荷容量の大小に関わらず、時定数が大となり、出力端子の電位を検出する場合に、出力電位検出手段の動作速度より速くならない。よって、出力電位が電源電位又は接地電位に到達する前に電位を検出でき、出力が発振することはない。したがって、負荷容量の大小に関わらずプリセットでき、高速アクセスタイムを実現できる。
［実施の形態２］
次に、本発明に係る実施の形態２について、第６図及び第７図に基づいて説明する。尚、前記実施の形態１と実質的に同様の構成に関しては説明を省略し、異なる部分について述べる。
本実施の形態２の出力回路は、第６図に示すように、上記実施の形態１において、出力端子DoutがＨ→Ｌに変化する場合のみに、中間電位を設定する構成としたものである。
この場合、出力プリセットトランジスタ40は、Nchトランジスタ42のみの構成、出力電位検出手段70は、NANDゲート73・インバータ74のみの構成、スイッチ手段60は、第２のスイッチ64のみの構成である。また、動作波形はＬ→Ｈに変化する場合以外は、第３図と同様となる。
尚、本例では、出力プリセットトランジスタ40と短絡手段50Bにより電位設定手段20Aを構成している。
この電位設定手段20Aは、第６図に示すように、出力端子Doutに接続され、出力端子Doutの電圧を降下させて出力端子Doutを所定電圧に設定する機能を有する。また、電位設定手段20Aは、第4E図に示すように、経時的に降下する電圧Ｖが入力され、電圧Ｖの降下に伴い電流Ｉが降下し、電圧降下に伴う電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧Ｖが電位設定手段20Aの閾値電圧Vth近傍の時に、電位設定手段20Aを流れる電流Ｉが少ない電流−電圧特性を有するものである。
したがって、電位設定手段20Aの構成は、上記第６図の構成に限らず、要は、第4E図に示す特性を有する何らかの手段にて構成したものであっても良い。
そして、出力端子Doutの電位を降下させる場合であって、出力端子Doutの電位が閾値近傍では、電流が極端に少なくできる。
このため、出力端子に接続される回路等の容量が小さい場合でも、時定数を大きくすることができるので、中間電位での放電のスピードを出力電位検出手段の動作速度より遅くできる。
したがって、出力端子が過放電により降下し過ぎる前に、出力端子の電位状態を検出でき、周辺装置の誤動作等を防止できる。
［実施の形態３］
次に、本発明に係る実施の形態３について、第８図及び第９図に基づいて説明する。
本実施の形態３の出力回路は、第８図に示すように、上記実施の形態１において、出力端子DoutがＬ→Ｈに変化する場合のみに、中間電位を設定する構成としたものである。
この場合、出力プリセットトランジスタ40は、Pchトランジスタ41のみの構成、出力電位検出手段70は、NORゲート71・インバータ72のみの構成、スイッチ手段60は、第１のスイッチ62のみの構成である。また、動作波形はＨ→Ｌに変化する場合以外は、第３図と同様となる。
尚、本例では、出力プリセットトランジスタ40と短絡手段50Cにより電位設定手段20Bを構成している。
この電位設定手段20Bは、出力端子Doutに接続され、出力端子Doutの電圧を上昇させて出力端子Doutを所定電圧に設定する機能を有する。また電位設定手段20Bは、経時的に上昇する電圧Ｖが入力され、電圧Ｖの上昇に伴い電流Ｉが降下し、電圧上昇に伴う電流降下の降下率が、初期に比べて後期が小さく、かつ、入力電圧Ｖが電位設定手段20Bの閾値電圧Vth近傍の時に、電位設定手段20Bを流れる電流Ｉが少ない電流−電圧特性を有する構成である。
したがって、電位設定手段20Bの構成は、上記第８図の構成に限らず、要は、第4B図に示す特性を有する何らかの手段にて構成したものであっても良い。
そして、出力端子Doutの電位を上昇させる場合であって、出力端子Doutの電位が閾値近傍では、電流が極端に少なくできる。
このため、出力端子Doutに接続される回路等の容量が小さい場合でも、時定数を大きくすることができるので、中間電位での充電のスピードを出力電位検出手段の動作速度より遅くできる。
したがって、出力端子が過充電により上昇し過ぎる前に、出力での発振等が発生せず、周辺装置の誤動作等を防止できる。
［実施の形態４］
次に、本発明に係る実施の形態４について、第10図及び第11図に基づいて説明する。
第10図の装置は、出力端子Doutと、電位設定手段20Cを含み構成される。
電位設定手段20Cは、短絡手段50Dと、設定手段22Bを含み構成される。
短絡手段50Dは、出力駆動手段30の第２のトランジスタ32の制御端子ゲート電極DNと出力端子Doutとの間に接続される第１のスイッチ手段としてのスイッチ64を有する。さらに、出力端子Doutの電位を検出し、該検出された出力電位に基づき、スイッチ64を制御する出力電位検出手段70を有する。
設定手段22Bは、出力電位検出手段70を有する。さらに、制御信号を第１、第２のトランジスタ31・32の第１、第２の制御端子としての例えばゲート電極DP・ゲート電極DNに入力することで、出力駆動手段30のトランジスタ31・32を制御する出力制御手段80を有する。さらに、出力制御手段80とゲート電極DNとの間に接続され、出力電位検出手段70により制御される第２のスイッチ手段としてのスイッチ68を有する。
このように、本例では、出力電位検出手段70を、短絡手段50Dと設定手段22Bとで兼用している。そして、データＤ・xDが出力される前に、出力電位検出手段70によりスイッチ64を導通に、スイッチ68を非導通に制御し、データ入力を禁止した状態で、トランジスタ32を動作させて、出力端子Doutを中間電位に設定する。尚、出力駆動手段30、出力電位検出手段70、出力制御手段80等は、第６図の構成と同様である。
スイッチ64は、出力端子DoutとNchトランジスタ32のゲート電極DNとの間に接続され、Pchトランジスタ64a、Nchトランジスタ64bよりなるトランスミッションゲートにて構成される。
スイッチ68は、出力駆動手段30の第２の制御端子であるNchトランジスタ32のゲート電極DNと、出力制御手段80との間に接続され、Pchトランジスタ68a、Nchトランジスタ68bよりなるトランスミッションゲートにて構成される。
ここで、NAND73は、プリセット制御信号PSETに基づき制御される。すなわち、プリセット制御信号PSETがＬの時、スイッチ68を導通、スイッチ手段64を非導通に、プリセット制御信号PSETがＨで、かつ出力端子Doutの電位レベルがNAND73のロジックレベルより高い時、スイッチ68を非導通、スイッチ64を導通にする。
次に、動作を第11図を用いて説明する。第11図は、第10図の回路の動作波形を示すタイミング図であり、出力駆動手段30の電流波形Iop・Ionを併せて示している。特に、第11A図は出力容量CLが100pF以上の大負荷容量の場合、第11B図はCLに数pF程度の小負荷容量の場合の動作波形を示す。
（ｉ）CL＝大負荷容量
A.出力端子DoutがＬ→Ｈの場合
第11A図において、アドレス入力Ai変化後内部データＤの立ち下がりでNchトランジスタ32がOFFとなる。また、Pchトランジスタ31もOFFとなっている（Ｓ−C1）。
次に、出力端子Doutがハイインピーダンスとなった後、新アドレスの内部データxDの立ち上がりでPchトランジスタ31がONし、出力端子Doutは接地電位から電源電位まで変化する。
この時、Ｌ→Ｈの変化ではプリセット動作は行われず、出力端子Doutは出力負荷容量とPchトランジスタ31の能力で決まるスピードで上昇する（Ｓ−C2）。
B.出力端子DoutがＨ→Ｌの場合
アドレス入力Ai変化後、内部データxDに応答してゲート信号DPが立ち上がりPchトランジスタ31はOFFとなる。また、Nchトランジスタ32もOFFとなっている（Ｓ−D1）。
次に、プリセット制御信号PSETがＨになると、出力電位検出手段70が活性化され、出力端子Doutの電位レベルを判定する。
ここで、出力端子DoutがＨであるのでNANDゲート73の出力V2がＬとなり、スイッチ68が非導通に、スイッチ64が導通になる（Ｓ−D2）。
そして、Nchトランジスタ32のゲート電極DNとドレイン電極である出力端子Doutが短絡され同電位となり、100pFの出力端子Doutと数pFのゲート電極DNの容量比によりゲート電極DNはほぼ電源電位になる。
従って、Nchトランジスタ32が導通となり出力端子Doutは下降し始める。そして、出力端子Doutとゲート電極DNは同電位であるから出力端子Doutと共にゲート電極DNの電位も下降する（Ｓ−D3）。
ここで、出力端子Doutの電位の下降と共に、ゲート・ソース間電圧が下降するためNchトランジスタ32の能力が低下し、出力端子Doutの降下速度は低下する。尚、閾値近傍では電流は低い状態である（Ｓ−D4）。
やがて、出力端子Doutの電位が出力電位検出手段70のNANDゲート73のロジックレベル以下になる場合、又は、プリセット制御信号PSETがＬになる場合は、NANDゲート73の出力V2はＨになりスイッチ64が非導通に、スイッチ68は導通となる。
したがって、ゲート電位DNはインバータ83のNchトランジスタにより接地電位となり、Nchトランジスタ32はOFFとなり、プリセット動作を停止する（Ｓ−D5）。
ここで、プリセット期間中内部データxDはＬに固定されているためPchトランジスタ31は導通しない。
その後、新しいアドレスに従い内部データＤがＨになり、再びNchトランジスタ32がONして出力端子Doutは電源電位まで降下する（Ｓ−D6）。
（ii）CL＝小負荷容量
B.出力端子DoutがＨ→Ｌの場合
尚、出力端子DoutがＬ→Ｈの場合は、上記同様なので省略する。
次に、出力端子Doutに小負荷容量の場合で、アドレス入力Aiの変化に従いＨからＬに変化する場合の動作を説明する。
上述のＳ−D1、Ｓ−D2同様、スイッチ68が非導通に、スイッチ64が導通となり、ゲート電極DNと出力端子Doutが同電位となる。
ここで、出力端子Doutの端子容量とゲート電極DNが同程度の容量であるので、出力端子Doutは、出力端子Dout・ゲート電極DNの容量比で決まる中間電位になる。
その後、Ｓ−D3同様、Nchトランジスタ32がONするため出力端子Doutは下降する。
ここで、Ｓ−D4において、出力端子Doutの電位降下と共にNchトランジスタ32の能力が低下するので、電位が低くなるほど出力端子Dout電位の変化速度は低下する。
特に、出力端子Doutの電位がNchトランジスタ32の閾値電圧近傍ではNch出力ドライバー32の能力が極端に低下する。
従って、出力端子Doutが中間電位にあるときは、出力端子Doutの降下速度が出力電位検出手段70の動作速度より速くならない。
このため、プリセット制御信号PSETがＨであっても出力端子Dout電位がNANDゲート73のロジックレベル以下になれば、スイッチ64が非導通に、スイッチ68は導通に、ゲート電位ゲート電極DNはインバータ83により接地電位になり、Nchトランジスタ32はOFFし、プリセット動作を停止する（Ｓ−D5）。
その後、Ｓ−D6同様、出力端子Doutは接地線電位まで下降する。
以上のように本実施の形態４によれば、以下の効果を有する。
（１）出力のプリセット動作を既存のデータ出力用トランジスタで兼用することで、専用のプリセットトランジスタの配置が不要となり、小型化の半導体装置が実現できる。
（２）出力駆動手段30のうち、出力電位に応じ一方のトランジスタのみ動作してプリセットを行うので、プリセット時、出力駆動手段で貫通電流が流れない。
（３）出力を立ち下げるNchトランジスタ側のみにプリセット回路を設けるのは、特に5V動作の装置に有効である。すなわち、5VのTTL規格では出力の判定レベルが1.5Vであり、出力の立ち上がりが0Vから1.5Vの変化でＨと判定するのに対し、出力の立ち下がりは5Vから1.5Vへ3.5V動かさなければＬと判定されない。従って、出力遷移時の出力電流量、出力遷移時間は立ち下がりの方が問題となる。
したがって、出力立ち下がりのみプリセット動作を行わせることで、出力立ち下がりで決まるアクセスタイムが速くなると共に、Nchトランジスタの電流Ionが２回に分散するのでピーク電流が減少する。
（４）出力制御信号に関わらず、短絡状態を維持できる。すなわち、第１のスイッチ手段により短絡を実現できるが、このとき第２のスイッチ手段は非導通なので、出力制御信号が供給されない状態、すなわち、出力制御手段にコントロールされずに、第１又は第２のトランジスタのON状態を維持できる。そして、この間に電源線より第１のトランジスタを介して出力端子に電源を供給して、電位を上昇させて所定電位に設定する、又は、出力端子より電流を接地線に接続された第２のトランジスタ側に流出して、電位を下降させて所定電位に設定することができる。
（５）加えて、プリセット時には、第２のスイッチ手段が非導通であることから、出力端子から第２のスイッチ手段を介して内部回路に電流が流れる込むことがなくノイズを低減できる。
［実施の形態５］
次に、本発明に係る実施の形態５について、第12図及び第13図に基づいて説明する。本例は、実施の形態４とは反対に、Pchトランジスタのみを設けて、出力端子DoutがＬ→Ｈに変化する場合のみを構成としたものである。したがって、構成作用等は実施の形態４とほぼ類似するので詳細な説明は省略する。
［実施の形態６］
次に、本発明に係る実施の形態６について、第14図、第15図及び第16図に基づいて説明する。第14図は、本発明の第６の実施の形態の概念を示す出力回路の回路図である。
第14図において、出力回路は、短絡手段50Fと、設定手段22Dと、を含み構成される。
短絡手段50Fは、出力駆動手段30の第１、第２のトランジスタ31・32の第１、第２の制御端子としてのゲート電極DP・ゲート電極DNと出力端子Doutとの間に接続される第１のスイッチ手段61を有する。さらに、短絡手段50Fは、出力端子Doutの電位を検出し、該検出された出力電位に基づき、第１のスイッチ手段61を制御する出力電位検出手段70を有する。
設定手段22Dは、出力電位検出手段70と、出力制御信号を第１、第２のトランジスタ31・32の各制御端子ゲート電極DP・ゲート電極DNに入力することで、各トランジスタ31・32を制御する出力制御手段80とを有する。さらに、設定手段22Dは、出力制御手段80と制御端子ゲート電極DP・ゲート電極DNとの間に接続され、出力電位検出手段70により制御される第２のスイッチ手段65を有する。
尚、第１のスイッチ手段61として第１、第２各スイッチ62・64、第２のスイッチ手段65として第３、第４の各スイッチ66・68を用いている。
第１のスイッチ62は出力端子DoutとPchトランジスタ31のゲート電極DPとの間に接続される。第２のスイッチ64は出力端子DoutとNchトランジスタ32のゲート電極DNとの間に接続される。
第３のスイッチ66は、Pchトランジスタ31のゲート電極DPと出力制御手段80との間に接続される。第４のスイッチ68は、Nchトランジスタ32のゲート電極DNと出力制御手段80との間に接続される。
出力電位検出手段70は、プリセット制御信号PSETと出力端子Doutの電位により第１〜第４の各スイッチ62・64・66・68を制御する。
このように、本例では、出力電位検出手段70を、短絡手段50Fと設定手段22Dとで兼用している。そして、データＤ・xDが出力される前に、出力電位検出手段70により第１のスイッチ手段61の上下いずれかのスイッチ62・64を導通に、第２のスイッチ手段65の上下いずれかのスイッチ66・68を非導通に制御し、データ入力を禁止した状態で、いずれかのトランジスタ31・32を動作させて、出力端子Doutを中間電位に設定する。尚、出力駆動手段30、出力電位検出手段70、出力制御手段80等は、第２図の構成と同様である。
第15図は、本発明の第６の実施の形態を示す出力回路の回路図であり、第14図の回路図のうち各スイッチ62・64・66・68をPchトランジスタ（62a・64a・66a・68a）とNchトランジスタ（62b・64b・66b・68b）よりなるトランスミッションゲートで各々構成し、出力電位検出手段70を第２図の回路図の出力電位検出手段70と同じ構成にしたものである。
第15図において、NORゲート71とNAND73はプリセット制御信号PSETで制御され、プリセット制御信号PSETがＬの時は、スイッチ62・64は非導通、スイッチ66・68は導通であり、出力駆動手段30は出力制御手段80の制御を受ける。
プリセット制御信号PSETがＨの時は、出力端子Doutの電位レベルに応じて制御され、出力端子DoutがＨの時は、第３・第２の各スイッチ66・64が導通、第１・第４の各スイッチ62・68が非導通になり、出力端子DoutがＬの時は前述の導通・非導通が逆転する。
次に、動作を第16図を用いて説明する。第16図は、第15図の回路の動作波形を示すタイミング図であり、出力駆動手段の電流波形Iop・Ionを併せて示している。特に、第16A図は出力容量CLが、100pF以上の大負荷容量の場合、第16B図はCLが数pF程度の小負荷容量の場合の動作波形を示す。
（ｉ）CL＝大負荷容量
A.出力端子DoutがＬ→Ｈの場合
第16図において、100pF程度の出力容量が接続された出力端子DoutがＬからＨに変化する場合の動作は以下の通りである。
アドレス入力Aiの変化後、内部データＤに応答してゲート電極DNのゲート信号が立ち下がりNchトランジスタ32はOFFとなる。
プリセット制御信号PSETがＨになると出力電位検出手段70が活性化され、出力端子Doutの電位レベルを判定する。
そして、出力端子DoutがＬであるのでNORゲート71の出力V1がＬからＨとなり、第３のスイッチ66は非導通に、第１のスイッチ62は導通となる。
この時、NANDゲート73の出力V2はＨのままであるから、第４のスイッチ68は導通、第２のスイッチ64は非導通である。
また、Pchトランジスタ31のゲート電極DPと出力端子Doutが短絡され同電位となり、100pFの出力端子Doutと数pFのゲート電極DPの容量比によりゲート電極DPはほぼ0Vになる。
従って、Pchトランジスタ31がONし、出力端子Doutは上昇し始め、第１のスイッチ62により出力端子Doutとゲート電極DPは同電位であるから出力端子Doutと共にゲート電極DPの電位も上昇する。
それに従い、Pchトランジスタ31のゲート・ソース間電圧が降下するため能力が低下し、出力端子Doutの上昇速度は低下する。
やがて、出力端子Doutの電位が出力電位検出手段70のNORゲート71のロジックレベル以上になるか、プリセット制御信号PSETがＬになると、第１のスイッチ62は非導通に、第３のスイッチ66は導通に、ゲート電極DPはNAND81のPchトランジスタにより電源電位になり、Pchトランジスタ31はプリセット動作を停止しOFFする。
ここで、予めNANDゲート73のロジックレベルをNORゲート71のロジックレベルより高く設定すれば、上述プリセット期間中、第４のスイッチ68は導通したままであり、Nchトランジスタ32はONしない。
その後、新しいアドレスAiに従い内部データxDがＨになり、再びPchトランジスタ31がONして出力端子Doutは電源電位まで上昇する。この時、出力端子Doutとゲート電極DPは短絡されていないので、通常通りの動作を行う。
B.出力端子DoutがＨ→Ｌの場合
逆に、出力端子DoutにＨからＬデータを出力する場合は、第２のスイッチ64が導通となり、Nchトランジスタ32により中間電位にプリセットされる。その後、Nchトランジスタ32により接地線電位まで下げられる。
（ii）CL＝小負荷容量
A.出力端子DoutがＬ→Ｈの場合
次に、出力端子Doutに負荷容量が接続されない状態で、アドレス入力変化に従いＬからＨに変化する場合の装置の動作を説明する。
上述の動作と同様、第１のスイッチ62は導通に、第２のスイッチ64が非導通のままとなり、ゲート電極DPと出力端子Doutが同電位になる。ここで、出力端子Dout（この場合は端子容量のみ）とゲート電極DPが同程度の容量であるので出力端子Dout、ゲート電極DPは容量比で決まる中間電位になる。
ここで、Pchトランジスタ31がONするため出力端子Doutは上昇するが、上述のように出力端子Doutの電位上昇と共にPchトランジスタ31の能力が低下するので、電位が高くなるほど出力端子Doutの電位の変化速度は低下する。
特に、電源電圧VDDと出力端子Doutの電位差がPchトランジスタ31の閾値電圧近傍では、Pchトランジスタ31の能力が極端に低下する。
また、出力端子Doutが中間電位にある時は、出力端子Doutの上昇速度が出力電位検出手段70の動作速度より速くならない。
したがって、プリセット制御信号PSETがＨであっても出力端子Dout電位がNORゲート71のロジックレベル以上になれば第１のスイッチ62は非導通、ゲート電位DPは電源電位となり、Pchトランジスタ31は、出力端子Doutが中間電位にある状態で、プリセット動作を停止する。
その後、内部データxDがＨになり、再びPchトランジスタ31により出力端子Doutは電源電位になる。
B.出力端子DoutがＨ→Ｌの場合
また、出力端子DoutにＨからＬデータを出力する場合は、第２のスイッチ64が導通となり、Nchトランジスタ32により中間電位にプリセットされ、その後再びNchトランジスタ32が動作し接地線電位まで下げられる。
以上のように本実施の形態６によれば、以下の効果を有する。
（１）電源線と接地線に各々接続される２個のトランジスタよりなる出力駆動手段のうち、出力電位に相反するトランジスタのみ動作してプリセットを行うので、プリセット時に、出力駆動手段で貫通電流が流れない。
（２）Nch、Pchトランジスタ双方にプリセット回路を設けるのは、特に3Vなど低電圧動作の半導体装置に有効である。電源電圧3.3VのLVTTL規格では出力の判定レベルが1.5Vであり、出力立ち上がり判定（0Vから1.5Vの変化）と出力立ち下がり判定（3.3Vから1.5Vの変化）が同レベルの電圧変化である。
上昇下降のいずれか一方だけではなく、上昇、下降の双方の電位設定が、本発明装置のみで可能となる。したがって、出力がＬからＨに変化する場合のプリセットと、出力がＨからＬに変化する場合のプリセットと、の２重のプリセットができ、出力立ち上がり・立ち下がり両方の出力遷移時間が速くなり、さらに高速アクセスタイムを実現でき、低電圧駆動の装置に有効である。
また、出力遷移時の出力電流量、出力遷移時間は出力立ち上がり、立ち下がりで同程度である。出力立ち上がり、立ち下がり両方でプリセット動作を行わせることで、両方向の出力遷移のアクセスタイムが速くなると共に、出力ドライバーの電流Iop、Ion双方が２回に分散するのでピーク電流が減少する。
（３）電源線側、接地線側双方に本発明のプリセット回路を適用することにより、3Vの低電圧でも高速アクセスタイムを実現できる。
（４）加えて、第１、第２のトランジスタのON/OFF動作を出力制御手段により制御することで、例えば出力端子がＬにある場合は、出力端子の電位を所定の電位に上昇させて、第１のトランジスタをOFFするが、そこで電流供給が停止し、さらに第１のスイッチ手段をOFF状態にして第１のトランジスタをONすれば、前記所定電位より電源電位までの上昇を容易に実現できる。
逆に、例えば出力端子がＨにある場合は、出力端子の電位を所定の電位に降下させて、第２のトランジスタをOFFするが、そこで電流流出が停止し、さらに第１のスイッチ手段をOFF状態にして第２のトランジスタをONすれば、前記所定電位より接地電位までの下降を容易に実現できる。このように、スイッチ手段等の制御を併せて行うことで、好適な装置を実現できる。
［実施の形態７］
次に、本発明に係る実施の形態７について、第16図及び第17図に基づいて説明する。本実施の形態７と上記実施の形態６との相違点は、第１〜第４の各スイッチ62・64・66・68及び出力制御手段80が異なる点である。
第17図において、第１のスイッチ62は、出力端子DoutとPchトランジスタ31のゲート電極との間に接続され、Pchトランジスタ31と相反する導電型のNchトランジスタが用いられる。
第２のスイッチ64は、出力端子DoutとNchトランジスタ32のゲート電極との間に接続され、Nchトランジスタ32と相反する導電型のPchトランジスタが用いられる。
第３のスイッチ66は、Pchトランジスタ31の制御端子ゲート電極DPと出力制御手段80との間に接続される。第４のスイッチ68は、Nchトランジスタ32の第２の制御端子としてのゲート電極DNと出力制御手段80との間に接続される。
出力制御手段80は、内部データＤと出力制御信号OEに従いNchトランジスタ32を制御するNAND82・トランジスタ86・87を有する。さらに、内部データxDと出力制御信号OEに従いPchトランジスタ31を制御するNAND81・インバータ83・トランジスタ84・85を有する。
出力電位検出手段70は、第15図と同じであり、プリセット制御信号PSETと出力端子Doutの電位レベルに従う第１〜第４の各スイッチ62・64・66・68の制御動作も第15図と同じとなる。
トランジスタ84・85は、第３のスイッチ66と共にクロックドインバータを構成する。また、トランジスタ86・87は第４のスイッチ手段68と共にクロックドインバータを構成する。
第17図のNAND81・インバータ83・第３のスイッチ66を含むクロックドインバータは、第15図の回路のNAND81・第３のスイッチ66と等価となる。第17図のNAND82・第４のスイッチ68を含むクロックドインバータは、第15図の回路のNAND82・インバータ83・第４のスイッチ68と等価となる。
従って、第７の実施の形態の第17図の回路動作は、基本的に第15図の回路の動作と同じであり、相違点のみ以下に説明する。
第17図において、出力端子DoutがＬからＨに変化する場合のプリセット動作では、プリセット開始直後は、第１のスイッチ62であるNchトランジスタ62のソース電極（出力端子Dout）が0V、ゲート電極（NOR71の出力V1）が電源電圧、ドレイン電源（ゲート電極DP）が電源電圧となる。このため、Nchトランジスタ62は閾値のバックゲート効果による変調を受けず、能力が下がらないため、十分導通となる。
プリセット動作中は、ゲート電極DPと出力端子Doutが短絡された後も、出力端子Doutが低電位の状態ではNchトランジスタ32はバックゲート効果が小さい。加えて、ゲート・ソース間電圧も大きい。このため、Nchトランジスタ32は、動作の制限はされず、導通する。
また、出力端子Doutが中間電位では、Nchトランジスタ62はバックゲート効果で閾値電圧が変調され導通が制限される。したがって、ゲート電極DPの電圧は、電源電圧からNchトランジスタ62のバックゲート効果を含むしきい値電圧だけ減じた値以上には、上昇しない。しかし、出力端子Doutは中間電位なので、プリセット動作は必要ない。
また、Pch出力ドライバー31のゲート・ソース間電圧も降下しているので、能力は低く過剰な出力の駆動もない。これは100pFの負荷容量でも小負荷容量でも同じであり、負荷容量の大きさによらず、プリセット動作は第15図の回路と同じように行われ、第17図回路の動作波形は第16図のタイミング図と同じになる。
以上のように本実施の形態７によれば、以下の効果を有する。
（１）第17図のように第１のスイッチをPchトランジスタと相反する導電型のNchトランジスタ、第２のスイッチをNchトランジスタと相反する導電型のPchトランジスタとすることにより、第１、第２の各スイッチを単一のトランジスタ、スイッチ手段を制御する信号配線を２本とすることができ、回路規模、レイアウト規模が簡素化される。
出力駆動手段と、出力端子を短絡するスイッチと、をトランジスタで形成することで、回路素子を少なくして、回路規模、レイアウト面積が簡素化され、装置の小型化が実現できる。
（２）本発明の第７の実施の形態の基本動作は、第６の実施の形態と同じであり、プリセット時に出力駆動手段で貫通電流が流れず、出力駆動手段のピーク電流が減少する。
（３）また、高負荷条件でも高速に出力端子を中間電位に設定し、無負荷条件でも出力の発振を引き起こすことはなく、専用プリセットトランジスタの配置が不要である。
（４）さらに、出力立ち上がり・立ち下がり両方向の出力遷移時間が短くなり、低電圧動作でも半導体装置でもアクセスタイムが速くなる。
［実施の形態８］
次に、本発明に係る実施の形態８について、第16図及び第18図に基づいて説明する。本実施の形態８と上記実施の形態６との相違点は、第３・第４のスイッチ66・68が異なる点である。
第18図回路は、第17図回路から第３のスイッチ66のNchトランジスタ66bと、第４のスイッチ68のPchトランジスタ68aと、を削除し、出力電位検出手段70のインバータ72・74を削除した構成で、その他の回路構成は図７と同一である。
従って、第18図回路におけるプリセット動作中の出力電位検出手段70、第１〜第４の各スイッチ62・64・66・68動作及び出力駆動手段30の動作は第17図回路と同一となり、第18図の動作波形は、第16図のタイミング図と同じになる。
第18図において、プリセット開始時刻例えば出力端子DoutがＨの時、NAND73の出力V2はＬで第４のスイッチ68は非導通となる。また、内部データＤがＬとなり、Pchトランジスタ86は非導通となる。
したがって、第２のスイッチ64の動作は妨げられることはなく、第２のスイッチ手段64を介して内部回路に電流が流れ込むことはない。
同時に、NOR71の出力V1はＬで第１のスイッチ66は導通、Pchトランジスタ84も内部データxDがＬにより導通となるからデータ電極DPはＨとなり、プリセット期間中、Pchトランジスタ31はONしない。
［実施の形態９］
次に、本発明に係る実施の形態９について、第19図及び第20図に基づいて説明する。第19図は、本発明の第９の実施の形態を示す出力回路の回路図である。
第19図は、第18図回路中で、第３のスイッチ66のPchトランジスタ66と、第４のスイッチ68のNchトランジスタ68と、を出力駆動手段30の制御端子と出力制御手段80の出力に直列に接続し、出力制御手段80をNAND81・82、インバータ83で構成した点が第18図と異なる。
その他の回路構成は図18と同一で、プリセット動作中の出力電位検出手段70、第１〜第４の各スイッチ62・64・66・68および出力駆動手段30の基本動作は第18図回路と同一である。
第20図は第19図回路の動作波形を示すタイミング図であり、出力駆動手段の電流波形Iop・Ionを併せて示している。第20A図は出力容量CLが100pF以上の大負荷容量の場合、第20B図はCLが小負荷容量の場合の動作波形である。
第19図回路と第18図回路の動作の相違点はプリセット後の出力駆動手段のゲート電位である。
第20図タイミングに示されるように、例えばNchトランジスタ32のデータ出力時のゲート電位は電源電圧まで上昇せず、Nchトランジスタ68の閾値電圧Vthnだけ降下した電位となる。
Pchトランジスタ31のゲート電位も同様に、第３のスイッチ66の閾値電圧の制限を受ける。この時、トランジスタ31・32のサイズを所望の能力が得られるように設定することでアクセスに影響がないようにできる。
プリセット期間中、例えば出力端子DoutがＨであった時、NOR71の出力V1はＬでスイッチ手段66は導通、内部データxDがＬでNAND81出力がＨであるからゲート電極DPはＨとなり、リセット期間中Pchトランジスタ31はONしない。
以上のように本実施の形態９の第19図、実施の形態８の第18図によれば、以下の効果を有する。
（１）第３のスイッチと出力駆動手段の第１のトランジスタをPchトランジスタ、第１のスイッチを相反する導電型のNchトランジスタ、第４のスイッチと出力駆動手段の第２のトランジスタをNchトランジスタ、第２のスイッチを相反する導電型のPchトランジスタとすることにより、全てのスイッチ各々を単一のトランジスタで構成できる。このため、スイッチの制御信号を各出力２本で構成でき、スイッチ、スイッチを制御する信号配線、出力電位検出手段が簡素化され、第７の実施の形態以上にプリセット回路の回路規模、レイアウト面積が縮小され、さらに小型の装置が実現できる。
（２）特に、８ビット、16ビット、32ビットなどの出力端子の多い装置では大きなチップサイズの縮小が実現される。また、本発明の第８、第９の実施の形態の基本動作は、第７の実施の形態と同じであり、プリセット時、出力駆動手段で貫通電流が流れず、出力駆動手段のピーク電流が減少する。
（３）高負荷条件でも高速に出力端子を中間電位に設定し、低負荷条件でも出力の発振を引き起こすことは無く、専用プリセットトランジスタの配置が不要である。
（４）また、出力立ち上がり・立ち下がり両方向の出力遷移時間が短くなり、低電圧動作の半導体でもアクセスタイムが速くなる。
［実施の形態10］
次に、本発明に係る実施の形態10について、第21図及び第22図に基づいて説明する。本実施の形態10は、以上の実施の形態中のプリセット制御信号PSETを、例えば非同期型の記憶装置の内部クロックであるアドレス遷移検出回路（ATD）100の論理を用いた構成としたものである。したがって、作用効果等は上記各実施の形態同様である。尚、アドレス遷移検出回路の動作波形図は第27図に示すとおりである。
以上のように本実施の形態において、プリセット開始時のプリセットトランジスタもしくは出力駆動手段の電流変化量（di/dt、この値が大きいほど寄生インダクタンスによる電圧効果が大きく、ノイズが大きくなる。）は出力端子とを出力プリセットトランジスタ又は出力駆動手段のゲート端子の間に接続されるスイッチ手段の能力で変化し、スイッチ手段のサイズにより容易に調整可能である。
この時、内部データから出力駆動手段の駆動経路のスピードと別に調整できるため、出力駆動手段駆動のスピードを犠牲にすることなくプリセット開始時の電流変化量すなわちノイズを調整できる。
尚、本発明に係る装置と方法はそのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、上述した各実施の形態においては、プリセット制御信号PSETは、同期型半導体装置の外部クロックを用いた信号、もしくは外部クロックの変化を検出した信号を用いても良い。
また、本発明の実施の形態の動作波形第３図、第11図、第16図、第20図において、内部データＤ、xDのタイミングが、従来装置の図26と異なるが、プリセット制御信号PSETがＨとなるプリセット動作期間中に、例えばセンスアンプの動作をアドレス遷移検出信号ATDを用いて制御する事で容易に実現される。
また、本発明の出力回路は、負荷容量の大小に関わらず使用できる、すなわちCL＝30pF程度のシステムの簡単な携帯電話等から、CL＝50〜100pF程度のパソコン、PCボード等まで使用できるので汎用性が高まる。
加えて、電源電圧を高く設定しても、高速アクセスタイム、低ノイズ化を実現できるので、使用する電源電圧の領域を従来より大幅に拡大することができ、例えばゲートアレイ、ランダムロジックの出力回路、マイコン、制御IC、電気機器等出力回路として幅広く使用できる。
さらに、電子回路基板に固定される場合に、出力回路自身から発生するノイズが低減できることから、例えば出力回路を含む半導体記憶装置、同じ基板上に取り付けられた他のIC等をノイズによる誤動作をさせることはない。
また、スイッチ、出力駆動手段等の各素子としてはMOSトランジスタの他にバイポーラトランジスタを用いても良い。
さらに、第４の実施の態様の出力駆動手段はオープンドレイン型でも、図10の31にNchトランジスタを用いたものでも良い。
また、上記出力回路を含む電子機器として構成しても良い。これにより、低消費電力の電子機器を実現でき、しかも、ノイズ等を確実に低減して電子機器内の他の装置の誤動作等を防止できる。
【図２】
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【図１】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１３Ａ】
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【図１２】
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【図２５】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１９】
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【図１７】
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【図１８】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２Ａ】
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【図２３Ｂ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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