(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース／ドレイン領域を形成した半導体装置において、
前記ゲート絶縁膜は、前記半導体基板との界面より１０オングストロームの範囲における窒素原子濃度が０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満のシリコン窒化酸化膜であることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は窒化後、再酸化したものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の水素濃度は６×１０２０ａｔｏｍ／ｃｃ以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極はｐ型であり、この電極には不純物としてＢ，ＢＦ２，ＢＣｌ２，又はＢＢｒ２が含まれてなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記不純物の導入量は２×１０１９〜５×１０１９ｃｍ−３であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置のＣＭＯＳを構成したことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ゲート絶縁膜の膜厚は１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体装置は基板上にゲート絶縁膜を介して形成されたフローティングゲートと、さらにその上に絶縁膜を介して形成されたコントロールゲートと、これらの積層ゲートの両側に形成されたソース／ドレイン領域とを備えた不揮発性メモリであって、前記ゲート絶縁膜又はフローティングゲート上の絶縁膜の窒素原子濃度が０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満であることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体装置はソース／ドレイン領域が隣接するもの同士で共用する形で複数個直列接続されて構成されたＮＡＮＤセルがマトリックス配列され、前記ＮＡＮＤセルの一端側ドレイン領域がビット線に接続され、他端側のソース領域が選択ＭＯＳトランジスタを介して共通ソース線に接続され、各セルのコントロールゲートがワード線に接続されてなることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記選択トランジスタのゲート絶縁膜の窒素原子濃度が０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
半導体基板上に窒素原子濃度０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜状にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース／ドレイン領域を形成した半導体装置において、前記半導体基板が（１１１）シリコン基板であることを特徴とする請求項１記載の半導体装置。
【請求項１２】
チャネル方向がＮＭＯＳの場合とＰＭＯＳの場合とで９０°異なることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
相補型半導体装置を形成することを特徴とする請求項１１又は１２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＭＯＳ型構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のＭＯＳ型半導体装置では、ゲート電極不純物の基板への突き抜けを抑止しデバイスの信頼性を向上させるため、ゲート酸化膜中の窒素濃度を２％〜１０％と高濃度に設定した、いわゆるゲート窒化酸化膜を形成していた。
【０００３】
かかるゲート窒化酸化膜の形成方法を図４８により説明する。先ず、シリコン半導体のウエハー４０１表面に、例えば膜厚７００ｎｍのフィールド絶縁膜４０２により素子領域４０３と素子分離領域４０４とを形成する。そして、素子領域４０３に熱酸化法により膜厚５ｎｍのゲート酸化膜４０５を形成する。このとき、ウエハー４０１裏面には通常一面に厚いフィールド絶縁膜４０６が形成されている。このウエハー４０１を石英チューブ４０７に入れ、アンモニアガスを流しつつ、ハロゲンランプ４０９等を用いて、例えば摂氏１０００度で１分間の高温短時間の加熱によりゲート酸化膜４０５を窒化しゲート窒化酸化膜を形成していた。
【０００４】
【発明が解決しようとする課題】
然し乍ら、上述した従来のＭＯＳ型半導体装置においては、例えばＭＯＳＦＥＴの場合、ゲ−ト酸化膜の窒素濃度が２〜１０％と高いため、駆動力が低下すると共に、相互コンダクタンスＧｍが低下するという問題点があった。
【０００５】
また、ウエハー４０１裏面に熱伝動率が低い厚膜のフィールド絶縁膜４０６が存在するため、加熱時におけるウエハー４０１表面の温度制御性が悪くなりウエハー４０１表面の温度を所定の温度に設定できず、所定の窒素濃度が得られないと共に、ウエハー４０１表面の温度分布が不均一になり窒素濃度が不均一になるという問題点があった。
【０００６】
本発明の目的は、上述の問題点に鑑み、ＭＯＳ初特性及びホットキャリア信頼性が向上でき、ゲート窒化酸化膜の窒素濃度の制御性が向上できる半導体装置及びその製造方法を提供するものである。
【０００７】
本発明は上述した目的を達成するため、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の前記ゲート電極の両側に前記半導体基板とは逆導電型のソース／ドレイン領域を形成した半導体装置において、前記ゲート絶縁膜は、前記半導体基板との界面より１０オングストロームの範囲における窒素原子濃度が０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満のシリコン窒化酸化膜である。
【００１０】
また、半導体基板上に窒素原子濃度０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満の窒素を含有する窒化酸化膜によりゲート絶縁膜を形成し、前記ゲート絶縁膜状にゲート電極を形成し、前記ゲート電極の両側に前記半導体基板とは逆導電型のソース／ドレイン領域を形成した半導体装置において、前記半導体基板が（１１１）シリコン基板であり、チャネル方向がＮＭＯＳの場合とＰＭＯＳの場合とで９０°異なるものであり、相補型半導体装置を形成するものである。
【００１３】
また、前記半導体基板が（１１０）（３１１）（５１１）（８１１）シリコン基板である。
【００１４】
【作用】
本発明においては、シリコン酸化膜を窒化して得られるゲート絶縁膜の半導体基板との界面より１０オングストロームの範囲における窒素原子濃度を０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満に設定したので、駆動力の低下及び相互コンダクタンスＧｍの低下が抑制される。
【００１５】
また、半導体基板の裏面に熱伝動率の悪い絶縁膜が存在しないので、基板表面の温度制御性が良くなる。よって、所定の窒素濃度が得られ、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現される。
【００１６】
さらに、半導体基板を（１１１）面にすることにより、窒化酸化膜ＭＯＳＦＥＴのＧｍ（相互コンダクタンス）は酸化膜ＭＯＳＦＥＴに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のＧｍ向上が保たれる。
【００１７】
また、ＮＭＯＳの場合はチャネル方向を９０°（オリフラに平行）にすることにより、さらにＧｍが向上する。
【００１８】
また、ＰＭＯＳの場合はチャネル方向を０°（オリフラと垂直）にすることにより、さらにＧｍが向上する。
【００１９】
【実施例】
本発明の半導体装置及びその製造方法に係わる実施例を図１〜図４７に基づいて説明する。
【００２０】
以下、ＭＯＳＦＥＴの製造方法を述べる。
【００２１】
先ず、Ｎ型単結晶シリコン基板１の表面にｐ−ｗｅｌｌ領域２及び素子分離領域３を形成後、ＨＣｌ希釈酸化によりシリコン基板１上にシリコン酸化膜を、例えば５０オングストロ−ム形成後、さらにアンモニア（またはＮ２  Ｏ，Ｎ２  ，ＮＦ３  ，ＮＯ２  ，Ｎ２  Ｏ４  ，ＮＯガス）雰囲気中でのランプ加熱（ＲＴＮ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ  ）を、例えば９００℃で１０秒間行ない、且つ同温、同時間の酸素雰囲気中での再酸化（ＲＴＯ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ  ）を行なうことにより、シリコン基板１との界面より１０オングストロームの範囲における窒素原子の濃度（原子濃度）が平均で１ａｔｏｍ・％以内の範囲にあるゲート絶縁膜４を形成する（図１（ａ））。尚、図１（ｂ）は図１（ａ）のＡ部分の拡大図である。また、上記ゲート絶縁膜４は、シリコン酸化膜を形成したのち、アンモニア（またはＮ２  Ｏ，Ｎ２  ，ＮＦ３  ガス雰囲気中でのランプ加熱を行なうことにより、シリコン基板１との界面より１０オングストロームの範囲における窒素原子の濃度（原子濃度）が平均で１ａｔｏｍ・％範囲内にあるものを形成しても良い。
【００２２】
その後、前記ゲート絶縁膜４に密着してＬＰＣＶＤ法により、多結晶シリコン膜５を約４０００オングストローム堆積する（図２）。
【００２３】
更に、レジストのマスク６を形成し、ＰＭＯＳ領域にＢ（ボロン）もしくはＢＦ２  を、例えば２×１０Ｅ１５ｃｍ−２イオン注入しＰ＋  型多結晶シリコン膜８とする（図３）。
【００２４】
その後、再び、レジストのマスク６を形成しＮＭＯＳ領域にＰ（リン）もしくはＡｓ（ヒソ）を、例えば２×１０Ｅ１５ｃｍ−２イオン注入しＮ＋  型多結晶シリコン膜１０を形成する（図４）。
【００２５】
更に、前記多結晶シリコン膜８，１０をパターニングし、ゲート電極を形成する（図５）。
【００２６】
その後、例えば８５０℃酸素雰囲気中で前記多結晶シリコン膜８，１０上に１００オングストロ−ム程度の酸化膜１１を形成する（図６）。
【００２７】
更に、前記ゲート電極に対してセルフアラインでＰＭＯＳ，ＮＭＯＳのソース／ドレイン領域にそれぞれＰ型不純物（Ｂ（ボロン）もしくはＢＦ２  ）  、Ｎ型不純物（Ｐ（リン）もしくはＡｓ（ヒソ））を導入しその後の熱工程を経てＰ型及びＮ型拡散層１３，１４をそれぞれ形成する。その後、ＣＶＤ法によりシリコン酸化膜１５を堆積し、所望領域にゲート電極、ソース／ドレイン部との配線引き出し口１６を開孔し、Ａｌをスパッタ法で堆積し、パターニングしてＡｌ配線１７とし、表面をパシベーション膜１８で覆い、ＣＭＯＳが完成する（図７）。
【００２８】
図８及び図９はゲート絶縁膜中のシリコン、酸素及び窒素の濃度プロファイル（オージェ分析及びＳＩＭＳ分析結果）である。特に、図９に示す窒素濃度は次表１の条件で、Ｏ２  源ＳＩＭＳ分析により評価した。
【００２９】
【表１】
0003585938.tif 000002
このとき、上表１のサンプルはすべて５ｍｍの酸化膜を窒化、再酸化して得られた膜である。尚、イオン強度から原子濃度への変換については、ＳＩＭＳ分析に比べ定量性の良いオージェ分析で同一サンプルを評価して得られた結果（４．４％，図８参照）を基に算出した。また、オージェ分析はＳｉＯ２  およびＳｉ３  Ｎ４  試料の測定で決定された相対感度係数を用いている。そして、次表２のように、低濃度サンプルの濃度が求められた。
【００３０】
【表２】
0003585938.tif 000003
上表２によれば、窒素濃度０．１〜１％の低濃度なゲート絶縁膜が自在に形成できる。また、このときの水素濃度は、図３１の深さ方向に対する水素濃度を示すＳＩＭＳの測定結果から判るように、６×１０２０ａｔｏｍ／ｃｃ以下（図３１）の範囲に存在する。尚、図３１は表２の条件で作成したときの膜中の水素濃度、図３２は、再酸化なしでシリコン酸化膜を同じ条件で窒化したときの膜中の水素濃度を示す。
【００３１】
また、ゲート絶縁膜は、酸化膜形成後、アンモニア（またＮ２  Ｏ，Ｎ２  ，ＮＦ３  ，ＮＯ２  ，Ｎ２  Ｏ４  ，ＮＯ）雰囲気中のランプ加熱を行なうことにより形成しても良い。また、酸化膜形成後、アンモニア（またはＮ２  Ｏ，Ｎ２  ，ＮＦ３  ，ＮＯ２  ，Ｎ２  Ｏ４  ，ＮＯ）雰囲気中の炉アニールにより形成しても良い。さらにＮ２  Ｏ雰囲気中での酸化、窒化により形成しても良く、酸化膜形成後のアンモニア（またはＮ２  Ｏ，Ｎ２  ，ＮＦ３  ，ＮＯ２  ，Ｎ２  Ｏ４  ，ＮＯ）雰囲気中の炉窒化及び、酸素雰囲気中の炉再酸化により形成しても良い。このとき、ガスの反応性により、窒化速度が異なるため、窒化ガスに応じて温度、処理時間を設定する。結果として、表２と同等の窒素濃度を得られる条件にすることにより、同等の効果（デバイス特性，信頼性）が得られる。再酸化の条件は、ゲート絶縁膜厚が急増しない条件に適宜設定する。
【００３２】
尚、窒化は処理時間を考慮して実用的には８００〜９００℃が望ましく、窒化時間は５〜６０秒のＲＴＮが良い。しかして、所望により７００℃にて行うことも可能である。また、他の実施例としてプラズマ窒化による処理でも良い。
【００３３】
また、実施例では再酸化をＲＴＮと同じ温度、同じ時間のＲＴＯで行ったが、上記窒化と同様、７００℃以上、例えば８００〜９００℃で行うことができる。
【００３４】
しきい値電圧の窒素濃度依存性を図１０に示す。窒素温度が高い程、ＮＭＯＳ，ＰＭＯＳともに、正の固定電荷を多く有する方向にしきい値がシフトするが、窒素濃度が３％を越えると急激に変動することが判った。
【００３５】
また、界面準位密度の窒素濃度依存性を図１１に示す。これによれば、窒素濃度が２％以上のとき界面準位密度が急激に増大しているのが判る。
【００３６】
図１２乃至図１５にＧｍの特性を示す。図１２及び図１３に示すように、窒素濃度４．４％ではＧｍのピークが急激に劣化するが、窒素濃度０．５４％では劣化が小さく、ＮＭＯＳの高電界側では酸化膜に比べて優れた特性を示す。逆に０．１％未満では、高電界側でのＧｍの向上は望めない。また、図１４及び図１５に示すように、ＮＭＯＳでは窒素濃度３％以上のとき、低ゲート電界のＧｍが急激に劣化する。また、ＰＭＯＳでは高電界程劣化が顕著であるが、％ＭＶｃｍ−２の条件では２％を越えると急激に特性が劣化する。
【００３７】
次に、図１６乃至図１９は駆動力の窒素濃度依存性を示す。同図によれば、ＮＭＯＳの低ゲート電界及びＰＭＯＳでの駆動力の低かは窒素濃度４．４％の場合、低ゲート電界において顕著であるが、窒素濃度０．５４％ではＮＭＯＳは駆動力が全ゲート電界の領域で向上し、ＰＭＯＳの駆動力劣化も問題にならないレベルとなる。
【００３８】
また、図２０乃至図２３に示すように、ＮＭＯＳでは、窒素濃度１％以上、ＰＭＯＳでは、窒素濃度２％以上で駆動力が顕著に低下することが判る。
【００３９】
図２４乃至図２７はホットキャリア劣化の窒素濃度依存性を示す。ＮＭＯＳにおいて、窒素濃度１％以上のとき、チャネルホットキャリアストレス（ＶＤ  ＝ＶＧ  ＝３．５Ｖ）によるしきい値の変動が大きい。また、窒素濃度が低い場合はドレインアバラシシェホットキャリアストレス（ＶＧ  ＝ｓｕｂＭＡＸの条件）によるしきい値の変動及び界面準位の発生が大きい。また、窒素濃度０．１％未満では、界面準位の発生が多く、劣化が大きい。また、ＰＭＯＳは窒素濃度１％以上のとき、しきい値が大きく変動し特性の劣化が大きくなる。
【００４０】
図２８及び図２９にＩ−Ｖ特性及びＧｍの変動を示す。窒素濃度０．５４％のとき、トランジスタ特性の変動が抑えられるのが判る。ホットキャリアによる界面準位の発生や、モビリティには界面の状態が強く反映される。
【００４１】
図３０はＰＭＯＳのしきい値電圧とゲート電極中のボロン濃度の相関図である。同図において、窒素濃度４．４％の条件ならば、５×１０１５ｃｍ−２の条件でも突き抜けは生じない。ゲート絶縁膜中の窒素濃度が高いほど、突き抜けるボロンは少なくなっており、突き抜けの現象はゲート絶縁膜中の窒素濃度に大きく依存することが判る。Ｔｏｘが５ｍｍ、ゲートドーピングＢＦ２  １Ｅ１５ｃｍ−２の条件ならば、窒化膜でも突き抜けは生じないが、窒化酸化膜にすることでゲート電極の低抵抗化に対しマージンができる。このとき、ゲートポリシンコン電極の不純物濃度は２〜５×１０１９ｃｍ−３が望ましい。５×１０１９ｃｍ−３より濃度が高い場合は上述のように、ボロンの突き抜け抑止に対するマージンが少なくなる。
【００４２】
一方、２×１０１９ｃｍ−３より濃度が低い場合は、ゲート電圧印加時にゲート電極のゲート絶縁膜側に空乏層が形成される。この空乏層の容量がゲート絶縁膜の容量に直列に結合されることになる結果、実効的にゲート絶縁膜容量が減少し、ＭＯＳＦＥＴのドレイン電流が減少し、好ましくない。
【００４３】
従って、次表３に示すように、初特性、ホットキャリア信頼性及びゲート特性を考慮すると、ゲート絶縁膜中の窒素濃度を０．１〜１％にするのが良いことが判る。
【００４４】
【表３】
0003585938.tif 000004
尚、ホットキャリア劣化等は、電界が高くなるＴｏｘ＝１００オングストローム以下で顕著になる。したがってホットキャリア向上等を目的とした窒化酸化膜の使用はＴｏｘ＝１００オングストローム以下で特に望ましい。
【００４５】
斯くして、ゲート絶縁膜中の窒素濃度を１％以下にすることにより、高性能及び高信頼性のＭＯＳＦＥＴが得られる。
【００４６】
好ましくは０．１〜１ａｔｏｍ・％とするのが良い。窒素濃度の深さ方向分布は、基板界面付近が若干高濃度の傾向にあり、以上の値はこの部分の値であるが、界面付近がデバイスの挙動上も重要であり、シリコン基板との界面より１０オングストロームの範囲における平均が１ａｔｏｍ・％以下ないしは０．１〜１ａｔｏｍ・％以下であればよく、本発明はこれを含むものである。
【００４７】
また、ゲート電極はポリシリコンの他、Ｓｉ  −Ｇｅ  ，或いはＷ，Ｍｏ  ，Ｔｉ  ，Ｎｉ  ，Ｃｏ  等の金属やそのシリサイドでもよい。
【００４８】
尚、本発明は図３３及び図３４に示すように、基板１００上にフローティングゲート１０２及びコントロールゲート１０３を有し、基板１００の表面部に拡散層１０４を有するＥＰＲＯＭにおけるコントロールゲート１０３の絶縁膜１０５及びＥ２  ＰＲＯＭのゲート絶縁膜１０１に適用される。
【００４９】
ここで、本発明の他の実施例としてＮＡＮＤ型ＥＥＰＲＯＭに適用したものを図面を参照して説明する。図３５はそれを示す平面図であり、図３６（ａ）（ｂ）はそのＡ−Ａ´，Ｂ−Ｂ´断面図である。また図３７はＮＡＮＤセルの等価回路である。この実施例では、４個のメモリセルＭ１  〜Ｍ４  と２個の選択ＭＯＳトランジスタＳ１  ＜Ｓ２  を、そのソース，ドレイン拡散層を共用する形で直列接続してＭＡＮＤセルを構成している。この様なＮＡＮＤセルがマトリックス配列されてメモリアレイが構成される。ＮＡＮＤセルのドレインは選択トランジスタＳ１  を介してビット線ＢＬに接続される。又ＮＡＮＤセルのソースは選択トランジスタＳ２  を介して接地線に接続される。各メモリセルの制御ゲートＣＧ１  〜ＣＧ４  はビット線ＢＬと交差するワード線ＷＬに接続される。この実施例は４個のメモリセルで１つのＮＡＮＤセルを構成しているが、一般に２のｎ乗（ｎ＝１，２，…）個のメモリセルで１つのＮＡＮＤセルを構成できる。
【００５０】
具体的なセル構造を図３６により説明する。Ｎ型シリコン基板３０１上にＰ−ウェル３０１´を設ける。このＰ−ウェル３０１´上にメモリセルを形成し、周辺回路はメモリセルと別のＰ−ウェル上に設ける。ＮＡＮＤセルは、Ｐ−ウェル３０１´上の素子分離絶縁膜３０２で囲まれた一つの領域に、この実施例では４個のメモリセルとそれをはさむ２つの選択トランジスタが形成されている。各メモリセルは、Ｐ−ウェル３０１´上に５０〜２００オングストロームの前記実施例と同様にして形成された１ａｔｏｍ・％以下の窒素原子を含んだシリコン酸化膜からなる第１ゲート絶縁膜３０３１  を介して、５００〜４０００オングストロームの第１層多結晶シリコン膜により浮遊ゲート３０４（３０４１  ，３０４２  ，３０４３  ，３０４４  ）が形成され、この上に１５０〜４００オングストロームの１ａｔｏｍ・％以下の窒素を含んだシリコン酸化膜からなる第３ゲート絶縁膜５を介して、１０００〜４０００オングストロームの第２層多結晶シリコン膜により制御ゲート３０６（３０６１  ，３０６２  ，３０６３  ，３０６４  ）が形成されている。制御ゲート３０６は一方向に連続的に配設されてワード線ＷＬとなる。各メモリセルのソース，ドレイン拡散層となるｎ型層３０９は隣接するもの同士で共用する形で、４個のメモリセルが直列接続されている。ＮＡＮＤセルの一端のドレインは、ゲート電極３０４５  により構成される選択ＭＯＳトランジスタを介してビット線３０８に接続され、他端のソースはゲート電極３０４６  により構成されるもう一つの選択トランジスタを介して接地線３１０に接続されている。
【００５１】
２つの選択トランジスタは、Ｐ−ウェル３０１´上に２５０〜４００オングストロームの前記メモリセルのゲート絶縁膜と同様の窒素を含んだシリコン酸化膜からなる第２ゲート絶縁膜３０３２  を介して、第１層多結晶シリコン膜により選択ゲート３０４（３０４５  ，３０４６  ）が形成される。
【００５２】
この上に第３ゲート絶縁膜３０５を介して、選択ゲート（３０４５  ，３０４６  ）上に第２層多結晶シリコンより成る配線３０６（３０６５  ，３０６６  ）が形成される。ここで選択ゲート（３０４５  ，３０４６  ）と配線（３０６５  ，３０６６  ）とは所定間隔のスルーホールで接続され、低抵抗化される。
【００５３】
ここで各メモリセルの浮遊ゲート（３０４１  〜３０４４  ）と制御ゲート（３０６１  〜３０６４  ）と選択ゲート（３０４５  ，３０４６  ）と選択ゲート上の低抵抗上用配線（３０６５  ，３０６６  ）はそれぞれ、チャンネル長方向については同一エッチング・マスクを用いて同時にパターニングしてエッヂを揃えている。
【００５４】
ここでこの実施例では、このパターニング直後に窒素原子を含有する雰囲気で熱処理し、ゲートエッジ部での第１ゲート絶縁膜を部分的に窒素を含んだシリコン酸化膜にする。ソース，ドレイン拡散層となるｎ型層３０９は、これらの制御ゲート（３０６１  〜３０６４  ）および選択ゲート上の多結晶配線（３０６５  ，３０６６  ）をマスクとして、ヒ素又は燐のイオン注入にて形成される。この実施例では窒素原子を含んだシリコン酸化膜はメモリセル及び選択トランジスタのゲート絶縁膜と浮遊ゲート絶縁膜を用いたが、それらのいずれかで用いることができる。
【００５５】
この様な構成において、各メモリセルでの浮遊ゲート３０４と基板３０１間の結合容量Ｃ１  は、浮遊ゲート３０４と制御ゲート３０６間の結合容量Ｃ２  に比べて小さく設定されている。これを具体的なセル・パラメータ例を上げて説明すれば、パターン寸法は図３５に記入したように、１μｍルールに従って、浮遊ゲートおよび制御ゲートともに幅が１μｍ、チャネル幅が１μｍであり、また浮遊ゲート３０４はフィールド領域上に両側１μｍずつ延在させている。また、第１ゲート絶縁膜３０３は例えば２００オングストロームの熱酸化膜、第２ゲート絶縁膜３０５は３５０オングストロームの熱酸化膜である。熱酸化膜の誘電率をεとすると、
Ｃ１  ＝ε／０．０２
であり、
Ｃ２  ＝３ε／０．０３５
である。即ち、Ｃ１  ＜Ｃ２  となっている。
【００５６】
この実施例のＮＡＮＤセルでの書き込み消去の動作モードは、特開平１−１７３６５４号公報（出願人：東芝）に記載のものと同様であり、詳細は省略するが、両動作モードでの代表的な電圧の与え方の例を次表４に示す。この例は、全メモリセルを一括で消去した後、選択メモリセル１Ｍ４  に書き込みを行ったことを示している。
【００５７】
【表４】
0003585938.tif 000005
次に、図３８及び上表４を用いて、この実施例で重要な読み出し動作モードについて詳細に説明する。
【００５８】
読み出し動作は、例えば第４のセルＡのデータを読み出す場合を説明すると、２つの選択トランジスタのゲート電圧ＳＧ１  とＳＧ２  を５Ｖにしトランジスタをオンとし、非選択のメモリセルの制御ゲートＣＧ１  ，ＣＧ２  およびＣＧ３  には書き込み状態にあるメモリセルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位を与え、選択メモリセルＡの制御ゲートＣＧ４  を“Ｌ”レベル（例えば０Ｖ）とする。そして選択メモリセルＡにつながるビット線１（ＢＬ１  ）を“Ｈ”レベル（１〜５Ｖ程度）に他のビット線は０Ｖに、そしてソース線は０Ｖにする。これによりビット線１（ＢＬ１  ）に電流が流れるか否かにより、メモリセルＡの“０”，“１”の判定ができる。
【００５９】
ビット線にセル電流が流れる“０”状態の場合、非選択のメモリセルと選択ゲートの転送能力がセル電流量に影響を及ぼす。本発明の実施例による１ａｔｏｍ・％以下の窒素濃度のシリコン酸化膜を用いた場合は、図１２及び図１６，１７から明らかなように転送能力が向上し、セル電流が大きくなり、ひいては高速読み出しが可能となる。さらに、従来から明らかになっているが、窒素を含んだシリコン酸化膜を用いることでＥＥＰＲＯＭの書き込み消去Ｅｎｄｕｒａｎｃｅ  特性、Ｄａｔａ保持特性が向上し、信頼性も確保される。
【００６０】
同様に、ＮＯＲ型のＦｌａｓｈ  ＥＥＰＲＯＭにおいても、１ａｔｏｍ・％以下の窒素濃度のシリコン酸化膜を用いることで、セル電流が増え、信頼性が向上するという２重の効果が得られる。
【００６１】
以上の実施例ではＮ型基板上にＰウェルを設け、Ｐウェル上にメモリセルを形成する方式を用いたが、逆にＰ型基板上にＮ−ウェルを設け、周辺回路と分離して１つのＮウェル上にＮＡＮＤメモリセルアレイを形成しても良い。つまりメモリセルのＭＯＳＦＥＴはＰチャンネルトランジスタになっている。
【００６２】
この他本発明は他のＥＰＲＯＭ，Ｅ２  ＰＲＯＭについても同様に１ａｔｏｍ・％以下好ましくは０．１〜１ａｔｏｍ・％の窒素濃度のシリコン酸化膜を用いることにより、セル電流の増加等による信頼性の向上が図れる。
【００６３】
さらに、ＭＯＳＦＥＴ及びＣＭＯＳは勿論、図３９及び図４０に示すように、基板２００上にワード線２０１のゲート絶縁膜及びビット線２０２を有するトレンチキャパシタ並びにスタックキャパシタのＭＯＳキャパシタにも適用されることは言うまでもない。
【００６４】
次に、ゲ−ト窒化酸化膜の形成方法を図４１〜図４３により説明する。先ず、シリコン半導体のウエハー４０１表面に、例えば膜厚７００ｎｍのフィールド絶縁膜４０２により素子領域と素子分離領域とを形成する。そして、素子領域に熱酸化法により膜厚５ｎｍのゲート酸化膜４０５を形成する。このとき、ウエハー４０１裏面には通常一面に厚いフィールド絶縁膜４０６が形成されている。その後、ウエハー４０１の表面にレジスト４１０を塗布する（図４１ａ）。次に、ウエハー４０１裏面のフィールド絶縁膜４０６を、例えばプラズマエッチングで除去した後、ウエハー４０１の裏面のシリコンを露出させる（図４１ｂ）。次に、レジスト４１０を除去する（図４１ｃ）。その後、ウエハー４０１を石英チューブ４０７に入れ、アンモニアガスを流しつつ、ハロゲンランプ４０９等を用いて、例えば摂氏１０００度で１分間の高温短時間の加熱により窒化を行ないゲート酸化膜４０５をゲート窒化酸化膜に変換する（図４２）。
【００６５】
尚、上記実施例ではハロゲンランプ４０９による加熱を用いたが，これに限定することなく、例えばＲＦ加熱による炉を用いてもよい。また、熱処理が高温短時間であることに必ずしも限定しなくてもよい。また、上記実施例として完全にウエハー４０１裏面のフィールド絶縁膜４０６を除去する例を示したが、１０ｎｍ以下の絶縁膜であれば熱伝動率が問題とならない場合もあるので、図４３に示すように、例えば５ｎｍのゲート絶縁膜４１１を少なくとも裏面に残したまま窒化を行なってもよい。また、上記実施例ではウエハー４０１表面の窒化をする対象として硅素酸化膜を用いたが、これに限定することなく、硅素、硅素酸化窒化膜、窒化膜等でもよい。また、窒化の雰囲気もＮＨ３  ，ＮＦ３  ，ＮＣｌ３  等でもよい。
【００６６】
また、Ｎ型単結晶シリコン（１１１）基板の表面にｐ−ｗｅｌｌ領域及び素子分離領域を形成後、ＨＣｌ希釈酸化によりシリコン基板上にシリコン酸化膜を、例えば５０オングストローム形成後、ＮＨ３  、Ｎ２  Ｏ、Ｎ２  、ＮＦ３  、ＮＯ２  、Ｎ２  Ｏ２  またはＮＯガス雰囲気でのランプ加熱（ＲＴＮ）及び酸素雰囲気中での再酸化（ＲＴＯ）を行なう。その後、前記ゲート絶縁膜に密着してＬＰＣＶＤ法にて多結晶シリコン膜を約４０００オングストローム堆積した後、通常のＭＯＳ型半導体装置の製造方法に従い、半導体装置を製造する。このとき、ゲート絶縁膜はシリコン基板をＮ２  Ｏ、ＮＯ２  及びＮ２  Ｏ２  等により直接酸化と窒化とを同時に行なうことにより形成してもよい。
【００６７】
これによれば、図４４及び図４５に示すように、半導体基板を（１１１）面にしたので、窒化酸化膜ＭＯＳＦＥＴのＧｍ（相互コンダクタンス）は酸化膜ＭＯＳＦＥＴに比べ低電界側で最大値の減少が７８．５％から９６．２％に抑えられ、かつ高電界側のＧｍ向上が保たれる。また、チャネル方向を９０°（オリフラに平行）にすることにより、さらにＧｍが向上する。
【００６８】
さらに、Ｐ−ＭＯＳＦＥＴの場合は、図４６及び図４７に示すように、低電界側でのＧｍの低下はピーク値で７８．６％から７９．１％に抑えられ、高電界側での低下の抑制も５８．７％から８２．９％と顕著な効果がある。
【００６９】
また、Ｐ−ＭＯＳの場合はチャネル方向を０°（キリフラと垂直）にすることにより、さらにＧｍが向上する。
【００７０】
尚、上記実施例において、半導体基板は（１１０）（３１１）（５１１）（８１１）シリコン基板でもよい。
【００７１】
【発明の効果】
以上説明したように本発明によれば、シリコン酸化膜を窒化して得られるゲート絶縁膜の半導体基板との界面より１０オングストロームの範囲における窒素原子濃度を０．１ａｔｏｍ・％以上、１ａｔｏｍ・％未満に設定したので、駆動力の低下及び相互コンダクタンスＧｍの吊架が抑制されると共に、ホットキャリア信頼性にも強い構造となる。従って、高性能及び高信頼性のＭＯＳデバイスが製造できる。
【００７２】
また、基板裏面に熱伝動率の悪い厚いフィールド絶縁膜が存在しないので、基板表面の温度制御が良く所定の窒素濃度を得ることができると共に、基板表面の温度分布が均一になり、均一な窒素濃度が容易に実現できる。
【００７３】
さらに、半導体基板を（１１１）面にしたので、窒化酸化膜ＭＯＳＦＥＴのＧｍ（相互コンダクタンス）は酸化膜ＭＯＳＦＥＴに比べ低電界側で最大値の減少が抑えられ、かつ高電界側のＧｍ向上を保つことができる。
【００７４】
また、Ｎ−ＭＯＳではチャネル方向を９０°（オリフラに平行）にすれば、さらにＧｍが向上でき、Ｐ−ＭＯＳの場合はチャネル方向を０°（オリフラと垂直）にすることにより、さらにＧｍが向上できる。
【図面の簡単な説明】
【図１】本発明装置の製造工程図である。
【図２】本発明装置の製造工程図である。
【図３】本発明装置の製造工程図である。
【図４】本発明装置の製造工程図である。
【図５】本発明装置の製造工程図である。
【図６】本発明装置の製造工程図である。
【図７】本発明装置の製造工程図である。
【図８】濃度プロファイルを示す図である。
【図９】濃度プロファイルを示す図である。
【図１０】しきい値電圧の窒素濃度依存性を示す図である。
【図１１】界面準位密度の窒素濃度依存性を示す図である。
【図１２】Ｇｍの特性を示す図である。
【図１３】Ｇｍの特性を示す図である。
【図１４】Ｇｍの特性を示す図である。
【図１５】Ｇｍの特性を示す図である。
【図１６】駆動力の窒素濃度依存性を示す図である。
【図１７】駆動力の窒素濃度依存性を示す図である。
【図１８】駆動力の窒素濃度依存性を示す図である。
【図１９】駆動力の窒素濃度依存性を示す図である。
【図２０】駆動力の窒素濃度依存性を示す図である。
【図２１】駆動力の窒素濃度依存性を示す図である。
【図２２】駆動力の窒素濃度依存性を示す図である。
【図２３】駆動力の窒素濃度依存性を示す図である。
【図２４】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図２５】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図２６】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図２７】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図２８】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図２９】ホットキャリア劣化の窒素濃度依存性を示す図である。
【図３０】ＰＭＯＳのしきい値電圧とゲート電極中のボロン濃度の相関図である。
【図３１】再酸化ありの場合の水素濃度プロファイルを示す図である。
【図３２】再酸化なしの場合の水素濃度プロファイルを示す図である。
【図３３】ＥＰＲＯＭの断面図である。
【図３４】Ｅ２  ＰＲＯＭの断面図である。
【図３５】ＮＡＮＤ型Ｅ２  ＰＲＯＭの平面図である。
【図３６】ＮＡＮＤ型Ｅ２  ＰＲＯＭのＡ−Ａ′断面図及びＢ−Ｂ′断面図である。
【図３７】ＮＡＮＤ型Ｅ２  ＰＲＯＭの回路図である。
【図３８】ＮＡＮＤ型Ｅ２  ＰＲＯＭの動作説明図である。
【図３９】トレンチキャパシタの断面図である。
【図４０】スタックキャパシタの断面図である。
【図４１】本発明のゲート窒化酸化膜の形成工程図である。
【図４２】本発明のゲート窒化酸化膜の形成工程図である。
【図４３】本発明の他のゲート窒化酸化膜の形成工程図である。
【図４４】（１００）基板に形成したＮ−ＭＯＳＦＥＴの相互コンダクタンスの特性図である。
【図４５】（１１１）基板に形成したＮ−ＭＯＳＦＥＴの相互コンダクタンスの特性図である。
【図４６】（１００）基板に形成したＰ−ＭＯＳＦＥＴの相互コンダクタンスの特性図である。
【図４７】（１１１）基板に形成したＰ−ＭＯＳＦＥＴの相互コンダクタンスの特性図である。
【図４８】従来のゲート窒化酸化膜の形成方法の説明図である。
【符号の説明】
１  シリコン基板
２  Ｐ型ウェル領域
３  素子分離領域
４  ゲート絶縁膜
５  多結晶シリコン膜
６  レジストのマスク
１１  酸化膜
１３，１４  拡散層
３０１  Ｎ型シリコン基板
３０１′  Ｐ−ウェル
３０２  素子分離絶縁膜
３０３１    第１ゲート絶縁膜
３０３２    第２ゲート絶縁膜
３０４１  〜３０４４    浮遊ゲート
３０４５  ，３０４６    選択ゲート
３０５  第３ゲート絶縁膜
３０６１  〜３０６４    制御ゲート
３０６５  ，３０６６    選択ゲートの低抵抗化配線
３０８  ビット線
３０９  ソース，ドレイン拡散層
３１０  ＮＡＮＤセルのソース線
Ｍ（Ｍ１  〜Ｍ４  ）  メモリセル
Ｓ（Ｓ１  ，Ｓ２  ）  選択ＭＯＳトランジスタ
ＳＧ  （ＳＧ１  ，ＳＧ２  ）  選択ゲート
ＣＧ（ＣＧ１  〜ＣＧ４  ）  制御ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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