【事件の表示】
　平成　９年特許願第３０２６２４号「不揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成１０年　５月２９日出願公開、特開平１０−１４４８９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１１月５日（パリ条約による優先権主張１９９６年１１月５日、大韓民国）の出願であって、平成１６年１１月８日付けで拒絶査定がなされ、それに対して平成１７年２月７日に拒絶査定に対する審判請求がなされ、同年２月８日付けで手続補正がなされ、その後当審において、平成１８年３月７日付けで審尋がなされ、同年４月２４日に回答書が提出され、平成２０年１月２９日付けで平成１７年２月８日付けの手続補正を却下する決定がなされるとともに、拒絶の理由が通知され、同年５月２日付けで意見書が提出されるとともに手続補正がなされたものである。
　
２．本願発明
　本願の請求項１ないし請求項７に係る発明は、平成２０年５月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項７に記載された事項により特定されるとおりのものであり、その内の請求項３に係る発明（以下、「本願発明」という。）は以下のとおりである。
　
　「　【請求項３】　メモリセルアレイに多数の行ブロックを有してページ動作を行う書き換え可能な不揮発性半導体メモリ装置において、
　多数の行ブロックを有するメモリセルアレイを多数の列ずつ区切って多数のサブアレイを構成し、
　前記多数のサブアレイは、一つのワードラインに沿って基板内に形成されている一つの逆導電形のウェルと前記一つのウェル内の多数のポケットウェルとによって構成され、
　各ポケットウェルに前記一つのワードラインに連結された多数のメモリセルが形成され、
　メモリセルがフローティングゲートトランジスターであり、
　前記一つのワードラインと選択されたポケットウェルとに電圧を印加して前記選択されたポケットウェル内のメモリセルだけを限定して消去することを特徴とする不揮発性半導体メモリ装置。」
　
３．刊行物に記載された発明
（１）刊行物１
　これに対して、当審において平成２０年１月２９日付けで通知した拒絶の理由において「刊行物１」として引用した本願の優先権主張の日前に日本国内において頒布された特開平５−１７４５８８号公報（以下、「刊行物１」という。）には、図２及び図４とともに以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装置のデータ消去方法に関し、特に、電気的書込み，消去可能なフラッシュメモリのデータを選択的に消去する方法に関する。」
「【０００４】図４には、基板消去を行う場合に使用されるメモリセルの構造が示されている。以下、その構造について製造工程に沿って説明する。Ｐ型半導体シリコン基板１上にＮウェル２を形成し、Ｎウェル２の基板表面上にＰウェル３を形成する。Ｐウェル３の半導体基板表面上に、厚さ１００〜１５０Å程度のシリコン酸化物からなる第１ゲート酸化膜５を形成し、その上に厚さ１０００〜１５００Å程度の多結晶シリコン層からなるフローティングゲート６をＣＶＤ法（化学的気相成長法）によって形成する。
【０００５】次に、フローティングゲート６上に厚さ１５０〜２５０Å程度のシリコン酸化物からなる第２ゲート絶縁膜７を形成し、その上に厚さ１０００〜２０００Å程度の多結晶シリコン層もしくは多結晶シリコンと高融点シリサイドとの積層構造からなるコントロールゲート８を形成する。次に、自己整合的に、コントロールゲート８，第２ゲート絶縁膜７，フローティングゲート６，第１ゲート絶縁膜５をエッチングして、積層型のメモリセルを成形する。その後、コントロールゲート８に対して自己整合的に、ドレイン，ソース部に相当するＮ型不純物拡散層４をイオン注入法等で導入する。」
「【００１７】図１には、本発明の第１実施例に係るメモリセルアレイ、すなわち、ワード線単位のセクターで選択消去を実行するためのメモリセルアレイの概略図が示されている。図において、破線で包囲されたウェル１０はＰウェル３であり、メモリセル部分は全てこのウェル１０内に形成されている。また、Ｘデコーダ１００から横方向に延びている多数の線Ｘ１〜Ｘｚはワード線を示す。
【００１８】上記のようなメモリセルアレイにおいて、例えばワード線Ｘ１上に存在するメモリセル群のみを選択的に消去する場合には、表３に示すように選択ワード線Ｘ１（Ｖg ）のみ−１２Ｖの負電圧を印加し、その他の非選択ワード線Ｘ２〜Ｘｚ（Ｖg ）には、接地電圧もしくは５Ｖ程度の電圧を印加する。この時、全てのメモリセルにおけるドレイン電圧Ｖd ，ソース電圧Ｖs ，Ｐウェル電圧Ｖsp，Ｎウェル電圧Ｖsnには、５Ｖ程度の同一電圧が印加される。」
「【００２０】図２は、ウェル単位のセクタで選択消去を実行する本発明の第２実施例に係るメモリセルアレイの概略図であり、ワード線方向にウェル単位で分割されている。なお、図中、Ｘデコーダ１００から横方向に延びている多数の線Ｘ１１〜Ｘ１Ｚはワード線を示す。
【００２１】上記のようなメモリセルアレイにおいて、例えばウェル１１を選択的に消去する場合には、表４に示すように選択ワード線Ｘ１１〜Ｘ１ｚ（Ｖg ）には−１２Ｖの電圧を印加し、選択ウェル１１上に存在するドレイン（Ｖd ），ソース（Ｖs ）及びウェル１１（Ｖsp）には５Ｖの電圧を印加する。この際、非選択ウェル１２〜１ｚ内に存在するセル群のすべてのドレイン（Ｖd ），ソース（Ｖs ）は接地電位もしくは開放電位とし、ウェル１２〜１ｚ（Ｖsp）は接地電位とする。」
　
　ここにおいて、刊行物１のメモリセルが、Ｐウェル３に形成されたフローティングゲートトランジスタであることは明らかである。また、メモリセルアレイにおいて、１つのワード線に接続するメモリセルは一般に「行」と呼ばれ、ワード線に垂直な方向を「列」と呼ぶことは技術常識であり、刊行物１の図２のメモリセルアレイは、「ウェル単位のセクタ」からなり、「ワード線方向にウェル単位で分割されている」ものであるから、図２の破線で包囲されたアレイ部分は、一つのワード線に沿って所定の列ずつに区切られた「セクタ」であることは明白である。そして、各「セクタ」が形成された「ウェル領域１１」ないし「ウェル領域１Ｚ」は、図４における「Ｐウェル３」に相当するものであることが明らかである。
　以上を総合すると、図２の「セクタ」は、一つのワード線に沿って、Ｐ型半導体シリコン基板１と逆導電形のＮウェル２内に形成した多数のＰウェル３内に形成されていることは明らかである。
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。 
 「メモリセルアレイに多数の行を有する電気的書込み，消去可能な不揮発性半導体記憶装置において、 
　メモリセルアレイを所定の列数ずつに区切って多数のセクタを構成し、 
　前記多数のセクタは、一つのワード線に沿ってＰ型半導体シリコン基板１内に形成されているＮウェル２内に形成した多数のＰウェル３内に形成され、
　各Ｐウェル３に前記一つのワード線に連結された多数のメモリセルが形成され、
　メモリセルがフローティングゲートトランジスタであり、
　選択ワード線Ｘｌ１〜Ｘｌｚと選択されたＰウェル３とに電圧を印加して前記選択されたＰウェル３内のメモリセルだけを限定して消去することを特徴とする不揮発性半導体記憶装置」
　
（２）刊行物２
　上記拒絶の理由において、「刊行物２」として引用した本願の優先権主張の日前に日本国内において頒布された特開平８−２５５４９６号公報（以下、「刊行物２」という。）には、図１及び図２とともに、以下の事項が記載されている。
「(57)【要約】
【課題】  ビット線ピッチを狭めていっそうの高密度集積化が可能で、更に高速の読出及びプログラム動作の可能な不揮発性半導体メモリを提供する。
【解決手段】  ページ動作するようにした消去可能でプログラム可能な不揮発性半導体メモリについて、メモリセルアレイ１２を挟んで両側にページバッファ１８，２０を設ける。そして、ページバッファ１８に接続するビット線とページバッファ２０に接続するビット線とを交互に、或いは１対ずつ交互に配列する。これにより、ページバッファ内の各ビット線に対応接続されるラッチ及び感知回路の形成面積に余裕をもたせられる。また、プログラムでは書込エネーブル信号の周期ごとに交互にページバッファ１８，２０へデータを入力するようにし、そして、読出では読出エネーブル信号の周期ごとに交互にページバッファ１８，２０からデータを出力するようにできる。」
「【００１８】図１に、このようなＥＥＰＲＯＭのチップレイアウト概略を拡大して示す。四角形の半導体チップ１０の主表面のほぼ中央部にメモリセルアレイ１２が配置されており、このメモリセルアレイ１２の図中左右両側には第１行デコーダ１４と第２行デコーダ１６がそれぞれ配置されている。更に、メモリセルアレイ１２の図中上下両側には第１ページバッファ１８と第２ページバッファ２０がそれぞれ配置され、メモリセルアレイ１２の四隅には共通ソース線を駆動するための共通ソース線駆動回路２２がそれぞれ配置されている。そして、第１ページバッファ１８の図中上部には第１列デコーダ２４と第１列アドレスカウンタ６８が図中横に並べて隣接配置されており、また第２ページバッファ２０の図中下部には第２列デコーダ２６と第２列アドレスカウンタ７０が図中横に並べて隣接配置されている。この第２列アドレスカウンタ７０と第２列デコーダ２６の図中下部には周辺回路３２、即ちクロック発生回路、各種バッファ、制御回路、データ入出力スイッチ回路等が配置されている。該半導体チップ１０の四隅には、データ入出力パッドＩ／Ｏ０〜Ｉ／Ｏ７と、電源電圧供給パッドＶｃｃ、接地電圧供給パッドＶｓｓ、外部書込エネーブル信号供給パッドバーＷＥｘ、アドレスラッチエネーブル信号供給パッドＡＬＥｘ、命令ラッチエネーブル信号供給パッドＣＬＥｘ、チップエネーブル信号供給パッドバーＣＥ、及び読出エネーブル信号供給パッドバーＲＥｘが配置されている。
【００１９】メモリセルアレイ１２は、４，０９６本の行と８，１９２本の列とのマトリックス形態で配列された３２Ｍ（４，０９６×８，１９２）ビットのメモリセルを有している。１行に配列されたメモリセルの各制御ゲートは４，０９６本のワード線のうちのいずれか１つと接続されており、１列に配列されたメモリセルの各ドレインは８，１９２本のビット線のうちのいずれか１つと接続されている。
【００２０】図２は、メモリセルアレイ１２の一部分を抜き出して示す等価回路図であって、２つの行ブロックについてを代表的に示している。各ＮＡＮＤセルユニットは、第１選択トランジスタＳＴ１のソースと第２選択トランジスタＳＴ２のドレインとの間にチャネルを直列接続した１６のメモリセルＭ１〜Ｍ１６で構成されている。各ＮＡＮＤセルユニットの第１選択トランジスタＳＴ１のドレイン（一端側）は、オーミックコンタクトにより対応ビット線、例えば高融点金属シリサイド物質や高融点金属物質で形成された対応ビット線へ接続される。また各ＮＡＮＤセルユニットの第２選択トランジスタＳＴ２のソース（他端側）は、高融点金属又はシリサイド物質の共通ソース線ＣＳＬへ接続される。
【００２１】ＮＡＮＤセルユニットと接続された共通ソース線ＣＳＬはビット線及びワード線から絶縁され、この共通ソース線ＣＳＬは図１に示すように四隅に形成の共通ソース線駆動回路２２と接続される。即ち、各共通ソース線ＣＳＬは共通ソース線駆動回路２２のいずれにも接続されることになり、読出動作において各ＮＡＮＤセルユニットの第２選択トランジスタＳＴ２のソースをほぼ接地電圧レベルに確実に駆動できるという利点を有する。
【００２２】図示の各行ブロックは同じ行に配列されたＮＡＮＤセルユニットから構成されることになる。各行ブロックにおいて同じ１行に配列される第１選択トランジスタＳＴ１のゲート、メモリセルＭ１〜Ｍ１６の制御ゲート、及び第２選択トランジスタＳＴ２のゲートは、高融点金属シリサイド物質で形成された第１選択線ＳＳＬ、ワード線ＷＬ0 〜ＷＬ15、及び第２選択線ＧＳＬとそれぞれ接続される。メモリセルアレイ１２にある第１選択線ＳＳＬは図１に示す第１行デコーダ１４へ接続され、第２選択線ＧＳＬは第２行デコーダ１６へ接続される。また、各行ブロックにおける奇数番目のワード線ＷＬ0 ，ＷＬ2 ，…，ＷＬ14は第１行デコーダ１４へ、偶数番目のワード線ＷＬ1 ，ＷＬ3 ，…，ＷＬ15は第２行デコーダ１６へそれぞれ接続される。つまり、ワード線ＷＬ0 〜ＷＬ15は交互に第１，第２行デコーダ１４，１６へ接続されるので、各行デコーダ１４，１６における隣接ワード線の間隔が増加することになり、各ワード線を駆動するための行デコーダを十分な面積に形成し得る。逆にいえば、そのピッチをより小さくすることが可能になる。」
　
（３）刊行物３
　上記拒絶の理由において「刊行物３」として引用した本願の優先権主張の日前に日本国内において頒布された特開平８−４６１５９号公報（以下、「刊行物３」という。）には、図１ないし図４とともに以下の事項が記載されている。
「【００２４】
【実施例】まず、実施例を説明する前に、本発明の基本構成について説明する。図１は、本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す図である。
【００２５】４つのメモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１を介してビット線ＢＬに接続される。さらに、選択トランジスタＳ２を介してソース線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有するメモリセルでページを構成し、４ページで１ブロックを構成する。このメモリセルをＮＡＮＤ型メモリセルといい、選択トランジスタＳ１，Ｓ２、メモリセルＭ１〜４でＮＡＮＤセル型メモリセルユニット（ＮＡＮＤセルユニット）を構成する。
【００２６】図２は、メモリセルアレイの構成を示す平面図である。ビット線ＢＬは配線層１（例えばアルミニウム）で形成され、ほぼ直線に互いに平行に配線される。ビット線ＢＬはコンタクト穴５でｎ型拡散層４に接続されたＮＡＮＤセルユニットに接続される。
【００２７】制御ゲートＣＧは配線層２（例えばポリシリコン）で形成され、ビット線とほぼ直角に、かつ互いに平行に配線される。浮遊ゲートＦＧは配線層３（例えばポリシリコン）で形成され、制御ゲートＣＧと自己整合的に加工される。選択ゲートＳＧは配線層２と３の積層構造になっていて、制御ゲートＣＧと平行に配線され、配線層２と３はメモリセルアレイのところどころで接続される。
【００２８】図３及び図４（ａ）（ｂ）は、それぞれ図２の矢視Ｘ−Ｘ′，Ｚ−Ｚ′，Ｙ−Ｙ′断面図である。ｎ型基板１０内に形成されたｐ型ウェル９の上に浮遊ゲートＦＧと制御ゲートＣＧが積層形成され、ｎ型拡散層４をソース／ドレインとしてメモリセルＭは形成される。ｐ型ウェル９と浮遊ゲートＦＧはトンネル絶縁膜１１で絶縁される。浮遊ゲートＦＧと制御ゲートＣＧはゲート間絶縁膜７によって絶縁されている。選択トランジスタＳは、ｐ型ウェル９の上に配線層２と３の積層構造で構成される選択ゲートＳＧとソース／ドレインとなるｎ型拡散層４で形成される。選択トランジスタＳでは、ｐ型ウェル９と選択ゲートＳＧは選択ゲート絶縁膜６で絶縁される。また、素子分離膜８で隣り合うＮＡＮＤセルユニットは分離される。
【００２９】素子分離膜１３でメモリセルアレイ領域とｐ型ウェル１２の上に形成される周辺回路領域は分離される。周辺回路のトランジスタは、ｐ型ウェル１２の上の周辺ゲート絶縁膜１６の上に形成される配線層２をゲート電極、薄いｎ型拡散層１４とその中に形成される濃いｎ型拡散層１５をソース・ドレインとして形成される。」
　
（４）刊行物４
　上記拒絶の理由において「刊行物４」として引用した本願の優先権主張の日前に日本国内において頒布された特開平８−６３９８５号公報（以下、「刊行物４」という。）には、図１ないし図４とともに、以下の事項が記載されている。
「【００１５】この実施例による不揮発性半導体記憶装置は、後で詳細に説明するように、データ書き込み・読み出し時に基板上に形成された複数のＰウェル層の各領域の電位を変化させるための電位切り換え回路１１を備えている。図１に示すように、この電位切り換え回路１１には、センスアンプ１２及び書き込み回路１３とともに、制御回路１７，内部電圧発生回路１８，及びソース線スイッチ１９が接続されている。電位切り換え回路１１は、また、Ｎウェル層電位切り換え回路（Ｎウェル層電位設定手段）１４、バックゲート電位切り換え回路（Ｐウェル層電位設定手段）１５、及びソース線電位切り換え回路（ソース電位設定手段）１６で構成されている。この詳細は後記することとする。制御回路１７は、Ｘデコーダ２０及びＹデコーダ２１に接続されており、後で説明するＰウェル層単位で書き込み又は消去を行うためにＰウェル層、即ち、メモリＴｒを選択するブロック選択信号を入力アドレスから生成するように構成されている。さらに、不揮発性半導体記憶装置は、アドレス信号を受容するためのアドレスバッファ、データを送受するための入出力バッファ等を備えているが、これらの構成要素は、従来の不揮発性半導体記憶装置のものと同様であるので説明を省略する。
【００１６】次にメモリアレイ周囲の構造について説明する。図２の部分回路図に示すように、各メモリＴｒのソース、Ｎウェル層及び各メモリＴｒのＰウェル層に電位を与えるための電位切り換え回路１１は、６つのメモリＴｒのＮ+ ソース領域に設けられたソース電極２ａ〜２ｃ及び８ａ〜８ｃ、複数のＰウェル層のそれぞれにバックゲート電位を与えるためＰ+ 領域に設けられたバックゲート電極４ａ〜４ｃ及び１０ａ〜１０ｃに接続されている。このように、図２は、２つのワードラインＷＬ１及びＷＬ２と、３つのビットラインＹ１〜Ｙ３との交差点に設けられた６つのメモリＴｒについて例示するものである。センスアンプ１２及び書き込み回路１３は、それぞれ、Ｎチャネルトランジスタ２１ａ〜２１ｂを介してメモリＴｒのＮ+ ドレイン領域並びにビットラインＹ１〜Ｙ３に接続されている。
【００１７】図３は図２に示すメモリアレイの１つのビット線方向、例えばビットラインＹ１にＮチャネルトランジスタ２１ａを介して接続されたビット線６に沿った方向の断面図である。図３に示すように、この実施例による不揮発性半導体記憶装置は、複数のＰウェル層３２（Ｐウェル層１，Ｐウェル層２，Ｐウェル層３．．．）を具備しており、これらのＰウェル層３２は、Ｎウェル層３３上に別個に形成されており、Ｎウェル層３３はＰ形半導体基板３４上に形成されている。各Ｐウェル層３２には、既に述べたように、Ｎ+ ソース領域と、Ｎ+ ドレイン領域と、当該Ｐウェル層にバックゲート電圧を与えるためのＰ+ 領域とが形成されている。図３において、ビット線６は、メモリＴｒ３１ａ及び３１ｄ等のＮ+ ドレイン領域３及び９等に接続され、また、図２に示したＮチャネルトランジスタ２１ａを介してビットラインＹ１に接続されている。メモリＴｒ３１ａ及び３１ｄのコントロールゲートに接続されたコントロールゲート電極１ａ及び７ａは、それぞれ図２に示したワードラインＷＬ１及びＷＬ２に接続されている。」
　
（５）刊行物５
　上記拒絶の理由において、「刊行物７」として引用した本願の優先権主張の日前に日本国内において頒布された特開平５−１８９９８１号公報（以下、「刊行物５」という。）には、図１ないし図３とともに、以下の事項が記載されている。
「【００１５】
【発明が解決しようとする課題】従来では、フラッシュ型ＥＥＰＲＯＭのデータ書き替えのためにアクセスされるメモリの総容量が増大し、これによってそのデータの書き替えに多くの時間を要する欠点があった。
【００１６】この発明はこのような点に鑑みてなされたもので、少ないアクセス容量で効率よくデータの書き替えを行うことができるフラッシュ型ＥＥＰＲＯＭを提供することを第１の目的とし、さらに、そのフラッシュ型ＥＥＰＲＯＭをディスク装置と同様の２次記憶装置としてアクセスする電子計算機システムを提供することを第２の目的とする。」
「【００２２】図１にはこの発明の一実施例に係わるフラッシュ型ＥＥＰＲＯＭの構成が示されている。このフラッシュ型ＥＥＰＲＯＭは１チップ上に集積形成されるものであり、６４Ｋビット（８Ｋワード×８ビット構成）の記憶容量を有している。
【００２３】このフラッシュ型ＥＥＰＲＯＭにおいては、カラムブロックデコーダ１２、ロウブロックデコーダ１３、および４行×４列のマトリクス状に配置された１６個のメモリブロックＭＢ１１〜ＭＢ４４が設けられている。
【００２４】１６個のメモリブロックＭＢ１１〜ＭＢ４４はそれぞれ５１２バイトの記憶容量を有しており、各メモリブロックは不揮発性の複数（５１２×８個）のメモリセルから構成されている。
【００２５】ロウブロックデコーダ１３は、外部から供給される１３ビットのアドレス信号Ａ１３〜Ａ０の内の上位２ビットのアドレス信号Ａ１２，Ａ１１に応じて、第１行（ロウ）ブロック（ＭＢ１１，ＭＢ１２，ＭＢ１３，ＭＢ１４）乃至第４行ブロック（ＭＢ４１，ＭＢ４２，ＭＢ４３，ＭＢ４４）のうちの１行を選択する。例えば、第１行ブロックを選択する際には行ブロック選択信号Ｒ１がイネーブルになり、同様に、第２行ブロックを選択する際には信号Ｒ２、第３行ブロックを選択する際には信号Ｒ３、第４行ブロックを選択する際には信号Ｒ４がそれぞれイネーブルになる。
【００２６】カラムブロックデコーダ１２は、外部から供給される１３ビットのアドレス信号Ａ１３〜Ａ０の内の上から３番目と４番目のアドレス信号Ａ１０，Ａ９に応じて、第１列（カラム）ブロック（ＭＢ１１，ＭＢ２１，ＭＢ３１，ＭＢ４１）乃至第４列ブロック（ＭＢ１４，ＭＢ２４，ＭＢ３４，ＭＢ４４）のうちの１列を選択する。例えば、第１列ブロックを選択する際には列ブロック選択信号Ｃ１がイネーブルになり、同様に、第２列ブロックを選択する際には信号Ｃ２、第３列ブロックを選択する際には信号Ｃ３、第４列ブロックを選択する際には信号Ｃ４がそれぞれイネーブルになる。
【００２７】これらカラムブロックデコーダ１２およびロウブロックデコーダ１３によってアクセス対象のメモリブロックが選択指定され、その選択指定されたメモリブロック内では、その５１２バイトの内の１バイト分のメモリセルが、１３ビットのアドレス信号Ａ１３〜Ａ０の内の下位９ビットのアドレス信号Ａ８〜Ａ０によって選択される。
【００２８】メモリブロックＭＢ１１〜ＭＢ４４は、書き込みおよび消去がそれぞれ別個に実行可能となるように、それぞれ異なったウェル内に形成されている。
【００２９】すなわち、図２に示されているように、半導体基板２０には１６個のウェル２１，２２，２３，２４，…が形成されており、それらウェル内にメモリブロックＭＢ１１〜ＭＢ４４のメモリセルがそれぞれ配置されている。この場合、第１ウェル２１に形成されているメモリブロックＭＢ１１に対するアクセスは、行ブロック選択信号Ｒ１と列ブロック選択信号Ｃ１が共にイネーブルになったとき許可される。同様に、第２ウェル２２に形成されているメモリブロックＭＢ１２に対するアクセスは信号Ｒ１と信号Ｃ２によって許可され、第３ウェル２３に形成されているメモリブロックＭＢ１３に対するアクセスは信号Ｒ１と信号Ｃ３によって許可され、第４ウェル２４に形成されているメモリブロックＭＢ１４に対するアクセスは信号Ｒ１と信号Ｃ４によって許可される。
【００３０】次に、図３を参照して、メモリブロックＭＢ１１〜ＭＢ４４の各々の具体的構成の一例を説明する。
【００３１】メモリブロックＭＢ１１〜ＭＢ４４は基本的には同一構成であるので、ここではメモリブロックＭＢ１１の主要部について代表して説明する。
【００３２】すなわち、メモリブロックＭＢ１１は、行デコーダ３１、列デコーダ３２、８個のカラム選択ゲート３３−１〜３３−８、消去用バイアス回路３４、ライト用バイアス回路３５、２個の３入力ＡＮＤゲートＧ１，Ｇ２、２個の２入力ＡＮＤゲートＧ３，Ｇ４、および８組のメモリセルアレイＭＣＡ１〜ＭＣＡ８を備えている。
【００３３】メモリセルアレイＭＣＡ１〜ＭＣＡ８の各々は、１６本のワード線ＷＬ１〜ＷＬ１６と３２本のビット線ＢＬ１〜ＢＬ３２との交差位置にそれぞれ設けられた５１２個の不揮発性メモリセルＭＣ１〜ＭＣ５１２から構成されている。この場合、１６本のワード線ＷＬ１〜ＷＬ１６は８組みのメモリセルアレイＭＣＡ１〜ＭＣＡ８によって共通に使用され、３２本のビット線ＢＬ１〜ＢＬ３２は各メモリセルアレイＭＣＡ１〜ＭＣＡ８それぞれに設けられている。
【００３４】行デコーダ３１は、Ａ８〜Ａ５の４ビットのアドレス信号に応じて、１６本のワード線ＷＬ１〜ＷＬ１６の１本を選択する。この行デコーダ３１のワード線選択動作は、ＡＮＤゲートＧ３の出力が付勢されたとき、つまり信号Ｃ１，Ｒ１が共にイネーブル状態に設定されたときに実行される。
【００３５】データ読み出し時には、行デコーダ３１は選択したワード線をＶＣＣ（例えば５Ｖ）に設定し、データ書き込み時には、行デコーダ３１は選択したワード線をＶＰＰ（例えば９Ｖまたは１２．５Ｖ）に設定する。
【００３６】列デコーダ３２は、Ａ４〜Ａ０の５ビットのアドレス信号に応じて、３２本のビット線ＢＬ１〜ＢＬ３２のうちの１本を選択するための信号を発生し、それをカラム選択ゲート３３−１〜３３−８に共通に供給する。この列テコーダ３２の動作は、ＡＮＤゲートＧ４の出力が付勢されたとき、つまり信号Ｃ１，Ｒ１が共にイネーブル状態に設定されたときに実行される。
【００３７】カラム選択ゲート３３−１〜３３−８は、列デコーダ３２からの出力に応じて、それぞれ対応する３２本のビット線ＢＬ１〜ＢＬ３２のうちの１本を選択し、その選択したビット線上のデータを出力する。
【００３８】消去用バイアス回路３４はメモリブロックＭＢ１１のデータ消去のためにウェル２１をＶＰＰの電位に設定するためのものであり、この消去用バイアス回路３４の動作は、ＡＮＤゲートＧ１の出力が付勢されたとき、つまり信号Ｃ１，Ｒ１および消去信号ＥＲがすべてイネーブル状態に設定されたときに実行される。
【００３９】ライト用バイアス回路３５は、メモリブロックＭＢ１１の各メモリセルに対するデータ書き込みを可能にするためにウェル２１を０Ｖの電位に設定するためのものであり、このライト用バイアス回路３５の動作は、ＡＮＤゲートＧ２の出力が付勢されたとき、つまり信号Ｃ１，Ｒ１および書き込み信号ＷＲがすべてイネーブル状態に設定されたときに実行される。
【００４０】次に、図４および図５をそれぞれ参照して、メモリセルＭＣ１〜ＭＣ５１２に対するデータ書き込みおよび消去の動作原理を説明する。
【００４１】ここでは、メモリセルＭＣ１についてのデータ書き込みおよび消去の動作を代表して説明する。
【００４２】図４に示されているように、メモリセルＭＣ１は、コントロールゲートＣＧ、フローティングゲートＦＧ、およびソースＳ、ドレインＤを有する不揮発性のセルトランジスタを含んでいる。データ書き込みに際しては、ウェル２１がライト用バイアス回路３５によって０Ｖに設定され、コントロールゲートＣＧがワードラインＷＬ１によってＶＰＰに設定され、これによってウェル２１内のホットキャリア（熱電子）がフローティングゲートＦＧ内に注入される。フローティングゲートＦＧにホットキャリアが注入された状態がデータ“１”の書き込み状態である。
【００４３】また、図５に示されているように、データ消去に際しては、ウェル２１が消去用バイアス回路３４によってＶＰＰに設定され、コントロールゲートＣＧがワードラインＷＬ１によって０Ｖに設定され、これによってフローティングゲートＦＧ内のホットキャリアがウェル２１に流出される。このようにして、フローティングゲートＦＧのホットキャリアが無くなった状態が、データ消去状態である。」
　
４．対比
（１）刊行物発明の「セクタ」、「ワード線」、「Ｐ型半導体シリコン基板１」、「Ｎウェル２」、「Ｐウェル３」、「不揮発性半導体記憶装置」は、各々本願発明の「サブアレイ」、「ワードライン」、「基板」、「逆導電形のウェル」、「ポケットウェル」、「不揮発性半導体メモリ装置」に相当するものである。
　また、刊行物発明の「電気的書込み，消去可能な」は、本願発明の「書き換え可能な」に相当するものであることは明らかである。
　また、本願発明における「前記多数のサブアレイは、一つのワードラインに沿って基板内に形成されている一つの逆導電形のウェルと前記一つのウェル内の多数のポケットウェルとによって構成され」という事項についてみると、本願の発明の詳細な説明の００３３段落の「このように形成されている各ポケットウェル２０３Ａ〜２０３Ｄを、図３〜図５のサブアレイとするものである。」という記載から、「前記多数のサブアレイは・・・ポケットウェルとによって構成され」るとは、「前記多数のサブアレイ」が「一つのワードラインに沿って基板内に形成されている一つの逆導電形のウェル」内に形成された「多数のポケットウェル」内に形成されていることを意味するものと解される。
　
（２）したがって、本願発明と刊行物発明とを対比すると、両者は、
「メモリセルアレイに多数の行を有する書き換え可能な不揮発性半導体メモリ装置において、
　多数の行を有するメモリセルアレイを所定の列ずつ区切って多数のサブアレイを構成し、
　前記多数のサブアレイは、一つのワードラインに沿って基板内に形成されている逆導電形のウェルと前記ウェル内のポケットウェルとによって構成され、
　各ポケットウェルに前記一つのワードラインに連結された多数のメモリセルが形成され、
　メモリセルがフローティングゲートトランジスターであり、
　ワードラインと選択されたポケットウェルとに電圧を印加して前記選択されたポケットウェル内のメモリセルだけを限定して消去することを特徴とする不揮発性半導体メモリ装置。」
　
である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「メモリセルアレイ」が「多数の行ブロックを有する」ものであるのに対して、刊行物発明は、「メモリセルアレイ」が行ブロックを有するか否かが特定されていない点。
（相違点２）
　本願発明は、「ページ動作を行う」ものであるのに対して、刊行物発明は、ページ動作を行うか否かが特定されていない点。
（相違点３）
　本願発明は、「メモリセルアレイを多数の列ずつ区切って多数のサブアレイを構成し」ているのに対して、刊行物発明は、「メモリセルアレイ」を何列ずつ区切って「多数のセクタを構成し」ているかについて特定されていない点。
（相違点４）
　本願発明は、「前記多数のサブアレイは、一つのワードラインに沿って基板内に形成されている一つの逆導電形のウェルと前記一つのウェル内の多数のポケットウェルとによって構成され」ているのに対し、刊行物発明は、「前記多数のセクタは、一つのワード線に沿ってＰ型半導体シリコン基板１内に形成されているＮウェル２内に形成した多数のＰウェル３内に形成され」てはいるものの、一つの「Ｎウェル２」に「多数のＰウェル３」が形成されていることは特定されていない点。
（相違点５）
　本願発明は、「前記一つのワードラインと選択されたポケットウェルとに電圧を印加して」いるのに対して、刊行物発明は、「選択ワード線Ｘｌ１〜Ｘｌｚと選択されたＰウェル３とに電圧を印加して」いる点。
　
５．判断
（１）相違点１について
　不揮発性半導体メモリ装置において、メモリセルアレイの中で制御ゲート（すなわち、ワードライン）を共有する一連のメモリセル（すなわち、１行のメモリセル）を複数行まとめて「行ブロック」とし、これらをまとめて駆動・制御することは、例えば、刊行物２の「図２は、メモリセルアレイ１２の一部分を抜き出して示す等価回路図であって、２つの行ブロックについてを代表的に示している。」（００２０段落）、及び「図示の各行ブロックは同じ行に配列されたＮＡＮＤセルユニットから構成されることになる。各行ブロックにおいて同じ１行に配列される第１選択トランジスタＳＴ１のゲート、メモリセルＭ１〜Ｍ１６の制御ゲート、及び第２選択トランジスタＳＴ２のゲートは、高融点金属シリサイド物質で形成された第１選択線ＳＳＬ、ワード線ＷＬ0 〜ＷＬ15、及び第２選択線ＧＳＬとそれぞれ接続される。」（００２２段落）という記載、並びに刊行物３の「４つのメモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１を介してビット線ＢＬに接続される。さらに、選択トランジスタＳ２を介してソース線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有するメモリセルでページを構成し、４ページで１ブロックを構成する。」（００２５段落）という記載から明らかなように、当業者における周知技術であるから、刊行物発明において、メモリセルアレイの中で制御ゲート（すなわち、ワードライン）を共有する一連のメモリセル（すなわち、１行のメモリセル）を複数行まとめて「行ブロック」とし、これらをまとめて駆動・制御する構成とすることは、当業者が適宜なし得た事項である。
　したがって、相違点１は、刊行物２及び刊行物３に記載された周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎない。
　
（２）相違点２について
　不揮発性半導体メモリ装置において、メモリセルアレイの中で制御ゲート（ワードライン）を共有するメモリセルで「ページ」を構成し、ページ動作を行うようにすることは、例えば、刊行物２の「ページ動作するようにした消去可能でプログラム可能な不揮発性半導体メモリについて、メモリセルアレイ１２を挟んで両側にページバッファ１８，２０を設ける。」（【要約】における【解決手段】の部分）、及び「図１に、このようなＥＥＰＲＯＭのチップレイアウト概略を拡大して示す。四角形の半導体チップ１０の主表面のほぼ中央部にメモリセルアレイ１２が配置されており、このメモリセルアレイ１２の図中左右両側には第１行デコーダ１４と第２行デコーダ１６がそれぞれ配置されている。更に、メモリセルアレイ１２の図中上下両側には第１ページバッファ１８と第２ページバッファ２０がそれぞれ配置され、メモリセルアレイ１２の四隅には共通ソース線を駆動するための共通ソース線駆動回路２２がそれぞれ配置されている。」（００１８段落）という記載、並びに刊行物３の「４つのメモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１を介してビット線ＢＬに接続される。さらに、選択トランジスタＳ２を介してソース線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有するメモリセルでページを構成し、４ページで１ブロックを構成する。」（００２５段落）という記載から明らかなように、当業者における周知技術であるから、刊行物発明において、「ページ動作を行う」ように構成することは、当業者が適宜なし得た事項である。
　したがって、相違点２は、刊行物２及び刊行物３に記載された周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎない。
　
（３）相違点３について
　刊行物１には、各「セクタ」が幾つのメモリセルの列を含むものであるのかは記載されていないが、刊行物発明においては、一つの「セクタ」に一つの「ウェル」が対応しているところ、一般に、ウェルは端部に余分なスペースを必要とするので、極端に少数のメモリセル列しか含まないウェルを多数作ることがスペース効率上不利であることは当業者にとって自明であり、現に、刊行物１の図３に記載された、行方向に区切ったウェルを多数形成している実施例においても、各ウェル（ウェル２１ないしウェル２Ｚ）が多数のワード線を含んでいる（例えば、ウェル２１はワード線Ｘ２１ないしＸ２Ｚを含んでいる。）ことからみて、各ウェルが多数の行のメモリセルを含んでいることは明らかである。
　したがって、刊行物発明において、「セクタ」を構成するに際し、本願発明の如く、「メモリセルアレイを多数の列ずつ区切」るようにすることは、当業者が適宜なし得た事項である。
　
（４）相違点４について
　複数のメモリセルが形成されたＰウェルを複数設け、特定のＰウェルのメモリセルに対して書き込みや消去を行う不揮発性半導体メモリ装置において、半導体基板に一つのＮウェル層を設け、その中に複数のＰウェル層を形成することは、例えば、刊行物４の図３及び「図３は図２に示すメモリアレイの１つのビット線方向、例えばビットラインＹ１にＮチャネルトランジスタ２１ａを介して接続されたビット線６に沿った方向の断面図である。図３に示すように、この実施例による不揮発性半導体記憶装置は、複数のＰウェル層３２（Ｐウェル層１，Ｐウェル層２，Ｐウェル層３．．．）を具備しており、これらのＰウェル層３２は、Ｎウェル層３３上に別個に形成されており、Ｎウェル層３３はＰ形半導体基板３４上に形成されている。」（００１７段落）という記載から明らかなように、当業者における周知技術である。
　したがって、刊行物発明において、「前記多数のセクタ」を「一つのワード線に沿ってＰ型半導体シリコン基板１内に形成されているＮウェル２内に形成した多数のＰウェル３内に形成」するに際し、「Ｐ型半導体シリコン基板１」内に一つの「Ｎウェル２」を形成し、当該一つの「Ｎウェル」に多数の「Ｐウェル３」を形成すること、すなわち、本願発明の如く、「前記多数のサブアレイは、一つのワードラインに沿って基板内に形成されている一つの逆導電形のウェルと前記一つのウェル内の多数のポケットウェルとによって構成され」るようにすることは、当業者が適宜なし得た事項である。
　
（５）相違点５について
　刊行物発明は、「選択ワード線Ｘｌ１〜Ｘｌｚと選択されたＰウェル３とに電圧を印加」することにより、電圧が印加された「Ｐウェル３」内の「選択ワード線Ｘｌ１〜Ｘｌｚ」に接続されたメモリセルだけを限定して消去する構成となっているが、各選択ワード線毎に着目すれば、当該ワード線に接続された「Ｐウェル３」内のメモリセルだけを限定して消去する構成となっていることは明らかであり、かつ、本願発明においても、複数のワード線に電圧が印加されることを排除するような限定はなされていないので、相違点５は実質的なものではない。
　相違点５については、以上のとおりであるが、念のため、本願発明が、複数のワード線に電圧が印加される場合を含まないものと仮定して、すなわち、本願発明における「前記一つのワードラインと選択されたポケットウェルとに電圧を印加して前記選択されたポケットウェル内のメモリセルだけを限定して消去する」が、「前記一つのワードライン」
のみ
　一般に、不揮発性半導体記憶装置において、どの単位でセルの記憶情報の消去動作を行うかということは、当該装置の適用対象等を考慮して、当業者が適宜選択できる設計的事項であって、その一例として、一つのワード線のみに電圧を印加してセルの消去を行うようにすることも周知技術である。
　例えば、刊行物１の図１に記載された不揮発性半導体記憶装置においては、「例えばワード線Ｘ１上に存在するメモリセル群のみを選択的に消去する場合には、表３に示すように選択ワード線Ｘ１（Ｖg ）のみ−１２Ｖの負電圧を印加し、その他の非選択ワード線Ｘ２〜Ｘｚ（Ｖg ）には、接地電圧もしくは５Ｖ程度の電圧を印加する。」（００１８段落）の記載から明らかなように、一つのワード線のみに電圧を印加してセルの消去を行うようにしている。
　また、刊行物５には、「ここでは、メモリセルＭＣ１についてのデータ書き込みおよび消去の動作を代表して説明する。・・・また、図５に示されているように、データ消去に際しては、ウェル２１が消去用バイアス回路３４によってＶＰＰに設定され、コントロールゲートＣＧがワードラインＷＬ１によって０Ｖに設定され、これによってフローティングゲートＦＧ内のホットキャリアがウェル２１に流出される。このようにして、フローティングゲートＦＧのホットキャリアが無くなった状態が、データ消去状態である。」（００４１段落ないし００４３段落）と記載されており、一つの「ワードラインＷＬ１」と、本願発明の「ポケットウェル」に相当する「ウェル２１」とに、各々「０Ｖ」、「ＶＰＰ」という電圧を印加して、「ウェル２１」内の「メモリセルＭＣ１」だけを限定して消去する技術が記載されている。
　したがって、刊行物発明において、「ワード線Ｘｌ１〜Ｘｌｚ」に電圧を印加することに替えて、一つのワード線のみに電圧を印加する程度のことは、上に述べたような周知技術に鑑みれば、当業者が容易に想到し得た事項である。
　以上のとおり、相違点５は、実質的な相違点ではなく、また、仮に実質的な相違点であったとしても当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（６）判断についてのまとめ
　相違点１ないし相違点５については、以上に検討したとおりであるから、本願発明は、刊行物発明、及び刊行物２ないし刊行物５に記載された周知技術に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることが出来ない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。